(57)【要約】【課題】従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供する。【解決手段】本発明に係る半導体物性ばらつきセンサ２００は、集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振するリングオシレータ１００と、リングオシレータ１００に印加される外部電圧を切り替えるデジタルスイッチ１２０とを備え、リングオシレータ１００は、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータ１００の周波数と、パラメタ基準値に対応付けられた周波数基準値との差分の変化量を、外部電圧により制御できる。【選択図】図２
2012156203.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、
前記集積回路と同一のシリコン基板上に形成され、前記ばらつきに対応する周波数で発振するリングオシレータと、
前記リングオシレータに印加される複数の外部電圧の各々である感度制御電圧を切り替えるデジタルスイッチとを備え、
前記リングオシレータは、（ａ）前記集積回路が有する前記デバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）前記リングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量を、前記感度制御電圧により制御可能に構成されている
半導体物性ばらつきセンサ。
【請求項２】
前記リングオシレータは、印加される前記感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである、感度可変インバータを備える
請求項１に記載の半導体物性ばらつきセンサ。
【請求項３】
前記リングオシレータは、前記感度制御電圧が印加される端子である外部電圧印加端子を複数備え、
前記複数の外部電圧印加端子の数は、当該複数の外部電圧印加端子の各々に前記感度制御電圧を印加する重複順列の数が、少なくとも前記デバイスパラメタの数以上となるように定められる
請求項２に記載の半導体物性ばらつきセンサ。
【請求項４】
前記感度可変インバータは、直列に接続されたｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの間に接続された第１のＣＭＯＳ回路を備え、
前記複数の感度制御電圧のうち、第１の感度制御電圧は、前記ｎ型ＭＯＳトランジスタのゲート電圧として印加され、第２の感度制御電圧は、前記ｐ型ＭＯＳトランジスタのゲート電圧として印加される
請求項３に記載の半導体物性ばらつきセンサ。
【請求項５】
前記感度可変インバータは、さらに、直列に接続された２つのコンデンサの間に接続された、前記第１のＣＭＯＳ回路とは異なる第２のＣＭＯＳ回路を備え、
前記複数の感度制御電圧のうち、第３の感度制御電圧は、前記第２のＣＭＯＳ回路の第１のゲート電圧として印加され、第４の感度制御電圧は、前記第２のＣＭＯＳ回路の第２のゲート電圧として印加される
請求項４に記載の半導体物性ばらつきセンサ。
【請求項６】
さらに、前記デバイスパラメタの値に依存して、電位が定まる出力電圧を出力する定電圧発生部を備え、
前記定電圧発生部から出力される電圧が、前記複数の感度制御電圧のうちの少なくとも１つとして、前記感度可変インバータへ印加される
請求項２〜５のいずれか１項に記載の半導体物性ばらつきセンサ。
【請求項７】
前記定電圧発生部は、複数のトランジスタから構成され、前記トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より小さな定電圧を出力する
請求項６に記載の半導体物性ばらつきセンサ。
【請求項８】
前記定電圧発生部は、複数のトランジスタから構成され、前記トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より大きな定電圧を出力する
請求項６に記載の半導体物性ばらつきセンサ。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体物性ばらつきセンサを備える
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体物性ばらつきセンサに関し、特に、集積回路が有するデバイスパラメタの、個体間のばらつきを計測する半導体物性ばらつきセンサに関する。
【背景技術】
【０００２】
近年、半導体の微細化が進むにつれ、製造される集積回路が有するデバイスパラメタの、個体間のばらつきが問題となっている（例えば、非特許文献１を参照）。
【０００３】
ここで、集積回路が有するデバイスパラメタとは、例えばトランジスタの閾値電圧又はゲート長など、その集積回路の電子デバイスとしての特性を決定するパラメタである。これらは、主に、集積回路の製造工程における製造ばらつきに起因する。例えば、ウェハへ打ち込まれる不純物の注入量の誤差、及び、ステッパによる露光時間のばらつき等に起因して生じると考えられる。
【０００４】
これらデバイスパラメタのばらつきは、従来から存在するが、半導体の微細化が進み、求められる製品の性能が高まるにつれ、デバイスパラメタのばらつきを考慮した半導体設計の必要性が高まっている。
【０００５】
そのためには、まず、デバイスパラメタのばらつきを測定する必要がある。
【０００６】
その方法として、例えば（Ａ）トランジスタアレイの電流電圧特性をパラメータアナライザなどの特殊な外部装置により直接測定する方法や、（Ｂ）集積回路のチップ上に、リングオシレータを別途搭載させ、その周波数を測定する方法が従来から知られている。
【０００７】
このうち、（Ｂ）は、リングオシレータの発振周波数は、デバイスパラメタの個体間のばらつきに対応して敏感に変化するため、各チップ上に形成された集積回路が有するデバイスパラメタのばらつきを、各チップ上に別途形成されたリングオシレータの発振周波数の差異として測定するものである（例えば、非特許文献２を参照）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】S.Borkar, et al., “Parameter variations and impact on circuits and microarchitecture”, in Proc. DAC, 2003, p.338-342
【非特許文献２】Bhushan, M.; Gattiker, A.; Ketchen, M.B.; Das, K.K.; , “Ring oscillators for CMOS process tuning and variability control”, Semiconductor Manufacturing, IEEE Transactions, Feb. 2006, vol.19, no.1, p.10-18
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のデバイスパラメタのばらつき測定方法のうち、上記（Ａ）の方法では、別途、パラメータアナライザが必要となり、かつ、電流電圧特性の測定には時間がかかるという課題がある。よって、製造ラインにおいて大量に生産される集積回路の個々のデバイスパラメタのばらつきをこの方法により測定することは難しい。
【００１０】
この点、上記（Ｂ）の方法では、パラメータアナライザを備えなくても、デバイスパラメタのばらつきを測定できる。
【００１１】
しかし、（Ｂ）の方法では、少なくとも測定したいデバイスパラメタの数だけ、特性の異なるリングオシレータを、個々のチップに搭載しなければならない。なぜなら、デバイスパラメタの差分（ここでは、ΔＧとする）とリングオシレータの発振周波数の差分（ここでは、ΔＦとする）との関係は、連立方程式で表されるが、ΔＧを一意に求めるには、この連立方程式の解が一意に定まる必要があるためである。
【００１２】
例えば、測定するデバイスパラメタとして、（１）ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧、（２）ｎ型ＭＯＳトランジスタのゲート長、（３）ｐ型ＭＯＳトランジスタの閾値電圧、（４）ｐ型ＭＯＳトランジスタのゲート長の、合計４つを考える場合、上記（１）〜（４）のデバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような４つのリングオシレータを個々のチップに搭載しなければならない。
【００１３】
その結果、上記（Ｂ）の方法では、集積回路のチップの面積が、計測するデバイスパラメタの数に対し線形に増大してしまうという課題がある。
【００１４】
そこで、本発明は、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のある局面に係る半導体物性ばらつきセンサは、集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサであって、集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振するリングオシレータと、リングオシレータに印加される複数の外部電圧の各々である感度制御電圧を切り替えるデジタルスイッチとを備え、リングオシレータは、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量を、感度制御電圧により制御可能に構成されている。
【００１６】
この構成によると、リングオシレータに印加する感度制御電圧を切り替えることで、このリングオシレータが出力する周波数が変化する。この変化量は、リングオシレータを構成するＭＯＳトランジスタが有するデバイスパラメタのばらつきに関する情報を含む。より具体的には、感度制御電圧を切り替えることで、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータの周波数と、事前に定められた周波数基準値との差分の変化量が、変化する。
【００１７】
したがって、感度制御電圧を切り替えながら、リングオシレータの周波数を複数回計測して得られる計測値を連立させることにより、デバイスパラメタのばらつき値を算出することができる。
【００１８】
従来は、デバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような複数のリングオシレータを使用して得られる各々の計測値から、ばらつき値を算出していた。一方、本実施の形態におけるリングオシレータは、上記のとおり外部より印加する電圧を切り替えることで、１個のリングオシレータで、複数のリングオシレータを使用する場合と同様の計測が可能となる。したがって、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供できる。
【００１９】
より詳細には、リングオシレータは、印加される感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである、感度可変インバータを備えるとしてもよい。
【００２０】
このように、電源電圧と、グラウンド電圧以外に、感度制御電圧を印加するための外部端子を備える感度可変インバータを複数、直列に接続し、外部より印加する電圧を切り替えることで、１個のリングオシレータで、複数のリングオシレータを使用する場合と同様の計測が可能なリングオシレータを実現することができる。
【００２１】
具体的には、リングオシレータは、感度制御電圧が印加される端子である外部電圧印加端子を複数備え、複数の外部電圧印加端子の数は、当該複数の外部電圧印加端子の各々に感度制御電圧を印加する重複順列の数が、少なくとも前記デバイスパラメタの数以上となるように定められるとしてもよい。
【００２２】
また、感度可変インバータは、直列に接続されたｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの間に接続された第１のＣＭＯＳ回路を備え、複数の感度制御電圧のうち、第１の感度制御電圧は、ｎ型ＭＯＳトランジスタのゲート電圧として印加され、第２の感度制御電圧は、ｐ型ＭＯＳトランジスタのゲート電圧として印加されるとしてもよい。
【００２３】
具体的には、感度可変インバータは、さらに、直列に接続された２つのコンデンサの間に接続された、第１のＣＭＯＳ回路とは異なる第２のＣＭＯＳ回路を備え、複数の感度制御電圧のうち、第３の感度制御電圧は、第２のＣＭＯＳ回路の第１のゲート電圧として印加され、第４の感度制御電圧は、第２のＣＭＯＳ回路の第２のゲート電圧として印加されるとしてもよい。
【００２４】
また、さらに、デバイスパラメタの値に依存して、電位が定まる出力電圧を出力する定電圧発生部を備え、定電圧発生部から出力される電圧が、複数の感度制御電圧のうちの少なくとも１つとして、感度可変インバータへ印加されるとしてもよい。
【００２５】
具体的には、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力するとしてもよい。
【００２６】
この構成によると、デバイスパラメタのばらつきは、リングオシレータの周波数に加えて、定電圧発生部が出力する電位にも影響を与える。従って、定電圧発生部の出力を感度制御電圧として、リングオシレータに印加することにより、デバイスパラメタのばらつきがリングオシレータの周波数の変化に与える影響を増幅する効果が生じる。したがって、デバイスパラメタのばらつきを、より高精度に計測することができる。
【００２７】
また、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応する前記パラメタ基準値よりも小さいほど、より大きな定電圧を出力するとしてもよい。
【００２８】
なお、本発明は、このような半導体物性ばらつきセンサの機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）としても実現できる。
【発明の効果】
【００２９】
以上より、本発明は、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定する半導体物性ばらつきセンサを提供できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体物性ばらつきセンサの使用イメージを示す概念図である。
【図２】本発明の実施の形態に係る半導体物性ばらつきセンサの機能ブロックを示す図である。
【図３】本発明の実施の形態に係る感度可変インバータの構成を示す回路図である。
【図４】本発明の実施の形態に係る第１定電圧発生部の構成を示す回路図である。
【図５】本発明の実施の形態に係る第２定電圧発生部の構成を示す回路図である。
【図６】シミュレーションにより、本発明の実施の形態に係る半導体物性ばらつきセンサをもちいてデバイスパラメタのばらつきを求めた結果を示す。
【発明を実施するための形態】
【００３１】
以下、本発明に係る半導体物性ばらつきセンサの実施の形態について、図面を参照しながら詳細に説明する。
【００３２】
なお、以後の説明においては、集積回路の製造プロセスから考えて、同一のチップ上に形成される半導体素子が有するデバイスパラメタは、その種類ごとに、同一の値となり、異なるチップ間でのみ異なりうる（ばらつく）ものとする。
【００３３】
図１は、本発明の実施の形態に係る半導体物性ばらつきセンサ２００の使用イメージを示す概念図である。  図１に示されるように、個々のＶＬＳＩ８００には、複数の回路が搭載されており、その中の１つが、半導体物性ばらつきセンサ２００である。
【００３４】
半導体物性ばらつきセンサ２００は、集積回路が有するデバイスパラメタの、個体間のばらつきを計測する。具体的には、半導体物性ばらつきセンサ２００は、後述するリングオシレータを備えており、ＶＬＳＩ８００が有するデバイスパラメタのばらつきに対応する周波数を出力する。
【００３５】
なお、デバイスパラメタのばらつきとは、各々の集積回路（たとえばトランジスタ）が有するデバイスパラメタと、設計上の理論値との差の絶対値をいう。
【００３６】
半導体物性ばらつきセンサ２００により出力された発振周波数は、同じくＶＬＳＩ８００に搭載された小型プロセッサ７００により処理され、ＶＬＳＩ８００が有するデバイスパラメタごとのばらつき量が算出される。ユーザは、得られたばらつき量を用いて、半導体の性能補償を実現することができる。
【００３７】
図２は、本発明の実施の形態に係る半導体物性ばらつきセンサ２００の機能ブロックを示す図である。
【００３８】
図２に示されるように、半導体物性ばらつきセンサ２００は、リングオシレータ１００と、デジタルスイッチ１２０と、第１定電圧発生部１４０と、第２定電圧発生部１６０と、カウンタ１８０とを備える。
【００３９】
リングオシレータ１００は、デバイスパラメタのばらつきを計測する集積回路と同一のシリコン基板上に形成され、ばらつきに対応する周波数で発振する発振回路である。具体的には、リング状に直列に結合された奇数段のインバータを備える。
【００４０】
本実施の形態に係る半導体物性ばらつきセンサ２００は、リングオシレータの周波数が、デバイスパラメタの個体間のばらつきに対応して敏感に変化することを利用する。すなわち、集積回路が有するデバイスパラメタのチップ間のばらつきを、当該集積回路のチップ上に形成された半導体物性ばらつきセンサ２００が備えるリングオシレータが有するデバイスパラメタのばらつきで代表させ、代表させたこの値を、リングオシレータの周波数の変化として計測するものである。
【００４１】
この場合、原則として、少なくとも計測するデバイスパラメタの数だけ、デバイスパラメタの各々のばらつきと、そのばらつきが発振周波数に与える影響との対応関係が異なるような複数のリングオシレータが必要となることは前述した通りである。しかし、各々のチップの上に複数のリングオシレータを搭載することは、チップの面積が増加し、好ましくない。
【００４２】
そこで、本実施の形態に係るリングオシレータ１００は、偶数個の感度可変インバータ１０１と、１つのＮＡＮＤゲート１０３と、外部電圧印加端子３５０〜３５３とを備える。
【００４３】
この構成により、本実施の形態に係るリングオシレータ１００は、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータ１００の周波数と、事前に定められた周波数基準値との差分の変化量を、外部電圧印加端子から印加される複数の外部電圧の各々である感度制御電圧により制御することができる。
【００４４】
ここで、パラメタ基準値とは、例えば、集積回路の設計時に見積もられるデバイスパラメタの理論値である。また、周波数基準値とは、例えば、リングオシレータ１００の、設計上のおおよその発振周波数である。
【００４５】
これにより、１台のリングオシレータ１００を各々のチップに搭載することで、デバイスパラメタのばらつきを計測することができる。以下、より詳細に説明する。
【００４６】
感度可変インバータ１０１は、印加される前記感度制御電圧の組に対応して、異なる遅延時間だけ入力信号を遅延させるインバータである。なお、感度可変インバータ１０１の詳細な構成については、後述する。
【００４７】
ＮＡＮＤゲート１０３は、開始／終了信号３６０により、リングオシレータ１００の発振を開始及び停止させるための論理ゲートである。すなわち、開始／終了信号３６０がＬｏｗのときは、ＮＡＮＤゲート１０３はインバータとして機能しないため、リングオシレータ１００は発振しない。開始／終了信号３６０がＨｉｇｈのときは、ＮＡＮＤゲート１０３がインバータとして機能するため、リングオシレータ１００は発振する。よって、例えば１秒間だけ、開始／終了信号３６０としてＨｉｇｈを入力し、その間にリングオシレータ１００が出力した発振信号の数を数えることにより、リングオシレータ１００の周波数を得ることができる。
【００４８】
外部電圧印加端子３５０〜３５３は、感度制御電圧が印加される端子である。外部電圧印加端子３５０〜３５３は、本実施の形態に係るリングオシレータ１００が備える複数の感度可変インバータ１０１の各々が備える４つのバイアス電位入力端子の各々に対応付けられて、電気的に接続されている。よって、外部電圧印加端子３５０〜３５３の各々に感度制御電圧を印加することにより、リングオシレータ１００が備える感度可変インバータ１０１の各々へ、対応する感度制御電圧を印加することができる。
【００４９】
デジタルスイッチ１２０は、リングオシレータ１００が備える外部電圧印加端子３５０〜３５３の各々へ印加される感度制御電圧を切り替えるデジタルスイッチである。
【００５０】
図２に示されるように、本実施の形態に係るデジタルスイッチ１２０は、スイッチ３０１〜３１６と、負電源端子３２０と、正電源端子３２１と、第１定電圧端子３２２と、第２定電圧端子３２３とを備える。
【００５１】
スイッチ３０１〜スイッチ３１６の各々は、デジタルスイッチ１２０へ入力される選択信号３８０に応じて、２つの端子間の接続をＯＮ／ＯＦＦするスイッチである。スイッチ３０１〜３０４の一端は、外部電圧印加端子３５０に接続されている。同様に、スイッチ３０５〜３０８の一端は、外部電圧印加端子３５１に、スイッチ３０９〜３１２の一端は、外部電圧印加端子３５２に、スイッチ３１３〜スイッチ３１６の一端は、外部電圧印加端子３５３に、それぞれ接続されている。
【００５２】
負電源端子３２０、正電源端子３２１、第１定電圧端子３２２、及び、第２定電圧端子３２３は、本実施の形態における感度制御電圧の各々に対応する電圧が印加されている端子である。すなわち、負電源端子３２０は、外部の電源装置４００の負電源側に、正電源端子３２１は、電源装置４００の正電源側に、第１定電圧端子３２２は、第１定電圧発生部１４０に、第２定電圧端子３２３は、第２定電圧発生部１６０に、各々接続されている。
【００５３】
なお、図２では省略しているが、負電源端子３２０は、スイッチ３０１、スイッチ３０５、スイッチ３０９及びスイッチ３１３の他端子（外部電圧印加端子３５０〜３５３とは接続されていない側の端子）と電気的に接続されている。同様に、負電源端子３２０は、スイッチ３０２、スイッチ３０６、スイッチ３１０及びスイッチ３１４の他端子と、第１定電圧端子３２２は、スイッチ３０３、スイッチ３０７、スイッチ３１１及びスイッチ３１５の他端子と、第２定電圧端子３２３は、スイッチ３０４、スイッチ３０８、スイッチ３１２及びスイッチ３１６の他端子と、それぞれ接続されている。
【００５４】
デジタルスイッチ１２０は、例えば小型プロセッサ７００等の外部から送信される選択信号３８０に従い、リングオシレータ１００が備える外部電圧印加端子３５０〜３５３の各々にいずれかに、負電源端子３２０、正電源端子３２１、第１定電圧端子３２２、及び、第２定電圧端子３２３のいずれかが、１対１で電気的に接続されるように、スイッチ３０１〜３１６のＯＮ／ＯＦＦを行う。
【００５５】
例えば、スイッチ３０３、スイッチ３０５、スイッチ３１０、スイッチ３１６のみがＯＮであれば、外部電圧印加端子３５０と、第１定電圧端子３２２とが電気的に接続され、外部電圧印加端子３５１と負電源端子３２０とが電気的に接続され、外部電圧印加端子３５２と正電源端子３２１とが電気的に接続され、外部電圧印加端子３５３と第２定電圧端子３２３とが電気的に接続される。
【００５６】
よって、本実施の形態に係る半導体物性ばらつきセンサ２００は、外部から選択信号３８０を入力することにより、リングオシレータ１００に印加する感度制御電圧の組を変えることができる。
【００５７】
第１定電圧発生部１４０及び第２定電圧発生部１６０は、デバイスパラメタの値に依存して、電位が定まる定電圧発生部である。本実施の形態に係る半導体物性ばらつきセンサ２００では、定電圧発生部（すなわち、第１定電圧発生部１４０及び第２定電圧発生部１６０）から出力される電圧が、複数の感度制御電圧のうちの少なくとも１つとして、感度可変インバータ１０１の各々へ印加される。
【００５８】
なお、第１定電圧発生部１４０及び第２定電圧発生部１６０の詳細については、後述する。
【００５９】
カウンタ１８０は、リングオシレータ１００から出力される発振信号の個数をカウントアップするカウンタである。例えば、前述のように、１秒間の開始／終了信号３６０が、リングオシレータ１００に入力されたときの、カウンタ１８０の増加分が、リングオシレータ１００の周波数３７０となる。
【００６０】
例えば、小型プロセッサ７００は、異なる感度制御電圧の組が感度可変インバータ１０１の各々に印加されるように、複数回、選択信号３８０を半導体物性ばらつきセンサ２００へ入力し、各々の選択信号３８０に対応する、周波数３７０を取得する。さらに小型プロセッサ７００は、後述する計算式により周波数３７０の複数の計測結果から、デバイスパラメタのばらつきを算出する。
【００６１】
以下に、周波数３７０から、デバイスパラメタのばらつきを計算する方法を説明する。
【００６２】
まず、ばらつきを計測するデバイスパラメタ各々の基準値を、パラメタ基準値として事前に定める。前述のように、パラメタ基準値は、集積回路の設計時に見積もられるデバイスパラメタの理論値を使用する。なお、パラメタ基準値として、１つのウェハから製造される全チップのデバイスパラメタを計測し、その計測値の平均値、中央値等を使用してもよい。
【００６３】
さらに、周波数基準値を定める。前述のように、周波数基準値として、リングオシレータ１００の、設計上のおおよその発振周波数を周波数基準値と定める。なお、周波数基準値も、リングオシレータ１００の周波数を実測し、その値をもとに定めてもよい。
【００６４】
ここで、ばらつきを計測する対象のデバイスパラメタが、ｐ型ＭＯＳトランジスタの閾値電圧、ｎ型ＭＯＳトランジスタの閾値電圧、ｐ型ＭＯＳトランジスタのゲート長、ｎ型ＭＯＳトランジスタのゲート長の４つであるとする。
【００６５】
このとき、ｐ型ＭＯＳトランジスタの閾値電圧についてのパラメタ基準値をＧｖｔｈｐ０、ｎ型ＭＯＳトランジスタの閾値電圧についてのパラメタ基準値をＧｖｔｈｎ０、ｐ型ＭＯＳトランジスタのゲート長についてのパラメタ基準値をＧＬｐ０、ｎ型ＭＯＳトランジスタのゲート長についてのパラメタ基準値をＧＬｎ０とする。
【００６６】
次に、リングオシレータ１００へ、異なる４通りの感度制御電圧の組み合わせを順次印加し、その各々の感度制御電圧の組に対応する、リングオシレータ１００の周波数３７０を取得する。説明のため、リングオシレータ１００の４通りの周波数３７０を、それぞれ、Ｆ１、Ｆ２、Ｆ３及びＦ４とする。また、Ｆ１を取得した際の感度制御電圧の組に対応する、リングオシレータ１００の発振周波数の理論値をＦ１ｂとし、これをＦ１に対応する基準周波数とする。同様にして、Ｆ２、Ｆ３及びＦ４に対応する基準周波数を、それぞれ、Ｆ２ｂ、Ｆ３ｂ及びＦ４ｂとする。
【００６７】
また、半導体物性ばらつきセンサ２００から出力される周波数３７０と、対応する基準周波数との差分をΔＦｉとする。具体的には、ΔＦ１＝Ｆ１−Ｆ１ｂ、ΔＦ２＝Ｆ２−Ｆ２ｂ、ΔＦ３＝Ｆ３−Ｆ３ｂ、ΔＦ４＝Ｆ４−Ｆ４ｂとなる。さらに、デバイスパラメタのばらつき（すなわち、感度可変インバータ１０１の有するデバイスパラメタと、対応するパラメタ基準値との差分）を、ΔＧｘ（ｘは１〜４）とする。具体的には、ΔＧ１を、ｐ型ＭＯＳトランジスタの閾値電圧のばらつきとし、ΔＧ２を、ｎ型ＭＯＳトランジスタの閾値電圧のばらつきとする。同様に、ΔＧ３を、ｐ型ＭＯＳトランジスタのゲート長のばらつきとし、ΔＧ４を、ｎ型ＭＯＳトランジスタのゲート長のばらつきとする。
【００６８】
このとき、ΔＦｉと、ΔＧｘの関係は、次の数式１により表される。
【００６９】
【数１】
2012156203.tif 000003
【００７０】
ここで、係数ベクトルｋｘｉは、感度制御電圧の組に依存し、シミュレーションにより定まる。
【００７１】
よって、デバイスパラメタΔＧｘは、次の数式２で求められる。
【００７２】
【数２】
2012156203.tif 000004
【００７３】
なお、デバイスパラメタのばらつきを求めるためには、数式２において、Ｋ−１が逆行列をもつことが不可欠である。ここから、（ａ）集積回路が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータ１００の周波数と、事前に定められた周波数基準値との差分の変化量が、感度制御電圧の組ごとに、なるべく大きく異なることが好ましいことがわかる。すなわち、ΔＦｉ／ΔＧｘが、異なるｘについて、なるべく大きく異なるように、複数の感度制御電圧の組を決定することが望ましい。
【００７４】
次に、図３を参照して、感度可変インバータ１０１の構成を説明する。
【００７５】
図３は、本発明の実施の形態に係る感度可変インバータ１０１の構成を示す回路図である。感度可変インバータ１０１は、入力信号を、一定時間遅延させ、反転させた信号を出力信号として出力する。
【００７６】
図３に示されるように、感度可変インバータ１０１は、バイアス電位入力端子４５０〜４５３と、ｐ型ＭＯＳトランジスタ５０２と、ＣＭＯＳ回路５０４と、ｎ型ＭＯＳトランジスタ５０６と、ｐ型ＭＯＳトランジスタ５０８と、ＣＭＯＳ回路５１０と、ｎ型ＭＯＳトランジスタ５１２とを備える。
【００７７】
バイアス電位入力端子４５０から印加される感度制御電圧ＩＮＶＰは、ｐ型ＭＯＳトランジスタ５０２を流れるドレイン電流を調整し、バイアス電位入力端子４５３から印加される感度制御電圧ＩＮＶＮは、ｎ型ＭＯＳトランジスタ５０６を流れるドレイン電流を調整する。
【００７８】
また、バイアス電位入力端子４５１から印加される感度制御電圧ＣＡＰＰ、及び、バイアス電位入力端子４５２から印加される感度制御電圧ＣＡＰＮは、ＣＭＯＳ回路５１０の内部抵抗を調整する作用を有する。
【００７９】
さらに、ｐ型ＭＯＳトランジスタ５０８及びｎ型ＭＯＳトランジスタ５１２は、いわゆるコンデンサとして作用する。
【００８０】
よって、ＣＡＰＰ、ＣＰＡＮの電圧に依存して、ｐ型ＭＯＳトランジスタ５０８及びｎ型ＭＯＳトランジスタ５１２の静電容量が出力信号に作用する程度（すなわち、容量負荷の大きさ）を制御する回路が構成されている。
【００８１】
このように構成された本実施の形態に係る感度可変インバータ１０１は、バイアス電位入力端子４５０〜４５３に印加される感度制御電圧の組を変えることで、（ａ）感度可変インバータ１０１が有するデバイスパラメタと、事前に定められたパラメタ基準値との差分に対する、（ｂ）リングオシレータ１００の周波数と、事前に定められた周波数基準値との差分の変化量が、変化する。
【００８２】
その結果、本実施の形態に係る半導体物性ばらつきセンサ２００では、チップ上に搭載された１個のリングオシレータ１００を用いて、複数のデバイスパラメタの計測が可能となり、測定用の外部装置を用いずに短時間で、かつ、従来よりもチップ面積の増大を抑えて、集積回路が有するデバイスパラメタのばらつきを測定することができる。
【００８３】
次に、図４及び図５を参照して、第１定電圧発生部１４０及び第２定電圧発生部１６０の構成を説明する。
【００８４】
図４は、本発明の実施の形態に係る第１定電圧発生部１４０の構成を示す回路図である。
【００８５】
図４に示されるように、第１定電圧発生部１４０は、電源５８０から電源電圧が印加されると、定電圧５２７（以後、ＶＢＮともいう）を出力する。ここで、ＶＢＮの電位は、第１定電圧発生部１４０を構成する、４つのｎ型ＭＯＳトランジスタが有するデバイスパラメタに依存して定まる。
【００８６】
具体的には、第１定電圧発生部１４０は、ｎ型ＭＯＳトランジスタ５２２〜５２５の有する閾値電圧が、ｎ型ＭＯＳトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より大きくなるようにＶＢＮを出力する。
【００８７】
また、第１定電圧発生部１４０は、ｎ型ＭＯＳトランジスタ５２２〜５２５の有するゲート長が、ｎ型ＭＯＳトランジスタが有するゲート長のパラメタ基準値よりも小さいほど、より小さくなるようにＶＢＮを出力する。
【００８８】
より具体的に、第１定電圧発生部１４０から出力されるＶＢＮを、バイアス電位入力端子４５３に感度制御電圧として印加することを考える。この場合、デバイスパラメタであるｎ型ＭＯＳトランジスタの閾値電圧が、ｎ型ＭＯＳトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より大きな感度制御電圧ＶＢＮがバイアス電位入力端子４５３に印加され、その結果、ｎ型ＭＯＳトランジスタ５０６のドレイン電流がより大きくなる。
【００８９】
その結果、閾値電圧に依存しない定電圧を感度制御電圧としてバイアス電位入力端子４５３に印加した場合と比較し、閾値電圧のばらつきの違いが、感度可変インバータ１０１が入力信号を遅延させる遅延時間の変化量に与える影響が増幅される効果が生じる。
【００９０】
よって、ｎ型ＭＯＳトランジスタが有するデバイスパラメタに依存して定まるＶＢＮを感度制御電圧として使用することで、ｎ型ＭＯＳトランジスタが有するデバイスパラメタのばらつきをより高精度に計測することが可能となる。
【００９１】
図５は、本発明の実施の形態に係る第２定電圧発生部１６０の構成を示す回路図である。
【００９２】
第２定電圧発生部１６０は、第１定電圧発生部１４０と同様に、デバイスパラメタの値に依存して電位が定まる定電圧発生部であり、電源５８０から電源電圧が印加されると定電圧５３７（以後、ＶＢＰともいう）を出力する。
【００９３】
第１定電圧発生部１４０との違いは、同じ機能を有する回路を、ｐ型ＭＯＳトランジスタ５３２〜５３５により構成している点である。
【００９４】
これにより、第２定電圧発生部１６０は、ｐ型ＭＯＳトランジスタ５３２〜５３５の有する閾値電圧が、ｐ型ＭＯＳトランジスタが有する閾値電圧のパラメタ基準値よりも小さいほど、より小さくなるようにＶＢＰを出力する。
【００９５】
また、第２定電圧発生部１６０は、ｐ型ＭＯＳトランジスタ５３２〜５３５の有するゲート長が、ｐ型ＭＯＳトランジスタが有するゲート長のパラメタ基準値よりも小さいほど、より大きくなるようにＶＢＰを出力する。
【００９６】
上記、ｐ型ＭＯＳトランジスタが有するデバイスパラメタに依存して定まるＶＢＰを、例えば、バイアス電位入力端子４５０へ印加される感度制御電圧として使用することで、ｐ型ＭＯＳトランジスタが有するデバイスパラメタのばらつきをより高精度に計測することが可能となる。
【００９７】
以上述べたように、本実施の形態に係る半導体物性ばらつきセンサ２００は複数の感度可変インバータ１０１を備えている。この感度可変インバータ１０１は、直列に接続されたｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの間に接続された第１のＣＭＯＳ回路を備える。ここで、複数の感度制御電圧のうち、第１の感度制御電圧は、ｎ型ＭＯＳトランジスタのゲート電圧として印加され、第１の感度制御電圧とは異なる第２の感度制御電圧は、ｐ型ＭＯＳトランジスタのゲート電圧として印加される。
【００９８】
また、感度可変インバータ１０１は、直列に接続された２つのコンデンサの間に接続された、第１のＣＭＯＳ回路とは異なる第２のＣＭＯＳ回路を備える。
【００９９】
複数の感度制御電圧のうち、第１及び第２の感度制御電圧とは異なる第３の感度制御電圧は、第２のＣＭＯＳ回路の第１のゲート電圧として印加され、第１、第２及び第３の感度制御電圧とは異なる第４の感度制御電圧は、第２のＣＭＯＳ回路の第２のゲート電圧として印加される。
【０１００】
また、半導体物性ばらつきセンサ２００は、デバイスパラメタの値に依存して、電位が定まる定電圧発生部を備える。このとき、定電圧発生部から出力される電圧が、複数の感度制御電圧のうちの少なくとも１つとして、感度可変インバータ１０１へ印加される。
【０１０１】
ここで、定電圧発生部は、複数のトランジスタから構成され、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力する。
【０１０２】
または、定電圧発生部は、定電圧発生部を構成するトランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より大きな定電圧を出力する。
【０１０３】
前述のとおり、定電圧発生部の出力は、複数の感度制御電圧のうち、いずれの感度制御電圧としても印加することができる。なお、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より小さな定電圧を出力する定電圧発生部の出力は、第１のＣＭＯＳ回路と直列に接続されたｐ型ＭＯＳトランジスタのゲート電圧として印加することが好ましい。また、トランジスタが有する閾値電圧が、対応するパラメタ基準値よりも小さいほど、より大きな定電圧を出力する定電圧発生部の出力は、第１のＣＭＯＳ回路と直列に接続されたｎ型ＭＯＳトランジスタのゲート電圧として印加することが好ましい。
【０１０４】
図６は、シミュレーションによって、本発明の実施の形態に係る半導体物性ばらつきセンサ２００をもちいて計測した、デバイスパラメタのばらつきの計測誤差を示す。
【０１０５】
ここで、具体的なシミュレーションの手順は以下の通りである。
【０１０６】
（１）まず、シミュレータ上に、半導体物性ばらつきセンサ２００を備える集積回路を作成する。この集積回路が有するデバイスパラメタには、事前に定められた大きさのばらつきが与えられている。
【０１０７】
（２）次に、同じシミュレータ上で、半導体物性ばらつきセンサ２００に与える感度制御電圧の組を特定し、感度制御電圧の組に対応するリングオシレータ１００の周波数をシミュレーションにより取得する。
【０１０８】
（３）次に、前述の数式２をもちいて、各デバイスパラメタのばらつき測定値を求める。
【０１０９】
（４）上記（３）で求めた各デバイスパラメタのばらつき測定値と、（１）で事前に定められた各デバイスパラメタのばらつきの真値との差の絶対値を、ばらつきの測定誤差として求める。
【０１１０】
（５）上記、（２）〜（４）を、感度制御電圧の組を変更しながら、全ての組み合わせについて繰り返す。
【０１１１】
以上の手順により、複数の感度制御電圧の組について、デバイスパラメタごとに、ばらつきの測定誤差を求め、最終的には、その平均値をデバイスパラメタのばらつきの測定誤差とした。その結果を図６に示す。
【０１１２】
図６に示される、ΔＧｖｔｈｎは、ｎ型ＭＯＳトランジスタの閾値電圧のばらつきの測定誤差を示す。同様に、ΔＧｖｔｈｐは、ｐ型ＭＯＳトランジスタの閾値電圧のばらつきの測定誤差を示す。また、ΔＧＬｎは、ｎ型ＭＯＳトランジスタのゲート長のばらつきの測定誤差を示す。また、ΔＧＬｐは、ｐ型ＭＯＳトランジスタのゲート長のばらつきの測定誤差を示す。
【０１１３】
ΔＧｖｔｈｎ及びΔＧｖｔｈｐは、いずれも０．５ｍＶ前後である。また、ΔＧＬｎ及びΔＧＬｐは、いずれも０．３ｎｍ前後である。これらの結果は、半導体集積回路の性能補償において実用的な値であり、また、チップ上に４つのリングオシレータを搭載したと仮定してシミュレーションした場合と比較しても、同オーダー以内の値である。
【０１１４】
従って、本実施の形態に係る半導体物性ばらつきセンサ２００によると、１つのリングオシレータ１００により、従来の４つのリングオシレータをチップ上に搭載した場合と同程度の精度で、デバイスパラメタのばらつきを測定できることがわかる。
【０１１５】
次に、４つのリングオシレータをチップ上に実装した場合と比較して、本実施の形態に係る半導体物性ばらつきセンサ２００を使用した場合の実装面積の削減量について検討する。
【０１１６】
６５ｎｍプロセスを用いてリングオシレータを実装し、リングオシレータを１０１段のインバータにより構成する場合、リングオシレータ１つあたりの実装面積は、４３６．３２ｎｍ２となる。
【０１１７】
よって、リングオシレータを４つ実装した場合の実装面積は、１７４５．２８ｎｍ２となる。
【０１１８】
一方、本実施の形態に係る半導体物性ばらつきセンサ２００は、リングオシレータの他、第１定電圧発生部１４０、第２定電圧発生部１６０、及び、デジタルスイッチ１２０を備える。ここで、第１定電圧発生部１４０及び第２定電圧発生部１６０の実装面積は、各々、８．２８μｍ２となり、デジタルスイッチ１２０の実装面積は、１６４．７４μｍ２となる。
【０１１９】
よって、本実施の形態に係る半導体物性ばらつきセンサ２００の実装面積は、６１７．６２μｍ２となる。
【０１２０】
以上から、本実施の形態に係る半導体物性ばらつきセンサ２００により、約７５％の実装面積の削減が可能になると見積もられる。
【０１２１】
以上、本発明の実施の形態に係る半導体物性ばらつきセンサ２００について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１２２】
例えば、上記実施の形態に係るリングオシレータ１００が備える感度可変インバータ１０１やＮＡＮＤゲート１０３の個数は、リングオシレータを実現できる組み合わせであれば、いくつでもよい。また、本実施の形態においてＮＡＮＤゲート１０３は、開始／終了用のスイッチとして使用されているが、同じ機能を発揮する他の素子（例えば、ＮＯＲゲートなど）で代用してもよい。
【０１２３】
また、上記半導体物性ばらつきセンサの構成は、本発明を具体的に説明するために例示するためのものであり、本発明に係る半導体物性ばらつきセンサは、上記構成の全てを必ずしも備える必要はない。言い換えると、本発明に係る半導体物性ばらつきセンサは、本発明の効果を実現できる最小限の構成のみを備えればよい。
【０１２４】
例えば、リングオシレータ１００は、ＮＡＮＤゲート１０３を備えず、複数の感度可変インバータ１０１のみで構成されてもよい。また、半導体物性ばらつきセンサ２００はカウンタ１８０を備えなくてもよい。感度可変インバータ１０１が発振する周波数は、外部からオシロスコープ等で計測可能であるため、半導体物性ばらつきセンサ２００はこれらを備えずとも、備えた場合と同様の発明の効果を奏するためである。
【０１２５】
また、半導体物性ばらつきセンサ２００は、第１定電圧発生部１４０及び第２定電圧発生部１６０のうち少なくとも１つを備えなくてもよい。
【０１２６】
デバイスパラメタに依存して電位が定まる第１定電圧発生部１４０及び第２定電圧発生部１６０を使用することで、より高精度にデバイスパラメタのばらつきを計測することが可能となるが、これらに代わり、通常の定電圧源を使用しても、同様の発明の効果を奏するためである。
【０１２７】
なお、本実施の形態に係る数式１及び数式２は、デバイスパラメタのばらつきの差分と、周波数の変化量とに線形性を仮定した場合の具体例であるが、リングオシレータ１００の周波数からデバイスパラメタのばらつきを算出する方法は、必ずしも数式１及び数式２に限られない。すなわち、ΔＦｉ＝ｈ（ΔＧｘ）となるような、逆関数を有する任意の関数ｈをシミュレーション等により定め、ｈ−１（）を用いてΔＧｘを求めてもよい。
【０１２８】
なお、本実施の形態に係るリングオシレータ１００及び感度可変インバータ１０１に印加される感度制御電圧の組に含まれる感度制御電圧の各々は、必ずしも相異なる必要はない。感度可変インバータ１０１に印加される感度制御電圧の組に含まれる感度制御電圧の各々のうち、少なくとも１つが異なれば、それに対応して、入力信号の遅延時間も異なるためである。
【０１２９】
なお、本実施の形態における、感度制御電圧の個数、デバイスパラメタの数、及び、感度可変インバータが有する外部電圧印可端子の数は例示であり、任意に決定することができる。ただし、外部電圧印加端子の数は、外部電圧印加端子の各々にいずれかの感度制御電圧を印加する重複順列の数が、少なくともデバイスパラメタの数以上となるように定められる必要がある。重複順列の数に対応して、異なる発振周波数がリングオシレータ１００より得られるためである。このとき、求めたいデバイスパラメタの数よりも多い発振周波数を求め、これらからデバイスパラメタを推定してもよい。
【０１３０】
また、上記実施の形態に係る半導体物性ばらつきセンサ２００に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１３１】
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１３２】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１３３】
さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。
【０１３４】
また、上記実施の形態に係る半導体物性ばらつきセンサの機能のうち少なくとも一部を組み合わせてもよい。
【０１３５】
さらに、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【０１３６】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、Ｈｉｇｈ／Ｌｏｗにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１３７】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
【産業上の利用可能性】
【０１３８】
本発明は、半導体物性ばらつきセンサに適用でき、特に集積回路が有するデバイスパラメタの個体間のばらつきを計測する半導体物性ばらつきセンサ等に適用できる。
【符号の説明】
【０１３９】
１００  リングオシレータ
１０１  感度可変インバータ
１０３  ＮＡＮＤゲート
１２０  デジタルスイッチ
１４０  第１定電圧発生部
１６０  第２定電圧発生部
１８０  カウンタ
２００  半導体物性ばらつきセンサ
３０１〜３１６  スイッチ
３２０  負電源端子
３２１  正電源端子
３２２  第１定電圧端子
３２３  第２定電圧端子
３５０、３５１、３５２、３５３  外部電圧印加端子
３６０  開始／終了信号
３７０  周波数
３８０  選択信号
４５０、４５１、４５２、４５３  バイアス電位入力端子
５０２、５０８  ｐ型ＭＯＳトランジスタ
５０４、５１０  ＣＭＯＳ回路
５０６、５１２  ｎ型ＭＯＳトランジスタ
５２２、５２３、５２４、５２５  ｎ型ＭＯＳトランジスタ
５２７、５３７  定電圧
５３２、５３３、５３４、５３５  ｐ型ＭＯＳトランジスタ
５８０  電源
７００  小型プロセッサ
８００  ＶＬＳＩ
【図１】
2012156203.tif 000005
【図２】
2012156203.tif 000006
【図３】
2012156203.tif 000007
【図４】
2012156203.tif 000008
【図５】
2012156203.tif 000009
【図６】
2012156203.tif 000010