(57)【要約】【課題】負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供する。【解決手段】電源制御回路は、入力電圧から目的レベルの出力電圧が生成されて負荷に印加されるよう、基準電圧および前記出力電圧に応じた帰還電圧に基づいて、入力電極に前記入力電圧が印加されるトランジスタのオンオフを制御する第１制御回路と、前記負荷に流れる負荷電流の増加に応じて前記出力電圧が上昇するよう、前記帰還電圧を生成する帰還電圧生成回路を制御する第２制御回路と、を備える。【選択図】図１
2012034472.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から目的レベルの出力電圧が生成されて負荷に印加されるよう、基準電圧および前記出力電圧に応じた帰還電圧に基づいて、入力電極に前記入力電圧が印加されるトランジスタのオンオフを制御する第１制御回路と、
前記負荷に流れる負荷電流の増加に応じて前記出力電圧が上昇するよう、前記帰還電圧を生成する帰還電圧生成回路を制御する第２制御回路と、
を備えることを特徴とする電源制御回路。
【請求項２】
請求項１に記載の電源制御回路であって、
前記第２制御回路は、
前記トランジスタの出力電極に接続されるインダクタと、前記インダクタに接続されるコンデンサとの接続ノードよりも負荷側に設けられ前記負荷電流を検出する検出抵抗に発生する電圧に基づいて、前記負荷電流の増加に応じて前記出力電圧が上昇するよう前記帰還電圧生成回路を制御すること、
を特徴とする電源制御回路。
【請求項３】
入力電圧から目的レベルの出力電圧を生成する電源回路であって、
入力電極に入力電圧が印加されるトランジスタと、
一端が前記トランジスタの出力電極に接続されるインダクタと、
前記インダクタの他端に接続され、前記目的レベルの出力電圧が生成されるコンデンサと、
一端が前記インダクタの他端に接続され、負荷に流れる負荷電流を検出する検出抵抗と、
前記出力電圧に応じた帰還電圧を生成する帰還電圧生成回路と、
基準電圧および前記帰還電圧に基づいて、入力電圧から前記目的レベルの出力電圧が生成されるよう前記トランジスタのオンオフを制御する第１制御回路と、
前記検出抵抗に発生する電圧に基づいて、前記負荷電流の増加に応じて前記出力電圧が上昇するよう前記帰還電圧生成回路を制御する第２制御回路と、
を備えることを特徴とする電源回路。
【請求項４】
請求項３に記載の電源回路であって、
前記帰還電圧生成回路は、
前記出力電圧を分圧した分圧電圧を前記帰還電圧として出力する分圧回路であり、
前記第２制御回路は、
前記検出抵抗に発生する電圧に基づいて、前記負荷電流の増加に応じて前記出力電圧が上昇するよう前記分圧回路に流れる電流を制御すること、
を特徴とする電源回路。
【請求項５】
請求項４に記載の電源回路であって、
一端が前記検出抵抗の一端に接続された抵抗と、
前記抵抗に流れる電流を生成する電流生成回路と、
を更に含み、
前記第２制御回路は、
前記検出抵抗の他端の電圧と、前記抵抗の他端の電圧とが一致するよう前記電流生成回路を制御するオペアンプと、
前記抵抗に流れる電流の増加に応じて、前記出力電圧が上昇するよう前記分圧回路に流れる電流を制御する電流制御回路と、
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路、電源回路に関する。
【背景技術】
【０００２】
入力電圧から目的レベルの出力電圧を生成する回路としては、スイッチング電源回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１７４６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング電源回路が生成する出力電圧は、一般的に抵抗値の小さい配線等を介して負荷に印加される。このため、負荷に印加される電圧は、負荷電流が大きい場合であっても目的レベルから大きく低下することは無い。しかしながら、例えば、配線が長くなり配線の抵抗値が増加した場合に、大きな負荷電流が電源回路から負荷に供給されると、負荷に印加される電圧のレベルが目的レベルから大きく低下することがある。
【０００５】
本発明は上記課題を鑑みてなされたものであり、負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る電源制御回路は、入力電圧から目的レベルの出力電圧が生成されて負荷に印加されるよう、基準電圧および前記出力電圧に応じた帰還電圧に基づいて、入力電極に前記入力電圧が印加されるトランジスタのオンオフを制御する第１制御回路と、前記負荷に流れる負荷電流の増加に応じて前記出力電圧が上昇するよう、前記帰還電圧を生成する帰還電圧生成回路を制御する第２制御回路と、を備える。
【発明の効果】
【０００７】
負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態である電源回路１０の構成を示す図である。
【図２】電源回路１０の動作を説明するための図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。図１は、本発明の一実施形態である電源回路１０の構成を示す図である。電源回路１０は、いわゆるダイオード整流方式のスイッチング電源回路であり、入力電圧Ｖｉｎから生成された目的レベルの出力電圧Ｖｏｕｔを、ケーブル１６ａ，１６ｂを介して接続された負荷１５に対して出力する。また、電源回路１０は、負荷１５に印加される電圧ＶＬが一定となるよう、負荷１５に流れる負荷電流Ｉｏｕｔの増加に応じて出力電圧Ｖｏｕｔを上昇させる。
【００１０】
負荷１５は、例えば携帯用の電子機器であり、負荷１５の正側の端子Ａと、負側の端子Ｂとの間に発生する電圧ＶＬを電源電圧として動作する。
【００１１】
ケーブル１６ａは、出力電圧Ｖｏｕｔが印加される電源回路１０の端子ＯＵＴと、負荷１５の端子Ａとの間を接続する。なお、図１においては、端子ＯＵＴと端子Ａとの間に抵抗ＲＡが記載されているが、抵抗ＲＡは、端子ＯＵＴと端子Ａとの間のケーブル１６ａの抵抗であり、便宜上記載されたものである。
【００１２】
ケーブル１６ｂは、電源回路１０の端子ＧＮＤと負荷１５の端子Ｂとの間を接続する。端子ＧＮＤと端子Ｂとの間に記載された抵抗ＲＢは、抵抗ＲＡと同様に、ケーブル１６ｂの抵抗である。したがって、端子Ａ，Ｂ間に発生し、負荷１５に印加される電圧ＶＬは下記の式（１）で表され、負荷電流Ｉｏｕｔの増加に応じて電圧ＶＬは低下する。  
ＶＬ＝Ｖｏｕｔ−（ＲＡ＋ＲＢ）×Ｉｏｕｔ・・・（１）
なお、本実施形態では、ケーブル１６ａ，１６ｂの抵抗値より、コンデンサ３２と端子ＯＵＴとの間に設けられた抵抗３６の抵抗値が十分小さくなるよう、抵抗３６が選択されていることとする。
【００１３】
電源回路１０は、電源ＩＣ（Integrated Circuit）２０、ＰＭＯＳトランジスタＭ１０、ダイオード３０、インダクタ３１、コンデンサ３２、帰還電圧生成回路３５、抵抗３６，３７を含んで構成されている。
【００１４】
電源ＩＣ２０（電源制御回路）は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂや、負荷電流Ｉｏｕｔに応じて、ＰＭＯＳトランジスタＭ１０のオンオフを制御する。なお、電源ＩＣ２０の詳細は後述する。
【００１５】
ＰＭＯＳトランジスタＭ１０は、負荷１５を駆動するパワートランジスタであり、ソース電極には入力電圧Ｖｉｎが印加され、ドレイン電極はダイオード３０及びインダクタ３１が接続され、ゲート電極は電源ＩＣ２０の端子ＤＲに接続される。なお、ドレイン電極からは、入力電圧Ｖｉｎに応じた電圧が出力されるため、ＰＭＯＳトランジスタＭ１０のソース電極は入力電極となり、ドレイン電極は出力電極となる。
【００１６】
インダクタ３１及びコンデンサ３２は、ＰＭＯＳトランジスタＭ１０のドレイン電極の電圧の高周波成分を減衰するローパスフィルタを構成する。このため、コンデンサ３２には、直流の出力電圧Ｖｏｕｔが生成される。また、インダクタ３１に流れる電流ＩＬには、いわゆるリップル電流が含まれるが、リップル電流は、コンデンサ３２を介してグランドＧＮＤへと流れる。このため、高周波のノイズ成分が抑制された電流ＩＬが負荷電流Ｉｏｕｔとして負荷１５に供給される。
【００１７】
帰還電圧生成回路３５は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する回路であり、抵抗４０，４１を含んで構成される。なお、抵抗４０，４１の夫々の抵抗値を、Ｒ１，Ｒ２とする。
【００１８】
抵抗３６（検出抵抗）は、インダクタ３１及びコンデンサ３２が接続されたノードと、端子ＯＵＴとの間に設けられ、負荷電流Ｉｏｕｔを検出するための検出抵抗である。抵抗３６の一端はコンデンサ３２に接続され、他端は電源ＩＣ２０の端子ＳＮＳ２に接続される。前述のように、電流ＩＬに含まれるリップル電流は、コンデンサ３２を介してグランドＧＮＤへと流れるため、抵抗３６では、ノイズ成分の抑制された負荷電流Ｉｏｕｔが検出される。なお、抵抗３６の抵抗値を抵抗値Ｒ３とする。
【００１９】
抵抗３７は、一端が抵抗３６の一端に接続され、他端が電源ＩＣ２０の端子ＳＮＳ１に接続される。なお、詳細は後述するが、本実施形態では、端子ＳＮＳ１の電圧と、端子ＳＮＳ２の電圧とが一致するよう、オペアンプ７０がＰＭＯＳトランジスタＭ２０を制御する。このため、抵抗３７には、負荷電流Ｉｏｕｔと同様に変化する電流ＩＬＩＭが生成される。
【００２０】
電源ＩＣ２０は、基準電圧生成回路６０、スイッチング制御回路６１、出力電圧調整回路６２、および端子ＤＲ，ＦＢ，ＳＮＳ１，ＳＮＳ２を備える集積回路である。
【００２１】
基準電圧生成回路６０は、例えば、バンドギャップ電圧などの精度の良い基準電圧Ｖｒｅｆを生成する。
【００２２】
スイッチング制御回路６１（第１制御回路）は、端子ＦＢを介して入力される帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが一致するように、ＰＭＯＳトランジスタＭ１０をＰＷＭ（Pulse Width Modulation）信号Ｖｐｗｍでスイッチングする。スイッチング制御回路６１は、例えば、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高い場合、ＰＭＯＳトランジスタＭ１０がオンする期間が短くなるよう、ＰＷＭ信号Ｖｐｗｍのデューティ比を変化させる。一方、スイッチング制御回路６１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低い場合、ＰＭＯＳトランジスタＭ１０がオンする期間が長くなるよう、ＰＷＭ信号Ｖｐｗｍのデューティ比を変化させる。
【００２３】
ここで、例えば、ＮＭＯＳトランジスタ２２がオフし、ＮＭＯＳトランジスタ２２に流れる電流がゼロの場合、帰還電圧Ｖｆｂ＝Ｖｏｕｔ×（Ｒ１／（Ｒ１＋Ｒ２））であるため、式（２）に示すような出力電圧Ｖｏｕｔが生成される。  
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×Ｖｒｅｆ・・・（２）
なお、本実施形態では、ＮＭＯＳトランジスタ２２がオフしている場合、すなわち、出力電圧Ｖｏｕｔが、式（２）に示すように、抵抗値Ｒ１，Ｒ２の分圧比に基づいて定まる場合の出力電圧Ｖｏｕｔを目的レベルの出力電圧Ｖｏｕｔとする。
【００２４】
出力電圧調整回路６２（第２制御回路）は、負荷電流Ｉｏｕｔの増加に応じて出力電圧Ｖｏｕｔが上昇するよう、帰還電圧生成回路３５を制御する。出力電圧調整回路６２は、オペアンプ７０、ＰＭＯＳトランジスタＭ２０、及びＮＭＯＳトランジスタＭ２１，Ｍ２２を含んで構成される。なお、ＰＭＯＳトランジスタＭ２０、及びＮＭＯＳトランジスタＭ２１は、電流生成回路に相当する。
【００２５】
オペアンプ７０の反転入力端子は端子ＳＮＳ１に接続され、非反転入力端子は端子ＳＮＳ２に接続される。また、ＰＭＯＳトランジスタＭ２０のゲートとソースは夫々、オペアンプ７０の出力端子と反転入力端子に接続されている。このため、オペアンプ７０は、端子ＳＮＳ１の電圧が端子ＳＮＳ２の電圧に一致するように、ＰＭＯＳトランジスタＭ２０のゲート電圧を制御する。ところで、抵抗３７の一端は、抵抗３６の一端に接続されているため、抵抗３６の両端電圧は、抵抗３７の両端電圧と等しくなる。  
したがって、抵抗３６に流れる電流ＩＬＩＭは、式（３）で表される。  
ＩＬＩＭ＝（Ｒ３／Ｒ４）×Ｉｏｕｔ・・・（３）
また、オペアンプ７０の反転入力端子、及び非反転入力端子に流れる電流は、ほぼゼロであるため、電流ＩＬＩＭは、ＰＭＯＳトランジスタＭ２０に供給される。
【００２６】
ダイオード接続されたＮＭＯＳトランジスタＭ２１には、ＰＭＯＳトランジスタＭ２０からの電流ＩＬＩＭが供給される。また、ＮＭＯＳトランジスタＭ２１，Ｍ２２は、ＮＭＯＳトランジスタＭ２１，Ｍ２２の夫々に流れる電流が等しくなるようなカレントミラー回路を構成する。このため、ＮＭＯＳトランジスタＭ２２には、電流ＩＬＩＭに等しい電流ＩＡが流れる。
【００２７】
ＮＭＯＳトランジスタＭ２２のドレイン電極は、抵抗４０及び抵抗４１に接続されている。このため、ＮＭＯＳトランジスタＭ２２がオンし、電流ＩＡが流れると、出力電圧Ｖｏｕｔは、式（４）の様に表される。  
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×Ｖｒｅｆ＋Ｒ２×ＩＡ・・・（４）
本実施形態では、電流ＩＡは、電流ＩＬＩＭと等しいため、結果的に出力電圧Ｖｏｕｔは、式（５）の様に表される。  
Ｖｏｕｔ＝（１＋Ｒ２／Ｒ１）×Ｖｒｅｆ＋Ｒ２×（Ｒ３／Ｒ４）×Ｉｏｕｔ・・・（５）
したがって、電圧調整回路６２は、式（５）に示すように、出力電圧Ｖｏｕｔを負荷電流Ｉｏｕｔの増加に応じて目的レベルから上昇させる。
【００２８】
＝＝電源回路１０の動作＝＝
ここで、図２を参照しつつ、負荷電流ＩＬ１がゼロから増加した場合の電源回路１０の動作の一例を説明する。なお、本実施形態では、負荷１５に発生する電圧ＶＬが目的レベルから変化しないよう、式（５）における“Ｒ２×（Ｒ３／Ｒ４）”の値が定められていることとする。具体的には、式（５）の負荷電流Ｉｏｕｔに応じて変化する項の係数である“Ｒ２×（Ｒ３／Ｒ４）”の値が、式（１）の負荷電流Ｉｏｕｔに応じて変化する項の係数である“ＲＡ＋ＲＢ”と等しくなるように設計されていることとする。また、本実施形態では、例えば、グランドＧＮＤ側のケーブル１６ｂの抵抗値ＲＢは、出力電圧Ｖｏｕｔが印加されるケーブル１６ａの抵抗値ＲＡよりも十分小さいこととする。このため、ここでは、負荷電流Ｉｏｕｔによらず、端子Ｂの電圧はほぼゼロである。
【００２９】
まず、負荷電流Ｉｏｕｔがゼロの場合、ＮＭＯＳトランジスタＭ２２から出力される電流ＩＡはゼロとなる。このため、この場合、前述のように目的レベルの出力電圧Ｖｏｕｔが生成される。また、負荷電流Ｉｏｕｔがゼロの場合、ケーブル１６ａ，１６ｂの抵抗ＲＡ，ＲＢでの電圧降下は発生しないため、負荷１５に印加される電圧ＶＬのレベルも目的レベルとなる。
【００３０】
つぎに、負荷電流Ｉｏｕｔがゼロから増加すると、ケーブル１６ａ，１６ｂでの電圧降下は、（ＲＡ＋ＲＢ）×Ｉｏｕｔとなる。しかしながら、本実施形態では、出力電圧Ｖｏｕｔは、Ｒ２×（Ｒ３／Ｒ４）×Ｉｏｕｔ、つまり、（ＲＡ＋ＲＢ）×Ｉｏｕｔだけ上昇する。したがって、ケーブル１６ａ，１６ｂで電圧降下が発生しても、負荷１５に印加される電圧ＶＬのレベルは目的レベルとなる。
【００３１】
このように、本実施形態では、負荷電流Ｉｏｕｔが増加した場合であっても、電圧ＶＬの低下を抑制できることができる。
【００３２】
以上、本実施形態の電源回路１０について説明した。電源回路１０は、負荷電流Ｉｏｕｔが増加した場合、出力電圧Ｖｏｕｔを上昇させる。このため、例えばケーブル１６ａでの電圧降下が大きい場合であっても、負荷１５に印加される電圧ＶＬの低下を抑制することが可能となる。これにより、例えば、電圧ＶＬを所望の電圧範囲に収めることができるため、負荷１５の誤動作等の発生を防ぐことができる。
【００３３】
また、抵抗３６は、インダクタ３１及びコンデンサ３２が接続されたノードより負荷１５側に設けられている。このため、電圧調整回路６２は、ノイズ成分が抑制された負荷電流Ｉｏｕｔに基づいて、出力電圧Ｖｏｕｔを精度良く変化させることができる。
【００３４】
また、本実施形態では、帰還電圧生成回路３５に流れる電流を制御して出力電圧Ｖｏｕｔを上昇させたが、例えば、抵抗４０に並列にトランジスタを設け、トランジスタのオン抵抗を変化させても良い。しかしながら、一般に、トランジスタのオン抵抗はバラツクため、精度良く出力電圧Ｖｏｕｔを制御することが難しい。一方、ＮＭＯＳトランジスタＭ２２に流れる電流ＩＡは、ＮＭＯＳトランジスタＭ２１，Ｍ２２がカレントミラー回路として動作している限り、精度良く制御可能である。このため、本実施形態では、精度良く出力電圧Ｖｏｕｔを変化させることが可能となる。
【００３５】
また、オペアンプ７０は、端子ＳＮＳ１の電圧と、端子ＳＮＳ２の電圧とが等しくなるよう、抵抗３７に流れる電流ＩＬＩＭを制御する。また、電流ＩＬＩＭと等しい電流ＩＡが帰還電圧生成回路３５に流れるため、出力電圧Ｖｏｕｔは、負荷電流Ｉｏｕｔと、“Ｒ２×（Ｒ３／Ｒ４）”との積で変化する。このように、本実施形態では、負荷電流Ｉｏｕｔに対する出力電圧Ｖｏｕｔの変化幅を、“Ｒ２×（Ｒ３／Ｒ４）”の値を調整することにより、自由に設定することが可能となる。
【００３６】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００３７】
電源回路１０は、ダイオード整流方式の電源回路であるが、例えば、同期整流方式の電源回路であっても良い。
【００３８】
また、本実施形態では、ケーブル１６ａ，１６ｂの抵抗値より、抵抗３６の抵抗値が十分小さくなるような抵抗３６が選択されていることしたが、例えば抵抗３６の抵抗値が無視できない程度の大きさであっても良い。その場合、式（１）は、ＶＬ＝Ｖｏｕｔ−（ＲＡ＋ＲＢ＋Ｒ３）×Ｉｏｕｔとなるため、“Ｒ２×（Ｒ３／Ｒ４）”の値を、“ＲＡ＋ＲＢ＋Ｒ３”の値と等しくすれば、電圧ＶＬの低下を精度良く抑制できる。
【符号の説明】
【００３９】
１０  電源回路
１５  負荷
１６ａ，１６ｂ  ケーブル
２０  電源ＩＣ
３０  ダイオード
３１  インダクタ
３２  コンデンサ
３５  帰還電圧生成回路
３６，３７，４０，４１  抵抗
６０  基準電圧生成回路
６１  スイッチング制御回路
６２  出力電圧調整回路
７０  オペアンプ
Ｍ１０，Ｍ２０  ＰＭＯＳトランジスタ
Ｍ２１，Ｍ２２  ＮＭＯＳトランジスタ
【図１】
2012034472.tif 000003
【図２】
2012034472.tif 000004