(57)【要約】      （修正有）【課題】同期ラッチング機能を持つ多値論理手段を提供する。【解決手段】トランジスタ１、２、１７と抵抗２０、２１等が構成する判別手段、この判別結果信号に基づき動作する、トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成するオン・オフ駆動手段及び、このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ３、４が構成する双方向性プル・スイッチング手段が新・多値論理フージ（Ｈｏｏｊｉ）代数を実現した多値論理回路を構成する。前記判別手段と前記オン・オフ駆動手段の間でやり取りする信号は２値信号と同様な為、その間に２値同期型フリップ・フロップ手段として同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段が供給する同期信号に基づき動作するＤ型フリップ・フロップ２７を挿入・接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わし、所定の整数をＰで表わし、所定の自然数をＳで表わしたときに、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給し、その各電位とＰ〜（Ｐ＋Ｎ−１）の各整数がその第１電位とＰから順々に１対１ずつ対応すると定義された第１電位供給手段〜第Ｎ電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「『前記第１電位供給手段〜前記第Ｎ電位供給手段の中であらかじめ決められた１つの出力用特定電位供給手段』と前記出口手段の間に接続され、オフ駆動された時に前記出口手段とそのオン・オフ駆動部の間が１方向または双方向にオフとなるプル・スイッチング手段」と、
「『Ｓ＝１の場合は１つの前記入力電位信号に対応する整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のうち、少なくとも１つ］』が『［Ｐ〜（Ｐ＋Ｎ−１）の中であらかじめ決められた１つの入力用特定整数と等しいか等しくないか］、［Ｐ〜（Ｐ＋Ｎ−２）の中であらかじめ決められた１つの入力用特定整数より大きいか大きくないか］、［（Ｐ＋１）〜（Ｐ＋Ｎ−１）の中であらかじめ決められた１つの入力用特定整数より小さいか小さくないか］、［Ｐ〜（Ｐ＋Ｎ−１）の中であらかじめ決められた、その差が少なくとも２である２つの入力用特定整数の間に有るかそうでないか］のいずれか１つ』について、それに適用する下記『２つ又は４つのしきい値電位』に基づいて肯定か否定かを判別し、その判別結果を判別結果信号として出力する判別手段」と、
「同期信号に基づいて前記判別結果信号を保持信号として『そのまま又はマッチングさせて』入力し、その保持信号の『正出力信号または補出力信号』を出力する２値同期型フリップ・フロップ手段」と、
「前記同期信号を前記２値同期型フリップ・フロップ手段に供給する同期信号供給手段」と、
「『その正出力信号または補出力信号』に基づいて前記プル・スイッチング手段をオン・オフ駆動するのであるが、『その基づく出力信号が示す前記判別結果が肯定であればそれをオン駆動し、否定であればそれをオフ駆動する』か『正反対に肯定であればそれをオフ駆動し、否定であればそれをオン駆動する』オン・オフ駆動手段」、
を有することを特徴とする同期ラッチング機能を持つ多値論理手段。
■■  上記『２つ又は４つのしきい値電位』  ■■
●ａ）「等しいか等しくないか」の場合：
「等しいか」では「『前記入力用特定整数に対応する入力用特定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのプラス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのマイナス側しきい値電位だけである。
「等しくないか」では「前記入力用特定電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「前記入力用特定電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのマイナス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのプラス側しきい値電位だけである。
●ｂ）「大きいか大きくないか」の場合：
「大きいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
「大きくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｃ）「小さいか小さくないか」の場合：
「小さいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「小さくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
「その２つの間に有るか」では「その２つの入力用特定整数に対応する２つの入力用特定電位のうち低い方の電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その２つの入力用特定電位のうち高い方の電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「そうでないか」では「その２つの入力用特定電位のうち低い方の電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定電位のうち高い方の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
【請求項２】
請求項１記載の同期ラッチング機能を持つ多値論理手段において、
「前記第１電位から前記第Ｎ電位まで番号順に電位が高くなって行く」のではなく、前記第１電位から前記第Ｎ電位まで番号順に電位が低くなって行き、
前記●ａ）項〜●ｃ）項を下記の通り変更したことを特徴とする同期ラッチング機能を持つ多値論理手段。
●ａ）「等しいか等しくないか」の場合：
「等しいか」では「『前記入力用特定整数に対応する入力用特定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのマイナス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのプラス側しきい値電位だけである。
「等しくないか」では「前記入力用特定電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「前記入力用特定電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのプラス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのマイナス側しきい値電位だけである。
●ｂ）「大きいか大きくないか」の場合：
「大きいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「大きくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｃ）「小さいか小さくないか」の場合：
「小さいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
「小さくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
【請求項３】
請求項１又は２記載の同期ラッチング機能を持つ多値論理手段において、
前記同期信号に基づいて「前記判別結果信号にハザードが現われず、前記判別結果信号が安定する期間」中に２値同期型フリップ・フロップ手段が前記判別結果信号を保持信号として「そのまま又はマッチングさせて」入力することを特徴とする多値ハザード除去手段。
【発明の詳細な説明】
【技術分野】
【０００１】
第１発明は、下記『フージ代数（＝新・多値論理）』に基づく電位（又は電圧）モードの多値論理回路に同期ラッチング機能を持たせた「同期ラッチング機能を持つ多値論理手段」に関する。
「多値論理で用いる、いずれの数値もラッチできる全数値ラッチング機能」を持つ多値同期型ラッチング手段を用いてラッチするよりも、その様な全数値ラッチング機能は無くても上記「同期ラッチング機能を持つ多値論理手段」単位でラッチした方が以下の効果・特徴が有る。
●１）２値同期型フリップ・フロップ手段を内蔵しているので、その各トリガー方式（例：エッジ・トリガー、レベル・トリガー、パルス・トリガー）をそのまま利用できる。
★「各トリガー方式」に関する参考資料：下記・非特許文献１の７９〜８８頁。
●２）「出力開放または開放出力に対応する信号状態」をラッチすることができる。
★注：下記『フージ代数』には「出力を開放する」という独特な出力の仕方が有る。
●３）「多値の全数値の中で、出力用特定整数以外の各整数に対応する信号状態」に対してはラッチング機能が無い。すなわち、余計・無駄なラッチング機能が無い。
→→  無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。
→→  使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が増えて便利になる。
従来は例えば多値回路と多値回路の間に多値同期型ラッチング手段を設けた。
【非特許文献１】『図解ディジタル回路入門』のｐ．７９〜８８（２値パルス・トリガー方式）。（株）日本理工出版会が２００８年４月２５日第４版発行。著者：中村次男。
【０００２】
●なお、フリップ・フロップには元々２つの状態しか無い為「多値フリップ・フロップ」という言い方はそぐわないので、「多値ラッチング手段」という様な言い方で統一した。
●また、各発明の構成手段である多値論理回路は『本発明者が独自に考え出した全く新しい世界初の新・多値論理』を具体化・実現化したものであるが、その新・多値論理に名前が無いと何かと不便なので、『★フージ（Ｈｏｏｊｉ）代数』（詳細は後述する段落番号［００８２］。）と名付けることにした。
そう名付けた理由は「本発明者は日本人なので、日本の象徴である富士山に因（ちな）んでいること」、「ブール代数（Ｂｏｏｌｅａｎ  ａｌｇｅｂｒａ）の『ブール』に少し語路（ごろ）合わせしていること」及び「その能力、可能性、実用性、展開拡張性、将来性など、いずれを取ってもｈｕｇｅ｛＝度外（どはず）れて大きい、途方も無く大きい、巨大な。｝であると本発明者は強く判断しているので、英語のｈｕｇｅ（ヒュージ）に語路合わせしていること」である。（  参考：下記・特許文献１〜３。  ）
【特許文献１】特開２００４−０３２７０２号（フージ代数に基づく多値論理回路）
【特許文献２】特開２００５−１９８２２６号（同上）
【特許文献３】特開２００５−２３６９８５号（同上）
【０００３】
●さらに、論理数学分野ではそもそも電子回路の「出力を開放する」とか「開放出力」という概念そのものが上記『フージ代数』以前には無かった。しかし、この『フージ代数』の出現によりその概念を取り入れざるを得なくなった。
一方、電子回路分野でも「『１種類または数種類の基本・多値論理回路だけで』又は『その組合せ又はそれらの組合せ』によって『全ての多値論理関数を実現・具体化できる機能』すなわち『完全性』、それも『完全』」という特徴を持ち、しかも、論理数学分野において公表された多値論理体系に頼らず、独自に構築した多値論理体系・回路は、上記・特許文献１〜３以前には無かった。上記『★フージ代数』の『完全』については後述する段落番号［００９２］において証明される。
★『完全系、完全性、完全』に関する参考資料：下記・非特許文献２〜３。
●それから、本発明ではＮ値の各整数と各電位供給手段（例：電源線、電源板など。）が互いに順々に１対１ずつ対応するが、第１電位から第Ｎ電位まで番号順に電位が「高くなって行く場合（請求項１）」が正論理に対応するとき、「低くなって行く場合（請求項２）」は負論理に対応する。
【非特許文献２】『論理回路入門』、著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。「第２章  論理関数」→「２．１  基本論理演算」→「２．１．４  基本論理演算と論理記号」→「（８）完全系」（ｐ．３１〜ｐ．３２）。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。ｐ．１６〜ｐ．１７。
【０００４】
第２発明は、第１発明の「同期ラッチング機能を持つ多値論理手段」を活用した多値ハザード除去手段に関し、その多値数Ｎ（＝Ｎ値のＮのこと。）に関係無く、その多値ハザード除去手段の入力前あるいは入力時などの時に発生した多値ハザードを除去することができる。
なお、多値回路（例：多値論理回路、多値演算回路（又は多進法演算回路）、多値ディジタル回路など。）では「２値ハザードと同様な仕組みで発生する多値ハザード」に加えて、「互いに１対１ずつ対応する論理数値、論理レベル及び電位（又は電圧）」が共に３つ以上有る為「多値固有の多値ハザード」が発生する。
【背景技術】
【０００５】
■■■  第１発明の背景技術  ■■■
従来の多値同期型ラッチング手段として、特開２００６−３４５４６８号公報の実施例１０（段落番号００３５）にレベル・トリガー方式の多値同期型ラッチ（ング）手段が開示され、特開２００７−３５２３３号公報の図１８・図１９両図にパルス・トリガー方式（＝マスター・スレーブ方式）の多値同期型ラッチング手段が開示されている。
しかしながら、「ポジティブ・エッジ・トリガー方式やネガティブ・エッジ・トリガー方式の各２値フリップ・フロップ手段に対応する方式の各・多値同期型ラッチング手段」はまだまだ具体化・実用化されていないので、当然の事ながら、ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない。
当然の事ながら、同期信号の立上り又は立下りで同期型多値回路をトリガーすることができれば、トリガー・タイミングやトリガー方法の各選択肢が増えて便利になる。
従って、従来技術では『ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない』という課題が有る。（第１課題）
【０００６】
また、前述の『フージ代数』に基づく電位モードの多値論理回路の場合、「出力開放」という重要な出力の仕方が有るが、『どちらの多値同期型ラッチング手段も［出力開放］に対応する信号状態をラッチすることができない』という課題が有る。（第２課題）
【０００７】
さらに、『［出力される数値］に対応したラッチング機能を備えておらず、無駄が生じてしまう』という課題が有る。（第３課題）
例えば、どちらの前記多値同期型ラッチング手段も「多値論理で用いる、いずれの数値もラッチできる全数値ラッチング機能」を持つ。その（入）出力される数値が全数値に渡る場合そのラッチング機能の使用効率は良いが、「全数値のうち一部の数値しか（入）出力されない場合（＝ラッチする数値がその一部に限定される場合）」、そのラッチング機能の使用効率は部品・回路の有効利用の面でも電力使用効率の面でも悪くなる。
つまり、「出力されない数値に対応するラッチング機能部分」が使われない為に、その機能部分の回路が無駄になる上に、「そのラッチング内容の書換えに伴う、全トランジスタ等のオン・オフ切換え時の総スイッチング損失」は「その使われない無駄なラッチング機能部分のスイッチング損失」の分だけ余計に多くなってしまう。
換言すれば「出力されない数値に対するラッチング機能部分」だけ余計にその部品点数が多くなり、その回路構成が複雑になる為、その部品・回路の有効利用率が悪くなる上に、その余計なラッチング機能部分のオン・オフ切換えスイッチング損失分だけ余分に電力を消費する。
しかも、その全トランジスタ等がＭＯＳ・ＦＥＴや絶縁ゲート型トランジスタ等の電圧駆動型の場合、そのゲート・ソース間静電容量などによる充放電エネルギー損失も有る為、その余計なラッチング機能部分の充放電エネルギー損失分だけ更に余分に電力を消費する。
その結果、そのラッチング機能・使用効率はその部品・回路の有効利用の面でも、その電力使用効率の面でも悪くなる。その部品・回路の有効利用率が悪いと、当然、ＩＣ中やＬＳＩ中のその多値同期型ラッチング手段の占有面積が、３次元化ＩＣ、ＬＳＩならばその占有体積が、多くなり、コスト・アップ要因になる。
この様に、そのラッチング機能・使用効率が悪い原因は「出力される数値以外の各数値に対しても余分なラッチング機能が有ること」に有る。
従って、『［出力される数値］に対応したラッチング機能を備えておらず、無駄が生じてしまう』という課題が有る。（第３課題）
【０００８】
それから、もし、使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じて、その後段に接続する多値同期型ラッチング手段を選択できれば便利になる。
具体的に言えば、もし、多値論理手段が同期ラッチング機能を持っていれば、多値論理手段・単位で同期ラッチングできるので、その全体回路の組み方に柔軟性が生まれ、全体の回路構成の選択肢が増えて便利になる。
→→『フージ代数』に基づく各多値論理回路の場合、この回路が接続する電位供給手段（例：電源線、電源板など。）によってラッチする『数値』を容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択することができる。つまり、元々その多値論理回路の選択肢が多いので、その各多値論理回路に同期ラッチング機能を持たせることができれば、「選択できる多値同期型ラッチング手段」が増えて便利になる。
従って、使用する多値回路｛例：多値論理回路、多値演算回路（又は多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が多いことが望まれる。その選択肢が多いと全体回路の構成に柔軟性が生じる。（第４課題）
【０００９】
そして、従来だと多値回路と多値回路の間に多値同期型ラッチング手段を設けなければならず、そのラッチング箇所が固定されている。もし、そのラッチング箇所の選択肢が多ければ全体回路の構成に柔軟性が生じる。
従って、「全体回路中のどこでラッチングするか」というラッチング箇所の選択肢が多いことが望まれる。（第５課題）
【００１０】
■■■  第２発明の背景技術  ■■■
先ず予備知識として「多値の各論理レベル」、「その各論理レベルの各しきい値電位（又は各しきい値電圧）」及び「電位（または電圧）変化の連続性」について説明する。
■■  多値の各論理レベル  ■■
２値回路の場合、その２つの論理数値に例えば「０」と「１」しかないので、正論理、負論理に関係無く各論理レベルの表現に「ＬレベルとＨレベル」という用語を使うことができる。正論理では実質的にＬレベルは「論理数値０の論理レベル」を意味し、Ｈレベルは「論理数値１の論理レベル」を意味する一方、負論理では実質的にＬレベルは「論理数値１の論理レベル」を意味し、Ｈレベルは「論理数値０の論理レベル」を意味する。
また、３値回路の場合、その３つの論理数値に例えば「０」、「１」、「２」が有るので、正論理、負論理に関係無く各論理レベルの表現に例えば「Ｌレベル、Ｍレベル、Ｈレベル」という用語を使うことができる。
さらに、４値回路の場合、その４つの論理数値に例えば「０」、「１」、「２」、「３」が有るので、正論理、負論理に関係無く各論理レベルの表現に例えば「Ｌレベル、Ｍ０レベル、Ｍ１レベル、Ｈレベル」という用語を使うことができる。
しかし、「多値数（＝Ｎ値のＮのこと。）が互いに異なる多値回路が複数個入り混じるディジタル回路」の場合、あるいは、「多値数が互いに異なる『多値論理関数とその１つ又は複数個の論理変数』が複数個入り混じるディジタル回路」の場合（例：後述する段落番号［０１０７］。）など、それらの用語が混乱してしまう。
例えば、３値回路のＨレベルは４値回路のＭ１レベルに相当し、４値回路のＨレベルは５値回路のＭ２レベルに相当する。
それなら、いっその事、各電源線に対応する「論理レベル名と論理数値」を固定して、例えば、電源線Ｖ２と対応する「論理数値２の論理レベル」のことを略して「論理２レベル」と呼び、さらに略して「Ｌ２レベル」と呼んだ方がすっきりする。
従って、１０値回路の場合、例えば「電源線Ｖ０〜電源線Ｖ９」と１対１ずつ対応する「論理数値０〜９の論理レベル」は「Ｌ０レベル〜Ｌ９レベル」と呼び、「各論理レベルと1対１ずつ対応する各『電位または電圧』」はＬ０レベルからＬ９レベルに向かって、正論理なら高くなって行き、負論理なら低くなって行くことになる。
以後、多値の各数値の論理レベルを「Ｌ０レベル、Ｌ１レベル、Ｌ２レベル……」とか「……、Ｌ（−２）レベル、Ｌ（−１）レベル、Ｌ０レベル、Ｌ１レベル、Ｌ２レベル……」（符号対称表現の場合）という具合に呼ぶことにする。
★★★各論理数値と１対１ずつ対応する各論理レベルの呼び名（仮）★★★
【００１１】
【非特許文献４】『トランジスタ回路入門講座５  ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６  論理回路使用上の注意  〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。
【非特許文献５】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献２】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４  ＩＣの特性  （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献６】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性  ５・１  パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。
【非特許文献７】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。
【非特許文献８】『実践入門シリーズ  ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。
【００１２】
■■  数値判別と各しきい値電位（または各しきい値電圧）  ■■
正論理の（数値）判別方法について述べる。２値回路において「Ｌレベルの入力電圧（又は入力電位）」とは実質的に「国際標準・国際仕様等によってあらかじめ決められた、電圧ゼロ（又は電位ゼロ）を基準にしたプラス側しきい値電圧（又はプラス側しきい値電位）」のことであり、「Ｈレベルの入力電圧（又は入力電位）」とは実質的に「その国際標準・国際仕様等によってあらかじめ決められた、プラス電源電圧（又はプラス電源電位）を基準にしたマイナス側しきい値電圧（又はマイナス側しきい値電位）」のことである。
なお、２値回路で普通「しきい値電圧（又はしきい値電位）」と呼ばれるものは、例えばＣＭＯＳの場合「ＰＭＯＳとＮＭＯＳの動作状態が反転する境」すなわち「回路しきい値電圧（又はしきい値電位）」のことである。そして、半導体素子のオン・オフしきい値電圧が有る。（参考：上記・非特許文献８）
従って、多値の入力数値が「最低の論理レベルに対応すると定義された数値」であるかを判別する方法は、その入力数値に対応する信号電位が「その最低の論理レベルに対応する電位を基準にしてあらかじめ決められたプラス側しきい値電位」より低ければ、その入力数値は「その最低の論理レベルの数値」であると判別される。
ただし、現在の所その多値の「プラス側しきい値電位」はまだ具体的に国際標準・国際仕様等によってあらかじめ決められていない（？）ので、当然であるが、その多値回路の研究者・設計者などがそれをあらかじめ決めることになる。もし、将来、「電位モード（又は電圧モード）の多値回路」が汎用的に利用される様になれば、国際標準・国際仕様等によってそれはあらかじめ決められることになる。この事は下記「各しきい値電位」についても言える。
また、多値の入力数値が「最高の論理レベルに対応すると定義された数値」であるかを判別する方法は、その入力数値に対応する信号電位が「その最高の論理レベルに対応する電位を基準にしてあらかじめ決められたマイナス側しきい値電位」より高ければ、その入力数値は「その最高の論理レベルの数値」であると判別される。
さらに、多値の入力数値が「最低、最高の両論理レベル以外の各中間の論理レベルと１対１ずつ対応すると定義された各数値」であるかを判別する方法は、その入力数値の信号電位が「その１つ又は複数個の中間の論理レベルに対応する電位それぞれを基準にしてあらかじめ決められた『プラス側しきい値電位とマイナス側しきい値電位』」の間のうち１つに有れば、その入力数値は「その１つの中間の論理レベルの数値」であると判別される。
具体的には、数値０〜９の１０値回路の場合、正論理なら、以下の通りになる。
★Ｌ０レベルの領域は「最低電位の第１電位（例：電位ゼロ等。）を基準にしたプラス側しきい値電位」より低い領域。
★Ｌ１〜Ｌ８の各レベルの領域は「第２電位〜第９電位の各電位を基準にしたプラス側しきい値電位とマイナス側しきい値電位」の間の領域。
★Ｌ９レベルの領域は「最高電位の第１０電位を基準にしたマイナス側しきい値電位」より高い領域。
一般的に『スペック』等で次の通り設定されるのが普通であるが、そうではない例外（例：ＴＴＬの様にバイポーラ・トランジスタ等を使う場合。）も有る。Ｌ１レベル〜Ｌ９レベルの各マイナス側しきい値電位は「その論理レベル電位」と「その論理レベル電位と『その論理レベル電位より１つ下の論理レベル電位』の真ん中電位」の間に１つずつ設定される一方、Ｌ０レベル〜Ｌ８レベルの各プラス側しきい値電位は「『その論理レベル電位より１つ上の論理レベル電位』とその論理レベル電位の真ん中電位」と「その論理レベル電位」の間に１つずつ設定される。
【００１３】
ところで、「『……の数値である』と判別する際のしきい値電位（又はしきい値電圧）」と「『その数値ではない』と『明確に』に判別する際のしきい値電位（又はしきい値電圧）」は同じではない。
２値回路では当たり前のことであるが、正論理なら、「『数値０である』と判別する際のしきい値電位（又はしきい値電圧）」はＬレベルの入力電位（又は入力電圧）になる一方、「『数値０ではない』と『明確に』判別する際のしきい値電位（又はしきい値電圧）」は「『数値１である』と判別する際のしきい値電位（又はしきい値電圧）」すなわちＨレベルの入力電位（又は入力電圧）と同じになるので、両しきい値電位は一致しない。
●このため、例えば１０値回路の入力数値が数値「０」ではないと『明確に』判別される為には、その入力数値は数値「１〜９」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ずＬ１レベルのマイナス側しきい値電位より高いと判別されなければならない。
つまり、「その入力数値が数値「０」であると『明確に』判別される為のしきい値電位」はＬ０レベルのプラス側しきい値電位であるが、「その入力数値が数値「０」ではないと『明確に』判別される為のしきい値電位」はＬ１レベルのマイナス側しきい値電位となり、両しきい値電位は一致しない。
●同様に、１０値回路の入力数値が数値「９」ではないと『明確に』判別される為には、その入力数値は数値「０〜８」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ずＬ８レベルのプラス側しきい値電位より低いと判別されなければならない。
つまり、「その入力数値が数値「９」であると『明確に』判別される為のしきい値電位」はＬ９レベルのマイナス側しきい値電位であるが、「その入力数値が数値「９」ではないと『明確に』判別される為のしきい値電位」はＬ８レベルのプラス側しきい値電位となり、両しきい値電位は一致しない。
●また同様に、１０値回路の入力数値が数値「１」ではないと『明確に』判別される為には、その入力数値は数値「０、２〜９」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ず「Ｌ０レベルのプラス側しきい値電位より低いと判別されるか、又は、Ｌ２レベルのマイナス側しきい値電位より高いと判別されるか」しなければならない。
つまり、「その入力数値が数値『１』であると『明確に』判別される為のしきい値電位２つ」はＬ１レベルのプラス、マイナス両側のしきい値電位であるが、「その入力数値が数値『１』ではないと『明確に』判別される為のしきい値電位２つ」は「Ｌ０レベルのプラス側しきい値電位」と「Ｌ２レベルのマイナス側しきい値電位」となり、両「しきい値電位２つ」は一致しない。
●全く同じ様に、数値「２〜８」それぞれにおいても『明確に』判別される為の同様な両「しきい値電位２つ」は一致しない。
→→→  「請求項１中に記載の●ａ）項〜●ｄ）項の各しきい値電位」
→→→  「請求項２中に記載の●ａ）項〜●ｃ）項の各しきい値電位」
【００１４】
■■  電位（または電圧）変化の連続性  ■■
「論理数学」には「連続」という概念は無いが、論理動作を物理的動作（例：電子回路動作など。）に置き換えて代理的に実際に動作させる為、その論理動作は必ずその物理的性質によって制約される。例えばコンデンサ電圧の連続性（その静電容量が一定の時。）やコイル電流の連続性（そのインダクタンスが一定の時。）である。
どちらの連続性も『エネルギー保存法則』と『エネルギー変換・移動には時間が掛かること』に起因している。エネルギー保存法則によりエネルギーは不連続に発生・消滅したり、不連続に増減したりすることは無い為、コンデンサの蓄電エネルギーＥ＝Ｃ（Ｖの２乗）／２によりＣが一定ならコンデンサ電圧も不連続に発生・消滅したり、不連続に増減したりすることは無いし、コイルの磁気エネルギー（＝励磁エネルギー）Ｅ＝Ｌ（Ｉの２乗）／２によりＬが一定ならコイル電流も不連続に発生・消滅したり、不連続に増減したりすることは無い。
また、回路内には浮遊静電容量、浮遊インダクタンス、内部抵抗などが必ず有るので、コンデンサの蓄電エネルギーやコイルの磁気エネルギーを導線を介して別のエネルギー（例：共振動作による電磁変換。抵抗による発熱。）に変換したり、別の場所に移動させたりするには時間が掛かる。このため、コンデンサ電圧もコイル電流も変化するのに時間が掛かる。
その結果、コンデンサ電圧もコイル電流も変化するときは連続的になり、不連続に跳び跳び（とびとび）の値を取ることは無い。
さて、コンデンサ電圧の連続性はＭＯＳ・ＦＥＴ等の電圧駆動型トランジスタのゲート・ソース間静電容量（その静電容量が一定の時。）などの電圧連続性に直結するので、その「ゲート電位またはゲート電圧」等も必ず連続的に変化し、不連続に跳び跳びの値を取ることは無い。
→→  電位モード（又は電圧モード）のディジタル回路（＝２値〜多値回路）
コイル電流の連続性も回路中の導線などのインダクタンス電流の連続性に直結するので、その電流の連続性から逃（のが）れられない限り、バイポーラ・トランジスタ等の電流駆動型トランジスタのベース電流なども必ず連続的に変化し、不連続に跳び跳びの値を取ることは無い。
→→  電流モードのディジタル回路（＝２値〜多値回路）
その結果、「ある多値信号が示す論理レベル」が例えば「Ｌ０レベルからＬ３レベル」に変化する際に、その論理レベルは必ず途中で「Ｌ１レベル」と「Ｌ２レベル」を通過する。
論理数値的に表現すれば、「その多値信号が示す論理数値」が例えば「０」から「３」に変化する際に、その論理数値は必ず途中で「１」と「２」の各数値を取る（通過する）。
【００１５】
■■■さて、ここから本題（第２発明の背景技術）に入る。従来から多値論理回路には、従来の２値ハザードと同様な仕組みで発生するハザードに加えて、その論理数値と論理レベルが共に３つ以上有る為、特に『多値数がいくつであっても、ある多値信号の論理レベルが変化するとき、途中の論理レベルを通過することによって過渡的ハザードが発生してしまう』という多値固有の回路障害、多値ハザードが大きな課題として有る。（詳細は後述する。）                                                    （  従来の課題  ）
★参考「多値固有ハザード」：下記・非特許文献８最下段の後ろから１３〜１０行目。
また、従来の２値回路（例：２値論理回路、２値演算回路、２値ディジタル・システム等。）でも、多値回路でも、「ハザード」は「信号ノイズ」や「他の回路動作に悪影響（誤動作など）を与える原因」になるが、多値回路ではさらに悪い事に『多値ハザードが電力損失の増幅・増大に繋（つな）がる』という課題が有る。
（  その課題に付随する課題  ）
さらに、その多値数が大きければ大きい程それだけ「その多値信号の論理レベルが変化するときに通過する途中の論理レベルの数」が多くなり、多値ハザードが多く発生し易くなる為、その多値回路の段数を重ねるに連れてその発生回数の増幅・増加作用が強くなるので、それらの課題・悪影響度も大きくなる。
（  大きな多値数ほど課題・悪影響も大きい  ）
【非特許文献９】『ハイテク教室  多値論理回路  ＩＣ集積度増して二値も三値も行かず』、日経産業新聞（東京版）が昭和６０年１１月２２日発行。執筆：石塚興彦。
【００１６】
ここで、分かり易い例で多値ハザードの発生を説明する。例えば多値数Ｎ＝４で、第１の多値回路の入力数値が最小値「０」から最大値「３」に変化するときに、必ず途中の数値「１と２」を通過するが、その回路の出力側は「入力数値０に対応する出力数値」から「入力数値１に対応する出力数値」、「入力数値２に対応する出力数値」を経て「入力数値３に対応する出力数値」になる。このとき各出力数値の値によっては以下の様に多値ハザードが発生してしまう。
仮に、その「入力数値１と３に対応する出力数値」が「３」で、その「入力数値０と２に対応する出力数値」が「０」ならば、その入力数値が「０」から「３」へ１回変化する間にその出力数値は「０」→「３」→「０」→「３」と無駄に３回変化する為、その入力側の変化回数が３倍増幅され、しかも、余計なパルスが１つその出力側に現われてしまう。
（  多値ハザードの発生  ）
そして、その出力数値を入力する第２の多値回路・以降でも同様な事が起これば、「その無駄に変化する回数」と「その余計な発生パルス」はその多値回路の接続段数を重ねるに連れてさらにどんどん増えて行くので、その回路動作は、その後段回路になればなる程極めて複雑・異常になる上に、ほかの回路動作にさらにどんどん悪影響（例：信号ノイズの出現、ハザード・ノイズによる誤動作など。）を与えて行く。仕舞（しまい）には使い物にならなくなってしまう。
（  多値ハザード発生回数の増幅・増加作用と、それによる悪影響の拡大  ）
しかも、「その無駄に変化する回数の増幅・増加」すなわち「一定期間内の多値ハザード発生回数の増幅・増加（＝多値ハザード・パルス発生周波数の高周波化）」は『オン・オフ切換え時のスイッチング（電力）損失や、ＭＯＳ・ＦＥＴならゲート・ソース間静電容量などの充放電に伴う電力損失が、さらに無駄に増幅・増加すること』を意味する。
（  電力損失のさらに無駄な増加  ）
以上の説明は多値数Ｎ＝４の場合の分かりやすい例であるが、当然の事ながら、その多値数が大きければ大きい程それだけ「その多値信号の論理レベルが変化するときに通過する途中の論理レベルの数」が増える場合が多くなり、多値ハザードが多く発生し易くなる。
論理数値的に言い直すと、その多値数が大きければ大きい程それだけ「『その多値信号が示す数値』が変化するときに通過する途中の数値の個数」が増える場合が多くなり、多値ハザードが多く発生し易くなる。
その結果、その多値回路の接続段数を重ねるに連れてその発生回数の増幅・増加作用が強くなるので、それらの課題・悪影響も大きくなる。
（  大きな多値数ほど課題・悪影響も大きい  ）
【００１７】
それから、別の多値ハザード除去方法として、前述した「特開２００６−３４５４６８号公報の実施例１０（段落番号００３５）又は特開２００７−３５２３３号公報の図１８・図１９両図」に開示された従来の多値同期型ラッチング手段を１つずつ、前後に複数段・接続した「新・多値論理『フージ代数』に基づく多値論理回路」の各間に設けることが考えられるが、後述（段落番号［００２０］。）する「第１発明が解決しようとする課題」に加えて『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。
先ず、多値固有の多値ハザード（段落番号［００１６］中で説明。）を発生する発生源はその多値論理回路の判別手段である為に、その判別手段で発生した多値ハザードはその回路内・後段のオン・オフ駆動手段を経て出力スイッチ部まで伝わり、その回路外・後段の多値同期型ラッチング手段によってその伝播は遮断（しゃだん）される。
また、その判別手段がその多値ハザードを発生し始めるとしたら、その回路外・前段の多値同期型ラッチング手段の出力が変化する時である。
従って、その多値論理回路の前後段の多値同期型ラッチング手段２つの間、すなわち、その多値論理回路・中（じゅう）がその多値ハザードの影響を「小刻（こきざ）みではあるが」、前述（１つ前の段落。）の通り受けることになる。この事は「その前後段に接続された多値同期型ラッチング手段２つによって挟まれた多値論理回路」すべてについて同様に当てはまる。
このため、できることなら『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。
（  多値ハザードの影響を受ける回路内の範囲が広い  ）
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−０３２７０２号（新・多値論理『フージ代数』に基づく多値論理回路。参考：後述する段落番号［００    ］。）
【特許文献２】特開２００５−１９８２２６号（同上）
【特許文献３】特開２００５−２３６９８５号（同上）
【特許文献４】特開２００６−３４５４６８号｛多値同期式ラッチ（ング）手段など｝
【特許文献５】特開２００７−０３５２３３号（多値情報処理手段など）
【特許文献６】特開２００６−１９０２３９号（多値論理を応用した「不正侵入操作阻止機能を持つ情報処理手段」）
【特許文献７】特願２０１０−１４９１４１号（多値ハザード除去回路）
【非特許文献】
【００１９】
【非特許文献１】『図解ディジタル回路入門』のｐ．７９〜８８（２値パルス・トリガー方式）。（株）日本理工出版会が２００８年４月２５日第４版発行。著者：中村次男。
【非特許文献２】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４  ＩＣの特性  （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【非特許文献４】『トランジスタ回路入門講座５  ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６  論理回路使用上の注意  〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。
【非特許文献５】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献６】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性  ５・１  パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。
【非特許文献７】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。
【非特許文献８】『実践入門シリーズ  ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。
【非特許文献９】『ハイテク教室  多値論理回路  ＩＣ集積度増して二値も三値も行かず』、日経産業新聞（東京版）が昭和６０年１１月２２日発行。執筆：石塚興彦。
【非特許文献１０】『数理科学２月号（１９８０年、Ｎｏ．２００）  特集  多値論理』、（株）サイエンス社が昭和５５年２月１日発行。
【非特許文献１１】『トランジスタ技術１９９７年９月号』の３７４〜３７５頁の『屋根裏の資料室  多値論理』。ＣＱ出版（株）が１９９７年９月１日発行。執筆：井上秀和。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
■■■  第１発明が解決しようとする課題  ■■■
そういう訳（段落番号０００５〜０００９）で、従来の多値同期型ラッチング手段には以下５つの課題が有る。
◆１）ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない。
◆２）「出力開放または開放出力に対応する信号状態」をラッチすることができない。
★注：前述の『フージ代数』には「出力を開放する」という独特な出力の仕方が有る。
◆３）「出力される数値」に応じたラッチング機能を備えておらず、無駄が生じる。
→→  そのラッチング機能の一部しか使われない場合、その部品・回路の有効利用の面でも、その電力損失の面でも無駄が生じる。
◆４）使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が多いことが望まれる。その選択肢が多いと全体回路の構成に柔軟性が生じる。
◆５）「全体回路中のどこでラッチングするか」というラッチング箇所の選択肢が多いことが望まれる。
→→  もし、その選択肢が多いと全体回路の構成に柔軟性が生じる。
■■  第１発明の目的  ■■
そこで、第１発明は、以下４つの効果を有する「同期ラッチング機能を持つ多値論理手段」を提供することを目的としている。
◆１）２値同期型フリップ・フロップ手段の各トリガー方式（例：エッジ・トリガー、レベル・トリガー、パルス・トリガー）を利用することができる。
（  第  １  効  果  ）
◆２）「出力開放または開放出力に対応する信号状態」をラッチすることができる。
（  第  ２  効  果  ）
◆３）「出力される数値（＝出力用特定整数）以外の各数値」に対してラッチング機能が無い為、「出力される数値」に応じたラッチング機能を備えており、無駄が生じない。
（  第  ３  効  果  ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。
◆４）使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が増えて便利になる。その全体回路の構成に柔軟性が生じる。
（  第  ４  効  果  ）
→→『フージ代数』に基づく各多値論理回路の場合、この回路が接続する電位供給手段（例：電源線、電源板など。）によってラッチする『数値』を容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明はその各多値論理回路に同期ラッチング機能を持たせたものなので、結局、その多値同期型ラッチング手段の選択肢が増える。
◆５）「全体回路中のどこでラッチングするか」というラッチング箇所の選択肢が増えて便利になる。その全体回路の構成に柔軟性が生じる。          （  第  ５  効  果  ）
【００２１】
■■■  第２発明が解決しようとする課題  ■■■
そういう訳（段落番号００１５〜００１７）で、従来の多値回路には『２値ハザードと同様な仕組みで発生する多値ハザードに加えて、多値固有の多値ハザードが発生してしまう』という課題が有る。                                              （  課題  ）
また、『多値ハザードが電力損失の増幅・増大に繋（つな）がってしまう』という課題も有る。                                ｛  その課題に付随（ふずい）する課題  ｝
さらに、その多値数が大きければ大きい程それだけ、それらの課題・悪影響も大きくなってしまう。                          （  大きな多値数ほど大きな課題・悪影響  ）
それから、一応考えられる別の多値ハザード除去手段には『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。
（  多値ハザードの影響を受ける回路内の範囲が広い  ）
■■  第２発明の目的  ■■
そこで、第２発明は『２値ハザードと同様な仕組みで発生する多値ハザードに加えて、多値固有の多値ハザードも除去することができて』、『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くすることができる』多値ハザード除去手段を提供することを目的としている。
【課題を解決するための手段】
【００２２】
■■■  第１発明の「課題を解決するための手段」  ■■■
下記２つ（段落番号［００２３〜００２４］と段落番号［００２５］。）に分けて記載する。前者は正論理の場合に対応するとき、後者は負論理の場合に対応する。
【００２３】
即ち第１は、
３又は３以上の所定の複数をＮで表わし、所定の整数をＰで表わし、所定の自然数をＳで表わしたときに、
「第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給し、その各電位とＰ〜（Ｐ＋Ｎ−１）の各整数がその第１電位とＰから順々に１対１ずつ対応すると定義された第１電位供給手段〜第Ｎ電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「『前記第１電位供給手段〜前記第Ｎ電位供給手段の中であらかじめ決められた１つの出力用特定電位供給手段』と前記出口手段の間に接続され、オフ駆動された時に前記出口手段とそのオン・オフ駆動部の間が１方向または双方向にオフとなるプル・スイッチング手段」と、
「『Ｓ＝１の場合は１つの前記入力電位信号に対応する整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のうち、少なくとも１つ］』が『［Ｐ〜（Ｐ＋Ｎ−１）の中であらかじめ決められた１つの入力用特定整数と等しいか等しくないか］、［Ｐ〜（Ｐ＋Ｎ−２）の中であらかじめ決められた１つの入力用特定整数より大きいか大きくないか］、［（Ｐ＋１）〜（Ｐ＋Ｎ−１）の中であらかじめ決められた１つの入力用特定整数より小さいか小さくないか］、［Ｐ〜（Ｐ＋Ｎ−１）の中であらかじめ決められた、その差が少なくとも２である２つの入力用特定整数の間に有るかそうでないか］のいずれか１つ』について、それに適用する下記（段落番号［００２４］中）『２つ又は４つのしきい値電位』に基づいて肯定か否定かを判別し、その判別結果を判別結果信号として出力する判別手段」と、
「同期信号に基づいて前記判別結果信号を保持信号として『そのまま又はマッチングさせて』入力し、その保持信号の『正出力信号または補出力信号』を出力する２値同期型フリップ・フロップ手段」と、
「前記同期信号を前記２値同期型フリップ・フロップ手段に供給する同期信号供給手段」と、
「『その正出力信号または補出力信号』に基づいて前記プル・スイッチング手段をオン・オフ駆動するのであるが、『その基づく出力信号が示す前記判別結果が肯定であればそれをオン駆動し、否定であればそれをオフ駆動する』か『正反対に肯定であればそれをオフ駆動し、否定であればそれをオン駆動する』オン・オフ駆動手段」、
を有することを特徴とする同期ラッチング機能を持つ多値論理手段。
【００２４】
■■  上記『２つ又は４つのしきい値電位』  ■■
●ａ）「等しいか等しくないか」の場合：
「等しいか」では「『前記入力用特定整数に対応する入力用特定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのプラス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのマイナス側しきい値電位だけである。
「等しくないか」では「前記入力用特定電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「前記入力用特定電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのマイナス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのプラス側しきい値電位だけである。
●ｂ）「大きいか大きくないか」の場合：
「大きいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
「大きくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｃ）「小さいか小さくないか」の場合：
「小さいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「小さくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
「その２つの間に有るか」では「その２つの入力用特定整数に対応する２つの入力用特定電位のうち低い方の電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その２つの入力用特定電位のうち高い方の電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「そうでないか」では「その２つの入力用特定電位のうち低い方の電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定電位のうち高い方の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
【００２５】
そして第２は、
前記（段落番号［００２３〜００２４］中）の同期ラッチング機能を持つ多値論理手段において、
「前記第１電位から前記第Ｎ電位まで番号順に電位が高くなって行く」のではなく、前記第１電位から前記第Ｎ電位まで番号順に電位が低くなって行き、
前記●ａ）項〜●ｃ）項を下記の通り変更したことを特徴とする同期ラッチング機能を持つ多値論理手段。
●ａ）「等しいか等しくないか」の場合：
「等しいか」では「『前記入力用特定整数に対応する入力用特定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのマイナス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのプラス側しきい値電位だけである。
「等しくないか」では「前記入力用特定電位より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「前記入力用特定電位より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数がＰのときはそのプラス側しきい値電位だけで、前記入力用特定整数が（Ｐ＋Ｎ−１）のときはそのマイナス側しきい値電位だけである。
●ｂ）「大きいか大きくないか」の場合：
「大きいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ下の電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
「大きくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｃ）「小さいか小さくないか」の場合：
「小さいか」では「『前記入力用特定整数に対応する入力用特定電位』より１つ上の電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
「小さくないか」では「前記入力用特定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
【００２６】
このことによって、第１発明の「課題を解決する為の手段」は従来の「『フージ代数』に基づく多値論理回路」中に前記２値同期型フリップ・フロップ手段と前記同期信号供給手段を組み込む等した「同期ラッチング機能を持つ多値論理手段」となる。
その従来の多値論理回路は前記「第１電位供給手段〜第Ｎ電位供給手段」、前記「第１の入口手段〜第Ｓの入口手段」、前記「出口手段」、前記「プル・スイッチング手段」、前記「判別手段」及び前記「オン・オフ駆動手段」を有するが、その判別結果信号に基づいてそのオン・オフ駆動手段がそのプル・スイッチング手段をオン・オフ駆動する。
この様に多値回路中に２値回路を組み込むことができるのは、後述（段落番号００３１）の通り『その多値信号伝達途中（例：前記判別手段と前記オン・オフ駆動手段の間。）において２値回路を挿入・接続しても、この２値回路とその前段・後段との接続性が極めて良く、［その前段と２値回路の間］にも［その２値回路と後段の間］にも特別なインターフェイスが必要無い』という独特な効果が「フージ代数に基づく多値論理回路」に有るからである。
◆その結果、前記判別手段と前記オン・オフ駆動手段の間にその２値同期型フリップ・フロップ手段を内蔵することができるので、その２値の各トリガー方式（例：プラス、マイナスのエッジ・トリガー、レベル・トリガー、パルス・トリガー）をそのまま利用することができる。                                              （  第  １  効  果  ）
◆また、その２値同期型フリップ・フロップ手段は「その多値論理手段の出力用特定整数に対応する信号状態」か「出力開放または開放出力に対応する信号状態」どちらかをラッチするだけなので、当然「出力開放または開放出力に対応する信号状態」をラッチすることができる。                                              （  第  ２  効  果  ）
◆さらに、「出力される数値（＝出力用特定整数）以外の各数値」に対してラッチング機能が無い為、「出力される数値」に応じたラッチング機能を備えており、無駄が生じない。
（  第  ３  効  果  ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。
◆それから、使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が増えて便利になる。全体の回路構成に柔軟性が生じる。
（  第  ４  効  果  ）
→→『フージ代数』に基づく多値論理回路の場合、この回路が接続する電位供給手段（例：電源線、電源板など。）によってその特定整数を容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明はその各多値論理回路に同期ラッチング機能を持たものなので、結局、その多値同期型ラッチング手段の選択肢が増える。
【００２７】
なお、そのＮ（≧３）はＮ値の多値数Ｎを指しており、その使用する整数はＰ〜（Ｐ＋Ｎ−１）である。その第１電位が整数Ｐに、その第２電位が整数（Ｐ＋１）に、その第３電位が整数（Ｐ＋２）に、……  ≪同様に両者１つずつ増えて行き、≫  ……、そして、その第Ｎ電位が整数（Ｐ＋Ｎ−１）にそれぞれ対応すると定義される。［電位モード］
従って、その入力側の論理レベルとの関係で言えば以下の通り定義される。但し、２値回路の「Ｈレベル、Ｌレベル」という表現は多値回路では使えない為、例えば「整数…の論理レベル」とか「特定整数…の論理レベル」いう具合に具体的に数値を出して表現せざるを得ない。また、当然の事ながら、各論理レベル領域は重ならず、各「互いに隣同士となる２つの論理レベル領域」間には２領域間余裕領域が１つずつ設定される。
◆前記第１電位から前記第Ｎ電位まで番号順に電位が『高くなって行く』とき：
「その第１電位を基準にしたプラス側しきい値電位より低い第１電位領域」が整数Ｐの論理レベル領域であり、「その第２電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位の間に有る第２電位領域」が整数（Ｐ＋１）の論理レベル領域である。以下同様に「その第３電位から第（Ｎ−１）電位まで順々に基準にしたマイナス側しきい値電位とプラス側しきい値電位の間に有る第３電位領域から第（Ｎ−１）電位領域」が順々に「整数（Ｐ＋２）の論理レベル領域から整数（Ｐ＋Ｎ−２）の論理レベル領域」である。そして、「その第Ｎ電位を基準にしたマイナス側しきい値電位より高い第Ｎ電位領域」が整数（Ｐ＋Ｎ−１）の論理レベル領域である。
◆前記第１電位から前記第Ｎ電位まで番号順に電位が『低くなって行く』とき：
「その第１電位を基準にしたマイナス側しきい値電位より高い第１電位領域」が整数Ｐの論理レベル領域であり、「整数（Ｐ＋１）の論理レベル領域から整数（Ｐ＋Ｎ−２）の論理レベル領域」に関して上記『高くなって行く』ときのそれらと同じであり、そして、「その第Ｎ電位を基準にしたプラス側しきい値電位より低い第Ｎ電位領域」が整数（Ｐ＋Ｎ−１）の論理レベル領域である。「その『低くなって行く』とき」と「その『高くなって行く』とき」は互いに電圧極性と電圧の高低がただ入れ換わるだけでなので、関係する各用語を「プラス⇔マイナス」、「高い⇔低い」の通り変更するだけで済む。
【００２８】
ただし、前述した「あらかじめ決められた１つ又は２つの入力用特定値に対してどうなのか」という判別内容（例：等しいか等しくないか、大きいか大きくないか、等。）ごとに適用するしきい値電位は、これらのしきい値電位のうち、２つ又は４つだけである。しかし、その１つの入力用特定整数は「整数Ｐ〜整数（Ｐ＋Ｎ−１）」等のいずれか１つの値を取るから、結局、上述した「各整数、各論理レベルおよび各しきい値電位の関係」が導き出される。その２つの入力用特定整数についても、小さい方の入力用特定整数は整数Ｐ〜整数（Ｐ＋Ｎ−３）のいずれか１つの値を取る一方、大きい方の入力用特定整数は整数（Ｐ＋２）〜整数（Ｐ＋Ｎ−１）のいずれか１つの値を取るから、結局、同様に導き出される。
その結果、その入力電位信号がその第１電位領域内に有れば「それに対応する入力整数」はＰであり、その入力電位信号がその第２電位領域内に有れば「それに対応する入力整数」は（Ｐ＋１）である。以下同様に、その入力電位信号がその第３電位領域内からその第Ｎ電位領域内まで順々に有れば、「それに対応する入力整数」は順々に（Ｐ＋２）から（Ｐ＋Ｎ−１）である。
【００２９】
その出力側の論理レベルについては電位（又は電圧）モードの２値回路と同様に各出力側論理レベル領域は必ず余裕を持って「対応する入力側論理レベル領域」に含まれる様に設定される。その各・余裕領域分は「ノイズに対する雑音余裕（又は雑音余裕度）」である。
つまり、前記第１電位から前記第Ｎ電位まで番号順に電位が『高くなって行く』とき、整数（Ｐ＋１）〜整数（Ｐ＋Ｎ−１）それぞれの入力側論理レベルのマイナス側しきい値電位より「その出力側論理レベルのマイナス側しきい値電位」の方がそのマイナス側・雑音余裕の分だけ高く、整数Ｐ〜整数（Ｐ＋Ｎ−２）それぞれの入力側論理レベルのプラス側しきい値電位より「その出力側論理レベルのプラス側しきい値電位」の方がそのプラス側・雑音余裕の分だけ低い。
一方、前記第１電位から前記第Ｎ電位まで番号順に電位が『低くなって行く』とき、整数（Ｐ＋１）〜整数（Ｐ＋Ｎ−１）それぞれの入力側論理レベルのプラス側しきい値電位より「その出力側論理レベルのプラス側しきい値電位」の方がそのプラス側・雑音余裕の分だけ低く、整数Ｐ〜整数（Ｐ＋Ｎ−２）それぞれの入力側論理レベルのマイナス側しきい値電位より「その出力側論理レベルのマイナス側しきい値電位」の方がそのマイナス側・雑音余裕の分だけ高い。
これらの事は２値回路の「Ｈレベルの入力電位（または入力電圧）、Ｈレベルの出力電位（または出力電圧）、Ｈレベルの雑音余裕の関係」と「Ｌレベルの入力電位（または入力電圧）、Ｌレベルの出力電位（または出力電圧）、Ｌレベルの雑音余裕の関係」を考えれば理解し易い。２値回路の正論理では実質的に「Ｈレベルの入力電位、出力電位の各下限値は数値１の入力側論理レベル、出力側論理レベルの各マイナス側しきい値電位のことであり」、「Ｌレベルの入力電位、出力電位の各上限値は数値０の入力側論理レベル、出力側論理レベルの各プラス側しきい値電位のことである」。
なお、２値回路で普通「しきい値電位（又は電圧）」と呼ばれるものは、例えばＣＭＯＳの場合「ＰＭＯＳとＮＭＯＳの動作状態が反転する境」すなわち「回路しきい値電位（又は電圧）」のことである。そして、半導体素子のオン・オフしきい値電圧が有る。
【００３０】
【非特許文献４】『トランジスタ回路入門講座５  ディジタル回路の考え方』、４６〜４７頁の『４・６  論理回路使用上の注意〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。
【非特許文献５】『よくわかるディジタル電子回路』、７６〜８０頁の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献２】『論理回路入門』、１２６〜１２８頁の『（１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献６】『パルス・ディジタル回路』、１２５〜１３０頁の『５・１  パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。
【非特許文献７】『パルスとデジタル回路』、１２８頁の『スレッショルドレベル』と１２９頁の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。
【非特許文献８】『実践入門シリーズ  ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。
【００３１】
それから、「第１発明の基になった多値論理回路」は新・多値論理『フージ代数』を実現・具体化したものであるが、この多値論理回路の場合『その全体回路内部の信号伝達途中の回路２段（例：前記判別手段と前記オン・オフ駆動手段。）において［その前段（例：前記判別手段。）の出力側と２値回路の間の接続性］及び［その後段（例：前記オン・オフ駆動手段。）の入力側と２値回路の間の接続性］が極めて良く、どちらの間にも特別なインターフェイス（例：２値・多値コード変換手段、多値・２値コード変換手段。）が必要無い』という独特な効果・特徴が有る。
（  第１発明の基になった前記多値論理回路の独特な効果・特徴  ）
その理由は次の通りである。その回路内の伝達途中の信号は「前記判別手段の出力側では『肯定か否定かの前記判別結果信号』つまり２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号」であり、かつ、「前記オン・オフ駆動手段の入力側では『出力用特定整数の出力（オン駆動時）と出力開放（オフ駆動時）に対応する前記オン・オフ信号』つまり２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号」である為、前記多値論理回路内の信号伝達途中部分は２値回路との相性（あいしょう）・接続性が極めて良い。
【００３２】
ただし、「前記判別結果信号（＝２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号）」は「通常の２値信号の『ＨレベルとＬレベル』と同じ場合」と「暫定（ざんてい）的な２値信号の『ＨレベルとＬレベルの様なもの』であって、通常の２値信号の『ＨレベルとＬレベル』とは違う場合」が有るが、「通常と暫定」両２値信号は互いにただ電位レベルが異なるだけである。
例えば２値回路でもＴＴＬとＣＭＯＳの様に各電源電圧の大きさが違えばＨレベル電位（又は電圧）の高さも違うが、正論理ではその電位の高低が違ってもＨレベルはやはりＨレベルのままであり、数値１もやはり数値１のままである。
一方、多値回路中で「通常または暫定」の２値信号のＨレベルとＬレベルを扱う場合、「その各整数と１対１ずつ対応する、３つ又は３つ以上有る電源電位」又は「これらには含まれない、追加した電源電位｛例：図７中の電源線Ｖ（−１）の電位ｖ（−１）。｝」の中からどの電源電位２つを用いるか選択することになるが、その多値回路全体からすると「どの電源電位２つを選択するか」によってそのＨレベル、Ｌレベルの各電位の高さが違ってしまう。
そのＨレベル、Ｌレベルの各電位の高さが違うと、その多値回路においてそれぞれに対応する各数値も違ってしまう。その「Ｈレベル、Ｌレベルに対応する２数値」が例えば「９と０」とか「８と５」とか「３と１」とかになってしまい、通常２値回路の「１と０」ではない場合が多い。なぜなら、請求項１の最初の方で電位と整数の関係を定義している、からである。あるいは、その「全く別の追加した電源電位」の場合、対応する整数そのものが定義されていない。
しかし、一般的に正論理の２値回路は元々「自分のＨレベルの下限値より高い入力電位信号をＨレベルと判別する一方、自分のＬレベルの上限値より低い入力電位信号をＬレベルと判別する」という機能を持っている。第１発明はこの判別機能を多値回路中において有効的に活用している。このため前記２値同期型フリップ・フロップ手段はその判別機能に加えて必要なら（電圧）マッチング機能（例：その入力部に接続された分圧抵抗による分圧機能。）を持つことによって上記の暫定的な２値信号を通常の２値信号に変換することができる。そのマッチングの必要性は前記２値同期型フリップ・フロップ手段の入力部の耐電圧などによる。
あるいは、前記２値同期型フリップ・フロップ手段の入力部に有る電位（又は電圧）クランプ手段（例：２つのクランプ・ダイオード等。）が、その暫定（ざんてい）的な２値信号の上限をその２値回路電源のプラス側電源電位にクランプする一方、その暫定的な２値信号の下限をその２値回路電源のマイナス側電源電位にクランプして、その暫定的な２値信号を通常の２値信号に変換することができる。第１発明はこの変換機能も多値回路中において有効的に活用している。この場合、必要なら（インピーダンス・）マッチング機能を持つことによって（例：電源短絡防止用抵抗の挿入接続。）その前段の出力部がそのクランプ手段を介して電源短絡するのを防止する。
【００３３】
なお、前記２値同期型フリップ・フロップ手段の同期信号については前記同期信号供給手段が「前記２値同期型フリップ・フロップ手段が使用できる同期信号」を供給するのであるが、必要なら、前記同期信号供給手段が前述した各マッチング機能を持ったり、前述した２値回路の判別機能または「クランプによる変換機能」を活用したり、する。
【００３４】
■■  第２発明の「課題を解決するための手段」  ■■
前述（段落番号００２３〜００２５）した第１発明の「課題を解決するための手段」すなわち「同期ラッチング機能を持つ多値論理手段」において、
前記同期信号に基づいて「前記判別結果信号にハザードが現われず、前記判別結果信号が安定する期間」中に２値同期型フリップ・フロップ手段が前記判別結果信号を保持信号として「そのまま又はマッチングさせて」入力することを特徴とする多値ハザード除去手段。
【００３５】
このことによって、「前記判別結果信号に現われる２値的な多値ハザード」に従来の２値ハザード除去手法を活用できるので、多値ハザードを除去することができる。（効果）
その理由は次の通りである。ある多値信号が前記多値論理回路に入力されても、その回路内の信号伝達途中で前述（段落番号００３１）の通り２値信号の様に取り扱うことができる。もし、その入力前または入力時などの時に多値ハザードが発生しても、その多値信号をその信号伝達途中で２値的ハザードを含む２値信号の様に取り扱うことができるので、従来の２値ハザード除去回路と方法をその信号伝達途中で活用することができる。
また、多値ハザードが現われる期間は回路設計段階または動作チェック段階などで前もって把握できるので、その多値ハザード出現タイミングと前記同期信号（又はクロック・パルス信号など）のタイミングを擦（す）り合わせることができる。この為、「２値的ザードが前記判別結果信号に現われる期間」中その同期信号に基づいて前記２値同期型フリップ・フロップ手段はその判別結果信号を無視してそれまでの保持信号（又は保持データ）を保持し続ける。
一方、「その２値的ハザードが前記判別結果信号に現われず、その判別結果信号が安定する期間」中にその同期信号に基づいて前記２値同期型フリップ・フロップ手段はその判別結果信号を取り入れ、新・保持信号（又は新・保持データ）として保持し、その新・保持信号（又は保持データ）に基づいた正出力信号または補出力信号を前記オン・オフ信号として前記オン・オフ駆動手段に出力する。
あとは同様に、前記２値同期型フリップ・フロップ手段は前記同期信号に基づいて保持信号（又は保持データ）を書き換え、「その保持信号（又は保持データ）に基づいた正出力信号あるいは補出力信号」を出力して行くので、前記２値同期型フリップ・フロップ手段は「その伝達途中の２値的信号から２値的ハザードを除去した２値的信号」を後段の前記オン・オフ駆動手段に供給することができる。以上の様にして、第２発明の多値ハザード除去手段（＝多値ハザード除去機能を持つ多値論理手段）は、多値ハザードをその信号伝達途中で２値的ハザードに変え、従来の２値ハザード除去方法を応用して除去することができる。
ところで、従来のほとんどの多値論理回路の場合、この様に信号伝達の途中に２値回路（例：フリップ・フロップなど。）を設ける多値ハザード除去方法は応用することができない。なぜなら、ほとんどの場合、その信号伝達途中の信号も多値信号だからである。
【００３６】
それから、多値固有の多値ハザードの発生源となる前記判別手段の直ぐ後ろに前記２値同期型フリップ・フロップ手段が有る為、前記２値同期型フリップ・フロップ手段が「前記判別手段が発生した多値ハザード」を直ぐ遮断するので、その多値論理手段内・後段の前記オン・オフ駆動手段や前記プル・スイッチング手段には伝播（でんぱん）しない。
その結果、「その発生した多値ハザードの影響を受ける多値論理手段内の範囲」は前記判別手段だけに限定されるので、『その発生した多値ハザードの影響を受ける多値論理手段内の範囲を少しでも狭くすることができる』。
【発明の効果】
【００３７】
■■  第１発明の効果  ■■
◆１）２値同期型フリップ・フロップ手段の各トリガー方式（例：プラス、マイナスのエッジ・トリガー、レベル・トリガー、パルス・トリガー。）を利用することができる。
（  第  １  効  果  ）
◆２）「出力開放または開放出力に対応する信号状態」をラッチすることができる。
（  第  ２  効  果  ）
◆３）「出力される数値（＝出力用特定整数）以外の各数値」に対してラッチング機能が無い為、「出力される数値」に応じたラッチング機能を備えており、無駄が生じない。
（  第  ３  効  果  ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。
◆４）使用する多値回路｛例：多値論理回路、多値演算回路（または多進法演算回路）、多値ディジタル回路など。｝の構成に応じてその後段に接続する多値同期型ラッチング手段の選択肢が増えて便利になる。全体の回路構成に柔軟性が生じる。
（  第  ４  効  果  ）
→→『フージ代数』に基づく各多値論理回路の場合、この回路が接続する電位供給手段（例：電源線、電源板など。）によってその特定整数を容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明はその各多値論理回路に同期ラッチング機能を持たせたものなので、結局、その多値同期型ラッチング手段の選択肢が増える。
◆５）「全体回路中のどこでラッチングするか」というラッチング箇所の選択肢が増えて便利になる。全体の回路構成に柔軟性が生じる。              （  第  ５  効  果  ）
【００３８】
■■  第２発明の効果  ■■
２値ハザードと同様な仕組みで発生する多値ハザードに加えて、多値固有の多値ハザードも除去することができる。                                （  第  １  効  果  ）
また、その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くすることができる。                                                （  第  ２  効  果  ）
【図面の簡単な説明】
【００３９】
【図１】第１、第２発明共通の１実施例を示す回路図である。
【図２】第１、第２発明共通の１実施例を示す回路図である。
【図３】第１、第２発明共通の１実施例を示す回路図である。
【図４】第１、第２発明共通の１実施例を示す回路図である。
【図５】第１、第２発明共通の１実施例を示す回路図である。
【図６】第１、第２発明共通の１実施例を示す回路図である。
【図７】第１、第２発明共通の１実施例を示す回路図である。
【図８】第１、第２発明共通の１実施例を示す回路図である。
【図９】第１、第２発明共通の１実施例を示す回路図である。
【図１０】第１、第２発明共通の１実施例を示す回路図である。
【図１１】「新・多値論理『フージ代数』に基づいた（基本・）多値論理回路」の等価回路と双対性について説明する回路図である。
【図１２】各発明の基になる新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『極めて柔軟な完全（性）』を裏付ける、１０値の第１回路を示す回路図である。
【図１３】図１２の合成・多値論理回路の、説明の為に簡略化された真理値表を示す真理値表・図である。
【図１４】同じく新・多値論理『フージ代数』の『極めて柔軟な完全（性）』を裏付ける、３値の第２回路を示す回路図である。
【図１５】図１４の合成・多値論理回路の真理値表を示す真理値表・図である。
【図１６】図１２、図１４の各回路で使う、新・多値論理『フージ代数』に基づいた多値（特定値）ＡＮＤ回路の１例を示す回路図である。
【図１７】図１２、図１４の各回路で使う、新・多値論理『フージ代数』に基づいた多値（特定値）ＮＯＴ回路をの１例を示す回路図である。
【発明を実施するための形態】
【００４０】
第１、第２発明をより詳細に説明するために以下添付図面に従ってこれらを説明する。なお、下記７つの注意事項を先に述べておく。
◆１）主に前記第１電位から前記第Ｎ電位まで番号順に電位が『高くなって行く』場合の各実施例について説明する。
一方、その電位が『低くなって行く』場合の各実施例については「『これから説明する各実施例またはその各派生実施例』において各電源電位の高低を正反対にして、各可制御スイッチング手段を『それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）』で１つずつ置き換え、電圧方向または電圧極性の有る各構成要素（例：ダイオード）の向きを逆にした『元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例』」がそれに該当する。但し、その場合その多値論理機能が元の回路と同じ場合も有るし、違う場合も有る。
◆２）また、主に普通の多値数値表現の場合について説明するが、当然、符号対称表現の多値の場合にも当てはまる。
◆３）各実施例中ｎとｐが前述のＮ（所定の複数）とＰ（所定の整数）に相当する。
◆４）ｍは出力用特定整数で、「前述した出力用特定電位供給手段（例：電源線Ｖｍ）の出力用特定電位ｖｍ」に対応し、「ｐ＋ｎ−１≧ｍ≧ｐ」の関係に有る。
◆５）大文字Ｖで表現された「Ｖ（−１）、Ｖ０、Ｖ１、Ｖｋ、Ｖｌ（エル）、Ｖ（ｐ−１）〜Ｖ（ｐ＋ｎ−１）、Ｖ（ｐ＋ｎ）」等のそれぞれは電源線で、小文字ｖで表現された「ｖ（−１）、ｖ０、ｖ１、ｖｋ、ｖｌ（エル）、ｖ（ｐ−１）〜ｖ（ｐ＋ｎ−１）、ｖ（ｐ＋ｎ）」等はそれら電源線の電位を順々に表わし、この順序で電位は高くなって行く。但し、「電位の高さで隣り同士となる２つの電源線」それぞれの間に１つずつ接続される直流電圧供給用の直流電源は図示されていない。
◆６）例えばダイオード３６、「ツェナー・ダイオード２つを逆向きに直列接続したツェナー・ダイオード対」等、点線で回路構成手段の接続を示す場合は「その接続あるいは挿入・接続が有る場合と無い場合」が有ることを意味する。
◆７）「トランジスタ４１、４７、４８のゲート端子または共通ゲート端子を２つずつ画（えが）いて、各ゲート端子がＤ型フリップ・フロップ２７のＱ端子（正出力端子）に接続されたり、Ｑバー端子（補出力端子）に接続されたりすること」を点線で示している。
【実施例１】
【００４１】
図１の実施例１（同期ラッチング機能を持つ多値論理手段と、多値ハザード除去手段）では以下の通り各構成要素が前述（段落番号００２３〜００２４）した各構成手段に相当し、Ｓ＝１、ｐ＝０（ゼロ）で、「ｎ≧３」、「ｎ−１≧ｍ≧０」の関係に有る。出力用特定整数ｍは入力用特定整数ｍを兼ねる為、出力用特定電位ｖｍは前記入力用特定電位を兼ねる。
◆ａ）電位ｖ０（ブイ・ゼロ）〜電位ｖ（ｎ−１）が前述した第１電位〜第Ｎ電位に。
◆ｂ）電源線Ｖ０〜電源線Ｖ（ｎ−１）が前述した第１電位供給手段〜第Ｎ電位供給手段に。
但し、電位ｖ０の下にさらに電位ｖ（−１）の電源線Ｖ（−１）が有ったり、あるいは、電位ｖ（ｎ−１）の上にさらに電位ｖｎの電源線Ｖｎが有ったり、する場合も有る。また、図１では一部の電源線しか図示していない。
◆ｃ）入力端子Ｔｉｎが前述した第１（Ｓ＝１）の入口手段に。
◆ｄ）出力端子Ｔｏｕｔが前述した出口手段に。
◆ｅ）電源線Ｖｍが前述した出力用特定電位供給手段（＝入力用特定電位供給手段）に。
◆ｆ）トランジスタ３、４の直列回路が前述した（双方向性の）プル・スイッチング手段に。  ☆参  考：特開２００５−２３６９８５号（特許文献３）
◆ｇ）「トランジスタ１、２、１７、ダイオード３５及び抵抗２０、２１が構成する回路部」が前述した判別手段に。
◆ｈ）「トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成する回路部」が前述したオン・オフ駆動手段に。
◆ｉ）Ｄ型フリップ・フロップ２７が前述した２値同期型フリップ・フロップ手段に。
◆ｊ）「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する回路部」が前述した同期信号供給手段に。
【００４２】
なお、もし「Ｄ型フリップ・フロップ２７、同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８」を取り外し、トランジスタ４１のゲートをダイオード３５に直接接続すれば、「｛電源線Ｖ（−１）、｝電源線Ｖ０〜電源線Ｖ（ｎ−１）｛、電源線Ｖｎ｝、トランジスタ１、２、３、４、１７、３７、４１、ダイオード３５、３９及び抵抗１５、２０、２１等（直流電源は図示せず。）が構成する多値論理回路」は前述した『フージ代数』に基づく多値論理回路になる。
また、トランジスタ４１のゲートはＤ型フリップ・フロップ２７のＱ端子（正出力端子）に接続されているが、もちろんＱバー端子（補出力端子）に接続される場合も有る。
さらに、トランジスタ４１のソースを電源線Ｖ（ｍ＋２）又は「これより電位の高い任意の電源線」に接続変更すれば、ダイオード３９の代わりに電圧降下用として抵抗または「ツェナー・ダイオード２つを逆向きに直列接続したもの」を使うことができる。この場合、トランジスタ３７はノーマリィ・オン型（ディプレッション・モード）でも構わない。
それから、Ｄ型フリップ・フロップ２７の同期信号入力部に「ＣＰ端子の電位の下限を電源電位ｖｍにクランプするクランプ・ダイオード（図示せず。）」が接続されていて、特定電位ｖｍが電位ｖ０より高い場合、そのクランプ・ダイオードとトランジスタ６１が両電源線Ｖｍ・Ｖ０間を短絡するのを抵抗２８が防止する。電位ｖｍ＝電位ｖ０のとき抵抗２８の抵抗値はゼロで良い。
そして、各「電位の高さで隣り同士となる電源線２つ」の間にはもちろん直流電源手段（図示せず。）が１つずつ接続されている。
【００４３】
上述の通り出力用特定整数（＝出力用特定電位に対応する整数）ｍは入力用特定整数（値）を兼ね、電源線Ｖｍは入力用特定電位供給手段と出力用特定電位供給手段を兼ね、電位ｖｍは入力用特定電位と出力用特定電位を兼ねる。
入力電位（＝入力端子Ｔｉｎの電位）、入力用特定整数ｍの論理レベルのしきい値電位、及び、その入力電位に対応する入力数値の関係は以下の通りである。
◆１）特定整数ｍ＝０のとき：
その入力電位が電位ｖ０を基準にしたプラス側しきい値電位より低ければ、その入力数値は整数０と判別され、その入力電位が「電位ｖ０より１つ上の電位ｖ１」を基準にしたマイナス側しきい値電位より高ければ、その入力数値は整数０ではないと判別される。
◆２）特定整数ｍが「ｎ−２≧ｍ≧１」のとき：
その入力電位が「電位ｖｍを基準にしたプラス側しきい値電位とマイナス側しきい値電位の間」に有れば、その入力数値は整数ｍと判別され、その入力電位が「『電位ｖｍより１つ上の電位ｖ（ｍ＋１）』を基準にしたマイナス側しきい値電位より高い」あるいは「『電位ｖｍより１つ下の電位ｖ（ｍ−１）』を基準にしたプラス側しきい値電位より低い」場合は、その入力数値は整数ｍではないと判別される。
◆３）特定整数ｍ＝（ｎ−１）のとき：
その入力電位が電位ｖ（ｎ−１）を基準にしたマイナス側しきい値電位より高ければ、その入力数値は整数（ｎ−１）と判別され、その入力電位が「電位ｖ（ｎ−１）より１つ下の電位ｖ（ｎ−２）」を基準にしたプラス側しきい値電位より低ければ、その入力数値は整数（ｎ−１）ではないと判別される。
なお、普通は各・雑音余裕（度）を考慮しながら、特定整数ｍの入力側論理レベルのマイナス側しきい値電位は（入力用）特定電位ｖｍと「特定電位ｖｍと『特定電位ｖｍより１つ下の電位』の真ん中電位」の間に設定される一方、特定整数ｍの入力側論理レベルのプラス側しきい値電位は「『特定電位ｖｍより１つ上の電位』と特定電位ｖｍの真ん中電位」と特定電位ｖｍの間に設定される。
もちろん、各・雑音余裕（度）を考慮するが、２値ＴＴＬの様にそういう設定ではなく、片寄った設定でも構わない。
【００４４】
その結果、「図１の実施例においてＤ型フリップ・フロップ２７の挿入・接続などが無く、トランジスタ４１のゲートがダイオード３５のカソードに直結されている、『フージ代数』に基づく多値論理回路（参考：段落番号００４２中の最初。）」の論理動作は次の通りである。
入力端子Ｔｉｎの入力数値が特定整数ｍの時トランジスタ１、２、１７、３７がオンとなり、トランジスタ４１、３、４がオフとなる為、出力端子Ｔｏｕｔは開放される。一方、入力数値が特定整数ｍ以外の時トランジスタ「１又は２」、１７、３７がオフとなり、トランジスタ４１、３、４がオンとなる為、出力端子Ｔｏｕｔの電位は電位ｖｍになる。  この為、本発明者はこの多値論理回路を「多値特定値ＮＯＴ（ノット）回路」と呼ぶ。
しかし、トランジスタ１７のドレイン信号を反転させてトランジスタ４１のゲートに入力すれば、トランジスタ４１、３、４の各オン・オフ動作も正反対になるので、この場合、本発明者はこの多値論理回路を「多値特定値ＥＱＵＡＬ（イコール）回路」と呼ぶ。あるいは、既にＯＶＥＲ回路とかＵＮＤＥＲ回路と呼ぶ各回路が有るので、ゴルフ用語で統一して「多値特定値ＥＶＥＮ（イーブン）回路」と呼ぶ。この場合、この否定回路は「多値特定値ＮＥＶＥＮ（ニーブン又はネーブン）回路」と呼んでも良い。
なお、「ｎ−１≧ｍ≧０」を満足する電位ｖｍは出力用特定整数ｍに対応し、出力端子Ｔｏｕｔの開放出力は例えば「出力端子Ｔｏｕｔをどの電源電位にプル・アップ又はプル・ダウンするか」または「その出力端子Ｔｏｕｔを別の同様な多値論理回路の出力端子Ｔｏｕｔと接続するか」等するが、いずれにしても出力端子Ｔｏｕｔは多値電位を出力することができる。
【００４５】
図１の実施例１の各機能は以下の通りである。「トランジスタ１７のドレイン出力信号」も「トランジスタ４１のゲート入力信号」も実質的に両電源線Ｖ（ｍ＋１）・Ｖｍ間電圧を電源とする２値回路の信号である。
この為、前述（段落番号００３１）の通りその『フージ代数』に基づく多値論理回路には『その回路内の信号伝達途中での２値回路との接続性が極めて良く、その間に特別なインターフェイス（例：２値・多値コード変換手段、多値・２値コード変換手段）が必要無い』という独特な効果が有る。
（  その『フージ代数』に基づく多値論理回路の独特な効果  ）
また、「抵抗２６、２８」と「Ｄ型フリップ・フロップ２７のＣＰ入力部に有る『２値判別手段の様な手段またはクランプ・ダイオード２つ』」の組合せは『容易に［電位ｖ０・電位ｖ（ｍ＋１）間でスウィングする別種類の「２値信号の様なもの、Ｈｉｇｈ・Ｌｏｗ信号」（ただし、数値的な解釈によっては多値信号と見なすこともできる。→→段落番号［００３２］前半。）］を［電位ｖｍ・電位ｖ（ｍ＋１）間でスウィングする通常の２値信号］に変換することができる』という機能を本来持っている。
その機能は「２値回路のレベル判別部が、そのＨレベルの下限値より高いすべての『（多値）電位信号または（多値）電圧信号』を常に『Ｈレベル』と判別し、そのＬレベルの上限値より低いすべての『（多値）電位信号または（多値）電圧信号』を常に『Ｌレベル』と判別する」という２値回路・固有の動作特性に起因している。
あるいは、その機能は「２値回路の入力部に有るクランプ・ダイオード２つが、『（多値）電位信号または（多値）電圧信号』の上限をその２値プラス側電源電位（又はプラス側電源電圧）ｖ（ｍ＋１）にクランプする一方、その下限をその２値マイナス側電源電位（又はマイナス側電源電圧）ｖｍにクランプする」という２値回路の動作特性に起因している。
この図１に示す実施例１の場合、「その２値回路のレベル判別部または入力部」としてＤ型フリップ・フロップ２７のＣＰ入力部を用いているが、Ｄ型フリップ・フロップ２７のＤ端子・入力部についても同様である。
この場合、この２値回路の電源が電源線Ｖ（ｍ＋１）と電源線Ｖｍから供給される様に両電源線が選択されている。
【００４６】
さらに、新・多値論理『フージ（Ｈｏｏｊｉ）代数』に基づく多値論理回路には極めて独特な効果・特徴が有る。それは、「前段２値回路との接続性」も「その多値論理回路内の信号伝達途中での２値回路との接続性」も「後段２値回路との接続性」も極めて良いにもかかわらず、その多値数Ｎに関係無く、すべての多値論理関数を１種類の多値論理回路（完全系）で表現できること（＝完全性それも『完全』。参考：非特許文献３）である。
◆『フージ（Ｈｏｏｊｉ）代数』の『完全』に関する証明は後述する段落番号［００９２〜００９９］において説明する。
この為、ある多値信号がその１種類の多値論理回路に入力されてその回路内の信号伝達途中で、前述（段落番号００３１）の通り２値（的）信号として取り扱うことができる。もし、その入力前または入力時などの時に多値ハザードが発生しても、その信号伝達途中で２値（的）ハザードを含む２値（的）信号として取り扱うことができるので、従来の２値ハザード除去回路と方法をその信号伝達途中で活用することができる。
それから、多値ハザードが現われる期間は回路設計段階あるいは動作チェック段階などで前もって予測または把握できるので、その多値ハザードの出現タイミングと「トランジスタ６１に入力される同期信号（又はクロック・パルス信号など）」のタイミングを擦（す）り合わせることができる。
その結果、「２値ハザードがトランジスタ１７のドレイン出力信号に現われる期間」中、その同期信号はロー・レベルまたはハイ・レベルに設定される為、Ｄ型フリップ・フロップ２７はそのドレイン出力信号を無視して前の保持信号（又は保持データ）を保持し続ける。
一方、「その２値ハザードがトランジスタ１７のドレイン出力信号に現われず、そのドレイン出力信号が安定する期間」中にその同期信号が立ち下がる様に設定される為、Ｄ型フリップ・フロップ２７はそのドレイン出力信号を取り入れ、新しい保持信号（又は保持データ）として保持し、トランジスタ４１にそのまま出力する。
あとは同様に、Ｄ型フリップ・フロップ２７はその同期信号に基づいて「保持信号（又は保持データ）の書換え」と「新・保持信号（又は新・保持データ）の保持・出力」を行（おこな）って行くので、Ｄ型フリップ・フロップ２７は「その伝達途中の２値信号から２値ハザードを除去した２値信号」を後段のオン・オフ駆動手段（トランジスタ４１、３７等）に供給することができる。
以上の様にして、図１の実施例１は、多値ハザードをその信号伝達途中で２値ハザードに変え、従来の２値ハザード除去回路と方法を応用して除去することができる。
【００４７】
●なお、Ｄ型フリップ・フロップ２７の代わりに「エッジ・トリガーで導通・非導通する様に改良した２値３ステート・バッファー」と「その後段の２値メモリー手段」の組合せを用いても構わない。（派生実施例）
●また、２値同期型フリップ・フロップ手段や２値３ステート・バッファー手段等がその同期信号（あるいはクロック・パルス信号など）に基づいて動作するトリガー方式の種類には以下３つの方式が有るので、他のトリガー方式に変更することもできる。（派生実施例）
イ）レベル・トリガー方式
ロ）プラス、マイナスのエッジ・トリガー方式
ハ）パルス・トリガー方式（＝マスター・スレーブ方式）
これらの事（上記組合せと各トリガー方式）は他の各実施例についても同様である。
【非特許文献１】『図解ディジタル回路入門』のｐ．７９〜ｐ．８８。（株）日本理工出版会が２００８年４月２５日に第４版発行。著者：中村次男。
【００４８】
●さらに、図１の実施例１又はその各派生実施例において、「トランジスタ１のソースとバックゲート及びトランジスタ１７のバックゲート」と電源線Ｖ（ｍ＋１）の接続を一旦切り離し、そのソース等を電源線Ｖ（ｍ＋２）〜電源線Ｖｎ（図示せず。）のいずれか１つに★接続し直した新・実施例が可能である。
但し、Ｄ端子の所に内蔵クランプ・ダイオードが有れば、トランジスタ１７のドレインと「抵抗２１とＤ端子の接続点」の間に電源短絡防止抵抗を挿入・接続する必要が有る。（マッチング）
この『フージ代数』に基づく多値論理回路部（つまりトランジスタ４１のゲートをダイオード３５のカソードに直結する等した元の非同期型・多値論理回路のこと。）を本発明者は『多値特定値ＮＯＢＥＴＷＥＥＮ（ノー・ビトウィーン）回路』又は「ゴルフ用語で統一して『多値特定値ＮＩＮ（ニン）回路｛＝多値特定値ＩＮ（イン）回路の否定｝』又は『多値特定値ＯＵＴ（アウト）回路』」と呼ぶ。
上記★接続し直しに加えて、トランジスタ４１のゲート端子の接続をＱ端子からＱバー端子に変更すれば、その多値論理回路部を本発明者は『多値特定値ＢＥＴＷＥＥＮ（ビトウィーン）回路』又は「ゴルフ用語で統一して『多値特定値ＩＮ（イン）回路』又は『多値特定値ＮＯＵＴ（ナウト）回路（＝多値特定値ＯＵＴ回路の否定）』」と呼ぶ。
しかし、Ｄ型フリップ・フロップ２７等が接続されているので、これらは「同期ラッチング機能を持つ多値論理手段」であるが、本発明者はこれらの多値論理手段（それぞれが派生実施例）をその機能別に以下の通り呼ぶ。
・同期型多値特定値ＮＯＢＥＴＷＥＥＮ（ノー・ビトウィーン）回路
・同期型多値特定値ＮＩＮ（ニン）回路（＝同期型多値特定値ＩＮ（イン）回路の否定）
・同期型多値特定値ＯＵＴ（アウト）回路
・同期型多値特定値ＢＥＴＷＥＥＮ（ビトウィーン）回路
・同期型多値特定値ＩＮ（イン）回路
・同期型多値特定値ＮＯＵＴ（ナウト）回路（＝同期型多値特定値ＯＵＴ回路の否定）
これらをまとめ、略して以下の通り呼ぶ。
・同期型ＩＮ（イン）回路
・同期型ＮＩＮ（ニン）回路
・同期型ＯＵＴ（アウト）回路
・同期型ＮＯＵＴ（ナウト）回路
（それぞれが派生実施例）
【００４９】
あるいは、図１の実施例１又はその各派生実施例において、「トランジスタ２のソースとバックゲート」と電源線Ｖ（ｍ−１）の接続を一旦切り離し、そのソース等を電源線Ｖ（−１）〜電源線Ｖ（ｍ−２）のいずれか１つに★★接続し直した新・実施例が可能である。ただし、ｖ１−ｖ０＝ｖ０−ｖ（−１）である。
この『フージ代数』に基づく多値論理回路部（つまりトランジスタ４１のゲートをダイオード３５のカソードに直結する等した元の非同期型・多値論理回路のこと。）を本発明者は『多値特定値ＮＯＢＥＴＷＥＥＮ（ノー・ビトウィーン）回路」又は『多値特定値ＮＩＮ（ニン）回路』又は『多値特定値ＯＵＴ（アウト）回路』と呼ぶ。
上記★★接続し直しに加えて、トランジスタ４１のゲート端子の接続をＱ端子からＱバー端子に変更すれば、その多値論理回路部を本発明者は『多値特定値ＢＥＴＷＥＥＮ（ビトウィーン）回路』又は『多値特定値ＩＮ（イン）回路』又は『多値特定値ＮＯＵＴ（ナウト）回路』と呼ぶ。
しかし、Ｄ型フリップ・フロップ２７等が接続されているので、これらは「同期ラッチング機能を持つ多値論理手段」であるが、本発明者はこれらの多値論理手段（それぞれが派生実施例）をその機能別に前述（１つ前の段落中）の通り呼ぶ。
【００５０】
●それから、図１の実施例１又はその各派生実施例において、トランジスタ２、１７、ダイオード３５及び抵抗２０を取り外し、「抵抗２１とＤ端子の接続点」をトランジスタ１のドレインに★接続し直した新・実施例が可能である。
この『フージ代数』に基づく多値論理回路部（＝「トランジスタ４１のゲートをトランジスタ１のドレインに直結する等した元の非同期型・多値論理回路」。）を本発明者は『多値特定値ＮＵＮＤＥＲ（ナンダー）回路｛＝多値特定値ＵＮＤＥＲ（アンダー）回路の否定｝』と呼ぶ。
上記★接続し直しに加えて、トランジスタ４１のゲート端子の接続をＱ端子からＱバー端子に変更すれば、その多値論理回路部を本発明者は『多値特定値ＵＮＤＥＲ（アンダー）回路』と呼ぶ。
しかし、Ｄ型フリップ・フロップ２７等が接続されているので、これらは「同期ラッチング機能を持つ多値論理手段」であるが、本発明者はこれらの多値論理手段（それぞれが派生実施例）をその機能別に以下の通り呼ぶ。
・同期型多値特定値ＮＵＮＤＥＲ（ナンダー）回路｛＝同期型多値特定値ＵＮＤＥＲ（アンダー）回路の否定｝
・同期型多値特定値ＵＮＤＥＲ（アンダー）回路
これらを略して以下の通り呼ぶ。
・同期型ＵＮＤＥＲ（アンダー）回路
・同期型ＮＵＮＤＥＲ（ナンダー）回路
（それぞれが派生実施例）
【００５１】
逆に、トランジスタ１を取り外し、「トランジスタ１７のソースと抵抗２０の接続点」を電源線（ｍ＋１）に★直結した新・実施例が可能である。
この『フージ代数』に基づく多値論理回路部（つまりトランジスタ４１のゲートをダイオード３５のカソードに直結する等した元の非同期型・多値論理回路のこと。）を本発明者は『多値特定値ＮＯＶＥＲ（ノウバー）回路｛＝多値特定値ＯＶＥＲ（オウバー）回路の否定｝』と呼ぶ。
上記★直結に加えて、トランジスタ４１のゲート端子の接続をＱ端子からＱバー端子に変更すれば、その多値論理回路部を本発明者は『多値特定値ＯＶＥＲ回路』と呼ぶ。
しかし、Ｄ型フリップ・フロップ２７等が接続されているので、これらは「同期ラッチング機能を持つ多値論理手段」であるが、本発明者はこれらの多値論理手段（それぞれが派生実施例）をその機能別に以下の通り呼ぶ。
・同期型多値特定値ＮＯＶＥＲ（ノウバー）回路｛＝同期型多値特定値ＯＶＥＲ（オウバー）回路の否定｝
・同期型多値特定値ＯＶＥＲ（オウバー）回路
これらを略して以下の通り呼ぶ。
・同期型ＯＶＥＲ（オウバー）回路
・同期型ＮＯＶＥＲ（ノウバー）回路
（それぞれが派生実施例）
【００５２】
●そして、図１の実施例１又はその各派生実施例においてトランジスタ３を取り外し、「トランジスタ４のソース、トランジスタ３７のドレイン及び抵抗１５の一端の接続点」を電源線Ｖｍに直結して、前述したプル・スイッチング手段を双方向可制御プル・スイッチング手段から逆導通型プル・スイッチング手段に変更した新・実施例が可能である。
（派生実施例）
その取外し・直結に加えて、トランジスタ４のドレインと出力端子Ｔｏｕｔの間にダイオードを挿入・接続して前述したプル・スイッチング手段を逆導通型プル・スイッチング手段から逆阻止型プル・スイッチング手段に変更した新・実施例が可能である。
（派生実施例）
あるいは、図１の実施例１又はその各派生実施例においてトランジスタ４の代わりにダイオードを接続し、このダイオードとトランジスタ３の直列回路で逆阻止型プル・スイッチング手段を構成した新・実施例が可能である。                      （派生実施例）
●しかも、図１の実施例１又はその各派生実施例において、そのプル・スイッチング手段の接続を電源線Ｖｍから「電源線Ｖ０〜電源線Ｖ（ｍ−１）のいずれか１つ」に接続し直して、入力用特定整数（値）と出力用特定整数（値）を異なる様にした新・実施例が可能である。                                                          （派生実施例）
【非特許文献１２】『電気学会  電気専門用語集  Ｎｏ．９  パワーエレクトロニクス』、著者：「電気学会  電気用語標準特別委員会」・「電気学会  半導体電力変換装置用語小委員会」、編者：（社）電気学会、（株）コロナ社が２０００年２月２８日改正版第１刷発行。「双方向性スイッチ、双方向可制御スイッチ、逆導通型スイッチ、逆阻止型スイッチ」。なお、「バルブ（弁）」はほぼ「スイッチ」と同じ意味である。
【００５３】
●以上、説明して来た事（段落番号００４１〜００５２）はｐ＝０（ゼロ）の場合であるが、ｐ≠０の場合、０（ゼロ）→ｐ、ｎ→（ｐ＋ｎ）、すなわち、「Ｖ０→Ｖｐ、ｖ０→ｖｐ」、「Ｖ（ｎ−１）→Ｖ（ｐ＋ｎ−１）、ｖ（ｎ−１）→ｖ（ｐ＋ｎ−１）」、「Ｖｎ→Ｖ（ｐ＋ｎ）、ｖｎ→ｖ（ｐ＋ｎ）」にそれぞれ置き換わるだけである。従って、「ｎ−１≧ｍ≧０」→「ｐ＋ｎ−１≧ｍ≧ｐ」に置き換わる。（派生実施例）
これらの事は入力用特定整数（値）がｍである他の各実施例についても同様である。
【実施例２】
【００５４】
図２に示す実施例２は、図１の実施例においてその判別手段を別タイプの判別手段に置き換えた「同期ラッチング機能を持つ多値論理手段」又は「多値ハザード除去手段」である。「トランジスタ３１〜３３、ダイオード３４及び抵抗２０〜２１、６２、６７の回路部分」がその置き換えた新・判別手段である。
但し、Ｓ＝１、ｐ＝０で、「ｎ−１＞ｋ≧ｌ（エル）≧ｍ＋１」及び「ｍ≧０（ゼロ）」の関係すなわち「ｎ−２＞ｋ−１≧ｌ（エル）−１≧ｍ≧０（ゼロ）」の関係に有る。
また、ｋ≠ｌ（エル）のとき、ｋとｌ（エル）は前記（段落番号００２３〜２４中）の「２つの入力用特定整数」に、ｖｋとｖｌ（エル）は前記「２つの入力用特定電位」にそれぞれ相当する。（後述する請求項１中にも記載）
さらに、電源線Ｖｋ、Ｖｌ（エル）は入力用特定電位ｖｋ、ｖｌ（エル）の入力用特定電位供給手段２つである。
【００５５】
●ｋ＝ｌ（エル）の場合、その判別内容は前記（段落番号００２３〜２４中）の「等しいか等しくないか」になる。いま分かり易くする為に、その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作は次の通りである。
入力数値がｋのときトランジスタ３１〜３３、３７がオフとなり、トランジスタ４１、３、４がオンとなるため、出力端子Ｔｏｕｔは電位ｖｍを出力する。一方、入力数値がｋ以外のときトランジスタ「『３１、３３』又は３２」、３７がオンとなり、トランジスタ４１、３、４がオフとなる為、出力端子Ｔｏｕｔは開放される。あとはＤ型フリップ・フロップ２７の正規動作が加味される。
この為、本発明者はこの「同期ラッチング機能を持つ多値論理手段」を「同期型・多値特定値ＥＱＵＡＬ（イコール）回路」｛あるいはゴルフ用語で統一して「同期型・多値特定値ＥＶＥＮ（イーブン）回路」｝と呼ぶ。
しかし、トランジスタ４１のゲート端子をＱ端子からＱバー端子に接続し直すと、トランジスタ３、４の両オン・オフ動作が正反対になる為、出力端子Ｔｏｕｔの「電位ｖｍ出力と開放出力」も正反対になるので、本発明者はこの「同期ラッチング機能を持つ多値論理手段」を「同期型・多値特定値ＮＯＴ（ノット）回路」｛あるいはゴルフ用語で統一して「同期型・多値特定値ＮＥＶＥＮ（ニーブン又はネーブン）回路」｝と呼ぶ。
これらを略して以下の通り呼ぶ。
・同期型ＥＱＵＡＬ（イコール）回路
・同期型ＥＶＥＮ（イーブン）回路
・同期型ＮＯＴ（ノット）回路
・同期型ＮＥＶＥＮ（ニーブン又はネーブン）回路
【００５６】
●ｋ≠ｌ（エル）の場合、その判別内容は前記（段落番号００２３〜２４）の「２つの前記入力用特定整数の間に有るかそうでないか」になる。いま分かり易くする為、その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作は次の通りである。
ｋ≧（入力数値）≧ｌ（エル）のとき出力端子Ｔｏｕｔは電位ｖｍを出力する一方、「（入力数値）＞ｋ」又は「ｌ（エル）＞（入力数値）」のとき出力端子Ｔｏｕｔは開放される。あとはＤ型フリップ・フロップ２７の正規動作が加味される。
この為、本発明者はこの「同期ラッチング機能を持つ多値論理手段」を「２つの入力用特定整数が（ｋ＋１）と｛ｌ（エル）＋１｝である同期型・多値特定値ＢＥＴＷＥＥＮ（ビトウィーン）回路」｛又はゴルフ用語で統一して「同期型・多値特定値ＩＮ（イン）回路」｝とか、「２つの入力用特定整数がｋとｌ（エル）である同期型・多値特定値ＮＯＵＴ（ナウト）回路｛＝同期型・多値特定値ＯＵＴ（アウト）回路の否定｝」と呼ぶ。
しかし、トランジスタ４１のゲート端子をＱ端子からＱバー端子に接続し直すと、トランジスタ３、４の両オン・オフ動作が正反対になる為、出力端子Ｔｏｕｔの「電位ｖｍ出力と開放出力」も正反対になる。このため、本発明者はこの「同期ラッチング機能を持つ多値論理手段」を「２つの入力用特定整数が（ｋ＋１）と｛ｌ（エル）＋１｝である同期型・多値特定値ＮＯＢＥＴＷＥＥＮ（ノー・ビトウィーン）回路」（あるいは「同期型・多値特定値ＮＩＮ（ニン）回路」）とか、「２つの入力用特定整数がｋとｌ（エル）である同期型・多値特定値ＯＵＴ（アウト）回路」とも呼ぶ。
これらをまとめ、略して以下の通り呼ぶ。
・同期型ＩＮ（イン）回路「入力用特定整数が（ｋ＋１）と｛ｌ（エル）＋１｝」
・同期型ＮＩＮ（ニン）回路「入力用特定整数が（ｋ＋１）と｛ｌ（エル）＋１｝」
・同期型ＯＵＴ（アウト）回路「入力用特定整数がｋとｌ（エル）」
・同期型ＮＯＵＴ（ナウト）回路「入力用特定整数がｋとｌ（エル）」
【００５７】
ところで、その入力用特定整数２つがｋとｌ（エル）である同期型ＩＮ（イン）回路と同期型ＮＯＵＴ（ナウト）回路の違いは、入力用特定整数２つを前者は含まず、後者は含むことである。従って、同期型ＩＮ（イン）回路がｋとｌ（エル）を含む様にする為には、その入力用特定整数は（ｋ＋１）と｛ｌ（エル）＋１｝になる。
同様に、その入力用特定整数２つがｋとｌ（エル）である同期型ＯＵＴ（アウト）回路と同期型ＮＩＮ（ニン）回路の違いは、入力用特定整数２つを前者は含まず、後者は含むことである。従って、同期型ＯＵＴ（アウト）回路がｋとｌ（エル）を含む様にする為には、その入力用特定整数２つは（ｋ−１）と｛ｌ（エル）−１｝になる。
【００５８】
なお、ｋ＝ｌ（エル）の場合もｋ≠ｌ（エル）の場合も、あとの「プル・アップ抵抗２６又は『２６、２８』とＤ型フリップ・フロップ２７」の各動作は図１の実施例１の場合（段落番号００４５〜００４６）と同様である。
また、［段落番号００４７、００５２］に記載した４つの事（なお……。また、……。）（そして……。しかも、……。）は実施例２についても同様に言える。
さらに、ｐ≠０（ゼロ）の場合、０（ゼロ）→ｐ、ｎ→（ｐ＋ｎ）、すなわち、「Ｖ０→Ｖｐ、ｖ０→ｖｐ」、「Ｖ（ｎ−１）→Ｖ（ｐ＋ｎ−１）、ｖ（ｎ−１）→ｖ（ｐ＋ｎ−１）」、「Ｖｎ→Ｖ（ｐ＋ｎ）、ｖｎ→ｖ（ｐ＋ｎ）」にそれぞれ置き換わるだけである。従って、「ｎ−２＞ｋ−１≧ｌ（エル）−１≧ｍ≧０（ゼロ）」→「ｐ＋ｎ−２＞ｋ−１≧ｌ（エル）−１≧ｍ≧ｐ」に置き換わる。（派生実施例）
これらの事は実施例２の判別手段を活用する他の各実施例についても同様である。
【００５９】
蛇足ながら、特開２００５−２３６９８５号の明細書・段落番号［００３３］には『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと『ＢＥＴＷＥＥＮ』、『ＮＯＢＥＴＷＥＥＮ』の組合せについて記載されている。
同様に、『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと『ＩＮ（イン）』、『ＮＩＮ（ニン）』、『ＯＵＴ（アウト）』、『ＮＯＵＴ（ナウト）』のグループの組合せが以下の通り考えられる。
●多値特定値ＡＮＤ・ＩＮ回路（＝多値特定値ＡＮＤ・ＢＥＴＷＥＥＮ回路）
●多値特定値ＮＡＮＤ・ＩＮ回路（＝多値特定値ＮＡＮＤ・ＢＥＴＷＥＥＮ回路）
●多値特定値ＡＮＤ・ＮＩＮ回路（＝多値特定値ＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路）
●多値特定値ＮＡＮＤ・ＮＩＮ回路（＝多値特定値ＮＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路）
＊＊＊
●多値特定値ＯＲ・ＩＮ回路（＝多値特定値ＯＲ・ＢＥＴＷＥＥＮ回路）
●多値特定値ＮＯＲ・ＩＮ回路（＝多値特定値ＮＯＲ・ＢＥＴＷＥＥＮ回路）
●多値特定値ＯＲ・ＮＩＮ回路（＝多値特定値ＯＲ・ＮＯＢＥＴＷＥＥＮ回路）
●多値特定値ＮＯＲ・ＮＩＮ回路（＝多値特定値ＮＯＲ・ＮＯＢＥＴＷＥＥＮ回路）
＊＊＊
●多値特定値ＡＮＤ・ＯＵＴ回路
●多値特定値ＮＡＮＤ・ＯＵＴ回路
●多値特定値ＡＮＤ・ＮＯＵＴ回路
●多値特定値ＮＡＮＤ・ＮＯＵＴ回路
＊＊＊
●多値特定値ＯＲ・ＯＵＴ回路
●多値特定値ＮＯＲ・ＯＵＴ回路
●多値特定値ＯＲ・ＮＯＵＴ回路
●多値特定値ＮＯＲ・ＮＯＵＴ回路
最初に提案するため、取り敢（あ）えず各機能に冗長（じょうちょう）性を持たせたので、一部機能が重複するが、もし広く利用されて行くなら、利用し易い様にこれらの回路名や機能は収斂（しゅうれん）されて行くであろう。
【実施例３】
【００６０】
図３に実施例３の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」等を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１の実施例１のそれ」又は「図２の実施例２のそれ」又は「後述する図８の実施例８」又は「後述する図９の実施例９」が接続される。「トランジスタ４１、２２〜２５（、ダイオード３６）及び抵抗１５の回路部」がそのオン・オフ駆動手段であり、トランジスタ３、５の直列回路がその双方向性のプル・スイッチング手段である。
ただし、点線で示すダイオード３６は無い場合も有るが、有った方が良い。無い場合、トランジスタ５のオフ駆動時に出力端子Ｔｏｕｔの電位が電位ｖ（ｍ＋１）より高い場合、トランジスタ５のゲート・ソース静電容量の充電電流が出力端子Ｔｏｕｔからトランジスタ５内蔵ダイオードとトランジスタ２２を経て電源線Ｖ（ｍ＋１）へ流れてしまう。
【００６１】
なお、トランジスタ２２〜２５、３、５と抵抗１５を取り外し、トランジスタ４１のドレイン端子を出力端子Ｔｏｕｔとすることもできる。                  （別の実施例）
又は「トランジスタ５の代わりにダイオードを用いてトランジスタ３と共に１方向性プル・ダウン手段を構成する」か「トランジスタ５を取り外し、トランジスタ３のドレイン端子を出力端子Ｔｏｕｔにして逆導通型プル・ダウン手段を構成する」こともできる。    
（派生実施例）
又は「トランジスタ３を取り外し、トランジスタ５のソースを電源線Ｖｍに直結して逆導通型プル・アップ手段を構成する」か「トランジスタ３を取り外し、トランジスタ５のソースを電源線Ｖｍに直結し、トランジスタ５のドレインと出力端子Ｔｏｕｔの間にダイオードを挿入・接続して１方向性プル・アップ手段を構成する」こともできる。
（派生実施例）
【実施例４】
【００６２】
図４に実施例４の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」等を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１の実施例１のそれ」又は「図２の実施例２のそれ」又は「後述する図８の実施例８」又は「後述する図９の実施例９」が接続される。
図３の実施例３との違いは「トランジスタ３、５の接続順序」、「トランジスタ３、５の各ゲートの接続の仕方」及び「トランジスタ３、５のオン・オフ動作が正反対になっていること、従って論理が実施例３の否定になっていること」である。
ただし、図３の実施例３でも図４の実施例４でもその出力端子Ｔｏｕｔ側トランジスタのオフ駆動を速める為、そのゲートは前段側の２値インバーター回路に接続されている。
【実施例５】
【００６３】
図５に実施例５の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１の実施例１のそれ」又は「図２の実施例２のそれ」又は「後述する図８の実施例８」又は「後述する図９の実施例９」が接続される。
「トランジスタ３〜６とダイオード９〜１２が形成する双方向性プル・スイッチング手段」のオフ速度を速める為に各ゲートを逆バイアスできる様にした。
【特許文献８】特許第３４２３７８０号（双方向性スイッチング手段）
【実施例６】
【００６４】
図６に実施例６の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１の実施例１のそれ」又は「図２の実施例２のそれ」又は「後述する図８の実施例８」又は「後述する図９の実施例９」が接続される。但し、電源線Ｖｍと電源線ＩＶｍは同じ場合も有れば、全く違う場合も有る。
実施例６では「完全絶縁型双方向性スイッチング手段」を「プル・スイッチング手段」として用いている為「その片方のスイッチ端子が接続される電源線ＩＶｍ」は電源線Ｖ０〜電源線Ｖ（ｎ−１）のいずれでも良い。要するに、電源線ＩＶｍの電位ｉｖｍを自由に設定できる。
その理由は次の通りである。トランジスタ４１、２３、２４、４７がオンのとき、トランジスタ２４、４７及びダイオード４９〜５０、６５〜６６が「その双方向性スイッチング手段を形成するトランジスタ３〜６」それぞれをゲート逆バイアスすると同時にゲート順バイアス用のコンデンサ４５を充電する。このとき、トランジスタ３〜６がオフな為、電源線ＩＶｍ及び出力端子Ｔｏｕｔはこれらのゲート・ソース間部と双方向に遮断（しゃだん）されるので、電源線Ｖ（ｍ＋１）や電源線Ｖ（ｍ−１）とも双方向に遮断される。
一方、トランジスタ４１、２３がオフで、トランジスタ２２がオンのとき「トランジスタ２４、４７及びダイオード４９〜５０、６５〜６６」は双方向にオフなため、トランジスタ３〜６のゲート・ソース間部は電源線Ｖ（ｍ＋１）や電源線Ｖ（ｍ−１）と双方向に遮断されるので、そのゲート・ソース間部が電源線ＩＶｍ及び出力端子Ｔｏｕｔと導通状態に有っても全く支障は無い。このとき、ゲート順バイアス用のコンデンサ４５が「その双方向性スイッチング手段を形成するトランジスタ３〜６」全部を同時にオン駆動する。
【特許文献８】特許第３４２３７８０号（完全絶縁型双方向性スイッチング手段）
【実施例７】
【００６５】
図７に示す実施例７では「条件付き絶縁型双方向性スイッチング手段」を「双方向性プル・スイッチング手段」として用いている。電源線Ｖｍの特定電位ｖｍは、電位ｖ０より高く、「出力端子Ｔｏｕｔに接続される後段回路入力部や負荷等」の電位より低い必要が有る。特定電位ｖｍがこの電位条件を満たす限り、特定電位ｖｍの高さを自由に設定することができる。
従って、出力用特定整数ｍの値は入力用特定整数「ｋとｌ（エル）」の各値に全く拘束されず、ｎ−１≧ｍ≧０の間でｍを自由な値に設定することができる。
その理由は次の通りである。トランジスタ４７、４８がオンのときダイオード４９、５０と共に、「トランジスタ３、４が形成する双方向性プル・スイッチング手段」をゲート逆バイアスしてオフ駆動すると同時にゲート順バイアス用のコンデンサ４５を充電する。このとき特定電位ｖｍと出力端子Ｔｏｕｔの電位が電位ｖ０より高い限り、トランジスタ３、４のゲート・ソース間部は電源線Ｖｍ及び出力端子Ｔｏｕｔと遮断される。
一方、トランジスタ４７、４８がオフのときコンデンサ４５がその双方向性プル・スイッチング手段つまりトランジスタ３、４をオン駆動してターン・オンさせる為、逆電圧が電源線Ｖｍからトランジスタ３を経てダイオード４９、５０に印加され、両ダイオードはオフとなる。この為、そのゲート・ソース間部は両電源線Ｖ０、Ｖ（−１）と遮断されるので、そのゲート・ソース間部が電源線Ｖｍと出力端子Ｔｏｕｔと導通しても支障は無い。
【特許文献９】特許第３３２１２０３号（条件付き絶縁型スイッチング手段）
【実施例８】
【００６６】
図８に示す実施例８は図２の実施例２を応用したもので、図示していないがＤ型フリップ・フロップ２７の後段には図２の実施例２中の「トランジスタ４１、３７、ダイオード３９及び抵抗１５が形成するオン・オフ駆動手段」と「トランジスタ３、４を直列接続した双方向性プル・スイッチング手段」が接続される。あるいは、Ｄ型フリップ・フロップ２７の後段には図３の実施例３〜図６の実施例６のいずれか１つに示された「オン・オフ駆動手段と双方向性プル・スイッチング手段」が接続される。
図８の実施例８に「図２の実施例２」又は「図３の実施例３」又は「図５の実施例５」の「オン・オフ駆動手段と双方向性プル・スイッチング手段」を接続したとき、その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作は次の通りである。
◆１）ｋ＝ｌ（エル）の場合、図８の実施例８は入力用特定整数をｋとする同期型多値特定値ＡＮＤ回路になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数が共に整数ｋなら出力端子Ｔｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。このため、本発明者は実施例８の「同期ラッチング機能を持つ多値論理手段」をさらに同期型多値特定値ＡＮＤ回路（略して同期型ＡＮＤ回路）と呼ぶ。
一方、トランジスタ４１（図２中、図３中、図５中）のゲート端子をＱ端子からＱバー端子に接続し直すと、実施例８の「同期ラッチング機能を持つ多値論理手段」は「さらに本発明者が『入力用特定整数をｋとする同期型多値特定値ＮＡＮＤ回路』と呼ぶ回路」になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数が共に整数ｋなら出力端子Ｔｏｕｔは開放され、そうでないなら出力端子Ｔｏｕｔから出力用特定整数ｍが出力される。
【００６７】
◆２）ｋ＞ｌ（エル）の場合、図８の実施例８は「２つの入力用特定整数（値）をｋとｌ（エル）」とする同期型多値特定値ＡＮＤ・ＮＯＵＴ回路（または同期型多値特定値ＮＯＲ・ＯＵＴ回路）になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数Ｎｉｎ１、Ｎｉｎ２が共に「ｋ≧Ｎｉｎ１、Ｎｉｎ２≧ｌ（エル）」なら出力端子Ｔｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。
一方、トランジスタ４１（図２中、図３中、図５中）のゲート端子をＱ端子からＱバー端子に接続し直すと、図８の実施例８は入力用特定整数をｋとする同期型多値特定値ＮＡＮＤ・ＮＯＵＴ回路（又は同期型多値特定値ＯＲ・ＯＵＴ回路）になる。入力整数Ｎｉｎ１、Ｎｉｎ２が共に「ｋ≧Ｎｉｎ１、Ｎｉｎ２≧ｌ（エル）」なら出力端子Ｔｏｕｔは開放され、そうでないなら出力端子Ｔｏｕｔから出力用特定整数ｍが出力される。
【００６８】
◆３）トランジスタ３２ａ、３２ｂ、ダイオード３４及び抵抗６７を取り外した場合、図８の実施例８は入力用特定整数をｋとする同期型多値特定値ＡＮＤ・ＮＯＶＥＲ回路（又は同期型多値特定値ＮＯＲ・ＯＶＥＲ回路）になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数が共に整数ｋより小さいか等しいなら出力端子Ｔｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。
一方、トランジスタ４１（図２中、図３中、図５中）のゲート端子をＱ端子からＱバー端子に接続し直すと、図８の実施例８は入力用特定整数をｋとする同期型多値特定値ＮＡＮＤ・ＮＯＶＥＲ回路（又は同期型多値特定値ＯＲ・ＯＶＥＲ回路）になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数のうち少なくとも一方が整数ｋより大きいなら出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。
【００６９】
◆４）トランジスタ３１ａ、３１ｂ、３３ａ、３３ｂ、ダイオード３５ａ、３５ｂ及び抵抗２０ａ、２０ｂ、６２を取り外した場合に、図８の実施例８は入力用特定整数をｌ（エル）とする同期型多値特定値ＡＮＤ・ＮＵＮＤＥＲ回路（又は同期型多値特定値ＮＯＲ・ＵＮＤＥＲ回路）になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数が共に整数ｌ（エル）より大きいか等しいなら出力端子Ｔｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。
一方、トランジスタ４１（図２中、図３中、図５中）のゲート端子をＱ端子からＱバー端子に接続し直すと、図８の実施例８は入力用特定整数をｌ（エル）とする同期型多値特定値ＮＡＮＤ・ＮＵＮＤＥＲ回路（又は同期型多値特定値ＯＲ・ＵＮＤＥＲ回路）になる。入力端子Ｔｉｎ１、Ｔｉｎ２の入力整数のうち少なくとも一方が整数ｌ（エル）より小さいなら出力用特定整数ｍが出力され、そうでないなら出力端子Ｔｏｕｔは開放される。
【００７０】
それから、上記「図２の実施例２」等の「オン・オフ駆動手段と双方向性プル・スイッチング手段」ではなく「図４の実施例４」又は「図６の実施例６」の「オン・オフ駆動手段と双方向性プル・スイッチング手段」を接続したときは次の通りになる。「上記◆１）〜◆４）においてトランジスタ４１のゲート端子をＱ端子に接続したときの内容」が「こちらではそのゲート端子をＱバー端子に接続したときの内容」になり、「上記◆１）〜◆４）においてトランジスタ４１のゲート端子をＱバー端子に接続したときの内容」が「こちらではそのゲート端子をＱ端子に接続したときの内容」になるだけである。
【実施例９】
【００７１】
図９に示す実施例９は、図８の実施例８においてトランジスタ３３ａ、３３ｂ等を１つにまとめたものである。その「オン・オフ駆動手段と双方向性プル・スイッチング手段」等については図８の実施例８の場合と全く同様である。
【実施例１０】
【００７２】
図１０の実施例１０では同期信号発生手段６０（＝同期信号供給手段）とＤ型フリップ・フロップ７０は同じ両電源線Ｖ０、Ｖ（−１）から電源供給を受ける。
また、そのオン・オフ駆動手段をトランジスタ７１、７２、ダイオード３９及び抵抗１５が構成し、その双方向性プル・スイッチング手段をトランジスタ７３、７４が構成する。
さらに、「トランジスタ１、２、１７及び抵抗２０、６２が構成する判別手段」の代わりに「図２中のトランジスタ３１〜３３、ダイオード３４及び抵抗２０、６２、６７が構成する判別手段」、「図８中のトランジスタ３１ａ〜３３ａ、３１ｂ〜３３ｂ、ダイオード３４、３５ａ、３５ｂ及び抵抗２０ａ、２０ｂ、６２、６７が構成する判別手段」、「図９中のトランジスタ３１ａ〜３２ａ、３１ｂ〜３２ｂ、３３、ダイオード３４、６８ａ、６８ｂ及び抵抗２０、６２、６７が構成する判別手段」を使う各実施例も可能である。
【実施例１１】
【００７３】
別の実施例（図示せず。）について説明する。前述した図１の実施例１は「特開２００５−２３６９８５号（特許文献３）の図９の多値論理回路において、ダイオード２６及び抵抗２７が無い場合で、『ダイオード２５と抵抗２３の接続点』・『トランジスタ２４のゲート』間にＤ型フリップ・フロップ２７を挿入・接続する等し、双方向性プル・スイッチング手段のターン・オフ速度をトランジスタ３７等で速めたもの」である。
同様に、特開２００５−２３６９８５号の図１１、図１３、図１７、図２０、図２３（ｂ）、図２５（ｂ）の各・多値論理回路においても同様な事をした本発明の各実施例が可能である。
なお、当然の事ながら、その図１７、図２０の各多値論理回路では２つ有るＰＭＯＳのうち、前段のＰＭＯＳのドレインと後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ（ｍ＋１）・Ｖｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
また、当然の事ながら、その図２３（ｂ）の多値論理回路では前段の「入力端子Ｉｎ４を持つＰＭＯＳ」のドレインと後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ（ｍ＋１）・Ｖｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
さらに、当然の事ながら、その図２５（ｂ）の多値論理回路では前段のＰＭＯＳ４つのドレイン接続点と後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ（ｍ＋１）・Ｖｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
これら本発明の各実施例でも前述（段落番号００４７〜００５３）と同様に変更した各・派生実施例が可能であるし、これら本発明の各実施例またはその各・派生実施例でも本発明・図１の実施例１の様にトランジスタ３７等でその双方向性スイッチング手段のターン・オフを速めた各・派生実施例も可能である。（派生実施例）
【００７４】
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
◆◆◆＊＊＊＊＊＊＊＊＊    最後に以下の事を補足する。  ＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
●１）各実施例あるいはその各派生実施例において、「そのバックゲートとソースを接続した各ＮＭＯＳ」に関してそのバックゲートは「そのソース」ではなく「その回路の最低電位供給手段｛例：電源線Ｖ０又はＶ（−１）｝」に接続しても良い。（派生実施例）
また、各実施例またはその各派生実施例において、「そのバックゲートとソースを接続した各ＰＭＯＳ」に関してそのバックゲートは「そのソース」ではなく「その回路の最高電位供給手段｛例：電源線Ｖ（ｎ−１）又はＶｎ｝」に接続しても良い。（派生実施例）
●２）各実施例あるいはその各派生実施例において抵抗１５、２０、２１、２６、２８、６２〜６４、６７等の代わりに「そのゲート・ソース間を直結した接合型ＦＥＴまたはノーマリィ・オン型ＭＯＳ・ＦＥＴ」又は「そのドレイン・ゲート間を接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を抵抗手段として１つずつ使用できる。（派生実施例）
さらに、その回路動作に支障が無ければ、各実施例あるいはその各派生実施例においてその各抵抗の代わりに定電流ダイオード、「定電流ダイオード２つを逆向きに直列接続したもの」、カレント・ミラー回路、又は、２端子の定電流手段を抵抗手段として１つずつ使用できる。ただし、定電流ダイオード、定電流手段などを使う場合は分圧比に注意する。（派生実施例）
●３）各実施例あるいはその各派生実施例において、各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バック・ゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。（派生実施例）
●４）各実施例あるいはその各派生実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）」で１つずつ置き換え、電圧方向または電圧極性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」も当然可能である。この対称的な関係に有る実施例は請求項２記載の「同期ラッチング機能を持つ多値論理手段」に対応する。但し、その場合、それは正論理に対する負論理に対応するので、その多値論理機能が元の回路と同じ場合も有るし、違う場合も有る。
【００７５】
●５）本発明の追加効果として、多値論理手段・単位で同期ラッチングできるので、その全体回路の組み方に柔軟性が有って、全体の回路構成の選択肢が増えて便利になる。
●６）蛇足ながら『Ｂｅｙｏｎｄ  ＣＭＯＳ』ということで、量子素子など各種の新素子が提案されて来たが、☆☆☆ＣＭＯＳも進化する！！！  ☆☆☆ＣＭＯＳは３次元ＩＣ、多値、新概念コンピューターに向かって進化する！！！
→→図３中のトランジスタ３、５又は「トランジスタ３、５、２２〜２５（とダイオード３６）の組合せ」。
【特許文献１０】特開２００６−２５２７４２号（双方向性スイッチング手段、多値バッファー手段、多値記憶手段。）
【特許文献１１】特開２００７−０３５２３３号（多値デコーディング手段、多値情報処理手段など。）●７）図６〜図７に示す各多値論理手段は、その双方向性スイッチング手段の一端を電源線Ｖｍ又はＩＶｍから切り離せば、多値トランスファー・ゲート手段として利用することができる。  なお、これらの絶縁スイッチは「後述する特許文献２８〜３５の絶縁給電手段」と共に「直列接続した複数のバッテリーの各電圧を検出する電圧検出手段」に応用されている様である。
【特許文献１２】特開平６−１９６９９１号（完全絶縁型スイッチング手段）
【特許文献８】特許第３，４２３，７８０号（完全絶縁型スイッチング手段）
【特許文献９】特許第３，３２１，２０３号（条件付き絶縁型スイッチング手段）
【特許文献１３】特許第３，３２１，２１８号（条件付き絶縁型スイッチング手段）
【特許文献１４】特許第３，３３３，６４３号（条件付き絶縁型スイッチング手段）
【特許文献１５】特許第３，５５３，６６６号（条件付き絶縁型スイッチング手段）
【特許文献１６】特開平９−２５２５８２号（条件付き絶縁型スイッチング手段）
【特許文献１７】特開平１１−１６４５４６号（条件付き絶縁型スイッチング手段）
【００７６】
◆◆◆＊＊＊＊＊＊＊＊＊＊＊    電源の課題を解決    ＊＊＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●８）電位モード（又は電圧モード）の多値論理回路では各・直流電圧供給が大きな課題（参照：非特許文献９）であるが、以下の通り、既にＤＣ−ＤＣコンバーター回路などに関する技術が有る。さらに精密な定電圧制御が必要ならば「定電圧制御されたＤＣ−ＤＣコンバーター回路」等の後段に３端子レギュレーター等の定電圧手段を接続すれば良い。
【特許文献１８】特許第２，７１７，９６３号☆ａ）シュミット・トリガー回路を使用した間欠発振制御による定電圧制御。☆ｂ）自己発振式ＤＣ−ＤＣコンバーター回路（非共振型）とシュミット・トリガー回路を組み合せる点が「この発明以前のヒステリシス制御（参照：下記・非特許文献１５）」と全く違う点である。☆ｃ）シュミット・トリガー回路が引き起こす「異常発振、異常過熱および異常な電力損失の増大」を防ぐ工夫が為されている。☆ｄ）出願日：１９８７年５月１９日、優先日：１９８６年６月２５日、同年８月２５日。
【００７７】
【特許文献１９】特許第３，１８７，４７０号☆ａ）複合共振型ＤＣ−ＤＣコンバーター回路（完全・電流ゼロ・スイッチング、オン・オフ切換え時のスイッチング損失ゼロ）。☆ｂ）普通、共振電流は電流ゼロを中心に減衰振動するので、その共振電流が極小値または極大値でゼロになることは有り得ない。しかし、本発明者は「直列共振回路、並列共振回路および双方向性定電圧手段の組合せが持つ独特な作用効果（＝その共振電流が極小値または極大値でゼロになる様に設定できること。独特なフィルター・スイッチング効果の様なものが働いている様である。）」を実験しながら検討・考察して発見した。☆ｃ）特許公報に記載の回路定数と使用部品などは「有り合わせの部品を用いたので、ベストな選択ではない」が、第三者はその回路動作を検証し易い。☆ｄ）下記・非特許文献１３、１４もこの発明技術の確かさと有用性を裏付ける。☆ｅ）出願日：１９９１年６月１日、優先日：１９９０年６月１日。
【００７８】
【特許文献２０】特許第３，１８７，４１１号（共振型ＤＣ−ＤＣコンバーター回路）［下記・特許文献２１特許技術を改良した自己発振式、駆動用変圧器と出力用変圧器の共通化による駆動電力の節約、部品点数の削減］
【特許文献２１】特許第３，３３３，５０４号（同上）［自己発振式、双方向性定電圧手段（例：逆並列接続ダイオード。）を用いた簡単な駆動手段、共振電圧の一定化など］
【特許文献２２】特許第３，４７７，１３６号☆ａ）シュミット・トリガー回路を用いた間欠発振制御による定電圧制御。☆ｂ）共振型・自己発振式ＤＣ−ＤＣコンバーター回路とシュミット・トリガー回路を組み合わせる点が「この発明以前のヒステリシス制御（参照：下記・非特許文献１５）」と全く違う点である。☆ｃ）このため、共振動作による一定のスイッチング周波数となるので、その共振周期とその間欠周期は互いに独立している。☆ｄ）電流ゼロ・スイッチングがもたらす効用により上記・特許文献１８の発明技術において必要な工夫・構成手段を必要とせず、回路構成や入出力電圧関係の自由度が高い。☆ｅ）特許文献１９の原出願の分割出願。
【００７９】
【特許文献２３】特許第３，４９４，３０３号（共振型ＤＣ−ＤＣコンバーター回路）［少ない巻線数］
【特許文献２４】特許第３，５２１，０５５号（同上）［制御手段の削減］
【特許文献２５】特許第３，６４５，２７４号（同上）［特許文献２０特許技術の共振型ＤＣ−ＤＣコンバーター回路において発振起動のアシスト］
【特許文献２６】特許第３，７３０，３５４号（非可制御スイッチング手段＝トランジスタ式ダイオード手段）［順電圧の大きさを低減、電力損失の低減］
【特許文献２７】特開平９−５１６７７号（共振型ＤＣ−ＤＣコンバーター回路）［少ない巻線数］｛最優先日：１９９４年１０月１７日、見なし取下｝［多くの実施例を開示］。この主回路は特許文献１９特許技術の主回路を簡単化したものだが、この主回路と下記・非特許文献１３技術の主回路は同一である。
【００８０】
【非特許文献１３】Ｊ．Ｇ．Ｈａｙｅｓ，ｅｔ  ａｌ．：“Ｆｕｌｌ−Ｂｒｉｄｇｅ，Ｓｅｒｉｅｓ−Ｒｅｓｏｎａｎｔ  Ｃｏｎｖｅｒｔｅｒ  Ｓｕｐｐｌｙｉｎｇ  ｔｈｅ  ＳＡＥ  Ｊ−１７７３  Ｅｌｅｃｔｒｉｃ  Ｖｅｈｉｃｌｅ  Ｉｎｄｕｃｔｉｖｅ  Ｃｈａｒｇｉｎｇ  Ｉｎｔｅｒｆａｃｅ”，ＰＥＳＣ’９６  Ｒｅｃｏｒｄ，１９１３（１９９６）。  ［上記・特許文献１９の複合共振型ＤＣ−ＤＣコンバーター回路の技術などを応用したと考えられる電気自動車用蓄電池の急速充電器］。
【非特許文献１４】『電気学会技術報告  第６８７号  電力変換器の高性能スイッチング技術』、ｐ．４６の図４．１４の［電流複共振を使用したＤＣ−ＤＣコンバータ］。著者：電力変換器の高性能スイッチング技術調査専門委員会、（社）電気学会が１９９８年８月２５日に発行。  ［上記・非特許文献１３の回路技術の紹介］。
【非特許文献１５】『日経エレクトロニクス６月１５日号（２００９年）、第１００６号』、ｐ．７８〜ｐ．８６の『アナログ強化塾  第６回  高速が特徴のヒステリシス制御  電源制御方式の主役に躍り出る』、執筆：山下勝己、日経ＢＰ社が２００９年６月１５日発行。
【００８１】
また、各・直流電圧供給にチャージ・ポンプ回路などを使うことも考えられる。
【特許文献２８】特許第３，６５７，６２３号（チャージ・ポンプ回路）
【特許文献２９】特開平６−２２５５１８号（コンデンサを用いた絶縁給電手段とコイルを用いた絶縁給電手段）｛見なし取下｝
【特許文献３０】特開平８−２３６７１号（直列共振回路を用いた絶縁給電手段）｛見なし取下｝
【特許文献３１】特開平９−９８５６７号（直列共振回路を用いた絶縁給電手段）｛自発取下｝
【特許文献３２】特開平９−１８２４１４号（コンデンサを用いた降圧回路）｛見なし取下｝
【特許文献３３】特開平１０−１６４８２６号（コンデンサを用いた降圧回路）｛見なし取下｝
【特許文献３４】特開平１１−１６４５４６号（コンデンサを用いた降圧回路）｛見なし取下｝
【特許文献３５】特開２０００−６０１１２号（コンデンサを用いた降圧回路）｛見なし取下｝
【００８２】
◆◆◆＊＊＊＊    新・多値論理『フージ（Ｈｏｏｊｉ）代数』の説明  ＊＊＊＊◆◆◆
＊＊＊
●９）本発明の基になった電位モード（又は電圧モード）多値論理回路は『本発明者が独自に考え出した全く新しい世界初の新・多値論理』を具体化・実現化したものである。しかし、その新・多値論理に名前が無いと何かと不便なので、『フージ（Ｈｏｏｊｉ）代数』と名付けることにする。
そう名付けた理由は「本発明者は日本人なので、日本の象徴である富士山に因（ちな）んでいること」、「ブール代数（Ｂｏｏｌｅａｎ  ａｌｇｅｂｒａ）の『ブール』に少し語路（ごろ）合わせしていること」及び「その能力、可能性、実用性、展開拡張性、将来性など、いずれを取っても、ｈｕｇｅ｛＝度外（どはず）れて大きい、途方も無く大きい、巨大な。｝であると本発明者は強く判断しているので、英語のｈｕｇｅ（ヒュージ）に語路合わせしていること」である。
【００８３】
その様に判断した理由は以下の通り新・多値論理『フージ代数』には「これまでの多値論理には無い有利な独特の効果」がいくつも有る、からである。
◆ａ）前段の２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号０１０８］
◆ｂ）後段の２値回路との接続性も極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号０１０９］
◆ｃ）本発明で述べた通り多値論理回路内の信号伝達途中においても２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号００３１］
◆ｄ）このため、従来の多値回路と違ってわさわざ２値に変換しなくても多値ハザードを本発明の様に除去できること。
◆ｅ）２値回路の様にワイヤードＯＲ回路が成り立つ為、その回路構成の簡単化に際して非常に有利なこと。［段落番号０１０３〜０１０５］
◆ｆ）２値・ブール代数の（非反転論理、）ＡＮＤ論理、ＯＲ論理、ＮＯＴ論理、ＮＡＮＤ論理、ＮＯＲ論理を包含し、互換性が有ること。［段落番号００９０］
◆ｇ）多値数Ｎに関係無く、すべての多値論理関数を１種類の多値論理（完全系）で表現できること。  ⇒⇒  完全性、それも『完全』。［段落番号００９２〜０１０２］
◆ｈ）多値数Ｎの変更が極めて容易なこと。［段落番号００９１］
◆ｉ）多値数Ｎに全く影響されずに回路の「ユニット化あるいはモジュール化」がとても容易なこと。［段落番号００８８〜００８９］
◆ｊ）複数の論理変数「…、ｘ、ｙ、ｚ、…」とその論理関数ｆ（…、ｘ、ｙ、ｚ、…）の各多値数Ｎ（≧２）が互いに全く異なっていても、全く問題無く柔軟に対応できる対応柔軟性が有ること。［段落番号０１０７］
◆ｋ）『完全』回路の（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが可能なこと。［段落番号０１０３〜０１０６］
【００８４】
なお、「前段の２値回路との接続性」も「その多値論理回路内の信号伝達途中における２値回路との接続性」も「後段の２値回路との接続性」も極めて良いにもかかわらず、その多値数Ｎに関係無く、全ての多値論理関数を１種類の多値論理（完全系）で表現できること（＝完全性、それも『完全』）等は、新・多値論理『フージ（Ｈｏｏｊｉ）代数』に基づいた多値論理回路（または多値論理手段）の際立った独特な効果・特徴である。これまで、その様な多値論理体系も多値論理回路も無かった。
＊＊＊
そんな訳で、「新・多値論理『フージ代数』は『ブール代数をこれまでで一番忠実に・正統的に多値へ展開・拡張したもの』であり」、「その能力、可能性、実用性、展開拡張性、将来性など、いずれを取ってもｈｕｇｅである」と本発明者は考えている。
＊＊＊
【特許文献１】特開２００４−０３２７０２号（『フージ代数』に基づく多値論理回路。）［出願日：２００３年３月１０日、優先日：２００２年３月１１日、同じく５月７日］、（見なし取下）。
【特許文献２】特開２００５−１９８２２６号（特許文献１特許の拡大再出願。）
【特許文献３】特開２００５−２３６９８５号（特許文献２特許の改良。特許登録。）
【００８５】
◆◆◆＊＊＊＊＊＊    『フージ（Ｈｏｏｊｉ）代数』の双対性    ＊＊＊＊＊＊◆◆◆
＊＊＊
●１０）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『多値数Ｎに関係無く成り立つ双対（そうつい）性』という特徴などについて以下説明する。
『フージ代数』は「２値ブール代数を☆本発明者・流に忠実に多値へ展開・拡張させたもの」なので、当然、その多値（特定値）ＮＯＴ論理、多値（特定値）ＡＮＤ論理および多値（特定値）ＯＲ論理に関して『双対性』が成り立つ。
『ブール代数における双対性』とは「ＮＯＴ論理、ＡＮＤ論理あるいはＯＲ論理で構成された任意の論理関数の恒等式において、その両辺の「１」と「０」を入れ換え、同時にＡＮＤ論理とＯＲ論理を入れ換えても、その恒等式が成り立つこと」である。
図１１は『フージ代数』においても「ブール代数における２重否定の定理、ド・モルガンの定理、双対定理それぞれと同様に対応する各定理」が成り立つことを示している。
＊＊＊
【非特許文献４】『トランジスタ回路入門講座５  ディジタル回路の考え方』、ｐ．２７〜ｐ．３１の『３・３  ブール代数  〔１〕公理  〔２〕定理  〔３〕双対性』、監修：雨宮好文・小柴典居（つねおり）、著者：清水賢資（けんすけ）・曽和将容（まさひろ）、（株）オーム社が昭和５６年５月２０日発行。
【００８６】
先ず先に、ブール代数において既に公知なＯＲ回路、ＡＮＤ回路それぞれの等価回路について説明する。
★★ＯＲ回路の等価回路：
＊２重否定の定理より
「ＡとＢのＯＲ論理」＝Ａ＋Ｂ
＝「（Ａ＋Ｂ）の２重否定」
＊ド・モルガン定理のより
「（Ａ＋Ｂ）の２重否定」＝「（Ａの否定）・（Ｂの否定）の否定」
＝「（Ａの否定）と（Ｂの否定）のＡＮＤ論理の否定」
＊従って、
「ＡとＢのＯＲ論理」＝「（Ａの否定）と（Ｂの否定）のＡＮＤ論理の否定」  ……
…  …  …  …  …  …  …    …  …  …  …  …  …  …  …  …  …  式（１）
★★ＡＮＤ回路の等価回路：
＊２重否定の定理より
「ＡとＢのＡＮＤ論理」＝Ａ・Ｂ
＝「Ａ・Ｂの２重否定」
＊ド・モルガン定理のより
「Ａ・Ｂの２重否定」＝「｛（Ａの否定）＋（Ｂの否定）｝の否定」
＝「（Ａの否定）と（Ｂの否定）のＯＲ論理の否定」
＊従って、
「ＡとＢのＡＮＤ論理」＝「（Ａの否定）と（Ｂの否定）のＯＲ論理の否定」  ……
…  …  …  …  …  …  …    …  …  …  …  …  …  …  …  …  …  式（２）
★◆★ブール代数における双対性；
式（１）と式（２）は自分の両辺の「１」と「０」を入れ換え、同時にＡＮＤ論理とＯＲ論理を入れ換えると、互いに相手の恒等式に成り、双対が成り立つ。
【００８７】
★◆★新・多値論理［フージ（Ｈｏｏｊｉ）代数における双対性：
次に、図１１の多値論理回路に基づいて『新・多値論理［フージ（Ｈｏｏｊｉ）代数］において多値数Ｎに関係無く、双対（そうつい）性が成り立つこと』等について説明する。
ただし、ｍ＝入力用特定整数＝出力用特定整数、ｖｍは「特定整数ｍに対応する電位」、ｖＣｍ（≠ｖｍ）は「特定整数ｍ以外の整数に対応する電位」又は「どの整数とも対応しない、独立した追加電位」、すなわち、「多値のＡＮＤ、ＯＲ、ＮＯＴの各回路がその入力数値が特定整数ｍであると判別することが無い電位なら何でも良い電位」である。
また、「ＮＯＴ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＮＯＴ回路を、「ＡＮＤ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＡＮＤ回路を、「ＯＲ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＯＲ回路を、それぞれ意味する。
念の為述べておくと、多値｛特定値（＝特定整数）｝ＮＯＴ論理、多値（特定値）ＡＮＤ論理、多値（特定値）ＯＲ論理の各定義は以下の通りである。
◆多値ＮＯＴ論理；その入力数値が特定整数ｍと等しいとき「その出力を開放し」、そうでなければ特定整数ｍを出力する。
◆多値ＡＮＤ論理；そのすべての入力数値が特定整数ｍと等しいとき特定整数ｍを出力し、そうでなければ「その出力を開放する」。
◆多値ＯＲ論理；その少なくとも１つの入力数値が特定整数ｍと等しいとき特定整数ｍを出力し、そうでなければ「その出力を開放する」。
図１１（ａ）の多値ＯＲ（ｍ）回路の等価回路では「入力論理変数ｘ、ｙの少なくとも１つが整数ｍのとき論理関数ｆ（ｘ、ｙ）は特定整数ｍを出力する一方、そうでなければその出力を開放する」ことが分かる。しかも、ｍの値はマイナス整数からプラス整数までの自由な値である。
一方、図１１（ｂ）の多値ＡＮＤ（ｍ）回路の等価回路では「入力論理変数ｘ、ｙのすべてが整数ｍのとき論理関数ｆ（ｘ、ｙ）は特定整数ｍを出力する一方、そうでなければその出力を開放する」ことが分かる。こちらもｍの値はマイナス整数からプラス整数までの自由な値である。
しかも、後述（段落番号００９１）する（１２）項の通り多値数Ｎの変更が極めて容易なので、『新・多値論理［フージ代数］では多値数Ｎに関係無く、少なくとも２重否定の定理、ド・モルガン定理、双対定理が成り立つ』ことが分かる。
【００８８】
◆◆◆＊＊＊＊＊  多値数Ｎに影響されない、特定整数の変更容易性  ＊＊＊＊＊◆◆◆
＊＊＊
●１１）『フージ代数』に基づいた多値論理回路が持つ、多値数Ｎに全く影響されない『［特定整数ｍの変更容易性］と［極めて容易な回路のユニット化またはモジュール化（独特な効果）］』という２つの特徴について以下説明する。
◆下記・特許文献１、２、３の各特許公報に開示されたＥＱＵＡＬ（または判定）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路の各実施例とその派生実施例などの場合、その出力スイッチ部が双方向性のとき特定整数ｍは（ｎ−２）≧ｍ≧１になっているが、別に「ｍ＝ｎ−１」又は「ｍ＝０」であっても回路動作的にも論理動作的にも全く問題は無く、特定整数ｍの値を（ｎ−１）≧ｍ≧０の範囲で自由に設定できる。ただ、接続する電位供給手段（例：電源線など）を変更するだけである。
ただし、ｍ＝ｎ−１の場合、電位ｖ（ｎ−１）の上に電位ｖｎを供給する電源線Ｖｎが必要になったり、あるいは、「プラス側のしきい値電位に基づいて判別する」という余分な機能や構成部分が有ったり、等するだけである。
そして、ｍ＝０の場合、電位ｖ０の下に電位ｖ（−１）を供給する電源線Ｖ（−１）が必要になったり、あるいは、「マイナス側のしきい値電位に基づいて判別する」という余分な機能や構成部分が有ったり、等するだけである。
しかも、特定整数ｍはマイナス整数からプラス整数まで（例：符号対称表現の場合。）自由な値を取っても構わない。いずれにしても、「接続する電位供給手段（例：電源線など）」を変更するだけで特定整数ｍの値を自由に変更できる。
このため、同じ多値論理・同士なら特定整数ｍの違いを考慮する必要が無く、同じ回路構成のままで良いので、多値論理の種類ごとに回路の「ユニット化またはモジュール化」が可能になる。                                                （  独特な効果  ）
☆☆回路の具体例：図１６の多値ＡＮＤ回路と図１７の多値ＮＯＴ｛又はＮＥＶＥＮ（ニーブン又はネーブン）｝回路。
【特許文献１】特開２００４−０３２７０２号（新・多値論理『フージ代数』に基づく多値論理回路）
【特許文献２】特開２００５−１９８２２６号（同上）
【特許文献３】特開２００５−２３６９８５号（同上）
【００８９】
◆また、同じく「ＯＶＥＲ回路、ＵＮＤＥＲ回路、ＮＯＶＥＲ（ノウバー）回路、ＮＵＮＤＥＲ（ナンダー）回路」、前述（段落番号００４８〜００４９）の「ＩＮ回路、ＯＵＴ回路、ＮＩＮ（ニン）回路、ＮＯＵＴ（ナウト）回路」の場合でも、その限定された「１つ又は２つの入力用特定整数」の設定範囲内でその整数を自由に設定できる。ただ、接続する電位供給手段（例：電源線など）を同様に変更するだけである。
こちらでも、同じ多値論理・同士なら各特定整数ｍの違いを考慮する必要が無く、同じ回路構成のままで良いので、多値論理の種類ごとに回路の「ユニット化またはモジュール化」が可能になる。                                            （  独特な効果  ）
◆しかも、いずれの場合も後述（段落番号００９１）する通り『多値数Ｎの変更が極めて容易である』という特徴が有るので、『特定整数の変更容易性』も『極めて容易な回路の［ユニット化またはモジュール化］』もその多値数Ｎに全く影響されない。
【００９０】
◆◆◆＊＊＊＊＊＊＊＊  ブール代数を包含する『フージ代数』  ＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１２）新・多値論理『フージ（Ｈｏｏｊｉ）代数』が２値論理のブール代数を包含し、互換性が有ることについて以下説明する。
新・多値論理『フージ代数』は本発明者のやり方で２値論理のブール代数を忠実に多値へ展開・拡張したもので、ブール代数を完全に包含し、ブール代数と互換性が有る。
例えば、特定値が１である多値特定値ＥＱＵＡＬ｛又はＥＶＥＮ（イーブン）又は非反転｝回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ｛又はＮＥＶＥＮ（ニーブン）｝回路、ＮＡＮＤ回路、ＮＯＲ回路の各出力端子を抵抗で電源線Ｖ０の電位ｖ０にプル・ダウンして、各入力数値を「１」と「０」に限定すれば、これら多値論理回路は２値・正論理のバッファー（又は非反転）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路と全く同じ論理動作をし、互換性が有る。
そして、特定値が０である多値特定値ＥＱＵＡＬ｛又はＥＶＥＮ（イーブン）又は非反転｝回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ｛又はＮＥＶＥＮ（ニーブン）｝回路、ＮＡＮＤ回路、ＮＯＲ回路の各出力端子を抵抗で電源線Ｖ１の電位ｖ１にプル・アップして、各入力数値を「１」と「０」に限定すれば、これらの多値論理回路は２値・負論理のバッファー（又は非反転）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路と全く同じ論理動作をし、互換性が有る。
一方、「ＡＮＤ回路（＝Ｍｉｎ回路）、ＯＲ回路（＝Ｍａｘ回路）、反転（ｃｏｍｐｌｅｍｅｎｔ）回路、リテラル（ｌｉｔｅｒａｌ）回路およびサイクリング（ｃｙｃｌｉｎｇ）回路」で構成される、ブール代数を多値へ展開・拡張した筈の従来の多値論理回路（ウカシェヴィッチ型）の場合、２値ＮＯＴ回路を多値へ展開・拡張した「反転回路、リテラル回路およびサイクリング回路」に関して、どの多値回路もブール代数の２値ＮＯＴ回路を包含せず、全く互換性が無い。
従って、その従来の多値ＮＡＮＤ回路、多値ＮＯＲ回路についても、当然の事ながら、同様にブール代数の２値ＮＡＮＤ回路、２値ＮＯＲ回路を包含せず、全く互換性が無い。
★参  考：非特許文献３のｐ．１８〜ｐ．２０。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【００９１】
◆◆◆＊＊＊＊＊＊＊＊＊＊＊  多値数Ｎの変更容易性  ＊＊＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１３）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『多値数Ｎの変更が極めて容易である』という独特な効果・特徴について：
前述（段落番号００８８〜００８９）の通り特定整数ｍの変更が極めて容易な為、多値数Ｎの変更も極めて容易である。
例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路などの基本・多値論理回路を使って４値で合成・多値論理回路を組んでいた時に５値に変更したければ、電位供給手段（例：電源と電源線。）を１つ追加し、「その入力用特定整数あるいは出力用特定整数を『５』等に設定した（つまり、接続する電源線などを決めた）、必要な各種の『基本・多値論理回路または多値論理回路ユニットまたは多値論理回路モジュール』を追加し、必要な結線をする」だけで、その多値数Ｎを極めて容易に変更することができる。
つまり、「多値数Ｎの小さい合成・多値論理回路」をそのまま土台にして「多値数Ｎの大きい合成・多値論理回路」を構成することができる。
＊＊＊
一方、従来技術として「ブール代数を多値へ展開・拡張した筈のウカシェヴィッチ等の多値論理」に基づく多値論理回路の場合、前述（１つ前の段落。）の通り２値ＮＯＴ回路を多値へ展開・拡張した「反転回路、リテラル回路およびサイクリング回路」に関して、どの多値論理回路も２値ＮＯＴ回路を包含せず、全く互換性が無いだけでなく、その多値数Ｎの異なる同種の基本・多値論理回路・同士でも包含が成り立たず、全く互換性が無い。
例えば、「３値の反転回路と４値の反転回路」、「３値のリテラル回路と４値のリテラル回路」、「３値のサイクリング回路と４値のサイクリング回路」。他の多値数同士でも同様。
この為、これらの基本・多値論理回路に関して「多値数の小さい基本・多値論理回路」をそのまま土台にして「多値数の大きい基本・多値論理回路」を構成することができないし、当然、これらの基本・多値論理回路を応用した多値ＮＡＮＤ回路、多値ＮＯＲ回路についても同じ様な事が言える。
その結果、「これらの基本・多値論理回路を１つでも用いた合成・多値論理回路」をそのまま土台にして「これより多値数の大きい合成・多値論理回路」を構成することができないので、多値数Ｎの変更が極めて難しい。１から組み直す必要が有る。
【００９２】
◆◆◆＊＊＊＊＊＊＊＊  『フージ代数』の完全性それも完全  ＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１４）新・多値論理『フージ（Ｈｏｏｊｉ）代数』における『多値数Ｎに全く影響されない、１種類の多値論理回路による完全性、それも［完全］』という独特な効果・特徴について以下説明する。
前述（段落番号００８７）した『多値数Ｎに関係無く成り立つ双対（そうつい）性』等により『多値ＮＡＮＤ論理か多値ＮＯＲ論理どちらか１種類の多値論理を［単独で］又は［複数個組み合わせることにより］その多値数Ｎに関係無くすべての多値論理関数を実現することができる完全性、それも［完全］』という効果・特徴が『フージ代数』に有る。
【非特許文献５】『よくわかるディジタル電子回路』、ｐ．９の１４行目〜ｐ．１０の１行目の『完全系』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献２】『論理回路入門』、ｐ．３１の『（８）完全系』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、ｐ．１６〜ｐ．１７の『完全性、完全系、完全』に関する記載内容。著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【００９３】
図１２の合成・多値論理回路に基づいて「電子回路工学的に分かり易く」、その『完全（性）』について以下説明する。
◆なお、多値数Ｎ＝１０（１０進法）で、各・特定整数ｍ（＝入力用特定整数＝出力用特定整数）と各・電源線電位（例：ｖ０〜ｖ９、ｖＣ０〜ｖＣ９、ｖＣ０≠ｖ０、………、ｖＣ９≠ｖ９）に関しては具体的に始めから各整数ｍ（＝０、１、２、……、８、９）を書き込んでいるが、それぞれの定義は前述（段落番号００８５前半）の通りである。
◆また、２値論理回路の場合と同様に「多値ＮＡＮＤ回路の全・入力端子を接続して１つの入力端子にまとめたり」あるいは「多値ＮＡＮＤ回路の１つの入力端子を残して他の入力端子すべてをそのＮＡＮＤ回路の入力用特定電位ｖｍ（＝その入力用特定整数ｍに対応する電源電位）の電源線等に接続したり」すれば、その多値ＮＡＮＤ回路は「多値ＮＯＴ回路」になる。
★参考：特開２００５−２３６９８５号・図１１の多値（特定値）ＮＡＮＤ回路（３入力）。
◆さらに、多値ＮＡＮＤ回路の出力端子をそのＮＡＮＤ回路の入力用特定電位（＝出力用特定電位）ｖｍ以外の電源電位ｖＣｍ（≠ｖｍ）に抵抗等でプル・アップ又はプル・ダウンし、その出力端子の後段に上記「多値ＮＯＴ回路」を接続すれば、その多値ＮＡＮＤ回路は多値ＡＮＤ回路になる。
◆あるいは、２値論理回路の場合と同様に、「多値ＮＯＲ回路の全・入力端子を接続して１つの入力端子にまとめたり」あるいは「多値ＮＯＲ回路の１つの入力端子を残して他の入力端子すべてをそのＮＯＲ回路の入力用特定電位ｖｍ以外の電源電位ｖＣｍ（≠ｖｍ）の電源線などに接続したり」すれば、その多値ＮＯＲ回路は「多値ＮＯＴ回路」になる。
★参考：特開２００５−２３６９８５号・図１３の多値（特定値）ＮＯＲ回路。
◆それから、多値ＮＯＲ回路の出力端子をそのＮＯＲ回路の入力用特定電位（＝出力用特定電位）ｖｍ以外の電源電位ｖＣｍ（≠ｖｍ）に抵抗でプル・アップ又はプル・ダウンし、その出力端子の後段に上記「多値ＮＯＴ回路」を接続すれば、その多値ＮＯＲ回路は多値ＯＲ回路になる。
◆しかも、前述（図１１と段落番号００８７）の通り「新・多値論理『フージ代数』の双対性」という特徴により多値ＯＲ回路から多値ＡＮＤ回路などを構成したり、または、多値ＯＲ回路から多値ＡＮＤ回路などを構成したり、することができる。
このため、多値ＮＯＲ回路１種類から多値ＯＲ回路、多値ＡＮＤ回路、多値ＮＯＴ回路、多値ＮＡＮＤ回路を構成したり、多値ＮＡＮＤ回路１種類から多値ＯＲ回路、多値ＡＮＤ回路、多値ＮＯＴ回路、多値ＮＯＲ回路を構成したり、することができる。
その結果、前述（段落番号００８８）の「多値数Ｎに全く影響されない、特定整数ｍの変更の容易性」という特徴も有って、新・多値論理『フージ代数』に基づく「多値ＮＡＮＤ回路か多値ＮＯＲ回路」のどちらか１種類の基本・多値論理回路だけで図１２の合成・多値論理回路を構成できることが分かる。
【００９４】
そして、図１２の合成・多値論理回路は「図１３に示す多値論理関数ｆ（ｘ、ｙ）の真理値表で表現されるすべての多値論理関数」を実現・具体化できる回路である。ただし、図１３は分かり易く説明する為にかなり省略・簡略化されている。
図１３に示すｆ（ｘ、ｙ）の真理値表はその数値パターンの書換えによって、つまり、各・升（ます）目の数値を書き換えることによって、１０進法・２（多値）論理変数ｘ、ｙの全・多値論理関数（全部で１０の１００乗・種類有る。）を表現することができる。
なぜなら、１つの升（ます）目が取り得る数値は整数「０〜９」の１０通りで、しかも、升目の総数は全部で１００個有るので、升目１００個が取り得る数値パターンは全部で、（１０通り）×（１０通り）×…………  ≪≪１００個の（１０通り）同士の積≫≫  …………×（１０通り）×（１０通り）＝１０の１００乗・種類になる、からである。
そのうえ、図１３に示すｆ（ｘ、ｙ）の真理値表において、その「多値数Ｎ」と「論理変数ｘ、ｙの各・論理変数範囲」の変更によってＮ進法・２論理変数の全・多値論理関数を表現できる。例えばＮ＝７の７進法で、６≧ｘ≧０、６≧ｙ≧０。この場合、図１３中のｘ横方向の升目は全部で７つ、ｙ縦方向の升目も全部で７つ、従って、升目の総数は４９個になり、その数値パターンは全部で（７の４９乗）種類になる。
【特許文献５】特開２００７−０３５２３３号、その（段落番号００３０〜００３１）に多値論理関数の種類数に関する説明。
【００９５】
ところで、後述｛段落番号［０１００］中の◆ニ）項。｝する通り「入力論理変数ｘ、ｙの組合せは２入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｘ、ｙ、ｚの組合せは３入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｗ、ｘ、ｙ、ｚの組合せは４入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｖ、ｗ、ｘ、ｙ、ｚの組合せは５入力の多値ＡＮＤ回路などで表現することができる」という具合に、その入力論理変数の個数に応じてその多値ＡＮＤ回路の入力数を増減させることによってその個数の増減に対応することができる。
ただし、その入力論理変数の個数の増減に応じて（その真理値表の書き方が変わり、）「これらに対応する真理値表の升目の総数」も増減するが、それは「多値数Ｎの増減に応じてその真理値表の升目の総数・増減に対応する」のと全く同じ様な対応の仕方で良い。
そんな訳で、もし図１２の合成・多値論理回路が「図１３に示す論理関数ｆ（ｘ、ｙ）の真理値表が表現する、Ｎ進法・２論理変数ｘ、ｙの全・多値論理関数」を実現・具体化できることを証明できれば、その論理変数の個数に関係無く、新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『完全性』、それも『完全』が証明されることになる。
【００９６】
図１２の合成・多値論理回路は「すべての、２論理変数の多値論理関数を実現できる回路」の１構成例で、その大部分の構成手段は点線で示されていて、具体的に図示されていないが下記の様に有る。
但し、「ＮＯＴ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＮＯＴ回路を、「ＡＮＤ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＡＮＤ回路を、「ＯＲ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＯＲ回路を、それぞれ意味し、図１２中では各特定整数ｍに具体的な数値ｍ（＝０、１、２、……、８、９）を書き込んでいる。
図１２中、多値「ＯＲ（０）＝０」回路と多値「ＯＲ（９）＝９」回路の間にはふつう多値「ＯＲ（１）＝１」回路〜多値「ＯＲ（８）＝８」回路の８回路が有り、多値「ＡＮＤ（０）＝０」回路グループと多値「ＡＮＤ（９）＝９」回路グループの間にはふつう多値「ＡＮＤ（１）＝１」回路グループ〜多値「ＡＮＤ（８）＝８」回路グループの８回路グループが有る。各多値「ＡＮＤ（…）＝…」回路グループには、そのグループに対応する多値「ＮＯＴ（…）＝…」回路が必要な数だけ接続されている。
また、再度確認しておくと、多値「ＯＲ（ｍ）＝ｍ」回路、多値「ＡＮＤ（ｍ）＝ｍ」回路および多値「ＮＯＴ（ｍ）＝ｍ」回路の各動作は次の通りである。
◆多値「ＯＲ（ｍ）＝ｍ」回路：複数個の入力数値のうち少なくとも１つが特定整数ｍのとき特定整数ｍを出力する一方、そうでないときその出力を開放する。
◆多値「ＡＮＤ（ｍ）＝ｍ」回路：複数個の入力数値すべてが特定整数ｍのとき特定整数ｍを出力する一方、そうでないときその出力を開放する。
◆多値「ＮＯＴ（ｍ）＝ｍ」回路：１つの入力数値が特定整数ｍのときその出力を開放する一方、そうでないとき特定整数ｍを出力する。
【００９７】
■■  回路と機能の大まかな説明  ■■
図１２中では各特定整数ｍに具体的な整数値ｍ（＝０、１、２、……、８、９）を書き込んでいるが、各回路の機能は以下の通りである。
◆多値「ＯＲ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。全部で１０回路。）は図１３に示すｆ（ｘ、ｙ）の真理値表に記載された各整数ｍ＝０、１、……、８、９を出力する。
ただし、多値「ＯＲ（ｍ）＝ｍ」回路の個数と「図１３に示すｆ（ｘ、ｙ）の真理値表に記載されている整数の種類数」は同じである。このため、もし、９種類の整数しか記載されていなければ、その記載されていない整数を除く、残り９個の整数に対応する９回路しかない。８種類なら８回路しかない。以下同様である。
◆同じ多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループ（図面・横方向に広がるグループ。全部で１０グループ。）に属する多値「ＯＲ（ｍ）＝ｍ」回路と多値「ＡＮＤ（ｍ）＝ｍ」回路の両ｍの値は同一である。
ただし、当然の事ながら、このグループ数と多値「ＯＲ（ｍ）＝ｍ」回路の総数は同じである。
◆多値「ＡＮＤ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。）は「図１３・真理値表が示す各関係の通りに」ｆ（ｘ、ｙ）の各値とｘ、ｙの各値を結び付ける。
このため、その論理変数の個数と各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子の数は同じである。
また、各・多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループに属する「ＡＮＤ（ｍ）＝ｍ」回路の個数は、図１３に示すｆ（ｘ、ｙ）の真理値表において「その回路グループ固有の整数の値ｍ」を書き込んだ升目の数と同じである。
◆多値「ＮＯＴ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。）はｘ、ｙの各値を判別する。
ただし、ｆ（ｘ、ｙ）の値とｘの値が同じｍ値の場合、多値「ＡＮＤ（ｍ）＝ｍ」回路が直接そのｘの値を判別し、ｆ（ｘ、ｙ）の値とｙの値が同じｍ値の場合、多値「ＡＮＤ（ｍ）＝ｍ」回路が直接そのｙの値を判別する。
◆  多値「ＡＮＤ（ｍ）＝ｍ」回路と多値「ＯＲ（ｍ）＝ｍ」回路の各間に１つずつ接続されたプル・アップ抵抗またはプル・ダウン抵抗は前者の出力信号を後者の入力信号とする為にマッチング（整合）させる。
ただし、ｖＣ０≠ｖ０、ｖＣ１≠ｖ１、ｖＣ２≠ｖ２、……、ｖＣ９≠ｖ９である。
◆多値「ＮＯＴ（ｍ）＝ｍ」回路と多値「ＡＮＤ（ｍ）＝ｍ」回路の各間に１つずつ接続されたプル・アップ抵抗またはプル・ダウン抵抗は前者の出力信号を後者の入力信号とする為にマッチング（整合）させる。
【００９８】
■■  細部の各機能は次の通りである。  ■■
◆１）特定整数ｍ＝０に設定した多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループでは、多値「ＯＲ（０）＝０」回路の入力部は図１３に示すｆ（ｘ、ｙ）の真理値表においてｆ（ｘ、ｙ）＝０を満足する場合すべてを網羅（もうら）する。このため、「ｍ＝０が書き込まれた升目の総数」＝多値「ＯＲ（０）＝０」回路の入力端子の総数（＝多値「ＡＮＤ（０）＝０」回路の総数）となる。
なお、同じ多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループに属する「ＯＲ（ｍ）＝ｍ」と「ＡＮＤ（ｍ）＝ｍ」の両ｍの値は同一である。
また、もし、その真理値表に「ｍ＝０が書き込まれた升目」が全部で２個しか無ければ、多値「ＯＲ（０）＝０」回路の入力端子数も２個である。もし、その「ｍ＝０が書き込まれた升目」が全部で７０個有れば、その入力端子数も７０個である。
◆２）特定整数ｍ＝０に設定した各・多値「ＡＮＤ（０）＝０」回路は「ｆ（ｘ、ｙ）＝０を満足する論理変数ｘ、ｙの値の各・組合せ」を網羅（もうら）する。すなわち、各・多値「ＡＮＤ（０）＝０」回路は「ｍ＝０が書き込まれた升目のｘ値とｙ値の各組合せ」と１対１ずつ対応する。
図１３の真理値表では（５，０）と（８，３）の各組合せが図示されており、ｆ（５，０）＝０とｆ（８，３）＝０である。
従って、各・多値「ＡＮＤ（ｍ）＝ｍ」回路は「ｆ（ｘ、ｙ）＝ｍを満足する論理変数ｘ、ｙの値の各・組合せ」を網羅（もうら）する。
◆３）☆入力端子ｘに接続された各「ＮＯＴ（ｍ）＝ｍ」回路は論理変数ｘ＝ｍ（＝０、１、２、……、８、９）を判別し、☆入力端子ｙに接続された各「ＮＯＴ（ｍ）＝ｍ」回路は論理変数ｙ＝ｍ（＝０、１、２、……、８、９）を判別する。
ただし、判別すべき論理変数ｘの値が多値「ＡＮＤ（ｍ）＝ｍ」回路のｍ値と同じ場合、「ＮＯＴ（ｍ）＝ｍ」回路を使わずに多値「ＡＮＤ（ｍ）＝ｍ」回路が論理変数ｘ＝ｍを直接判別する。
例えば、ｆ（ｘ、ｙ）＝０を満足する論理変数ｘの値が０なら（つまりｆ値＝ｘ値のとき）、「ＮＯＴ（０）＝０」回路は必要無いので、☆入力端子ｘの電位信号はそのまま多値「ＡＮＤ（０）＝０」回路に入力される。
そして、ｆ（ｘ、ｙ）＝０を満足する論理変数ｙの値が０なら（つまりｆ値＝ｙ値のとき）、「ＮＯＴ（０）＝０」回路は必要無いので、☆入力端子ｙの電位信号はそのまま多値「ＡＮＤ（０）＝０」回路に入力される為、両者は図１２中の様に導線で直結される。
→→  ｆ（５，０）＝０のとき☆入力端子ｙは一番下の多値「ＡＮＤ（０）＝０」回路の第２入力端子に直結される。
→→  同様にｆ（７，９）＝９のとき入力端子ｙは一番下の多値「ＡＮＤ（９）＝９」回路の第２入力端子に直結される。
◆４）特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路と各・多値「ＡＮＤ（０）＝０」回路の間に１つずつ接続されたプル・「アップ又はダウン」抵抗は入出力信号のマッチング（整合）を行う。その為に、電位ｖＣ０≠ｖ０である。
◆５）「特定整数ｍ＝０に設定した多値『ＮＯＴ（…）＝…』回路とプル・『アップ又はダウン』抵抗」の各組合せは☆入力端子ｘ、ｙの各電位信号と各・多値「ＡＮＤ（０）＝０」回路の入力部をマッチング（整合）させる。
◆６）以下同様に、「特定整数ｍ＝１〜９」それぞれに設定した各・多値回路グループ（＝多値ＯＲ、ＡＮＤおよびＮＯＴの各回路グループ）においても、それぞれが全く同様な機能を果たす。
【００９９】
以上は１０進法の場合であるが、Ｎ進法の場合なら（升目の値＝０に関しては既に説明が済んでいる為）、ただ上記「特定整数ｍ＝１〜９」が「特定整数ｍ＝１〜（Ｎ−１）」（通常の多値数値表現の場合）又は「特定値ｍ＝−（Ｎ−１）〜−１、１〜（Ｎ−１）」（符号対称表現の場合）等に変わるだけである。
＊＊＊
以上の通り、図１２の合成・多値論理回路は「図１１に示すｆ（ｘ、ｙ）の真理値表が表現する、すべての多値論理関数」を実現化・具体化できるので、新・多値論理『フージ代数』の『完全性』が証明される。しかも、『論理定数入力回路』を使わず、前述（段落番号００９３）の通り１種類の基本・多値論理回路だけでそのすべての多値論理関数を実現化・具体化できるので、新・多値論理『フージ代数』の『完全』が証明される。
★★  基本・多値論理回路１種類だけによる『フージ代数』の『完全』  ★★
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、ｐ．１６〜ｐ．１７の『完全性、完全系、完全』に関する記載内容。著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【０１００】
■■  図１２に示す合成・多値論理回路の構成・個々の説明  ■■
念の為ここから、図１２に示す合成・多値論理回路の構成・個々について図１３に示す「簡略したｆ（ｘ、ｙ）の真理値表」を用いて具体的に説明する。ただし、最大ファン・イン、最大ファン・アウト、電流容量、多値ハザードの問題は無視している。
◆イ）図１３に示すｆ（ｘ、ｙ）の真理値表の各升（ます）目にはふつう「ｆ（ｘ、ｙ）＝０〜９という各・具体的な整数値」が記載されるが、その記載される各・具体的な整数値を特定整数ｍとする各多値「ＯＲ（ｍ）＝ｍ」回路を用意する。
もし、そこに記載されていない具体的な整数が有れば、その記載されていない具体的な整数の多値「ＯＲ（ｍ）＝ｍ」回路、各多値「ＡＮＤ（ｍ）＝ｍ」回路および「この各多値「ＡＮＤ（ｍ）＝ｍ」回路の前段に接続される各多値「ＮＯＴ（…）＝…」回路は不要なので省略できる。
◆ロ）図１３に示すｆ（ｘ、ｙ）の真理値表において、ある１つの升目の整数値、例えば整数ｍ＝０に設定したｆ（ｘ、ｙ）＝０の升目を観ると全部で２つ有る（図示を簡略している為、実際にはもっと多い場合が有る。）ので、多値「ＯＲ（ｍ）＝ｍ」回路において特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路の入力端子数を同数の２個に設定する。
◆ハ）特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路の入力端子数と同じ数だけ、多値「ＡＮＤ（ｍ）＝ｍ」回路において特定整数ｍ＝０に設定した多値「ＡＮＤ（０）＝０」回路を用意する。そして、その多値「ＯＲ（０）＝０」回路の前段にその多値「ＡＮＤ（０）＝０」回路を１つずつ接続する。
◆ニ）このとき、各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子数は論理変数ｘ、ｙの個数２と同じ２であるが、論理変数がｘ、ｙ、ｚの３個有ればその入力端子数は３になり、論理変数がｗ、ｘ、ｙ、ｚの４個有ればその入力端子数は４になり、論理変数がｖ、ｗ、ｘ、ｙ、ｚの５個有ればその入力端子数は５になる。あとは各入力端子に多値「ＮＯＴ（ｍ）＝ｍ」回路を１つずつ接続する等するだけである。
上記ニ）項の通り各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子数は２個である。
◆ホ）特定整数ｍ＝０に設定した各多値「ＡＮＤ（０）＝０」回路の出力端子を電位ｖ０（このときｍ＝０だからｖｍ＝ｖ０。）以外の電位ｖＣ０（このときｍ＝０だからｖＣｍ＝ｖＣ０。）にプル・アップ又はプル・ダウンする。ｖＣ０≠ｖ０（ｖＣｍ≠ｖｍ）。
なお、電位ｖＣｍは「その特定整数ｍ以外の整数に対応する電位」又は「いずれの整数にも対応しない独立した追加電位で、多値『ＯＲ（ｍ）＝ｍ』回路が特定整数ｍと判別することが無い電位なら何でも良い電位」である。
◆ヘ）図１３において整数ｍ＝０に設定したｆ（ｘ、ｙ）＝０を満足する論理変数ｘ、ｙの値の各組合せ（５、０）、（８、３）を確認する。
一般的には、ｆ（ｘ、ｙ）＝ｍを満足する論理変数ｘ、ｙの値の各組合せを確認する。
【０１０１】
◆ト）第１組（５、０）に対しては、☆入力端子ｘと第１の多値「ＡＮＤ（０）＝０」回路（ＡＮＤの特定整数ｍ＝０）の第１入力端子の間に特定整数ｍ＝５（＝論理変数ｘの値）とする多値「ＮＯＴ（５）＝５」回路を接続し、その多値「ＮＯＴ（５）＝５」回路の出力端子を電位ｖ０（ＡＮＤの特定整数ｍ＝０だからｖｍ＝ｖ０）にプル・「アップ又はダウン」する。
一方、☆入力端子ｙと第１の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第２入力端子の間の場合、論理変数ｙの値ｍｙ＝０で、そのＡＮＤ回路の特定値ｍ＝０と同じ値０なので、☆入力端子ｙをそのまま第１の多値「ＡＮＤ（０）＝０」回路の第２入力端子に直結する。
もちろん、論理変数ｙの値ｍｙ≠０なら、☆入力端子ｘの場合と同様に☆入力端子ｙ・その第２入力端子・間に、その０と違う整数「…」を特定整数とする多値「ＮＯＴ（…）＝…」回路を接続する等する。
また、論理変数ｘの値ｍｘ＝０の場合が有るなら、上記の論理変数ｙの値ｍｙ＝０の場合と同様に☆入力端子ｘはそのまま第１の多値「ＡＮＤ（０）＝０」回路の第１入力端子に直結する。
◆チ）第２組（８、３）に対しては、☆入力端子ｘと第２の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第１入力端子の間に特定整数ｍ＝８（＝論理変数ｘの値ｍｘ）とする多値「ＮＯＴ（８）＝８」回路を接続し、その多値「ＮＯＴ（８）＝８」回路の出力端子を電位ｖ０（このときｍ＝０だからｖｍ＝ｖ０。）にプル・「アップ又はダウン」する。
一方、☆入力端子ｙと第２の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第２入力端子の間に特定整数ｍ＝３（＝論理変数ｙの値ｍｙ）とする多値「ＮＯＴ（３）＝３」回路を接続し、その多値「ＮＯＴ（３）＝３」回路の出力端子を電位ｖ０（このときｍ＝０だからｖｍ＝ｖ０。）にプル・「アップ又はダウン」する。
もちろん、論理変数ｘの値ｍｘ＝０又は論理変数ｙの値ｍｙ＝０の場合が有るなら、上記◆ト）項内の結線操作と同様に直結の結線操作をする。
◆リ）もし、図１３に示すｆ（ｘ、ｙ）の真理値表においてｆ（ｘ、ｙ）＝０を満足する論理変数ｘとｙの値ｍｘ、ｍｙの組合せが他にも有れば、その組合せの数だけ上記◆ト）項または上記◆チ）項の結線操作を繰り返す。
◆ヌ）同様に、図１３に示すｆ（ｘ、ｙ）の真理値表・中の★「ｆ（ｘ、ｙ）＝１〜９」の整数についても、その整数値ごとにその整数値をｍ＝０の代わりに特定整数ｍに設定して「上記◆ロ）〜上記◆リ）項」の結線操作を繰り返す。
◆ル）以上は１０進法の場合であるが、Ｎ進法の場合なら、ただ上記★「ｆ（ｘ、ｙ）＝１〜９」が「ｆ（ｘ、ｙ）＝１〜（Ｎ−１）」又は「ｆ（ｘ、ｙ）＝−（Ｎ−１）〜−１、１〜（Ｎ−１）」等に変わるだけである。
以上で結線操作・完了。
【０１０２】
それから、図１２の合成・多値論理回路において、各・多値「ＯＲ（ｍ）＝ｍ」回路と各・多値「ＡＮＤ（ｍ）＝ｍ」回路を同時に多値「ＮＡＮＤ（ｍ）＝ｍ」回路で１つずつ置き換えた多値等価回路が可能である。もちろん、ｍの各整数値は図１２中に示された各整数値に設定し、各・入力端子数も図１２中に示された各・入力端子数に設定する。
その等価回路になる理由は、図１２中の各・多値「ＯＲ（ｍ）＝ｍ」回路を図１１（ａ）の多値「ＯＲ（ｍ）＝ｍ」回路の等価回路で１つずつ置き換え、その置換え後の「多値『ＡＮＤ（ｍ）＝ｍ』回路とその後段に接続される多値『ＮＯＴ（ｍ）＝ｍ』回路」の各・直列回路を多値「ＮＡＮＤ（ｍ）＝ｍ」回路で１つずつ置き換えると、上記の多値等価回路になる、からである。
さらに、前述（段落番号［００９３］）の通り、図１２中の各・多値「ＮＯＴ（ｍ）＝ｍ」回路を「その全・入力端子を接続して入力端子１つにまとめた多値『ＮＡＮＤ（ｍ）＝ｍ』回路」等で１つずつ置き換えれば、上記の多値等価回路すなわち図１２の合成・多値論理回路は多値「ＮＡＮＤ（ｍ）＝ｍ」回路だけで構成できることが分かる。
しかも、前述（段落番号［００９４］中）の通り論理変数ｘ、ｙの各・論理変数範囲の変更によってＮ進法・２論理変数の全・多値論理関数を表現できるし、前述｛段落番号［０１００］の◆ニ項）｝の通り論理変数の個数を変更することができる。
そういう訳で、新・多値論理『フージ（Ｈｏｏｊｉ）代数』には『多値数Ｎに全く影響されない、１種類の多値論理による完全性、それも［完全］』という独特な効果・特徴が有る。
◆◆  多値数Ｎに全く影響されない、基本・多値論理回路１種類だけ  ◆◆
◆◆  による新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『完全』  ◆◆
【０１０３】
◆◆◆＊＊＊＊＊  『完全』回路の（３次元の）ＩＣ・ＬＳＩ化など  ＊＊＊＊＊◆◆◆
＊＊＊
●１５）『完全』回路の（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが可能なことについて説明する。
図１４の合成・多値論理回路は「図１２の合成・多値論理回路において、両論理変数ｘ、ｙの多値数を１０から３に変更し、３個の多値「ＯＲ（ｍ）＝ｍ」回路（ｍ＝０、１、２）の代わりにワイヤードＯＲ回路を用いて回路構成を簡単化し、標準化したもの」である。これにより、（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが実現し易くなり、便利である。
◆◆  ワイヤードＯＲ回路が成り立つ効用  ◆◆
そして、図１５は、図１４中の関数ｆ（ｘ、ｙ）＝ｍｚの真理値表・図で、書き直すと以下の通りである。
◆ｘ＝０、１、２
◆ｙ＝０、１、２
◆ｆ（ｘ、ｙ）＝ｍｚ、（ｚ＝０、１、……、７、８）
ｆ（０、０）＝ｍ０、    ｆ（０、１）＝ｍ１、    ｆ（０、２）＝ｍ２
ｆ（１、０）＝ｍ３、    ｆ（１、１）＝ｍ４、    ｆ（１、２）＝ｍ５
ｆ（２、０）＝ｍ６、    ｆ（２、１）＝ｍ７、    ｆ（２、２）＝ｍ８
ただし、２≧ｍ０、ｍ１、ｍ２、ｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８≧０
＊＊＊
ｍ０〜ｍ８の各整数値は０、１、２のいずれか１つである為、ｍ０の値は３通り、ｍ１の値は３通り、……、ｍ８の値は３通り有るので、結局、「これら全部で表現できる多値論理関数ｆ（ｘ、ｙ）の種類」＝（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）＝３の９乗・種類＝１９，６８３種類有る。
それから、図１４では各・多値「ＮＯＴ（ｍ）＝ｍ」回路の横に「単なる導線」が１つずつ画かれ、☆入力端子ｘ、ｙそれぞれと各・多値「ＡＮＤ（ｍｚ）＝ｍｚ」回路・入力部の間が各・多値「ＮＯＴ（ｍ）＝ｍ」回路を介して接続される場合と、直結される場合が有ることが「各接続端子と各点線」で示されている。
図１５において論理変数ｘの値ｍｘ（０、１、２のうち、いずれか１つ）と多値論理関数ｆ（ｘ、ｙ）の値ｍｚが同じ（ｍｘ＝ｍｚ）とき、☆入力端子ｘは「そのｍｚを特定整数とする多値『ＡＮＤ（ｍｚ）＝ｍｚ』回路の第１入力端子」に直結される。
一方、論理変数ｘの値ｍｘと多値論理関数ｆ（ｘ、ｙ）の値ｍｚが異なる（ｍｘ≠ｍｚ）とき、☆入力端子ｘは図１４の様に多値「ＮＯＴ（ｍｘ）＝ｍｘ」回路を介して「そのｍｚを特定整数とする多値『ＡＮＤ（ｍｚ）＝ｍｚ』回路の第１入力端子」に接続される。
同様に、☆入力端子ｙと各・多値「ＡＮＤ（ｍｚ）＝ｍｚ」回路の第２入力端子の接続についても、多値「ＮＯＴ（ｍｙ）＝ｍｙ」回路を介して接続したり、あるいは、直結したりする。ただし、ｍｙは論理変数ｙの値で、０、１、２のうち、いずれか１つである。
【０１０４】
なお、ｍ０〜ｍ８の各整数値を順々に０〜８の各整数に設定すると、図１４の合成・多値論理回路は３値・９値コード変換回路になる。もちろん、ｙがその３値表現の１桁目で、ｘがその３値表現の２桁目である。
また、論理変数ｘ、ｙ及び多値論理関数ｆ（ｘ、ｙ）３つそれぞれの多値数を自由に設定することができる。全・多値数を同一に設定しても良いし、各・多値数を互いに違う値に設定しても良い。
さらに、それら３つの多値数Ｎが同一で４のとき、「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は４の１６乗・種類≒４，２９４，９６８，０００種類も有る。しかも、そのぼう大な種類の多値論理関数は「図１４の合成・多値論理回路において『多値［ＡＮＤ（…）＝…］回路、２つの多値［ＮＯＴ（…）＝…］回路および２つの導線』の組合せを９組から１６組に増やし、多値数の１増加に伴う電源と電源線を１つずつ増やす」だけで実現することができる。
同様に、その同一多値数が５のとき「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は５の２５乗・種類≒２．９８０２３３×（１０の１７乗）種類で、図１４の合成・多値論理回路において上記・組合せをさらに１６組から２５組に増やす等するだけで良い。
同じく、その同一多値数が１０のとき「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は１０の１００乗・種類で、図１４の合成・多値論理回路において上記・組合せをさらに２５組から１００組に増やす等するだけで良い。
そんな訳で、少ない部品点数の割りには「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」はその同一多値数Ｎの増加と共に超・爆発的に増えて行くことになる。
★参  考：特開２００７−０３５２３３号の段落番号［００３１〜００３３］。
しかも、後述（段落番号０１０７）する通り論理変数ｘ、論理変数ｙ及び多値論理関数ｆ（ｘ、ｙ）の各・多値数が違っても構わない。同一である必要は無い。
この様な超・爆発的な増加等は、図１４の合成・多値論理回路などをプログラマブル・３次元化ロジック・アレイ、セミ・オーダー・３次元化ＩＣ・ＬＳＩなどで実用化する際に、極めて強力な武器・効能になる。
【０１０５】
それから、図１２の合成・多値論理回路には『非常に不便で、実用的でない』という課題が有るが、「多値ワイヤードＯＲ回路を用いている図１４の合成・多値論理回路」はその課題を解決することができる。
◆例１：図１３の真理値表において、その数値が例えば６である升目が全部で８０個有り、６以外の数値０〜５、７〜９の升目が２、３個ずつ有る場合、多値「ＯＲ（６）＝６」回路の総・入力端子数だけ８０個必要になる。他のそれは２、３個ずつである。
◆例２：図１３の真理値表において、０〜９の各数値である升目の数が均一的にほぼ１０個ずつの場合、各・多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数も均一的にほぼ１０個ずつである。
＊＊＊
要するに、図１３の真理値表の数値パターンによって、すなわち、同一数値の升目がいくつ有るかによって、各・多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数が変動してしまい、しかも、その書き込まれる数値が片寄ると、特定の多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数だけ特に多くなってしまう。
その結果、図１３の真理値表で示される多値論理関数を合成・多値論理回路として具体化、実現化する際に非常に不便で、実用的ではない。
一方、図１４の合成・多値論理回路では多値ワイヤードＯＲ回路を用いている為、「図１５の真理値表の数値パターンによってその入力端子数が変動する各・多値『ＯＲ（ｍ）＝ｍ』回路そのもの」が無いので、上述の課題は無く、図１２の合成・多値論理回路に比べて極めて実用的で、とても便利である。その回路構成が簡単になり、その部品点数が少なくなる。
【０１０６】
具体的な各多値回路として、例えば以下２例が有る。
◆例１：図１６に多値「ＡＮＤ（ｍ）＝ｍ」回路の１例を示し、図１７に多値「ＮＯＴ（ｍ）＝ｍ」回路の１例を示す。図１７の回路においてダイオード１２５は「電源線Ｖｍからトランジスタ１２８の内蔵ダイオードを経て電源線Ｖ（ｍ−１）へ電流が流れるのを阻止する為のもの」であるが、トランジスタ１２８のバック・ゲートを「電源線Ｖ（ｍ＋１）又はこれより電位の高い電源線」に接続するときは、ダイオード１２５、１２６を挿入接続する必要は無いし、抵抗１２７も不要である。
★参  照：特許文献３（特開２００５−２３６９８５号）の図１０と図９の各回路。
◆例２：９個の「本発明・図８に示す実施例８の同期型ＡＮＤ回路」と１８個の「本発明・図１に示す実施例１の同期型ＮＯＴ回路」で図１４の合成・多値論理回路を同期型に変更し、その全・同期型ＮＯＴ回路とその全・同期型ＡＮＤ回路の両ラッチングのタイミングをずらした同期型合成・多値論理回路が可能である。
当然の事ながら、この同期型合成・多値論理回路は多値ハザードを除去することができる。しかも、本発明・図１に示す実施例１においてトランジスタ４１のゲート端子をＱ端子からＱバー端子に接続変更すれば、実施例１は同期型ＮＯＴ回路から同期型ＥＶＥＮ回路（＝同期型ＥＱＵＡＬ回路）に変わるので、図１４中において各ＮＯＴ回路の隣りに示された各導線は必要無くなる。
この場合も、「全多値数Ｎの増加」や「互いに異なる各多値数Ｎへの変更」を前述（段落番号［０１０４］。）と同様に行うことができる。
【０１０７】
◆◆◆＊＊＊＊＊  互いに多値数が異なる論理変数等に対する対応性  ＊＊＊＊＊◆◆◆
＊＊＊
●１６）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『複数の論理変数およびそれらの論理関数それぞれの多値数Ｎ（≧２）が互いに異なっていても対応できる柔軟な対応性』という特徴について以下説明する。
★参  照：多値数Ｎ＝２の場合については  →  （段落番号［０１０８］の終わり）
多値論理回路システムによっては、多値数Ｎ（≧２）が互いに異なる複数の情報が入（い）り交（ま）じった複合情報を取り扱う場合が有る。例えば、光の３原色（青赤緑）の多値数「３」、陽画と陰画の多値数「２」、他にも「明るさの多段階」という多値数、「青赤緑の配合割合」という多値数などである。
この様な場合、互いに多値数Ｎ（≧２）の異なる多値論理回路を混在して組むことになるが、「その多値数の大きい方の多値論理」は「その多値数の小さい方の多値論理」を完全に包含し、前者が後者に対して互換性が有った方が良い。
新・多値論理『フージ（Ｈｏｏｊｉ）代数』の場合、前述（段落番号００９１）の通り前者は後者（多値数Ｎ≧２）を土台にして組み上げられているので、当然の事ながら前者は後者を包含し、後者に対して互換性が有る。
また、前述した図１２の合成・多値論理回路では多値ＡＮＤ回路と多値ＯＲ回路の多値数Ｎ１（≧２）に対して、論理変数ｘの多値数Ｎ２（≧２）は常に同じである必要は無いし、論理変数ｙの多値数Ｎ３（≧２）も常に同じである必要は無い。Ｎ１≠Ｎ２又はＮ１≠Ｎ３の場合が有っても構わない。さらに、Ｎ２とＮ３も常に同じである必要は無い。Ｎ１≠Ｎ２又はＮ１≠Ｎ３又はＮ２≠Ｎ３の場合が有っても構わない。
◆例１：段落番号［０１０４］中の３値・９値コード変換回路。
◆例２：図１３の真理値表において論理変数ｘだけその変数範囲を例えば０〜７にする場合は、図１２中で☆入力端子ｘに接続された多値「ＮＯＴ（ｍ）＝ｍ」回路のうち、ｍ＝８、９となる多値「ＮＯＴ（８）＝８」回路と多値「ＮＯＴ（９）＝９」回路を取り外し、その取外しによって入力端子数が１つになった多値「ＡＮＤ（ｍ）＝ｍ」回路も取り外せば、その多値数の変更に対応できる。
この場合、各多値「ＡＮＤ（８）＝８」回路と各多値「ＡＮＤ（９）＝９」回路のうち、その入力が直接☆入力端子ｘに接続された多値ＡＮＤ回路が有れば、その多値ＡＮＤ回路も「それに接続された多値ＮＯＴ回路」も不要なので、取り外すことができる。
この例２のことは、当然のことながら、論理変数ｙについても同様に当てはまる。
その結果、『［複数の論理変数およびそれらの関数］それぞれの多値数Ｎ（≧２）が互いに異なっていても対応できる柔軟な対応性』が新・多値論理『フージ（Ｈｏｏｊｉ）代数』に有る。
一方、前述（段落番号［００９１］後半と段落番号［００９０］後半。）した従来の「ＡＮＤ回路、ＯＲ回路、反転回路、リテラル回路およびサイクリング回路」で構成される多値論理回路の場合、互いに多値数の異なる「反転回路同士、リテラル回路同士およびサイクリング回路同士」では包含が成り立たず、互換性が全く無いので、新・多値論理『フージ代数』の様な柔軟な対応性が無い。
★参  考：非特許文献３のｐ．１９〜ｐ．２０。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【０１０８】
◆◆◆＊＊＊＊＊＊＊＊＊  前段２値回路との良好な接続性  ＊＊＊＊＊＊＊＊＊◆◆◆
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●１７）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『前段の２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴について以下説明する。
新・多値論理『フージ代数』に基づく各・多値論理回路の場合、その判別手段が根本的に判別することは結局「各・判別内容に対して肯定か否定かを示す信号、肯定・否定信号（二者択一信号）」つまり「各・判別内容に対してＹｅｓかＮｏかを示す信号、Ｙｅｓ・Ｎｏ信号（二者択一信号）、２値信号みたいなもの」なので、基本的にその前段２値回路の出力信号との相性（あいしょう）がとても良い。
従って、あとは以下の通りその前段２値回路の出力部とそれら多値論理回路の入力部をマッチング（整合）させるだけである。
◆ａ）その前段２値回路がＨレベルとLレベルの２つを出力する場合：
その多値論理回路が「肯定」と判別する入力判別範囲内にその２値回路のＨレベル、Lレベルのうち一方の出力レベル範囲がすっぽり入（はい）り、その多値論理回路が「否定」と判別する入力判別範囲内にその他方の出力レベル範囲がすっぽり入る様にマッチング（整合）させれば良い。
◆ｂ）その前段２値回路の出力部がオープン・コレクタ又はオープン・ドレイン等の場合：
図１１、図１２、図１４の各回路中の各・多値「ＮＯＴ（…）＝…」回路の様にそれら多値論理回路の出力端子にプル・アップ抵抗手段またはプル・ダウン抵抗手段を接続し、その２値回路が出力するＨレベル、Lレベルの各・出力レベル範囲内について上記◆ａ）項と同様にマッチング（整合）させれば良い。
なお、◆ａ）項、◆ｂ）項どちらの場合も、Ｈ、Ｌ両レベルが対応する両・電源電位は「多値回路の最低電位〜最高電位のうち、いずれか２つの電源電位」なら何でも良い。例えば１０進法なら、その両・電源電位は「ｖ０とｖ１」、「ｖ４とｖ５」、「ｖ８とｖ９」、「ｖ５とｖ７」、「ｖ３とｖ８」、「ｖ０とｖ９」、「ｖ０未満とｖ９を超えた電位（どちらの電位も数値と対応しない電位。）」など。
＊＊＊
と言うことは、逆に図１１、図１２、図１４の各回路中の各・多値「ＮＯＴ（…）＝…」回路は２値回路でも良いことを裏付ける。つまり、各・多値「ＡＮＤ（ｍｚ）＝ｍｚ」回路の前段は２値回路でも良いことを裏付ける。  →→  段落番号［０１０７］最初。
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従って、『前段の２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴が新・多値論理『フージ代数』に有ることが分かる。
【０１０９】
◆◆◆＊＊＊＊＊＊＊＊＊  後段２値回路との良好な接続性  ＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１８）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『後段の２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴について以下説明する。
実際の２具体例として以下のものが有る。
◆例１：特開２００６−１９０２３９号・図５の回路中の「各ＡＮＤ多値回路」と「その後段の各２値回路。
◆例２：特開２００７−０３５２３３号・図１１〜１２両図に示す回路中の「図１１に示す各多値ＮＯＴ回路」とその後段の「図１２に示す各２値ＮＯＲ回路」。
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一方、多値論理分野ではよく知られた従来のウカシェヴィッチ型多値論理回路の場合、前段でも後段でも２値回路との接続性が悪く、その間に特別なインターフェイス（２値・多値コード変換手段と多値・２値コード変換手段）が必要である。
★参  考：非特許文献３のｐ．１３の図１．２。
【非特許文献３】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【産業上の利用可能性】
【０１１０】
◆イ）本発明者は、プログラム・ソフトウエアやＣＰＵ等を使わない新概念のコンピューターとして、自分の先願発明「特開２００７−０３５２３３号」において入出力パターン記憶型｛または関数（＝ファンクション）記憶型または処理結果記憶型｝１０進法コンピューター等を開示しているが、これに活用することができる。
その新概念コンピューターでは入出力パターン・ソフトウエア（又は、ファンクション・ソフトウエア、又は、リザルト・ソフトウエア）と多値論理回路などを使う。また、プログラミングに相当するのがパターニング（又は、ファンクショニング、又は、リザルティング）である。さらに、プログラマーに相当するのがパターナー（又は、ファンクショナー、又は、リザルター）である。
将来「この新概念の入出力パターン記憶型コンピューター」と「従来のプログラム内蔵型コンピューター」は、「必要とする記憶容量の大小」、「情報処理速度の優先度の高さ」、「電力節約の面から」、「ソフトウエア作成の容易性」、「バグの発生具合」又は「不正侵入操作に対する耐性」等によって、『両者の利用分野が棲（す）み分けられる』と本発明者は確信している。
そして、『ひょっとして両方式の良い所取りで、両方式を有機的に組み合わせて使うことが有るかもしれない』。
【０１１１】
◆ロ）本発明者は自分の先願発明「特開２００６−１９０２３９号」において「不正侵入操作阻止機能を持つ情報処理手段」を開示しているが、これにも活用することができる。
この先願技術では、割り切って「不正侵入されても不正操作されなければ、それで良し」という考え方に基づいている。
例えば、２値表現と明確に区別できる３値表現（例：その機械語の少なくとも１つの桁が数値２であること。）で表現された「命令（インストラクション）、プログラム又はコマンド」を使い、「完全に信頼できない、２値表現で表現された『外部データ又は外部情報』」を取り入れるとき「２値表現で表現されたものしか通過させないフィルター手段」を介してそれを取り入れる。
つまり、その３値表現された「命令（インストラクション）、プログラム又はコマンド」が実行の対象であり、２値表現された内部・外部の「データ又は情報」が情報処理の対象であり、その２値表現された「外部データ又は外部情報」は入力の対象に含まれる。
その結果、この情報処理手段に不正侵入できたとしても、その不正侵入した「不正プログラム、不正コマンド」等は、その実行対象ではない為全く実行されないので、その情報処理手段が不正操作されることは完全に無い。
その不正プログラム・不正コマンド等はその情報処理手段にとってただの無害、無価値なガラクタ「データ又は情報」になるだけである。
そんな訳で、最近の「不正侵入操作に対する対策の手こずり」、「いたちごっこを終わりにする究極的な対策への強い要望」からすれば、今直ぐにでも利用されてもおかしくないと本発明者は考える。他にも特開２０１１−１０３１２４号の「不正侵入操作阻止機能を持つ情報処理手段」が有る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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