(57)【要約】      （修正有）【課題】デュアルダマシン法による銅配線接続において、コンタクト抵抗の上昇を抑制する半導体装置の製造方法を提供する。【解決手段】第１の配線２５上に積層された第１の拡散防止膜２７及び層間絶縁膜のうち、第１の層間絶縁膜２８をエッチングすることで第１のホールを形成する。第１の拡散防止膜がエッチングされにくい条件で、第１のホールの下方に位置する第１の層間絶縁膜をエッチングして第２のホールを形成する。第２のホールを埋め込むように、第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成する。第１の層間絶縁膜の上面が露出するまで第２の層間絶縁膜をエッチングすることで、第２のホールと一体とされた配線形成用溝を形成する。第２のホール内に残存する第２の層間絶縁膜を選択的に除去し、第２のホールの下方に位置する第１の拡散防止膜を選択的に除去する。【選択図】図８
2012156356.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の上方に形成され、金属よりなる前記第１の配線の上面に、第１の拡散防止膜と、第１の層間絶縁膜と、を順次形成する工程と、
異方性ドライエッチングにより、前記第１の層間絶縁膜をエッチングすることで、前記第１の拡散防止膜に到達しない深さとされた第１のホールを形成する工程と、
前記第１の層間絶縁膜よりも前記第１の拡散防止膜がエッチングされにくい条件を用いた異方性ドライエッチングにより、前記第１のホールの下方に残存する前記第１の層間絶縁膜を選択的に除去することで、前記第１のホールよりも深さが深く、かつ底面により前記第１の拡散防止膜を露出させる第２のホールを形成する工程と、
前記第２のホールを形成後、前記第１の層間絶縁膜上に、前記第２のホールを埋め込むように、前記第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成する工程と、
異方性ドライエッチングにより、前記第１の層間絶縁膜の上面が露出するまで、前記第２の層間絶縁膜をエッチングすることで、前記第２のホールと一体とされた配線形成用溝を形成する工程と、
前記配線形成用溝を形成後、異方性ドライエッチングにより、前記第２のホール内に残存する前記第２の層間絶縁膜を選択的に除去する工程と、
異方性ドライエッチングにより、前記第２のホールの下方に位置する第１の拡散防止膜を選択的に除去することで、前記第２のホールよりも深さが深く、かつ前記第１の配線の上面を露出するコンタクトホールを形成する工程と、
前記配線形成用溝及び前記コンタクトホールを金属膜で埋め込むことで、前記第１の配線と接続されたコンタクトプラグ、及び該コンタクトプラグと一体とされた第２の配線を同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の層間絶縁膜は、前記第１の層間絶縁膜の第１の膜応力よりも前記第２の層間絶縁膜の第２の膜応力が大きくなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の層間絶縁膜の厚さは、前記コンタクトホールの開口幅の２倍以下であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の層間絶縁膜としてＬｏｗ−Ｋ膜を形成し、
前記第２の層間絶縁膜を形成する前に、前記第１の層間絶縁膜上に、該第１の層間絶縁膜を保護する第１の保護膜を形成する工程を設け、
前記第１のホールは、前記第１の層間絶縁膜及び前記第１の保護膜をエッチングすることで形成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１のホールを形成する際の異方性ドライエッチングは、前記第１の保護膜を選択的にエッチングする条件で、前記第１の層間絶縁膜の上面が露出するまで前記第１の保護膜をエッチングする第１のステップと、
前記第１の層間絶縁膜の前記第１の拡散防止膜に対するエッチング選択比の低い条件で、前記第１の層間絶縁膜をエッチングする第２のステップと、を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２のホール内に残存する前記第２の層間絶縁膜を選択的に除去する際、前記配線形成用溝により露出された前記第１の保護膜を選択的に除去することを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記Ｌｏｗ−Ｋ膜として、炭化シリコン酸化膜を形成することを特徴とする請求項４まないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記第１の拡散防止膜として、シリコン炭窒化膜を形成することを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１の保護膜として、シリコン酸化膜を形成することを特徴とする請求項４ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第２の層間絶縁膜としてＬｏｗ−Ｋ膜を形成し、
前記配線形成用溝を形成する前に、前記第２の層間絶縁膜上に、該第２の層間絶縁膜を保護する第２の保護膜を形成する工程を設け、
前記配線形成用溝は、前記第２の層間絶縁膜及び前記第２の保護膜をエッチングすることで形成することを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記Ｌｏｗ−Ｋ膜として、炭化シリコン酸化膜を形成することを特徴とする請求項１０項記載の半導体装置の製造方法。
【請求項１２】
前記第２の保護膜として、シリコン酸化膜を形成することを特徴とする請求項１０または１１項記載の半導体装置の製造方法。
【請求項１３】
前記配線形成用溝は、フォトレジストマスクを介した異方性エッチングにより形成し、
前記フォトレジストマスクは、前記コンタクトホールを形成後に、プラズマアッシングにより除去することを特徴とする請求項１ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記プラズマアッシング後で、かつ前記コンタクトプラグ及び前記第２の配線を形成する前に、前記コンタクトホールにより露出された前記第１の配線の上面を洗浄する工程を有することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第１の配線として、銅配線を形成することを特徴とする請求項１ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記第１の配線の上面を洗浄後で、かつ前記コンタクトプラグ及び前記第２の配線を形成する前に、前記配線形成用溝及び前記コンタクトホールの内面を覆うバリア膜を形成する工程と、
前記バリア膜の表面を覆うシード膜を形成する工程と、
を有することを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【請求項１７】
前記配線形成用溝及び前記コンタクトホールを埋め込む前記金属膜は、前記シード膜を給電層とする電解メッキ法により形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記バリア膜として、タンタル膜を形成し、
前記シード膜として、銅膜を形成することを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
前記配線形成用溝及び前記コンタクトホールを埋め込む前記金属膜として、銅膜を形成することを特徴とする請求項１ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、配線及びコンタクトプラグを同時に形成するデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法が用いられている。
デュアルダマシン法では、まず始めに、下層配線上に、第１の層間絶縁膜と、エッチングストッパ膜と、第２の層間絶縁膜と、を順次積層させる。次いで、第１の層間絶縁膜、エッチングストッパ膜、及び第２の層間絶縁膜を貫通し、かつ下層配線の上面を露出するコンタクトホールを形成する。
【０００３】
次いで、第２の層間絶縁膜に、コンタクトホールと一体とされた配線形成用溝を形成する。次いで、コンタクトホール及び配線形成用溝の内面を覆うバリア層を形成し、その後、コンタクトホール及び配線形成用溝を銅（Ｃｕ）等の金属で埋め込むことで、配線及びコンタクトプラグを同時に形成する。
【０００４】
上記デュアルダマシン法においては、先にコンタクトホールを形成し、その後、配線形成用溝を形成する「ビアファースト（Ｖｉａ Ｆｉｒｓｔ）方式」を用いることが好ましい（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３４７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１０〜図１６は、従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図である。図１７は、従来のビアファースト方式のデュアルダマシン法を用いたときの問題点を説明するための断面図である。
【０００７】
ところで、本発明者は、上記説明した従来のビアファースト方式のデュアルダマシン法（従来の半導体装置の製造方法）では以下のような問題点があることを見出した。
ここで、始めに、図１０〜図１５を参照して、従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造方法について説明し、その後、図１６を参照して、従来のビアファースト方式のデュアルダマシン法を用いたときの問題点について説明する。
【０００８】
図１０に示す工程では、半導体基板２０１上に層間絶縁膜２０２を形成する。次いで、層間絶縁膜２０２の上面２０２ａに、拡散防止膜２０３と、層間絶縁膜２０４と、保護膜２０５と、を順次形成する。
具体的には、拡散防止膜２０３として、厚さが３０ｎｍ程度のシリコン炭窒化膜(ＳｉＣＮ膜)を形成する。次いで、層間絶縁膜２０４として、厚さが１１０ｎｍ程度の炭化シリコン酸化膜(ＳｉＯＣ膜、低誘電率膜うちの１つ)を形成し、その後、保護膜２０５として、厚さ５０ｎｍ程度のシリコン酸化膜(ＳｉＯ２膜)を形成する。
【０００９】
次いで、シングルダマシン法により、拡散防止膜２０３、層間絶縁膜２０４、及び保護膜２０５に、銅（Ｃｕ）よりなる第１の配線２０６を形成する。これにより、第１の配線２０６の上面２０６ａは、保護膜２０５の上面２０５ａに対して略面一となる。
【００１０】
次いで、保護膜２０５の上面２０５ａ、及び第１の配線２０６の上面２０６ａを覆う拡散防止膜２０７として、厚さ８０ｎｍ程度のシリコン炭窒化膜(ＳｉＣＮ膜)を形成する。
次いで、拡散防止膜２０７上に、層間絶縁膜２０８として厚さ６００ｎｍの炭化シリコン酸化膜(ＳｉＯＣ膜)と、保護膜２０９として厚さ１８０ｎｍのシリコン酸化膜(ＳｉＯ２膜)と、を順次成膜する。保護膜２０９は、低誘電率で、かつ機械的強度の弱い炭化シリコン酸化膜(ＳｉＯＣ膜)が破損することを防止する膜である。
【００１１】
次いで、保護膜２０９上に、フォトリソグラフィ技術により、コンタクトホールの形成領域に対応する保護膜２０９の上面２０９ａを露出する開口部２１２Ａを有した第１のレジストマスク２１２を形成する。
【００１２】
次いで、図１１に示す工程では、第１のレジストマスク２１２をマスクとするドライエッチングにより、層間絶縁膜２０８及び保護膜２０９をエッチングすることで、拡散防止膜２０７を露出する底面２１３ａを有し、かつ第１の配線２０６に到達しない深さとされたホール２１３（図１４に示すコンタクトホール２２２の一部となるホール）を形成する。
このように、ホール２１３の底面２１３ａに拡散防止膜２０７を残存させることで、半導体装置の製造時に、銅（Ｃｕ）よりなる第１の配線２０６の上面２０５Ａが酸化することを防止できる。
このとき、ホール２１３の直径Ｌ１を１８０ｎｍ、拡散防止膜２０７のエッチングされた厚さＭ１（エッチング量）を３０ｎｍ、ホール２１３の下方に残存する拡散防止膜２０７の厚さＭ２（残膜）を５０ｎｍとする。
【００１３】
次いで、図１２に示す工程では、アッシングガスとして酸素を用いたプラズマアッシングにより、図１１に示す第１のレジストマスク２１２を除去する。次いで、スピンナ法により、ホール２１３を埋め込むように、厚さ５６０ｎｍ程度のＢＡＲＣ(Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ)を形成する。
【００１４】
その後、ホール２１３内にＢＡＲＣが残存するように、エッチバックを行なうことで、保護膜２０９上に形成されたＢＡＲＣを除去する。これにより、ホール２１３内に、ＢＡＲＣよりなる埋め込み絶縁膜２１５が形成される。
また、保護膜２０９上に形成されたＢＡＲＣを完全に除去するために、上記エッチバックの処理時間は長めに行なう。これにより、埋め込み絶縁膜２１５上にリセス２１６が形成される。リセス量Ｎ１は、５０ｎｍ程度とする。
【００１５】
次いで、保護膜２０９上に、フォトリソグラフィ技術により、埋め込み絶縁膜２１５の上面を露出する溝状の開口部２１８Ａを有した第２のレジストマスク２１８を形成する。
【００１６】
次いで、図１３に示す工程では、第２のレジストマスク２１８をマスクとするドライエッチングにより、層間絶縁膜２０８及び保護膜２０９をエッチングすることで、ホール２１３と一体とされた配線形成用溝２２１を形成する。
配線形成用溝２２１は、幅Ｌ２が２００ｎｍ、深さＰ１が４３０ｎｍとなるように形成する。これにより、配線形成用溝２２１のうち、層間絶縁膜２０８に形成された部分の深さＰ２は、２５０ｎｍとなる。
【００１７】
また、図１３に示す工程で行なうドライエッチングでは、層間絶縁膜２０８に対する埋め込み絶縁膜２１５のエッチング選択比が１．２〜１．４程度であるので、層間絶縁膜２０８よりも埋め込み絶縁膜２１５のエッチングは速く進む。
これにより、該ドライエッチング後において、保護膜２０９の上面を基準としたときの埋め込み絶縁膜２１５の上面２１５ａまでの深さＰ３は、５８０ｎｍ程度となる。つまり、配線形成用溝２２１の底面２２１ａの下方に、埋め込み絶縁膜２１５の上面２１５ａが配置される。
よって、埋め込み絶縁膜２１５の上面２１５ａの上方に段差が生じるが、埋め込み絶縁膜２１５の機能は、拡散防止膜２０７のエッチング防止であるので上記段差が存在しても問題にはならない。
【００１８】
次いで、図１４に示す工程では、ドライエッチングにより、図１３に示すホール２１３に残存する埋め込み絶縁膜２１５、及びホール２１３と第１の配線２０６との間に残存する拡散防止膜２０７を除去することで、配線形成用溝２２１と一体とされ、かつ第１の配線２０６の上面２０６ａを露出するコンタクトホール２２２を形成する。
【００１９】
このとき、コンタクトホール２２２の深さＰ４は、２８０ｎｍとなる。このドライエッチングは、絶縁膜をエッチングする条件で行なうので、銅（Ｃｕ）よりなる第１の配線２０６はエッチングされない。
また、第２のレジストマスク２１８は、ドライエッチング時に除去されるので、保護膜２０９も多少エッチングされる。よって、配線形成用溝２２１の深さＰ５は、５００ｎｍとなる。
次いで、コンタクトホール２２２に露出された第１の配線２０６の上面２０６ａを洗浄する。
【００２０】
次いで、図１５に示す工程では、配線形成用溝２２１及びコンタクトホール２２２の内面を被覆するように、スパッタリング法により、バリア膜２２４として厚さが２０ｎｍ程度のタンタル膜(Ｔａ膜)と、シード膜２２５として厚さが５０ｎｍ程度の銅膜（Ｃｕ膜）と、を順次成膜する。
【００２１】
次いで、シード膜２２５を給電層とする電解メッキ法により、シード膜２２５の表面に、配線形成用溝２２１及びコンタクトホール２２２を埋め込む厚さ（６２０ｎｍ程度）とされた銅膜（Ｃｕ膜）２２７を形成する。
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、保護膜２０９の上面よりも上方に形成された余剰なバリア膜２２４、シード膜２２５、及び銅膜２２７を研磨除去する。これにより、コンタクトプラグ２２８と、コンタクトプラグ２２８を介して、第１の配線２０６と電気的に接続された第２の配線２２９と、が同時に形成される。
【００２２】
ところで、図１２に示す工程において、図１１に示す第１のレジストマスク２１２を除去するためにプラズマアッシング処理を行うが、ホール２１３の底面２１３ａの下方に残存する拡散防止膜２０７の膜厚が薄くなると、アッシングガスである酸素によって、拡散防止膜２０７の下地となっている第１の配線２０６の上面２０６ａを構成する銅（Ｃｕ）が酸化されてしまう。
【００２３】
このように、第１の配線２０６の上面２０６ａを構成する銅（Ｃｕ）が酸化されると、コンタクトホール２２２を形成後に行なう第１の配線２０６の上面２０６ａの洗浄時に溶出する原因となる。
第１の配線２０６の上面２０６ａは、上記洗浄に使用する洗浄液にさらされることになるため、これよりも前の工程では露出による銅（Ｃｕ）の酸化、及び洗浄液による銅（Ｃｕ）の溶出を防止する必要がある。
【００２４】
すなわち、図１６に示すように、酸化した銅表面が洗浄液にさらされる回数が増加するにつれて、銅（Ｃｕ）の溶出により、第１の配線２０６に形成される凹部２３１が拡大して、第１の配線２０６の断線、或いは第１の配線２０６の配線抵抗の増大等の問題が生じる。
特に、最初に、拡散防止膜２０７、層間絶縁膜２０８、及び保護膜２０９を貫通し、かつ第１の配線２０６の上面２０６ａを露出するコンタクトホールを形成し、その後、配線形成溝を形成する製造方法の場合、上記問題が顕著となる。
【００２５】
本発明者の行った評価実験によれば、上記の問題を回避するためには、図１１に示すホール２１３の底面２１３ａの下方に残存させる拡散防止膜２０７の厚さＭ２は、５０ｎｍ以上となるように設定する必要があるということが分かった。
【００２６】
一方、拡散防止膜２０７となるシリコン炭窒化膜(ＳｉＣＮ膜)の誘電率は、層間絶縁膜２０８となるシリコン酸化膜(ＳｉＯＣ膜)よりも大きいため、拡散防止膜２０７を厚膜化させた場合、隣接するコンタクトプラグ２２８間の寄生容量が増加し、高速動作が阻害されるという問題が生じる。
そのため、ホール２１３の底面２１３ａに残存させる拡散防止膜２０７の厚さＭ２は、できるだけ薄くすることが好ましく、８０nm以下となるように設定する必要がある。
【００２７】
また、寄生容量の増加を抑制するために、拡散防止膜２０７をできるだけ薄膜化した状態で、ホール２１３の底面２１３ａに拡散防止膜２０７を均一な膜厚で残存させるように加工するには、ホール２１３を形成するためのドライエッチングを高精度に制御して実施する必要がある。
しかしながら、半導体基板２０１の全面において、ホール２１３の底面２１３ａの下方に拡散防止膜２０７を均一な膜厚で残存させるように、ドライエッチングを高精度に制御することは、ドライエッチングの均一性の観点から非常に困難であった。
【００２８】
これは、ビアファースト方式のデュアルダマシン法では、最初に、膜厚の厚い層間絶縁膜２０８に、第１配線２０６の上面２０６ａ近傍に到達する深さとされたホール２１３を形成する必要があるため、ホール２１３を形成するためのエッチング時間が長くなり、それに伴いエッチング量のばらつきが増加し、半導体基板２０１の面内均一性が悪くなることに起因する。
また、エッチング量のばらつきを大きくする要因の１つとして、近年の半導体装置の微細化の進展によるコンタクトホール２２２のアスペクト比の増大が挙げられる。
【００２９】
また、ホール２１３を形成するためのドライエッチングの面内均一性の不良は、残存する拡散防止膜２０７の膜厚ばらつきとなるため、最終的に、半導体基板２０１の面内において拡散防止膜２０７が完全に除去されない部分が発生し、第１の配線２０６とコンタクトプラグ２２８との間のコンタクト抵抗が上昇してしまうと言う問題があった。
【００３０】
このため、従来のビアファースト方式のデュアルダマシン法を用いて、微細化された半導体装置を製造する場合、半導体装置の製造歩留まりの低下が起き易かった。
【課題を解決するための手段】
【００３１】
本発明の一観点によれば、半導体基板の主面の上方に形成され、金属よりなる前記第１の配線の上面に、第１の拡散防止膜と、第１の層間絶縁膜と、を順次形成する工程と、異方性ドライエッチングにより、前記第１の層間絶縁膜をエッチングすることで、前記第１の拡散防止膜に到達しない深さとされた第１のホールを形成する工程と、前記第１の層間絶縁膜よりも前記第１の拡散防止膜がエッチングされにくい条件を用いた異方性ドライエッチングにより、前記第１のホールの下方に残存する前記第１の層間絶縁膜を選択的に除去することで、前記第１のホールよりも深さが深く、かつ底面により前記第１の拡散防止膜を露出させる第２のホールを形成する工程と、前記第２のホールを形成後、前記第１の層間絶縁膜上に、前記第２のホールを埋め込むように、前記第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成する工程と、異方性ドライエッチングにより、前記第１の層間絶縁膜の上面が露出するまで、前記第２の層間絶縁膜をエッチングすることで、前記第２のホールと一体とされた配線形成用溝を形成する工程と、前記配線形成用溝を形成後、異方性ドライエッチングにより、前記第２のホール内に残存する前記第２の層間絶縁膜を選択的に除去する工程と、異方性ドライエッチングにより、前記第２のホールの下方に位置する第１の拡散防止膜を選択的に除去することで、前記第２のホールよりも深さが深く、かつ前記第１の配線の上面を露出するコンタクトホールを形成する工程と、前記配線形成用溝及び前記コンタクトホールを金属膜で埋め込むことで、前記第１の配線と接続されたコンタクトプラグ、及び該コンタクトプラグと一体とされた第２の配線を同時に形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００３２】
本発明の半導体装置の製造方法によれば、金属よりなる第１の配線の上面に、積層された第１の拡散防止膜及び第１の層間絶縁膜のうち、第１の層間絶縁膜を異方性ドライエッチングすることで、第１の拡散防止膜に到達しない深さとされた第１のホール（コンタクトホールの一部）を形成し、次いで、第１の層間絶縁膜よりも第１の拡散防止膜がエッチングされにくい条件を用いた異方性ドライエッチングにより、第１のホールの下方に残存する第１の層間絶縁膜を選択的に除去して、第１のホールよりも深さが深く、かつ底面により第１の拡散防止膜を露出させる第２のホール（コンタクトホールの一部）を形成することにより、積層された第１の層間絶縁膜（コンタクトホールが形成される部分）及び第２の層間絶縁膜（配線形成用溝が形成される部分）をエッチングしてホール（この一部がコンタクトホールとなる）を形成する従来の製造方法と比較して、コンタクトホールの一部となる第１及び第２のホールを形成するために必要なエッチング量が少なくなるので、半導体基板の面内における第１及び第２のホール形成時のエッチングばらつきを小さくすることが可能となる。
【００３３】
また、第１のホール形成後、第１の拡散防止膜がエッチングされにくい条件を用いて第１のホールの底面に残存する第１の層間絶縁膜を除去して第２のホールを形成することにより、第２のホールの底面の下方に十分な厚さの第１の拡散防止膜を残存させることが可能となる。
つまり、半導体基板の面内において、第２のホールの底面の下方に、均一、かつ十分な厚さとされた第１の拡散防止膜を残存させることが可能となる。
【００３４】
また、第２のホールを形成後、第１の層間絶縁膜上に、第２のホールを埋め込むように、第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成し、次いで、第１の層間絶縁膜の上面が露出するまで、第２の層間絶縁膜を異方性エッチングすることで、第２のホールと一体とされた配線形成用溝を形成し、次いで、異方性ドライエッチングにより、第２のホール内に残存する第２の層間絶縁膜を選択的に除去し、次いで、異方性ドライエッチングにより、第２のホールの下方に位置する第１の拡散防止膜を選択的に除去することで、第２のホールよりも深さが深く、かつ第１の配線の上面を露出するコンタクトホールを形成することにより、第２のホールの下方に位置する第１の拡散防止膜を選択的に除去する工程の直前の工程まで第２のホールの底面の下方には、均一で、かつ十分な厚さとされた第１の拡散防止膜が残存しているため、例えば、フォトレジストマスクを除去するプラズマアッシングにより、第１の配線の上面が酸化されることを抑制可能となる。
【００３５】
また、第１のホールを形成する工程からコンタクトプラグ及び第２の配線を形成する前までの工程において、第１の配線の上面が露出する回数を１回だけにすることが可能となるので、第１の配線の上部の酸化を抑制可能となる。
【００３６】
これにより、コンタクトホールを形成後、第１の配線の上面を洗浄した際、第１の配線の上部を構成するが溶出して、第１の配線の上部に凹部が形成されることを抑制可能となる。
よって、半導体装置を微細化した場合でも、コンタクトプラグと第１の配線との間のコンタクト抵抗の上昇を抑制可能となるので、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１０】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その１）である。
【図１１】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その２）である。
【図１２】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その３）である。
【図１３】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その４）である。
【図１４】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その５）である。
【図１５】従来のビアファースト方式のデュアルダマシン法を用いた配線及びコンタクトプラグの製造工程を示す断面図（その６）である。
【図１６】従来のビアファースト方式のデュアルダマシン法を用いたときの問題点を説明するための断面図である。
【発明を実施するための形態】
【００３８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００３９】
（実施の形態）
図１〜図９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図１〜図９を参照して、本発明の実施の形態に係る半導体装置１０（図９参照）の製造方法について説明する。
【００４０】
始めに、図１に示す工程では、半導体基板１１の主面１１ａに、素子分離領域（図示せず）、ＭＯＳトランジスタ（図示せず）、層間絶縁膜１２、コンタクトプラグ（図示せず）、及び配線（図示せず）を有する素子層１３を形成する。
【００４１】
具体的には、半導体基板１１としてシリコン基板（シリコンウェハ）を準備し、半導体基板１１に活性領域（図示せず）を区画する素子分離領域（図示せず、素子層１３の構成要素のうちの１つ）を形成する。該素子分離領域は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成する。該素子分離領域を構成する絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）と、シリコン窒化膜（Ｓｉ３Ｎ４膜）と、を積層した積層膜を用いることができる。
【００４２】
次いで、活性領域（図示せず）に、周知の手法により、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（図示せず）を形成する。ＭＯＳトランジスタ（図示せず）は、図示していないゲート絶縁膜、ゲート電極、及び第１及び第２の不純物拡散領域を有した構成とされている。
ゲート絶縁膜（図示せず）としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。ゲート電極（図示せず）は、導電膜（例えば、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）やタングステン膜（Ｗ膜）等）をパターニングすることで形成する。
【００４３】
第１及び第２の不純物拡散領域（図示せず）は、活性領域に半導体基板１１とは異なる導電型の不純物（例えば、半導体基板１１がｐ型シリコン基板の場合、ｎ型不純物）をイオン注入することで同時に形成する。
上記ＭＯＳトランジスタとしては、ゲート電極（図示せず）の少なくとも一部が半導体基板１１に埋め込まれた埋め込み型ＭＯＳトランジスタを形成してもよいし、或いはプレーナ型ＭＯＳトランジスタを形成してもよい。
【００４４】
層間絶縁膜１２は、図示していないＭＯＳトランジスタを覆うように形成する。具体的には、層間絶縁膜１２となるシリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。層間絶縁膜１２は、シリコン酸化膜（ＳｉＯ２膜）を積層させることで形成してもよい。
【００４５】
コンタクトプラグ及び配線（共に図示せず）は、層間絶縁膜１２に内設されるように、層間絶縁膜１２に形成する。これにより、素子層１３が形成される。素子層１３の上面１３ａは、層間絶縁膜１２の上面１２ａでもある。
コンタクトプラグ及び配線（共に図示せず）は、図示していないＭＯＳトランジスタ（具体的には、第１及び第２の不純物拡散領域（共に図示せず））と電気的に接続されている。これらコンタクトプラグ及び配線（図示せず）は、図１に示す第１の配線２５と電気的に接続されている。これにより、図示していないＭＯＳトランジスタは、第１の配線２５と電気的に接続されている。
【００４６】
次いで、素子層１３の上面１３ａ（層間絶縁膜１２の上面１２ａ）に、拡散防止膜１５と、層間絶縁膜１６と、保護膜１７と、を順次形成する。
具体的には、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、拡散防止膜１５として厚さ３０ｎｍ程度のシリコン炭窒化膜(ＳｉＣＮ膜)を形成する。
【００４７】
次いで、ＰＥ−ＣＶＤ法により、層間絶縁膜１６として、Ｌｏｗ−ｋ膜（低誘電率膜）である炭化シリコン酸化膜(ＳｉＯＣ膜)を形成する。該炭化シリコン酸化膜(ＳｉＯＣ膜)の厚さは、１１０ｎｍ程度とする。
次いで、ＰＥ−ＣＶＤ法により、保護膜１７として、厚さが５０ｎｍ程度とされたシリコン酸化膜(ＳｉＯ２膜)を形成する。
【００４８】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、積層された拡散防止膜１５、層間絶縁膜１６、及び保護膜１７を貫通し、かつ素子層１３に形成された図示していないコンタクトプラグ（図示していないＭＯＳトランジスタと電気的に接続されたコンタクトプラグ）の上面を露出する溝１９を形成する。
【００４９】
次いで、スパッタリング法により、溝１９の内面を覆うバリア膜２１を成膜する。具体的には、バリア膜２１として、タンタル膜（Ｔａ膜）を成膜する。このとき、バリア膜２１は、保護膜１７の上面１７ａにも成膜される。
次いで、スパッタリング法により、バリア膜２１の表面を覆うシード膜２２を成膜する。具体的には、シード膜２２として、銅膜（Ｃｕ膜）を成膜する。これにより、溝１９の内面に、バリア膜２１を介して、シード膜２２が成膜される。
【００５０】
次いで、シード膜１７を給電層とする電解メッキ法により、溝１９を埋め込む厚さとされた銅膜（Ｃｕ膜）２４を形成する。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、保護膜１７の上面１７ａよりも上方に形成された余剰なバリア膜２１、シード膜２２、及び銅膜（Ｃｕ膜）２４を研磨して除去することで、保護膜１７の上面１７ａを露出させると共に、溝１９内にバリア膜２１、シード膜２２、及び銅膜（Ｃｕ膜）２４を残存させる。
これにより、溝１９内に、銅膜（Ｃｕ膜）２４よりなり、上面２５ａが保護膜１７の上面１７ａに対して略面一とされた第１の配線２５が形成される。つまり、シングルダマシン法により、第１の配線２５を形成する。
【００５１】
次いで、図２に示す工程では、保護膜１７の上面１７ａ及び第１の配線２５の上面２５ａに、第１の拡散防止膜２７と、第１の膜応力を有した第１の層間絶縁膜２８と、第１の保護膜２９と、を順次形成する。
具体的には、ＰＥ−ＣＶＤ法により、第１の拡散防止膜２７として、厚さ８０ｎｍ程度のシリコン炭窒化膜(ＳｉＣＮ膜)を形成する。第１の拡散防止膜２７は、寄生容量の許容範囲内で最大の膜厚（本実施の形態では８０ｎｍ）に設定することが好ましい。
【００５２】
次いで、ＰＥ−ＣＶＤ法により、第１の層間絶縁膜２８として、Ｌｏｗ−ｋ膜（低誘電率膜）である炭化シリコン酸化膜(ＳｉＯＣ膜)を形成する。このとき、該炭化シリコン酸化膜(ＳｉＯＣ膜)は、２３０ｎｍ程度の厚さに形成する。
【００５３】
第１の層間絶縁膜２８となる炭化シリコン酸化膜(ＳｉＯＣ膜)は、ＰＥ−ＣＶＤ装置におけるチャンバー温度を３８０℃、圧力を５１０Ｐａ、バイアスパワーを２４７０Ｗとして、さらにプロセスガスであるジメチルジメトキシシラン：ＤＭＤＭＯＳ（Ｄｉｍｅｔｈｙｌ Ｄｉｍｅｔｈｏｘｙ Ｓｉｌａｎｅ：Ｓｉ(ＣＨ３)２(ＯＣＨ３)２）を３３０ｓｃｃｍ（Ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ  ｍｉｎｕｔｅ）を供給すると共に、プロセスガスであるヘリウム（Ｈｅ）を１８０ｓｃｃｍ供給することで、第１の膜応力（本実施の形態の場合、１４．７ＧＰa）を有した状態で成膜することができる。
【００５４】
第１の層間絶縁膜２８は、従来製法における図１０に示す層間絶縁膜２０８の膜厚を薄くした層間絶縁膜である。本実施の形態では、第１の層間絶縁膜２８の厚さを、図１０に示す層間絶縁膜２０８の厚さの約４０％程度まで薄膜化する。
第１の層間絶縁膜２８は、後述する図８に示すコンタクトホール４２が形成される層間絶縁膜であり、第１の層間絶縁膜２８の厚さは、コンタクトホール４２の開口幅の２倍以下にするとよい。
【００５５】
このように、第１の層間絶縁膜２８の厚さを、図１０に示す層間絶縁膜２０８の厚さの約４０％程度まで薄膜化し、かつ、コンタクトホール４２の開口幅の２倍以下にすることで、後述する図３に示す工程において形成する第１のホール３３（図８に示すコンタクトホール４２の一部となるホール）、及び後述する図４に示す工程で形成する第２のホール３４（図８に示すコンタクトホール４２の一部となるホール）を容易に形成することが可能となる。つまり、半導体基板１１の面内において、第１及び第２のホール３３，３４を形成する際に行なう異方性ドライエッチングのエッチングばらつきを抑制することが可能となる。
【００５６】
これにより、第２のホール３４を形成後において、第２のホール３４の底面３４ａの下方に十分な厚さ（具体的には、５０ｎｍ以上の厚さ）とされた第１の拡散防止膜２７を残存させることができる。つまり、後述する図４に示す工程から図７に示す工程（コンタクトホール  を形成する直前の工程）において、プラズマアッシング処理等により、第１の配線２５の上面２５ａ側が酸化されることを抑制できる。
【００５７】
次いで、第１の保護膜２９として、ＰＥ−ＣＶＤ法により、厚さが５０ｎｍ程度のシリコン酸化膜(ＳｉＯ２膜)を形成する。第１の保護膜２９は、機械的強度の弱い炭化シリコン酸化膜(ＳｉＯＣ膜)よりなる第１の層間絶縁膜２８を覆うことで、第１の層間絶縁膜２８が破損することを防止する。
【００５８】
次いで、フォトリソグラフィ技術により、第１の保護膜２９の上面２９ａに、開口部３１Ａを有した第１のフォトレジストマスク３１を形成する。このとき、開口部３１Ａは、図３に示す第１のホール３３の形成領域に対応する第１の保護膜２９の上面２９ａを露出するように形成する。
【００５９】
次いで、図３に示す工程では、異方性ドライエッチングにより、第１の層間絶縁膜２８及び第１の保護膜２９をエッチングすることで、第１の拡散防止膜２７に到達しない深さとされた第１のホール３３を形成する。
【００６０】
具体的には、第１のホール３３は、平行平板プラズマエッチ方式のドライエッチング装置を用いて２ステップに分けたエッチングにより形成する。
第１のステップでは、ドライエッチング装置におけるチャンバー内の圧力を５０ｍＴｏｒｒ、上部電極へのバイアスパワーを５００Ｗ、下部電極へのバイアスパワーを２５００Ｗとし、この状態で、プロセスガスであるアルゴン（Ａｒ）を７００ｓｃｃｍ、パーフルオロシクロブタン（Ｃ４Ｆ８）を２０ｓｃｃｍ、酸素（Ｏ２）を２７ｓｃｃｍ供給することで、第１の保護膜２１をエッチングする。
【００６１】
次いで、第２のステップでは、ドライエッチング装置のチャンバー内の圧力を３０ｍＴｏｒｒ、上部電極へのバイアスパワーを５００Ｗ、下部電極へのバイアスパワーを２５００Ｗとし、この状態で、プロセスガスであるアルゴン（Ａｒ）を４５０ｓｃｃｍ、パーフルオロシクロブタン（Ｃ４Ｆ８）を８ｓｃｃｍ、酸素（Ｏ２）を２３ｓｃｃｍ、ジフルオロメタン（ＣＨ２Ｆ２）を２０ｓｃｃｍ、窒素（Ｎ２）を５０ｓｃｃｍ供給して、第１の層間絶縁膜２８をエッチングする。
【００６２】
第２ステップにおける異方性ドライエッチングでは、第１の層間絶縁膜の第１の拡散防止膜２７に対してエッチング選択比の低いエッチング条件（言い換えれば、第１の拡散防止膜２７がエッチングされやすいエッチング条件）を用いる。
これにより、第１の層間絶縁膜２８に形成される第１のホール３３の側壁の形状を略垂直形状に加工することができる。
【００６３】
上記第２のステップでは、第１の層間絶縁膜の第１の拡散防止膜２７に対してエッチング選択比の低いエッチング条件を用いるため、第１のホール３３の底面３３ａが第１の拡散防止膜２７を露出するまでエッチングした場合、エッチングばらつきにより、第１のホール３３が第１の拡散防止膜２７を突き抜けてしまう虞がある。
したがって、第１のホール３３のエッチングは、第１のホール３３が第１の拡散防止膜２７に到達しない深さとなるように行なう。第１のホール３３は、その開口幅Ｗ１が１８０ｎｍ、深さＤ１が２４０ｎｍとなるように形成する。
【００６４】
次いで、図４に示す工程では、第１の層間絶縁膜よりも第１の拡散防止膜２７がエッチングされにくい条件を用いた異方性ドライエッチングにより、第１のホール３３の下方に残存する第１の層間絶縁膜２８を選択的に除去する。これにより、図３に示す第１のホール３３よりも深さが深く、かつ底面３４ａにより第１の拡散防止膜２７を露出する第２のホール３４を形成する。
【００６５】
具体的には、ドライエッチング装置のチャンバー内の圧力を５０ｍＴｏｒｒ、上部電極へのバイアスパワーを４００Ｗ、下部電極へのバイアスパワーを２５００Ｗとし、この状態で、プロセスガスであるアルゴン（Ａｒ）を６００ｓｃｃｍ、パーフルオロシクロブタン（Ｃ４Ｆ８）を８ｓｃｃｍ、窒素（Ｎ２）を４４０ｓｃｃｍ供給することで、第１の層間絶縁膜２８をエッチングして、第２のホール３４を形成する。
【００６６】
上記エッチング条件を用いることで、第１の層間絶縁膜２８の第１の拡散防止膜２７に対するエッチング選択比（＝第１の層間絶縁膜２８のエッチングレート／第１の拡散防止膜２７のエッチングレート）を５程度とすることが可能となる。
このように、第１の拡散防止膜２７がエッチングされにくい条件で、第１のホール３３の下方に残存する第１の層間絶縁膜２８を選択的に除去することにより、半導体基板１１の面内において、第２のホール３４の底面３４ａの下方に十分な厚さＴ１（具体的には、５０ｎｍ以上の厚さ）とされた第１の拡散防止膜２７を残存させることができる。
【００６７】
次いで、図５に示す工程では、プラズマアッシング処理により、図４に示す第１のフォトレジストマスク３１を除去することで、第１の保護膜２９の上面２９ａを露出させる。
次いで、第１の保護膜２９の上面２９ａに、第２のホール３４を埋め込むように、第１の層間絶縁膜２８よりもエッチング速度の速い第２の層間絶縁膜３６を形成する。
【００６８】
具体的には、ＰＥ−ＣＶＤ法により、第２の層間絶縁膜３６として、Ｌｏｗ−ｋ膜（低誘電率膜）である炭化シリコン酸化膜(ＳｉＯＣ膜)を形成する。該炭化シリコン酸化膜(ＳｉＯＣ膜)の厚さは、３７０ｎｍ程度とする。
【００６９】
第２の層間絶縁膜３６となる炭化シリコン酸化膜(ＳｉＯＣ膜)は、第１の層間絶縁膜２８と同じ誘電率を有する層間絶縁膜である。
第２の層間絶縁膜３６となる炭化シリコン酸化膜(ＳｉＯＣ膜)は、ドライエッチング装置のチャンバーの温度を３８０℃、圧力を４２０Ｐａ、バイアスパワーを３５５０Ｗとし、さらにプロセスガスであるＤＭＤＭＯＳ（Ｓｉ(ＣＨ３)２(ＯＣＨ３)２）を３３０ｓｃｃｍ、プロセスガスであるヘリウム（Ｈｅ）を１８０ｓｃｃｍ供給することで、第１の層間絶縁膜２８の第１の膜応力（本実施の形態の場合、１４．７ＧＰａ）よりも大きい第２の膜応力（本実施の形態の場合、１９．１ＧＰa）を有するように形成することができる。
【００７０】
このように、第２の層間絶縁膜３６の第２の膜応力を、第１の層間絶縁膜２８の第１の膜応力よりも大きくすることにより、第２の層間絶縁膜３６のエッチング速度を第１の層間絶縁膜２８のエッチング速度よりも速くすることができる。本実施の形態の場合、第２の層間絶縁膜３６のエッチング速度を、第１の層間絶縁膜２８のエッチング速度の２倍程度とすることができる。
【００７１】
次いで、第２の層間絶縁膜３６の上面３６ａを覆う第２の保護膜３７を形成する。具体的には、第２の保護膜３７として、ＰＥ−ＣＶＤ法により、厚さが５０ｎｍ程度のシリコン酸化膜(ＳｉＯ２膜)を形成する。第２の保護膜３７は、機械的強度の弱い炭化シリコン酸化膜(ＳｉＯＣ膜)よりなる第２の層間絶縁膜３６を覆うことで、第２の層間絶縁膜３６が破損することを防止するための絶縁膜である。
【００７２】
次いで、第２の保護膜３７上に、フォトリソグラフィ技術により、開口部３８Ａを有した第２のフォトレジストマスク３８を形成する。このとき、開口部３８Ａは、後述する図６に示す配線形成用溝４１の形成領域に対応する第２の保護膜３７の上面３７ａを露出するように形成する。
【００７３】
次いで、図６に示す工程では、第２のフォトレジストマスク３８を介した異方性ドライエッチングにより、第１の保護膜２９の上面２９ａが露出するまで、第２の層間絶縁膜３６をエッチングすることで、第２のホール３４と一体とされた配線形成用溝４１を形成する。
【００７４】
具体的には、ドライエッチング装置のチャンバー内の圧力を１２５ｍＴｏｒｒ、上部電極へのバイアスパワーを１０００Ｗ、下部電極へのバイアスパワーを５００Ｗとし、この状態で、プロセスガスであるテトラフルオロメタン（ＣＦ４）を３００ｓｃｃｍ、トリフルオロメタン（ＣＨＦ３）を１５０ｓｃｃｍ供給することで、第２の層間絶縁膜３６をエッチングする。これにより、第２のホール３４内に第２の層間絶縁膜３６が残存する。
配線形成用溝４１は、幅Ｘ１が２００ｎｍ程度、深さＤ２（第２の保護膜３７の上面３７ａから第１の保護膜２９の上面２９ａまでの深さ）が４２０ｎｍ程度となるように形成する。
【００７５】
次いで、図７に示す工程では、異方性ドライエッチングにより、図６に示す第２のホール３４内に残存する第２の層間絶縁膜３６を選択的に除去すると共に、図６に示す配線形成用溝４１により露出された第１の保護膜２９を選択的に除去する。これにより、第２のホール３４の底面３４ａ、及び第１の層間絶縁膜２８の上面２８ａが露出される。
図７に示す工程で行なう異方性ドライエッチングは、図６に示す工程で行なう第２の層間絶縁膜３６及び第２の保護膜３７を異方性ドライエッチングする条件と同じ条件を用いる。このとき、エッチング速度は、層間絶縁膜の膜応力に依存して変化する。
【００７６】
本実施の形態では、第１の層間絶縁膜２８の第１の膜応力よりも大きい第２の膜応力を有する第２の層間絶縁膜２５が、第１の層間絶縁膜２８よりも速くエッチングが進行する。
これにより、図６に示す配線形成用溝４１の底面の一部を構成する第１の保護膜２９が除去された後も、第２のホール３４に残存する第２の層間絶縁膜３６を選択的に除去することができる。
【００７７】
次いで、図８に示す工程では、異方性ドライエッチングにより、図７に示す第２のホール３４の下方に残存する第１の拡散防止膜２７を選択的に除去することで、第２のホール３４よりも深さが深く、かつ第１の配線２５の上面２５ａを露出するコンタクトホール４２を形成する。
【００７８】
具体的には、ドライエッチング装置のチャンバー内の圧力を５０ｍＴｏｒｒ、上部電極へのバイアスパワーを２００Ｗ、下部電極へのバイアスパワーを３００Ｗとし、この状態で、プロセスガスであるテトラフルオロメタン（ＣＦ４）を１７５ｓｃｃｍ、窒素（Ｎ２）を５０ｓｃｃｍ供給することで、残存する第１の拡散防止膜２７を除去する。
【００７９】
このとき、図７に示す配線形成用溝４１の底面を構成していた第１の層間絶縁膜２８が３０ｎｍ程度エッチングされる。これにより、図８に示す配線形成用溝４１の深さＤ３（第２の保護膜３７の上面３７ａを基準としたときの深さ）は、５００ｎｍとなる。よって、配線形成用溝４１の深さＤ３は、先に説明した図１４に示す従来の配線形成用溝２２１の深さＰ５と略等しくなる。
本発明では、図７に示す工程直後の時点において、コンタクトホール４２の深さが最適となるように、第１の層間絶縁膜２８の厚さを設定する。
【００８０】
次いで、コンタクトホール４２を形成後に残存する第２のフォトレジストマスク３８をプラズマアッシングにより除去する。
次いで、コンタクトホール４２により露出された第１の配線２５の上面２５ａを洗浄する。具体的には、２５℃程度のジメチルスルホキシド((ＣＨ３)２ＳＯ)、フッ化アンモニウム(ＮＨ４Ｆ)、フッ化水素酸(ＨＦ)等の混合液（エッチング液）で、第１の配線２５の上面２５ａを洗浄する。
【００８１】
本発明によれば、先に説明した図３に示す工程から後述する図９に示すコンタクトプラグ４７及び第２の配線４８を形成する前までの工程において、第１の配線２５の上面２５ａが露出する回数を１回だけにすることができるので、第１の配線２５の上部の酸化を抑制することが可能となる。
これにより、第１の配線２５の上面２５ａの洗浄工程後に、第１の配線２５を構成する銅（Ｃｕ）の溶出が抑制されるので、第１の配線２５の上部に凹部が発生することを抑制できる。
【００８２】
次いで、図９に示す工程では、コンタクトホール４２の内面（コンタクトホール４２が露出する第１の配線２５の上面２５ａを含む）、及び配線形成用溝４１の内面を被覆するバリア膜４４を形成する。具体的には、スパッタリング法により、バリア膜４４として厚さ２０ｎｍ程度のタンタル膜(Ｔａ膜)を形成する。
次いで、バリア膜４４の表面４４ａを覆うシード膜４５を形成する。具体的には、スパッタリング法により、シード膜４５として厚さ５０ｎｍ程度の銅膜（Ｃｕ膜）を形成する。
【００８３】
次いで、シード膜４５を給電層とする電解メッキ法により、配線形成用溝４１及びコンタクトプラグ４２を埋め込む厚さ（６２０ｎｍ程度）とされた銅膜（Ｃｕ膜）４６を形成する。
次いで、ＣＭＰ法により、第２の保護膜３７の上面３７ａよりも上方に形成された余剰なバリア膜４４、シード膜４５、及び銅膜（Ｃｕ膜）４６を研磨除去することで、第２の保護膜３７の上面３７ａを露出させると共に、配線形成用溝４１の内部、及びコンタクトプラグ４２の内部のみにバリア膜４４、シード膜４５、及び銅膜（Ｃｕ膜）４６を残存させる。
【００８４】
これにより、コンタクトホール４２内に、第１の配線２５の上面２５ａと電気的に接続され、かつ銅膜（Ｃｕ膜）４６よりなるコンタクトプラグ４７が形成されると共に、配線形成用溝４１内に、コンタクトプラグ４７と一体とされ、かつ銅膜（Ｃｕ膜）４６よりなり、上面４８ａが第２の保護膜３７の上面３７ａに対して略面一とされた第２の配線４８が形成される。
【００８５】
つまり、デュアルダマシン法により、コンタクトプラグ４７及び第２の配線４８が同時に形成される。これにより、本実施の形態の半導体装置１０が製造される。
第２の配線４８は、コンタクトプラグ４７及び第１の配線２５を介して、素子層１３に形成されたＭＯＳトランジスタ（図示せず）と電気的に接続される。
【００８６】
本実施の形態の半導体装置の製造方法によれば、Ｃｕ（銅）よりなる第１の配線２５の上面２５ａに、積層された第１の拡散防止膜２７及び第１の層間絶縁膜２８のうち、第１の層間絶縁膜２８を異方性ドライエッチングすることで、第１の拡散防止膜２７に到達しない深さとされた第１のホール３３（コンタクトホール４２の一部）を形成し、次いで、第１の拡散防止膜２７が第１の層間絶縁膜２８よりもエッチングされにくい条件を用いた異方性ドライエッチングにより、第１のホール３３の下方に残存する第１の層間絶縁膜２８を選択的に除去することで、第１のホール３３よりも深さが深く、かつ底面３４ａにより第１の拡散防止膜２７を露出する第２のホール３４（コンタクトホール４２の一部）を形成することにより、積層された第１の層間絶縁膜（コンタクトホールが形成される部分）、及び第２の層間絶縁膜３６（配線形成用溝が形成される部分）をエッチングしてホール（この一部がコンタクトホールとなる）を形成する従来の製造方法と比較して、コンタクトホール４２の一部となる第１及び第２のホール３３，３４を形成するために必要なエッチング量が少なくなるため、半導体基板１１の面内における第１及び第２のホール３３，３４形成時のエッチングばらつきを小さくすることが可能となる。
【００８７】
また、第１のホールを形成後、第１の拡散防止膜が第１の層間絶縁膜２８よりもエッチングされにくい条件を用いて第１のホールの底面に残存する第１の層間絶縁膜を除去して第２のホール３４を形成することにより、第２のホール３４の底面３４ａの下方に十分な厚さ（具体的には、５０ｎｍ以上）の第１の拡散防止膜２７を残存させることが可能となる。
つまり、半導体基板１１の面内において、第２のホール３４の底面３４ａの下方に、均一、かつ十分な厚さとされた第１の拡散防止膜２７を残存させることが可能となる。
【００８８】
また、第２のホール３４を形成後、第１の層間絶縁膜２８の上方に、第２のホールを埋め込むように、第１の層間絶縁膜２８よりもエッチング速度の速い第２の層間絶縁膜３６を形成し、次いで、第１の層間絶縁膜２８の上面が露出するまで、第２の層間絶縁膜３６を異方性エッチングすることで、第２のホール３４と一体とされた配線形成用溝４１を形成し、次いで、異方性ドライエッチングにより、第２のホール３４内に残存する第２の層間絶縁膜３６を選択的に除去し、次いで、異方性ドライエッチングにより、第２のホール３４の下方に位置する第１の拡散防止膜２７を選択的に除去することで、第２のホール３４よりも深さが深く、かつ第１の配線２５の上面２５ａを露出するコンタクトホール４２を形成することにより、第２のホール３４の下方に位置する第１の拡散防止膜２７を選択的に除去する工程の直前の工程まで第２のホール３４の底面３４ａの下方には、均一で、かつ十分な厚さ（具体的には、５０ｎｍ以上）とされた第１の拡散防止膜２７が残存しているため、例えば、フォトレジストマスクを除去するプラズマアッシングにより、第１の配線２５の上面２５ａが酸化されることを抑制可能となる。
【００８９】
また、図３に示す第１のホール３３を工程から図９に示すコンタクトプラグ４７及び第２の配線４８を形成する前までの工程において、第１の配線２５の上面２５ａが露出する回数を１回だけにすることができるので、第１の配線２５の上部の酸化を抑制することが可能となる。
【００９０】
これにより、コンタクトホール４２を形成後、第１の配線２５の上面２５ａを洗浄した際、第１の配線２５の上部を構成するＣｕが溶出して、第１の配線２５の上部に凹部が形成されることを防止可能となる。
よって、半導体装置１０を微細化した場合でも、コンタクトプラグ４７と第１の配線２５との間のコンタクト抵抗の上昇を抑制可能となるので、半導体装置１０の歩留まりを向上させることができる。
【００９１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００９２】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【００９３】
１０…半導体装置、１１…半導体基板、１１ａ…主面、１２…層間絶縁膜、１２ａ，１３ａ,１７ａ，２５ａ,２９ａ，３６ａ,３７ａ，４８ａ…上面、１３…素子層、１５…拡散防止膜、１６…層間絶縁膜、１７…保護膜、２１，４４…バリア膜、２２，４５…シード膜、２４…銅膜、２５…第１の配線、２７…第１の拡散防止膜、２８…第１の層間絶縁膜、２９…第１の保護膜、３１…第１のフォトレジストマスク、３１Ａ…開口部、３３…第１のホール、３３ａ，３４ａ…底面、３４…第２のホール、３６…第２の層間絶縁膜、３７…第２の保護膜、３８…第２のフォトレジストマスク、４１…配線形成用溝、４２…コンタクトホール、４４ａ…表面、４６…銅膜、４７…コンタクトプラグ、４８…第２の配線、Ｄ１，Ｄ２，Ｄ３…深さ、Ｘ１…幅、Ｗ１…開口幅、Ｔ１…厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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