(57)【要約】【課題】元のパルス変調されたパルス信号を、パルス系列を維持した上で増幅することを可能にする。【解決手段】本開示の一形態に係る増幅器１００は、パルス信号を分離する分離部１２０と、各分離パルス信号に含まれる最も狭いパルス幅の２倍以上のパルス幅を有する第１、第２低速パルス信号を生成する生成部１３０とを備える。その増幅器１００は、第１分離パルス信号に対応する第１と第２低速パルス信号の論理積を第１出力パルス信号として出力する第１スイッチングアンプ群１４０と、第２分離パルス信号に対応する第１と第２低速パルス信号の論理積を第２出力パルス信号として出力する第２スイッチングアンプ群１４０とを備える。その増幅器１００は、記第１出力パルス信号と前記第２出力パルス信号との論理和を出力する出力部１５０とを備える。【選択図】  図１
2012034227.tif 000002
【特許請求の範囲】
【請求項１】
パルス信号を分離して、クロック周波数よりも周波数が小さく論理和が前記パルス信号と等しい第１分離パルス信号と第２分離パルス信号とを生成する分離部と、
前記第１分離パルス信号に含まれる最も狭いパルス幅の２倍以上のパルス幅を有し論理積が前記第１分離パルス信号と等しい第１低速パルス信号と第２低速パルス信号とを生成し、前記第２分離信号に含まれる最も狭いパルス幅の２倍以上のパルス幅を有し論理積が前記第２分離パルス信号と等しい第３低速パルス信号と第４低速パルス信号とを生成する生成部と、
前記第１低速パルス信号を増幅して出力する第１スイッチングアンプと、
前記第１スイッチングアンプの出力を電源として用いて前記第２低速パルス信号を増幅し、前記第１低速パルス信号と前記第２低速パルス信号の論理積である第１出力パルス信号を出力する第２スイッチングアンプと、
前記第３低速パルス信号を増幅して出力する第３スイッチングアンプと、
前記第３スイッチングアンプの出力を電源として用いて前記第４低速パルス信号を増幅し、前記第３低速パルス信号と前記第４低速パルス信号の論理積である第２出力パルス信号を出力する第４スイッチングアンプと、
前記第１出力パルス信号と前記第２出力パルス信号との論理和を出力する出力部とを備えることを特徴とする増幅器。
【請求項２】
前記第１スイッチングアンプは、
前記第１低速パルス信号に従って第１駆動電圧を出力する第１ドライバ回路と、
前記第１駆動電圧が入力される第１制御端子と、電源電圧が供給される第１入力端子と、増幅した第１低速パルス信号を出力する第１出力端子とを有する第１トランジスタとを備え、
前記第２スイッチングアンプは、
前記第２低速パルス信号に従って第２駆動電圧を出力する第２ドライバ回路と、
前記第２駆動電圧が入力される第２制御端子と、前記第１出力端子と接続される第２入力端子と、前記第１出力パルス信号を前記出力部へ出力する第２出力端子とを有する第２トランジスタを備え、
前記第３スイッチングアンプは、
前記第３低速パルス信号に従って第３駆動電圧を出力する第３ドライバ回路と、
前記第３駆動電圧が入力される第３制御端子と、電源電圧が供給される第３入力端子と、増幅した第３低速パルス信号を出力する第３出力端子とを有する第３トランジスタを備え、
前記第４スイッチングアンプは、
前記第４低速パルス信号に従って第４駆動電圧を出力する第４ドライバ回路と、
前記第４駆動電圧が入力される第４制御端子と、前記第３出力端子と接続される第４入力端子と、前記第２出力パルス信号を前記出力部へ出力する第４出力端子とを有する第４トランジスタとを備えることを特徴とする請求項１に記載の増幅器。
【請求項３】
前記第１スイッチングアンプは、
前記第１トランジスタの前記第１出力端子とグランドとの間を接続する第１抵抗か、カソードが前記第１トランジスタの前記第１出力端子と接続され、アノードがグランドと接続される第１ダイオードかの少なくとも一方をさらに備え、
前記第２スイッチングアンプは、
アノードが前記第２トランジスタの前記第２出力端子と接続される第２ダイオードと、
カソードが前記第２ダイオードのカソードと接続され、アノードがグランドと接続される第３ダイオードとをさらに備え、
前記第３スイッチングアンプは、
前記第３トランジスタの前記第３出力端子とグランドとの間を接続する第２抵抗か、カソードが前記第３トランジスタの前記第３出力端子と接続され、アノードがグランドと接続される第４ダイオードかの少なくとも一方をさらに備え、
前記第４スイッチングアンプは、
アノードが前記第４トランジスタの前記第４出力端子と接続される第５ダイオードと、
カソードが前記第５ダイオードのカソードと接続され、アノードがグランドと接続される第６ダイオードとをさらに備え、
前記出力部は、インダクタを含む低域通過フィルタであることを特徴とする請求項２に記載の増幅器。
【請求項４】
振幅変調信号と位相変調信号を生成する変調信号生成部と、
前記振幅変調信号を増幅する請求項１乃至請求項３のいずれか１項に記載の増幅器と、
前記増幅器によって増幅された振幅変調信号と、前記変調信号生成部によって生成された前記位相変調信号とが入力され、前記振幅変調信号の振幅変調成分を有する位相変調信号を出力する電力増幅部とを備える無線送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅器に関する。
【背景技術】
【０００２】
クロックタイミングをずらした複数のパルス列を増幅する複数のスイッチングアンプで構成された増幅器を備えた電源変調型電力増幅器が提案されている。（例えば、特許文献１参照。）。
【０００３】
しかし、元のパルス変調されたパルス信号を、パルス系列を維持した上で増幅できないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５６５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一観点によれば、元のパルス変調されたパルス信号を、パルス列を維持した上で増幅できる増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一実施形態に係る増幅器は、パルス信号を分離し、クロック周波数よりも周波数が小さく論理和が前記パルス信号と等しい第１分離パルス信号と第２分離パルス信号とを生成する分離部と、前記第１分離パルス信号に含まれる最も狭いパルス幅の２倍以上のパルス幅を有し論理積が前記第１分離パルス信号と等しい第１低速パルス信号と第２低速パルス信号とを生成し、前記第２分離信号に含まれる最も狭いパルス幅の２倍以上のパルス幅を有し論理積が前記第２分離パルス信号と等しい第３低速パルス信号と第４低速パルス信号とを生成する生成部と、前記第１低速パルス信号を増幅して出力する第１スイッチングアンプと、前記第１スイッチングアンプの出力を電源として用いて前記第２低速パルス信号を増幅し、前記第１低速パルス信号と前記第２低速パルス信号の論理積である第１出力パルス信号を出力する第２スイッチングアンプと、前記第３低速パルス信号を増幅して出力する第３スイッチングアンプと、前記第３スイッチングアンプの出力を電源として用いて前記第４低速パルス信号を増幅し、前記第３低速パルス信号と前記第４低速パルス信号の論理積である第２出力パルス信号を出力する第４スイッチングアンプと、前記第１出力パルス信号と、前記第２出力パルス信号の論理和を出力する出力部とを備えることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る増幅器を示す図。
【図２】増幅器に入力される信号の例を示す図。
【図３】デルタシグマ変調器を示す図。
【図４】デルタシグマ変調器から出力されるデルタシグマ変調信号を示す図。
【図５】分離部の構成例を示す図。
【図６】分離パルス信号の例を示す図。
【図７】生成部の構成例を示す図。
【図８Ａ】低速パルス信号の例を示す図。
【図８Ｂ】低速パルス信号の例を示す図。
【図９】スイッチングアンプと出力部の構成例を示す図。
【図１０】スイッチングアンプの入出力、出力部の入力の理想的な波形を示す図。
【図１１】スイッチングアンプの入出力、出力部の入力を示す図。
【図１２】比較例に係るスイッチングアンプを示す図。
【図１３】入力信号の周波数に対する出力３次高調波レベルの計算結果を示す図。
【図１４】デルタシグマ変調器の出力信号の周波数スペクトルを示す図。
【図１５】第２の実施形態に係るＥＥＲ送信機を示す図。
【図１６】変調信号生成部の構成例を示す図。
【図１７】ＦＩＲの出力信号の周波数スペクトルを示す図。
【図１８】デルタシグマ変調器に入力される振幅変調信号の周波数スペクトルを示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について説明する。
【０００９】
（第１の実施形態）
図１は、第１実施形態に係る増幅器１００を示す図である。第１実施形態に係る増幅器１００は、デルタシグマ変調器１１０と、分離部１２０と、生成部１３０と、スイッチングアンプ１４０Ａ〜１４０Ｄと、出力部１５０とを備える。増幅器１００は、入力端子より入力される信号を増幅して、出力端子から出力する。
【００１０】
図２は、増幅器１００に入力される信号の例（正弦波）を示す図である。図２の横軸はサンプル番号、縦軸は信号振幅を示す。図２では、正弦波時間信号を１周期２５６点で表現するサンプリング速度でサンプリングした例を示している。図２に示す正弦波がデルタシグマ変調器１１０に入力され、デルタシグマ変調信号が出力される。
【００１１】
図３は、デルタシグマ変調器１１０の構成例を示す図である。図３が示すデルタシグマ変調器１１０は、一般的な、２次のデルタシグマ変調器１１０である。第１実施形態に係る増幅器１００が備えるデルタシグマ変調器１１０は、図３に示すものに限られない。デルタシグマ変調器１１０は、入力された信号にデルタシグマ変調を施し、“０”または“１”の値を持つデジタルのパルス信号を出力する。デルタシグマ変調器１１０の動作については、非特許文献（ΔΣ型アナログ／デジタル変換器入門、和保孝夫、安田彰監訳、丸善株式会社）などに詳細な説明があるため、省略する。
【００１２】
図４は、デルタシグマ変調器１１０が出力するデルタシグマ変調信号（パルス信号）の例を示す図である。デルタシグマ変調信号は、入力信号の振幅レベルが大きい場合に広いパルス幅を有するパルス信号で有り、入力信号の振幅レベルが小さくなるにつれてより狭いパルス幅を有するパルス信号となり、更に入力信号の振幅レベルが下がると狭いパルス幅であって密度（頻度）が小さいパルス信号となる。デルタシグマ変調信号に含まれる最も狭いパルスの幅は、デルタシグマ変調器１１０の動作クロック周波数の周期の半分に等しい。デルタシグマ変調器１１０から出力されたパルス信号は、分離部１２０に送られる。
【００１３】
図５は、分離部１２０の構成例を示す図である。分離部１２０は、パルス信号（デルタシグマ変調信号を含む）を、２つ以上（特に、４、８、１６・・など）の分離パルス信号に分離する。パルス信号の（最大）周波数はクロック周波数と等しく、分離パルス信号の（最大）周波数はクロック周波数よりも周波数が小さい。ここでは、分離部１２０が、パルス信号を２つの分離パルス信号に分離する例で説明する。複数の分離パルス信号の論理和（ＯＲ）は、分離前のパルス信号に等しい。
【００１４】
分離部１２０は、デルタシグマ変調器１１０からパルス信号が入力されるシフトレジスタ１２１と、第１分離パルス信号を出力するシフトレジスタ１２２と、第２分離パルス信号を出力するシフトレジスタ１２３と、パルス信号から第１分離パルス信号を分離する分離回路１２４と、パルス信号から第２分離パルス信号を分離する分離回路１２５と、を備える。なお、シフトレジスタ１２１〜１２３のビット数は５ビットの例であるが、これに限られない。以下では、「シフトレジスタのＸビット目の値（あるいは単にＸビット目の値）」と記載した場合、「シフトレジスタの左からＸビット目の値」を意味するものとする。
【００１５】
分離回路１２４は、Ｈｉｇｈ（“１”）と「シフトレジスタ１２１の４ビット目の値」とのＡＮＤを出力するＡＮＤ回路１と、「シフトレジスタ１２１の３ビット目の値」のＮＯＴを出力するＮＯＴ回路１と、「ＡＮＤ回路１の出力値」と「ＮＯＴ回路１の出力値」とのＡＮＤを出力するＡＮＤ回路２と、「ＡＮＤ回路２の出力値」と「シフトレジスタ１２１の２ビット目の値」とのＡＮＤを出力するＡＮＤ回路３と、「シフトレジスタ１２１の２ビット目の値」のＮＯＴを出力するＮＯＴ回路２と、「ＡＮＤ回路３の出力値」と「ＮＯＴ回路２の出力値」とのＯＲを出力するＯＲ回路と、「ＯＲ回路の出力値」のＮＯＴを「シフトレジスタ１２２の２ビット目」へ出力するＮＯＴ回路３とを備える。
【００１６】
分離回路１２４は、シフトレジスタ１２１に格納されるビットが１つ移動（シフト）するたびに、シフトレジスタ１２１の２ビット目、３ビット目、４ビット目の入力値を演算して、シフトレジスタ１２２の２ビット目へ演算結果を出力する。「２ビット目が“１”」、「３ビット目が“０”」、かつ「４ビット目が“１”」である場合、分離回路１２４は、シフトレジスタ１２１の２ビット目が“１”であるにも関わらず、シフトレジスタ１２２の２ビット目へ“０”を出力する。それ以外の場合、分離回路１２４は、シフトレジスタ１２１の２ビット目の値を、シフトレジスタ１２２の２ビット目へ出力する。このようにして、シフトレジスタ１２２に、パルス信号から第１分離パルス信号が分離される。
【００１７】
分離回路１２５は、「シフトレジスタ１２２の２ビット目の値」のＮＯＴを出力するＮＯＴ回路と、その「ＮＯＴ回路の出力値」と「シフトレジスタ１２１の２ビット目の値」のＡＮＤを出力するＡＮＤ回路を備える。分離回路１２５は、シフトレジスタ１２１、１２２に格納されるビットが１つ移動（シフト）するたびに、シフトレジスタ１２１の２ビット目、シフトレジスタ１２１の２ビット目の入力値を演算して、シフトレジスタ１２３の２ビット目へ演算結果を出力する。「シフトレジスタ１２１の２ビット目が“１”」かつ「シフトレジスタ１２２の２ビット目が“０”」である場合、分離回路１２５は、シフトレジスタ１２３の２ビット目へ“１”を出力する。それ以外の場合、分離回路１２５は、シフトレジスタ１２３の２ビット目へ“０”を出力する。このようにして、シフトレジスタ１２３に、パルス信号から第２分離パルス信号が分離される。
【００１８】
図６は、パルス信号から分離部１２０によって分離された第１、第２分離パルス信号の例を示す図である。第１分離信号は、パルス信号が“０”であるとき“０”である。第１分離信号は、パルス信号が“１”である時、下記例外を除き、“１”である。第１分離信号は、例外的に、パルス信号が“１”であり、第１分離信号の２ビット前が“１”で、第１分離信号の１ビット前が“０”であるとき、“０”である。第２分離信号は、パルス信号が“０”である場合“０”である。第２分離信号は、パルス信号が“１”で、第１分離信号が“１”である場合、“０”である。第２分離信号は、パルス信号が“１”で、第１分離信号が“０”である場合、“１”である。このように、分離部１２０は、パルス信号を、クロック周波数よりも周波数の小さい第１、第２分離パルス信号へ分離する。
【００１９】
図７は、生成部１３０の構成例を示す図である。生成部１３０は、第１、第２分離信号のそれぞれから、複数の低速パルス信号を生成する。低速パルス信号が有する最も狭いパルスのパルス幅は、第１、第２分離信号が有する最も狭いパルスのパルス幅の２倍以上である。以下では、生成部１３０が、１つの分離パルス信号を２つの低速パルス信号に分離する例で説明する。複数の低速パルス信号の論理積（ＡＮＤ）は、分離パルス信号に等しい。
【００２０】
生成部１３０は、第１分離パルス信号が入力されるシフトレジスタ１３１と、第２分離パルス信号が入力されるシフトレジスタ１３２と、第１分離パルス信号から生成された第１低速パルス信号が出力されるシフトレジスタ１３３と、第１分離パルス信号から生成された第２低速パルス信号が出力されるシフトレジスタ１３４と、第２分離パルス信号から生成された第３低速パルス信号が出力されるシフトレジスタ１３５と、第２分離パルス信号から生成された第４低速パルス信号が出力されるシフトレジスタ１３６と、第１分離パルス信号から第１、第２低速パルス信号を生成する生成回路１３７と、第２分離パルス信号から第３、第４低速パルス信号を生成する生成回路１３８とを備える。なお、シフトレジスタ１３１〜１３６のビット数は５ビットの例であるが、これに限られない。
【００２１】
生成回路１３７は、「シフトレジスタ１３１の２ビット目の値」と「シフトレジスタ１３１の３ビット目の値」のＯＲを「シフトレジスタ１３４の２ビット目」に出力するＯＲ回路と、「シフトレジスタ１３１の３ビット目の値」と「シフトレジスタ１３１の４ビット目の値」のＯＲを「シフトレジスタ１３３の２ビット目」に出力するＯＲ回路と、を備える。
【００２２】
生成回路１３７は、シフトレジスタ１３１に格納されるビットが２つ移動（シフト）するたびに、シフトレジスタ１３１の２ビット目、３ビット目、４ビット目の入力値をＯＲ演算して、シフトレジスタ１３３、１３４の２ビット目へ演算結果を出力する。このようにして、生成回路１３７は、シフトレジスタ１３３、１３４に、第１分離パルス信号から第１、第２低速パルス信号を生成し出力する。
【００２３】
生成回路１３８は、「シフトレジスタ１３２の２ビット目の値」と「シフトレジスタ１３２の３ビット目の値」のＯＲを「シフトレジスタ１３６の２ビット目」に出力するＯＲ回路と、「シフトレジスタ１３２の３ビット目の値」と「シフトレジスタ１３２の４ビット目の値」のＯＲを「シフトレジスタ１３５の２ビット目」に出力するＯＲ回路と、を備える。
【００２４】
生成回路１３８は、シフトレジスタ１３２に格納されるビットが２つ移動（シフト）するたびに、シフトレジスタ１３２の２ビット目、３ビット目、４ビット目の入力値をＯＲ演算して、シフトレジスタ１３５、１３６の２ビット目へ演算結果を出力する。このようにして、生成回路１３８は、シフトレジスタ１３５、１３６に、第２分離パルス信号から第３、第４低速パルス信号を生成し出力する。
【００２５】
図８は、生成部１３０によって第１、第２分離信号から生成された第１〜第４低速パルス信号を示す図である。ここでは、第１〜第４低速パルス信号が有する最も狭いパルスのパルス幅は、第１、第２分離パルス信号が有する最も狭いパルスのパルス幅の２倍である例で説明する。第１、第２低速パルス信号の論理積は、第１分離パルス信号に等しい。第３、第４低速パルス信号の論理積は、第２分離パルス信号に等しい。第１〜第４低速パルス信号の周波数は、第１、第２分離パルス信号の周波数よりも小さい。
【００２６】
図９は、スイッチングアンプ１４０Ａ〜１４０Ｄと出力部１５０の構成を示す図である。第１〜第４スイッチングアンプ１４０Ａ〜１４０Ｄの入力端子１〜４には、それぞれ第１〜第４低速パルス信号が入力される。図９の例では、増幅器１００としてＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いる例を示すが、バイポーラトランジスタであっても良い。ＭＯＳＦＥＴのゲート端子（制御端子）、ドレイン端子（入力端子）、及びソース端子（出力端子）は、それぞれ、バイポーラトランジスタのベース端子（制御端子）、コレクタ端子（入力端子）、及びエミッタ端子（出力端子）に対応する。
【００２７】
第１スイッチングアンプ１４０Ａは、第１ゲートドライバ回路１４１Ａと、第１ＭＯＳＦＥＴ１４２Ａと、抵抗１４３Ａとを備える。第１ゲートドライバ回路１４１Ａには、電源電圧（Ｖｃｃ１）と第１低速パルス信号とが入力される。第１ゲートドライバ回路１４１Ａは、ブートストラップ回路（図示せず）のブートストラップ容量を充電することで、第１ＭＯＳＦＥＴ１４２Ａのソース端子よりもブートストラップ容量の充電電圧分だけ高い電圧を第１ＭＯＳＦＥＴ１４２Ａのゲート端子へ出力する。なお、本実施例では第１ゲートドライバ回路１４１Ａのブートストラップ容量の充電電圧はゲートドライバの電源電圧と等しい場合を想定しており、この場合はブートストラップ容量の充電電圧はゲートドライバの電源電圧Ｖｃｃ１に等しい。
【００２８】
第１ゲートドライバ回路１４１Ａは、入力端子１から入力された第１低速パルス信号をレベルシフトし、第１ＭＯＳＦＥＴ１４２Ａのゲート端子にパルス信号を出力する。ゲート端子に出力されるパルス信号の系列は、入力される第１低速パルス信号の系列に等しい。具体的には、第１ＭＯＳＦＥＴ１４２Ａのゲート端子には、ハイレベル（Ｈｉｇｈ“１”）のときに、ブートストラップ容量の充電電圧である第１ゲートドライバ回路１４１Ａの電源電圧（Ｖｃｃ１）と第１ＭＯＳＦＥＴ１４２Ａの電源電圧（Ｖｄｄ１）との和（Ｖｃｃ１＋Ｖｄｄ１［Ｖ］）が入力され、ローレベル（Ｌｏｗ“０”）のときに、０［Ｖ］が入力される。
【００２９】
第１ＭＯＳＦＥＴ１４２Ａのゲート端子は、第１ゲートドライバ回路１４１Ａと接続され、第１ＭＯＳＦＥＴ１４２Ａのドレイン端子は電源（Ｖｄｄ１）と接続される。第１ＭＯＳＦＥＴ１４２Ａのソース端子は、増幅した第１低速パルス信号（ＶＳＷ１）を出力する。抵抗１４３Ａは、第１ＭＯＳＦＥＴ１４２Ａのソース端子と、グランドとの間に接続される。抵抗１４３Ａは、第１ＭＯＳＦＥＴ１４２ＡがＯＦＦ状態の時に、第１ゲートドライバ回路１４１Ａで使用されるブートストラップ回路のブートストラップ容量を充電し、第１ＭＯＳＦＥＴ１４２Ａのソース端子と第２ＭＯＳＦＥＴ１４２Ｂのドレイン端子との間の電位（ＶＳＷ１）を決めるためのものである。この抵抗１４３Ａは、出力端子に接続される出力負荷抵抗よりも十分に高い抵抗値、すなわち１０ｋΩ〜２０ｋΩを有する。第１スイッチングアンプ１４０Ａは、抵抗１４３Ａの代わりに、カソードが第１ＭＯＳＦＥＴ１４２Ａのソース端子と接続され、アノードがグランドと接続されるダイオード（ショットキーダイオード等、以下同じ）を備えても良い。
【００３０】
第２スイッチングアンプ１４０Ｂは、第２ゲートドライバ回路１４１Ｂと、第２ＭＯＳＦＥＴ１４２Ｂと、第１、第２のダイオード１４３Ｂ、１４４Ｂとを備える。第２ゲートドライバ回路１４１Ｂには、電源電圧（Ｖｃｃ２）と第２低速パルス信号とが入力される。第２ゲートドライバ回路１４１Ｂは、内蔵するブートストラップ回路（図示せず）のブートストラップ容量を充電するために第２ＭＯＳＦＥＴ１４２Ｂのソース端子と接続される。第２ゲートドライバ回路１４１Ｂは、第２ＭＯＳＦＥＴ１４２Ｂの駆動電圧を第２ＭＯＳＦＥＴ１４２Ｂのゲート端子へ出力する。
【００３１】
第２ゲートドライバ回路１４１Ｂは、入力端子２から入力された第２低速パルス信号をレベルシフトし、第２ＭＯＳＦＥＴ１４２Ｂのゲート端子にパルス信号を出力する。ゲート端子に出力されるパルス信号の系列は、入力される第２低速パルス信号の系列に等しい。第２ＭＯＳＦＥＴ１４２Ｂのゲート端子には、第１ゲートドライバ回路１４１Ｂと同様にハイレベル（Ｈｉｇｈ“１”）のときに、第２ゲートドライバ回路１４１Ｂの電源電圧（Ｖｃｃ２）と第１、第２ダイオード１４３Ｂ、１４４Ｂのカソードの電圧（ＶＳＷ２）との和（Ｖｃｃ２＋ＶＳＷ２［Ｖ］）が入力され、ローレベル（Ｌｏｗ“０”）のときに、０［Ｖ］が入力される。
【００３２】
第２ＭＯＳＦＥＴ１４２Ｂのゲート端子は、第２ゲートドライバ回路１４１Ｂと接続される。第２ＭＯＳＦＥＴ１４２Ｂのドレイン端子は、第１ＭＯＳＦＥＴ１４２Ａのソース端子と接続される。第２ＭＯＳＦＥＴ１４２Ｂは、第１スイッチングアンプ１４０Ａの出力を電源として用いて、第１低速パルス信号を増幅する。第２ＭＯＳＦＥＴ１４２Ｂのソース端子は、第１低速パルス信号と第２低速パルス信号との論理積（ＶＳＷ２）を出力する。第１ダイオード１４３Ｂは、アノードが第２ＭＯＳＦＥＴ１４２Ｂのソース端子に接続される。第２ダイオード１４４Ｂは、アノードがグランドと接続され、カソードが第１ダイオード１４３Ｂのカソードと接続される。第１ダイオード１４３Ｂは、電流の逆流防止のために設けられる。第２ダイオード１４４Ｂは、出力部１５０への電流供給用のため設けられる。
【００３３】
第３スイッチングアンプ１４０Ｃは、第３ゲートドライバ回路１４１Ｃと、第３ＭＯＳＦＥＴ１４２Ｃと、抵抗１４３Ｃとを備える。第３ゲートドライバ回路１４１Ｃには、電源電圧（Ｖｃｃ３）と第３低速パルス信号とが入力される。第３ゲートドライバ回路１４１Ｃは、第１ゲートドライバ回路１４１Ａと同様に、第３ＭＯＳＦＥＴ１４２Ｃのソース端子およびゲート端子と接続され、ソース端子よりもブートストラップ容量の充電電圧分だけ高い電圧を第３ＭＯＳＦＥＴ１４２Ｃのゲート端子へ出力する。
【００３４】
第３ゲートドライバ回路１４１Ｃは、入力端子３から入力された第３低速パルス信号をレベルシフトし、第３ＭＯＳＦＥＴ１４２Ｃのゲート端子にパルス信号を出力する。ゲート端子に出力されるパルス信号の系列は、入力される第３低速パルス信号の系列に等しい。第３ＭＯＳＦＥＴ１４２Ｃのゲート端子には、ハイレベル（Ｈｉｇｈ“１”）のときに、第３ゲートドライバ回路１４１Ｃの電源電圧（Ｖｃｃ３）と第３ＭＯＳＦＥＴ１４２Ｃの電源電圧（Ｖｄｄ３）との和（Ｖｃｃ３＋Ｖｄｄ３［Ｖ］）が入力され、ローレベル（Ｌｏｗ“０”）のときに、０［Ｖ］が入力される。
【００３５】
第３ＭＯＳＦＥＴ１４２Ｃのゲート端子は、第３ゲートドライバ回路１４１Ｃと接続される。第３ＭＯＳＦＥＴ１４２Ｃのドレイン端子には、電源（Ｖｄｄ３）が供給される。第３ＭＯＳＦＥＴ１４２Ｃのソース端子は、増幅した第３低速パルス信号（ＶＳＷ３）を出力する。抵抗１４３Ｃは、第３ＭＯＳＦＥＴ１４２Ｃのソース端子と、グランドとの間に接続される。抵抗１４３Ｃは、第３ゲートドライバ回路１４１Ｃで使用されるブートストラップ回路のブートストラップ容量を充電し、また第３ＭＯＳＦＥＴ１４２Ｃのソース端子と第４ＭＯＳＦＥＴ１４２Ｄのドレイン端子との間の電位（ＶＳＷ３）を決めるためのものである。この抵抗１４３Ｃは、出力端子に接続される出力負荷抵抗よりも十分に高い抵抗値、すなわち１０ｋΩ〜２０ｋΩを有する。第３スイッチングアンプ１４０は、抵抗の代わりに、カソードが第３ＭＯＳＦＥＴ１４２Ｃのソース端子と接続され、アノードがグランドと接続されるダイオードを備えても良い。
【００３６】
第４スイッチングアンプ１４０Ｄは、第４ゲートドライバ回路１４１Ｄと、第４ＭＯＳＦＥＴ１４２Ｄと、第１、第２のダイオード１４３Ｄ、１４４Ｄとを備える。第４ゲートドライバ回路１４１Ｄには、電源電圧（Ｖｃｃ４）と第４低速パルス信号とが入力される。第４ゲートドライバ回路１４１Ｄは、ブートストラップ回路（図示せず）のブートストラップ容量を充電し、第ＭＯＳＦＥＴ１４２Ｄのソース端子よりもブートストラップ容量の充電電圧分だけ高い電圧を第４ＭＯＳＦＥＴ１４２Ｄのゲート端子へ出力する。
【００３７】
第４ゲートドライバ回路１４１Ｄは、入力端子４から入力された第４低速パルス信号をレベルシフトし、第４ＭＯＳＦＥＴ１４２Ｄのゲート端子にパルス信号を出力する。ゲート端子に出力されるパルス信号の系列は、入力される第４低速パルス信号の系列に等しい。第４ＭＯＳＦＥＴ１４２Ｄのゲート端子には、ハイレベル（Ｈｉｇｈ“１”）のときに、第４ゲートドライバ回路１４１Ｄの電源電圧（Ｖｃｃ４）と第１、第２ダイオード１４３Ｄ、１４４Ｄのカソードの電圧（ＶＳＷ４）との和（Ｖｃｃ４＋ＶＳＷ４［Ｖ］）が入力され、ローレベル（Ｌｏｗ“０”）のときに、０［Ｖ］が入力される。
【００３８】
第４ＭＯＳＦＥＴ１４２Ｄのゲート端子は、第４ゲートドライバ回路１４１Ｄと接続される。第４ＭＯＳＦＥＴ１４２Ｄのドレイン端子は、第３ＭＯＳＦＥＴ１４２Ｃのソース端子と接続される。第４ＭＯＳＦＥＴ１４２Ｄは、第３スイッチングアンプ１４０Ｃの出力を電源として用いて、第４低速パルス信号を増幅する。第４ＭＯＳＦＥＴ１４２Ｄのソース端子は、第３低速パルス信号と第４低速パルス信号との論理積（ＶＳＷ４）を出力する。第１ダイオード１４３Ｄは、アノードが第４ＭＯＳＦＥＴ１４２Ｄのソース端子に接続される。第２ダイオード１４４Ｄは、アノードがグランドと接続され、カソードが第１ダイオード１４３Ｄのカソードと接続される。第１ダイオード１４３Ｄは、電流の逆流防止のために設けられる。第２ダイオード１４４Ｄは、出力部１５０への電流供給のため設けられる。
【００３９】
出力部１５０は、信号線路に直列に挿入された２つのインダクタ１５１、１５２と２つのインダクタの接続ノードとグランドとの間に接続されるキャパシタ１５３で構成されるＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）である。出力部１５０は、第２スイッチングアンプ１４０の出力（第２ＭＯＳＦＥＴ１４２Ｂのソース端子から出力される電圧ＶＳＷ２）と、第４スイッチングアンプ１４０の出力（第４ＭＯＳＦＥＴ１４２Ｄのソース端子から出力される電圧ＶＳＷ４）とを合成して出力する。出力部１５０は、第２スイッチングアンプ１４０の出力（第１低速パルス信号と第２低速パルス信号の論理積）と、第４スイッチングアンプ１４０の出力（第３低速パルス信号と第４低速パルス信号の論理積）との論理和を出力する。出力部１５０が備える２個のインダクタのインダクタンス値とキャパシタのキャパシタンス値は、出力部１５０の入力信号が図４に示すようなデルタシグマ変調信号の場合では、出力部１５０の出力端子に接続される出力負荷抵抗に発生する電圧が図２に示すような正弦波となるようなパルス信号を平滑化するために必要な値が選択される。
【００４０】
図１０は、理想的な環境下における各スイッチングアンプ１４０の入出力と、出力部１５０の入力電圧を示す図である。第１スイッチングアンプ１４０の出力は第１低速パルス信号のパルス系列と等しい。第２スイッチングアンプ１４０の入力は第２低速パルス信号のパルス系列と等しい。第２スイッチングアンプ１４０の出力は第１と第２低速パルス信号のパルス系列の論理和と等しい。第３スイッチングアンプ１４０の出力は第３低速パルス信号のパルス系列と等しい。第４スイッチングアンプ１４０の入力は第４低速パルス信号のパルス系列と等しい。第４スイッチングアンプ１４０の出力は第３と第４低速パルス信号のパルス系列の論理和と等しい。
【００４１】
以上の通り、第１〜第４ゲートドライバ回路１４１Ｄは、入力端子１〜４に入力される低速パルス信号のスイッチング速度で動作する。第１〜第４ゲートドライバ回路１４１Ｄは、デルタシグマ変調信号のスイッチング速度の半分の速度で動作する。第１、第３ＭＯＳＦＥＴ１４２Ｃのスイッチング速度は、低速パルス信号のスイッチング速度であり、デルタシグマ変調信号のスイッチング速度の半分の速度で動作する。第２、第４ＭＯＳＦＥＴ１４２Ｄのスイッチング速度は、デルタシグマ変調信号のスイッチング速度と等しい。
【００４２】
図１１は、各素子の立ち上がり時間等を考慮した各スイッチングアンプ１４０の入出力と、出力部１５０の入力電圧を示す図である。図１１に示すとおり、ゲートドライバ回路、ＭＯＳＦＥＴ、およびダイオードには寄生容量などに起因する立ち上がり時間、立ち下がり時間があるため、図１０に示す理想的なパルス信号は緩やかに上がり緩やか下がるような波形になまる。図１１では、ＭＯＳＦＥＴがＯＮするゲート端子の閾値電圧をパルス高の半分と仮定したものである。このような場合は、スイッチングアンプ１４０の動作効率は低下することになるが、出力電圧はまったく出力されなくなるようなことはない。
【００４３】
ゲートドライバ回路は、様々な回路が市販されており、例えばリニアテクノロジー社製ハイサイドゲートドライバＬＴＣ４４４０などがある。ゲートドライバ回路には立ち上がり時間、立ち下がり時間があり、その時間から定められる動作可能なスイッチング速度の上限よりも低い速度でなければ動作ができない。動作可能なスイッチング速度を上回るような信号が入力されると回路は動作しなくなり、まったく信号を出力しなくなる。立ち上がり、立ち下がり時間は、ゲートドライバ回路の出力負荷容量の大きさにも依存するが、出力負荷容量が小さい場合でも数十ｎｓｅｃ程度、動作可能なスイッチング速度は１００ＭＨｚ以下である。
【００４４】
パワーＭＯＳＦＥＴやショットキーダイオードは、寄生容量に起因して動作可能なスイッチング周波数の上限がある。しかし、ＧａＮなどの低寄生容量のデバイスを利用したパワーＭＯＳＦＥＴやショットキーダイオードが開発されてきており、パワーＭＯＳＦＥＴおよびショットキーダイオードの動作速度の上限は数百ＭＨｚ程度とゲートドライバ回路の動作速度を大きく上回っている。以上より、スイッチングアンプ１４０Ａ〜１４０Ｄの動作速度は、ゲートドライバ回路１４１Ａ〜１４１Ｄの動作速度で上限が決まっている。
【００４５】
図１２は、スイッチングアンプの比較例を示す図である。図１２に示す比較例に係るスイッチングアンプは、出力できるパルス信号のスイッチング周波数はゲートドライバ回路のスイッチング速度に等しい。そのため、比較例に係るスイッチングアンプは、１００ＭＨｚ以下のクロック周波数で生成されたデルタシグマ変調信号しか出力することができず、１００ＭＨｚ以上のクロック周波数で生成されたデルタシグマ変調信号を増幅する事はできず、まったく出力が得られない。
【００４６】
しかし、第１実施形態に係るスイッチングアンプ１４０Ａ〜１４０Ｄのゲートドライバ回路１４１Ａ〜１４１ＤはＭＯＳＦＥＴの半分のスイッチング速度で動作すればよいので、出力できるデルタシグマ変調信号のクロック速度は２００ＭＨｚまで上げることができる。回路の立ち上がり、立ち下がり時間による動作効率の低下は生じるものの、出力信号がまったく得られなくなることは無くなり、より広帯域な信号を出力できる。
【００４７】
次に、デルタシグマ変調信号を生成する際のクロック周波数を上げることができれば、出力できる信号の周波数が上昇することについて説明する。デルタシグマ変調信号のパルス信号のなかで最も狭いパルスの幅は、デルタシグマ変調器１１０の動作クロック周波数の周期の半分に等しい。このデルタシグマ変調器１１０の動作クロック周波数は、入力される信号の周波数と許容できる出力スプリアスレベルで選択される。
【００４８】
図１３は、図３に示すデルタシグマ変調器１１０のクロック周波数が５．１２ＭＨｚであるときの入力される正弦波信号の周波数に対する出力３次高調波レベルを示す図である。クロック周波数５．１２ＭＨｚで３次高調波レベルを−５０ｄＢｃ以下にする必要がある場合は、入力できる正弦波信号の周波数は１０ｋＨｚ以下となる。一方、入力される信号の周波数が１０ｋＨｚ以上の場合は、２次デルタシグマ変調器１１０の動作クロック周波数を５．１２ＭＨｚ以上にする必要がある。２次デルタシグマ変調器１１０の動作クロック周波数を高く設定すれば、図４に示したデルタシグマ変調器１１０からの出力パルス信号の最小パルス幅はさらに狭くなる。よって、出力したい信号の周波数を上げるためには、デルタシグマ変調器１１０の動作クロック周波数を上げる必要があり、その結果、スイッチングアンプ１４０は高速なスイッチング動作を要求されることになる。
【００４９】
例えば、高いクロック周波数で生成されたパルス信号を増幅するスイッチングアンプ１４０は、先にも述べたように、特開２００１−１５６５５４号公報（第１５頁、第１４図）に開示されている。これは、クロック周波数の高いパルス信号をインターリーブし、複数のスイッチングアンプ１４０で増幅し、各スイッチングアンプ１４０の出力を合成することで入力信号を増幅した出力信号を得るというものである。
【００５０】
しかし、特開２００１−１５６５５４号公報（第１４図）に開示さているとおり、このスイッチングアンプ１４０は、ＭＯＳＦＥＴのソース端子で各パルス信号を合成するのではなく、ＭＯＳＦＥＴと出力負荷抵抗の間に備えているインダクタと出力負荷抵抗との間のノードで出力信号を合成している。この構成ではパルス波形がインダクタでなまった後に合成するため、このスイッチングアンプ１４０がデルタシグマ変調信号を増幅した場合、得られる（増幅後の）出力信号は元のデルタシグマ変調されたパルス波形とは異なる。その結果、デルタシグマ変調特有のノイズシェーピング効果が得られず、ダイナミックレンジが狭くなってしまう問題があった。
【００５１】
図１４は、図４に示すデルタシグマ変調器１１０の出力信号周波数スペクトルを示す図である。入力信号は１０ｋＨｚの正弦波である。１０ｋＨｚ以外の信号成分は雑音およびスプリアス成分である。１０ｋＨｚ以外の周波数領域には、通常であれば、白色雑音が生じる。しかし、図１４を見ると分かるように、本実施形態に係る増幅器１００は、デルタシグマ変調のノイズシェーピング効果を発揮させ、低い周波数では雑音レベルが低くすることができるため、ＬＰＦ等で雑音レベルが増大する高周波領域を遮断することで、高ダイナミックレンジを実現できる。
【００５２】
なお、図１２に示す比較例に係るスイッチングアンプ１４０を２つ用いて、１つのスイッチングアンプ１４０をもう１つのスイッチングアンプ１４０の電源として用いる構成とする場合、図９に示すように、１つの抵抗１４３Ａ、１４３Ｃ（あるいは１つのダイオード）と２つのダイオード１４３Ｂ、１４３Ｄ、１４４Ｂ、１４４Ｄを適切な場所に追加することで、所望のパルス信号を合成した出力を得ることができる。
【００５３】
以上の通り、高い周波数の入力信号をデルタシグマ変調して得られるパルス信号をスイッチングアンプで増幅する場合であって、デルタシグマ変調器の動作クロック周波数がゲートドライバ回路の動作クロック周波数の上限を上回る場合、図１２に係るスイッチングアンプ１４０ではまったく出力が得られなかった。
【００５４】
パルス変調信号をインターリーブしてスイッチングアンプで増幅し出力するようなスイッチングアンプでは、パルス信号をインダクタなどのＬＰＦ特性を持つ回路を通過した後で合成するため、パルス変調にデルタシグマ変調を用いた場合であっても、パルス信号を維持したまま出力を合成できないのでノイズシェーピング効果が得られず、スイッチングアンプ１４０出力のダイナミックレンジが狭くなるという問題があった。
【００５５】
一方、第１の実施形態に係る増幅器１００は、高速なクロック周波数で生成されたパルス信号を低速なパルス信号に変換すると共に、各スイッチングアンプ１４０Ａ〜１４０Ｄの出力パルス信号をパルス波形のまま合成することができるため、広帯域かつ高ダイナミックレンジを実現できる。
【００５６】
（第２の実施形態）
第１の実施形態に係る増幅器１００は、無線送信機２００に適用できる。以下では、無線送信機の中でもＥＥＲ（Ｅｎｖｅｌｏｐｅ  Ｅｌｉｍｉｎａｔｉｏｎ  Ｒｅｓｔｏｒａｔｉｏｎ）送信機の例で説明する。ＥＥＲ増幅器とは、高周波電力増幅器の電源を変調信号の振幅情報に応じて変化させることで高効率な増幅動作を実現する電源変調型電力増幅器の１つである。
【００５７】
図１５は、第２実施形態に係る（ＥＥＲ）送信機２００を示す図である。送信機２００は、変調信号生成部２１０と、第１実施形態に係る増幅器１００と、高周波電力増幅部２２０を備える。高周波電力増幅部２２０には、図示しない変調信号生成部２１０から出力されるベースバンド信号を高周波の搬送波信号にベースバンド変調信号として重畳させる直交変調器のような変調器を備える。まず、変調信号生成部２１０に、送信データが入力される。変調信号生成部２１０は、ＱＰＳＫや６４ＱＡＭ、およびＯＦＤＭなどの変調方法によって送信データを変調する。変調信号生成部２１０は、生成した変調信号の振幅変調成分と位相変調成分を分離する。変調信号生成部２１０は、振幅変調成分を増幅器１００へ出力し、位相変調成分を高周波電力増幅部２２０へ出力する。増幅器１００は、変調信号の振幅変調成分を増幅して高周波電力増幅部２２０へ出力する。高周波電力増幅部２２０は、増幅器１００から増幅された変調信号の振幅変調成分を受け、変調信号生成部２１０から変調信号の位相変調成分を受ける。高周波電力増幅部２２０は、増幅された変調信号の振幅変調成分を電源電圧として用いるトランジスタを最終段に利用することで電力利得を振幅変調成分に追従させて変化させることで高周波出力信号のレベルを変化させ、その結果、変調信号の位相変調成分で位相変調された搬送波に振幅変調成分を重畳させて出力する。
【００５８】
図１６は、変調信号生成部２１０の構成例を示す図である。変調信号生成部２１０は、送信データを１次変調でＱＰＳＫ変調し、２次変調でＯＦＤＭ変調する。変調信号生成部２１０は、ＱＰＳＫ変調部２１１と、ＳＰ（Ｓｅｒｉａｌ  Ｐａｒａｌｌｅｌ）変換部２１２と、周波数軸ＩＱデータマッピング部２１３と、ＩＦＦＴ部２１４と、ＣＰ（Ｃｙｃｌｉｃ  Ｐｒｅｆｉｘ）付加部２１５と、オーバーサンプリング部２１６と、デジタルフィルタ（ＦＩＲ）２１７と、振幅変調成分算出部２１８と、位相変調成分算出部２１９と、２つのＤＡＣ２１８Ａ、２１９Ａとを備える。
【００５９】
ＱＰＳＫ変調部２１１は、送信データをＱＰＳＫ変調する。ＳＰ変換部２１２は、ＱＰＳＫ変調されたシンボルデータをＯＦＤＭシンボル毎に区切りシリアルパラレル変換する。マッピング部２１３は、シリアルパラレル変換された信号（ＩＱ信号）を周波数軸上に複素数でマッピングする。ＩＦＦＴ部２１４は、周波数軸上にデータマッピングされた信号を、ＩＦＦＴ処理によって時間信号に変換する。ＣＰ付加部２１５は、ＩＦＦＴされた信号に対して、Ｃｙｃｌｉｃ  Ｐｒｅｆｉｘを付加する。オーバーサンプリング部２１６は、ＣＰが付加された信号を時間軸上で零挿入などによりオーバーサンプリングする。デジタルフィルタ２１７は、オーバーサンプリング後の信号を平滑化し、周波数軸上における帯域制限を行う。振幅変調成分算出部２１８は、帯域制限された信号（ＩＱ信号）から、振幅変調成分を算出する。位相変調成分算出部２１９は、帯域制限された信号（ＩＱ信号）から、位相変調成分を算出する。２つのＤＡＣ２１８Ａ、２１９Ａは、それぞれ、振幅変調成分に係る信号（デジタル信号）、振幅変調成分に係る信号（デジタル信号）を、アナログ信号へ変換する。変調信号生成部２１０は、振幅変調成分に係るアナログ信号を、増幅器１００へ出力する。変調信号生成部２１０は、位相変調成分に係るアナログ信号を、高周波電力増幅部２２０へ出力する。
【００６０】
第１実施形態に係る増幅器１００（エンベロープアンプ）に入力された振幅変調信号は、第１の実施形態で説明したように増幅され、高周波電力増幅器２２０の電源電圧として供給される。位相変調信号は、高周波電力増幅部２２０へ入力される。高周波電力増幅部２２０は、振幅変調信号を電源電圧として、位相変調信号を増幅する事で、入力された振幅変調信号と位相変調信号とを合成するとともに増幅する。高周波電力増幅部２２０にはＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体トランジスタを用いた電力増幅器１００が利用できる。例えばＦＥＴの場合、エンベロープアンプから供給される電源電圧はドレイン端子（入力端子）へ入力され、位相変調信号はゲート端子（制御端子）へ入力される。なお、ＥＥＲ送信機２００の動作の原理説明は、非特許文献（Ｐｅｔｅｒ  Ｂ．  ｋｅｎｉｎｇｔｏｎ，  “Ｈｉｇｈ  Ｌｉｎｅａｒｉｔｙ  ＲＦ  Ａｍｐｌｉｆｉｅｒ  Ｄｅｓｉｇｎ”，  Ａｒｔｅｃｈ  Ｈｏｕｓｅ  Ｍｉｃｒｏｗａｖｅ  Ｌｉｂｒａｒｙ，  ＩＳＢＮ  １−５８０５３−１４３−１）等に詳細な記載があるため、ここでは説明を省略する。
【００６１】
図１７は、振幅変調信号と位相変調信号に分離される前の変調信号（元の変調信号）の周波数スペクトル、（ＦＩＲの出力信号の周波数スペクトル）を示す図である。図１８は、デルタシグマ変調器１１０に入力される振幅変調信号の周波数スペクトルを示す図である。図１７と図１８から明らかな通り、振幅変調信号の周波数スペクトルは元の変調信号の周波数スペクトルよりも帯域の広い信号である。振幅変調信号のメインローブの広さは元の変調信号のメインローブの２倍である。よって、エンベロープアンプには広帯域な変調信号が入力されるため、前述のように振幅変調信号をデルタシグマ変調する場合、デルタシグマ変調器１１０のクロック周波数は高い周波数に設定する必要がある。
【００６２】
ＥＥＲ送信機２００の動作効率は、高周波電力増幅器２２０の動作効率とエンベロープアンプ（増幅器１００）の動作効率との掛け算となるため、高効率なＥＥＲ送信機２００を実現するためには高効率なエンベロープアンプ（増幅器１００）の実現が必要であり、エンベロープアンプを高効率なスイッチングアンプで実現するアプローチが従来から検討されている。
【００６３】
しかし、上記のように振幅変調信号を高速なクロック周波数でデルタシグマ変調したパルス信号をスイッチングアンプ１４０で増幅しようとすると、図１２に示すスイッチングアンプ１４０等では高速なクロック周波数で生成されたデルタシグマ変調信号は増幅できない。
【００６４】
第１の実施形態に係る増幅器１００は、上記問題を解決するものである。第２の実施形態に係るＥＥＲ送信機２００は、第１の実施形態に係る増幅器１００を用いる事で、動作効率を高めることができる。
【００６５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６６】
１００・・・増幅器
１１０・・・デルタシグマ変調機
１２０・・・分離部
１２１〜１２３・・・シフトレジスタ
１２４、１２５・・・分離回路
１３０・・・生成部
１３１〜１３６・・・シフトレジスタ
１３７、１３８・・・生成回路
１４０Ａ〜１４０Ｄ・・・スイッチングアンプ
１４１Ａ〜１４１Ｄ・・・ゲートドライバ回路
１４２Ａ〜１４２Ｄ・・・ＭＯＳＦＥＴ
１４３Ａ、１４３Ｃ・・・抵抗
１４３Ｂ、１４４Ｂ、１４３Ｄ、１４４Ｄ・・・ダイオード
１５０・・・出力部
１５１、１５２・・・インダクタ
１５３・・・キャパシタ
２００・・・送信機
２１０・・・変調信号生成部
２１１・・・ＱＰＳＫ変調部
２１２・・・ＳＰ変換部
２１３・・・マッピング部
２１４・・・ＩＦＦＴ部
２１５・・・ＣＰ付加部
２１６・・・オーバーサンプリング部
２１７・・・ＦＩＲ部
２１８・・・位相変調成分算出部
２１９・・・振幅変調成分算出部
２１８Ａ、２１９Ｂ・・・ＤＡＣ
２２０・・・高周波電力増幅部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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