(57)【要約】【課題】参照クロックが不要なインタポレータ方式のＣＤＲ回路を小面積で実現することができる技術を提供する。【解決手段】ＣＤＲ回路１０１において、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路１１７と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路１１８とを含み、データエッジ位置計測回路１１７の計測結果とクロックエッジ位置計測回路１１８の計測結果に応じて、再生クロックの周波数を調整する周波数調整回路１１６を有する。エッジの近傍と遠方の判定には、ＣＣＬ回路の最小入力振幅を制御することで実現している。【選択図】図１
2012156740.tif 000002
【特許請求の範囲】
【請求項１】
再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路と、
前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの個数を計測するクロックエッジ位置計測回路とを含み、
前記データエッジ位置計測回路の計測結果と前記クロックエッジ位置計測回路の計測結果に応じて、前記再生クロックの周波数を調整する周波数調整回路を有することを特徴とするＣＤＲ回路。
【請求項２】
請求項１記載のＣＤＲ回路において、
参照クロックを必要としないことを特徴とするＣＤＲ回路。
【請求項３】
請求項１記載のＣＤＲ回路において、
前記再生クロックを生成するインタポレータ回路をさらに有し、
前記周波数調整回路は、前記インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とするＣＤＲ回路。
【請求項４】
請求項１記載のＣＤＲ回路において、
前記周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで前記再生クロックと前記伝送データ間の位相差を判定するエッジ位置判定回路をさらに有することを特徴とするＣＤＲ回路。
【請求項５】
請求項１記載のＣＤＲ回路において、
前記再生クロックの位相を調整する位相調整回路をさらに有し、
前記位相調整回路と前記周波数調整回路の動作速度は個別に制御されることを特徴とするＣＤＲ回路。
【請求項６】
請求項１記載のＣＤＲ回路において、
前記周波数調整回路は、
前記伝送データの周波数に対して前記再生クロックの周波数が低い場合は、前記伝送データで前記再生クロックをラッチし、前記再生クロックの周波数を上げ、
前記伝送データの周波数に対して前記再生クロックの周波数が高い場合は、前記再生クロックで前記伝送データをラッチし、前記再生クロックの周波数を下げ、
前記再生クロックを前記伝送データでラッチし、または前記伝送データを前記再生クロックでラッチした結果、前記伝送データと前記再生クロックの周波数がほぼ同じ場合は、前記再生クロックの周波数を固定させることを特徴とするＣＤＲ回路。
【請求項７】
請求項１記載のＣＤＲ回路において、
前記データエッジ位置計測回路は、周波数ＵＰ用エッジ位置判定回路と、この周波数ＵＰ用エッジ位置判定回路に接続される周波数ＵＰ用周波数制御論理回路とを有し、
前記クロックエッジ位置計測回路は、周波数ＤＯＷＮ用エッジ位置判定回路と、この周波数ＤＯＷＮ用エッジ位置判定回路に接続される周波数ＤＯＷＮ用周波数制御論理回路とを有し、
前記周波数調整回路は、前記周波数ＵＰ用周波数制御論理回路と前記周波数ＤＯＷＮ用周波数制御論理回路に接続されるバイアス制御回路と、このバイアス制御回路に接続されるリングオシレータ回路とをさらに有し、
前記周波数ＵＰ用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記再生クロックのエッジの近傍と遠方にある前記伝送データのエッジの位置を判定して、この判定結果を前記周波数ＵＰ用周波数制御論理回路に出力し、
前記周波数ＤＯＷＮ用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの位置を判定して、この判定結果を前記周波数ＤＯＷＮ用周波数制御論理回路に出力し、
前記周波数ＵＰ用周波数制御論理回路は、前記周波数ＵＰ用エッジ位置判定回路の出力信号の平均化処理を行い、この処理結果を前記バイアス制御回路に出力し、
前記周波数ＤＯＷＮ用周波数制御論理回路は、周波数ＤＯＷＮ処理の有効／無効を判定し、有効であれば前記周波数ＤＯＷＮ用エッジ位置判定回路の出力信号を平均化処理して、この処理結果を前記バイアス制御回路に出力し、
前記バイアス制御回路は、前記周波数ＵＰ用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を高くするバイアスを生成し、前記周波数ＤＯＷＮ用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を低くするバイアスを生成することを特徴とするＣＤＲ回路。
【請求項８】
受信データからクロックを抽出し、伝送データを復元するＣＤＲ回路を有する受信回路であって、
前記ＣＤＲ回路は、
再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路と、
前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの個数を計測するクロックエッジ位置計測回路とを含み、
前記データエッジ位置計測回路の計測結果と前記クロックエッジ位置計測回路の計測結果に応じて、前記再生クロックの周波数を調整する周波数調整回路を有することを特徴とする受信回路。
【請求項９】
請求項８記載の受信回路において、
前記ＣＤＲ回路は、参照クロックを必要としないことを特徴とする受信回路。
【請求項１０】
請求項８記載の受信回路において、
前記ＣＤＲ回路は、前記再生クロックを生成するインタポレータ回路をさらに有し、
前記周波数調整回路は、前記インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とする受信回路。
【請求項１１】
請求項８記載の受信回路において、
前記周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで前記再生クロックと前記伝送データ間の位相差を判定するエッジ位置判定回路をさらに有することを特徴とする受信回路。
【請求項１２】
請求項８記載の受信回路において、
前記ＣＤＲ回路は、
前記再生クロックの位相を調整する位相調整回路をさらに有し、
前記位相調整回路と前記周波数調整回路の動作速度は個別に制御されることを特徴とする受信回路。
【請求項１３】
請求項８記載の受信回路において、
前記周波数調整回路は、
前記伝送データの周波数に対して前記再生クロックの周波数が低い場合は、前記伝送データで前記再生クロックをラッチし、前記再生クロックの周波数を上げ、
前記伝送データの周波数に対して前記再生クロックの周波数が高い場合は、前記再生クロックで前記伝送データをラッチし、前記再生クロックの周波数を下げ、
前記再生クロックを前記伝送データでラッチし、または前記伝送データを前記再生クロックでラッチした結果、前記伝送データと前記再生クロックの周波数がほぼ同じ場合は、前記再生クロックの周波数を固定させることを特徴とする受信回路。
【請求項１４】
請求項８記載の受信回路において、
前記データエッジ位置計測回路は、周波数ＵＰ用エッジ位置判定回路と、この周波数ＵＰ用エッジ位置判定回路に接続される周波数ＵＰ用周波数制御論理回路とを有し、
前記クロックエッジ位置計測回路は、周波数ＤＯＷＮ用エッジ位置判定回路と、この周波数ＤＯＷＮ用エッジ位置判定回路に接続される周波数ＤＯＷＮ用周波数制御論理回路とを有し、
前記周波数調整回路は、前記周波数ＵＰ用周波数制御論理回路と前記周波数ＤＯＷＮ用周波数制御論理回路に接続されるバイアス制御回路と、このバイアス制御回路に接続されるリングオシレータ回路とをさらに有し、
前記周波数ＵＰ用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記再生クロックのエッジの近傍と遠方にある前記伝送データのエッジの位置を判定して、この判定結果を前記周波数ＵＰ用周波数制御論理回路に出力し、
前記周波数ＤＯＷＮ用エッジ位置判定回路は、前記再生クロックと前記伝送データ間の位相差に基づいて、前記伝送データのエッジの近傍と遠方にある前記再生クロックのエッジの位置を判定して、この判定結果を前記周波数ＤＯＷＮ用周波数制御論理回路に出力し、
前記周波数ＵＰ用周波数制御論理回路は、前記周波数ＵＰ用エッジ位置判定回路の出力信号の平均化処理を行い、この処理結果を前記バイアス制御回路に出力し、
前記周波数ＤＯＷＮ用周波数制御論理回路は、周波数ＤＯＷＮ処理の有効／無効を判定し、有効であれば前記周波数ＤＯＷＮ用エッジ位置判定回路の出力信号を平均化処理して、この処理結果を前記バイアス制御回路に出力し、
前記バイアス制御回路は、前記周波数ＵＰ用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を高くするバイアスを生成し、前記周波数ＤＯＷＮ用周波数制御論理回路からの出力信号に対しては、前記リングオシレータ回路の周波数を低くするバイアスを生成することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路の技術に関し、特に、受信データからクロックを再生するＣＤＲ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路、およびこのＣＤＲ回路を用いた受信回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、受信回路には、受信データからクロックを抽出し、受信データを復元するＣＤＲ回路が用いられている。ＣＤＲ回路は、大きく参照クロックを必要とする方式と、必要としない方式（参照クロックレスＣＤＲ回路）に大別される。参照クロックを必要とする方式は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路によりデータレートに応じた周波数を生成する為、ＣＤＲ回路として周波数調整機能は必要ない。参照クロックレスＣＤＲ回路は、データレートに応じた周波数のクロック信号をＣＤＲ回路で生成する必要がある為、ＣＤＲ回路に周波数調整機能が必要となる。
【０００３】
参照クロックレスＣＤＲ回路の例として、チャージポンプ回路を使用した参照クロックレスＣＤＲ回路が提案されている（例えば特許文献１参照）。これは、遅延素子と反転回路で構成したＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、チャージポンプ回路、ループフィルタおよびＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して再生クロックの位相・周波数調整を行っている。このようなＰＬＬ回路を基本とした構成では、ループフィルタに用いる容量素子の面積が大きくなり、装置全体として大面積になってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８７４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、前記特許文献１などを含む従来のＰＬＬ回路を基本した参照クロックレスＣＤＲ回路は、容量素子等のアナログ素子の面積が占める割合が高くなり、受信回路を小面積で構成することが困難である。ＣＤＲ回路を小面積で構成する方法としてインタポレータ回路を使用する方式があるが、受信データの周波数に再生クロックの周波数を合わせる機構を実現することが難しいという問題がある。
【０００６】
そこで、本発明は、上述した問題を解決して、参照クロックが不要なインタポレータ方式のＣＤＲ回路を小面積で実現することができる技術を提供することを主な目的とするものである。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、参照クロックが不要なインタポレータ方式のＣＤＲ回路において、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測し、その計測結果に応じて再生クロックの周波数を調整することを特徴とする。
【００１０】
さらに好適には、周波数調整回路は、インタポレータ回路で生成された前記再生クロックの周波数を制御することを特徴とする。また、周波数調整回路は、クロックまたはデータの最小入力振幅差を利用することで再生クロックと伝送データ間の位相差を判定することを特徴とする。また、ＣＤＲ回路は、再生クロックの位相を調整する位相調整回路と再生クロックの周波数を調整する周波数調整回路の動作速度を個別に制御できることを特徴とする。
【００１１】
また、上記のような特徴を有するＣＤＲ回路を用いた受信回路にも適用することができる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、参照クロックが不要なインタポレータ方式のＣＤＲ回路を小面積で実現することができる。ひいては、このＣＤＲ回路を用いた受信回路、さらに送受信装置を小面積で構成することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態におけるＣＤＲ回路の全体構成の一例を示すブロック図である。
【図２】本発明の一実施の形態における周波数調整アルゴリズムの一例を示す図である。
【図３】本発明の一実施の形態における周波数ＵＰ用エッジ位置判定回路の構成の一例を示すブロック図である。
【図４】本発明の一実施の形態における周波数ＤＯＷＮ用エッジ位置判定回路の構成の一例を示すブロック図である。
【図５】本発明の一実施の形態におけるＣＣＬ回路の構成の一例を示す回路図である。
【図６】本発明の一実施の形態におけるＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路の構成の一例を示す回路図である。
【図７】本発明の一実施の形態におけるＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２でのラッチ判定方法の一例を示す概念図である。
【図８】本発明の一実施の形態における送受信装置の全体構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
＜本発明の実施の形態の概要＞
本発明の実施の形態のＣＤＲ回路は、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路（１１７）と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路（１１８）とを含み、データエッジ位置計測回路の計測結果とクロックエッジ位置計測回路の計測結果に応じて、再生クロックの周波数を調整する周波数調整回路（１１６）を有することを特徴とする。
【００１９】
以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。
【００２０】
＜送受信装置の構成＞
まず、図８に基づいて、本実施の形態における送受信装置の全体構成の一例について説明する。図８は、この送受信装置の全体構成の一例を示すブロック図である。
【００２１】
本実施の形態における送受信装置８００は、送信データを出力する送信回路８０１と、この送信回路８０１から出力されたデータを伝送路８０６を経由して受信する受信回路８０２から構成される。
【００２２】
送信回路８０１は、送信データを伝送路８０６に差動信号（Ｐ極、Ｎ極）にて送出するドライバ回路（ＤＲＶ）８０３と、このドライバ回路８０３に接続され、送信すべきデータを生成してドライバ回路８０３に出力する論理回路８０４と、この論理回路８０４に接続され、論理回路８０４へクロックを供給するＰＬＬ回路８０５から構成される。
【００２３】
受信回路８０２は、送信回路８０１から送出された送信データを受信し、波形等化処理を行い、波形整形するレシーバ回路（ＲＣＶ）８０７と、このレシーバ回路８０７に接続され、レシーバ回路８０７から出力されたデータからクロックを抽出し、伝送データを復元するＣＤＲ回路１０１から構成される。
【００２４】
ＣＤＲ回路１０１は、レシーバ回路８０７と周波数調整回路１１６に接続され、レシーバ回路８０７から出力されたデータから伝送データを復元すると共に、周波数調整回路１１６により周波数制御されたクロックに基づいて再生クロックの位相を制御する位相調整回路１１５と、レシーバ回路８０７と位相調整回路１１５に接続され、レシーバ回路８０７から出力されたデータからクロックを抽出し、再生クロックの周波数を制御して位相調整回路１１５に出力する周波数調整回路１１６から構成される。
【００２５】
このように構成される送受信装置８００において、送信回路８０１、受信回路８０２のそれぞれは、例えば半導体基板上に各回路を形成した半導体装置として製造される。
【００２６】
＜ＣＤＲ回路の構成＞
次に、図１に基づいて、前述したＣＤＲ回路１０１の全体構成の一例について説明する。図１は、このＣＤＲ回路１０１の全体構成の一例を示すブロック図である。
【００２７】
本実施の形態におけるＣＤＲ回路１０１は、非線形位相比較器（ＰＤ）１０２と、平均化回路（ＡＶＥ）１０３と、コーダ回路（ＣＯＤ）１０４と、インタポレータ回路（ＩＰ）１０５と、周波数ＵＰ用エッジ位置判定回路１０６と、周波数ＤＯＷＮ用エッジ位置判定回路１０７と、周波数ＵＰ用周波数制御論理回路（ＬＯＧＩＣ＿ＦＵＰ）１０８と、周波数ＤＯＷＮ用周波数制御論理回路（ＬＯＧＩＣ＿ＦＤＮ）１０９と、バイアス制御回路１１２と、リングオシレータ回路（ＲＯＳ）１１３と、伝送データパターン検出器１１４から構成される。  
【００２８】
非線形位相比較器１０２は、図８に示したレシーバ回路８０７からの伝送データ（ＤＡＴＡ（Ｐ／Ｎ））を入力とし、インタポレータ回路１０５からの再生クロック（Ｐ／Ｎ）に基づいて、伝送データ（ＤＡＴＡ（Ｐ／Ｎ））と再生クロック（Ｐ／Ｎ）の位相差を判定する回路である。そして、この非線形位相比較器１０２は、再生データを出力すると共に、位相差情報を平均化回路１０３へ出力する。また、非線形位相比較器１０２は、再生クロック（分周）を平均化回路１０３とコーダ回路１０４へ出力する。
【００２９】
平均化回路１０３は、非線形位相比較器１０２からの位相差情報を入力とし、非線形位相比較器１０２からの再生クロック（分周）に基づいて、この非線形位相比較器１０２からの位相差情報を平均化する回路である。そして、この平均化回路１０３は、平均化された位相差情報をもとに生成される位相制御信号をコーダ回路１０４へ出力する。
【００３０】
コーダ回路１０４は、平均化回路１０３からの位相制御信号を入力とし、非線形位相比較器１０２からの再生クロック（分周）に基づいて、再生クロックの位相を制御する回路である。そして、このコーダ回路１０４は、再生クロックの位相情報をインタポレータ回路１０５へ出力する。
【００３１】
インタポレータ回路１０５は、コーダ回路１０４からの再生クロックの位相情報を入力とし、リングオシレータ回路１１３からのクロック（ＣＬＫ（Ｐ／Ｎ））に基づいて、再生クロック（Ｐ／Ｎ）を生成する回路である。そして、このインタポレータ回路１０５は、再生クロック（Ｐ／Ｎ）を非線形位相比較器１０２、周波数ＵＰ用エッジ位置判定回路１０６、周波数ＤＯＷＮ用エッジ位置判定回路１０７、周波数ＵＰ用周波数制御論理回路１０８、周波数ＤＯＷＮ用周波数制御論理回路１０９、伝送データパターン検出器１１４へ出力する。
【００３２】
周波数ＵＰ用エッジ位置判定回路１０６は、インタポレータ回路１０５からの再生クロック（Ｐ／Ｎ）を入力とし、レシーバ回路８０７からの伝送データ（ＤＡＴＡ（Ｐ／Ｎ））に基づいて、再生クロック（Ｐ／Ｎ）のエッジの近傍と遠方にある伝送データのエッジ位置を判定する回路である。そして、この周波数ＵＰ用エッジ位置判定回路１０６は、エッジ位置判定結果（ＲＥＧＩＯＮ＿１＿Ｒ，２＿Ｒ、ＲＥＧＩＯＮ＿１＿Ｆ，２＿Ｆ）を周波数ＵＰ用周波数制御論理回路１０８へ出力する。
【００３３】
周波数ＤＯＷＮ用エッジ位置判定回路１０７は、レシーバ回路８０７からの伝送データ（ＤＡＴＡ（Ｐ／Ｎ））を入力とし、インタポレータ回路１０５からの再生クロック（Ｐ／Ｎ）に基づいて、伝送データのエッジの近傍と遠方にある再生クロック（Ｐ／Ｎ）のエッジ位置を判定する回路である。そして、この周波数ＤＯＷＮ用エッジ位置判定回路１０７は、エッジ位置判定結果（ＲＥＧＩＯＮ＿１＿Ｒ，２＿Ｒ、ＲＥＧＩＯＮ＿１＿Ｆ，２＿Ｆ）を周波数ＤＯＷＮ用周波数制御論理回路１０９へ出力する。
【００３４】
周波数ＵＰ用周波数制御論理回路１０８は、周波数ＵＰ用エッジ位置判定回路１０６からのエッジ位置判定結果（ＲＥＧＩＯＮ＿１＿Ｒ，２＿Ｒ、ＲＥＧＩＯＮ＿１＿Ｆ，２＿Ｆ）を入力とし、再生クロック（Ｐ／Ｎ）に基づいて、再生クロック（Ｐ／Ｎ）のエッジの近傍と遠方にある伝送データのエッジの個数を計測する回路である。そして、この周波数ＵＰ用周波数制御論理回路１０８は、伝送データのエッジの個数の計測結果をバイアス制御回路１１２へ出力する。
【００３５】
周波数ＤＯＷＮ用周波数制御論理回路１０９は、周波数ＤＯＷＮ用エッジ位置判定回路１０７からのエッジ位置判定結果（ＲＥＧＩＯＮ＿１＿Ｒ，２＿Ｒ、ＲＥＧＩＯＮ＿１＿Ｆ，２＿Ｆ）と、伝送データパターン検出器１１４からの検出信号を入力とし、再生クロック（Ｐ／Ｎ）に基づいて、伝送データのエッジの近傍と遠方にある再生クロック（Ｐ／Ｎ）のエッジの個数を計測する回路である。そして、この周波数ＤＯＷＮ用周波数制御論理回路１０９は、再生クロック（Ｐ／Ｎ）のエッジの個数の計測結果をバイアス制御回路１１２へ出力する。
【００３６】
バイアス制御回路１１２は、周波数ＵＰ用周波数制御論理回路１０８からの伝送データのエッジの個数の計測結果と、周波数ＤＯＷＮ用周波数制御論理回路１０９からの再生クロックのエッジの個数の計測結果を入力として、バイアスを制御する回路である。そして、このバイアス制御回路１１２は、バイアス制御信号をリングオシレータ回路１１３へ出力する。
【００３７】
リングオシレータ回路１１３は、バイアス制御回路１１２からのバイアス制御信号を入力とし、クロック（ＣＬＫ（Ｐ／Ｎ））を生成する回路である。そして、このリングオシレータ回路１１３は、クロック（ＣＬＫ（Ｐ／Ｎ））をインタポレータ回路１０５へ出力する。
【００３８】
伝送データパターン検出器１１４は、レシーバ回路８０７からの伝送データ（ＤＡＴＡ（Ｐ／Ｎ））を入力とし、インタポレータ回路１０５からの再生クロック（Ｐ／Ｎ）に基づいて、周波数を下げる処理に必要なパターンを検出する回路である。そして、この伝送データパターン検出器１１４は、パターン検出結果を周波数ＤＯＷＮ用周波数制御論理回路１０９へ出力する。
【００３９】
以上のように構成されるＣＤＲ回路１０１において、非線形位相比較器１０２と平均化回路１０３とコーダ回路１０４とインタポレータ回路１０５は、ＣＤＲ回路１０１の通常機能である再生クロックの位相を調整する位相調整回路１１５として構成される。この位相調整回路１１５を構成する各回路は、一般的な構成で実現される為、ここでは説明を省略する。
【００４０】
また、このＣＤＲ回路１０１において、周波数ＵＰ用エッジ位置判定回路１０６と周波数ＤＯＷＮ用エッジ位置判定回路１０７と周波数ＵＰ用周波数制御論理回路１０８と周波数ＤＯＷＮ用周波数制御論理回路１０９とバイアス制御回路１１２とリングオシレータ回路１１３と伝送データパターン検出器１１４は、再生クロックの周波数を調整する周波数調整回路１１６として構成される。
【００４１】
この周波数調整回路１１６において、周波数ＵＰ用エッジ位置判定回路１０６と周波数ＵＰ用周波数制御論理回路１０８は、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数を計測するデータエッジ位置計測回路１１７を構成する。また、周波数ＤＯＷＮ用エッジ位置判定回路１０７と周波数ＤＯＷＮ用周波数制御論理回路１０９は、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測するクロックエッジ位置計測回路１１８を構成する。そして、周波数調整回路１１６は、データエッジ位置計測回路１１７の計測結果と、クロックエッジ位置計測回路１１８の計測結果に応じて、再生クロックの周波数を調整する回路として機能する。本発明は、この周波数調整回路１１６に特徴があり、以下ではこの特徴部分を主に説明する。
【００４２】
＜周波数調整アルゴリズム＞
次に、図２に基づいて、前述した周波数調整回路１１６による周波数調整アルゴリズムの一例について説明する。図２は、この周波数調整アルゴリズムの一例を示す図である。
【００４３】
本発明の周波数調整アルゴリズムは、ラッチされる側の信号の立ち上がり／立ち下がりエッジを基点に設けた領域Ｒｅｇｉｏｎ１（近傍または近距離と称する）、このＲｅｇｉｏｎ１を除いた領域Ｒｅｇｉｏｎ２（遠方または遠距離と称する）を、ラッチする側の信号が何回ラッチしたかにより周波数制御を行う。
【００４４】
例えば、伝送データの周波数（ＤＡＴＡｆ）に対して再生クロックの周波数（ＣＬＫｆ）が低い場合（ＣＬＫｆ＜ＤＡＴＡｆ）、図２の上図に示すように、伝送データ（ＤＡＴＡ）で再生クロック（ＣＬＫ）をラッチする。その結果、再生クロックの半周期で２回以上Ｒｅｇｉｏｎ２でラッチ、またはＲｅｇｉｏｎ１とＲｅｇｉｏｎ２で１回ずつラッチしたのであれば、再生クロックの周波数が伝送データの周波数に比べて低いと判断し、再生クロックの周波数を上げる（ＦｒｅｑｕｅｎｃｙＵＰ）。
【００４５】
一方、伝送データの周波数（ＤＡＴＡｆ）に対して再生クロック（ＣＬＫｆ）の周波数が高い場合（ＣＬＫｆ＞ＤＡＴＡｆ）、図２の中図に示すように、再生クロック（ＣＬＫ）で伝送データ（ＤＡＴＡ）をラッチする。その結果、伝送データの１シンボルで２回以上Ｒｅｇｉｏｎ２でラッチ、またはＲｅｇｉｏｎ１とＲｅｇｉｏｎ２で１回ずつラッチしたのであれば、再生クロックの周波数が伝送データの周波数に比べて高いと判断し、再生クロックの周波数を下げる（ＦｒｅｑｕｅｎｃｙＤＯＷＮ）。
【００４６】
ラッチされる側が再生クロックの場合、ＨｉレベルとＬｏレベルが交互に切り替わる為、周波数は常に安定しているが、ラッチされる側が伝送データの場合、データパターンに依存して周波数が変わる。その為、周波数ＤＯＷＮの場合、伝送データが最高周波数のパターンの場合のみ周波数ＤＯＷＮ処理を有効にする。周波数ＵＰと周波数ＤＯＷＮの処理は同時に動作させ、且つ再生クロックの周波数は十分低い周波数から開始する。周波数ＤＯＷＮ処理を有効にさせるデータパターンは、再生クロックの周波数が低い場合でも存在するが、再生クロックの周波数が低い状態では周波数ＵＰ処理の方が頻度が高い為、周波数ＵＰが支配的になる。その為、システムとしては、周波数ＵＰ処理を行う。
【００４７】
再生クロックを伝送データでラッチ、または伝送データを再生クロックでラッチした結果、伝送データの１シンボルで、Ｒｅｇｉｏｎ１でのみラッチしたのであれば、伝送データと再生クロックの周波数はほぼ同じと判断し（ＣＬＫｆ＝ＤＡＴＡｆ）、再生クロックの周波数を固定させる（ＦｒｅｑｕｅｎｃｙＦＩＸ、図２下図）。
【００４８】
＜周波数ＵＰ用エッジ位置判定回路の構成＞
次に、図３に基づいて、前述した周波数ＵＰ用エッジ位置判定回路１０６の構成の一例について説明する。図３は、この周波数ＵＰ用エッジ位置判定回路１０６の構成の一例を示すブロック図である。
【００４９】
周波数ＵＰ用エッジ位置判定回路１０６は、図２で示した再生クロックに近傍領域Ｒｅｇｉｏｎ１／遠方領域Ｒｅｇｉｏｎ２を生成し、伝送データでラッチした値がＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２のいずれでラッチしたものであるかを判定する周波数ＵＰ用のエッジ位置の判定回路である。
【００５０】
この周波数ＵＰ用エッジ位置判定回路１０６は、Ｒｅｇｉｏｎ１／２判定用に最小入力振幅を通常のＣＣＬ（Ｃｒｏｓｓ  Ｃｏｕｐｌｅｄ  Ｌａｔｃｈ）回路３０４，３０５よりも大きくしたＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２，３０３と、ＣＣＬ回路３０４，３０５と、ＦＦ回路３０６，３０７，３０８，３０９と、ＥＯＲ回路３１０，３１１と、インバータ回路３１２，３１３，３１４，３１５と、１／４周期位相を遅らせる遅延回路（Ｔ／４）３１６と、Ｒｅｇｉｏｎ１／２の幅を制御するＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路３１７と、ＮＯＲ回路３１８，３１９と、ＯＲ回路３２０，３２１と、ＦＦ回路３２２，３２３と、ＯＲ回路３２４，３２５と、ＡＮＤ回路３２６，３２７，３２８，３２９から構成される。
【００５１】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路３１７は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２選択信号（ＲＥＧＩＯＮ＿ＳＥＬ）を入力とし、Ｒｅｇｉｏｎ１／２の幅を制御する信号を生成して、この信号をＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２，３０３へ出力する。
【００５２】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路３１７からの制御信号、再生クロック（ＣＬＫ）を入力とし、データ（ＤＡＴＡ）に基づいて、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用の信号（ＯＵＴ＿Ｐ）を生成してラッチし、このラッチした信号をＦＦ回路３０６へ出力する。
【００５３】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０３は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路３１７からの制御信号、再生クロック（ＣＬＫ）を入力とし、データ（ＤＡＴＡ）をインバータ回路３１４で反転したデータに基づいて、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用の信号（ＯＵＴ＿Ｐ）を生成してラッチし、このラッチした信号をＦＦ回路３０７へ出力する。
【００５４】
ＣＣＬ回路３０４は、再生クロック（ＣＬＫ）を入力とし、データ（ＤＡＴＡ）に基づいて、信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成してラッチし、このラッチした信号をＦＦ回路３０８，３２２へ出力する。
【００５５】
ＣＣＬ回路３０５は、再生クロック（ＣＬＫ）を入力とし、データ（ＤＡＴＡ）をインバータ回路３１４で反転したデータに基づいて、信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成してラッチし、このラッチした信号をＦＦ回路３０９，３２３へ出力する。
【００５６】
ＦＦ回路３０６は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２からの信号（ＯＵＴ＿Ｐ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延したデータに基づいて、ラッチした信号を出力する。
【００５７】
ＦＦ回路３０７は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０３からの信号（ＯＵＴ＿Ｐ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延し、さらにインバータ回路３１５で反転したデータに基づいて、ラッチした信号を出力する。
【００５８】
ＦＦ回路３０８は、ＣＣＬ回路３０４からの信号（ＯＵＴ＿Ｐ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延したデータに基づいて、ラッチした信号を出力する。
【００５９】
ＦＦ回路３２２は、ＣＣＬ回路３０４からの信号（ＯＵＴ＿Ｎ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延したデータに基づいて、ラッチした信号を出力する。
【００６０】
ＦＦ回路３０９は、ＣＣＬ回路３０５からの信号（ＯＵＴ＿Ｐ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延し、さらにインバータ回路３１５で反転したデータに基づいて、ラッチした信号を出力する。
【００６１】
ＦＦ回路３２３は、ＣＣＬ回路３０５からの信号（ＯＵＴ＿Ｎ）を入力とし、データ（ＤＡＴＡ）を遅延回路３１６で遅延し、さらにインバータ回路３１５で反転したデータに基づいて、ラッチした信号を出力する。
【００６２】
これらのＦＦ回路３０６，３０７，３０８，３２２，３０９，３２３からの出力信号は、以降に接続される、ＥＯＲ回路３１０，３１１によるＥＯＲ演算、ＮＯＲ回路３１８，３１９によるＮＯＲ演算、ＯＲ回路３２４，３２０，３２５，３２１によるＯＲ演算、インバータ回路３１２，３１３による反転、ＡＮＤ回路３２６，３２７，３２８，３２９によるＡＮＤ演算を経て、出力信号（ＲＥＧＩＯＮ＿１＿Ｒ，ＲＥＧＩＯＮ＿２＿Ｒ，ＲＥＧＩＯＮ＿１＿Ｆ，ＲＥＧＩＯＮ＿２＿Ｆ）として出力される。
【００６３】
＜周波数ＤＯＷＮ用エッジ位置判定回路の構成＞
同様に、図４に基づいて、前述した周波数ＤＯＷＮ用エッジ位置判定回路１０７の構成の一例について説明する。図４は、この周波数ＤＯＷＮ用エッジ位置判定回路１０７の構成の一例を示すブロック図である。
【００６４】
周波数ＤＯＷＮ用エッジ位置判定回路１０７は、図２で示した伝送データに近傍領域Ｒｅｇｉｏｎ１／遠方領域Ｒｅｇｉｏｎ２を生成し、再生クロックでラッチした値がＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２のいずれでラッチしたものであるかを判定する周波数ＤＯＷＮ用のエッジ位置の判定回路である。
【００６５】
この周波数ＤＯＷＮ用エッジ位置判定回路１０７は、Ｒｅｇｉｏｎ１／２判定用に最小入力振幅を通常のＣＣＬ回路４０４，４０５よりも大きくしたＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０２，４０３と、ＣＣＬ回路４０４，４０５と、ＦＦ回路４０６，４０７，４０８，４０９と、ＥＯＲ回路４１０，４１１と、インバータ回路４１２，４１３，４１４，４１５と、１／４周期位相を遅らせる遅延回路（Ｔ／４）４１６と、Ｒｅｇｉｏｎ１／２の幅を制御するＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路４１７と、ＮＯＲ回路４１８，４１９と、ＯＲ回路４２０，４２１と、ＦＦ回路４２２，４２３と、ＯＲ回路４２４，４２５と、ＡＮＤ回路４２６，４２７，４２８，４２９から構成される。
【００６６】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路４１７は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２選択信号（ＲＥＧＩＯＮ＿ＳＥＬ）を入力とし、Ｒｅｇｉｏｎ１／２の幅を制御する信号を生成して、この信号をＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０２，４０３へ出力する。
【００６７】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０２は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路４１７からの制御信号、データ（ＤＡＴＡ）を入力とし、再生クロック（ＣＬＫ）に基づいて、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用の信号（ＯＵＴ＿Ｐ）を生成してラッチし、このラッチした信号をＦＦ回路４０６へ出力する。
【００６８】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０３は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路４１７からの制御信号、データ（ＤＡＴＡ）を入力とし、再生クロック（ＣＬＫ）をインバータ回路４１４で反転したクロックに基づいて、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用の信号（ＯＵＴ＿Ｐ）を生成してラッチし、このラッチした信号をＦＦ回路４０７へ出力する。
【００６９】
ＣＣＬ回路４０４は、データ（ＤＡＴＡ）を入力とし、再生クロック（ＣＬＫ）に基づいて、信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成してラッチし、このラッチした信号をＦＦ回路４０８，４２２へ出力する。
【００７０】
ＣＣＬ回路４０５は、データ（ＤＡＴＡ）を入力とし、再生クロック（ＣＬＫ）をインバータ回路４１４で反転したクロックに基づいて、信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成してラッチし、このラッチした信号をＦＦ回路４０９，４２３へ出力する。
【００７１】
ＦＦ回路４０６は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０２からの信号（ＯＵＴ＿Ｐ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延したクロックに基づいて、ラッチした信号を出力する。
【００７２】
ＦＦ回路４０７は、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路４０３からの信号（ＯＵＴ＿Ｐ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延し、さらにインバータ回路４１５で反転したクロックに基づいて、ラッチした信号を出力する。
【００７３】
ＦＦ回路４０８は、ＣＣＬ回路４０４からの信号（ＯＵＴ＿Ｐ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延したクロックに基づいて、ラッチした信号を出力する。
【００７４】
ＦＦ回路４２２は、ＣＣＬ回路４０４からの信号（ＯＵＴ＿Ｎ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延したクロックに基づいて、ラッチした信号を出力する。
【００７５】
ＦＦ回路４０９は、ＣＣＬ回路４０５からの信号（ＯＵＴ＿Ｐ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延し、さらにインバータ回路４１５で反転したクロックに基づいて、ラッチした信号を出力する。
【００７６】
ＦＦ回路４２３は、ＣＣＬ回路４０５からの信号（ＯＵＴ＿Ｎ）を入力とし、再生クロック（ＣＬＫ）を遅延回路４１６で遅延し、さらにインバータ回路４１５で反転したクロックに基づいて、ラッチした信号を出力する。
【００７７】
これらのＦＦ回路４０６，４０７，４０８，４２２，４０９，４２３からの出力信号は、以降に接続される、ＥＯＲ回路４１０，４１１によるＥＯＲ演算、ＮＯＲ回路４１８，４１９によるＮＯＲ演算、ＯＲ回路４２４，４２０，４２５，４２１によるＯＲ演算、インバータ回路４１２，４１３による反転、ＡＮＤ回路４２６，４２７，４２８，４２９によるＡＮＤ演算を経て、出力信号（ＲＥＧＩＯＮ＿１＿Ｒ，ＲＥＧＩＯＮ＿２＿Ｒ，ＲＥＧＩＯＮ＿１＿Ｆ，ＲＥＧＩＯＮ＿２＿Ｆ）として出力される。
【００７８】
＜ＣＣＬ回路の構成＞
次に、図５に基づいて、前述したＣＣＬ回路３０４，３０５，４０４，４０５の構成の一例について説明する。図５は、このＣＣＬ回路３０４，３０５，４０４，４０５の構成の一例を示す回路図である。
【００７９】
ＣＣＬ回路３０４，３０５，４０４，４０５は、電源（ＶＤＤ）に接続される抵抗５１７，５１８から構成される抵抗部５０２と、この抵抗部５０２に接続され、入力データ（ＤＩＮ＿Ｐ）により制御されるＭＯＳ５０９および入力データ（ＤＩＮ＿Ｎ）により制御されるＭＯＳ５１０から構成される伝送データ入力ＭＯＳ部５０３と、この伝送データ入力ＭＯＳ部５０３に接続され、伝送データ入力ＭＯＳ部５０３の動作状態で制御されるＭＯＳ５１１，５１２から構成されるカットオフ用ＭＯＳ部５０４と、電源（ＶＤＤ）とグランドとの間に直列に接続され、抵抗５１５とドレイン電圧（ＦＢ＿Ｐ）により制御されるＭＯＳ５１３から構成される出力信号生成部５０５、および抵抗５１６とＭＯＳのドレイン電圧（ＦＢ＿Ｎ）により制御されるＭＯＳ５１４から構成される出力信号生成部５０６と、カットオフ用ＭＯＳ部５０４とグランドとの間に接続され、再生クロック（ＣＬＫ）を受けるＭＯＳ５０８から構成されるクロック用ＭＯＳ部５０７から構成される。
【００８０】
このＣＣＬ回路３０４，３０５，４０４，４０５の動作説明は以下の通りである。クロックが立ち上がった際、クロック用ＭＯＳ部５０７のＭＯＳ５０８がＯＮ状態となる。すると、カスコード接続された各ＭＯＳのドレイン／ソース端の電位が下がり始め、伝送データの差動電圧差に依存して、伝送データ入力ＭＯＳ部５０３を構成しているＭＯＳ５０９とＭＯＳ５１０のどちらかが先にスイッチしＯＮ状態となる。ＯＮ状態となったＭＯＳのドレイン電圧（ＦＢ＿ＰまたはＦＢ＿Ｎ）は急速にグランド方向へ引っ張られると同時に、カットオフ用ＭＯＳ部５０４を構成しているＭＯＳ５１１またはＭＯＳ５１２のうち、伝送データ入力ＭＯＳ部５０３のＯＮ状態となったＭＯＳのドレイン端子に接続されているＭＯＳがＯＦＦ状態となる。ＯＦＦ状態となったＭＯＳのドレイン端子と接続されている伝送データ入力ＭＯＳ部５０３のＭＯＳのドレイン端子（ＦＢ＿ＰまたはＦＢ＿Ｎ）は電源（ＶＤＤ）方向に引っ張られる。ＭＯＳ５０９とＭＯＳ５１０のドレイン端子はそれぞれ出力信号生成部５０５，５０６を構成しているＭＯＳ５１３とＭＯＳ５１４と接続されており、伝送データに依存して変化するＭＯＳ５０９／ＭＯＳ５１０のドレイン電圧によりＣＣＬ回路３０４，３０５，４０４，４０５の出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）が決定される。
【００８１】
＜Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路の構成＞
次に、図６に基づいて、前述したＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２，３０３，４０２，４０３の構成の一例について説明する。図６は、このＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２，３０３，４０２，４０３の構成の一例を示す回路図である。
【００８２】
Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ３０２，３０３，４０２，４０３は、前述したＣＣＬ回路３０４，３０５，４０４，４０５のＭＯＳ５０９，５１０のドレインに接続されている抵抗値を個別に変化させることで、ＭＯＳ５０９，５１０に流れる電流値にオフセットを生成させ、最小入力振幅を変えている。この電流値のオフセット生成は、図６に示すように、抵抗部６０２に、外部より抵抗値を制御できるＲｅｇｉｏｎ幅調整部６１９，６２０を並列接続することで実現している。
【００８３】
すなわち、このＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ３０２，３０３，４０２，４０３は、電源（ＶＤＤ）に接続される抵抗６１７，６１８から構成される抵抗部６０２と、この抵抗部６０２に接続され、入力データ（ＤＩＮ＿Ｐ）により制御されるＭＯＳ６０９および入力データ（ＤＩＮ＿Ｎ）により制御されるＭＯＳ６１０から構成される伝送データ入力ＭＯＳ部６０３と、この伝送データ入力ＭＯＳ部６０３に接続され、伝送データ入力ＭＯＳ部６０３の動作状態で制御されるＭＯＳ６１１，６１２から構成されるカットオフ用ＭＯＳ部６０４と、電源（ＶＤＤ）とグランドとの間に直列に接続され、抵抗６１５とドレイン電圧（ＦＢ＿Ｐ）により制御されるＭＯＳ６１３から構成される出力信号生成部６０５、および抵抗６１６とドレイン電圧（ＦＢ＿Ｎ）により制御されるＭＯＳ６１４から構成される出力信号生成部６０６と、カットオフ用ＭＯＳ部６０４とグランドとの間に接続され、再生クロック（ＣＬＫ）を受けるＭＯＳ６０８から構成されるクロック用ＭＯＳ部６０７に加えて、抵抗部６０２に並列に接続され、外部より抵抗値を制御できるＭＯＳ６２１，６２２，…から構成されるＲｅｇｉｏｎ幅調整部６１９、および外部より抵抗値を制御できるＭＯＳ６２３，６２４，…から構成されるＲｅｇｉｏｎ幅調整部６２０から構成される。
【００８４】
このＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ３０２，３０３，４０２，４０３の動作により、伝送データ入力ＭＯＳ部６０３を構成しているＭＯＳ６０９および６１０のドレインに接続されている抵抗値を個別に変化させ、ＭＯＳ６０９および６１０に流れる電流値にオフセットを生成させることができるので、Ｒｅｇｉｏｎ１／２判定用に最小入力振幅を変えることが可能となる。
【００８５】
＜Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２でのラッチ判定方法＞
次に、図７に基づいて、前述した周波数調整アルゴリズムにおけるＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２でのラッチ判定方法の一例について説明する。図７は、このＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２でのラッチ判定方法の一例を示す概念図である。
【００８６】
本実施の形態の周波数調整アルゴリズムは、ラッチした位置が近傍領域Ｒｅｇｉｏｎ１／遠方領域Ｒｅｇｉｏｎ２のどちらであるかを判定することで周波数調整を行っている。この判定は、図３，図４および図５，図６に示した、ＣＣＬ回路３０４，３０５，４０４，４０５と、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路３０２，３０３，４０２，４０３の出力信号を比較することで実現している。
【００８７】
図７に示すように、ＣＣＬ回路およびＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路の最小入力振幅に依存して、クロック（ＣＬＫ）またはデータ（ＤＡＴＡ）のエッジ付近を領域Ａ／Ｂ／Ｃに分ける。例えば、領域Ａは、ＣＣＬ回路とＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路とも最小入力振幅以下の信号をラッチする為、正しい値が出力されない（ＯＵＴ＿Ｐ／ＯＵＴ＿ＮともＬｏ出力）。領域Ｂでは、ＣＣＬ回路のみ最小入力振幅以上の信号をラッチできる為、ＣＣＬ回路はラッチした信号に依存した適切な出力信号が得られる（ＯＵＴ＿Ｐ／ＯＵＴ＿ＮはＨｉ出力またはＬｏ出力）。また、領域Ｃでは、ＣＣＬ回路とＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路とも最小入力振幅以上の信号をラッチする為、両回路ともラッチした信号に依存した適切な出力信号が得られる（ＯＵＴ＿Ｐ／ＯＵＴ＿ＮはＨｉ出力またはＬｏ出力）。
【００８８】
これに基づいて、Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２の境界を領域ＢとＣの境界にする場合に、ＮＯＲ回路３１８（４１８）および３１９（４１９）、ＯＲ回路３２０（４２０）および３２１（４２１）による、領域ＡのＥＯＲ結果（Ｌｏ信号）の補正が必要となる。また、適切な周波数制御信号を得る為に、ＯＲ回路３２４（４２４）および３２５（４２５）、ＡＮＤ回路３２６〜３２９（４２６〜４２９）による、ＣＣＬ回路出力（ＯＵＴ＿Ｐ）がＨｉ信号のＥＯＲ結果のみを周波数制御に使用する補正が必要となる。以上の構成により、ＣＣＬ回路出力とＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路出力の補正後ＥＯＲ出力がＨｉの時Ｒｅｇｉｏｎ１、補正後ＥＯＲ出力がＬｏの時Ｒｅｇｉｏｎ２とすることで、ラッチ位置がＲｅｇｉｏｎ１またはＲｅｇｉｏｎ２のいずれであるかを認識できる。
【００８９】
以上の周波数調整アルゴリズムにおけるＲｅｇｉｏｎ１／Ｒｅｇｉｏｎ２でのラッチ判定方法を適用し、図１に示した周波数ＵＰ用エッジ位置判定回路１０６と周波数ＤＯＷＮ用エッジ位置判定回路１０７の出力信号は、それぞれ周波数ＵＰ用周波数制御論理回路１０８と周波数ＤＯＷＮ用周波数制御論理回路１０９に入力される。周波数ＵＰ用周波数制御論理回路１０８は、周波数ＵＰ用エッジ位置判定回路１０６の出力信号の平均化処理を行う。周波数ＤＯＷＮ用周波数制御論理回路１０９は、周波数ＤＯＷＮ処理の有効／無効を伝送データパターン検出器１１４の出力信号を用いて判定し、有効であれば周波数ＤＯＷＮ用エッジ位置判定回路１０７の出力信号を平均化処理する。
【００９０】
周波数ＵＰ用周波数制御論理回路１０８と周波数ＤＯＷＮ用周波数制御論理回路１０９はバイアス制御回路１１２に接続される。バイアス制御回路１１２は、周波数ＵＰ用周波数制御論理回路１０８からの出力信号に対しては、リングオシレータ回路１１３の周波数を高くするバイアスを、周波数ＤＯＷＮ用周波数制御論理回路１０９からの出力信号に対しては、リングオシレータ回路１１３の周波数を低くするバイアスを生成する。本実施の形態では、周波数ＵＰ処理と周波数ＤＯＷＮ処理の頻度により、どちらの処理に重みを与えるかを決定している。
【００９１】
図１に示したＣＤＲ回路１０１では、周波数調整回路１１６による周波数調整と同時に、ＣＤＲ回路１０１の本来の機能である再生クロックの位相調整を位相調整回路１１５で行う。この周波数調整と位相調整の速度は、平均化回路１０３、周波数ＵＰ用周波数制御論理回路１０８、周波数ＤＯＷＮ用周波数制御論理回路１０９およびバイアス制御回路１１２で調整される。位相調整の速度は平均化回路１０３で調整され、周波数調整の速度は周波数ＵＰ用周波数制御論理回路１０８、周波数ＤＯＷＮ用周波数制御論理回路１０９およびバイアス制御回路１１２で調整され、位相調整と周波数調整の動作速度は個別に制御される。
【００９２】
＜本実施の形態の効果＞
以上説明した本実施の形態のＣＤＲ回路１０１、およびＣＤＲ回路１０１を用いた受信回路８０２、さらに送受信装置８００によれば、参照クロックが不要なインタポレータ方式のＣＤＲ回路１０１において、データエッジ位置計測回路１１７とクロックエッジ位置計測回路１１８を含む周波数調整回路１１６を有することで、再生クロックのエッジの近傍と遠方にある伝送データのエッジの個数と、伝送データのエッジの近傍と遠方にある再生クロックのエッジの個数を計測し、その計測結果に応じて再生クロックの周波数を調整することにより、ＣＤＲ回路１０１を小面積で実現することができる。すなわち、ＰＬＬ回路を基本とした参照クロックレスＣＤＲ回路で問題となる容量の面積増加を防ぐことが可能となり、小面積なインタポレータ方式の参照クロックレスＣＤＲ回路１０１が実現できる。ひいては、このＣＤＲ回路１０１を用いた受信回路８０２、さらに送受信装置８００を小面積で構成することが可能となる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９４】
本発明は、受信データからクロックを再生するＣＤＲ回路、およびこのＣＤＲ回路を用いた受信回路、さらに送受信装置に利用可能である。
【符号の説明】
【００９５】
１０１…ＣＤＲ回路、１０２…非線形位相比較器、１０３…平均化回路、１０４…コーダ回路、１０５…インタポレータ回路、１０６…周波数ＵＰ用エッジ位置判定回路、１０７…周波数ＤＯＷＮ用エッジ位置判定回路、１０８…周波数ＵＰ用周波数制御論理回路、１０９…周波数ＤＯＷＮ用周波数制御論理回路、１１２…バイアス制御回路、１１３…リングオシレータ回路、１１４…伝送データパターン検出器、１１５…位相調整回路、１１６…周波数調整回路、１１７…データエッジ位置計測回路、１１８…クロックエッジ位置計測回路、
３０２…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路、３０３…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路、３０４…ＣＣＬ回路、３０５…ＣＣＬ回路、３０６〜３０９…ＦＦ回路、３１０〜３１１…ＥＯＲ回路、３１２〜３１５…インバータ回路、３１６…遅延回路、３１７…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路、３１８〜３１９…ＮＯＲ回路、３２０〜３２１…ＯＲ回路、３２２〜３２３…ＦＦ回路、３２４〜３２５…ＯＲ回路、３２６〜３２９…ＡＮＤ回路、
４０２…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路、４０３…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２生成用ＣＣＬ回路、４０４…ＣＣＬ回路、４０５…ＣＣＬ回路、４０６〜４０９…ＦＦ回路、４１０〜４１１…ＥＯＲ回路、４１２〜４１５…インバータ回路、４１６…遅延回路、４１７…Ｒｅｇｉｏｎ１／Ｒｅｇｉｏｎ２幅調整回路、４１８〜４１９…ＮＯＲ回路、４２０〜４２１…ＯＲ回路、４２２〜４２３…ＦＦ回路、４２４〜４２５…ＯＲ回路、４２６〜４２９…ＡＮＤ回路、
５０２…抵抗部、５０３…伝送データ入力ＭＯＳ部、５０４…カットオフ用ＭＯＳ部、５０５…出力信号生成部、５０６…出力信号生成部、５０７…クロック用ＭＯＳ部、５０８〜５１４…ＭＯＳ、５１５〜５１８…抵抗、
６０２…抵抗部、６０３…伝送データ入力ＭＯＳ部、６０４…カットオフ用ＭＯＳ部、６０５…出力信号生成部、６０６…出力信号生成部、６０７…クロック用ＭＯＳ部、６０８〜６１４…ＭＯＳ、６１５〜６１８…抵抗、６１９…Ｒｅｇｉｏｎ幅調整部、６２０…Ｒｅｇｉｏｎ幅調整部、６２１〜６２４…ＭＯＳ、
８００…送受信装置、８０１…送信回路、８０２…受信回路、８０３…ドライバ回路、８０４…論理回路、８０５…ＰＬＬ回路、８０６…伝送路、８０７…レシーバ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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