(57)【要約】【課題】III族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体を結晶成長させる場合、貫通孔内で結晶成長するIII族窒化物半導体の不純物濃度が高くなってしまう。このために半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体を空乏化して耐圧を確保することができないといった問題が生じている。【解決手段】貫通孔の側壁をIII族窒化物半導体の結晶成長基層とならない材料で形成したバリア層で覆っておき、バリア層で側壁が覆われている貫通孔の内部で結晶成長させてIII族窒化物半導体領域を作る。貫通孔の内部で結晶成長するIII族窒化物半導体の不純物濃度が濃くなることを防止できる【選択図】  図１
2012178406.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体の下層と、
その下層に積層されているとともに、貫通孔が形成されているIII族窒化物半導体層と、
その貫通孔の側壁を覆っているバリア層と、
そのバリア層で側壁が覆われている貫通孔を充填しているIII族窒化物半導体領域と、
を備えており、
III族窒化物半導体の結晶成長基層とならない材料でバリア層が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体層を含む半導体装置に関する。特に、III族窒化物半導体層に貫通孔が形成されており、その貫通孔内でIII族窒化物半導体が結晶成長している半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ等のIII族窒化物半導体は、高耐圧で低損失なパワ−半導体装置を実現する有望な材料であると期待されている。特許文献１に示すように、III族窒化物半導体層に貫通孔を形成し、その貫通孔内でIII族窒化物半導体を結晶成長させて製造した半導体装置が提案されている。特許文献１の技術では、貫通孔を充填しているIII族窒化物半導体が電流経路となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２６０１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
III族窒化物半導体の上に積層されているIII族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体を結晶成長させる場合、貫通孔内で結晶成長するIII族窒化物半導体の不純物濃度が高くなってしまう。このために、例えば、半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体を空乏化して耐圧を確保することができないといった問題が生じている。あるいは、半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体をリーク電流が流れるといった問題が生じている。
【０００５】
III族窒化物半導体の場合、不純物を注入することで導電型を調整することが難しい。例えば、ｐ型のIII族窒化物半導体層の局所的な範囲にｎ型の不純物を注入することによってｐ型のIII族窒化物半導体層を貫通するｎ型の領域を形成することが難しい。あるいはｎ型のIII族窒化物半導体層の局所的な範囲にｐ型の不純物を注入することによってｎ型のIII族窒化物半導体層を貫通するｐ型の領域を形成することも難しい。あるいは、不純物濃度が薄いIII族窒化物半導体層の局所的な範囲に同一導電型の不純物を注入して不純物濃度の分布を形成することも難しい。
【０００６】
そのために、III族窒化物半導体層を局所的にエッチングして貫通孔を形成し、その貫通孔内でIII族窒化物半導体を結晶成長させることによって貫通孔を充填するIII族窒化物半導体を形成する技術が多用される。
【０００７】
通常は、III族窒化物半導体層をエッチングして形成した貫通孔の底面には、III族窒化物半導体のｃ面が露出している。貫通孔の側面には、III族窒化物半導体のｃ面以外の面（ａ面またはｍ面）が露出している。III族窒化物半導体の場合、ｃ面からの結晶成長速度が遅いのに対し、ｃ面以外の面からの結晶成長速度は速い。貫通孔内にIII族窒化物半導体を結晶成長する場合、貫通孔の底面と側面の双方から結晶成長する。側面からの結晶成長速度が底面からの結晶成長速度よりも速いことから、貫通孔内に結晶成長するIII族窒化物半導体の多くは貫通孔の側面から成長する。図９は、III族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体が再成長した部分の断面写真を示している。図９では、貫通孔が形成されているIII族窒化物半導体層と、その下方にあるIII族窒化物半導体が連続しており、貫通孔の側面と底面がともにIII族窒化物半導体で形成されている。貫通孔によって溝形状が提供されている。貫通孔（この場合は溝）内で再成長したIII族窒化物半導体は、溝の側面から再成長した部分と、溝の底面から再成長した部分と、溝以外のIII族窒化物半導体層の上面から再成長した部分と、溝の側面から再成長した部分の上面に再成長した部分で構成されており、溝の中に断面三角形の形状を提供する。得られた形状を提供する再成長速度を計算すると、側面（ｃ面以外）からの再成長速度が、底面ないし上面（ｃ面）からの再成長速度よりも速いことが確認できる。
【０００８】
III族窒化物半導体は、ｃ面から結晶成長する場合には不純物を取り込みにくいのに対し、ｃ面以外の面（ａ面またはｍ面）から結晶成長する場合には不純物を取り込みやすい。ｃ面からの結晶成長する場合には不純物濃度が１Ｅ１４／ｃｍ３となる結晶成長条件と同じ結晶成長条件を用いても、ｍ面から結晶成長させると、不純物濃度が５Ｅ１７／ｃｍ３となってしまうことが確認されている。この結果、貫通孔内で結晶成長して貫通孔を充填する手法によると、貫通孔内再成長したIII族窒化物半導体の不純物濃度が濃くなってしまう。貫通孔を充填しているIII族窒化物半導体の不純物濃度が濃いことから、半導体装置のオフ時に空乏化せず、それによって耐圧が低下するといった問題を引き起こしている。あるいは半導体装置のオフ時にリークが流れてしまうといった問題を引き起こしている。
本発明は、III族窒化物半導体の貫通孔内でIII族窒化物半導体を結晶成長させると不純物濃度が濃くなってしまうという問題を解決する。すなわち、III族窒化物半導体の貫通孔内に不純物濃度が薄いIII族窒化物半導体を結晶成長させることができる技術を提供する。
【課題を解決するための手段】
【０００９】
本発明で創作された半導体装置は、III族窒化物半導体の下層と、その下層の上面に積層されているとともに貫通孔が形成されているIII族窒化物半導体層と、その貫通孔の側壁を覆っているバリア層と、そのバリア層で側壁が覆われている貫通孔を充填しているIII族窒化物半導体領域を備えている。本発明で創作された半導体装置では、III族窒化物半導体の結晶成長基層とならない材料でバリア層が形成されている。すなわち、バリア層からIII族窒化物半導体が結晶成長しない材料でバリア層が形成されている。貫通孔が形成されているIII族窒化物半導体層は、図９に示したように、III族窒化物半導体の下層に連続していてもよい。この場合の貫通孔は、III族窒化物半導体の深さの一部を貫通する貫通孔であり、底面が閉じられている貫通孔であると理解する。
【００１０】
上記によると、貫通孔内に結晶成長するIII族窒化物半導体は、貫通孔の底面から成長する。すなわち、III族窒化物半導体のｃ面から結晶成長したIII族窒化物半導体が貫通孔を充填する。III族窒化物半導体のｃ面から結晶成長したIII族窒化物半導体は、不純物濃度を薄くすることができる。本構造によると、不純物濃度が薄いIII族窒化物半導体で貫通孔を充填することができる。
【発明の効果】
【００１１】
本明細書に開示されている技術によると、不純物濃度が薄いIII族窒化物半導体で貫通孔を充填することができる。半導体装置のオフ時に空乏化する程度に薄い不純物濃度を持つIII族窒化物半導体で貫通孔を充填するといったことが可能となる。III族窒化物半導体で実現可能な不純物濃度の分布パターンが多様化される。
【図面の簡単な説明】
【００１２】
【図１】実施例のIII族窒化物半導体層を含む半導体装置の断面図。
【図２】実施例の半導体装置の製造段階の一つを示す。
【図３】図２に続く、実施例の半導体装置の製造段階の一つを示す。
【図４】図３に続く、実施例の半導体装置の製造段階の一つを示す。
【図５】図４に続く、実施例の半導体装置の製造段階の一つを示す。
【図６】図５に続く、実施例の半導体装置の製造段階の一つを示す。
【図７】図６に続く、実施例の半導体装置の製造段階の一つを示す。
【図８】図７に続く、実施例の半導体装置の製造段階の一つを示す。
【図９】貫通孔の周囲に存在するIII族窒化物半導体と、貫通孔を充填しているIII族窒化物半導体の断面写真。
【発明を実施するための最良の形態】
【００１３】
（特長１）
（１）本発明は、ｐ型のIII族窒化物半導体層に形成されている貫通孔に低濃度のｎ型のIII族窒化物半導体を充填するのに有効であるが、それに限られず、
（２）ｐ型のIII族窒化物半導体層に形成されている貫通孔に低濃度のｐ型のIII族窒化物半導体またはｉ型のIII族窒化物半導体を充填する場合、
（３）ｎ型のIII族窒化物半導体層に形成されている貫通孔に、低濃度のｎ型のIII族窒化物半導体、低濃度のｐ型のIII族窒化物半導体またはｉ型のIII族窒化物半導体を充填する場合にも有用である。
（特長２）下記の順で製造する：
（１）ｎ型のIII族窒化物半導体層の表面にｐ型のIII族窒化物半導体層を結晶成長する。
（２）貫通孔となる範囲のｐ型のIII族窒化物半導体層をエッチングしてｐ型のIII族窒化物半導体層を貫通する孔を形成する。
（３）ＳｉＯ２膜をＣＶＤ方法で形成する。
（４）ＳｉＯ２膜を異方性エッチングする。ｐ型のIII族窒化物半導体層の表面に形成されたＳｉＯ２膜は除去され、貫通孔の側壁に形成されたＳｉＯ２膜は残存する。III族窒化物半導体は、ＳｉＯ２膜の上には結晶成長しない。これによって、貫通孔の側壁にIII族窒化物半導体の結晶成長基層とならないバリア層が形成させる。
（５）貫通孔の内部にｎ型のIII族窒化物半導体を結晶成長する。貫通孔の内部で結晶成長するｎ型のIII族窒化物半導体は、ｃ面から結晶成長するので、不純物濃度を下げることができる。
（特長３）ｐ型のＧａＮ層の貫通孔の底面に露出しているｎ型のＧａＮ層の不純物濃度と、貫通孔内で成長したｎ型のＧａＮの不純物濃度と、ｐ型のＧａＮ層の上面に積層されているｎ型のＧａＮ層の不純物濃度がほぼ等しい。
【実施例】
【００１４】
図1は実施例の半導体装置を示し、図２から図８は製造工程を示している。
図１に例示されている半導体装置の場合、下から、ドレイン電極２、ｎ＋−ＧａＮ層４、ｎ−−ＧａＮ層６、ｐ−ＧａＮ層８、ｎ−−ＧａＮ層１４、ＡｌＧａＮ層１６、ＳｉＯ２層１８、ゲート電極２０の順で積層されている。図示の１２，２２は、ｎ＋−ＧａＮ領域であり、１０，２４はソース電極である。
ｐ−ＧａＮ層８の中央範囲には貫通孔８ａが形成されている。貫通孔８ａの側壁は、ＳｉＯ２層２６で覆われている。側壁がＳｉＯ２層２６で覆われている貫通孔８ａの内部にはｎ−ＧａＮ２８が充填されている。ＳｉＯ２層２６からはＧａＮが結晶成長しない。貫通孔８ａの内部を充填しているｎ−ＧａＮ２８は、貫通孔８ａの底面に露出しているｎ−−ＧａＮ層６の上面から結晶成長している。貫通孔８ａの内部を充填しているｎ−ＧａＮ２８の不純物濃度は薄く、半導体装置をオフしたときに、ｎ−ＧａＮ２８は空乏化する。このために、ＳｉＯ２層１８等の過大な電圧がかかって半導体装置が破壊されるといったことを防止できる。また半導体装置をオフしたときに、リーク電流がｎ−ＧａＮ２８を流れることを防止できる。
【００１５】
ソース電極１０は、ｎ＋−ＧａＮ領域１２を介して、ｎ−−ＧａＮ層１４とＡｌＧａＮ層１６の右端に接している。ソース電極１０は、ｐ−ＧａＮ層８にも接続されている。同様に、ソース電極２４は、ｎ＋−ＧａＮ領域２２を介して、ｎ−−ＧａＮ層１４とＡｌＧａＮ層１６の左端に接しており、ｐ−ＧａＮ層８にも接続されている。
ゲ−ト電極２０は、ソ−ス電極１０と貫通孔８ａの間の範囲と、ソ−ス電極２４と貫通孔８ａの間の範囲を含む範囲に対向している。
【００１６】
ｎ−−ＧａＮ層１４の上部に、それよりもエネルギバンド幅が広いＡｌＧａＮ層１６が形成されていることから、両者の界面に２次元電子ガスが現れる。図１の半導体装置は、ノ−マリオン型であり、ゲ−ト電極２０に電圧をかけなければ、ｎ−−ＧａＮ層１４とＡｌＧａＮ層１６の界面に存在している電子が、ｐ−ＧａＮ層８の貫通孔８ａを介して、ｎ−ＧａＮ層２８とｎ−−ＧａＮ層６とｎ＋−ＧａＮ層４に流れ、ドレイン電極２に流れる。ゲ−ト電極２０に電圧をかけなければ、ソ−ス電極１０，２４とドレイン電極２の間で電流が流れる。
【００１７】
ゲ−ト電極２０はソ−ス電極１０と貫通孔８ｃの間の範囲に対向していることから、ゲ−ト電極２０に負の電圧をかければ、その範囲における電子が消失する。ソ−ス電極１０から貫通孔８ａに向けて電子が流れなくなる。同様に、ゲ−ト電極２０はソ−ス電極２４と貫通孔８ｃの間の範囲に対向していることから、ゲ−ト電極２０に負の電圧をかければ、その範囲における電子が消失する。ソ−ス電極２４から貫通孔８ａに向けて電子が流れなくなる。ゲ−ト電極２０に負の電圧をかければ、ソース電極１０，２４とドレイン電極２の間で電流が流れなくなる。
【００１８】
ｐ−ＧａＮ層８は電流を流さない領域として機能する。貫通孔８ａ以外の部分では、電流が流れない。ｐ−ＧａＮ層８は、ｎ−ＧａＮ領域２８を通過しないでソース電極１０，２４とドレイン電極２の間で電流が流れることを防止する。ゲ−ト電極２０の電位によって、ソ−ス電極１０と貫通孔８ｃの間の電子雲ならびにソ−ス電極２４と貫通孔８ｃの間の電子雲を消失させるのかさせないのかによって、ソース電極１０，２４とドレイン電極２の導通がオン・オフされる。
【００１９】
半導体装置のオフ時にｎ−ＧａＮ層２８が空乏化すると、ゲート絶縁膜であるＳｉＯ２層１８にかかる電界強度が低下する。ｎ−ＧａＮ層２８が空乏化すると、半導体装置のオフ時の耐圧が向上する。ｎ−ＧａＮ層２８の不純物濃度が１〜２Ｅ１６／ｃｍ３のオーダであれば、ｎ−ＧａＮ層２８が空乏化する。また、ｎ−ＧａＮ層２８の不純物濃度が１〜２Ｅ１６／ｃｍ３のオーダであれば、半導体装置をオフしたときに、ｎ−ＧａＮ領域２８にリーク電流が流れることもない。
【００２０】
仮にバリア層２６を設けなければ、貫通孔８ａ内で結晶成長するｎ−ＧａＮ２８の不純物濃度は濃くなってしまう。ｎ−−ＧａＮ層６の不純物濃度が１Ｅ１４／ｃｍ３となる結晶成長条件と同じ条件で結晶成長させても、バリア層２６がなければ、貫通孔８ａ内で結晶成長するｎ−ＧａＮ２８の不純物濃度は５Ｅ１７／ｃｍ３程度となってしまう。これではｎ−ＧａＮ層２８が空乏化しない。半導体装置のオフ時においてｐｎ接合界面に強い電界強度がかかり、降伏電流が流れてしまう現象が生じえる。条件によってはｐｎ接合界面にトンネル電流が流れてしまうこともある。さらには、ゲート絶縁膜であるＳｉＯ２層１８に過大な電界強度が作用してしまうこともある。
【００２１】
本実施例では、バリア層２６を利用することから、貫通孔８ａを充填しているｎ−ＧａＮ２８の不純物濃度が１〜２Ｅ１６／ｃｍ３のオーダに抑えられている。半導体装置のオフ時には、ｎ−ＧａＮ層２８が空乏化する。貫通孔８ａの側壁に強い電界強度がかかり、降伏電流が流れてしまうことがない。ゲート絶縁膜であるＳｉＯ２層１８に過大な電界強度が作用してしまうこともない。
【００２２】
図２から図８は、製造工程を示している。
図２は、ｎ＋−ＧａＮ層４の上にｎ−−ＧａＮ層６を結晶成長させ、ｎ−−ＧａＮ層６の上にｐ−ＧａＮ層８を結晶成長させた状態を示している。
図３は、ｐ−ＧａＮ層８を選択的にエッチングして貫通孔８ｂを形成した状態を示している
図４は、ＣＶＤ法で、ＳｉＯ２膜２６を形成した状態を示している。
図５は、基板の垂直方向から異方性エッチングして、ＳｉＯ２膜２６を除去した状態を示している。ｎ−−ＧａＮ層６とｐ−ＧａＮ層８の上面上に形成されたＳｉＯ２膜２６の基板の垂直方向の厚みは薄いことから、ｎ−−ＧａＮ層６とｐ−ＧａＮ層８の上面上に形成されたＳｉＯ２膜２６は除去される。これに対し、貫通孔８ｂの側壁に形成されたＳｉＯ２膜２６の基板の垂直方向の厚みは厚いことから、貫通孔８ｂの側壁に形成されたＳｉＯ２膜２６は除去されない。
図６は、ｎ−−ＧａＮ層１４とｎ−ＧａＮ２８を結晶成長している途中の段階を示す。ｎ−ＧａＮ２８はＳｉＯ２膜２６からは成長しない。ｎ−ＧａＮ２８は、貫通孔８ａの底面に露出しているｎ−−ＧａＮ層６の上面（ｃ面）からのみ結晶成長する。貫通孔８ａの内部を充填しているｎ−ＧａＮ２８の不純物濃度は薄く、ｎ−−ＧａＮ層６とｎ−−ＧａＮ層１４と同様の不純物濃度、すなわち、１〜２Ｅ１６／ｃｍ３に抑えられている。
図７は、ｎ−−ＧａＮ層１４とｎ−ＧａＮ２８を結晶成長していた段階を示している。
図８は、ｎ−−ＧａＮ層１４とｎ−ＧａＮ２８の表面を平坦化した段階を示している。上記したように、ｎ−−ＧａＮ層６とｎ−ＧａＮ領域２８とｎ−−ＧａＮ層１４は、同じ不純物濃度であり、完成後には境界が存在しない。ｎ−−ＧａＮ層６とｎ−ＧａＮ領域２８とｎ−−ＧａＮ層１４は、製造プロセスによる区分に過ぎない。図８の段階の後、さらに加工を続けると図１の装置が完成する。
【００２３】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。
【００２４】
例えば、上記の実施例では、ＧａＮを結晶成長させる場合を説明した。しかしながら、ｃ満以外から結晶成長すると不純物濃度が濃くなってしまう問題はＧａＮの場合に限られない。III族窒化物半導体に一般的に認められる性質である。本発明は、III族窒化物半導体層に一般的に有用である。
また、上記の実施例では、ＳｉＯ２膜の面上にIII族窒化物半導体が結晶成長しないことからIII族窒化物半導体の結晶成長基層とならないＳｉＯ２膜でバリア層を形成している。III族窒化物半導体の結晶成長基層とならない材料はＳｉＯ２膜に限定されない。III族窒化物半導体の結晶成長基層とならない他の材料を利用してバリア層を形成することもできる。上記の実施例では、下層であるｎ−−ＧａＮ層６と、その上に積層されているｐ−ＧａＮ層８の導電型が相違している。しかしながら、貫通孔が形成されている層８と、その下方にある層６は、同一層であってもよい。すなわち、ここでいう貫通孔は、全深さを貫通するものに制限されず、一部深さを貫通するものをも含む。
【符号の説明】
【００２５】
２：ドレイン電極
４：ｎ＋−ＧａＮ層
６：ｎ−−ＧａＮ層
８：ｐ−ＧａＮ層
８ａ：貫通孔
１０：ソース電極
１２：ｎ＋−ＧａＮ領域
１４：ｎ−−ＧａＮ層
１６：ＡｌＧａＮ層
１８：ＳｉＯ２層
２０：ゲート電極
２２：ｎ＋−ＧａＮ領域
２４：ソース電極
２６：バリア層
２８：ｎ−ＧａＮ領域
【図１】
2012178406.tif 000003
【図２】
2012178406.tif 000004
【図３】
2012178406.tif 000005
【図４】
2012178406.tif 000006
【図５】
2012178406.tif 000007
【図６】
2012178406.tif 000008
【図７】
2012178406.tif 000009
【図８】
2012178406.tif 000010
【図９】
2012178406.tif 000011