(57)【要約】【課題】工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる半導体装置の製造方法を提供する。【解決手段】第１のレジスト膜１１と、第１のレジスト膜１１の開口よりも小さな開口を有する第２のレジスト膜１２とを用いて、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成する。このため、ＧａＮ層１を斜めに設置し直してＳｉＯ２絶縁膜１０をエッチングする必要がなく、ＧａＮ層１を水平に設置したままＳｉＯ２絶縁膜１０をエッチングすることができ、工程を簡素化できる。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
半導体層上に、被エッチング層、第１のマスク層および第２のマスク層を順に積層する工程と、
上記第１のマスク層および上記第２のマスク層のそれぞれに開口部を、上記第１のマスク層の開口が上記第２のマスク層の開口よりも大きくなるように、形成する工程と、
上記第１のマスク層の上記開口部および上記第２のマスク層の上記開口部から上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に、テーパ状の開口部を、上記第１のマスク層側の開口が上記半導体層側の開口よりも大きくなるように、形成する工程と、
上記第１のマスク層および上記第２のマスク層の内の少なくとも上記第１のマスク層を残した状態で、上記被エッチング層の上記テーパ状の開口部に金属膜を積層して、この金属膜からなる電極を上記半導体層上に形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記第１のマスク層の上記開口部の内面と上記第２のマスク層の上記開口部の内面との間の、上記第１のマスク層の厚み方向に直交する方向の距離は、上記被エッチング層の厚みと等しいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
上記第１のマスク層および上記第２のマスク層は、それぞれ、レジスト膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
上記第１のマスク層は、絶縁膜であり、
上記第２のマスク層は、レジスト膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から４の何れか一つに記載の半導体装置の製造方法において、
上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記第１のマスク層側の内面を、上記第１のマスク層に重なるようにすることを特徴とする半導体装置の製造方法。
【請求項６】
半導体層上に、被エッチング層およびマスク層を順に積層する工程と、
上記マスク層に、逆メサ状の開口部を、上記被エッチング層側の開口が上記被エッチング層と反対側の開口よりも大きくなるように、形成する工程と、
上記マスク層の上記開口部から上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に、テーパ状の開口部を、上記マスク層側の開口が上記半導体層側の開口よりも大きくなるように、形成する工程と、
上記マスク層を残した状態で、上記被エッチング層の上記テーパ状の開口部に金属膜を積層して、この金属膜からなる電極を上記半導体層上に形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記マスク層の上記開口部の上記被エッチング層側の内面と上記マスク層の上記開口部の上記被エッチング層と反対側の内面との間の、上記マスク層の厚み方向に直交する方向の距離は、上記被エッチング層の厚みと等しいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、
上記マスク層は、レジスト膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６または７に記載の半導体装置の製造方法において、
上記マスク層は、絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６から９の何れか一つに記載の半導体装置の製造方法において、
上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記マスク層側の内面を、上記マスク層に重なるようにすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、側面が底面に対して鈍角に傾斜する鈍角電極を含む半導体装置を製造する方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法としては、ＧａＡｓ基板上にＳｉＮｘ膜およびレジストを順に積層し、レジストに開口部を形成してから、基板に対して６０°の角度でエッチングを行ってＳｉＮｘ膜にテーパ状の開口部を形成していた。そして、ＳｉＮｘ膜のテーパ状の開口部に金属を蒸着して、この金属からなるゲート電極を形成していた（特開平３−４１７３９号公報：特許文献１参照）。
【０００３】
このゲート電極は、ＳｉＮｘ膜のテーパ状の開口部の内面に接触する側面と、ＧａＡｓ基板に対向する底面とを有し、この側面は、底面に対して、鈍角を有しかつ直線的に傾斜している。
【０００４】
しかしながら、上記従来の半導体装置の製造方法では、基板に対して６０°の角度でＳｉＮｘ膜にエッチングを行っていたので、ＧａＡｓ基板を斜めに設置し直してＳｉＮｘ膜をエッチングする必要があり、工程が複雑となる問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−４１７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の課題は、工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体装置の製造方法は、
半導体層上に、被エッチング層、第１のマスク層および第２のマスク層を順に積層する工程と、
上記第１のマスク層および上記第２のマスク層のそれぞれに開口部を、上記第１のマスク層の開口が上記第２のマスク層の開口よりも大きくなるように、形成する工程と、
上記第１のマスク層の上記開口部および上記第２のマスク層の上記開口部から上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に、テーパ状の開口部を、上記第１のマスク層側の開口が上記半導体層側の開口よりも大きくなるように、形成する工程と、
上記第１のマスク層および上記第２のマスク層の内の少なくとも上記第１のマスク層を残した状態で、上記被エッチング層の上記テーパ状の開口部に金属膜を積層して、この金属膜からなる電極を上記半導体層上に形成する工程と
を備えることを特徴としている。
【０００８】
この発明の半導体装置の製造方法によれば、上記第１のマスク層と、上記第１のマスク層の開口よりも小さな開口を有する上記第２のマスク層とを用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成し、その後、上記被エッチング層の上記テーパ状の開口部に電極を形成するので、被エッチング層のテーパ状の開口部の内面に接触する電極の側面が、半導体層に対向する電極の底面に対して、鈍角を有しかつ直線的に傾斜するように、電極を形成できる（以下、鈍角電極という）。
【０００９】
また、上記第１のマスク層と、上記第１のマスク層の開口よりも小さな開口を有する上記第２のマスク層とを用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成するので、半導体層を斜めに設置し直して被エッチング層をエッチングする必要がなく、半導体層を水平に設置したまま被エッチング層をエッチングすることができ、工程を簡素化できる。
【００１０】
また、上記被エッチング層を異方性ドライエッチングによってエッチングしているので、ウェットエッチングに比べて、エッチングの再現性がよく、安定した形状の鈍角電極を得ることができる。また、等方性ドライエッチングに比べて、鈍角電極の側面を直線状に形成できる。
【００１１】
したがって、工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる。
【００１２】
また、一実施形態の半導体装置の製造方法では、上記第１のマスク層の上記開口部の内面と上記第２のマスク層の上記開口部の内面との間の、上記第１のマスク層の厚み方向に直交する方向の距離は、上記被エッチング層の厚みと等しい。
【００１３】
この実施形態の半導体装置の製造方法によれば、上記第１のマスク層の上記開口部の内面と上記第２のマスク層の上記開口部の内面との間の距離は、上記被エッチング層の厚みと等しいので、被エッチング層をエッチングするとき、被エッチング層の開口部の第１のマスク層側の内面を、第１のマスク層の開口部の内面に一致させるように、エッチングすることができる。この結果、被エッチング層の開口部の内面と、被エッチング層の半導体層に対向する底面との成す内角を、４５°に形成することができる。
【００１４】
また、一実施形態の半導体装置の製造方法では、上記第１のマスク層および上記第２のマスク層は、それぞれ、レジスト膜である。
【００１５】
この実施形態の半導体装置の製造方法によれば、上記第１のマスク層および上記第２のマスク層は、それぞれ、レジスト膜であるので、第１のマスク層および第２のマスク層のリフトオフを簡単に行える。
【００１６】
また、一実施形態の半導体装置の製造方法では、
上記第１のマスク層は、絶縁膜であり、
上記第２のマスク層は、レジスト膜である。
【００１７】
この実施形態の半導体装置の製造方法によれば、上記第１のマスク層は、絶縁膜であるので、第１のマスク層の開口部を精度良く形成できる。上記第２のマスク層は、レジスト膜であるので、第２のマスク層のリフトオフを簡単に行える。
【００１８】
また、一実施形態の半導体装置の製造方法では、上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記第１のマスク層側の内面を、上記第１のマスク層に重なるようにする。
【００１９】
この実施形態の半導体装置の製造方法によれば、上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記第１のマスク層側の内面を、上記第１のマスク層に重なるようにするので、被エッチング層の開口部の第１のマスク層側の大きさを、第１のマスク層の開口部の大きさよりも、大きくできる。このため、被エッチング層の開口部に金属膜を積層して電極を形成したとき、電極の幅方向の大きさを大きくできる。
【００２０】
また、この発明の半導体装置の製造方法は、
半導体層上に、被エッチング層およびマスク層を順に積層する工程と、
上記マスク層に、逆メサ状の開口部を、上記被エッチング層側の開口が上記被エッチング層と反対側の開口よりも大きくなるように、形成する工程と、
上記マスク層の上記開口部から上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に、テーパ状の開口部を、上記マスク層側の開口が上記半導体層側の開口よりも大きくなるように、形成する工程と、
上記マスク層を残した状態で、上記被エッチング層の上記テーパ状の開口部に金属膜を積層して、この金属膜からなる電極を上記半導体層上に形成する工程と
を備えることを特徴としている。
【００２１】
この発明の半導体装置の製造方法によれば、上記逆メサ状の開口部を有する上記マスク層を用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成し、その後、上記被エッチング層の上記テーパ状の開口部に電極を形成するので、被エッチング層のテーパ状の開口部の内面に接触する電極の側面が、半導体層に対向する電極の底面に対して、鈍角を有しかつ直線的に傾斜するように、電極を形成できる（以下、鈍角電極という）。
【００２２】
また、上記逆メサ状の開口部を有する上記マスク層を用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成するので、半導体層を斜めに設置し直して被エッチング層をエッチングする必要がなく、半導体層を水平に設置したまま被エッチング層をエッチングすることができ、工程を簡素化できる。
【００２３】
また、上記被エッチング層を異方性ドライエッチングによってエッチングしているので、ウェットエッチングに比べて、エッチングの再現性がよく、安定した形状の鈍角電極を得ることができる。また、等方性ドライエッチングに比べて、鈍角電極の側面を直線状に形成できる。
【００２４】
したがって、工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる。
【００２５】
また、一実施形態の半導体装置の製造方法では、上記マスク層の上記開口部の上記被エッチング層側の内面と上記マスク層の上記開口部の上記被エッチング層と反対側の内面との間の、上記マスク層の厚み方向に直交する方向の距離は、上記被エッチング層の厚みと等しい。
【００２６】
この実施形態の半導体装置の製造方法によれば、上記マスク層の上記開口部の上記被エッチング層側の内面と上記マスク層の上記開口部の上記被エッチング層と反対側の内面との間の距離は、上記被エッチング層の厚みと等しいので、被エッチング層をエッチングするとき、被エッチング層の開口部のマスク層側の内面を、マスク層の開口部の被エッチング層側の内面に一致させるように、エッチングすることができる。この結果、被エッチング層の開口部の内面と、被エッチング層の半導体層に対向する底面との成す内角を、４５°に形成することができる。
【００２７】
また、一実施形態の半導体装置の製造方法では、上記マスク層は、レジスト膜である。
【００２８】
この実施形態の半導体装置の製造方法によれば、上記マスク層は、レジスト膜であるので、マスク層のリフトオフを簡単に行える。
【００２９】
また、一実施形態の半導体装置の製造方法では、上記マスク層は、絶縁膜である。
【００３０】
この実施形態の半導体装置の製造方法によれば、上記マスク層は、絶縁膜であるので、マスク層の開口部を精度良く形成できる。
【００３１】
また、一実施形態の半導体装置の製造方法では、上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記マスク層側の内面を、上記マスク層に重なるようにする。
【００３２】
この実施形態の半導体装置の製造方法によれば、上記被エッチング層に上記開口部を形成する工程の後でかつ上記金属膜を積層する工程の前に、上記被エッチング層の上記開口部をウェットエッチングによってエッチングして、上記被エッチング層の上記開口部の上記マスク層側の内面を、上記マスク層に重なるようにするので、被エッチング層の開口部のマスク層側の大きさを、マスク層の開口部の大きさよりも、大きくできる。このため、被エッチング層の開口部に金属膜を積層して電極を形成したとき、電極の幅方向の大きさを大きくできる。
【発明の効果】
【００３３】
この発明の半導体装置の製造方法によれば、上記第１のマスク層と、上記第１のマスク層の開口よりも小さな開口を有する上記第２のマスク層とを用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成するので、工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる。
【００３４】
この発明の半導体装置の製造方法によれば、上記逆メサ状の開口部を有する上記マスク層を用いて、上記被エッチング層を異方性ドライエッチングによってエッチングして、上記被エッチング層に上記テーパ状の開口部を形成するので、工程を簡素化して歩留まりを向上すると共に、安定した形状の電極を再現性よく得ることができる。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明の半導体装置の製造方法の第１実施形態の第１工程を示す断面図である。
【図１Ｂ】本発明の半導体装置の製造方法の第１実施形態の第２工程を示す断面図である。
【図１Ｃ】本発明の半導体装置の製造方法の第１実施形態の第３工程を示す断面図である。
【図１Ｄ】本発明の半導体装置の製造方法の第１実施形態の第４工程を示す断面図である。
【図１Ｅ】本発明の半導体装置の製造方法の第１実施形態の第５工程を示す断面図である。
【図２Ａ】本発明の半導体装置の製造方法の第２実施形態の第１工程を示す断面図である。
【図２Ｂ】本発明の半導体装置の製造方法の第２実施形態の第２工程を示す断面図である。
【図２Ｃ】本発明の半導体装置の製造方法の第２実施形態の第３工程を示す断面図である。
【図３Ａ】本発明の半導体装置の製造方法の第３実施形態の第１工程を示す断面図である。
【図３Ｂ】本発明の半導体装置の製造方法の第３実施形態の第２工程を示す断面図である。
【図３Ｃ】本発明の半導体装置の製造方法の第３実施形態の第３工程を示す断面図である。
【図３Ｄ】本発明の半導体装置の製造方法の第３実施形態の第４工程を示す断面図である。
【図３Ｅ】本発明の半導体装置の製造方法の第３実施形態の第５工程を示す断面図である。
【図４Ａ】本発明の半導体装置の製造方法の第４実施形態の第１工程を示す断面図である。
【図４Ｂ】本発明の半導体装置の製造方法の第４実施形態の第２工程を示す断面図である。
【図４Ｃ】本発明の半導体装置の製造方法の第４実施形態の第３工程を示す断面図である。
【図５Ａ】本発明の半導体装置の製造方法の第５実施形態の第１工程を示す断面図である。
【図５Ｂ】本発明の半導体装置の製造方法の第５実施形態の第２工程を示す断面図である。
【図５Ｃ】本発明の半導体装置の製造方法の第５実施形態の第３工程を示す断面図である。
【図５Ｄ】本発明の半導体装置の製造方法の第５実施形態の第４工程を示す断面図である。
【図５Ｅ】本発明の半導体装置の製造方法の第５実施形態の第５工程を示す断面図である。
【図６Ａ】本発明の半導体装置の製造方法の第６実施形態の第１工程を示す断面図である。
【図６Ｂ】本発明の半導体装置の製造方法の第６実施形態の第２工程を示す断面図である。
【図６Ｃ】本発明の半導体装置の製造方法の第６実施形態の第３工程を示す断面図である。
【図６Ｄ】本発明の半導体装置の製造方法の第６実施形態の第４工程を示す断面図である。
【図６Ｅ】本発明の半導体装置の製造方法の第６実施形態の第５工程を示す断面図である。
【発明を実施するための形態】
【００３６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３７】
（第１の実施形態）
図１は、この発明の半導体装置の製造方法の第１実施形態である断面図を示している。この発明の半導体装置の製造方法を説明すると、まず、図１Ａに示すように、半導体層としてのＧａＮ層１上に、被エッチング層としてのＳｉＯ２絶縁膜１０、第１のマスク層としての第１のレジスト膜１１、および、第２のマスク層としての第２のレジスト膜１２を順に積層する。第１のレジスト膜１１の性質と第２のレジスト膜１２の性質とは、互いに異なる。第１のレジスト膜１１として、例えばＰＭＧＩを用い、第２のレジスト膜１２として、例えばＰＦＩを用いる。
【００３８】
例えば、上記ＧａＮ層１の厚みは、５００μｍであり、上記ＳｉＯ２絶縁膜１０の厚みは、０．２μｍであり、上記第１のレジスト膜１１の厚みは、１．２μｍであり、上記第２のレジスト膜１２の厚みは、１．０μｍである。
【００３９】
その後、図１Ｂに示すように、上記第１のレジスト膜１１の開口が上記第２のレジスト膜１２の開口よりも大きくなるように、第１のレジスト膜１１および第２のレジスト膜１２のそれぞれに開口部１１１，１２１を形成する。
【００４０】
具体的に述べると、上記第１のレジスト膜１１の開口部１１１および上記第２のレジスト膜１２の開口部１２１を、フォトリソグラフィ工程およびエッチング工程により、形成する。例えば、第２のレジスト膜１２を、波長３６５ｎｍで所望パターンに露光し現像を行い、さらに、第１のレジスト膜１１を、第２のレジスト膜１２が感光しない波長１３．６ｎｍで所望パターンに露光し現像を行う。このようにして、第１のレジスト膜１１の開口部１１１の開口幅を、第２のレジスト膜１２の開口部１２１の開口幅よりも、大きくできる。例えば、第１のレジスト膜１１の開口部１１１の開口幅を、１．４μｍとし、第２のレジスト膜１２の開口部１２１の開口幅を１．０μｍとする。
【００４１】
このとき、上記第１のレジスト膜１１の開口部１１１の内面と上記第２のレジスト膜１２の開口部１２１の内面との間の、第１のレジスト膜１１の厚み方向に直交する方向の距離Ａは、ＳｉＯ２絶縁膜１０の厚みＢと等しい。
【００４２】
その後、図１Ｃに示すように、上記第１のレジスト膜１１の開口部１１１および上記第２のレジスト膜１２の開口部１２１からＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成する。このテーパ状の開口部１０１は、第１のレジスト膜１１側の開口がＧａＮ層１側の開口よりも大きくなるように、形成される。
【００４３】
このとき、上記第１のレジスト膜１１の開口部１１１の内面と上記第２のレジスト膜１２の開口部１２１の内面との間の距離Ａは、ＳｉＯ２絶縁膜１０の厚みＢと等しいので、ＳｉＯ２絶縁膜１０をエッチングするとき、ＳｉＯ２絶縁膜１０の開口部１０１の第１のレジスト膜１１側の内面を、第１のレジスト膜１１の開口部１１１の内面に一致させるように、エッチングすることができる。この結果、ＳｉＯ２絶縁膜１０の開口部１０１の内面と、ＳｉＯ２絶縁膜１０のＧａＮ層１に対向する底面１０２との成す内角αを、４５°に形成することができる。
【００４４】
例えば、プラズマの入射角度を９〜１０度、入射量を１／２とし、異方性ドライエッチング処理を行うことによって、ＳｉＯ２絶縁膜１０の開口部１０１の内面を、ＳｉＯ２絶縁膜１０の底面１０２に対して、４５°の角度を有しかつ直線的に傾斜するように、形成できる。
【００４５】
なお、ＳｉＯ２絶縁膜１０の開口部１０１のテーパ形状は、第１のレジスト膜１１の厚みによってプラズマの入射角度、入射量を調整することにより、コントロールすることが可能である。また、上記距離Ａを上記厚みＢよりも大きくすることで、上記内角αを小さくすることができる。
【００４６】
その後、図１Ｄに示すように、上記第１のレジスト膜１１および上記第２のレジスト膜１２を除去せずに残した状態で、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層する。この金属膜１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｃｕ、Ａｕ、Ｗ、Ｐｔなどの金属材料を蒸着して、形成される。なお、この金属膜１４は、複数の上記金属材料を積層した構造であってもよく、また、上記金属材料と上記金属材料の窒化物とを積層した構造（例えば、Ｗ／ＷＮ）であってもよい。
【００４７】
そして、上記第２のレジスト膜１２上に形成された金属膜１４を、上記第１のレジスト膜１１および上記第２のレジスト膜１２とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図１Ｅに示すように、上記金属膜１４からなる電極としてのゲート電極１５をＧａＮ層１上に形成する。
【００４８】
上記方法により得られた上記ゲート電極１５は、ＳｉＯ２絶縁膜１０の開口部１０１の内面に接触する側面１５１と、ＧａＮ層１に対向する底面１５２とを有する。この側面１５１は、上記底面１５２に対して、鈍角を有し、かつ、直線的に傾斜している。具体的に述べると、側面１５１と底面１５２との成す第１の内角θ１は、１３５°である。
【００４９】
上記ゲート電極１５は、例えば特開２００７−１８０５１０号公報に開示されたゲート電極と同じである。ゲート電極１５は、例えば、ＷＮ／Ａｕを積層して作製される金属電極であってもよく、Ｐｔを主原料とする金属電極の一例としてのＴｉ／Ｐｔ／Ａｕ膜としてもよく、Ｔｉ／Ａｕ膜であってもよい。ゲート電極１５は、非オーミック電極であり、この場合、ショットキー電極である。
【００５０】
上記ゲート電極１５の一方（図中右側）の側面１５１の側方（図中右側）には、図示しないドレイン電極がＧａＮ層１上に設けられており、このドレイン電極は、オーミック電極である。また、ゲート電極１５の他方（図中左側）の側面１５１の側方（図中左側）には、図示しないソース電極がＧａＮ層１上に設けられている。
【００５１】
上記ゲート電極１５では、オーミック電極であるドレイン電極側の第１の内角θ１が９０°を超えている。これにより、ゲート電極１５とドレイン電極との間の電界が、ゲート電極１５の第１の内角θ１を構成する角部に集中することを抑制できるので、電極間の耐圧を向上できる。
【００５２】
なお、上記ゲート電極１５の第１の内角θ１に隣接する第２の内角θ２は、鈍角であり、例えば、この実施形態では１３５°である。また、ゲート電極１５の第２の内角θ２に隣接する第３の内角θ３は、鋭角であり、例えば、この実施形態では４５°である。
【００５３】
上記構成の半導体装置の製造方法によれば、第１のレジスト膜１１と、第１のレジスト膜１１の開口よりも小さな開口を有する第２のレジスト膜１２とを用いて、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成するので、ＧａＮ層１を斜めに設置し直してＳｉＯ２絶縁膜１０をエッチングする必要がなく、ＧａＮ層１を水平に設置したままＳｉＯ２絶縁膜１０をエッチングすることができ、工程を簡素化できる。
【００５４】
また、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングしているので、ウェットエッチングに比べて、エッチングの再現性がよく、安定した形状の鈍角のゲート電極１５を得ることができる。ウェットエッチングでは、自然現象を利用しているので、エッチングの再現性が悪い。
【００５５】
また、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングしているので、等方性ドライエッチングに比べて、鈍角ゲート電極１５の側面を直線状に形成できる。等方性ドライエッチングでは、ＳｉＯ２絶縁膜１０の開口部１０１の内面は、弧を描いた傾斜面となる。
【００５６】
したがって、工程を簡素化して歩留まりを向上すると共に、安定した形状のゲート電極１５を再現性よく得ることができる。
【００５７】
なお、上記第１のマスク層として、第１のレジスト膜１１の代わりに、絶縁膜を用い、上記第２のマスク層として、第２のレジスト膜１２の代わりに、レジスト膜を用いてもよい。このとき、第１のマスク層は、絶縁膜であるので、第１のマスク層の開口部を精度良く形成できる。第２のマスク層は、レジスト膜であるので、第２のマスク層のリフトオフを簡単に行える。上記第１のマスク層として、例えば、ＳｉＯ２やＳｉＮｘなどの絶縁膜や、タンタルオキサイドやハフニウムオキサイドなどの高誘電絶縁膜を用いてもよい。
【００５８】
また、上記被エッチング層として、ＳｉＯ２絶縁膜１０の代わりに、例えば、ＳｉＮｘやＳＯＧなどの絶縁膜や、タンタルオキサイドやハフニウムオキサイドなどの高誘電絶縁膜を用いてもよい。上記半導体層として、ＧａＮ層１の代わりに、例えば、ＧａＡｓ層やＳｉＣ層などを用いてもよい。
【００５９】
また、図１Ｃに示す上記ＳｉＯ２絶縁膜１０に開口部１０１を形成する工程の後で、かつ、図１Ｄに示す上記金属膜１４を積層する工程の前に、ＳｉＯ２絶縁膜１０の開口部１０１をウェットエッチングによってオーバーエッチングして、ＳｉＯ２絶縁膜１０の開口部１０１の第１のレジスト膜１１側の内面を、第１のレジスト膜１１に重なるようにしてもよい。
【００６０】
したがって、ＳｉＯ２絶縁膜１０の開口部１０１の第１のレジスト膜１１側の大きさを、第１のレジスト膜１１の開口部１１１の大きさよりも、大きくできる。このため、ＳｉＯ２絶縁膜１０の開口部１０１に金属膜１４を積層してゲート電極１５を形成したとき、ゲート電極１５の幅方向の大きさを大きくできる。
【００６１】
（第２の実施形態）
図２は、この発明の半導体装置の製造方法の第２の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第２の実施形態では、金属膜を積層する前の工程が相違する。なお、上記第２の実施形態では、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００６２】
この第２の実施形態の製造方法では、上記第１の実施形態の図１Ａから図１Ｃまでの工程が同じで、その後、図２Ａに示すように、第２のレジスト膜１２を除去し第１のレジスト膜１１を残す。
【００６３】
そして、図２Ｂに示すように、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層してから、上記第１のレジスト膜１１上に形成された金属膜１４を、上記第１のレジスト膜１１とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図２Ｃに示すように、上記金属膜１４からなる電極としてのゲート電極１５をＧａＮ層１上に形成する。
【００６４】
（第３の実施形態）
図３は、この発明の半導体装置の製造方法の第３の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第３の実施形態では、ＭＩＳ電極を含む半導体装置を製造する。なお、上記第３の実施形態では、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００６５】
この第３の実施形態の製造方法では、まず、図３Ａに示すように、ＧａＮ層１上に、中間絶縁膜１６、ＳｉＯ２絶縁膜１０、第１のレジスト膜１１および第２のレジスト膜１２を順に積層する。
【００６６】
上記中間絶縁膜１６としては、例えば、ＳｉＯ２やＳｉＮｘなどの絶縁膜や、タンタルオキサイドやハフニウムオキサイドなどの高誘電絶縁膜を用いてもよい。また、中間絶縁膜１６の厚みは、例えば０．０１μｍである。
【００６７】
その後、図３Ｂに示すように、上記第１のレジスト膜１１の開口が上記第２のレジスト膜１２の開口よりも大きくなるように、第１のレジスト膜１１および第２のレジスト膜１２のそれぞれに開口部１１１，１２１を形成する。
【００６８】
その後、図３Ｃに示すように、上記第１のレジスト膜１１の開口部１１１および上記第２のレジスト膜１２の開口部１２１からＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成する。
【００６９】
その後、図３Ｄに示すように、上記第１のレジスト膜１１および上記第２のレジスト膜１２を除去せずに残した状態で、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層する。
【００７０】
そして、上記第２のレジスト膜１２上に形成された金属膜１４を、上記第１のレジスト膜１１および上記第２のレジスト膜１２とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図３Ｅに示すように、上記金属膜１４からなる電極としてのゲート電極１５をＧａＮ層１上に形成する。
【００７１】
上記方法により得られた上記ゲート電極１５は、ＭＩＳ（Metal-Insulator-Semiconductor）電極となる。
【００７２】
（第４の実施形態）
図４は、この発明の半導体装置の製造方法の第４の実施形態を示している。上記第３の実施形態と相違する点を説明すると、この第４の実施形態では、金属膜を積層する前の工程が相違する。なお、上記第４の実施形態では、上記第３の実施形態と同一の符号は、上記第３の実施形態と同じ構成であるため、その説明を省略する。
【００７３】
この第４の実施形態の製造方法では、上記第３の実施形態の図３Ａから図３Ｃまでの工程が同じで、その後、図４Ａに示すように、第２のレジスト膜１２を除去し第１のレジスト膜１１を残す。
【００７４】
そして、図４Ｂに示すように、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層してから、上記第１のレジスト膜１１上に形成された金属膜１４を、上記第１のレジスト膜１１とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図４Ｃに示すように、上記金属膜１４からなる電極としてのゲート電極１５をＧａＮ層１上に形成する。
【００７５】
（第５の実施形態）
図５は、この発明の半導体装置の製造方法の第５の実施形態を示している。上記第１の実施形態と相違する点を説明すると、上記第１の実施形態では、２層のマスク層を用いて被エッチング層をエッチングしていたのに対して、この第５の実施形態では、１層のマスク層を用いて被エッチング層をエッチングする。なお、上記第５の実施形態では、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００７６】
この第５の実施形態の製造方法では、まず、図５Ａに示すように、ＧａＮ層１上に、ＳｉＯ２絶縁膜１０、および、マスク層としてのレジスト膜２１を順に積層する。レジスト膜２１として、例えばＳＩＰＲを用いる。レジスト膜２１の厚みは、例えば２．０μｍである。なお、ＧａＮ層１およびＳｉＯ２絶縁膜１０の材料や厚みは、上記第１の実施形態と同じであるため、その説明を省略する。
【００７７】
その後、図５Ｂに示すように、上記レジスト膜２１に、逆メサ状の開口部２１１を、上記ＳｉＯ２絶縁膜１０側の開口が上記ＳｉＯ２絶縁膜１０と反対側の開口よりも大きくなるように、形成する。
【００７８】
具体的に述べると、上記レジスト膜２１を、所望パターンに露光し現像を行い、さらに、現像後０分後に１５０度で５分の熱処理を行う。このようにして、レジスト膜２１の開口部２１１を、断面逆テーパ状に形成できる。例えば、レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０側の開口幅を、１．４μｍとし、レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０と反対側の開口幅を、１．０μｍとする。
【００７９】
このとき、上記レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０側の内面と上記レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０と反対側の内面との間の、上記レジスト膜２１の厚み方向に直交する方向の距離Ａ’は、上記ＳｉＯ２絶縁膜１０の厚みＢ’と等しい。
【００８０】
その後、図５Ｃに示すように、上記レジスト膜２１の開口部２１１からＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成する。このテーパ状の開口部１０１は、レジスト膜２１側の開口がＧａＮ層１側の開口よりも大きくなるように、形成される。
【００８１】
このとき、上記レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０側の内面と上記レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０と反対側の内面との間の距離Ａ’は、上記ＳｉＯ２絶縁膜１０の厚みＢ’と等しいので、ＳｉＯ２絶縁膜１０をエッチングするとき、ＳｉＯ２絶縁膜１０の開口部１０１のレジスト膜２１側の内面を、レジスト膜２１の開口部２１１のＳｉＯ２絶縁膜１０側の内面に一致させるように、エッチングすることができる。この結果、ＳｉＯ２絶縁膜１０の開口部１０１の内面と、ＳｉＯ２絶縁膜１０のＧａＮ層１に対向する底面１０２との成す内角αを、４５°に形成することができる。
【００８２】
その後、図５Ｄに示すように、上記レジスト膜２１を除去せずに残した状態で、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層する。
【００８３】
そして、上記レジスト膜２１上に形成された金属膜１４を、上記レジスト膜２１とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図５Ｅに示すように、上記金属膜１４からなる電極としてのゲート電極２５をＧａＮ層１上に形成する。
【００８４】
上記方法により得られた上記ゲート電極２５は、ＳｉＯ２絶縁膜１０の開口部１０１の内面に接触する側面２５１と、ＧａＮ層１に対向する底面２５２とを有する。この側面２５１は、上記底面２５２に対して、鈍角を有し、かつ、直線的に傾斜している。具体的に述べると、側面２５１と底面２５２との成す第１の内角θ１’は、１３５°である。
【００８５】
上記ゲート電極２５は、例えば特開２００７−１８０５１０号公報に開示されたゲート電極と同じである。ゲート電極２５は、非オーミック電極であり、この場合、ショットキー電極である。
【００８６】
上記ゲート電極２５の一方（図中右側）の側面２５１の側方（図中右側）には、図示しないドレイン電極がＧａＮ層１上に設けられており、このドレイン電極は、オーミック電極である。また、ゲート電極２５の他方（図中左側）の側面２５１の側方（図中左側）には、図示しないソース電極がＧａＮ層１上に設けられている。
【００８７】
上記ゲート電極２５では、オーミック電極であるドレイン電極側の第１の内角θ１’が９０°を超えている。これにより、ゲート電極２５とドレイン電極との間の電界が、ゲート電極２５の第１の内角θ１’を構成する角部に集中することを抑制できるので、電極間の耐圧を向上できる。
【００８８】
なお、上記ゲート電極２５の第１の内角θ１’に隣接する第２の内角θ２’は、鈍角であり、ゲート電極２５の第２の内角θ２’に隣接する第３の内角θ３’は、鋭角である。
【００８９】
上記構成の半導体装置の製造方法によれば、上記逆メサ状の開口部２１１を有する上記レジスト膜２１を用いて、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成するので、ＧａＮ層１を斜めに設置し直してＳｉＯ２絶縁膜１０をエッチングする必要がなく、ＧａＮ層１を水平に設置したままＳｉＯ２絶縁膜１０をエッチングすることができ、工程を簡素化できる。
【００９０】
また、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングしているので、ウェットエッチングに比べて、エッチングの再現性がよく、安定した形状の鈍角のゲート電極２５を得ることができる。ウェットエッチングでは、自然現象を利用しているので、エッチングの再現性が悪い。
【００９１】
また、ＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングしているので、等方性ドライエッチングに比べて、鈍角ゲート電極２５の側面を直線状に形成できる。等方性ドライエッチングでは、ＳｉＯ２絶縁膜１０の開口部１０１の内面は、弧を描いた傾斜面となる。
【００９２】
したがって、工程を簡素化して歩留まりを向上すると共に、安定した形状のゲート電極２５を再現性よく得ることができる。
【００９３】
なお、上記マスク層として、レジスト膜２１の代わりに、絶縁膜を用いてもよく、マスク層の開口部を精度良く形成できる。上記マスク層として、例えば、ＳｉＯ２やＳｉＮｘなどの絶縁膜や、タンタルオキサイドやハフニウムオキサイドなどの高誘電絶縁膜を用いてもよい。
【００９４】
また、図５Ｃに示す上記ＳｉＯ２絶縁膜１０に開口部１０１を形成する工程の後で、かつ、図５Ｄに示す上記金属膜１４を積層する工程の前に、ＳｉＯ２絶縁膜１０の開口部１０１をウェットエッチングによってオーバーエッチングして、ＳｉＯ２絶縁膜１０の開口部１０１のレジスト膜２１側の内面を、レジスト膜２１に重なるようにしてもよい。
【００９５】
したがって、ＳｉＯ２絶縁膜１０の開口部１０１のレジスト膜２１側の大きさを、レジスト膜２１の開口部２１１の大きさよりも、大きくできる。このため、ＳｉＯ２絶縁膜１０の開口部１０１に金属膜１４を積層してゲート電極２５を形成したとき、ゲート電極２５の幅方向の大きさを大きくできる。
【００９６】
（第６の実施形態）
図６は、この発明の半導体装置の製造方法の第６の実施形態を示している。上記第５の実施形態と相違する点を説明すると、この第６の実施形態では、ＭＩＳ電極を含む半導体装置を製造する。なお、上記第６の実施形態では、上記第５の実施形態と同一の符号は、上記第５の実施形態と同じ構成であるため、その説明を省略する。
【００９７】
この第６の実施形態の製造方法では、まず、図６Ａに示すように、ＧａＮ層１上に、中間絶縁膜１６、ＳｉＯ２絶縁膜１０およびレジスト膜２１を順に積層する。
【００９８】
上記中間絶縁膜１６としては、例えば、ＳｉＯ２やＳｉＮｘなどの絶縁膜や、タンタルオキサイドやハフニムオキサイドなどの高誘電絶縁膜を用いてもよい。また、中間絶縁膜１６の厚みは、例えば０．０１μｍである。
【００９９】
その後、図６Ｂに示すように、上記レジスト膜２１に、逆メサ状の開口部２１１を、上記ＳｉＯ２絶縁膜１０側の開口が上記ＳｉＯ２絶縁膜１０と反対側の開口よりも大きくなるように、形成する。
【０１００】
その後、図６Ｃに示すように、上記レジスト膜２１の開口部２１１からＳｉＯ２絶縁膜１０を異方性ドライエッチングによってエッチングして、ＳｉＯ２絶縁膜１０にテーパ状の開口部１０１を形成する。
【０１０１】
その後、図６Ｄに示すように、上記レジスト膜２１を除去せずに残した状態で、ＳｉＯ２絶縁膜１０のテーパ状の開口部１０１に金属膜１４を積層する。
【０１０２】
そして、上記レジスト膜２１上に形成された金属膜１４を、上記レジスト膜２１とともに、アセトンやリムバーなどの薬液を用いて、リフトオフにより除去して、図６Ｅに示すように、上記金属膜１４からなる電極としてのゲート電極２５をＧａＮ層１上に形成する。
【０１０３】
上記方法により得られた上記ゲート電極２５は、ＭＩＳ（Metal-Insulator-Semiconductor）電極となる。
【０１０４】
なお、この発明は上述の実施形態に限定されない。例えば、上記第１から上記第６の実施形態のそれぞれの特徴点を様々に組み合わせてもよい。例えば、上記第１から上記第６の実施形態のそれぞれの部材の材料や大きさを同じにしてもよい。
【０１０５】
また、本発明の半導体装置としては、例えば、ＧａＮ系半導体を用いたＦＥＴ(電界効果トランジスタ)、ＧａＡｓ系半導体を用いたＦＥＴでもよく、その他の半導体を用いたＦＥＴでもよい。上記実施形態では、特に、ゲート耐圧が求められるＧａＮヘテロ接合電界効果トランジスタとした場合に特に有効である。
【符号の説明】
【０１０６】
１  ＧａＮ層（半導体層）
１０  ＳｉＯ２絶縁膜（被エッチング層）
１０１  （テーパ状の）開口部
１０２  底面
１１  第１のレジスト膜（第１のマスク層）
１１１  開口部
１２  第２のレジスト膜（第２のマスク層）
１２１  開口部
１４  金属膜
１５  ゲート電極（電極）
１５１  側面
１５２  底面
１６  中間絶縁膜
２１  レジスト膜（マスク層）
２１１  （逆メサ状の）開口部
２５  ゲート電極（電極）
２５１  側面
２５２  底面
Ａ  第１のレジスト膜の開口部の内面と第２のレジスト膜の開口部の内面との間の距離  Ｂ  ＳｉＯ２絶縁膜の厚み
Ａ’  レジスト膜の開口部のＳｉＯ２絶縁膜側の内面とレジスト膜の開口部のＳｉＯ２絶縁膜と反対側の内面との間の距離
Ｂ’  ＳｉＯ２絶縁膜の厚み
α  ＳｉＯ２絶縁膜の開口部の内面と、ＳｉＯ２絶縁膜のＧａＮ層に対向する底面との成す内角
θ１，θ１’  ＳｉＯ２絶縁膜の側面と底面との成す第１の内角
【図１Ａ】
2012156424.tif 000003
【図１Ｂ】
2012156424.tif 000004
【図１Ｃ】
2012156424.tif 000005
【図１Ｄ】
2012156424.tif 000006
【図１Ｅ】
2012156424.tif 000007
【図２Ａ】
2012156424.tif 000008
【図２Ｂ】
2012156424.tif 000009
【図２Ｃ】
2012156424.tif 000010
【図３Ａ】
2012156424.tif 000011
【図３Ｂ】
2012156424.tif 000012
【図３Ｃ】
2012156424.tif 000013
【図３Ｄ】
2012156424.tif 000014
【図３Ｅ】
2012156424.tif 000015
【図４Ａ】
2012156424.tif 000016
【図４Ｂ】
2012156424.tif 000017
【図４Ｃ】
2012156424.tif 000018
【図５Ａ】
2012156424.tif 000019
【図５Ｂ】
2012156424.tif 000020
【図５Ｃ】
2012156424.tif 000021
【図５Ｄ】
2012156424.tif 000022
【図５Ｅ】
2012156424.tif 000023
【図６Ａ】
2012156424.tif 000024
【図６Ｂ】
2012156424.tif 000025
【図６Ｃ】
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【図６Ｄ】
2012156424.tif 000027
【図６Ｅ】
2012156424.tif 000028