(57)【要約】【課題】半導体装置の省スペース化を実現する。【解決手段】半導体基板５に、センスアンプが備えられた周辺回路領域Ｓとメモリセル領域Ｍとが区画形成され、メモリセル領域Ｍにおいて、半導体基板５の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線９とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板５一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線１５が形成されており、ビット配線１５が周辺回路領域Ｓまで延長され、周辺回路領域Ｓにおいてビット配線１５が前記センスアンプを構成するMOSトランジスタのゲート電極Ｇとされていることを特徴とする半導体装置を採用する。【選択図】図１
2012084694.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、センスアンプが備えられた周辺回路領域とメモリセル領域とが区画形成され、
前記メモリセル領域において、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線が形成されており、
前記ビット配線が前記周辺回路領域まで延長され、前記周辺回路領域において前記ビット配線が前記センスアンプを構成するMOSトランジスタのゲート電極とされていることを特徴とする半導体装置。
【請求項２】
前記MOSトランジスタのゲート電極が、前記ポリシリコン膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋込ワード配線が、前記ゲート絶縁膜に接する内面層と、前記内面層に積層された高融点金属層から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ビット配線が、ポリシリコン膜からなる底部導電膜と、前記底部導電膜上に積層された金属膜とから構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記埋込ワード配線の前記内面層が窒化チタンであり、前記高融点金属層がタングステンであることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ビット配線の前記金属層がタングステンシリサイド膜、窒化タングステン膜、タングステン膜のいずれかであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ビット配線上に、上部絶縁膜が積層されていることを特徴とする請求項１、４または６のいずれか一項に記載の半導体装置。
【請求項８】
前記メモリセル領域の前記半導体基板上に第１層間絶縁膜が積層され、前記第１層間絶縁膜上に前記ビット配線が形成され、前記第１層間絶縁膜に設けられたコンタクトホールを介して前記ビット配線が前記メモリセル領域の前記不純物拡散層に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記メモリセル領域に、前記ゲート絶縁膜、前記ゲート電極及び前記不純物拡散層を具備してなるメモリセル選択トランジスタと、前記メモリセル選択トランジスタに接続されたキャパシタとからなるＤＲＡＭ素子が備えられていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセル選択用トランジスタのゲート電極は、ワード配線と一体で形成されている。このゲート電極を含むワード配線として、多結晶シリコン層とバリアメタル層とメタル層の積層構造（以下、ポリメタル構造という）からなる配線が知られている。また、当該トランジスタのビット配線として、Ｔｉ層、ＴｉＮ層、Ｗ層などの積層構造（以下、メタル構造という）が知られている。例えば、特許文献１には、半導体基板表面に形成されたポリメタル構造のワード線と、ワード線の上方に形成されたメタル構造のビット配線と、ビット配線のさらに上方に形成されたキャパシタと、を有するメモリセル構成が記載されている。
【０００３】
また、上記特許文献１の実施の形態３には、センスアンプとなる周辺回路の構成について記載されており、周辺回路を構成するトランジスタのゲート電極が、メモリセルを構成するワード線と同一のポリメタル構造であり、同じ工程で形成されることが記載されている。
【０００４】
さらに、メモリセルを構成するメタル構造のビット配線が周辺回路まで延伸され、周辺回路のトランジスタを構成するゲート電極あるいはソース／ドレイン拡散層にコンタクトプラグを介して接続されることが記載されている。
特許文献１に記載された構成では、メモリセルを構成するビット配線が周辺回路のトランジスタよりも高い位置に形成されているために、ビット配線と周辺回路のトランジスタとの接続にはコンタクトプラグが必要となる。
【０００５】
ところで、微細化が進むＤＲＡＭにおいて、メモリセル選択用トランジスタとして特許文献１に記載されたプレーナ型のトランジスタを用いた場合、短チャネル効果によるソース／ドレイン拡散層間のリーク電流を抑制することが困難となってきた。この短チャネル効果を抑制するために、図５に示したような埋め込みワード配線型のトランジスタの開発が進められている。
【０００６】
図５は、メモリセル領域にＤＲＡＭ素子を備えた半導体装置の断面模式図であり、図６は半導体装置の平面模式図である。図５は、図６におけるＺ−Ｚ’線に対応する断面模式図である。
図５及び図６に示す半導体装置は、半導体基板１０１にワード配線ＷＬ１を埋め込み、ビット配線ＢＬ１を半導体基板１０１の一面１０１ａ上に形成した例である。すなわち、図５及び図６に示す半導体装置においては、半導体基板１０１にメモリセル領域Ｍと周辺回路領域Ｓとが備えられ、メモリセル領域Ｍと周辺回路領域Ｓは、境界領域Ｎに設けられた第１の素子分離領域１０２によって区画されている。また、メモリセル領域Ｍには、第２の素子分離領域１０３によって区画された半導体基板からなる活性領域Ｋと、活性領域Ｋに形成されたトレンチの内部に埋め込まれたワード配線ＷＬ１と、活性領域Ｋに形成された不純物拡散領域４０６と、半導体基板１０１上においてワード線ＷＬ１と交差する方向に形成された第１ビット配線ＢＬ１と、が備えられている。ワード配線ＷＬ１の一部がゲート電極となり、このゲート電極が不純物拡散領域４０６とともにＤＲＡＭ素子のメモリセル選択用トランジスタを構成している。また、第１ビット配線ＢＬ１の端部ＢＬ１ａは、境界領域Ｎにまで延在されている。
【０００７】
さらに詳しく説明すると、図５に示された埋め込みワード配線型のトランジスタＴｒ５は、半導体基板１０１に形成されたトレンチ４０１と、トレンチ内面を覆うように形成されたゲート絶縁膜４０２と、ゲート絶縁膜４０２に接しトレンチの下方を埋め込むように形成されたゲート電極（ワード配線ＷＬ１）と、ゲート電極を覆うようにトレンチ４０１の上方を埋め込んで形成された埋め込み絶縁膜４０５と、トレンチ４０１を挟んだ両側の半導体基板表面に各々形成されたソース／ドレイン拡散層４０６で構成される。この構成ではトランジスタのチャネル部分がトレンチ４０１の表面に相当するので、実効的な長さを拡大することができ、短チャネル効果を抑制できる。
上記の埋め込みワード配線型のトランジスタＴｒ５では、ワード配線ＷＬ１がトレンチ４０１の内部に埋め込まれるので、半導体基板１０１の表面より上方には露出することがない。したがって、メモリセル内の半導体基板１０１表面にはビット配線ＢＬ１が位置することとなる。
【０００８】
このような構成において、前記特許文献１に記載された、ポリメタル構造のワード配線、メタル構造のビット配線、周辺回路のトランジスタ用としてポリメタル構造のゲート電極を適用すると、図５に示されているように、メモリセル内では、ポリシリコン４０３とメタル４０４からなるポリメタル構造のワード配線がトレンチ内部に埋め込まれ、半導体基板表面には絶縁膜１０１ｂを介してメタル構造のビット配線が配置されることとなる。一方、周辺回路の半導体基板表面には、絶縁膜１０１ｂを介してポリシリコン１０４ａとメタル１０４ｂからなるポリメタル構造のゲート電極Ｇが配置されることとなる。
【０００９】
周辺回路領域Ｓには、センスアンプの一部を構成するＭＯＳトランジスタＴｒ１が備えられている。このＭＯＳトランジスタＴｒ１は、ポリメタル構造からなるゲート電極Ｇと、ゲート電極Ｇのゲート長方向両側の半導体基板１０１上に形成された不純物拡散領域２０２とから構成されている。不純物拡散領域２０２には第１のコンタクトプラグ２０３が接続されており、第１のコンタクトプラグ２０３は上側の配線層２０４に接続されている。また、不純物拡散領域２０２には第２のコンタクトプラグ２０５が接続されており、第２のコンタクトプラグ２０５は第２ビット配線ＢＬ２に接続されている。更に、ゲート電極Ｇは、第３のコンタクトプラグ２０６を介して周辺配線ＷＬ２に接続されている。
【００１０】
上記のように、メモリセル領域Ｍの第１ビット配線ＢＬ１は、メタル構造として構成され、一方、周辺回路領域Ｓのゲート電極Ｇはポリメタル構造として構成されることとなる。このように第１ビット配線ＢＬ１及びゲート電極Ｇが異なる材料で構成されていることから、第１ビット配線ＢＬ１及びゲート電極Ｇを直接に接続することができず、接続配線３０１を介して第１ビット配線ＢＬ１及びゲート電極Ｇを接続する構成が採用せざるを得ない。
【００１１】
すなわち、半導体基板１０１の一面１０１ａ上において境界領域Ｎから周辺回路領域Ｓに至る間の部分には、接続配線３０１が形成されている。接続配線３０１は、半導体基板１０１上の第１ビット配線ＢＬ１及びゲート電極Ｇよりも上側の層に形成されている。また、接続配線３０１のメモリセル領域Ｍ側は、第４コンタクトプラグ３０２を介して第１ビット配線ＢＬ１に接続され、また、接続配線３０１の周辺回路領域Ｓ側は、第５コンタクトプラグ３０３を介してゲート電極Ｇに接続されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−３０７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、図５及び図６に示す半導体装置では、接続配線３０１及び第４、第５コンタクトプラグ３０２，３０３を設けるためのスペースが必要になり、境界領域Ｎを広く確保する必要があった。このため、半導体装置の省スペース化が困難で、微細化の障害となっていた。また、メタル構造のビット配線が半導体基板表面に形成される構成となるために、半導体基板表面へビット配線のコンタクトを形成するとメタルと半導体基板とが異常なシリサイド反応をする場合があり、ソース／ドレイン拡散層の接合リーク電流を増大させる問題があった。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板に、センスアンプが備えられた周辺回路領域とメモリセル領域とが区画形成され、前記メモリセル領域において、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線が形成されており、前記ビット配線が前記周辺回路領域まで延長され、前記周辺回路領域において前記ビット配線が前記センスアンプを構成するMOSトランジスタのゲート電極とされていることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、ビット配線が周辺回路領域まで延長され、周辺回路領域においてこのビット配線がセンスアンプを構成するMOSトランジスタのゲート電極とされているので、従来のように、メモリセルのビット配線と周辺回路のトランジスタを構成するゲート電極との接続を、コンタクトプラグを介して別の配線により接続する構成を排除することができ、周辺回路の占有面積を縮小化した半導体装置を提供できる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施形態である半導体装置を示す図であって、図２のＹ−Ｙ’線に対応する断面模式図である。
【図２】図２は本発明の実施形態である半導体装置の平面模式図である。
【図３】図３は、本発明の実施形態である半導体装置のメモリセル領域の拡大平面模式図である。
【図４Ａ】図４Ａは、本発明の実施形態である半導体装置のメモリセル領域の断面図であって、図３のＡ−Ａ’線に対応する断面模式図である。
【図４Ｂ】図４Ｂは、本発明の実施形態である半導体装置のメモリセル領域の断面図であって、図３のＢ−Ｂ’線に対応する断面模式図である。
【図５】図５は従来の半導体装置を示す図であって、図６のＺ−Ｚ’線に対応する断面模式図である。
【図６】図６は従来の半導体装置の平面模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態の半導体装置について、図面を参照して説明する。図１は半導体装置の断面模式図であり、図２は半導体装置の平面模式図である。図１は、図２の平面模式図におけるＹ−Ｙ’線に対応する断面模式図である。
本実施形態の半導体装置は、図１に示すように、半導体基板５と、半導体基板５に形成された周辺回路領域Ｓと、半導体基板５に形成されて周辺回路領域Ｓに隣接するメモリセル領域Ｍと、が備えられている。メモリセル領域Ｍと周辺回路領域Ｓは、境界領域Ｎに設けられた第１の素子分離領域５２によって区画されている。
【００１８】
周辺回路領域Ｓには、図示しないセンスアンプが備えられている。また、図２に示すように、周辺回路領域Ｓにはセンスアンプの一部を構成するセンスアンプ用MOSトランジスタＴｒ２（MOSトランジスタ）が備えられている。
【００１９】
図１を参照すると、メモリセル領域Ｍには、複数の半導体記憶素子が備えられている。半導体記憶素子としてはＤＲＡＭ素子を例示でき、このＤＲＡＭ素子は、メモリセル選択用MOSトランジスタＴｒ３と図示しないキャパシタとから構成されている。
【００２０】
そして、メモリセル選択用MOSトランジスタＴｒ３に接続された第１ビット配線１５が周辺回路領域Ｓにまで延長されており、周辺回路領域Ｓにおいてこの第１ビット配線１５がセンスアンプ用MOSトランジスタＴｒ２のゲート電極Ｇとされている。
【００２１】
メモリセル領域Ｍにおいては、図１及び図２に示すように、半導体基板５にメモリセル選択用MOSトランジスタＴｒ３のワード配線９が埋め込まれるとともに、半導体基板５の一面５ａ上にメモリセル選択用MOSトランジスタＴｒ３の第１ビット配線１５が形成されている。また、図１及び図２に示すように、メモリセル領域Ｍには、第２の素子分離領域６によって区画された活性領域Ｋと、活性領域Ｋの表面に形成された不純物拡散領域７Ｂとが備えられている。ワード配線９（埋込ワード線）は、活性領域Ｋの内部に埋め込まれており、また、第１ビット配線１５は、半導体基板５上においてワード配線９と交差する方向に沿って形成されている。更に第１ビット配線１５は、境界領域Ｎを通過して周辺回路領域Ｓまで延在されている。
【００２２】
本実施形態では、第１ビット配線１５を、後述するように、ポリシリコン膜からなる底部導電膜３０と、ポリシリコン膜上に順次に形成されるタングステンシリサイド膜、窒化タングステン膜、タングステン膜などの高融点金属からなる金属膜３１との積層膜で構成する。さらに、第１ビット配線１５は、シリコン窒化膜などの上部絶縁膜が積層され、全体として３層構造とされている。
【００２３】
次に、周辺回路領域Ｓにおいて、センスアンプの一部を構成するセンスアンプ用M
OSトランジスタＴｒ２は、第１ビット配線１５の端部からなるゲート電極Ｇと、ゲート電極Ｇのゲート長方向両側の半導体基板５上に形成された不純物拡散領域２２とから構成されている。このゲート電極Ｇは、第１ビット配線１５と同様に、ポリシリコン膜からなる底部導電膜と、タングステンシリサイド膜、窒化タングステン膜、タングステン膜などの高融点金属からなる金属膜との積層膜で構成されている。また、ゲート電極Ｇ（第１ビット配線１５）には、第１コンタクトプラグ２３を介して周辺配線ＷＬ２に接続されている。また、不純物拡散領域２２には第２コンタクトプラグ２４が接続され、この第２コンタクトプラグ２４は上側の配線層２５に接続されている。また、不純物拡散領域２２は第３コンタクトプラグ２７が接続されており、この第３コンタクトプラグ２７は第２ビット配線ＢＬ２に接続されている。
【００２４】
以上のように、本実施形態では、第１ビット配線１５を、ポリシリコン膜からなる底部導電膜３０と、タングステンシリサイド膜、窒化タングステン膜、タングステン膜などの高融点金属からなる金属膜３１との積層膜で構成している。この構成はポリメタル構造となるので、周辺回路領域Ｓに形成されるトランジスタＴｒ２のゲート電極と同じ構成とすることができる。したがって、メモリセルを構成する第１ビット配線１５をそのまま周辺回路領域まで延伸させてセンスアンプ用のトランジスタＴｒ２のゲート電極として用いることができる。
また、第１ビット配線１５が境界領域Ｎを通過して周辺回路領域Ｓまで延在され、更に第１ビット配線１５の端部が周辺回路領域Ｓにおけるセンスアンプ用MOSトランジスタＴｒ２のゲート電極Ｇとされているので、従来のように、メモリセル領域Ｍの第１ビット配線１５と周辺回路領域ＳのＭＯＳトランジスタＴｒ２のゲート電極Ｇとを接続するための接続配線及びコンタクトプラグが不要になっている。
【００２５】
更に、従来、上記の構成による金属膜３１を半導体基板表面に直接配置すると、タングステンシリサイド膜が局所的に異常成長して半導体基板５の表面に形成される不純物拡散領域７Ｂの接合まで到達し、接合破壊をもたらす。もしくは、破壊に至らずとも近接した状態となる。このような状態は、接合リーク電流を増大させ、半導体記憶素子としての性能を劣化させる問題がある。
【００２６】
しかし、本実施形態では、活性領域Ｋ内において、半導体基板５の表面に形成される不純物拡散領域７Ｂに接続される第１ビット配線１５は、ポリメタル構造で構成されるので、金属膜３１はポリシリコン膜３０を介して不純物拡散領域７Ｂに接続されることになる。したがって、金属膜３１を構成するタングステンシリサイド膜が異常反応によって深く形成される場合があっても、タングステンと反応するシリコンの体積がポリシリコン膜３０の膜厚分だけ厚くなっているので接合リークを増大させる問題を回避することができる。
【００２７】
次に、図３、図４Ａ及び図４Ｂを参照してメモリセル領域Ｍの詳細について説明するが、本発明は以下の構成に限定されるものではない。以下の説明ではメモリセル内において、帯状の活性領域を長手方向で分断するための素子分離領域をダミーゲート電極による電圧印加方式で構成する場合について説明する。図１に示したように、ＳＴＩ法（絶縁膜埋め込みによる浅溝素子分離法）を用いて、周辺回路の素子分離領域５２と同時にメモリセル内の素子分離領域６を形成することもできる。
【００２８】
図３及び図４にはメモリセル領域Ｍの拡大図を示す。図３はメモリセル領域Ｍの拡大平面図であり、図４Ａはメモリセル領域Ｍの部分断面構造を示す図であって図３のＡ−Ａ’線に沿う断面構造を示し、図４Ｂは図３のＢ−Ｂ’線に沿う断面構造を示す。
図３〜図４Ｂに示すように、メモリセル領域Ｍには、メモリセル選択用MOSトランジスタＴｒ３を含むＤＲＡＭ素子１が備えられている。ＤＲＡＭ素子１は、図４Ａ及び図４Ｂの断面構造に示すセルトランジスタ形成領域２とセルキャパシタ形成領域３とに渡って形成されている。
【００２９】
図３〜図４Ｂに示すように、セルトランジスタ形成領域２において、半導体基板５の表面（一面）に帯状の活性領域Ｋが所定の間隔で複数離間した状態で形成され、これらの活性領域Ｋを区画するように、図４Ａに示す断面形状の素子分離溝４が所定の間隔で複数配列形成されている。また、素子分離溝４の内面にはシリコン酸化膜からなる内部絶縁膜４Ａが形成され、それらの内側にシリコン窒化膜からなる素子分離絶縁膜６が素子分離溝４を埋めるように形成されて図１における第２素子分離領域（ＳＴＩ領域）が構成されている。
【００３０】
また、図４Ｂに示す如くゲート電極溝７（トレンチ溝）が、図３のＹ方向に延在し、図３、図４（Ｂ）のＸ方向に所定の間隔で複数配列形成され、これらゲート電極溝７の内面にシリコン酸化膜からなるゲート絶縁膜７Ａが形成され、その内側に窒化チタンなどからなる内面層８を介してタングステンなどの高融点金属からなるワード配線９が形成され、それらの上にライナー膜１０を介して埋込絶縁膜１１がゲート電極溝７を埋めるように形成されている。
【００３１】
図３において、ワード配線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではメモリセル選択用MOSトランジスタＴｒ３のチャネルを構成する。また、活性領域Ｋに隣接するＳＴＩ領域上では活性領域Ｋに形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線としてワード配線９が形成されている。ワード配線９のうち、活性領域Ｋと重なる部分がトランジスタＴｒ３のゲート電極となっている。
【００３２】
また、図４（Ａ）に示す如く素子分離溝４、４の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成され、これらチャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘りゲート絶縁膜７Ａが形成され、ゲート絶縁膜７Ａ上に内面層８を介して素子分離用の埋込配線１３が形成され、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。
【００３３】
埋込配線１３は、ワード配線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図３に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。なお、素子分離用の埋め込み配線１３は、ワード配線と同時に形成するのではなく、素子分離溝４と同時に溝を形成し、絶縁膜を埋設するＳＴＩ法で形成することもできる。
【００３４】
また、ワード配線９と埋込配線１３の配列方向に対し図３に示す如く直交する方向に第１ビット配線１５が配列形成されている。従って、各ワード配線９と各第１ビット配線１５の延在方向に対し所定の角度で傾斜するように帯状の活性領域Ｋが形成されていることになる。活性領域Ｋが半導体基板５の表面に形成されていることから、各第１ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図３に示す如く配線構造を平面視した場合に、Ｘ方向に隣接するワード配線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接する第１ビット配線１５、１５間の領域において、活性領域Ｋが存在する部分に容量コンタクトプラグ形成領域１７が区画されている。
【００３５】
次に、容量コンタクトパッド１８が、容量コンタクトプラグ形成領域１７に対し、図３に示すＹ方向に沿って互い違いの位置に配列形成されている。容量コンタクトパッド１８は、図３のＸ方向に沿ってＹ方向に隣接する第１ビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきにワード配線９上にその中心部を配置するか、Ｙ方向に沿って１つおきにワード配線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００３６】
次に、容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図３に示す如く矩形状に形成されているが、その一部分を各ワード配線９の上に位置させ、他の部分を隣接する第１ビット配線１５、１５の間の領域であってワード配線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々にキャパシタ４７に接続されている。
【００３７】
図４Ａ、図４Ｂを基にセルトランジスタ形成領域２について更に説明すると、図４Ｂに示す如くＸ方向に隣接するワード配線９、９の間に位置する半導体基板５の表面側であって活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１（不純物拡散層）と不純物高濃度拡散層２２（不純物拡散層）が形成され、Ｘ方向に隣接するワード配線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３（不純物拡散層）と不純物高濃度拡散層２４（不純物拡散層）が形成されている。不純物高濃度拡散層２４の形成は省略しても良い。不純物低濃度拡散層２１と不純物低濃度拡散層２３の底面が接合面であり。接合面の半導体基板表面からの深さは３０〜５０ｎｍであることが望ましい。
そして、図４（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図４（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、ワード配線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００３８】
第１の層間絶縁膜２６に対し、図４ＢのＸ方向に隣接するゲート電極溝７、７の間の領域にコンタクトホール２８が形成されていて、第１の層間絶縁膜２６上に図３に示す如くワード配線９と直交する方向に延在する第１ビット配線１５が形成されているが、これらの第１ビット配線１５はコンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されていて、各コンタクトホール２８の下に形成されている不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域において第１ビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
【００３９】
第１ビット配線１５は、ポリシリコンからなる底部導電膜３０と、底部導電膜３０上に順次に形成されるタングステンシリサイド膜、窒化タングステン膜、タングステン膜などの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされており、図４Ｂに示す第１ビット配線１５の幅方向両側、及び、図４Ａに示す第１の層間絶縁膜２６の上には第１ビット配線１５の幅方向両側に位置するようにシリコン窒化膜などからなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。そして図１及び図２に示すように、第１ビット配線１５はそのまま周辺回路領域Ｓまで延長され、周辺回路領域Ｓのセンスアンプ用ＭＯＳトランジスタＴｒ２のゲート電極Ｇとなっている。
なお、ポリシリコンからなる底部導電膜３０の膜厚は、１０〜５０ｎｍであることが好ましい。１０ｎｍより薄い場合は、タングステンシリサイドの異常シリサイド反応に対する緩衝層としての機能がなくなり、５０ｎｍより厚くなると上部絶縁膜３２を含む第１ビット線全体の高さが高くなり加工が困難となる。より好ましくは２０〜３０ｎｍの範囲である。
【００４０】
第１ビット配線１５を構成する底部導電膜３０は、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンに更にリン（Ｐ）などの不純物イオンを打ち込みしてなる注入ポリシリコン膜からなる。また、第１ビット配線１５の幅方向両側に位置する底部導電膜３０の両端側には、半導体基板５の深さ方向に突出する突出部３０ａが形成されている。突出部３０ａが底部導電膜３０の両側に形成されていることで、底部導電膜３０が半導体基板５の不純物高濃度拡散層２２を取り囲むように接続し、コンタクト抵抗の低減に寄与している。
【００４１】
図３に示す第１ビット配線１５、１５の間の領域であってワード配線９の上方領域からそれに隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成され、これらの容量コンタクト開口３６の内側にシリコン窒化膜などの側壁３７に囲まれて容量コンタクトプラグ１９が形成されている。従って容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。ここに形成されている容量コンタクトプラグ１９は、図４Ｂに示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、第１ビット配線１５と容量コンタクトプラグ１９は半導体基板５上において同一高さに形成され、その他の領域においては第１ビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００４２】
次に、図４Ａ、図４Ｂに示すキャパシタ形成領域３においては、図３に円形状に示す如く各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に平面視一部重なるように互い違いに形成されている。各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていて、この第３の層間絶縁膜４６の内部であって、容量コンタクトパッド１８上に位置するように個々にキャパシタ４７が形成されている。
【００４３】
キャパシタ４７は、容量コンタクトパッド１８の上に形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、上部電極４７Ｃの上に形成された第４の層間絶縁膜４８と第４の層間絶縁膜４８の上に形成された上部金属配線４９と、上部金属配線４９と第４の層間絶縁膜４８を覆って設けられた保護膜５４とを具備して構成されている。なお、キャパシタ形成領域３に形成されているキャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用しても良いのは勿論である。
【００４４】
以上、説明したように、本実施形態の半導体装置によれば、第１ビット配線１５が周辺回路領域Ｓまで延長され、周辺回路領域Ｓにおいてこの第１ビット配線１５がセンスアンプを構成するMOSトランジスタＴｒ２のゲート電極Ｇとされているので、従来のような接続配線が不要になり、半導体装置の省スペース化を実現できる。
また、本実施形態の半導体装置によれば、第１ビット配線１５の一部であるMOSトランジスタＴｒ２のゲート電極Ｇがポリシリコン膜を含んで構成されているので、半導体基板を構成する単結晶シリコンとメタルとの間で引き起こされるような異常反応が生じることがない。
【符号の説明】
【００４５】
５…半導体基板、７…ゲート電極溝（トレンチ溝）、７Ａ…ゲート絶縁膜、７Ｂ…不純物拡散層、８…内面層（ワード配線（埋込ワード線（ゲート電極）））、９…高融点金属層（ワード配線（埋込ワード線（ゲート電極）））、１１…埋込絶縁膜、１５…第１ビット配線（ビット配線）、２１、２３…不純物低濃度拡散層（不純物拡散層）、２２、２４…不純物高濃度拡散層（不純物拡散層）、２６…第１層間絶縁膜、２８…コンタクトホール、３０…底部導電膜（ポリシリコン膜）、Ｇ…ゲート電極、Ｓ…周辺回路領域、Ｍ…メモリセル領域、Ｔｒ２…MOSトランジスタ。
【図１】
2012084694.tif 000003
【図２】
2012084694.tif 000004
【図３】
2012084694.tif 000005
【図４Ａ】
2012084694.tif 000006
【図４Ｂ】
2012084694.tif 000007
【図５】
2012084694.tif 000008
【図６】
2012084694.tif 000009