(57)【要約】【課題】解像度が異なるディスプレイコントローラ間で安価なチップを共通化して用いることが可能なディスプレイコントローラを提供する。【解決手段】第１の解像度表示をサポートするディスプレイコントローラであって、１個のチップのみを用いた場合には前記第１の解像度表示よりも低解像度表示である第２の解像度表示までしかサポートすることができないディスプレイコントローラチップ１〜４を備え、チップ１〜４が、ＣＰＵ６から見た連続アドレスの各画素データを、チップ１〜４それぞれに対応しているビデオメモリＶＭ１〜ＶＭ４それぞれに所定数単位で順番に格納するサイクルを繰り返すようにして、ビデオメモリＶＭ１〜ＶＭ４それぞれに画像データを格納し、チップ１〜４が、自己に接続されている他のチップとの間で前記画像データをシリアル伝送するトランシーバー部を有しているディスプレイコントローラ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の解像度表示をサポートするディスプレイコントローラであって、
１個のチップのみを用いた場合には前記第１の解像度表示よりも低解像度表示である第２の解像度表示までしかサポートすることができないディスプレイコントローラチップを複数備え、
前記ディスプレイコントローラチップが、前記ディスプレイコントローラを制御するＣＰＵから見た連続アドレスの各画素データを、前記ディスプレイコントローラチップそれぞれに１対１対応しているビデオメモリそれぞれに所定数単位で順番に格納するサイクルを繰り返すようにして、前記ビデオメモリそれぞれに画像データを格納し、
前記ディスプレイコントローラチップが、自己に接続されている他の前記ディスプレイコントローラチップとの間で前記画像データをシリアル伝送するトランシーバー部を有していることを特徴とするディスプレイコントローラ。
【請求項２】
前記ディスプレイコントローラチップが、前記連続アドレスを、前記ディスプレイコントローラチップの総数に応じたビデオメモリ用アドレスに変換することを特徴とする請求項１に記載のディスプレイコントローラ。
【請求項３】
前記ディスプレイコントローラチップが、前記連続アドレスの一部下位ビットを、画像データを格納するビデオメモリを選択するためのビデオメモリセレクト信号として用いていることを特徴とする請求項２に記載のディスプレイコントローラ。
【請求項４】
前記連続アドレスの一部下位ビットのビット数が、前記ディスプレイコントローラチップの総数に応じて変更されることを特徴とする請求項３に記載のディスプレイコントローラ。
【請求項５】
前記複数のディスプレイコントローラチップのいずれか１つがマスターチップとして機能し、
前記マスターチップの制御によって、前記複数のディスプレイコントローラチップ全てが同期することを特徴とする請求項１〜４のいずれか１項に記載のディスプレイコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイに画面データを出力する処理を行うディスプレイコントローラに関する。
【背景技術】
【０００２】
解像度に応じたディスプレイコントローラを開発するに当たり、解像度に応じて異なった仕様のディスプレイコントローラチップを個々に開発する方法が従来一般的であった。
【０００３】
また、大は小を兼ねるという発想に基づき、解像度の一番高い（例えばＸＧＡ（eXtended Graphic Array））ディスプレイコントローラチップのみを開発し、そのチップを解像度の一番高いディスプレイコントローラのみならず解像度の低い（例えばＱＶＧＡ（Quarter Video Graphics Array））ディスプレイコントローラにも適応する方法が選択されることもあった。
【０００４】
尚、ディスプレイコントローラチップのサポートする解像度が高いほど、表示の際に、一定時間内にビデオメモリから取り出せる画素データ数を増やす必要があるため、１ピクセル当たりのビット数は解像度に関係なく通常一定であることを考慮すると、ディスプレイコントローラチップのバンド幅を上げる必要がある。ディスプレイコントローラチップのバンド幅とは、ディスプレイコントローラチップが一定時間内にビデオメモリから取り出せるデータ量を表す指標であり、アクセス速度（アクセスタイムの逆数）と１回のアクセスで一度に取り出せるデータのビット数との乗算により求まる。
【０００５】
このバンド幅を上げる手法としては、以下の二つの手法がある。第１の手法は、ビデオメモリへのアクセスの時間を高速化して、アクセス速度を上げることで、バンド幅を上げる。第２の手法は、ビデオメモリからのデータの線を増やして、１回のアクセスで一度に取り出せるデータのビット数を増やすことで、バンド幅を上げる。
【０００６】
ところが、上記第１の手法では、１）ビデオメモリへのアクセス速度に限界がある、２）アクセス速度が限界内であっても、周辺回路を高速化に対応させるために、ＡＳＩＣ（Application Specific Integrated Circuit）のプロセスが高価なものになり、また、熱の問題も生じやすい、という２つの理由から、ある程度のバンド幅増加しか見込めない。したがって、ある程度までのバンド幅増加は上記第１の手法で行い、それ以上のバンド幅増加は上記第２の手法で行うようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１１７２９号公報（第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特にＦＡ（Factory Automation）の分野では、解像度の高い（例えばＸＧＡ）ディスプレイコントローラは、需要が少なく出荷数が少ない。このため、前者の方法では、解像度の高い（例えばＸＧＡ）ディスプレイコントローラチップの量産による低コスト化は余り見込めない。しかも、解像度の高い（例えばＸＧＡ）ディスプレイコントローラチップは、高性能を実現するためにピン数を多く設ける必要があるので、パッケージサイズが大きくなり、さらにコストが厳しくなる。
【０００９】
また、後者の方法を選択した場合、解像度の一番高い（例えばＸＧＡ）ディスプレイコントローラチップを解像度の低い（例えばＱＶＧＡ）ディスプレイコントローラに適応すると、当該ディスプレイコントローラにとって当該ディスプレイコントローラチップはオーバースペックになり、当該ディスプレイコントローラチップに必要以上のピンが設けられていることになるため、解像度の低い（例えばＱＶＧＡ）ディスプレイコントローラは、前者の方法を採用した場合に比べて割高になってしまう。特にＦＡの分野では、解像度の低いディスプレイコントローラは、需要が多く出荷数が多いが、その分競合会社による競争が激化しており、コストは低く抑える必要があるので、後者の方法は好ましくない。
【００１０】
尚、特許文献１で開示されている情報処理装置は、高解像度の場合にグラフィックメモリ（ビデオメモリ）を増設するものであり、グラフィック制御回路（ディスプレイコントローラ）は、グラフィックメモリ（ビデオメモリ）の増設に対応できるようになっており、グラフィックメモリ（ビデオメモリ）の増設されない場合はオーバースペックになっており、上述した後者の方法と同様に好ましくない。
【００１１】
本発明は、上記の状況に鑑み、解像度が異なるディスプレイコントローラ間で安価なチップを共通化して用いることが可能なディスプレイコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明に係るディスプレイコントローラは、第１の解像度表示をサポートするディスプレイコントローラであって、１個のチップのみを用いた場合には前記第１の解像度表示よりも低解像度表示である第２の解像度表示までしかサポートすることができないディスプレイコントローラチップを複数備え、前記ディスプレイコントローラチップが、前記ディスプレイコントローラを制御するＣＰＵから見た連続アドレスの各画素データを、前記ディスプレイコントローラチップそれぞれに１対１対応しているビデオメモリそれぞれに所定数単位で順番に格納するサイクルを繰り返すようにして、前記ビデオメモリそれぞれに画像データを格納し、前記ディスプレイコントローラチップが、自己に接続されている他の前記ディスプレイコントローラチップとの間で前記画像データをシリアル伝送するトランシーバー部を有している構成としている。
【００１３】
このような構成によると、ディスプレイコントローラチップの総数を増やすことで、ディスプレイコントローラ全体がビデオメモリ全体にアクセスするためのデータバスのバンド幅を大きくすることができるので、第１の解像度（第１の解像度は一種類であっても複数種類であってもよい）表示をサポートするディスプレイコントローラ、第２の解像度表示をサポートするディスプレイコントローラ間で、１個のチップのみを用いた場合には前記第１の解像度表示よりも低解像度表示である第２の解像度表示までしかサポートすることができないディスプレイコントローラチップ（低解像度用チップ）を共通化して用いることができる。低解像度用チップはピン数が少なくパッケージが小さいために安価なチップになる。このため、本発明を実施することで、解像度が異なるディスプレイコントローラ間で、安価なチップを共通化して用いることができる。
【００１４】
これにより、一種類の安価なチップのみを開発すれば良くなるので、開発コストを抑えることができる。
【００１５】
また、低解像度のディスプレイコントローラほど、チップ数が少なくなるため、チップにかかるコストは小さく、パッケージも小さく、基板実装上も有利になる。一方、高解像度のディスプレイコントローラは、チップ数が多くなるが、チップを実装する基板が大きくなるので、実装上は問題にならない、また、チップ数が多くなるが、需要が多く出荷数が多い低解像度用チップを用いるので、チップの量産効果によりコスト的にも有利になる。さらに、ピン数の少ない低解像度用チップを用いることで、チップを実装する基板の多層化を抑えることができるので、基板のコストを抑えることもできる。
【００１６】
したがって、解像度が異なるディスプレイコントローラ（第１の解像度表示をサポートするディスプレイコントローラ、第２の解像度表示をサポートするディスプレイコントローラ。第１の解像度は一種類であっても複数種類であってもよい）を製造するにあたって、開発の工数と、量産時のトータルコストが軽減される。
【００１７】
また、前記ディスプレイコントローラチップが、前記連続アドレスを、前記ディスプレイコントローラチップの総数に応じたビデオメモリ用アドレスに変換することが好ましい。
【００１８】
また、前記ディスプレイコントローラチップが、前記連続アドレスの一部下位ビットを、画像データを格納するビデオメモリを選択するためのビデオメモリセレクト信号として用いていることが好ましい。
【００１９】
また、前記連続アドレスの一部下位ビットのビット数が、前記ディスプレイコントローラチップの総数に応じて変更されることが好ましい。
【００２０】
また、前記複数のディスプレイコントローラチップのいずれか１つがマスターチップとして機能し、前記マスターチップの制御によって、前記複数のディスプレイコントローラチップ全てが同期することが好ましい。
【発明の効果】
【００２１】
本発明に係るディスプレイコントローラによると、解像度が異なるディスプレイコントローラ間で安価なチップを共通化して用いることが可能になる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係るディスプレイコントローラの概略構成を示す図である。
【図２】本発明の第１実施形態に係るディスプレイコントローラが備えるディスプレイコントローラチップの１チップ分の構成を示す図である。
【図３】ディスプレイコントローラチップのＩＤチェック部の処理内容を示す図である。
【図４】ディスプレイコントローラチップのＩＤチェック部の処理内容を示す図である。
【図５】本発明の第２実施形態に係るディスプレイコントローラの概略構成を示す図である。
【図６】本発明の第１，２実施形態に係るディスプレイコントローラとチップを共通化しているディスプレイコントローラの概略構成を示す図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態について図面を参照して以下に説明する。
【００２４】
本発明の第１実施形態に係るディスプレイコントローラの概略構成を図１に示す。図１に示す本発明の第１実施形態に係るディスプレイコントローラは、ＸＧＡの解像度表示をサポートするディスプレイコントローラであって、同一種類のディスプレイコントローラチップ１〜４と、プルアップ抵抗Ｒ１〜Ｒ４と、アドレスデコーダ５とを備えている。
【００２５】
図１に示す本発明の第１実施形態に係るディスプレイコントローラは、ＣＰＵ（Central Processing Unit）６が発行する表示コマンドに従って、メインメモリ７から読み出されたデータに基づく画面データをビデオメモリＶＭ１〜ＶＭ４に一旦書き込んだ後、その画面データをビデオメモリＶＭ１〜ＶＭ４から読み出してＬＣＤ（Liquid Crystal Display）８に出力する。尚、本実施形態では、ビデオメモリＶＭ１〜ＶＭ４それぞれにDDR2 SDRAM (Double-Data-Rate2 Synchronous Dynamic Random Access Memory)を用いている。
【００２６】
本発明に係るディスプレイコントローラでは複数のディスプレイコントローラチップが用いられるので、複数のディスプレイコントローラチップのいずれか１つがマスターチップとして機能する必要がある。そこで、本実施形態では、各ディスプレイコントローラチップ１〜４に２本のＩＤ識別用ピンを設け、その２本のＩＤ識別用ピンに対してチップ毎にユニークなＩＤ識別コード「ＩＤ１，ＩＤ０」を付与し、付与されるＩＤ識別コードが「０（Ｌ），０（Ｌ）」であるチップをマスターチップとしている。マスターチップは、自己の表示タイミングのみならず他のチップの表示タイミングも制御する。また、マスターチップは、ＬＣＤ８に接続されており、ＬＣＤ８に画面データを出力する処理も担っている。
【００２７】
また、本実施形態では、各ディスプレイコントローラチップ１〜４に２本の総チップ数識別用ピンを設け、その２本の総チップ数識別用ピンに対して総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」を付与している。総チップ数識別コードは、「１（Ｈ），１（Ｈ）」であれば総チップ数が４個であることを示し、「１（Ｈ），０（Ｌ）」であれば総チップ数が３個であることを示し、「０（Ｌ），１（Ｈ）」であれば総チップ数が２個であることを示し、「０（Ｌ），０（Ｌ）」であれば総チップ数が１個であることを示すものとする。尚、本実施形態では、総チップ数が４個であるため、総チップ数識別コードを「１（Ｈ），１（Ｈ）」にしている。
【００２８】
各ディスプレイコントローラチップ１〜４は、各ビデオメモリＶＭ１〜ＶＭ４にアクセスするためのデータバスのバンド幅が小さいため、１個のチップのみを用いた場合にはＱＶＧＡの解像度表示までしかサポートすることができない低解像度チップである。しかしながら、本実施形態のように、ディスプレイコントローラチップ１〜４を４個使い、ＣＰＵ６及びＬＣＤ８から見た連続アドレス（例えば図１に示すアドレス２０００〜２００ｆ）の各画素データを所定数単位（例えば図１に示すように２個単位）でビデオメモリＶＭ１〜ＶＭ４に順番に格納するサイクルを繰り返すようにしてビデオメモリＶＭ１〜ＶＭ４に画像データを格納することで、上述した第２の手法を実現して、ディスプレイコントローラ全体がビデオメモリＶＭ１〜ＶＭ４全体にアクセスするためのデータバスのバンド幅を大きくすることができ、ＸＧＡの解像度表示をサポートすることができる。ＣＰＵ６及びＬＣＤ８から見た連続アドレスの画素データを所定数単位でビデオメモリＶＭ１〜ＶＭ４に順番に格納するサイクルを繰り返すようにしてビデオメモリＶＭ１〜ＶＭ４に画像データを格納することを実現するための具体的な手法については後述する。
【００２９】
尚、リセット信号Ｒｅｓｅｔ＿Ｌが「０（Ｌ）」になると、リセット信号Ｒｅｓｅｔ＿Ｌを入力するディスプレイコントローラチップ１〜４及びＣＰＵ６はリセットされる。
【００３０】
また、アドレスデコーダ５は、アドレスＡｄｄｒｅｓｓの上位所定ビットをデコードしてチップセレクト信号ＣＳ＿Ｌを生成して、そのチップセレクト信号ＣＳ＿Ｌを各ディスプレイコントローラチップ１〜４に生成する。例えば、アドレスデコーダ５のデコード処理により、アドレスＡｄｄｒｅｓｓの上位４ビットが全て「０（Ｌ）」の場合に、チップセレクト信号ＣＳ＿Ｌが「０（Ｌ）」になるようにすればよい。そして、チップセレクト信号ＣＳ＿Ｌが「０（Ｌ）」状態すなわちアクティブ状態であるときにディスプレイコントローラチップ１〜４全てが有効になり、チップセレクト信号ＣＳ＿Ｌが「１（Ｈ）」状態すなわち非アクティブ状態であるときにディスプレイコントローラチップ１〜４全てが無効になるので、ビデオメモリＶＭ１〜ＶＭ４が一つのまとまったＩ／Ｏ空間として処理されることになる。
【００３１】
次に、ディスプレイコントローラチップ１〜４の１チップ分の構成を図２に示す。尚、図２中のビデオメモリＶＭ０は、図１中のビデオメモリＶＭ１〜ＶＭ４のいずれかに対応するものであり、ディスプレイコントローラチップの構成部品ではない。
【００３２】
図２に示すディスプレイコントローラチップは、ＩＤチェック部１１を備えている。ＩＤチェック部１１は、ＣＰＵ６（図１参照）から出力されるアドレス（最下位ビットを除く）Ａ１〜Ａｎを入力し、アドレスデコーダ５（図１参照）から出力されるチップセレクト信号ＣＳ＿Ｌを入力し、総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」及びＩＤ識別コード「ＩＤ１，ＩＤ０」を入力している。
【００３３】
ＩＤチェック部１１は、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であるときに図３及び図４に示すテーブルの内容に従った処理を行い、ビデオメモリ用アドレス（最下位ビットを除く）Ａｘ１〜Ａｘｎ、アクセス識別信号ＣＳｘ、及びマスターチップ識別信号ＩＤ＃０を生成して出力する。マスターチップ識別信号ＩＤ＃０は、図２に示すディスプレイコントローラチップがマスターチップである場合に「１（Ｈ）」になり、図２に示すディスプレイコントローラチップがマスターチップでない場合に「０（Ｌ）」になる。尚、図３及び図４に示すテーブルにおいて、アドレスの並びがチップ数によって異なるのは、本実施形態に係るディスプレイコントローラのみならず、後述する本発明の第２実施形態に係るディスプレイコントローラや図６に示すディスプレイコントローラにおいても、アクセス毎に、１回のアクセスで連続した複数の画素（ディスプレイから見た連続アドレスの複数の画素）のデータを取り出すことができるようにするためである。
【００３４】
本実施形態では総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」が「１（Ｈ），１（Ｈ）」であるため、ＩＤチェック部１１は、図２に示すディスプレイコントローラチップがビデオメモリＶＭ１（図１参照）である場合にはＳ＿Ｃ４Ｄ０の処理を実行し、図２に示すディスプレイコントローラチップがビデオメモリＶＭ２（図１参照）である場合にはＳ＿Ｃ４Ｄ１の処理を実行し、図２に示すディスプレイコントローラチップがビデオメモリＶＭ３（図１参照）である場合にはＳ＿Ｃ４Ｄ２の処理を実行し、図２に示すディスプレイコントローラチップがビデオメモリＶＭ４（図１参照）である場合にはＳ＿Ｃ４Ｄ３の処理を実行する。
【００３５】
総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」が「１（Ｈ），１（Ｈ）」である場合、アドレスの下から２番目のビットＡ１及び下から３番目のビットＡ２がビデオメモリセレクト信号となる。
【００３６】
Ｓ＿Ｃ４Ｄ０の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位３ビット「Ａ２，Ａ１，Ａ０」が「０，０，０」又は「０，０，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から４番目のビットＡ３とそれより上位のビットを、下位に２ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位２ビットは例えばそれぞれ「０（Ｌ）」を補填するとよい。
【００３７】
Ｓ＿Ｃ４Ｄ１の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位３ビット「Ａ２，Ａ１，Ａ０」が「０，１，０」又は「０，１，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から４番目のビットＡ３とそれより上位のビットを、下位に２ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位２ビットは例えばそれぞれ「０（Ｌ）」を補填するとよい。
【００３８】
Ｓ＿Ｃ４Ｄ２の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位３ビット「Ａ２，Ａ１，Ａ０」が「１，０，０」又は「１，０，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から４番目のビットＡ３とそれより上位のビットを、下位に２ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位２ビットは例えばそれぞれ「０（Ｌ）」を補填するとよい。
【００３９】
Ｓ＿Ｃ４Ｄ３の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位３ビット「Ａ２，Ａ１，Ａ０」が「１，１，０」又は「１，１，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から４番目のビットＡ３とそれより上位のビットを、下位に２ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位２ビットは例えばそれぞれ「０（Ｌ）」を補填するとよい。
【００４０】
上述したＳ＿Ｃ４Ｄ０〜Ｓ＿Ｃ４Ｄ３の処理が実行されることにより、同一アドレスのデータがビデオメモリＶＭ１〜ＶＭ４に重複して書き込まれなくなり、ＣＰＵ６及びＬＣＤ８から見た連続アドレスの各画素データを２個単位でビデオメモリＶＭ１〜ＶＭ４に順番に格納するサイクルを繰り返すようにしてビデオメモリＶＭ１〜ＶＭ４に画像データを格納することができる。
【００４１】
図２に示すディスプレイコントローラチップは、ディスプレイタイミングジェネレータ１２を備えている。ディスプレイタイミングジェネレータ１２は、ＩＤチェック部１１から出力されるマスターチップ識別信号ＩＤ＃０を入力し、ディスプレイ同期入力信号ＤＳＰ＿ＳＹＮ＿ＩＮを入力する。尚、ディスプレイ同期入力信号ＤＳＰ＿ＳＹＮ＿ＩＮは、図２に示すチップがマスターチップである場合にはプルアップ抵抗Ｒ１によって「１（Ｈ）」となり、図２に示すチップがマスターチップでない場合にはマスターチップから出力されるディスプレイ同期出力信号ＤＳＰ＿ＳＹＮ＿ＯＵＴとなる。ディスプレイタイミングジェネレータ１２は、図２に示すチップがマスターチップである場合には表示用アドレスＡｄ＿０〜Ａｄ＿ｎ、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ、ビデオメモリＶＭ０をリフレッシュするためのリフレッシュ信号Ｒｅｆｒｅｓｈ、ディスプレイ同期出力信号ＤＳＰ＿ＳＹＮ＿ＯＵＴ、及びディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭを生成して出力し、図２に示すチップがマスターチップでない場合にはディスプレイ同期入力信号ＤＳＰ＿ＳＹＮ＿ＩＮに基づくタイミングに従って表示用アドレスＡｄ＿０〜Ａｄ＿ｎ、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ、ビデオメモリＶＭ０をリフレッシュするためのリフレッシュ信号Ｒｅｆｒｅｓｈ、ディスプレイ同期出力信号ＤＳＰ＿ＳＹＮ＿ＯＵＴ、及びディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭを生成して出力する。これにより、ディスプレイコントローラチップ１〜４（図１参照）が同期する。
【００４２】
セレクタ１３は、ビデオメモリ用アドレスＡｘ０〜Ａｘｎ（最下位ビットＡｘ０はアドレスＡｄｄｒｅｓｓの最下位ビットＡ０と同一）を入力し、チップセレクト信号ＣＳ＿Ｌを入力し、アクセス識別信号ＣＳｘを入力し、１６ビットカラー画素データＤａｔａ０〜１５を入力し、表示用アドレスＡｄ＿０〜Ａｄ＿ｎ及びディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭを入力している。
【００４３】
アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態であるときには、セレクタ１３は、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭによって、表示の為にビデオメモリＶＭ０にアクセス（Ｒｅａｄ）する処理と、ＣＰＵ６（図１参照）からビデオメモリＶＭ０にアクセス（Ｒｅａｄ／Ｗｒｉｔｅ）する処理とを切り替えている。より具体的には、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭが「１（Ｈ）」状態すなわちアクティブ状態であれば、表示の為にビデオメモリＶＭ０にアクセス（Ｒｅａｄ）する処理を実行し、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭが「０（Ｌ）」状態すなわち非アクティブ状態であれば、ＣＰＵ６（図１参照）からビデオメモリＶＭ０にアクセス（Ｒｅａｄ／Ｗｒｉｔｅ）する処理を実行する。一方、アクセス識別信号ＣＳｘが「０（Ｌ）」状態すなわち非アクティブ状態であるときには、セレクタ１３は、上述した２つのアクセス処理のいずれも実行しない。
【００４４】
メモリコントローラ１４は、ビデオメモリＶＭ０への画像データの書込みとビデオメモリＶＭ０からの画像データの読み出しを制御するコントローラであり、セレクタ１３から出力されるビデオメモリ用アドレスＡｄｄｒｅｓｓ、書込みコマンドＷＲＩＴＥ＿Ｌ、及び書込みデータＷＲＴ＿ＤＡＴＡを入力し、ディスプレイタイミングジェネレータ１２からリフレッシュ信号Ｒｅｆｒｅｓｈを入力する。
【００４５】
メモリコントローラ１４は、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭがアクティブ状態であるとき、又は、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ及びリフレッシュ信号Ｒｅｆｒｅｓｈがともに非アクティブ状態で且つアクセス識別信号ＣＳｘがアクティブ状態であるときに、ビデオメモリＶＭ０に対するアクセス（ｒｅａｄ／ｗｒｉｔｅ）を要求される。
【００４６】
そして、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ及びリフレッシュ信号Ｒｅｆｒｅｓｈがともに非アクティブ状態で且つアクセス識別信号ＣＳｘがアクティブ状態である場合、バッファ１５は、メモリコントローラ１４によってビデオメモリＶＭ０から読み出された画像データをラッチ部１６に送る。この場合において、ビデオメモリＶＭ０への画像データの書込みも実行される。ラッチ部１６で保持された画像データは、ゲート２５の出力制限によって、ＣＰＵ６（図１参照）から書込み指令が来ていない状態で、且つチップセレクト信号とアクセス識別信号ＣＳｘがともにアクティブ状態であるときにのみ、ＣＰＵ６（図１参照）に送られる。尚、ゲート２５によってＣＰＵ６（図１参照）への出力制限がなされているので、本実施形態とは異なり、バッファ１５が、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭがアクティブ状態であるときにも、メモリコントローラ１４によってビデオメモリＶＭ０から読み出された画像データをラッチ部１６に送るような構成にしてもよい。
【００４７】
一方、アクセス識別信号ＣＳｘの状態に関係なく、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭがアクティブ状態である場合、又は、リフレッシュ信号Ｒｅｆｒｅｓｈがアクティブ状態である場合、メモリコントローラ１４は、ＣＰＵ６（図１参照）からビデオメモリＶＭ０へのアクセスを待機させる。ディスプレイタイミングジェネレータ１２は、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭをアクティブ状態にするときには、リフレッシュ信号Ｒｅｆｒｅｓｈをアクティブ状態にしないようにして、ビデオメモリＶＭ０のリフレッシュが表示を阻害することのないようにしている。したがって、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ、リフレッシュ信号Ｒｅｆｒｅｓｈがともにアクティブ状態になることはない。リフレッシュ信号Ｒｅｆｒｅｓｈがアクティブ状態である場合には、メモリコントローラ１４は、ビデオメモリＶＭ０のリフレッシュを行う。これに対して、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭがアクティブ状態である場合には、バッファ１７は、メモリコントローラ１４によってビデオメモリＶＭ０から読み出された画像データをラッチ部１８に送る。ラッチ部１８で保持された画像データは、メージャー部２０に送られる。尚、後述するようにディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭによってメージャー部２０の出力制限が可能であるため、本実施形態とは異なり、バッファ１７が、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭが非アクティブ状態であるときにも、メモリコントローラ１４によってビデオメモリＶＭ０から読み出された画像データをラッチ部１８に送るような構成にしてもよい。
【００４８】
また、他のディスプレイコントローラチップ（図２において不図示）からアクティブ状態であるレディ入力信号ＲＤＹＩＮ＿Ｌが送られてくるか、図２に示すチップ内のディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭ及びリフレッシュ信号Ｒｅｆｒｅｓｈがともに非アクティブ状態で且つアクセス識別信号ＣＳｘがアクティブ状態であるかのいずれかの条件の下、チップセレクト信号ＣＳ＿Ｌ信号がアクティブ状態になると、アクティブ状態のレディ信号ＲＤＹが出力される。これにより、４つのディスプレイコントローラチップ１〜４（図１参照）のレディ信号ＲＤＹが一つにつながり、最終的にディスプレイコントローラチップ１から出力されるレディ信号ＲＤＹがＣＰＵ６に出力される。アクティブ状態のレディ信号ＲＤＹを受け取ることで、ＣＰＵ６（図１参照）は画像データの書込みが終了したことを認識することができる。
【００４９】
トランシーバー受信部１９は、他のディスプレイコントローラチップ（図２において不図示）のトランシーバー送信部に接続されていれば（図１参照）、他のディスプレイコントローラチップ（図２において不図示）のトランシーバー送信部から画像データを受け取り、メージャー部２０に出力する。なお、本実施形態では、トランシーバー送信部とトランシーバー受信部との間の信号伝送は、差動形式で行われている。メージャー部２０は、ラッチ部１８からの画像データの後にトランシーバー受信部１９からの画像データを連結してＦＩＦＯ（First-In First-Out）２１及び２２に出力する。ただし、トランシーバー受信部１９からの画像データがない場合はラッチ部１８からの画像データのみをＦＩＦＯ２１及び２２に出力する。尚、メージャー部２０は、ディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭを入力しており、ディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭに基づいて、ディスプレイタイミング信号ＤＩＳＰ＿ＴＩＭが非アクティブ状態であるときに出力を停止させることができる。
【００５０】
トランシーバー送信部２３は、他のディスプレイコントローラチップ（図２において不図示）のトランシーバー受信部に接続されていれば（図１参照）、ＦＩＦＯ２１から受け取った画像データを、他のディスプレイコントローラチップ（図２において不図示）のトランシーバー受信部に高速シリアル伝送する。
【００５１】
ディスプレイコントローラ２４は、ＬＣＤ８が接続されていれば（図１参照）、ＦＩＦＯ２２から受け取った画素データに基づいて生成したＲＧＢ信号と、ディスプレイタイミングジェネレータ１２から受け取ったディスプレイカウントタイミング信号ＤＳＰ＿ＣＯＮＴ＿ＴＩＭに基づいて生成した水平同期信号Ｈ＿ＳＴＹＮＣ、垂直同期信号Ｖ＿ＳＴＹＮＣ、ドットクロック信号ＤｏｔＣＬＫ、及びドットイネーブル信号ＤＴ＿ＥＮＢとをＬＣＤ８に送る。これにより、ＬＣＤ８に画像が表示される。尚、トランシーバー送信部とトランシーバー受信部との間の信号伝送速度は、ＬＣＤ８における各フレーム画像の表示が滞らないことを保証できる値であり、例えば１．２６［GBPS］（＝(１０２４×７６８)ピクセル×３色×８各色での割当ビット数×１０−６［Mbit］／１５［ms］）にするとよい。
【００５２】
上記の構成及び動作により、本発明の第１実施形態に係るディスプレイコントローラは、１個のチップのみを用いた場合にはＱＶＧＡの解像度表示までしかサポートすることができない低解像度のディスプレイコントローラチップを４個用いて、ＸＧＡの解像度表示をサポートすることができる。
【００５３】
次に、本発明の第２実施形態に係るディスプレイコントローラの概略構成を図５に示す。尚、図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００５４】
図５に示す本発明の第２実施形態に係るディスプレイコントローラは、ＶＧＡ（Video Graphics Array）の解像度表示をサポートするディスプレイコントローラであって、同一種類のディスプレイコントローラチップ１及び２と、プルアップ抵抗Ｒ１及びＲ２と、アドレスデコーダ５とを備えている。
【００５５】
本実施形態では総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」が「０（Ｌ），１（Ｈ）」であるため、ＩＤチェック部１１は、図２に示すディスプレイコントローラチップがビデオメモリＶＭ１（図５参照）である場合にはＳ＿Ｃ２Ｄ０の処理を実行し、図２に示すディスプレイコントローラチップがビデオメモリＶＭ２（図５参照）である場合にはＳ＿Ｃ２Ｄ１の処理を実行する。
【００５６】
総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」が「０（Ｌ），１（Ｈ）」である場合、アドレスの下から２番目のビットＡ１がビデオメモリセレクト信号となる。
【００５７】
Ｓ＿Ｃ２Ｄ０の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位２ビット「Ａ１，Ａ０」が「０，０」又は「０，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から３番目のビットＡ２とそれより上位のビットを、下位に１ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位１ビットは例えば「０（Ｌ）」を補填するとよい。
【００５８】
Ｓ＿Ｃ２Ｄ１の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態であって且つアドレスの下位２ビット「Ａ１，Ａ０」が「１，０」又は「１，１」である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から３番目のビットＡ２とそれより上位のビットを、下位に１ビットシフトさせて、ビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットを生成する。ビデオメモリ用アドレスの上位１ビットは例えば「０（Ｌ）」を補填するとよい。
【００５９】
上述したＳ＿Ｃ２Ｄ０及びＳ＿Ｃ２Ｄ１の処理が実行されることにより、同一アドレスのデータがビデオメモリＶＭ１及びＶＭ２に重複して書き込まれなくなり、ＣＰＵ６及びＬＣＤ８から見た連続アドレスの各画素データを２個単位でビデオメモリＶＭ１及びＶＭ２に順番に格納するサイクルを繰り返すようにしてビデオメモリＶＭ１及びＶＭ２に画像データを格納することができる。
【００６０】
本発明の第２実施形態に係るディスプレイコントローラは、１個のチップのみを用いた場合にはＱＶＧＡの解像度表示までしかサポートすることができない低解像度のディスプレイコントローラチップを２個用いて、ＶＧＡの解像度表示をサポートすることができる。
【００６１】
以上、本発明に係る実施形態について説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実行することができる。例えば、総チップ数識別用ピンを廃止し、総チップ数の情報をＣＰＵが各ディスプレイコントローラチップに与えるようにしてもよい。
【００６２】
最後に、図１に示す本発明の第１実施形態に係るディスプレイコントローラ及び図５に示す本発明の第２実施形態に係るディスプレイコントローラとディスプレイコントローラチップを共通化しているＱＶＧＡの解像度表示をサポートするディスプレイコントローラの概略構成を図６に示す。尚、図６において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００６３】
図６に示すディスプレイコントローラでは、総チップ数識別コード「ＣＮ１Ｓ，ＣＮ０Ｓ」が「０（Ｌ），０（Ｌ）」であるため、ＩＤチェック部１１は、Ｓ＿Ｃ１Ｄ０の処理を実行する。
【００６４】
Ｓ＿Ｃ１Ｄ０の処理では、チップセレクト信号ＣＳ＿Ｌがアクティブ状態である場合に、アクセス識別信号ＣＳｘが「１（Ｈ）」状態すなわちアクティブ状態になり、アドレスの下から２番目のビットＡ１とそれより上位のビットを、そのままビデオメモリ用アドレスの下から２番目のビットＡｘ１とそれより上位のビットに対応させる。
【００６５】
図６に示すディスプレイコントローラは、従来の通り、１個のチップのみを用いた場合にはＱＶＧＡの解像度表示までしかサポートすることができない低解像度のディスプレイコントローラチップを１個用いて、ＱＶＧＡの解像度表示をサポートしている。
【符号の説明】
【００６６】
１〜４  ディスプレイコントローラチップ
５  アドレスデコーダ
６  ＣＰＵ
７  メインメモリ
８  ＬＣＤ
１１  ＩＤチェック部
１２  ディスプレイタイミングジェネレータ
１３  セレクタ
１４  メモリコントローラ
１５、１７  バッファ
１６、１８  ラッチ部
１９  トランシーバー受信部
２０  メージャー部
２１、２２  ＦＩＦＯ
２３  トランシーバー送信部
２４  ディスプレイコントローラ
２５  ゲート
Ｒ１〜Ｒ４  プルアップ抵抗
ＶＭ０〜ＶＭ４  ビデオメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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