(57)【要約】【課題】表示装置に含まれるＴＦＴのゲート電極と、ソース電極及びドレイン電極との間の絶縁耐圧が低くなる場合がある。【解決手段】表示装置であって、基板上に形成されるゲート電極と、前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース配線と、前記半導体層上に形成されたドレイン配線と、を有し、前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、ことを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に形成されるゲート電極と、
前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたソース配線と、
前記半導体層上に形成されたドレイン配線と、を有し、
前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、
ことを特徴とする表示装置。
【請求項２】
前記各エッチング防止膜は、前記半導体層が前記ゲート絶縁膜に覆われた前記ゲート電極を乗り上げる、前記ゲート電極の端部の上方に形成されることを特徴とする請求項１記載の表示装置。
【請求項３】
前記表示装置は、更に、前記半導体層と、ソース配線及びドレイン配線との間に、Ｎ＋層を有することを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記半導体層は、結晶性Ｓｉ層にａ−Ｓｉ層が積層されて形成され、前記Ｎ＋層が前記結晶性Ｓｉ層に接続されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記Ｎ＋層は、前記チャネル層の両側面及び前記チャネル層と前記各エッチング防止層との間におけるゲート絶縁膜を覆うように形成されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記ソース配線及びドレイン配線は、各層の前記基板への積層方向からみて、前記チャネル層の両側面に沿って、前記チャネル層の領域からはみ出すように形成されていることを特徴とする請求項４または５に記載の表示装置。
【請求項７】
前記チャネル層は、各層の前記基板への積層方向からみて、前記ゲート電極の領域内に含まれるように形成されることを特徴とする請求項１乃至６のいずれかに記載の表示装置。
【請求項８】
前記ソース配線及びドレイン配線は、各層の前記基板への積層方向からみて、Ｔ字形状であることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
【請求項９】
前記チャネル層の長手方向の幅は、各層の前記基板への積層方向からみて、前記各エッチング防止膜の幅よりも大きいことを特徴とする請求項１乃至８のいずれかに記載の表示装置。
【請求項１０】
前記ドレイン配線及び前記ソース配線はそれぞれ、各エッチング防止層と交差するように形成されることを特徴とする請求項１乃至９のいずれかに記載の表示装置。
【請求項１１】
基板上に形成されるゲート電極と、
前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたソース配線と、
前記半導体層上に形成されたドレイン配線と、を有し、
前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、
ことを特徴とする表示装置用トランジスタ。
【請求項１２】
ゲート電極を基板上に形成し、
前記ゲート電極上に、前記ゲート電極を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極の上方に形成されるチャネル層と、前記チャネル層の両側にそれぞれ分離して形成されたエッチング防止層とを有する半導体層を形成し、
前記半導体層上に、ソース配線及びドレイン配線を形成する、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示装置の製造方法に関する。特には、表示装置用ＴＦＴ及び当該表示装置用ＴＦＴの製造方法に関する。
【背景技術】
【０００２】
従来から、液晶表示装置における画素のスイッチ素子等として薄膜トランジスタ（ＴＦＴ）が用いられている。図６は、従来技術における液晶表示装置の画素ＴＦＴの構成の一例を説明するための図である。具体的には、図６（Ａ）は、当該画素ＴＦＴの平面図を示す。図６（Ｂ）は、図６（Ａ）のＶＩＢ−ＶＩＢ断面図を示す。
【０００３】
図６（Ａ）及び（Ｂ）に示すように、ＴＦＴは、主に、ゲート電極６０２、半導体層６０４、ソース配線６０７（ソース電極）及びドレイン配線６０６（ドレイン電極）により形成される。具体的には、例えば、透明絶縁基板６０１上に、ゲート電極６０２を形成し、当該ゲート電極６０２を覆うように、当該ゲート電極６０２上に、ゲート絶縁膜６０３が形成される。そして、当該ゲート絶縁膜６０３上に、半導体層６０４が形成される。また、当該半導体層６０４上に、Ｎ＋層６０５が形成される。更に、当該Ｎ＋層６０５上に、ソース配線６０７及びドレイン配線６０６が形成される。
【０００４】
ここで、図６からわかるように、ソース配線６０７からドレイン配線６０６に向かう方向（図６の横方向）における当該半導体層６０４の幅は、当該方向におけるゲート電極６０２の幅よりも広い。言い換えれば、ソース配線６０７からドレイン配線６０６に向かう方向において、半導体層６０４がゲート電極６０２の領域からはみ出すように形成される。したがって、図６矢印に示すような透明絶縁基板下方からのバックライト光が、当該はみ出した部分における半導体層６０４に照射され、いわゆるホトコン電流が発生する場合がある。当該ホトコン電流の発生は、また、オフリーク電流の増加や保持電位の低下をもたらす場合がある。
【０００５】
そこで、上記のようなホトコン電流の発生を抑制する技術として、図７に示したようなＴＦＴを含む液晶表示装置が知られている（下記特許文献１参照）。なお、図７は、当該ＴＦＴ及びその周辺部の平面図を示す。
【０００６】
図７に示すように、当該液晶表示装置のＴＦＴ７００及びその周辺部は、ゲート電極７０１（当該ゲート電極７０１に接続されるゲート配線を含む）、ドレイン電極７０２（当該ドレイン電極７０２に接続されるドレイン配線を含む）、ソース電極７０３（当該ソース電極７０３に接続されるソース配線を含む）、２の半導体層７０４、７０５、画素電極７０６、コモン電極７０７等を含んで構成する。
【０００７】
なお、上記図６と同様に、当該ＴＦＴ７００は、主に、透明絶縁基板（図示なし）側から順に、ゲート電極７０１、当該ゲート電極７０１を覆うゲート絶縁膜(図示なし)、半導体層７０４、７０５、ドレイン電極７０２、及びソース電極７０３等を積層して形成される。
【０００８】
ここで、ＴＦＴ７００を構成するソース電極７０３の下方に位置する半導体層７０４の端部７０８は、ゲート電極７０１の領域からはみ出さないように形成される。したがって、ソース電極７０３と半導体層７０４が交差する部分において、半導体層７０４にバックライト光が照射されることが防止され、当該バックライト光に起因するホトコン電流が抑制される。
【０００９】
また、ゲート電極７０１とドレイン電極７０２が交差する部分におけるドレイン電極７０２とゲート電極７０１との短絡を防止するために、当該交差する部分においてドレイン電極７０２とゲート電極７０１との間に半導体層７０５が形成されるとともに、当該半導体層７０５が、ＴＦＴ７００を構成する半導体層７０４と分離されて形成される。
【００１０】
当該構成により、半導体層７０５にバックライト光が照射されたとしても、半導体層７０５はＴＦＴ７００を構成する半導体層７０４と分離していることから、当該バックライト光に起因するゲート電極７０１とドレイン電極７０２が交差する部分におけるホトコン電流の発生が抑制される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−３４３６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、例えば、上記図７に示すような構成においては、半導体層７０４、７０５を加工する際のオーバーエッチングにより、ソース電極７０３とゲート電極７０１が交差する部分における、ゲート電極７０１を覆うように形成されたゲート絶縁膜（図示なし）が薄膜化され、当該部分においてゲート電極７０１とソース電極７０３間の絶縁耐圧が低下するという問題がある。一方、例えば図６に示すような構成においては、上述のようにホトコン電流が発生を抑制することができないという問題がある。
【００１３】
上記課題に鑑みて、本発明は、上記のようなホトコン電流の発生を抑制するとともに、ゲート電極とソース電極及びドレイン電極との間の絶縁耐圧がより高いＴＦＴを有する表示装置を提供すること等を目的とする。
【課題を解決するための手段】
【００１４】
（１）本発明の表示装置は、基板上に形成されるゲート電極と、前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース配線と、前記半導体層上に形成されたドレイン配線と、を有し、前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、ことを特徴とする。
【００１５】
（２）上記（１）記載の表示装置において、前記各エッチング防止膜は、前記半導体層が前記ゲート絶縁膜に覆われた前記ゲート電極を乗り上げる、前記ゲート電極の端部の上方に形成されることを特徴とする。
【００１６】
（３）上記（１）または（２）記載の表示装置において、前記表示装置は、更に、前記半導体層と、ソース配線及びドレイン配線との間に、Ｎ＋層を有することを特徴とする。
【００１７】
（４）上記（３）記載の表示装置において、前記半導体層は、結晶性Ｓｉ層にａ−Ｓｉ層が積層されて形成され、前記Ｎ＋層が前記結晶性Ｓｉ層に接続されることを特徴とする。
【００１８】
（５）上記（４）記載の表示装置において、前記Ｎ＋層は、前記チャネル層の両側面及び前記チャネル層と前記各エッチング防止層との間におけるゲート絶縁膜を覆うように形成されることを特徴とする。
【００１９】
（６）上記（４）または（５）記載の表示装置において、前記ソース配線及びドレイン配線は、各層の前記基板への積層方向からみて、前記チャネル層の両側面に沿って、前記チャネル層の領域からはみ出すように形成されていることを特徴とする。
【００２０】
（７）上記（１）乃至（６）のいずれかに記載の表示装置において、前記チャネル層は、各層の前記基板への積層方向からみて、前記ゲート電極の領域内に含まれるように形成されることを特徴とする。
【００２１】
（８）上記（１）乃至（７）のいずれかに記載の表示装置において、前記ソース配線及びドレイン配線は、各層の前記基板への積層方向からみて、Ｔ字形状であることを特徴とする。
【００２２】
（９）上記（１）乃至（８）のいずれかに記載の表示装置において、前記チャネル層の長手方向の幅は、各層の前記基板への積層方向からみて、前記各エッチング防止膜の幅よりも大きいことを特徴とする。
【００２３】
（１０）上記（１）乃至（９）のいずれかに記載の表示装置において、前記ドレイン配線及び前記ソース配線はそれぞれ、各エッチング防止層と交差するように形成されることを特徴とする。
【００２４】
（１１）本発明の表示装置用トランジスタは、基板上に形成されるゲート電極と、前記ゲート電極上に、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース配線と、前記半導体層上に形成されたドレイン配線と、を有し、前記半導体層は、前記ゲート電極の上方に形成されたチャネル層と、前記チャネル層の両側に、それぞれ前記ソース配線またはドレイン配線を介して分離して形成されたエッチング防止層と、を有する、ことを特徴とする。
【００２５】
（１２）本発明の表示装置の製造方法は、ゲート電極を基板上に形成し、前記ゲート電極上に、前記ゲート電極を覆うようにゲート絶縁膜を形成し、前記ゲート絶縁膜上に、前記ゲート電極の上方に形成されるチャネル層と、前記チャネル層の両側にそれぞれ分離して形成されたエッチング防止層とを有する半導体層を形成し、前記半導体層上に、ソース配線及びドレイン配線を形成する、ことを特徴とする。
【発明の効果】
【００２６】
ホトコン電流の発生を抑制するとともに、ゲート電極と、ソース電極及びドレイン電極との間の絶縁耐圧がより高いＴＦＴを有する表示装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態に係る表示装置を示す概略図である。
【図２】図１に示したＴＦＴ基板に形成された画素回路の概念図である。
【図３】本実施の形態における表示装置のＴＦＴ及びその周辺の構成を説明するための図である。
【図４】本実施の形態におけるＴＦＴを含む表示装置の製造工程について説明するための図である。
【図５】変形例における表示装置のＴＦＴ及びその周辺の構成を説明するための図である。
【図６】従来技術における液晶表示装置の画素ＴＦＴ及びその周辺の構成の一例を説明するための図である。
【図７】従来技術における液晶表示装置の画素ＴＦＴ及びその周辺の構成の他の一例を説明するための図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００２９】
図１は、本発明の実施の形態に係る表示装置を示す概略図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。
【００３０】
図２は、ＴＦＴ基板に形成された画素回路の概念図である。図２に示すように、ＴＦＴ基板１０２は、図２の横方向に略等間隔に配置した複数のゲート信号線１０５と、図２の縦方向に略等間隔に配置した複数の映像信号線１０７を有する。また、ゲート信号線１０５は、シフトレジスタ回路１０４に接続され、また、映像信号線１０７は、ドライバ１０６に接続される。
【００３１】
シフトレジスタ回路１０４は、複数のゲート信号線１０５それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、ドライバ１０６からの制御信号１１５に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力する。
【００３２】
ゲート信号線１０５及び映像信号線１０７によりマトリクス状に区画された各画素領域１３０は、それぞれ、ＴＦＴ１０９、画素電極１１０、及び、コモン電極１１１を有する。ここで、ＴＦＴ１０９のゲートは、ゲート信号線１０５に接続され、ソース又はドレインの一方は、映像信号線１０７に接続され、他方は、画素電極１１０に接続される。コモン電極１１１は、コモン信号線１０８に接続される。なお、画素電極１１０とコモン電極１１１は、互いに対向する。
【００３３】
次に、上記のように構成された画素回路の動作について説明する。ドライバ１０６は、コモン信号線１０８を介して、コモン電極１１１に、基準電圧を印加する。また、ドライバ１０６により制御されるシフトレジスタ回路１０４は、ゲート信号線１０５を介して、ＴＦＴ１０９のゲート電極に、ゲート信号を出力する。更に、ドライバ１０６は、ゲート信号が出力されたＴＦＴ１０９に、映像信号線１０７を介して、映像信号の電圧を供給し、当該映像信号の電圧を、更に、ＴＦＴ１０９を介して、画素電極１１０に印加する。この際、画素電極１１０とコモン電極１１１との間に電位差が生じる。
【００３４】
そして、ドライバ１０６が当該電位差を制御することにより、画素電極１１０とコモン電極１１１の間に挿入された液晶材料の液晶分子の配向等を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配向等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。なお、上記構成は、一例であって、上記構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【００３５】
図３は、本実施の形態における表示装置のＴＦＴ及びその周辺の構成を説明するための図である。なお、図３（Ａ）は、当該ＴＦＴの平面図を示す。図３（Ｂ）は、図３（Ａ）のＩＩＩＢ−ＩＩＩＢ断面図を示す。
【００３６】
まず、ＴＦＴ１０９及びその周辺部の断面の構成について説明する。図３（Ｂ）に示すように、透明絶縁基板３０１上に、ゲート電極３０２が形成される。当該ゲート電極３０２上には、当該ゲート電極３０２を覆うように、ゲート絶縁膜３０３が形成される。当該ゲート絶縁膜３０３上には、チャネル層３０４及びエッチング防止層３０５を形成する半導体層３１０が当該ゲート絶縁膜３０３上に形成される。また、当該半導体層３１０上には、Ｎ＋層３０６が形成される。更に、当該Ｎ＋層３０６上にはソース配線３０８及びドレイン配線３０７が形成される。また、ソース配線３０８及びドレイン配線３０７上には、保護絶縁膜３０９が形成される。
【００３７】
ここで、当該半導体層３１０は、当該ゲート電極３０２の上方に配置されたチャネル層３０４と、当該チャネル層３０４と分離して、当該チャネル層３０４の両側に配置されたエッチング防止層３０５により構成される。言い換えれば、ドレイン配線３０７及びソース配線３０８がゲート絶縁膜３０３に覆われたゲート電極３０２に乗り上げる部分（乗り上げ部分）における半導体層３１０（エッチング防止層３０５）が、当該ゲート電極３０２の上方に配置された半導体層３１０（チャネル層３０４）と接続されないように配置される。つまり、チャネル層３０４の両側のエッチング防止層３０５は、それぞれソース配線３０８及びドレイン配線３０７を介して分離して配置される。
【００３８】
次に、当該ＴＦＴ１０９及びその周辺をその上部からみた構成、つまり、保護絶縁膜３０９側からゲート電極３０２に向かう方向（積層方向）から見た構成、について説明する。
【００３９】
図３（Ａ）に示すように、各層の積層方向からみて、当該チャネル層３０４は、略矩形形状であって、略矩形形状のゲート電極３０２の領域からはみ出さないように、ゲート電極３０２の略中央に配置される。なお、当該チャネル層３０４の図３（Ａ）における縦方向における幅は、横方向の幅より大きい。また、当該縦方向におけるチャネル層３０４の辺に沿って、ソース配線３０８及びドレイン配線３０７の一部（ＴＦＴ１０９のソース電極及びドレイン電極に相当する部分）が形成されており、当該ソース配線３０８及びドレイン配線３０７は、チャネル層３０４中央部において、横方向に延伸するように形成される。つまり、積層方向からみて、図３（Ａ）に示すように、ソース配線３０８及びドレイン配線３０７はそれぞれＴ字形状を有する。
【００４０】
また、積層方向からみて、エッチング防止層３０５は、ゲート電極３０２の一部と重なるように配置、つまり、エッチング防止層３０５の一部がゲート電極３０２の領域からはみ出すように配置される。また、当該エッチング防止層３０５上には、それぞれ、ドレイン配線３０７及びソース配線３０８が、横方向にエッチング防止層３０５を横切るように、重ねて配置される。なお、当該エッチング防止層３０５の図３（Ａ）における縦方向における幅は、横方向の幅より小さい。また、エッチング防止層３０５の図３（Ａ）における縦横方向の幅はともに、チャネル層３０４の縦横方向の幅よりも小さい。
【００４１】
次に、図４を用いて、当該ＴＦＴ１０９を含む表示装置の製造工程について説明する。なお、下記においては、当該ＴＦＴ１０９及びその周辺部における製造工程を中心に説明し、その他の画素電極形成工程等については、公知であるので説明を省略する。
【００４２】
図４（Ａ）に示すように、まず、透明絶縁基板３０１上に、スパッタリングで、ゲート電極３０２を形成する金属膜を成膜した後、フォトリソグラフィ工程及びエッチング工程を経て、ゲート電極３０２を形成する。
【００４３】
具体的には、当該金属膜は、例えば、Ｍｏ、Ｗ、Ｔａ等の高融点金属やその合金であって、５０〜１５０ｎｍの厚みで透明絶縁基板３０１上に成膜する。その後、上述のようにフォトリソグラフィ工程およびエッチング工程を経てゲート電極３０２の形状が形成される。なお、透明絶縁基板３０１は、例えば、ガラスや樹脂等で形成される。
【００４４】
なお、上記金属膜としては、上述のＭｏ、Ｗ、Ｔａ等の高融点金属やその合金の他、例えば、Ａｌ等の低抵抗金属を成膜してもよい。その場合、例えば、２００ｎｍの厚みで透明絶縁基板３０１上に成膜する。その他、例えば、上記高融点金属やその合金、低抵抗金属の積層構造を上記透明絶縁基板３０１上に成膜してもよい。
【００４５】
次に、図４（Ｂ）に示すように、ゲート絶縁膜３０３を成膜する。当該ゲート絶縁膜３０３としては、例えば、酸化シリコン（ＳｉＯｘ）または、ＳｉＮを用いてもよいし、これらの積層膜を用いてもよい。また、当該ゲート絶縁膜３０３の厚みは、例えば、１００〜３５０ｎｍ程度となるように成膜すればよい。
【００４６】
その後、図４（Ｃ）に示すように、上記ゲート絶縁膜３０３上に、微結晶Ｓｉ半導体層を成膜する。ここで、微結晶Ｓｉ半導体層は、アモルファスシリコンをレーザアニールにより結晶化して形成してもよい。なお、当該微結晶Ｓｉ半導体層３１０の膜厚は、例えば、５乃至５０ｎｍ程度とするのが望ましい。
【００４７】
更に、非晶質半導体層（a-Si）を、例えば１００乃至４００ｎｍ程度成膜するとともに、さらにオーミックコンタクト層（Ｎ＋層３０６）を形成するため、リン等の不純物が添加された非晶質ケイ素を、例えば、１０乃至５０ｎｍ程度成膜する。そして、Ｎ＋層３０６、微結晶半導体層、及び、非晶質半導体層の３層にパターニング工程を施す。なお、当該微結晶半導体層及び非晶質半導体層が、上記半導体層３１０に相当する。
【００４８】
このとき、ゲート電極３０２と、ソース配線３０８及びドレイン配線３０７とが交差する部分には、ａ−Ｓｉ/微結晶Ｓｉ積層膜（半導体層３１０）を残すようにパターニングを行う。ここで、上述のようにゲート電極３０２とソース配線３０８及びドレイン配線３０７とが交差する部分に残されたａ−Ｓｉ/微結晶Ｓｉ積層膜（半導体層３１０）が上述のエッチング防止層３０５に相当する。これにより、半導体層３１０（エッチング防止層３０５）がゲート絶縁膜３０３に覆われたゲート電極３０２に乗り上げる部分（乗り上げ部分）におけるゲート絶縁膜３０３のエッチングによる薄膜化を防止し、絶縁耐圧の低下を抑制することが可能となる。
【００４９】
具体的には、図４（Ｃ）に示すように、当該パターニングの際のエッチング工程において、当該乗り上げ部分以外の部分におけるゲート絶縁膜３０３は当該エッチング工程により、薄膜化するが、当該乗り上げ部分は、半導体層３１０（エッチング防止層３０５）に覆われているため、当該乗り上げ部分におけるゲート絶縁膜３０３の薄膜化が防止され、ひいては、ゲート電極３０２と、ソース配線３０８及びドレイン配線３０７との間の絶縁耐圧を、従来技術と比べ向上させることができる。
【００５０】
その後、図４（Ｄ）に示すように、ドレイン配線３０７およびソース配線３０８を形成するために、例えば、Ａｌ等の金属またはＡｌの合金を、２００〜５００ｎｍ程度の厚さでスパッタリングにより成膜する。当該スパッタリング工程においては、Ａｌ等の膜の拡散防止やコンタクト抵抗低減のために、例えば、ＴｉまたはＭｏ等の高融点金属またはその合金がＡｌ層の上下に、バリアメタル層として形成してもよい。この場合、当該バリアメタル層の厚さは、例えば、３０〜１００ｎｍ程度とすればよい。
【００５１】
次に、フォトリソグラフィ工程とエッチング工程を経て、ドレイン配線３０７およびソース配線３０８の形状が加工される。この後、オーミックコンタクト層（Ｎ＋層３０６）の形状が加工される。具体的には、ドレイン配線３０７およびソース配線３０８をマスクとしてオーミックコンタクト層（Ｎ＋層３０６）の形状が加工され、ドレイン配線３０７およびソース配線３０８の間におけるオーミックコンタクト層（Ｎ＋層３０６）がエッチングにより排除される。
【００５２】
その後、パッシベーション層（保護絶縁膜３０９）としてＳｉＮを、例えば、２００乃至５００ｎｍ成膜する。なお、その後は、図示しないが画素電極形成工程等を経て、本実施の形態における表示装置を製造する。また、上記工程は、一例であって、上記工程と実質的に同一の工程、同一の作用効果を奏する工程又は同一の目的を達成することができる工程で置き換えてもよい。
【００５３】
本実施の形態によれば、ゲート電極３０２とソース配線３０８間、及びゲート電極３０２とドレイン配線３０７間の絶縁耐圧を向上させることができる。具体的には、上記のようなエッチング防止層３０５を有しない場合と比べ、絶縁耐圧を約４５％向上させることができる。また、結果として、製造工程における歩留まりを向上させることができるとともに、製造におけるコストダウンを図ることができる。若しくは、ゲート絶縁膜３０３の薄膜化により絶縁耐圧はそのままでＴＦＴ１０９の性能を向上させることもできる。
【００５４】
特に、上記のようなボトムゲート構造のＴＦＴ１０９において、ゲート絶縁膜３０３に例えば、ＳｉＮを用いる場合には、ＳｉＮと半導体層３１０を形成するＳｉのエッチングレートが近いため、半導体層３１０のエッチング工程において、ゲート絶縁膜３０３が薄膜化しやすい。したがって、この場合、本実施の形態によれば、ゲート電極３０２とソース配線３０８間、及びゲート電極３０２とドレイン配線３０７間の絶縁耐圧を、従来技術と比較して、より効果的に向上させることができる。
【００５５】
また、同時に、半導体層３１０におけるチャネル層３０４とエッチング防止層３０５が互いに分離しているため、例えば、透明絶縁基板３０１側からのバックライト光がエッチング防止層３０５に照射されたとしても、当該バックライト光に起因するホトコン電流の発生を抑制することができる。
【００５６】
なお、本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【００５７】
[変形例]
次に、本発明の変形例について説明する。なお、下記において、上記実施の形態と同様である点については説明を省略する。
【００５８】
図５は、本変形例における表示装置のＴＦＴ及びその周辺の構成を説明するための図である。具体的には、図５（Ａ）は、当該ＴＦＴの平面図を示す。図５（Ｂ）は、図５（Ａ）のＶＢ−ＶＢ断面図を示す。
【００５９】
まず、本変形例におけるＴＦＴ１０９及びその周辺の断面の構成について説明する。図５（Ｂ）に示すように、上記実施の形態と同様、透明絶縁基板３０１上から、順に、ゲート電極３０２、当該ゲート電極３０２を覆うようにゲート絶縁膜３０３が配置され、当該ゲート絶縁膜３０３上に、結晶性Ｓｉチャネル層４０１にａ−Ｓｉチャネル層４０２が積層された半導体層４１０が配置される。
【００６０】
しかしながら、本変形例においては、当該半導体層４１０におけるａ−Ｓｉチャネル層４０２、結晶性Ｓｉチャネル層４０１のうち、結晶性Ｓｉチャネル層４０１がＮ＋層４０６にも接続される点が異なる。
【００６１】
具体的には、図５（Ｂ）に示すように、半導体層４１０上に形成されるＮ＋層４０６が、半導体層４１０上に加えて、ＴＦＴ１０９を構成するチャネル層４２０（ａ−Ｓｉチャネル層４０２及び結晶性Ｓｉチャネル層４０１）とエッチング防止層４３０（ａ−Ｓｉエッチング防止層４０３及び結晶性Ｓｉエッチング防止層４０４）との間において、チャネル層４２０の側面及びゲート絶縁膜３０３上を覆うように形成される。また、エッチング防止層４３０の他の側面及び半導体層４１０に覆われていない他のゲート絶縁膜３０３上にもＮ＋層４０６が形成される。上記のように構成することで、Ｎ＋層４０６を、結晶性Ｓｉチャネル層４０１にも接続することにより、ＴＦＴ１０９のオン電流を増加させることができる。
【００６２】
なお、当該Ｎ＋層４０６上にソース配線３０８及びドレイン配線３０７が形成され、ソース配線３０８及びドレイン配線３０７上に、保護絶縁膜３０９が形成される点等については、上記実施の形態と同様であるので、説明を省略する。
【００６３】
ここで、上記実施の形態と同様に、当該半導体層４１０は、当該ゲート電極３０２の上方に配置されたチャネル層４２０と、当該チャネル層４２０と分離して、当該チャネル層４２０の両側に配置されたエッチング防止層４３０により構成される。言い換えれば、ソース配線３０８及びドレイン配線３０７がゲート電極３０２及びゲート絶縁膜３０３に乗り上げる部分（乗り上げ部分）における半導体層４１０（エッチング防止層４３０）が、当該ゲート電極３０２の上方に配置された半導体層４１０（チャネル層４２０）と接続されないように配置される。つまり、チャネル層４２０の両側のエッチング防止層４３０は、それぞれソース配線３０８及びドレイン配線３０７を介して、分離して形成される。
【００６４】
次に、本変形例におけるＴＦＴ１０９及びその周辺を、その上部からみた構成、つまり、保護絶縁膜４０９側からゲート電極３０２に向かう方向（各層の積層方向）から見た構成、について説明する。
【００６５】
図５（Ａ）に示すように、上記実施の形態と同様に、各層の積層方向からみて、当該チャネル層４２０は、略矩形形状であって、略矩形形状のゲート電極３０２の領域からはみ出さないように、ゲート電極３０２の略中央に配置される。なお、当該チャネル層４２０の図５（Ａ）における縦方向における幅は、横方向の幅より大きい。
【００６６】
また、当該縦方向におけるチャネル層４２０の辺に沿って、ソース及びドレイン配線３０７が形成されており、当該ソース及びドレイン配線３０７はチャネル層４２０中央部において、横方向に延伸するように形成される。つまり、積層方向からみて、ソース配線３０８及びドレイン配線３０７は、それぞれ、Ｔ字形状を有する。
【００６７】
ここで、本変形例においては、ゲート電極３０２上方におけるソース配線３０８及びドレイン配線３０７の図５（Ａ）における横方向の幅を、上記実施の形態における幅よりも大きくなるように形成し、Ｎ＋層４０６と結晶性Ｓｉチャネル層４０１の接触面積を大きくすることが望ましい。また、ソース配線３０８及びドレイン配線３０７の形状についても、上記のように表面にＮ＋層４０６が配置された半導体層４１０の側壁にできる限り接触するように設計することが望ましい。これにより、ＴＦＴ１０９のオン電流を増加させることができる。
【００６８】
なお、上記実施の形態と同様に、積層方向からみて、エッチング防止層４３０は、ゲート電極３０２の領域の一部に重なるように、つまり、エッチング防止層４３０の一部がゲート電極３０２の領域からはみ出すように配置される。また、当該エッチング防止層４３０上には、それぞれ、ドレイン配線３０７及びソース配線３０８が横方向にエッチング防止層４３０を横切るように、重ねて配置される。なお、当該エッチング防止層４３０の図５（Ａ）における縦方向における幅は、横方向の幅より小さい。また、エッチング防止層４３０の図５（Ａ）における縦横方向の幅はそれぞれ、チャネル層４２０の縦横方向の幅よりも小さい。更に、ドレイン配線３０７及びソース配線３０８のうち、ＴＦＴ１０９のドレイン電極及びソース電極を構成する部分、つまり、ゲート電極３０２の縦方向の辺に沿った部分の幅は、その他の配線部分を構成する部分の幅よりも大きい。
【００６９】
本変形例によれば、上記実施の形態と同様、ゲート電極３０２とソース配線３０８間、及びゲート電極３０２とドレイン配線３０７間の絶縁耐圧を向上させることができるとともに、透明絶縁基板３０１からのバックライト光がエッチング防止層４３０に照射されたとしても、当該バックライト光に起因するホトコン電流の発生を抑制することができる。また、本変形例によれば、同時に、ＴＦＴ１０９のオン電流を増加させることができる。
【００７０】
なお、本発明は、上記実施の形態または変形例に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【００７１】
例えば、本発明におけるＴＦＴ１０９は、画素領域１３０において用いられる画素ＴＦＴ１０９の他、画素領域１３０の周辺領域に配置されるシフトレジスタ回路１０４やドライバ１０６に用いられるＴＦＴ等、回路ＴＦＴとして、用いてもよい。また、本発明の表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置の他、ＶＡ（Vertically
Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。
【符号の説明】
【００７２】
１００  表示装置、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  シフトレジスタ回路、１０５  ゲート信号線、１０６  ドライバ、１０７  映像信号線、１０９、７００  ＴＦＴ、１１０、７０６  画素電極、１１１、７０７  コモン電極、３０１  透明絶縁基板、３０２、６０２、７０１  ゲート電極、３０３  ゲート絶縁膜、３０４、４２０  チャネル層、３０５、４３０  エッチング防止層、３０６、４０６、６０５  Ｎ＋層、３０７、６０６  ドレイン配線、３０８、６０７  ソース配線、３０９  保護絶縁膜、３１０、４１０、６０４  半導体層、４０１  結晶性Ｓｉチャネル層、４０２  ａ−Ｓｉチャネル層、４０３  ａ−Ｓｉエッチング防止層、４０４  結晶性Ｓｉエッチング防止層、７０２  ドレイン電極、７０３  ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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