(57)【要約】【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。【解決手段】可変遅延回路において、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続される。１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２nとおりの信号経路の組み合わせが生じる。すなわち、２nとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２nとおりの信号経路が選択される。２nとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。【選択図】図４
2012191093.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体チップ上に配置され、各々論理を設定可能に構成されたＮ個の可変論理回路と、
これらの可変論理回路を任意に接続可能な可変配線部とを備え、
各前記可変論理回路は、２つの入力端子からの信号入力を受けて、切替指示に従って２つの入力端子からの一方の信号を出力端子に出力する２入力セレクタ回路で構成され、
前記可変配線部は、前記Ｎ個の可変論理回路について、前段の出力端子と後段の２つの入力端子とを互いに直列に接続してＮ段の２入力セレクタ回路を形成し、
Ｎ個の切替指示の組み合わせに基づくＮ段の２入力セレクタ回路の入力端子から出力端子までの２nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定され、
測定結果に基づいて、２nとおりの配線経路差に応じた合成遅延時間順にソートされ、
ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、
取得された複数個の合成遅延時間にそれぞれ対応するＮ個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整する、可変遅延回路。
【請求項２】
前記２入力セレクタ回路は、論理和回路と論理積回路とを含む、請求項１記載の可変遅延回路。
【請求項３】
前記半導体チップは、ＦＰＧＡ（Field Programmable Gate Array）に相当する、請求項１または２記載の可変遅延回路。
【請求項４】
１つの半導体チップ上に配置され、各々論理を設定可能に構成されたＮ個の可変論理回路と、これらの可変論理回路を任意に接続可能な可変配線部とが設けられ、各前記可変論理回路は、２つの入力端子からの信号入力を受けて、切替指示に従って２つの入力端子からの一方の信号を出力端子に出力する２入力セレクタ回路で構成され、前記可変配線部は、前記Ｎ個の可変論理回路について、前段の出力端子と後段の２つの入力端子とを互いに直列に接続してＮ段の２入力セレクタ回路を形成した可変遅延回路の制御方法であって、
Ｎ個の切替指示の組み合わせに基づくＮ段の２入力セレクタ回路の入力端子から出力端子までの２nとおりの配線経路差に応じた合成遅延時間をそれぞれ測定するステップと、
測定結果に基づいて、２nとおりの配線経路差に応じた合成遅延時間順にソートするステップと、
ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間を取得するステップと、
取得された複数個の合成遅延時間にそれぞれ対応するＮ個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整するステップとを備える、可変遅延回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路に関し、特に、ＦＰＧＡ（Field Programmable Gate Array）等で構成された可変遅延回路およびその制御方法に関する。
【背景技術】
【０００２】
近年、論理集積回路（以下、論理ＬＳＩと称する）に関しては、ＦＰＧＡ（Field Programmable Gate Array）やＦＰＬＡ（Field Programmable Logic Array）等の利用者が、任意に論理を構成可能なプログラマブル論理ＬＳＩ（大規模集積回路）を利用して論理検証を行なうハードウェア・エミュレータが提案されている。
【０００３】
ＦＰＧＡによって対象となるＬＳＩを構成する機能回路を模擬的に実現して各機能回路間をプログラマブルに結線することで、ＬＳＩ全体の機能をエミュレーション可能にする。
【０００４】
当該構成によりＬＳＩの設計期間を大幅に短縮することが可能である。
なお、ＦＰＧＡは、可変論理回路と可変配線手段とにより構成されており、可変論理回路によって例えばＮＡＮＤ回路やＮＯＲ回路のような論理ゲート回路あるいはそれらよりも規模の大きなフリップフロップ回路などの基本回路を形成するとともに、直交配線群とスイッチマトリックスなどからなる可変配線手段によりこれらの論理ゲート回路もしくは基本回路等の間を任意に接続可能にすることができるように構成されている。
【０００５】
しかしながら、従来のＦＰＧＡを用いたハードウェア・エミュレータでは、可変論理回路によって形成される機能回路間の信号遅延量は使用する可変論理回路の位置関係によって決まってしまい、所望の遅延量に合わせるように調整することは難しいという問題があった。
【０００６】
例えば、特開平１１−１４５２９４号公報においては、可変論理回路で遅延バッファを形成し、その段数を調節することで信号の遅延量を調節する方式が提案されている。
【０００７】
また、特開２００７−２４０４４８号公報においては、可変論理回路でマルチプレクサを形成し、その段数を調節することで信号の遅延量を調節する方式が提案されている。
【０００８】
しかしながら、論理回路の段数をベースとした遅延量を調節する方式では、分解能が低く極めて細かい遅延量の調節は難しい。
【０００９】
この点で、例えば、特開２０００−３１２８４号公報においては、可変論理回路と遅延素子とを１つの組として信号の遅延量を調節する方式が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−１４５２９４号公報
【特許文献２】特開２０００−３１２８４号公報
【特許文献３】特開２００７−２４０４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、当該方式は、すべての可変論理回路に対して遅延素子を設けた構成であり、コストや回路規模が大幅に増加する可能性がある。
【００１２】
本発明は、上記のような問題を解決するためになされたものであって、信号の遅延量を微調整可能な可変遅延回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施例に従う可変遅延回路は、１つの半導体チップ上に配置され、各々論理を設定可能に構成されたＮ個の可変論理回路と、これらの可変論理回路を任意に接続可能な可変配線部とを備える。各可変論理回路は、２つの入力端子からの信号入力を受けて、切替指示に従って２つの入力端子からの一方の信号を出力端子に出力する２入力セレクタ回路で構成される。可変配線部は、Ｎ個の可変論理回路について、前段の出力端子と後段の２つの入力端子とを互いに直列に接続してＮ段の２入力セレクタ回路を形成する。Ｎ個の切替指示の組み合わせに基づくＮ段の２入力セレクタ回路の入力端子から出力端子までの２nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定される。測定結果に基づいて、２nとおりの配線経路差に応じた合成遅延時間順にソートされ、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、取得された複数個の合成遅延時間にそれぞれ対応するＮ個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整する。
【発明の効果】
【００１４】
本発明の一実施例によれば、可変遅延回路は、Ｎ段の２入力セレクタ回路で構成され、Ｎ個の切替指示の組み合わせに基づくＮ段の２入力セレクタ回路の入力端子から出力端子までの２nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定され、測定結果に基づいて、２nとおりの配線経路差に応じた合成遅延時間順にソートされ、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、取得された複数個の合成遅延時間にそれぞれ対応するＮ個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整するため、配線経路差を利用して信号の遅延量の微調整が可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に従う本発明を適用したＦＰＧＡの概略構成を説明する図である。
【図２】本発明の実施の形態に従う可変論理回路２の構成を説明する図である。
【図３】本発明の実施の形態に従う経路差に従う信号遅延量を説明する図である。
【図４】本発明の実施の形態に従う可変遅延回路を説明する図である。
【図５】本発明の実施の形態に従う可変遅延回路における合成遅延量の制御方法を説明するフロー図である。
【図６】本発明の実施の形態に従う信号遅延量の具体例を説明する図である。
【図７】本発明の実施の形態に従うテーブルメモリに登録した場合を説明する図である。
【図８】本発明の実施の形態に従う可変遅延回路の信号遅延量の調整について説明する図である。
【発明を実施するための形態】
【００１６】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１７】
図１は、本発明の実施の形態に従う本発明を適用したＦＰＧＡの概略構成を説明する図である。
【００１８】
図１を参照して、チップ１上に複数のプログラム可能な可変論理回路２がマトリックス状に配設される。
【００１９】
マトリックス状に配設された複数の可変論理回路の周囲には、任意の配線間を接続したり、可変論理回路２の入出力端子と配線間の中の任意の配線との間を接続したりする可変配線手段としてのスイッチマトリックス３が設けられる。
【００２０】
本例においては、当該可変論理回路２とスイッチマトリックス３とを用いて可変遅延回路が形成される。
【００２１】
なお、本例においては、チップ１上に一例として１６個の可変論理回路２が設けられた場合が示されているが、実際にはもっと多くの可変論理回路２およびスイッチマトリックス３が設けられる。なお、図示しないが、可変論理回路２およびスイッチマトリックス３で構成されたチップ１の周辺領域には、可変論理回路２およびスイッチマトリックス３内の記憶素子に対してデータを書き込むためのアドレスデコーダや、書込回路、データを供給するバッファ回路からなる周辺回路が設けられている。
【００２２】
当該周辺回路により可変論理回路２およびスイッチマトリックス３に対するデータが書き込まれて、可変論理回路２において所望の論理回路が形成され、また、スイッチマトリックス３において所望の接続配線が設定されて、所望の回路がチップ１上で実現されることになる。
【００２３】
図２は、本発明の実施の形態に従う可変論理回路２の構成を説明する図である。
図２を参照して、ここでは、可変論理回路２の構成として２入力１出力セレクタに構成された場合が示されている。
【００２４】
２入力１出力セレクタは、ＡＮＤ回路ＡＤ０，ＡＤ１と、ＯＲ回路ＯＲとで構成される。
【００２５】
具体的には、ＡＮＤ回路ＡＤ０，ＡＤ１のそれぞれは、２つの入力端子と接続される。また、切替指示として切替信号Ｒの入力を受ける。具体的には、ＡＮＤ回路ＡＤ０は、信号ＳＡと切替信号Ｒの反転信号の入力を受けてそのＡＮＤ論理演算結果をＯＲ回路ＯＲの一方の入力ノードに出力する。
【００２６】
また、ＡＮＤ回路ＡＤ１は、信号ＳＢと切替信号Ｒの入力を受けてそのＡＮＤ論理演算結果をＯＲ回路ＯＲの他方の入力ノードに出力する。
【００２７】
ＯＲ回路ＯＲは、ＡＮＤ回路ＡＤ０，ＡＤ１のいずれか一方の入力を出力端子に出力する。
【００２８】
２入力１出力セレクタは、切替信号Ｒの指示に応答して、切替信号Ｒ（「Ｈ」レベル）の場合に、信号ＳＢを出力端子に出力する。一方、切替信号Ｒ（「Ｌ」レベル）の場合に、信号ＳＡを出力端子に出力する。
【００２９】
ここでは、バッファ１０を介して信号ＳＩＧが入力される場合が示されている。なお、本例においては、バッファ１０を介して信号ＳＩＧを可変論理回路２で構成される可変遅延回路に入力する場合について説明するが、特にバッファ１０を設けることなく、信号ＳＩＧを可変論理回路に入力するようにしても良い。
【００３０】
図３は、本発明の実施の形態に従う経路差に従う信号遅延量を説明する図である。
図３を参照して、図２の構成においてバッファ１０を介して信号ＳＩＧを入力した場合、信号ＳＩＧがセレクタ２の２つの入力端子にそれぞれ入力される経路Ａ，Ｂの経路差に従って信号遅延が生じることになる。
【００３１】
本例においては、一例として信号ＳＩＧに従って、「Ｌ」レベルから「Ｈ」レベルへの信号ＳＢの立ち上がりが信号ＳＡの立ち上がりよりも早い場合が示されている。
【００３２】
図４は、本発明の実施の形態に従う可変遅延回路を説明する図である。
図４を参照して、ここでは、Ｎ個の可変論理回路を用いてＮ段のセレクタが直列接続された場合が示されている。Ｎは２以上の整数であるものとする。
【００３３】
具体的には、Ｎ個の可変論理回路２を用いて１段目のセレクタＳＬ１からＮ段目のセレクタＳＬｎが直列に接続された場合が示されている。
【００３４】
１段目のセレクタＳＬ１の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ１には経路差ｄ１が存在している。また、２段目のセレクタＳＬ２の２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄ２には、経路差ｄ２が存在している。同様に、Ｎ段目のセレクタＳＬｎの２つの入力端子に信号が入力される際、入力信号が通過する２つの信号経路Ｄｎには、経路差ｄｎが存在している。
【００３５】
信号が通過する当該経路の組み合わせは、セレクタＳＬの段数に基づき、Ｎ段であるため２nとおりの信号経路の組み合わせが生じることになる。すなわち、２nとおりの切替信号Ｒ１〜Ｒｎの組み合わせに基づいて２nとおりの信号経路が選択される。
【００３６】
後述するが、本発明の実施の形態に従う可変遅延回路は、２nとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。
【００３７】
ここでは、切替信号Ｒを出力するテーブルメモリ１２を含む制御回路１４が設けられている。
【００３８】
アドレス値の指定に従って制御回路１４は、テーブルメモリ１２を参照し、所望の信号遅延量となる信号経路を指定する切替信号を出力する。
【００３９】
以下に、本発明の実施の形態に従う可変遅延回路における合成遅延量の制御方法について説明する。
【００４０】
図５は本発明の実施の形態に従う可変遅延回路における合成遅延量の制御方法を説明するフロー図である。
【００４１】
図５を参照して、まず、可変遅延回路における信号遅延量（合成遅延量）をそれぞれ測定する（ステップＳ２）。
【００４２】
図６は、本発明の実施の形態に従う信号遅延量の具体例を説明する図である。
図６を参照して、ここでは、複数の信号遅延量が示されている。具体的には、本例としては、２nとおりの切替信号Ｒ１〜Ｒｎの組み合わせにそれぞれ対応するタップ値が予め指定されており、それぞれのタップ値に従う可変遅延回路の複数の信号経路差に従って、信号遅延量としてそれぞれ２５６０、２５０５、２５２６、２５４０、２５６８、２５７０ｐＳが取得された場合が示されている。
【００４３】
再び、図５を参照して、次に、測定された測定結果をソート（並べ替え）する（ステップＳ４）。具体的には、信号遅延量の小さい順、あるいは大きい順にソートする。
【００４４】
次に、ソートされた信号遅延量に基づいて略一定の変化量で変化する複数個の信号遅延量を抽出する（ステップＳ６）。本例においては、一例として、略一定の変化量として５ｐＳで変化する信号遅延量を抽出する。なお、略一定の変化量としては、完全に同じ値である必要は無く、ある程度のマージンを許容するものである。
【００４５】
そして、次に、テーブルメモリに登録する（ステップＳ８）。
図７は、本発明の実施の形態に従うテーブルメモリに登録した場合を説明する図である。
【００４６】
図７を参照して、ここでは、一例として略一定の変化量として５ｐＳの間隔で信号遅延量が増加する信号遅延量およびタップ値が登録される場合が示されている。
【００４７】
具体的には、２５６０、２５６５、２５７０、２５７５ｐＳの順番に配列されるとともに、当該信号遅延量に対応するタップ値が登録されている。
【００４８】
そして、当該順番に対応してアドレスがそれぞれ割り当てられている。
一例として、アドレス「０ｘ０」として、タップ値「０ｘ０００００」、信号遅延量「２５６０ｐＳ」が登録されている。アドレス「０ｘ１」として、タップ値「０ｘ００１２ｂ」、信号遅延量「２５６５ｐＳ」が登録されている。アドレス「０ｘ２」として、タップ値「０ｘ００００５」、信号遅延量「２５７０ｐＳ」が登録されている。アドレス「０ｘ３」として、タップ値「０ｘ０１００ｂ」、信号遅延量「２５７５ｐＳ」が登録されている。なお、ここでは、４個の信号遅延量が登録されている場合が示されているがさらに複数個の信号遅延量を登録するようにしても良い。
【００４９】
図８は、本発明の実施の形態に従う可変遅延回路の信号遅延量の調整について説明する図である。
【００５０】
図８を参照して、ここでは、縦軸に信号遅延量（ｐＳ）、横軸にアドレス値が示されている。アドレス値が「０ｘ０」の場合には、信号遅延量が２５６０ｐＳである。そして、アドレス値が「０ｘ１」の場合には、信号遅延量が２５６５ｐＳである。そして、アドレス値が「０ｘ２」の場合には信号遅延量が２５７０ｐＳである。同様にしてアドレス値が加算されることにより信号遅延量が５ｐＳずつ増加することになる。
【００５１】
当該構成により、ユーザがアドレス値を指定することにより、制御回路１４は、テーブルメモリ１２を参照する。そして、制御回路１４は、テーブルメモリ１２に登録されたタップ値を参照して、当該タップ値により指定される組み合わせの切替信号を出力し、所望の信号遅延量に設定することが可能となる。
【００５２】
本発明の実施の形態に従う可変遅延回路は、信号経路の経路差に従う信号遅延を利用して微小な信号遅延量を調節することが可能である。具体的には、数ｐＳオーダの分解能での調節が可能である。なお、複数段のセレクタ回路を通過するためその分、オフセットの調節が必要であるが当該オフセットの調節は一般的な技術であるためここでは省略する。
【００５３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５４】
１  チップ、２  可変論理回路、３  スイッチマトリックス、１０  バッファ、１２  テーブルメモリ、１４  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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