(57)【要約】【課題】長短のパルス幅が混在するデータ信号の周波数を判定することができる技術を提供する。【解決手段】複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路２０１において、複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路を有する。例えば、所定のパルス幅よりも短いパルス幅の信号を検出し、その検出した信号のパルス数をカウントする。予めパルスのカウント数と周波数の対応付けをしておくことで、カウント数に基づいて周波数を判定することができる。【選択図】図３
2012156676.tif 000002
【特許請求の範囲】
【請求項１】
複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路であって、
前記複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路を有することを特徴とする周波数判定回路。
【請求項２】
請求項１記載の周波数判定回路において、
前記所定のパルス幅よりも短いパルス幅の信号を検出するデータレート検出回路と、
前記データレート検出回路で検出した信号をカウントするカウンタ回路と、
周波数を判定する区間を制御するためのタイマー回路と、
前記タイマー回路で制御された周波数を判定する区間内で、予め対応付けられたカウント数と周波数との関係に基づいて、前記カウンタ回路でカウントされたカウント数から周波数を判定する制御回路とを有することを特徴とする周波数判定回路。
【請求項３】
請求項２記載の周波数判定回路において、
前記データレート検出回路の前段に、取り込んだデータ信号を遅延する遅延回路を有することを特徴とする周波数判定回路。
【請求項４】
請求項３記載の周波数判定回路において、
前記データレート検出回路の前段に前記遅延回路を接続した構成と、
前記データレート検出回路を有する構成とを並列接続して構成されることを特徴とする周波数判定回路。
【請求項５】
複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路を有する半導体装置であって、
前記周波数判定回路は、前記複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路を有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記周波数判定回路は、
前記所定のパルス幅よりも短いパルス幅の信号を検出するデータレート検出回路と、
前記データレート検出回路で検出した信号をカウントするカウンタ回路と、
周波数を判定する区間を制御するためのタイマー回路と、
前記タイマー回路で制御された周波数を判定する区間内で、予め対応付けられたカウント数と周波数との関係に基づいて、前記カウンタ回路でカウントされたカウント数から周波数を判定する制御回路とを有することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記データレート検出回路の前段に、取り込んだデータ信号を遅延する遅延回路が接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記周波数判定回路は、前記データレート検出回路の前段に前記遅延回路を接続した構成と、前記データレート検出回路を有する構成とを並列接続して構成されることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記周波数判定回路の判定結果に基づいて伝送系の特性を制御する特性制御回路をさらに有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記特性制御回路は、前記データ信号を波形整形して出力する波形等化部を含む出力回路に接続され、前記波形等化部のＴＡＰ係数を選択する回路を有することを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記特性制御回路は、前記データ信号を波形整形して出力する波形等化部を含む出力回路に接続され、前記波形等化部のＴＡＰ生成の方式を選択する回路を有することを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記特性制御回路は、可変抵抗を介して、前記データ信号を波形整形して出力する波形等化部を含む出力回路に接続され、前記可変抵抗を制御して前記出力回路の出力レベルを可変することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数判定回路の技術に関し、特に、複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路、およびこの周波数判定回路を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、近年のＩＴ装置の高速化に伴い、送受信ＬＳＩ間を転送するデータレートが増大し、伝送路によって送信信号の劣化が起こるため、長距離高速伝送が困難になっている。このような問題に対して、波形整形の機能を有している、例えばバックプレーンシグナルコンディショナのようなＬＳＩを送受信ＬＳＩ間に挿入することで長距離高速伝送が実現できる。送受信ＬＳＩ間に挿入するＬＳＩは、複数の転送レートで動作するため周波数を判定する技術が要求される。
【０００３】
例えば、特許文献１には、入力信号のサンプリング周波数を判別することができない問題に対して、予め定められた複数の周波数のうち、いずれか１つの周波数を有する入力クロック信号の周波数を判別する技術が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したような特許文献１などを含む従来の周波数を判定する技術においては、複数の周波数の異なるデータ信号から周波数を特定する場合、データ信号のパルス数をカウントしても周波数を判定することは困難である。これは、データ信号のパターンは一定ではなく、長短のパルス幅が混在しているため、カウントしているパルス幅が必ずしも所定のパルス幅よりも短いパルス幅とは限らないからである。従って、長短のパルス幅が混在しているデータ信号の中から所定のパルス幅よりも短いパルス幅のみをカウントする必要がある。
【０００６】
そこで、本発明は以上の課題に鑑みてなされたものであり、長短のパルス幅が混在するデータ信号の周波数を判定することができる技術を提供することを主な目的とするものである。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路において、複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定することを特徴とする。
【００１０】
具体的には、周波数判定回路は、所定のパルス幅よりも短いパルス幅の信号を検出するデータレート検出回路と、このデータレート検出回路で検出した信号をカウントするカウンタ回路と、周波数を判定する区間を制御するためのタイマー回路と、このタイマー回路で制御された周波数を判定する区間内で、予め対応付けられたカウント数と周波数との関係に基づいて、カウンタ回路でカウントされたカウント数から周波数を判定する制御回路とを有することを特徴とする。
【００１１】
また、上記のような特徴を有する周波数判定回路を備えた半導体装置にも適用することができる。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、長短のパルス幅が混在するデータ信号の周波数を判定することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における、データ転送を行う複数の集積回路を備えたデータ転送システムの構成の一例を示す図である。
【図２】本発明の実施の形態１において、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【図３】本発明の実施の形態１において、周波数判定回路の構成の一例を示すブロック図である。
【図４】本発明の実施の形態１において、データレート検出回路の構成の一例を示す回路図である。
【図５】本発明の実施の形態１において、データレート検出回路の動作の一例を説明するための信号波形図である。
【図６】本発明の実施の形態１において、データレート検出回路の動作の一例（４．０ＧＨｚのクロック信号、２．５ＧＨｚのデータ信号の場合）を説明するための信号波形図である。
【図７】本発明の実施の形態１において、データレート検出回路の動作の一例（４．０ＧＨｚのクロック信号、８．０ＧＨｚのデータ信号の場合）を説明するための信号波形図である。
【図８】本発明の実施の形態２において、データレート検出回路の部分の構成の一例を示す回路図である。
【図９】本発明の実施の形態２において、比較のためのデータレート検出回路の部分の動作の一例（遅延回路がない場合）を説明するための信号波形図である。
【図１０】本発明の実施の形態２において、データレート検出回路の部分の動作の一例（遅延回路がある場合）を説明するための信号波形図である。
【図１１】本発明の実施の形態２において、データレート検出回路の部分の構成の変形例を示す回路図である。
【図１２】本発明の実施の形態３において、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【図１３】本発明の実施の形態４において、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【図１４】本発明の実施の形態５において、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
＜本発明の実施の形態の概要＞
本発明の実施の形態の周波数判定回路は、複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路であって、複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路（２０１）を有することを特徴とする。
【００１９】
この周波数を判定する回路としては、具体的には、所定のパルス幅よりも短いパルス幅の信号を検出するデータレート検出回路（３０１）と、データレート検出回路で検出した信号をカウントするカウンタ回路（３０２）と、周波数を判定する区間を制御するためのタイマー回路（３０３）と、タイマー回路で制御された周波数を判定する区間内で、予め対応付けられたカウント数と周波数との関係に基づいて、カウンタ回路でカウントされたカウント数から周波数を判定する制御回路（３０４）とを有することを特徴とする。
【００２０】
以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。
【００２１】
［実施の形態１］
本発明の実施の形態１を、図１〜図７に基づいて説明する。
【００２２】
＜データ転送システムの構成＞
まず、図１に基づいて、本実施の形態１における、データ転送を行う複数の集積回路（半導体装置）を備えたデータ転送システムの構成の一例について説明する。図１は、このデータ転送を行う複数の集積回路を備えたデータ転送システムの構成の一例を示す図である。
【００２３】
図１に示すデータ転送システムは、送信側の集積回路１０１と、この集積回路１０１を実装するボード１０４と、受信側の集積回路１０２と、この集積回路１０２を実装するボード１０５と、データ転送用の集積回路１０３と、この集積回路１０３を実装したマザーボード１０６から構成され、送信側の集積回路１０１を実装したボード１０４と、受信側の集積回路１０２を実装したボード１０５が、データ転送用の集積回路１０３を実装したマザーボード１０６上に、コネクタ接続により実装されている。
【００２４】
このデータ転送システムは、送信側の集積回路１０１からボード１０４およびマザーボード１０６を介してデータ転送用の集積回路１０３に電気的に接続され、さらに、データ転送用の集積回路１０３からマザーボード１０６およびボード１０５を介して受信側の集積回路１０２に電気的に接続されている。図１では、データ転送用の集積回路１０３を介して送信側の集積回路１０１から受信側の集積回路１０２へデータ転送を行う例を示している。データ転送用の集積回路１０３は、高速伝送路のリピータとしての機能および波形等化回路を備え、送信側の集積回路１０１からデータを受け取り、波形整形後のデータを受信側の集積回路１０２に転送する。
【００２５】
このようなデータ転送システムにおいて、送信側の集積回路１０１、受信側の集積回路１０２、データ転送用の集積回路１０３のそれぞれは、例えば半導体基板上に各集積回路を形成した半導体チップなどの半導体装置として製造される。本発明では、これらの半導体装置のうち、データ転送用の集積回路１０３を形成した半導体装置に特徴を有し、以下において詳細に説明する。
【００２６】
＜データ転送用の集積回路のデータ転送を行う伝送系の構成＞
次に、図２に基づいて、前述したデータ転送用の集積回路１０３のデータ転送を行う伝送系の構成の一例について説明する。図２は、このデータ転送用の集積回路１０３のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【００２７】
図２に示すデータ転送用の集積回路１０３は、周波数判定回路２０１と、入力回路（Ｒｃｖ）２０２と、出力回路（Ｄｒｖ）２０３と、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路２０４と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２０５と、セレクタ回路２０６から構成される。
【００２８】
入力回路２０２は、送信側の集積回路１０１からのデータを受け取り、周波数判定回路２０１、ＣＤＲ回路２０４、セレクタ回路２０６に出力する。
【００２９】
周波数判定回路２０１は、入力回路２０２から受け取ったデータについて、ＰＬＬ回路２０５で生成した参照クロックに基づいて、周波数を判定し、この判定結果をセレクタ回路２０６に出力する。この周波数判定回路２０１は、詳細は後述するが、複数の周波数の異なるデータ信号から、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定することを特徴とする。
【００３０】
ＣＤＲ回路２０４は、入力回路２０２から受け取ったデータからクロックを抽出し、データを復元し、このデータをセレクタ回路２０６に出力する。
【００３１】
ＰＬＬ回路２０５は、位相同期制御により参照クロックを生成し、この参照クロックを周波数判定回路２０１に出力する。
【００３２】
セレクタ回路２０６は、入力回路２０２から受け取ったデータと、ＣＤＲ回路２０４で復元されたデータを入力として、周波数判定回路２０１からの判定結果に基づいて一方のデータを選択し、出力回路２０３に出力する。
【００３３】
出力回路２０３は、セレクタ回路２０６で選択されたデータを、波形等化部で波形整形後、受信側の集積回路１０２に転送する。この出力回路２０３は、データを波形整形して出力する波形等化部を含む。
【００３４】
＜周波数判定回路の構成＞
次に、図３に基づいて、前述した周波数判定回路２０１の構成の一例について説明する。  図３は、この周波数判定回路２０１の構成の一例を示すブロック図である。
【００３５】
図３に示す周波数判定回路２０１は、データレート検出回路３０１と、カウンタ回路３０２と、タイマー回路３０３と、制御回路３０４から構成される。
【００３６】
データレート検出回路３０１は、図２に示した入力回路２０２からのデータ（ＤＡＴＡ）とＰＬＬ回路２０５からのクロック（ＣＬＫ）を入力として、所定のパルス幅よりも短いパルス幅の信号を検出し、この検出結果をカウンタ回路３０２に出力する。
【００３７】
カウンタ回路３０２は、データレート検出回路３０１からの検出結果から、このデータレート検出回路３０１で検出した信号をカウントし、このカウント結果を制御回路３０４に出力する。
【００３８】
タイマー回路３０３は、周波数を判定する区間を制御し、この制御結果をデータレート検出回路３０１、カウンタ回路３０２、制御回路３０４に出力する。このタイマー回路３０３で、データレート（周波数）を判定する区間を制御することで、データレート判定後に不要な回路を停止することができる。
【００３９】
制御回路３０４は、カウンタ回路３０２からのカウント結果、タイマー回路３０３からの制御結果を受けて、タイマー回路３０３で制御された周波数を判定する区間内で、予め対応付けられたカウント数と周波数との関係に基づいて、カウンタ回路３０２でカウントされたカウント数から周波数を判定し、この判定結果を図２に示したセレクタ回路２０６に出力する。この制御回路３０４の判定結果は、タイマー回路３０３にもフィードバックされる。この制御回路３０４では、カウント数から周波数を判定するために、予めカウント数がどの周波数に対応しているのかを設定しておく。
【００４０】
＜データレート検出回路の構成および動作＞
次に、図４〜図７に基づいて、前述したデータレート検出回路３０１の構成および動作の一例について説明する。図４は、このデータレート検出回路３０１の構成の一例を示す回路図である。図５は、このデータレート検出回路３０１の動作の一例を説明するための信号波形図である。また、図６は４．０ＧＨｚのクロック信号、２．５ＧＨｚのデータ信号の場合の動作、図７は４．０ＧＨｚのクロック信号、８．０ＧＨｚのデータ信号の場合の動作をそれぞれ説明するための信号波形図である。
【００４１】
図４に示すデータレート検出回路３０１は、データ信号の中から所定のパルス幅よりも短いパルス幅を検出する回路であり、ＦＦ（フリップフロップ）回路４１０，４１１，４１２，４１３，４１４と、ＥＸＯＲ（排他的論理和）回路４１５，４１６と、ＡＮＤ（論理積）回路４１７と、ＦＦ回路４１８から構成される。
【００４２】
図４および後述する図５において、４２０はクロック信号（ＣＬＫ）、４１９はデータ信号（ＤＡＴＡ）、４０１〜４０９は出力信号、５０１〜５２６は信号パターンを示している。なお、４２０，４１９，４０１〜４０９の各信号の符号は、信号名に対応する信号配線についても同じ符号を付して説明する場合もある。
【００４３】
図５に示す、データレート検出回路３０１が所定のパルス幅よりも短いパルス幅を検出する場合の動作では、所定のパルス幅をクロック信号のパルス幅とする。クロック信号４２０を、ＦＦ回路４１０，４１２，４１３，４１４，４１８に供給するが、所定のパルス幅（クロック信号のパルス幅）よりも短いパルス幅を検出する必要があるため、クロック信号４２０を反転した信号をＦＦ回路４１１に供給する。
【００４４】
例えば、データ信号４１９の状態が信号パターン“０１０”（５０１）の場合、所定のパルス幅よりも短いパルス幅なので検出する必要がある。このとき、ＦＦ回路４１０の出力信号４０１が“０１０”（５０２）、ＦＦ回路４１１の出力信号４０２が“０００”（５０３，５０４）となる。出力信号４０１を受けてＦＦ回路４１２の出力信号４０３が“０１０”（５０５）、出力信号４０２を受けてＦＦ回路４１３の出力信号４０４が“０００”（５０６，５０７）となる。出力信号４０４を受けてＦＦ回路４１４の出力信号４０５が“０００”（５０８，５０９）となる。出力信号４０３，４０４を受けてＥＸＯＲ回路４１５の出力信号４０６が“０１０”（５１０）、出力信号４０３，４０５を受けてＥＸＯＲ回路４１６の出力信号４０７が“０１０”（５１１）となる。出力信号４０６，４０７を受けてＡＮＤ回路４１７の出力信号４０８が“０１０”（５１２）となる。出力信号４０８を受けてＦＦ回路４１８の出力信号４０９が“０１０”（５１３）となる。
【００４５】
一方、データ信号４１９の状態が信号パターン“０１１０”（５１４）の場合、所定のパルス幅よりも長いパルス幅なので検出する必要が無い。このとき、ＦＦ回路４１０の出力信号４０１が“０１０”（５１５）、ＦＦ回路４１１の出力信号４０２が“０１０”（５１６，５１７）となる。出力信号４０１を受けてＦＦ回路４１２の出力信号４０３が“０１０”（５１８）、出力信号４０２を受けてＦＦ回路４１３の出力信号４０４が“０１０”（５１９，５２０）となる。出力信号４０４を受けてＦＦ回路４１４の出力信号４０５が“０１０”（５２１，５２２）となる。出力信号４０３，４０４を受けてＥＸＯＲ回路４１５の出力信号４０６が“０００”（５２３）、出力信号４０３，４０５を受けてＥＸＯＲ回路４１６の出力信号４０７が“０１１”（５２４）となる。出力信号４０６，４０７を受けてＡＮＤ回路４１７の出力信号４０８が“０００”（５２５）となる。出力信号４０８を受けてＦＦ回路４１８の出力信号４０９が“０００”（５２６）となる。
【００４６】
以上の動作により、データ信号４１９の状態が信号パターン“０１０”（５０１）の場合にはＦＦ回路４１８の出力信号４０９が“０１０”（５１３）となり、データ信号４１９の状態が信号パターン“０１１０”（５１４）の場合にはＦＦ回路４１８の出力信号４０９が“０００”となるので、長短のパルス幅が混在しているデータ信号４１９の中から所定のパルス幅よりも短いパルス幅のみを検出することができる。
【００４７】
このデータレート検出回路３０１の出力側に接続されるカウンタ回路３０２は、データレート検出回路３０１から供給される出力信号４０９のパルスをカウントし、制御回路３０４にその結果を供給する。
【００４８】
図６は、図４に示すデータレート検出回路３０１が４．０ＧＨｚ（２５０ｐｓ）のクロック信号４２０、２．５ＧＨｚのデータ信号４１９でパターン“０１０１０１０”を受けた場合の動作を示している。このデータ信号４１９の中に含まれる最も短いパルス幅は４００ｐｓであり、所定のパルス幅（クロック信号４２０の１周期：２５０ｐｓ）より長いためにパルスが検出できず（出力信号４０９）、カウント回路３０２でのパルスのカウント数は“０”となる。
【００４９】
図７は、図４に示すデータレート検出回路３０１が４．０ＧＨｚ（２５０ｐｓ）のクロック信号４２０、８．０ＧＨｚのデータ信号４１９でパターン“０１０１０１０”を受けた場合の動作を示している。図６に示すデータ信号４１９のパターンとは異なり、最も短いパルス幅が１２５ｐｓであり、所定のパルス幅（クロック信号４２０の１周期：２５０ｐｓ）よりも短いことからパルスを検出することが可能であり（出力信号４０９）、カウント回路３０２でのパルスのカウント数は“３”となる。
【００５０】
例えば、本発明を用いずにデータ信号のパルスをカウントすると、どちらのデータ信号もパルスのカウント数は“３”となり、周波数の区別がつかない。すなわち、本発明を用いることで、データレートによってパルスのカウント数に差異が生じ、その結果から周波数を判定することが可能である。
【００５１】
このデータレート検出回路３０１に接続されるタイマー回路３０３は、データレートを判定する区間を制御する。データレートを判定する区間を制御することで、データレート判定後に不要な回路を停止することができるので、余分な電力の消費を抑えることができる。
【００５２】
また、カウント回路３０２、タイマー回路３０３に接続される制御回路３０４は、カウント回路３０２でカウントした結果を受け、カウント数から周波数を判定し、その結果を出力する。この判定のために、予めカウント数がどの周波数に対応しているのかを設定しておくことが必要である。
【００５３】
＜実施の形態１の効果＞
以上説明した本実施の形態１のデータ転送システムに備えられるデータ転送用の集積回路１０３のデータ転送を行う伝送系を構成する周波数判定回路２０１によれば、複数の周波数の異なるデータ信号を取り込み、所定のパルス幅よりも短いパルス幅の信号のカウント数に基づいて周波数を判定する回路、具体的にはデータレート検出回路３０１、カウンタ回路３０２、タイマー回路３０３、および制御回路３０４を有することにより、長短のパルス幅が混在するデータ信号の周波数を判定することができる。そして、この周波数判定回路２０１を出力バッファの部分に備えたデータ転送用の集積回路１０３を形成した半導体装置によれば、入力信号から動作レートを判断し、その結果に応じて出力特性を変更することが可能となる。
【００５４】
［実施の形態２］
本発明の実施の形態２を、図８〜図１１に基づいて説明する。
【００５５】
本実施の形態２における、データ転送を行う複数の集積回路を備えたデータ転送システムの構成（図１）、このデータ転送システムに備えられるデータ転送用の集積回路のデータ転送を行う伝送系の構成（図２）、このデータ転送用の集積回路のデータ転送を行う伝送系を構成する周波数判定回路の構成（図３）は、前記実施の形態１と同様であるので、ここでの説明は省略する。
【００５６】
本実施の形態２は、周波数判定回路を構成するデータレート検出回路の部分の構成および動作が前記実施の形態１（図４）と異なり、以下においては、主にデータレート検出回路の部分の異なる点について説明する。
【００５７】
＜データレート検出回路の部分の構成および動作＞
図８〜図１１に基づいて、データレート検出回路３０１の部分の構成および動作の一例について説明する。図８は、このデータレート検出回路３０１の部分の構成の一例を示す回路図である。図９は、比較のためのデータレート検出回路３０１の部分の動作の一例（遅延回路８２１がない場合）を説明するための信号波形図である。図１０は、データレート検出回路３０１の部分の動作の一例（遅延回路８２１がある場合）を説明するための信号波形図である。
【００５８】
図８に示すデータレート検出回路３０１の部分は、図４に示したデータレート検出回路３０１に加えて、このデータレート検出回路３０１のデータ信号入力の前段に接続される遅延回路８２１を備えている。
【００５９】
図８および後述する図９，図１０において、４２０はクロック信号（ＣＬＫ）、４１９はデータ信号（ＤＡＴＡ）、８２２は遅延後のデータ信号、４０１〜４０９は出力信号、９０１〜９１３は信号パターン、１００１〜１０１４は信号パターンを示している。
【００６０】
図９は、遅延回路８２１が必要な理由を述べるための動作を示す図である。図４に示したデータレート検出回路３０１が図９に示すデータ信号４１９のパターンを受けた場合（９０１）、データ信号の中には所定のパルス幅よりも短いパルス幅が存在しているが、出力信号４０１（９０２）〜４０８（９１２）を経て出力信号４０９（９１３）に示すように、所定のパルス幅よりも短いパルス幅を検出することができないため、周波数を正確に判定することができない。
【００６１】
一方、図１０は、図８に示すデータレート検出回路３０１と遅延回路８２１の構成で、図９に示すデータ信号４１９を受けた場合の動作を示す図である。図８に示すデータレート検出回路３０１が図１０に示すデータ信号４１９のパターンを受けた場合（１００１）、データ信号４１９に遅延回路８２１で遅延を持たせたことにより（出力信号８２２（１００２））、出力信号４０１（１００３）〜４０８（１０１３）を経て出力信号４０９（１０１４）に示すように、所定のパルス幅よりも短いパルス幅を検出することが可能となり、周波数を正確に判定することができる。
【００６２】
＜実施の形態２の効果＞
以上説明した本実施の形態２においても、前記実施の形態１と同様の効果が得られると共に、データレート検出回路３０１と遅延回路８２１の構成により、より一層、所定のパルス幅よりも短いパルス幅を検出することができるので、長短のパルス幅が混在するデータ信号の周波数を正確に判定することができる。
【００６３】
＜実施の形態２（実施の形態１）の変形例＞
図１１は、実施の形態２（実施の形態１）の変形例として、データレート検出回路３０１の部分を、データレート検出回路３０１を２段と遅延回路８２１で構成した例を示す回路図である。
【００６４】
図１１に示すデータレート検出回路３０１の部分は、データ信号（ＤＡＴＡ）を直接受けるデータレート検出回路３０１（図１１において上側）と、遅延回路８２１を介して遅延を持たせてから受けるデータレート検出回路３０１（図１１において下側）を並列接続して組み合わせ、それぞれのパルスを検出することで、所定のパルス幅よりも短いパルス幅をパターンによらず検出することができる。よって、この実施の形態２（実施の形態１）の変形例では、実施の形態２（図８）に比べて、より一層、長短のパルス幅が混在するデータ信号の周波数を正確に判定することができる。
【００６５】
［実施の形態３］
本発明の実施の形態３を、図１２に基づいて説明する。
【００６６】
本実施の形態３における、データ転送を行う複数の集積回路を備えたデータ転送システムの構成（図１）は、前記実施の形態１と同様であるので、ここでの説明は省略する。
【００６７】
本実施の形態３は、データ転送システムに備えられるデータ転送用の集積回路のデータ転送を行う伝送系の構成が前記実施の形態１（図２）および２と異なり、以下においては、主にデータ転送用の集積回路のデータ転送を行う伝送系の構成の異なる点について説明する。
【００６８】
なお、このデータ転送用の集積回路のデータ転送を行う伝送系を構成する周波数判定回路（図３）、この周波数判定回路を構成するデータレート検出回路（図４，図８）などは、前記実施の形態１および２と同様の回路を用いることができる。
【００６９】
＜データ転送用の集積回路のデータ転送を行う伝送系の構成＞
図１２に基づいて、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例について説明する。図１２は、このデータ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【００７０】
図１２に示すデータ転送用の集積回路のデータ転送を行う伝送系の構成は、図２に示したデータ転送用の集積回路のデータ転送を行う伝送系の構成に対して、周波数判定回路２０１と出力回路２０３との間に接続される特性制御回路１２０１を備えている点で異なる。
【００７１】
この特性制御回路１２０１は、ＴＡＰ係数をＴＡＰ信号１２０２，１２０３，１２０４，１２０５のいずれかから選択するセレクタ回路１２０６を備え、このセレクタ回路１２０６で、周波数判定回路２０１から出力される周波数判定の結果に応じてＴＡＰ係数をＴＡＰ信号１２０２，１２０３，１２０４，１２０５のいずれかに切り替えることができる回路である。例えば、このＴＡＰ係数のＴＡＰ信号１２０２，１２０３，１２０４，１２０５には、低い方から高い方へ順に、ＬＬレベル、ＬＨレベル、ＨＬレベル、ＨＨレベルなどの設定信号が一例として考えられる。
【００７２】
この特性制御回路１２０１からの切り替え結果は出力回路２０３に入力され、この出力回路２０３の波形等化部が切り替えられたＴＡＰ係数に基づいて制御される。ＴＡＰ係数を切り替えることにより、伝送路の周波数特性を打ち消すような出力エンファシス量を設定することができる。すなわち、この特性制御回路１２０１で伝送系の特性を制御することができる。
【００７３】
＜実施の形態３の効果＞
以上説明した本実施の形態３においても、前記実施の形態１および２と同様の効果が得られると共に、特性制御回路１２０１により、ＴＡＰ係数を切り替えて伝送路の周波数特性を打ち消すことができるので、伝送系の特性を制御することができる。そして、この特性制御回路１２０１を出力バッファの部分に備えたデータ転送用の集積回路を形成した半導体装置によれば、入力信号から動作レートを判断し、その結果に応じて波形等化部のＴＡＰ設定を動的に変更することが可能となる。
【００７４】
［実施の形態４］
本発明の実施の形態４を、図１３に基づいて説明する。
【００７５】
本実施の形態４も、前記実施の形態３と同様に、データ転送システムに備えられるデータ転送用の集積回路のデータ転送を行う伝送系の構成が前記実施の形態１（図２）、２および３（図１２）と異なり、以下においては、主にデータ転送用の集積回路のデータ転送を行う伝送系の構成の異なる点について説明する。
【００７６】
＜データ転送用の集積回路のデータ転送を行う伝送系の構成＞
図１３に基づいて、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例について説明する。図１３は、このデータ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【００７７】
図１３に示すデータ転送用の集積回路のデータ転送を行う伝送系の構成は、図１２に示したデータ転送用の集積回路のデータ転送を行う伝送系の構成に対して、特性制御回路１３０１が、ＴＡＰ係数を選択するのではなく、ＴＡＰ生成の方式を選択する点で異なる。
【００７８】
この特性制御回路１３０１は、ディレイを用いたＴＡＰ生成回路１３０２と、ＦＦを用いたＴＡＰ生成回路１３０３と、これらの一方を選択するセレクタ回路１３０４を備えている。ディレイを用いたＴＡＰ生成回路１３０２は入力回路２０２に直接に接続され、ＦＦを用いたＴＡＰ生成回路１３０３はＣＤＲ回路２０４に接続されている。
【００７９】
この特性制御回路１３０１は、周波数判定回路２０１から出力される周波数判定の結果に応じて、ディレイを用いたＴＡＰ生成回路１３０２またはＦＦを用いたＴＡＰ生成回路１３０３を選択するための信号をセレクタ回路１３０４に供給することで、ディレイを用いたＴＡＰ生成回路１３０２またはＦＦを用いたＴＡＰ生成回路１３０３の一方を選択して、エンファシスを発生させるための回路である。すなわち、この特性制御回路１３０１で伝送系の特性を制御することができる。
【００８０】
例えば、通常動作時には、ＣＤＲ回路を使い入力信号をリタイミングするため、ＦＦを用いたＴＡＰ生成回路１３０３を用いてＴＡＰ用波形を生成する。このＦＦを用いたＴＡＰ生成回路１３０３としては、４個のＦＦを従属接続して、ＰＲＥ信号（−１ｃｙｃ）とＭＡＩＮ信号とＰＯＳＴ１信号（＋１ｃｙｃ）とＰＯＳＴ２信号（＋２ｃｙｃ）の４ＴＡＰなどの方式が一例として考えられる。一方、低速動作時には、ＣＤＲ回路などのクロックを使用する回路を停止し、ディレイを用いたＴＡＰ生成回路１３０２を用いて波形を生成する。このディレイを用いたＴＡＰ生成回路１３０２としては、１個のディレイを用いて、ＭＡＩＮ信号とＰＯＳＴ１信号（＋１ｃｙｃ）の２ＴＡＰなどの方式が一例として考えられる。
【００８１】
＜実施の形態４の効果＞
以上説明した本実施の形態４においても、前記実施の形態１および２と同様の効果が得られると共に、特性制御回路１３０１により、ＴＡＰ生成の方式を切り替えて伝送路の周波数特性を打ち消すことができるので、前記実施の形態３と同様に伝送系の特性を制御することができる。そして、この特性制御回路１３０１を出力バッファの部分に備えたデータ転送用の集積回路を形成した半導体装置によれば、入力信号から動作レートを判断し、その結果に応じてＴＡＰ生成の方式を動的に変更することが可能となる。
【００８２】
［実施の形態５］
本発明の実施の形態５を、図１４に基づいて説明する。
【００８３】
本実施の形態５も、前記実施の形態３および４と同様に、データ転送システムに備えられるデータ転送用の集積回路のデータ転送を行う伝送系の構成が前記実施の形態１（図２）、２、３（図１２）および４（図１３）と異なり、以下においては、主にデータ転送用の集積回路のデータ転送を行う伝送系の構成の異なる点について説明する。
【００８４】
＜データ転送用の集積回路のデータ転送を行う伝送系の構成＞
図１４に基づいて、データ転送用の集積回路のデータ転送を行う伝送系の構成の一例について説明する。図１４は、このデータ転送用の集積回路のデータ転送を行う伝送系の構成の一例を示すブロック図である。
【００８５】
図１４に示すデータ転送用の集積回路のデータ転送を行う伝送系の構成は、図１２に示したデータ転送用の集積回路のデータ転送を行う伝送系の構成に対して、非動作時の出力レベルを切り替える点で異なる。
【００８６】
このデータ転送用の集積回路のデータ転送を行う伝送系の構成では、周波数判定回路２０１に特性制御回路１４０１が接続され、出力回路２０３の出力に電源とグランド間に直列接続した可変抵抗１４０２，１４０３（差動信号のＰ極）、１４０４，１４０５（差動信号のＮ極）が接続され、これらの可変抵抗１４０２，１４０３，１４０４，１４０５は周波数判定回路２０１からの出力により制御される。
【００８７】
図１４に示す特性制御回路１４０１は、周波数判定回路２０１から出力される周波数判定の結果に応じて、出力回路２０３の出力レベルを可変抵抗１４０２，１４０３，１４０４，１４０５により可変するための信号を出力することで、複数の規格に自動的に対応することができる回路である。すなわち、本実施の形態５は、前記実施の形態３，４とは異なり、転送レートに応じた特性の向上ではなく、転送レートが異なるような複数規格への自動的対応を可能としている。
【００８８】
例えば、ＰＣＩ−Ｅｘｐｒｅｓｓと１０Ｇ−Ｅｔｈｅｒ／ＦＣのように異なる規格に対応する場合に、ＰＣＩ−Ｅｘｐｒｅｓｓモード時には、非動作時の出力レベルが中間レベルになるように設定しておき、ＨおよびＬ固定への変更も可能にして、周波数判定回路で１０Ｇ−Ｅｔｈｅｒ／ＦＣの転送レートと認識した場合には、非動作時の出力レベルをＨまたはＬに変更するなどの一例が考えられる。
【００８９】
＜実施の形態５の効果＞
以上説明した本実施の形態５においても、前記実施の形態１および２と同様の効果が得られると共に、特性制御回路１４０１と可変抵抗１４０２，１４０３，１４０４，１４０５の構成により、出力回路２０３の出力レベルを可変して非動作時の出力レベルを切り替えることなどができるので、複数の規格に自動的に対応することができる。そして、この特性制御回路１４０１と可変抵抗１４０２，１４０３，１４０４，１４０５の構成を出力バッファの部分に備えたデータ転送用の集積回路を形成した半導体装置によれば、入力信号から動作レートを判断し、その結果に応じて非動作時出力レベルを動的に変更することが可能となる。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９１】
本発明は、複数の周波数の異なるデータ信号から周波数を判定する周波数判定回路、およびこの周波数判定回路を備えた半導体装置に利用可能である。
【符号の説明】
【００９２】
１０１…集積回路（送信側）、１０２…集積回路（受信側）、１０３…集積回路（データ転送用）、１０４…ボード、１０５…ボード、１０６…マザーボード、
２０１…周波数判定回路、２０２…入力回路、２０３…出力回路、２０４…ＣＤＲ回路、２０５…ＰＬＬ回路、２０６…セレクタ回路、
３０１…データレート検出回路、３０２…カウンタ回路、３０３…タイマー回路、３０４…制御回路、
４０１〜４０９…出力信号、４１０〜４１４…ＦＦ回路、４１５〜４１６…ＥＸＯＲ回路、４１７…ＡＮＤ回路、４１８…ＦＦ回路、４１９…データ信号、４２０…クロック信号、
５０１〜５２６…信号パターン、
８２１…遅延回路、８２２…出力信号、
９０１〜９１３…信号パターン、
１００１〜１０１４…信号パターン、
１２０１…特性制御回路、１２０２〜１２０５…ＴＡＰ信号、１２０６…セレクタ回路、
１３０１…特性制御回路、１３０２…ディレイを用いたＴＡＰ生成回路、１３０３…ＦＦを用いたＴＡＰ生成回路、１３０４…セレクタ回路、
１４０１…特性制御回路、１４０２〜１４０５…可変抵抗。
【図１】
2012156676.tif 000003
【図２】
2012156676.tif 000004
【図３】
2012156676.tif 000005
【図４】
2012156676.tif 000006
【図５】
2012156676.tif 000007
【図６】
2012156676.tif 000008
【図７】
2012156676.tif 000009
【図８】
2012156676.tif 000010
【図９】
2012156676.tif 000011
【図１０】
2012156676.tif 000012
【図１１】
2012156676.tif 000013
【図１２】
2012156676.tif 000014
【図１３】
2012156676.tif 000015
【図１４】
2012156676.tif 000016