(57)【要約】【課題】上部電極と第２のビット線との間のビアコンタクトの劣化を抑制し、信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上に配置された複数の磁気トンネル接合素子と、複数の磁気トンネル接合素子の一端に電気的に接続された複数の選択トランジスタとを備える。第１のビット線が、各磁気トンネル接合素子の一端に１つまたは複数の選択トランジスタを介して接続されている。複数の上部電極は、複数の磁気トンネル接合素子の他端に接続されえいる。第２のビット線は、各磁気トンネル接合素子の他端に上部電極を介して接続されている。上部電極は、第２のビット線に沿って延伸しており第２のビット線の延伸方向に配列された複数の磁気トンネル接合素子の各他端に共通に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数の磁気トンネル接合素子と、
前記複数の磁気トンネル接合素子の一端に電気的に接続された複数の選択トランジスタと、
各前記磁気トンネル接合素子の一端に１つまたは複数の前記選択トランジスタを介して接続された第１のビット線と、
前記複数の磁気トンネル接合素子の他端に接続された複数の上部電極と、
各前記磁気トンネル接合素子の他端に前記上部電極を介して接続された第２のビット線とを備え、
前記上部電極は、前記第２のビット線に沿って延伸しており、前記第２のビット線の延伸方向に配列された複数の前記磁気トンネル接合素子の各他端に共通に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記上部電極は、前記第２のビット線を共有する全ての前記磁気トンネル接合素子に共通に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記上部電極と前記第２のビット線との間において前記第２のビット線の延伸方向に配列され、前記上部電極と前記第２のビット線とを電気的に接続する複数のビアコンタクトをさらに備え、
前記複数のビアコンタクトは、前記第２のビット線の延伸方向に配列された複数の前記磁気トンネル接合素子に共有されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ビアコンタクトは、前記第２のビット線に直交する方向に隣接する複数の前記磁気トンネル接合素子に共有されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２のビット線は、前記上部電極の上面に直接接触していることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記第２のビット線は、各前記第１のビット線に対応して設けられており、
前記上部電極は、前記第２のビット線の延伸方向に配列された複数の前記磁気トンネル接合素子に共通に接続されていることを特徴とする請求項１から請求項３、請求項５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
素子の抵抗変化を利用してデータを記憶する抵抗変化型素子として、磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が開発されている。ＭＲＡＭでは、ＭＴＪ（Magnetic Tunnel Junction）素子に電流を流すことによって、データを書き込む。
【０００３】
ＭＴＪ素子は、その一端が選択トランジスタを介して第１のビット線に接続されており、他端が上部電極を介して第２のビット線に接続されている。各上部電極は、通常、１つのビアコンタクトを介して第２のビット線に接続されている。
【０００４】
ＭＴＪ素子に充分な書込み電流を流すために、複数の選択トランジスタを各ＭＴＪ素子に対応して設ける場合がある。このような場合、データ書込み時に、上部電極と第２のビット線との間のビアコンタクトに大きな電流が流れる。また、上部電極は、ワード線方向に隣接する２つのＭＴＪ素子に共通に接続されている場合がある。この場合、ビアコンタクトに流れる電流はさらに増大する。
【０００５】
ビアコンタクトに電流が集中すると、ビアコンタクトを構成する金属材料がエレクトロマイグレーションにより劣化する可能性がある。ビアコンタクトの劣化は、半導体記憶装置の信頼性を損なう原因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１７７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上部電極と第２のビット線との間のビアコンタクトの劣化を抑制し、信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板上に配置された複数の磁気トンネル接合素子と、複数の磁気トンネル接合素子の一端に電気的に接続された複数の選択トランジスタとを備える。第１のビット線が、各磁気トンネル接合素子の一端に１つまたは複数の選択トランジスタを介して接続されている。複数の上部電極は、複数の磁気トンネル接合素子の他端に接続されえいる。第２のビット線は、各磁気トンネル接合素子の他端に前記上部電極を介して接続されている。上部電極は、第２のビット線に沿って延伸しており第２のビット線の延伸方向に配列された複数の磁気トンネル接合素子の各他端に共通に接続されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】図１の４−４線に沿った断面図。
【図５】第２の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図。
【図６】図５の６−６線に沿った断面図。
【図７】第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図。
【図８】図５の８−８線に沿った断面図。
【図９】図５の９−９線に沿った断面図。
【図１０】第４の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図。
【図１１】図１０の１１−１１線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図である。図２は、図１の２−２線に沿った断面図である。図３は、図１の３−３線に沿った断面図である。図４は、図１の４−４線に沿った断面図である。
【００１２】
本実施形態によるＭＲＡＭは、スピン注入書込み型ＭＲＡＭである。一般に、ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。磁場書込み方式では、ＭＴＪ素子（磁気トンネル接合素子）のサイズを縮小すると、保持力が大きくなるため、書込み電流が増大する傾向がある。一方、スピン注入書込み方式は、スピントランスファートルク（ＳＴＴ（Spin Transfer Torque））書込み方式を用いているので、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなる。このため、スピン注入書込み方式のＭＴＪ素子は、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。
【００１３】
図１に示すように、複数のワード線ＷＬがロウ方向に延伸している。第１のビット線ＢＬ１および第２のビット線ＢＬ２がカラム方向に延伸している。第１のビット線ＢＬ１および第２のビット線ＢＬ２は互いに平行に延伸しており、ワード線ＷＬに対して直交している。第２のビット線ＢＬ２は、それぞれ２本の第１のビット線ＢＬ１ごとに対応して設けられており、２本の第１のビット線ＢＬ１の間に配置されている。第１のビット線ＢＬ１は、ＭＴＪ素子の上方およびコンタクトＣＢａ／Ｖ１ａ上に設けられており、第２のビット線ＢＬ２は、ビアコンタクトＶ１ｂ上に設けられている。ただし、第１のビット線ＢＬ１は、ＭＴＪ素子に直に接続しておらず、コンタクトＣＢａ／Ｖ１ａを介して選択トランジスタＳＴに接続されている。第２のビット線ＢＬ２は、ビアコンタクトＶ１ｂを介して上部電極ＵＥに接続されている。即ち、本実施形態では、上部電極ＵＥは、ローカル配線としての機能も果たす。つまり、上部電極ＵＥは、ローカル配線と換言してもよい。尚、図１の平面図では、コンタクトプラグＣＢａおよびビアコンタクトＶ１ａの位置を“ＣＢａ／Ｖ１ａ”と表している。
【００１４】
磁気トンネル接合素子としてのＭＴＪ素子が半導体基板ＳＵＢ上にマトリクス状に二次元配置されている。図２に示すように、カラム方向に隣接する２つの選択トランジスタＳＴが１つのＭＴＪ素子に対応して設けられている。これらの２つの選択トランジスタＳＴは、第１のビット線ＢＬ１からの書込み電流を、対応するＭＴＪ素子に流すように同時に動作する。即ち、本実施形態において１つのメモリセルは、１つのＭＴＪ素子と２つの選択トランジスタＳＴとから構成されている。データ書込み時には、選択メモリセルに対応する２本のワード線ＷＬを駆動し、２つの選択トランジスタＳＴを導通状態にする。それにより、２つの選択トランジスタＳＴは、データを書込むために充分な電流をＭＴＪ素子に供給することができる。
【００１５】
尚、図１に示すように、本実施形態では１つのメモリセル（ユニットセルＵＣ）は、１２Ｆ２（４Ｆ×３Ｆ）のレイアウト面積を有する。Ｆは、Feature Sizeであり、半導体製造工程における最小加工寸法を示す。１つの選択トランジスタＳＴがデータ書込みに充分な電流をＭＴＪ素子に供給することができる場合には、メモリセルは、１つの選択トランジスタＳＴおよび１つのＭＴＪ素子で構成されていてもよい。これにより、ユニットセルＵＣの面積を小さくすることができる。
【００１６】
図２に示すように、各選択トランジスタＳＴは、半導体基板ＳＵＢ上に形成されている。選択トランジスタＳＴの第１の拡散層Ｄ１は、コンタクトプラグＣＢａおよびビアコンタクトＶ１ａを介して第１のビット線ＢＬ１に接続されている。選択トランジスタＳＴの第２の拡散層Ｄ２は、コンタクトプラグＣＢｂを介してＭＴＪ素子の下端（下部電極）に接続されている。即ち、第１のビット線ＢＬ１は、カラム方向に隣接する２つの選択トランジスタＳＴを介してＭＴＪ素子の下端に電気的に接続されている。図１に示す平面図では、選択トランジスタＳＴは、コンタクトＣＢａ／Ｖ１ａとＭＴＪ素子との間に設けられていることになる。
【００１７】
ＭＴＪ素子上には、上部電極ＵＥが設けられている。上部電極ＵＥは、図１、図３に示すように、ロウ方向に隣接する２つのＭＴＪ素子の上端に接続されている。なおかつ、上部電極ＵＥは、図１、図４に示すように、第２のビット線ＢＬ２の下で、該第２のビット線ＢＬ２に沿ってカラム方向に延伸している。そして、上部電極ＵＥは、第２のビット線ＢＬ２の延伸方向（カラム方向）に配列された複数のＭＴＪ素子の上端に共通に接続されている。第２のビット線ＢＬ２は、ビアコンタクトＶ１ｂを介して上部電極ＵＥに電気的に接続されている。ビアコンタクトＶ１ｂは、図１、図３に示すように、ロウ方向に隣接する２つのＭＴＪ素子の間に、これら２つのＭＴＪ素子に共有されている。なおかつ、ビアコンタクトＶ１ｂは、図１、図４に示すように、第２のビット線ＢＬ２の下にカラム方向に配列され、隣接するワード線ＷＬ間に設けられている。即ち、本実施形態では、上部電極ＵＥは、串状に形成されており、その上部電極ＵＥに接続された第２のビット線ＢＬ２に対応する２本の第１のビット線ＢＬ１の下に配列された全てのＭＴＪ素子に共有されている。
【００１８】
ワード線ＷＬは、ワード線としての機能、および、選択トランジスタＳＴのゲート電極ＣＧとしての機能を兼ね備える。しかし、選択トランジスタＳＴのゲート電極ＣＧを別途設け、ワード線ＷＬは、ゲート電極ＣＧとは別のレイヤに該ゲート電極ＣＧと電気的に接続するように形成されてもよい。
【００１９】
第１のビット線ＢＬ１は、ビアコンタクトＶ１ａ、選択トランジスタＳＴおよびコンタクトプラグＣＢｂを介してＭＴＪ素子の下端に電気的に接続されている。第２のビット線ＢＬ２は、ビアコンタクトＶ１ｂおよび上部電極ＵＥを介してＭＴＪ素子の上端に電気的に接続されている。即ち、ＭＴＪ素子および選択トランジスタＳＴは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されている。
【００２０】
尚、図４に示す第２のビット線ＢＬ２と上部電極ＵＥとの間のビアコンタクトＶ１ｂは、図２に示す第１のビット線ＢＬ１とコンタクトプラグＣＢａとの間のビアコンタクトＶ１ａと同一工程で形成される。しかし、ビアコンタクトＶ１ａは、ビアコンタクトＶ１ｂよりも深く形成されている。そこで、ビアコンタクトＶ１ａ、Ｖ１ｂを形成する際には、上部電極ＵＥは、エッチングストッパとして機能する。
【００２１】
図３に示すように、第１のビット線ＢＬ１およびＭＴＪ素子は、カラム方向に延伸するアクティブエリアＡＡの上方に形成されている。選択トランジスタＳＴもアクティブエリアＡＡ上に設けられている。一方、第２のビット線ＢＬは、隣接するアクティブエリアＡＡ間の素子分離部ＳＴＩ（Shallow Trench Isolation）の上方に設けられている。よって、第１のビット線ＢＬ１および第２のビット線ＢＬ２は、同一の金属配線層（Ｍ１）で形成可能である。
【００２２】
データ書込み動作では、選択ＭＴＪ素子の両側に設けられた２つのワード線ＷＬの対を駆動させることによって、その２つのワード線ＷＬに対応する２つの選択トランジスタＳＴを導通状態にする。これにより、その２つの選択トランジスタＳＴの間の選択ＭＴＪ素子に書込み電流を流し、そのＭＴＪ素子に電流素子に選択的にデータを書き込む。
【００２３】
非選択のＭＴＪ素子の両側にあるワード線ＷＬの対は非活性状態を維持する。従って、非選択のＭＴＪ素子には、書込み電流は流れず、データは書き込まれない。
【００２４】
書込み電流は、第１のビット線ＢＬ１からＣＢａ／Ｖ１ａを介して選択トランジスタＳＴへ送られ、選択トランジスタＳＴを介してＭＴＪ素子に供給される。そして、ＭＴＪ素子を通過した書込み電流は、上部電極ＵＥ、ビアコンタクトＶ１ｂを介して第２のビット線ＢＬ２へ流れる。これにより、ＭＴＪ素子に書込み電流を流すことができる。
【００２５】
本実施形態によるＭＲＡＭでは、上部電極ＵＥは、図１に示すように、ロウ方向に隣接する２つのＭＴＪ素子に共通に接続されているだけでなく、第２のビット線ＢＬ２と同様にカラム方向に延伸し、カラム方向に隣接する複数のＭＴＪ素子にも共通に接続されている。これにより、上部電極ＵＥおよび第２のビット線ＢＬ２が、カラム方向に配列された複数のビアコンタクトＶ１ｂを介して接続される。従って、上部電極ＵＥと第２のビット線ＢＬ２との間の抵抗が小さくなり、書込み電流は、上部電極ＵＥから複数のビアコンタクトＶ１ｂを介して第２のビット線ＢＬ２に流れる。即ち、書込み電流は、複数のビアコンタクトＶ１ｂに分散して流れるので、書込み電流が局所的なビアコンタクトＶ１ｂに集中することを抑制することができる。その結果、ビアコンタクトＶ１ａでのエレクトロマイグレーションを抑制し、信頼性の高いＭＲＡＭを提供することができる。
【００２６】
比較例として、上部電極ＵＥが、ロウ方向に隣接する２つのＭＴＪ素子に共通に接続されているが、カラム方向に延伸していない場合を想定する。この比較例では、ロウ方向に隣接する２つのＭＴＪ素子を通過した書込み電流は全て、この２つのＭＴＪ素子の間に設けられた１つのビアコンタクトＶ１ｂに集中的に流れる。従って、その１つのビアコンタクトＶ１ｂにおいて、エレクトロマイグレーションが生じる可能性が高くなる。
【００２７】
これに対し、本実施形態は、上述のように書込み電流が複数のビアコンタクトＶ１ｂに分散して流れるので、ビアコンタクトＶ１ａでのエレクトロマイグレーションを抑制することができる。
【００２８】
また、本実施形態は、比較例に対して上部電極ＵＥのマスクレイアウトを変更するだけで製造可能である。従って、本実施形態によるＭＲＡＭは、製造工程の変更が少なく、容易かつ低コストで製造することができる。
【００２９】
本実施形態において、上部電極ＵＥは、ビアコンタクトＶ１ｂの抵抗を低下させるために、対応する第２のビット線ＢＬ２を共有する全てのＭＴＪ素子に共通に接続されている。即ち、上部電極ＵＥは、対応する第２のビット線ＢＬ２の下にあるビアコンタクトＶ１ｂの全てに接続されている。しかし、上部電極ＵＥは、第２のビット線ＢＬ２と同じ長さに延伸している必要は必ずしも無い。即ち、上部電極ＵＥは、カラム方向に隣接する２つ以上のビアコンタクトＶ１ｂに接続していればよく、対応する第２のビット線ＢＬ２の下にある全てのビアコンタクトＶ１ｂに接続されている必要は必ずしも無い。例えば、上部電極ＵＥは、カラム方向に隣接する２つのビアコンタクトＶ１ｂに接続するように構成しても、本実施形態の効果は失われない。
【００３０】
（第２の実施形態）
図５は、第２の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図である。図６は、図５の６−６線に沿った断面図である。尚、図５の２−２線に沿った断面図および３−３線に沿った断面図は、それぞれ図２および図３と同じである。
【００３１】
第２の実施形態では、ビアコンタクトＶ１ｂがロウ方向に隣接する２つのＭＴＪ素子の間だけではなく、ロウ方向に隣接する２つのコンタクトＣＢａ／Ｖ１ａ間にも設けられている。即ち、ビアコンタクトＶ１ａは、半導体基板ＳＵＢの上方から見た平面図において、隣接するワード線ＷＬ間の全てに設けられている。第２の実施形態のその他の構成は、第１の実施形態における対応する構成と同様でよい。
【００３２】
これにより、ビアコンタクトＶ１ａの密度が増大し、上部電極ＵＥと第２のビット線ＢＬ２との間の抵抗がさらに低下する。第５の実施形態では、ビアコンタクトＶ１ａの密度が第１の実施形態のそれと比べて２倍に増大し、ビアコンタクトＶ１ａを流れる電流密度が第１の実施形態のそれと比べて２分の１になる。その結果、第２の実施形態は、ビアコンタクトＶ１ａでのエレクトロマイグレーションをさらに効果的に抑制することができる。第２の実施形態は、さらに第１の実施形態と同様の効果をも有する。
【００３３】
（第３の実施形態）
図７は、第３の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図である。図８は、図５の８−８線に沿った断面図である。図９は、図５の９−９線に沿った断面図である。尚、図５の２−２線に沿った断面図は、図２と同じである。
【００３４】
第３の実施形態では、第２のビット線ＢＬ２がダマシン法によって上部電極ＵＥまで達するように埋め込まれている。従って、図８、図９に示すように、第２のビット線ＢＬ２は、上部電極ＵＥの上面の全体に直接に接触しており、第２のビット線ＢＬ２および上部電極ＵＥは二層配線を構成している。これにより、ビアコンタクトＶ１ａは、不要となるため、設けられていない。上部電極ＵＥは、第２のビット線ＢＬ２と一体となって、第２のビット線ＢＬ２の役目を兼ねていると換言してもよい。第３の実施形態のその他の構成は、第１の実施形態における対応する構成と同様でよい。
【００３５】
第３の実施形態では、第２のビット線ＢＬ２は、上部電極ＵＥの上面の全体に直接に接触しており、第２のビット線ＢＬ２および上部電極ＵＥは二層配線を構成している。従って、第２のビット線ＢＬ２と上部電極ＵＥとの間の抵抗は、さらに低下し、ビアコンタクトＶ１ａでのエレクトロマイグレーションを完全に解消することができる。第３の実施形態は、さらに第１の実施形態と同様の効果をも有する。
【００３６】
（第４の実施形態）
図１０は、第４の実施形態によるＭＲＡＭのメモリセルアレイの部分的な平面図である。図１１は、図１０の１１−１１線に沿った断面図である。尚、図１０の２−２線に沿った断面図および３−３線に沿った断面図は、それぞれ図２および図３と同じである。
【００３７】
第４の実施形態では、第２のビット線ＢＬ２は、各第１のビット線ＢＬ１に対応して１対１に設けられている。即ち、第１のビット線ＢＬ１と第２のビット線ＢＬ２とは、ワード線ＷＬの延伸方向に交互に配置されている。上部電極ＵＥは、対応する第１および第２のビット線ＢＬ１、ＢＬ２の延伸方向（カラム方向）に配列された複数のＭＴＪ素子に共通に接続されている。上部電極ＵＥは、平面図において櫛状に形成される。
【００３８】
上部電極ＵＥは、第１の実施形態と同様にビアコンタクトＶ１ｂを介して第２のビット線ＢＬ２と電気的に接続されている。従って、ビアコンタクトＶ１ｂは、カラム方向に配列された複数のＭＴＪ素子に共通に設けられている。しかし、第４の実施形態では、上部電極ＵＥはロウ方向に隣接するＭＴＪ素子には共通化されていない。尚、第４の実施形態では、ユニットセルＵＣのレイアウト面積は、１６Ｆ２（４Ｆ×４Ｆ）となる。
【００３９】
第４の実施形態によるＭＲＡＭにおいて、上部電極ＵＥは、第２のビット線ＢＬ２と同様にカラム方向に延伸し、カラム方向に隣接する複数のＭＴＪ素子に共通に接続され、かつ、カラム方向に配列された複数のビアコンタクトＶ１ｂを介して第２のビット線ＢＬ２に接続される。従って、上部電極ＵＥはロウ方向に隣接するＭＴＪ素子には共通化されていないものの、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４０】
第４の実施形態において、ビアコンタクトＶ１ａの個数は、第２の実施形態のように増大させてもよい。また、第２のビット線ＢＬ２は、第３の実施形態のように上部電極ＵＥの上面全体に直接接触していてもよい。つまり、第４の実施形態は、第２または第３の実施形態と組み合わせることができる。これにより、第４の実施形態は、第２または第３の実施形態と同様の効果をも得ることができる。
【符号の説明】
【００４１】
ＷＬ・・・ワード線、ＢＬ１，ＢＬ２・・・ビット線、ＭＴＪ・・・磁気トンネル接合素子、ＳＴ・・・選択トランジスタ、Ｖ１ａ、Ｖ１ｂ・・・ビアコンタクト、ＣＢａ、ＣＢｂ・・・コンタクトプラグ、ＵＥ・・・上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012129470.tif 000009
【図８】
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【図９】
2012129470.tif 000011
【図１０】
2012129470.tif 000012
【図１１】
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