(57)【要約】【課題】より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供する。【解決手段】半導体基板ＳＵＢの主表面上に、主表面に対して段差を有するパターンＭＫが形成される工程と、パターンＭＫ上に、半導体材料を含む第１の半導体層ＰＳ１が形成される工程と、第１の半導体層ＰＳ１上に、半導体材料を含む第２の半導体層ＰＳ２が形成される工程と、第２の半導体層ＰＳ２上にレジストパターンＲＳが形成される工程とを備えている。レジストパターンＲＳが形成される工程において、パターンＭＫが位置合わせマークとして用いられる。【選択図】図２
2012084591.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に半導体素子が形成された半導体装置の製造方法であって、
前記主表面上に、前記主表面に対して段差を有するパターンが形成される工程と、
前記パターン上に、半導体材料を含む第１の半導体層が形成される工程と、
前記第１の半導体層上に、半導体材料を含む第２の半導体層が形成される工程と、
前記第２の半導体層上にレジストパターンが形成される工程とを備えており、
前記レジストパターンが形成される工程において、前記パターンが位置合わせマークとして用いられる、半導体装置の製造方法。
【請求項２】
前記第１の半導体層はシリコンの多結晶を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の半導体層は第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とがこの順で積層された絶縁物層と、
前記絶縁物層の上に積層された、シリコンの多結晶を含む多結晶層とを有する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体層と前記第２の半導体層とを含む、シリコンを有するシリコン層の厚みの和ｔ（ｎｍ）は、前記レジストパターンが形成される工程において前記パターンを視認するために用いる光の主波長をα（ｎｍ）とすれば、
【数１】
2012084591.tif 000005
の関係を満たす、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記レジストパターンが形成される工程において前記パターンを視認するために用いる前記光の主波長は６００ｎｍ以上７２０ｎｍ以下である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記パターンが形成される工程には、
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
前記溝の、前記主表面に沿う方向に関する幅は１μｍ以上１５μｍ以下であり、
平面視において、前記パターンが形成されうるパターン領域の全体の面積に対する、前記パターンが占有しない領域の面積の割合は４０％以上９６％以下である、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記溝の内部が絶縁膜によって充填される工程の後に、前記半導体素子が形成される領域に不純物イオンが注入される工程をさらに有しており、
前記不純物イオンが注入される工程において、前記溝の上部は感光剤に覆われている、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜が前記パターンとして構成され、
前記パターンが前記主表面に対してもっとも離れた箇所は、前記主表面に対して前記半導体基板と反対方向に２０ｎｍ以上離れた位置に配置される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記パターンが形成される工程には、
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
前記溝の内部が絶縁膜によって充填される工程の後に、前記絶縁膜の内部に不純物イオンが注入される工程をさらに含む、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記溝が前記パターンとして構成され、
前記溝の底面は前記主表面に対して前記半導体基板の内部に向かう方向に２０ｎｍ以上の深さの位置に配置される、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記パターンが形成される工程には、
前記主表面上に薄膜が形成される工程と、
前記薄膜を、前記主表面に交差する方向に貫通する複数の溝が形成される工程と、
前記溝の内部が絶縁膜によって充填される工程とを含んでおり、
平面視において隣り合う前記溝に挟まれた領域が前記パターンとして構成され、
前記溝の、前記主表面に沿う方向に関する幅は４３μｍ以上１００μｍ以下であり、
平面視において、前記パターンが形成されうるパターン領域の全体の面積に対する、前記パターンが占有する面積の割合は２５％以下である、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より特定的には、積層構造の形成に用いるアライメントマークの形成方法に関する。
【背景技術】
【０００２】
半導体素子が複数形成された半導体装置の製造工程において、いわゆるリソグラフィ技術などの写真製版技術が広く用いられる。具体的には、レジストパターンを形成することにより、半導体基板上に異なる種類の薄膜のパターンを複数積層する。この積層された複数の薄膜のパターンを組み合わせたものが、半導体素子として機能する。
【０００３】
既に形成された薄膜のパターンの上に、異なる薄膜のパターンを積層する際には、既に形成された薄膜に対して所望の位置に異なる薄膜のパターンが形成されるように、平面視における位置を正確に定める必要がある。このため下層のパターンを形成する際に、半導体基板上の所定領域には、アライメントマークが同時に形成される。そして上に積層された薄膜にパターンを形成する際には、段差としてのパターンであるアライメントマークを光学的に認識しながら、パターンを形成すべき位置が正確に定められる。
【０００４】
下層のパターンおよびアライメントマークが形成された後にその上に形成される薄膜が、たとえば絶縁膜のような光学的に透明な膜であれば、その膜を透過して下層のアライメントマークが透けて見える。したがって当該上部の薄膜にパターンを形成する際には下層のアライメントマークを可視的に確認しながら位置を調整することが比較的容易である。しかし、上に形成される薄膜がたとえば金属の薄膜やシリコンの薄膜のような光学的に不透明な膜であれば、上層のパターン形成時に下層のアライメントマークを可視的に確認することが困難となる。
【０００５】
このためたとえば特開２００３−７８１５号公報（特許文献１）においては、半導体基板の表面に対して段差となるように形成された絶縁膜上に、コントラストの良好なエッチングストッパ膜が重ね合わせ検査マーク（アライメントマーク）として形成される。当該検査マークは、基板に対して段差を形成している上に、マーク自体が可視的に容易に確認できる薄膜で形成されている。このため当該検査マークを用いれば、下層パターン上に、良好な位置精度で容易に、上層パターンを形成することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−７８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、微細化の進む半導体素子製造技術においては、パターンをより平坦に形成する技術が不可欠となっている。このため特許文献１に開示される段差を形成するにしても、アライメントマークの段差の高さ（主表面に対して突出する部分）を精密に制御し、当該高さが過剰になることを抑制する必要がある。
【０００８】
また将来、半導体素子の微細化がさらに進むと、アライメントマークに段差を施しただけではその視認が困難になる可能性がある。
【０００９】
さらに、特許文献１に開示される検査マークの形成方法においては、検査マークのパターンを形成するだけの目的でレジストパターンが形成される。このため検査マークの形成に多くの工程を要し、その結果生産コストが増大する可能性がある。
【００１０】
本発明は、以上の問題に鑑みなされたものである。その目的は、より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面上に、主表面に対して段差を有するパターンが形成される。上記パターン上に、半導体材料を含む第１の半導体層が形成される。上記第１の半導体層上に、半導体材料を含む第２の半導体層が形成される。上記第２の半導体層上にレジストパターンが形成される。上記レジストパターンが形成される工程において、パターンが位置合わせマークとして用いられる。
【発明の効果】
【００１２】
上記一実施例のように、アライメントマークの上に、第１および第２の半導体層の２層が積層される。第１および第２の半導体層とは、当該半導体装置中の半導体素子を構成する。このような構成を有することにより、アライメントマークの上に１層の半導体層のみが形成される場合に比べて、鮮明なアライメントマークが視認される。したがってたとえばマークのみを形成する工程を排除することができ、工程数を増やすことなく、位置合わせの精度が高められる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】本実施の形態１に係る半導体装置において、マーク部に形成されるアライメントマークの態様を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置のマーク部の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置のマーク部の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置のマーク部の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置のマーク部の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置のマーク部の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置のマーク部の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置のマーク部の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置のマーク部の製造方法の第８工程を示す概略断面図、および同一工程におけるトランジスタが形成される領域の状態を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置のマーク部の製造方法の第９工程を示す概略断面図、および同一工程におけるトランジスタが形成される領域の状態を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置のマーク部の製造方法の第１０工程を示す概略断面図、および同一工程におけるトランジスタが形成される領域の状態を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置のマーク部の製造方法の第１１工程を示す概略断面図、および同一工程におけるトランジスタが形成される領域の状態を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の、図２に示すマーク部が形成される工程である、製造方法の第１２工程におけるトランジスタが形成される領域の状態を示す概略断面図である。
【図１５】実施の形態１の比較例における半導体装置のマーク部の製造方法の、図１２に対応する工程を示す概略断面図である。
【図１６】実施の形態１の比較例における半導体装置のマーク部の製造方法の、図１３に対応する工程を示す概略断面図である。
【図１７】実施の形態１の比較例における半導体装置のマーク部の製造方法の、図１４に対応する工程を示す概略断面図である。
【図１８】実施の形態１の比較例として、多結晶シリコン層が１層のみ形成されたパターンＭＫに、視認用の光が入射され反射される態様を示す概略断面図である。
【図１９】図１８の態様におけるパターンＭＫの、平面視における態様の一例を示す写真である。
【図２０】本発明の実施の形態１として、多結晶シリコン層が１層のみ形成されたパターンＭＫに、視認用の光が入射され反射される態様を示す概略断面図である。
【図２１】図２０の態様におけるパターンＭＫの、平面視における態様の一例を示す写真である。
【図２２】本実施の形態２に係る半導体装置において、マーク部に形成されるアライメントマークの態様を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置のマーク部の製造方法の第１工程を示す概略断面図である。
【図２４】本発明の実施の形態２における半導体装置のマーク部の製造方法の第２工程を示す概略断面図である。
【図２５】本発明の実施の形態２における半導体装置のマーク部の製造方法の第３工程を示す概略断面図である。
【図２６】本発明の実施の形態２における半導体装置のマーク部の製造方法の第４工程を示す概略断面図である。
【図２７】本発明の実施の形態２における半導体装置のマーク部の製造方法の第５工程を示す概略断面図である。
【図２８】本発明の実施の形態２における半導体装置のマーク部の製造方法の第６工程を示す概略断面図である。
【図２９】本発明の実施の形態２における半導体装置のマーク部の製造方法の第７工程を示す概略断面図である。
【図３０】本発明の実施の形態２における半導体装置のマーク部の製造方法の第８工程を示す概略断面図である。
【図３１】本発明の実施の形態２における半導体装置のマーク部の製造方法の第９工程を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置のマーク部の製造方法の第１０工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置のマーク部の製造方法の第１１工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置のマーク部の製造方法の第１２工程を示す概略断面図である。
【図３５】本発明の実施の形態３における半導体装置のマーク部の製造方法の、実施の形態２の図２７に示す工程に続く工程を示す概略断面図である。
【図３６】本発明の実施の形態３における半導体装置のマーク部の製造方法の、図３５に示す工程に続く工程を示す概略断面図である。
【図３７】本発明の実施の形態３における半導体装置のマーク部の製造方法の、図３６に示す工程に続く工程を示す概略断面図である。
【図３８】本実施の形態４に係る半導体装置において、マーク部に形成されるアライメントマークの態様を示す概略断面図である。
【図３９】本発明の実施の形態４における半導体装置のマーク部の製造方法の第１工程を示す概略断面図である。
【図４０】本発明の実施の形態４における半導体装置のマーク部の製造方法の第２工程を示す概略断面図である。
【図４１】本発明の実施の形態４における半導体装置のマーク部の製造方法の第３工程を示す概略断面図である。
【図４２】本発明の実施の形態４における半導体装置のマーク部の製造方法の第４工程を示す概略断面図である。
【図４３】本発明の実施の形態４における半導体装置のマーク部の製造方法の第５工程を示す概略断面図である。
【図４４】本発明の実施の形態４における半導体装置のマーク部の製造方法の第６工程を示す概略断面図である。
【図４５】本発明の実施の形態４における半導体装置のマーク部の製造方法の第７工程を示す概略断面図である。
【図４６】本発明の実施の形態４における半導体装置のマーク部の製造方法の第８工程を示す概略断面図である。
【図４７】本発明の実施の形態４における半導体装置のマーク部の製造方法の第９工程を示す概略断面図である。
【図４８】本発明の実施の形態４における半導体装置のマーク部の製造方法の第１０工程を示す概略断面図である。
【図４９】本発明の実施の形態４における半導体装置のマーク部の製造方法の第１１工程を示す概略断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１５】
図１を参照して、半導体ウェハである半導体基板ＳＵＢの主表面上には、チップ形成領域ＣＬとマーク部とが配置される。すなわち、当該主表面上に複数のチップ形成領域ＣＬが規則的に並び、２つのチップ形成領域に挟まれる領域がマーク部として形成される。
【００１６】
チップ形成領域ＣＬにはたとえばトランジスタ（半導体素子）が複数形成され、マーク部にはアライメントマーク（位置合わせマーク）が複数形成される。
【００１７】
図２を参照して、半導体基板ＳＵＢはたとえばシリコン（Ｓｉ）単結晶から形成される。半導体基板のうち、シリコン単結晶から構成され、ｎ型またはｐ型の不純物を含む主要部分をここでは支持基板ＳＳとする。
【００１８】
さらに図２を参照して、アライメントマークとしてのパターンＭＫは、半導体基板ＳＵＢの主表面（支持基板ＳＳの最上部）よりも、半導体基板ＳＵＢの内部に向かうように延びた形状を有する。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して凹形状を有するトレンチ溝ＴＲにより形成される。なおトレンチ溝ＴＲの内部の少なくとも一部にたとえばシリコン酸化膜（ＳｉＯ2）などの絶縁膜ＩＩが充填されていてもよい。
【００１９】
半導体基板ＳＵＢの主表面上には、ゲート絶縁膜ＧＩ１、アモルファスシリコン層ＡＭＳ、多結晶シリコン層ＰＳ１（第１の半導体層）、界面絶縁層ＩＩＩ（絶縁物層）、多結晶シリコン層ＰＳ２（第２の半導体層）、反射防止膜ＢＣ、レジストパターンＲＳがこの順で積層されている。界面絶縁層ＩＩＩは、界面酸化膜Ｏ１、界面窒化膜Ｎ１、界面酸化膜Ｏ２の順に積層された３層からなる。ここで多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２の一部が、パターンＭＫを構成するトレンチ溝ＴＲの内部の一部を充填することが好ましい。
【００２０】
ゲート絶縁膜ＧＩ１はたとえばシリコン酸化膜からなる薄膜である。アモルファスシリコン層ＡＭＳはたとえば非晶質シリコンからなる薄膜である。多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２は、いずれもシリコンなどの半導体材料の多結晶体を含む半導体層である。多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２とを構成する半導体材料や、当該半導体材料に含有される不純物の材質および、当該半導体材料の含まれる割合（組成）は、同じであってもよいし、異なっていてもよい。
【００２１】
界面酸化膜Ｏ１、Ｏ２はたとえばシリコン酸化膜からなる薄膜であり、界面窒化膜Ｎ１はたとえばシリコン窒化膜（ＳｉＮ）からなる薄膜である。
【００２２】
たとえば多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２が、通常の写真製版技術によりパターニングされる際には、図２に示すように、形成された多結晶シリコン層ＰＳ１、ＰＳ２の上に塗布された感光剤としてのレジストがレジストパターンＲＳとなる。このレジストパターンＲＳの形状を基に、多結晶シリコン層ＰＳ１および多結晶シリコン層ＰＳ２がパターニングされる。
【００２３】
ここで、多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２との界面に、絶縁物層としての界面絶縁層ＩＩＩを有すれば、界面絶縁層ＩＩＩの上の多結晶シリコン層ＰＳ２（多結晶層）から界面絶縁層ＩＩＩの方へ進む、パターンＭＫを視認するための光が、多結晶シリコン層ＰＳ２と界面絶縁層ＩＩＩとの界面において屈折する。この屈折により、パターンＭＫの存在を視認することがより容易となり、レジストパターンＲＳをより高精度に形成することができる。
【００２４】
このため多結晶シリコン層ＰＳ１と多結晶シリコン層ＰＳ２との間には、界面絶縁層ＩＩＩが配置されることがより好ましい。ただし界面絶縁層ＩＩＩが形成されず、多結晶シリコン層ＰＳ１の上に直接多結晶シリコン層ＰＳ２が形成されてもよい。
【００２５】
反射防止膜ＢＣはたとえば有機材料からなる薄膜であり、半導体基板ＳＵＢの上方から照射される光が反射して、パターンＭＫに到達されなくなることを抑制する機能を有する。
【００２６】
次に図２に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図３〜図１３を用いて説明する。
【００２７】
図３を参照して、まずたとえばｎ型のシリコン単結晶からなる支持基板ＳＳからなる半導体基板ＳＵＢの一方（ここでは上方）の主表面上に、ゲート絶縁膜ＧＩ１とアモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとがこの順に積層される。アモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとは、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。ゲート絶縁膜ＧＩ１は熱酸化により形成されることが好ましいが、プラズマＣＶＤ法により形成されてもよい。その後、通常の写真製版技術により、シリコン窒化膜ＳＮ上に塗布されたレジストがパターニングされ、レジストパターンＲＳが形成される。
【００２８】
図３および図４を参照して、レジストパターンＲＳをマスクとして支持基板ＳＳａがエッチングされ、トレンチ溝ＴＲが形成される。トレンチ溝ＴＲはレジストパターンＲＳの下部のシリコン窒化膜ＳＮ、アモルファスシリコン層ＡＭＳ、ゲート絶縁膜ＧＩ１のそれぞれを貫通し、支持基板ＳＳａの一部を削るように形成されることが好ましい。半導体基板ＳＵＢの内部にトレンチ溝ＴＲが形成されることにより、支持基板ＳＳａは支持基板ＳＳとなる。このようにトレンチ溝ＴＲの底面（図３、図４における最下部）が半導体基板ＳＵＢの、薄膜が形成された主表面に対して段差を有する（上下方向の高さが異なる）ように形成されることが好ましい。その後、たとえば酸素アッシングによりレジストパターンＲＳが除去される。
【００２９】
図５を参照して、シリコン窒化膜ＳＮ上を覆い、かつトレンチ溝ＴＲの内部を埋めるように、たとえばシリコン酸化膜からなる絶縁膜ＩＩａが形成される。この絶縁膜ＩＩａは、たとえばＨＤＰ（High Density Plasma）−ＣＶＤ法により形成される。
【００３０】
図６を参照して、絶縁膜ＩＩａ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。このレジストパターンＲＳは、トレンチ溝ＴＲの上部にレジストパターンＲＳの開口部が形成される態様であることが好ましい。
【００３１】
図７を参照して、レジストパターンＲＳをマスクとして絶縁膜ＩＩａがドライエッチングにより除去され、絶縁膜ＩＩａは絶縁膜ＩＩｂとなる。このとき、レジストパターンＲＳの開口部の下部にトレンチ溝ＴＲが形成されていれば、トレンチ溝ＴＲの内部の絶縁膜ＩＩａもその一部が除去される。しかし図７に示すように、絶縁膜ＩＩａの一部がトレンチ溝ＴＲの内部に残り、絶縁膜ＩＩｂを構成してもよい。
【００３２】
図８を参照して、レジストパターンＲＳをマスクとしてたとえばエッチングおよびアッシングがなされ、レジストパターンＲＳおよび、その真下の絶縁膜ＩＩｂが除去される。以下、図７におけるトレンチ溝ＴＲの底部の絶縁膜ＩＩｂを絶縁膜ＩＩと呼ぶことにする。そしてトレンチ溝ＴＲおよび絶縁膜ＩＩは、パターンＭＫを構成する。このパターンＭＫは後述するように、最終的にアライメントマークとなる。
【００３３】
図９を参照して、シリコン窒化膜ＳＮおよびアモルファスシリコン層ＡＭＳが、たとえばエッチングにより除去される。
【００３４】
図１０〜図１３においては、各工程におけるマーク部の態様Ｍと、各工程におけるトランジスタが形成される領域の態様Ｔとが図示される。図１０を参照して、パターンＭＫ上に、たとえばアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。アモルファスシリコン層ＡＭＳはたとえば熱ＣＶＤ法やプラズマＣＶＤ法により形成される。また多結晶シリコン層ＰＳ１ａは、たとえば熱ＣＶＤ法やプラズマＣＶＤ法により形成されたシリコンの薄膜に対して熱処理を施すことにより形成される。そして多結晶シリコン層ＰＳ１ａには、必要に応じて、たとえばイオン注入法を用いて、所望の不純物が注入される。
【００３５】
このとき、図１のチップ形成領域ＣＬにおける、トランジスタが形成される領域においては、図１０を参照して、トレンチ溝ＴＲに挟まれた領域のゲート絶縁膜ＧＩ１上に、マーク部と同様にアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。このとき、マーク部のパターンＭＫの内部の一部にもアモルファスシリコン層ＡＭＳや多結晶シリコン層ＰＳ１ａが充填されることが好ましい。
【００３６】
図１１を参照して、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａを構成する界面酸化膜Ｏ１、界面窒化膜Ｎ１、界面酸化膜Ｏ２が形成され、その上に多結晶シリコン層ＰＳ２ａが、多結晶シリコン層ＰＳ１ａと同様の方法により形成される。
【００３７】
ここで図１０および図１１の工程において形成されるシリコンを有するシリコン層、すなわちアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａと多結晶シリコン層ＰＳ２ａとの厚みの和をｔ（ｎｍ）とする。また写真製版技術を行なう際に用いる光源が放つ光の主波長をα（ｎｍ）とする。このとき
【００３８】
【数１】
2012084591.tif 000003
【００３９】
の関係を満たす厚みとなるように、シリコン層の各薄膜が形成されることが好ましい。
一例として、位置合わせの際に用いられる光の主波長が６６０ｎｍである場合、アモルファスシリコン層ＡＭＳの厚みが２０ｎｍ、多結晶シリコン層ＰＳ１ａの厚みが２３０ｎｍ、多結晶シリコン層ＰＳ２ａの厚みが８０ｎｍであることが好ましい。このとき、各層の厚みの和は３３０ｎｍであり、ｔがαの１／２となる。また上記厚みの場合は一例として、界面絶縁層ＩＩＩａを構成する界面酸化膜Ｏ１の厚みが３ｎｍ、界面窒化膜Ｎ１の厚みが８ｎｍ、界面酸化膜Ｏ２の厚みが７ｎｍであることが好ましい。
【００４０】
上記の一例に示すように、たとえばレジストパターンが形成される工程（多結晶シリコン層ＰＳ２ａなどがパターニングされる工程）において、位置合わせのためにパターンＭＫが視認されるために用いられる光の主波長は、６００ｎｍ以上７２０ｎｍ以下であることが好ましい。これは、各層の厚みの和ｔを３３０ｎｍと仮定し、これを上記の数式に代入することにより求めたαの範囲である。
【００４１】
図１２を参照して、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、チップ形成領域ＣＬのうち、トランジスタが形成される領域以外の領域に形成された多結晶シリコン層ＰＳ２ａが除去され、多結晶シリコン層ＰＳ２となる。ただし図１２の工程の際には、上述したパターンＭＫとは別のアライメントマークを用いて位置合わせされる。
【００４２】
ここでたとえば形成しようとするトランジスタが多結晶シリコン層を１層のみ有する構成である場合には、トランジスタが形成される領域の多結晶シリコン層ＰＳ２は、不要であるため除去されてもよい。
【００４３】
またこのとき、マーク部は全面がレジストパターンＲＳで覆われており、マーク部の多結晶シリコン層ＰＳ２ａはパターニングされずに、全面が多結晶シリコン層ＰＳ２として残存する。したがって図１２に示すように、パターンＭＫ上は多結晶シリコン層ＰＳ２およびレジストパターンＲＳで覆われた状態となる。
【００４４】
図１３を参照して、マーク部、チップ形成領域ＣＬともに、たとえばアッシングによりレジストパターンＲＳが除去される。その後、たとえばエッチングにより、チップ形成領域ＣＬにおいて露出された界面絶縁層ＩＩＩａが除去される。しかしマーク部においては多結晶シリコン層ＰＳ２ａが除去されないため、その下の界面絶縁層ＩＩＩａも除去されず、界面絶縁層ＩＩＩとして残存する。
【００４５】
またこの工程の後、多結晶シリコン層ＰＳ１ａの内部に不純物が注入されてもよい。この不純物の注入は、たとえばイオン注入法によりなされることが好ましい。ただし当該不純物が注入される工程は、多結晶シリコン層ＰＳ１ａが形成される直後に行なってもよい。多結晶シリコン層ＰＳ２ａについても同様であり、成膜直後に不純物が注入されることが好ましい。
【００４６】
図２および図１４を参照して、マーク部、チップ形成領域ＣＬともに反射防止膜ＢＣおよびレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、レジストパターンＲＳを用いて、チップ形成領域ＣＬのうち、トランジスタが形成される領域以外の領域に形成される多結晶シリコン層ＰＳ１ａが除去され、トランジスタが形成される領域、およびマーク部の多結晶シリコン層ＰＳ１ａは多結晶シリコン層ＰＳ１となる。
【００４７】
このときの多結晶シリコン層ＰＳ１ａがエッチングされるべき位置を合わせるために、上述したアライメントマークとしてのパターンＭＫが用いられる。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して段差を有する凹形状であるため、これをマークとして視認することができる。
【００４８】
ここでは図２に示すように、マーク部においてもレジストにパターンＲＳが形成されてもよい。ただしさらに後の工程においてもパターンＭＫを位置合わせに用いる場合には、図１４の工程においてもマーク部のレジストにはパターンＲＳが形成されずに全体が残存することが好ましい。
【００４９】
なお、反射防止膜ＢＣは塗布により形成されるものであってもよいし、たとえばＣＶＤ法により成膜されるものであってもよい。
【００５０】
次に、本実施の形態である比較例を示す図１５〜図１７を参照しながら、本実施の形態の作用効果について説明する。
【００５１】
ここで、２層の多結晶シリコン層ＰＳ１、ＰＳ２を有するトランジスタが形成される比較例を考える。図１５を参照して、図１１に示す工程の後、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩ上にレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。この後エッチングにより、チップ形成領域ＣＬのトランジスタが形成される領域以外の領域とともに、マーク部のパターンＭＫ上の多結晶シリコン層ＰＳ２ａも除去される。すなわちマーク部においても多結晶シリコン層ＰＳ２のパターンが形成される。なお、このときのトランジスタが形成される領域の態様は図１２に示すとおりである。
【００５２】
図１６を参照して、次にアッシングによりレジストパターンＲＳが除去された後、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａが除去される。なお上記のように、この工程の後に、多結晶シリコン層ＰＳ１に対して不純物の注入がなされてもよい。このときのトランジスタが形成される領域の態様は図１３に示すとおりである。
【００５３】
図１７を参照して、マーク部、チップ形成領域ＣＬともに反射防止膜ＢＣおよびレジストが塗布され、通常の写真製版技術によりレジストパターンＲＳが形成される。その後エッチングにより、レジストパターンＲＳを用いて、図１４に示す工程と同様に所望のパターンおよびトランジスタが形成される。
【００５４】
このとき、パターンＭＫの上には１層の多結晶シリコン層ＰＳ１のみが形成されている。つまりここでは、パターンＭＫを用いた位置合わせの際に、光に対して不透明である多結晶シリコン層の積層される数がより少なくなった状態で後工程のパターニングがなされる。
【００５５】
ところが本発明の発明者は鋭意研究の結果、パターンＭＫの上に１層のみの多結晶シリコン層が形成される場合に比べて、パターンＭＫ上に２層の多結晶シリコン層が積層された構成の方が、上方からのパターンＭＫの視認が容易となることを見出した。つまり、パターンＭＫの上の多結晶シリコン層が１層のみの場合に比べて、パターンＭＫ上に２層の多結晶シリコン層が積層された場合の方が、パターンＭＫの段差など縁部が明瞭に視認される。
【００５６】
図１８を参照して、パターンＭＫを用いた位置合わせの際には、視認するための光（入射光）がパターンＭＫ上にて反射する。ここで半導体基板ＳＵＢに形成され、半導体基板ＳＵＢの主表面に対して段差を有するパターンＭＫの上の多結晶シリコン層が多結晶シリコン層ＰＳ１の１層のみである場合には、パターンＭＫ（インナーマーク）は平面視において図１９に示す態様を有する。このときの焦点深度を表わすＡＦ（Auto Focus）レンジが２．５μｍとなる。
【００５７】
これに対して、図２０を参照して、図１８と同様のパターンＭＫが形成された半導体基板ＳＵＢの主表面上に、図１８と同様の多結晶シリコン層ＰＳ１に加えて、上記の厚みを有する界面絶縁層ＩＩＩと多結晶シリコン層ＰＳ２とが形成される場合には、パターンＭＫは平面視において図２１に示す態様を有する。図２１のパターンＭＫは図１９のパターンＭＫに比べて縁部が鮮明になっており、このときのＡＦレンジは８．７５μｍとなる。なお図１９および図２１は、図１に示す半導体ウェハの中央部と、中央部より左側の領域との２箇所にて観察されたものである。
【００５８】
図１９と図２１との比較により、パターンＭＫ上の多結晶シリコン層が１層である場合よりも、パターンＭＫ上の多結晶シリコン層が２層である場合の方が、パターンＭＫの縁部が鮮明に確認でき、かつＡＦレンジが大きくなることがわかる。
【００５９】
以上のように、パターンＭＫ上に１層のみ形成される場合に比べて２層形成される方が明瞭なパターンＭＫが視認できる効果は、特にパターンＭＫ上の層が、多結晶シリコン層ＰＳ１、ＰＳ２のようにシリコン、特にシリコンの多結晶を含む場合に顕著となる。
【００６０】
パターンＭＫ上に形成されるシリコン層、すなわち多結晶シリコン層ＰＳ１、ＰＳ２、アモルファスシリコン層ＡＭＳの厚みの和ｔ（ｎｍ）と、パターンＭＫの視認に用いる光の主波長α（ｎｍ）との間に
【００６１】
【数２】
2012084591.tif 000004
【００６２】
の関係を有するときには、ｔがαのほぼ１／２となる。このとき、多結晶シリコン層ＰＳ１などの内部を透過する光が、シリコン層の最下部にて効率よく反射される。このため上記関係を有する場合に、特に鮮明なパターンＭＫが視認される。また光の波長分布が±３０ｎｍであるため、上記関係式に３０ｎｍの誤差が含まれる。すなわち、光の主波長が６６０ｎｍの場合は、シリコン層の膜厚の和が３００ｎｍ以上３６０ｎｍ以下であれば、効率よくパターンＭＫを視認することができる。
【００６３】
逆に上記数式中で、シリコンの膜厚の和ｔが波長分布の中央値である３３０ｎｍとすれば、光の主波長αの範囲は６００ｎｍ以上７２０ｎｍとなる。したがって光の主波長が６００ｎｍ以上７２０以下の範囲内であれば、３３０ｎｍのシリコン層が積層されたパターンＭＫを高効率に視認することができる。
【００６４】
上記光が様々な波長の光の合成波である場合、その中で効率よく反射される波長が、シリコン層の厚みの総和にほぼ等しい３３０ｎｍの整数倍となる。
【００６５】
本実施の形態のようにマーク部に多結晶シリコン層が２層積層された構造は、たとえばフラッシュ混載ＬＳＩのように、上部電極としての多結晶シリコン層が２層積層された半導体素子を形成する際に特に有効である。上記の多結晶シリコン層ＰＳ２ａがパターニングされて多結晶シリコン層ＰＳ２が形成される際に、パターンＭＫ上の多結晶シリコン層ＰＳ２ａが除去されないようにすれば、これを除去した場合に比べて、後工程におけるパターンＭＫの視認がより容易になるためである。
【００６６】
また半導体素子の微細化の要望により、パターンＭＫの段差を小さく（パターンＭＫをより平坦に近い形状に）加工する場合においても、パターンＭＫの上方に２層の多結晶シリコン層が形成されていれば、その視認が容易になされる。
【００６７】
さらに本実施の形態において、マーク部の多結晶シリコン層ＰＳ２ａのエッチングを抑制するために、特別な工程を追加する必要はない。このため図１５〜図１７の比較例に比べて工程数を増やすことなく、パターンＭＫをより高感度に確認することができる。
【００６８】
以上のように本実施の形態においてはパターンＭＫの上に多結晶シリコン層ＰＳ１などの不透明な薄膜が積層された状態においても、当該不透明膜の上からパターンＭＫを鮮明に視認することを可能にする。このため、不透明な薄膜を形成するために別個、位置合わせ用のマークを形成する必要がなくなり、トランジスタ構造をパターニングしながらパターンＭＫを形成することができる。このため本実施の形態により、マークだけを形成する工程を省略することができ、工程削減およびコスト削減ができる。その結果スループットが向上される。
【００６９】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
【００７０】
図２２を参照して、本実施の形態の半導体装置のパターンＭＫは、半導体基板ＳＵＢの主表面（支持基板ＳＳの最上部）よりも、半導体基板ＳＵＢの外部に向かうように延びた形状を有する。つまりパターンＭＫは半導体基板ＳＵＢの主表面に対して凸形状を有する。本実施の形態のパターンＭＫが半導体基板ＳＵＢの主表面に対して有する段差が、実施の形態１と逆向きになっている。
【００７１】
半導体基板ＳＵＢの主表面と、パターンＭＫの最上部との段差は２０ｎｍ以上であることが好ましい。言い換えればパターンＭＫの最上部（半導体基板ＳＵＢの主表面に対してもっとも離れた箇所）は、半導体基板ＳＵＢの主表面に対して、半導体基板ＳＵＢが配置される側と反対方向（図２２の上向き）に２０ｎｍ以上離れた位置に配置される構成であることが好ましい。
【００７２】
実施の形態２においてはパターンＭＫの周辺に不純物領域ＩＲが形成されている。これは後述する工程においてチップ形成領域ＣＬの所望領域に不純物イオンを注入する際に、付随的に形成されるものである。
【００７３】
次に図２２に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図２３〜図３４を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。
【００７４】
図２３を参照して、実施の形態１の図３の工程と同様の手順により、半導体基板ＳＵＢの主表面上に薄膜が形成される。ただし図２３の工程においては、ゲート絶縁膜ＧＩ１が２０ｎｍ程度（少なくとも１０ｎｍ）、アモルファスシリコン層ＡＭＳが２０ｎｍ程度（少なくとも１０ｎｍ）、シリコン窒化膜ＳＮが１２０ｎｍ程度（少なくとも８０ｎｍ）の厚みとなるように形成されることが好ましい。
【００７５】
図２３および図２４を参照して、実施の形態１の図３および図４の工程と同様の手順によりトレンチ溝ＴＲが形成される。ここでのトレンチ溝ＴＲの、主表面に沿う方向に関する幅（図２４の左右方向）は１μｍ以上１５μｍ以下であることが好ましい。なおこの中でも、２μｍ以上１０μｍ以下であることが特に好ましい。また複数形成されるトレンチ溝ＴＲが形成された後に、平面視においてマーク部（パターンＭＫが形成されうるパターン領域）全体に対して、トレンチ溝ＴＲ（パターンＭＫ）が形成される領域以外の領域が占める割合（シリコン占有面積）が４０％以上９６％以下であることが好ましい。なお上記のシリコン占有面積は６０％以上９６％以下であることがより好ましく、６０％以上９０％以下であることが特に好ましい。
【００７６】
図２５を参照して、実施の形態１の図５の工程と同様の手順により、トレンチ溝ＴＲの内部を充填するように絶縁膜ＩＩａが形成される。この絶縁膜ＩＩａに充填されたトレンチ溝ＴＲが、パターンＭＫが形成される領域である。
【００７７】
図２６を参照して、たとえばＣＭＰ（Chemical Mechanical Polishing）により、トレンチ溝ＴＲの外部（シリコン窒化膜ＳＮ上）に形成された絶縁膜ＩＩａが研磨、除去される。この処理によりトレンチ溝ＴＲの内部に残存する絶縁膜ＩＩａを以後、絶縁膜ＩＩと呼ぶことにする。
【００７８】
図２７を参照して、たとえばドライエッチングにより、シリコン窒化膜ＳＮとアモルファスシリコン層ＡＭＳとが除去される。このとき、トレンチ溝ＴＲと絶縁膜ＩＩとからなるパターンＭＫの最上部は、半導体基板ＳＵＢの最上面に対して約１００ｎｍ上部に配置された状態となる。この約１００ｎｍ上部に配置された状態が段差となるため、平面視においてマークとして視認することが可能となる。
【００７９】
図２８を参照して、パターンＭＫの上部を覆うようにレジストパターンＲＳ（感光剤）が、通常の写真製版技術およびエッチングにより形成される。その後、たとえばチップ形成領域ＣＬのトランジスタが形成される領域の所望の領域に、不純物イオンが注入される。ここでの不純物の注入は、たとえばイオン注入法によりなされる。
【００８０】
ここでレジストパターンＲＳがパターンＭＫの上部に配置されているため、パターンＭＫを構成する絶縁膜ＩＩの内部に不純物イオンが注入されることが抑制される。このため絶縁膜ＩＩの内部に注入される不純物の種類により、絶縁膜ＩＩのエッチングレートが大きく変化することが抑制される。このため、たとえば絶縁膜ＩＩが過剰にエッチングされることにより、パターンＭＫの、半導体基板ＳＵＢの主表面に対する段差の高さが確保できなくなることが抑制される。
【００８１】
図２９を参照して、不純物イオンの注入後に、たとえばアッシングによりパターンＭＫの上部を覆うレジストパターンＲＳが除去される。
【００８２】
図３０を参照して、マーク部の全面および、チップ形成領域ＣＬの所望の箇所のゲート絶縁膜ＧＩ１が、ウェットエッチングにより除去され、半導体基板ＳＵＢの主表面が露出される。
【００８３】
図３１を参照して、図示しないレジストが再度パターニングされ、マーク部のパターンＭＫ上以外の領域、およびトランジスタが形成される領域にゲート絶縁膜ＧＩ２が形成される。ゲート絶縁膜ＧＩ２はゲート絶縁膜ＧＩ１と同様の材質や厚みを有しており、ゲート絶縁膜ＧＩ１と同様に熱酸化により形成されることが好ましい。
【００８４】
ここで図示されないが、実際には図２８〜図３１の工程は複数回繰り返され、この過程でチップ形成領域ＣＬのトランジスタが形成されてゆく。この過程でマーク部のパターンＭＫの最上部が徐々にエッチングされ、上記の段差が次第に少なくなる。しかし通常のウェットエッチング処理を１回行なう際に削られる厚みは５ｎｍ程度である。このため、図２７の状態においてパターンＭＫが約１００ｎｍの段差を有していれば、上記の各工程の繰り返しが終了した時点での、パターンＭＫの段差を４０ｎｍ以上確保することができる。
【００８５】
ただし図３０に示すシリコン酸化膜の全面エッチング除去の際に、パターンＭＫを構成する絶縁膜ＩＩも約２０ｎｍ除去される。このため、数回繰り返されるうちの最終の図３０の工程が終わった時点で、半導体基板ＳＵＢの主表面に対するパターンＭＫ（絶縁膜ＩＩ）の段差が２０ｎｍ以上となるようにするためには、最終の図３０の工程の直前の図２９の工程が終わった時点で、パターンＭＫの段差を４０ｎｍ以上確保することが好ましい。
【００８６】
図３２を参照して、実施の形態１の図１０の工程と同様の手順により、パターンＭＫ上にたとえばアモルファスシリコン層ＡＭＳと多結晶シリコン層ＰＳ１ａとが形成される。このときのトランジスタが形成される領域の態様は図１０に示すとおりである。
【００８７】
図３３を参照して、実施の形態１の図１１、図１２の工程と同様の手順により、マーク部、チップ形成領域ＣＬともに、界面絶縁層ＩＩＩａ、多結晶シリコン層ＰＳ２とが形成される。このときのトランジスタが形成される領域の態様は図１２に示すとおりである。
【００８８】
図３４を参照して、実施の形態１の図１３の工程と同様の手順により、チップ形成領域ＣＬにおいて露出された界面絶縁層ＩＩＩａが除去され、マーク部の界面絶縁層ＩＩＩが残存する。このときのトランジスタが形成される領域の態様は図１３に示すとおりである。
【００８９】
図２２および図１４を参照して、実施の形態１の図１４の工程と同様に、レジストパターンＲＳにより多結晶シリコン層ＰＳ１ａがパターニングされて多結晶シリコン層ＰＳ１となる。
【００９０】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図２２に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
【００９１】
上記の効果に加えて本実施の形態においては、パターンＭＫを形成する際に、パターンＭＫを構成するためのトレンチ溝ＴＲの幅が１５μｍ以下（１μｍ以上）となるように形成される。マーク部全体に対する、パターンＭＫが占有しない領域の面積の割合が４０％以上９６％以下となるようにトレンチ溝ＴＲが形成される。このような条件で、半導体基板ＳＵＢの主表面に対して凸方向の段差を有するパターンＭＫが形成される。上記の条件とすることにより、パターンＭＫの段差が２０μｍ以上となり、パターンＭＫの視認が確実にできるようになる。
【００９２】
また逆に、上記の方法を用いれば、パターンＭＫの段差が過剰になることを抑制することもできる。微細化が進み、より段差の小さい（平坦に近い）パターンＭＫの形成が要求される場合においても、上記の方法を用いて、たとえば図２３にて形成される薄膜の膜厚を制御したり、エッチング量を調整することにより、その段差を精密に制御することができる。
【００９３】
さらに、パターンＭＫの絶縁膜ＩＩの内部に不純物イオンが注入されることを抑制することにより、パターンＭＫが過剰にエッチングされることが抑制される。このことからも、パターンＭＫの段差を確保することが可能となる。
【００９４】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００９５】
（実施の形態３）
本実施の形態は、実施の形態１、実施の形態２と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
【００９６】
本実施の形態のマーク部に形成されるパターンＭＫは、実施の形態１とほぼ同様の外観を有する。ただし本実施の形態においては、図２の半導体基板ＳＵＢの主表面と、パターンＭＫの最下部との段差は２０ｎｍ以上であることが好ましい。言い換えればパターンＭＫの溝の底面（半導体基板ＳＵＢの主表面に対してもっとも離れた箇所）は、半導体基板ＳＵＢの主表面に対して、半導体基板ＳＵＢの内部に向かう方向（図２の下向き）に２０ｎｍ以上の深さの位置に配置される構成であることが好ましい。
【００９７】
以下、本実施の形態の半導体装置の、特にマーク部の製造方法について図３５〜図３７を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。
【００９８】
マーク部に、絶縁膜ＩＩが充填されたパターンＭＫの突起形状が形成される過程については、実施の形態２の図２３〜図２７に示す各工程と同様の手順によりなされる。
【００９９】
図３５を参照して、図２７に示す工程の後、実施の形態２の図２８に示す工程と同様の不純物イオンの注入がなされる。ただし本実施の形態においては実施の形態２と逆に、パターンＭＫの上にはレジストパターンＲＳが形成されず、パターンＭＫの絶縁膜ＩＩの内部に積極的に不純物イオンが注入される。
【０１００】
図３６を参照して、不純物の注入後に、たとえばアッシングによりパターンＭＫの上部を覆うレジストパターンＲＳが除去される。絶縁膜ＩＩの内部には不純物イオンＩＯが含まれている。
【０１０１】
図３７を参照して、マーク部の全面および、チップ形成領域ＣＬの所望の箇所のゲート絶縁膜ＧＩ１が、ウェットエッチングにより除去され、半導体基板ＳＵＢの主表面が露出される。
【０１０２】
実施の形態２と同様に、図３５〜図３７の各工程は複数回繰り返される。この際、特に図３７の工程におけるシリコン酸化膜のウェットエッチングにより、パターンＭＫを構成する絶縁膜ＩＩがエッチングされる。このため図３６に示すように、当初半導体基板ＳＵＢの主表面に対して凸形状であったパターンＭＫが、最終的には当該主表面に対して凹形状となる。なお最終的にトレンチ溝ＴＲの内部の一部に絶縁膜ＩＩが残存してもよいし、残存しなくてもよい。
【０１０３】
この後、実施の形態１、実施の形態２と同様にトランジスタが形成される領域のゲート絶縁膜ＧＩ２が形成され、さらにその上に、図１０と同様にアモルファスシリコンＡＭＳや多結晶シリコン層ＰＳ１ａが形成される。その後、実施の形態１の図１１〜図１４の各工程と同様の手順により、図２に示すパターンＭＫの態様となり、チップ形成領域ＣＬにはトランジスタが形成される。
【０１０４】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図２に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
【０１０５】
これに加えて本実施の形態では、パターンＭＫの絶縁膜ＩＩの内部に不純物イオンが注入されることにより、パターンＭＫの過剰なエッチングが促進される。このため当初凸形状を有したパターンＭＫが最終的に凹形状を有するまでエッチングされる。凹形状を有することにより、パターンＭＫが半導体基板ＳＵＢの主表面に対して段差を形成し、視認が可能となる。つまり本実施の形態においては、凸形状を有するパターンＭＫのエッチングを抑制して凸形状の段差を確保した実施の形態２と逆の観点から、パターンＭＫに凹形状の段差を形成することができる。
【０１０６】
ここで凹形状のパターンＭＫが、半導体基板ＳＵＢの主表面に対して２０ｎｍ以上の段差を有することにより、パターンＭＫの視認が確実にできるようになる。また逆に、上記の方法を用いれば、パターンＭＫの段差が過剰になることを抑制することもできる。微細化が進み、より段差の小さい（平坦に近い）パターンＭＫの形成が要求される場合においても、上記の方法を用いて、たとえばエッチング量を調整することにより、その段差を精密に制御することができる。
【０１０７】
たとえばシリコン酸化膜がフッ酸（ＨＦ）によりウェットエッチングされる場合には、シリコン酸化膜からなる絶縁膜ＩＩの内部に不純物イオンが注入されると、不純物の種類によりウェットエッチングレートが最大で約１０倍になる。このため実施の形態２では、不純物イオンの注入に起因する絶縁膜ＩＩの凸方向の段差の減少を抑制するために絶縁膜ＩＩが被覆された状態でイオン注入される。これに対して実施の形態３では、絶縁膜ＩＩが大きくエッチングされ、十分な段差を有する凹方向の段差を形成するために絶縁膜ＩＩに不純物イオンが注入される。
【０１０８】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１０９】
（実施の形態４）
本実施の形態は、実施の形態１〜実施の形態３と比較して、パターンＭＫの形成方法において異なっている。以下、本実施の形態について説明する。
【０１１０】
図３８を参照して、本実施の形態の半導体装置のパターンＭＫは、支持基板ＳＳの一部として形成されている。つまり支持基板ＳＳの一部がエッチング除去されて形成されるトレンチ溝ＴＲの幅が、他の実施の形態よりも広く、複数のトレンチ溝ＴＲの間隔が、他の実施の形態よりも狭い。このトレンチ溝ＴＲに挟まれた狭い領域がトレンチ溝ＴＲに対する突起部として形成されたものが、パターンＭＫである。つまり本実施の形態のパターンＭＫは、実施の形態２と同様に、半導体基板ＳＵＢの主表面に対して凸方向に突出した形状である。
【０１１１】
トレンチ溝ＴＲの内部には絶縁膜ＩＩが形成されている。半導体基板ＳＵＢの主表面に沿う方向（図３８の左右方向）におけるトレンチ溝ＴＲの端部近傍において、絶縁膜ＩＩが傾斜するようになだらかな曲線を描く断面形状を有している。このためその上に形成される多結晶シリコン層ＰＳ１、ＰＳ２なども、同様の曲線を描いている。
【０１１２】
次に図３８に示す、本実施の形態の半導体装置の、特にマーク部の製造方法について図３９〜図４９を用いて説明する。なお以下の説明において、実施の形態１と同様の構成については同一の参照符号を付しており、その説明は繰り返さない。
【０１１３】
図３９を参照して、半導体基板ＳＵＢの支持基板ＳＳａの一方の主表面上に、たとえば実施の形態２の図２３の工程と同様の手順により（同様の厚みとなるように）、ゲート絶縁膜ＧＩ１とアモルファスシリコン層ＡＭＳとシリコン窒化膜ＳＮとがこの順に積層される。その後、通常の写真製版技術およびエッチングにより、図３９に示す態様となる。図３９を平面視した際に各薄膜が形成されている領域が、パターンＭＫが形成される領域である。
【０１１４】
ここで、平面視においてマーク部（パターンＭＫが形成されうるパターン領域）全体に対して、トレンチ溝ＴＲが形成される領域以外の領域（実際にパターンＭＫが形成される領域）が占有する面積の割合が２５％以下であることが好ましい。ただし上記割合は２％以上８％以下であることがより好ましい。
【０１１５】
また上記のトレンチ溝ＴＲの（主表面に沿う方向の）幅は、４３μｍ以上１００μｍ以下であることが好ましく、その中でも５０μｍ以上８０μｍ以下であることが特に好ましい。
【０１１６】
さらに、シリコン窒化膜ＳＮなどが積層された領域の、主表面に沿う方向に関する幅（図３９の左右方向）は１μｍ以上１５μｍ以下であることが好ましい。なおこの中でも、２μｍ以上１０μｍ以下であることが特に好ましい。
【０１１７】
図３９および図４０を参照して、図３および図４の工程と同様の手順により、レジストパターンＲＳをマスクとして支持基板ＳＳａがエッチングされて支持基板ＳＳとなり、トレンチ溝ＴＲが形成される。図４０に示すように、シリコン窒化膜ＳＮなどの薄膜が残存している領域において支持基板ＳＳａがエッチングされずに残存する。その結果、シリコン窒化膜ＳＮなどの薄膜が残存している領域は、他の領域に対して突起を形成する。この突起が最終的にパターンＭＫとなる。
【０１１８】
図４１を参照して、図５の工程と同様の手順により、絶縁膜ＩＩａが形成される。
図４２を参照して、図２６の工程と同様の手順（たとえばＣＭＰ）により、絶縁膜ＩＩａが研磨、除去され、絶縁膜ＩＩｂとなる。
【０１１９】
ここで絶縁膜ＩＩｂには、いわゆるエロージョンと呼ばれる減肉現象が起こり、なだらかな凹みが形成される。この現象は、複数の異なる材質が混在した領域で研磨レートが大きい材質が優先的に削れることにより引き起こされる。またそれぞれの材質の占有率によっても凹みの程度が異なり、定性的には占有率が小さい材質ほどその材質の研磨レートが大きくなり、エロージョンが発生しやすくなる。
【０１２０】
図４３を参照して、図２７と同様のたとえばドライエッチングにより、シリコン窒化膜ＳＮとアモルファスシリコン層ＡＭＳとが除去される。
【０１２１】
図４４を参照して、図２８や図３６に示す工程と同様の不純物イオンの注入がなされる。このとき特に、支持基板ＳＳの突起部を挟む絶縁膜ＩＩｂが上方に突き出た突起部ＴＰの近傍において積極的に不純物イオンＩＯが注入されるよう、当該領域が開口部となるレジストパターンＲＳが形成されることが好ましい。
【０１２２】
その後、図示されないパターニングや不純物イオンの注入、チップ形成領域ＣＬを含むシリコン酸化膜の除去が実施の形態２、実施の形態３と同様に繰り返され、図４５に示す態様となる。この過程で絶縁膜ＩＩｂが徐々にエッチングされる。ここでは特にシリコン酸化膜の除去において、突起部ＴＰの近傍が高いエッチングレートで除去される。これは実施の形態３と同様に、絶縁膜ＩＩｂの突起部ＴＰに不純物が注入され、エッチング除去が加速されるためである。その結果、図４６に示すように、絶縁膜ＩＩｂに対して支持基板ＳＳの一部であるパターンＭＫが凸形状を有するまでに絶縁膜ＩＩｂがエッチングされ、絶縁膜ＩＩとなる。
【０１２３】
図４７〜図４９を参照して、以後は実施の形態１の図１０〜図１４の工程と同様の手順により、最終的に図３８に示すマーク部および図１４に示すトランジスタが形成される。図４７、図４８、図４９の各工程に対応する、トランジスタが形成される領域の態様はそれぞれ図１０、図１２、図１３に示すとおりである。なお図４４〜図４９においても図４３と同様にゲート絶縁膜ＧＩ１が残っていてもよい。また図４４〜図４９の絶縁膜ＩＩｂの上（アモルファスシリコン層ＡＭＳの下）にはゲート絶縁膜が形成されてもよい。
【０１２４】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、図３８に示す多結晶シリコン層ＰＳ１がレジストパターンＲＳによりパターニングされる際に、位置合わせに用いるパターンＭＫの上には多結晶シリコン層ＰＳ１、ＰＳ２の２層が積層されている。このため実施の形態１と同様に、パターンＭＫの視認性が向上する効果を有する。
【０１２５】
これに加えて本実施の形態には、以下の作用効果を有する。たとえば実施の形態３においては、不純物イオンＩＯが注入される絶縁膜ＩＩは、エッチングされる前の段階（図３５参照）にて半導体基板ＳＵＢの主表面に対して大きく凸方向に突出している。このため絶縁膜ＩＩが半導体基板ＳＵＢの主表面に対して凹形状となるまでエッチングするためには多数回エッチングがなされる必要がある。このため、エッチングの回数が少ない場合には実施の形態３の手順を用いることは困難である。
【０１２６】
これに対して本実施の形態では、支持基板ＳＳが凸形状に突き出した部分を挟むように形成されるトレンチ溝ＴＲの幅が広い（４３ｎｍ以上）。また支持基板ＳＳが突き出しておりパターンＭＫが形成されるパターン領域の、マーク部全体の面積に対する占有面積の割合が低い（２５％以下）。このため図４２の工程に示すように、トレンチ溝ＴＲの内部の絶縁膜ＩＩｂに不純物イオンＩＯが注入される前に、絶縁膜ＩＩｂがＣＭＰにより研磨される。
【０１２７】
その結果、絶縁膜ＩＩｂに不純物イオンＩＯが注入され、絶縁膜ＩＩｂがエッチングされる前の段階にて、絶縁膜ＩＩｂがある程度除去されることになる。したがって不純物イオンＩＯが注入された後にエッチングされるべき回数が少なくなる。つまり本実施の形態は、後工程においてたとえばトランジスタが形成される領域がエッチングされる回数が少ない場合においても、十分な（凸方向の）段差を有するパターンＭＫが形成される。
【０１２８】
また、上記のようなトレンチ溝ＴＲの幅やパターン占有面積の条件を用いれば、パターンＭＫの、半導体基板ＳＵＢの主表面に対する凸方向への段差が２０μｍ以上となり、パターンＭＫの視認が確実にできるようになる。
【０１２９】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３１】
本発明は、多結晶シリコン層が２層形成された半導体素子を有する半導体装置に、特に有利に適用されうる。
【符号の説明】
【０１３２】
ＡＭＳ  アモルファスシリコン層、ＢＣ  反射防止膜、ＣＬ  チップ形成領域、ＧＩ１  ゲート絶縁膜、ＩＩ，ＩＩａ  絶縁膜、ＩＩＩ，ＩＩＩａ  界面絶縁層、ＩＯ  不純物イオン、ＩＲ  不純物領域、ＭＫ  パターン、Ｎ１  界面窒化膜、Ｏ１，Ｏ２  界面酸化膜、ＰＳ１，ＰＳ１ａ，ＰＳ２，ＰＳ２ａ  多結晶シリコン層、ＲＳ  レジストパターン、ＳＮ  シリコン窒化膜、ＳＵＢ  半導体基板、ＳＳ  支持基板、ＴＰ  突起部、ＴＲ  トレンチ溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図１９】
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【図２１】
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