(57)【要約】【課題】少ない追加素子数で消費電流を増加させることなく出力ソース電流の出力能力の向上を図る共に、特に、出力ソース電流が出力される際の入力オフセット電圧の増加を抑制可能とする。【解決手段】入力信号に対して差動増幅を行う差動増幅回路１０１と、この差動増幅回路１０１の出力を電圧・電流変換して出力するプリドライバ回路１０３と、このプリドライバ回路１０３の出力により駆動されるプッシュプル出力段１０６とを有してなる演算増幅器であって、プリドライバ回路１０３を構成するプリドライバ用トランジスタ３のベース電流を補償する補償電流供給回路１０４が設けられ、出力ソース電流の最大値の増加と共に、入力オフセット電圧の増加が抑圧されるものとなっている。【選択図】図１
2012156813.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対して差動増幅を行う差動増幅回路と、前記差動増幅回路の出力を電圧・電流変換して出力するプリドライバ回路と、前記プリドライバ回路の出力により駆動される出力段とを有してなる演算増幅器であって、
前記プリドライバ回路を構成するプリドライバ用トランジスタのベース電流を補償する補償電流供給回路が設けられてなることを特徴とする演算増幅器。
【請求項２】
前記補償電流供給回路は、ｎｐｎ型の補償電流供給用第１及び第２のトランジスタと、ｐｎｐ型の補償電流供給用第３のトランジスタとを有してなり、前記補償電流供給用第３のトランジスタのエミッタは、前記プリドライバ用トランジスタのコレクタに接続され、前記補償電流供給用第３のトランジスタのコレクタは、負電源電圧が印加可能とされる一方、
前記補償電流供給用第３のトランジスタのベースは、補償電流供給用第１及び第２のトランジスタのベースと、補償電流供給用第１のトランジスタのコレクタに接続され、
前記補償電流供給用第１及び第２のトランジスタのエミッタは、共に負電源電圧が印加可能とされ、
前記補償電流供給用第２のトランジスタのコレクタが前記プリドライバ用トランジスタのベースに接続されてなることを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記補償電流供給用第１のトランジスタのエミッタが第１の抵抗器を介して、前記補償電流供給用第２のトランジスタのエミッタが第２の抵抗器を介し、それぞれ負電源電圧が印加可能に構成されてなることを特徴とする請求項２記載の演算増幅器。
【請求項４】
前記補償電流供給回路は、ｎｐｎ型の補償電流供給用第１及び第２のトランジスタと、第１及び第２の抵抗器とを有してなり、
前記補償電流供給用第１及び第２のトランジスタのベースは相互に接続されると共に、前記補償電流供給用第１のトランジスタのコレクタ及び前記プリドライバ用トランジスタのコレクタに接続され、
前記補償電流供給用第１のトランジスタのエミッタは第１の抵抗器を介して、前記補償電流供給用第２のトランジスタのエミッタは第２の抵抗器を介し、それぞれ負電源電圧が印加可能とされ、
前記補償電流供給用第２のトランジスタのコレクタが前記プリドライバ用トランジスタのベースに接続されてなることを特徴とする請求項１記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、出力ソース電流の出力能力の向上等を図ったものに関する。
【背景技術】
【０００２】
演算増幅器の出力回路としては、出力端子から大電流を出力する能力を備えることで、低抵抗の負荷を駆動するのが理想である。
例えば、図７には、一般的なＡＢ級出力回路を有してなる演算増幅器の回路構成例が示されており、以下、かかる従来の演算増幅器について概括的に説明する。
この演算増幅器は、差動増幅回路２０１とＡＢ級出力回路２０２とに大別されて構成されたものとなっており、反転入力端子ＩＮ−と非反転入力端子ＩＮ＋の間に印加された信号が演算増幅され、出力端子ＯＵＴに出力されるようになっているものである。
【０００３】
差動増幅回路２０１は、電圧増幅回路Ａ１と、ｎｐｎ型のトランジスタＱ１〜Ｑ３により構成されるカレントミラー回路とから構成されたものとなっている。
一方、ＡＢ級出力回路２０２は、ｐｎｐ型トランジスタＱ８とｎｐｎ型トランジスタＱ９とから構成されたＡＢ級出力段と、ｐｎｐ型トランジスタＱ６、Ｑ７、及び、ダイオードＤ２を用いてＱ８のアイドリング電流を決定する回路と、ｎｐｎ型トランジスタＱ４、Ｑ５、及び、ダイオードＤ１を用いて、トランジスタＱ９のアイドリング電流を決定する回路とを具備して構成されたものとなっている。
そして、トランジスタＱ８、Ｑ９は、ＡＢ級出力段を構成するように接続されると共に出力端子ＯＵＴに接続されている。
【０００４】
なお、定電流源ＣＳ２とＣＳ４の電流値は、トランジスタＱ８、Ｑ９のアイドリング電流が等しくなるように設定される一方、定電流源ＣＳ１の電流値は、トランジスタＱ３に流れる電流と、トランジスタＱ５、Ｑ６を介して定電流源ＣＳ３に流れる電流値の合計となるように設定されている。
かかる構成において、出力ソース電流Ｉｏｕｔを出力端子ＯＵＴから外部の回路へ出力する場合の回路動作について、以下に説明する。
出力ソース電流Ｉｏｕｔは、トランジスタＱ８のコレクタ電流として流れるもので、その際、トランジスタＱ８のベースからはベース電流ＩｂＱ８が流れ出す。このベース電流ＩｂＱ８は、トランジスタＱ３のコレクタ電流に加算され、トランジスタＱ３のコレクタ電流の増加に応じて、トランジスタＱ３のベースからはベース電流ＩｂＱ３が流出する（図７の太線矢印参照）。
【０００５】
かかるベース電流ＩｂＱ３は、電圧増幅器Ａ１に流れ込む。ここで、電圧増幅器Ａ１のトランジスタＱ３に接続されるノードは、演算増幅器の電圧利得を高めるために高出力インピーダンスとされている。したがって、電圧増幅器Ａ１に流れ込む電流の大きさは、常に一定値を保とうとされ、そのため、ベース電流ＩｂＱ３の増加分は、トランジスタＱ１のコレクタ電流ＩｃＱ１の減少分として相殺されるものとなっている。
そして、コレクタ電流ＩｃＱ１を減少させるために、トンランジスタＱ２のコレクタ電流ＩｃＱ２も減少するようになっている。
【０００６】
すなわち、ベース電流ＩｂＱ３の増加分がコレクタ電流ＩｃＱ２の減少分となり、出力ソース電流Ｉｏｕｔを増加させることとなる。
したがって、出力ソース電流Ｉｏｕｔの出力能力、すなわち、出力ソース電流の最大値Ｉｏｕｔ(max)は、コレクタ電流ＩｃＱ２の減少をどの程度許容できるかに依存するものとなっている。
このコレクタ電流ＩｃＱ２の減少を許容できる大きさをＩｃＱ２(dec)と定義すると、下記する式１により表すことができるものとなっている。
【０００７】
ＩｃＱ２(dec)＝ＩｃＱ２−ＩｂＱ３・・・式１
【０００８】
ただし、式１おいては、式の簡素化のためトランジスタＱ１、Ｑ２で構成されるカレントミラー回路は理想的なものであると仮定すると共に、コレクタ電流ＩｃＱ１は、コレクタ電流ＩｃＱ２に一致すると仮定した。
したがって、出力ソース電流の最大値Ｉｏｕｔ(max)は、下記する式２のように定義することができる。
【０００９】
Ｉｏｕｔ(max)＝｛Ｈｆｅ(Ｑ８)−１｝×｛Ｈｆｅ(Ｑ３)−１｝×ＩｃＱ２(dec)・・・式２
【００１０】
ここで、Ｈｆｅ(Ｑ８)は、トランジスタＱ８の電流増幅率、Ｈｆｅ(Ｑ３)は、トランジスタＱ３の電流増幅率である。
式１、式２により、出力ソース電流の出力能力を引き上げるには、電流増幅率Ｈｆｅ(Ｑ８)、Ｈｆｅ(Ｑ３)を大きくするか、または、コレクタ電流ＩｃＱ２を大きくするか、さらには、ベース電流ＩｂＱ３を小さくすることが必要であることが解る。なお、この種の演算増幅器としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２１９６１７号公報（第５−８頁、図１−図４）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、電流増幅率は、半導体製造プロセスに依存し、素子単体の電増幅率を回路設計の段階で増加させることはできない。また、コレクタ電流ＩｃＱ２を大きくすることは、演算増幅器の消費電流の増加を招くという問題がある。
さらに、出力ソース電流Ｉｏｕｔが出力される際には、ＩｃＱ２が減少することで差動増幅回路に流れる電流バランスが不均衡となり、入力オフセット電圧の増加を招くという問題がある。
【００１３】
本発明は、上記実状に鑑みてなされたもので、少ない追加素子数で消費電流を増加させることなく出力ソース電流の出力能力の向上を図ることができると共に、特に、出力ソース電流Ｉｏｕｔが出力される際の入力オフセット電圧の増加を抑制可能な演算増幅器を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
入力信号に対して差動増幅を行う差動増幅回路と、前記差動増幅回路の出力を電圧・電流変換して出力するプリドライバ回路と、前記プリドライバ回路の出力により駆動される出力段とを有してなる演算増幅器であって、
前記プリドライバ回路を構成するプリドライバ用トランジスタのベース電流を補償する補償電流供給回路が設けられてなるものである。
【発明の効果】
【００１５】
本発明によれば、簡易な構成の補償電流供給回路を追加することで、消費電流を増加させることなく出力ソース電流の出力能力の向上を図ることができると共に、特に、出力ソース電流発生時の入力オフセット電圧の増加を抑制することができるという効果を奏するものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態の第１の実施例における演算増幅器の回路構成例を示す回路図である。
【図２】本発明の実施の形態の第２の実施例における演算増幅器の回路構成例を示す回路図である。
【図３】本発明の実施の形態の第３の実施例における演算増幅器の回路構成例を示す回路図である。
【図４】図１に示された第１の実施例における演算増幅器の出力電圧と出力ソース電流の関係を表した特性線を、従来回路の同様な特性線と共に示した特性線図である。
【図５】本発明の実施の形態における演算増幅器の入力オフセット電圧の出力ソース電流依存性を表した特性線を、従来回路の同様の特性線と共に示した特性線図である。
【図６】本発明の実施の形態における第２及び第３の実施例の最大出力電圧と出力ソース電流の関係を表した特性線を、従来回路の同様な特性線と共に示した特性線図である。
【図７】従来回路の回路構成例を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態の第１の実施例における演算増幅器について図１を参照しつつ説明する。
この第１の実施例における演算増幅器は、差動増幅回路１０１と、電流供給回路１０２、プリドライバ回路１０３と、補償電流供給回路１０４と、アイドリング電流供給回路１０５と、プッシュプル出力段１０６とに大別されて構成されたものとなっている。
【００１８】
差動増幅回路１０１は、電圧増幅器（図１においては「Ａ１」と表記）１５を用いてなり、その非反転入力端子ＩＮ＋と反転入力端子ＩＮ−に、外部から印加された信号の差分に応じた電圧信号を出力するよう構成されたものとなっている。
この電圧増幅器１５の出力端子には、次述するように電流供給回路１０２による電流供給がなされるようになっている。
【００１９】
電流供給回路１０２は、ｐｎｐ型の第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を有して構成されており、本発明の実施の形態においては、第１及び第２のトランジスタ１，２は、カレントミラー回路を構成したものとなっている。
すなわち、第１及び第２のトランジスタ１，２は、相互にベースが接続されると共に、その接続点と第２のトランジスタ２のコレクタが接続されており、第２のトランジスタ２は、いわゆるダイオード接続されたものとなっている。
【００２０】
そして、第１及び第２のトランジスタ１，２のエミッタには、電源電圧Ｖｃｃが印加されるようになっている一方、第１のトランジスタ１のコレクタは、電圧増幅器１５の一方の出力端子に、第２のトランジスタ２のコレクタは、電圧増幅器１５の他方の出力端子に、それぞれ接続されている。
【００２１】
プリドライバ回路１０３は、プリドライバ用トランジスタとしてのｐｎｐ型の第３のトランジスタ３を用いてなり、電圧増幅器１５の出力電圧を電流変換してプッシュプル出力段１０６を駆動するようになっている。
かかるプリドライバ回路１０３において、第３のトランジスタ３のベースは、電圧増幅器１５の一方の出力端子が接続されて、電圧増幅器１５の出力電圧が印加されるようになっている。
また、第３のトランジスタ３のエミッタと電源端子４１の間には、第１の定電流（図１においては「ＣＳ１」と表記）２１が直列接続されて設けられると共に、エミッタは、プッシュプル出力段１０６を構成するｎｐｎ型の第８のトランジスタ（図１においては「Ｑ８」と表記）８のベースに接続される一方、第３のトランジスタ３のコレクタは、次述する補償電流供給回路１０４を構成するｎｐｎ型の第１０トランジスタ（図１においては「Ｑ１０」と表記）１０のエミッタに接続されている。なお、電源端子４１には、電源電圧Ｖｃｃが印加されるものとなっている。
【００２２】
補償電流供給回路１０４は、第３のトランジスタ３のベース電流を補償する電流供給を可能とするもので、ｐｎｐ型の第１０のトランジスタ（補償電流供給用第３のトランジスタ）１０とｎｐｎ型の第１１及び第１２のトランジスタ（図１においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）１１，１２を有して構成されたものとなっている。
すなわち、第１１及び第１２のトランジスタ（補償電流供給用第１及び第２のトランジスタ）１１，１２は、相互にベースが接続されると共に、その接続点と第１１のトランジスタ１１のコレクタが接続されており、第１１のトランジスタ１１は、いわゆるダイオード接続されたものとなっている。
【００２３】
そして、第１１のトランジスタ１１のコレクタは、第１０のトランジスタ１０のベースに接続される一方、第１２のトランジスタ１２のコレクタは、第３のトランジスタ３のベースに接続されたものとなっている。
さらに、第１１及び第１２のトランジスタ１１，１２のエミッタ、及び、第１０のトランジスタ１０のコレクタは、負電源電圧端子４２に接続されており、所定の負電源電圧が印加されるようになっている。なお、本発明の実施の形態においては、負電源電圧は、グランド電位とされている。
【００２４】
アイドリング電流供給回路１０５は、第８及び第９のトランジスタ８，９のアイドリング電流の供給を可能とするもので、ｎｐｎ型の第４及び第５のトランジスタ（図１においては、それぞれ「Ｑ４」、「Ｑ５」と表記）４，５と第１のダイオード（図１においては「Ｄ１」と表記）１６により第９のトランジスタ（図１においては「Ｑ９」と表記）９のアイドリング電流を決定する回路が、また、ｐｎｐ型の第６及び第７のトランジスタ（図１においては、それぞれ「Ｑ６」、「Ｑ７」と表記）６，７と第２のダイオード（図１においては「Ｄ２」と表記）１７により第８のトランジスタ８のアイドリング電流を決定する回路が、それぞれ構成されたものとなっている。
【００２５】
まず、第４及び第５のトランジスタ４，５は、相互にベースが接続されると共に、その接続点と第４のトランジスタ４のコレクタが接続されており、第４のトランジスタ４は、いわゆるダイオード接続されたものとなっている。さらに、第４のトランジスタ４のコレクタと電源端子４１の間には、第２の定電流源（図１においては「ＣＳ２」と表記）２２が直列接続されて設けられている。
また、第５のトランジスタ５のコレクタは、第８のトランジスタ８のベースに接続されたものとなっている。
【００２６】
一方、第４のトランジスタ４のエミッタは、第１のダイオード１６のアノードに接続され、この第１のダイオード１６のカソードは、グランドに接続されている。
また、第５のトランジスタ５のエミッタは、第９のトランジスタ９のベースに接続されると共に、エミッタとグランドとの間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられたものとなっている。
【００２７】
次に、第６及び第７のトランジスタ６，７は、相互にベースが接続されると共に、その接続点と第７のトランジスタ７のコレクタが接続されており、第７のトランジスタ７は、いわゆるダイオード接続されたものとなっている。さらに、第７のトランジスタ７のエミッタには、第２のダイオード１７のカソードが接続されており、この第２のダイオード１７のアノードは、電源端子４１に接続されている。
また、第６のトランジスタ６のエミッタは、第８のトランジスタ８のベースに接続されている。
【００２８】
さらに、第６のトランジスタ６のコレクタは、第９のトランジスタ９のベースに接続される一方、第７のトランジスタ７のコレクタとグランドとの間には、第４の定電流源（図１においては「ＣＳ４」と表記）２４が直列接続されて設けられたものとなっている。
【００２９】
プッシュプル出力段１０６は、ｐｎｐ型の第８のトランジスタ８とｎｐｎ型の第９のトランジスタ９とから構成されており、ＡＢ級出力段となっている。すなわち、第８及び第９のトランジスタ８，９は、コレクタが相互に接続されると共に、出力端子４３に接続されている。
また、第８のトランジスタ８のエミッタは、電源端子４１に、第９のトランジスタ９のエミッタは、グランドに、それぞれ接続されている。
【００３０】
かかる構成において、第２の定電流源２２の出力電流値と第４の定電流源２４の出力電流値は、第８及び第９のトランジスタ８，９のアイドリング電流が等しくなるように設定されている。
また、第１の定電流源２１の出力電流は、第３のトランジスタ３に流れる電流と、第５及び第６のトランジスタ５，６を介して第３の定電流源２３に流れる電流の合計となるように設定されている。
【００３１】
本発明の実施の形態の演算増幅回路は、上述の構成により、出力ソース電流の最大値を増加させつつ、出力ソース電流出力時の入力オフセット電圧の増加が抑制可能となっている点に特徴を有するものである。
次に、出力ソース電流が発生した場合の回路動作について説明する。
まず、出力電流Ｉｏｕｔは、第８のトランジスタＱ８のコレクタを介して流れるが、第８のトランジスタ８には、コレクタ電流を流すために、ベース電流ＩｂＱ８が流れることとなる。
このベース電流ＩｂＱ８は、第３のトランジスタ３のエミッタに流れ込み、第３のトランジスタ３においては、ベース電流ＩｂＱ３が流れ出すと共に、コレクタタ電流ＩｃＱ３が流れることとなる（図１参照）。
【００３２】
そして、コレクタ電流ＩｃＱ３は、第１０のトランジスタ１０のエミッタに流れ込み、第１０のトランジスタ１０からは、ベース電流ＩｂＱ１０が流れ出すこととなる。
この第１０のトランジスタ１０のベース電流ＩｂＱ１０は、第１１及び第１２のトランジスタ１１，１２によるカレントミラー回路により、第１２のトランジスタ１２のコレクタに、コレクタ電流ＩｃＱ１２としてミラーされ、第３のトランジスタ３のベース電流ＩｂＱ３を補償することとなる（図１参照）。
かかる電流補償によって電圧増幅器１５へのベース電流ＩｂＱ３の流れ込みが抑制されることとなる。
これによって、第１のトランジスタ１のコレクタ電流ＩｃＱ１の減少が抑制されると共に、第２のトランジスタ２のコレクタ電流ＩｃＱ２の減少も抑制されることとなる。
【００３３】
出力ソース電流の最大値Ｉｏｕｔ(max)は、先に背景技術で言及したようにコレクタ電流ＩｃＱ２の許容可能な減少量ＩｃＱ２(dec)によって定まるが、上述したように本発明の実施の形態においては、コレクタ電流ＩｃＱ２の減少が抑制されるため、その分、出力ソース電流の最大値Ｉｏｕｔ(max)が引き上げられるものとなっている。
この出力ソース電流の最大値Ｉｏｕｔ(max)の引き上げについて、数式を用いて以下に説明する。
【００３４】
まず、第１２のトランジスタ１２のコレクタ電流ＩｃＱ１２は、コレクタ電流ＩｃＱ３と第１０のトランジスタ１０の電流増幅率Ｈｆｅ(Ｑ１０)と、第１１及び第１２のトランジスタ１１，１２の電流増幅率Ｈｆｅ(Ｑ１１，Ｑ１２)を用いて下記する式３の如くに表すことができる。
【００３５】
ＩｃＱ１２＝｛ＩｃＱ３／（１＋Ｈｆｅ(Ｑ１０)｝×｛１−２／Ｈｆｅ(Ｑ１１，Ｑ１２)｝・・・式３
【００３６】
第１及び第２のトランジスタ１，２以外から電圧増幅器１５に流れ込む電流は、第３のトランジスタ３のベース電流ＩｂＱ３と第１２のトランジスタ１２のコレクタ電流ＩｃＱ１２の差分、すなわち、（ＩｂＱ３−ＩｃＱ１２）である。
先に背景技術における説明において仮定したように、第１及び第２のトランジスタ１，２のカレントミラー回路でコレクタ電流ＩｃＱ２を完全にコレクタ電流ＩｃＱ１にミラーするとした場合、許容できるコレクタ電流ＩｃＱ２の減少量ＩｃＱ２(dec)は、下記する式４により表すことができる。
【００３７】
ＩｃＱ２(dec)＝ＩｃＱ２−（ＩｂＱ３−ＩｃＱ１２）・・・式４
【００３８】
したがって、許容できるコレクタ電流ＩｃＱ２の減少量ＩｃＱ２(dec)は、従来の式１と比べて、上述の式４においては、ＩｃＱ１２だけ多くなる。
上記式４を式２に代入して、本発明の実施の形態における出力ソース電流の最大値Ｉｏｕｔ(max)を求めると下記する式５に示された如くとなる。
【００３９】
Ｉｏｕｔ(max)＝｛Ｈｆｅ(Ｑ８)−１｝×｛Ｈｆｅ(Ｑ３)−１｝×｛ＩｃＱ２−（ＩｂＱ３−ＩｃＱ１２）｝・・・式５
【００４０】
式５で表される本発明の実施の形態における出力ソース電流の最大値と、式２で表される従来回路における出力ソース電流の最大値との差ΔＩｏｕｔ(max)は、下記する式６で表される。
【００４１】
ΔＩｏｕｔ(max)＝｛Ｈｆｅ(Ｑ８)−１｝×｛Ｈｆｅ(Ｑ３)−１｝×ＩｃＱ１２＝｛Ｈｆｅ(Ｑ８)−１｝×｛Ｈｆｅ(Ｑ３)−１｝×［ＩｃＱ３／（１＋Ｈｆｅ(Ｑ１０)×｛１−２／Ｈｆｅ(Ｑ１１，Ｑ１２)｝］・・・式６
【００４２】
すなわち、本発明の実施の形態においては、式６で表される電流値だけ従来回路に比して出力ソース電流の最大値が増加することとなる。
図４には、図１に示された第１の実施例における演算増幅器の出力電圧と出力ソース電流の関係を表した特性線（実線）が従来回路の同様な特性線（点線）と共に示されており、同図によれば、本発明の実施の形態においては、最大出力電圧の際の出力ソース電流が従来回路に比して確実に増大していることが確認できるものとなっている。
【００４３】
また、本発明の実施の形態においては、第３のトランジスタ３のベース電流ＩｂＱ３を第１２のトランジスタ１２のコレクタ電流ＩｃＱ１２により補償するため、電圧増幅器１５へ流れ込むベース電流ＩｂＱ３が小さく、そのため、第３のトランジスタ３の前段の差動増幅回路１０１に流れる電流の不均衡が発生し難いものとなっている。これにより、出力ソース電流を出力した際の入力オフセット電圧の増加が抑制されることとなる。
【００４４】
図５には、本発明の実施の形態における演算増幅器の入力オフセット電圧の出力ソース電流依存性を表した特性線（実線）が、従来回路の同様の特性線（点線）と共に示されている。同図によれば、本発明の実施の形態における演算増幅器は、出力ソース電流を出力した際の入力オフセット電圧の増加が確実に抑制されるものであることが確認できるものとなっている。
なお、第１１及び第１２のトランジスタ１１，１２から構成されるカレントミラー回路は、カスコードカレントミラー回路やウェイルソンカレントミラー回路などの電流コピー精度の高いカレントミラー回路を用いるようにしても好適である。
【００４５】
次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された第１の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の実施例における演算増幅器は、出力ソース電流の最大値Ｉｏｕｔ(max)を任意に調整可能に構成されたものである。
すなわち、第１１のトランジスタ１１のエミッタとグランドとの間に、第１の抵抗器（図１においては「Ｒ１」と表記）３１が直列接続されて設けられる一方、第１２のトランジスタ１２のエミッタとグランドとの間に、第２の抵抗器（図１においては「Ｒ２」と表記）３２が直列接続されて設けられたものとなっている。
【００４６】
かかる構成においては、第１及び第２の抵抗器３１，３２の抵抗値のバランスによって第１２のトランジスタ１２のコレクタ電流ＩｃＱ１２を任意に調整する可能となっている。
このようにコレクタ電流ＩｃＱ１２を調整することで、先の式６に示されたように出力ソース電流の最大値Ｉｏｕｔ(max)を任意に調整することができる。
図６には、この第２の実施例における出力ソース電流と出力電圧の関係を表す特性線（実線）が従来回路の同様な特性線（点線）と共に示されている。
同図においては、実線の特性線は、出力ソース電流の最大値Ｉｏｕｔ(max)を変えた３つの例であり、最大出力電圧をほぼ一定に維持しつつ、出力ソース電流の最大値Ｉｏｕｔ(max)を任意に設定できることが確認できるものとなっている。
また、入力オフセット電圧の出力ソース電流依存性については、第１の実施例と同様である（図５参照）。
【００４７】
なお、先に図１に示された第１の実施例においては、第１１及び第１２のトランジスタ１１，１２のエミッタ面積を適宜調整することで、上述の第２の実施例と同様に出力ソース電流の最大値Ｉｏｕｔ(max)を任意に設定できる。
また、第１１及び第１２のトランジスタ１１，１２を用いて構成されるカレントミラー回路は、カスコードカレントミラー回路やウェイルソンカレントミラー回路などの電流コピー精度の高いカレントミラー回路を用いるようにしても好適である。
【００４８】
次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１、又は、図２に示された第１の実施例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の実施例は、先の第２の実施例同様、出力ソース電流の最大値Ｉｏｕｔ(max)を任意に調整することができると共に、先の第１及び第２の実施例に比してより低電源電圧での動作が可能に構成されたものとなっている。
【００４９】
かかる第３の実施の形態は、図２に示された構成における第１０のトンランジスタ１０を介することなく第１１のトランジスタ１１のコレクタを第３のトランジスタ３のコレクタに接続したものとなっている。
すなわち、カレントミラー回路を構成する第１１及び第１２のトランジスタ１１，１２は、相互にベースが接続されると共に、その接続点と第１１のトランジスタ１１のコレクタが接続されており、第１１のトランジスタ１１は、いわゆるダイオード接続されたものとなっている。
【００５０】
そして、第１１のトランジスタ１１のコレクタは、第３のトランジスタ３のベースに接続される一方、第１２のトランジスタ１２のコレクタは、第３のトランジスタ３のベースに接続されたものとなっている。
さらに、第１１のトランジスタ１１のエミッタとグランドとの間に、第１の抵抗器３１が、第１２のトランジスタ１２のエミッタとグランドとの間に、第２の抵抗器３２が、それぞれ直列接続されて設けられたものとなっている。
【００５１】
かかる構成においては、第１０のトランジスタ１０（図２参照）を用いていないため、図１に示された第１の実施例、図２に示された第２の実施例に比してより低電源電圧での動作が可能となっている。
また、第２の実施例同様に、第１及び第２の抵抗器３１，３２の抵抗値のバランスによって第１２のトランジスタ１２のコレクタ電流ＩｃＱ１２を任意に調整可能となっている。
【００５２】
このようにコレクタ電流ＩｃＱ１２を調整することで、先の式６に示されたように出力ソース電流の最大値Ｉｏｕｔ(max)を任意に調整することができるものとなっている。
また、入力オフセット電圧の出力ソース電流依存性については、第１の実施例と同様である（図５参照）。
【産業上の利用可能性】
【００５３】
出力ソース電流の増大と共に入力オフセット電圧の改善が所望される演算増幅器に適用できる。
【符号の説明】
【００５４】
１０１…差動増幅回路
１０２…電流供給回路
１０３…プリドライバ回路
１０４…補償電流供給回路
１０５…アイドリング電流供給回路
１０６…プッシュプル出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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