(57)【要約】【課題】高い画素開口率と、更に広いＴＦＴ製造プロセスマージン、小さな周辺回路レイアウト面積、長い寿命、のいずれかを実現するアクティブマトリクス基板を提供する。【解決手段】基板上に、チャネル層と、ソース電極・ドレイン電極と、第１の絶縁層と、第１の電極と、を有し、第１の電極は第１の絶縁層を介してチャネル層と対向して設けられた画素薄膜トランジスタと、基板上に、チャネル層と、ソース電極・ドレイン電極と、第２の絶縁層と、第２の電極と、第３の絶縁層と、第３の電極と、を有し、第２の電極は第２の絶縁層を介してチャネル層と対向して設けられ、第３の電極は第３の絶縁層を介してチャネル層と対向して設けられた薄膜トランジスタと、を有することを特徴とするアクティブマトリクス基板。【選択図】図１
2012084572.tif 000002
【特許請求の範囲】
【請求項１】
基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有するアクティブマトリクス基板であって、
前記画素領域は画素薄膜トランジスタを有しており、
該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第１の絶縁層と、第１の電極と、を有し、
該第１の電極が該第１の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
前記周辺回路領域は薄膜トランジスタを有しており、
該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第２の絶縁層と、第２の電極と、第３の絶縁層と、第３の電極と、を有し、
該第２の電極が該第２の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
該第３の電極が該第３の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記第３の絶縁層の容量が、前記第２の絶縁層の容量の１０分の１以上であることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記アクティブマトリクス基板が、前記画素薄膜トランジスタのソース電極・ドレイン電極及び前記薄膜トランジスタのソース電極・ドレイン電極の上方に層間絶縁層を有し、
前記画素が、前記画素薄膜トランジスタのソース電極に電気的に接続された第４の電極と、該第４の電極と対向する第５の電極と、で構成される電圧保持容量を有し、
該第４の電極又は該第５の電極の少なくとも一方が該層間絶縁層の上方に配置され、
前記周辺回路領域の少なくとも一部の領域における該層間絶縁層が、前記画素領域の少なくとも一部における該層間絶縁層より薄いことを特徴とする請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
複数の前記薄膜トランジスタの第３の電極が互いに電気的に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載のアクティブマトリクス基板。
【請求項５】
複数の前記薄膜トランジスタの第３の電極が、前記第４の電極又は第５の電極のいずれかと同一の導電材料によって、互いに電気的に接続されることを特徴とする請求項３に記載のアクティブマトリクス基板。
【請求項６】
前記第３の電極が、前記第４の電極又は第５の電極のいずれかと同一の導電材料からなることを特徴とする請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記第３の電極が、前記薄膜トランジスタのソース電極又はドレイン電極と同一の導電材料からなることを特徴とする請求項５に記載のアクティブマトリクス基板。
【請求項８】
前記画素薄膜トランジスタのチャネル層と、前記薄膜トランジスタのチャネル層とが、ともにＩｎ，Ｇａ，Ｚｎのいずれかを主成分に含む酸化物半導体であることを特徴とする請求項１乃至７のいずれか１項に記載のアクティブマトリクス基板。
【請求項９】
基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有し、
前記画素領域は画素薄膜トランジスタを有しており、
該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第１の絶縁層と、第１の電極と、を有し、
該第１の電極が該第１の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
前記周辺回路領域は薄膜トランジスタを有しており、
該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第２の絶縁層と、第２の電極と、第３の絶縁層と、第３の電極と、を有し、
該第２の電極が該第２の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、
該第３の電極が該第３の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられているアクティブマトリクス基板の駆動方法であって、
該第３の電極に電圧を印加して、該薄膜トランジスタのチャネル抵抗を増加又は減少させることを特徴とするアクティブマトリクス基板の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺回路を一体形成するアクティブマトリクス基板及びその駆動方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を用いた表示装置において、低コスト化や高信頼性化のために、画素を駆動する回路（周辺回路）をアクティブマトリクス基板上に一体形成する要求が高まっている。例えば液晶ディスプレイ（ＬＣＤ）のアクティブマトリクス基板では、低温ポリシリコンＴＦＴ（ＬＴＰＳ−ＴＦＴ）を周辺回路とする構成が知られている。上記周辺回路はゲートドライバ・レベルシフタ・ＤＣ−ＤＣコンバータ・デマルチプレクサ等を含む。非特許文献１には水素化アモルファスシリコンＴＦＴ（ａ−Ｓｉ：Ｈ  ＴＦＴ）をシフトレジスタとする構成が開示されている。
【０００３】
ＴＦＴにはシングルゲート構造又はダブルゲート構造が用いられる。シングルゲートＴＦＴは、ドレイン電極−ソース電極間の抵抗（チャネル抵抗）を制御する電極をチャネル層に対して下方（基板側）又は上方（基板の反対側）のみに有する。ダブルゲートＴＦＴは、上記電極をチャネル層に対して下方及び上方の両側に有する。ａ−Ｓｉ：Ｈ  ＴＦＴにおいて、ＬＣＤの画素電極を利用してダブルゲート構造を形成することで、シングルゲート構造と比較して電流駆動力を高めることができる、或いはリーク電流を抑制できることが知られている。
【０００４】
また、近距離・遠距離均一性と電流駆動力を兼ね備える高性能なＴＦＴとして、チャネル層に酸化物半導体薄膜を使用した酸化物ＴＦＴが近年注目を集めている。酸化物ＴＦＴにおいてもシングルゲート構造のみならずダブルゲート構造を用いることができる。ダブルゲート酸化物ＴＦＴにおいては、バックゲート電位を制御することで、ＴＦＴチャネル抵抗を幅広い範囲で調整できることが知られている。非特許文献２にはバックゲート電位を制御することで、ゲート電極側での閾値電圧を制御できることが開示されており、特許文献１には電気特性の不良を抑制できるダブルゲート酸化物ＴＦＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７６８６５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｂ．−Ｓ．Ｂａｅ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃ．Ｄｅｖ．，５３（３），ｐｐ．４９４−４９８（２００６）．
【非特許文献２】Ｈ．Ｌｉｍ，ｅｔ  ａｌ．，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，  ｖｏｌ．９３（６），  ｐ．０６３５０５  （２００８）．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来、酸化物ＴＦＴによって周辺回路一体型アクティブマトリクス基板を構成する場合、設計及び製造工程管理の面から、アクティブマトリクス基板上の全てのＴＦＴをシングルゲート構造又はダブルゲート構造のいずれかに統一することが好ましいとされていた。
【０００８】
しかし、画素領域において特許文献１及び非特許文献２のダブルゲート構造のＴＦＴを導入すると、バックゲート電位を制御するための配線やコンタクトホールを画素領域に設ける必要が生じ、画素開口率が減少するという問題があった。
【０００９】
一方、周辺回路領域においてシングルゲート構造を導入すると以下（１）−（３）の問題があった。
【００１０】
（１）非特許文献１のシフトレジスタのチャネル抵抗の許容範囲は、ＴＦＴのドレインリーク電流（ゲート−ソース間電圧がゼロのときのドレイン−ソース間電流）が一定値以下であり、かつＴＦＴが十分な電流駆動力を有するような範囲である。この範囲であればＴＦＴを所望の周波数で正確に動作させることができる。しかし、シングルゲート酸化物ＴＦＴでは、製造プロセスパラメタのわずかな変動によりチャネル抵抗が変動し、上記範囲を越えることがある。即ち、ＴＦＴを正確に動作させるためのＴＦＴ製造プロセスマージンが狭い。
【００１１】
（２）ＬＴＰＳ−ＴＦＴによってアクティブマトリクス基板を構成する場合と比べて、酸化物ＴＦＴは電流駆動力が小さいため、周辺回路のレイアウト面積が増大する。
【００１２】
（３）ＴＦＴが劣化する（ゲート電圧を長期間印加することでチャネル抵抗が不可逆的に増加する）ため、周辺回路の寿命が短い。
【００１３】
そこで、本発明は、高い画素開口率を有し、更に（１）広いＴＦＴ製造プロセスマージン、（２）小さな周辺回路レイアウト面積、（３）周辺回路の長寿命化、のいずれかを兼ね備えるアクティブマトリクス基板及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明は、基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有するアクティブマトリクス基板であって、前記画素領域は画素薄膜トランジスタを有しており、該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第１の絶縁層と、第１の電極と、を有し、該第１の電極が該第１の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、前記周辺回路領域は薄膜トランジスタを有しており、該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第２の絶縁層と、第２の電極と、第３の絶縁層と、第３の電極と、を有し、該第２の電極が該第２の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、該第３の電極が該第３の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられていることを特徴とするアクティブマトリクス基板を提供するものである。
【００１５】
また、本発明は、基板上に画素が複数配置された画素領域と、該基板上に該画素を駆動する周辺回路が配置された周辺回路領域と、を有し、前記画素領域は画素薄膜トランジスタを有しており、該画素薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第１の絶縁層と、第１の電極と、を有し、該第１の電極が該第１の絶縁層により、該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、前記周辺回路領域は薄膜トランジスタを有しており、該薄膜トランジスタは、前記基板上に、半導体からなるチャネル層と、該チャネル層に接して設けられたソース電極・ドレイン電極と、第２の絶縁層と、第２の電極と、第３の絶縁層と、第３の電極と、を有し、該第２の電極が該第２の絶縁層により、該チャネル層の上方と下方のうちの一方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられ、該第３の電極が該第３の絶縁層により、該チャネル層の上方と下方のうちの他方の側で該チャネル層及び該ソース電極・ドレイン電極と隔てられ、かつ該チャネル層と対向して設けられているアクティブマトリクス基板の駆動方法であって、該第３の電極に電圧を印加して、該薄膜トランジスタのチャネル抵抗を増加又は減少させることを特徴とするアクティブマトリクス基板の駆動方法を提供するものである。
【発明の効果】
【００１６】
本発明によれば、高い画素開口率を維持しながら、製造プロセスマージンを拡大すること、又は周辺回路レイアウト面積を縮小すること、若しくは周辺回路の寿命を延長することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１のアクティブマトリクス基板の断面図である。
【図２】第３の電極によるチャネル抵抗変調の説明図である。
【図３】実施例１乃至６のアクティブマトリクス基板の平面図である。
【図４】実施例１及び３のシフトレジスタの回路図である。
【図５】実施例１の周辺回路ＴＦＴの電気特性である。
【図６】実施例２のシフトレジスタの回路図である。
【図７】実施例２の周辺回路ＴＦＴの電気特性である。
【図８】実施例３の周辺回路ＴＦＴの電気特性である。
【図９】実施例４のアクティブマトリクス基板の断面図である。
【図１０】実施例５のアクティブマトリクス基板の断面図である。
【図１１】実施例６のアクティブマトリクス基板の断面図である。
【発明を実施するための形態】
【００１８】
本発明は、基板上に画素がマトリクス状に複数配置された画素領域と、基板上に画素を駆動する周辺回路が配置された周辺回路領域とを有するアクティブマトリクス基板である。画素領域は画素薄膜トランジスタ（画素ＴＦＴ）を有し、周辺回路領域は薄膜トランジスタ（ＴＦＴ（周辺回路ＴＦＴともいう））を有する。
【００１９】
本発明の骨子は、画素領域の各画素に配置される画素ＴＦＴにシングルゲート構造を用い、周辺回路領域に配置される周辺回路ＴＦＴにダブルゲート構造を用いることである。
【００２０】
これにより、画素領域では配線やコンタクトホールの数が少なくなり、高い画素開口率を維持することができる。
【００２１】
周辺回路領域では例えば以下の方法でＴＦＴのチャネル抵抗を調節することができる。一つ目の方法は、ＴＦＴのドレインリーク電流や閾値電圧が所望の範囲に収まるようにチャネル抵抗を調節する方法である。これにより、ＴＦＴの製造プロセスパラメタの変動に起因するチャネル抵抗の変動を補償し、製造プロセスマージンを拡大することができる。二つ目の方法は、実効的な電流駆動力を大きくする、或いはＴＦＴの劣化を補償するようにチャネル抵抗を調節する方法である。これにより、周辺回路のレイアウト面積を縮小する、或いは周辺回路の寿命を延長することが可能となる。
【００２２】
図１は本発明のアクティブマトリクス基板の一例を示す断面図である。以下、本発明に用いられる要素について詳細に説明する。
【００２３】
（ＴＦＴ構造について）
画素ＴＦＴはシングルゲート構造であり、基板上に、半導体からなるチャネル層（半導体層）と、ソース電極・ドレイン電極と、第１の絶縁層と、ゲート電極として機能する第１の電極とを有している。ソース電極・ドレイン電極はチャネル層に接している。第１の電極は第１の絶縁層により、チャネル層及びソース電極・ドレイン電極と隔てられ（電気的に絶縁され）、かつチャネル層と対向して設けられている。第１の電極はチャネル層に対し下方にあっても上方にあっても良い。
【００２４】
また、画素ＴＦＴは遮光層を備えていても良い。特に遮光層をフローティング電位とする場合、画素領域に配線やコンタクトホールを設ける必要がなくなり、高い開口率を維持できるため、本発明の効果を損なわない。
【００２５】
周辺回路ＴＦＴはダブルゲート構造であり、半導体からなるチャネル層（半導体層）と、ソース電極・ドレイン電極と、第２の絶縁層と、ゲート電極として機能する第２の電極と、第３の絶縁層と、ゲート電極として機能する第３の電極とを有している。ソース電極・ドレイン電極はチャネル層に接している。
【００２６】
第２の電極は第２の絶縁層により、チャネル層の上方と下方のうちの一方の側でチャネル層及びソース電極・ドレイン電極と隔てられ（電気的に絶縁され）、かつチャネル層と対向して設けられている。第３の電極は第３の絶縁層により、チャネル層の上方と下方のうちの他方の側でチャネル層及びソース電極・ドレイン電極と隔てられ（電気的に絶縁され）、かつチャネル層と対向して設けられている。
【００２７】
第２の電極・第３の電極はチャネル層に対しどちらが下方にあっても良い。即ち、基板側から第２の電極―第２の絶縁層―チャネル層―第３の絶縁層―第３の電極の順に積層されていても良いし、基板側から第３の電極―第３の絶縁層―チャネル層―第２の絶縁層―第２の電極の順に積層されていても良い。第２の電極・第３の電極は構造上互いに区別できないことがあるが、本発明では周辺回路ＴＦＴのチャネル抵抗を主に制御する機能を有する電極が第２の電極であるとする。これに対し第３の電極は周辺回路ＴＦＴのチャネル抵抗を補助的に調整する。
【００２８】
ｎ型ＴＦＴを例にとり、図２を参照して第３の電極の機能を説明する。ソース電極及び第３の電極を接地し、ドレイン電極に正の一定電圧を印加して第２の電極の電圧を掃引しながらドレイン−ソース間電流を測定すると、ドレイン−ソース間電流は図２（ａ）の実線で示す電流となる。次に、第３の電極に負の電圧を印加して同様の測定を行うと、ドレイン−ソース間電流は図２（ａ）の破線で示す電流となるため、第３の電極を接地した場合と比べてチャネル抵抗を増加させることができる。この場合、第３の電極に印加する電圧の絶対値が大きいほどチャネル抵抗を増加させる効果が大きい。
【００２９】
一方、第３の電極に正の電圧を印加して同様の測定を行うと、ドレイン−ソース間電流は図２（ｂ）の破線で示す電流となるため、第３の電極を接地した場合と比べてチャネル抵抗を減少させることができる。この場合、第３の電極に印加する電圧が大きいほどチャネル抵抗を減少させる効果が大きい。
【００３０】
これらの駆動方法を適宜用いることで、閾値電圧やドレインリーク電流を調節することができるため、ＴＦＴ製造プロセスマージンを拡大することができる。また、複数の周辺回路ＴＦＴの第３の電極が互いに電気的に接続されている場合には、これらの第３の電極に電圧を印加することにより複数の周辺回路ＴＦＴのチャネル抵抗を同時に調整することができる点でより好ましい。ｐ型ＴＦＴの場合には各電圧の符号を変えれば上記の説明が成り立つ。
【００３１】
第３の電極による上記変調効果を十分に得るためには、第２の絶縁層の容量Ｃ2に対する第３の絶縁層の容量Ｃ3の比がある程度以上大きくなるように、各層の構成材料や膜厚を選択することが好ましい。例えばソース電極を接地した場合、第２の電極における閾値電圧Ｖ2thは、第３の電極に印加する電圧Ｖ3により下記のとおりに変調される。
Ｖ2th−Ｖ2th0＝−（Ｃ3／Ｃ2）Ｖ3  ・・・（ａ）
【００３２】
Ｖ2th0はＶ3＝０のときのＶ2thの値であり、真空の誘電率ε0、絶縁層の比誘電率εr、絶縁層の膜厚ｄを用いて各絶縁層の容量Ｃ＝ε0×εr／ｄと定義する。通常の表示装置に用いられるアクティブマトリクス基板では１０Ｖ程度の電源電圧が利用できるため、この電圧によって１Ｖの閾値電圧変調を得るためには（Ｃ3／Ｃ2）≧０．１でなければならない。外部からのノイズによる誤動作等が起こらない範囲であればＣ3／Ｃ2の値に上限はない。０．１より大きな値を用いることで、上記変調効果がより大きくなり好ましい。
【００３３】
Ｉｎ，Ｇａ，Ｚｎのいずれかを主成分に含む酸化物等のｎ型酸化物半導体を画素ＴＦＴのチャネル層及び周辺回路ＴＦＴのチャネル層に用いると、例えば第３の電極に大きな負の電圧を印加して半導体層を空乏化させても正孔の蓄積が起こらない。よって、チャネル層がａ−Ｓｉ：ＨやＬＴＰＳである場合と比較して上記（ａ）式が成立する電圧範囲が広い。即ち、ＴＦＴの閾値電圧又はチャネル抵抗を広い範囲にわたって調節することができ、より好ましい。
【００３４】
（層間絶縁層について）
層間絶縁層とは、ソース電極・ドレイン電極の上方に導電材料を形成する場合、ソース電極・ドレイン電極と導電材料とが他の電極と接触導通することを避けるために、ソース電極・ドレイン電極と導電材料との間に挿入される絶縁層である。ＳｉＯx、ＳｉＮx、ＳｉＯxＮy等の無機絶縁材料や、アクリルやポリイミド等の高分子絶縁材料、及びこれらの積層膜等を用いることができる。
【００３５】
（電圧保持容量について）
電圧保持容量とは、画素ＴＦＴのソース電極に接続された第４の電極と、外部電源に接続された第５の電極とで構成される静電容量である。第４の電極・第５の電極のうちの少なくとも一方は層間絶縁層の上方に配置されている。第４の電極・第５の電極は平行平板キャパシタのように絶縁体を挟んで互いに基板法線方向に対向配置させることができる。或いは、第４の電極・第５の電極はくし歯等の形状に形成し互いに略基板面内方向に対向配置させても良い。
【００３６】
前者の例は実施例１乃至５で後述するが、ＴＮ（Ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ）−ＬＣＤ、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）−ＬＣＤ、ＩＰＳ（Ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ）−ＬＣＤや反射型電子ペーパ等における蓄積容量である。後者の例は実施例６で後述するが、一部のＩＰＳ−ＬＣＤにおける画素電極と共通電極とが形成する画素容量である。この場合、両電極は基板に対して必ずしも同一面上になくても良い。
【００３７】
（周辺回路について）
周辺回路は画素ＴＦＴに電流や電圧を印加して画素を駆動するだけでなく、そのための制御信号を生成したり、電流又は電圧情報を保持したりする機能を有していても良い。具体的には、ゲートドライバ・シフトレジスタ・レベルシフタ・ＤＣ−ＤＣコンバータ・バッファ・デマルチプレクサ・メモリ等を備えることができる。
【実施例】
【００３８】
［実施例１］
図１（ａ）は本発明を適用できるＴＮ−ＬＣＤのアクティブマトリクス基板及びその対向基板（アクティブマトリクス基板と対向する基板）の断面図であり、図３は同アクティブマトリクス基板の平面図である。
【００３９】
アクティブマトリクス基板１は、複数の画素２０９が基板１００上に配置された画素領域２１０と、複数の画素２０９を駆動する周辺回路が基板１００上に配置された周辺回路領域３１０とを有する。画素領域２１０は画素ＴＦＴ２００を有し、周辺回路領域３１０は周辺回路ＴＦＴ３００・３００’を有する。画素２０９は電圧保持容量１０９を有する。画素２０９の一部はアクティブマトリクス基板１だけでなく対向基板１１０に形成されていても良く、本実施例では電圧保持容量１０９はアクティブマトリクス基板１に形成された第４の電極１０１と対向基板１１０に形成された第５の電極１１１とを含む。
【００４０】
アクティブマトリクス基板１の構造についてより詳細に説明する。図１（ｂ）は図１（ａ）のアクティブマトリクス基板１の周辺回路領域３１０と画素領域２１０の一部である画素２０９を抽出した部分図である。
【００４１】
基板１００上に第３の電極３０５・３０５’が配置されている。これらの上に絶縁層４０３を介してドレイン電極２０３・３０３・３０３’及びソース電極２０４・３０４・３０４’が配置されている。これらの上にソース電極・ドレイン電極に接して半導体からなるチャネル層２０１・３０１・３０１’が配置されている。これらの上に絶縁層４０２を介して第１の電極２０２、第２の電極３０２・３０２’が配置されている。これらの上方にソース電極２０４と電気的に接続された第４の電極１０１が、絶縁層４０１を介して配置されている。
【００４２】
第１の絶縁層２０８及び第２の絶縁層３０８・３０８’は絶縁層４０２からなり、第３の絶縁層３０９・３０９’は絶縁層４０３からなる。
【００４３】
本実施例では、画素ＴＦＴ２００及び周辺回路ＴＦＴ３００・３００’はいずれもトップゲート・ボトムコンタクト構造としたが、任意の構造のＴＦＴを用いることができる。即ち、第１の電極及び第２の電極がチャネル層の下方にあっても上方にあっても良いし、ソース電極・ドレイン電極がチャネル層に接する位置も問わない。具体的には、トップゲート構造・ボトムゲート構造のいずれを用いても良いし、またトップコンタクト構造・ボトムコンタクト構造・コプレーナ構造のいずれを用いても良い。
【００４４】
周辺回路ＴＦＴ３００・３００’は公知の周辺回路の一部である。本実施例では周辺回路が図４のシフトレジスタを含んでいる。但し、周辺回路に用いられるシフトレジスタは図４の回路に限定されるわけではない。図４の回路は非特許文献２に記載のシフトレジスタと類似の回路であるが、全てのＴＦＴが第２の電極及び第３の電極を有する点、及び全ての第３の電極が共通電位Ｖｂに接続されている点が非特許文献２に記載のシフトレジスタと異なる。図４の回路は相補クロックＣＬＫ１、ＣＬＫ２及びスタートパルスＶｓｔａｒｔの供給によって非特許文献２と同様の動作を行う。
【００４５】
図５は本実施例においてドレイン−ソース間に一定電圧（＋０．１Ｖ）を印加した場合の周辺回路ＴＦＴの伝達特性である。ドレイン−ソース間電流はチャネル幅／チャネル長比（Ｗ／Ｌ）によって規格化して示してある。図４の回路を電源電圧＋１２Ｖ・動作周波数６０Ｈｚで動作させるためには、周辺回路ＴＦＴのドレインリーク電流が２×１０-8Ａ・（Ｗ／Ｌ）-1以下でなければならない。また、図４のキャパシタの容量を１４．４ｐＦから０．５ｐＦに小さくしてレイアウト面積を削減するためには、ドレインリーク電流を８×１０-9Ａ・（Ｗ／Ｌ）-1程度以下とすることが好ましい。
【００４６】
ＴＦＴ製造プロセスの変動によって周辺回路ＴＦＴのチャネル抵抗が低下すると、周辺回路ＴＦＴのドレインリーク電流が上記の許容値を越えてしまうことがある。例えば第３の電極を接地した状態での周辺回路ＴＦＴの伝達特性が図５の実線になったとすると、ドレインリーク電流は３×１０-8Ａ・（Ｗ／Ｌ）-1となり図４の回路は正常に動作しない。
【００４７】
周辺回路ＴＦＴのチャネル抵抗は、第３の電極の電位を減少させていくと単調に増加していく。このため、第３の電極−ソース間に−１．７Ｖの電圧を印加すると周辺回路ＴＦＴの伝達特性は図５の点線となりドレインリーク電流が２×１０-8Ａ・（Ｗ／Ｌ）-1となる。これは図４の回路はＶｂ＝−１．７（Ｖ）とすれば正常に動作することを意味する。
【００４８】
更に第３の電極−ソース間に−５．７Ｖの電圧を印加すると、周辺回路ＴＦＴの伝達特性は図５の破線となりドレインリーク電流は８×１０-9Ａ・（Ｗ／Ｌ）-1以下となる。即ち、図４の回路においてＶｂ＝−５．７（Ｖ）とすれば、図４の回路のキャパシタ容量を小さくすることができる。
【００４９】
第３の電極−ソース間に−５．７Ｖよりも負の電圧を印加することで、ドレインリーク電流を更に小さくすることができる。但し、第３の電極−ソース間に−５３Ｖの電圧を印加すると、周辺回路ＴＦＴの伝達特性は図５の一点鎖線となる。図４の回路においてＶｂ＝−５３Ｖとすると、オン状態（例えば第２の電極−ソース間電圧＝＋１２（Ｖ）の状態）における電流駆動力が不足し、回路が正常に動作しない。
【００５０】
以上より、図４の回路が正常に動作するのは−５３（Ｖ）＜Ｖｂ≦−１．７（Ｖ）の範囲であり、第３の電極−ソース間にこの範囲で電圧を印加して周辺回路ＴＦＴのチャネル抵抗を増加させることにより本発明の効果が得られる。
【００５１】
上記と類似の議論は、図４以外の任意の周辺回路についても成立する。この場合、周辺回路が正常に動作する第３の電極の電圧範囲は、（１）周辺回路ＴＦＴのドレインリーク電流の許容値及びオン状態電流駆動力の許容値、（２）周辺回路ＴＦＴの伝達特性、（３）上記（ａ）式における係数（Ｃ3／Ｃ2）に依存して変化する。
【００５２】
本実施例により、下記比較例１よりも高い画素開口率を維持しながら、ＴＦＴ製造プロセスマージンを拡大することができる。
【００５３】
［比較例１］
本比較例は実施例１において、周辺回路ＴＦＴ３００における第３の電極３０５に相当する電極が画素ＴＦＴ２００にも備わっている構成とする。この電極の電位を制御するためには、この電極を（１）画素領域を横切って延在する電源配線（図１に不図示）、（２）画素ＴＦＴのドレイン電極２０３又はソース電極２０４、のいずれかと接続する必要がある。（１）の場合、画素領域に配線が増加することになり、画素開口率が低下する。（２）の場合、画素領域にコンタクトホールを設けなければならず、やはり画素開口率が低下する。従って、実施例１は本比較例よりも画素開口率が大きい。
【００５４】
［実施例２］
本実施例は実施例１を変形した例である。実施例１との一つ目の違いは第３の電極−ソース間に印加する電圧が実施例１と逆符号であることである。この場合、第３の電極を接地したときと比較して実効的な電流駆動力が大きくなる。実施例１との二つ目の違いは周辺回路が図４のシフトレジスタではなく図６のシフトレジスタを含むことである。図６のシフトレジスタは図４のシフトレジスタに対して全てのＴＦＴのチャネル幅が半分になっている。
【００５５】
図７は本実施例においてドレイン−ソース間に一定電圧（＋０．１Ｖ）を印加した場合の周辺回路ＴＦＴの伝達特性である。図７の実線は図６の回路におけるＴＦＴをＷ／Ｌ＝５（μｍ）／５（μｍ）とし、第３の電極を接地して測定した伝達特性である。ＴＦＴ製造プロセス条件が実施例１とは異なるため、Ｖｂ＝０（Ｖ）でも図６の回路が正常に動作する。
【００５６】
この状態において第３の電極−ソース間に正の電圧を印加することで、周辺回路ＴＦＴの実効的な電流駆動力を大きくし、図４の回路と同等のドレイン−ソース電流を得ることができる。例えば第３の電極−ソース間に＋２０Ｖの電圧を印加することで、周辺回路ＴＦＴの伝達特性は図７の点線となる。
【００５７】
比較のために、Ｗ／Ｌ＝１０（μｍ）／５（μｍ）のＴＦＴにおいて第３の電極を接地して測定した伝達特性を図７の破線で示す。第２の電極−ソース間電圧＝＋１２Ｖのときの両者のチャネル抵抗が等しいことが分かる。即ち、図６の回路においてＶｂ＝＋２０（Ｖ）とすることで、全てのＴＦＴのレイアウト面積を図４の回路のほぼ１／２倍としながら、図４の回路と同等の回路動作を実現できる。また、Ｖｂに印加する電圧を調節することで、レイアウト面積を所望の程度だけ縮小することができる。
【００５８】
本実施例においては、Ｖｂ＞０（Ｖ）かつ周辺回路が正常に動作する範囲であればいかなるＶｂの値においても本発明の効果を得ることができる。ＴＦＴの電気的安定性及びチャネル抵抗制御の容易性を考慮すると、第３の絶縁層−チャネル層界面に伝導チャネルが生成しない範囲にＶｂの値を限定することが好ましい。
【００５９】
本実施例により、高い画素開口率を維持しながら、周辺回路のレイアウト面積を縮小することができる。
【００６０】
［実施例３］
本実施例は実施例１を変形した例である。実施例２と同様、第３の電極−ソース間に印加する電圧が実施例１と逆符号である。周辺回路は実施例１と同様、図４のシフトレジスタを含んでいる。
【００６１】
図８は本実施例においてドレイン−ソース間に一定電圧（＋０．１Ｖ）を印加した場合の周辺回路ＴＦＴの伝達特性である。図８の実線は図４の回路作製直後の周辺回路ＴＦＴにおいて、第３の電極を接地して測定した伝達特性である。ＴＦＴ製造プロセス条件が実施例１とは異なるため、回路作製直後においては、Ｖｂ＝０（Ｖ）でも図４の回路が正常に動作する。
【００６２】
図４の回路を長期間にわたり動作させると、周辺回路ＴＦＴが劣化し、その伝達特性が図８の点線になる。このとき、オン状態における電流駆動力が不足しているため図４の回路は正常に動作しない。即ち、Ｖｂ＝０（Ｖ）とした場合、図４の回路は寿命を迎えている。
【００６３】
この状態においてＶｂ＞０（Ｖ）とすることで、周辺回路ＴＦＴの劣化を補償し、図４の回路は再び正常に動作するようになる。例えばＶｂ＝＋４０（Ｖ）とすることで、周辺回路ＴＦＴの伝達特性を図８の破線の伝達特性にまで回復させることができ、図４の回路の寿命を延長することができる。周辺回路ＴＦＴの劣化の程度が上記と異なっていても、上記と同様にＶｂの電位を適宜調節することで、周辺回路ＴＦＴの劣化を所望の程度だけ補償することができる。Ｖｂの適切な範囲については実施例２と同様である。
【００６４】
本実施例により、高い画素開口率を維持しながら、周辺回路の寿命を延長することができる。
【００６５】
［実施例４］
図９（ａ）は本発明を適用できるＩＰＳ−ＬＣＤのアクティブマトリクス基板及びその対向基板（アクティブマトリクス基板と対向する基板）の断面図であり、図２は同アクティブマトリクス基板の平面図である。アクティブマトリクス基板１は、複数の画素２０９が基板１００上に配置された画素領域２１０と、複数の画素２０９を駆動する周辺回路が基板１００上に配置された周辺回路領域３１０とを有する。画素領域２１０は画素ＴＦＴ２００を有し、周辺回路領域３１０は周辺回路ＴＦＴ３００・３００’を有する。画素２０９は電圧保持容量１０９を有する。
【００６６】
アクティブマトリクス基板１の構造についてより詳細に説明する。図９（ｂ）は図９（ａ）のアクティブマトリクス基板１の周辺回路領域３１０と画素領域２１０の一部である画素２０９を抽出した部分図である。
【００６７】
基板１００上に第１の電極２０２及び第２の電極３０２・３０２’が配置されている。これらの上に絶縁層４０３を介して半導体からなるチャネル層２０１・３０１・３０１’が配置されている。これらのチャネル層はＩｎ・Ｇａ・Ｚｎを主成分に含む酸化物半導体により形成されている。これらの上にチャネル層２０１・３０１・３０１’と電気的にそれぞれ接続されたドレイン電極２０３・３０３・３０３’及びソース電極２０４・３０４・３０４’が、絶縁層４０２を介して配置されている。
【００６８】
チャネル層２０１の上方には絶縁層４０１が配置され、更にその上の少なくとも一部の領域に平坦化層４００が配置されている。平坦化層４００の上に第５の電極１１１が配置されている。その上にソース電極２０４と電気的に接続された第４の電極１０１が、絶縁層４０４を介して配置されている。
【００６９】
電圧保持容量１０９は第４の電極１０１と第５の電極１１１とが基板法線方向に対向して構成される平行平板キャパシタである。一方、チャネル層３０１・３０１’の上方には絶縁層４０１を介して第３の電極３０５・３０５’が配置されている。チャネル層３０１・３０１’と、第３の電極３０５・３０５’が対向する部分には平坦化層４００がない。
【００７０】
第３の電極３０５・３０５’は互いに一体形成されているため電気的にも互いに接続されている。これらは第５の電極１１１と同一の導電材料で形成され、電圧印加手段となる不図示の電源に接続されている。第１の絶縁層２０８及び第２の絶縁層３０８・３０８’は絶縁層４０３からなる。第３の絶縁層３０９・３０９’は絶縁層４０２及び絶縁層４０１の積層膜からなる。また、平坦化層４００と絶縁層４０１を併せて層間絶縁層４１０と定義する。
【００７１】
本実施例では、画素ＴＦＴ２００及び周辺回路ＴＦＴ３００・３００’はいずれもボトムゲート・コプレーナ構造としたが、第１の電極及び第２の電極がチャネル層に対して下方にある任意の構造のＴＦＴを用いることができる。
【００７２】
画素領域２１０における層間絶縁層４１０の厚さは、下地の凹凸を十分に吸収する厚さが必要である。厚さは不均一でも良いが、画素ＴＦＴのチャネル層２０１上方における厚さを代表値とする。
【００７３】
周辺回路領域３１０の少なくとも一部の領域、特に第３の絶縁層３０９・３０９’と周辺回路ＴＦＴのチャネル層３０１・３０１’とが対向する領域における層間絶縁層４１０の厚さが、その画素領域２１０における厚さよりも薄ければ、本発明の効果が得られる。このため、本実施例のように層間絶縁層４１０の一部である平坦化層４００を画素領域２１０のみに形成されるようパターニングすることが好ましい。或いは、周辺回路領域３１０の一部において平坦化層４００を初めから形成しないことも好ましい。
【００７４】
以上は、平坦化層４００を感光性ポリイミド等の高分子材料で構成することにより実現できる。本実施例では、平坦化層４００の膜厚を２．５μｍ、容量をＣ＝１．２（ｎＦ・ｃｍ-2）とする。
【００７５】
絶縁層４０１・４０２・４０３としては、ＰＥＣＶＤ法で形成したＳｉＯx・ＳｉＮx・ＳｉＯxＮy等の無機薄膜や、これらの積層膜を選択することができる。ここで、絶縁層４０３の膜厚を２００ｎｍ、絶縁層４０２及び絶縁層４０１の積層膜の膜厚を合計９００ｎｍ程度とする。第１の絶縁層２０８及び第２の絶縁層３０８・３０８’の容量はＣ1＝Ｃ2＝１８．６（ｎＦ・ｃｍ-2）とし、第３の絶縁層３０９・３０９’の容量はＣ3＝４．３（ｎＦ・ｃｍ-2）とする。このとき第２の絶縁層の容量に対する第３の絶縁層の容量の比は、Ｃ3／Ｃ2＝０．２３である。
【００７６】
本実施例では、実施例１により得られる効果に加え、更に下記の効果が得られる。
【００７７】
ア）第３の絶縁層の容量が第２の絶縁層の容量の１０分の１以上であるため、第３の電極電圧による周辺回路ＴＦＴのチャネル抵抗変調の効果が十分に得られる。
【００７８】
イ）周辺回路領域の少なくとも一部の領域における層間絶縁層が、画素領域の少なくとも一部における層間絶縁層より薄い。よって、第３の絶縁層の容量を大きくすることが容易である。
【００７９】
ウ）複数の周辺回路ＴＦＴの第３の電極が互いに電気的に接続されており、第３の電極に電圧を印加する手段を有するため、実施例１乃至３に記載した電圧印加方法等により複数の周辺回路ＴＦＴのチャネル抵抗を同時に調整することができる。
【００８０】
エ）上記電気的接続が、電圧保持容量を構成する電極と同一の導電材料によって行われているため、電気的接続と電圧保持容量の電極とを個別の材料で形成する場合と比べて製造プロセスステップ数を削減することができる。
【００８１】
オ）複数の周辺回路ＴＦＴの第３の電極が、電圧保持容量を構成する電極と同一の導電材料からなるため、製造プロセスステップ数を更に削減することができる。
【００８２】
カ）画素ＴＦＴ及び周辺回路ＴＦＴの各チャネル層が、ともにＩｎ・Ｇａ・Ｚｎを主成分に含む酸化物半導体であるため、周辺回路ＴＦＴのチャネル抵抗を広い範囲にわたって調節することができる。
【００８３】
［比較例２］
本比較例は実施例４において、平坦化層４００が、画素領域２１０での厚さと等しい厚さで第３の電極３０５・３０５’の下部にまで延在している構成とする。第３の電極３０５・３０５’とチャネル層３０１・３０１’との対向間隔が、平坦化層４００の厚さだけ増加する。第３の絶縁層の容量は
Ｃ3＝（４．３×１．２）／（４．３＋１．２）＝０．９４（ｎＦ・ｃｍ-2）
となり、第２の絶縁層の容量に対する第３の絶縁層の容量の比はＣ3／Ｃ2＝０．０５０となる。従って、第３の電極電圧による周辺回路ＴＦＴのチャネル抵抗変調の効果が十分に得られない。
【００８４】
［実施例５］
本実施例は実施例４を更に改良した例である。図１０は、図９（ｂ）に対応する本実施例の断面図である。
【００８５】
実施例４との違いは下記のとおりである。第３の電極３０５・３０５’は、ソース電極３０４・３０４’又はドレイン電極３０３・３０３’と同一の材料で構成される。また、第３の電極３０５・３０５’が、絶縁層４０１に設けたコンタクトホールを介し、第５の電極１１１と同一の材料からなる配線層１１２によって互いに電気的に接続されている。よって、この部分の層間絶縁層４１０の厚さはゼロとみなせ、第３の絶縁層３０９・３０９’は絶縁層４０２のみからなる。なお、実施例４と同様、第３の電極３０５・３０５’はともに不図示の電源に接続されている。
【００８６】
ここで、絶縁層４０２をＳｉＯx及びＳｉＯxＮy膜の積層膜（膜厚合計６００ｎｍ）とし、第３の絶縁層の容量をＣ3＝６．４（ｎＦ・ｃｍ-2）であるとする。第２の絶縁層の容量に対する前記第３の絶縁層の容量の比は、Ｃ3／Ｃ2＝０．３４である。
【００８７】
第３の電極３０５・３０５’とチャネル層３０１・３０１’との対向間隔が実施例４よりも小さいため、第２の絶縁層の容量に対する第３の絶縁層の容量の比が実施例４よりも更に大きくなる。よって、第３の電極の電圧による周辺回路ＴＦＴのチャネル抵抗変調の効果が大きくなる。
【００８８】
［実施例６］
本実施例は実施例４を変形した例である。図１１は、図９（ａ）に対応する本実施例の断面図であり、不図示の画素領域２１０に含まれる１つの画素２０９のみを示している。
【００８９】
実施例４との違いは下記のとおりである。画素ＴＦＴ２００及び周辺回路ＴＦＴ３００・３００’が、ボトムゲート・トップコンタクト構造であり、実施例４での絶縁層４０２に相当する絶縁層を有していない。第４の電極１０１は平坦化層４００の上に配置される一方、第５の電極１１１は平坦化層４００よりも下方の任意の高さに配置され、本実施例では基板１００上に配置されている。第４の電極１０１及び第５の電極１１１はくし歯状やスリット状等にパターニングされており、これらが略基板面内方向に対向して電圧保持容量１０９を構成する。
【００９０】
第４の電極１０１又は第５の電極１１１のうち少なくとも一方の面積を基板面内方向に拡張することもできる。この場合の電圧保持容量１０９は、実施例１乃至５と同様、基板法線方向に対向して構成される平行平板キャパシタとなる。
【００９１】
第３の電極３０５・３０５’は互いに一体形成されているため電気的にも互いに接続されている。また、第３の電極３０５・３０５’を、第５の電極１１１ではなく第４の電極１０１と同時に形成しているため、実施例４と同等の効果が得られる。
【符号の説明】
【００９２】
１：アクティブマトリクス基板、１００：基板、１０１：第４の電極、１０９：電圧保持容量、１１１：第５の電極、２００：画素ＴＦＴ、２０１、３０１、３０１’：チャネル層、２０２：第１の電極、２０３、３０３、３０３’：ドレイン電極、２０４、３０４、３０４’：ソース電極、２０８：第１の絶縁層、２０９：画素、２１０：画素領域、３００、３００’：周辺回路ＴＦＴ、３０２、３０２’：第２の電極、３０５、３０５’：第３の電極、３０８、３０８’：第２の絶縁層、３０９、３０９’：第３の絶縁層、３１０：周辺回路領域、４１０：層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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