(57)【要約】【課題】本発明は、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。【解決手段】アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝の側面を洗浄することで、下部電極及びエッチングマスクの母材となる下部電極形成用金属膜を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝の側面に付着したポリマーを除去し、次いで、エッチングマスク形成用溝に、下部電極形成用金属膜を成膜することでエッチングマスクを形成し、その後、湿式エッチングにより、エッチングマスクをマスクとして、メモリセル領域に形成された第４の層間絶縁膜を選択的に除去する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域及び周辺回路領域に素子層を形成する工程と、
前記素子層の上面を覆うエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上面を覆うように、該エッチングストッパ膜よりもエッチング速度の速い層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を覆うように、該層間絶縁膜よりもエッチング速度の遅い絶縁膜を形成する工程と、
異方性ドライエッチングにより、前記層間絶縁膜及び前記絶縁膜をエッチングすることで、前記メモリセル領域に、底面が前記エッチングストッパ膜に到達するシリンダ孔を複数形成すると共に、前記周辺回路領域のうち、前記メモリセル領域の近傍に位置する部分に、底面が前記エッチングストッパ膜に到達し、かつ前記メモリセル領域に形成された前記層間絶縁膜を囲むエッチングマスク形成用溝を形成する工程と、
アンモニア水を用いた湿式エッチングにより、少なくとも前記エッチングマスク形成用溝の側面を洗浄する工程と、
前記アンモニア水を用いた洗浄後に、複数の前記シリンダ孔の側面を含む内面、及び前記エッチングマスク形成用溝の内面に、前記シリンダ孔及び前記エッチングマスク形成用溝を埋め込まない厚さとされた下部電極形成用金属膜を成膜することで、複数の前記シリンダ孔にキャパシタとなる下部電極を形成すると共に、前記エッチングマスク形成用溝にエッチングマスクを形成する工程と、
前記絶縁膜をパターニングすることで、前記メモリセル領域に形成された前記層間絶縁膜の上面を露出する開口部を有し、かつ複数の前記下部電極を連結するサポート膜を形成する工程と、
前記開口部を介してエッチング液を供給する湿式エッチングにより、前記メモリセル領域に形成された前記層間絶縁膜を選択的に除去することで、複数の前記下部電極の外壁面を露出するキャパシタ形成用空間を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記アンモニア水のアンモニア濃度は、０．１〜５．０重量％であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記アンモニア水を用いた洗浄工程では、前記アンモニア水により、前記シリンダ孔の側面を洗浄することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
複数の前記シリンダ孔及び前記エッチングマスク形成用溝を形成する工程と前記アンモニア水を用いた洗浄工程との間に、プラズマアッシングを行なう工程を含むことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記エッチングストッパ膜を形成する前に、前記メモリセル領域及び前記周辺回路領域に形成された前記素子層の上面にパッド形成用金属膜を成膜し、該パッド形成用金属膜をパターニングすることで、前記キャパシタの形成領域に対応する前記素子層の上面に、前記パッド形成用金属膜よりなり、かつ前記下部電極の下端よりも幅広形状とされた容量コンタクトパッドを形成すると共に、前記エッチングマスクの形成領域に対応する前記素子層の上面に、前記パッド形成用金属膜よりなるエッチングマスク用パッドを形成する工程を有し、
前記シリンダ孔は、該シリンダ孔の底面が前記容量コンタクトパッドの上面を露出するように形成し、前記エッチングマスク形成用溝は、該エッチングマスク形成用溝の底面が前記エッチングマスク用パッドの上面を露出するように形成することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記アンモニア水を用いた洗浄工程と前記下部電極形成用金属膜を形成する工程との間に、前記容量コンタクトパッド及び前記エッチングマスク用パッドをエッチングしない薬液を用いて、複数の前記シリンダ孔の側面、及び前記エッチングマスク形成用溝の側面を洗浄することを特徴とする請求項５項記載の半導体装置の製造方法。
【請求項７】
前記薬液は、ＤＨＦ溶液であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜として酸化シリコン膜を形成し、
前記エッチングストッパ膜及び前記絶縁膜として窒化シリコン膜を形成することを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
複数の前記下部電極の外壁面を露出させた後、複数の前記下部電極の内面及び外壁面、前記キャパシタ形成用空間に露出された前記エッチングマスクの外壁面、及び前記エッチングマスクの内面を覆うように、前記キャパシタとなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うと共に、複数の前記下部電極の内部、前記エッチングマスクの内部、及び前記キャパシタ形成用空間を埋め込むように、前記キャパシタとなる上部電極を形成する工程と、
を含むことを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記素子層を形成する工程は、前記メモリセル領域に位置する前記半導体基板に選択用トランジスタを形成する工程と、前記選択用トランジスタの第１の不純物拡散領域と電気的に接続され、かつ上面が前記素子層の上面から露出された容量コンタクトプラグを形成する工程と、を含み、
前記容量コンタクトパッドは、前記容量コンタクトプラグの上面と接触するように形成することを特徴とする請求項５ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記選択用トランジスタを形成する工程は、第１の方向に延在し、ゲート絶縁膜を介して、一部が前記半導体基板に埋め込まれたゲート電極を形成する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記素子層を形成する工程は、前記選択用トランジスタの第２の不純物拡散領域と電気的に接続され、かつ前記第１の方向と交差する第２の方向に延在するビット線を形成する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置のうちの１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、メモリセルを構成するキャパシタ素子において十分な静電容量を確保するために、キャパシタ素子を立体形状に形成することが一般に行われている。
【０００３】
具体的には、例えば、キャパシタ素子を構成する下部電極の形状をクラウン型（王冠型）とし、下部電極の内壁面及び外壁面をキャパシタ素子として利用することで表面積を拡大することが可能となる（例えば、特許文献１，２参照。）。
【０００４】
また、下部電極の外壁面を露出させるためには、ＤＲＡＭの製造工程において、湿式エッチングにより、メモリセル領域に形成され、かつ複数の下部電極が形成された層間絶縁膜を選択的に除去することで、キャパシタ形成用空間（キャパシタとなる容量絶縁膜及び上部電極を形成するための空間）を形成することが行なわれている。
【０００５】
このとき、上記エッチングを行なう前に、メモリセル領域に形成された層間絶縁膜を囲むエッチングマスクを形成し、該エッチングマスクにより、周辺回路領域に形成された層間絶縁膜がエッチングされることを防止する。
【０００６】
具体的には、上記エッチングマスクは、メモリセル領域の近傍に位置する周辺回路領域に形成された層間絶縁膜に溝を形成し、下部電極を形成する際に、該溝の内面を下部電極形成用金属膜（下部電極の母材となる金属膜）で覆うことで形成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００８−１９３０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、本発明者は、上記説明した従来の半導体装置（ＤＲＡＭ）の製造方法では以下のような問題点があることを見出した。
図２２及び図２３は、従来の半導体装置の製造方法の問題点を説明するための製造工程を示す断面図である。
【０００９】
図２２及び図２３を参照して、従来の半導体装置（ＤＲＡＭ）の製造方法の問題点について説明する。
図２２に示す工程では、第１の層間絶縁膜２０１上に導体２０２を形成し、次いで、エッチングストッパ膜２０３と、第２の層間絶縁膜２０４と、サポート膜２１５の母材となり、第２の層間絶縁膜２０４よりもエッチング速度の遅い絶縁膜２０５と、を順次積層形成する。
【００１０】
次いで、異方性ドライエッチングにより、第２の層間絶縁膜２０４及び絶縁膜２０５をエッチングすることで、導体２０２の上面２０２ａを露出し、かつメモリセル領域に形成された第２の層間絶縁膜２０４を囲む溝２０７を形成すると共に、メモリセル領域に複数のシリンダ孔（図示せず）を形成する。このとき、溝２０７の側面２０７ａに突起状のポリマー２０９が残存してしまう。
【００１１】
次いで、溝２０７の側面２０７ａにポリマー２０９が残存した状態で、複数のシリンダ孔（図示せず）の内面、及び溝２０７の内面を覆うように、下部電極形成用金属膜２１１を成膜することで、複数のシリンダ孔に下部電極（図示せず）を形成すると共に、溝２０７内にエッチングマスク２１２を形成する。
このとき、溝２０７の側面２０７ａには突起状のポリマー２０９が残存しているため、ポリマー２０９によって生じた段差により、下部電極形成用金属膜２１１のカバレッジが低下して、膜厚の薄い部分２１１Ａが生じてしまう。
【００１２】
ＤＲＡＭの微細化に伴って（言い換えれば、キャパシタのサイズ（占有面積）を縮小化して）、下部電極の厚さを薄く形成した場合、膜厚の薄い部分２１１Ａにはピンホール２１３が形成される。
次いで、複数のシリンダ孔（図示せず）及びエッチングマスク２１２の内部を、エッチングストッパ膜２０３及び絶縁膜２０５よりもエッチング速度の速い絶縁膜２１６で埋め込む。次いで、絶縁膜２０５をパターニングすることで、複数のシリンダ孔（図示せず）を連結し、かつ第２の層間絶縁膜２０４の上面を露出する開口部２１５Ａを有したサポート膜２１５を形成する。
【００１３】
次いで、図２３に示す工程では、でフッ化水素酸を含有したエッチング液を用いた湿式エッチングにより、図２２に示すメモリセル領域に形成された第２の層間絶縁膜２０４、及び絶縁膜２１６を除去する。これにより、キャパシタ形成用領域２１７が形成されると共に、複数の下部電極（図示せず）の内面が露出される。
【００１４】
このとき、先に説明したように、膜厚の薄い部分２１１Ａにはピンホール２１３が形成されているため、ピンホール２１３を介して、周辺回路領域に形成された第２の層間絶縁膜２０４側にエッチング液が流入する。これにより、周辺回路領域に形成された第２の層間絶縁膜２０４がエッチングされ、空洞２１９が形成されてしまう。
【００１５】
このように、周辺回路領域に配置された第２の層間絶縁膜２０４に空洞２１９が形成されると、後の工程において、周辺回路領域に第２の層間絶縁膜２０４を貫通するコンタクトプラグ（図示せず）を形成した際、空洞２１９を介して、隣接するコンタクトプラグ間が短絡するため、半導体装置（ＤＲＡＭ）の歩留まりが低下してしまうという問題があるということを見出した。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、半導体基板のメモリセル領域及び周辺回路領域に素子層を形成する工程と、前記素子層の上面を覆うエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜の上面を覆うように、該エッチングストッパ膜よりもエッチング速度の速い層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を覆うように、該層間絶縁膜よりもエッチング速度の遅い絶縁膜を形成する工程と、異方性ドライエッチングにより、前記層間絶縁膜及び前記絶縁膜をエッチングすることで、前記メモリセル領域に、底面が前記エッチングストッパ膜に到達するシリンダ孔を複数形成すると共に、前記周辺回路領域のうち、前記メモリセル領域の近傍に位置する部分に、底面が前記エッチングストッパ膜に到達し、かつ前記メモリセル領域に形成された前記層間絶縁膜を囲むエッチングマスク形成用溝を形成する工程と、アンモニア水を用いた湿式エッチングにより、少なくとも前記エッチングマスク形成用溝の側面を洗浄する工程と、前記アンモニア水を用いた洗浄後に、複数の前記シリンダ孔の側面を含む内面、及び前記エッチングマスク形成用溝の内面に、前記シリンダ孔及び前記エッチングマスク形成用溝を埋め込まない厚さとされた下部電極形成用金属膜を成膜することで、複数の前記シリンダ孔にキャパシタとなる下部電極を形成すると共に、前記エッチングマスク形成用溝にエッチングマスクを形成する工程と、前記絶縁膜をパターニングすることで、前記メモリセル領域に形成された前記層間絶縁膜の上面を露出する開口部を有し、かつ複数の前記下部電極を連結するサポート膜を形成する工程と、前記開口部を介してエッチング液を供給する湿式エッチングにより、前記メモリセル領域に形成された前記層間絶縁膜を選択的に除去することで、複数の前記下部電極の外壁面を露出するキャパシタ形成用空間を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝の側面を洗浄することで、下部電極及びエッチングマスクの母材となる下部電極形成用金属膜を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝の側面に付着したポリマーを除去することが可能となる。
【００１８】
これにより、半導体装置の微細化により、下部電極形成用金属膜の厚さを薄くした場合でも、エッチングマスク形成用溝の側面にカバレッジを悪化させることなく、下部電極形成用金属膜を成膜することが可能となる。つまり、エッチングマスク形成用溝の側面に成膜された下部電極形成用金属膜に、ポリマーに起因するピンホールが形成されることがなくなる。
【００１９】
よって、エッチング液により、メモリセル領域に形成された層間絶縁膜を選択的に除去する際（複数の下部電極の外壁面を露出するキャパシタ形成用空間を形成する際）、エッチングマスクにより、周辺回路領域に形成された層間絶縁膜にエッチング液が浸透することを防止可能となるので、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態に係る半導体装置の概略を模式的に示す平面図である。
【図２】図１に示す領域Ｃで囲まれた部分の半導体装置の概略を模式的に示す平面図である。
【図３Ａ】本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図４】図２に示すメモリセル部を構成するメモリセルの概略を模式的に示す平面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、図５に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、図５に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図１９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１５）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図１９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１５）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図２０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１６）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図２０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１６）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図２１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１７）であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
【図２１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１７）であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
【図２２】従来の半導体装置の製造方法の問題点を説明するための製造工程を示す断面図（その１）である。
【図２３】従来の半導体装置の製造方法の問題点を説明するための製造工程を示す断面図（その２）である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２２】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の概略を模式的に示す平面図である。なお、図１では、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を図示する。
【００２３】
図１を参照するに、本実施の形態の半導体装置１０は、複数のメモリセル領域Ａと、複数のメモリセル領域Ａを囲む周辺回路領域Ｂと、複数のメモリセル領域Ａに形成されたメモリセル部１１と、周辺回路領域Ｂに形成され、メモリセル部１１を囲む周辺回路部１２と、を有する。
【００２４】
周辺回路部１２は、センスアンプ回路（図示せず）、ワード線（後述する図３Ａに示すゲート電極４６を含む）の駆動回路（図示せず）、及び外部と信号のやりとりを行なう入出力回路（図示せず）等を有する。
なお、図１に示すメモリセル部１１の配置は、一例であり、メモリセル部１１の数や、メモリセル部１１が配置される位置等については図１に示すレイアウトに限定されない。
また、図１に示す領域Ｃは、１つのメモリセル部１１と、その周囲に配置された周辺回路部１２の一部と、を囲む領域である。
【００２５】
図２は、図１に示す領域Ｃで囲まれた部分の半導体装置の概略を模式的に示す平面図である。図２において、Ｙ方向は、後述する図３Ａに示すゲート電極４６の延在方向（Ｘ方向と交差する方向）を示している。また、図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。また、図２では、本実施の形態の半導体装置１０の構成要素の一部（具体的には、サポート膜１５、エッチングマスク１６、下部電極１８、容量コンタクトパッド２８、及びエッチングマスク用パッド２９）のみを図示する。
【００２６】
始めに、図２を参照して、本実施の形態の半導体装置１０の構成要素のうち、サポート膜１５の形状、及びサポート膜１５とエッチングマスク１６との位置関係について説明する。なお、サポート膜１５、及びエッチングマスク１６の具体的な構成については、図３Ａ及び図３Ｂを参照して後述する。
【００２７】
図２に示すように、サポート膜１５は、外枠部２１と、内枠部２２と、下部電極支持部２３と、開口部２５と、を有する。
外枠部２１は、メモリセル部１１を囲む（内枠部２２を囲む）ように、周辺回路領域Ｂに配置されている。内枠部２２は、メモリセル領域Ａの外周部に配置されている。
下部電極支持部２３は、Ｘ方向に延在しており、その両端が内枠部２２と一体化されている。
【００２８】
下部電極支持部２３は、複数の下部電極１８の外壁面１８ａの一部と接触することで、複数の下部電極１８を支持している。下部電極支持部２３は、半導体装置１０の製造中に、複数の下部電極１８が倒壊することを防止するためのものである。下部電極支持部２３は、Ｙ方向に対して、複数配置されている。
【００２９】
開口部２５は、内枠部２２と下部電極支持部２３との間、及び下部電極支持部２３間に形成されている。開口部２５は、後述する図１８Ａ及び図１８Ｂに示す工程において、湿式エッチングにより、サポート膜１５の直下に位置する第４の層間絶縁膜３２を除去する際に使用するエッチング液を導入するための導入口である。
【００３０】
なお、図２に示す下部電極１８の配置は一例であり、下部電極１８の数や、下部電極１８を配置する位置については、図２に示すレイアウトに限定されない。
また、図２に示すサポート膜１５の形状も一例であり、サポート膜１５を構成する下部電極支持部２３の延在方向及び形状も図２に示す延在方向及び形状に限定されない。
【００３１】
図２を参照するに、エッチングマスク１６は、外枠部２１と内枠部２２との間に配置されており、平面視した状態において、枠形状とされている。
【００３２】
図３Ａは、本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。また、図３Ｂは、本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。また、図４は、図２に示すメモリセル部を構成するメモリセルの概略を模式的に示す平面図である。
【００３３】
図３Ａでは、図４に示す１つの活性領域４２に２ビットのメモリセルを配置したセル構造を例に挙げて図示している。また、図４では、ゲート電極４６、ダミーゲート電極４７、及びサイドウォール５１を切断する面を基準とした平面図に、活性領域４２、基板用コンタクトプラグ５８，５９、及びビット線６４を透過的に図示すると共に、下部電極１８及び下部電極支持部２３の形成位置を模式的に示す。図３Ａ、図３Ｂ、及び図４において、図２に示す半導体装置１０と同一構成部分には、同一符号を付す。
【００３４】
次いで、図３Ａ、図３Ｂ、及び図４を参照して、本実施の形態の半導体装置１０の構成について説明する。
図３Ａ、図３Ｂ、及び図４を参照するに、本実施の形態の半導体装置１０は、半導体基板２６と、素子層２７と、容量コンタクトパッド２８と、エッチングマスク用パッド２９と、エッチングストッパ膜３１と、第４の層間絶縁膜３２と、サポート膜１５と、キャパシタ３４と、エッチングマスク１６と、第５の層間絶縁膜３５と、配線３７と、保護膜３８と、を有する。
【００３５】
図３Ａ及び図３Ｂを参照するに、半導体基板２６は、板状とされた基板であり、活性領域４２を有する。半導体基板２６としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。なお、本実施の形態では、半導体基板２６として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。
【００３６】
図３Ａ及び図３Ｂを参照するに、素子層２７は、メモリセル領域Ａ及び周辺回路領域Ｂに対応する半導体基板２６の上面２６ａ側に設けられている。
素子層２７は、素子分離領域４１と、ゲート電極用溝４３と、ゲート絶縁膜４５と、埋め込み型ゲート電極であるゲート電極４６と、ダミーゲート電極４７と、キャップ絶縁膜４９と、サイドウォール５１と、第１の不純物拡散領域５２と、第２の不純物拡散領域５３と、選択用トランジスタ５５−１，５５−２と、第１の層間絶縁膜５６と、基板用コンタクトプラグ５８，５９と、第２の層間絶縁膜６１と、ビット線用コンタクトプラグ６３と、ビット線６４と、第３の層間絶縁膜６５と、容量コンタクトプラグ６７と、を有する。
【００３７】
図３Ａ及び図３Ｂを参照するに、素子分離領域４１は、素子分離用溝７２と、素子分離用絶縁膜７３と、を有する。素子分離用溝７２は、図４に示す複数の活性領域４２を区画するように、半導体基板２６に形成されている。素子分離用溝７２の深さは、ゲート電極用溝４３よりも深くなるように構成されている。
素子分離用絶縁膜７３は、素子分離領域４１の上面４１ａが半導体基板２６の上面２６ａに対して略面一となるように、素子分離用溝７２を埋め込んでいる。素子分離用絶縁膜７３としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
上記構成とされた素子分離領域４１は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成することができる。
【００３８】
図４を参照するに、活性領域４２は、メモリセル領域Ａに対応する半導体基板２６に複数設けられている。複数の活性領域４２は、細長い短冊状とされており、個々に所定の間隔をあけて右斜め下向きに整列するように配置されている。複数の活性領域４２には、図３Ａに示す選択用トランジスタ５５−１，５５−２が形成される。
なお、活性領域４２の形状及び配列は、図４に示す形状及び配列に限定されない。活性領域４２の形状は、一般的なトランジスタに適用される活性領域の形状（例えば、複数の素子形成領域を有した形状）としてもよい。
【００３９】
図３Ａを参照するに、ゲート電極用溝４３は、図４に示すＹ方向（第１の方向）に延在する溝であり、図４に示す１つの活性領域４２に対して２つ設けられている。ゲート電極用溝４３の深さは、素子分離用溝７２の深さよりも浅くなるように構成されている。
【００４０】
図３Ａを参照するに、ゲート絶縁膜４５は、ゲート電極用溝４３の内面を覆うように設けられている。ゲート絶縁膜４５としては、例えば、単層の酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、積層された酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（ＳｉＮ膜）を積層させた積層膜、Ｈｉｇｈ−Ｋ膜（高誘電率膜）等を用いることができる。
ゲート絶縁膜４５として単層の酸化シリコン膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜４５の厚さは、例えば、４ｎｍとすることができる。
【００４１】
図３Ａを参照するに、ゲート電極４６は、ゲート絶縁膜４５を介して、ゲート電極用溝４３を埋め込むと共に、その上部が半導体基板２６の上面２６ａから突出するように設けられている。
これにより、ゲート電極４６の上面４６ａは、半導体基板２６の上面２６ａよりも上方に配置されている。ゲート電極４６の上面４６ａは、平坦な面とされている。
【００４２】
図４を参照するに、ゲート電極４６は、Ｙ方向に延在している。また、平面視した状態において、ゲート電極４６は、１つの活性領域４２に対して２つのゲート電極４６が交差するように配置されている。
ゲート電極４６は、例えば、リン（Ｐ）等の不純物を含有した多結晶シリコン膜と、金属膜と、が順次積層された積層構造とすることができる。ゲート電極４６を構成する金属膜としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００４３】
図３を参照するに、ダミーゲート電極４７は、素子分離領域４１の上面４１ａに設けられており、ゲート電極４６の上面４６ａに対して略面一とされた上面４７ａを有する。
図４を参照するに、ダミーゲート電極４７は、Ｙ方向に延在すると共に、Ｘ方向において、隣り合う活性領域４２間に１つ配置されている。
ダミーゲート電極４７は、先に説明したゲート電極４６を構成する金属膜（具体的には、多結晶シリコン膜上に形成される金属膜）と同じ金属膜により構成することができる。
【００４４】
図３を参照するに、キャップ絶縁膜４９は、ゲート電極４６の上面４６ａ、及びダミーゲート電極４７の上面４７ａを覆うように設けられている。キャップ絶縁膜４９の上面４９ａは、平坦な面とされている。
キャップ絶縁膜４９は、異方性エッチングにより、ゲート電極４６及びダミーゲート電極４７の母材となる金属膜をパターニングする際のエッチングマスクとして機能する絶縁膜である。キャップ絶縁膜４９としては、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）を用いることができる。
【００４５】
図３Ａを参照するに、サイドウォール５１は、ゲート電極４６の側面、ダミーゲート電極４７の側面、及びキャップ絶縁膜４９の側面を覆うように設けられている。サイドウォール５１は、ゲート電極４６の側面を保護するためのものである。
サイドウォール５１を構成する膜としては、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは、窒化シリコン膜（Ｓｉ３Ｎ４膜）と、酸化シリコン膜（ＳｉＯ２膜）と、を順次積層した積層膜を用いることができる。
【００４６】
図３Ａ及び図４を参照するに、第１の不純物拡散領域５２は、ゲート電極４６と素子分離領域４１との間に位置する活性領域４２（半導体基板２６の一部）に形成されている。第１の不純物拡散領域５２は、ソース／ドレイン領域（図３Ａに示す構造の場合、ソース領域）として機能する。
半導体基板２６がｐ型の単結晶シリコン基板の場合、第１の不純物拡散領域５２は、半導体基板２６の上面２６ａにｎ型不純物（例えば、リン（Ｐ））をイオン注入することで形成する。よって、第１の不純物拡散領域５２の上面５２ａは、半導体基板２６の上面２６ａに対して面一となる。
【００４７】
図３Ａ及び図４を参照するに、第２の不純物拡散領域５３は、２つのゲート電極４６間に位置する活性領域４２（半導体基板２６の一部）に形成されている。第２の不純物拡散領域５３は、選択用トランジスタ５５−１，５５−２に対して共通のソース／ドレイン領域（図３Ａに示す構造の場合、ドレイン領域）として機能する。
半導体基板２６がｐ型の単結晶シリコン基板の場合、第２の不純物拡散領域５３は、半導体基板２６の上面２６ａにｎ型不純物（例えば、リン（Ｐ））をイオン注入することで形成する。よって、第２の不純物拡散領域５３の上面５３ａは、半導体基板２６の上面２６ａに対して面一となる。
【００４８】
図３Ａを参照するに、選択用トランジスタ５５−１は、ＭＯＳ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、図４に示す活性領域４２に形成されている。選択用トランジスタ５５−１は、先に説明したゲート電極用溝４３、ゲート絶縁膜４５、ゲート電極４６、第１の不純物拡散領域５２、及び第２の不純物拡散領域５３を有した構成とされている。
図３Ａを参照するに、選択用トランジスタ５５−２は、ＭＯＳトランジスタであり、図４に示す活性領域４２に形成されている。選択用トランジスタ５５−２は、先に説明した選択用トランジスタ５５−１と同様な構成とされている。つまり、選択用トランジスタ５５−２は、ゲート電極用溝４３、ゲート絶縁膜４５、ゲート電極４６、第１の不純物拡散領域５２、及び第２の不純物拡散領域５３を有した構成とされている。
【００４９】
図３Ａ及び図３Ｂを参照するに、第１の層間絶縁膜５６は、図示してはいないが、メモリセル領域Ａに形成された素子分離領域４１の上面４１ａ、及び周辺回路領域Ｂに形成された素子分離領域４１の上面４１ａを覆うように設けられている。第１の層間絶縁膜５６の上面５６ａは、キャップ絶縁膜４９の上面４９ａに対して略面一となるように構成されている。
第１の層間絶縁膜５６としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ２膜））等を用いることができる。
【００５０】
図３Ａ及び図４を参照するに、基板用コンタクトプラグ５８は、ゲート電極４６の側面を覆うサイドウォール５１とダミーゲート電極４７の側面を覆うサイドウォール５１との間に設けられている。基板用コンタクトプラグ５８は、活性領域４２の端部に形成された第１の不純物拡散領域５２の上面５２ａと接触している。
これにより、基板用コンタクトプラグ５８は、選択用トランジスタ５５−１を構成する第１の不純物拡散領域５２、または選択用トランジスタ５５−２を構成する第１の不純物拡散領域５２と電気的に接続されている。また、基板用コンタクトプラグ５８の上面５８ａは、キャップ絶縁膜４９の上面４９ａに対して略面一とされている。
【００５１】
図３Ａ及び図４を参照するに、基板用コンタクトプラグ５９は、ゲート電極４６の側面を覆うサイドウォール５１間（２つのゲート電極４６間）に設けられており、かつ活性領域４２の中央部に形成された第２の不純物拡散領域５３の上面５３ａと接触している。
これにより、基板用コンタクトプラグ５９は、第２の不純物拡散領域５３と電気的に接続されている。また、基板用コンタクトプラグ５９の上面５９ａは、キャップ絶縁膜４９の上面４１ａに対して略面一とされている。
【００５２】
上記説明した基板用コンタクトプラグ５８，５９のＸ方向の幅は、基板用コンタクトプラグ５８，５９の両側に設けられたサイドウォール５１により規定されている。つまり、基板用コンタクトプラグ５８，５９が形成される層構造は、セルフアライン構造とされている。
【００５３】
図３Ａ及び図４を参照するに、第２の層間絶縁膜６１は、キャップ絶縁膜４９の上面４９ａ及び第１の層間絶縁膜５６の上面５６ａを覆うように設けられている。第２の層間絶縁膜６１としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ２膜））等を用いることができる。
【００５４】
図３Ａを参照するに、ビット線用コンタクトプラグ６３は、基板用コンタクトプラグ５９上に位置する第２の層間絶縁膜６１を貫通するように設けられている。ビット線用コンタクトプラグ６３の下端は、基板用コンタクトプラグ５９の上面５９ａと接触している。ビット線用コンタクトプラグ６３の上面６３ａは、平坦な面とされており、かつ第２の層間絶縁膜６１の上面６１ａに対して略面一とされている。
【００５５】
図３Ａを参照するに、ビット線６４は、ビット線用コンタクトプラグ６３の上面６３ａと接触するように、第２の層間絶縁膜６１の上面６１ａに設けられている。これにより、ビット線６４は、ビット線用コンタクトプラグ６３を介して、第２の不純物拡散領域５３と電気的に接続されている。
図４を参照するに、ビット線６４は、折れ線形状（湾曲形状）とされており、Ｘ方向（第２の方向）に延在している。ビット線６４は、Ｙ方向に所定の間隔で複数配置されている。
【００５６】
図３Ａ及び図３Ｂを参照するに、第３の層間絶縁膜６５は、ビット線６４を覆うように、メモリセル領域Ａ及び周辺回路領域Ｂに形成された第２の層間絶縁膜６１の上面６１ａに設けられている。第３の層間絶縁膜６５の上面６５ａは、平坦な面とされている。
第３の層間絶縁膜６５としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（酸化シリコン膜（ＳｉＯ２膜））等を用いることができる。
【００５７】
図３Ａを参照するに、容量コンタクトプラグ６７は、第２及び第３の層間絶縁膜６１，６５を貫通するように設けられており、基板用コンタクトプラグ５８の上面５８ａと接触している。これにより、容量コンタクトプラグ６７は、基板用コンタクトプラグ５８を介して、第１の不純物拡散領域５２と電気的に接続されている。
【００５８】
図３Ａを参照するに、容量コンタクトパッド２８は、容量コンタクトプラグ６７の上面６７ａと接触するように、メモリセル領域Ａに形成された第３の層間絶縁膜６５の上面６５ａに設けられている。容量コンタクトパッド２８は、容量コンタクトプラグ６７及び下部電極１８の下端よりも幅広形状とされている。
図２を参照するに、容量コンタクトパッド２８は、円形状とされており、Ｙ方向において、互い違いの位置に配列されている。つまり、容量コンタクトパッド２８は、Ｙ方向に千鳥状に配置されている。
【００５９】
なお、図示してはいないが、容量コンタクトパッド２８は、Ｙ方向において、隣り合うビット線３４間に配置されている。上記構成とされた容量コンタクトパッド２８は、金属膜をパターニングすることで形成する。容量コンタクトパッド２８の母材となる金属膜としては、例えば、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【００６０】
図３Ｂを参照するに、エッチングマスク用パッド２９は、メモリセル領域Ａの近傍に位置する周辺回路領域Ｂに配置された第３の層間絶縁膜６５の上面６５ａに設けられている。
図２を参照するに、エッチングマスク用パッド２９は、メモリセル領域Ａを連続して囲むように配置されている。これにより、エッチングマスク用パッド２９は、枠形状とされている。エッチングマスク用パッド２９は、エッチングマスク１６の下端よりも幅広形状とされている。
エッチングマスク用パッド２９は、容量コンタクトパッド２８と同時に形成するパッドであり、容量コンタクトパッド２８と同じ金属膜（具体的には、後述する図１２Ａに示すパッド形成用金属膜９４）により構成されている。
【００６１】
図３Ａ及び図３Ｂを参照するに、エッチングストッパ膜３１は、容量コンタクトパッド２８及びエッチングマスク用パッド２９の外周部を囲むように、第３の層間絶縁膜６５の上面５６ａに設けられている。
エッチングストッパ膜３１は、半導体装置１０の製造時において、メモリセル領域Ａに配置されたエッチングストッパ膜３１の上面３１ａに形成される第４の層間絶縁膜３２（図３Ｂに図示し、かつ図３Ａに図示していない層間絶縁膜）を湿式エッチングで除去する際のエッチングストッパとして機能することで、エッチングストッパ膜３１よりも下方に形成された半導体装置１０の構成要素を保護する。エッチングストッパ膜３１としては、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）を用いることができる。
【００６２】
図３Ｂを参照するに、第４の層間絶縁膜３２は、エッチングマスク１６よりも外側に位置する周辺回路領域Ｂに配置されたエッチングストッパ膜３１の上面３１ａに設けられている。
第４の層間絶縁膜３２の上面３２ａは、エッチングマスク１６の上端面１６ｅよりも下方に配置されている。第４の層間絶縁膜３２は、上面３２ａよりも下方に位置するエッチングマスク１６の外壁面１６ｂ（周辺回路領域Ｂ側に位置する外壁面）を覆っている。
第４の層間絶縁膜３２としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００６３】
次に、外枠部２１、内枠部２２、下部電極支持部２３、及び開口部２５を有したサポート膜１５について説明する。
なお、サポート膜１５の形状については、図２（平面図）を参照して、すでに説明したので、その説明を省略し、ここでは、主に、サポート膜１５の形成位置等について説明する。
【００６４】
図３Ａ及び図３Ｂを参照するに、サポート膜１５は、その上面１５ａが下部電極１８の上端面１８ｄ、及びエッチングマスク１６の上端面１６ｅに対して略面一となるように、メモリセル領域Ａ及び周辺回路領域Ｂに設けられている。
図３Ｂを参照するに、外枠部２１は、第４の層間絶縁膜３２の上面３２ａを覆うように設けられている。外枠部２１は、エッチングマスク１６の上端面１６ｅと第４の層間絶縁膜３２の上面３２ａとの間に位置するエッチングマスク１６の外壁面１６ｂを覆っている。
【００６５】
外枠部２１は、半導体装置１０の製造時において、メモリセル領域Ａに配置されたエッチングストッパ膜３１の上面３１ａに形成される第４の層間絶縁膜３２（図３Ｂに図示し、かつ図３Ａに図示していない層間絶縁膜）を湿式エッチングで除去する際、製造途中の半導体装置１０の上面側から供給されるエッチング液により、周辺回路領域Ｂに形成された第４の層間絶縁膜３２がエッチングされることを防止する機能を有する。
【００６６】
図３Ｂを参照するに、内枠部２２は、エッチングマスク１６の外壁面１６ａのうち、エッチングマスク１６の上端側に位置する面と接触している。
図３Ａを参照するに、下部電極支持部２３は、複数の下部電極１８の外壁面１８ａのうち、下部電極１８の上端側に位置する面と接触することで、複数の下部電極１８を連結している。
下部電極支持部２３は、半導体装置１０の製造時において、メモリセル領域Ａに配置されたエッチングストッパ膜３１の上面３１ａに形成される第４の層間絶縁膜３２（図３Ｂに図示し、かつ図３Ａに図示していない層間絶縁膜）を湿式エッチングで除去する際、複数の下部電極１８が倒壊することを防止する。
【００６７】
上記サポート膜１５は、第４の層間絶縁膜３２よりもエッチング速度の遅い絶縁膜により構成されている。具体的には、第４の層間絶縁膜３２が酸化シリコン膜（ＳｉＯ２膜）の場合、サポート膜１５としては、例えば、窒化シリコン膜（Ｓｉ３Ｎ４膜）を用いることができる。
【００６８】
図３Ａを参照するに、キャパシタ３４は、下部電極１８と、容量絶縁膜７５と、上部電極７７と、を有する。
図２及び図３Ａを参照するに、下部電極１８は、メモリセル領域Ａに配置された複数の容量コンタクトパッド２８の上面２８ａに設けられている。下部電極１８の形状は、クラウン型（王冠型）とされている。下部電極１８の下端は、円形状とされており、容量コンタクトパッド２８の上面２８ａと接触している。これにより、下部電極１８は、容量コンタクトパッド２８を介して、第１の不純物拡散領域５２と電気的に接続されている。
【００６９】
図３Ａ及び図３Ｂを参照にするに、容量絶縁膜７５は、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたサポート膜１５の上面１５ａと、メモリセル領域Ａに形成されたサポート膜１５の下面１５ｂと、開口部２５に露出されたサポート膜１５の側面と、エッチングストッパ１６及びサポート膜１５から露出されたエッチングマスク１６の外壁面１６ａと、エッチングマスク１６の内面（内壁面１６ｃ及び底面１６ｄ）及び上端面１６ｅと、エッチングストッパ膜３１及びサポート膜１５から露出された複数の下部電極１８の外壁面１８ａと、複数の下部電極１８の内面（内壁面１８ｂ及び底面１８ｃ）及び上端面１８ｄと、メモリセル領域Ａに形成されたエッチングストッパ膜３１の上面３１ａと、を連続して覆うように設けられている。
つまり、容量絶縁膜７５は、複数のキャパシタ１８の内面及び外壁面１８ａを覆うように設けられている。
容量絶縁膜７５としては、例えば、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、これらの積層体を使用することができる。
【００７０】
図３Ａ及び図３Ｂを参照するに、上部電極７７は、容量絶縁膜７５の表面７５ａを覆うように設けられている。上部電極７７は、複数の下部電極１８の内部、複数の下部電極１８の外壁面１８ａとエッチングマスク１６の外壁面１６ａとの間に形成されたキャパシタ形成用空間８１、及びエッチングマスク１６の内部を充填している。上部電極７７の上面７７ａは、平坦な面とされている。
【００７１】
図２及び図３Ｂを参照するに、エッチングマスク１６は、エッチングマスク１６の下端がエッチングマスク用パッド２９の上面２９ａと接触するように、エッチングマスク用パッド２９上に設けられている。
エッチングマスク１６は、メモリセル領域Ａ（具体的には、複数の下部電極１８、内枠部２２、及び下部電極支持部２３）を囲むように配置されている。エッチングマスク１６の上端面１６ｅは、下部電極１８の上端面１８ｄに対して略面一とされている。エッチングマスク１６の断面形状は、コの字型とされている。
エッチングマスク１６の上端に位置する外壁面１６ａ（メモリセル領域Ａ側に位置する外壁面）は、外枠部２１と接触しており、エッチングマスク１６の上端に位置する外壁面１６ｂ（周辺回路領域Ｂ側に位置する外壁面）は、外枠部２１と接触している。
【００７２】
エッチングマスク１６は、複数の下部電極１８を形成する際に成膜する下部電極形成用金属膜９４（後述する図１２Ａ及び図１２Ｂ参照）により構成されている。したがって、半導体装置１０を微細化すると、下部電極１８の母材となる下部電極形成用金属膜の厚さを薄くする必要があるため、エッチングマスク１６の厚さは薄くなる。
エッチングマスク１６は、半導体装置１０の製造時において、メモリセル領域Ａに配置されたエッチングストッパ膜３１上に形成される第４の層間絶縁膜３２（図３Ｂに図示し、かつ図３Ａに図示していない層間絶縁膜）を湿式エッチングで除去する際、製造途中の半導体装置１０のメモリセル領域Ａ側（具体的には、キャパシタ形成用空間８１側）から周辺領域Ｂに形成された第４の層間絶縁膜３２にエッチング液が浸透することを防止（周辺回路領域Ｂに形成された第４の層間絶縁膜３２がエッチングされることを防止）するためのマスクである。
【００７３】
図３Ａ及び図３Ｂを参照するに、第５の層間絶縁膜３５は、上部電極７７の上面７７ａを覆うように設けられている。第５の層間絶縁膜３５としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００７４】
図３Ａを参照するに、配線３７は、メモリセル領域Ａに形成された第５の層間絶縁膜３５の上面６８ａに設けられている。配線３７の材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）等を用いることができる。
図３Ａ及び図３Ｂを参照するに、保護膜３８は、配線３７を覆うように、第５の層間絶縁膜３５の上面６８ａに設けられている。保護膜３８は、配線３７を保護するパッシベーション膜である。保護膜３８としては、例えば、酸窒化シリコン膜（ＳｉＯＮ膜）を用いることができる。
【００７５】
なお、本実施の形態の半導体装置１０では、選択用トランジスタ５５−１，５５−２として、ゲート電極用溝４３にゲート電極４６の一部が埋め込まれたＭＯＳトランジスタを例に挙げて説明したが、ゲート電極用溝４３にゲート電極４６の一部が埋め込まれたＭＯＳトランジスタの替わりに、選択用トランジスタ５５−１，５５−２としてプレーナ型のＭＯＳトランジスタや、ゲート電極用溝４３の側壁部分にチャネル領域が形成されるＭＯＳトランジスタ等を用いてもよい。
【００７６】
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ，図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ，図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ａ、及び図２１Ｂは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
図５Ａ、図６Ａ、図７Ａ、図８Ａ，図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ，図１９Ａ、図２０、及び図２１Ａは、図２に示すメモリセル部のＤ−Ｄ線に対応する断面図である。
また、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ，図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ，図１９Ｂ、図２０Ｂ、及び図２１Ｂは、図２に示すメモリセル部のＥ−Ｅ線に対応する断面図である。
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ，図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ，図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ａ、及び図２１Ｂにおいて、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００７７】
次に、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ，図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ，図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、図２０Ｂ、図２１Ａ、及び図２１Ｂを参照して、本実施の形態の半導体装置１０の製造方法について説明する。
【００７８】
始めに、図５Ａ及び図５Ｂに示す工程では、半導体基板２６に、活性領域４２を区画する素子分離領域４１を形成し、その後、１つの活性領域４２に対して、図４に示すＹ方向（第１の方向）に延在する２つのゲート電極用溝４３を形成する。
具体的には、ＳＴＩ法により、半導体基板２６に素子分離用溝７２を形成し、その後、素子分離用溝７２を素子分離用絶縁膜７３（例えば、酸化シリコン膜（ＳｉＯ２膜））で埋め込むことで、上面４１ａが半導体基板２６の上面２６ａに対して略面一とされた素子分離領域４１を形成する。
【００７９】
その後、半導体基板２６の上面２６ａ、及び素子分離領域４１の上面４１ａに、レジストマスク（図示せず）を形成し、該レジスト膜を介した異方性エッチング（具体的には、ドライエッチング）により、半導体基板２６をエッチングすることで、素子分離用溝７２よりも深さの浅いゲート電極用溝４３を形成する。
なお、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法以外の方法で、素子分離領域４１を形成してもよい。
【００８０】
次いで、図６Ａ及び図６Ｂに示す工程では、ゲート電極用溝４３の内面を覆うゲート絶縁膜４５を形成する。具体的には、熱酸化法により、ゲート電極用溝４３の内面に露出された半導体基板２６を酸化することで、ゲート絶縁膜４５として厚さ４ｎｍの酸化シリコン膜（ＳｉＯ２膜）を形成する。
なお、ゲート絶縁膜４５として、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、積層された酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（Ｓｉ３Ｎ４膜）を積層させた積層膜、Ｈｉｇｈ−Ｋ膜（高誘電率膜）等を形成してもよい。
【００８１】
次いで、図４に示すＹ方向（第１の方向）に延在し、ゲート絶縁膜４５を介して、一部が半導体基板２６に埋め込まれたゲート電極４６を形成すると共に、素子分離領域４１の上面４１ａにダミーゲート電極４７を形成する。
【００８２】
具体的には、ゲート絶縁膜４５の表面に、モノシラン（ＳiＨ４）及びホスフィン(ＰＨ３)を原料ガスとしたＣＶＤ法により、ｎ型の不純物が含有された多結晶シリコン膜（図示せず）を堆積する。このとき、ゲート電極用溝４３の内部が多結晶シリコン膜で完全に充填されるように上記多結晶シリコン膜を形成する。
なお、リン（Ｐ）等の不純物を含まない多結晶シリコン膜を形成し、後の工程で、イオン注入法により、所望の不純物を多結晶シリコン膜に注入してもよい。
【００８３】
次いで、上記多結晶シリコン膜上に、スパッタリング法により、タングステン膜（Ｗ膜）、窒化タングステン膜（ＷＮ膜）、タングステンシリサイド膜（ＷＳｉ膜）等の高融点金属膜（図示せず）を５０ｎｍ程度の厚さに堆積させる。
上記不純物を含む多結晶シリコン膜及び高融点金属膜は、ゲート電極４６及びダミーゲート電極４７の母材となる。
【００８４】
次いで、上記高融点金属膜上に、モノシラン（ＳiＨ４）とアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、厚さ７０ｎｍ程度の窒化シリコン膜（Ｓｉ３Ｎ４膜）を成膜する。該窒化シリコン膜（Ｓｉ３Ｎ４膜）は、キャップ絶縁膜４９の母材となる。
次いで、上記窒化シリコン膜（Ｓｉ３Ｎ４膜）上に、フォトリソグラフィ技術により、ゲート電極４６及びダミーゲート電極４７を形成するためのフォトレジストマスク（図示せず）を形成する。次いで、該フォトレジストマスク（図示せず）をマスクとする異方性エッチング（具体的には、ドライエッチング）により、窒化シリコン膜（Ｓｉ３Ｎ４膜）をエッチングすることで、キャップ絶縁膜４９を形成する。その後、該フォトレジストマスク（図示せず）を除去する。
【００８５】
次いで、キャップ絶縁膜４９をマスクとする異方性エッチング（具体的には、ドライエッチング）により、不純物を含む多結晶シリコン膜及び高融点金属膜（共に、図示せず）をパターニングすることで、ゲート電極４６（ワード線）及びダミーゲート電極４７が同時に形成される。また、上記方法で、ゲート電極４６及びダミーゲート電極４７を形成することで、ダミーゲート電極４７の上面４７ａは、ゲート電極４６の上面４６ａに対して略面一となる。
【００８６】
次いで、図７Ａ及び図７Ｂに示す工程では、図６Ａに示すゲート電極４６及びダミーゲート電極４７から露出された活性領域４２（半導体基板２６の上面２６ａ）に、第１及び第２の不純物拡散領域５２，５３を同時に形成する。
【００８７】
具体的には、図６Ａに示す構造体の上面側から、ゲート電極４６及びダミーゲート電極４７から露出された活性領域４２に、ｎ型不純物（例えば、リン（Ｐ））をイオン注入することで、ゲート電極４６とダミーゲート電極４７との間に第１の不純物拡散領域５２を形成すると共に、ゲート電極４６間に第２の不純物拡散領域５３を形成する。
これにより、活性領域４２に、ゲート電極用溝４３、ゲート絶縁膜４５、ゲート電極４６、第１の不純物拡散領域５２、及び第２の不純物拡散領域５３を有した選択用トランジスタ５５−１，５５−２が形成される。
【００８８】
次いで、半導体基板２６の上面２６ａよりも上方に位置するゲート電極４６の側面、及びダミーゲート電極４７の側面を覆うサイドウォール５１を形成する。
具体的には、ＣＶＤ法により、全面に窒化シリコン膜（Ｓｉ３Ｎ４膜）を２０〜５０ｎｍ程度の厚さに成膜し、その後、窒化シリコン膜（Ｓｉ３Ｎ４膜）をエッチバックすることで、サイドウォール５１を形成する。
【００８９】
次いで、図８Ａ及び図８Ｂに示す工程では、第１の層間絶縁膜５６を形成する。具体的には、図７Ａ及び図７Ｂに示す構造体の上面側に、ＣＶＤ法により、サイドウォール５１間に形成された凹部を埋め込むように、第１の層間絶縁膜５６の母材となる酸化シリコン膜（ＳｉＯ２膜）を成膜する。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、酸化シリコン膜（ＳｉＯ２膜）を研磨することで、キャップ絶縁膜４９の上面４９ａに対して略面一とされた上面５６ａを有する第１の層間絶縁膜５６を形成する。
【００９０】
次いで、第１の層間絶縁膜５６に、第１の不純物拡散領域５２の上面５２ａを露出する基板用コンタクトホール８７、及び第２の不純物拡散領域５３の上面５３ａを露出する基板用コンタクトホール８８を同時に形成する。
【００９１】
具体的には、第１の層間絶縁膜５６の上面５６ａ及びキャップ絶縁膜４９の上面４９ａに、基板用コンタクトホール８７，８８の形成位置を露出する帯状の開口部を有したフォトレジストマスク（図示せず）を形成する。
その後、該フォトレジストマスクを介した異方性エッチング（具体的には、ドライエッチング）により、第１の層間絶縁膜５６をエッチングすることで、基板用コンタクトホール８７，８８を形成する。
つまり、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法により、基板用コンタクトホール８７，８８を形成する。上記フォトレジストマスク（図示せず）は、基板用コンタクトホール８７，８８を形成後に除去する。
【００９２】
次いで、図９Ａ及び図９Ｂに示す工程では、基板用コンタクトホール８７を埋め込む基板用コンタクトプラグ５８、及び基板用コンタクトホール８８を埋め込む基板用コンタクトプラグ５９を同時に形成する。
具体的には、図８Ａに示す構造体の上面側から、ＣＶＤ法により、基板用コンタクトホール８７，８８を埋め込むように、リン（Ｐ）を含有した多結晶シリコン膜（図示せず）を成膜する。このリン（Ｐ）を含有した多結晶シリコン膜は、基板用コンタクトプラグ５８，５９の母材となる膜である。
このとき、図示してはいないが、第１の層間絶縁膜５６の上面５６ａ、及びキャップ絶縁膜４９の上面４９ａにもリン（Ｐ）を含有した多結晶シリコン膜が成膜される。
【００９３】
次いで、ＣＭＰ法により、第１の層間絶縁膜５６の上面５６ａ、及びキャップ絶縁膜４９の上面４９ａに形成された多結晶シリコン膜（不要な多結晶シリコン膜）を研磨除去する。これにより、リン（Ｐ）を含有した多結晶シリコン膜よりなり、かつ第１の不純物拡散領域５２の上面５２ａと接触する基板用コンタクトプラグ５８と、リン（Ｐ）を含有した多結晶シリコン膜よりなり、かつ第２の不純物拡散領域５３の上面５３ａと接触する基板用コンタクトプラグ５９と、が同時に形成される。
【００９４】
また、上記研磨により、基板用コンタクトプラグ５８，５９の上面５８ａ，５９ａは、キャップ絶縁膜４９の上面４９ａに対して略面一となる。
なお、成膜時に不純物を含有しない多結晶シリコン膜（基板用コンタクトプラグ５８，５９の母材）を形成し、後の工程において、イオン注入法により、該多結晶シリコン膜にｎ型またはｐ型の不純物を注入してもよい。
【００９５】
次いで、図１０Ａ及び図１０Ｂに示す工程では、図９Ａ及び図９Ｂに示す構造体の上面（具体的には、キャップ絶縁膜４９の上面４９ａ、第１の層間絶縁膜５６の上面５６ａ、及び基板用コンタクトプラグ５８，５９の上面５８ａ，５９ａ）を覆う第２の層間絶縁膜６１を形成する。
具体的には、ＣＶＤ法により、第２の層間絶縁膜６１として酸化シリコン膜（ＳｉＯ２膜）を成膜する。
【００９６】
次いで、図１１Ａ及び図１１Ｂに示す工程では、第２の層間絶縁膜６１に、基板用コンタクトプラグ５９の上面５９ａと接触するビット線用コンタクトプラグ６３を形成する。
具体的には、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２の層間絶縁膜６１をエッチングすることで、基板用コンタクトプラグ５９の上面５９ａを露出するビットコンタクト用開口部９１を形成する。
【００９７】
次いで、ビットコンタクト用開口部９１内に、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次成膜することで、ビットコンタクト用開口部９１を埋め込まない厚さとされたバリア膜（ＴｉＮ／Ｔｉ積層膜）を形成し、次いで、該バリア膜を介して、ビットコンタクト用開口部９１を埋め込むタングステン膜（Ｗ膜）を成膜する。
【００９８】
その後、ＣＭＰ法により、第２の層間絶縁膜６１の上面６１ａよりも上方に形成されたバリア膜及びタングステン膜（Ｗ膜）を研磨除去することで、ビットコンタクト用開口部９１内に、ＴｉＮ／Ｔｉ積層膜及びタングステン膜（Ｗ膜）よりなるビット線用コンタクトプラグ６３を形成する。
なお、上記研磨により、ビット線用コンタクトプラグ６３の上面６３ａは、第２の層間絶縁膜６１の上面６１ａに対して略面一となる。
【００９９】
次いで、第２の層間絶縁膜６１の上面６１ａに、ビット線用コンタクトプラグ６３の上面６３ａと接触し、かつ図４に示すＸ方向に延在（ゲート電極４６と交差する方向に延在）するビット線６４を形成する。
具体的には、第２の層間絶縁膜６１の上面６１ａ及びビット線用コンタクトプラグ６３の上面６３ａに、ビット線６４の母材として、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。
その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）をパターニングすることで、ビット線６４を形成する。ビット線６４は、ビット線用コンタクトプラグ６３の上面６３ａと接触することで、第２の不純物拡散領域５３と電気的に接続されている。
【０１００】
次いで、第２の層間絶縁膜６１の上面６１ａに、ビット線６４を覆う第３の層間絶縁膜６５を形成する。具体的には、ＣＶＤ法により、第３の層間絶縁膜６５として酸化シリコン膜（ＳｉＯ２膜）を成膜する。
【０１０１】
次いで、図１２Ａ及び図１２Ｂに示す工程では、第２及び第３の層間絶縁膜６１，６５を貫通し、基板用コンタクトプラグ５８の上面５８ａと接触することで、第１の不純物拡散領域５２と電気的に接続される容量コンタクトプラグ６７を形成する。
具体的には、フォトリソグラフィ技術及びドライエッチング技術を用いて、第２及び第３の層間絶縁膜６１，６５を貫通し、基板用コンタクトプラグ５８の上面５８ａを露出する容量コンタクトホール９３を形成する。
【０１０２】
次いで、先に説明したビット線用コンタクトプラグ６３の形成方法と同様な手法により、容量コンタクトホール９３内を埋め込むように、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）を成膜する。
次いで、第３の層間絶縁膜６５の上面６５ａよりも上方に形成された余分なチタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）を研磨除去することで、容量コンタクトホール９３内に、上面６７ａが第３の層間絶縁膜６５の上面６５ａに対して略面一とされた容量コンタクトプラグ６７を形成する。
これにより、半導体基板２６のメモリセル領域Ａ及び周辺回路領域Ｂに、素子層２７が形成される。なお、素子層２７の上面２７ａは、第３の層間絶縁膜６５の上面６５ａ及び容量コンタクトプラグ６７の上面６７ａにより構成されており、平坦な面とされている。
【０１０３】
次いで、メモリセル領域Ａ及び周辺回路領域Ｂに形成された素子層２７の上面２７ａを覆うパッド形成用金属膜９４を成膜する。
具体的には、ＣＶＤ法により、パッド形成用金属膜９４として、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。パッド形成用金属膜９４は、容量コンタクトパッド２８及びエッチングマスク用パッド２９の母材となる膜である。
【０１０４】
次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、パッド形成用金属膜９４をパターニングすることで、キャパシタ３４（図３Ａ参照）の形成領域に対応する素子層２７の上面２７ａに容量コンタクトパッド２８を形成すると共に、エッチングマスク用パッド２９（図３Ｂ参照）の形成領域に対応する素子層２７の上面２７ａにエッチングマスク用パッド２９を形成する。
【０１０５】
このとき、エッチングマスク用パッド２９は、周辺回路領域Ｂのうち、メモリセル領域Ａの近傍に位置する部分に、メモリセル領域Ａを連続して囲むように形成する。
また、容量コンタクトパッド２８は、キャパシタ用コンタクトプラグ６７の上面６７ａと接触するように形成する。これにより、容量コンタクトパッド２８は、キャパシタ用コンタクトプラグ６７を介して、第１の不純物拡散領域５２と電気的に接続される。
また、容量コンタクトパッド２８は、キャパシタ用コンタクトプラグ６７及び下部電極１８の下端（図３Ａ参照）よりも幅広形状となるように形成する。これにより、容量コンタクトパッド２８に対する下部電極１８の位置を調整することが可能となる。
【０１０６】
次いで、素子層２７の上面２７ａに、容量コンタクトパッド２８及びエッチングマスク用パッド２９を覆うエッチングストッパ膜３１を形成する。
具体的には、エッチングストッパ膜３１として、厚さ６０ｎｍ程度の窒化シリコン膜（Ｓｉ３Ｎ４膜）を成膜する。
【０１０７】
次いで、図１３Ａ及び図１３Ｂに示す工程では、エッチングストッパ膜３１の上面３１ａを覆うように、エッチングストッパ膜３１よりもエッチング速度の速い第４の層間絶縁膜３２を形成する。
具体的には、ＣＶＤ法により、第４の層間絶縁膜３２として、厚さ２μｍ程度の酸化シリコン膜（ＳｉＯ２膜）を成膜する。
【０１０８】
次いで、第４の層間絶縁膜３２の上面３２ａを覆うように、第４の層間絶縁膜３２よりもエッチング速度の遅い絶縁膜９６を形成する。具体的には、絶縁膜９６として、厚さ２００ｎｍ程度の窒化シリコン膜（Ｓｉ３Ｎ４膜）を成膜する。
次いで、フォトリソグラフィ技術を用いて、絶縁膜９６の上面９６ａに、キャパシタ３４の形成領域に対応する絶縁膜９６の上面９６ａを露出する開口部（図示せず）、及びエッチングマスク１６の形成領域に対応する絶縁膜９６の上面９６ａを露出する開口部（図示せず）を有したフォトレジストマスク（図示せず）を形成する。
【０１０９】
次いで、該フォトレジストマスクを用いた異方性ドライエッチングにより、第４の層間絶縁膜３２及び絶縁膜９６をエッチングすることで、底面９７ａがエッチングストッパ膜３１に到達し、かつ容量コンタクトパッド２８の上面２８ａを露出するシリンダ孔９７を複数形成すると共に、底面９８ａがエッチングストッパ膜３１に到達し、かつエッチングマスク用パッド２９の上面２９ａを露出するエッチングマスク形成用溝９８を形成する。
上記エッチングマスク形成用溝９８は、周辺回路領域Ｂのうち、メモリセル領域Ａの近傍に位置する部分に、メモリセル領域Ａに形成された第４の層間絶縁膜３２を連続して囲むように形成する。
【０１１０】
上記異方性ドライエッチングの際に使用するガスとしては、ＣＦ４、ＣＨ２Ｆ２、ＣＨＦ３、Ｃ２Ｆ６等を用いることができる。
また、異方性ドライエッチングを行なうことで、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂには、主にカーボンとフッ素を含有するポリマー１０１が付着してしまう。
なお、フォトレジストマスク（図示せず）は、シリンダ孔９７及びエッチングマスク形成用溝９８を形成後に除去する。
【０１１１】
次いで、図１４Ａ及び図１４Ｂに示す工程では、アンモニア水を用いた湿式エッチングにより、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂを洗浄することで、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１を除去する。
具体的には、アンモニア濃度が０．１〜５．０重量％のアンモニア水（ＮＨ４ＯＨ）に、図１３Ａ及び図１３Ｂに示す構造体を１〜３分程度浸漬させることで、ポリマー１０１の除去を行なう。その後、純水リンスにより、ポリマー１０１が除去された構造体を洗浄する。
【０１１２】
ところで、酸素ガスをプラズマ化して用いるアッシング法により、上記ポリマー１０１を除去することが考えられるが、半導体装置１０の微細化により、シリンダ孔９７及びエッチングマスク形成用溝９８のアスペクト比が高くなると、完全にポリマー１０１を除去することは困難である。
【０１１３】
また、従来、アンモニアを用いた洗浄用の薬液としてＡＰＭ溶液が知られている。ＡＰＭ溶液は、アンモニア水と過酸化水素水（Ｈ２Ｏ２）を所定の割合で混合したものである。
図１３Ａ及び図１３Ｂに示す構造体の場合、シリンダ孔９７により容量コンタクトパッド２８の上面２８ａを構成するタングステン膜（Ｗ膜）が露出され、また、エッチングマスク形成用溝９８によりエッチングマスク用パッド２９の上面２９ａを構成するタングステン膜（Ｗ膜）が露出されている。
【０１１４】
このため、ＡＰＭ溶液を用いて、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂの洗浄を行うと、過酸化水素水（Ｈ２Ｏ２）の影響により、シリンダ孔９７及びエッチングマスク形成用溝９８を構成するタングステン膜（Ｗ膜）がエッチングされてしまう。これにより、容量コンタクトパッド２８及びエッチングマスク形成用溝９８が損傷してしまう。
【０１１５】
一方、これに対して本発明では、アンモニア水のみを用いた薬液（容量コンタクトパッド２８及びエッチングマスク形成用溝９８を構成するタングステン膜（Ｗ膜）をエッチングしない薬液）で洗浄を行なうため、容量コンタクトパッド２８及びエッチングマスク形成用溝９８にダメージを与えることなく、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１を除去することができる。
【０１１６】
なお、複数のシリンダ孔９７及びエッチングマスク形成用溝９８を形成する工程とアンモニア水を用いた洗浄工程との間に、酸素ガスをプラズマ化して用いるアッシング法により、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂをアッシング処理する工程を設け、該アッシング処理後に上記アンモニア水を用いた洗浄工程を行ってもよい。
【０１１７】
これにより、アッシング処理で、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１をある程度除去した後に、アンモニア水を用いた洗浄を行なうことが可能となるので、シリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１を確実に除去することができる。
【０１１８】
また、上記アンモニア水を用いた洗浄工程と後述する下部電極形成用金属膜１０２を形成する工程（後述する図１５Ａ及び図１５Ｂに示す工程）との間に、容量コンタクトパッド２８及びエッチングマスク用パッド２９をエッチングしない薬液を用いて、複数のシリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂを洗浄してもよい。
【０１１９】
具体的には、薬液としてＤＨＦ溶液（例えば、フッ化水素酸（ＨＦ）を水で０．０００８重量％程度まで希釈した溶液）を用いて、複数のシリンダ孔９７の側面９７ｂ、及びエッチングマスク形成用溝９８の側面９８ｂを洗浄してもよい。
このとき、ＤＨＦ溶液により、酸化シリコン膜（ＳｉＯ２膜）よりなる第４の層間絶縁膜３２がエッチングされるので、ＤＨＦ溶液を用いた洗浄を行なう場合、シリンダ孔９７の径、及びエッチングマスク形成用溝９８の幅が広がり過ぎないように、洗浄時間を制御する。
【０１２０】
次いで、図１５Ａ及び図１５Ｂに示す工程では、複数のシリンダ孔９７の内面（具体的には、側面９７ｂ及び底面９７ａ）、及びエッチングマスク形成用溝９８の内面（具体的には、側面９８ｂ及び底面９８ａ）に、シリンダ孔９７及びエッチングマスク形成用溝９８を埋め込まない厚さとされた下部電極形成用金属膜１０２を成膜する。
これにより、容量コンタクトパッド２８の上面２８ａ及びエッチングマスク用パッド２９の上面２９ａは、下部電極形成用金属膜１０２により覆われる。
【０１２１】
具体的には、ＣＶＤ法により、下部電極形成用金属膜１０２としてチタン膜（Ｔｉ膜）を成膜する。これにより、絶縁膜９６の上面９６ａにも下部電極形成用金属膜１０２が成膜される。下部電極形成用金属膜１０２は、下部電極１８（図３Ａ参照）及びエッチングマスク（図３Ｂ参照）の母材となる膜である。
なお、下部電極形成用金属膜１０２としてチタン膜（Ｔｉ膜）以外の金属膜を成膜してもよい。
【０１２２】
次いで、図１６Ａ及び図１６Ｂに示す工程では、シリンダ孔９７及びエッチングマスク形成用溝９８を埋め込むマスク絶縁膜１０４を形成する。
具体的には、マスク絶縁膜１０４として、シリンダ孔９７及びエッチングマスク形成用溝９８を埋め込む酸化シリコン膜（ＳｉＯ２膜）を形成する。これにより、下部電極形成用金属膜１０２のうち、下部電極１８及びエッチングマスク１６となる部分を保護する。また、絶縁膜９６の上面９６ａよりも上方に形成された下部電極形成用金属膜１０２は、マスク絶縁膜１０４から露出させる。
【０１２３】
次いで、マスク絶縁膜１０４から露出した不要な下部電極形成用金属膜１０２を除去することで、複数のシリンダ孔９７に下部電極１８を形成すると共に、エッチングマスク形成用溝９８にエッチングマスク１６を形成する。不要な下部電極形成用金属膜１０２の除去は、例えば、ＣＭＰ法による研磨、またはエッチバックにより除去する。
上記エッチバックまたは研磨により、マスク絶縁膜１０４の上面１０４ａは、絶縁膜９６の上面９６ａに対して略面一となる。
【０１２４】
ところで、異方性ドライエッチングを行なうことで、エッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１（図１３Ａ及び図１３Ｂ参照）は、下部電極１８及びエッチングマスク１６の母材となる下部電極形成用金属膜１０２を成膜する前に、アンモニア水で除去されている（図１４Ａ及び図１４Ｂ参照）。
これにより、半導体装置１０を微細化して下部電極形成用金属膜１０２の厚さを薄くした場合でも、エッチングマスク形成用溝９８の側面９８ｂにカバレッジを悪化させることなく、下部電極形成用金属膜１０２を成膜することが可能となる。つまり、エッチングマスク形成用溝９８の側面９８ｂに成膜された下部電極形成用金属膜１０２に、ポリマー１０１に起因するピンホールが形成されることがなくなる。
【０１２５】
よって、後述する図１８Ａ及び図１８Ｂに示す工程において、エッチング液を用いて、メモリセル領域Ａに形成された第４の層間絶縁膜３２をエッチングする際に、エッチングマスク１６の側壁により、周辺回路領域Ｂに形成された第４の層間絶縁膜３２にエッチング液が浸透することを防止可能となるので、半導体装置１０の歩留まりを向上させることができる。
【０１２６】
次いで、図１７Ａ及び図１７Ｂに示す工程では、フォトリソグラフィ技術及びドライエッチング技術を用いて、絶縁膜９６をパターニングすることで、メモリセル領域Ａに形成された第４の層間絶縁膜３２の上面３２ａを露出する開口部２５を形成する。
これにより、外枠部２１、内枠部２２、下部電極支持部２３、及び開口部２５を有し、かつ周辺回路領域Ｂに形成された第４の層間絶縁膜３２の上面３２ａを覆うサポート膜１５が形成される。下部電極支持部２３は、複数の下部電極１８の外壁面１８ａと接触することで、複数の下部電極１８を連結している。
【０１２７】
また、サポート膜１５のうち、周辺回路領域Ｂに形成された第４の層間絶縁膜３２の上面３２ａを覆う部分は、周辺回路領域Ｂに形成された第４の層間絶縁膜３２に、メモリセル領域Ａに形成された第４の層間絶縁膜３２をエッチングする際に使用するエッチング液が浸透することを防止する機能を有する。
なお、下部電極支持部２３は、下部電極１８に対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極１８の外壁面１８ａと接触することで、下部電極１８を保持することができる。また、個々の下部電極１８に対する下部電極支持部２３の接触位置が異なるように、下部電極支持部２３を形成してもよい。
【０１２８】
次いで、図１８Ａ及び図１８Ｂに示す工程では、開口部２５を介してエッチング液を供給し、メモリセル領域Ａに形成された第４の層間絶縁膜３２を選択的に除去することで、複数の下部電極１８の外壁面１８ａを露出するキャパシタ形成用空間８１を形成する。このとき、複数の下部電極１８の内部を埋め込むマスク絶縁膜１０４も同時に除去する。
【０１２９】
具体的には、上記エッチング液としてフッ化水素水を用いた湿式エッチングを行うことで、メモリセル領域Ａに形成された第４の層間絶縁膜３２、及びマスク絶縁膜１０４を除去する。
このとき、窒化シリコン膜（Ｓｉ３Ｎ４膜）よりなるエッチングストッパ膜３１は、上記湿式エッチングを行なう際のストッパとして機能する。これにより、エッチングストッパ膜３１は、エッチングストッパ膜３１よりも下方に形成された素子層２７がエッチングされることを防止する。
【０１３０】
次いで、図１９Ａ及び図１９Ｂに示す工程では、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたサポート膜１５の上面１５ａと、開口部２５に露出されたサポート膜１５の側面と、キャパシタ形成用空間８１に露出されたエッチングマスク１６の外壁面１６ａ、複数の下部電極１８の外壁面１８ａ、サポート膜１５の下面１５ｂ、及びエッチングストッパ膜３１の上面３１ａと、エッチングマスク１６の内面（内壁面１６ｃ及び底面１６ｄ）及び上端面１６ｅと、複数の下部電極１８の内面（内壁面１８ｂ及び底面１８ｃ）及び上端面１８ｄと、を連続して覆う容量絶縁膜７５を形成する。
【０１３１】
具体的には、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、容量絶縁膜７５を形成する。容量絶縁膜７５としては、例えば、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、これらの積層体を使用することができる。
【０１３２】
次いで、図２０Ａ及び図２０Ｂに示す工程では、容量絶縁膜７５の表面７５ａを覆うと共に、複数の下部電極１８の内部、エッチングマスク１６の内部、及びキャパシタ形成用空間８１を埋め込む上部電極７７を形成する。
具体的には、例えば、ＡＬＤ法により、上部電極７７として窒化チタン膜（ＴｉＮ膜）を成膜する。これにより、下部電極１８、容量絶縁膜７５、及び上部電極７７よりなるキャパシタ３４が形成される。
【０１３３】
なお、下部電極７７は、上記窒化チタン膜（ＴｉＮ膜）以外の金属膜も使用可能である。また、上記窒化チタン膜（ＴｉＮ膜）上に多結晶シリコン膜等を積層した積層膜（下部電極１８間のスペース部分の充填性を向上させや膜）を上部電極７７として使用してもよい。
【０１３４】
また、周辺回路領域Ｂに形成されたサポート膜１５は、メモリセル領域Ａに形成された第４の層間絶縁膜３２を除去後は不要となるので、上部電極７７を形成する前に、周辺回路領域Ｂに形成されたサポート膜１５を除去してもよい。
このように、周辺回路領域Ｂのサポート膜１５を除去することで、周辺回路領域Ｂに形成された周辺回路用トランジスタ（図示していないＭＯＳ型トランジスタ）等の電極と接続されるコンタクトプラグを形成するために必要なコンタクトホールをドライエッチングにより容易に形成できる。
【０１３５】
次いで、図２１Ａ及び図２１Ｂに示す工程では、上部電極７７の上面７７ａに第５の層間絶縁膜３５を形成する。具体的には、上部電極７７の上面７７ａに、第５の層間絶縁膜３５として酸化シリコン膜（ＳｉＯ２膜）を形成する。
次いで、図示していないが、メモリセル領域Ａに形成された第５の層間絶縁膜３５に、キャパシタ３４の上部電極７７に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【０１３６】
次いで、第５の層間絶縁膜３５の上面３５ａに、引き出し用コンタクトプラグ（図示せず）と接続される配線３７を形成する。具体的には、第５の層間絶縁膜３５の上面３５ａに、配線３７の母材となる金属膜（アルミニウム（Ａｌ）、または銅（Ｃｕ））を成膜し、その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、該金属膜をパターニングすることで、配線３７を形成する。
【０１３７】
次いで、第５の層間絶縁膜３５の上面３５ａに、配線３７を覆う保護膜３８を形成する。具体的には、保護膜３８として酸窒化シリコン膜（ＳｉＯＮ膜）を形成する。
これにより、メモリセル領域Ａに形成されたメモリセル部１１と、周辺回路領域Ｂに形成された周辺回路部１２と、を備えた半導体装置１０が製造される。
【０１３８】
本実施の形態の半導体装置の製造方法によれば、アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝９８の側面９８ｂを洗浄することで、下部電極１８及びエッチングマスク１６の母材となる下部電極形成用金属膜１０２を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝９８の側面９８ｂに付着したポリマー１０１を除去することが可能となる。
【０１３９】
これにより、半導体装置１０の微細化により、下部電極形成用金属膜１０２の厚さを薄くした場合でも、エッチングマスク形成用溝９８の側面９８ｂにカバレッジを悪化させることなく、下部電極形成用金属膜１０２を成膜することが可能となる。つまり、エッチングマスク形成用溝９８の側面９８ｂに成膜された下部電極形成用金属膜１０２に、ポリマー１０１に起因するピンホールが形成されることがなくなる。
【０１４０】
よって、エッチング液により、メモリセル領域Ａに形成された第４の層間絶縁膜３２を選択的に除去する際（複数の下部電極１８の外壁面１８ａを露出するキャパシタ形成用空間８１を形成する際）、エッチングマスクにより、周辺回路領域Ｂに形成された第４の層間絶縁膜３２にエッチング液が浸透することを防止可能となるので、半導体装置１０の歩留まりを向上させることができる。
【０１４１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１４２】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１４３】
１０…半導体装置、１１…メモリセル部、１２…周辺回路部、１５…サポート膜、１５ａ，２６ａ，２７ａ，２８ａ,２９Ａ，３１ａ,３２ａ，３５ａ，４１ａ，４６ａ，４７ａ，４９ａ，５２ａ，５３ａ，５６ａ，５８ａ，５９ａ，６１ａ，６３ａ，６５ａ，６７ａ，７７ａ，９６ａ，１０４ａ…上面、１５ｂ…下面１６…エッチングマスク、１６ａ，１６ｂ，１８ａ…外壁面、１６ｃ，１８ｂ…、内壁面１６ｄ，１８ｃ，９７ａ，９８ａ…底面、１６ｅ，１８ｄ…上端面、１８…下部電極、２１…外枠部、２２…内枠部、２３…下部電極支持部、２５…開口部、２６…半導体基板、２７…素子層、２８…容量コンタクトパッド、２９…エッチングマスク用パッド、３１…エッチングストッパ膜、３２…第４の層間絶縁膜、３４…キャパシタ、３５…第５の層間絶縁膜、３７…配線、３８…保護膜、４１…素子分離領域、４２…活性領域、４３…ゲート電極用溝、４５…ゲート絶縁膜、４６…ゲート電極、４７…ダミーゲート電極、４９…キャップ絶縁膜、５１…サイドウォール、５２…第１の不純物拡散領域、５３…第２の不純物拡散領域、５５−１，５５−２…選択トランジスタ、５６…第１の層間絶縁膜、５８，５９…基板用コンタクトプラグ、６１…第２の層間絶縁膜、６３…ビット線用コンタクトプラグ、６４…ビット線、６５…第３の層間絶縁膜、６７…容量コンタクトプラグ、７２…素子分離用溝、７３…素子分離用絶縁膜、７５…容量絶縁膜、７５ａ…表面、７７…上部電極、８１…キャパシタ形成用空間、８７，８８…基板用コンタクトホール、９１…ビットコンタクト用開口部、９３…容量コンタクトホール、９４…パッド形成用金属膜、９６…絶縁膜、９７…シリンダ孔、９７ｂ，９８ｂ…側面、９８…エッチングマスク形成用溝、１０１…ポリマー、１０２…下部電極形成用金属膜、１０４…マスク絶縁膜、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｃ…領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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