(57)【要約】【課題】安定に動作する半導体装置を提供する。【解決手段】本明細書に開示する半導体装置は、基板１１内に形成された第１導電型のウェル１３と、ウェル１３上にゲート絶縁膜１７を介して配置されるゲート電極１８と、ゲート電極１８を挟んで基板１１内に対向して配置される第２導電型のソース領域１５及びドレイン領域１６と、基板１１内にソース領域１５と隣接して配置され、ウェル１に電気的に接続される第１導電型のウェルタップ１９と、ウェル１３とウェルタップ１９とに接し、ウェル１３よりも不純物濃度が高く、第１導電型を有するポケット領域２０と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板内に形成された第１導電型のウェルと、
前記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、
前記基板内に配置される第２導電型のソース領域及びドレイン領域と、
前記基板内に前記ソース領域と隣接して配置され、前記ウェルに電気的に接続される第１導電型のウェルタップと、
前記ウェルと前記ウェルタップに接し、前記ウェルよりも不純物濃度が高く、第１導電型を有するポケット領域と、
を備えた半導体装置。
【請求項２】
前記ウェルタップは、前記ポケット領域の上に配置される請求項１に記載の半導体装置。
【請求項３】
前記ポケット領域の不純物濃度は、前記ウェルの不純物濃度の２〜１０倍の範囲内にある請求項１又は２に記載の半導体装置。
【請求項４】
前記ウェルタップの不純物濃度は、前記ポケット領域の不純物濃度よりも高い請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記ソース領域と前記ポケット領域との間に、前記ソース領域よりも不純物濃度が低く、第２導電型を有するエクステンション領域を備える請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
基板内に配置された第１導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極の一方の側の前記基板内に、第１導電型の不純物を注入して、前記ウェルよりも不純物濃度の高いポケット状領域を形成し、
前記ポケット状領域における前記ゲート電極とは反対側の部分に、前記ポケット状領域の深さよりも浅く第１導電型の不純物を注入して、ウェルタップを形成し、
前記ウェルタップと前記ゲート電極との間の前記ポケット状領域の部分に前記ポケット状領域の深さよりも浅く第２導電型の不純物を注入してソース領域を形成すると共に、前記ゲート電極の他方の側の前記基板内に、第２導電型の不純物を注入して、ドレイン領域を形成する、半導体装置の製造方法。
【請求項７】
前記ポケット状領域を形成する際には、前記基板の前記ウェル内に、前記ウェルよりも浅く第１導電型の不純物を注入して、前記ポケット状領域を形成する請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電流の増幅又はスイッチング等にトランジスタが用いられている。トランジスタは、例えば、電源用のＩＣに用いられる。
【０００３】
電源用のＩＣに用いられるトランジスタには、効率良く大きな電流を流すために、オン抵抗の低いことが求められる。
【０００４】
そして、低いオン抵抗を得るために、ソース領域とウェルとの間にウェルよりも不純物濃度の高いポケット領域が配置されたトランジスタが用いられている。
【０００５】
図１は、従来の例によるトランジスタを示す図である。
【０００６】
トランジスタ１００は、Ｎチャネルの電界効果型トランジスタである。トランジスタ１００は、基板１１１上の素子分離層１２６，１２７によって画成された素子領域に配置される。
【０００７】
トランジスタ１００は、基板１１１内に形成されたＰ型第１ウェル１１３及びＰ型第２ウェル１１４を備える。Ｐ型第１ウェル１１３は、Ｐ型第２ウェル１１４内に閾値を調整するための不純物が注入されて形成され得る。従って、Ｐ型第１ウェル１１３の抵抗率は、Ｐ型第２ウェル１１４よりも低くなっている。
【０００８】
また、トランジスタ１００は、Ｐ型第１ウェル１１３上にゲート絶縁膜１１７を介して配置されるゲート電極１１８を備える。ゲート電極１１８の両側には、側壁１１８ａ、１１８ｂが配置される。
【０００９】
また、トランジスタ１００は、ゲート電極１１８を挟んで基板１１１内に対向して配置されるＮ型のソース領域１１５及びドレイン領域１１６を備える。
【００１０】
ソースエクステンション領域１１５ａと、Ｐ型第１ウェル１１３との間には、Ｐ型第１ウェル１１３よりも不純物濃度の高いＰ型の導電性を有するポケット領域１２０が配置される。
【００１１】
ソース領域１１５とポケット領域１２０との間には、ソースエクステンション領域１１５ａが配置され、ドレイン領域１１６とＰ型第１ウェル１１３との間には、ドレインエクステンション領域１１６ａが配置される。
【００１２】
また、トランジスタ１００は、素子分離層１２９と素子分離層１２７との間に配置され、Ｐ型第２ウェル１１４の電位を取り出すＰ型の導電性を有するウェルタップ１１９を備える。ウェルタップ１１９は、Ｐ型第３ウェル１１３ａを介して、Ｐ型第２ウェル１１４と電気的に接続される。また、ウェルタップ１１９は、Ｐ型第３ウェル１１３ａ及びＰ型第２ウェル１１４を介して、Ｐ型第１ウェル１１３と電気的に接続される。
【００１３】
ウェルタップ１１９は、例えば、ソース領域１１５と共にグランドに接続され得る。
【００１４】
Ｐ型第２ウェル１１４の下には、トランジスタ１００と他の素子領域とを電気的に絶縁するためのＮ型ウェル１１２が配置される。素子分離層１２７の外側には、Ｎ型ウェル１１２の電位を取り出すためのＮ型の導電性を有するウェルタップ１２１が配置される。ウェルタップ１２１は、例えば、電源に接続され得る。
【００１５】
ドレイン領域１１６及びゲート電極１１８及びソース領域１１５及びＰ型のウェルタップ１１９及びＮ型のウェルタップ１２１上には、図示しないコンタクトとの接触抵抗を小さくするためのシリサイド層１２２，１２３，１２４，１２８，１２５が配置される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−５１２７０号公報
【特許文献２】特開２００３−２５７８８７号公報
【特許文献３】特開２００９−２７８１００号公報
【特許文献４】特開２００６−２１０６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
トランジスタ１００には、図１に示すように、ソース領域１１５と、ドレイン領域１１６と、Ｐ型第１ウェル１１３及びＰ型第２ウェル１１４とによって、ＮＰＮ型の寄生バイポーラトランジスタが形成される。
【００１８】
そして、トランジスタ１００の動作中に、Ｐ型第１ウェル１１３及びＰ型第２ウェル１１４とＰ型のウェルタップ１１９との間に流れる電流が増加すると、主に抵抗率の高いＰ型第２ウェル１１４に基づく抵抗Ｒによって、Ｐ型第１ウェル１１３の電位が上昇する。その結果、寄生バイポーラトランジスタが導通状態となる。そして、トランジスタ１００のソース・ドレイン間には、チャネル領域以外にも、Ｐ型第１ウェル１１３又はＰ型第２ウェル１１４を流れる電流が生じることになる。この電流は、ゲート電圧によっては制御されないので、トランジスタ１００が設計通りに動作しないおそれが生じる。このように、トランジスタ１００の動作が不安定になることは、トランジスタ１００に大電流が流れる電源用のＩＣに使用する場合に特に問題となる。
【００１９】
そこで、本明細書では、安定に動作する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本明細書に開示する半導体装置の一形態によれば、基板内に形成された第１導電型のウェルと、上記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、上記基板内に配置される第２導電型のソース領域及びドレイン領域と、上記基板内に上記ソース領域と隣接して配置され、上記ウェルに電気的に接続される第１導電型のウェルタップと、上記ウェルと上記ウェルタップに接し、上記ウェルよりも不純物濃度が高く、第１導電型を有するポケット領域と、を備える。
【００２１】
また、本明細書に開示する半導体装置の製造方法の一形態によれば、基板内に配置された第１導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、上記ゲート電極の一方の側の上記基板内に、第１導電型の不純物を注入して、上記ウェルよりも不純物濃度の高いポケット状領域を形成し、上記ポケット状領域における上記ゲート電極とは反対側の部分に、上記ポケット状領域の深さよりも浅く第１導電型の不純物を注入して、ウェルタップを形成し、上記ウェルタップと上記ゲート電極との間の上記ポケット状領域の部分に上記ポケット状領域の深さよりも浅く第２導電型の不純物を注入してソース領域を形成すると共に、上記ゲート電極の他方の側の上記基板内に、第２導電型の不純物を注入して、ドレイン領域を形成する。
【発明の効果】
【００２２】
上述した本明細書に開示する半導体装置の一形態によれば、安定に動作する。
【００２３】
また、上述した本明細書に開示する半導体装置の製造方法の一形態によれば、安定に動作する半導体装置が得られる。
【００２４】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２５】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２６】
【図１】従来の例によるトランジスタを示す図である。
【図２】本明細書に開示する半導体装置の一実施形態を示す図である。
【図３】（Ａ）は、本明細書に開示する半導体装置の変型例１を示す図であり、（Ｂ）は、変型例２を示す図である。
【図４】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その１）である。
【図５】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その２）である。
【図６】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その３）である。
【図７】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その４）である。
【図８】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その５）である。
【図９】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その６）である。
【図１０】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その７）である。
【図１１】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その８）である。
【図１２】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その９）である。
【図１３】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その１０）である。
【図１４】本明細書に開示する半導体装置の製造方法の一実施形態の製造工程を示す図（その１１）である。
【発明を実施するための形態】
【００２７】
以下、本明細書で開示する半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００２８】
図２は、本明細書に開示する半導体装置の一実施形態を示す図である。
【００２９】
半導体装置１０は、Ｎチャネルの電界効果型トランジスタである。半導体装置１０は、基板１１上の素子分離層２６，２７によって画成された素子領域に配置される。
【００３０】
半導体装置１０は、基板１１内に形成されたＰ型第１ウェル１３及びＰ型第２ウェル１４を備える。Ｐ型第１ウェル１３は、Ｐ型第２ウェル１４内に閾値を調整するための不純物が注入されて形成されたもので、Ｐ型第２ウェル１４の上に配置され得る。従って、Ｐ型第１ウェル１３の抵抗率は、Ｐ型第２ウェル１４よりも低くなっている。
【００３１】
Ｐ型第１ウェル１３上には、ゲート絶縁膜１７を介して、ゲート電極１８が配置される。ゲート電極１８の両側には、側壁１８ａ、１８ｂが配置される。
【００３２】
半導体装置１０は、ゲート電極１８及びゲート絶縁膜１７を挟んで基板１１内に対向して配置されるＮ型の導電性を有するソース領域１５及びドレイン領域１６を備える。
【００３３】
また、半導体装置１０は、基板１１内にソース領域１５と隣接して配置され、Ｐ型第１ウェル１３又はＰ型第２ウェル１４の電位を取り出すＰ型のウェルタップ１９を備える。ウェルタップ１９は、ソース領域１５に対して、ゲート電極１８とは反対側に位置する。
【００３４】
ウェルタップ１９は、一方の境界がソース領域１５と接しており、他方の境界が素子分離層２７と接している。ウェルタップ１９とソース領域１５とは、いわゆるバッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ：境界接合）している。
【００３５】
Ｐ型第１ウェル１３とソース領域１５及びウェルタップ１９との間には、ポケット領域２０が配置される。ポケット領域２０は、Ｐ型の導電性を有し、Ｐ型第１ウェル１３よりも不純物濃度が高い。ポケット領域２０は、ゲート絶縁膜１７の下から、素子分離層２７まで延びている。ポケット領域２０は、Ｐ型第１ウェル１３とウェルタップ１９に接している。
【００３６】
ポケット領域２０は、半導体装置１０の導通状態において、キャリアがソース領域１５とドレイン領域１６との間を流れる際のオン抵抗を低減すると共に、閾値電圧を調整するために配置される。
【００３７】
ウェルタップ１９は、ポケット領域２０における素子分離層２７側の部分の上に配置される。ウェルタップ１９は、ポケット領域２０を介して、Ｐ型第１ウェル１３と電気的に接続される。また、ウェルタップ１９は、ポケット領域２０及びＰ型第１ウェル１３を介して、Ｐ型第２ウェル１４と電気的に接続される。
【００３８】
ウェルタップ１９の不純物濃度は、ポケット領域２０の不純物濃度よりも高いことが、ウェルタップ１９の抵抗率を下げて、Ｐ型第１ウェル１３又はＰ型第２ウェル１４の電位を取り出す上で好ましい。
【００３９】
また、半導体装置１０は、ソース領域１５とポケット領域２０との間に、ソース領域１５よりも不純物濃度が低く、Ｎ型の導電性を有するソースエクステンション領域１５ａを備える。ソースエクステンション領域１５ａは、ゲート絶縁層１７の下から、ソース領域１５のウェルタップ１９側の端まで延びている。
【００４０】
また、トランジスタ１００は、ドレイン領域１６とＰ型第１ウェル１３との間に、ドレイン領域１６よりも不純物濃度が低く、Ｎ型の導電性を有するドレインエクステンション領域１６ａを備える。ドレインエクステンション領域１６ａは、ゲート絶縁層１７の下から、素子分離層２６まで延びている。ソースエクステンション領域１５ａ及びソースエクステンション領域１５ａは、閾値電圧を適切な範囲に調節するために配置され得る。
【００４１】
図２に示す例では、ウェルタップ１９とポケット領域２０との境界の位置は、ソース領域１５とソースエクステンション領域１５ａとの境界の位置と一致しているが、これらの位置は一致していなくても良い。
【００４２】
Ｐ型第２ウェル１４の下には、半導体装置１０と他の素子領域とを電気的に絶縁するためのＮ型ウェル１２が配置される。Ｎ型ウェル１２は、素子分離層２７の下から素子領域の外に向かって延びている。素子分離層２７の外側には、Ｎ型ウェル１２の電位を取り出すためのＮ型のウェルタップ２１が配置される。
【００４３】
ドレイン領域１６及びゲート電極１８及びソース領域１５及びＰ型のウェルタップ１９及びＮ型のウェルタップ２１上には、図示しないコンタクトとの接触抵抗を小さくするためのシリサイド層２２，２３，２４、２５が配置される。
【００４４】
ドレイン領域１６及びゲート電極１８は、それぞれ、シリサイド層２２，２３及びコンタクトを介して、上層の配線に接続され得る。
【００４５】
ソース領域１５及びウェルタップ１９は、共通のシリサイド層２４及びコンタクトを介して、例えば、グランドに接続され得る。
【００４６】
ウェルタップ２１は、シリサイド層２５及びコンタクトを介して、例えば、電源に接続され得る。
【００４７】
上述したように、半導体装置１０では、ウェルタップ１９が、Ｐ型第１ウェル１３よりも抵抗率の低いポケット領域２０を介して、Ｐ型第１ウェル１３と電気的に接続している。
【００４８】
また、半導体装置１０には、図２に示すように、ソース領域１５と、ドレイン領域１６と、Ｐ型第１ウェル１３とによって、ＮＰＮ型の寄生バイポーラトランジスタが形成される。
【００４９】
そして、半導体装置１０の動作中に、Ｐ型第１ウェル１３とウェルタップ１９との間には、電流が、主に抵抗率の低いポケット領域２０を通って流れることになる。半導体装置１０の動作中に、Ｐ型第１ウェル１３とＰ型のウェルタップ１９との間に流れる電流が増加すると、主にポケット領域２０に基づく抵抗Ｒによって、Ｐ型第１ウェル１３の電位が上昇する。しかし、ポケット領域２０の抵抗率は、Ｐ型第１ウェル１３又はＰ型第２ウェル１４の抵抗率よりも低いので、Ｐ型第１ウェル１３の電位の上昇が抑えられる。
【００５０】
また、ウェルタップ１９とＰ型第１ウェル１３とが、ポケット領域２０を介して電気的に接続しているので、図１に示す例よりも、ウェルとウェルタップ間を流れる電流の経路が短くなるため、Ｐ型第１ウェル１３の電位の上昇を更に抑制することができる。
【００５１】
従って、半導体装置１０では、半導体装置１０の動作中に、寄生バイポーラトランジスタが導通状態になることが防止される。
【００５２】
ポケット領域２０の不純物濃度は、Ｐ型第１ウェル１３の不純物濃度の２〜１０倍の範囲内にあることが好ましい。ポケット領域２０の不純物濃度が、Ｐ型第１ウェル１３の不純物濃度よりも、２倍以上であることにより、ポケット領域２０の抵抗率を下げて、寄生バイポーラトランジスタが導通状態になることを防止できる。また、ポケット領域２０の不純物濃度が、Ｐ型第１ウェル１３の不純物濃度よりも、１０倍以下であることにより、半導体装置１０のオン抵抗及び閾値電圧を適切な範囲に設定することができる。
【００５３】
上述した本実施形態の半導体装置１０によれば、寄生バイポーラトランジスタが導通状態になることを防止できるので、半導体装置１０のソース・ドレイン間に流れる電流がゲート電圧によって制御されるため、安定に動作する。
【００５４】
また、半導体装置１０によれば、図１の例に示す場合よりも、素子分離層の数が少ないので、素子領域の寸法を低減することができる。
【００５５】
次に、上述した実施形態の半導体装置の変型例１及び変型例２を、図面を参照して以下に説明する。
【００５６】
図３（Ａ）は、本明細書に開示する半導体装置の変型例１を示す図である。
【００５７】
変型例１の半導体装置１０は、ソースエクステンション領域及びドレインエクステンション領域を備えていない。ポケット領域２０は、ソール領域１５と直に接している。本変型例のその他の構造は、上述した実施形態と同様である。
【００５８】
図３（Ｂ）は、本明細書に開示する半導体装置の変型例２を示す図である。
【００５９】
変型例２の半導体装置１０は、ソースエクステンション領域及びドレインエクステンション領域と、Ｐ型第１ウェルとを備えていない。ポケット領域２０は、Ｐ型第２ウェル１４と直に接している。本変型例のその他の構造は、上述した実施形態と同様である。
【００６０】
上述した実施形態及びその変型例では、半導体装置がＮチャネルの電界効果型トランジスタであったが、半導体装置はＰチャネルの電界効果型トランジスタであっても良い。この場合には、ソース領域及びドレイン領域はＰ型の導電性を有し、第１ウェル及び第２ウェル及びポケット領域及びソース領域と隣接するウェルタップは、それぞれ、Ｎ型の導電性を有することになる。
【００６１】
次に、上述した実施形態の半導体装置の製造方法の好ましい一実施形態を、図面を参照して、以下に説明する。
【００６２】
まず、図４（Ａ）に示すように、基板１１上に、保護層５０が形成される。保護層５０は、後の工程において基板１１が損傷することを防止する。基板１１としては、例えば、Ｐ型の導電性を有するシリコン基板を用いることができる。保護層５０の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である保護層５０は、例えば、ドライ酸化法を用いて、基板温度を５００℃にして、１０ｎｍの厚さで形成され得る。
【００６３】
次に、図４（Ｂ）に示すように、第１マスク層５１が、保護層５０上に形成される。第１マスク層５１の形成材料として、例えば、窒化珪素を用いることができる。窒化珪素である第１マスク層５１は、例えば、ジクロルシラン及びアンモニアガスをプロセスガスとするＣＶＤ法を用いて、基板温度を７５０℃にして、１１２ｎｍの厚さで形成され得る。
【００６４】
次に、図５（Ｃ）に示すように、第２マスク層５２が、第１マスク層５１上に形成される。第２マスク層５２の形成材料として、例えば、ポリシリコンを用いることができる。第２マスク層５２の厚さとしては、例えば、１５０ｎｍにすることができる。
【００６５】
次に、パターニングされた第３マスク層５３が、第２マスク層５２上に形成される。パターニングされた第３マスク層５３は、素子分離層を形成するためのパターンを有する。そして、図５（Ｄ）に示すように、この第３マスク層５３をマスクとして、第２マスク層５２及び第１マスク層５１がエッチングされて、エッチングされた部分に保護層５０が露出する。第２マスク層５２及び第１マスク層５１のエッチングには、例えば、ドライエッチングを用いることができる。
【００６６】
次に、図６（Ｅ）に示すように、パターニングされた第２マスク層５２及び第１マスク層５１をマスクとして、保護層５０及び基板１１がエッチングされて、溝Ｔ１，Ｔ２が形成される。第３マスク層５３は、このエッチングにより除去される。保護層５０及び基板１１のエッチングには、例えば、ドライエッチングを用いることができる。溝Ｔ１，Ｔ２の深さとしては、例えば、２８０ｎｍとすることができる。
【００６７】
次に、図６（Ｆ）に示すように、溝Ｔ１，Ｔ２内に絶縁層５４が形成される。絶縁層５４は、第２マスク層５２上にも形成され得る。絶縁層５４の形成材料としては、例えば、酸化珪素を用いることができる。絶縁層５４の厚さとしては、例えば、溝Ｔ１，Ｔ２の底から４７５ｎｍとすることができる。絶縁層５４の形成方法としては、例えば、プラズマＣＶＤ法を用いることができる。
【００６８】
次に、図７（Ｇ）に示すように、基板１１上の絶縁層５４の部分が、第２マスク層５２及び第１マスク層５１及び保護層５０と共に除去されて、素子分離層２６，２７が形成される。絶縁層５４等の除去には、例えば、ＣＭＰ法を用いることができる。
【００６９】
次に、図７（Ｈ）に示すように、素子領域が形成される部分に開口を有するようにパターニングされた第４マスク層５５が基板１１上に形成される。そして、まず、第４マスク層５５をマスクとして、Ｐ型の導電性を有する不純物イオンが基板１１内に注入されて、Ｐ型第２ウェル１４が形成される。Ｐ型の導電性を有する不純物としては、例えば、ボロンを用いることができる。Ｐ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを４２０ｋｅＶとして、１．４０×１０13／ｃｍ2の濃度で行うことができる。
【００７０】
次に、第４マスク層５５をマスクとして、Ｐ型の導電性を有する不純物イオンが基板１１内に注入されて、Ｐ型第１ウェル１３が形成される。Ｐ型第１ウェル１３は、Ｐ型第２ウェル１４よりも浅い位置に形成される。Ｐ型の導電性を有する不純物としては、例えば、ボロンを用いることができる。Ｐ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを１５０ｋｅＶとして、６．４０×１０13／ｃｍ2の濃度で行うことができる。
【００７１】
更に、第４マスク層５５をマスクとして、Ｎ型の導電性を有する不純物イオンが基板１１内に注入されて、Ｎ型ウェル１２が形成される。Ｎ型ウェル１２は、Ｐ型第２ウェル１４よりも深い位置に形成される。また、Ｎ型ウェル１２は、素子分離層２６，２７の下まで延在するように形成される。Ｎ型の導電性を有する不純物としては、例えば、リンを用いることができる。Ｎ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを２ＭｅＶとして、２．０×１０13／ｃｍ2の濃度で行うことができる。そして、第４マスク層５５が除去される。
【００７２】
次に、図８（Ｉ）に示すように、Ｎ型のウェルタップが形成される領域に開口を有するようにパターニングされた第５マスク層５６が基板１１上に形成される。そして、第５マスク層５６をマスクとして、Ｎ型の導電性を有する不純物イオンが基板１１内に注入されて、Ｎ型ウェル１２が、素子分離層２７の下の部分から素子分離層２７と隣接した基板１１の表面まで延びる。Ｎ型の導電性を有する不純物としては、例えば、リンを用いることができる。Ｎ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを４８０ｋｅＶとして、１．１６×１０13／ｃｍ2の濃度で行うことができる。そして、第５マスク層５６が除去される。
【００７３】
次に、図８（Ｊ）に示すように、ゲート絶縁層５７が基板１１上に形成される。ゲート絶縁層５７の形成材料としては、例えば、酸化珪素を用いることができる。酸化珪素であるゲート絶縁層５７は、例えば、ドライ酸化法を用いて、１５．６ｎｍの厚さで形成され得る。
【００７４】
そして、ゲート電極層５８が、ゲート絶縁層５７上に形成される。ゲート電極層５８の形成材料として、例えば、ポリシリコンを用いることができる。ポリシリコンであるゲート電極層５８は、例えば、ＣＶＤ法を用いて、１０５ｎｍの厚さで形成され得る。
【００７５】
更に、保護層５９が、ゲート電極層５８上に形成される。保護層５９の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である保護層５９は、例えば、ＣＶＤ法を用いて、３０ｎｍの厚さで形成され得る。
【００７６】
次に、図９（Ｋ）に示すように、ゲート電極が形成される部分に対応するようにパターニングされた第６マスク層６０が、保護層５９上に形成される。
【００７７】
次に、図９（Ｌ）に示すように、第６マスク層６０をマスクとして、保護層５９及びゲート電極層５８及びゲート絶縁層５７がエッチングされて、ゲート電極１８及びゲート絶縁膜１７が形成される。このエッチング方法としては、例えば、ドライエッチングを用いることができる。そして、第６マスク層６０及びゲート電極１８上の保護層５９が除去される。
【００７８】
次に、図１０（Ｍ）に示すように、ポケット領域が形成される領域に開口を有するようにパターニングされた第７マスク層６１が、基板１１上に形成される。そして、第７マスク層６１及びゲート電極１８をマスクとして、Ｐ型の導電性を有する不純物イオンが基板１１内に注入されて、ポケット状領域２０ａが形成される。ポケット状領域２０ａの不純物濃度は、Ｐ型第１ウェル１３よりも高くなるように、不純物イオンが注入される。また、ポケット状領域２０ａを形成する際には、基板１１のＰ型第１ウェル１３内に、Ｐ型第１ウェル１３よりも浅くＰ型の不純物イオンを注入して、ポケット状領域２０ａが形成される。Ｐ型の導電性を有する不純物としては、例えば、ボロンを用いることができる。Ｐ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを１７ｋｅＶとして、３．６×１０13／ｃｍ2の濃度で行うことができる。そして、第７マスク層６１が除去される。
【００７９】
次に、図１０（Ｎ）に示すように、ソースエクステンション領域及びドレインエクステンション領域が形成される部分に開口を有するようにパターニングされた第８マスク層６２が、基板１１上に形成される。そして、第８マスク層６２及びゲート電極１８をマスクとして、Ｎ型の導電性を有する不純物イオンが基板１１内に注入されて、ソースエクステンション領域１５ａ及びドレインエクステンション領域１６ａが形成される。ソースエクステンション領域１５ａは、ポケット状領域２０ａ内に、ポケット状領域２０ａよりも浅くＮ型の不純物イオンを注入して形成される。また、ドレインエクステンション領域１６ａは、Ｐ型第１ウェル１３内に、Ｐ型第１ウェル１３よりも浅くＮ型の不純物イオンを注入して形成される。Ｎ型の導電性を有する不純物としては、例えば、リンを用いることができる。Ｎ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、イオンの入射エネルギーを４０ｋｅＶとして、３．２×１０13／ｃｍ2の濃度で行うことができる。そして、第８マスク層６２が除去される。
【００８０】
次に、図１１（Ｏ）に示すように、側壁層６３が、ゲート電極１８及び基板１１上に形成される。側壁層６３の形成材料として、例えば、酸化珪素を用いることができる。酸化珪素である側壁層６３は、例えば、ＣＶＤ法を用いて、基板温度を５００〜６００℃にして、９０ｎｍの厚さで形成され得る。
【００８１】
次に、図１１（Ｐ）に示すように、側壁層６３がエッチングされて、ゲート電極１８の両側に側壁１８ａ、１８ｂが形成される。
【００８２】
次に、図１２（Ｑ）に示すように、Ｐ型のウェルタップが形成される部分に開口を有するようにパターニングされた第９マスク層６４が基板１１上に形成される。
【００８３】
そして、第９マスク層６４をマスクとして、ポケット状領域２０ａにおけるゲート電極１８とは反対側の部分に、ポケット状領域２０ａの深さよりも浅くＰ型の不純物イオンを注入して、Ｐ型のウェルタップ１９が形成される。Ｐ型の導電性を有する不純物としては、例えば、ボロンを用いることができる。Ｐ型の導電性を有する不純物イオンの基板１１内への注入には、例えば、まず、ボロンイオンの入射エネルギーを８ｋｅＶとして、１．０×１０13／ｃｍ2の濃度で行う。続いて、ゲルマニウムイオンの入射エネルギーを１０ｋｅＶとして、５．０×１０13／ｃｍ2の濃度で行う。更に、ボロンイオンの入射エネルギーを４ｋｅＶとして、４．０×１０13／ｃｍ2の濃度で行うことができる。ウェルタップ１９の不純物濃度は、ポケット状領域２０ａの不純物濃度よりも高くなる。そして、第９マスク層６４が除去される。
【００８４】
次に、図１２（Ｒ）に示すように、ソース領域及びドレイン領域及びＮ型のウェルタップが形成される部分に開口を有するようにパターニングされた第１０マスク層６５が、基板１１上に形成される。
【００８５】
そして、第１０マスク層６５及びゲート電極１８及び側壁１８ａ、１８ｂをマスクとして、ウェルタップ１９とゲート電極１８との間のポケット状領域２０ａの部分にポケット状領域２０ａの深さよりも浅くＮ型の不純物イオンを注入してソース領域１５が形成される。また、ソース領域１５の形成と共に、ゲート電極１８の他方の側の基板１１内に、Ｎ型の不純物イオンを注入して、ドレイン領域１６が形成される。更に、ソース領域１５及びドレイン領域１６の形成と共に、素子分離層２７と隣接するＮ型ウェル２７の部分に、Ｎ型の不純物イオンをＮ型ウェル２７よりも浅く注入して、Ｎ型のウェルタップ２１が形成される。このＮ型の不純物イオンの注入では、ゲート電極１８にもイオンが注入される。
【００８６】
ここで、ソース領域１５を形成する際には、ソースエクステンション領域１５ａ内に、ソースエクステンション領域１５ａよりも浅くＮ型の不純物イオンを注入して、ソース領域１５が形成される。また、ドレイン領域１６を形成する際には、ドレインエクステンション領域１６ａ内に、ドレインエクステンション領域１６ａよりも浅くＮ型の不純物イオンを注入して、ドレイン領域１６が形成される。
【００８７】
Ｎ型の導電性を有する不純物としては、例えば、リンを用いることができる。Ｎ型の導電性を有する不純物イオンの基板内への注入には、例えば、まず、リンイオンの入射エネルギーを１５ｋｅＶとして、５．０×１０13／ｃｍ2の濃度で行う。更に、リンイオンの入射エネルギーを８ｋｅＶとして、８．０×１０15／ｃｍ2の濃度で行うことができる。そして、第１０マスク層６５が除去される。
【００８８】
このようにして、ポケット状領域２０ａにおけるソース領域１５及びソースエクステンション領域１５ａ及びウェルタップ１９を除いた部分が、ポケット領域２０となる。
【００８９】
次に、図１３（Ｓ）に示すように、メタル層６６が、ドレイン領域１６及びゲート電極１８及びソース領域１５及びＰ型のウェルタップ１９及びＮ型のウェルタップ２１を覆うように基板１１上に形成される。メタル層６６の形成材料としては、例えば、コバルトを用いることができる。メタル層６６の形成方法としては、例えば、スパッタリング法を用いることができる。メタル層６６の厚さとしては、例えば、５ｎｍとすることができる。
【００９０】
次に、メタル層６６が形成された基板１１が加熱されて、ドレイン領域１６及びゲート電極１８及びソース領域１５及びＰ型のウェルタップ１９及びＮ型のウェルタップ２１それぞれの表面の部分がメタル層６６と反応する。本実施形態では、メタル層６６と反応した部分が、シリサイド化される。この熱処理は、例えば、基板１１の温度を７００℃にして行うことができる。そして、共晶化していないメタル層６６の部分が除去されて、図１３（Ｔ）に示すように、シリサイド層２２，２３，２４，２５が形成される。このようにして、図２に示す半導体装置が得られる。シリサイド層２４は、ソース領域１５と、このソース領域１５とバッティングコンタクトするウェルタップ１９とを覆うように形成される。
【００９１】
更に、図１３（Ｔ）に示すように、保護層２８が、ゲート電極１８及び側壁１８ａ、１８ｂ等を覆うように、基板１１上に形成される。保護層２８の形成材料としては、例えば、窒化珪素を用いることができる。保護層２８の形成方法としては、例えば、ＣＶＤ法を用いることができる。保護層２８の厚さとしては、例えば、８０ｎｍとすることができる。
【００９２】
そして、図１３（Ｔ）に示すように、絶縁層２９が、保護層２８上に形成される。絶縁層２９の形成材料としては、例えば、酸化珪素を用いることができる。絶縁層２９の形成方法としては、例えば、ＣＶＤ法を用いることができる。絶縁層２９の厚さとしては、例えば、７４５ｎｍとすることができる。
【００９３】
然る後に、図１４（Ｕ）に示すように、シリサイド層２２，２３，２４，２５と電気的に接続するコンタクト３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅが絶縁層２９内に形成される。そして、コンタクト３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ上に、配線４０ａ、４０ｂ、４０ｃ、４０ｄが形成される。配線４０ｃは、コンタクト３０ｃ、３０ｄと接続する。
【００９４】
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【００９５】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【００９６】
以上の上述した各実施形態に関し、更に以下の付記を開示する。
【００９７】
（付記１）
基板内に形成された第１導電型のウェルと、
前記ウェル上にゲート絶縁膜を介して配置されるゲート電極と、
前記基板内に配置される第２導電型のソース領域及びドレイン領域と、
前記基板内に前記ソース領域と隣接して配置され、前記ウェルに電気的に接続される第１導電型のウェルタップと、
前記ウェルと前記ウェルタップに接し、前記ウェルよりも不純物濃度が高く、第１導電型を有するポケット領域と、
を備えた半導体装置。
【００９８】
（付記２）
前記ウェルタップは、前記ポケット領域の上に配置される付記１に記載の半導体装置。
【００９９】
（付記３）
前記ポケット領域の不純物濃度は、前記ウェルの不純物濃度の２〜１０倍の範囲内にある付記１又は２に記載の半導体装置。
【０１００】
（付記４）
前記ウェルタップの不純物濃度は、前記ポケット領域の不純物濃度よりも高い付記１〜３の何れか一項に記載の半導体装置。
【０１０１】
（付記５）
前記ソース領域と前記ポケット領域との間に、前記ソース領域よりも不純物濃度が低く、第２導電型を有するエクステンション領域を備える付記１〜４の何れか一項に記載の半導体装置。
【０１０２】
（付記６）
基板内に配置された第１導電型のウェル上に、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極の一方の側の前記基板内に、第１導電型の不純物を注入して、前記ウェルよりも不純物濃度の高いポケット状領域を形成し、
前記ポケット状領域における前記ゲート電極とは反対側の部分に、前記ポケット状領域の深さよりも浅く第１導電型の不純物を注入して、ウェルタップを形成し、
前記ウェルタップと前記ゲート電極との間の前記ポケット状領域の部分に前記ポケット状領域の深さよりも浅く第２導電型の不純物を注入してソース領域を形成すると共に、前記ゲート電極の他方の側の前記基板内に、第２導電型の不純物を注入して、ドレイン領域を形成する、半導体装置の製造方法。
【０１０３】
（付記７）
前記ポケット状領域を形成する際には、前記ウェル内に、前記ウェルよりも浅く第１導電型の不純物を注入して、前記ポケット状領域を形成する付記６に記載の半導体装置の製造方法。
【符号の説明】
【０１０４】
１０    半導体装置
１１    基板
１２    Ｎ型ウェル
１３    Ｐ型第１ウェル
１４    Ｐ型第２ウェル
１５    ソース領域
１５ａ    ソースエクステンション領域
１６    ドレイン領域
１６ａ    ドレインエクステンション領域
１７    ゲート絶縁膜
１８    ゲート電極
１８ａ、１８ｂ    側壁
１９    ウェルタップ
２０    ポケット領域
２０ａ    ポケット状領域
２１    ウェルタップ
２２、２３、２４、２５    シリサイド層
２６，２７    素子分離層
２８    保護層
２９    絶縁層
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ    コンタクト
４０ａ、４０ｂ、４０ｃ、４０ｄ    配線
５０    保護層
５１    第１マスク層
５２    第２マスク層
５３    第３マスク層
５４    絶縁層
５５    第４マスク層
５６    第５マスク層
５７    ゲート絶縁層
５８    ゲート電極層
５９    保護層
６０    第６マスク層
６１    第７マスク層
６２    第８マスク層
６３    側壁層
６４    第９マスク層
６５    第１０マスク層
６６    メタル層
Ｔ１、Ｔ２    溝
【図１】
2012253230.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012253230.tif 000009
【図８】
2012253230.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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