(57)【要約】      （修正有）【課題】ＴＦＴ特性が良好で表示品質や回路配線の層間絶縁性を確保できるＴＦＴアレー基板の製造方法等を提供する。【解決手段】基材１上への酸化物半導体膜３のパターン形成工程、酸化物半導体膜へのソース電極接続領域３ｓ及びドレイン電極接続領域３ｄの形成工程、酸化物半導体膜を覆うゲート絶縁膜４の形成工程、ゲート絶縁膜にコンタクトホールを開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域及びドレイン電極接続領域に接続するとともに酸化物半導体膜上にゲート絶縁膜を介してゲート電極７を形成し、第１回路配線群１７を形成する工程、ソース電極、ドレイン電極、ゲート電極及び第１回路配線群上に層間絶縁膜１８を形成する工程、層間絶縁膜上に第２回路配線群１９を形成する工程を有し、ゲート絶縁膜４の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さを１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとする。【選択図】図２
2012191025.tif 000002
【特許請求の範囲】
【請求項１】
基材上に酸化物半導体膜をパターン形成する工程と、
活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、
前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第２回路配線群を形成する工程とを少なくとも有し、
前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする薄膜トランジスタアレー基板の製造方法。
【請求項２】
前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であり、前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である、請求項１に記載の薄膜トランジスタアレー基板の製造方法。
【請求項３】
基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群とを少なくとも有し、
前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、
前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする薄膜トランジスタアレー基板。
【請求項４】
基材上に酸化物半導体膜をパターン形成する工程と、
活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、
前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、
前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、
該層間絶縁膜上に第２回路配線群を形成する工程と、
容量素子及び／又は抵抗素子を形成する工程とを少なくとも有し、
前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする薄膜集積回路装置の製造方法。
【請求項５】
基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群と、容量素子及び／又は抵抗素子と、を少なくとも有し、
前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、
前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする薄膜集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法に関する。さらに詳しくは、酸化物半導体膜を採用したコプレナー型の薄膜トランジスタを有するアレー基板であって、良好な薄膜トランジスタ特性を有し、且つ表示品質や回路配線の層間絶縁性を確保できる薄膜トランジスタアレー基板、薄膜集積回路装置及びそれらの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）を搭載する薄膜トランジスタアレー基板は、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置用の駆動素子基板として用いられている。薄膜トランジスタには、逆スタガ型（ボトムゲート）や順スタガ型（トップゲート）等の構造形態がある。こうした薄膜トランジスタを構成する半導体膜としては、アモルファスシリコン半導体膜やポリシリコン半導体膜が一般的に適用されている。しかし、アモルファスシリコン半導体膜は、特性が安定しているものの移動度が小さく、一方、ポリシリコン半導体膜は、移動度が高いものの、その製造工程で高温（例えば６００℃以上）の熱処理工程を必要とする。
【０００３】
近年、酸化物半導体膜を用いた薄膜トランジスタの研究が活発に行われている。特許文献１では、Ｉｎ、Ｇａ、Ｚｎからなる酸化物（「ＩＧＺＯ」と略す。）の多結晶薄膜を薄膜トランジスタの半導体膜に用いた例が提案され、非特許文献１と特許文献２では、ＩＧＺＯの非晶質薄膜を薄膜トランジスタの半導体膜に用いた例が提案されている。これらのＩＧＺＯを半導体膜に用いた薄膜トランジスタは、室温での低温成膜が可能であり、プラスチック基材等の非耐熱性基板に熱ダメージを与えることなく形成が可能であるとされている。
【０００４】
前記したＩＧＺＯ系の酸化物半導体は、低温で形成される非晶質材料であるにもかかわらず、比較的高い移動度を有するため、近年注目されている。また、ＩＧＺＯ系の酸化物半導体は可視光に対する透過率が高い透明材料であるとともに、ＩＴＯ等の従来公知の透明導電材料をゲート電極やソース電極及びドレイン電極とした場合であっても良好な電気的な接触特性が得られることから、透明材料のみを用いた透明な薄膜トランジスタも検討されている。
【０００５】
薄膜トランジスタのうち、逆スタガ型の薄膜トランジスタは、半導体膜としてＩＧＺＯ系等の酸化物半導体膜、アモルファスシリコン半導体膜又は有機半導体膜を適用した場合に採用されている。一方、順スタガ型（プレーナ型）の薄膜トランジスタは、半導体膜としてポリシリコン半導体膜を適用した場合に採用されている。これらの逆スタガ型及び順スタガ型の薄膜トランジスタを有するアレー基板は、薄膜トランジスタを構成するゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を挟んで向かい合う断面構造になっている。さらに、そうした薄膜トランジスタを有するアレー基板には、ゲート電極の形成時やソース電極及びドレイン電極の形成時に、アレー配線や回路配線が同時に形成されている。したがって、そのアレー配線や回路配線は、ゲート電極とソース電極及びドレイン電極と同様、ゲート絶縁膜を挟むように形成されている。
【０００６】
逆スタガ型及び順スタガ型の薄膜トランジスタを有するアレー基板では、ゲート絶縁膜が厚いと、層間の絶縁性は十分に確保できるものの、トランジスタ特性が低下することがある。一方、ゲート絶縁膜の厚さを薄くすると、トランジスタ特性は良好なものとすることができるものの、ゲート電極やソース電極及びドレイン電極の形成と同時にゲート絶縁膜を挟むように形成したアレー配線や回路配線はその絶縁性が不十分になり、表示装置の表示特性が低下するおそれがある。
【０００７】
このように、順スタガ型及び逆スタガ型の薄膜トランジスタを有するアレー基板においては、ゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を挟んで向かい合う構造であるので、そのゲート絶縁膜の厚さは、層間絶縁性とトランジスタ特性との間でトレードオフの関係になるという問題がある。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】K.Nomura  et.al.,  Nature,  vol.432,  p.488-492(2004)
【特許文献】
【０００９】
【特許文献１】特開２００４−１０３９５７号公報
【特許文献２】特表２００５−８８７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記したトレードオフの問題を解決するために、本発明者は、コプレナー型構造の薄膜トランジスタを有するアレー基板について検討した。コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域（活性化処理領域）とが同一層上（同一プレーン上）に形成される構造であるので、例えば図１（Ｅ）にも示すように、ゲート電極とソース電極及びドレイン電極はゲート絶縁膜を形成（併せてゲート絶縁膜にコンタクトホールを形成）した後に同時に形成される。そのため、アレー基板を構成するアレー配線や回路配線は、ゲート電極とソース電極及びドレイン電極の形成時に同時に形成されるとともに、その後に形成した層間絶縁膜上に形成される。
【００１１】
したがって、このコプレナー型構造の薄膜トランジスタを有するアレー基板では、トランジスタ特性はゲート絶縁膜の厚さを制御することによって達成でき、アレー配線や回路配線の層間絶縁性は層間絶縁膜の厚さを制御することによって達成できるという利点がある。しかしながら、コプレナー型構造の薄膜トランジスタを有するアレー基板であっても、半導体膜を例えばＩＧＺＯ系の酸化物半導体で形成した場合、その酸化物半導体膜上に形成するゲート絶縁膜の成膜手段（例えばプラズマＣＶＤ法等）によっては、酸化物半導体膜に酸素欠陥等による特性低下が生じてしまう。なお、そうした特性を回復するためには、その後に例えば２５０℃以上のアニール処理を別途行う必要があり、工数が増すと共に、薄膜トランジスタの層構成に非耐熱材料を使用できないという難点がある。
【００１２】
本発明は、上記課題を解決するためになされたものであって、その目的は、酸化物半導体膜を採用したコプレナー型の薄膜トランジスタを有するアレー基板において、良好な薄膜トランジスタ特性を有し、且つ表示品質や回路配線の層間絶縁性を確保できる薄膜トランジスタアレー基板の製造方法、及び製造された薄膜トランジスタアレー基板を提供することにある。また、本発明の他の目的は、薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することにある。
【課題を解決するための手段】
【００１３】
（１）上記課題を解決するための本発明に係る薄膜トランジスタアレー基板の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２回路配線群を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする。
【００１４】
この発明によれば、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板の製造方法において、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行うので、酸化物半導体膜の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要とせず、その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。
【００１５】
本発明に係る薄膜トランジスタアレー基板の製造方法において、前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であることが好ましく、前記反応性スパッタリング法又は前記パルスプラズマＣＶＤ法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることが好ましい。
【００１６】
（２）上記課題を解決するための本発明に係る薄膜トランジスタアレー基板は、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群とを少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする。
【００１７】
この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理（例えば２５０℃以上の熱処理）が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。
【００１８】
（３）上記課題を解決するための本発明に係る薄膜集積回路装置の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第１回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第１回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第２回路配線群を形成する工程と、容量素子及び／又は抵抗素子を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、前記層間絶縁膜の厚さを１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さとすることを特徴とする。
【００１９】
この発明によれば、上記した本発明に係る薄膜集積回路装置の製造方法は、上記本発明に係る薄膜トランジスタアレー基板の各製造工程を有し、さらに容量素子及び／又は抵抗素子を形成する工程を有するので、コプレナー型の薄膜トランジスタの作製工程では、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行う。その結果、酸化物半導体膜の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要とせず、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。
【００２０】
（４）上記課題を解決するための本発明に係る薄膜集積回路装置は、上記した本発明に係る薄膜トランジスタアレー基板を有することを特徴とする。すなわち、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第１回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第２回路配線群と、容量素子及び／又は抵抗素子と、を少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが１００ｎｍ〜５００ｎｍの範囲であり、前記層間絶縁膜の厚さが１μｍ以上且つ前記ゲート絶縁膜の２倍〜１０倍の厚さであることを特徴とする。
【００２１】
この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板を有する薄膜集積回路装置である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理（例えば２５０℃以上の熱処理）が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。
【発明の効果】
【００２２】
本発明によれば、近年の低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタアレー基板の製造方法、及び製造された低コストで特性の良い薄膜トランジスタアレー基板、及びその薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することができる。
【００２３】
しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜の厚さを１μｍ以上且つゲート絶縁膜の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板や集積回路装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る薄膜トランジスタアレー基板の製造方法（その１）を示す工程図である。
【図２】本発明に係る薄膜トランジスタアレー基板の製造方法（その２）を示す工程図である。
【図３】本発明に係る薄膜トランジスタアレー基板の一例を示す模式的な断面図である。
【図４】本発明に係る薄膜集積回路装置の製造方法（その１）を示す工程図である。
【図５】本発明に係る薄膜集積回路装置の製造方法（その２）を示す工程図である。
【図６】本発明に係る薄膜集積回路装置の一例を示す模式的な断面図である。
【図７】図６に示す薄膜集積回路装置の模式的な平面図（Ａ）と回路図（Ｂ）である。
【図８】本発明に係る薄膜集積回路装置の応用例（リングオシレータ）である。
【図９】図８に示す応用例（リングオシレータ）の模式的な平面図である。
【図１０】５段のリングオシレータの回路図である。
【発明を実施するための形態】
【００２５】
以下に、本発明に係る薄膜トランジスタアレー基板及びその製造方法並びに薄膜集積回路装置及びその製造方法について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。
【００２６】
［薄膜トランジスタアレー基板及びその製造方法］
（基本構成）
本発明に係る薄膜トランジスタアレー基板（以下「アレー基板５０」ともいう。）の製造方法は、図１及び図２に示すように、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により前記酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄを前記ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに前記酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極７を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程とを少なくとも有している。
【００２７】
そして、このアレー基板５０の製造方法は、ゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとすることに特徴がある。
【００２８】
この製造方法で得られた薄膜トランジスタアレー基板５０は、図３に示すように、基材１と、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース電極６ｓ及びドレイン電極６ｄと、ゲート絶縁膜４上に設けられた第１回路配線１７と、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７上に設けられた層間絶縁膜１８と、層間絶縁膜１８上に設けられた第２回路配線群１９とを少なくとも有している。
【００２９】
そして、このアレー基板５０では、ゲート絶縁膜４が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように構成されている。さらに、ゲート絶縁膜４の厚さＴ１が１００ｎｍ〜５００ｎｍの範囲であり、層間絶縁膜１８の厚さＴ２が１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さであるように構成されている。
【００３０】
このように構成されたアレー基板５０は、酸化物半導体膜３を用いたコプレナー型の薄膜トランジスタ１０を有している。そして、その酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下のこと。以下同じ。）を与えない上記複数の手段（塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法）で行うので、酸化物半導体膜３の特性を回復させるための熱処理（例えば２５０℃以上の熱処理）を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができるとともに、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ１０を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができ、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ１０は、チャネル領域３ｃとソース電極接続領域３ｓ及びドレイン電極接続領域３ｄ（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極７とソース電極６ｓ及びドレイン電極６ｄとがゲート絶縁膜４を間に挟む部分がなく、そうした部分に起因した寄生容量を低減できるという効果もある。
【００３１】
さらに、このアレー基板５０は、薄膜トランジスタ１０を構成するゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとしたので、そのゲート絶縁膜４によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜１８によってアレー配線や回路配線等からなる第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板５０を提供できる。
【００３２】
以下、工程順に説明する。
【００３３】
（酸化物半導体膜のパターン形成工程）
先ず、図１（Ａ）に示すように、酸化物半導体膜３を基材１上にパターン形成する。基材１の種類や構造は特に限定されるものではなく、用途に応じて各種の基材を適用可能である。フレキシブルな材質であっても硬質な材質であってもよい。また、透明基材であっても不透明基材であってもよい。具体的に用いることができる材料としては、例えば、ガラス基材、石英基材、金属基材、セラミックス基材、プラスチック基材等を挙げることができる。なお、プラスチック基材としては、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。
【００３４】
基材１の厚さは、得られる薄膜トランジスタアレー基板５０にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばフレキシブル性のアレー基板５０とする場合には、厚さ５μｍ〜３００μｍのプラスチック基材が好ましく用いられる。また、基材１の形状は特に限定されないが、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材１上に薄膜トランジスタ１０を形成した後に個々のチップ状、カード状、ディスク状に分断加工して、所定形状のアレー基板５０としてもよい。
【００３５】
酸化物半導体膜３は、基材１上に設けられる。酸化物半導体膜３は、薄膜トランジスタ１０を構成するチャネル領域３ｃとして使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。酸化物半導体膜３を構成する酸化物としては、例えば、ＩｎＭＺｎＯ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、ＭがＧａであるＩｎＧａＺｎＯ系のアモルファス酸化物が好ましく、この場合、Ｉｎ：Ｇａ：Ｚｎの比が１：１：ｍ（ｍ＜６）であることが好ましい。また、Ｍｇをさらに含む場合においては、Ｉｎ：Ｇａ：Ｚｎ1-xＭｇxの比が１：１：ｍ（ｍ＜６）で０＜ｘ≦１であることが好ましい。なお、組成割合は、蛍光Ｘ線（ＸＲＦ）装置によって測定したものである。
【００３６】
ＩｎＧａＺｎＯ系のアモルファス酸化物については、ＩｎとＧａとＺｎの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、ＩｎｘＧａｙＺｎｚＯ（３ｘ／２＋３ｙ／２＋ｚ）で比率ｘ／ｙが０．４〜１．４の範囲であり、比率ｚ／ｙが０．２〜１２の範囲にあるように表すことができる。なお、ＺｎＯに近い組成とＩｎ２Ｏ３に近い組成で結晶質を示す。また、アモルファス酸化物が、ＩｎxＧａ1-x酸化物（０≦ｘ≦１）、ＩｎxＺｎ1-x酸化物（０．２≦ｘ≦１）、ＩｎxＳｎ1-x酸化物（０．８≦ｘ≦１）、Ｉｎx（Ｚｎ，Ｓｎ）1-x酸化物（０．１５≦ｘ≦１）から選ばれるいずれかのアモルファス酸化物であってもよい。
【００３７】
本発明では、後述の実施例で用いたＩｎＧａＺｎＯ系（以下「ＩＧＺＯ」と略す。）酸化物半導体膜を好ましく挙げることができる。また、このＩＧＺＯ系酸化物半導体膜には、必要に応じて、Ａｌ、Ｆｅ、Ｓｎ等を構成元素として加えたものであってもよい。このＩＧＺＯ系酸化物半導体膜は、可視光を透過して透明膜となるので、全体を透明にしたＴＦＴの製造も可能である。また、このＩＧＺＯ系酸化物半導体膜は、室温から１５０℃程度の低温での成膜が可能であることから、ガラス転移温度が２００℃未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。
【００３８】
酸化物半導体膜３がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度０．５°程度の低入射角によるＸ線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ブロード（又はハロー）パターンが見られることで確認できる。そうしたブロードパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜３には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。
【００３９】
酸化物半導体膜３の形成は、酸化物半導体材料の種類や基材１の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。酸化物半導体膜３の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常１０ｎｍ〜１５０ｎｍの範囲内であることが好ましく、２５ｎｍ〜１００ｎｍの範囲内であることがより好ましい。
【００４０】
ところで、従来では、酸化物半導体膜３を成膜した後に２５０℃以上又は３００℃以上の熱処理（レーザ照射や熱アニール処理等）を施し、半導体特性（移動度）を向上させていた。その理由は、酸化物半導体膜３上に形成するゲート絶縁膜４をプラズマＣＶＤ法で形成していたため、成膜時のプラズマ条件によって、酸化物半導体膜３がダメージを受けていたためである。しかしながら、後述するように、本発明では、酸化物半導体膜３にダメージを与えるプラズマ条件を生じさせるプラズマＣＶＤ法によってはゲート絶縁膜４を形成しない。その結果、後の２５０℃以上又は３００℃以上の熱処理工程は不要とすることができる。
【００４１】
なお、後述の薄膜集積回路装置６０のところでも説明するが、酸化物半導体膜３の形成工程時には、その酸化物半導体膜３と同じ材料で、容量素子２０を構成する第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを同時に成膜し、且つ同時にパターニングする。この第１電極用の膜と抵抗体膜用の膜の厚さは、酸化物半導体膜３の厚さと同じにするのが製造上便利である。なお、第１電極用の膜と、抵抗体膜用の膜は、後の活性化処理で導体化され、容量素子２０においては第１電極２１を構成し、抵抗素子３０においては抵抗体膜３３を構成することになる。
【００４２】
また、必要に応じて、基板５０上には第１下地膜や第２下地膜（いずれも図示しない）を形成する。第１下地膜や第２下地膜は、その機能や目的に応じて必要な領域のみに形成してもよいし全面に形成してもよい。第１下地膜と第２下地膜は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜（熱緩衝膜）として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。
【００４３】
好ましい例としては、第１下地膜を密着膜として、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜を形成し、第２下地膜をバッファ膜として、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜を積層することが好ましい。第１下地膜を密着膜として形成する場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ以上２００ｎｍ以下程度の範囲内であることが好ましい。一方、第２下地膜をバッファ膜として形成する場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下程度の範囲内であることが好ましい。
【００４４】
こうした第１下地膜と第２下地膜は、各種の蒸着法、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。
【００４５】
（活性化処理工程）
次に、図１（Ｂ）に示すように、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する。ここでは、先ず、所定のパターンにパターニングされた酸化物半導体膜３（図１（Ａ）参照）を覆うように、感光性レジスト膜を設ける。感光性レジストは市販のものを用いることができる。その後、その感光性レジスト膜をマスク露光し、引き続いて現像して、図１（Ｂ）に示すように、開口部１３を有するマスクパターン１２を形成する。このマスクパターン１２の開口部１３は、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄとなる部分である。その後、活性化処理１４を行って、開口部１３の酸化物半導体膜３をソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにする。
【００４６】
活性化処理は、アルゴンガス又はＣを含むフッ素系ガスを含むプラズマ条件下で行う。その処理条件は、酸化物半導体膜３の組成や特性に応じて任意に設定される。例えば、ＩＧＺＯ系酸化物半導体材料で酸化物半導体材料膜３を形成した場合における活性化処理条件としては、ＣＦ４ガス又はＣＨＦ３ガス等のＣを含むフッ素系ガス又はアルゴンガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの条件を例示できる。なお、同様の効果が得られるガスであれば、Ｃを含むフッ素系ガスやアルゴンガス以外であってもよい。こうすることにより、酸化物半導体材料膜３が有する当初の半導体特性を、キャリア密度が１０１６〜１０１９程度の導電体特性を有する導電体に変化させることができ、良好なソース電極接続領域３ｓ及びドレイン電極接続領域３ｄとすることができる。一方、活性化処理されない部分の酸化物半導体膜３は、半導体特性のまま保持され、チャネル領域３ｃとして作用する。
【００４７】
なお、後述の薄膜集積回路装置６０のところでも説明するように、容量素子２０の第１電極用の膜と、抵抗素子３０を構成する抵抗体膜用の膜とを、酸化物半導体膜３の形成工程時に併せて形成するが、そうした第１電極用の膜と抵抗体膜用の膜についてもこの活性化処理で導体化する。活性化処理により、容量素子２０の第１電極用の膜は第１電極２１となり、抵抗素子３０を構成する抵抗体膜用の膜は抵抗体膜３３となる。このように、第１電極２１と抵抗体膜３３を別個に形成することなく単一の導体化処理で形成できるので、薄膜集積回路装置を低コストで製造することができる。
【００４８】
この工程では、最後に、感光性レジスト膜からなるマスクパターン１２を、所定の除去剤で除去する。通常、アルカリ溶液等が用いられる。
【００４９】
（ゲート絶縁膜の形成工程）
次に、図１（Ｃ）に示すように、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うようにゲート絶縁膜４を形成する。本発明では、ゲート絶縁膜４の形成を、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法で行う。ゲート絶縁膜４の形成材料は、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。具体的には、下記のようにその成膜手段によって異なる。
【００５０】
塗布法でゲート絶縁膜４を形成する場合には、塗布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、ＳＯＧ（Spin  On  Glass）材料、シラザン系（ポリシラザン）材料、シラン系（シリコーン）材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成されたゲート絶縁膜４は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。
【００５１】
これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート絶縁膜４を覆うように塗布し、必要に応じ所定の温度（例えば１００℃〜１５０℃）を加えて溶媒除去等を行って、ゲート絶縁膜４を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ（無溶剤型）では、架橋等の反応によりゲート絶縁膜４を形成することができる。
【００５２】
塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成したゲート絶縁膜４の厚さＴ１は、その種類によっても異なるが、通常、１００ｎｍ〜５００ｎｍの範囲内である。
【００５３】
反応性スパッタリング法でのゲート絶縁膜４を形成方法は、放電ガスであるＡｒガスと共に微量のＯ２やＮ２ガス等の反応性ガスを入れてゲート絶縁膜４を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも１種又は２種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成されたゲート絶縁膜４としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。
【００５４】
反応性スパッタリング法では、導電性材料をターゲットとして用いてＤＣモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理でゲート絶縁膜４が成膜されるので、酸化物半導体膜３へのダメージを低減することができる。ゲート絶縁膜４は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さＴ１は、通常、１００ｎｍ〜５００ｎｍの範囲内である。
【００５５】
パルスプラズマＣＶＤ法でのゲート絶縁膜４を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁膜４を成膜する方法である。原料ガスとしては、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＥＯＳ等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比（パルス１周期中のバイアス電圧のＯＮ−ＯＦＦ比）とで条件設定される。各条件は、成膜するゲート絶縁膜４の種類等によって異なるが、通常、バイアス電圧は０．５ｋＷ〜２．０ｋＷ、周波数は１３．５６ＭＨｚ、デューティー比は５％〜５０％の範囲である。
【００５６】
パルスプラズマＣＶＤ法では、バイアス電圧のＯＦＦ時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるＲＦの要素を低減することができる。その結果、酸化物半導体膜３へのダメージを低減することができる。パルスプラズマＣＶＤ法で形成するゲート絶縁膜４の厚さＴ１は、通常、１００ｎｍ〜５００ｎｍの範囲内である。
【００５７】
ゲート絶縁膜４の厚さＴ１は、上記のように、１００ｎｍ〜５００ｎｍの範囲であることが、トランジスタ特性とバイアスストレス耐性の点で好ましい。ゲート絶縁膜の厚さＴ１が１００ｎｍ未満では、バイアスストレスに対し弱くなると共にゲート絶縁膜の絶縁性が低下し、トランジスタ動作しなくなる。一方、ゲート絶縁膜の厚さが５００ｎｍを超えると、厚すぎてトランジスタ特性が低下する。なお、ゲート絶縁膜４の厚さＴ１の好ましい範囲は２００ｎｍ〜３００ｎｍであり、トランジスタ特性をより向上させることができる。
【００５８】
上記したゲート絶縁膜４の形成手段では、酸化物半導体膜３へのダメージを低減できるので、その後に従来行っていた２５０℃以上又は３００℃以上の温度での熱処理を省略することができる。熱処理の省略は、工数が減少して低コスト化を実現できるとともに、薄膜トランジスタの構成材料等の選択の幅を増して例えば樹脂層を設けたりプラスチック基材を採用したりすることが可能となるので好ましい。
【００５９】
次に、図１（Ｄ）に示すように、コンタクトホール５を形成する。コンタクトホール５は、ゲート絶縁膜４を形成した後に、そのゲート絶縁膜４をパターニングして形成する。コンタクトホール５は、その後に形成するソース電極６ｓ及びドレイン電極６ｄを、既に形成したソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するための開口部である。コンタクトホール５の形成は、従来公知のパターニング手段を採用できる。例えば、市販の感光性レジスト膜をゲート絶縁膜４上に設けた後に、マスク露光と現像を行って、感光性レジスト膜にコンタクトホール形成部を開口し、その後、ＣＦ４とＯ２ガスを用いたドライエッチングにより、露出した部分のゲート絶縁膜４をエッチング除去してコンタクトホール５を形成する。なお、ゲート絶縁膜４の種類に応じてエッチャントが選択される。また、感光性を有する塗布型絶縁膜を用いても同様にコンタクトホール５を形成できる。
【００６０】
なお、このゲート絶縁膜４は、後述する薄膜集積回路装置６０では容量素子２０の誘電体膜２３として用いられる。
【００６１】
（電極及び第１回路配線群形成工程）
次に、図１（Ｅ）に示すように、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する。先ず、コンタクトホール５が形成された後の全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、ゲート電極７と、ソース電極６ｓ及びドレイン電極６ｄと、それらから必要に応じて延びる第１回路配線群１７とを形成する。つまり、このゲート電極７とソース電極６ｓ及びドレイン電極６ｄと第１回路配線群１７とは、同一材料で同時に形成された電極層を所定のパターンにパターニングして形成される。
【００６２】
ゲート電極７は、酸化物半導体膜３のチャネル領域３ｃの上方位置のゲート絶縁膜４上に設けられる。ソース電極６ｓ及びドレイン電極６ｄは、コンタクトホール５で、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続する態様で設けられる。第１回路配線群１７は、ゲート電極７の引き回し配線として、又はソース電極６ｓ及びドレイン電極６ｄの引き回し配線として、任意の配線パターンで設けられる。また、この第１回路配線群１７は、後述する薄膜集積回路装置６０では、容量素子２０の第２電極２２を含むとともに、抵抗素子３０の第３電極３１と第４電極３４を含む。また、第１回路配線群１７として、電源配線やグラウンド配線等の各種配線を同時設けることもできる。
【００６３】
電極材料としては、種々の導電材料を適用でき、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子；等を好ましく挙げることができる。
【００６４】
電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層３を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、０．０５μｍ〜０．３μｍ程度である。
【００６５】
（層間絶縁膜形成工程）
次に、図２（Ｆ）に示すように、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する。層間絶縁膜１８としては、酸化珪素、ＩＧＺＯ系酸化物、窒化珪素等から選ばれる無機酸化物膜、アルキルアルコキシラン、有機シロキサン、ポリイミド等から選ばれる有機膜を挙げることができる。これらの層間絶縁膜１８は、塗布法やスパッタリング法等で成膜できる。
【００６６】
塗布法で成膜する層間絶縁膜１８は、効率的な成膜を実現できる点で好ましい。こうした層間絶縁膜１８には、塗布布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、ＳＯＧ（Spin  On  Glass）材料、シラザン系（ポリシラザン）材料、シラン系（シリコーン）材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成された層間絶縁膜１８は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。
【００６７】
これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７等を覆うように塗布し、必要に応じ所定の温度（例えば１００℃〜１５０℃）を加えて溶媒除去等を行って、層間絶縁膜１８を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ（無溶剤型）では、架橋等の反応によりゲート絶縁膜４を形成することができる。
【００６８】
塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成した層間絶縁膜１８の厚さＴ２は、その種類によっても異なるが、他の成膜手段（スパッタリング法やパルスプラズマＣＶＤ法）よりも厚く成膜され、通常、１μｍ〜５μｍの範囲内である。塗布法での成膜は、後述するスパッタリング法の場合よりも成膜が容易で厚膜化も容易な点で好ましい。
【００６９】
一方、反応性スパッタリング法での層間絶縁膜１８の形成方法は、放電ガスであるＡｒガスと共に微量のＯ２やＮ２ガス等の反応性ガスを入れて層間絶縁膜１８を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも１種又は２種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成された層間絶縁膜１８としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。
【００７０】
また、ＩＧＺＯ系酸化物等で形成した層間絶縁膜１８は、ＵＶ耐性の点で好ましい。ＩＧＺＯ系酸化物からなる層間絶縁膜１８は、スパッタリング法で成膜できる。ＩＧＺＯ系酸化物は既述した酸化物半導体膜の説明欄で説明したものと同様であるが、酸化物半導体膜として利用せずに層間絶縁膜として利用するためには、ＩＧＺＯ系酸化物のキャリア濃度が１０１６／ｃｍ３以下であることが必要であり、その結果、ＩＧＺＯ系酸化物膜は絶縁膜として機能する。ＩＧＺＯ系酸化物膜のキャリア濃度を１０１６／ｃｍ３以下とするためには、成膜したＩＧＺＯ系酸化物膜を半導体特性に変化させるための熱処理（２５０℃以上又は３００℃以上のレーザ照射や熱アニール処理等）を行わないことによって実現できる。
【００７１】
反応性スパッタリング法では、導電性材料をターゲットとして用いてＤＣモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理で層間絶縁膜１８を成膜できる。層間絶縁膜１８は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さＴ２は、通常、１μｍ〜５μｍの範囲内である。
【００７２】
パルスプラズマＣＶＤ法での層間絶縁膜１８を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化して層間絶縁膜１８を成膜する方法である。原料ガスとしては、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、ＴＥＯＳ等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比（パルス１周期中のバイアス電圧のＯＮ−ＯＦＦ比）とで条件設定される。各条件は、成膜する層間絶縁膜１８の種類等によって異なるが、通常、バイアス電圧は０．５ｋＷ〜２．０ｋＷ、周波数は１３．５６ＭＨｚ、デューティー比は５％〜５０％の範囲である。
【００７３】
パルスプラズマＣＶＤ法では、バイアス電圧のＯＦＦ時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるＲＦの要素を低減することができる。その結果、下層に対するダメージを低減することができる。パルスプラズマＣＶＤ法で形成する層間絶縁膜１８の厚さＴ２は、通常、１μｍ〜５μｍの範囲内である。
【００７４】
以上のように、層間絶縁膜１８の厚さＴ２は、１μｍ以上で且つゲート絶縁膜４の２倍〜１０倍の厚さとすること、すなわち１μｍ〜５μｍの範囲であることが、ピンホールの影響を受けにくい点で好ましい。層間絶縁膜１８の厚さＴ２が１μｍ未満では、ピンホールの影響を受け、アクティブマトリックス駆動におけるクロストークの原因となる。一方、層間絶縁膜１８の厚さＴ２が５μｍを超えると、厚すぎてステップカバレッジの問題やクラックの原因となる。なお、層間絶縁膜１８の厚さＴ２の好ましい範囲は２μｍ〜３μｍであり、信頼性をより向上させることができる。
【００７５】
（第２回路配線群形成工程）
次に、図２（Ｇ）に示すように、層間絶縁膜１８上に第２回路配線群１９を形成する。先ず、層間絶縁膜１８に必要に応じてコンタクトホール（図示しない）を形成した後、その全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、第２回路配線群１９を形成する。なお、予め形成したコンタクトホールを介して、形成した電極層と、コンタクトホール内に現れたゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ又は第１回路配線群１７とを接続することができる。こうした第２回路配線群１９は、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ又は第１回路配線群１７等の引き回し配線として、又はその他の素子（抵抗素子、容量素子、電源配線、グラウンド配線等）の引き回し配線として、任意の配線パターンで設けられる。
【００７６】
電極材料としては、第１回路配線群１７の場合と同様、種々の導電材料を適用でき、Ａｌ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｔｉ、Ｃｕ、Ａｕ、ＡｌＭｇ、ＭｏＷ、ＭｏＮｂ等の金属材料；ＩＴＯ（インジウム錫オキサイド）、酸化インジウム、ＩＺＯ（インジウム亜鉛オキサイド）、ＳｎＯ２、ＺｎＯ等の透明導電材料；ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子；等を好ましく挙げることができる。
【００７７】
電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、０．０５μｍ〜０．３μｍ程度である。
【００７８】
（その他の膜）
薄膜トランジスタ１０の製造工程において、その他の膜が形成されていてもよい。例えば、第２回路配線群１９を形成した後に、全体を覆う保護膜（図示しない）を設けてもよい。保護膜としては、厚さ５００ｎｍ〜１０００ｎｍ程度のポリイミド膜等の有機保護膜や、厚さ１００ｎｍ〜５００ｎｍ程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。
【００７９】
以上説明したように、本発明に係る薄膜トランジスタアレー基板５０の製造方法によれば、ゲート絶縁膜４を、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマＣＶＤ法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように形成し、さらに、そのゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さであるように形成したので、そのゲート絶縁膜４によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜１８によってアレー配線や回路配線等からなる第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板５０を提供できる。
【００８０】
［薄膜集積回路装置及びその製造方法］
（基本構成）
本発明に係る薄膜集積回路装置６０の製造方法は、上記した本発明に係る薄膜トランジスタアレー基板５０の作製工程を有する製造方法である。具体的には、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極４を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程と、容量素子２０及び／又は抵抗素子３０を形成する工程とを少なくとも有する。そして、ゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとするように構成する。
【００８１】
図４〜図７には、基材１の面内方向Ｘ，Ｙ（図７参照）に少なくとも薄膜トランジスタ１０と容量素子２０及び／又は抵抗素子３０とを有するように薄膜集積回路装置６０が製造される。以下、それぞれの作製工程について説明する。なお、受動素子である容量素子２０と抵抗素子３０は少なくとも一方が設けられているが、両方が設けられていてもよい。また、必要に応じて、ダイオード等の能動素子や、コイル（アンテナコイルを含む）、インダクタ等の他の受動素子が設けられていてもよい。なお、図７（Ａ）では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。
【００８２】
本願において、「面内方向」とは、Ｉｎ−ｐｌａｎｅ（インプレーン：基材面上に並ぶように配列すること）をいい、基材面の２次元方向のことであり、図７に示すＸ方向やＹ方向を指す。「積層方向」とは、基材１の厚さ方向のことであり、図６に示すＺ方向を指している。「上に」とは、そのものの上に設けられていることを意味し、「覆う」とは、そのものの上に設けられるとともに、そのものの周りにも設けられていることを意味する。「同時」とは、同一プロセスで、という意味であり、「同一材料」とは、成膜時の材料が同じであることを意味する。
【００８３】
（薄膜トランジスタアレー基板の作製工程）
薄膜トランジスタアレー基板５０の作製工程は、基材１上に酸化物半導体膜３をパターン形成する工程と、活性化処理により酸化物半導体膜３にソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを形成する工程と、ソース電極接続領域３ｓ及びドレイン電極接続領域３ｄが形成された酸化物半導体膜３を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマＣＶＤ法でゲート絶縁膜４を形成する工程と、ゲート絶縁膜４にコンタクトホール５を開けてソース電極６ｓ及びドレイン電極６ｄをソース電極接続領域３ｓ及びドレイン電極接続領域３ｄにそれぞれ接続するとともに酸化物半導体膜３上にゲート絶縁膜４を介してゲート電極４を形成し、同時に第１回路配線群１７を形成する工程と、ソース電極６ｓ、ドレイン電極６ｄ、ゲート電極７及び第１回路配線群１７上に層間絶縁膜１８を形成する工程と、層間絶縁膜１８上に第２回路配線群１９を形成する工程と、を少なくとも有する。この薄膜トランジスタアレー基板５０の作製工程は、図１及び図２、及び上述した本発明に係る薄膜トランジスタアレー基板５０の製造方法で詳しく説明した内容と同じであるので、ここではその説明を省略する。
【００８４】
（容量素子の作製工程）
容量素子２０は、基材１上に設けられた第１電極２１と、第１電極２１上に設けられた誘電体膜２３と、誘電体膜２３上に設けられた第２電極２２とで少なくとも構成され、それらの各膜はその順で積層方向Ｚに積層されている。すなわち、誘電体膜２３を、第１電極２１及び第２電極２２が積層方向Ｚに挟むように構成している。容量素子２０で構成する容量は、誘電体膜２３（ゲート絶縁膜３と同じ。）の誘電特性を考慮し、図７で平面視に示すように、第１電極２１の面積と第２電極２２の面積とを調整し、その平面視での重複部分が任意に設計される。
【００８５】
下側の第１電極２１は、図４（Ａ）に示すように、薄膜トランジスタ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図４（Ｂ）に示すように、薄膜トランジスタ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。
【００８６】
誘電体膜２３は、図４（Ｃ）に示すように、薄膜トランジスタ１０のゲート絶縁膜３と同一材料で同時に形成される。
【００８７】
上側の第２電極２２は、図４（Ｅ）に示すように、薄膜トランジスタ１０のソース電極６ｓ及びドレイン電極６ｄと同一材料で同時に形成される。
【００８８】
このように、容量素子２０を構成する各膜は、薄膜トランジスタ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。
【００８９】
（抵抗素子の作製工程）
抵抗素子３０は、基材１上に設けられた抵抗体膜３３と、その抵抗体膜３３を面内方向の両端で接続する第３電極３１及び第４電極３２とで構成されている。抵抗素子３０で構成する抵抗は、抵抗体膜３３（活性化処理された酸化物半導体膜３と同じ。）の電気抵抗を考慮し、図６及び図７に示すように、その長さを調整して抵抗値が設計される。
【００９０】
抵抗体膜３３は、図４（Ａ）に示すように、薄膜トランジスタ１０の酸化物半導体膜３と同じ材料で同時にパターン形成し、その後、図４（Ｂ）に示すように、薄膜トランジスタ１０の活性化処理と同時に活性化処理して、その酸化物半導体膜３を導体化して形成される。
【００９１】
第３電極３１と第４電極３２は、先ず、図４（Ｃ）に示すように、絶縁膜として、薄膜トランジスタ１０のゲート絶縁膜３と同一材料で同時に形成する。その後、図４（Ｄ）に示すように、薄膜トランジスタ１０でコンタクトホール５を形成するのと同時に、上記抵抗体膜３３に第３電極３１と第４電極３２を接続するためのコンタクトホール５’を形成する。そして、図４（Ｅ）に示すように、薄膜トランジスタ１０のゲート電極７及びソース電極６ｓ及びドレイン電極６ｄと同一材料で同時に形成する。
【００９２】
このように、抵抗素子３０を構成する各膜は、薄膜トランジスタ１０を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。
【００９３】
なお、これらの容量素子２０と抵抗素子３０を形成する際に、図７に示すような電源配線やグラウンド配線等の各種配線８，９，９’を同時設けることもできる。
【００９４】
（層間絶縁膜と第２回路配線群の形成工程）
次に、図５（Ｆ）に示すように、薄膜トランジスタ１０と容量素子２０と抵抗素子３０とを覆うように層間絶縁膜１８を形成する。その後さらに、図５（Ｇ）に示すように、その層間絶縁膜１８上に任意のパターンの第２回路配線群１９を形成する。これら層間絶縁膜１８と第２回路配線群１９は、薄膜トランジスタアレー基板５０の製造方法の説明欄で説明したのと同様であるので、その説明は省略する。
【００９５】
（薄膜集積回路装置）
こうして製造された薄膜集積回路装置６０は、基材１の面内方向Ｘ，Ｙに少なくとも薄膜トランジスタアレー基板５０と容量素子２０及び／又は抵抗素子３０とを有する。薄膜トランジスタアレー基板５０は、基材１と、基材１上に設けられた所定パターンの酸化物半導体膜３と、酸化物半導体膜３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極７と、ゲート絶縁膜４にコンタクトホール５を介して酸化物半導体膜３に接続されたソース電極６ｓ及びドレイン電極６ｄと、ゲート絶縁膜４上に設けられた第１回路配線群１７と、ゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７上に設けられた層間絶縁膜１８と、層間絶縁膜１８上に設けられた第２回路配線群１９とを少なくとも有する。そして、この薄膜トランジスタアレー基板５０においては、ゲート絶縁膜４が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、ゲート絶縁膜４の厚さＴ１が１００ｎｍ〜５００ｎｍの範囲であり、層間絶縁膜１８の厚さＴ２が１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さである。
【００９６】
容量素子２０は、薄膜トランジスタアレー基板５０を構成するゲート絶縁膜３と同一材料からなる誘電体膜２３と、誘電体膜２３を積層方向Ｚに挟み、薄膜トランジスタアレー基板５０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる下側の第１電極２１と、薄膜トランジスタアレー基板５０を構成するソース電極６ｓ及びドレイン電極６ｄと同一材料からなる上側の第２電極２２とで構成されている。
【００９７】
抵抗素子３０は、薄膜トランジスタアレー基板５０を構成する活性化処理してなる酸化物半導体膜３と同一材料からなる抵抗体膜３３と該抵抗体膜３３を面内方向に挟み前記ソース電極６ｓ及びドレイン電極６ｄと同一材料からなる第３電極３１及び第４電極３２とで構成されている。
【００９８】
以上説明したように、この薄膜集積回路装置６０によれば、コプレナー型の薄膜トランジスタアレー基板５０の作製では、酸化物半導体膜３上に設けるゲート絶縁膜４の形成を、酸化物半導体膜３にダメージ（酸素欠損等による特性低下）を与えない上記複数の手段で行うので、酸化物半導体膜３の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域（活性化処理領域）とを同一層上（同一プレーン上）に形成するので、ゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。
【００９９】
さらに、本発明に係る薄膜集積回路装置６０の製造方法は、薄膜トランジスタアレー基板５０を構成するゲート絶縁膜４の厚さＴ１を１００ｎｍ〜５００ｎｍの範囲とし、層間絶縁膜１８の厚さＴ２を１μｍ以上且つゲート絶縁膜４の２倍〜１０倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線等の第１回路配線群１７と第２回路配線群１９との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。
【０１００】
さらに、容量素子２０の作製及び／又は抵抗素子３０の作製では、各素子の構成膜を上記薄膜トランジスタアレー基板５０の構成膜と同一材料で同時に成膜して構成するので、例えばフォトリソグラフィを共有でき、容量素子２０や抵抗素子３０のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置６０を極めて効率的な手段で製造することができる。また、活性化処理して導体化した酸化物半導体膜３で、容量素子２０の第１電極２１と抵抗素子３０の抵抗体膜３３とを作製したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、容量素子２０と抵抗素子３０とを薄膜トランジスタ１０と同一面内（同一プレーン）に形成するので、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置６０を製造できる。こうした薄膜集積回路装置６０でインバータを構成でき、そのインバータでゲート論理回路であるＮＯＲやＮＡＮＤを形成することができる。
【０１０１】
［応用例］
図８は、本発明に係る薄膜集積回路装置の応用例（リングオシレータ）の回路図であり、図９は、図８に示す応用例（リングオシレータ）の模式的な平面図である。なお、図９では、パターン配置を分かりやすくするために、絶縁膜３（ゲート絶縁膜３、誘電体膜２３等）は省略して表している。
【０１０２】
図８及び図９に示すリングオシレータ４０は、図４〜図６に示す薄膜集積回路装置６０を複数連結したものであり、全体として負のゲインを持つ複数個の遅延要素をリング状に結合した発振回路である。遅延要素は、本発明の薄膜集積回路装置で構成した奇数個のＮＯＴゲート（図８及び図９では３つのインバータ４１，４２，４３）である。３つのインバータ４１，４２，４３で構成された図８及び図９の例では、インバータ４１，４２の出力は鎖状に別のインバータに入力され、最後のインバータ４３の出力は最初のインバータ４１に入力される。各インバータは有限の遅延時間をもち、最初のインバータ４１への入力から有限の遅延時間後に最後のインバータ４３が最初のインバータ４１への入力の論理否定を出力し、これが再び最初のインバータ４１に入力される。このプロセスが繰り返されて発振する。
【実施例】
【０１０３】
代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。
【０１０４】
［実施例１］
図１及び図２に示す製造工程で薄膜トランジスタアレー基板５０を作製した。先ず、厚さ０．７ｍｍのガラス基材１上に、好ましくは厚さ２５ｎｍ〜１００ｎｍであるがここでは厚さ７５ｎｍのＩｎＧａＺｎＯ系酸化物半導体膜３をスパッタリング法（ターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、圧力０．４Ｐａ、Ｏ２流量２０ｓｃｃｍ、ＲＦ５００Ｗ）で成膜し、その後、フォトリソグラフィによりパターニングして酸化物半導体膜３をアイランド化した（図１（Ａ）参照）。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。この酸化物半導体膜３は、薄膜トランジスタアレー基板５０においては酸化物半導体膜３となる。
【０１０５】
次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体膜３のソース電極接続領域３ｓ及びドレイン電極接続領域３ｄに該当する箇所を開口部１３とするマスクパターン１２を設けた（図１（Ｂ）参照）。引き続いて、活性化処理を行って、開口部１３で露出するソース電極接続領域３ｓ及びドレイン電極接続領域３ｄを導体化した（図１（Ｂ）参照）。このときの活性化処理は、圧力１０Ｐａ、Ａｒ：５０ｍＬ／分、ＲＦ３００Ｗ、２００秒の条件でもよいし、圧力１０Ｐａ、ＣＦ４又はＣＨＦ３のフッ素系ガスと酸素とを１００：５の割合で、ＲＦ３００Ｗ、２００秒の条件で行ってもよいが、ここでは、前者の条件でプラズマ照射を行った。この活性化処理により、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができた。
【０１０６】
次に、そのマスクパターン１２をアルカリ溶液又は有機溶剤（ここではアルカリ溶液）で除去し、引き続いてゲート絶縁膜４を形成した。ゲート絶縁膜４は、反応性スパッタリング法で、ターゲット材料としてボロンドープのシリコンターゲットを用い、圧力１．０Ｐａ、Ｎ２：２０ｓｃｃｍ、ＤＣ１．０ｋＷの条件で、厚さ３００ｎｍの酸化ケイ素膜をゲート絶縁膜４として成膜した（図１（Ｃ）参照）。引き続いて、全面に感光性レジスト材料を塗布した後に露光、現像して、ゲート絶縁膜４にコンタクトホール５を形成する部位を開口部とするマスクパターンを設け、そこにＣＦ４とＯ２ガスを１００：５の割合で用いたドライエッチング（ＲＦ圧力３００Ｗ、圧力１０Ｐａ、時間は任意）によりエッチングを行って、ゲート絶縁膜４にコンタクトホール５を形成した（図１（Ｄ）参照）。
【０１０７】
次に、厚さ１００ｎｍのＴｉ（下層）／Ａｌ（上層）積層膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンのゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成した（図１（Ｅ）参照）。Ｔｉ／Ａｌ積層膜の成膜は、それぞれターゲット材料としてＴｉとＡｌの複合材料を用い、０．５Ｐａ、Ａｒ：２０ｓｃｃｍ、ＤＣ９００Ｗの条件で行った。なお、第１回路配線群１７は、ゲート電極から引き回した幅２０μｍのアクティブマトリクスのスキャンラインとして形成した。
【０１０８】
次に、所定パターンのゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を覆うように層間絶縁膜１８を形成した。層間絶縁膜１８は、スピンコート法でアクリル系樹脂材料からなる厚さ２μｍの膜を成膜した（図２（Ｆ）参照）。さらにその上に、厚さ２００ｎｍのＡｌ膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンの第２回路配線群１９を形成した（図２（Ｇ）参照）。Ａｌ膜の成膜は、ターゲット材料としてＡｌを用い、０．５Ｐａ、Ａｒ：２０ｓｃｃｍ、ＤＣ９００Ｗの条件で行った。なお、第２回路配線群１９は、ソース電極６ｓ及びドレイン電極６ｄから引き回した幅２０μｍのアクティブマトリクスのデータラインとして形成した。
【０１０９】
こうして実施例１に係る薄膜トランジスタアレー基板５０を作製した。得られた薄膜トランジスタアレー基板５０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１００μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ９８．６１ｃｍ２／Ｖ・ｓ、０．８５２Ｖという特性を得ることができた。なお、このときのＩｄ−Ｖｇ曲線の測定は、ＡＧＩＬＥＮＴ製、半導体パラメータアナライザー４１５６Ｃで行った。
【０１１０】
また、ゲート絶縁膜の厚さＴ１が３００ｎｍであったため、高移動度になるという好ましい結果が得られた。また、層間絶縁膜１８の厚さＴ２が２μｍであったため、層間リークのない高信頼性を実現できるという好ましい結果が得られた。
【０１１１】
［実施例２］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から２５質量％に変更して層間絶縁膜１８の厚さを１μｍとした他は、実施例１と同様にして実施例２に係る薄膜トランジスタアレー基板５０を作製した。
【０１１２】
［実施例３］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から４０質量％に変更して層間絶縁膜１８の厚さを５μｍとした他は、実施例１と同様にして実施例３に係る薄膜トランジスタアレー基板５０を作製した。
【０１１３】
［実施例４］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間）を調整して、ゲート絶縁膜４８の厚さを１００ｎｍとした他は、実施例１と同様にして実施例４に係る薄膜トランジスタアレー基板５０を作製した。
【０１１４】
［実施例５］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整して、ゲート絶縁膜４の厚さを５００ｎｍとした他は、実施例１と同様にして実施例３に係る薄膜トランジスタアレー基板５０を作製した。
【０１１５】
［実施例６］
実施例１において、層間絶縁膜１８の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ２μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして、実施例６の薄膜トランジスタアレー基板５０を作製した。
【０１１６】
［実施例７］
実施例１において、層間絶縁膜１８の形成材料としてフッ素系樹脂を用い、スピンコート法で厚さ２μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして、実施例７の薄膜トランジスタアレー基板５０を作製した。
【０１１７】
［実施例８］
実施例１において、ゲート絶縁膜４の形成を、１０Ｐａ、ＴＭＳ／Ｏ２／Ａｒ（１分あたりそれぞれ、５０ｍＬ／４００ｍＬ／２００ｍＬ）、ＲＦ１．０ｋＷ、ＤＵＴＹ比１０％のパルスプラズマＣＶＤ法で厚さ３００ｎｍのゲート絶縁膜４を成膜した。それ以外は実施例１と同様にして、実施例８の薄膜トランジスタアレー基板５０を作製した。なお、得られた薄膜トランジスタアレー基板５０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１０μｍ、Ｖｄ＝１．０ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧はそれぞれ４．３１ｃｍ２／Ｖ・ｓ、１０．２Ｖという特性を得ることができた。
【０１１８】
［実施例９］
実施例１において、ゲート絶縁膜４の形成を、Ｓｉ系メタシロキサン樹脂を塗布して行い、厚さ５００ｎｍのゲート絶縁膜４を成膜した。それ以外は実施例１と同様にして、実施例９の薄膜トランジスタアレー基板５０を作製した。得られた薄膜トランジスタ１０は、酸化物半導体膜３がプラズマダメージを受けていないため、従来行っていたような２５０℃以上乃至３００℃以上の熱処理は不要であった。熱処理をしなくても、Ｗ／Ｌ＝１００μｍ／１０μｍ、Ｖｄ＝０．１ＶにおけるＩｄ−Ｖｇ曲線から算出される電界効果移動度と閾値電圧は、それぞれ３．１９ｃｍ２／Ｖ・ｓ、３．７３Ｖという特性を得ることができた。
【０１１９】
［実施例１０］
この実施例１０では、薄膜集積回路装置６０を作製した。実施例１の薄膜トランジスタアレー基板５０の作製と併せて容量素子２０と抵抗体膜３３を作製した。
【０１２０】
容量素子２０を構成する第１電極２１は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図４（Ａ）参照）、その後の活性化処理によって導体化して形成した（図４（Ｂ）参照）。容量素子２０を構成する誘電体膜２３は、実施例１でゲート絶縁膜４を形成する際に併せて形成し（図４（Ｃ））、その誘電体膜２３上に形成した第２電極２２は、実施例１でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する際に併せて形成した（図４（Ｅ））。
【０１２１】
また、抵抗素子３０を構成する抵抗体膜３３は、実施例１で酸化物半導体膜３を形成する際に併せて成膜し（図４（Ａ）参照）、その後の活性化処理によって導体化して形成した（図４（Ｂ）参照）。抵抗素子３０を構成する第３電極３１と第４電極３２は、実施例１でゲート電極７、ソース電極６ｓ、ドレイン電極６ｄ及び第１回路配線群１７を形成する際に併せて形成した（図４（Ｃ）〜（Ｅ））。なお、実施例１で形成するゲート絶縁膜４は、抵抗素子３０においてはパターニング用の膜として利用した（図４（Ｄ）（Ｅ）参照）。さらに、その上に、実施例１と同様の層間絶縁膜１８と第２回路配線群１９を形成した。こうして、作製が容易で低コスト化を実現した実施例１０の薄膜集積回路装置６０を作製した。
【０１２２】
［実施例１１］
この実施例１１では、図１０に示す５段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：８６．８８ｋＨｚ、インバータ１段あたりの遅延時間：１．９１μｓであった。
【０１２３】
［実施例１２］
この実施例１２では、実施例１１にさらに２段を加え、７段のリングオシレータを作製した。このリングオシレータでは、Ｖｄｄ：１５Ｖ、発信周波数：５９．９２ｋＨｚ、インバータ１段あたりの遅延時間：２．３８μｓであった。
【０１２４】
［比較例１］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から２０質量％に変更して層間絶縁膜１８の厚さを０．５μｍとした他は、実施例１と同様にして比較例１に係る薄膜トランジスタアレー基板５０を作製した。
【０１２５】
［比較例２］
実施例１において、層間絶縁膜１８の成膜条件である塗布液の固形分濃度を３０質量％から４５質量％に変化させて層間絶縁膜１８の厚さを６μｍとした他は、実施例１と同様にして比較例２に係る薄膜トランジスタアレー基板５０を作製した。
【０１２６】
［比較例３］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整し、ゲート絶縁膜４８の厚さを５０ｎｍとした他は、実施例１と同様にして比較例３に係る薄膜トランジスタアレー基板５０を作製した。
【０１２７】
［比較例４］
実施例１において、ゲート絶縁膜４の成膜条件である成膜時間を調整し、ゲート絶縁膜４の厚さを５５０ｎｍとした他は、実施例１と同様にして比較例４に係る薄膜トランジスタアレー基板５０を作製した。
【０１２８】
［比較例５］
実施例１において、層間絶縁膜１８の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ０．５μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例５の薄膜トランジスタアレー基板５０を作製した。
【０１２９】
［比較例６］
実施例１において、層間絶縁膜１８の形成材料としてフッ素系を用い、スピンコート法で厚さ０．５μｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例６の薄膜トランジスタアレー基板５０を作製した。
【０１３０】
［比較例７］
実施例１において、ゲート絶縁膜４の形成材料としてパルスプラズマＣＶＤ法を用い、厚さ５０ｎｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例７の薄膜トランジスタアレー基板５０を作製した。
【０１３１】
［比較例８］
実施例１において、ゲート絶縁膜４の形成材料としてＳｉ系メタシロキサン樹脂を用い、スピンコート法で厚さ５０ｎｍの層間絶縁膜１８を成膜した。それ以外は実施例１と同様にして比較例８の薄膜トランジスタアレー基板５０を作製した。
【０１３２】
［層間絶縁性の評価試験］
層間絶縁膜の厚さを変化させた実施例と比較例の薄膜トランジスタアレー基板５０を用いて、アクティブマトリクスのスキャンラインとデータラインとの間の層間絶縁膜１８の絶縁性について検討した。層間絶縁性は、スキャンラインとデータライン間にＤＣ１００Ｖを印加した条件下で、そのスキャンラインとデータラインとのショートの発生によって評価した。その結果を表１に示す。表１中、「○」はショート確率が４％未満のものであり、「△」はショート確率が４％以上８％未満のものであり、「×」はショート確率が８％以上のものである。
【０１３３】
【表１】
2012191025.tif 000003
【符号の説明】
【０１３４】
１  基材
２（２ａ，２ｂ）  下地層
３  酸化物半導体膜（半導体膜）
３ｃ  チャネル領域
３ｓ  ソース電極接続領域（活性領域）
３ｄ  ドレイン電極接続領域（活性領域）
４  ゲート絶縁膜
５  コンタクトホール
６ｓ  ソース電極
６ｄ  ドレイン電極
７  ゲート電極
７’  ゲート電極用配線
８  電源配線
９  配線
９’  グラウンド配線
１０  薄膜トランジスタ（ＴＦＴ）
１２  マスクパターン
１３  開口部
１４  活性化処理
１７  第１回路配線群
１８  層間絶縁膜
１９  第２回路配線群
２０  容量素子
２１  第１電極
２２  第２電極
２３  誘電体膜
３０  抵抗素子
３１  第３電極
３２  第４電極
３３  抵抗体膜
４０  リングオシレータ
４１，４２，４３  インバータ
５０  薄膜トランジスタアレー基板
６０  薄膜集積回路装置
Ｔ１  ゲート絶縁膜の厚さ
Ｔ２  層間絶縁膜の厚さ
ＶＤＤ  電源
ＧＮＤ  グラウンド
Ｘ，Ｙ  面内方向
Ｚ  積層方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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