(57)【要約】【課題】オンチップインダクタの占有面積を増加させることなく電気的対称性を向上する。【解決手段】半導体基板上の金属配線で形成されたオンチップインダクタにおいて、インダクタは巻数ｎの周回配線の直列接続で形成され、入出力端におけるインピーダンス差が小さくなるように、異なる周回配線同士を接続する迂回配線を設けて、インダクタ周回の配線順序が適宜入れ替わるようにする。【選択図】図１
2012084586.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の金属配線で形成されるオンチップインダクタであって、前記インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、前記周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有することを特徴とするインダクタ。
【請求項２】
前記周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、前記周回配線１は最外周の周回配線で、前記周回配線ｎは最外周より内側で最内周より外側の周回配線であることを特徴とする請求項１に記載のインダクタ。
【請求項３】
前記周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、前記周回配線１は最内周の周回配線で、前記周回配線ｎは最外周より内側で最内周より外側の周回配線であることを特徴とする請求項１に記載のインダクタ。
【請求項４】
前記周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、前記周回配線１は最外周の周回配線で、前記周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ内側の周回配線であり、周回配線ｋ＋１は最内周の周回配線であり、周回配線ｋ＋１以降周回配線ｎまでの配線は１周ごとに１つ外側の周回配線であることを特徴とする請求項１または２に記載のインダクタ。
【請求項５】
前記周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、前記周回配線１は最内周の周回配線で、前記周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ外側の周回配線であり、周回配線ｋ＋１は最外周の周回配線であり、周回配線ｋ＋１以降周回配線ｎまでの配線は１周ごとに１つ内側の周回配線であることを特徴とする請求項１または３に記載のインダクタ。
【請求項６】
前記周回配線は、それぞれ異なる金属配線層で配線され、略同一形状で中心の位置が同一の位置に配置された複数の副周回配線を含み、前記各周回配線に含まれる複数の副周回配線は端部で互いに直列に接続されていることを特徴とする請求項１乃至５のいずれか１項に記載のインダクタ。
【請求項７】
前記迂回配線接続は、前記周回配線を構成する金属配線層の上層または下層の配線層で構成されることを特徴とする請求項１乃至６のいずれか１項に記載のインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配線構造に関する。特に、オンチップ型インダクタの配線構造に関する。
【背景技術】
【０００２】
半導体集積回路の性能や集積度は、微細加工技術の進展により向上してきている。近年では微細化による性能向上のみならず、メモリ技術あるいはアナログ回路技術等をロジック回路に混載することで高機能化する試みが活発化している。高性能なアナログＲＦ回路を実現するには、インダクタやキャパシタなどの受動素子を使用することが望ましい。半導体集積回路におけるインダクタの基本構造は、ある金属配線層において、一連の金属配線を用いて同心状の巻き線構造を形成するものである。しかしながら、このような平面構造のインダクタには主に二つの問題点がある。一つは、十分なインダクタンスを得るために巻き線数あるいは内径を大きくする必要があり、インダクタの占有面積が半導体集積回路の小型化を阻害することである。もう一つは、インダクタを外周から内周へと一方向に巻いた場合、外周側端子と内周側端子から見たインピーダンスが異なり、電気的非対称性が生ずることである。電気的非対称性は、例えばＬＣ型電圧制御発振器（ＬＣ−ＶＣＯ）などインダクタを差動動作させる回路の特性に悪影響を及ぼす。
【０００３】
これらの問題点を解決するため、特許文献１において、インダクタの占有面積を低減するためのインダクタ構造が開示されている。特許文献１のインダクタ構造によれば、平面方向だけでなく、複数の金属配線層を用いて積層方向に一連の周回配線を形成することで、インダクタの占有面積拡大を抑制することが可能である。図１６は、特許文献１による従来例１のインダクタの配線構造の例であり、４周巻きで２層の金属配線層からなるインダクタを示している。
【０００４】
一方、特許文献２において、インダクタの電気的非対称性を向上するためのインダクタ構造が開示されている。図１９は、特許文献２による従来例２のインダクタの配線構造の例であり、ここでは、巻き数４である。このインダクタは平面構造であり、配線が交差する箇所は異なる配線層を経由して短絡を回避している。外周から内周、内周から外周の順に巻くことで幾何学的対称性を高めている。この幾何学的対称性に起因して、インダクタ両端から見た電気特性も対称となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／０１６０８９号
【特許文献２】特開２０１０−１０３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明により与えられる。
【０００７】
上述のように、インダクタの占有面積を増加させることなく、インダクタの電気的対称性を改善することが望まれている。しかしながら、上述のインダクタにおける問題点はトレードオフの関係にある。特許文献１に記載されたインダクタにおいて、所望のインダクタンスを小面積で実現するには、細幅の配線を狭い領域に長く巻く必要があるが、インダクタの寄生抵抗や寄生容量に起因した損失が大きくなる。また、配線を外側から内側へ一方向に巻くことで入出力端の配線形状が異なることにより、入出力端での損失量が異なるため、電気的対称性の劣化はより顕著となる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によるインダクタは、半導体基板上の金属配線で形成されるオンチップインダクタであって、前記インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、前記周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有する。
【発明の効果】
【０００９】
本発明のインダクタによれば、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を持つようにしたから、インダクタ両端でのインピーダンスの差を小さくすることができ、電気的対称性が向上したインダクタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１におけるインダクタの配線構造を示す上面図である。
【図２】本発明の実施例１におけるインダクタのＳパラメータのシミュレーション結果である。
【図３】本発明の第１の実施形態におけるインダクタの配線構造を示す上面図である。
【図４】図３のＯ−Ｉ’の断面図である。
【図５】本発明の第１の実施形態におけるインダクタの配線構造を示す断面図である。
【図６】本発明の第１の実施形態におけるインダクタの配線構造を示す上面図である。
【図７】図６のＯ−Ｉ’の断面図である。
【図８】本発明の第２の実施形態におけるインダクタの配線構造を示す上面図である。
【図９】図８のＯ−Ｉ’の断面図である。
【図１０】本発明の第２の実施形態におけるインダクタの配線構造を示す断面図である。
【図１１】本発明の第３の実施形態におけるインダクタの配線構造の断面図である。
【図１２】本発明の第４の実施形態におけるインダクタの配線構造の断面図である。
【図１３】本発明の実施例１における図１のＯーＩ’断面図である。
【図１４】従来のインダクタの配線構造を示す上面図である。
【図１５】図１４のＯ−Ｉ’の断面図である。
【図１６】従来例１のインダクタの配線構造を示す上面図である。
【図１７】図１６のＯ−Ｉ’の断面図である。
【図１８】従来例１のインダクタのＳパラメータのシミュレーション結果である。
【図１９】従来例２のインダクタの配線構造を示す上面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１２】
本発明による第１の実施形態のインダクタは、半導体基板上の金属配線で形成されるオンチップインダクタであって、インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有し、周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、周回配線１は最外周の周回配線で、周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ内側の周回配線であり、周回配線ｋ＋１は最内周の周回配線であり、周回配線ｋ＋１以降周回配線ｎまでの配線は１周ごとに１つ外側の周回配線である。
【００１３】
図３は、本発明の第１の実施形態におけるインダクタの配線構造を示す上面図である。図３は、第１の実施形態において、ｎ＝８、ｋ＝４となる場合の一例である。また、図４は、図３のＯ−Ｉ’における断面図である。図３において、８個の周回配線は、直列接続されている。また、周回の途中で、４つ内側の周回配線と接続する迂回配線４２を有している。また、４１ａ、４１ｂは、インダクタ両端のインダクタ入出力端子である。８個の周回配線のうち、周回配線１は、最外周の周回配線であり、周回配線８は、最外周より内側で最内周より外側の周回配線である。
【００１４】
ここで、周回の順番について、明確にするために、各周回配線の位置番号と周回番号を定義しておく。図４に示すように、位置番号は、中心Ｏから周辺Ｉ’に向かって１つずつ増加するように、付与されている番号とする。一方、周回番号は、周回の順番で付与されている番号とする。図４を参照すると、最外周を周回番号１とし、周回番号４まで、１周ごとに１つ内側の周回配線と接続している。次に、周回番号５は、最内周の周回配線とする。周回番号５以降周回番号８までの配線は１周ごとに１つ外側の周回配線となる。周回番号４の周回配線と、周回番号５の周回配線は、迂回配線４２により接続される。迂回配線４２は、Ｏ−Ｉ’上には、存在しないが、周回番号４と周回番号５が、迂回配線４２で接続されることを示すために、図４では、一点鎖線で示している。また、インダクタ入出力端子４１ａ、４１ｂも、Ｏ−Ｉ’上には、存在しないが、インダクタ入出力端子４１ａ、４１ｂが各々、周回番号８、周回番号１の周回配線と接続されることを示すために、図４において破線で示している。上述のように、本発明の明細書のインダクタ断面を示す図面において、断面Ｏ−Ｉ’上には存在しない場合において、迂回配線を一点鎖線で、インダクタ入出力端子を破線で示すことにする。また、図５は、本発明の第１の実施形態におけるインダクタの配線構造を示す断面図であり、周回配線の数ｎと、迂回配線接続する周回番号をｋ、ｋ＋１として、一般化して表示した図である。
【００１５】
図１４は、比較のために示した従来のインダクタの配線構造を示す図である。８巻きの周回配線を外側から内側に向かって直列接続したものである。また、５８ａ、５８ｂは、インダクタ入出力端子であり、各々、最内周の周回配線、最外周の周回配線と接続されている。また、図１５は、図１４のＯ−Ｉ’の断面図を示している。図１５において、周回番号と位置番号は一致している。
【００１６】
第１の実施形態を示す図３と、従来技術を示す図１４を比較するとわかるように、図１４では配線長の長い最外周と、配線長の短い最内周が、インダクタ両端になるので、インダクタ両端でインピーダンスの差が生じるのに対し、図３では、迂回配線により、インダクタ両端の周回配線の配線長の差を小さくすることができるので、インダクタ両端でのインピーダンスの差が小さくなる。従って、第１の実施形態は、図１４に示す従来技術に対して、電気的対称性が向上する。
【００１７】
また、図６は、第１の実施形態において、ｎ＝４、ｋ＝１の場合の一例を示している。また、図７は、図６のＯ−Ｉ’の断面図である。このように、ｋ＝１とすると、インダクタ入出力端子４４ａ、４４ｂは、隣同士の位置番号の周回配線から引き出される。
【００１８】
本発明による第２の実施形態のインダクタは、半導体基板上の金属配線で形成されるオンチップインダクタであって、インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有し、周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、周回配線１は最内周の周回配線で、周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ外側の周回配線であり、周回配線ｋ＋１は最外周の周回配線であり、周回配線ｋ＋１以降周回配線ｎまでの配線は１周ごとに１つ内側の周回配線である。
【００１９】
図８は、本発明の第２の実施形態におけるインダクタの配線構造を示す上面図である。図８は、第２の実施形態において、ｎ＝８、ｋ＝４の場合の一例について示している。また、図９は、図８のＯ−Ｉ’における断面図である。図８において、８個の周回配線は、直列接続されている。また、周回の途中で、４つ外側の周回配線と接続する迂回配線４８を有している。また、４７ａ、４７ｂは、インダクタ両端のインダクタ入出力端子である。８個の周回配線のうち、周回配線１は、最内周の周回配線であり、周回配線８は、最外周より内側で、最内周より外側になっている。
【００２０】
第２の実施形態は、図９において、最内周を周回番号１とし、周回番号４まで、１周ごとに１つ外側の周回配線と接続していく。次に、周回番号５は、最外周の周回配線とする。周回番号５以降周回番号８までの周回配線は１周ごとに１つ内側の周回配線となる。周回番号４の周回配線と、周回番号５の周回配線は、迂回配線４８により接続される。また、図１０は、本発明の第２の実施形態におけるインダクタの配線構造を示す断面図であり、周回配線の数ｎと、迂回配線接続する周回番号をｋ、ｋ＋１として、一般化して表示した図である。
【００２１】
第２の実施形態を示す図８と、従来技術を示す図１４を比較するとわかるように、図８では、迂回配線により、インダクタ両端の周回配線の配線長の差を小さくすることができるので、インダクタ両端でのインピーダンスの差が小さくなる。従って、第２の実施形態は、第１の実施形態と同様に、図１４に示す従来技術に対して、電気的対称性が向上する。
【００２２】
本発明による第３の実施形態のインダクタは、半導体基板上の金属配線で形成されるオンチップインダクタであって、インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有し、周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、周回配線１は最外周の周回配線で、周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ内側の周回配線であり、周回配線ｋ＋１は最内周の周回配線であり、周回配線ｋ＋１以降周回配線ｎまでの配線は１周ごとに１つ外側の周回配線であり、周回配線は、それぞれ異なる金属配線層で配線され、略同一形状で中心の位置が同一の位置に配置された複数の副周回配線を含み、各周回配線に含まれる複数の副周回配線は端部で互いに直列に接続されている。
【００２３】
図１１は、本発明による第３の実施形態によるインダクタを示す断面図である。第３の実施形態のインダクタは、第１の実施形態のインダクタの各周回配線が、それぞれ異なる金属配線層で配線され、略同一形状で中心の位置が同一の位置に配置された複数の副周回配線を含み、各周回配線に含まれる複数の副周回配線は端部で互いに直列に接続されている。図１１は、各周回配線が、２つの金属配線層の副周回配線から構成される場合の一例である。図１１において、２つの金属配線層は、上層を第ｍ＋１層、下層を第ｍ＋２とする。また、迂回配線５３は、第ｍ＋１層より１つ上の層である第ｍ層に構成される。図１１において、各副周回配線に対し、周回番号及び層番号を表示している。各周回配線において、第ｍ＋１層の副周回配線と、第ｍ+２層の副周回配線は、層間のビアにより接続される。以下に、一方の入出力端子から他方の入出力端子までの接続順を示す。インダクタ入出力端子５２ｂ→副周回配線（１，ｍ＋２）→ビア→副周回配線（１，ｍ＋１）→副周回配線（２，ｍ＋１）→ビア→．．．．．．→副周回配線（ｋ，ｍ＋２）→ビア→副周回配線（ｋ，ｍ＋１）→迂回配線５３→副周回配線（ｋ＋１，ｍ＋１）→ビア→副周回配線（ｋ＋１，ｍ＋２）→副周回配線（ｋ＋２，ｍ＋２）→ビア→副周回配線（ｋ＋２，ｍ＋１）→．．．．．．→副周回配線（ｎ，ｍ＋１）→ビア→副周回配線（ｎ，ｍ＋２）→インダクタ入出力端子５２ａ。
【００２４】
上記した接続において、同じ層内での１つ外側あるいは１つ内側の副周回配線間の接続は、２つの副周回配線を１つのインダクタ配線で構成することにより省略することが可能である。また、各副周回配線は、ビアを介して他層の副周回配線と端部で直列接続される。また、図１１において、周回配線が２つの層の副周回配線から構成される例について示しているが、副周回配線の層数は２に限定されず、任意の層数が可能である。
【００２５】
第３の実施形態は、図１４の従来技術に対して、第１の実施形態と同様な電気的対称性向上の効果が得られるだけでなく、複数層でインダクタを構成するようにしたから、インダクタ占有面積を低減することが可能である。
【００２６】
本発明による第４の実施形態のインダクタは、半導体基板上の金属配線で形成されるオンチップインダクタであって、インダクタは同心のｎ(ｎは３以上の整数）巻きの周回配線の直列接続で形成され、周回配線間の接続は、２つ以上外側あるいは２つ以上内側の周回配線を接続する迂回配線接続を少なくとも１つ有し、周回配線の中でインダクタの両端の端子につながる周回配線１と周回配線ｎのうち、周回配線１は最内周の周回配線で、周回配線１以降周回配線ｋ(ｋは１以上でｎ−１より小さい整数)までは１周ごとに１つ外側の周回配線であり、周回配線ｋ＋１は最外周の周回配線であり、周回配線は、それぞれ異なる金属配線層で配線され、略同一形状で中心の位置が同一の位置に配置された複数の副周回配線を含み、各周回配線に含まれる複数の副周回配線は端部で互いに直列に接続されている。
【００２７】
図１２は、本発明による第４の実施形態によるインダクタを示す断面図である。第４の実施形態のインダクタは、第２の実施形態のインダクタの各周回配線が、それぞれ異なる金属配線層で配線され、略同一形状で中心の位置が同一の位置に配置された複数の副周回配線を含み、各周回配線に含まれる複数の副周回配線は端部で互いに直列に接続されている。図１２は、各周回配線が、２つの金属配線層の副周回配線から構成される場合の一例である。第４の実施形態の構成は、第３の実施形態に対し、元になる構成が第１の実施形態から第２の実施形態になっただけであり、他は同様なので、説明は省略する。また、図１２において、周回配線が２つの層の副周回配線から構成される例について示しているが、副周回配線の層数は２に限定されず、任意の層数が可能である。
【００２８】
第４の実施形態は、図１４の従来技術に対して、第２の実施形態と同様の電気的対称性向上の効果が得られるだけでなく、複数層でインダクタを構成するようにしたから、インダクタ占有面積を低減することが可能である。
【００２９】
また、第１〜第４の実施形態を示す図３〜１２において、迂回配線接続が１つの場合についてのみ例示したが、複数の迂回配線接続を有するインダクタの構成も可能である。各周回配線を、（位置番号、周回番号）と表したとき、例えば、巻き数ｎ＝６で、各周回配線が（１、１）、（２、２）、（３、５）、（４、６）、（５、３）、（６、４）の構成を取ることができる。上記の構成例では、位置番号２と位置番号５の周回配線を繋ぐ第１の迂回配線接続と、位置番号６と位置番号３の周回配線を繋ぐ第２の迂回配線接続の２つの迂回配線接続を含んでいる。
【００３０】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３１】
実施例１は、巻き数ｎ＝４、ｋ＝１、副周回配線の層数は２の場合の一例である。図１は、本発明における実施例１のインダクタを示す上面図であり、図１３は、図１のＯ−Ｉ’における断面図である。各周回配線は、第ｍ＋１層および第ｍ＋２層の副周回配線から構成される。また、迂回配線１６ａは、２つの副周回配線の上の層である第ｍ層に構成される。以下に、実施例１のインダクタにおける一方の入出力端子から他方の入出力端子までの接続順を示す。インダクタ入出力端子１９ｂ→引き出し配線１１ｂ→インダクタ配線１２ｃ（１，ｍ＋２）→ビア１３ｄ→インダクタ配線１４ｃ（１，ｍ＋１）→ビア１５ｂ→迂回配線１６ａ→ビア１５ａ→インダクタ配線１４ａ（２，ｍ＋１）→ビア１３ａ→インダクタ配線１２ａ（２，ｍ＋２）−（３，ｍ+２)→ビア１３ｂ→インダクタ配線１４ｂ（３，ｍ＋１）−（４，ｍ＋１）→ビア１３ｃ→インダクタ配線１２ｂ（４，ｍ＋２）→引き出し配線１１ａ→インダクタ入出力端子１９ａ。
【００３２】
ここで、同じ層内で、１つ外側あるいは１つ内側の副周回配線間の接続である（２，ｍ＋２）−（３，ｍ+２)間の接続、（３，ｍ＋１）−（４，ｍ＋１）間の接続は、一つのインダクタ配線で構成することにより、接続部を省略している。また、図１におけるインダクタ配線と副周回配線の関係を以下に示す。インダクタ配線１２ａは、副周回配線（２，ｍ＋２）と副周回配線（３，ｍ+２）から構成され、インダクタ配線１２ｂは、副周回配線（４，ｍ＋２）から構成され、インダクタ配線１２ｃは、副周回配線（１，ｍ＋２）から構成される。また、インダクタ配線１４ａは、副周回配線（２，ｍ＋１）から構成され、インダクタ配線１４ｂは、副周回配線（３，ｍ＋１）と副周回配線（４，ｍ＋１）から構成され、インダクタ配線１４ｃは、副周回配線（１，ｍ＋１）から構成される。また、各副周回配線は、ビアを介して他層の副周回配線と端部で直列接続される。
【００３３】
次に、図１６は、特許文献１に記載の従来例１のインダクタの配線構造を示す上面図である。また、図１７は、図１６のＯ−Ｉ’の断面図である。図１６の従来例１のインダクタの配線構造は、実施例１のインダクタと同様に、４回巻きで、第ｍ＋１層、第ｍ＋２層のインダクタ配線から構成される。図１６における従来例１のインダクタにおける一方の入出力端子から他方の入出力端子までの接続順を以下に示す。インダクタ入出力端子６０ａ→引き出し配線２１ａ→インダクタ配線２２ｃ（１，ｍ＋２）→ビア２３ｄ→インダクタ配線２４ｂ（１，ｍ＋１）−（２，ｍ＋１）→ビア２３ｃ→インダクタ配線２２ｂ（２，ｍ＋２）−（３，ｍ＋２）→ビア２３ｂ→インダクタ配線２４ａ（３，ｍ＋１）−（４，ｍ＋１）→ビア２３ａ→インダクタ配線２２ａ（４，ｍ＋２）→ビア２５ａ→引き出し配線２６ａ→ビア２５ｂ→引き出し配線２１ｂ→インダクタ入出力端子６０ｂ。
【００３４】
図１６において、引き出し配線２６ａは、第ｍ層で構成されている。ここで、同じ層内での１つ外側あるいは１つ内側の周回配線の接続である（１，ｍ＋１）−（２，ｍ+１)間の接続、（２，ｍ＋２）−（３，ｍ＋２）間の接続、（３，ｍ＋１）−（４，ｍ＋１）間の接続は、それぞれ、１つのインダクタ配線で構成することにより接続部は省略される。また、各インダクタ配線は、ビアを介して他層のインダクタ配線と端部で直列接続される。
【００３５】
実施例１と従来例１のインダクタの配線構造を比較すると、インダクタの占有面積は、同等である。一方、従来例１では、インダクタの両端が、配線長の長い最外周と、配線長の短い最内周から引き出されているため、電気的対称性が低いのに対し、実施例１では、迂回配線により、インダクタの両端が最外周と、最外周より一つ内側の周になるので、配線長の差が小さく、インダクタ両端でのインピーダンスの差が小さくなり、電気的対称性が向上する。
【００３６】
次に、実施例１のインダクタと、従来例１のインダクタの電気的対称性を以下に比較する。以下のシミュレーションは、巻き数ｎが８で、４層積層のインダクタについて行ったものである。実施例１のＳパラメータシミュレーション結果を図２に、従来例１のＳパラメータシミュレーション結果を図１８に示す。一般に、インダクタを２ポート回路でモデル化した場合、４つのＳパラメータＳ１１、Ｓ１２、Ｓ２１、Ｓ２２で表現することができるが、電気的に対称な回路の場合、Ｓ１１とＳ２２は、完全に一致するが、電気的な非対称性がある場合には、Ｓ１１とＳ２２の間に不一致が生ずる。
【００３７】
従来例１のインダクタのＳパラメータを示す図１８を参照すると、４０ＧＨｚ以上の高周波帯域において、Ｓ１１とＳ２２は、差が生じている。一方、実施例１のインダクタのＳパラメータを示す図２を参照すると、全周波数帯域において、Ｓ１１とＳ２２はよく一致していることがわかる。
【００３８】
実施例１において、迂回配線の位置を示すｋを１としているが、これに限定されず、ｋは１以上でｎ−１より小さい整数の中から選択可能である。例えば、上述のようなＳパラメータのシミュレーションにより電気的対称性が最も向上するようにｋを選択するようにしてもよい。
【００３９】
次に、図１９は、特許文献２に記載の従来例２のインダクタの配線構造を示す上面図である。図１９は、従来例２の４回巻きの一例を示している。図１９に示すインダクタの一方の入出力端子から他方の入出力端子までの接続順は、以下になる。インダクタ入出力端子６１ａ→引き出し配線３１ａ→インダクタ配線３２ｆ→ビア３３ａ→交差配線３４ａ→ビア３３ｂ→インダクタ配線３２ｅ→ビア３３ｃ→交差配線３４ｂ→ビア３３ｄ→インダクタ配線３２ｂ→ビア３３ｅ→交差配線３４ｃ→ビア３３ｆ→インダクタ配線３２ａ→ビア３３ｇ→交差配線３４ｄ→ビア３３ｈ→インダクタ配線３２ｇ→ビア３３ｉ→交差配線３４ｅ→ビア３３ｊ→インダクタ配線３２ｄ→ビア３３ｋ→交差配線３４ｆ→ビア３３ｍ→インダクタ配線３２ｃ→引き出し配線３１ｂ→入出力端子６１ｂ。
【００４０】
図１９に示す従来例２のインダクタは、幾何学的に左右対称の形をしているため、電気的対称性も非常によいという利点を持っている。しかしながら、従来例２のインダクタは、インダクタ配線は、平面構造であり、積層することができない。そのため、インダクタ占有面積を小さくすることができず、小型な高周波回路を実現することは困難である。もし、占有面積を低減するために配線を細幅化したり内径を縮小すれば寄生抵抗が増加し、インダクタ特性の劣化を招く。
【００４１】
実施例１のインダクタと従来例２のインダクタを比較すると、どちらも、電気的対称性は優れているが、従来例２のインダクタは、前述のように、占有面積を小さくすることができないという問題がある。一方、実施例１のインダクタの場合には、インダクタ配線を複数層における副周回配線から構成するようにすることができるから、インダクタの占有面積を小さくすることが可能である。
【００４２】
また、従来例２では、多くの交差配線、多くのビアを必要とするのに対し、実施例１では、最低限１つの迂回配線で構成することが可能であり、また、必要なビアの数も、従来例２よりも少なくて済む。そのため、迂回配線や交差配線の抵抗とビア抵抗がインダクタ特性に大きく影響する場合には、実施例１のインダクタは効果がある。
【産業上の利用可能性】
【００４３】
本発明は、携帯電話、無線ＬＡＮ、地上デジタルテレビ放送などのデジタル無線回路おいて使用される、オンチップ型インダクタに適用可能である。
【００４４】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４５】
１２ａ、１２ｂ、１２ｃ、１４ａ、１４ｂ、１４ｃ、２２ａ、２２ｂ、２２ｃ、２４ａ、２４ｂ、３２ａ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ：  インダクタ配線
１１ａ、１１ｂ、２１ａ、２１ｂ、２６ａ、３１ａ、３１ｂ、４３、４６、４９ａ、４９ｂ、５９：  引き出し配線
１３ａ、１３ｂ、１３ｃ、１３ｄ、１５ａ、１５ｂ、２３ａ、２３ｂ、２３ｃ、２３ｄ、２５ａ、２５ｂ、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３３ｇ、３３ｈ、３３ｉ、３３ｊ、３３ｋ、３３ｍ：  ビア
１９ａ、１９ｂ、４１ａ、４１ｂ、４４ａ、４４ｂ、６２ａ、６２ｂ、４７ａ、４７ｂ、５０ａ、５０ｂ、５２ａ、５２ｂ、５５ａ、５５ｂ、５８ａ、５８ｂ、６０ａ、６０ｂ、６１ａ、６１ｂ：  インダクタ入出力端子
１６ａ、４２、４５、４８、５１、５３、５６、６３：  迂回配線
３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ：  交差配線
【図１】
2012084586.tif 000003
【図２】
2012084586.tif 000004
【図３】
2012084586.tif 000005
【図４】
2012084586.tif 000006
【図５】
2012084586.tif 000007
【図６】
2012084586.tif 000008
【図７】
2012084586.tif 000009
【図８】
2012084586.tif 000010
【図９】
2012084586.tif 000011
【図１０】
2012084586.tif 000012
【図１１】
2012084586.tif 000013
【図１２】
2012084586.tif 000014
【図１３】
2012084586.tif 000015
【図１４】
2012084586.tif 000016
【図１５】
2012084586.tif 000017
【図１６】
2012084586.tif 000018
【図１７】
2012084586.tif 000019
【図１８】
2012084586.tif 000020
【図１９】
2012084586.tif 000021