(57)【要約】【課題】制御チップに占める制御回路の面積を低減し、且つ、制御信号を出力する出力部の数を低減しつつ、複数の命令信号の処理時間の増大を抑制する。【解決手段】複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、それぞれの被制御回路に対する命令信号を共通の入力部で受け取り、受け取った命令信号に応じて制御信号を生成し、それぞれの被制御回路への制御信号を共通の出力部から出力する制御チップと、制御チップが出力するそれぞれの制御信号を、対応する被制御回路に分配する分配回路とを備える信号処理装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、
それぞれの前記被制御回路に対する命令信号を共通の入力部で受け取り、受け取った前記命令信号に応じて前記制御信号を生成し、それぞれの前記被制御回路への前記制御信号を共通の出力部から出力する制御チップと、
前記制御チップが出力するそれぞれの前記制御信号を、対応する前記被制御回路に分配する分配回路と
を備える信号処理装置。
【請求項２】
前記制御チップは、それぞれの前記命令信号を受け取った時間間隔と同一の時間間隔で、対応する前記制御信号を順次出力する
請求項１に記載の信号処理装置。
【請求項３】
前記制御チップは、それぞれの前記命令信号を予め定められた時間間隔以上の間隔で受け取り、受け取った前記命令信号を、１ステップにおける処理時間が前記予め定められた時間間隔以下の共通のパイプラインに順次入力して処理する
請求項２に記載の信号処理装置。
【請求項４】
前記分配回路は、前記複数チャネルの前記被制御回路に対して出力する前記制御信号の時間間隔が基準値以上となるように、それぞれの前記制御信号を出力するタイミングを制御する
請求項２または３に記載の信号処理装置。
【請求項５】
前記分配回路は、
前記制御チップが順次出力する前記制御信号を格納するＦＩＦＯメモリと、
前記ＦＩＦＯメモリから前記制御信号を順次取り出して、対応する前記被制御回路に出力する分配部と、
前記分配部が前記ＦＩＦＯメモリから前記制御信号を取り出してからの経過時間が、前記基準値に達するまで、前記分配部が前記ＦＩＦＯメモリから次の前記制御信号を取り出すことを禁止する間隔制御部と
を有する請求項４に記載の信号処理装置。
【請求項６】
前記間隔制御部における前記基準値は、それぞれの前記被制御回路の状態が変化したときに流れる過渡電流特性に応じて定められる
請求項５に記載の信号処理装置。
【請求項７】
前記分配部は、複数の前記被制御回路を指定する前記制御信号を受け取った場合に、指定されるそれぞれの前記被制御回路に対して、前記基準値に応じた時間間隔で前記制御信号を順次出力する
請求項５に記載の信号処理装置。
【請求項８】
前記制御チップは、
前記入力部を介して受け取る前記命令信号をデコードして、前記命令信号において指定されるチャネル情報と、前記制御信号を生成する制御情報とを出力するデコーダと、
前記デコーダが出力する前記チャネル情報および前記制御情報をパイプライン処理して生成した前記制御信号を順次出力する制御回路と、
前記制御回路が順次出力する前記制御信号を、前記出力部を介して前記分配回路に送信する送信部と
を有する請求項３から７のいずれか一項に記載の信号処理装置。
【請求項９】
被試験デバイスを試験する試験装置であって、
それぞれ前記被制御回路を含み、前記被制御回路の動作に応じて前記被試験デバイスを試験する複数のチャネルと、
前記複数のチャネルの前記被制御回路を制御する制御信号を生成する、請求項１から８のいずれか一項に記載の信号処理装置と
を備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置および試験装置に関する。
【背景技術】
【０００２】
従来、増幅器等の複数のアナログ回路を並列に制御する電気回路が知られている（例えば、特許文献１参照）。この場合、それぞれのアナログ回路を制御する制御信号は、それぞれ独立に生成され、独立に出力される。つまり、当該制御信号を生成する制御回路および当該制御信号を出力する出力ポートは、アナログ回路毎に設けられる。
特許文献１  特開２００１−４７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体回路等の被試験デバイスを試験する試験装置において、多様な機能を制御する制御ブロックを１つのＦＰＧＡ等のチップに集積する場合がある。係る場合において、アナログ回路毎に制御回路を設けると、複数の制御回路が占める回路面積の比率が大きくなってしまい、他の機能用の回路を設けることができなくなる。また、ＩＣチップの入出力部の数には限りがあるので、それぞれのアナログ回路毎に入出力部を割り当てると、他の機能に割り当てられる入出力部の数が減少してしまう。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、複数チャネルの被制御回路を制御する制御信号を生成する信号処理装置であって、それぞれの被制御回路に対する命令信号を共通の入力部で受け取り、受け取った命令信号に応じて制御信号を生成し、それぞれの被制御回路への制御信号を共通の出力部から出力する制御チップと、制御チップが出力するそれぞれの制御信号を、対応する被制御回路に分配する分配回路とを備える信号処理装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】複数チャネルの被制御回路５０−１から５０−４を制御する制御信号を生成する信号処理装置１００の構成例を示す。
【図２】制御チップ１０の動作例を示す。
【図３Ａ】制御チップ１０の他の動作例を示す。
【図３Ｂ】制御チップ１０の他の動作例を示す。
【図４】制御チップ１０の他の動作例を示す。
【図５】分配回路３０の構成例を示す。
【図６】被制御回路５０に供給される電源電流波形の一例を示す。
【図７】信号処理装置１００の他の構成例を示す。
【図８】制御チップ１０の他の構成例を示す。
【図９】制御チップ１０の他の構成例を示す。
【図１０】半導体チップ等の被試験デバイス３００を試験する試験装置２００の構成例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、複数チャネルの被制御回路５０−１から５０−４（被制御回路５０と総称する）を制御する制御信号を生成する信号処理装置１００の構成例を示す。それぞれの被制御回路５０は、半導体チップ等の被試験デバイスを試験する試験回路の一部であってよい。被制御回路５０は、試験回路内のスイッチ回路であってよく、その他の回路であってもよい。信号処理装置１００は、制御チップ１０および分配回路３０を備える。
【０００９】
制御チップ１０は、それぞれの被制御回路５０に対する命令信号を共通の入力部１２で受け取る。入力部１２は、１または複数のピンを有し、１または複数の信号線に接続される。命令信号は、被制御回路５０の動作を規定する制御情報と、制御対象の被制御回路５０を指定するチャネル情報とを含んでよい。命令信号は、複数の被制御回路５０を制御対象としてよい。
【００１０】
また、制御チップ１０は、それぞれの命令信号を順次受け取る。制御チップ１０は、受け取った命令信号に応じて、被制御回路５０を制御する制御信号を生成する。また、制御チップ１０は、それぞれの被制御回路５０への制御信号を、共通の出力部１４から出力する。出力部１４は、１または複数のピンを有し、１または複数の信号線に接続される。
【００１１】
制御チップ１０は、入力部１２、出力部１４、デコーダ１６、制御回路１８、および、送信回路２０を有する。デコーダ１６は、入力部１２を介して受け取る命令信号をデコードする。具体的には、デコーダ１６は、命令信号において指定されるチャネル情報と、制御信号を生成する制御情報とを出力する。デコーダ１６は、受け取った命令信号を順次デコードして、制御回路１８に供給する。
【００１２】
制御回路１８は、デコーダ１６が出力するチャネル情報および制御情報をパイプライン処理して、制御信号を生成する。例えば制御回路１８は、チャネル情報に対応するデータをロードするロード処理と、ロードデータおよび制御情報から制御信号を生成する実行処理とを順次行う。ロードデータは、例えばチャネル情報で指定される被制御回路５０の現在の状態を示すステータスデータである。
【００１３】
例えば２つの命令信号を処理する場合において、一方の命令信号の処理が完了してから他方の命令信号の処理を開始すると、全ての処理が完了するまでに、１つの命令信号を処理する時間の２倍の時間がかかる。これに対し、制御回路１８は、１つの命令信号を処理する時間に、パイプライン１段分の処理時間を加えた時間で、２つの命令信号の処理を完了することができる。このため、複数チャネルに対する命令信号を、共通の制御回路１８で処理しても、実行時間の増大を抑制することができる。
【００１４】
なお、制御回路１８におけるパイプライン処理のステップ数は、２段に限定されない。制御チップ１０が、それぞれの命令信号を予め定められた時間間隔以上の間隔で受け取る場合、パイプラインの１ステップにおける処理時間が当該予め定められた時間間隔以下となるように、制御回路１８における処理を複数のステップに分割してよい。このように設定することで、制御チップ１０が順次受け取る命令信号を、待ち時間をなくして順次処理することができる。
【００１５】
送信回路２０は、制御回路１８が生成した各チャネルに対する制御信号を、共通の出力部１４を介して、分配回路３０に送信する。送信回路２０は、それぞれの制御信号に対応するチャネル情報をあわせて送信してよい。このような構成により、制御チップ１０に占める制御回路１８の面積を低減し、且つ、制御信号を出力する出力部１４の数を１つに限定しつつ、複数の命令信号の処理時間の増大を抑制することができる。
【００１６】
分配回路３０は、制御チップ１０が出力するそれぞれの制御信号を、対応する被制御回路５０に分配する。分配回路３０は、制御チップ１０から受け取った制御信号を、その順番で順次分配する。
【００１７】
なお、制御チップ１０において、それぞれのチャネルに対する命令信号は、共通のパスで処理されるので、それぞれの命令信号を処理する時間は一定となる。このため、制御チップ１０は、それぞれの命令信号を受け取った時間間隔と同一の時間間隔で、対応する制御信号を順次出力する。
【００１８】
図２は、制御チップ１０の動作例を示す。本例において制御チップ１０は、第１チャネルＣＨ１から第４チャネルＣＨ４に対する命令信号を、所定の時間間隔Ｔ１で順次受け取る。デコーダ１６は、それぞれの命令信号を順次デコードする。デコーダ１６がひとつの命令信号をデコードするのにかかる時間はＴ１以下であることが好ましい。図２においては、デコーダ１６が命令信号をデコードする時間をＴ１とする。
【００１９】
制御回路１８は、デコーダ１６が出力する信号を順次パイプライン処理する。例えば制御回路１８は、上述したロード処理および実行処理を含むパイプライン処理を行う。まず制御回路１８は、第１チャネルＣＨ１に対する命令信号についてロード処理を行う。当該ロード処理が終了すると、制御回路１８は、当該命令信号について実行処理を行うとともに、第２チャネルＣＨ２に対する命令信号についてロード処理を行う。制御回路１８におけるロード処理にかかる時間および実行処理にかかる時間は、それぞれＴ１以下であることが好ましい。
【００２０】
送信回路２０は、制御回路１８が順次出力する制御信号を受け取り、分配回路３０に順次送信する。送信回路２０が１つの制御信号を送信するのにかかる時間は、Ｔ１以下であることが好ましい。このような処理により、制御チップ１０は、命令信号を受け取った時間間隔と同一の時間間隔で、それぞれの制御信号を出力する。
【００２１】
図３Ａは、制御チップ１０の他の動作例を示す。本例において制御チップ１０は、複数の被制御回路５０−１から５０−４を指定して、同一の動作を行わせる命令信号を受け取る。この場合、制御チップ１０は、当該命令信号に対して、デコード処理、ロード処理、実行処理、および、送信処理を順次行う。
【００２２】
このとき送信回路２０は、当該制御信号とあわせて、複数の被制御回路５０−１から５０−４を指定するチャネル情報を送信する。分配回路３０は、受け取ったチャネル信号において指定される複数の被制御回路５０−１から５０−４に対して、当該制御信号を順次分配する。
【００２３】
図３Ｂは、制御チップ１０の他の動作例を示す。本例において制御チップ１０は、複数の被制御回路５０−１から５０−４を指定して、同一の動作を行わせる命令信号を受け取る。本例の制御チップ１０は、当該命令信号に対して、デコード処理、ロード処理、および、実行処理を順次行う。
【００２４】
送信回路２０は、それぞれの被制御回路５０を個別に指定するチャネル情報を順次送信する。このとき送信回路２０は、それぞれのチャネル情報とあわせて、共通の制御信号を送信する。分配回路３０は、送信回路２０から受け取る制御信号を、チャネル情報で指定される被制御回路５０に順次分配する。
【００２５】
図４は、制御チップ１０の他の動作例を示す。本例において制御チップ１０は、第１チャネルＣＨ１から第４チャネルＣＨ４に対する命令信号を、時間間隔Ｔ１より大きい時間間隔Ｔ２で順次受け取る。この場合でも、デコーダ１６、制御回路１８、および、送信回路２０は、図２において説明した制御チップ１０と同一の処理を行う。その結果、制御チップ１０は、命令信号を受け取った時間間隔と同一の時間間隔で、それぞれの制御信号を出力する。
【００２６】
図５は、分配回路３０の構成例を示す。分配回路３０は、複数チャネルの被制御回路５０に対して、制御信号を出力する時間間隔が基準値以上となるように、それぞれの制御信号を出力するタイミングを制御する。本例の分配回路３０は、ＦＩＦＯメモリ３２、間隔制御部３４、および、分配部３６を有する。
【００２７】
ＦＩＦＯメモリ３２は、制御チップ１０が順次出力する制御信号を格納する。分配部３６は、ＦＩＦＯメモリ３２から制御信号を順次取り出して、当該制御信号に対応するチャネル情報で指定される被制御回路５０に出力する。
【００２８】
間隔制御部３４は、分配部３６がＦＩＦＯメモリ３２から制御信号を取り出してからの経過時間が、予め定められた基準値に達するまで、分配部３６がＦＩＦＯメモリ３２から次の制御信号を取り出すことを禁止する。このような構成により、分配回路３０が制御信号を出力する時間間隔を、基準値以上とすることができる。
【００２９】
間隔制御部３４は、制御信号をＦＩＦＯメモリ３２から取り出してからの経過時間を計測するタイマを有してよい。また、間隔制御部３４における当該基準値は、それぞれの被制御回路５０の状態が変化したときに流れる過渡電流特性に応じて定められてよい。
【００３０】
図６は、被制御回路５０に供給される電源電流波形の一例を示す。被制御回路５０の電源電流は、制御信号に応じて被制御回路５０の動作状態が変化したときに変動する。特に、被制御回路５０の動作状態が変化した直後には、比較的に大きな過渡電流が流れる。なお、複数の被制御回路５０には、共通の電源から電源電流が供給される。
【００３１】
複数の被制御回路５０が所定の期間内で連続して動作すると、かかる過渡電流が重畳され、複数の被制御回路５０の電源電流の和が瞬間的に大きくなる。このため、過渡電流が重なる場合には、かかる大電流を供給できる電源を設ける必要がある。
【００３２】
これに対し、分配回路３０は、複数の被制御回路５０に供給する制御信号の時間間隔を、一定以上に維持する。このため、過渡電流の重畳を低減して、電源への負担を低減することができる。このため、比較的に容量の小さい電源を用いることができる。
【００３３】
分配回路３０は、それぞれの制御信号を出力する時間間隔が、制御信号が被制御回路５０に入力されてから、被制御回路５０の電源電流が定常値に対して一定範囲内となるまでの時間ｄ１より大きい基準値ｄ２となるように制御してよい。なお、分配回路３０が制御信号を受け取る時間間隔が、当該基準値ｄ２より大きい場合には、分配回路３０は、制御信号を受け取った時間間隔で、制御信号を分配してよい。
【００３４】
また、図３Ａに示したように、複数の被制御回路５０を指定する制御信号を受け取った場合に、分配回路３０は、指定されるそれぞれの被制御回路５０に対して、基準値ｄ２に応じた時間間隔で制御信号を分配する。このような制御により、複数の被制御回路５０を指定する制御信号が入力された場合についても、過渡電流の重畳を低減して、電源への負担を低減することができる。
【００３５】
図７は、信号処理装置１００の他の構成例を示す。本例の信号処理装置１００は、複数チャネルの被制御回路５０−１から５０−６４（被制御回路５０と総称する）を制御する制御信号を生成する。制御チップ１０は、制御回路１８を複数有してよい。それぞれの制御回路１８は、図１から図６に関連して説明した制御回路１８と同様に、複数の被制御回路５０に対する制御信号を生成する。本例のように１つの制御回路１８が４個の被制御回路５０に対応する場合、制御チップ１０は、６４個の被制御回路５０に対して、１６個の制御回路１８−１から１８−１６を有する。
【００３６】
制御チップ１０は、図１から図６に関連して説明した入力部１２およびデコーダ１６を有する。本例のデコーダ１６は、それぞれの命令信号が、いずれの被制御回路５０を指定しているかに応じて、それぞれの命令信号を、対応する制御回路１８に伝送する。それぞれの制御回路１８は、デコーダ１６から与えられる命令信号をパイプライン処理する。
【００３７】
なお、デコーダ１６は、１つの命令信号が、複数の制御回路１８に対応する被制御回路５０を指定する場合、当該複数の制御回路１８に対して、当該命令信号を並行して伝送する。この場合、複数の制御回路１８は、並行して当該命令信号を処理する。
【００３８】
また、制御チップ１０は、複数の制御回路１８に対応して、図１から図６に関連して説明した送信回路２０および出力部１４を複数組有してよい。本例の場合、制御チップ１０は、１６個の送信回路２０を有する。また、制御チップ１０における１６個の出力部１４が、１６個の送信回路２０に割り当てられる。
【００３９】
また、信号処理装置１００は、複数の制御回路１８に対応して、図１から図６に関連して説明した分配回路３０を複数備える。本例の場合、信号処理装置１００は、１６個の分配回路３０を備える。制御回路１８、送信回路２０、出力部１４、および、分配回路３０は、それぞれ同数設けられてよい。
【００４０】
本例の信号処理装置１００によれば、１つの制御チップ１０で、より多数の被制御回路５０を制御することができる。なお、１つの被制御回路５０に対して１つの制御回路１８を設けようとすると、１つの制御チップ１０に設けられる制御回路１８の数には限りがあるので、複数の制御チップ１０を用いなければならない場合が生じやすい。例えば、１つの制御チップ１０に１６個までの制御回路１８しか設けられない場合、図７に示した例では、４個の制御チップ１０を用いなければならない。これに対し、図７に示した信号処理装置１００によれば、１つの制御チップ１０で、６４個の被制御回路５０を制御することができる。
【００４１】
図８は、制御チップ１０の他の構成例を示す。本例の制御チップ１０は、複数の被制御回路５０に一対一に対応する複数の制御回路１８を有する。デコーダ１６は、それぞれの命令信号をデコードした信号を、チャネル情報で指定される制御回路１８に入力する。それぞれの制御回路１８は、入力される信号に応じて、対応する被制御回路５０を制御する制御信号を生成する。
【００４２】
送信回路２０は、それぞれの制御回路１８から制御信号を受け取り、分配回路３０に送信する。送信回路２０は、複数の制御回路１８から同時に制御信号を受け取った場合、予め定められた優先順位で制御信号を送信してよい。本例の制御チップ１０は、図１から図６に関連して説明した制御チップ１０に比べ、使用する出力部１４の数は同一にできるが、制御回路１８の占める回路面積が増大してしまう。
【００４３】
図９は、制御チップ１０の他の構成例を示す。本例の制御チップ１０は、デコーダ１６、制御回路１８、および、分配回路３０を有する。デコーダ１６および制御回路１８は、図１から図６に関連して説明したデコーダ１６および制御回路１８と同一である。
【００４４】
分配回路３０は、制御回路１８が順次出力する制御信号を受け取り、対応する被制御回路５０に分配する。分配回路３０は、それぞれの被制御回路５０に対応する出力部１４を介して、制御信号を被制御回路５０に分配する。本例の制御チップ１０は、図１から図６に関連して説明した制御チップ１０に比べ、制御回路１８の占める制御チップ１０内の回路面積は同一にできるが、制御信号を出力する出力部１４の数が増大してしまう。
【００４５】
図１０は、半導体チップ等の被試験デバイス３００を試験する試験装置２００の構成例を示す。試験装置２００は、テスタ制御部１１０、複数のチャネル１２０−１〜１２０−ｎ、および信号処理装置１００を備える。それぞれのチャネル１２０−ｋ（ただし、ｋは１からｎの整数）は、被試験デバイス３００と信号を受け渡し、被試験デバイス３００を試験する。
【００４６】
それぞれのチャネル１２０−ｋは、図１から図６に関連して説明した被制御回路５０を有する。チャネル１２０−ｋは、被制御回路５０の動作に応じて被試験デバイス３００を試験する。例えばチャネル１２０−ｋは、被制御回路５０により、被試験デバイス３００に接続されるか否かが切り替えられる。
【００４７】
テスタ制御部１１０は、それぞれのチャネル１２０−ｋを制御する。例えばテスタ制御部１１０は、それぞれのチャネル１２０−ｋに所定の試験パターンを生成させて、被試験デバイス３００に供給させる。また、テスタ制御部１１０は、被試験デバイス３００が出力する信号の論理値と比較すべき期待値を、それぞれのチャネル１２０−ｋに生成させる。
【００４８】
信号処理装置１００は、図１から図６に関連して説明した信号処理装置１００と同一であってよい。信号処理装置１００は、それぞれのチャネル１２０−ｋの内部の被制御回路５０を制御する制御信号を生成する。なお、制御チップ１０には、テスタ制御部１１０のうちの少なくとも一部の回路が設けられてよい。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５１】
１０・・・制御チップ、１２・・・入力部、１４・・・出力部、１６・・・デコーダ、１８・・・制御回路、２０・・・送信回路、３０・・・分配回路、３２・・・ＦＩＦＯメモリ、３４・・・間隔制御部、３６・・・分配部、５０・・・被制御回路、１００・・・信号処理装置、１１０・・・テスタ制御部、１２０・・・チャネル、２００・・・試験装置、３００・・・被試験デバイス
【図１】
2012034208.tif 000003
【図２】
2012034208.tif 000004
【図３Ａ】
2012034208.tif 000005
【図３Ｂ】
2012034208.tif 000006
【図４】
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【図５】
2012034208.tif 000008
【図６】
2012034208.tif 000009
【図７】
2012034208.tif 000010
【図８】
2012034208.tif 000011
【図９】
2012034208.tif 000012
【図１０】
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