(57)【要約】【課題】本発明の実施形態は、スーパージャンクション構造の製造工程を短縮しコストを低減することが可能な半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、前記第１半導体層の主面上に、その主面に対して平行な方向に交互に周期的に設けられた第１導電形の第１のピラーおよび第２導電形の第２のピラーを含む第２半導体層と、前記第２のピラーの表面に選択的に設けられた第２導電形の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、を備える。前記第１のピラーおよび前記第２のピラーのいずれかにおいて、前記第２半導体層の表面から前記第１半導体層に向かって形成されたトレンチの内部に設けられた第１の埋め込み層と、第２の埋め込み層と、が設けられ、前記第２の埋め込み層の結晶構造および材料の少なくともいずれかは、前記第１の埋め込み層と異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の主面上に、その主面に対して平行な方向に交互に周期的に設けられた第１導電形の第１のピラーおよび第２導電形の第２のピラーを含む第２半導体層と、
前記第２のピラーの表面に選択的に設けられた第２導電形の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、
前記第２半導体領域と前記第１のピラーとの間の前記第１半導体領域に絶縁膜を介して対向する制御電極と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第１半導体領域と前記第２半導体領域とに電気的に接続された第２主電極と、
を備え、
前記第１のピラーおよび前記第２のピラーのいずれかにおいて、前記第２半導体層の表面から前記第１半導体層に向かって形成されたトレンチの内壁に沿って、前記トレンチの内部に設けられた第１の埋め込み層と、前記第１の埋め込み層に接して前記トレンチの内部に設けられ、前記トレンチの開口部から前記第１半導体層の方向に延在する第２の埋め込み層と、が設けられ、
前記第２の埋め込み層の結晶構造および材料の少なくともいずれかは、前記第１の埋め込み層と異なることを特徴とする半導体装置。
【請求項２】
前記第２の埋め込み層は、前記第１の埋め込み層と同じ導電形を有する半導体層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の埋め込み層は、多結晶層であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２の埋め込み層は、絶縁層であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記トレンチは、前記開口部から前記第１半導体層の方向に幅が狭まるように設けられたことを特徴とする請求項１〜４記載の半導体装置。
【請求項６】
前記第２の埋め込み層の前記第２半導体層の表面から前記第１半導体層へ向かう方向の深さは、前記トレンチの前記第２半導体層の表面から前記第１半導体層へ向かう方向の深さの２／３以下であることを特徴とする請求項１〜５記載の半導体装置。
【請求項７】
第１導電形の第１半導体層と、
前記第１半導体層の主面上において、その主面に平行な方向に交互に周期的に設けられた第１導電形の第１のピラーおよび第２導電形の第２のピラーを含む第２半導体層と、を有し、
前記第１のピラーおよび前記第２のピラーのいずれかが、前記第２半導体層に形成されたトレンチの内部を埋め込んだ第１の埋め込み層および第２の埋め込み層を有する半導体装置の製造方法であって、
前記第２半導体層の表面から前記第１半導体層へ向かう方向にトレンチを形成する工程と、
前記トレンチの内部に前記第２半導体層と導電形が異なる第１の埋め込み層を形成する工程と、
前記第１の埋め込み層に接し、前記トレンチの開口部から前記第１半導体層の方向に延在して前記トレンチの内部を埋め込んだ多結晶および絶縁層の少なくともいずれかである第２の埋め込み層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transister)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などのパワー半導体装置は、高速スイッチング特性と数十〜数百Ｖの逆方向阻止電圧（耐圧）とを有し、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御などに広く用いられている。これらの分野における高効率化、低消費電力化を達成するためには、半導体装置のオン抵抗を低減する必要がある。
【０００３】
一般にパワー半導体装置は、オフの状態で高電圧が印加されると、ドリフト領域が空乏化して電圧を支える。このため、高耐圧を有するパワー半導体装置には、相対的に不純物濃度の低いドリフト領域が設けられている。一方、不純物濃度が低いドリフト領域は抵抗が高く、オン抵抗を増大させる。そこで、電流経路に並行する方向にｐ形半導体層とｎ形半導体層とを交互に配置した所謂スーパージャンクション構造を有するドリフト領域が広く用いられている。
【０００４】
スーパージャンクション構造では、例えば、電流経路となるｎ形半導体層の不純物濃度を増やし、オン抵抗を低減することができる。一方、ｐ形半導体層とｎ形半導体層にそれぞれドープされるｐ形不純物の総量とｎ形不純物の総量とを釣り合わせる。これにより、ｐ形半導体層とｎ形半導体層の間のｐｎ接合に逆バイアスが印加された場合に、ドリフト領域全体を空乏化させて高耐圧を保持する。すなわち、スーパージャンクション構造では、オン抵抗の低減とソースドレイン間の高耐圧化を両立させることができる。
【０００５】
しかしながら、スーパージャンクション構造は、その製造工程におけるＴＡＴ(Turn Around Time)が長く製造コストが高いという課題を抱えている。例えば、半導体ウェーハの主面に垂直な方向に電流経路が形成される縦型パワー半導体では、イオン注入法を用いて選択的にｐ形あるいはｎ形、もしくはその両方の不純物をドープするステップと、半導体層をエピタキシャル成長するステップを繰り返す所謂マルチエピタキシャル方式が用いられる。そして、上記ステップの繰り返しは、必然的にＴＡＴを長くする。特に、オン抵抗の低減のために構造が微細化されたパワー半導体装置では、ステップ数が増大しＴＡＴへの影響は大きくなる。そこで、製造工程を短縮しコストを低減することが可能な半導体装置およびその製造方法が求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１‐１９６５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、スーパージャンクション構造の製造工程を短縮しコストを低減することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の主面上に、その主面に対して平行な方向に交互に周期的に設けられた第１導電形の第１のピラーおよび第２導電形の第２のピラーとを含む第２半導体層と、前記第２のピラーの表面に選択的に設けられた第２導電形の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電形の第２半導体領域と、を備える。前記第２半導体領域と前記第１のピラーとの間の前記第１半導体領域に絶縁膜を介して対向する制御電極と、前記第１半導体層に電気的に接続された第１主電極と、前記第１半導体領域と前記第２半導体領域とに電気的に接続された第２主電極と、をさらに備える。前記第１のピラーおよび前記第２のピラーのいずれかにおいて、前記第２半導体層の表面から前記第１半導体層に向かって形成されたトレンチの内壁に沿って、前記トレンチの内部に設けられた第１の埋め込み層と、前記第１の埋め込み層に接して前記トレンチの内部に設けられ、前記トレンチの開口部から前記第１半導体層の方向に延在する第２の埋め込み層と、が設けられ、前記第２の埋め込み層の結晶構造および材料の少なくともいずれかは、前記第１の埋め込み層と異なる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の断面を示す模式図である。
【図２】第１の実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図３】図２に続く製造過程を示す模式断面図である。
【図４】第１の実施形態の変形例に係る半導体装置の製造過程を示す模式断面図である。
【図５】第２の実施形態に係る半導体装置の断面を示す模式図である。
【図６】比較例に係る半導体装置の製造過程を示す模式断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形として第２導電形をｎ形とすることもできる。
【００１１】
（第１の実施形態）  
図１は、本実施形態に係る半導体装置１００の断面を示す模式図である。半導体装置１００は、例えば、パワーＭＯＳＦＥＴであり、スーパージャンクション構造を含んだドリフト層７を備えている。
【００１２】
図１に示すように、半導体装置１００は、例えば、ｎ形シリコン基板２の上に設けられた第１半導体層であるｎ形ドレイン層３と、ｎ形ドレイン層３の上に設けられた第２半導体層であるドリフト層７を備えている。
ドリフト層７は、ｎ形ドレイン層３を介さずにｎ形シリコン基板２の上に直接設けることもできる。
【００１３】
ドリフト層７は、ｎ形ドレイン層３の上に、その主面３ａに平行な方向に交互に周期的に設けられたｎ形の第１のピラー６およびｐ形の第２のピラー５を含む。そして、ｐ形ピラー５には、ドリフト層７の表面からｎ形ドレイン層３に向かって形成されたトレンチ２３の内壁に沿って、トレンチ２３の内部に設けられた第１の埋め込み層５ａと、第２の埋め込み層５ｂとが設けられている。第２の埋め込み層５ｂは、第１の埋め込み層５ａに接してトレンチ２３の内部に設けられ、トレンチ２３の開口部からｎ形ドレイン層３の方向に延在している。
ここで、トレンチ２３は、ｎ形ドレイン層３を貫通してｎ形シリコン基板２に達する深さに設けても良い。そして、その内部に第１の埋め込み層５ａと、第２の埋め込み層５ｂと、を設けることができる。
【００１４】
ｐ形ピラーの表面には、第１半導体領域であるｐ形ベース領域１１が選択的に設けられている。そして、ｐ形ベース領域１１の表面には、第２半導体領域であるｎ形ソース領域１３が選択的に設けられている。
【００１５】
ドリフト層７の表面には、ゲート絶縁膜１５を介して制御電極であるゲート電極１７が設けられている。ゲート電極１７は、ｎ形ソース領域１３とｎ形ピラー６との間のｐ形ベース領域にゲート絶縁膜１５を介して対向している。例えば、ゲート電極１７にプラスのゲートバイアスが印加された場合にｐ形ベース領域１１とゲート絶縁膜１５との界面に反転チャネルが形成され、ｎ形ピラー６とｎ形ソース領域１３の間を電気的に導通させて半導体装置１００をオン状態とすることができる。
【００１６】
本実施形態に示す半導体装置１００では、ドリフト層７の表面にゲート電極１７が設けられたプレーナゲート構造となっているが、ドリフト層７の表面に設けられたトレンチの中にゲート電極が設けられるトレンチゲート構造であっても良い。
【００１７】
ｎ形シリコン基板２の裏面には、第１主電極であるドレイン電極１９が設けられ、ｎ形ドレイン層３に電気的に接続されている。一方、ドリフト層７の表面側には、ｐ形ベース領域１１およびｎ形ソース領域１３に電気的に接続された第２主電極であるソース電極１８が設けられている。
【００１８】
本実施形態に係る半導体装置１００では、ｐ形ピラー５に含まれる第１の埋め込み層５ａの結晶構造および材料の少なくともいずれかは、第２の埋め込み層５ｂと異なる。例えば、第１の埋め込み層５ａがシリコン単結晶である場合、第２の埋め込み層５ｂは、多結晶のポリシリコンとすることができる。また、炭化シリコン（ＳｉＣ）などの化合物半導体であっても良い。
【００１９】
さらに、第２の埋め込み層５ｂに用いられるポリシリコンは、第１の埋め込み層５ａと同じｐ形の導電形とすることができる。これにより、ｐ形ピラー５とｎ形ピラー６との間のｐｎ接合に逆バイアスが印加した場合に、ドリフト層７の全体を空乏化することができる。そして、ソースドレイン間の高耐圧化が可能となる。
【００２０】
第２の埋め込み層５ｂは、例えば、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）などの絶縁層であっても良い。この場合も、第１の埋め込み層５ａに含まれるｐ形不純物の量と、ｎ形ピラー６に含まれるｎ形不純物の量と、を釣り合わせることにより、ｐ形ピラー５とｎ形ピラー６との間のｐｎ接合に逆バイアスが印加した場合にドリフト層７の全体を空乏化させ高抵抗化することができる。そして、ソースドレイン間の耐圧を向上させることができる。
【００２１】
さらに、半導体装置１００は、ｎ形シリコン基板２の導電形をｐ形とし、ｎ形ドレイン層３をｐ形コレクタ層に置き換えれば、ＩＧＢＴとして動作させることができる。
【００２２】
次に、図２および図３を参照して、本実施形態に係る半導体装置１００の製造過程を説明する。
【００２３】
図２（ａ）は、ｎ形ドレイン層３の上に設けられたドリフト層７にトレンチ２３を形成した状態を模式的に示す断面図である。本実施形態に係るドリフト層７の導電形は、ｎ形である。例えば、ｎ形ドレイン層３およびドリフト層７は、ｎ形シリコン基板２の上にエピタキシャル成長されたシリコン層である。
【００２４】
トレンチ２３は、ドリフト層７の表面に選択的に設けられたフォトレジスト膜あるいはＳｉＯ２膜２１をマスクとして、例えば、ＲＩＥ(Reactive Dry Etching)法を用いて形成することができる。トレンチ２３は、例えば、図の奥行き方向に延在するストライプ状であって、ドリフト層７の表面からｎ形ドレイン層３に向かう方向に形成される。トレンチ２３の幅Ｗ２は２〜６μｍであり、ソースドレイン間耐圧が６００ＶのＭＯＳＦＥＴであれば、ｎ形ドレイン層３に向かう方向の深さｄ１は５０〜６０μｍである。すなわち、トレンチ２３は、１０以上の高アスペクト比（深さｄ１／幅Ｗ２）となる。
【００２５】
次に、トレンチ２３の内部を埋め込むために、例えば、ｎ形のドリフト層７と導電形が異なるｐ形シリコン層を第１の埋め込み層５ａとして形成する。  
図２（ｂ）に示すように、本実施形態に係る半導体装置１００では、トレンチ２３の内部を完全に埋め込むことなく、間隙２５を残して第１の埋め込み層５ａの成長を完了する。
【００２６】
続いて、トレンチ２３の内部に残された間隙２５を埋め込むために、第２の埋め込み層５ｂを形成する。第２の埋め込み層５ｂは、多結晶および絶縁層の少なくともいずれかである。例えば、減圧ＣＶＤ(Chemical Vaper Deposition)法を用いて形成したポリシリコンまたはＳｉＯ２膜を用いることができる。第１の埋め込み層５ａがシリコン層である場合、第１の埋め込み層５ａを熱酸化したＳｉＯ２膜により間隙２５を埋め込んでも良い。
【００２７】
次に、例えば、ＣＭＰ(Chemical Mechanical Polish)法を用いて、ＳｉＯ２膜２１、トレンチ２３の外に成長された埋め込み層５ａおよび５ｂを除去し、ドリフト層７の表面を平坦化する。
【００２８】
図３（ｂ）に示すように、第２の埋め込み層５ｂは、第１の埋め込み層５ａに接し、トレンチ２３の開口部２３ａからｎ形ドレイン層３の方向に延在した状態に設けられる。そして、ドリフト層７の中に、埋め込み層５ａおよび５ｂを含むｐ形ピラー５と、隣り合うトレンチ２３の間のｎ形領域であるｎ形ピラー６と、を含んだスーパージャンクション構造が形成される。
【００２９】
例えば、第２の埋め込み層５ｂのドリフト層７の表面からｎ形ドレイン層３へ向かう方向の深さｄ２は、トレンチ２３の深さｄ１の２／３以下とする。これにより、第１の埋め込み層５ａにドープされるｐ形不純物の総量の制御が容易になる。
【００３０】
例えば、第２の埋め込み層５ｂが絶縁層または高抵抗のポリシリコンである場合、ｎ形ピラー６に含まれるｎ形不純物の総量と、第１の埋め込み層５ａに含まれるｐ形不純物の総量が釣り合う（ほぼ同量となる）ように制御する。この際、ｐ形ピラー５の内部における第２の埋め込み層５ｂの体積の割合が大きくなると、第１の埋め込み層５ｂの体積が小さくなりｐ形不純物の濃度を高くすることになる。そして、高濃度のｐ形不純物を含む第１の埋め込み層５ａでは、その厚さの変化によるｐ形不純物の総量の変動が大きくなる。したがって、第２の埋め込み層５ｂの深さを制限することにより、ｐ形ピラー５における第２の埋め込み層５ｂの体積の割合を制限し、第１の埋め込み層５ａのｐ形不純物濃度が高くならないようにする。これにより、第１の埋め込み層５ａの厚さの変化によるｐ形不純物の総量の変動を抑制し、その制御を容易にすることができる。
【００３１】
第２の埋め込み層５ｂの深さｄ２は、第１の埋め込み層５ａのエピタキシャル成長時における底部及び側面での成長速度に応じて、適切な値に制御することが可能である。
【００３２】
次に、図１に示す半導体装置１００を完成させるために、ｐ形ピラー５の表面に、ｐ形ベース領域１１およびｎ形ソース領域１３を形成し、さらに、ゲート絶縁膜１５を介したゲート電極１７、および、ソース電極１８、ドレイン電極１９を形成する。
【００３３】
上記の通り、ドリフト層７に選択的にトレンチ２３を形成し、トレンチ２３の内部をｐ型シリコン層で埋め戻すプロセスを用いることにより、スーパージャンクション構造を有するＭＯＳＦＥＴを形成することができる。
【００３４】
この方式では、エピタキシャル成長が１回で済むことから、イオン注入とエピタキシャル成長とを複数回繰り返すマルチエピタキシャル方式に比べてＴＡＴを短縮でき、プロセスコストを低減することが可能となる。しかしながら、トレンチの内部をエピタキシャル層で充填する際に、ボイドが生じ易く、ストレス起因の結晶欠陥が発生し易くなるという問題がある。
【００３５】
例えば、図６（ａ）および図６（ｂ）は、ｐ形シリコン層５１をエピタキシャル成長し、トレンチ２３の内部を埋め込む過程の一例を模式的に示している。
図６（ａ）に示すエピタキシャル成長の最後の段階で、間隙５５の開口部のシリコンの成長が早くなると、図６（ｂ）に示すように、トレンチ２３を埋め込んだｐ形シリコン層５１の内部に空隙５７、所謂ボイドが残る場合がある。
【００３６】
このようなボイドの発生を防ぐため、例えば、エピタキシャル成長の原料ガスに塩素（ＨＣｌ）ガスを混合させ、間隙５５の開口部におけるＰ形シリコンの成長を抑制する成長方法が用いられる。しかし、ＨＣｌガスの混合は成長速度を低下させるため、エピタキシャル成長の時間を伸ばすことになる。結果として、トレンチ２３の埋め込み工程のＴＡＴの短縮が妨げられ、期待するほどの生産性の向上が見込めないことがある。
【００３７】
これに対し、本実施形態に係る半導体装置１００の製造過程では、ドリフト層７に選択的に設けられたトレンチ２３の内部に、ｐ形シリコン層である第１の埋め込み層５ａを形成した後、最終的なトレンチ２３の間隙２５を、例えば、ポリシリコンまたはＳｉＯ２膜により埋め込む方法を用いる。例えば、第１の埋め込み層５ａをエピタキシャル成長する際には、ＨＣｌガスの混合比を下げて成長速度を速くすることができる。そして、ポリシリコン等の第２の埋め込み層５ｂの成長速度は、単結晶の成長速度よりも速くすることが可能であり、ボイド等の欠陥の発生を抑制してトレンチ２３の内部を埋め込むことができる。これにより、トレンチ２３の埋め込み工程のＴＡＴを短縮することができ、生産性を向上させたスーパージャンクション構造を提供することが可能となる。
【００３８】
また、多結晶のポリシリコンおよび絶縁膜の成長温度は、単結晶の成長温度よりも低く、減圧ＣＶＤ装置などの負荷を低減することができる。例えば、加熱ヒータの寿命を延ばす等、装置の管理コストを低減することも可能となる。
【００３９】
次に、図４を参照して本実施形態の変形例に係る半導体装置１００の製造過程を説明する。
図４に示すように、本変形例におけるトレンチ４３は、開口部４３ａからｎ形ドレイン層３の方向に幅が狭まるように設けられる（Ｗ１＜Ｗ２）。このように、トレンチ４３の
開口部４３ａの幅Ｗ２を広くすることにより、第１の埋め込み層５ａを形成した後における間隙４５の開口部を広くすることができる。
【００４０】
これにより、間隙４５を埋め込む際のボイド等の発生を抑制することができる。さらに、トレンチの幅が均一な場合に比べて第２の埋め込み層５ｂの成長速度を速くすることも可能であり、トレンチ４３の埋め込み工程のＴＡＴを短縮することもできる。
【００４１】
（第２の実施形態）  
図５は、第２の実施形態に係る半導体装置２００の断面を示す模式図である。図５（ａ）は、ｎ形シリコン基板２の上にｎ形ドレイン層３を介して設けられたドリフト層５７の断面を示しており、図５（ｂ）は、半導体装置２００の断面構造を示している。
【００４２】
本実施形態では、ｎ形ドレイン層３の上に設けられるドリフト層５７は、ｐ形不純物がドープされたｐ形シリコン層である。そして、ドリフト層５７の表面からｎ形ドレイン層３に連通するトレンチ５３が形成され、その内部にｎ形の第１の埋め込み層６ａと第２の埋め込み層６ｂが形成されている。
【００４３】
前述した第１の実施形態と同じように、第２の埋め込み層６ｂは、例えば、ｎ形もしくは高抵抗のポリシリコンを用いて形成することができる。また、第２の埋め込み層６ｂは、ＳｉＯ２等の絶縁層であっても良い。
【００４４】
そして、ドリフト層５７は、埋め込み層６ａおよび６ｂを含むｎ形ピラー６と、隣り合うトレンチ５３の間のｐ形領域であるｐ形ピラー５と、を含むスーパージャンクション構造を有している。
【００４５】
図５（ｂ）に示すように、半導体装置２００では、ｐ形ピラー５の表面にｐ形ベース領域１１が選択的に設けられ、ｐ形ベース領域１１の表面にｎ形ソース領域１３が選択的に設けられている。
すなわち、半導体装置２００では、電流経路であるｎ形ピラー６が、第１の埋め込み層６ａおよび第２の埋め込み層６ｂを有する点で、半導体装置１００と相違する。
【００４６】
本実施形態においても、第１の埋め込み層６ａおよび第２の埋め込み層６ｂによりトレンチ５３の内部を埋め込むことにより、スーパージャンクション構造の製造工程のＴＡＴを短縮し製造コストを低減することができる。
【００４７】
さらに、図５（ｂ）に示すように、ｎ形ピラー６の表面にゲート絶縁膜１５を介してゲート電極１７が設けられる。したがって、第２の埋め込み層６ｂをＳｉＯ２等の絶縁層とすることにより、ゲート絶縁膜１５の耐圧を向上させることが可能であり、さらに、ゲートドレイン間容量Ｃｇｄを低減することもできる。
【００４８】
以上、第１および第２の実施形態では、スーパージャンクション構造を有するプレーナーゲート型シリコンＭＯＳＦＴＥを例に説明したが、トレンチゲート構造を有するＭＯＳＦＥＴに適用することもできる。そして、ＳｉＣやＧａＮ等を材料とするＭＯＳＦＥＴ、および、ＭＯＳＦＥＴ以外の素子、例えばＤｉｏｄｅやＩＧＢＴ等に適用することができ、同様の効果が得られることは言及するまでもない。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
２・・・ｎ形シリコン基板、  ３・・・ｎ形ドレイン層、  ３ａ・・・主面、  ５・・・ｐ形ピラー、  ５ａ、６ａ・・・第１の埋め込み層、  ５ｂ、６ｂ・・・第２の埋め込み層、  ６・・・ｎ形ピラー、  ７、５７・・・ドリフト層、  １１・・・ｐ形ベース領域、  １３・・・ｎ形ソース領域、  １５・・・ゲート絶縁膜、  １７・・・ゲート電極、  １８・・・ソース電極、  １９・・・ドレイン電極、  ２１・・・ＳｉＯ２膜、  ２３、４３、５３・・・トレンチ、  ２３ａ、４３ａ・・・開口部、  ２５、４５、５５・・・間隙、  ５１・・・ｐ形シリコン層、  ５７・・・空隙、  １００、２００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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