(57)【要約】【課題】消費電力を低減させる。【解決手段】時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、比較器の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチしその値をデコードすることでクロック信号周期より分解能が高い下位ビットを出力する時間量子化器を有する積分型Ａ／Ｄ変換装置において、照度に応じて分解能を減じることで、位相情報を持つクロック信号を停止させ、消費電流を減らす。本発明は、イメージセンサに適用できる。【選択図】図２５
2012191359.tif 000002
【特許請求の範囲】
【請求項１】
ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換える
Ａ／Ｄ変換装置。
【請求項２】
前記ｍビットの分解能のときに供給される複数の位相差を持つクロック信号を、前記所定のタイミングで部分的に停止することで前記ｎビットの分解能に切り換える
請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記ｍビットの分解能のときに複数の位相差を持つクロック信号が供給され、前記ｎビットの分解能に切り換えるためにクロック信号を停止させるとき、停止させるクロック信号の少なくとも１つのクロック信号は、論理値が１の状態で停止される
請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
上位ビットを計数するリップルカウンタ内の所定の出力に応じて、前記クロック信号に基づく下位ビットをデコードする
請求項２に記載のＡ／Ｄ変換装置。
【請求項５】
前記ｍビットの分解能のときに供給されるグレイコードカウンタを、前記所定のタイミングで部分的に停止することで前記ｎビットの分解能に切り換える
請求項１に記載のＡ／Ｄ変換装置。
【請求項６】
前記ｍビットの分解能のときに複数のグレイコードが供給され、前記ｎビットの分解能に切り換えるためにグレイコードを停止させるとき、停止させるグレイコードの少なくとも１つのグレイコードは、論理値が１の状態で停止される
請求項５に記載のＡ／Ｄ変換装置。
【請求項７】
前記所定のタイミングは、白領域になったタイミングである
請求項１に記載のＡ／Ｄ変換装置。
【請求項８】
前記所定のタイミングは、１ＬＳＢの変化が、ノイズに埋もれる領域になったタイミングである
請求項１に記載のＡ／Ｄ変換装置。
【請求項９】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と、入力電圧を比較する比較部と、
前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、
位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチし、その値をデコードすることでクロック信号の周期より分解能が高い下位ビットを出力する時間量子化部と
をさらに備える請求項１乃至４、７、８のいずれかに記載のＡ／Ｄ変換装置。
【請求項１０】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、
クロック信号からグレイコードカウンタより生成されたグレイコードをラッチし、その値をデコードすることで下位ビットとを出力する下位ビットカウンタと
をさらに備える請求項１、５乃至７、８のいずれかに記載のＡ／Ｄ変換装置。
【請求項１１】
イメージセンサに、列並列に複数備えられ、同一の制御信号が供給される
請求項１乃至１０のいずれかに記載のＡ／Ｄ変換装置。
【請求項１２】
ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換えるステップを含む
Ａ／Ｄ変換方法。
【請求項１３】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置を制御するコンピュータに、
ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換える
ステップを含む処理を実行させるためのコンピュータ読み取り可能なプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換装置、Ａ／Ｄ変換方法、並びにプログラムに関し、特に、消費電力を低下させることができるようにしたＡ／Ｄ変換装置、Ａ／Ｄ変換方法、並びにプログラムに関する。
【背景技術】
【０００２】
画像を撮像するイメージセンサにおいて、画素出力とランプ形状の参照電位を比較する比較器（コンパレータ）、画素出力と参照電位の大小関係が逆転するまでの時間を計測するためのリップルカウンタを列毎に有する構造が提案されている（特許文献１，２参照）。
【０００３】
図１は、比較器およびカウンタを有する一般的な回路例を示す図である。図２は、図１の回路のタイミングチャートである。図１に示した回路においては、比較器１で参照電圧Ｖrampのスイープが開始されると同時に、カウンタ２のカウント動作が開始される。参照電圧Ｖrampが入力電圧VSLを下回った際に、比較器１の出力信号VCOがハイレベルからローレベルに反転する。この立ち下りエッジでカウンタ２のカウント動作が停止される。カウント値VCNTは参照電圧Ｖrampがスイープした電圧幅と１対１の関係であり、このカウント値VCNTが入力電圧をアナログデジタル（ＡＤ）変換した結果となる。
【０００４】
特許文献１，２では、カウンタとしてリップルカウンタが用いられており、リップルカウンタの各ビットの反転により減算を実現している。また、１つめのデータのカウント値を保持したまま、次のデータでリップルカウンタを動作させ続けることにより加算動作も実現している。この構成は、イメージセンサでよく行われるＣＤＳ（Correlated Double Sampling）動作が列毎に独立して行われるために、画素出力のＡＤ変換結果が列間のクロック信号や参照電位のスキューに依存しない。その結果、高速なクロック信号によりカウント動作が可能となっている。また、ＡＤ変換結果の列毎の加減算が可能となるので、同じ列内での画素出力の加算動作がＡＤ変換回路上で行える、といった利点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３４５３号公報
【特許文献２】特開２００５−２７８１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの回路で分解能を向上させるためには、周波数を上げたり、時間をかけて処理するようにしたりするといったことが考えられる。また、消費電力を下げることも望まれている。さらには、携帯端末の普及により、回路規模の縮小も望まれている。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、適正な必要分解能を制御することで、性能を落とすことなく消費電力を抑えることができるようにするものである。
【課題を解決するための手段】
【０００８】
本技術の一側面のＡ／Ｄ変換装置は、ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換える。
【０００９】
前記ｍビットの分解能のときに供給される複数の位相差を持つクロック信号を、前記所定のタイミングで部分的に停止することで前記ｎビットの分解能に切り換えるようにすることができる。
【００１０】
前記ｍビットの分解能のときに複数の位相差を持つクロック信号が供給され、前記ｎビットの分解能に切り換えるためにクロック信号を停止させるとき、停止させるクロック信号の少なくとも１つのクロック信号は、論理値が１の状態で停止されるようにすることができる。
【００１１】
上位ビットを計数するリップルカウンタ内の所定の出力に応じて、前記クロック信号に基づく下位ビットをデコードするようにすることができる。
【００１２】
前記ｍビットの分解能のときに供給されるグレイコードカウンタを、前記所定のタイミングで部分的に停止することで前記ｎビットの分解能に切り換えるようにすることができる。
【００１３】
前記ｍビットの分解能のときに複数のグレイコードが供給され、前記ｎビットの分解能に切り換えるためにグレイコードを停止させるとき、停止させるグレイコードの少なくとも１つのグレイコードは、論理値が１の状態で停止されるようにすることができる。
【００１４】
前記所定のタイミングは、白領域になったタイミングであるようにすることができる。
【００１５】
前記所定のタイミングは、１ＬＳＢの変化が、ノイズに埋もれる領域になったタイミングであるようにすることができる。
【００１６】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と、入力電圧を比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチし、その値をデコードすることでクロック信号の周期より分解能が高い下位ビットを出力する時間量子化部とをさらに備えるようにすることができる。
【００１７】
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、前記比較部の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、クロック信号からグレイコードカウンタより生成されたグレイコードをラッチし、その値をデコードすることで下位ビットとを出力する下位ビットカウンタとをさらに備えるようにすることができる。
【００１８】
イメージセンサに、列並列に複数備えられ、同一の制御信号が供給されるようにすることができる。
【００１９】
本技術の一側面のＡ／Ｄ変換方法は、ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換えるステップを含む。
【００２０】
本技術の一側面のプログラムは、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置を制御するコンピュータに、ｍビットの分解能を、前記ｍビットより小さいｎビットの分解能に所定のタイミングで切り換えるステップを含む処理を実行させるためのコンピュータ読み取り可能なプログラムである。
【００２１】
本技術の一側面のＡ／Ｄ変換装置、Ａ／Ｄ変換方法、およびプログラムにおいては、ｍビットの分解能が、ｍビットより小さいｎビットの分解能に所定のタイミングで切り換えられる。
【発明の効果】
【００２２】
本発明の一側面によれば、適切な必要分解能を制御することができる。また、分解能を制御することで、消費電力を低減させることも可能となる。
【図面の簡単な説明】
【００２３】
【図１】比較器とカウンタを有する回路について説明するための図である。
【図２】比較器とカウンタを有する回路の動作について説明するための図である。
【図３】ラッチ、デコード、リップルカウンタを有する回路を示す図である。
【図４】図３に示した回路の詳細を示す図である。
【図５】図４に示した回路の動作を説明するための図である。
【図６】デコードについて説明するための図である。
【図７】デコード値について説明するための図である。
【図８】クロックの停止を実行する領域について説明するための図である。
【図９】クロックの停止を実行する領域について説明するための図である。
【図１０】図４に示した回路の動作を説明するための図である。
【図１１】デコードについて説明するための図である。
【図１２】デコード値について説明するための図である。
【図１３】図４に示した回路の動作を説明するための図である。
【図１４】デコードについて説明するための図である。
【図１５】デコード値について説明するための図である。
【図１６】動作モードの切り換えについて説明するための図である。
【図１７】各動作モードでの動作について説明するための図である。
【図１８】列並列ＡＤＣ搭載固体撮像素子の構成例を示すブロック図である。
【図１９】図４に示した回路の動作を説明するための図である。
【図２０】リニアリティについて説明するための図である。
【図２１】リニアリティについて説明するための図である。
【図２２】図４に示した回路の動作を説明するための図である。
【図２３】リニアリティについて説明するための図である。
【図２４】単調増加性の消失について説明するための図である。
【図２５】動作モードの切り換えについて説明するための図である。
【図２６】図４に示した回路の動作を説明するための図である。
【図２７】リニアリティについて説明するための図である。
【図２８】誤差について説明するための図である。
【図２９】図４に示した回路の動作を説明するための図である。
【図３０】リニアリティについて説明するための図である。
【図３１】誤差について説明するための図である。
【図３２】単調増加性の改善について説明するための図である。
【図３３】図３に示した回路の動作を説明するための図である。
【図３４】動作モードの切り換えについて説明するための図である。
【図３５】図３３に示した動作を行う回路の詳細を示す図である。
【図３６】図３５に示した回路の動作を説明するための図である。
【図３７】図３に示した回路の他の詳細を示す図である。
【図３８】図３７に示した回路の詳細を示す図である。
【図３９】図３７に示した回路の動作を説明するための図である。
【図４０】動作モードの切り換えについて説明するための図である。
【図４１】デコードについて説明するための図である。
【図４２】リニアリティについて説明するための図である。
【図４３】リニアリティについて説明するための図である。
【図４４】動作モードの切り換えについて説明するための図である。
【図４５】誤差について説明するための図である。
【図４６】リニアリティについて説明するための図である。
【図４７】記録媒体について説明するための図である。
【発明を実施するための形態】
【００２４】
［第１の実施の形態について］
図３にＡ／Ｄ変換装置（Analog Digital Converter)の一実施の形態の構成を示す。Ａ／Ｄ変換装置２０は、参照電圧供給部２１、比較器２２、ラッチデコード回路２３、およびリップルカウンタ２４を有する。ラッチデコード回路２３は、ラッチ回路とデコード回路から構成される。
【００２５】
図３に示したＡ／Ｄ変換装置２０は、上位ビットカウンタと位相の異なるクロック信号をラッチとデコードをするＴＤＣ(Time to Digital Converter)で下位ビットの情報を得る積分型Ａ／Ｄ変換装置２０である。ここでは例として、上位１１bitのリップルカウンタと下位３bitのTDCで構成する分解能１４bitの Ａ／Ｄ変換装置２０を示す。
【００２６】
比較器２２は、参照電圧供給部２１から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖrampと、入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチデコード回路２３とリップルカウンタ２４に出力する。
【００２７】
比較器２２の出力信号VCOのレベルが反転した際に、リップルカウンタ２４の上位ビットはカウントを停止し、ラッチデコード回路２３はクロック信号CLKの位相情報をラッチし、ラッチデータＥＢ（拡張コードＥＢ）を出力する。ラッチデコード回路２３には、位相が４５度ずつ異なるクロック信号CLKA、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDが供給され、それぞれのクロック信号により位相情報がラッチされる。
【００２８】
これらのクロック信号は、図示していない供給部から供給され、供給部から供給されるクロック信号は、制御部（不図示）の制御の基、ラッチデコード回路２３に供給される。後述するが、これらのクロック信号は、所定の領域（例えば、白領域）であると判断されるときに、その供給が停止されるが、そのような判断は、制御部により行われる。
【００２９】
ラッチデコード回路２３は、ラッチ情報をパルス（列）に変換し、そのパルスをリップルカウンタ２４のカウントクロック信号として出力する。リップルカウンタ２４は、ラッチデコード回路２３のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの最下位ビットとしてバイナリコードに変換する。
【００３０】
図４に、図３に示したＡ／Ｄ変換装置２０のラッチデコード回路２３の詳細な構成を示す。図４に示したラッチデコード回路２３は、拡張コードをバイナリ値に変換する回路である。図４に示したラッチデコード回路２３は、ラッチ回路４１とデコード回路５１から構成され、ラッチ回路４１は、フリップフロップ４２乃至４５から構成されている。デコード回路５１は、セレクタ５２、第１のデコード回路５３、第１のリップルカウンタ部５４、マスク回路５５、第２のデコード回路５６、第２のリップルカウンタ部５７を有する。
【００３１】
比較器２２（図３）は、時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖrampと入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチ回路４１の各フリップフロップ４２乃至４５に出力する。
【００３２】
ラッチ回路４１は、第１のラッチとしてのフリップフロップ４２，４３，４４を有し、第２のラッチとしてのフリップフロップ４５を有する。ラッチ回路４１は、位相の異なる複数のクロック信号を用いて比較器２２の出力信号VCOが反転したタイミングで位相情報をラッチする。本実施の形態では、位相の異なる複数のクロック信号として、クロック信号CLKAを基準に位相が４５度ずつ順にずれた、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDとクロック信号CLKA自身を含めた４つのクロック信号が用いられる。位相ずれの４５度はクロック信号周期Ｔｃｋの１／８に相当する。
【００３３】
フリップフロップ４２乃至４５はそれぞれ、比較器２２の出力信号VCOに同期して、クロック信号CLKA、クロック信号CLKB、クロック信号CLKC、クロック信号CLKDの位相情報をラッチする。フリップフロップ４２は、比較器２２の出力信号VCOに同期してクロック信号CLKDをラッチする。フリップフロップ４２のＱ出力からは拡張コードＥＢ［０］が得られ、フリップフロップ４２は得られた拡張コードＥＢ［０］をセレクタ５２に出力する。
【００３４】
フリップフロップ４３は、比較器２２の出力信号VCOに同期してクロック信号CLKCの位相情報をラッチする。フリップフロップ４３のＱ出力からは拡張コードＥＢ［１］が得られ、フリップフロップ４３は得られた拡張コードＥＢ［１］をセレクタ５２に出力する。フリップフロップ４４は、比較器２２の出力信号VCOに同期してクロック信号CLKBの位相情報をラッチする。フリップフロップ４４のＱ出力からは拡張コードＥＢ［２］が得られ、フリップフロップ４４は得られた拡張コードＥＢ［２］をセレクタ５２に出力する。
【００３５】
フリップフロップ４５は、比較器２２の出力信号VCOに同期してクロック信号CLKAの位相情報をラッチする。フリップフロップ４５のＱ出力からは拡張コードＥＢ［３］が得られ、フリップフロップ４５は得られた拡張コードＥＢ［３］を第１のデコード回路５３とマスク回路５５に出力する。
【００３６】
セレクタ５２は、セレクタ信号EBSEL[2:0]に応じて、フリップフロップ４２乃至４４から出力される拡張コードＥＢ［０］、拡張コードＥＢ［１］、拡張コードＥＢ［２］を順次選択し、信号EBOとして第１のデコード回路５３に出力する。第１のデコード回路５３は、ラッチ回路４１のラッチ情報である拡張コードＥＢ［０］乃至ＥＢ［２］を、パルス信号EBCKと拡張コード［３］に応じてパルス（列）に変換し、そのパルス信号EBCKOを第１のリップルカウンタ部５４のカウントクロック信号として出力する。
【００３７】
第１のデコード回路５３は、２個のＡＮＤ回路と１個のＯＲ回路から構成されるＡＮＤ−ＯＲ回路６１を有する。ＡＮＤ−ＯＲ回路６１の第１の３入力ＡＮＤ回路の第１の入力端子は、パルス信号EBCKの供給ラインに接続されている。第１の３入力ＡＮＤ回路の第２の負入力端子は、拡張コードＥＢ［３］の出力ラインに接続され、第３の負入力端子は、セレクタ５２の信号EBOの供給ラインに接続されている。
【００３８】
ＡＮＤ−ＯＲ回路６１の第２の３入力ＡＮＤ回路の第１の入力端子は、パルス信号EBCKOの供給ラインに接続されている。第２の３入力ＡＮＤ回路の第２の入力端子は、拡張コードＥＢ［３］の出力ラインに接続され、第３の入力端子は、セレクタ５２の信号EBOの供給ラインに接続されている。第１の３入力ＡＮＤ回路と第２の３入力ＡＮＤ回路からの出力は、ＯＲ回路にそれぞれ供給される構成とされている。そして、ＯＲ回路からの出力は、第１のリップルカウンタ部５４に供給される構成とされている。
【００３９】
第１のリップルカウンタ部５４は、第１のデコード回路５３のカウントクロック信号に応じて、クロック信号の位相情報を下位ビットとしてバイナリコードに変換する。第１のリップルカウンタ部５４は、記憶素子として縦続接続されたフリップフロップ６２とフリップフロップ６３を有する。フリップフロップ６２の端子CINは、第１のデコード回路５３のパルス信号EBCKOの供給ラインに接続され、入力Ｄが反転出力／Ｑ（／は反転を示す）に接続され、出力Ｑがフリップフロップ６３の端子CINに接続されている。フリップフロップ６３のＤ入力は、反転出力／Ｑに接続され、出力Ｑが第２のデコード回路５６に接続されている。
【００４０】
マスク回路５５は、マスク信号XEBMSKに応じてラッチ回路４１による拡張コードＥＢ［３］を第２のデコード回路５６に入力させるか非入力とするかを決定し処理するマスク処理を行う。マスク回路５５は、負入力の２入力ＡＮＤ回路から構成されている。マスク回路５５のＡＮＤ回路の第１の負入力端子は、ラッチ回路４１の拡張コードＥＢ［３］の供給ラインに接続され、第２の負入力端子は、アクティブレベルがローレベルのマスク信号XEBMSKの供給ラインに接続されている。
【００４１】
第２のデコード回路５６は、ラッチ回路４１の拡張コードＥＢ［３］を、パルス信号EB4CKに応じてパルス（列）に変換し、その信号Ｑ［２］を第２のリップルカウンタ部５７のカウントクロック信号として出力する。
【００４２】
第２のデコード回路５６は、２個のＡＮＤ回路と１個のＯＲ回路から構成されるＡＮＤ−ＯＲ回路６４を有する。ＡＮＤ−ＯＲ回路６４の第１の２入力ＡＮＤ回路の第１の入力端子は、パルス信号EB4CKの供給ラインに接続され、第２の入力端子は、マスク回路５５の出力端子に接続されている。ＡＮＤ−ＯＲ回路６４の第２の２入力ＡＮＤ回路の第１の負入力端子は、マスク回路５５の出力端子に接続され、第２の入力端子は、第１のリップルカウンタ部５４の出力Ｑ［１］の出力ラインに接続されている。第１の２入力ＡＮＤ回路の出力と第２のＡＮＤ回路の出力は、ＯＲ回路に供給され、ＯＲ回路からの出力信号Ｑ［２］は、第２のリップカウンタ部５７に供給されるように構成されている。
【００４３】
第２のリップルカウンタ部５７は、第２のデコード回路５６のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの上位ビットとしてバイナリコードに変換する。第２のリップルカウンタ部５７は、フリップフロップ５７およびリップルカウンタ２４（図３）を有する。フリップフロップ５７は、入力Ｄが反転出力／Ｑ（／は反転を示す）に接続され、端子CINが第２のデコード回路５６の出力信号Ｑ［２］の供給ラインに接続され、出力Ｑがリップルカウンタ２４（図３）の入力端子に接続されている。フリップフロップ５７は、バイナリ変換後の記憶素子（ラッチ）として機能する。
【００４４】
図５に、図４のＡ／Ｄ変換装置２０の動作を説明するためのタイミングチャートを示し、図６に、拡張コードをバイナリ値に変換するアルゴリズムを示し、図７に、拡張コードＥＢ[3:0]をバイナリ値にデコードした結果の例を示す。
【００４５】
図５では１／８Ｔｃｋ（Ｔｃｋはクロック信号周期）ずつ位相がずれた４つのクロック信号の場合について示している。４つのクロック信号CLKA乃至CLKDの０／１の組み合わせによって、クロック信号の周期が８等分されている。最初の０乃至１／８Ｔｃｋの期間ではクロック信号CLK[3:0]=1000b、次の１／８Ｔｃｋ乃至２／８Ｔｃｋの期間ではクロック信号CLK[3:0]=1100b，・・・となる。クロック信号CLKの位相を８分割することによって、バイナリコードで３ｂ分の情報を得ることができる。
【００４６】
比較器２２の出力信号VCOがハイレベル（Ｈ）からローレベル（Ｌ）に変化した瞬間にクロック信号CLK[3:0]がラッチされ、ラッチデータを拡張コードＥＢ[3:0]とする。クロック信号の最初の０乃至１／８Ｔｃｋの期間を“０”、１／８Ｔｃｋ乃至２／８Ｔｃｋの期間を“１”、以降２，３，４・・・というカウント値に変換するものとすると、図７に示すような対応関係の数のパルスを発生させる。
【００４７】
3btiTDCでは、拡張コードＥＢ[3]=１の場合は、拡張コードＥＢ[2:0]の“１”の数、拡張コードＥＢ[3]=０の場合は、拡張コードＥＢ[2:0]の“０”の数とそれに４を加えた数、が対応する数値となる。このようなアルゴリズムによれば、図７を参照するに、拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“１，０，０，０”であった場合、そのバイナリコードは、“０００”となり、デコード値は“０”となる。同様に、拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“１，１，０，０”であった場合、そのバイナリコードは、“００１”となり、デコード値は“１”となる。
【００４８】
拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“１，１，１，０”であった場合、そのバイナリコードは、“０１０”となり、デコード値は“２”となる。拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“１，１，１，１”であった場合、そのバイナリコードは、“０１１”となり、デコード値は“３”となる。拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“０，１，１，１”であった場合、そのバイナリコードは、“１００”となり、デコード値は“４”となる。
【００４９】
拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“０，０，１，１”であった場合、そのバイナリコードは、“１０１”となり、デコード値は“５”となる。同様に、拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“０，０，０，１”であった場合、そのバイナリコードは、“１１０”となり、デコード値は“６”となる。拡張コードＥＢ［３］，ＥＢ［２］，ＥＢ［１］，ＥＢ［０］が、“０，０，０，０”であった場合、そのバイナリコードは、“１１１”となり、デコード値は“７”となる。このようにして、拡張コードがデコード値に変換される。
【００５０】
［消費電力を低減させるための処理について］
このようにＡ／Ｄ変換回路２０は動作するため、拡張コードによる分解能を高めたＡ／Ｄ変換を行うことが可能となる。例えば、このようなＡ／Ｄ変換回路２０を備えるデジタルカメラによれば、分解能が高いことによる画質の向上を期待することができる。すなわち、分解能が高まることにより、このようなＡ／Ｄ変換回路２０を備える装置におけるデータの質、例えば、画質や音質を高めることが可能となる。以下の説明においては、主に、デジタルカメラなどの画像や映像を扱う装置に本実施の形態におけるＡ／Ｄ変換回路が適用された場合を例にあげ、画質が低下することなく、消費電力を低下させるための処理について説明する。
【００５１】
上記したように、ラッチデコード回路２３には、４つのクロック信号が入力される。このクロック信号を停止することで、消費電力を低減させることができる。しかしながら、クロック信号を停止すると、分解能が低くなる。そこで、クロック信号が停止し、分解能が低下したとしても、その影響がない（無視できる）ための条件について説明する。
【００５２】
図８はイメージセンサに入射する光の照度と、そのときにイメージセンサの画素内に発生する電子数の関係を示したグラフである。低照度、すなわち黒領域においては固定成分である回路ノイズが支配的であり、また光量に比例する信号成分も小さい。一方、高照度、すなわち白領域においては照度の平方根に比例した光ショットノイズが支配的である。
【００５３】
入射光によって発生する電子の数をＱ［ｅ−］とすると、光ショットノイズは次式（１）で定義される。
【数１】
2012191359.tif 000003
【００５４】
電圧信号への変換効率をＥ［Ｖ／ｅ−］とすると、光ショットノイズは次式（２）と表される。
【数２】
2012191359.tif 000004
【００５５】
ここで読出し回路に起因する固定成分の回路ノイズをＮｃ［Ｖｒｍｓ］とし、ノイズの総量Ｎ［Ｖｒｍｓ］を、電子の数Ｑの関数として表すと、次式（３）となり、次式（４）となる。
【数３】
2012191359.tif 000005
【数４】
2012191359.tif 000006
【００５６】
図９に示したグラフは、横軸を光電子数Ｑ［ｅ−］であり、縦軸をノイズの総量Ｎ［Ｖｒｍｓ］としたときの関係を示したグラフである。図９中、ＱＦＤ［ｅ−］は、画素の飽和容量である。また、イメージセンサのダイナミックレンジをＤＲＡＮＧＥ［Ｖ］とし、Ａ／Ｄ変換装置の分解能をｎ［bit］とする。このような場合、１ＬＳＢ（least significant bit）の重み、すなわち１ＬＳＢで変化する電圧幅は次式（５）と表される。
電圧幅＝ＤＲＡＮＧＥ／２ｎ    ・・・（５）
【００５７】
図９には、ノイズの総量Ｎの曲線と、そのノイズの総量Ｎの半分のノイズの総量（１／２）Ｎの曲線を図示してある。ここで、ノイズの総量の半分のＮ／２より１ＬＳＢの電圧幅ＤＲＡＮＧＥ／２ｎが小さい場合、１ＬＳＢの変化はノイズに埋もれてしまい、その領域（例えば、白領域）において、Ａ／Ｄ変換装置の分解能は必ずしもn[bit]必要ではない。このようなノイズに埋もれてしまうような領域において、画質を維持するために分解能を維持する必要性はなく、ｎビット以下の分解能でも良いと考えられる。
【００５８】
上記したように、Ａ／Ｄ変換回路２０は、ラッチデコード回路２３に４つのクロック信号を入力し、処理することで、下位３ビットを作り出し、分解能をあげているが、このクロック信号を、画質に影響しない範囲で停止させることで、Ａ／Ｄ変換回路２０の消費電力を低下させることができる。換言すれば、高照度の部分、例えば白領域においてＡ／Ｄ変換装置２０の最高の分解能が必要ではない領域があることに着眼し、この領域におけるＡ／Ｄ変換装置２０の分解能を落とすことでＡ／Ｄ変換装置２０全体の低消費電力化を実現する。
【００５９】
なお、ノイズに埋もれてしまう条件について、画質評価等を経て決まるものであり必ずしも、上記した条件に限定されるわけではない。すなわち、上記した例では、ノイズの総量の半分のＮ／２より１ＬＳＢの電圧幅ＤＲＡＮＧＥ／２ｎが小さい場合としたが、ノイズの総量の半分ではなく、その他の値、例えば３分の１や５分の１といった値でも良い。
【００６０】
Ａ／Ｄ変換回路２０においてラッチデコード回路２３に入力されるクロック信号を停止させた場合のデコード値について説明する。上記した図５乃至７を参照して、クロック信号を停止させないときのデコード値、すなわち３つのバイナリコードを得られる３bitTDCとして動作する動作モードのときのデコード値について説明した。同様に、以下に、２つのクロック信号を停止させることにより、２つのバイナリコードを得られる２bitTDCとしで動作する動作モードのときのデコード値と、３つのクロック信号を停止させることにより１つのバイナリコードを得られる１bitTDCとして動作する動作モードのとして機能したときのデコード値についてそれぞれ説明する。
【００６１】
［２bitTDCの動作モード時について］
図１０に、図４のＡ／Ｄ変換装置２０の動作を説明するためのタイミングチャートであり、ラッチデコード回路２３に入力される４つのクロック信号の内の２つのクロック信号を停止させたときであり、２bitTDCとして機能したときのタイミングチャートを示す。図１１に、そのときの拡張コードをバイナリ値に変換するアルゴリズムを示す。図１２に、そのときの拡張コードＥＢ[3:0]をバイナリ値にデコードした結果の例を示す。
【００６２】
ラッチデコード回路２３には、１／８Ｔｃｋ（Ｔｃｋはクロック信号周期）ずつ位相がずれた４つのクロック信号が入力されるが、そのうちの２つのクロック信号が動作しているときのタイミングチャートである。図１０には、クロック信号CLKAとクロック信号CLKCが動作し、クロック信号CLKBとクロック信号CLKDが停止されている状態のときのタイミングチャートを示す。また図１０において、点線は、クロック信号が停止されていることを示す。
【００６３】
２bitTDCの動作モードにおいては、EB[3]そのものが１の場合は０カウントとされ、０の場合は４カウントされ、EB[1]は、EB[3]が１のときは論理値１の数を、０のときは論理値０の数をそれぞれ２カウントする。すなわち、拡張コードＥＢ[3]=１の場合は、拡張コードＥＢ[１:0]の“１”の数、拡張コードＥＢ[3]=０の場合は、拡張コードＥＢ[１:0]の“０”の数とそれに４を加えた数が対応する数値となる。
【００６４】
このようなアルゴリズムによれば、クロック信号周期の最初の０乃至２／８Ｔｃｋの期間を“０”、３／８Ｔｃｋ乃至４／８Ｔｃｋの期間を“２”、 ５／８Ｔｃｋ乃至６／８Ｔｃｋの期間を“４”、 ７／８Ｔｃｋ乃至８／８Ｔｃｋの期間を“６”というカウント値に変換され、図１２に示すような対応関係の数のパルスが発生される。
【００６５】
拡張コードＥＢ［３］，ＥＢ［１］が、“１，０”であった場合、そのバイナリコードは、“０００”となり、デコード値は“０”となる。拡張コードＥＢ［３］，ＥＢ［１］が、“１，１”であった場合、そのバイナリコードは、“０１０”となり、デコード値は“２”となる。拡張コードＥＢ［３］，ＥＢ［１］が、“０，１”であった場合、そのバイナリコードは、“１００”となり、デコード値は“４”となる。拡張コードＥＢ［３］，ＥＢ［１］が、“０，０”であった場合、そのバイナリコードは、“１１０”となり、デコード値は“６”となる。
【００６６】
このような場合、クロック信号の１周期の中において、出力信号VCOが変化するタイミングで、位相が９０度ずつ異なる２つのクロック信号CLKA，CLKCの値をラッチすることになり、４通りの拡張コードＥＢ[3]、ＥＢ[1]が得られることになる。この４通りのコードをデコードして２bitの下位ビットの情報を得ることができ、このことを図示すると、図１２に示したようになる。
【００６７】
ここで、３bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が２本少ないことがわかる。このことは１bitの分解能を落とすことによって、２本のクロック信号を動作させる必要がなくなることを意味する。２本のクロック信号を動作させなければ、その分、消費される電力を削減できることは明らかである。
【００６８】
［１bitTDCの動作モードについて］
図１３に、図４のＡ／Ｄ変換装置２０の動作を説明するためのタイミングチャートであり、ラッチデコード回路２３に入力される４つのクロック信号の内の３つのクロック信号を停止させたときであり、１bitTDCとして機能したときのタイミングチャートを示す。図１４に、そのときの拡張コードをバイナリ値に変換するアルゴリズムを示す。図１５に、そのときの拡張コードＥＢ[3:0]をバイナリ値にデコードした結果の例を示す。
【００６９】
ラッチデコード回路２３には、１／８Ｔｃｋ（Ｔｃｋはクロック信号周期）ずつ位相がずれた４つのクロック信号が入力されるが、そのうちの１つのクロック信号が動作しているときのタイミングチャートである。図１３には、クロック信号CLKAが動作し、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDが停止されている状態のときのタイミングチャートを示す。また図１３において、点線は、クロック信号が停止されていることを示す。
【００７０】
１bitTDCの動作モードにおいては、EB[3]そのものが１の場合は０カウントとされ、０の場合は４カウントされる。すなわち、拡張コードＥＢ[3]=１の場合は、０とされ、拡張コードＥＢ[3]=０の場合は、４とされる。
【００７１】
このようなアルゴリズムによれば、クロック信号周期の最初の０乃至４／８Ｔｃｋの期間を“０”、５／８Ｔｃｋ乃至／８Ｔｃｋの期間を“４”というカウント値に変換され、図１５に示すような対応関係の数のパルスを発生される。拡張コードＥＢ［３］が、“１”であった場合、そのバイナリコードは、“０００”となり、デコード値は“０”となる。拡張コードＥＢ［３］が、“０”であった場合、そのバイナリコードは、“１００”となり、デコード値は“４”となる。
【００７２】
このような場合、必要なクロック信号は１つのクロック信号CLKAのみで、クロック信号のHiかLoの２通りを位相情報として拡張コードＥＢ[3]が得られる。この２通りのコードをデコードして１bitの下位ビットの情報を得ることができる。
【００７３】
ここで、２bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が１本減らすことができることがわかる。また３bitTDCと比較すると位相情報の取得に必要なクロック信号の本数が３本減らすことができることがわかる。３本のクロック信号を動作させなければ、その分、消費される電力を削減できることは明らかである。
【００７４】
このように、クロック信号を停止させることで、分解能は落ちることになるが、クロック信号を停止させるタイミングを適切に行うことで、分解能の低下により画質が劣化することなく、消費電力を低減させることが可能となる。クロック信号を停止させるタイミングは、上記したように、例えば、ノイズの総量の半分のＮ／２より１ＬＳＢの電圧幅ＤＲＡＮＧＥ／２ｎが小さくなるときであり、このような領域においてクロック信号を停止させ、分解能を低下させたとしても、実質的には画質に影響を与えることなく、デコードできることになる。
【００７５】
［動作モードの切り換えについて］
ラッチデコード回路２３を、３bitTDC、２bitTDC、１bitTDCの順に切り換えて用いる場合、換言すれば、４つのクロック信号を動作させる動作モードから、２つのクロック信号を動作させる動作モードに切り換え、さらに１つのクロック信号を動作させる動作モードに切り換えて用いる場合について、図１６を参照して説明する。
【００７６】
図１６に、Ａ／Ｄ変換期間と4つのクロック信号の動作期間を示す。Ａ／Ｄ変換期間の前半は画素出力VSLの電位が高い(低照度)の計数で、後半はVSL電位が低い(高照度)を計数している。Ａ／Ｄ変換期間において、低照度の黒領域では分解能が高い３bitTDCで動作させ、そのときのクロック信号は、クロック信号CLKA、CLKB、CLKC、CLKDの４本を動作させておく。そして分解能を落としても良い領域から、２本のクロック信号CLKB、CLKDを停止させ、２bitTDCで動作させる。さらに、１本のクロック信号CLKCを停止させ、１bitTDCで動作させる。
【００７７】
このように順次クロック信号を停止させることにより、常時クロック信号を４本動作させ、ｍビットの分解能で機能しているときと比較して、クロック信号CLKB，CLKC，CLKDを停止させ、ｎビットの分解能で機能しているときの方が、停止させているクロック信号の分だけ少なくとも消費電流を削減することができる。そして、クロック信号の停止は、白領域で行うようにすることで、クロック信号を停止させ、分解能を落としたとしても、実施的な画質の低下を招くことはない。
【００７８】
［クロック停止による不具合の可能性について］
しかしながら、このようにクロック信号を順次停止させることにより、リニアリティが悪化し、単調増加性が消失する可能性がある。その理由を説明する前に、Ａ／Ｄ変換回路２０に供給される制御信号について説明を加える。図１７に、制御信号の波形を示す。図１７Ａは、ラッチデコード回路２３が、３bitTDCとして機能しているときの波形であり、図１７Ｂは、２bitTDCとして機能しているときの波形であり、図１７Ｃは、１bitTDCとして機能しているときの波形である。
【００７９】
制御信号EBCKのパルスはカウンタを駆動するための信号源である。制御信号EBCKOは、制御信号EBCKのパルスを通過させるか否かを表すパルスであり、拡張コードの値の組合せによりカウントが必要な場合はパルスを通過させ、カウントが必要でない場合は通過させないように制御するためのパルスである。通過したパルスが、実際にカウントクロック信号としてカウンタを駆動させる。制御信号XEBMSKは、ラッチ回路４１による拡張コードＥＢ［３］を、第２のデコード回路５６に入力させるか非入力とするかを決定するマスク処理を行わせるための制御信号である。制御信号EB4CKは、ラッチ回路４１の拡張コードＥＢ［３］を、制御信号EB4CKのパルスに応じてパルス（列）に変換させ、その信号Ｄ［２］を第２のリップルカウンタ部２８のカウントクロック信号として出力させるための制御信号である。
【００８０】
図１７において、ＥＢ[3]そのものが１の場合、0カウントとされ、ＥＢ[3]そのものが0の場合、４カウントとされるため、ＥＢ[3]は、制御信号XEBMSKと制御信号EB4CKで、直接３bit目のリップルカウンタ(出力がQ[2]のフリップフロップ５７)に制御パルスが送られる。
【００８１】
３bitTDCのときには、ＥＢ[2:0]について、EBSEL[2:0]でそれぞれの拡張コードを記憶するフリップフロップ６２，６３にアクセスされ、それと同タイミングで制御信号EBCKが、クロック信号パルスをひとつずつ発生させる。ＥＢ[3]の値とアクセスされたＥＢ[2:0]の値により、制御信号EBCKOのパルスを通過させるか、またはさせないかにより論理値の数が、１または２ビット目のリップルカウンタ(出力がQ[0]、Q[1]のフリップフロップ６２，６３)に伝えられる。
【００８２】
図１７Ｂに示すように、２bitTDCのときには、ＥＢ[1]の論理値が２カウントされるため、EBSEL[1]によるＥＢ[1]のアクセスが２回行われることにより、２カウントされる。図１７Ｃに示すように、１bitTDCではEBSEL[2:0]によるＥＢ[2:0]へのアクセスはない。
【００８３】
このような制御信号により動作する図４に示したＡ／Ｄ変換回路２０を列並列に有するイメージセンサに適用した場合、例えば、図１８に示すように適用した場合、制御信号EBSEL、EBCK、EB4CK、XEBMSKなどは全カラムに共通に分配される制御信号である。図１８は、図４に示したＡ／Ｄ変換回路２０を列並列に有するイメージセンサに適用した、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００８４】
図１８に示した固体撮像素子１００は、画素部１０２、垂直走査回路１０３、水平転送走査回路１０４、およびＡＤＣ群からなるカラム処理回路群１０５を有する。さらに、固体撮像素子１００は、デジタル−アナログ変換装置（ＤＡＣ）１０６、およびアンプ回路１０７を有する。ＤＡＣ１０６は、図３における参照電圧供給部２１に対応する。画素部１０２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素１２１がマトリクス状（行列状）に配置されて構成される。
【００８５】
カラム処理回路群１０５は、列毎にＡＤＣを形成するカラム処理回路１５１が複数列配列されている。各カラム処理回路（ＡＤＣ）１５１は、図３、図４におけるＡ／Ｄ変換回路２０に対応する。各カラム処理回路１５１は、ＤＡＣ１０６により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMP（参照電圧Ｖramp）と、行線毎に画素から垂直信号線１０８を経由し得られるアナログ信号とを比較する比較器１５１−１を有する。この比較器１５１−１は、図３における比較器２２に対応する。
【００８６】
さらに、各カラム処理回路１５１は、比較器１５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ１５１−２を有する。このカウンタラッチ１５１−２は、図３におけるラッチデコード回路２３とリップルカウンタ２４に対応する。カラム処理回路１５１は、ｎビットデジタル信号変換機能（図３に示した例では、１４ビット）を有し、垂直信号線（列線）１０８−１乃至１０８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。各メモリ１５１−２の出力は、例えばｋビット幅の水平転送線１０９に接続されている。そして、水平転送線に対応したｋ個のアンプ回路１０７が配置される。
【００８７】
このような固体撮像素子１００においては、カラム処理回路１５１、すなわちＡ／Ｄ変換回路２０が複数並列に配置され、各Ａ／Ｄ変換回路２０に共通に制御信号EBSEL、EBCK、EB4CK、XEBMSKなどの制御信号が分配される。よって、所定の領域（例えば、白領域）でクロック信号を停止して分解能を下げた場合、列ごとにＡ／Ｄ変換されるデータが異なるため、拡張コードは列ごとに異なった分解能のコードが記憶されるが、デコード処理は特定の共通した制御信号で行われる。よって、クロック信号を停止させるタイミングなど、必ずしも全てのＡ／Ｄ変換回路２０において適切なタイミングで行われ、デコードが実行されることは保証されていない。
【００８８】
図１９は、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す。２bitTDCのときには、クロック信号CLKBは停止されているため、その出力は、０である。同様に、２bitTDCのときには、クロック信号CLKDは停止されているため、その出力は、０である。この２つのクロック信号による値は、２bitTDCのときには本来用いられないが、誤って３bitTDCとして処理されると、この２つのクロック信号による値も処理されてしまう。
【００８９】
その結果、図１０を参照して説明したように、２bitTDCのときには、本来、デコード値（加算値）としては、０、０、２、２、４、４、６、６となるが、図１９に示すように、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしてしまうと、そのデコード値は、０、０、１、１、６、６、７、７となってしまう。
【００９０】
なお、理想のデコード値（加算値）とは分解能に応じた理想の線形性を持つ値のことである。実際のデコード値とは、後述する処理を行わないときのデコード値であり、後述する処理を行ったときには、この実際のデコード値と理想のデコード値の差は小さくなる。
【００９１】
図１９に示した結果をグラフに示すと、図２０のようになる。図２０は、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフである。図２０において、丸い点は、理想のデコード値をプロットしたグラフである。また四角い点は、実際のデコード値をプロットしたグラフであり、クロック信号CLKBとクロック信号CLKDを、それぞれLowの状態で停止したときに得られるデコード値をプロットしたグラフである。
【００９２】
図２０は、横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティ（直線性、入力される信号に対し、出力される信号の忠実度）を図示した図である。図２０から、理想のデコード値と実際のデコード値とでは乖離していることが読み取れる。参考のため、図２１に、３bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフを示す。この場合、３bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしているため、理想のデコード値と実際のデコード値は一致する。このように、できるだけ、理想のデコード値と実際のデコード値が一致することが好ましい。
【００９３】
すなわち、クロック信号を停止させたときに、理想のデコード値にできるだけ近いデコード値が出されることが好ましい。しかしながら、後述する処理を行わなければ、図２０に示したように、２つのクロック信号を停止させたとき、理想のデコード値と実際のデコード値は乖離したものとなってしまう。
【００９４】
同様に、１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしたときについて説明する。図２２は、１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す。１bitTDCのときには、クロック信号CLKBは停止されているため、その出力は、０である。同様に、１bitTDCのときには、クロック信号CLKCとクロック信号CLKDは既に停止されているため、その出力は、共に０である。この３つのクロック信号による値は、１bitTDCのときには本来用いられないが、誤って３bitTDCとして処理されると、この３つのクロック信号による値も処理されてしまう。
【００９５】
その結果、図１３を参照して説明したように、１bitTDCのときには、本来、加算値としては、０、０、０、０、４、４、４、４となるが、図２２に示したように１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしてしまうと、そのデコード値は、０、０、０、０、７、７、７、７となってしまう。このことを、グラフに示すと、図２３のようになる。図２３は、１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果の理想のデコード値と実際のデコード値をそれぞれプロットしたグラフである。
【００９６】
図２３において、丸い点は、理想のデコード値をプロットしたグラフである。また四角い点は、実際のデコード値をプロットしたグラフであり、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを、それぞれLowの状態で停止したときに得られるデコード値をプロットしたグラフである。
【００９７】
図２３は、横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示した図である。図２３から、理想のデコード値と実際のデコード値とでは、乖離していることが読み取れる。この場合も、クロック信号を停止させたときに、理想のデコード値にできるだけ近いデコード値が出されることが好ましいが、後述する処理を行わなければ、図２３に示したように、３つのクロック信号を停止させたとき、理想のデコード値と実際のデコード値が乖離したものとなってしまう。
【００９８】
このように、クロック信号を停止すると、理想のデコード値と実際のデコード値が乖離し、リニアリティが悪化してしまうことが考えられる。リニアリティが悪化しないように、後述した処理が行われる。その処理について説明する前に、クロック信号を停止させることにより単調増加性が消失する可能性があることについて説明を加える。
【００９９】
図２４はクロック信号を停止させたとき、すなわち分解能の異なるTDCのつなぎ目においてのデコード値を示している。図２２に示した例では、つなぎ目の部分で加算値が上下し単調増加性が消失しているのがわかる。すなわち、３bitTDCから２bitTDCに動作モードが切り換えられる前のデコード値は、３であるのに対し、後のデコード値は、１、さらにその後の時点でのデコード値は６となっている。
【０１００】
本来、３bitTDCのままであれば、図５に示したように、そのデコード値は、０、１、２、３、４、５、７、８と単調増加する。また、２bitTDCであれば、図１０に示したように、そのデコード値は、０、０、２、２、４、４、６、６と単調増加する。しかしながら、３bitTDCから２bitTDCに動作モードが切り換えられたときのタイミングにより、そのデコード値は、例えば図２４に示したように、０、１、２、３、１、６、６、７、７と単調増加しない場合がある。図示はしないが、２bitTDCから１bitTDCに切り換えられたときにも、単調増加はしない場合がある。
【０１０１】
このように、クロック信号を停止したときに、単調増加性が消失する可能性があり、単調増加性が消失することで、消失したときのデコード値の精度が低下してしまう可能性がある。そこで、以下に説明するような処理が行われることで、単調増加性が消失してしまうことを防ぐようにする。
【０１０２】
［第１−１の実施の形態について］
上記したリニアリティの悪化と、単調増加性の消失を考慮した処理について説明する。まず、クロック信号を停止させるときの論理値を工夫することにより、リニアリティの悪化と、単調増加性の消失を緩和する処理について説明する。
【０１０３】
図１９、図２２を再度参照する。図１９は、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図であった。図１９において、クロック信号CLKBとクロック信号CLKDは、共に停止されている状態であり、Lowで固定（以下、Lo固定と記述）されている。そのため、論理値は０となる。同様に、図２２において、クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDは、共に停止されている状態であり、Lo固定されている。そのため、論理値は０となる。
【０１０４】
図１６を再度参照する。図１６は、Ａ／Ｄ変換期間と4つのクロック信号の動作期間を示す図であった。図１６において、クロック信号CLKBとクロック信号CLKDは、３bitTDCのモードから２bitTDCのモードに切り替えられたときに停止され、それぞれLo停止されていることがわかる。さらに、２bitTDCのモードから１bitTDCのモードに切り替えられると、クロック信号CLKCも停止されるが、クロック信号CLKCも、Lo停止されている。
【０１０５】
このように、モードの切り替え時に、停止させるクロック信号をLowで停止させるのではなく、Highで停止（以下、Hi停止と記述する）させるようにする。換言すれば、モードの切り替え時に、停止させるクロック信号の論理値が０となる状態で停止させるのではなく、１となる状態で停止させるようにする。
【０１０６】
具体的には、図２５に示すように、例えば白領域でクロック信号を停止させる場合において、クロック信号の１つであるクロック信号CLKBを停止させるとき、Lo固定ではなくHi固定とする。図２５において、実線は、実際の動作を表す。クロック信号CLKBは、３bitTDCから２bitTDCのモードに切り替わるとき、Hi停止され、Highの状態が維持された状態で停止されている。クロック信号CLKCは、２bitTDCから１bitTDCのモードに切り替わるとき、Lo停止され、Lowの状態が維持された状態で停止されている。クロック信号CLKDは、３bitTDCから２bitTDCのモードに切り替わるとき、Lo停止され、Lowの状態が維持された状態で停止されている。
【０１０７】
この場合、モードが切り換えられるときにHi停止されるのは、１つのクロック信号（クロック信号CLKB）だけである例を示した。ここでは、１つのクロック信号がHi停止される例を挙げて説明するが、１つのクロック信号のみがHi停止されることに限定する記載ではない。
【０１０８】
例えば、３bitTDCから２bitTDCのモードに切り替えられるとき、クロック信号CLKDも停止されるので、クロック信号CLKDもクロック信号CLKBと同じく、Hi停止されるようにしてもよい。また、クロック信号CLKBはLo停止され、クロック信号CLKDがHi停止されるようにしてもよい。さらに、２bitTDCから１bitTDCのモードに切り替えられるとき、クロック信号CLKCもHi停止されるようにしてもよい。
【０１０９】
なお、どのクロック信号をHi停止させ、どのクロック信号をLo停止させるかは、設計段階などにおいて、シミュレーションすることで決定されるようにすることが可能である。なお、後述する図２８に、シミュレーション結果を示し、説明をする。
【０１１０】
ここでは、クロック信号CLKBが、３bitTDCから２bitTDCのモードに切り替えられるときに、Hi停止され、他のクロック信号は、Lo停止されるとして説明を続ける。このようにクロック信号が停止される場合、クロック信号が停止されている期間でのＥＢ[2]は、論理値０ではなく論理値１が記憶されることになる。これをデコード処理のアルゴリズムにあてはめると、リニアリティの悪化を防ぎ、単調増加性が消失してしまうことを緩和することが可能となる。
【０１１１】
そのことについて図２６を参照して説明する。図２６は、２bitTDCモードでラッチされた拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図である。この図２６は、図１９に対応している。図１９は、クロック信号CLKBをLo停止したときの２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図であるのに対し、図２６は、クロック信号CLKBをHi停止したときの２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図である点が異なる。
【０１１２】
図１９を再度参照するに、２bitTDCのときには、本来、加算値（デコード値）としては、０、０、２、２、４、４、６、６となるが、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードし、クロック信号CLKBを停止させるとき、Lo停止してしまうと、そのデコード値は、０、０、１、１、６、６、７、７となってしまう。この場合、理想値と実際のデコード値との差分をとると、０、０、−１、−１、２、２、１、１となる。
【０１１３】
しかしながら、図２６に示すように、２bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしても、クロック信号CLKBを停止させるとき、Hi停止すると、そのデコード値は、１、１、２、２、５、５、６、６となる。この場合、理想値と実際のデコード値との差分をとると、１、１、０、０、１、１、０、０となる。
【０１１４】
図１９に示したように、クロック信号CLKBを停止させるとき、Lo停止すると、理想値と実際のデコード値との差分は、最大で２となるのに対し、図２６に示したように、クロック信号CLKBを停止させるとき、Hi停止すると、理想値と実際のデコード値との差分は、最大で１となる。すなわち、クロック信号CLKBを停止させるとき、Hi停止することで、理想値との乖離が小さくなることがわかる。
【０１１５】
さらに、このことについて、図２７を参照する。図２７は横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示したものである。この図２７は、図２０に対応している。図２０は、Lo停止したときのＡ／Ｄ変換のリニアリティを図示したものであり、図２７は、Hi停止したときのＡ／Ｄ変換のリニアリティを図示したものである。図２０と図２７を比較するに、明らかに、図２７に示した場合の方が、図２０に示した場合に対して、理想値と実際のデコード値とが乖離しておらず、理想のデコード値に近い値で、実際のデコード値がプロットされていることが読み取れる。
【０１１６】
このように、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティが改善する。
【０１１７】
上記したように、Hi停止させるクロック信号はクロック信号CLKBに限らず、他のクロック信号（クロック信号CLKD）をHi停止させてもよい。図２８に、クロック信号CLKBまたは／およびクロック信号CLKCをLo停止または／およびHi停止させたときの組み合わせによる最大誤差を示す。
【０１１８】
クロック信号CLKBとクロック信号CLKDを共にLo停止とした場合、最大誤差は、２LSBとなる。クロック信号CLKBとクロック信号CLKDを共にHi停止の場合、最大誤差は、２LSBとなる。クロック信号CLKBをLo停止し、クロック信号CLKDをHi停止した場合、最大誤差は、１LSBとなる。クロック信号CLKBをHi停止し、クロック信号CLKDをLo停止した場合、最大誤差は、１LSBとなる。
【０１１９】
この結果、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、最大誤差を１LSBで抑えることができることがわかる。よって、３bitTDCから２bitTDCのモードに切り替えるとき、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、リニアリティが改善する。
【０１２０】
次に、１bitTDCの場合について説明する。図２９は、１bitTDCモードでラッチされた拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図である。この図２９は、図２２に対応している。図２２は、クロック信号CLKCをLo停止したときの１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図であるのに対し、図２９は、クロック信号CLKCをHi停止したときの１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードした結果を示す図である点が異なる。
【０１２１】
図２２を再度参照するに、１bitTDCのときには、本来、加算値（デコード値）としては、０、０、０、０、４、４、４、４となるが、１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードし、クロック信号CLKCを停止させるとき、Lo停止してしまうと、そのデコード値は、０、０、０、０、７、７、７、７となってしまう。この場合、理想値と実際のデコード値との差分をとると、０、０、０、０、３、３、３、３となる。
【０１２２】
しかしながら、図２９に示すように、１bitTDCの拡張コードを、３bitTDCのデコード処理でデコードしても、クロック信号CLKCを停止させるとき、Hi停止すると、そのデコード値は、１、１、１、１、６、６、６、６となる。この場合、理想値と実際のデコード値との差分をとると、１、１、１、１、２、２、２、２となる。
【０１２３】
図２２に示したように、クロック信号CLKCを停止させるとき、Lo停止すると、理想値と実際のデコード値との差分は、最大で３となるのに対し、図２９に示したように、クロック信号CLKCを停止させるとき、Hi停止すると、理想値と実際のデコード値との差分は、最大で２となる。すなわち、クロック信号CLKCを停止させるとき、Hi停止することで、理想値との乖離が小さくなることがわかる。
【０１２４】
さらに、このことについて、図３０を参照する。図３０は横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示したものである。この図３０は、図２３に対応している。図２３は、Lo停止したときのＡ／Ｄ変換のリニアリティを図示したものであり、図３０は、Hi停止したときのＡ／Ｄ変換のリニアリティを図示したものである。図２３と図３０を比較するに、明らかに、図３０に示した場合の方が、図２３に示した場合に対して、理想値と実際のデコード値が乖離しておらず、理想のデコード値に近い値で、実際のデコード値がプロットされていることが読み取れる。
【０１２５】
このように、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティが改善する。
【０１２６】
クロック信号CLKCが停止されるときには、既にクロック信号CLKBとクロック信号CLKDは停止されている状態である。これらの３つのクロック信号を、それぞれ停止するときに、Hi停止するかまたはLo停止するかにより、最大誤差が異なってくる。そこで、図３１に、１bitTDCにおいて停止させる３つのクロック信号CLKB,CLKC,CLKDを停止させる論理の組み合わせと、そのときの最大誤差を示す。
【０１２７】
クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを共にLo停止とした場合、最大誤差は、３LSBとなる。クロック信号CLKBとクロック信号CLKDを共にLo停止し、クロック信号CLKCをHi停止した場合、最大誤差は、１LSBとなる。クロック信号CLKBとクロック信号CLKDを共にHi停止し、クロック信号CLKCをLo停止した場合、最大誤差は、１LSBとなる。
【０１２８】
クロック信号CLKB、クロック信号CLKC、およびクロック信号CLKDを共にHi停止とした場合、最大誤差は、３LSBとなる。クロック信号CLKBとクロック信号CLKCを共にLo停止し、クロック信号CLKDをHi停止した場合、最大誤差は、１LSBとなる。クロック信号CLKBをLo停止し、クロック信号CLKCとクロック信号CLKDを共にHi停止した場合、最大誤差は、１LSBとなる。
【０１２９】
クロック信号CLKBをHi停止し、クロック信号CLKCとクロック信号CLKDを共にLo停止した場合、最大誤差は、１LSBとなる。クロック信号CLKBとクロック信号CLKCを共にHi停止し、クロック信号CLKDをLo停止した場合、最大誤差は、１LSBとなる。
【０１３０】
このようなことから、クロック信号CLKB、クロック信号CLKC、またはクロック信号CLKDを停止するとき、１または２つのクロック信号をHi停止することで、リニアリティが改善することがわかる。
【０１３１】
また、３bitTDCから２bitTDCに動作モードが移行する際、図２８を参照して説明したように、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止することで、リニアリティが改善される。このことを合わせて考慮すると、クロック信号CLKB、クロック信号CLKC、またはクロック信号CLKDを停止するとき、クロック信号CLKBまたはクロック信号CLKDのどちらか一方を、Hi停止し、クロック信号CLKCは、Hi停止、Lo停止のどちらでもよいことがわかる。
【０１３２】
このように、所定の領域（例えば白領域）において、クロック信号を停止させるとき、Highの状態で停止させることで、リニアリティの低下を最小限に抑えた状態で、クロック信号を停止させることによる消費電力の低減を実現することが可能となる。
【０１３３】
また、このように、Hi停止することで、単調増加性の消失も最小限に抑えることが可能となる。このことについて、図３２を参照して説明する。図３２は、クロック信号を停止させたとき、すなわち分解能の異なるTDCのつなぎ目においてのデコード値を示している。この図３２は、図２４に対応している。図２４は、分解能の異なるTDCのつなぎ目において、クロック信号をLo停止したときのデコード値を表す図であるのに対し、図３２は、分解能の異なるTDCのつなぎ目において、クロック信号をHi停止したときのデコード値を表す図である点が異なる。
【０１３４】
図３２に示した例は、３bitTDCから２bitTDCのモードに切り替えられるときクロック信号CCKBがHi停止されるときの例である。このような場合のデコード値は、０、１、２、３，４，５，６，７、６となる。３bitTDCから２bitTDCのモードに切り替えられるとき、切り換えられる前の値は７であるのに対して、切り換えられた後の値は６となっている。このように、６，７ときて単調増加するのであれば次は８となるが、６となるため、単調増加性は失わることになるが、その変化は１と小さい値となる。
【０１３５】
すなわち、図２４に示した例では、１、２、３の後、動作モードが切り替わると、１となるため、３から１へと、２の変化がある。さらに、デコード値は、１のあと、６となるため５の変化がある。このことと比較すると、１だけの変化ということは、明らかにその変化は少なく、単調増加性が消失してしまったとしても、最小限に抑えられていることがわかる。
【０１３６】
すなわち、クロック信号を停止するとき、Hi停止することで、単調増加性の消失を最小限に抑えることが可能となる。換言すれば、クロック信号を停止するとき、Hi停止することで、分解能の異なるTDCのつなぎ目におけるデコード値が上下し単調増加性が消失してしまっても、その段差は小さくなり、悪影響を最小限に抑えることが可能となる。
【０１３７】
このように、所定の領域（例えば、白領域）において、クロック信号を停止することで、クロック信号を停止した分だけ、少なくとも消費電力を低減させることが可能となる。クロック信号を停止させることは、分解能の落とすことになるが、分解能を落とすことによる影響が少ない領域（例えば、白領域）で分解能を落とすので、最終的なデコード値には影響がなく、画質を維持することができる。
【０１３８】
すなわち本実施の形態によれば、所定の領域において分解能を落とす（分解能を切り換える）ことで、画質を落とすことなく、消費電力を落とすことが可能となる。また、分解能を落とすときに、すなわちクロック信号を停止させるときに、その停止されるクロック信号を状態（LowもしくはHighの状態）を適切に設定することで、リニアリティが低下したり、単調増加性が消失してしまったりするようなことを最小限に抑えることが可能となる。
【０１３９】
［第１−２の実施の形態について］
上記した第１−１の実施の形態においては、クロック信号を停止させるとき、その停止されるクロック信号をHighの状態で停止させる例を説明した。この第１−１の実施の形態によると、リニアリティが低下したり、単調増加性が消失してしまったりするようなことを最小限に抑えることができるが、完全に抑えることは困難である。次に、リニアリティの低下や単調増加性の消失を完全に抑えるようにする実施の形態について説明する。
【０１４０】
この実施の形態においては、カウンタの上位ビットの変化が観測され、そのカラムの照度および分解能が認識され、カラム全体に分配された複数のデコード制御から各カラムの分解能に応じてデコード制御が選択的に行われる。この実施の形態においても、所定の領域において、クロック信号が停止され、その停止されるときに以下の処理が実行される。また以下に説明する処理は、図１８に示した列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）に適用され、複数のＡ／Ｄ変換装置が用いられ、制御信号が共通とされているときに行われる処理である。
【０１４１】
図３３を参照し、照度が異なることで分解能が各カラムによって異なるTDC群に対し、各カラムで照度および分解能を認識する原理を示す。図３に示したＡ／Ｄ変換回路２０は、積分型Ａ／Ｄ変換回路に属し、Ａ／Ｄ変換期間をアップカウントしていくため、クロック信号を停止する期間を、カウンタ値が変化するポイントに設定しておくと、逆にカウンタ値を参照する構成とすることができる。特に上位ビットが参照されるように構成することで、各カラムにおいて、どのＡ／Ｄ変換期間でVCOが変化し拡張コードがラッチされたかを識別することができる。
【０１４２】
図３３に示した例では、Ｑ［１２］とＱ［１３］が参照され、Ｑ［１２］が初めて１となったとき以降を、２bitTDCとして所定のクロック信号を停止させ、さらにその後、Ｑ［１３］が初めて１となったとき以降を、１bitTDCとして所定のクロック信号を停止させる。また、論理回路でＱ［１２］が初めて１となったとき制御信号TDC2SELをアサート（assert）し、Ｑ［１３］ が初めて１となったとき制御信号TDC1SELをアサートするように処理する。このように処理されるようにすることで、各カラムにおいて制御信号TDC2SELと制御信号TDC1SELの値でどの領域でVCOが変化したかがわかり、これを用いて図３４に対応する分解能のデコード処理が行われるようにする。
【０１４３】
図３４を参照するに、制御信号TDC2SELと制御信号TDC1SELが共にアサートされていない状態（０である状態）である場合、ラッチデコード回路２３（図３）は、３bitTDCとして機能する。制御信号TDC2SELがアサートされた状態（１である状態）であり、制御信号TDC1SELがアサートされていない状態（０である状態）である場合、ラッチデコード回路２３は、２bitTDCとして機能する。制御信号TDC2SELと制御信号TDC1SELが共にアサートされている状態（１である状態）である場合、ラッチデコード回路２３は、１bitTDCとして機能する。制御信号TDC2SELがアサートされていない状態（０である状態）であり、制御信号TDC1SELがアサートされている状態（１である状態）は、発生しない状態であるため、動作モードとしては規定されていない。仮に、このような状態が発生した場合には、エラー処理が実行される。
【０１４４】
このような処理を行うＡ／Ｄ変換回路２０は、図３５に示すような構成となる。図４に示したＡ／Ｄ変換回路２０と同一の部分は同一の符号を付し、その説明は省略する。図３５に示したＡ／Ｄ変換回路２００は、図４に示したＡ／Ｄ変換回路２０と比較して、TDC分解能切り換え回路２０１が追加された構成とされている。
【０１４５】
また、図３５においては、リップルカウンタ２４を構成する上位ビットのリップルカウンタである、上位ビットリップルカウンタ２０２を図示してある。リップルカウンタ２４は、カウントするビット数だけフリップフロップを備えているが、そのうちの、上位ビットのカウンタであるフリップフロップ２２１とフリップフロップ２２２を図示してある。フリップフロップ２２１は、上位ビットのＱ［ｘ］をカウントし、フリップフロップ２２２は、上位ビットのＱ［ｙ］をカウントする。
【０１４６】
このｘやｙは、図３３を参照して説明した処理を行うＡ／Ｄ変換回路２００の場合、１２や１３である。しかしながら、ｘやｙは、１２や１３に限定されるのではなく、リップルカウンタ２４内の所定のフリップフロップに接続され、その出力を参照できる構成とされていればよい。また、連続しているフリップフロップの出力が参照される実施の形態に限定されるわけではなく、連続していないフリップフロップの出力が参照される形態でもよい。さらに、２つの出力が参照されるだけでなく、さらに他の出力が参照されるように構成することも可能である。
【０１４７】
TDC分解能切り換え回路２０１は、２個のＡＮＤ回路と１個のＯＲ回路から構成されるＡＮＤ−ＯＲ回路２１１、ＡＮＤ回路２１２、MullerのC素子２１３，２１４を備える。MullerのＣ素子は、待ち合わせ素子として知られており、２入力の両方が揃うと出力をその値にし、２入力が異なるときには前の出力値を保持し、出力する回路である。ＡＮＤ−ＯＲ回路２１１の第１の２入力ＡＮＤ回路の第１の入力端子は、パルス信号EBCK2の供給ラインに接続されている。第１の２入力ＡＮＤ回路の第２の負入力端子には、ＡＮＤ回路２１４からの制御信号TDC2SELが供給される。
【０１４８】
ＡＮＤ−ＯＲ回路２１１の第２の２入力ＡＮＤ回路の第１の入力端子は、パルス信号EBCK1の供給ラインに接続されている。第２の２入力ＡＮＤ回路の第２の入力端子には、MullerのC素子２１４からの制御信号TDC2SELが供給される。第１の２入力ＡＮＤ回路と第２の２入力ＡＮＤ回路からの出力は、ＯＲ回路に供給される。ＯＲ回路からの出力は、ＡＮＤ回路２１２の第１の入力端子に供給される。ＡＮＤ回路２１２の第２の負入力端子には、MullerのC素子２１３からの制御信号TDC1SELが供給される。
【０１４９】
ＡＮＤ回路２１２からの出力は、ＡＮＤ−ＯＲ回路６１の第１の３入力ＡＮＤ回路の第１の入力端子と、第２の３入力ＡＮＤ回路の第１の入力端子に、パルス信号EBCKとして供給される。
【０１５０】
このような構成を有するＡ／Ｄ変換回路２００の動作について、図３６を参照して説明する。図３６は、制御信号の波形を示す。図３６Ａは、ラッチデコード回路２３（図３）が、３bitTDCとして機能しているときの波形であり、図３６Ｂは、２bitTDCとして機能しているときの波形であり、図３６Ｃは、１bitTDCとして機能しているときの波形である。図３６に示した制御波形は、ラッチデコード回路２３に供給される制御信号の波形であるが、このラッチデコード回路２３の中身は、図３５に示したＡ／Ｄ変換回路２００の一部である。
【０１５１】
図３６に示した制御波形は、Ａ／Ｄ変換回路２００に供給される制御信号の波形であるが、比較のために、図１７に示したＡ／Ｄ変換回路２０（図４）に供給される制御信号の波形を再度参照する。例えば、図１７Ａと図３６Ａを比較する。図１７Ａに対して、図３６Ａには、制御信号EBCK2と制御信号EBCK1が追加されていることがわかる。制御信号EBCK、制御信号EBCKO、制御信号XEBMSK、および制御信号EB4CKは、Ａ／Ｄ変換回路２０とＡ／Ｄ変換回路２００で同じ制御を行うための信号である。
【０１５２】
しかしながら、Ａ／Ｄ変換回路２０（図４）において、制御信号EBCKは、外部から供給され、各カラムに共通して供給される信号であるのに対して、Ａ／Ｄ変換回路２００（図３５）において、制御信号EBCKは、制御信号EBCK2と制御信号EBCK1から生成される信号である点が異なる。換言すれば、Ａ／Ｄ変換回路２０（図４）において、制御信号EBCKは、外部から供給される信号であるのに対し、Ａ／Ｄ変換回路２００（図３５）において、制御信号EBCKは、自己で生成する信号である。
【０１５３】
よって、Ａ／Ｄ変換回路２００においては、各カラムで異なる制御信号EBCKに基づいて、個々のカラムが、そのカラムにおいて最適な分解能でデコード処理を実行することが可能となる。このことにより、Ａ／Ｄ変換回路２０と比較して、各カラムに制御信号EBCKが共通に供給されるときに生じる可能性のあるリニアリティの悪化や単調増加性の消失といったことが発生する可能性は、Ａ／Ｄ変換回路２００においてはない。
【０１５４】
図３６を参照するに、制御信号EBCK1には２bitTDCのための２つのパルスが、制御信号EBCK2には３bitTDCのための３つのパルスがカラム全体に分配されており、各カラムでは制御信号TDC2SELと制御信号TDC1SELの値に応じて、この制御信号EBCK1、制御信号EBCK2を選択およびマスクすることで分解能に応じたデコードが可能となるように構成されている。
【０１５５】
ここで、EBSEL[2:0]は３bitTDC、２bitTDCの両方に対応するためタイミングをずらしてＥＢ[2]に１回、ＥＢ[1]に２回、ＥＢ[0]に１回アクセスするようにしてある。
【０１５６】
図３６Ａに示すように、(TDC2SEL,TDC1SEL)=(0,0)のとき、動作モードは３bitTDCである。このときデコードパルスには制御信号EBCK2が選択され制御信号EBCKにパルスが３つ出力される。ＥＢ[3]の値とアクセスされたＥＢ[2:0]の値により、制御信号EBCKOにパルスが通過するかしないかでカウントするのは図１７を参照して説明した場合と同様である。
【０１５７】
図３６Ｂに示すように、(TDC2SEL,TDC1SEL)=(1,0)のとき、動作モードは２bitTDCである。このときデコードパルスには制御信号EBCK1が選択され制御信号EBCKにパルスが２つ出力される。ＥＢ[3]の値と2回アクセスされたＥＢ[1]の値により、制御信号EBCKOにパルスが通過するかしないかでカウントするのは図１７を参照して説明した場合と同様である。
【０１５８】
図３６Ｃに示すように、 (TDC2SEL,TDC1SEL)=(1,1)のとき、動作モードは１bitTDCである。このとき制御信号EBCK2および制御信号EBCK1はマスキングされ制御信号EBCKにはパルスが発生しない。そのため、EBSEL[2:0]によるアクセスがあってもEBCKOにパルスが発生することはない。
【０１５９】
このように、制御信号TDC2SELと制御信号TDC1SELに基づいてデコード処理が実行されるようにすることで、図３５に示したＡ／Ｄ変換回路２００においても、所定の領域（例えば、白領域）において、クロック信号を停止することで、クロック信号を停止した分だけ、少なくとも消費電力を低減させることが可能となる。クロック信号を停止させることは、分解能の落とすことになるが、分解能を落とすことによる影響が少ない領域（例えば、白領域）で分解能を落とすので、最終的なデコード値には影響がなく、画質を維持することができる。
【０１６０】
すなわち本実施の形態によれば、所定の領域において分解能を落とす（分解能を切り換える）ことで、画質を落とすことなく、消費電力を落とすことが可能となる。また、分解能を落とすときに、すなわちクロック信号を停止させるときにリップルカウンタにおける上位ビットを参照し、所定の制御信号（上記した例では、制御信号TDC1SELと制御信号TDC2SEL）をアサートすることで生成される信号に基づいてデコード処理を行なうことにより、リニアリティが悪化してしまうことや単調増加性が消失してしまうことを防ぐことができる。すなわち、分解能を落としたとしても、分解能を落とす前の状態と同程度の画質を維持することが可能となる。
【０１６１】
このように、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、比較器の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、位相の異なる複数のクロック信号を用いて比較器の出力が反転したタイミングで位相情報をラッチしその値をデコードすることでクロック信号周期より分解能が高い下位ビットを出力する時間量子化器（TDC：Time-to-Digital Converter）を有する、積分型Ａ／Ｄ変換器において、照度に応じ白(明)領域においてTDCの分解能を減じることで、必要のない位相情報を持つクロック信号を停止させることで消費電流を減らすことが可能となる。
【０１６２】
この積分型Ａ／Ｄ変換装置は、積分型Ａ／Ｄ変換装置を列並列で有するCMOSイメージセンサに適用でき、照度が異なることで分解能がカラムによって異なるTDC群に対し、特定の分解能に対応したデコード制御をカラム全体で行うことによって生じるDNL（differential non linearity）の悪化やリニアリティの悪化が発生する可能性を、クロック信号を停止させるとき固定する論理値を制御することによって緩和させることが可能となる。
【０１６３】
また積分型Ａ／Ｄ変換器を列並列で有するCMOSイメージセンサに適用した場合において、照度が異なることで分解能がカラムによって異なるTDC群に対し、各カラムにおいてカウンタの上位ビットの変化を観測することでそのカラムの照度および分解能を認識することができ、カラム全体に分配された複数のデコード制御から各カラムの分解能に応じてデコード制御を選択的に行うようにすることができ、DNL（differential non linearity）の悪化やリニアリティの悪化が発生しないようにすることができる。
【０１６４】
［第２の実施の形態について］
図３７にＡ／Ｄ変換装置（Analog Digital Converter)の一実施の形態の構成を示す。Ａ／Ｄ変換装置３００は、参照電圧供給部３２１、比較器３２２、ラッチデコード回路３２３、リップルカウンタ３２４、およびグレイコードカウンタ３２５を有する。ラッチデコード回路３２３は、ラッチ回路とデコード回路から構成される。
【０１６５】
Ａ／Ｄ変換装置３００は、上位ビットカウンタと、隣接する値の変化が常に１ビットであるという特徴をもつＧＣカウンタ（グレイコードカウンタ）で下位ビットを取得する積分型Ａ／Ｄ変換装置である。図３７には例として、上位９bitのリップルカウンタと下位５bitのＧＣカウンタで構成する分解能１４bitのＡ／Ｄ変換装置を示している。
【０１６６】
比較器３２２は、参照電圧供給部３２１から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖrampと、入力電圧VSLとを比較し、その結果に応じたレベルの出力信号VCOをラッチデコード回路３２３に出力する。
【０１６７】
ラッチデコード回路３２３は、比較器３２２の出力信号VCOのレベルが反転した際にグレイコードをラッチし、ラッチデータＧＣを出力する。ラッチデコード回路３２３には、グレイコードカウンタ３２５から５bit分のグレイコードＧＣ[4:0]が供給される。グレイコードカウンタ３２５には、基準クロック信号CLKが供給される。
【０１６８】
ラッチデコード回路３２３は、ラッチ情報をパルス（列）に変換し、そのパルスをリップルカウンタ３２４のカウントクロック信号として出力する。リップルカウンタ３２４は、ラッチデコード回路３２３のカウントクロック信号に応じて、クロック信号の位相情報をリップルカウンタの最下位ビットとしてバイナリコードに変換する。
【０１６９】
図３７に示したＡ／Ｄ変換回路３００を列並列に有するイメージセンサに適用した場合、例えば、図１８に示すように適用した場合、カラム処理回路群１０５は、図３８に示したような構成となる。
【０１７０】
カラム処理回路群１０５は、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。例えば、カラム処理回路群１０５は、下位５ビット、上位９ビットの合計１４ビットのＡＤＣとして構成される。カラム処理回路群１０５は、複数カラムを含む複数のＡＤＣブロック１０５−１乃至１０５−Ｐを有する。換言すれば、カラム処理回路群１０５は、複数のカラムを１つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。１つのＡＤＣは、図３７に示したＡ／Ｄ変換装置３００の構成とされている。
【０１７１】
カラム処理回路群１０５は、各ＡＤＣブロック１０５−１乃至１０５−Ｐに１つのグレイコードカウンタ３２５−１乃至３２５−Ｐが配置されている。グレイコードカウンタ３２５−１乃至３２５−Ｐは、コード変換カウンタとして機能する。各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部３５１が配置されている。
【０１７２】
カラム処理部３５１は、ＤＡＣ３２１（参照電圧供給部３２１）により生成される傾きを変化させたランプ波形である参照信号RAMP（Vslop）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号VSLとを比較する比較器（コンパレータ）３２２を有する。カラム処理部３５１は、比較器３２２の出力およびグレイコードカウンタ３２５−１乃至３２５−Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットラッチ部３５２を有する。
【０１７３】
カラム処理部３５１は、下位ビットラッチ部３５２の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットカウンタ部３５３を有する。下位ビットラッチ部３５２は、ラッチデコード回路３２３に該当し、上位ビットカウンタ部３５３は、リップルカウンタ３２４に該当する。
【０１７４】
参照信号RAMPは、時間とともに電圧値が例えば線形に変化するランプ波形として生成される。各カラム処理部３５１の比較器３２２は、この参照信号RAMPと画素部（不図示）のアドレス指定された画素から垂直信号線に読み出されたアナログ信号VSLとを比較する。ここでは、比較器３２２は、参照信号RAMPとアナログ信号VSLが一致するまでは出力信号VCOをハイレベルで出力し、一致すると出力信号VCOのレベルをハイレベルからローレベルに反転する。
【０１７５】
この比較器３２２の出力信号VCOの出力レベルが反転したことをトリガとして下位ビットラッチ部３５２におけるグレイコードＧＣ［０］乃至ＧＣ「４」のラッチ動作が行われる。各グレイコードカウンタ３２５は、タイミング制御回路に含まれるＰＬＬ回路３７１で生成され、クロック信号供給線を伝搬される、例えば周波数ｆｎ（ＭＨｚ）の基準クロック信号CLKを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
【０１７６】
複数のＮビットのグレイコードＧＣは、１ビットのみ論理“０”と論理“１”間のレベル遷移がおこるコードとして形成される。グレイコードカウンタ３２５は、周波数ｆｎの基準クロック信号CLKを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］乃至ＧＣ［４］を生成する。
【０１７７】
グレイコードカウンタ３２５は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。さらにグレイコードカウンタ３２５は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］および最上位のグレイコードＧＣ［４］を生成する。各グレイコードカウンタ３２５は、生成したグレイコードを同じＡＤＣブロック１０５−１乃至１０５−Ｐに含まれる複数カラム分の下位ビットラッチ部３５２に供給する。
【０１７８】
グレイコードカウンタ３２５は、入力基準クロック信号CLKの立ち下りエッジでバイナリコードＢＣ［０］乃至ＢＣ［４］を生成し、入力クロック信号およびバイナリコードＢＣ「［０］乃至ＢＣ［４］を生成する。そして、基準クロック信号CLKと同じ周波数のクロック信号ＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］乃至ＧＣ［４］を出力する。各グレイコードカウンタ３２５は、生成したグレイコードを同じＡＤＣブロック１０５−１乃至１０５−Ｐに含まれる複数カラム分の下位ビットラッチ部３５２に供給する。
【０１７９】
図３９に、基準クロック信号CLKとグレイコードＧＣ[4:0]の波形を示す。参照電圧供給部３２１から供給される時間とともに電圧値が線形に変化するランプ波形の参照電圧RAMPと入力電圧VSLとが比較器３２２で比較され、その比較結果がVCOとして出力され、ラッチデコード回路３２３に供給される。各カラムにおいて、VCOが変化したタイミングで上位カウンタは動作を開始もしくは停止する。また下位ビットラッチ部３５２は、グレイコードカウンタ３２５によるグレイコードＧＣ［０］、グレイコードＧＣ［１］、グレイコードＧＣ［２］、グレイコードＧＣ［３］、グレイコードＧＣ［４］をそれぞれ取り込んでラッチする。
【０１８０】
グレイコードを用いたＡ／Ｄ変換回路３００においても、所定の領域において分解能を落とすことで消費電力を低減させる。このことについて、図４０を参照して説明する。図４０にＡ／Ｄ変換期間とグレイコードＧＣ[4:0]の動作期間を示す。Ａ／Ｄ変換期間の前半は画素出力VSLの電位が高い(低照度)の計数で、後半はVSL電位が低い(高照度)を計数している。
【０１８１】
Ａ／Ｄ変換期間において、低照度の黒領域では分解能が高い５bitGCの動作モードで動作させ、グレイコードカウンタ３２５においてグレイコードＧＣ[4:0]が出力される。そして、分解能を落としても実質的に画質が低下しない領域からは、最下位のグレイコードＧＣ[0]の出力を停止させ４bitGCの動作モードに移行させ、４bitGCとして動作させる。さらに、その後、次のグレイコードＧＣ[1]の出力を停止させ３bitGCの動作モードに移行させ、３bitGCで動作させる。続けて、２bitGCの動作モード、１bitGCの動作モードに順次以降するようにしても良いし、３bitGCの動作モードまでで動作モードの移行は停止されるようにしても良い。
【０１８２】
このように、順次分解能を落とす（分解能を切り換える）ことで、消費電力を削減することが可能となる。分解能を落とす方法としては、グレイコードの出力を停止させることで行うことができる。このようにグレイコードの出力を停止させることで、グレイコードカウンタ３２５からグレイコードＧＣ[4:0]を出力し続けている場合と比較して、所定の領域（例えば白領域）でＧＣ[1:0]を停止させた分だけ消費電流を削減できることは明らかである。
【０１８３】
ただし、単にグレイコードの出力を停止するだけでは、リニアリティが悪化する可能性がある。このことについて図４１を参照して、n+1 bitのグレイコードＧＣ[n:0]をバイナリ値BC[n:0]に変換するアルゴリズムについて説明する。図４１は５bitのグレイコードＧＣ[4:0]をバイナリ値BC[4:0]に変換する方法を示している。
【０１８４】
最上位のグレイコードＧＣ[n]は、そのままバイナリ値の最上位BC[n]とし、その後は次式（６）に基づいてバイナリ値が求められる。
【数５】
2012191359.tif 000007
【０１８５】
式（６）から、下位のバイナリコードＢＣ［m-１］は、上位のバイナリコードＢｃ［ｍ］と下位のバイナリコードに対応するグレイコードＧＣ［ｍ−１］の排他的論理が求められることで算出されることがわかる。
【０１８６】
図４１に基づいて説明すると、まず最上位のグレイコードＧＣ［４］は、そのまま、バイナリコードＢＣ［４］とされる。下位ビットは、自段でラッチされたグレイコードＧＣと前段のバイナリコードＢＣとの排他的論理和（ＥＸＯＲ）をとることによりバイナリコードＢＣに変換されるため、バイナリコードＢＣ［３］は、自段でラッチされたグレイコードＧＣ［３］と前段のバイナリコードＢＣ［４］との排他的論理和が取られることにより求められる。
【０１８７】
同様に、バイナリコードＢＣ［２］は、自段でラッチされたグレイコードＧＣ［２］と前段のバイナリコードＢＣ［３］との排他的論理和が取られることにより求められ、バイナリコードＢＣ［１］は、自段でラッチされたグレイコードＧＣ［１］と前段のバイナリコードＢＣ［２］との排他的論理和が取られることにより求められ、バイナリコードＢＣ［０］は、自段でラッチされたグレイコードＧＣ［０］と前段のバイナリコードＢＣ［１］との排他的論理和が取られることにより求められる。このように、バイナリコードは、下位のバイナリコードと同位のグレイコードを用いて求められる。
【０１８８】
図４２は、上述のアルゴリズムでバイナリ値に変換した結果を、横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示したものである。図４２において、実際のデコード値とは、図４０に示したように、グレイコードＧＣ[0]を停止するときにLo固定して停止させたときの値である。図４２において、丸い点は理想のデコード値を示し、四角い点は実際のデコード値を示し、４bitGCの動作モードで動作している時のデコード値を示す。
【０１８９】
図４２から、理想のデコード値と実際のデコード値は乖離していることが読み取れる。さらに図４３に、グレイコードＧＣ[1]とグレイコードＧＣ[0]をLo固定して上述のアルゴリズムでバイナリ値に変換した結果を、横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示する。図４３において、丸い点は理想のデコード値を示し、四角い点は実際のデコード値を示し、３bitGCの動作モードで動作している時のデコード値を示す。
【０１９０】
図４３に示した場合においても、理想のデコード値とデコード値には乖離があることが読み取れる。このように、グレイコードを停止するとき、Lo固定とすると、リニアリティが悪化する可能性がある。
【０１９１】
図４２、図４３に示した実際のデコード値は、グレイコードの出力を停止するとき、Lo固定としていた。すなわち、ＧＣ［０］＝Ｌ、またはＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｌ）の状態で、グレイコードの出力を停止していた。このように停止させるのではなく、停止させる論理値を変更することでリニアリティを改善することができる。
【０１９２】
図４４は、白領域のクロック信号停止において、グレイコードカウンタにおいて最下位のグレイコードＧＣ[0]を停止させるときLo固定ではなくHi固定とした例である。すなわち、ＧＣ［０］＝Ｈの状態で、グレイコードの出力を停止した例である。このような停止を行うと、グレイコードの出力が停止されている期間（クロック信号が停止されている期間）では各カラムでラッチされる値は論理値０ではなく、論理値１が記憶される。これをグレイコードからバイナリ値に変換するアルゴリズムにあてはめると、リニアリティが改善される。
【０１９３】
４bitGCの動作領域においてはＧＣ[0]がLo固定であってもHi固定であってもリニアリティに変化はないことが確認されている。３bitGCの動作領域においては、(ＧＣ[1],ＧＣ[0])＝(Lo,Hi),(Hi,Hi)と固定したときにリニアリティが改善することが確認されている。このことを、図４６に示す。図４６には3bitGCの動作領域において停止させる２つのグレイコードＧＣ[1],ＧＣ[0]の論理の組み合わせと、そのときの最大誤差を表にまとめたものである。
【０１９４】
グレイコードＧＣ［０］とグレイコードＧＣ［１］が、共にLo停止された場合、最大誤差は、３ＬＳＢとなる。グレイコードＧＣ［０］がLo停止され、グレイコードＧＣ［１］がHi停止された場合、最大誤差は、３ＬＳＢとなる。グレイコードＧＣ［０］がHi停止され、グレイコードＧＣ［１］がLo停止された場合、最大誤差は、２ＬＳＢとなる。グレイコードＧＣ［０］とグレイコードＧＣ［１］が、共にHi停止された場合、最大誤差は、２ＬＳＢとなる。
【０１９５】
この結果から、上記したようにグレイコードＧＣ［０］をHi停止し、グレイコードＧＣ［１］をLo停止するように設定するか、またはグレイコードＧＣ［０］とグレイコードＧＣ［１］が、共にHi停止されるように設定すると、デコード値の最大誤差が小さくなり、クロック信号を停止させても、デコード値の精度の低下を最小限に抑えられる。また、このようにいくつかの組み合わせにおいて、停止させるときの論理値を変更することでリニアリティの改善することができる。よって、ここでは、一例を示したのであり、組み合わせの限定を示すわけではない。
【０１９６】
図４５は横軸に時間、縦軸にデコード値をとり、Ａ／Ｄ変換のリニアリティを図示する。図４５は３bitGCの動作領域の結果である。図４５は、図４３に対応しており、図４３が、ＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｌ）で停止したときのデコード値を示し、図４５が、ＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｈ）またはＧＣ［１］，ＧＣ［０］＝（Ｈ，Ｈ）で停止したときのデコード値を表す。待たず４５において、丸い点は理想のデコード値を示し、四角い点はＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｈ）で停止した時のデコード値を示し、三角形の点はＧＣ［１］，ＧＣ［０］＝（Ｈ，Ｈ）で停止したときのデコード値を示す。
【０１９７】
図４５に示したように、ＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｈ）またはＧＣ［１］，ＧＣ［０］＝（Ｈ，Ｈ）で停止したときのデコード値は、理想のデコード値と乖離しているが、その乖離幅は、図４３に示した場合に対して小さくなっていることが読み取れる。すなわち、ＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｈ）またはＧＣ［１］，ＧＣ［０］＝（Ｈ，Ｈ）で停止したときの方が、ＧＣ［１］，ＧＣ［０］＝（Ｌ，Ｌ）で停止したときよりもリニアリティが改善する。
【０１９８】
また、再度図４３を参照する。図４３において、時間４から５になるときのデコード値の増加率と、時間８から９になるときのデコード値の増加率は異なる。この場合、単調に増加しているが、その増加率の差が大きい。これに対して、図４５において、時間４から５になるときのデコード値の増加率と、時間８から９になるときのデコード値の増加率は、ほぼ同じである。この場合、単調に増加し、かつその増加率の差も小さい。このようなことから、単調増加性も改善されることがわかる。
【０１９９】
このように、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、比較器の出力が反転したことをトリガとして動作開始もしくは動作停止し、クロック信号の周期毎に計数する上位ビットカウンタと、クロック信号からグレイコードカウンタより生成されたグレイコードをラッチしその値をデコードすることで下位ビットとを出力するグレイバイナリ複合カウンタを有する、積分型Ａ／Ｄ変換器において、照度に応じ白(明)領域においてグレイコードカウンタから分解能を減じることで必要がなくなるグレイコードの出力を停止させることで消費電流を減らすことが可能となる。
【０２００】
また、このような積分型Ａ／Ｄ変換器を列並列で有するCMOSイメージセンサに適用することができ、照度が異なることで分解能がカラムによって異なるグレイバイナリ複合カウンタ群に対し、一律のデコード制御をカラム全体で行うことによって生じるDNL（differential non linearity）の悪化やリニアリティの悪化が起きる可能性を、グレイコードカウンタから出力されるグレイコードを停止させる際の論理値を制御することによって緩和させることが可能となる。
【０２０１】
なお、上述した実施の形態においては、積分型Ａ／Ｄ変換装置を例にあげて説明したが、積分型に限定されるのではなく、逐次比較型、パイプライン型、ΣΔ型などにも適用できる。
【０２０２】
［記録媒体について］
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。
【０２０３】
図４７は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、ＣＰＵ（Central Processing Unit）１００１、ＲＯＭ（Read Only Memory）１００２、ＲＡＭ（Random Access Memory）１００３は、バス１００４により相互に接続されている。バス１００４には、さらに、入出力インタフェース１００５が接続されている。入出力インタフェース１００５には、入力部１００６、出力部１００７、記憶部１００８、通信部１００９、およびドライブ２１０が接続されている。
【０２０４】
入力部１００６は、キーボード、マウス、マイクロフォンなどよりなる。出力部１００７は、ディスプレイ、スピーカなどよりなる。記憶部１００８は、ハードディスクや不揮発性のメモリなどよりなる。通信部１００９は、ネットワークインタフェースなどよりなる。ドライブ１０１０は、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア１０１１を駆動する。
【０２０５】
以上のように構成されるコンピュータでは、ＣＰＵ１００１が、例えば、記憶部１００８に記憶されているプログラムを、入出力インタフェース１００５およびバス１００４を介して、ＲＡＭ１００３にロードして実行することにより、上述した一連の処理が行われる。
【０２０６】
コンピュータ（ＣＰＵ１００１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１０１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
【０２０７】
コンピュータでは、プログラムは、リムーバブルメディア１０１１をドライブ１０１０に装着することにより、入出力インタフェース１００５を介して、記憶部１００８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部１００９で受信し、記憶部１００８にインストールすることができる。その他、プログラムは、ＲＯＭ１００２や記憶部１００８に、あらかじめインストールしておくことができる。
【０２０８】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０２０９】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０２１０】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０２１１】
２０  Ａ／Ｄ変換装置，  ２１  参照電圧供給部，  ２２  比較器，  ２３  ラッチデコード回路，  ２４  リップルカウンタ，  ４１  ラッチ回路，  ４２乃至４５  フリップフロップ，  ５１  デコード回路，  ５２  セレクタ，  ５３  第１のデコード回路，  ５４  第１のリップルカウンタ部，  ５５  マスク回路，  ５６  第２のデコード回路，  ５７  第２のリップルカウンタ部，  ２００  Ａ／Ｄ変換装置，  ２０２  上位ビットリップルカウンタ，  ２２１，２２２  フリップフロップ，  ３００  Ａ／Ｄ変換装置，  ３２１  参照電圧供給部，  ３２２  比較器，  ３２３  ラッチデコード回路，  ３２４  リップルカウンタ，  ３２５  グレイコードカウンタ
【図１】
2012191359.tif 000008
【図２】
2012191359.tif 000009
【図３】
2012191359.tif 000010
【図４】
2012191359.tif 000011
【図５】
2012191359.tif 000012
【図６】
2012191359.tif 000013
【図７】
2012191359.tif 000014
【図８】
2012191359.tif 000015
【図９】
2012191359.tif 000016
【図１０】
2012191359.tif 000017
【図１１】
2012191359.tif 000018
【図１２】
2012191359.tif 000019
【図１３】
2012191359.tif 000020
【図１４】
2012191359.tif 000021
【図１５】
2012191359.tif 000022
【図１６】
2012191359.tif 000023
【図１７】
2012191359.tif 000024
【図１８】
2012191359.tif 000025
【図１９】
2012191359.tif 000026
【図２０】
2012191359.tif 000027
【図２１】
2012191359.tif 000028
【図２２】
2012191359.tif 000029
【図２３】
2012191359.tif 000030
【図２４】
2012191359.tif 000031
【図２５】
2012191359.tif 000032
【図２６】
2012191359.tif 000033
【図２７】
2012191359.tif 000034
【図２８】
2012191359.tif 000035
【図２９】
2012191359.tif 000036
【図３０】
2012191359.tif 000037
【図３１】
2012191359.tif 000038
【図３２】
2012191359.tif 000039
【図３３】
2012191359.tif 000040
【図３４】
2012191359.tif 000041
【図３５】
2012191359.tif 000042
【図３６】
2012191359.tif 000043
【図３７】
2012191359.tif 000044
【図３８】
2012191359.tif 000045
【図３９】
2012191359.tif 000046
【図４０】
2012191359.tif 000047
【図４１】
2012191359.tif 000048
【図４２】
2012191359.tif 000049
【図４３】
2012191359.tif 000050
【図４４】
2012191359.tif 000051
【図４５】
2012191359.tif 000052
【図４６】
2012191359.tif 000053
【図４７】
2012191359.tif 000054