(57)【要約】【課題】可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置され、第１配線と基板との間に位置する複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備える。第１のメモリセルの可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、第１の金属材料により形成され、且つ、第１記録層と接するように形成された第２記録層とを有する。第２記録層は第１記録層に比べ第１配線に近い側に設けられる。【選択図】図７
2012191184.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置され、前記第１配線と前記基板との間に位置する複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備え、
前記第１のメモリセルの前記可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、前記第１の金属材料により形成され、且つ、前記第１記録層と接するように形成された第２記録層とを有し、
前記第２記録層は前記第１記録層に比べ前記第１配線に近い側に設けられ、
前記第１記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成され、
前記第１配線及び前記第２配線は、前記基板に対して垂直な方向に交互に積層され、
前記第１配線及び前記第２配線のうち、前記基板に近い下側に形成された前記第１配線と上側に形成された前記第２配線との間に、前記第１配線と前記第２配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第２のメモリセルを含む第２のメモリセルアレイが形成され、
前記第２のメモリセルの前記可変抵抗素子は、前記第１の金属材料の酸化物により形成された前記第１記録層のみを有する
ことを特徴とする半導体記憶装置。
【請求項２】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置され、前記第１配線と前記基板との間に位置する複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備え、
前記第１のメモリセルの前記可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、前記第１の金属材料により形成され、且つ、前記第１記録層と接するように形成された第２記録層とを有し、
前記第２記録層は前記第１記録層に比べ前記第１配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項３】
前記第１記録層は、前記基板に垂直な方向の下側の領域で単位体積あたりの酸素量が少なく、上側の領域で単位体積あたりの酸素量が多くなるように形成されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１配線及び前記第２配線は、前記基板に対して垂直な方向に交互に積層され、
前記第１配線及び前記第２配線のうち、前記基板に近い下側に形成された前記第１配線と上側に形成された前記第２配線との間に、前記第１配線と前記第２配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第２のメモリセルを含む第２のメモリセルアレイが形成され、
前記第２のメモリセルの前記可変抵抗素子は、前記第１の金属材料の酸化物により形成された前記第１記録層のみを有する
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２記録層に接するように形成され、前記第２記録層を還元する還元剤層をさらに有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記第１記録層及び前記第２記録層中に形成され、前記第２記録層を還元する還元剤のナノ構造体をさらに有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記電流整流素子の電流整流方向は、選択された前記第１のメモリセルにおいて、リセット動作時に前記第１配線側から前記第２配線側に電流が流れるような方向であることを特徴とする請求項２乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
ビット線又はワード線となる複数の第３配線を形成する工程と、
前記第３配線の上方に前記第３配線と電気的に接続するように電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを形成する工程と、
前記メモリセルの上方に前記メモリセルと電気的に接続し、且つ、前記第３配線と交差して前記第３配線との各交差部に前記メモリセルが配置されるように、前記ビット線又は前記ワード線となる複数の第４配線を形成する工程とを備え、
前記メモリセルを形成する工程は、第１の金属材料の酸化物により形成された第１記録層と、前記第１の金属材料により形成され、且つ、前記第１記録層と接するように形成された第２記録層とにより前記可変抵抗素子を形成するとともに、
前記第１記録層に比べ、前記可変抵抗素子の前記第３配線又は前記第４配線のうち動作時に前記ビット線となる方に近い側に前記第２記録層を設ける
ことを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記第２記録層に接するように、前記第２記録層を還元する還元剤層を形成する工程を有することを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置され、前記第１配線と前記基板との間に位置する複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備え、
前記第１のメモリセルの前記可変抵抗素子は、第１の金属材料の酸化物により形成された第３記録層と、前記第１の金属材料の酸化物よりも仕事関数が小さい第２の金属材料により形成され、且つ、前記第３記録層と接するように形成された第４記録層とを有し、
前記第４記録層は前記第３記録層に比べ前記第１配線に近い側に設けられた
ことを特徴とする半導体記憶装置。
【請求項１１】
前記第１配線及び前記第２配線は、前記基板に対して垂直な方向に交互に積層され、
前記第１配線及び前記第２配線のうち、前記基板に近い下側に形成された前記第１配線と上側に形成された前記第２配線との間に、前記第１配線と前記第２配線との各交差部に配置され且つ電流整流素子及び可変抵抗素子を直列接続してなる第２のメモリセルを含む第２のメモリセルアレイが形成され、
前記第２のメモリセルの前記可変抵抗素子は、第１の金属材料の酸化物により形成された第３記録層と、前記第１の金属材料の酸化物よりも仕事関数が小さい第２の金属材料により形成され、且つ、前記第３記録層と接するように形成された第４記録層とを有し、
前記第２のメモリセルの前記第４記録層は、前記第３記録層に比べ前記第１配線に近い側に設けられた
ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第４記録層に接するように形成されたポリシリコン層をさらに有することを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
前記ポリシリコン層と前記第４記録層との間に形成されたシリコン酸化膜又はシリコン酸窒化膜をさらに有することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第２の金属材料は、ｐ＋型のポリシリコンよりも仕事関数が小さいことを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記電流整流素子の電流整流方向は、選択された前記第１のメモリセルにおいて、リセット動作時に前記第１配線側から前記第２配線側に電流が流れるような方向であることを特徴とする請求項１０乃至１４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
高密度メモリセルアレイを実現するためには、各ビットに１つのトランジスタを具備させ、ビットを選択するのにトランジスタを利用するということなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備し、ダイオード等の電流整流素子によりビットの選択を行うようにしたメモリセルアレイを作製し、ビット線及びワード線を交互に積層させていくことで、メモリセルアレイを三次元的に積層配列することが望ましい。このような三次元的に積層配列した高密度メモリセルアレイにおいては、互いに交差するビット線及びワード線につながる周辺回路に関して、ビット線とワード線で異なる機能を持たせるようにした方が、周辺回路の面積を小さくできるため、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、上記のように、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の電流整流素子とを具備するメモリセルアレイを三次元的に積層配列したメモリ装置においては、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が異なることが望ましい。
【０００４】
一方、抵抗変化メモリでは、採用される抵抗変化膜の材料その他の要因によってデータ保持特性が不十分になるという問題がある。特に、良く制御されていない製造工程においては、抵抗変化膜の元素組成が、抵抗変化膜の表面に垂直な方向で異なってしまうことがある。このため、先述のように、ビット線及びワード線の交差部に具備される電流整流素子の電流整流方向が、ビット線がワード線の上部に位置する場合と、ビット線がワード線の下部に位置する場合とで異なるような、メモリセルアレイを三次元的に積層配列したメモリ装置においては、電流整流素子の電流整流方向がいずれの場合においてもデータ保持特性が十分になるように、抵抗変化膜の材料その他の要因を制御する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４６９０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、可変抵抗素子のデータ保持特性を向上させることのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置され、第１配線と基板との間に位置する複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなる第１のメモリセルを含む第１のメモリセルアレイとを備える。第１のメモリセルの可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、第１の金属材料により形成され、且つ、第１記録層と接するように形成された第２記録層とを有する。第２記録層は第１記録層に比べ第１配線に近い側に設けられる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１及びその周辺回路の回路図である。
【図５】比較例のメモリセルの構造を示す断面図である。
【図６】比較例のメモリセルのデータ保持特性を示すグラフである。
【図７】第１の実施の形態におけるメモリセルの構造を示す断面図である。
【図８】第１の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図９】別の構成例のメモリセルアレイ１の一部の斜視図である。
【図１０】図９におけるＩＩ−ＩＩ’線で切断して矢印方向に見た断面図である。
【図１１Ａ】別の構成例のメモリセルアレイ１におけるメモリセルの構造を示す断面図である。
【図１１Ｂ】別の構成例のメモリセルアレイ１におけるメモリセルの構造を示す断面図である。
【図１２】第２の実施の形態におけるメモリセルの構造を示す断面図である。
【図１３】第２の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図１４】第３の実施の形態におけるメモリセルの構造を示す断面図である。
【図１５】第３の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図１６】他の例のメモリセルの製造方法を示す工程図である。
【図１７】第４の実施の形態におけるメモリセルの構造を示す断面図である。
【図１８】第４の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図１９】第４の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図２０】第４の実施の形態のメモリセルのデータ保持特性を示すグラフである。
【図２１】別の構成例のメモリセルアレイ１におけるメモリセルの構造を示す断面図である。
【図２２】第５の実施の形態におけるメモリセルの構造を示す断面図である。
【図２３】第５の実施の形態におけるメモリセルの製造方法を示す工程図である。
【図２４】第６の実施の形態におけるメモリセルの構造を示す断面図である。
【図２５】第６の実施の形態におけるメモリセルの製造方法を示す工程図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１０】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うためにワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
【００１２】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設され、これと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１３】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと、例えばダイオードＤＩ等の電流整流素子とが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、Ｗ、ＷＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＳｉ、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２、ＮｉＳｉ、ＣｏＳｉ等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードＤＩと可変抵抗素子ＶＲとの、Ｚ方向積層の順番を変更した構造も本発明の実施の形態の範囲内とする。
【００１４】
［電流整流素子］
メモリセルＭＣに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードＤＩが挙げられる。ダイオードＤＩの一例としては、不純物を含有するｐ型層及びｎ型層を備えるＰＮ接合ダイオードが用いられる。また他にも、ダイオードＤＩとして、ＰＮ接合ダイオードのほかに、ショットキーダイオードや、ｐ型層及びｎ型層の間に不純物を含有しないｉ層を挿入したＰＩＮダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルＭＣの抵抗変化膜に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子に用いられる材料として、シリコン以外に、シリコンゲルマニウム、ゲルマニウム等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
【００１５】
メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、所定の電圧を所定方向に所定時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００１６】
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。図４において、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩにより構成されている。ダイオードＤＩは、選択ビット線ＢＬから選択ワード線ＷＬに、選択されたメモリセルＭＣを通って電流が流れるように電流整流特性を有している。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。この場合、カラム系周辺回路２ａ及びロウ系周辺回路３ａを全く同じ構成とする必要がなく、ビット線ＢＬ及びワード線ＷＬの動作制御に用いる構成のみとすることができ、周辺回路の面積を可能な限り小さくすることができる。
【００１７】
第１の実施の形態に係る可変抵抗素子ＶＲの構成を説明する前に、まず比較例に係る可変抵抗素子ＶＲの構成について説明する。図５は、比較例に係るメモリセルアレイの構造を示す断面図である。図５に示す比較例は、可変抵抗素子ＶＲが１層の金属酸化物、例えば酸化ハフニウム（ＨｆＯｘ）からなる第１記録層ＲＬ１のみにより形成されている。なお、図５では電極ＥＬの図示を省略しているが、電極ＥＬは上記の説明と同様に形成されている。図５（１）は、メモリセルＭＣのＺ方向上側にビット線ＢＬ、下側にワード線ＷＬが形成されるメモリセルＭＣを示している。また、図５（２）は、メモリセルＭＣのＺ方向上側にワード線ＷＬ、下側にビット線ＢＬが形成されるメモリセルＭＣを示している。ここで、ダイオードＤＩは、リセット動作のときにビット線ＢＬからワード線ＷＬに向かって、可変抵抗素子ＶＲを通して電流が流れる方向に電流整流特性を有している。つまり、図５（１）と図５（２）では、ダイオードＤＩの電流整流方向が異なる。
【００１８】
第１記録層ＲＬ１は、ハフニウムを成膜した後に酸化を行うことで、酸化ハフニウムを形成しているため、Ｚ方向下側（半導体基板Ｓに近い側）の領域で単位体積あたりの酸素量が少なく（酸素の組成濃度が低く）、上側（半導体基板Ｓに遠い側）の領域で単位体積あたりの酸素量が多く（酸素の組成濃度が高く）なるように形成されている。
【００１９】
図６は、比較例に係るメモリセルＭＣに電圧を印加した際の電流特性を示すグラフである。図６（１）に示すグラフは、メモリセルＭＣのＺ方向上側にビット線ＢＬ、下側にワード線ＷＬが形成されるメモリセルＭＣに関し、また、図６（２）に示すグラフは、メモリセルＭＣのＺ方向上側にワード線ＷＬ、下側にビット線ＢＬが形成されるメモリセルＭＣに関するものである。図６に示すグラフの横軸は、メモリセルＭＣにデータを書き込んだ直後に読み出し電圧を印加してデータを読み出した際のメモリセルＭＣの電流値を示す。図６に示すグラフの縦軸は、データ書き込み動作を行ってから、メモリセルＭＣを２００℃で５時間放置した後に、読み出し電圧を印加してデータを読み出した際のメモリセルＭＣの電流値を示す。図６に示すグラフ中の破線は、縦軸と横軸の値が等しくなる点を結んでいる。この破線上に測定データがプロットされる場合、２００℃で５時間放置した後のメモリセルＭＣの読み出し電流と、データ書き込み直後のメモリセルＭＣの読み出し電流とが同じ値であることを意味する。また、図６中の例１−例６では、それぞれ、第１記録層ＲＬ１の厚さと電極ＥＬ３の製造条件が異なる。一般に、短時間でメモリセルＭＣの信頼性を評価するために、高温でメモリセルＭＣの劣化速度を加速して、メモリセルＭＣの信頼性を評価する手法が広く用いられている。ここでは、メモリセルＭＣの信頼性の一つであるデータ保持特性を、２００℃という高温で劣化を加速した状況下で試験している。すなわち、データ保持特性が優れていれば、２００℃での５時間放置前後で、メモリセルＭＣの読み出し電流値が変化しないことが期待される。
【００２０】
図６（１）に示すように、Ｚ方向下側にワード線ＷＬが形成され、Ｚ方向上側にビット線ＢＬが形成されているメモリセルＭＣでは、２００℃で５時間放置した後のメモリセルＭＣの読み出し電流値が、データ書き込み直後のメモリセルＭＣの読み出し電流値よりも小さくなっている。その電流値変化は、多くの場合１桁以上である。一方、図６（２）に示すように、Ｚ方向下側にビット線ＢＬが形成され、Ｚ方向上側にワード線ＷＬが形成されているメモリセルＭＣでは、２００℃で５時間放置した後のメモリセルＭＣの読み出し電流値と、データ書き込み直後のメモリセルＭＣの読み出し電流値とが、ほぼ等しくなっている。すなわち、上述のように、Ｚ方向下側（半導体基板Ｓに近い側）の領域で単位体積あたりの酸素量が少なく、上側（半導体基板Ｓに遠い側）の領域で単位体積あたりの酸素量が多くなるように形成された第１記録層ＲＬ１においては、Ｚ方向下側にビット線ＢＬが、Ｚ方向上側にワード線ＷＬが形成されることで、データ保持特性が向上する。比較例に係るメモリセルＭＣの第１記録層ＲＬ１の酸素量がＺ方向下側で少なく、Ｚ方向上側で多いこと、また、比較例に係るメモリセルＭＣのダイオードＤＩは、ビット線ＢＬからワード線ＷＬに第１記録層ＲＬ１を通して電流が流れる方向に電流整流特性を有しており、第１記録層ＲＬ１においては、ビット線ＢＬ側が陽極に、ワード線ＷＬ側が陰極となっていること、そして、陰極側の構造に依らず、Ｚ方向上側が陰極の場合の方がＺ方向下側が陰極の場合よりもデータ保持特性が向上していることを考慮すれば、データ保持特性の向上は、第１記録層ＲＬ１の陽極側の酸素量が少ないということにより引き起こされていると整理される。上記は、発明者等が独自に行った実験及び、独自の実験結果に対する考察から引き出された新しい知見である。
【００２１】
［可変抵抗素子ＶＲ］
上記比較例に係る可変抵抗素子ＶＲに関する新規実験結果、及び新規知見に基づき、第１の実施の形態に係るメモリセルＭＣは以下に示すような可変抵抗素子ＶＲの構成を採用している。以下、図７を参照して、実施の形態に係るメモリセルＭＣの可変抵抗素子ＶＲの構成を詳細に説明する。図７は、実施の形態に係るメモリセルＭＣ及び可変抵抗素子ＶＲの構造を示す断面図である。メモリセルＭＣは、前述したように、直列接続されたダイオードＤＩを例にした電流整流素子、可変抵抗素子ＶＲ、及び電極ＥＬ１〜ＥＬ３により構成されている。
【００２２】
図７に示されるように、実施の形態に係る可変抵抗素子ＶＲは、金属酸化物からなる第１記録層ＲＬ１と、第１記録層ＲＬ１に用いられた金属と同一の金属（酸化していない）からなる第２記録層ＲＬ２とを備える。第１記録層ＲＬ１と第２記録層ＲＬ２は、半導体基板Ｓに垂直なＺ方向に積層されている。可変抵抗素子ＶＲは、金属からなる第２記録層ＲＬ２のほうが、第１記録層ＲＬ１に比べビット線ＢＬに近い側に形成されており、この第２記録層ＲＬ２が電極ＥＬ３を介してビット線ＢＬと接続されている。上述のように、可変抵抗素子ＶＲの上下にはそれぞれ電極ＥＬ２・ＥＬ３が設けられている。電極ＥＬ３は、さらに上層のビット線ＢＬに接続され、電極ＥＬ２は、下層のダイオードＤＩを介してワード線ＷＬに接続される。電極ＥＬ２、ＥＬ３を構成する材料として、例えば窒化チタン（ＴｉＮ）を用いることができる。
【００２３】
ここで、第１記録層ＲＬ１及び第２記録層ＲＬ２を構成する金属として、例えばハフニウム（Ｈｆ）を用いることができる。すなわち、第１記録層ＲＬ１は酸化ハフニウム（ＨｆＯｘ）からなり、第２記録層ＲＬ２はハフニウムにより形成することができる。また、第１記録層ＲＬ１及び第２記録層ＲＬ２を構成する他の金属として、例えばマンガン（Ｍｎ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）等を用いることができる。この場合、第１記録層ＲＬ１・第２記録層ＲＬ２はそれぞれ二酸化マンガン（ＭｎＯ２）・マンガン、酸化チタン（ＴｉＯｘ）・チタン、酸化ニオブ（ＮｂＯｘ）・ニオブ、アルミナ（Ａｌ２Ｏ３）・アルミニウム、酸化アルミニウム（ＡｌＯｘ）・アルミニウム、酸化ニッケル（ＮｉＯ）・ニッケル、又は酸化タングステン（ＷＯ）・タングステンの組み合わせとなる。
【００２４】
［可変抵抗素子ＶＲの製造方法］
次に、図８を参照して可変抵抗素子ＶＲの製造方法を説明する。図８は、実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第１記録層ＲＬ１、第２記録層ＲＬ２及び電極ＥＬ３を順次積層する。この際、第１記録層ＲＬ１、第２記録層ＲＬ２及び電極ＥＬ３は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。その後、上層のビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００２５】
［効果］
上述の比較例に係る可変抵抗素子ＶＲに関する新規実験結果及び、新規知見に基づき、図７に示す実施の形態におけるメモリセルＭＣは、Ｚ方向上側に向かって、第１記録層ＲＬ１と同一の金属材料からなる第２記録層ＲＬ２とをこの順に備えている。また、リセット動作のときに、ビット線ＢＬからワード線ＷＬに向かって、メモリセルＭＣを通って電流が流れる方向として、且つ、ビット線ＢＬをメモリセルＭＣのＺ方向上側に、ワード線ＷＬをメモリセルＭＣのＺ方向下側に具備することにより、可変抵抗素子ＶＲにおいて、陰極側に比べ、陽極側の酸素量が少なくなっている。よって、本実施の形態に係るメモリセルＭＣの構成によれば、メモリセルＭＣのデータ保持特性を向上することが可能である。
【００２６】
［メモリセルアレイの他の例］
図９に示すように、上述したメモリセル構造をＺ方向に複数積層した三次元構造とすることもできる。図１０は、図９のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。
【００２７】
なお、メモリセルアレイ１は、幾つかのメモリセル群ＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、カラム制御回路２とロウ制御回路３の面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２８】
図１１Ａ、図１１Ｂは、図１０に示す三次元構造のメモリセルアレイ１のセルアレイ層ＭＡ０、ＭＡ１の断面図である。ここで、リセット動作のときに、ビット線ＢＬからワード線ＷＬに向かって、メモリセルＭＣを通って電流が流れる。セット動作ではワード線ＷＬからビット線ＢＬに向かってメモリセルＭＣを通って電流が流れてもよいし（バイポーラ動作）、ビット線ＢＬからワード線ＷＬに向かって、メモリセルＭＣを通って電流が流れてもよい（ユニポーラ動作）。図１１Ａに示すように、第２記録層ＲＬ２を有するメモリセルＭＣは、Ｚ方向上側にビット線ＢＬ、下側にワード線ＷＬが形成される層（セルアレイ層ＭＡ１）においてのみ設けることができる。このとき、Ｚ方向下側にビット線ＢＬ、上側にワード線ＷＬが形成される層（セルアレイ層ＭＡ０）においては、例えば、金属を成膜した後に酸化することで金属酸化物を形成するという製造方法により、Ｚ方向下側の酸素量が少なくなった第１記録層ＲＬ１のみを有するメモリセルＭＣを設けてもよい。また、図１１Ｂに示すように、ビット線ＢＬ・ワード線ＷＬとの上下関係に関らず、酸素量の少ない第２記録層ＲＬ２をビット線ＢＬ側に設けるようにメモリセルＭＣを形成しても良い。図１１Ａ、図１１Ｂのどちらの構造においても、セルアレイ層ＭＡ０とセルアレイ層ＭＡ１の両方のメモリセルＭＣ中の可変抵抗素子ＶＲを陰極側に比べ、陽極側の酸素量を少なくすることができる。その結果、ビット線ＢＬ、ワード線ＷＬのＺ方向上下関係に依らず、どのセルアレイ層ＭＡをメモリセルＭＣにおいても、データ保持特性を向上させることが可能である。
【００２９】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図１２を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図１２は、本実施の形態に係る可変抵抗素子ＶＲの構造を示す断面図である。
【００３０】
図１２に示されるように、本実施の形態に係る可変抵抗素子ＶＲも、金属酸化物からなる第１記録層ＲＬ１と、第１記録層ＲＬ１に用いられた金属と同一の金属からなる第２記録層ＲＬ２とを備える。本実施の形態の可変抵抗素子ＶＲは、第２記録層ＲＬ２と電極ＥＬ３との間に還元剤層Ａ１が形成されている点において、第１の実施の形態に係る可変抵抗素子ＶＲと異なる。この還元剤層Ａ１を構成する材料として、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）等の還元剤を用いることができる。この還元剤層Ａ１は、第２記録層ＲＬ２中の余剰な酸素を除去するために設けられる。
【００３１】
［可変抵抗素子ＶＲの製造方法］
次に、図１３を参照して可変抵抗素子ＶＲの製造方法を説明する。図１３は、本実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第１記録層ＲＬ１、第２記録層ＲＬ２を順次積層する。この際、第１記録層ＲＬ１及び第２記録層ＲＬ２は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第２記録層ＲＬ２の上にチタン（Ｔｉ）、コバルト（Ｃｏ）等からなる還元剤層Ａ１と電極ＥＬ３とを、製造環境等の外部の影響を受けないように同一雰囲気中で連続して成膜する。そして、上層のビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００３２】
［可変抵抗素子ＶＲの効果］
本実施の形態に係る可変抵抗素子ＶＲも、第１記録層ＲＬ１と同一の金属材料からなる第２記録層ＲＬ２を備えている。本実施の形態のメモリセルＭＣは、金属からなる第２記録層ＲＬ２を設けることにより、可変抵抗素子全体としてみると可変抵抗素子ＶＲのビット線ＢＬ側の酸素量が少なくなる。本実施の形態に係るメモリセルＭＣの構成によれば、酸素量の多い第１記録層ＲＬ１の上部が可変抵抗素子ＶＲのビット線ＢＬ側に形成されることがなく、メモリセルＭＣのデータ保持特性が悪化することがない。また、還元剤層Ａ１を設けることにより、製造工程中の大気暴露により第２記録層ＲＬ２に取り込まれる酸素を除去することができる。
【００３３】
［第３の実施の形態］
次に、本発明の第３の実施の形態を図１４を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図１４は、本実施の形態に係る可変抵抗素子ＶＲの構造を示す断面図である。
【００３４】
図１４に示されるように、本実施の形態に係る可変抵抗素子ＶＲも、金属酸化物からなる第１記録層ＲＬ１と、第１記録層ＲＬ１に用いられた金属と同一の金属からなる第２記録層ＲＬ２とを備える。本実施の形態の可変抵抗素子ＶＲは、第１記録層ＲＬ１及び第２記録層ＲＬ２の内部に還元剤のナノ構造体Ａ２が形成されている点において、第１の実施の形態に係る可変抵抗素子ＶＲと異なる。この還元剤のナノ構造体Ａ２を構成する材料として、例えば酸化チタン（ＴｉＯｘ）、酸化コバルト（ＣｏＯｘ）等の還元剤を用いることができる。
【００３５】
［可変抵抗素子ＶＲの製造方法］
次に、図１５を参照して可変抵抗素子ＶＲの製造方法を説明する。図１５は、本実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第１記録層ＲＬ１、第２記録層ＲＬ２を順次積層する。この際、第１記録層ＲＬ１及び第２記録層ＲＬ２は、必ずしも同一雰囲気中で連続して成膜する必要はない。その後、第２記録層ＲＬ２の上にチタン（Ｔｉ）、コバルト（Ｃｏ）等からなる還元剤層Ａと電極ＥＬ３とを連続して成膜する。次に、アニーリングを実行することにより、還元剤のナノ構造体Ａ２を第１記録層ＲＬ１及び第２記録層ＲＬ２中に形成する。そして、上層のビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００３６】
［可変抵抗素子ＶＲの効果］
本実施の形態に係る可変抵抗素子ＶＲも、第１記録層ＲＬ１と同一の金属材料からなる第２記録層ＲＬ２を備えている。本実施の形態のメモリセルＭＣは、金属からなる第２記録層ＲＬ２を設けることにより、可変抵抗素子全体としてみると可変抵抗素子ＶＲのビット線ＢＬ側の酸素量が少なくなる。本実施の形態に係るメモリセルＭＣの構成によれば、酸素量の多い第１記録層ＲＬ１の上部が可変抵抗素子ＶＲのビット線ＢＬ側に形成されることがなく、メモリセルＭＣのデータ保持特性が悪化することがない。また、還元剤のナノ構造体Ａ２を設けることにより、製造工程中の大気暴露により第２記録層ＲＬ２に取り込まれる酸素を除去することができる。そして、還元剤をナノ構造体Ａ２とすることにより、還元剤による電圧降下を防ぐことができる。
【００３７】
［他の製造方法の例］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第１の実施の形態の製造方法は、電極ＥＬ２、第１記録層ＲＬ１、第２記録層ＲＬ２、及び電極ＥＬ３を順次積層する製造工程として説明した。しかし、第１の実施の形態に係る可変抵抗素子ＶＲは、以下の製造方法により形成することもできる。
【００３８】
図１６は、可変抵抗素子ＶＲの製造方法の他の例を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第１記録層ＲＬ１となる金属膜を成膜する。その後、金属膜を酸化して金属酸化物からなる第１記録層ＲＬ１を形成する。
【００３９】
次に、第１記録層ＲＬ１の上に、第２記録層ＲＬ２となる金属膜を成膜する。この金属膜に対し、不活性元素によるスパッタリングを行い、第２記録層ＲＬ２を形成する。不活性元素としては、例えばアルゴンが用いられる。その後、第２記録層ＲＬ２上に電極ＥＬ３を成膜する。この際、不活性元素によるスパッタリングと電極ＥＬ３の成膜は、製造環境等の外部の影響を受けないように同一雰囲気中で連続して実行する。第２記録層ＲＬ２となる金属を成膜した後に、製造途中の本実施の形態の半導体記憶装置を、製造装置から取り出し、製造環境下の大気中に曝すと、大気中の酸素によって、第２記録層ＲＬ２となる金属は酸化される。しかし、スパッタリングにより、大気によって表面が酸化された第２記録層ＲＬ２となる金属表面を除去することで、酸化されていない金属表面が現れるため、酸素量の少ない第２記録層ＲＬ２の形成が可能となる。その後、上層のビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。このような製造方法によっても、第１の実施の形態に係る可変抵抗素子ＶＲを製造することができる。
【００４０】
［第４の実施の形態］
次に、本発明の第４の実施の形態を図１７を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図１７は、本実施の形態に係る可変抵抗素子ＶＲの構造を示す断面図である。本実施の形態は、可変抵抗素子ＶＲを構成する２つの記録層にそれぞれ用いられる金属が異なる点において、上述の実施の形態と異なる。
【００４１】
［可変抵抗素子ＶＲ］
図１７は、実施の形態に係るメモリセルＭＣ及び可変抵抗素子ＶＲの構造を示す断面図である。メモリセルＭＣは、前述したように、直列接続されたダイオードＤＩを例にした電流整流素子、可変抵抗素子ＶＲ、及び電極ＥＬ１〜ＥＬ３により構成されている。
【００４２】
図１７に示されるように、本実施の形態に係る可変抵抗素子ＶＲは、金属酸化物からなる第３記録層ＲＬ３と、第３記録層ＲＬ３に用いられた金属酸化物よりも仕事関数が小さい金属（第３記録層ＲＬ３に用いられた金属とは異なる金属でも良い。）からなる第４記録層ＲＬ４とを備える。第３記録層ＲＬ３と第４記録層ＲＬ４は、半導体基板Ｓに垂直なＺ方向に積層されている。可変抵抗素子ＶＲは、金属からなる第４記録層ＲＬ４のほうが、第３記録層ＲＬ３に比べビット線ＢＬに近い側に形成されており、この第４記録層ＲＬ４が電極ＥＬ３を介してビット線ＢＬと接続されている。上述のように、可変抵抗素子ＶＲの上下にはそれぞれ電極ＥＬ２・ＥＬ３が設けられている。電極ＥＬ３は、さらに上層のビット線ＢＬに接続され、電極ＥＬ２は、下層のダイオードＤＩを介してワード線ＷＬに接続される。電極ＥＬ２、ＥＬ３を構成する材料として、例えば窒化チタン（ＴｉＮ）を用いることができる。
【００４３】
ここで、第３記録層ＲＬ３を構成する金属酸化物として、例えば酸化ハフニウム（ＨｆＯｘ）を用いることができる。また、第４記録層ＲＬ４を構成する金属として、例えばランタン（Ｌａ：仕事関数２．３ｅＶ）を用いることができる。第３記録層ＲＬ３を構成する金属酸化物としては、酸化ハフニウム（ＨｆＯｘ）二酸化マンガン（ＭｎＯ２）、酸化チタン（ＴｉＯｘ）、酸化ニオブ（ＮｂＯｘ）、アルミナ（Ａｌ２Ｏ３）、酸化アルミニウム（ＡｌＯｘ）、酸化ニッケル（ＮｉＯ）、酸化タングステン（ＷＯ）等を用いることもできる。また、第４記録層ＲＬ４を構成する金属として、セシウム（Ｃｓ：仕事関数１．９ｅＶ）、ストロンチウム（Ｓｒ：仕事関数２．０〜２．５ｅＶ）、ハフニウム（Ｈｆ：仕事関数３．９ｅＶ）、ニオブ（Ｎｂ：仕事関数４．０ｅＶ）、チタン（Ｔｉ：仕事関数４．１ｅＶ）、アルミニウム（Ａｌ：仕事関数４．１ｅＶ）、タンタル（Ｔａ：仕事関数４．１ｅＶ）、コバルト（Ｃｏ：仕事関数４．４ｅＶ）、ｎ＋型のポリシリコン（仕事関数４．０ｅＶ）等を用いることもできる。ここで、第４記録層に用いられる金属は、ｐ＋型のポリシリコンの仕事関数５．２ｅＶよりも低い仕事関数を有することが望ましい。
【００４４】
［可変抵抗素子ＶＲの製造方法］
次に、図１８を参照して可変抵抗素子ＶＲの製造方法を説明する。図１８は、本実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第３記録層ＲＬ３、第４記録層ＲＬ４を順次積層する。この際、第３記録層ＲＬ３は、例えばＡＬＤ（Atomic Layer Deposition）法を用いて積層することができる。また、第３記録層ＲＬ３は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第４記録層ＲＬ４は、例えばＰＶＤ（Physical Vapor Deposition）法を用いて積層することができる。その後、第４記録層ＲＬ４の上に電極ＥＬ３及びビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００４５】
［可変抵抗素子ＶＲの効果］
本実施の形態に係る可変抵抗素子ＶＲは、第３記録層ＲＬ３の金属材料とは異なる金属材料からなる第４記録層ＲＬ４を備えている。可変抵抗素子ＶＲは、セット動作により内部に酸素欠損（以下Ｖｏと称する）が生じ、フィラメント（伝導パス）が形成される。その結果、可変抵抗素子ＶＲが低抵抗状態となり、メモリセルＭＣにデータが保持される。この可変抵抗素子ＶＲ内の酸素欠損Ｖｏが熱により拡散すると、フィラメント（伝導パス）の状態が変化し、保持されたデータが失われることになる。そのため、可変抵抗素子ＶＲ内での酸素欠損の拡散を抑制する必要がある。
【００４６】
ここで、酸素欠損Ｖｏには電気的に中性な状態である通常の酸素欠損Ｖｏと、プラスの電荷２個分の電荷量を有する酸素欠損Ｖｏ２＋の２種類の状態がある。一般に、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Ｖｏ２＋は、通常の酸素欠損Ｖｏよりも可変抵抗素子ＶＲ内で拡散しやすいことが指摘されている。そのため、可変抵抗素子ＶＲ内においても、酸素欠損を電気的に中性な酸素欠損Ｖｏに保つことにより、可変抵抗素子ＶＲのデータ保持特性を向上させることができると考えられる。
【００４７】
また、詳細な第一原理計算等から、母体金属酸化膜中で酸素欠損Ｖｏが酸素欠損Ｖｏとなるか酸素欠損Ｖｏ２＋となるかは、第３記録層ＲＬ３のフェルミ準位の位置に依存することが指摘されている。つまり、第３記録層ＲＬ３のフェルミ準位が高い場合、可変抵抗素子ＶＲの中の酸素欠損Ｖｏは電気的に中性な酸素欠損Ｖｏとなりやすく、第３記録層ＲＬ３のフェルミ準位が低い場合、可変抵抗素子ＶＲの中の酸素欠損Ｖｏは酸素欠損Ｖｏ２＋となりやすいと考えられる。ここで、仕事関数の小さな金属を第３記録層ＲＬ３に接するように形成することにより、第３記録層ＲＬ３のフェルミ準位を高くすることができる。
【００４８】
図１９は、第４の実施の形態のメモリセルのデータ保持特性を示すグラフである。図１９は、セット動作後所定の時間が経過した後のメモリセルＭＣに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルＭＣには所定の電流Ｉｃ以上の電流が流れるものとする。丸印は、本実施の形態において、第４記録層ＲＬ４をｐ型のポリシリコンにより形成した場合を示し、菱形印は、第４記録層ＲＬ４をｎ型のポリシリコンにより形成した場合を示している。また、ｐ＋型のポリシリコンの仕事関数は５．２ｅＶであり、ｎ＋型のポリシリコンの仕事関数は４．０ｅＶである。図１９のグラフに示されるように、第４記録層ＲＬ４をｐ＋型のポリシリコンにより形成した場合、所定時間経過後に、電流Ｉｃよりもセル電流が小さくなってしまうメモリセル数が、ｎ＋型のポリシリコンにより形成した場合に比べ、多い。これは、ｐ＋型のポリシリコンが、ｎ＋型のポリシリコンよりも仕事関数が大きく、第３記録層ＲＬ３のフェルミ準位が低くなり、可変抵抗素子ＶＲのデータ保持特性が劣化したものと考えられる。
【００４９】
本実施の形態において、第３記録層ＲＬ３に接するように設けられた第４記録層ＲＬ４に第３記録層ＲＬ３よりも仕事関数の小さな金属を用いている。その結果、第３記録層ＲＬ３のフェルミ準位を高くすることができ、可変抵抗素子ＶＲ内に酸素欠損Ｖｏ２＋が形成されることを抑制することができる。そのため、可変抵抗素子ＶＲのデータ保持特性を向上させることができる。
【００５０】
図２０は、第４の実施の形態のメモリセルのデータ保持特性を示すグラフである。図２０は、セット動作後所定の時間が経過した後のメモリセルＭＣに読み出し電圧を印加した際に流れるセル電流の値をシグマプロットしたものである。セット動作直後のメモリセルＭＣには所定の電流Ｉｃ以上の電流が流れるものとする。丸印は、本実施の形態の製造方法において、第３記録層ＲＬ３を金属膜の成膜と、酸化処理とにより形成した場合を示し、菱形印は、第３記録層ＲＬ３をＡＬＤ法を用いて形成した場合を示している。図２０のグラフに示されるように、第３記録層ＲＬ３をＡＬＤ法を用いて形成した場合、所定時間経過後に電流Ｉｃよりもセル電流が小さくなってしまうメモリセル数が、第３記録層ＲＬ３を金属膜の成膜と、酸化処理とにより形成した場合に比べ、多い。そのため、第３記録層ＲＬ３を金属膜の成膜と、酸化処理とにより形成することが望ましい。しかし、ＡＬＤ法は制御性よく第３記録層ＲＬ３を成膜することができるため、プロセスの条件によってはＡＬＤ法を選択するほうが好ましい場合もある。
【００５１】
［メモリセルアレイの他の例］
上述の実施の形態と同様に、本実施の形態のメモリセル構造をＺ方向に複数積層した三次元構造とすることもできる。
【００５２】
図２１は、図１０に示す三次元構造のメモリセルアレイ１のセルアレイ層ＭＡ０、ＭＡ１の断面図である。ここで、リセット動作のときに、ビット線ＢＬからワード線ＷＬに向かって、メモリセルＭＣを通って電流が流れる。セット動作ではワード線ＷＬからビット線ＢＬに向かってメモリセルＭＣを通って電流が流れてもよいし（バイポーラ動作）、ビット線ＢＬからワード線ＷＬに向かって、メモリセルＭＣを通って電流が流れてもよい（ユニポーラ動作）。本実施の形態のメモリセルＭＣは、図２１に示すように、ビット線ＢＬ・ワード線ＷＬとの上下関係に関らず、第４記録層ＲＬ４をビット線ＢＬ側に設けるようにメモリセルＭＣを形成することができる。図２１に示す構造において、セルアレイ層ＭＡ０とセルアレイ層ＭＡ１の両方のメモリセルＭＣ中の可変抵抗素子ＶＲの第３記録層ＲＬ３のフェルミ準位を高くすることが可能となり、可変抵抗素子ＶＲ内に酸素欠損Ｖｏ２＋が形成されることを抑制することができる。その結果、ビット線ＢＬ、ワード線ＷＬのＺ方向上下関係に依らず、どのセルアレイ層ＭＡをメモリセルＭＣにおいても、データ保持特性を向上させることが可能である。
【００５３】
［第５の実施の形態］
次に、本発明の第５の実施の形態を図２２を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図２２は、本実施の形態に係る可変抵抗素子ＶＲの構造を示す断面図である。
【００５４】
図２２に示されるように、本実施の形態に係る可変抵抗素子ＶＲも、金属酸化物からなる第３記録層ＲＬ３と、第３記録層ＲＬ３に用いられた金属と異なる金属からなる第４記録層ＲＬ４とを備える。本実施の形態の可変抵抗素子ＶＲは、第４記録層ＲＬ４と電極ＥＬ３との間にポリシリコン（Ｐｏｌｙ−Ｓｉ）層Ｂ１が形成されている点において、第４の実施の形態に係る可変抵抗素子ＶＲと異なる。このポリシリコン層Ｂ１を構成する材料として、例えばｐ型のポリシリコン、又はｎ型のポリシリコンを用いることができる。
【００５５】
［可変抵抗素子ＶＲの製造方法］
次に、図２３を参照して可変抵抗素子ＶＲの製造方法を説明する。図２３は、本実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のワード線ＷＬ、電極ＥＬ１・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上に第３記録層ＲＬ３、第４記録層ＲＬ４を順次積層する。この際、第３記録層ＲＬ３は、例えばＡＬＤ（Atomic Layer Deposition）法を用いて積層することができる。また、第３記録層ＲＬ３は、金属膜を積層させた後、酸化処理を行うことにより形成することもできる。第４記録層ＲＬ４は、例えばＰＶＤ（Physical Vapor Deposition）法を用いて積層することができる。その後、第４記録層ＲＬ４の上にポリシリコン層Ｂ１と電極ＥＬ３とを成膜する。そして、上層のビット線ＢＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００５６】
［可変抵抗素子ＶＲの効果］
本実施の形態に係る可変抵抗素子ＶＲも、第３記録層ＲＬ３と異なる金属材料からなる第４記録層ＲＬ４を備えている。本実施の形態のメモリセルＭＣは、仕事関数の小さな金属からなる第４記録層ＲＬ４を設けることにより、可変抵抗素子ＶＲ内に酸素欠損Ｖｏ２＋が形成されることを抑制することができる。その結果、メモリセルＭＣのデータ保持特性を向上させることが可能である。
【００５７】
［第６の実施の形態］
次に、本発明の第６の実施の形態を図２４を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図２４は、本実施の形態に係る可変抵抗素子ＶＲの構造を示す断面図である。図２４は、メモリセルＭＣの上方にワード線ＷＬが形成され、下方にビット線ＢＬが形成された状態を示している。
【００５８】
図２４に示されるように、本実施の形態に係る可変抵抗素子ＶＲも、金属酸化物からなる第３記録層ＲＬ３と、第３記録層ＲＬ３に用いられた金属と異なる金属からなる第４記録層ＲＬ４とを備える。本実施の形態の可変抵抗素子ＶＲは、第４記録層ＲＬ４と電極ＥＬ２との間にポリシリコン層Ｂ１及びシリサイド抑制層Ｂ２を備える点において、第４の実施の形態に係る可変抵抗素子ＶＲと異なる。シリサイド抑制層Ｂ２として、シリコン酸窒化（ＳｉＯＮ）膜又はシリコン酸化（ＳｉＯ）膜を用いることができる。シリサイド抑制層Ｂ２は、ポリシリコン層Ｂ１と第４記録層ＲＬ４との間でシリサイド化が発生することを抑える。
【００５９】
［可変抵抗素子ＶＲの製造方法］
次に、図２５を参照して可変抵抗素子ＶＲの製造方法を説明する。図２５は、本実施の形態に係る可変抵抗素子ＶＲの製造方法を示す図である。まず、可変抵抗素子ＶＲの下層のビット線ＢＬ、電極ＥＬ３・ＥＬ２、及びダイオードＤＩを、周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。次に、電極ＥＬ２の上にポリシリコン層Ｂ１を形成する。その後、ポリシリコン層Ｂ１を酸化／窒化することにより、シリコン酸化膜又はシリコン酸窒化膜からなるシリサイド抑制層Ｂ２を形成する。次に、第３記録層ＲＬ３、第４記録層ＲＬ４を順次積層する。この際、第４記録層ＲＬ４は、第３記録層ＲＬ３よりも上層に形成されるが、その後アニールすることで第３記録層ＲＬ３内に沈み込む。その結果、第４記録層ＲＬ４は、シリサイド抑制層Ｂ２に接するように形成される。このとき、第４記録層ＲＬ４の沈み込みは、シリサイド抑制層Ｂ２により止まるため、ポリシリコン層Ｂ１等には影響を与えることが無い。その後、第３記録層ＲＬ３の上に電極ＥＬ１と上層のワード線ＷＬを周知の半導体装置の製造方法により順次積層して所望の積層構造を形成する（図示略）。
【００６０】
［可変抵抗素子ＶＲの効果］
本実施の形態に係る可変抵抗素子ＶＲも、第３記録層ＲＬ３と異なる金属材料からなる第４記録層ＲＬ４を備えている。本実施の形態のメモリセルＭＣは、仕事関数の小さな金属からなる第４記録層ＲＬ４を設けることにより、可変抵抗素子ＶＲ内に酸素欠損Ｖｏ２＋が形成されることを抑制することができる。その結果、メモリセルＭＣのデータ保持特性を向上させることが可能である。
また、本実施の形態に係る可変抵抗素子ＶＲは、シリサイド抑制層Ｂ２を有するため、ポリシリコン層Ｂ１と第４記録層ＲＬ４との間でシリサイド化が発生することを抑えることができる。そして、本実施の形態に係る製造方法によれば、第３記録層ＲＬ３の後に第４記録層ＲＬ４を積層することができる。この工程は、同一雰囲気中で行うことができるため、第３記録層ＲＬ３及び第４記録層ＲＬ４が大気暴露により劣化することを防ぐことができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・電極、  ＲＬ・・・記録層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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