(57)【要約】【課題】トレンチゲート縦チャネル型パワーＭＯＳＦＥＴ等は、オン抵抗が低いメリットを有する。しかし、微細化に伴い、オン抵抗のばらつき等が問題となっているほか、構造的問題から微細化の限界が問題となってきている。これらの問題は、単体のパワーＭＯＳＦＥＴ等のみの問題ではなく、同様の構造を適用しているＩＧＢＴ等のように、ＣＭＯＳ等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。【解決手段】本願発明は、トレンチゲート縦チャネル型パワーＭＯＳＦＥＴ等のトレンチゲート縦チャネル型パワー系能動素子を有する半導体装置に於いて、層間絶縁膜の幅とトレンチの幅をほぼ同一にするとともに、ソース領域の一部をポリシリコン部材により構成したものである。【選択図】図５
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【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記層間絶縁膜の幅と前記トレンチの幅は、ほぼ等しい。
【請求項２】
前記１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【請求項３】
前記２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【請求項４】
前記３項の半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【請求項５】
前記４項の半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【請求項６】
前記５項の半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【請求項７】
前記６項の半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【請求項８】
前記６項の半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【請求項９】
前記８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【請求項１０】
前記９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【請求項１１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記基板内ソース領域および前記ポリＳｉソース領域は、前記トレンチのほぼ平面状の側壁に沿って設けられている。
【請求項１２】
前記１１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【請求項１３】
前記１２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【請求項１４】
前記１３項の半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【請求項１５】
前記１４項の半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【請求項１６】
前記１５項の半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【請求項１７】
前記１６項の半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【請求項１８】
前記１６項の半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【請求項１９】
前記１８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【請求項２０】
前記１９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置（または半導体集積回路装置）におけるデバイス構造に適用して有効な技術に関する。
【背景技術】
【０００２】
米国特許第６９１６７４５号公報（特許文献１）には、ゲート電極の幅よりも、ゲート電極とその上方のソース電極を電気的に分離する層間絶縁膜の幅の方が広い構造を有するトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型の縦チャネル（Ｖｅｒｔｉｃａｌ  Ｃｈａｎｎｅｌ）パワーＭＯＳＦＥＴ等が開示されている。
【０００３】
日本特開２００２−１５８２３３号公報（特許文献２）、日本特開２００２−１５８３５２号公報（特許文献３）、および日本特開２００２−１５８３５４号公報（特許文献４）には、トレンチゲート型の縦チャネル−パワーＭＯＳＦＥＴ等のオン抵抗を低減するために、半導体基板表面の基板内ソース領域とともに、層間絶縁膜のポリＳｉサイドウォールをソース領域の一部として使用する技術が開示されている。
【０００４】
Ｋｅｎｙａ  Ｋｏｂａｙａｓｈｉほか３名、”Ｓｕｂ−ｍｉｃｒｏｎ  Ｃｅｌｌ  Ｐｉｔｃｈ  ３０Ｖ  Ｎ−ｃｈａｎｎｅｌ  ＵＭＯＳＦＥＴ  ｗｉｔｈ  Ｕｌｔｒａ  Ｌｏｗ  Ｏｎ−ｒｅｓｉｓｔａｎｃｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ，  Ｍａｙ  ２７−３０，２００７  Ｊｅｊｕ，Ｋｏｒｅａ（非特許文献１）には、オン抵抗を低減した構造として、アクティブセル領域における半導体基板の上面と層間絶縁膜の上面がほぼ同一の高さにある埋め込み層間絶縁膜型のトレンチゲート型の縦チャネル−パワーＭＯＳＦＥＴ等であって、トレンチの幅と層間絶縁膜の幅がほぼ同一のものが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６９１６７４５号公報
【特許文献２】特開２００２−１５８２３３号公報
【特許文献３】特開２００２−１５８３５２号公報
【特許文献４】特開２００２−１５８３５４号公報
【非特許文献】
【０００６】
【非特許文献１】Ｋｅｎｙａ  Ｋｏｂａｙａｓｈｉほか３名、”Ｓｕｂ−ｍｉｃｒｏｎ  Ｃｅｌｌ  Ｐｉｔｃｈ  ３０Ｖ  Ｎ−ｃｈａｎｎｅｌ  ＵＭＯＳＦＥＴ  ｗｉｔｈ  Ｕｌｔｒａ  Ｌｏｗ  Ｏｎ−ｒｅｓｉｓｔａｎｃｅ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ，  Ｍａｙ  ２７−３０，２００７  Ｊｅｊｕ，Ｋｏｒｅａ
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トレンチゲート縦チャネル型パワーＭＯＳＦＥＴ等は、オン抵抗が低いメリットを有する。しかし、微細化に伴い、オン抵抗のばらつき等が問題となっているほか、構造的問題から微細化の限界が問題となってきている。これらの問題は、単体のパワーＭＯＳＦＥＴ等のみの問題ではなく、同様の構造を適用しているＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、いわゆるドクターＭＯＳ（Ｄｒ．ＭＯＳ）等のように、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、トレンチゲート縦チャネル型パワーＭＯＳＦＥＴ等のトレンチゲート縦チャネル型パワー系能動素子を有する半導体装置に於いて、層間絶縁膜の幅とトレンチの幅をほぼ同一にするとともに、ソース領域の一部をポリシリコン部材により構成したものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、トレンチゲート縦チャネル型パワーＭＯＳＦＥＴ等のトレンチゲート縦チャネル型パワー系能動素子を有する半導体装置に於いて、層間絶縁膜の幅とトレンチの幅をほぼ同一にするとともに、ソース領域の一部をポリシリコン部材により構成したので、デバイスの微小化をより容易に達成することができる。
【図面の簡単な説明】
【００１５】
【図１】本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。
【図２】本願の各実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である。
【図３】図２のＸ−Ｘ’断面に対応するチップ模式断面図である。
【図４】図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。
【図５】図３の単位セル領域２０、すなわち、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（セル基本構造）の詳細断面図である。
【図６】図５（セル基本構造）に対応する製造工程途中（トレンチ形成工程）の単位セル領域の断面図である。
【図７】図５（セル基本構造）に対応する製造工程途中（ゲート酸化工程）の単位セル領域の断面図である。
【図８】図５（セル基本構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。
【図９】図５（セル基本構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。
【図１０】図５（セル基本構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。
【図１１】図５（セル基本構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。
【図１２】図５（セル基本構造）に対応する製造工程途中（基板エッチ工程）の単位セル領域の断面図である。
【図１３】図５（セル基本構造）に対応する製造工程途中（Ｐ型ボディ領域導入工程）の単位セル領域の断面図である。
【図１４】図５（セル基本構造）に対応する製造工程途中（サイドウォール用ポリシリコン膜成膜工程）の単位セル領域の断面図である。
【図１５】図５（セル基本構造）に対応する製造工程途中（サイドウォール形成工程）の単位セル領域の断面図である。
【図１６】図５（セル基本構造）に対応する製造工程途中（ソース不純物導入工程）の単位セル領域の断面図である。
【図１７】図５（セル基本構造）に対応する製造工程途中（Ｐ型ボディコンタクト領域不純物導入工程）の単位セル領域の断面図である。
【図１８】図５（セル基本構造）に対応する製造工程途中（メタルソース電極等形成工程）の単位セル領域の断面図である。
【図１９】図５（セル基本構造）に対応する製造工程途中（バックグラインディング工程）の単位セル領域の断面図である。
【図２０】図５（セル基本構造）に対応する製造工程途中（裏面電極等形成工程）の単位セル領域の断面図である。
【図２１】図３の単位セル領域２０、すなわち、本願の前記一実施の形態（変形例１）の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（下部絶縁膜厚膜構造）の詳細断面図である。
【図２２】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート電極下部絶縁膜埋め込み工程）の単位セル領域の断面図である。
【図２３】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート電極下部絶縁膜エッチバック工程）の単位セル領域の断面図である。
【図２４】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート酸化工程）の単位セル領域の断面図である。
【図２５】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。
【図２６】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。
【図２７】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。
【図２８】図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。
【図２９】図３の単位セル領域２０、すなわち、本願の前記一実施の形態（変形例２）の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（ダミーゲート電極付加構造）の詳細断面図である。
【図３０】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ダミーゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。
【図３１】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（トレンチゲート間絶縁膜形成工程）の単位セル領域の断面図である。
【図３２】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。
【図３３】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。
【図３４】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。
【図３５】図２９（ダミーゲート電極付加構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。
【図３６】本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の端子配置図である。
【図３７】図５に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。
【図３８】図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。
【図３９】図３８のＹ−Ｙ’断面に対応するチップ部分模式断面図である。
【図４０】トレンチゲート縦チャネル型パワーＭＯＳＦＥＴにおけるセルサイズとオン抵抗の関係を示すデータプロット図である。
【図４１】本願の各実施の形態におけるトレンチ周辺の各要素同士の関係を説明するための図５に対応する単位セル断面図である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記層間絶縁膜の幅と前記トレンチの幅は、ほぼ等しい。
【００１８】
２．前記１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【００１９】
３．前記１または２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【００２０】
４．前記１から３項のいずれか一つの半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【００２１】
５．前記１から４項のいずれか一つの半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【００２２】
６．前記１から５項のいずれか一つの半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【００２３】
７．前記１から６項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【００２４】
８．前記１から７項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【００２５】
９．前記８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【００２６】
１０．前記８または９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【００２７】
１１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記基板内ソース領域および前記ポリＳｉソース領域は、前記トレンチのほぼ平面状の側壁に沿って設けられている。
【００２８】
１２．前記１１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【００２９】
１３．前記１１または１２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【００３０】
１４．前記１１から１３項のいずれか一つの半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【００３１】
１５．前記１１から１４項のいずれか一つの半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【００３２】
１６．前記１１から１５項のいずれか一つの半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【００３３】
１７．前記１１から１６項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【００３４】
１８．前記１１から１７項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【００３５】
１９．前記１８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【００３６】
２０．前記１８または１９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【００３７】
２１．前記１から２０項のいずれか一つの半導体装置において、前記層間絶縁膜は、前記トレンチの上端より突出している。
【００３８】
２２．前記１から２１項のいずれか一つの半導体装置において、パワーＭＯＳＦＥＴである。
【００３９】
次に、本願において開示される発明のその他の実施の形態について概要を説明する。
【００４０】
１．（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域を有する半導体装置であって、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、且つ：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極を有する前記半導体装置の製造方法であって、以下の工程を含む：
（ｘ１）前記トレンチを形成する工程；
（ｘ２）少なくとも前記トレンチの内面に前記ゲート絶縁膜を形成する工程；
（ｘ３）前記トレンチの前記内面に前記ゲート絶縁膜が形成された状態で、前記トレンチの内部に、前記ゲート電極を埋め込む工程；
（ｘ４）前記トレンチの内部であって、前記ゲート電極上に、前記層間絶縁膜を埋め込む工程；
（ｘ５）前記工程（ｘ４）の後、前記トレンチ外の前記半導体基板の前記第１の主面を自己整合的にエッチングすることにより、前記層間絶縁膜を前記トレンチの上端から突出させる工程；
（ｘ６）突出した前記層間絶縁膜の両側に第１導電型不純物がドープされたポリＳｉサイドウォールを自己整合的に形成する工程；
（ｘ７）前記ポリＳｉサイドウォールから供給された前記第１導電型不純物によって、前記ポリＳｉサイドウォールに接する前記半導体基板の前記第１の主面内に前記基板内ソース領域を形成する工程；
（ｘ８）前記工程（ｘ７）の後、前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に前記メタルソース電極を形成する工程。
【００４１】
２．前記１項の半導体装置の製造方法において、前記ゲート電極は、ポリシリコン電極である。
【００４２】
３．前記１または２項の半導体装置の製造方法において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【００４３】
次に、本願において開示される発明の更にその他の実施の形態について概要を説明する。
【００４４】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記層間絶縁膜の下部は前記トレンチ内に収容されている。
【００４５】
２．前記１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【００４６】
３．前記１または２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【００４７】
４．前記１から３項のいずれか一つの半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【００４８】
５．前記１から４項のいずれか一つの半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【００４９】
６．前記１から５項のいずれか一つの半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【００５０】
７．前記１から６項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【００５１】
８．前記１から７項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【００５２】
９．前記８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【００５３】
１０．前記８または９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【００５４】
１１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられ、第１導電型を有するドリフト領域；
（ｃ）前記第１の主面上に設けられたアクティブ領域；
（ｄ）平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第１の主面上から前記ドリフト領域を貫通し、以下を有する：
（ｄ１）前記ドリフト領域の前記第１の主面側の前記半導体基板内に設けられ、前記第１導電型と反対導電型の第２導電型を有するボディ領域；
（ｄ２）前記半導体基板の前記第１の主面に設けられ、前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ；
（ｄ３）前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極；
（ｄ４）前記ゲート電極上に設けられた層間絶縁膜；
（ｄ５）前記トレンチ外の前記半導体基板の前記前記第１の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第１導電型を有する基板内ソース領域；
（ｄ６）前記層間絶縁膜の両側であって前記基板内ソース領域の上部に接するように設けられたポリＳｉソース領域；
（ｄ７）前記層間絶縁膜および前記ポリＳｉソース領域上を覆うように、前記半導体基板の前記第１の主面上に設けられたメタルソース電極、
ここで更に、前記層間絶縁膜の上部及び下部の幅は、ほぼ等しい。
【００５５】
１２．前記１１項の半導体装置において、前記ゲート電極は、ポリシリコン電極である。
【００５６】
１３．前記１１または１２項の半導体装置において、前記ポリＳｉソース領域は、前記層間絶縁膜のサイドウォールである。
【００５７】
１４．前記１１から１３項のいずれか一つの半導体装置において、前記ポリＳｉソース領域には、基板内ソース領域と同一導電型の不純物がドープされている。
【００５８】
１５．前記１１から１４項のいずれか一つの半導体装置において、前記ドリフト領域は、Ｎ型エピタキシ領域である。
【００５９】
１６．前記１１から１５項のいずれか一つの半導体装置において、前記半導体基板の前記第２の主面側には、Ｎ型ドレイン領域が設けられている。
【００６０】
１７．前記１１から１６項のいずれか一つの半導体装置において、前記トレンチの下端の前記ゲート絶縁膜の厚さは、ボディ領域に接した部分の前記ゲート絶縁膜の厚さよりも厚い。
【００６１】
１８．前記１１から１７項のいずれか一つの半導体装置において、前記ゲート電極の下方であって、前記トレンチの下端部には、前記ゲート絶縁膜を介して、ダミーゲート電極が設けられている。
【００６２】
１９．前記１８項の半導体装置において、前記ダミーゲート電極は、ポリシリコンダミーゲート電極である。
【００６３】
２０．前記１８または１９項の半導体装置において、前記ダミーゲート電極は、前記メタルソース電極とほぼ同一の電位になるようにされている。
【００６４】
２１．前記１から２０項のいずれか一つの半導体装置において、前記層間絶縁膜は、前記トレンチの上端より突出している。
【００６５】
２２．前記１から２１項のいずれか一つの半導体装置において、パワーＭＯＳＦＥＴである。
【００６６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００６７】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願で説明するパワーＭＯＳＦＥＴ等のパワー系能動素子は、特に断らない限り、ノーマリオフ（Ｎｏｒｍａｌｌｙ−Ｏｆｆ）型である。
【００６８】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００６９】
また、「ＭＯＳ」という表現と「ＭＩＳ」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「ＭＯＳ」という表現を使用するものとする。
【００７０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００７１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００７２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００７３】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００７４】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００７５】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００７６】
６．一般のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）またはダミーゲート（Ｄｕｍｍｙ  Ｇａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方またはトレンチ内に延在しているものを言う。
【００７７】
７．ＩＧＢＴの構造は、通常の縦型パワーＭＯＳＦＥＴのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーＭＯＳＦＥＴとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーＭＯＳＦＥＴのソースに対応するＩＧＢＴの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。
【００７８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００７９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００８０】
なお、コンピュータ電源等に使用されるＤＣ−ＤＣコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開２００９−２２１０６号公報（または、これに対応する米国特許公開２００９−１５２２４号公報）、日本特開２０１０−１６０３５号公報（または、これに対応する米国特許公開２０１０−１７９０号公報）等がある。
【００８１】
１．本願の各実施の形態の半導体装置の主要な応用分野等の説明（主に図１）
以下の実施の形態で説明するパワーＭＯＳＦＥＴ等は、主にＤＣ−ＤＣコンバータ等におけるハイサイドスイッチに適合したものを例示するが、これらは、より高周波動作におけるロウサイドスイッチとしても有効であることはいうまでもない。
【００８２】
図１は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のＤＣ−ＤＣコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。
【００８３】
図１に示すように、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等におけるマイクロプロセッサ等への電源供給は、通常、９０から３００ボルト程度の交流から減圧整流された１７ボルト程度の直流を定電圧源（直流電源Ｖｉｎ）として、ＤＣ−ＤＣコンバータ５０等のＶＲＭ（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ  ＭＯｄｕｌｅ）を用いて、例えば、１ボルト程度の低圧にして行われる。この電流量は、１００アンペアを超えることもある。制御回路部５３から、たとえば２００ｋＨｚ程度（典型的な範囲としては、３００ｋＨｚ程度から５００ｋＨｚ程度、過去および近い将来に適用される範囲としては、２０ｋＨｚ程度から１ＭＨｚ程度）のスイッチング信号が送出され、ハイサイドドライバ５１およびロウサイドドライバ５２を通じて、相補的なパルス信号が、それぞれハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）およびロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動する。ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンのときは、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を通して電流が供給され、出力平滑用インダクタ５４、出力平滑用コンデンサ５５等から構成された平滑回路を経由して、電源出力端子Ｖｄｄおよび接地端子Ｖｓｓからマイクロプロセッサ等へ供給される。一方、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオフと時は、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）がオンとなり、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）から出力平滑用インダクタ５４へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）がオンとなる時間の長さにより制御される。
【００８４】
２．本願の各実施の形態の半導体装置の半導体チップの構造の概要説明（主に図２から図４）
このセクションでは、セクション１で説明したハイサイドスイッチ等に特に適合したパワーＭＯＳＦＥＴの構造の概要を説明する。
【００８５】
図２は本願の各実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの半導体チップ全体上面図である。図３は図２のＸ−Ｘ’断面に対応するチップ模式断面図である。図４は図２のゲート電極引き出し部切り出し領域Ｒ１の拡大上面図である。これらに基づいて、本願の各実施の形態の半導体装置の半導体チップの構造の概要を説明する。なお、図２に於いては、チップ上面の全体構造を説明するため、周辺構造の寸法を誇張している。また、トレンチゲートの本数を実際よりずっと少なく示している。これは、実際には、あまりに多いため、視認が困難となるためである。更に、トレンチゲートは、実際には、アクティブ領域を埋め尽くしているが、全部表示すると、図が見づらくなるので、一部分のみ（中央部のみ）表示した。
【００８６】
まず、半導体チップの上面構造を説明する。図２に示すように、半導体チップ２の周辺端部には、端部を周回するリング状のガードリング２７（たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が設けられており、その内側のほとんど全ての部分は、ゲート配線部２４とメタルソース電極１５（これらも、たとえば、アルミニウム系メタル電極膜３０と同一層で構成されている）が占有している。ゲート配線部２４の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部２５となっており、メタルソース電極１５の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部２６となっている。また、半導体チップ２の上面主要部のメタルソース電極１５下は、主に、たとえば平面的に帯状の単位セル領域２０（単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば０．４マイクロメートル程度）を敷き詰めたアクティブ領域１２（アクティブセル領域）となっており、たとえば線状のトレンチ５内には、ゲートポリシリコン膜（すなわちゲート電極７）が埋め込まれている。
【００８７】
次に、図２のＸ−Ｘ’断面を図３に示す。図３に示すように、半導体チップ２の下半部は、たとえば比較的高濃度のＮ型半導体基板領域１ｓ（たとえばＮ型単結晶シリコン基板、すなわち、Ｎ型ドレイン領域）となっており、Ｎ型半導体基板領域１ｓの表面１ａ（第１の主面）側すなわち裏面１bの反対側には、要求される耐圧に応じた厚さのＮ−エピタキシャル領域１ｅが設けられており、その主要部はＮ−ドリフト領域３に対応している。半導体チップ２の周辺部は、主にエッジターミネーション領域２８となっており、半導体チップ２の内部領域は、ほとんどアクティブ領域１２が占有しており、このアクティブ領域１２には、平面的に帯状（立体的には直方体）の単位セル領域２０が敷き詰められている。
【００８８】
次に、図２のゲート電極引き出し部切り出し領域Ｒ１の詳細を図４に示す。図４に示すように、アクティブ領域１２には、平面的に帯状のトレンチ５が設けられており、その中にはトレンチゲート電極７ａ（ゲートポリシリコン膜７）が、たとえば周期的に埋め込まれている。トレンチゲート電極７ａの間にソースコンタクト部２９ａが置かれており、トレンチゲート電極７ａおよびソースコンタクト部２９ａ上を含むアクティブ領域１２上は、メタルソース電極１５（アルミニウム系メタル電極膜３０）によって被覆されている。ポリシリコンゲート電極７（トレンチゲート電極７ａ）は、アクティブ領域１２外に延びて、ゲート引き出しポリシリコン配線部７ｂとなっており、ゲートコンタクト部２９ｂを介して、ゲート配線部２４（アルミニウム系メタル電極膜３０）と連結されている。
【００８９】
３．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（基本構造）の説明（主に図５）
このセクションでは、セクション２で説明した単位セル領域２０の具体例を説明する。
【００９０】
図５は図３の単位セル領域２０、すなわち、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（セル基本構造）の詳細断面図である。これに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（基本構造）を説明する。
【００９１】
図５に示すように、半導体チップ２のＮ型半導体基板領域１ｓ（Ｎ型ドレイン領域）の裏面１ｂ側には、裏面メタル電極４（たとえば、ドレイン電極）が設けられており、Ｎ型半導体基板領域１ｓの表面１ａ側には、Ｎ−ドリフト領域３が設けられている。Ｎ−ドリフト領域３の表面１ａ側には、Ｐ型ボディ領域９が設けられており、Ｎ−ドリフト領域３の表面１ａ側の半導体表面領域内には、ソース領域１１の一部を構成するＮ型基板内ソース領域１１ａおよびＰ型ボディコンタクト領域１４が設けられている。また、半導体基板２の表面１ａ（第１の主面）側から、Ｐ型ボディ領域９を貫通して、Ｎ−ドリフト領域３に達するトレンチ５が設けられており、トレンチ５内（なお、正確には、トレンチ充填部材の一部は、トレンチの上方から突出している）には、ゲート絶縁膜６を介して、下方からポリシリコン等のトレンチゲート電極７ａおよび層間絶縁膜８が充填されている。トレンチ５から突出したトレンチ充填部材の周囲にはサイドウォール状のポリＳｉソース領域１１ｂ（サイドウォール）が設けられており、このポリＳｉソース領域１１ｂ（高濃度Ｎ型不純物ドープ）とＮ型基板内ソース領域１１ａ（この例では、ここの不純物は、ポリＳｉソース領域１１ｂから供給された）とで、ソース領域１１を構成している。更に、これらの半導体基板２の表面１ａ側には、半導体領域、トレンチ充填部材およびサイドウォールを覆うように、メタルソース電極１５（アルミニウム系メタル電極膜３０等からパターニングされている）が形成されている。
【００９２】
４．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造プロセスの説明（主に図６から図２０）
このセクションでは、セクション３の構造に対するデバイスの製造方法の一例を説明する。
【００９３】
図６は図５（セル基本構造）に対応する製造工程途中（トレンチ形成工程）の単位セル領域の断面図である。図７は図５（セル基本構造）に対応する製造工程途中（ゲート酸化工程）の単位セル領域の断面図である。図８は図５（セル基本構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。図９は図５（セル基本構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。図１０は図５（セル基本構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。図１１は図５（セル基本構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。図１２は図５（セル基本構造）に対応する製造工程途中（基板エッチ工程）の単位セル領域の断面図である。図１３は図５（セル基本構造）に対応する製造工程途中（Ｐ型ボディ領域導入工程）の単位セル領域の断面図である。図１４は図５（セル基本構造）に対応する製造工程途中（サイドウォール用ポリシリコン膜成膜工程）の単位セル領域の断面図である。図１５は図５（セル基本構造）に対応する製造工程途中（サイドウォール形成工程）の単位セル領域の断面図である。図１６は図５（セル基本構造）に対応する製造工程途中（ソース不純物導入工程）の単位セル領域の断面図である。図１７は図５（セル基本構造）に対応する製造工程途中（Ｐ型ボディコンタクト領域不純物導入工程）の単位セル領域の断面図である。図１８は図５（セル基本構造）に対応する製造工程途中（メタルソース電極等形成工程）の単位セル領域の断面図である。図１９は図５（セル基本構造）に対応する製造工程途中（バックグラインディング工程）の単位セル領域の断面図である。図２０は図５（セル基本構造）に対応する製造工程途中（裏面電極等形成工程）の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴの製造プロセスを説明する。
【００９４】
まず、たとえば、面方位を（１００）とした２００φのＮ型シリコン単結晶ウエハ１ｓ（必要に応じて、３００ファイでも、４５０ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、１から２ｍΩ・ｃｍ程度）を用意し、必要な耐圧（ここでは、一例としてソースドレイン耐圧を３０ボルト程度とする）に応じて、たとえば、２マイクロメートル程度（範囲としては、たとえば１．３から３．３マイクロメートル程度）のＮ型（たとえばリンドープ、抵抗率は、たとえば、０．１から０．３ｍΩ・ｃｍ程度）シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ１とする。
【００９５】
次に、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。
【００９６】
次に、図６に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、たとえば深さ０．８マイクロメートル程度（幅０．１５マイクロメートル程度）のトレンチ５を形成する。
【００９７】
次に、図７に示すように、熱酸化等により、たとえば３０ｎｍ程度のゲート酸化膜６（ゲート絶縁膜）を形成する。
【００９８】
次に、図８に示すように、ゲート酸化膜６上の、半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ゲートポリシリコン膜７（たとえば、厚さ５００ｎｍ程度）を成膜する。
【００９９】
次に、図９に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜７をエッチバックする。これによって、トレンチゲート電極７ａが形成される。
【０１００】
次に、図１０に示すように、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（たとえば、厚さ３００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
【０１０１】
次に、図１１に示すように、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理により、トレンチ５外のＰＳＧ膜を除去する。
【０１０２】
次に、図１２に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ウエハ１のデバイス面１ａをたとえば０．２マイクロメートル程度、エッチバックすることにより、トレンチ充填部材（ゲート酸化膜６および層間絶縁膜８）をトレンチ５上部から突出させる。
【０１０３】
次に、図１３に示すように、たとえば、イオン注入により、Ｐ型ボディ領域９（Ｐ型ウエル領域又はチャネル領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２００ｋｅＶ程度，濃度：７ｘ１０１２/ｃｍ２程度を好適なものとして例示することができる。
【０１０４】
次に、図１４に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえばＣＶＤ等により、サイドウォール用ポリシリコン膜３４（成膜温度は、たとえば摂氏５８０度程度）を成膜する。このとき、サイドウォール用ポリシリコン膜３４は、たとえば、リンドープのポリシリコン膜、すなわちドープトポリシリコン膜（リン濃度は、たとえば、４ｘ１０２０/ｃｍ３程度）とするのがプロセスの簡素化の観点等から好適である。なお、場合によっては、ノンドープポリシリコン膜を成膜しておき、それに、燐等の不純物をイオン注入により、導入しても良い。
【０１０５】
次に、図１５に示すように、たとえば、異方性ドライエッチング（エッチング雰囲気は、たとえば、ＨＢｒ等のハロゲン系ガス雰囲気など）により、サイドウォール用ポリシリコン膜３４をエッチバックすることにより、トレンチ５上部から突出したトレンチ充填部材の周辺にポリシリコンサイドウォールを形成し、これをポリＳｉソース領域１１ｂとする。
【０１０６】
次に、図１６に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に対して、たとえば、摂氏９５０度程度で、たとえば１０分程度、アニール処理を施すことにより、ポリＳｉソース領域１１ｂ中の不純物（リン）を基板側に移動させ、それによって、Ｎ型の高濃度ソース領域、すなわち、Ｎ型基板内ソース領域１１ａを形成する。このアニール処理の雰囲気としては、たとえば常圧下、酸素１％、窒素９９％（すなわち、窒素雰囲気、または不活性ガス雰囲気）を好適なものとしてレジすることができる。なお、微量の酸素は高温熱処理によるシリコン基板表面の表面あれを防ぐために添加されている。
【０１０７】
次に、図１７に示すように、半導体ウエハ１の表面１ａ側からほぼ全面に対して、たとえば、Ｐ型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にＰ型ボディコンタクト領域１４（Ｐ型高濃度コンタクト用不純物領域）を導入する。このイオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：３０ｋｅＶ程度，濃度：１ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。
【０１０８】
次に、図１８に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３００ｎｍ程度の厚さのＴｉＷ膜（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）を形成し、更にその上に、先と同様に、ＴｉＷ膜上の半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば３マイクロメートルから５マイクロメートル程度の厚さのアルミニウム系メタル膜（数％程度のシリコン等を添加したアルミニウム）を形成する。このＴｉＷ膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜３０を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜３０をパターニングすることにより、図２に示すように、メタルソース電極１５、ゲート配線部２４、ガードリング２７等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。更に、通常のリソグラフィによって、図２のソースパッド開口２６、ゲートパッド開口２５等の部分のファイナルパッシベーション膜を除去する。
【０１０９】
次に、図１９に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００から９００マイクロメータ程度のウエハ厚を必要により、たとえば３０から３００マイクロメータ程度に薄膜化する。
【０１１０】
次に、図２０に示すように、その後、裏面電極４（たとえばウエハに近い方から、チタン膜／ニッケル膜／金膜）をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２（図２）に分割する。
【０１１１】
５．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（下部絶縁膜厚膜構造）の説明（主に図２１）
このセクションで説明するセル構造は、セクション３で説明したセル構造の変形例である。
【０１１２】
図２１は図３の単位セル領域２０、すなわち、本願の前記一実施の形態（変形例１）の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（下部絶縁膜厚膜構造）の詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（下部絶縁膜厚膜構造）を説明する。
【０１１３】
このセル構造の特徴は、図５のものと比較して、トレンチ５の下端部の絶縁膜１０（ゲート電極下部絶縁膜）が、ゲート絶縁膜６の単独の部分に比較して厚くなっていることである。ゲート電極下部絶縁膜１０の厚さは、たとえば、１２０ｎｍ程度を好適なものとして例示することができる。トレンチゲート型パワーＭＯＳＦＥＴのブロッキングモードに於いて、電界が集中するのは、主にトレンチ５の下端部であるので、その部分の絶縁膜厚を厚くすることによって、帰還容量（ゲートとドレイン間の容量）を低減することができるメリットがある。このように、本実施の形態に於いては、トレンチ５の下端部の絶縁膜１０の厚さは、Ｐ型ボディ領域９に接しているゲート絶縁膜６の厚さよりも厚くされている。
【０１１４】
６．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（下部絶縁膜厚膜構造）に関する製造プロセスの説明（主に図２２から図２８）
このセクションでは、セクション５の構造に対するデバイスの製造方法の一例を説明する。
【０１１５】
このプロセスは、セクション４に説明したプロセスの変形例であり、デバイス構造が異なる以外、図６及び図１２から図２０は、プロセスとしては同一である。従って、以下では異なる部分のみを説明する。
【０１１６】
図２２は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート電極下部絶縁膜埋め込み工程）の単位セル領域の断面図である。図２３は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート電極下部絶縁膜エッチバック工程）の単位セル領域の断面図である。図２４は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲート酸化工程）の単位セル領域の断面図である。図２５は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。図２６は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。図２７は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。図２８は図２１（下部絶縁膜厚膜構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例１（下部絶縁膜厚膜構造）に関する製造プロセスを説明する。
【０１１７】
図６の状態に於いて、図２２に示すように、たとえばＣＶＤ等によって、トレンチ５内を埋め込むように、ウエハ１のデバイス面１ａのほぼ全面に、ゲート電極下部絶縁膜１０を形成する。ゲート電極下部絶縁膜１０としては、たとえば、酸化シリコン系絶縁膜（たとえば、厚さ３００ｎｍ程度）を好適なものとして例示することができる。
【０１１８】
次に、図２３に示すように、ゲート電極下部絶縁膜１０を例えば、弗酸系ウエットエッチング液でエッチバック処理することにより、ゲート電極下部絶縁膜１０をトレンチ５内に後退させ、その厚さをたとえば、１２０ｎｍ程度とする。
【０１１９】
次に、図２４に示すように、熱酸化等によって、ウエハ１のデバイス面１ａのほぼ全面およびトレンチ５の内面に、たとえば３０ｎｍ程度のゲート絶縁膜６を形成する。
【０１２０】
次に、図２５に示すように、トレンチ５内を埋め込むように、ウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等によって、たとえばＣＶＤ等により、ゲートポリシリコン膜７を成膜する。
【０１２１】
次に、図２６に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜７をエッチバックする。これによって、トレンチゲート電極７ａが形成される。
【０１２２】
次に、図２７に示すように、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ膜（たとえば、厚さ３００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
【０１２３】
次に、図２８に示すように、たとえば、ＣＭＰ等の平坦化処理により、トレンチ５外のＰＳＧ膜を除去する。
【０１２４】
この後、図１２の処理に移行し、以後は、セクション４と同一の処理を行う。
【０１２５】
７．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例２（ダミーゲート付加構造）の説明（主に図２９）
図２９は図３の単位セル領域２０、すなわち、本願の前記一実施の形態（変形例２）の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造（ダミーゲート電極付加構造）の詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例２（ダミーゲート付加構造）を説明する。
【０１２６】
図２９に示すように、この例では、ソース電位とされた（通常、トレンチ５の外部で、ソース電極１５と接続され、ソース電極と実質的に同一電位とされる）埋め込みフィールドプレート、すなわちダミーゲート１６が、トレンチ５内のトレンチゲート電極７ａの下方に設けられている点が特徴となっている。この構造に於いては、Ｎ−ドリフト領域３の濃度を高めに設定しても、必要な耐圧を確保できるので、オン抵抗を低減することが可能であるというメリットがある。また、帰還容量（ゲートとドレイン間の容量）を低減することができるメリットがある。なお、ダミーゲート１６の電位は、ゲート電位としてもよいが、その場合は、ゲートとソース間の容量、およびゲートとドレイン間の容量が相対的に増加する。
【０１２７】
８．本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例２（ダミーゲート付加構造）に関する製造プロセスの説明（主に図３０から図３５）
このセクションでは、セクション７の構造に対するデバイスの製造方法の一例を説明する。
【０１２８】
このプロセスは、セクション４に説明したプロセスの変形例であり、デバイス構造が異なる以外、図６から図８及び図１２から図２０は、プロセスとしては同一である。従って、以下では異なる部分のみを説明する。
【０１２９】
図３０は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ダミーゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。図３１は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（トレンチゲート間絶縁膜形成工程）の単位セル領域の断面図である。図３２は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ゲートポリシリコン埋め込み工程）の単位セル領域の断面図である。図３３は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（ゲートポリシリコンエッチバック工程）の単位セル領域の断面図である。図３４は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（層間絶縁膜埋め込み工程）の単位セル領域の断面図である。図３５は図２９（ダミーゲート電極付加構造）に対応する製造工程途中（平坦化工程）の単位セル領域の断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのアクティブセル構造の変形例２（ダミーゲート付加構造）に関する製造プロセスを説明する。
【０１３０】
図８の状態（ただし、ポリシリコン膜は、ゲートポリシリコン膜７ではなく、ダミーゲート電極用ポリシリコン膜３５であるが、成膜条件等はほぼ同じである）に於いて、図３０に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ダミーゲート電極用ポリシリコン膜３５をエッチバックする。これによって、ダミートレンチゲート電極１６（梅込みフィールドプレート）が形成される。
【０１３１】
次に、図３１に示すように、たとえば、熱酸化等によって、ダミートレンチゲート電極１６の上面に、１００ｎｍ程度の酸化シリコン膜、すなわちトレンチゲート間絶縁膜１７を形成する。
【０１３２】
次に、図３２に示すように、たとえば、ゲート酸化膜６上およびトレンチゲート間絶縁膜１７上の、半導体ウエハ１の表面１ａ側のほぼ全体を覆い、トレンチ５内を埋め込むように、たとえばＣＶＤ等により、ゲートポリシリコン膜７（たとえば、厚さ５００ｎｍ程度）を成膜する。
【０１３３】
次に、図３３に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜７をエッチバックする。これによって、トレンチゲート電極７ａが形成される。
【０１３４】
次に、図３４に示すように、たとえばＣＶＤ等によって、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜８を形成する。層間絶縁膜８としては、たとえば、ＰＳＧ膜（たとえば、厚さ３００ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
【０１３５】
次に、図３５に示すように、たとえば、ＣＭＰ等の平坦化処理により、トレンチ５外のＰＳＧ膜を除去する。
【０１３６】
この後、図１２の処理に移行し、以後は、セクション４と同一の処理を行う。
【０１３７】
９．本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等の説明（主に図３６から図３９）
ここまでに説明した例は、主にパワーＭＯＳＦＥＴを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーＭＯＳＦＥＴ以外に、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲート型パワー系能動素子とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路等と単一チップ上に集積した集積型パワー系デバイス等がある。以下これらについて簡単に説明する。
【０１３８】
図３６は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの端子配置図である。図３７は図５に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるＩＧＢＴの単位セル断面図である。図３８は図１における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図３９は図３８のＹ−Ｙ’断面に対応するチップ部分模式断面図である。これらに基づいて、本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等を説明する。
【０１３９】
（１）ＩＧＢＴへの適用について（主に図３６及び図３７）：
図３６に示すように、ＩＧＢＴの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子Ｇ、エミッタに対応する端子をエミッタ端子Ｅ、コレクタに対応する端子をコレクタ端子Ｃとしているが、構造的および動作的観点からは、エミッタ端子Ｅは、構造的呼称としてはソース端子と呼ぶ方が自然である。
【０１４０】
すなわち、図３７に示すように、ＩＧＢＴは、図５に説明したパワーＭＯＳＦＥＴと構造的に同一部分Ｒ２のＮ型半導体基板領域１ｓの裏面１ｂ側と裏面メタル電極４（コレクタ電極）の間に、Ｐ型コレクタ領域１８を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域１１、Ｎ型基板内ソース領域１１ａ、ポリＳｉソース領域１１ｂ、メタルソース電極１５、ソースパッド部２６、ソースコンタクト部２９ａ等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
【０１４１】
（２）パワー系能動素子等を集積化したデバイスへの適用について（主に図３８及び図３９）：
図３８に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型ＤＣ−ＤＣコンバータ（図１に対応）のチップ２の上面レイアウトの一例を示す。図３８に示すように、チップ２のデバイス面１ａには、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）を駆動するハイサイドドライバ５１、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）を駆動するロウサイドドライバ５２、およびハイサイドドライバ５１とロウサイドドライバ５２を制御する制御回路部５３（たとえば、回路はＣＭＯＳ回路構成となっている）等がレイアウトされている。ここで、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）は、具体的には、図５、図２１、図２９、図３７等で説明したパワー系能動素子（絶縁ゲート型パワー系能動素子）のいずれかである。なお、ロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）も、これらのいずれかで構成することができる。
【０１４２】
次に、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）のアクティブ領域１２とＣＭＯＳ制御回路部５３の部分断面（Ｙ−Ｙ’断面）を図３９に基づいて説明する。ただし、図が複雑になりすぎることを回避するために、ハイサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｈ）またはロウサイドＳＷパワーＭＯＳＦＥＴ（Ｑｈｌ）に対応するパワーＭＯＳＦＥＴＱｈに係る部分は、従来型の基本的構造を示した。
【０１４３】
図３９に示すように、ワンチップ型ＤＣ−ＤＣコンバータは、たとえば、Ｐ型半導体基板１ｐ上に作られる。すなわち、Ｐ型半導体基板１ｐ（Ｐ型半導体基板領域）の表面１ａ（第１の主面またはデバイス面）側には、エピタキシャル成長等により、たとえばＮ−エピタキシャル領域１ｅが設けられており、このＮ−エピタキシャル領域１ｅとＰ型半導体基板領域１ｐの境界付近には、Ｎ＋埋め込み領域１９が設けられている。ＣＭＯＳ領域ＲｃとパワーＭＯＳ領域Ｒｈの間等のＮ−エピタキシャル領域１ｅには、Ｐ＋素子分離領域２２が設けられており、その上部のチップ２の上面１ａには、フィールド絶縁膜２３（ＬＯＣＯＳ型またはＳＴＩ型の絶縁膜）が設けられている。
【０１４４】
次に、各デバイス領域を説明する。パワーＭＯＳ領域ＲｈすなわちパワーＭＯＳＦＥＴ（Ｑｈ）が作られた領域に於いては、ドレイン等をチップ２の上面１ａに引き出すためのＮ＋ドレイン引き出し領域２１が設けられており、チップ２の上面１ａの半導体表面領域には、トレンチ５、ゲート絶縁膜６、Ｐ型ボディ領域９、ソース領域１１、Ｐ型ボディコンタクト領域１４等が設けられている。
【０１４５】
一方、ＣＭＯＳ領域Ｒｃに於いては、Ｎ−エピタキシャル領域１ｅのチップ２の上面１ａ側表面下に、Ｐウエル領域３１ｐおよびＮウエル領域３１ｎが設けられており、これらの表面領域にそれぞれＮ型およびＰ型のソースドレイン領域３２が設けられている。更に、チップ２の上面１ａには、これらのＮ型およびＰ型のソースドレイン領域３２とともに、Ｎチャネル型のＭＯＳＦＥＴ（Ｑｎ）およびＰチャネル型のＭＯＳＦＥＴ（Ｑｐ）を構成するゲート電極３３が設けられている。
【０１４６】
１０．本願の全般に関する考察並びに各実施の形態に関する補足的説明（主に図４０および図４１）
図４０はトレンチゲート縦チャネル型パワーＭＯＳＦＥＴにおけるセルサイズとオン抵抗の関係を示すデータプロット図である。これ及びその他の図に基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。図４１は本願の各実施の形態におけるトレンチ周辺の各要素同士の関係を説明するための図５に対応する単位セル断面図である。
【０１４７】
低電圧大電流出力を考慮すると、ハイサイドスイッチに要求される条件として最も重要なパラメータの一つは、オン抵抗が低いことと考えられる。これに関して、図４０に示すように、セルサイズを微細化することによって、効率的にオン抵抗が下げられることがわかる。しかし、従来のセル構造では微細化に限界がある。すなわち、それは、層間絶縁膜のパターニング、ソース領域の導入、コンタクトホール形成等に於いて、合わせを必要とする微細リソグラフィを適用しているため、リソグラフィの誤差を考慮すると、セルサイズ０．４マイクロメートル前後（更にもっち小さいサイズ）の微細化は、困難というものである。そこで、本願の各実施の形態は、トレンチの形成工程の後は、メタル電極パターニング工程までは、微細リソグラフィすなわち微細な合わせ（セル内要素の位置精度と同程度の合わせ制度を要求するもの）を伴うパターニング工程を伴わないようなセル構造並びにその製造方法となるように工夫されている。なお、微細リソグラフィの適用のないことは、微細でない領域（形成すべき要素と比較して大きな領域、たとえば、同時に行われるアクティブ領域外のフィールドリング等のパターン領域等）に関するリソグラフィの適用を排除するものではない。
【０１４８】
図４１（図５に対応するセル構造）を用いて、これらの詳細を説明する。図４１に示すように、層間絶縁膜８の幅は、トレンチ５に埋め込むことによって規定されており、トレンチ５と自己整合的に形成されている。また、ソース領域１１のうち、ポリＳｉソース領域１１ｂ（サイドウォール）は、トレンチ充填部材と自己整合的にそのサイドウォールとして作られている。一方、ソース領域１１のうち、Ｎ型基板内ソース領域１１ａは、ドープトポリシリコン（ポリＳｉソース領域１１ｂ）からの不純物で形成されるにしろ、イオン注入により、ポリＳｉソース領域１１ｂを介して形成されるにしろ、ポリＳｉソース領域１１ｂと自己整合的に形成されている。更に、コンタクトホール２９ａの形成自体は、サイドウォール（ポリＳｉソース領域１１ｂ）形成を通して自己整合的に形成されている。
【０１４９】
このように、本願の各実施の形態によれば、単位セル内に限れば、リソグラフィがトレンチパターニングのみとなり、トレンチの幅Ｗｔとゲート絶縁膜の厚さのみで、層間絶縁膜の幅Ｗｉ（中央部に幅）が決まる。従って、トレンチ５の幅Ｗｔと層間絶縁膜８の幅Ｗｉは、ほぼ等しくなる（正確には、その部分の両側のゲート絶縁膜の厚さ分だけ層間絶縁膜８の幅Ｗｉの方が短い）。
【０１５０】
また、層間絶縁膜８が形成プロセス的にトレンチ５の中に（最終構造的には、トレンチ内充填部材の一部として）封じ込められているので、層間絶縁膜８の層間絶縁膜の上部８ａの幅Ｗｉａと層間絶縁膜の下部８ｂの幅Ｗｉｂは、必然的にほぼ同じになる。なお、最終構造としては、層間絶縁膜８の上部８ａは、トレンチ５の上端から突出しており、層間絶縁膜８の下部８ｂがトレンチ５内に収容された構造となっている。
【０１５１】
更に、ポリＳｉソース領域１１ｂとＮ型基板内ソース領域１１ａとが、相互に接して、ほぼ平面状のトレンチ５の側面（トレンチ側壁に対応する平面Ｔｗを参照）に沿ってほぼ上下方向に設けられている。従って、ソース領域１１の幅は、プロセスで一元的に決定されるので、リソグラフィの誤差を基本的に伴わない。
【０１５２】
また、Ｐ型ボディコンタクト領域１４の幅は、トレンチ５とそのサイドウォールで構成されるトレンチ充填部材周辺構造に対する残余の部分として、自己整合的に決定されるので、セルの幅（すなわちセルサイズであり、ここでは、たとえば、０．４マイクロメートル程度）は、極めて高精度で決めることができる。
【０１５３】
このように前記各実施の形態の構造又は製造方法によれば、セルサイズが、ほぼトレンチのパターニング精度のみで決定されるので、極めて微細なトレンチ型セルの形成が可能となる。
【０１５４】
１１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５５】
例えば、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１５６】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１５７】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０１５８】
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。
【０１５９】
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。
【０１６０】
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）型のドリフト領域を有するものにも適用できることは言うまでもない。
【符号の説明】
【０１６１】
１  ウエハ
１ａ  ウエハ又は半導体チップの表面（第１の主面またはデバイス面）
１ｂ  ウエハ又は半導体チップの表面（第２の主面）
１ｅ  Ｎ−エピタキシャル領域
１ｐ  Ｐ型半導体基板領域
１ｓ  Ｎ型半導体基板領域（Ｎ型ドレイン領域）
２  半導体チップ
３  Ｎ−ドリフト領域
４  裏面メタル電極
５  トレンチ
６  ゲート絶縁膜
７  ゲートポリシリコン膜（ゲート電極）
７ａ  トレンチゲート電極
７ｂ  ゲート引き出しポリシリコン配線部
８  層間絶縁膜
８ａ  層間絶縁膜の上部
８ｂ  層間絶縁膜の下部
９  Ｐ型ボディ領域
１０  ゲート電極下部絶縁膜
１１  ソース領域
１１ａ  Ｎ型基板内ソース領域
１１ｂ  ポリＳｉソース領域（サイドウォール）
１２  アクティブ領域
１４  Ｐ型ボディコンタクト領域
１５  メタルソース電極
１６  ダミートレンチゲート電極（梅込みフィールドプレート）
１７  トレンチゲート間絶縁膜
１８  Ｐ型コレクタ領域
１９  Ｎ＋埋め込み領域
２０  単位セル領域
２１  Ｎ＋ドレイン引き出し領域
２２  Ｐ＋素子分離領域
２３  フィールド絶縁膜
２４  ゲート配線部
２５  ゲートパッド部
２６  ソースパッド部
２７  ガードリング
２８  エッジターミネーション領域
２９ａ  ソースコンタクト部
２９ｂ  ゲートコンタクト部
３０  アルミニウム系メタル電極膜
３１ｐ  ＣＭＯＳ領域のＰウエル領域
３１ｎ  ＣＭＯＳ領域のＮウエル領域
３２  ＣＭＯＳ領域のソースドレイン領域
３３  ＣＭＯＳ領域のゲート電極等
３４  サイドウォール用ポリシリコン膜
３５  ダミーゲート電極用ポリシリコン膜
５０  ＤＣ−ＤＣコンバータ
５１  ハイサイドドライバ
５２  ロウサイドドライバ
５３  制御回路部
５４  出力平滑用インダクタ
５５  出力平滑用コンデンサ
Ｃ  コレクタ端子
Ｄ  ドレイン端子
Ｅ  エミッタ端子
Ｇ  ゲート端子
Ｑｈ  パワーＭＯＳＦＥＴ
Ｑｈｈ  ハイサイドＳＷパワーＭＯＳＦＥＴ
Ｑｈｌ  ロウサイドＳＷパワーＭＯＳＦＥＴ
Ｑｎ  ＣＭＯＳ領域のＮチャネル型ＭＯＳＦＥＴ
Ｑｐ  ＣＭＯＳ領域のＰチャネル型ＭＯＳＦＥＴ
Ｒ１  ゲート電極引き出し部切り出し領域
Ｒ２  パワーＭＯＳＦＥＴと構造的に同一部分
Ｒｃ  ＣＭＯＳ領域
Ｒｈ  パワーＭＯＳ領域
Ｓ  ソース端子
Ｔｗ  トレンチ側壁に対応する平面
Ｖｄｄ  電源出力端子
Ｖｉｎ  直流電源
Ｖｓｓ  接地端子
Ｗｃ  セルの幅（セルサイズ）
Ｗｉ  層間絶縁膜の幅
Ｗｉａ  層間絶縁膜の上部の幅
Ｗｉｂ  層間絶縁膜の下部の幅
Ｗｔ  トレンチの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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