(57)【要約】      （修正有）【課題】非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させる。【解決手段】ＣＤＲ回路１０６、受信装置１０１、および送受信システム１００は、受信データ１０５および再生クロック１１９が入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信データおよび再生クロックが入力される非線形位相比較器と、
前記再生クロックが入力される遅延素子と、
前記受信データで前記遅延素子の出力をラッチするフリップフロップ回路と、
前記フリップフロップ回路の出力に基づいて前記非線形位相比較器の出力先を変えるセレクタとを有し、
前記出力先毎に異なる重み付けによる前記再生クロックの位相の制御を行うことを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記重み付けの量は、前記受信データと前記再生クロックの位相差が大きいほど大きいことを特徴とするＣＤＲ回路。
【請求項３】
請求項１に記載のＣＤＲ回路において、
上位制御回路を有し、
前記上位制御回路からの制御信号により前記制御の起動と停止とを行うことを特徴とするＣＤＲ回路。
【請求項４】
請求項１に記載のＣＤＲ回路において、
制御端子を有し、
前記制御端子からの入力に応じて前記制御の起動と停止とを行うことを特徴とするＣＤＲ回路。
【請求項５】
請求項１に記載のＣＤＲ回路を備えることを特徴とする受信装置。
【請求項６】
請求項５に記載の受信装置を備えることを特徴とする送受信システム。
【請求項７】
受信データおよび再生クロックが入力される非線形位相比較器を有し、
前記受信データに対する、前記再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて前記非線形位相比較器の出力に重み付けをし、
前記重み付けされた出力に基づいて再生クロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項８】
請求項７に記載のＣＤＲ回路において、
上位制御回路を有し、
前記上位制御回路からの制御信号により前記重み付けの起動と停止とを行うことを特徴とするＣＤＲ回路。
【請求項９】
請求項７に記載のＣＤＲ回路において、
制御端子を有し、
前記制御端子からの入力に応じて前記重み付けの起動と停止とを行うことを特徴とするＣＤＲ回路。
【請求項１０】
請求項７に記載のＣＤＲ回路を備えることを特徴とする受信装置。
【請求項１１】
請求項１０に記載の受信装置を備えることを特徴とする送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送受信システムに関し、特に受信データからクロックを再生するＣＤＲ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路および受信装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
受信装置には、受信データからクロックを抽出し、受信データを復元するＣＤＲ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路が用いられている。ＣＤＲ回路を構成している回路のうち、受信データと再生クロックの位相差を判定する回路として位相比較器がある。位相比較器は、線形位相比較器と非線形位相比較器とに大別される（特許文献１）。線形位相比較器は、受信データと再生クロックの位相差を厳密に求める方式である。非線形位相比較器は、再生クロックのエッジの前後にデータエッジが存在しているか否かから再生クロックの位相制御用の信号を生成する方式であり、回路構成が単純であるため、線形位相比較器に対して回路規模を小さくすることが可能となり、消費電力が小さい。特許文献２には、非線形位相比較器を用いたＣＤＲ回路において、複数のクロックからサンプリングに用いるクロックを選択することで、サンプリングするための位相を高速に決定する技術が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−８４１８７号公報
【特許文献２】特開２００６−３３９８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
線形位相比較器を用いたＣＤＲ回路は、回路構成が複雑であり、回路規模が大きくなり、消費電力が大きくなる。非線形位相比較器を用いたＣＤＲ回路は、再生クロックのエッジの前後にデータエッジが存在しているか否かのみの検出を行うため、ＣＤＲ回路に適用したときに受信データへの再生クロックの追従精度が劣る。
【０００５】
本願発明は、非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの位相追従精度を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下の通りである。本発明のＣＤＲ回路、受信装置、および送受信システムは、受信データおよび再生クロックが入力される非線形位相比較器の出力に、受信データに対する、再生クロックに対して位相差を有するクロックの遅れまたは進みに応じて重み付けをし、重み付けされた出力に基づいて再生クロックの位相を調整する。
【発明の効果】
【０００７】
上記手段により、非線形位相比較器を用いたＣＤＲ回路、受信装置、および送受信システムの再生クロックの受信データに対する位相追従精度を高めることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の送受信システムの実施例を説明するためのブロック図である。
【図２】本発明のＣＤＲ回路の実施例における位相比較器の構成の例を示すブロック図である。
【図３】本発明のＣＤＲ回路の実施例における位相比較器の動作波形の例を示した図である。
【図４】本発明の実施例にかかる位相差と重み付けの量の関係を示した図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１０】
図１に本発明の実施例として、送受信システム１００を示す。送受信システム１００は、受信装置１０１、送信装置１０２、伝送路１０３とを有する。受信装置１０１は、送信装置１０２から伝送路１０３を介して送信された伝送データを受信するレシーバ回路１０４と、レシーバ回路１０４が出力する受信データ１０５を復元するＣＤＲ回路１０６と、ＣＤＲ回路１０６にクロックを供給するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１０７と、上位制御回路１０８と、セレクタ回路１１１および１１２と、セレクタ回路１１１および１１２への制御信号を入力する制御端子（Ｓｅｌ＿Ｐｉｎ）１１３とを備える。セレクタ回路１１１および１１２で、上位制御回路１０８からのＣＤＲ回路１０６への制御信号と、制御端子（Ｅｎａｂｌｅ＿Ｐｉｎ）１０９および制御端子（Ｓｅｌ＿Ｃｏｎｔｒｏｌ＿Ｉ／Ｑ＿Ｐｉｎ）１１０からのＣＤＲ回路１０６への制御信号とを切り替えることができる。
【００１１】
ＣＤＲ回路１０６は、受信データ１０５に対する再生クロック１１９の位相の遅れまたは進みの情報に、受信データ１０５に対する、再生クロック１１９に位相差をつけたクロックの遅れ進みに応じて重み付けをして位相比較結果を出力する位相比較器１１４と、位相比較器１１４からの出力を受信データ１０５と再生クロック１１９の位相差が小さい場合に平均化処理を行う平均化回路１１５と、受信データ１０５と再生クロック１１９の位相差が大きい場合に平均化処理を行う平均化回路１１６と、平均化回路１１５および１１６の出力信号を統合処理する統合回路１１７と、統合回路１１７の出力に基づいて再生クロック１１９の位相を制御するポインタ回路１１８と、ポインタ回路１１８から指定された位相の再生クロック１１９を生成するインタポレータ回路１２０とを備える。再生クロック１１９には互いに９０度位相の異なるＩクロックとＱクロックとがある。ＣＤＲ回路１０６は、図示しないラッチ回路により、受信データ１０５をＩクロックでラッチしてデータを復元する。
【００１２】
図２に、位相比較器１１４の実施例を示す。位相比較器１１４は、差動単相変換器２０１と、非線形位相比較器２０２と、振り分け基準信号生成回路２０６と、振り分け信号生成回路２０７と、位相情報振り分け回路２０８、２１１とを備える。位相比較器１１４は、受信データ１０５と再生クロック１１９の位相差に応じて非線形位相比較器２０２が出力する位相制御情報（ＵＰ０、ＵＰ１、ＤＯＷＮ０、ＤＯＷＮ１）をそれぞれ複数の出力端（ＤＯＷＮ０１、ＤＯＷＮ０２、ＤＯＷＮ１１、ＤＯＷＮ１２、ＵＰ０１、ＵＰ０２、ＵＰ１１、ＵＰ１２）に振り分ける機能を有している。
【００１３】
差動単相変換器２０１によって、受信データ１０５のＮ極（ＤＡＴＡ＿Ｎ）およびＰ極（ＤＡＴＡ＿Ｐ）で構成される差動信号は、単相ＣＭＯＳレベルの受信データ（ＤＡＴＡ）に、再生クロック１１９のＩクロックのＮ極（Ｉ−ＣＬＫ＿Ｎ）およびＰ極（Ｉ−ＣＬＫ＿Ｐ）で構成される差動信号は、単相ＣＭＯＳレベルのＩクロック（Ｉ＿ＣＬＫ）に、再生クロック１１９のＱクロックのＮ極（Ｑ−ＣＬＫ＿Ｎ）およびＰ極（Ｑ−ＣＬＫ＿Ｐ）で構成される差動信号は、単相ＣＭＯＳレベルのＱクロック（Ｑ＿ＣＬＫ）にそれぞれ変換される。
【００１４】
非線形位相比較器２０２は、４つのフリップフロップ回路２０９にて受信データ（ＤＡＴＡ）をラッチし、ＵＰ／ＤＯＷＮ生成回路２１０にて再生クロックの位相を制御するための位相制御信号（ＵＰ０、ＵＰ１、ＤＯＷＮ０、ＤＯＷＮ１）を生成する。位相制御信号の内、位相進み信号ＵＰ０およびＵＰ１は、受信データ（ＤＡＴＡ）の位相に対して再生クロック１１９の位相が遅れている場合に生成される信号である。一方、位相遅れ信号ＤＯＷＮ０およびＤＯＷＮ１は、受信データ（ＤＡＴＡ）の位相に対して再生クロック１１９の位相が進んでいる場合に生成される信号である。
【００１５】
本実施例の位相比較器は、ハーフレート動作をする位相比較器であり、再生クロックの立ち上がりと立下りとで位相の遅れ進みが判定されるために、立ち上がりと立下りに対応して、位相進み信号としてＵＰ０とＵＰ１とが、位相遅れ信号としてＤＯＷＮ０とＤＯＷＮ１とが生成される。位相比較器１１４の出力信号である位相制御信号ＵＰ０１、ＵＰ１１、ＤＯＷＮ０１、およびＤＯＷＮ１１は、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差が後述する振り分け基準よりも小さい場合に出力される信号である。一方、位相制御信号ＵＰ０２、ＵＰ１２、ＤＯＷＮ０２、およびＤＯＷＮ１２は、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差が後述する振り分け基準よりも大きい場合に出力される信号である。
【００１６】
振り分け基準信号生成回路２０６は、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差を判断するための基準信号を生成する。図２に示すように、振り分け基準信号生成回路２０６は、ディレイバッファ回路２０４とセレクタ２０３とを有し、Ｉ＿ＣＬＫまたはＱ＿ＣＬＫの位相をシフトさせて振り分け基準信号を生成する。すなわち、ディレイバッファ回路２０４とセレクタ２０３とで遅延素子を構成している。生成される振り分け基準信号は、ＤＰ＿Ｕ０、ＤＰ＿Ｄ０と、さらにインバータを介して生成されるＤＰ＿Ｕ１、ＤＰ＿Ｄ１である。
【００１７】
図３は、位相比較器１１４の動作波形の例を示した図である。図３に示すように、振り分け基準信号（ＤＰ＿Ｕ０、ＤＰ＿Ｄ０、ＤＰ＿Ｕ１、ＤＰ＿Ｄ１）のクロックのエッジが、受信データ（ＤＡＴＡ）のエッジに追従するＱ＿ＣＬＫの立ち上がりと立下りエッジの前後に存在するように、振り分け基準信号（ＤＰ＿Ｕ０、ＤＰ＿Ｄ０、ＤＰ＿Ｕ１、ＤＰ＿Ｄ１）が生成される。振り分け基準信号（ＤＰ＿Ｕ０、ＤＰ＿Ｄ０、ＤＰ＿Ｕ１、ＤＰ＿Ｄ１）のクロックパルスによって、図３に示すように領域Ｒ１と領域Ｒ２とを分ける。各振り分け基準信号が高電圧であるハイレベルの場合が領域Ｒ１、低電圧であるローレベルの場合が領域Ｒ２に対応している。領域Ｒ１は、Ｑ＿ＣＬＫのエッジに対して位相差が小さい領域に、領域Ｒ２はＱ＿ＣＬＫのエッジに対して位相差が大きい領域に、それぞれ対応する。本実施例のＣＤＲ回路１０６は、ハーフレートで動作するＣＤＲ回路であり、Ｉ＿ＣＬＫにて受信データをラッチするため、Ｑ＿ＣＬＫの立ち上がりと立下りの両エッジの前後に領域Ｒ１と領域Ｒ２を規定している。領域Ｒ１と領域Ｒ２の時間的な幅は、振り分け基準信号生成回路２０６の外部から入力される制御信号Ｓｅｌ＿Ｃｏｎｔｒｏｌ＿ＩおよびＳｅｌ＿Ｃｏｎｔｒｏｌ＿Ｑでセレクタ２０３を制御し、ディレイバッファ回路２０４の段数を切り替えることで変更できる。
【００１８】
振り分け信号生成回路２０７は、振り分け基準信号（ＤＰ＿Ｕ０、ＤＰ＿Ｄ０、ＤＰ＿Ｕ１、ＤＰ＿Ｄ１）を、受信データ（ＤＡＴＡ）で駆動するフリップフロップ回路２０５で取得することで、受信データ（ＤＡＴＡ）のエッジが領域Ｒ１と領域Ｒ２のいずれに存在しているのかを検知する。例えば、フリップフロップ回路２０５で取得した結果がハイレベルの場合は受信データのエッジが領域Ｒ１に、ローレベルの場合は受信データのエッジが領域Ｒ２に存在していると検知される。
【００１９】
振り分け信号生成回路２０７の出力は、位相情報振り分け回路２０８、２１１に入力される。振り分け信号生成回路２０７の出力により位相情報振り分け回路２０８を構成しているセレクタ回路２１２を制御することで、非線形位相比較器２０２が生成する位相遅れ信号（ＤＯＷＮ０）と位相進み信号（ＵＰ０）を、受信データ１０５と再生クロック１１９の位相差が振り分け基準よりも小さい場合にはＤＯＷＮ０１とＵＰ０１として平均化回路１１５へと、振り分け基準よりも大きい場合にはＤＯＷＮ０２とＵＰ０２として平均化回路１１６へと振り分ける。位相情報振り分け回路２１１も位相情報振り分け回路２０８と同様に、非線形位相比較器２０２が生成する位相遅れ信号（ＤＯＷＮ１）と位相進み信号（ＵＰ１）を、受信データ１０５と再生クロック１１９の位相差が振り分け基準よりも小さい場合にはＤＯＷＮ１１とＵＰ１１として平均化回路１１５へと、振り分け基準よりも大きい場合にはＤＯＷＮ１２とＵＰ１２として平均化回路１１６へと振り分ける。
【００２０】
例えば、ある時刻の受信データ（ＤＡＴＡ）のエッジ位置が領域Ｒ１に存在している場合、そのデータエッジにより算出される位相制御情報（位相遅れ信号または位相進み信号）は、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差が小さいと判断され、領域Ｒ１用の平均化回路１１５にて処理される。一方、ある時刻の受信データ（ＤＡＴＡ）のエッジ位置が領域Ｒ２に存在している場合、そのデータエッジにより算出される位相制御情報（位相遅れ信号または位相進み信号）は、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差が大きいと判断され、領域Ｒ２用の平均化回路１１６にて処理される。このように、平均化回路１１５および１１６にてそれぞれ行われる位相情報の平均化処理によって、受信データ（ＤＡＴＡ）と再生クロック１１９の位相差の大小別に平均化処理が行われる。
【００２１】
図３に示した受信データ（ＤＡＴＡ）の最初の立ち上がりエッジと再生クロック（Ｑ＿ＣＬＫ）の位相関係では、受信データ（ＤＡＴＡ）のエッジ位置が領域Ｒ１に存在しているため、振り分け基準生成回路２０６により生成された振り分け基準信号（ＤＰ＿Ｕ０、ＤＰ＿Ｄ０、ＤＰ＿Ｕ１、ＤＰ＿Ｄ１）を、差動単相変換器２０１を通過した受信データ（ＤＡＴＡ）でラッチした際に振り分け信号生成回路２０７の出力Ｓｅｌ＿ａとしてハイレベルが出力される。このハイレベルの出力信号により、位相情報振り分け回路２０８が非線形位相比較器２０２の位相制御信号を位相差が小さい場合に平均化処理を行う平均化回路１１５へと出力する。
【００２２】
図３に示した受信データ（ＤＡＴＡ）の２番目の立ち上がりエッジと再生クロック（Ｑ＿ＣＬＫ）の位相関係では、受信データのエッジ位置が領域Ｒ２に存在しているため、出力Ｓｅｌ＿ａとしてローレベルが出力される。このローレベルの出力信号により、位相情報振り分け回路２０８が非線形位相比較器２０２の位相制御信号を位相差が大きい場合に平均化処理を行う平均化回路１１６へと出力する。以上のように、位相比較器１１４は、領域Ｒ１または領域Ｒ２のどちらに伝送信号のエッジが存在しているかによって、非線形位相比較器２０２が出力する位相制御信号を後段の平均化回路１１５と平均化回路１１６とに振り分ける。
【００２３】
一般的に、非線形位相比較器は再生クロックのエッジの前後に受信データのエッジが存在するか否かのみから受信データと再生クロックの位相を判断するため、厳密な位相差をもとに受信データと再生クロックの位相追従処理を行う線形位相比較器を適用した場合と比較して、ＣＤＲ回路に適用した際に、位相追従精度および位相追従速度の面で劣る。本実施例の位相比較器１１４では、振り分け基準信号生成回路２０６が生成する振り分け基準信号に基づいて後段の平均化回路１１５および１１６への信号の振り分けを行うことで、非線形位相比較器２０２が生成する位相制御情報に、位相差の大きさに応じた情報を付加することができる。これにより、非線形位相比較器２０２から生成されるエッジの存在の有無のみの位相制御情報に位相差の大きさの情報を付加でき、より精度ある位相情報処理が可能となる。位相比較器１１４は、非線形位相比較器を用いながら線形位相的な動作を可能にしているため、後述の統合回路１１７での出力への重み付けを行うことができ、非線形位相比較器のみを使用している場合に比べ、ＣＤＲ回路１０６の位相追従精度および位相追従速度を向上させることができる。さらには、位相差を離散的に判定するため、線形位相比較器を使用する場合と比べ、消費電力の増加を抑えることができる。ひいては、ＣＤＲ回路１０６を備える受信回路１０１および送受信システム１００の、位相追従精度および位相追従速度の向上と消費電力の増加の抑制とを図ることができる。なお、本実施例のように、平均化回路を複数用意して振り分けるのではなく、一つの平均化回路を使用し、位相差の大きさに応じて重み付けした信号を平均化回路への入力信号として与えることでも、本実施例と同様な効果を得ることができる。
【００２４】
振り分け基準信号生成回路２０６と振り分け信号生成回路２０７は、ＣＤＲ回路１０６の外部から位相振り分けイネーブル信号ＰＡ＿ｅｎａｂｌｅにてその機能のオンオフが制御できる。例えば、消費電力を抑えることよりも位相追従性能を向上させることを優先させたい場合には機能をオンに、逆に、位相追従性能の向上よりも消費電力の抑制を優先させたい場合には機能をオフに切り替える。このイネーブル信号ＰＡ＿ｅｎａｂｌｅを切り替えることで、ＣＤＲ回路に要求される仕様に対してフレキシブルに対応できる。
【００２５】
領域Ｒ１と領域Ｒ２の時間幅は、振り分け基準信号生成回路２０６を構成しているセレクタ回路２０３をＣＤＲ回路１０６の外部から制御することで変更することが可能である。また、本実施例では、領域Ｒ１と領域Ｒ２の２段階で位相差を判定しているが、遅延素子の数を増やすことで、更に領域の数を増やすことが可能である。領域の数を増やすことで、より線形位相比較器的な処理が可能となり、位相追従精度および位相追従速度の向上を図ることができる。なお、非線形位相比較器２０２および平均化回路１１５、１１６は一般的な構成にて実現されるため、ここでは詳細な説明を省略する。
【００２６】
位相差が基準より小さいと判断された位相制御情報は平均化回路１１５で、位相差が基準より大きいと判断された位相制御情報は平均化回路１１６で、それぞれ処理された後、後段の統合回路１１７で統合処理される。この統合回路１１７にて、ポインタ回路１１８を制御する最終的な位相制御情報が生成される。
【００２７】
統合回路１１７は、領域毎に用意された平均化回路１１５、１１６の出力信号に図４に示す重み付けを行い、位相進み信号、位相遅れ信号毎に積算処理を行う。図４のグラフの横軸は、受信データ（ＤＡＴＡ）と再生クロック（Ｑ＿ＣＬＫ）との間の位相差を示し、縦軸は平均化回路１１５、１１６の出力信号への重み付けの量を示している。図４に示すように、本実施例では、平均化回路１１５の出力信号に比べて、平均化回路１１６の出力信号に２倍の重み付けを行う。このように、位相比較器１１４の出力先毎に異なる重み付けを行う。さらに領域の数を増やした場合にも、位相差が大きいほど、大きい重み付けの量とする。統合回路１１７は積算処理結果を比較し、位相進み信号、位相遅れ信号の内、積算値が多い方の信号を出力信号とする。さらに、この結果比較の際に、複数の閾値を用意し、それぞれの閾値に対して再生クロックの位相シフト量を規定することで、それぞれの閾値を越えた場合にぞれぞれの閾値に対応する位相シフト量だけ再生クロックの位相をシフトさせることも可能である。
【００２８】
位相比較器１１４は、位相情報振り分け機能の起動と停止、および領域１、領域２の時間幅変更をＣＤＲ回路１０６の外部から制御できる。この外部制御には、ＬＳＩピンからの制御とＣＤＲ回路１０６の上位論理回路である上位制御回路１０８からの制御を用意する。これら２つの制御の切り替えは、セレクタ回路１１１にて行われる。上位制御回路１０８からの制御には、例えば、ＣＤＲ回路１０６の全動作を通じて位相振り分け機能をオンまたはオフのいずれかに固定する、引き込み完了後等の所定の時間経過後に位相振り分け機能のオンオフを切り替える、動作レートまたは伝送路の周波数特性等をパラメータとして位相振り分け機能のオンオフを切り替える等がある。
【００２９】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００３０】
１００…送受信システム、１０１…受信装置、１０２…送信装置、１０３…伝送路、１０４…レシーバ回路、１０５…受信データ、１０６…ＣＤＲ回路、１０７…ＰＬＬ回路、１０８…上位制御回路、１０９…制御端子（Ｅｎａｂｌｅ＿Ｐｉｎ）、１１０…制御端子（Ｓｅｌ＿Ｃｏｎｔｒｏｌ＿Ｉ／Ｑ＿Ｐｉｎ）、１１１…セレクタ回路、１１２…セレクタ回路、１１３…制御端子（Ｓｅｌ＿Ｐｉｎ）、１１４…位相比較器、１１５…平均化回路、１１６…平均化回路、１１７…統合回路、１１８…ポインタ回路、１１９…再生クロック、１２０…インタポレータ回路、２０１…差動単相変換器、２０２…非線形位相比較器、２０３…セレクタ回路、２０４…ディレイバッファ回路、２０５…フリップフロップ回路、２０６…振り分け基準信号生成回路、２０７…振り分け信号生成回路、２０８…位相情報振り分け回路、２０９…フリップフロップ回路、２１０…ＵＰ／ＤＯＷＮ生成回路、２１１…位相情報振り分け回路、２１２…セレクタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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