(57)【要約】【課題】非同期境界のタイミング解析を容易に行うことができる半導体集積回路を提供する。【解決手段】半導体集積回路は、第１の周波数で駆動される第１のクロックドメインAと、第１のクロックドメインAに隣接し、第１の周波数と異なる第２の周波数で駆動される第２のクロックドメインBと、第１のクロックドメインAと第２のクロックドメインB間に設けられた信号線２０、３０と、第１の信号線２０に接続され、第１のクロックドメインAと第２のクロックドメインBにそれぞれ設けられた第１及び第２のDF/F２１〜２４、３１〜３４と、第１及び第２のDF/F２１〜２４、３１〜３４それぞれに対応して設けられ、第１の周波数及び第２の周波数から一方を選択し、第１及び第２のDF/Fに出力する第１、第２のマルチプレクサ２７、３７とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の周波数で駆動される第１のクロックドメインと、
前記第１のクロックドメインに隣接し、前記第１の周波数と異なる第２の周波数で駆動される第２のクロックドメインと、
前記第１のクロックドメインと前記第２のクロックドメイン間に設けられた第１の信号線と、
前記第１の信号線に接続され、前記第１のクロックドメインと前記第２のクロックドメインにそれぞれ設けられた第１及び第２のラッチ回路と、
前記第１及び第２のラッチ回路それぞれに対応して設けられ、前記第１の周波数及び前記第２の周波数から一方を選択し、前記第１及び第２のラッチ回路に出力する第１及び第２の選択部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
テスト動作時に、前記第１の選択部は前記第１のラッチ回路に前記第１の周波数を出力し、前記第２の選択部は前記第２のラッチ回路に前記第１の周波数を出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のクロックドメインと前記第２のクロックドメイン間に設けられた第２の信号線と、
前記第２の信号線に接続され、前記第１のクロックドメイン及び前記第２のクロックドメインにそれぞれ設けられた第３及び第４のラッチ回路と、
前記第１のラッチ回路の入力端に接続されたテストデータ選択部と、
をさらに備え、前記第１、前記第２、前記第３及び前記第４のラッチ回路はスキャンチェーン接続されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
第１の周波数で駆動される第１のクロックドメインと、
前記第１のクロックドメインに隣接し、前記第１の周波数と異なる第２の周波数で駆動される第２のクロックドメインと、
前記第１のクロックドメインと前記第２のクロックドメイン間に設けられた第１の信号線と、
前記第１の信号線に接続され、前記第１のクロックドメインと、前記第２のクロックドメインにそれぞれ設けられた第１及び第２のラッチ回路と、
前記第１のラッチ回路に対応して設けられ、前記第１の周波数及び前記第２の周波数から一方を選択し、前記第１のラッチ回路に出力する選択部と、
を備えることを特徴とする半導体集積回路。
【請求項５】
テスト動作時に、前記選択部は第１のラッチ回路に前記第２の周波数を出力することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１のクロックドメインと前記第２のクロックドメイン間に設けられた第２の信号線と、
前記第２の信号線に接続され、前記第１のクロックドメイン及び前記第２のクロックドメインにそれぞれ設けられた第３及び第４のラッチ回路と、
前記第１のラッチ回路の入力端に接続されたテストデータ選択部と、
をさらに備え、前記第１、前記第２、前記第３及び前記第４のラッチ回路はスキャンチェーン接続されていることを特徴とする請求項４又は５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路の大規模化に伴い、複数のクロックドメイン間の非同期関係が問題となっている。非同期関係とは、２つのクロックドメインにおける２つの動作クロックの位相に関係がないことをいう。
【０００３】
半導体集積回路の設計においては、非同期関係にある２つのクロックドメイン間の非同期境界における信号についてタイミング解析が行われる。その解析では、ビット間スキュー、データパス遅延量などが、所定のタイミング制約を満足するか否かがチェックされる。
【０００４】
通常は、クロックドメイン間はタイミング制約無しとして各種回路の実装を行った後に、静的タイミング解析（STA）ツールを用いて、タイミング解析を行い、所定のパスのタイミングレポートを得て、実装した回路のタイミングが所定のタイミング制約を満たしているか、否かの確認が行われる。あるいは２つのクロックドメイン間で、位相が揃う周波数を設定して、２つのクロックドメイン間の同期をとって、タイミング解析する方法もある。
【０００５】
しかし、このような静的タイミング解析（STA）ツールを用いる場合、非同期境界のタイミングはタイミング制約無しの前提の下で、各種回路が実装され、シミュレーション解析されるため、設計した回路が非同期境界において所定の制約を満足するか否かの確認をするため、多くの時間が掛かるという問題がある。
【０００６】
また、２つのクロックドメインのクロック周波数を揃える場合、２つのクロックドメインのクロック周波数を揃えなければならないため、回路の一部に厳しい制約条件が存在するときは、位相が揃う周波数を設定することができないことがあるという問題もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５１８０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、実施形態は、非同期境界のタイミング解析を容易に行うことができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態の半導体集積回路は、第１の周波数で駆動される第１のクロックドメインと、前記第１のクロックドメインに隣接し、前記第１の周波数と異なる第２の周波数で駆動される第２のクロックドメインと、前記第１のクロックドメインと前記第２のクロックドメイン間に設けられた第１の信号線と、前記第１の信号線に接続され、前記第１のクロックドメインと前記第２のクロックドメインにそれぞれ設けられた第１及び第２のラッチ回路と、第１及び第２の選択部と、を備える。第１及び第２の選択部は、前記第１及び第２のラッチ回路それぞれに対応して設けられ、前記第１の周波数及び前記第２の周波数から一方を選択し、前記第１及び第２のラッチ回路に出力する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る、１チップの半導体装置の構成を説明するための模式的な構成図である。
【図２】第１の実施形態に係る、制御レジスタ１１に保持される制御信号CSの構成を説明するための図である。
【図３】第１の実施形態に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。
【図４】第１の実施形態に係る、回路実装の簡単な流れを示すフローチャートである。
【図５】第１の実施形態の変形例に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。
【図６】第１の実施形態に係る、制御レジスタ１１に保持される制御信号CSの他の構成例を説明するための図である。
【図７】第２の実施形態に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。
【図８】第２の実施形態に係る、クロック信号CLKBのスキャンパステスト時の信号の流れを説明するための図である。
【図９】第２の実施形態の変形例に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態を説明する。
【００１２】
（第１の実施形態）
（回路構成）
まず、図１に基づき、本実施形態に係わる半導体集積回路の構成を説明する。図１は、１チップの半導体装置の構成を説明するための模式的な構成図である。  
各種機能を実行する半導体集積回路が搭載された半導体装置１は、複数のクロックドメイン（以下、単にドメインともいう）を含んで構成されている。半導体装置１の基板上の複数のドメインは、互いに非同期関係を有し、互いに異なるクロック信号で駆動される。すなわち、半導体装置１の半導体集積回路は、互いに異なるクロック周波数のクロック信号で駆動される複数のクロックドメインを含む。各種信号のやりとりが、ドメイン間に設けられた１又は２以上の信号線のデータパスを介して行われる。
【００１３】
なお、本実施形態では、各ドメインは、所定のクロック周波数のクロック信号で駆動されるが、そのクロック周波数は、固定されていなくてもよく、所定の条件に応じて、変化するものであってもよい。すなわち、２つのドメイン間では、互いにクロック周波数は異なっているが、それぞれのあるいは一方のドメインのクロック周波数が条件に応じて変化してもよい。その変化するいずれのクロック周波数においても、２つのドメイン間で、信号のやり取りが適切に行われることが必要となる。なお、通常は、２つのドメインの少なくとも一方がクロック周波数の変化するドメインである場合、最速のクロック周波数において、２つのドメイン間で、信号のやり取りが適切に行われることが必要となる。
【００１４】
本実施形態では、図１に点線で示すように、半導体装置１は、６つのクロックドメインA,B,C,D,E,Fを有する。各ドメインは、所定のクロック周波数のクロック信号で駆動され、所定の機能を実現する１以上の回路を含む。６つのドメインのそれぞれは、機能演算ブロック、データバス等である。６つのドメインA,B,C,D,E,Fは、互いに他のドメインの全てあるいは一部と、１以上の信号線で接続されている。  
なお、図１では、説明を簡単にするため、６つのドメインのそれぞれは、同じサイズで模式的に示してある。２つのドメイン間には、非同期境界ASBが存在する。非同期境界ASBには、２つのドメイン間で信号のやり取りを行うための複数の信号線の配線パターンが、半導体装置１の基板上に形成されている。
【００１５】
半導体装置１は、制御レジスタ１１を有する。制御レジスタ１１は、半導体装置１の複数の端子の中の１つである端子１２に接続されており、端子１２を介して外部から制御信号CSがシリアルデータとして制御レジスタ１１に入力可能すなわち設定可能となっている。制御信号CSは、動作モードデータOMとクロック制御データCCを含む。
【００１６】
制御レジスタ１１は、動作モードデータOMとクロック制御データCCを保持するためのレジスタである。動作モードデータOMは、製造された半導体装置１が動作するときに、所定の機能を実行する通常モードで動作するのか、あるいは動作テストのためのテストモードで動作するのかを指定するためのデータである。クロック制御データCCは、非同期境界ASBに隣接する各DF/F（後述する）を駆動するクロック信号を指定するためのデータである。
【００１７】
制御レジスタ１１に保持されたクロック制御データCCは、出力回路１３に供給される。出力回路１３は、複数のビットデータのそれぞれを、対応するマルチプレクサ（後述する）へのクロック選択信号として供給するための回路である。
【００１８】
図２は、制御レジスタ１１に保持される制御信号CSの構成を説明するための図である。ここでは、制御レジスタ１１は、３２ビットデータを保持するレジスタであるが、これに限定されない。  
なお、本実施形態では、１つの制御レジスタ１１が、動作モードデータOMとクロック制御データCCを保持しているが、動作モードデータOMとクロック制御データCCは、それぞれ別個のレジスタに保持するようにしてもよい。また、その場合、動作モードデータOMとクロック制御データCCは、それぞれ別々の端子から入力されて、それぞれのレジスタに設定されるようにしてもよい。
【００１９】
図２に示すように、本実施形態では、制御信号CSは、１ビットの動作モードデータOMと、複数のビットからなるクロック制御データCCとを含む。
【００２０】
動作モードデータOMは、「１」と「０」のいずれかであり、ここでは、「１」は通常モードを、「０」はテストモードを示している。通常モードは、半導体装置１が予め決められた仕様通りに動作するように、各ドメインは所定のクロック信号で駆動されて動作するモードである。テストモードは、非同期境界ASBに隣接するDF/Fを、クロック制御データCC で指定されたクロック周波数のクロック信号で駆動するモードである。
【００２１】
すなわち、動作モードデータOMが「１」であるとき（すなわち通常モード時）は、半導体装置１が予め決められた仕様通りに動作するように、各ドメインへ所定のクロック周波数のクロック信号が選択されて供給される。
【００２２】
動作モードデータOMが「０」であるとき（すなわちテストモード時）は、半導体装置１内の各非同期境界ASBに隣接する各ラッチ回路であるDF/Fに、クロック制御データCCにより指定されたクロック信号が供給される。
【００２３】
制御レジスタ１１の動作モードデータOMのレジスタは、複数のクロックドメインが互いに異なるクロック周波数のクロック信号により駆動される第１の動作モードである通常モードと、複数のラッチ回路であるDF/F（後述する）が、選択部であるマルチプレクサ（後述する）により選択されたクロック信号により駆動される第２の動作モードであるテストモードのいずれかを指定する動作モードデータを保持する制御レジスタを構成する。
【００２４】
クロック制御データCCは、複数のビットデータからなり、各２ビットが、対応する１つの非同期境界ASBの各DF/Fについてのビットデータである。図１の場合、非同期境界ASBは、６つのドメイン間には、１５個存在する。よって、クロック制御データCCは、ドメインA,B間のクロック制御データCC(A-B)、ドメインA,C間のクロック制御データCC(A-C)、ドメインA,D間のクロック制御データCC(A-D)、ドメインA,E間のクロック制御データCC(A-E)、ドメインA,F間のクロック制御データCC(A-F)、ドメインB,C間のクロック制御データCC(B-C)、ドメインB-D間のクロック制御データCC(B-D)、ドメインB,E間のクロック制御データCC(B-E)、等を含む。例えば、クロック制御データCC(A-B)は、ドメインA側の１又は２以上のDF/Fへ供給するクロック信号を指定する1ビットと、ドメインB側の１又は２以上のDF/Fへ供給するクロック信号を指定する1ビットとからなる。
【００２５】
以下の説明では、説明を簡単するため、６つのクロックドメインの中の、信号のやり取りが行われる２つのドメインA,Bを取り上げて、その２つのドメインが互いに異なる所定のクロック周波数FA,FBのクロック信号CLKA,CLKBで駆動される場合を例に説明する。  
図３は、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。ドメインAは、所定のクロック周波数FAのクロック信号CLKAで駆動されて動作する回路群を含む。ドメインBは、クロック周波数FAとは異なるクロック周波数FBのクロック信号CLKBで駆動されて動作する回路群を含む。２つのドメインA,Bは、非同期境界ASBを通る、各種信号をやりとりするための１以上の信号線で接続されている。
【００２６】
図３では、ドメインAからドメインBへ信号を供給するための信号線２０と、ドメインBからドメインAへ信号を供給するための信号線３０とが示されている。ドメインAは、それぞれのクロック入力端に入力されたクロック信号CLKAに基づいて動作する複数のDF/F２１，２２，２３，２４を含み、各DF/Fは、信号を保持するように構成されている。同様に、ドメインBは、それぞれのクロック入力端に入力されたクロック信号CLKBに基づいて動作する複数のDF/F３１，３２，３３，３４を含み、各DF/Fは、信号を保持するように構成されている。
【００２７】
なお、図３には、２つのドメインA,B間の２本の信号線２０，３０についてのみが示されているが、２つのドメインA,B間には、１本の信号線のみ、あるいはさらに多くの信号線があってもよい。以上のように、信号のやりとりが行われる２つクロックドメインA,B間には、１又は２以上の信号線が設けられている。
【００２８】
非同期境界ASBに隣接するDF/F２１は、信号線２０に接続されたラッチ回路であり、信号線２０に接続されたドメインBのDF/F３１へ信号を供給する。非同期境界ASBに隣接するDF/F３１は、信号線２０に接続されたラッチ回路であり、ドメインAからの信号を受信して信号を保持する。  
同様に、非同期境界ASBに隣接するDF/F２２は、信号線３０に接続されたラッチ回路であり、信号線３０に接続されたドメインBのDF/F３２からの信号を受信して信号を保持する。非同期境界ASBに隣接するDF/F３２は、信号線３０に接続されたラッチ回路であり、信号線３０に接続されたドメインAのDF/F２２へ信号を供給する。  
すなわち、ドメインA,Bには、それぞれ、１又は２以上の信号線に接続された１又は２以上のラッチ回路が含まれている。
【００２９】
DF/F２３で保持されて出力された信号は、他の各種回路２５により処理されて、DF/F２１において保持される。DF/F２２で保持された信号は、他の各種回路２６により処理されて、DF/F２４において保持されて、ドメインAの中でさらに他の処理に利用される。
【００３０】
DF/F３１で保持された信号は、他の各種回路３５により処理されて、DF/F３３において保持されて、ドメインBの中でさらに他の処理に利用される。DF/F３４で保持されて出力された信号は、他の各種回路３６により処理されて、DF/F３２において保持される。
【００３１】
通常モードでは、ドメインA内の各回路は、所定のクロック周波数FAのクロック信号CLKAで駆動されるので、ラッチ回路等のクロック入力端にクロック信号CLKAが入力され、各DF/F２１〜２４も、クロック信号CLKAのタイミングで信号をラッチする。同様に、通常モードでは、ドメインB内の各回路は、所定のクロック周波数FBのクロック信号CLKBで駆動されるので、ラッチ回路等のクロック入力端にクロック信号CLKBが入力され、各DF/F３１〜３４も、クロック信号CLKBのタイミングで信号をラッチする。
【００３２】
ドメインAは、非同期境界ASBに隣接するDF/F２１，２２のクロック入力端に接続された選択部としてのマルチプレクサ（MUX）２７を有する。マルチプレクサ２７には、２つのクロック信号CLKA,CLKBとクロック選択信号SAが入力され、マルチプレクサ２７は、クロック選択信号SAに応じて、２つのクロック信号CLKA,CLKBのいずれかを選択して出力する。
【００３３】
同様に、ドメインBは、非同期境界ASBに隣接するDF/３１，３２のクロック入力に接続された選択部としてのマルチプレクサ３７を有する。マルチプレクサ３７には、２つのクロック信号CLKA,CLKBとクロック選択信号SBが入力され、マルチプレクサ３７は、クロック選択信号SBに応じて、２つのクロック信号CLKA,CLKBのいずれかを選択して出力する。
【００３４】
すなわち、選択部としてのマルチプレクサ２７，３７は、２つのクロックドメインA,Bのそれぞれに対応して設けられ、制御レジスタ１１に保持された２つのクロック信号のいずれかを選択するクロック制御データCCに基づいて、２つのクロック信号CLKA,CLKBのいずれか一方を選択して各ラッチ回路のクロック入力端に供給する。
【００３５】
よって、非同期境界ASBのDF/F２１，２２，３１，３２は、クロック選択信号SA,SBに応じて、２つのクロック信号CLKA,CLKBのいずれかでも駆動可能となる。クロック選択信号SA,SBは、出力回路１３がクロック制御データに基づいて生成して出力した信号である。
【００３６】
なお、通常モード時は、動作モードデータOMは「１」であり、マルチプレクサ２７は入力端（０）を選択し、マルチプレク３７も入力端（０）を選択するクロック選択信号SA,SBを出力するように、出力回路１３は構成される。
【００３７】
すなわち、通常モードが指定されたときは、クロック制御データCCにかかわりなく、各クロックドメインの所定のクロック周波数のクロック信号が選択されるように、出力回路１３は、各マルチプレクサへ所定の選択制御信号を供給するように構成される。テストモードが指定されたときは、出力回路１３は、クロック制御データCC で指定されたクロック周波数のクロック信号を選択する選択制御信号を、各マルチプレクサへ供給するように構成される。
【００３８】
よって、半導体装置１が製造された後に、外部から制御信号CSを供給することによって、半導体装置１を通常モード及びテストモードのいずれのモードでも動作させることができる。さらに、テストモードのときは、クロック制御データCCで指定したクロック周波数で、非同期境界領域ASBのDF/Fを動作させて、クロックドメイン間で各種データが正しくやり取りされるか否かのテストを行うことができる。
【００３９】
さらになお、図３において、点線で示すように、DF/F２１と３１間，及びDF/F２２と３２間には、それぞれAND,OR回路などを含むロジック回路LCが存在してもよい。
【００４０】
図３に示すような非同期境界ASBを通る１以上の信号に接続された１以上のDF/Fと２つのマルチプレクサを含む回路構成が、図１に示す半導体装置１内で信号のやりとリが行われる全ての非同期境界ASBに設けられる。
【００４１】
（動作）
次に、図３の回路の実装時及びテスト時の動作を説明する。  
（実装時）
まず、回路の設計すなわち実装時の動作について説明する。図４は、その回路実装の簡単な流れを示すフローチャートである。  
一般的には、回路の設計は、RTL（Register Transfer Level）言語によるプログラム記述（S1）、論理合成（S2）、P&R（配置と配線）（S3）、及び静的タイミング解析（以下、STAという）という順番で、行われる。
【００４２】
P&R後のSTAでは、マルチプレクサ２７，３７がそれぞれクロック信号CLKA,CLKBのいずれも選択し出力可能であるため、上述した非同期境界ASBのDF/F２１，２２，３１，３２に対するクロック入力を指定するクロック選択信号SA,SBを固定しないという条件で、タイミング解析が行われる。
【００４３】
その結果、図３の場合、STAにより、次の２つのケースを含むケースについて、タイミング解析結果を得ることができる。ケース１は、ドメインAのDF/F２１〜２４、及びドメインBのDF/F３１，３２にクロック信号CLKAが入力され、ドメインBのDF/F３３，３４にクロック信号CLKBが入力される場合である。ケース２は、ドメインAのDF/F２３，２４にクロック信号CLKAが入力され、ドメインBのDF/F３１〜３４，及びドメインAのDF/F２１，２２にクロック信号CLKBが入力される場合である。
【００４４】
通常、非同期境界ASBはタイミング制約無し（すなわちfalse path）として、回路の実装が行われ、その後に所定のパスのタイミングレポートを得て、実装した回路のタイミングが所定のタイミング制約を満たしているか、否かの確認が行われる。そのために、クロックタイミングの確認には、これ迄は多くの時間が掛かっていた。
【００４５】
しかし、上述したように、非同期境界ASBに隣接するDF/Fを、２つのドメインの異なるクロック周波数が選択可能なようにして駆動されるような回路構成をとることによって、ドメインAについてSTAが、ドメインBのDF/F（例えばDF./F３１，３２）を含めて行われ、ドメインBについてSTAが、ドメインAのDF/F（例えばDF./F２１，２２）を含めて行われる。すなわち、一のドメインの非同期境界ASBに隣接する他のドメインのDF/Fも含めて、その一のドメインのクロック周波数を用いて、タイミング解析がされるので、非同期境界ASBの信号線１０，２０におけるSTAを行なうことができる。
【００４６】
一般的には、２つのクロック信号CLKA,CLKBのうち、高いクロック周波数の方におけるSTAにおいて所定のタイミング制約を満たす結果が得られれば、非同期境界ASBにおけるタイミング制約が満たされていると判断することができる。例えば、クロック周波数FBの方が、クロック周波数FAよりも高い場合、ケース２の場合におけるSTAの結果により、非同期境界ASBにおけるタイミング制約が満たされていると判断することができる。
【００４７】
もしも、ある非同期境界ASBにおいて所定のタイミング制約が満たされていないと判定された場合、その解析結果によっては、非同期境界ASBにおける配線の配置あるいは接続ルートの調整を行うだけで、所定のタイミング制約を満たすようにすることができる場合もあり得る。図４において、点線で示すように、STA（S4）の後、P&R（S3）のやり直しで済む場合もあり得る。
【００４８】
以上のように、非同期境界ASBにおいて上述したような回路構成をとることによって、STAにより、ケース１と２も含めて、２つのドメインA,B間のタイミング解析を行うことができる。
【００４９】
（テスト時）
半導体装置１が製造されてから行われるテスト時の動作について説明する。  
回路設計されて半導体装置１が製造され、その半導体装置１をテストする場合、端子１２から制御信号CSを入力して、非同期境界ASBに隣接する各DF/Fへ所望のクロック周波数のクロック信号を選択して供給するようにしてテストを行うことができる。
【００５０】
例えば、所定のデータを各ドメイン内に書き込み、上述したケース１のように、ドメインAのDF/F２１〜２４、及びドメインBのDF/F３１，３２をクロック信号CLKAで駆動して、その所定のデータがドメイン間で適切に伝達されるかの確認をテストすることもでき、さらに上述したケース２のように、ドメインBのDF/F３１〜３４、及びドメインAの２１，２２をクロック信号CLKBで駆動して、その所定のデータがドメイン間で適切に伝達されるかの確認をテストすることもできる。
【００５１】
この場合、クロック制御データCCは、次のように指定される。ケース１の場合は、クロックドメインA,B間のクロック制御データCC(A-B)が（0,1）であり、クロック選択信号SAが０で、クロック選択信号SBが１となる場合であり、この場合、マルチプレクサ２７は入力端（０）を選択し、マルチプレク３７は入力端（１）を選択する。ケース２の場合は、クロック制御データCC(A-B)が（1,0）であり、クロック選択信号SAが１で、クロック選択信号SBが０となる場合であり、この場合、マルチプレクサ２７は入力端（１）を選択し、マルチプレク３７は入力端（０）を選択する。
【００５２】
なお、テスト時、制御信号CS中の動作モードデータOMは、テストモードを示す「０」である。通常モード時は、動作モードデータOMは「１」であり、マルチプレクサ２７は入力端（０）を選択し、マルチプレク３７も入力端（０）を選択する。
【００５３】
よって、半導体装置１内の各２つのドメイン間のACテスト、すなわち信号が適切に伝達されるかのテストを行なうこともできる。  
従来は、半導体装置の製造後のテスト時においても、２つのクロックドメインのそれぞれを所定のクロック周波数のクロック信号で駆動した場合に、クロックドメイン間でデータが適切に伝達されるかをテストすることは容易ではなかった。これに対して、非同期境界ASBにおいて上述したような回路構成をとることによって、クロックドメイン間でデータが適切に伝達されるかのテストを容易に行うことができる。
【００５４】
以上のように、非同期境界ASBに上述した回路構成を設けることによって、回路の実装時及び半導体装置のテスト時においても、非同期境界のタイミング解析及びACテストを容易に行うことができる
なお、上述した実施形態では、２つのドメインの両方に、マルチプレクサが設けられており、非同期境界ASBに隣接するDF/Fが各ドメインのクロック信号で駆動可能に構成されているが、２つのドメインの一方にのみ、マルチプレクサを設け、非同期境界ASBに隣接するDF/Fを他方のドメインのクロック信号で駆動可能に構成するようにしてもよい。
【００５５】
図５は、本実施形態の変形例に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。図５において、図３と同じ構成要素については、同じ符号を付し説明は省略する。
【００５６】
図５に示すように、マルチプレクサ２７のみがドメインAに設けられ、ドメインBにはマルチプレクサは設けられていない。マルチプレクサ２７は、クロック選択信号Sに応じて、非同期境界ASBに隣接するドメインAのDF/Fにクロック信号CLKAの代わりにクロック信号CLKBを選択して供給可能なように構成されている。
【００５７】
図５の構成によれば、ドメインAのDF/F２１，２２を、クロック信号CLKAとCLKBの両方で駆動可能に構成されているので、STA時においては、DF/F２１，２２にクロック信号CLKAが供給される場合だけでなく、クロック信号CLKBが供給される場合についても、２つのドメインA,B間のタイミング解析を得ることができる。
【００５８】
また、テスト時には、所定のクロック選択信号Sをマルチプレクサ２７に供給することによって、クロック周波数FBのクロック信号CLKBを、ドメインAのDF/F２１，２２に供給し、半導体装置１内の各２つのドメイン間のACテスト、すなわち信号が適切に伝達されるかのテストを行なうこともできる。
【００５９】
なお、図５は、非同期境界ASBにおいてDF/F２１，２２，３１，３２に、クロック信号CLKBを供給する構成であるが、非同期境界ASBにおいてDF/F２１，２２，３１，３２に、クロック信号CLKAを供給するように、ドメインBにマルチプレクサを設けるようにしてもよい。  
マルチプレクサをドメインAに設けるか、ドメインBに設けるかは、２つのドメイン間でやりとりされる信号のタイミング制約により決定される。
【００６０】
さらに、制御信号CSを、図２のような構成に代えて、図６に示すような構成にしてもよい。図６は、制御レジスタ１１に保持される制御信号CSの他の構成例を説明するための図である。ここでも、制御レジスタ１１は、３２ビットデータを保持するレジスタであるが、これに限定されない。  
図６の制御信号CS１は、１ビットの動作モードデータOMと、１ビットのクロック制御データCC１とを含む。図６では、動作モードデータOMは、図２の制御信号CSの動作モードデータOMと同じであるが、クロック制御データCC１は、非同期境界ASBを挟む２つのDF/Fのそれぞれが、２つのクロックドメインのどちらのクロック周波数のクロック信号で動作するかを指定するデータである。出力回路１３は、テストモード時に、クロック制御データCC１の値に応じて、非同期境界ASBを挟む２つのDF/Fのそれぞれが、２つのクロックドメインのどちらのクロック周波数のクロック信号で動作するかを指定する所定のクロック選択信号を出力する。
【００６１】
例えば、図３の回路の場合、クロック制御データCC１の値が「０」のときは、マルチプレクサ２７と３７はクロック信号CLKAを選択し、クロック制御データCC１の値が「１」のときは、マルチプレクサ２７と３７はクロック信号CLKBを選択するように、出力回路１３が、非同期境界ASBに隣接するDF/Fにクロック選択信号Sを出力する。また、図５の回路の場合、クロック制御データCC１の値が「１」のときだけ、マルチプレクサ２７はクロック信号CLKBを選択するように、出力回路１３が、非同期境界ASBに隣接する一方のドメインのDF/Fにクロック選択信号Sを出力する。
【００６２】
以上のように、上述した実施形態及び各変形例の半導体集積回路によれば、非同期境界のタイミング解析及びACテストを容易に行うことができる。
【００６３】
（第２の実施形態）
次に、第２の実施形態に係わる半導体集積回路の構成を説明する。第１の実施形態の半導体集積回路は、データパスの回路についてのみ含むものであるが、第２の実施形態の半導体集積回路は、スキャンパステスト機能付きの回路を有する。  
図７は、第２の実施形態に係る２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。本実施形態においても、半導体装置１の構成は、図１及び図２に示した第１の実施形態と同様であり、図７においても、図３と同じ構成要素については同じ符号を付し説明は省略し、図３と異なる構成についてのみ説明する。
【００６４】
図７においても、図３と同様に、通常モードでは、ドメインAの回路群は、所定のクロック周波数FAのクロック信号CLKAで駆動され、ドメインBの回路群は、クロック周波数FAとは異なるクロック周波数FBのクロック信号CLKBで駆動されて動作する。
【００６５】
DF/F２１S〜２４S、３１S〜３４Sは、それぞれ、図３のDF/F２１〜２４、３１〜３４に対応し、それぞれは、スキャンチェーンのためのデータ入力端SIとデータ出力端SOを有する。  
シリアル入力データSI_Aは、クロック信号CLKAのスキャンチェーンのためのシリアル入力データであり、シリアル入力データSI_Bは、クロック信号CLKBのスキャンチェーンのためのシリアル入力データである。
【００６６】
シリアル入力SI_Aは、DF/F２４Sのデータ入力端に入力され、シリアル入力SI_Bは、DF/F２２Sのデータ入力端に入力される。  
DF/F２４Sのデータ出力端の信号は、DF/F２３Sのデータ入力端に入力され、DF/F２３Sのデータ出力端は、マルチプレクサ４１に入力されている。
【００６７】
DF/F２２Sのデータ入力端SIには、マルチプレクサ４１が接続されている。マルチプレクサ４１は、DF/F２３Sのデータ出力端SOと、シリアル入力データSI_Bと、テストモード信号TMとが入力され、テストデータ選択信号であるテストモード信号TMに応じて、DF/F２３Sのデータ出力端SOの信号とシリアル入力データSI_Bのいずれか一方を選択してDF/F２２Sへ出力する。
【００６８】
マルチプレクサ４１は、所定のテストデータ選択信号に基づいて、２つのクロック信号CLKA,CLKBに対応する２つのテストデータの一方を選択して、１又は２以上のラッチ回路の１つのラッチ回路へ供給するテストデータ選択部を構成する。
【００６９】
DF/F２２Sのデータ出力端の信号は、DF/F２１Sのデータ入力端に入力され、DF/F２１Sのデータ出力端の信号は、DF/F３２Sのデータ入力端に入力される。  
DF/F３２Sのデータ出力端の信号は、DF/F３１Sのデータ入力端に入力され、DF/F３１Sのデータ出力端の信号は、DF/F３４Sのデータ入力端に入力され、DF/F３４Sのデータ出力端の信号は、DF/F３３Sのデータ入力端に入力される。  
DF/F３１Sの出力は、クロック信号CLKAのスキャンチェーンのためのシリアル出力データSO_Aであり、DF/F３１Sの出力は、クロック信号CLKBのスキャンチェーンのためのシリアル出力データSO_Bである。
【００７０】
次に図７の回路の動作を説明する。  
クロック信号CLKAのスキャンパステスト時は、クロック選択信号SA,SBは、共に、DF/F２１S,２２S,３１S,３２Sへクロック信号CLKAが入力されるようにクロック信号CLKAを選択する信号とする。テストモード信号TMは、シリアル入力データSI_Aが選択されるように、「０」とする。
【００７１】
そして、シリアル入力データSI_AをテストデータとしてDF/F２４Sに供給することによって、図７において点線TAで示すスキャンシフトパスに沿って信号が通り、シリアル出力データSO_AがDF/F３１Sから出力される。  
クロック信号CLKAのスキャンパステストが終了すると、クロック信号CLKAで第１の実施形態で説明したデータパスについてのテストを行うことができる。
【００７２】
図８は、クロック信号CLKBのスキャンパステスト時の信号の流れを説明するための図である。クロック信号CLKBのスキャンパステスト時は、クロック選択信号SA,SBは、共に、DF/F２１S,２２S,３１S,３２Sへクロック信号CLKBが入力されるようにクロック信号CLKBを選択する信号とする。テストモード信号TMは、シリアル入力データSI_Bが選択されるように、「１」とする。
【００７３】
そして、シリアル入力データSI_Bをテストデータとしてマルチプレクサ４１を介してDF/F２２Sに供給することによって、図８において点線TBで示すスキャンシフトパスに沿って信号が通り、シリアル出力データSO_BがDF/F３３Sから出力される。  
クロック信号CLKBのスキャンパステストが終了すると、クロック信号CLKBで第１の実施形態で説明したデータパスについてのテストを行うことができる。  
以上のように、半導体装置１では、テストデータ選択部としてのマルチプレクサ４１により、テストデータを用い複数のラッチ回路を含むスキャンパステストが実行可能である。
【００７４】
従って、本実施形態によれば、スキャンパステスト機能付きの回路においても、非同期境界のタイミング解析及びACテストを容易に行うことができる。  
また、本実施形態においても、第１の実施形態の変形例（図５）の一つとして説明した、２つのドメインの一方にのみ、マルチプレクサを設け、非同期境界ASBに隣接するDF/Fを他方のドメインのクロック信号で駆動可能に構成するようにしてもよい。
【００７５】
図９は、本実施形態の変形例に係る、２つのクロックドメインA,Bの非同期境界ASBにおける回路構成を示す回路図である。図９において、図７と同じ構成要素については、同じ符号を付し説明は省略する。  
図９の回路構成によっても、上述した本実施形態と同様の効果を生じる。
【００７６】
さらにまた、本実施形態においても、第１の実施形態の変形例（図６）の一つとして説明した、制御信号CSを、図６に示すような構成にしてもよい。  
以上のように、上述した２つの実施形態及びそれぞれの変形例によれば、非同期境界のタイミング解析及びACテストを容易に行うことができる半導体集積回路を実現することができる。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１  半導体装置、２０、３０  信号線、１１  制御レジスタ、１２  端子、１３  出力回路、２１〜２４，３１〜３４、２１S〜２４S、３１S〜３４S  DF/F、２５、２６，３５、３６  その他各種回路、２７，３７，４１  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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