(57)【要約】【課題】安定した電流駆動能力を発揮させる。【解決手段】アレイ基板２０の製造方法は、基板上にゲート電極２４ａを形成するゲート電極形成工程と、ゲート電極２４ａ上に不純物を含有するゲート絶縁膜２４ｂ、半導体膜ＳＭ、導電膜ＣＯの順で成膜する成膜工程と、導電膜ＣＯ上にレジストＲＳを塗布し、そのレジストＲＳに対してフォトマスクを介して露光を行った後に現像を行うことでレジストＲＳをパターニングするレジストパターニング工程と、パターニングされたレジストＲＳをマスクとして導電膜ＣＯをエッチングすることで開口領域ＯＰを挟んで配されるソース電極２４ｄ及びドレイン電極２４ｅを形成する導電膜パターニング工程と、開口領域ＯＰから半導体膜ＳＭを介してゲート絶縁膜２４ｂに含有される不純物を脱離させる不純物脱離工程とを含む。【選択図】図１６
2012129307.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、
前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、
パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、
前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む表示素子の製造方法。
【請求項２】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う請求項１記載の表示素子の製造方法。
【請求項３】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してＵＶ光を照射する請求項１記載の表示素子の製造方法。
【請求項４】
前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う請求項１記載の表示素子の製造方法。
【請求項５】
前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第１の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第２の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第１の部分を残存させつつ前記第２の部分を除去している請求項１から請求項４のいずれか１項に記載の表示素子の製造方法。
【請求項６】
前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる請求項５記載の表示素子の製造方法。
【請求項７】
前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する請求項１から請求項６のいずれか１項に記載の表示素子の製造方法。
【請求項８】
前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する請求項７記載の表示素子の製造方法。
【請求項９】
前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する請求項８記載の表示素子の製造方法。
【請求項１０】
前記成膜工程では、ＣＶＤ法（化学気相成長法）により前記不純物を含有する前記ゲート絶縁膜を成膜する請求項１から請求項９のいずれか１項に記載の表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示素子の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置に用いられる液晶パネルは、一対のガラス基板間に液晶層が挟持された構成とされているが、そのうち一方のガラス基板は、各画素の動作を制御するためのアクティブ素子としてＴＦＴが形成されたアレイ基板とされる。このアレイ基板には、その表示領域内にゲート配線とソース配線とが多数本ずつ格子状に設けられ、ゲート配線とソース配線との交差部にＴＦＴが設けられた構成を有している。そして、ゲート配線とソース配線とに囲まれた領域に画素電極が配され、これにより表示単位としての画素が構成されている。ＴＦＴは、ゲート配線に接続されたゲート電極、ゲート絶縁膜、半導体膜、ソース配線に接続されたソース電極及び画素電極に接続されたドレイン電極、の順で積層された構成を有している。
【０００３】
上記した構成のアレイ基板を製造するに際しては、フォトリソグラフィー法が用いられるのが一般的であり、ガラス基板上に塗布した感光性材料に対して、フォトマスクを用いた露光・現像、及びエッチングを複数回繰り返し行うようにしている。従来より製造コストの低減を図ることを目的として、フォトマスクの使用枚数の削減が図られており、下記特許文献１に記載されたものには、通常５枚用いられるフォトマスクを４枚とする製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１６４８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この特許文献１では、第１のフォトマスクによってゲート電極が形成されたガラス基板上にゲート絶縁膜、半導体膜、ソース電極及びドレイン電極をなす導電膜を順次成膜し、さらに導電膜上にレジストを積層してから第２のフォトマスクを用いて露光を行うが、この第２のフォトマスクとして露光量を領域毎に異ならせるハーフトーンマスクを使用している。このハーフトーンマスクを用いてレジストを露光することで、レジストに膜厚が厚い部分と膜厚が薄い部分とを形成することができる。このレジストは、アッシングを行うことで膜厚が厚い部分を残して膜厚が薄い部分のみを除去することができるので、膜厚が厚い部分をソース電極及びドレイン電極に、膜厚が薄い部分をソース電極とドレイン電極との間の開口領域（半導体膜のチャネル領域）にそれぞれ対応付けて形成することで、従前必要とされた開口領域を形成するための専用のフォトマスクを用いることなく開口領域を形成することができ、もってフォトマスクの使用枚数を５枚から４枚に削減することができるのである。
【０００６】
ところが、画素の開口率を向上させるなどの理由でＴＦＴが小型化され、それに伴いソース電極とドレイン電極との間の間隔（開口領域の長さ）が数μｍなどのように狭くなると、ハーフトーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い部分の形成範囲を制御するのが困難となる。このため、レジストにおける膜厚が薄い部分に基づいて形成される開口領域の長さ、つまりチャネル長の大きさにもばらつきが生じてしまう。チャネル長の大きさのばらつきは、半導体膜においてソース電極とドレイン電極との間で流れるドレイン飽和電流にも影響してその値にもばらつきが生じることとなり、結果としてＴＦＴの駆動を適切に制御できなくなるおそれがあった。
【０００７】
本発明は上記のような事情に基づいて完成されたものであって、安定した電流駆動能力を発揮させることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の表示素子の製造方法は、基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極上に不純物を含有するゲート絶縁膜、半導体膜、導電膜の順で成膜する成膜工程と、前記導電膜上にレジストを塗布し、そのレジストに対してフォトマスクを介して露光を行った後に現像を行うことでレジストをパターニングするレジストパターニング工程と、パターニングされた前記レジストをマスクとして前記導電膜をエッチングすることで開口領域を挟んで配されるソース電極及びドレイン電極を形成する導電膜パターニング工程と、前記開口領域から前記半導体膜を介して前記ゲート絶縁膜に含有される不純物を脱離させる不純物脱離工程とを含む。
【０００９】
開口領域を挟んで配されるソース電極とドレイン電極との間には、半導体膜のチャネル領域を介してドレイン電流が流れるのであるが、そのドレイン飽和電流は、ソース電極とドレイン電極との間の間隔、つまり開口領域の長さが大きくなるほど少なくなり、逆に開口領域の長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域の長さにばらつきが生じると、ドレイン飽和電流にも大きな変動が生じることが懸念される。
【００１０】
その点、本発明によれば、不純物脱離工程にて開口領域から半導体膜を介してゲート絶縁膜に含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域の長さに応じて変動するようになっている。すなわち、開口領域の長さが大きくなるほど、ゲート絶縁膜からの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜における不純物の含有量は少なくなる。ゲート絶縁膜における不純物の含有量が少なくなると、ゲート絶縁膜の誘電率が高くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が多くなる。ここで、上記したように開口領域の長さが大きくなると、ドレイン飽和電流が少なくなる傾向にあることから、ここでのドレイン飽和電流の減少量が、ゲート絶縁膜における不純物の含有量の減少によるドレイン飽和電流の増加量により相殺されることとなる。
【００１１】
一方、開口領域の長さが小さくなるほど、ゲート絶縁膜からの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜における不純物の含有量は多く維持されることになる。ゲート絶縁膜における不純物の含有量が多く維持されると、ゲート絶縁膜の誘電率が低くなるので、それにより半導体膜のチャネル領域を流れるドレイン飽和電流が少なくなる。ここで、上記したように開口領域の長さが小さくなるほどドレイン飽和電流が多くなる傾向にあることから、ここでのドレイン飽和電流の増加量が、ゲート絶縁膜における不純物の含有量が多く維持されることによるドレイン飽和電流の減少量により相殺されることとなる。
【００１２】
以上により、開口領域の長さにばらつきが生じた場合でも、ドレイン飽和電流に生じ得る変動を抑制することができ、もってドレイン飽和電流の安定化を図ることができる。
【００１３】
本発明の実施態様として、次の構成が好ましい。
（１）前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してアニール処理を行う。このようにすれば、ゲート絶縁膜にアニール処理を行うと、ゲート絶縁膜において含有されている不純物が拡散する。これにより、不純物は半導体膜を介して開口領域から脱離される。
【００１４】
（２）前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対してＵＶ光を照射する。このようにすれば、ゲート絶縁膜にＵＶ光を照射すると、不純物の構成原子とゲート絶縁膜の構成原子との間の結合が切断される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【００１５】
（３）前記不純物脱離工程では、前記開口領域から前記ゲート絶縁膜に対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜に水素プラズマ処理を行うと、ゲート絶縁膜の構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜の構成原子から切り離される。これにより、不純物は半導体膜を介して開口領域を通して脱離される。
【００１６】
（４）前記レジストパターニング工程では、前記フォトマスクを介して前記レジストを露光して現像することで、前記レジストのうち、前記導電膜における前記ソース電極及び前記ドレイン電極となる部分に対応する第１の部分を相対的に厚い膜厚とするのに対し、前記導電膜における前記開口領域となる部分に対応する第２の部分を相対的に薄い膜厚とし、その後前記レジストをアッシングすることで、前記第１の部分を残存させつつ前記第２の部分を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストのうち残存した第１の部分をマスクとして導電膜をエッチングすることで、導電膜に開口領域、ソース電極及びドレイン電極を形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストに相対的に膜厚が厚い第１の部分と、相対的に膜厚が薄い第２の部分とを形成するに際して、第２の部分の長さを例えば数μｍなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第２の部分の大きさを制御するのが困難となり、それに起因して開口領域の長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜の不純物を開口領域の長さに応じた量だけ脱離することで、開口領域の長さのばらつきに関わらず、ドレイン飽和電流に生じ得る変動を好適に抑制することができる。
【００１７】
（５）前記レジストパターニング工程では、前記フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第１の部分及び第２の部分を含むレジストを好適に作成することが可能となる。
【００１８】
（６）前記成膜工程では、前記ゲート絶縁膜として前記不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜の絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【００１９】
（７）前記成膜工程では、前記不純物として無機物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜の誘電率を低くすることができる。
【００２０】
（８）前記成膜工程では、前記不純物としてフッ素を含有する前記ゲート絶縁膜を成膜する。このようにすれば、ゲート絶縁膜をなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜の電子分極が低く抑えられることでその誘電率を低くすることができる。
【００２１】
（９）前記成膜工程では、ＣＶＤ法（化学気相成長法）により前記不純物を含有する前記ゲート絶縁膜を成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【発明の効果】
【００２２】
本発明によれば、安定した電流駆動能力を発揮させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態１に係るテレビ受信装置の概略構成を示す分解斜視図
【図２】テレビ受信装置が備える液晶表示装置の概略構成を示す分解斜視図
【図３】液晶表示装置の断面構成を概略的に示す断面図
【図４】液晶パネルの断面構成を概略的に示す断面図
【図５】液晶パネルを構成するアレイ基板の画素構成を概略的に示す平面図
【図６】図５のvi-vi線断面図
【図７】ゲート電極形成工程を行って、アレイ基板のゲート電極を形成した状態を示す断面図
【図８】成膜工程を行って、アレイ基板にゲート絶縁膜、半導体膜、導電膜を成膜した状態を示す断面図
【図９】第１のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図１０】第１の導電膜パターニング工程のうち、第１の金属膜エッチング工程を行い、第２導電膜をパターニングした状態を示す断面図
【図１１】第１の導電膜パターニング工程のうち、第１の半導体膜エッチング工程を行い、第１導電膜及び半導体膜をパターニングした状態を示す断面図
【図１２】第２のレジストパターニング工程を行って、レジストをパターニングした状態を示す断面図
【図１３】第２の導電膜パターニング工程のうち、第２の金属膜エッチング工程を行い、第２導電膜をパターニングした状態を示す断面図
【図１４】第２の導電膜パターニング工程のうち、第２の半導体膜エッチング工程を行い、第１導電膜及び半導体膜をパターニングした状態を示す断面図
【図１５】レジスト除去工程を行い、レジストを除去した状態を示す断面図
【図１６】不純物脱離工程を行い、アニール処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図１７】開口領域の長さが相対的に大きい場合を示す断面図
【図１８】開口領域の長さが相対的に小さい場合を示す断面図
【図１９】不純物脱離工程を行う前後におけるゲート絶縁膜中のフッ素含有濃度を示すグラフ
【図２０】不純物脱離工程を行う前後におけるゲート絶縁膜の誘電率を示すグラフ
【図２１】不純物脱離工程を行う前後におけるドレイン飽和電流を示すグラフ
【図２２】本発明の実施形態２に係る不純物脱離工程を行い、ＵＶ光の照射により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【図２３】本発明の実施形態３に係る不純物脱離工程を行い、水素プラズマ処理により開口領域からゲート絶縁膜に含有される不純物を脱離する状態を示す断面図
【発明を実施するための形態】
【００２４】
＜実施形態１＞
本発明の実施形態１を図１から図２１によって説明する。本実施形態では、液晶表示装置１０を構成する液晶パネル１１に備えられるアレイ基板２０の製造方法について例示する。なお、図３に示す上側を表側とし、同図下側を裏側とする。
【００２５】
本実施形態に係るテレビ受信装置ＴＶは、図１に示すように、液晶表示装置（表示装置）１０と、当該液晶表示装置１０を挟むようにして収容する表裏両キャビネットＣａ，Ｃｂと、電源Ｐと、チューナーＴと、スタンドＳとを備えて構成される。液晶表示装置１０は、全体として横長の方形をなし、図２及び図３に示すように、表示パネルである液晶パネル１１と、外部光源であるバックライト装置（照明装置）１２とを備え、これらがベゼル１３などにより一体的に保持されるようになっている。
【００２６】
先にバックライト装置１２の構成の概略について説明する。バックライト装置１２は、液晶パネル１１の背面直下に光源を配置してなる、いわゆる直下型とされる。バックライト装置１２は、表側（光出射側、液晶パネル１１側）に開口したシャーシ１４と、シャーシ１４内に敷設される反射シート（反射部材）１５と、シャーシ１４の開口部分に取り付けられる光学部材１６と、光学部材１６を固定するためのフレーム１７と、シャーシ１４内に並列した状態で収容される複数本の冷陰極管（光源）１８と、冷陰極管１８の端部を遮光するとともに自身が光反射性を備えてなるランプホルダ１９と、を有して構成されている。
【００２７】
続いて、液晶パネル１１について説明する。液晶パネル１１は、図４に示すように、一対の透明な（透光性を有する）ガラス製の基板２０，２１間に、電界印加に伴って光学特性が変化する物質である液晶材料を含む液晶層２２を封入してなる。液晶パネル１１を構成する両基板２０，２１のうち裏側（バックライト装置１２側）に配されるものが、アレイ基板（表示素子、アクティブマトリクス基板）２０とされ、表側（光出射側）に配されるものが、ＣＦ基板（対向基板）２１とされている。なお、両基板２０，２１の外面側には、表裏一対の偏光板２３がそれぞれ貼り付けられている（図３参照）。
【００２８】
アレイ基板２０における内面側（液晶層２２側、ＣＦ基板２１との対向面側）には、図４及び図５に示すように、スイッチング素子であるＴＦＴ（Thin Film Transistor）２４及び画素電極２５が多数個並んで設けられるとともに、これらＴＦＴ２４及び画素電極２５の周りには、格子状をなすゲート配線２６及びソース配線２７が取り囲むようにして配設されている。ゲート配線２６及びソース配線２７は、共に導電材料からなる。ゲート配線２６とソース配線２７とがそれぞれＴＦＴ２４のゲート電極２４ａとソース電極２４ｄとに接続され、画素電極２５がＴＦＴ２４のドレイン電極２４ｅに接続されている。このアレイ基板２０の端部には、ゲート配線２６から引き回された端子部及びソース配線２７から引き回された端子部が設けられており、これらの各端子部には、図示しない外部回路から信号が入力されるようになっており、それによりＴＦＴ２４の駆動が制御される。また、アレイ基板２０の内面側には、液晶層２２に含まれる液晶分子を配向させるための配向膜２８が形成されている。
【００２９】
一方、ＣＦ基板２１における内面側（液晶層２２側、アレイ基板２０との対向面側）には、図４に示すように、アレイ基板２０側の各画素電極２５と平面に視て重畳する位置に多数個のカラーフィルタが並んで設けられている。カラーフィルタは、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）を呈する各着色部２９がＸ軸方向に沿って交互に並ぶ配置とされる。また、各着色部２９の外形は、画素電極２５の外形に倣って平面に視て縦長の方形状をなしている。カラーフィルタを構成する各着色部２９間には、混色を防ぐための格子状をなす遮光部（ブラックマトリクス）３０が形成されている。遮光部３０は、アレイ基板２０側のゲート配線２６及びソース配線２７に対して平面視重畳する配置とされる。また、各着色部２９及び遮光部３０の表面には、アレイ基板２０側の画素電極２５と対向する対向電極３１が設けられている。また、ＣＦ基板２１の内面側には、液晶層２２に含まれる液晶分子を配向させるための配向膜３２がそれぞれ形成されている。
【００３０】
ここで、アレイ基板２０のうち特にスイッチング素子であるＴＦＴ２４に関して詳しく説明する。ＴＦＴ２４は、図５及び図６に示すように、アレイ基板２０上に複数の膜を積層した構成とされており、具体的には下層側（アレイ基板２０側）から順に、ゲート配線２６に接続されたゲート電極２４ａ、ゲート絶縁膜２４ｂ、半導体膜２４ｃ、ソース配線２７に接続されたソース電極２４ｄ及び画素電極２５に接続されたドレイン電極２４ｅ、層間絶縁膜（パッシベーション膜）２４ｆが積層されている。
【００３１】
ゲート電極２４ａは、ゲート配線２６と同一材料からなるとともにゲート配線２６と同一工程にてアレイ基板２０上にパターニングされており、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。ゲート絶縁膜２４ｂは、例えばシリコン酸化膜（ＳｉＯｘ）からなり、ゲート電極２４ａと半導体膜２４ｃとを絶縁状態に保つものとされる。本実施形態に係るゲート絶縁膜２４ｂは、シリコン酸化膜中に不純物として無機物であるフッ素（Ｆ）を所定量（所定濃度）含有している。半導体膜２４ｃは、例えばアモルファスシリコン（ａ‐Ｓｉ）からなるものとされ、次述するソース電極２４ｄ及びドレイン電極２４ｅ間を電気的に接続するチャネル領域ＣＨとして機能し得るものとされる。
【００３２】
ソース電極２４ｄ及びドレイン電極２４ｅは、ソース配線２７と同一材料からなるとともにソース配線２７と同一工程にてアレイ基板２０上にパターニングされている。ソース電極２４ｄ及びドレイン電極２４ｅ、並びにソース配線２７は、それぞれ二層構造とされており、下層側（半導体膜２４ｃ側）の第１導電膜２４ｄ１，２４ｅ１と、上層側（層間絶縁膜２４ｆ側）の第２導電膜２４ｄ２，２４ｅ２とを積層した構成とされる。下層側の第１導電膜２４ｄ１，２４ｅ１は、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）からなる。上層側の第２導電膜２４ｄ２，２４ｅ２は、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成することができる。
【００３３】
上記したソース電極２４ｄ及びドレイン電極２４ｅは、所定の間隔（開口領域ＯＰ）を挟んで対向状に配されているため、相互が直接的には電気的に接続されていない。しかし、ソース電極２４ｄ及びドレイン電極２４ｅは、その下層側の半導体膜２４ｃを介して間接的に電気的に接続されており、この半導体膜２４ｃにおける両電極２４ｄ，２４ｅ間のブリッジ部分がドレイン電流が流れるチャネル領域ＣＨとして機能する。両電極２４ｄ，２４ｅ間の間隔（開口領域ＯＰの長さ）がチャネル領域ＣＨにおけるチャネル長Ｌとされ（図５及び図６参照）、また両電極２４ｄ，２４ｅの並び方向（Ｘ軸方向）と直交する方向（Ｙ軸方向）についての両電極２４ｄ，２４ｅの寸法（開口領域ＯＰの幅寸法）がチャネル領域ＣＨにおけるチャネル幅Ｗとされる（図５参照）。
【００３４】
層間絶縁膜２４ｆは、例えばシリコン酸化膜（ＳｉＯｘ）からなり、上記したゲート絶縁膜２４ｂと基本となる材料が同一とされるが、不純物（フッ素）を含有していない点で相違している。この層間絶縁膜２４ｆには、その表側に画素電極２５が積層されるとともに、ドレイン電極２４ｅとの重畳部分にコンタクトホール２４ｆ１が形成されており、このコンタクトホール２４ｆ１を介してドレイン電極２４ｅと画素電極２５とが接続されている。
【００３５】
続いて、上記した構成のＴＦＴ２４を有するアレイ基板２０の製造方法について説明する。本実施形態に係るアレイ基板２０は、フォトマスクを合計４枚使用することで製造される。具体的には、第１のフォトマスクによってゲート電極２４ａ及びゲート配線２６をパターニングし、第２のフォトマスクによってソース電極２４ｄ、ドレイン電極２４ｅ、ソース配線２７、及び半導体膜２４ｃをパターニングするためのレジストＲＳをパターニングし、第３のフォトマスクによって層間絶縁膜２４ｆをパターニングし、第４のフォトマスクによって画素電極２５をパターニングするようにしている。本実施形態では、このうち、第２のフォトマスクについて露光量を領域毎に異ならせることが可能な半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを使用している。次に具体的な製造手順について説明する。
【００３６】
まず、予め表面を洗浄したアレイ基板２０上に金属膜を所定の膜厚にて成膜する。この金属膜は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。成膜後、アレイ基板２０上にレジストを全面に塗布したら、レジストに対して第１のフォトマスクを介して露光を行い、その後現像を行ってレジストをパターニングする。パターニングされたレジストをマスクとして金属膜をエッチング（具体的にはウェットエッチングまたはドライエッチング）することで、図７に示すように、ゲート電極２４ａ及びゲート配線２６がアレイ基板２０上にパターニングされる（ゲート電極形成工程）。
【００３７】
次に、ゲート電極２４ａ及びゲート配線２６を形成したアレイ基板２０に対して、図８に示すように、絶縁膜２４ｂ、半導体膜ＳＭ、導電膜ＣＯの順でそれぞれ一定の膜厚となるよう成膜する（成膜工程）。このうち導電膜ＣＯは、下層側の第１導電膜（ドーピング半導体膜）ＣＯ１と、上層側の第２導電膜（金属膜）ＣＯ２との二層構造とされ、第１導電膜ＣＯ１、第２導電膜ＣＯ２の順で成膜されている。
【００３８】
ゲート絶縁膜２４ｂは、ＣＶＤ法（化学気相成長法）、具体的にはプラズマＣＶＤ法などにより形成されており、用いる材料としては例えば不純物として無機物であるフッ素（Ｆ）をドーピングした酸化シリコン（ＳｉＯｘ）とすることができる。半導体膜ＳＭは、ＣＶＤ法、具体的にはプラズマＣＶＤ法などにより形成され、用いる材料としては、例えばアモルファスシリコン（ａ−Ｓｉ）等とすることができる。第１導電膜ＣＯ１は、例えばスパッタリング法により形成することができ、ドーピング半導体膜であって、例えばリン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋Ｓｉ）で形成することができる。第２導電膜ＣＯ２は、例えばスパッタリング法により形成することができ、用いる材料としては、例えばアルミニウム（Ａｌ）の他、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属膜単体又はこれらの金属窒化物との積層物とすることができる。
【００３９】
最上段に配された第２導電膜ＣＯ２に対してレジストＲＳを全面に塗布した後、レジストＲＳに対して第２のフォトマスクを介して露光を行う。この第２のフォトマスクは、具体的な図示は省略するが、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクであるから、レジストＲＳに対する露光量を領域毎に異ならせることができる。従って、現像後に残存したレジストＲＳは、図９に示すように、領域毎に膜厚が異なる段差状をなすこととなる（第１のレジストパターニング工程）。具体的には、レジストＲＳのうち、導電膜ＣＯにおけるソース電極２４ｄ及びドレイン電極２４ｅとなる部分と平面視重畳する部分が、相対的に膜厚が厚い第１の部分（厚膜部分）ＲＳ１となるのに対し、導電膜ＣＯにおけるソース電極２４ｄとドレイン電極２４ｅとの間の開口領域ＯＰとなる部分と平面視重畳する部分が、相対的に膜厚が薄い第２の部分（薄膜部分）ＲＳ２となる。
【００４０】
上記のようにパターニングされたレジストをマスクとして導電膜ＣＯと半導体膜ＳＭに対して２段階でエッチングを行う（第１の導電膜パターニング工程）。先にウェットエッチングを行うことで、図１０に示すように、導電膜ＣＯのうち金属膜である第２導電膜ＣＯ２をパターニングし、第２導電膜ＣＯ２のうちレジストＲＳにより覆われた部分を残存させ、レジストＲＳにより覆われない部分を除去する（第１の金属膜エッチング工程）。続いて、ドライエッチングを行うことで、図１１に示すように、導電膜ＣＯのうちドーピング半導体膜である第１導電膜ＣＯ１及び半導体膜ＳＭをパターニングし、第１導電膜ＣＯ１及び半導体膜ＳＭのうちレジストＲＳにより覆われた部分を残存させ、レジストＲＳにより覆われない部分を除去する（第１の半導体膜エッチング工程）。
【００４１】
次に、レジストＲＳに対してアッシングを行い、レジストＲＳのうち相対的に膜厚が薄い第２の部分ＲＳ２を除去する（第２のレジストパターニング工程）。具体的には、酸素プラズマを使用したアッシングを、レジストＲＳの薄膜部分である第２の部分ＲＳ２が無くなるまで行う。すると、レジストＲＳのうち残存した第１の部分ＲＳ１は、図１２に示すように、第２の部分ＲＳ２の膜厚分程度後退した膜厚となる。
【００４２】
上記のようにパターニングされたレジストＲＳ（第１の部分ＲＳ１）をマスクとして導電膜ＣＯと半導体膜ＳＭに対して２段階でエッチングを行う（第２の導電膜パターニング工程）。先にウェットエッチングを行うことで、図１３に示すように、導電膜ＣＯのうち金属膜である第２導電膜ＣＯ２をパターニングし、第２導電膜ＣＯ２のうちレジストＲＳ（第１の部分ＲＳ１）により覆われた部分を残存させ、レジストＲＳにより覆われない部分（除去された第２の部分ＲＳ２と平面視重畳する部分）を除去する（第２の金属膜エッチング工程）。続いて、ドライエッチングを行うことで、図１４に示すように、導電膜ＣＯのうちドーピング半導体膜である第１導電膜ＣＯ１及び半導体膜ＳＭをパターニングし、第１導電膜ＣＯ１及び半導体膜ＳＭのうちレジストＲＳ（第１の部分ＲＳ１）により覆われた部分を残存させ、レジストＲＳにより覆われない部分（除去された第２の部分ＲＳ２と平面視重畳する部分）を除去する（第２の半導体膜エッチング工程）。このとき、第１導電膜ＣＯ１については、レジストＲＳにより覆われない部分を全深さにわたって除去するのに対し、半導体膜ＳＭについては、レジストＲＳにより覆われない部分の表面側を僅かに除去し、所定の厚さ分を残すような深さまでドライエッチングを行う。このときに残存する半導体膜ＳＭの膜厚は、ドライエッチングされる範囲の面積、つまり第２の部分ＲＳ２（開口領域ＯＰ）の形成範囲に応じて変化し得るものとされ、第２の部分ＲＳ２の形成範囲が大きければオーバーエッチングにより膜厚が薄くなり、逆に同形成範囲が小さければ膜厚が厚くなる傾向とされる。上記した２段階のエッチングを行うことで、導電膜ＣＯには、開口領域ＯＰが形成されるとともに、開口領域ＯＰを挟んで配されるソース電極２４ｄ及びドレイン電極２４ｅが形成される。また、開口領域ＯＰに対応した部分が部分的に膜厚の薄い半導体膜２４ｃが形成される。
【００４３】
その後、レジストＲＳに対してアッシングを行い、図１５に示すように、レジストＲＳを全域にわたって除去する（レジスト除去工程）。具体的には、酸素プラズマを使用したアッシングを、レジストＲＳの全域が無くなるまで行う。
【００４４】
ここで、導電膜ＣＯに形成されるソース電極２４ｄとドレイン電極２４ｅとの間の間隔、つまり開口領域ＯＰの長さ（チャネル領域ＣＨのチャネル長Ｌ）は、レジストＲＳのパターニングをする際に、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いていることから、ばらつきが生じる可能性がある。すなわち、画素の開口率を向上させるなどの理由でＴＦＴ２４が小型化され、それに伴い設定される上記開口領域ＯＰの長さが数μｍなどのように狭くなると、ハーフトーンマスク又はグレートーンマスクを用いた露光の解像限界に近くなるため、露光されたレジストＲＳの膜厚分布にばらつきが生じ易くなり、特に膜厚が薄い第２の部分ＲＳ２の形成範囲を制御するのが困難となる。このため、レジストＲＳのうち膜厚が薄い第２の部分ＲＳ２に基づいて形成される開口領域ＯＰの長さにもばらつきが生じる可能性があるのである。さらには、開口領域ＯＰの長さにばらつきが生じると、既述した通り半導体膜ＳＭ（２４ｃ）のうち開口領域ＯＰと対応する部分（第２の部分ＲＳ２と平面視重畳する部分）の膜厚にもばらつきが生じることとなる。上記のように開口領域ＯＰの長さにばらつきが生じると、製造されたＴＦＴ２４において半導体膜２４ｃのチャネル領域ＣＨを流れるドレイン飽和電流にも影響してその値にもばらつきを生じさせることとなり、結果としてＴＦＴ２４の電流駆動能力が不安定なものとなるおそれがある。
【００４５】
本実施形態では、上記のような問題に鑑み、導電膜ＣＯに開口領域ＯＰを形成した後に、開口領域ＯＰからゲート絶縁膜２４ｂに含有される不純物を脱離させる、不純物脱離工程を行うようにしている。不純物脱離工程では、導電膜ＣＯにおける開口領域ＯＰからゲート絶縁膜２４ｂに対してアニール処理を行うようにしている。具体的なアニール処理としては、具体的にはアレイ基板２０を高温環境下に長時間曝す手法や、開口領域ＯＰに遠赤外線を照射してゲート絶縁膜２４ｂを局所的に加熱する手法や、開口領域ＯＰにレーザ光を照射してゲート絶縁膜２４ｂを局所的に加熱する手法のいずれかを採ることができる。アニール処理が行われるとゲート絶縁膜２４ｂを構成する酸化シリコンの結晶中では、含有される不純物であるフッ素が拡散され、図１６に示すように、拡散されたフッ素が半導体膜２４ｃを介して開口領域ＯＰから脱離される。このとき、ゲート絶縁膜２４ｂからのフッ素の脱離量は、開口領域ＯＰの長さに応じたものとなっている。すなわち、開口領域ＯＰの長さが相対的に大きい場合（チャネル領域ＣＨのチャネル長が後述するＬ２よりも大きなＬ１の場合）には、図１７に示すように、ゲート絶縁膜２４ｂにおいてアニール処理を受ける面積が相対的に大きくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、フッ素の脱離量は相対的に多くなる傾向にある。一方、開口領域ＯＰの長さが相対的に小さい場合（チャネル領域ＣＨのチャネル長が上記したＬ１よりも小さなＬ２の場合）には、図１８に示すように、ゲート絶縁膜２４ｂにおいてアニール処理を受ける面積が相対的に小さくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚が相対的に厚くなるため、フッ素の脱離量は相対的に少なくなる傾向にある。
【００４６】
ここで、ＴＦＴ２４においてドレイン電極２４ｅからソース電極２４ｄ側に流れるドレイン飽和電流について説明する。ドレイン飽和電流は、ＴＦＴ２４の特性である電流駆動能力を表す指標であり、その値は次の式（１）によって求めることができる。式（１）において、「Ｉｄｓａｔ」はドレイン飽和電流であり、「ｄ」はゲート絶縁膜２４ｂの膜厚であり、「ε」はゲート絶縁膜２４ｂの誘電率であり、「Ｗ」はチャネル領域ＣＨのチャネル幅であり、「Ｌ」はチャネル領域ＣＨのチャネル長であり、「μ」はキャリア移動度であり、「Ｖｇｓ」はソース電極２４ｄとゲート電極２４ａと間の電圧であり、「Ｖｔｈ」はＴＦＴ２４の閾値電圧である。
【００４７】
[数１]
Ｉｄｓａｔ＝μ・（ε／２ｄ）・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ）２
【００４８】
上記した式（１）によれば、チャネル領域ＣＨのチャネル長Ｌが大きくなると、ドレイン飽和電流Ｉｄｓａｔは少なくなり、逆にチャネル長Ｌが小さくなると、ドレイン飽和電流Ｉｄｓａｔは多くなる傾向にあることが分かる。つまり、開口領域ＯＰの長さに応じてドレイン飽和電流Ｉｄｓａｔは変動することが分かる。一方、式（１）によれば、ゲート絶縁膜２４ｂの誘電率εが大きくなると、ドレイン飽和電流Ｉｄｓａｔは多くなり、逆に誘電率εが小さくなると、ドレイン飽和電流Ｉｄｓａｔは少なくなる傾向にあることが分かる。上記した不純物脱離工程を行うと、開口領域ＯＰの長さが大きい場合（チャネル領域ＣＨのチャネル長が相対的に大きいＬ１の場合）には、図１９に示すように、フッ素の脱離量が多くなってゲート絶縁膜２４ｂに残存するフッ素の濃度（含有量）が低くなるのに対し、開口領域ＯＰの長さが小さい場合（チャネル領域ＣＨのチャネル長が相対的に小さいＬ２の場合）には、フッ素の脱離量が少なくなってゲート絶縁膜２４ｂに残存するフッ素の濃度（含有量）が高くなる。図１９は、不純物脱離工程を行う前後におけるゲート絶縁膜２４ｂ中のフッ素濃度を表すグラフであり、同図中のプロット「●」はチャネル領域ＣＨのチャネル長が相対的に大きいＬ１の場合を示し、プロット「□」はチャネル領域ＣＨのチャネル長が相対的に大きいＬ２の場合を示す。ゲート絶縁膜２４ｂに含まれるフッ素の濃度は、ゲート絶縁膜２４ｂの誘電率εに影響するものとされる。具体的には、開口領域ＯＰの長さが大きくてゲート絶縁膜２４ｂのフッ素濃度が低い場合には、図２０に示すように、ゲート絶縁膜２４ｂの誘電率εが大きくなるのに対し、開口領域ＯＰの長さが小さくてゲート絶縁膜２４ｂのフッ素濃度が高い場合には、ゲート絶縁膜２４ｂの誘電率εが小さくなる。図２０は、不純物脱離工程を行う前後におけるゲート絶縁膜２４ｂの誘電率を表すグラフであり、同図中のプロット「●」及びプロット「□」は図１９と同様である。
【００４９】
従って、開口領域ＯＰの長さが大きい場合（チャネル領域ＣＨのチャネル長が相対的に大きいＬ１の場合）に生じ得るドレイン飽和電流Ｉｄｓａｔの減少分は、図２１に示すように、不純物脱離工程においてゲート絶縁膜２４ｂから脱離されるフッ素の脱離量が多くなりゲート絶縁膜２４ｂの誘電率εが大きくなることで生じ得るドレイン飽和電流Ｉｄｓａｔの増加分によって相殺されることになる。逆に、開口領域ＯＰの長さが小さい場合（チャネル領域ＣＨのチャネル長が相対的に小さいＬ２の場合）に生じ得るドレイン飽和電流Ｉｄｓａｔの増加分は、不純物脱離工程においてゲート絶縁膜２４ｂから脱離されるフッ素の脱離量が少なくなりゲート絶縁膜２４ｂの誘電率εが小さくなることで生じ得るドレイン飽和電流Ｉｄｓａｔの減少分によって相殺されることになる。従って、図２１に示される通り、開口領域ＯＰの長さが大きい場合と小さい場合とにおけるドレイン飽和電流Ｉｄｓａｔの差は、不純物脱離工程前よりも不純物脱離工程後の方が縮小している。図２１は、不純物脱離工程を行う前後におけるドレイン飽和電流Ｉｄｓａｔを表すグラフであり、同図中のプロット「●」及びプロット「□」は図１９と同様である。以上のように開口領域ＯＰの長さにばらつきが生じたとしても、不純物脱離工程においてゲート絶縁膜２４ｂから脱離される不純物（フッ素）の脱離量が開口領域ＯＰの長さに応じて変動することで、結果としてドレイン飽和電流Ｉｄｓａｔに生じ得る変動を抑制することができ、もってドレイン飽和電流Ｉｄｓａｔ並びにＴＦＴ２４の電流駆動能力を安定化させることができる。
【００５０】
不純物脱離工程を終えたら、アレイ基板２０上に絶縁膜を所定の膜厚にて成膜してからレジストを塗布し、第３のフォトマスクによって層間絶縁膜２４ｆをパターニングする。続いて、アレイ基板２０上に画素電極膜（ＩＴＯ膜）を所定の膜厚にて成膜してからレジストを塗布し、第４のフォトマスクによって画素電極２５をパターニングする。これにより、図６に示すアレイ基板２０が得られる。なお、これら層間絶縁膜２４ｆ及び画素電極２５は、既述したゲート電極２４ａと同様の手法によってパターニングされており、詳しい説明は割愛している。以上の製造工程を経て製造されたアレイ基板２０には、開口領域ＯＰの長さ（チャネル領域ＣＨのチャネル長Ｌ）が相対的に大きく且つ不純物（フッ素）の含有量が相対的に少ないものと、開口領域ＯＰの長さが相対的に小さく且つ不純物の含有量が相対的に多いものとが含まれることとなる。
【００５１】
以上説明したように本実施形態のアレイ基板（表示素子）２０の製造方法は、基板上にゲート電極２４ａを形成するゲート電極形成工程と、ゲート電極２４ａ上に不純物（フッ素）を含有するゲート絶縁膜２４ｂ、半導体膜ＳＭ、導電膜ＣＯの順で成膜する成膜工程と、導電膜ＣＯ上にレジストＲＳを塗布し、そのレジストＲＳに対してフォトマスクを介して露光を行った後に現像を行うことでレジストＲＳをパターニングするレジストパターニング工程と、パターニングされたレジストＲＳをマスクとして導電膜ＣＯをエッチングすることで開口領域ＯＰを挟んで配されるソース電極２４ｄ及びドレイン電極２４ｅを形成する導電膜パターニング工程と、開口領域ＯＰから半導体膜ＳＭ（２４ｃ）を介してゲート絶縁膜２４ｂに含有される不純物を脱離させる不純物脱離工程とを含む。
【００５２】
開口領域ＯＰを挟んで配されるソース電極２４ｄとドレイン電極２４ｅとの間には、半導体膜ＳＭのチャネル領域ＣＨを介してドレイン電流が流れるのであるが、そのドレイン飽和電流Ｉｄｓａｔは、ソース電極２４ｄとドレイン電極２４ｅとの間の間隔、つまり開口領域ＯＰの長さ（チャネル領域ＣＨのチャネル長Ｌ）が大きくなるほど少なくなり、逆に開口領域ＯＰの長さが小さくなるほど多くなる傾向にある。このため、製造上の問題などから開口領域ＯＰの長さにばらつきが生じると、ドレイン飽和電流Ｉｄｓａｔにも大きな変動が生じることが懸念される。
【００５３】
その点、本実施形態によれば、不純物脱離工程にて開口領域ＯＰから半導体膜ＳＭを介してゲート絶縁膜２４ｂに含有される不純物を脱離させているから、その不純物の脱離量は、ばらつきが生じる開口領域ＯＰの長さに応じて変動するようになっている。すなわち、開口領域ＯＰの長さが大きくなるほど、ゲート絶縁膜２４ｂからの不純物の脱離量は多くなる傾向となるため、ゲート絶縁膜２４ｂにおける不純物の含有量は少なくなる。ゲート絶縁膜２４ｂにおける不純物の含有量が少なくなると、ゲート絶縁膜２４ｂの誘電率が高くなるので、それにより半導体膜ＳＭのチャネル領域ＣＨを流れるドレイン飽和電流Ｉｄｓａｔが多くなる。ここで、上記したように開口領域ＯＰの長さが大きくなると、ドレイン飽和電流Ｉｄｓａｔが少なくなる傾向にあることから、ここでのドレイン飽和電流Ｉｄｓａｔの減少量が、ゲート絶縁膜２４ｂにおける不純物の含有量の減少によるドレイン飽和電流Ｉｄｓａｔの増加量により相殺されることとなる。
【００５４】
一方、開口領域ＯＰの長さが小さくなるほど、ゲート絶縁膜２４ｂからの不純物の脱離量は少なくなる傾向となるため、ゲート絶縁膜２４ｂにおける不純物の含有量は多く維持されることになる。ゲート絶縁膜２４ｂにおける不純物の含有量が多く維持されると、ゲート絶縁膜２４ｂの誘電率が低くなるので、それにより半導体膜ＳＭのチャネル領域ＣＨを流れるドレイン飽和電流Ｉｄｓａｔが少なくなる。ここで、上記したように開口領域ＯＰの長さが小さくなるほどドレイン飽和電流Ｉｄｓａｔが多くなる傾向にあることから、ここでのドレイン飽和電流Ｉｄｓａｔの増加量が、ゲート絶縁膜２４ｂにおける不純物の含有量が多く維持されることによるドレイン飽和電流Ｉｄｓａｔの減少量により相殺されることとなる。
【００５５】
以上により、開口領域ＯＰの長さにばらつきが生じた場合でも、ドレイン飽和電流Ｉｄｓａｔに生じ得る変動を抑制することができ、もってドレイン飽和電流Ｉｄｓａｔの安定化を図ることができる。これにより、安定した電流駆動能力を発揮させることができる。
【００５６】
また、不純物脱離工程では、開口領域ＯＰからゲート絶縁膜２４ｂに対してアニール処理を行う。このようにすれば、ゲート絶縁膜２４ｂにアニール処理を行うと、ゲート絶縁膜２４ｂにおいて含有されている不純物が拡散する。これにより、不純物は半導体膜ＳＭを介して開口領域ＯＰから脱離される。
【００５７】
また、レジストパターニング工程では、フォトマスクを介してレジストＲＳを露光して現像することで、レジストＲＳのうち、導電膜ＣＯにおけるソース電極２４ｄ及びドレイン電極２４ｅとなる部分に対応する第１の部分ＲＳ１を相対的に厚い膜厚とするのに対し、導電膜ＣＯにおける開口領域ＯＰとなる部分に対応する第２の部分ＲＳ２を相対的に薄い膜厚とし、その後レジストＲＳをアッシングすることで、第１の部分ＲＳ１を残存させつつ第２の部分ＲＳ２を除去している。このようにすれば、レジストパターニング工程を行った後、導電膜パターニング工程において、レジストＲＳのうち残存した第１の部分ＲＳ１をマスクとして導電膜ＣＯをエッチングすることで、導電膜ＣＯに開口領域ＯＰ、ソース電極２４ｄ及びドレイン電極２４ｅを形成することができる。ところで、レジストパターニング工程において、フォトマスクを用いてレジストＲＳに相対的に膜厚が厚い第１の部分ＲＳ１と、相対的に膜厚が薄い第２の部分ＲＳ２とを形成するに際して、第２の部分ＲＳ２の長さを例えば数μｍなどの微小に設定した場合には、露光の解像限界に近くなるため、形成される第２の部分ＲＳ２の大きさを制御するのが困難となり、それに起因して開口領域ＯＰの長さにばらつきが生じ易くなる。ところが、上記した不純物脱離工程にて、ゲート絶縁膜２４ｂの不純物を開口領域ＯＰの長さに応じた量だけ脱離することで、開口領域ＯＰの長さのばらつきに関わらず、ドレイン飽和電流Ｉｄｓａｔに生じ得る変動を好適に抑制することができる。
【００５８】
また、レジストパターニング工程では、フォトマスクとして、半透過膜からなるハーフトーンマスク、又はスリットによる半透過領域を含むグレートーンマスクを用いる。このようにすれば、膜厚が異なる第１の部分ＲＳ１及び第２の部分ＲＳ２を含むレジストＲＳを好適に作成することが可能となる。
【００５９】
また、成膜工程では、ゲート絶縁膜２４ｂとして不純物を含有するシリコン酸化膜を成膜する。このようにすれば、ゲート絶縁膜２４ｂの絶縁耐圧性を十分に高いものとすることができるとともにリーク電流を抑制する上でも好適となる。
【００６０】
また、成膜工程では、不純物として無機物を含有するゲート絶縁膜２４ｂを成膜する。このようにすれば、ゲート絶縁膜２４ｂをなすシリコン酸化膜に不純物として無機物を含有させることで、ゲート絶縁膜２４ｂの誘電率を低くすることができる。
【００６１】
また、成膜工程では、不純物としてフッ素を含有するゲート絶縁膜２４ｂを成膜する。このようにすれば、ゲート絶縁膜２４ｂをなすシリコン酸化膜に不純物としてフッ素を含有させると、ゲート絶縁膜２４ｂの電子分極が低く抑えられることでその誘電率を低くすることができる。
【００６２】
また、成膜工程では、ＣＶＤ法（化学気相成長法）により不純物を含有するゲート絶縁膜２４ｂを成膜する。このようにすれば、成膜に要する装置の大型化を抑制することができるとともに、生産性にも優れる。
【００６３】
＜実施形態２＞
本発明の実施形態２を図２２によって説明する。この実施形態２では、不純物脱離工程を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００６４】
本実施形態では、不純物脱離工程において、図２２に示すように、開口領域ＯＰからゲート絶縁膜２４ｂに対してＵＶ光を照射するようにしている。ＵＶ光が半導体膜２４ｃを透過してゲート絶縁膜２４ｂに照射されると、不純物であるフッ素（Ｆ）と、ゲート絶縁膜２４ｂの構成分子（原子）である酸化シリコン（ＳｉＯｘ）との間の結合が切断され、結合が切断されたフッ素が半導体膜２４ｃ（ＳＭ）を介して開口領域ＯＰから脱離されることになる。このときのフッ素の脱離量は、ＵＶ光の照射光量に応じて変動し、照射光量が多いほど脱離量も多くなる傾向にある。従って、開口領域ＯＰの長さが相対的に大きい場合には、ゲート絶縁膜２４ｂにおいてＵＶ光を受ける面積が相対的に大きくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、ＵＶ光の照射光量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域ＯＰの長さが相対的に小さい場合には、ゲート絶縁膜２４ｂにおいてＵＶ光を受ける面積が相対的に小さくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚が相対的に厚くなるため、ＵＶ光の照射光量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【００６５】
以上により、開口領域ＯＰの長さにばらつきが生じたとしても、その開口領域ＯＰの長さに応じて不純物脱離工程においてゲート絶縁膜２４ｂから脱離される不純物（フッ素）の脱離量が適切に変動することで、結果としてドレイン飽和電流Ｉｄｓａｔに生じ得る変動を抑制することができ、もってドレイン飽和電流Ｉｄｓａｔ並びにＴＦＴ２４の電流駆動能力を安定化させることができる。
【００６６】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域ＯＰからゲート絶縁膜２４ｂに対してＵＶ光を照射する。このようにすれば、ゲート絶縁膜２４ｂにＵＶ光を照射すると、不純物の構成原子とゲート絶縁膜２４ｂの構成原子との間の結合が切断される。これにより、不純物は半導体膜ＳＭを介して開口領域ＯＰを通して脱離される。
【００６７】
＜実施形態３＞
本発明の実施形態３を図２３によって説明する。この実施形態３では、不純物脱離工程をさらに変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【００６８】
本実施形態では、不純物脱離工程において、図２３に示すように、開口領域ＯＰからゲート絶縁膜２４ｂに対して水素プラズマ処理を行うようにしている。水素プラズマ処理を行うと、ゲート絶縁膜２４ｂにおいてその構成分子（原子）である酸化シリコン（ＳｉＯｘ）に結合した不純物であるフッ素（Ｆ）に水素（Ｈ）が置換されることで、フッ素が酸化シリコンから切り離されるとともに半導体膜２４ｃ（ＳＭ）を介して開口領域ＯＰから脱離されることになる。このときのフッ素の脱離量は、水素プラズマ処理によるゲート絶縁膜２４ｂに対する水素プラズマの暴露量に応じて変動し、水素プラズマの暴露量が多いほど脱離量も多くなる傾向にある。従って、開口領域ＯＰの長さが相対的に大きい場合には、ゲート絶縁膜２４ｂにおいて水素プラズマを受ける面積が相対的に大きくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚がオーバーエッチングによって相対的に薄くなるため、水素プラズマの暴露量が相対的に多くなってフッ素の脱離量が相対的に多くなる傾向にある。一方、開口領域ＯＰの長さが相対的に小さい場合には、ゲート絶縁膜２４ｂにおいて水素プラズマを受ける面積が相対的に小さくなるのに加え、半導体膜２４ｃのうち開口領域ＯＰに対応する部分の膜厚が相対的に厚くなるため、水素プラズマの暴露量が相対的に少なくなってフッ素の脱離量が相対的に少なくなる傾向にある。
【００６９】
以上により、開口領域ＯＰの長さにばらつきが生じたとしても、その開口領域ＯＰの長さに応じて不純物脱離工程においてゲート絶縁膜２４ｂから脱離される不純物（フッ素）の脱離量が適切に変動することで、結果としてドレイン飽和電流Ｉｄｓａｔに生じ得る変動を抑制することができ、もってドレイン飽和電流Ｉｄｓａｔ並びにＴＦＴ２４の電流駆動能力を安定化させることができる。
【００７０】
以上説明したように本実施形態によれば、不純物脱離工程では、開口領域ＯＰからゲート絶縁膜２４ｂに対して水素プラズマ処理を行う。このようにすれば、ゲート絶縁膜２４ｂに水素プラズマ処理を行うと、ゲート絶縁膜２４ｂの構成原子に結合した不純物の構成原子に水素が置換されることで、不純物の構成原子がゲート絶縁膜２４ｂの構成原子から切り離される。これにより、不純物は半導体膜ＳＭを介して開口領域ＯＰを通して脱離される。
【００７１】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、他の種類の無機物（例えば硼素（Ｂ）、水素（Ｈ）など）を採用することも可能である。
【００７２】
（２）上記した各実施形態では、ゲート絶縁膜に含有させる不純物として無機物であるフッ素を例示したが、ゲート絶縁膜に含有させる不純物として有機物（例えばカーボン（Ｃ）など）を採用することも可能である。
【００７３】
（３）上記した各実施形態では、不純物を含有するゲート絶縁膜をプラズマＣＶＤ法により成膜した場合を示したが、不純物を含有するゲート絶縁膜を成膜するにあたり、例えば常圧ＣＶＤ法や減圧ＣＶＤ法などを採用することも可能である。
【００７４】
（４）上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜の材料として酸化シリコンを例示したが、他の材料として窒化シリコン（ＳｉＮｘ）等の無機絶縁膜やアクリル系樹脂膜等を用いることも可能である。
【００７５】
（５）上記した各実施形態では、ゲート絶縁膜及び層間絶縁膜において基本となる材料を同一とした場合を示したが、異なる材料とすることも勿論可能である。
【００７６】
（６）上記した各実施形態では、４枚のフォトマスクを用いてアレイ基板を製造する場合を示したが、５枚または６枚のフォトマスクを用いてアレイ基板を製造する場合にも本発明は適用可能である。５枚または６枚のフォトマスクを用いたアレイ基板の製造方法では、例えばフォトマスクとしてハーフトーンマスクまたはグレートーンマスクを使用せず、導電膜の開口領域を形成するための専用のフォトマスクを使用することとなる。
【００７７】
（７）上記した各実施形態では、液晶パネルを構成するアレイ基板の製造方法について例示したが、液晶パネル以外にも、例えば画素を駆動するためのＴＦＴを備えるＥＬ表示装置や、プラズマ表示装置等にも本発明は適用可能である。
【符号の説明】
【００７８】
２０…アレイ基板（表示素子）、２４ａ…ゲート電極、２４ｂ…ゲート絶縁膜、２４ｃ…半導体膜、２４ｄ…ソース電極、２４ｅ…ドレイン電極、ＣＯ…導電膜、ＯＰ…開口領域、ＲＳ…レジスト、ＲＳ１…第１の部分、ＲＳ２…第２の部分、ＳＭ…半導体膜
【図１】
2012129307.tif 000003
【図２】
2012129307.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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