(57)【要約】      （修正有）【課題】安定したヒステリシス特性を有するコンパレータを提供する。【解決手段】コンパレータ１は、一対の差動入力トランジスタＴ１，Ｔ２を有する差動回路部１０と、差動回路部１０にヒステリシスを付加するためのセレクタ回路部２０と、レベル変換増幅部３０とを備える。セレクタ回路部２０は、差動入力トランジスタＴ１，Ｔ２のドレインにそれぞれ接続するトランジスタＴ３，Ｔ４を有し、トランジスタＴ３，Ｔ４の一方がオンするときオンしたトランジスタに接続する側のトランジスタＴ１，Ｔ２から一定のバイアス電流Ｉｂを吸引するように接続される。レベル変換増幅部３０の２つの増幅回路３１，３２は、セレクタ回路部２０のトランジスタＴ３，Ｔ４に対して並列に接続されており、差動回路部１０の出力に応じてトランジスタＴ３，Ｔ４の一方をオンし同時に他方をオフすることでバイアス電流Ｉｂを切り換える。【選択図】図１
2012156826.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタで構成される差動回路部と、
前記第１及び第２のトランジスタからそれぞれ分岐して接続される第３及び第４のトランジスタを有し、前記第３又は第４のトランジスタの一方がオンするとき当該オンしたトランジスタに接続している側の前記第１又は第２のトランジスタが流す電流の一部を吸引するセレクタ回路部と、
前記セレクタ回路部の前記第３及び第４のトランジスタに対してそれぞれ並列に接続され、前記差動回路部の出力に応じて前記第３又は第４のトランジスタの何れか一方をオンさせるときに他方をオフさせる２つの増幅回路と、
を有することを特徴とするコンパレータ。
【請求項２】
前記２つの増幅回路は、前記差動回路部の差動出力を前記セレクタ回路部の前記第３及び第４のトランジスタをそれぞれ駆動可能な電圧レベルに変換する２つの差増増幅回路として構成されていることを特徴とする請求項１に記載のコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス特性を有するコンパレータに関する。
【背景技術】
【０００２】
従来、アナログの入力信号を用いてオンオフのスイッチング動作を行う際には、出力のチャタリング防止のためヒステリシス特性を有するコンパレータが用いられている。例えば特許文献１には、一対の差動トランジスタを有する差動回路と、各差動トランジスタが流す電流の一部からバイアス電流を吸引することでヒステリシス特性を付与するセレクタ回路と、差動回路の出力に応じてセレクタ回路へのバイアス電流を切り換える２つのインバータ回路とを備えるコンパレータが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６４−７３９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、スイッチング電圧の低電圧化や高速化に対応するため、微小なヒステリシス電圧で動作する高精度のコンパレータが望まれている。一般にヒステリシス電圧を微小に設定すると、セレクタ回路のゲート容量による微小電流が無視できなくなり、ヒステリシス電圧が安定しない。ヒステリシス電圧が安定していなければ、スイッチ動作のタイミングにずれが生じたり、出力にチャタリングが発生したりする場合がある。
【０００５】
そこで本発明の目的は、安定したヒステリシス特性を有するコンパレータを提供することにある。
【課題を解決するための手段】
【０００６】
［１］本発明は、上記目的を達成するため、第１及び第２のトランジスタで構成される差動回路部と、前記第１及び第２のトランジスタからそれぞれ分岐して接続される第３及び第４のトランジスタを有し、前記第３又は第４のトランジスタの一方がオンするとき当該オンしたトランジスタに接続している側の前記第１又は第２のトランジスタが流す電流の一部を吸引するセレクタ回路部と、前記セレクタ回路部の前記第３及び第４のトランジスタに対してそれぞれ並列に接続され、前記差動回路部の出力に応じて前記第３又は第４のトランジスタの何れか一方をオンさせるときに他方をオフさせる２つの増幅回路と、を有することを特徴とするコンパレータを提供する。
【０００７】
［２］また、前記２つの増幅回路は、前記差動回路部の差動出力を前記セレクタ回路部の前記第３及び第４のトランジスタをそれぞれ駆動可能な電圧レベルに変換する２つの差増増幅回路として構成されていることを特徴とする上記［１］に記載のコンパレータであってもよい。
【発明の効果】
【０００８】
本発明のコンパレータによれば、微小なヒステリシス電圧を安定して維持することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施の形態によるコンパレータのブロック図である。
【図２】図２は、図１に示したコンパレータのより具体的な実施例（ｐＭＯＳ差動）を示す電気回路図である。
【図３】図３は、図１に示したコンパレータのより具体的な実施例（ｎＭＯＳ差動）を示す電気回路図である。
【図４】図４は、本発明の実施の形態によるコンパレータのヒステリシス動作特性をグラフで示す図である。
【図５】図５は、従来技術の例によるコンパレータのブロック図である。
【発明を実施するための形態】
【００１０】
［コンパレータの回路構成］
図１は、本発明の実施の形態によるコンパレータ１のブロック図である。図２は、図１のブロック図に対応してコンパレータ１のより具体的な実施例を示す電気回路図である。
【００１１】
図１に示されるように、コンパレータ１は、一対の差動入力トランジスタＴ１，Ｔ２を有してなる差動回路部１０と、差動回路部１０にヒステリシスを付加するためのセレクタ回路部２０と、差動回路部１０の出力を電圧変換してセレクタ回路部２０を駆動するレベル変換増幅部３０と、出力バッファ回路４０とを備えている。コンパレータ１の差動回路部１０には、非反転入力端子１１を介してプラス側の入力電圧Ｖｐが印加され、反転入力端子１２を介してマイナス側の入力電圧Ｖｎが印加される。そして、これら入力電圧Ｖｐ，Ｖｎを比較した差（Ｖｐ−Ｖｎ）に基づく信号（出力電圧Ｖｏ）が出力端子４１から出力される。
【００１２】
差動回路部１０は、一対の差動入力トランジスタＴ１，Ｔ２と、定電流源１３と、負荷１４、１５を備えている。
【００１３】
差動回路部１０に備えられる差動入力トランジスタＴ１，Ｔ２は、互いに同一の特性を有する例えばｐＭＯＳトランジスタにより構成される。差動入力トランジスタＴ１，Ｔ２の各ソースには、電流供給型の定電流源１３が接続される。また、差動入力トランジスタＴ１，Ｔ２の各ドレインには、負荷１４，１５が接続される。負荷１４，１５は、図２に示されるように例えばｎＭＯＳトランジスタＴ５，Ｔ６のゲートとドレインが短絡し、後述するレベル変換増幅部３０とカレントミラーの関係を有するアクティブ負荷としてそれぞれ構成される。
【００１４】
なお、差動回路部１０の差動入力トランジスタＴ１，Ｔ２としては、図に示したＭＯＳＦＥＴでなくてもラテラル型ｐｎｐトランジスタを使用することができる。差動入力部にラテラル型ｐｎｐトランジスタを使用することにより、ＭＯＳＦＥＴの場合に比較して逆耐圧特性がより向上する。また、ｐｎｐトランジスタのようなバイポーラトランジスタを差動入力部に使用する場合には、入力インピーダンスを上げ高い増幅率を確保するため差動入力トランジスタをダーリントン接続することもできる。更には、ＧＮＤに接続される電流吸い込み型の定電流源（図示略）を用いて、ｎＭＯＳトランジスタ又はｎｐｎトランジスタにより差動入力部を構成することもできる。図２はｐＭＯＳ差動での構成であるが、差動入力はｎＭＯＳタイプでも構成可能であり、ｎＭＯＳ差動としたときの回路図を図３に示す。
【００１５】
セレクタ回路部２０は、２つのｎＭＯＳトランジスタＴ３，Ｔ４と定電流回路２１とを備えている。ｎＭＯＳトランジスタＴ３，Ｔ４は互いにソース結合しており、各ソースには電流吸い込み型の定電流回路２１が接続される。このセレクタ回路部２０は、後述するレベル変換増幅部３０を介して差動回路部１０からバイアス電流Ｉｂを吸引するように接続され、差動回路部１０の出力に応じて２つのトランジスタＴ３，Ｔ４の何れか一方がオンするときに他方がオフする、いわゆるコンプリメンタリに動作する。これにより、差動入力トランジスタＴ１，Ｔ２が流すドレイン電流Ｉｄ１，Ｉｄ２の一部を吸引するバイアス電流Ｉｂ１，Ｉｂ２を相互に切り換え、差動回路部１０の出力に応じて差動回路部１０の閾値電圧を変動させるヒステリシス特性を付与している。
【００１６】
コンパレータ１の閾値電圧が変動する電圧幅であるヒステリシス幅は、セレクタ回路部２０の定電流回路２１が流す一定のバイアス電流Ｉｂにより決定される。このバイアス電流Ｉｂを供給する定電流回路２１は、図２示されるように例えば定電流源２２及びｎＭＯＳトランジスタＴ７，Ｔ８からなるカレントミラー回路により構成される。
【００１７】
レベル変換増幅部３０は、セレクタ回路部２０のｎＭＯＳトランジスタＴ３を駆動する第１の増幅回路３１と、セレクタ回路部２０のｎＭＯＳトランジスタＴ４を駆動する第２の増幅回路３２とを備えている。第１及び第２の増幅回路３１，３２は、差動回路部１０の差動出力をそれぞれ並列に増幅してセレクタ回路部２０の各ｎＭＯＳトランジスタＴ３，Ｔ４のゲートに供給するように構成されている。
【００１８】
図１に示される第１の増幅回路３１は、差動回路部１０の反転動作出力を、セレクタ回路部２０のｎＭＯＳトランジスタＴ３を駆動できる電圧レベルに変換する定電圧駆動型の差動増幅回路として構成される。同様に第２の増幅回路３２は、差動回路部１０の非反転動作出力を、セレクタ回路部２０のｎＭＯＳトランジスタＴ４を駆動できる電圧レベルに変換する定電圧駆動型の差動増幅回路として構成される。なお、ここで、差動回路部１０の「非反転動作出力」とは、非反転差動入力（Ｖｐ）側のｐＭＯＳトランジスタＴ１のドレイン電位Ｖ１に対する反転差動入力（Ｖｎ）側のｐＭＯＳトランジスタＴ２のドレイン電位Ｖ２の差（Ｖ２−Ｖ１）の極性を有する出力をいう。また、「反転動作出力」とは、反転差動入力（Ｖｎ）側のｐＭＯＳトランジスタＴ２のドレイン電位Ｖ２に対する非反転差動入力（Ｖｐ）側のｐＭＯＳトランジスタＴ１のドレイン電位Ｖ１の差（Ｖ１−Ｖ２）の極性を有する出力をいう。
【００１９】
より詳細には、第１の増幅回路３１は、例えば図２に示される２つの差動入力用のｎＭＯＳトランジスタＴ９，Ｔ１０と、これらｎＭＯＳトランジスタＴ９，Ｔ１０の負荷であり互いにカレントミラー回路を構成するｐＭＯＳトランジスタＴ１１，Ｔ１２とを備えている。第１の差動入力用のトランジスタであるｎＭＯＳトランジスタＴ９のゲートには、差動回路部１０のｐＭＯＳトランジスタＴ２のドレイン電位Ｖ２（ノードＮ２）が印加される。第２の差動入力用のトランジスタであるｎＭＯＳトランジスタＴ１０のゲートには、差動回路部１０のｐＭＯＳトランジスタＴ１のドレイン電位Ｖ１（ノードＮ１）が印加される。そして、第１の増幅回路３１の出力であるｎＭＯＳトランジスタＴ１０のドレイン電位Ｖ３（ノードＮ３）がセレクタ回路部２０のｎＭＯＳトランジスタＴ３のゲートに印加される。
【００２０】
また、第２の増幅回路３２は、２つの差動入力用のｎＭＯＳトランジスタＴ１３，Ｔ１４と、これらｎＭＯＳトランジスタＴ１３，Ｔ１４の負荷であり互いにカレントミラー回路を構成するｐＭＯＳトランジスタＴ１５，Ｔ１６とを備えている。第２の増幅回路３２における第１の差動入力用のｎＭＯＳトランジスタＴ１３のゲートには、差動回路部１０のｐＭＯＳトランジスタＴ１のドレイン電位Ｖ１（ノードＮ１）が印加される。第２の差動入力用のトランジスタであるｎＭＯＳトランジスタＴ１４のゲートには、差動回路部１０のｐＭＯＳトランジスタＴ２のドレイン電位Ｖ２（ノードＮ２）が印加される。そして、第２の増幅回路３２の出力であるｎＭＯＳトランジスタＴ１４のドレイン電位Ｖ４（ノードＮ４）がセレクタ回路部２０のｎＭＯＳトランジスタＴ４のゲートに印加される。
【００２１】
このように、セレクタ回路部２０の各ｎＭＯＳトランジスタＴ３，Ｔ４に対し並列に配置された第１及び第２の増幅回路３１，３２がｎＭＯＳトランジスタＴ３，Ｔ４を同時にオンオフ動作させることにより、従来の直列型のＣＭＯＳインバータによるものに比較してコンパレータ１の閾値電圧のシフト変動を少なくしている。また、差動増幅回路として構成される第１及び第２の増幅回路３１，３２がｎＭＯＳトランジスタＴ３，Ｔ４のゲート負荷容量を電流補償して駆動することで、定電流回路２１からの一定のバイアス電流Ｉｂを確実に差動回路部１０から吸引することができる。これにより、従来のＣＭＯＳインバータ駆動よりもヒステリシス幅の変動を抑えている。
【００２２】
出力バッファ回路４０は、例えば図２に示されるように、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１８からなるＣＭＯＳインバータ回路により構成される。本実施の形態では、第２の増幅回路３２の出力段に設けられるｎＭＯＳトランジスタＴ１４のドレインがｐＭＯＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１８の各ゲートに接続される。このように、出力バッファ回路４０は、第２の増幅回路３２の出力を反転させて電流増幅することで、入力電圧の差（Ｖｐ−Ｖｎ）に基づく出力電圧Ｖｏを出力端子４１に生じさせる。
【００２３】
［コンパレータの回路動作］
次にコンパレータ１の回路動作について説明する。図４は、コンパレータ１のヒステリシス動作特性をグラフで示す図である。図４において、横軸は非反転入力電圧に対する反転入力電圧の差（Ｖｐ−Ｖｎ）であり、縦軸はコンパレータ１の出力電圧Ｖｏである。
【００２４】
例えば反転入力端子１２に入力電圧Ｖｎとして一定の基準電圧を印加し、非反転入力端子１１に基準電圧（入力電圧Ｖｎ）よりも高い入力電圧Ｖｐを印加すると、非反転入力側の差動入力トランジスタＴ１のドレイン電流Ｉｄ１よりも反転入力側の差動入力トランジスタＴ２のドレイン電流Ｉｄ２の方が多く流れる。
【００２５】
このとき、第１の増幅回路３１では、第１の差動入力用のｎＭＯＳトランジスタＴ９のゲート電位（Ｖ２）の方が第２の差動入力用のｎＭＯＳトランジスタＴ１０のゲート電位（Ｖ１）よりも高くなるため、これらの差動出力であるｎＭＯＳトランジスタＴ１０のドレイン電位Ｖ３がＨレベル（電源Ｖｃに近い電位）になる。
【００２６】
その一方で、第２の増幅回路３２では、第１の差動入力用のｎＭＯＳトランジスタＴ１３のゲート電位（Ｖ１）よりも第２の差動入力用のｎＭＯＳトランジスタＴ１４のゲート電位（Ｖ２）の方が高くなるため、ｎＭＯＳトランジスタＴ１４がオンしてドレイン電位Ｖ４がＬレベル（ＧＮＤに近い電位）になる。
【００２７】
よって、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１８からなる出力バッファ回路（ＣＭＯＳインバータ回路）４０でｎＭＯＳトランジスタＴ１４のドレイン電位Ｖ４が反転増幅されたＨレベルの出力信号Ｖｏが出力端子４１に生じることとなる。
【００２８】
コンパレータ１がこのＨレベルの出力状態のときには、セレクタ回路部２０の２つのｎＭＯＳトランジスタＴ３，Ｔ４のうちゲート電位がＨレベル側のトランジスタＴ３がオンし、ゲート電位がＬレベル側のトランジスタＴ４がオフする。したがって、差動入力トランジスタＴ１が流すドレイン電流Ｉｄ１からトランジスタＴ３を介してバイアス電流Ｉｂ１（＝Ｉｂ）が吸引される。
【００２９】
非反転入力端子１１に印加する入力電圧Ｖｐを次第に低い電圧に下げていくと、差動回路部１０の差動入力トランジスタＴ１のドレイン電流Ｉｄ１が増加し、差動入力トランジスタＴ２のドレイン電流Ｉｄ２が減少する。そして、基準電圧（Ｖｎ）に対する入力電圧Ｖｐが第１の閾値電圧Ｖｈ１のとき（Ｖｐ−Ｖｎ＝Ｖｈ１）、差動回路部１０が平衡状態（Ｉｄ１−Ｉｂ１＝Ｉｄ２）となり、２つの差動入力トランジスタＴ１，Ｔ２のドレイン電位Ｖ１，Ｖ２が同電位となる。
【００３０】
そして、基準電圧（Ｖｎ）に対する入力電圧Ｖｐが第１の閾値電圧Ｖｈ１よりも更に低くなると、第１の増幅回路３１では、ｎＭＯＳトランジスタＴ９のゲート電位（Ｖ２）よりも第２の差動入力用のｎＭＯＳトランジスタＴ１０のゲート電位（Ｖ１）ほうが高くなり、ｎＭＯＳトランジスタＴ１０がオンしてドレイン電位Ｖ３がＬレベルになる。
【００３１】
その一方で、第２の増幅回路３２では、第１の差動入力用のｎＭＯＳトランジスタＴ１３のゲート電位（Ｖ１）の方が第２の差動入力用のｎＭＯＳトランジスタＴ１４のゲート電位（Ｖ２）よりも高くなるため、これらの差動出力であるｎＭＯＳトランジスタＴ１４のドレイン電位Ｖ４がＨレベルになる。
【００３２】
よって、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１８からなる出力バッファ回路４０でｎＭＯＳトランジスタＴ１４のドレイン電位Ｖ４が反転増幅されたＬレベルの出力信号Ｖｏが出力端子４１に生じることとなる。
【００３３】
コンパレータ１がこのＬレベルの出力状態のときには、セレクタ回路部２０のｎＭＯＳトランジスタＴ４がオンしている。したがって、差動入力トランジスタＴ２が流すドレイン電流Ｉｄ２からトランジスタＴ４を介してバイアス電流Ｉｂ２（＝Ｉｂ）が吸引される。
【００３４】
続いて非反転入力端子１１に印加する入力電圧Ｖｐを次第に上げていくと、差動回路部１０の差動入力トランジスタＴ１のドレイン電流Ｉｄ１が減少し、差動入力トランジスタＴ２のドレイン電流Ｉｄ２が増加する。そして、基準電圧（Ｖｎ）に対する入力電圧Ｖｐが第２の閾値電圧Ｖｈ２のとき（Ｖｐ−Ｖｎ＝Ｖｈ２）、差動回路部１０が平衡状態（Ｉｄ１＝Ｉｄ２−Ｉｂ２）となり、２つの差動入力トランジスタＴ１，Ｔ２のドレイン電位Ｖ１，Ｖ２が同電位となる。そして、基準電圧（Ｖｎ）に対する入力電圧Ｖｐが第２の閾値電圧Ｖｈ２よりも更に高くなると、ｎＭＯＳトランジスタＴ１４がオンしドレイン電位Ｖ４がＬレベルになるとともに、ｐＭＯＳトランジスタＴ１７及びｎＭＯＳトランジスタＴ１８からなる出力バッファ回路４０でドレイン電位Ｖ４が反転増幅されたＨレベルの出力信号Ｖｏが出力端子４１に生じることとなる。
【００３５】
以上のようにして、コンパレータ１は、第１及び第２の閾値電圧Ｖｈ１，Ｖｈ２のヒステリシス特性を有して、入力電圧Ｖｐ，Ｖｎを比較した差（Ｖｐ−Ｖｎ）に基づく信号（出力電圧Ｖｏ）を出力端子４１から出力する。
【００３６】
［本発明の実施の形態による効果］
本発明の実施の形態と比較するため例えば図５には、従来のコンパレータの回路構成を示すブロック図が示される。図５によると従来のコンパレータは、一対の差動トランジスタＴ２１，Ｔ２２を有する差動回路部１１０と、各差動トランジスタＴ２１，Ｔ２２が流す電流の一部からバイアス電流を吸引することでヒステリシス特性を付与するセレクタ回路部１２０と、差動回路部１１０の出力に応じてセレクタ回路部１２０が流すバイアス電流を切り換える２つのインバータ回路１３１，１３２とを備えている。
【００３７】
これに対し、本実施の形態のコンパレータ１は、セレクタ回路部２０のｎＭＯＳトランジスタＴ３，Ｔ４に対し並列に配置された第１及び第２の増幅回路３１，３２がｎＭＯＳトランジスタＴ３，Ｔ４を同時にオンオフ動作させるように構成されている。このため、図５に示される直列に接続されたインバータ回路１３１，１３２がセレクタ回路部２０のトランジスタＴ２３，Ｔ２４をそれぞれ切り換える場合と比較して、その切り換えのタイミングの差が少なくなる。したがって、バイアス電流Ｉｂが切り換わるタイミングの差により生じる閾値電圧のシフト変動を従来よりも少なくすることができる。
【００３８】
また、本実施の形態のコンパレータ１では、第１及び第２の増幅回路３１，３２がセレクタ回路部２０のｎＭＯＳトランジスタＴ３，Ｔ４のゲート負荷容量を電流補償しながら駆動するため、従来のインバータ回路１３１，１３２による場合に比較して一定のバイアス電流Ｉｂを確実に差動回路部１０から吸引することができる。したがって、微小なヒステリシス電圧を設定しても、従来よりもヒステリシス幅の変動を抑えることができる。
【００３９】
以上より本実施の形態によれば、微小なヒステリシス電圧を設定してもヒステリシス電圧（閾値電圧）を安定して維持することができる。したがって、微小なヒステリシス電圧で安定動作する高精度のコンパレータを提供することができる。
【００４０】
以上、本発明に好適な実施の形態を説明したが、本発明はこの実施の形態に限定されるものではなく、その要旨を変更しない範囲内で種々の変形が可能である。
【符号の説明】
【００４１】
１…コンパレータ、１０…差動回路部、１１…非反転入力端子、１２…反転入力端子、１３…定電流源、１４，１５…負荷、２０…セレクタ回路部、２１…定電流回路、２２…定電流源、３０…レベル変換増幅部、３１，３２…増幅回路、４０…出力バッファ回路、４１…出力端子、Ｉｂ，Ｉｂ１，Ｉｂ２…バイアス電流、Ｉｄ１，Ｉｄ２…ドレイン電流、Ｎ１〜Ｎ４…ノード、Ｔ１〜Ｔ１８…トランジスタ、Ｖ１〜Ｖ４…ドレイン電位、Ｖｃ…電源、Ｖｐ，Ｖｎ…入力電圧、Ｖｏ…出力電圧、Ｖｈ１，Ｖｈ２…閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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