(57)【要約】【課題】  回路基板の設計にかかる時間およびコストを大幅に抑制することが可能なノイズ対策電子部品の実装構造を提供する。【解決手段】  ＩＣ１の電源端子１ａを給電回路へ接続する給電経路は、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が介挿された場合には、２端子型抵抗素子７を経由する第１の給電経路と３端子コンデンサ８を経由する第２の給電経路とによって構成される。この場合、３端子コンデンサ８がバイパスコンデンサとして使用され、電源配線が低インピーダンス化されて、ＩＣ１の安定動作が図られる。また、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が介挿されない場合には、第２の給電経路のみによって構成される。この場合、３端子コンデンサ８がデカップリングコンデンサとして使用され、ノイズ除去効果の大きいノイズ対策が図られる。【選択図】  図１
2012156352.tif 000002
【特許請求の範囲】
【請求項１】
２端子型抵抗素子または２端子型誘導素子が着脱自在に介挿される、負荷の電源端子を給電回路へ接続する第１の給電経路と、
入出力端子およびグランド端子を有する３端子型ノイズフィルタが前記入出力端子間で介挿された、前記第１の給電経路と並列に前記電源端子を前記給電回路へ接続する第２の給電経路と
を回路基板に備えて構成されるノイズ対策電子部品の実装構造。
【請求項２】
前記第１の給電経路は、前記負荷が実装される前記回路基板の基板表面に第１の電源ライン用配線パターンとして形成され、前記２端子型抵抗素子または２端子型誘導素子は前記負荷に隣接する前記基板表面に実装され、
前記第２の給電経路は、前記回路基板の基板裏面に第２の電源ライン用配線パターンとして形成され、前記３端子型ノイズフィルタは前記負荷の実装位置の裏側に位置する前記基板裏面に実装される
ことを特徴とする請求項１に記載のノイズ対策電子部品の実装構造
【請求項３】
前記３端子型ノイズフィルタは３端子コンデンサであることを特徴とする請求項１または請求項２に記載のノイズ対策電子部品の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷の電源端子を給電回路へ接続する給電経路を備えた回路基板へのノイズ対策電子部品の実装構造に関するものである。
【背景技術】
【０００２】
電子機器の高性能化および多機能化に伴い、ＣＰＵ（中央演算処理装置）等のＩＣ（高集積化回路）では、低電圧・大電流による高速駆動化が進んでいる。このため、多層回路基板においては、低電圧・大電流駆動、および安定動作のための回路パターン設計、ノイズ対策が必要となっている。これらの要求に応えるため、従来、ノイズ対策のためには、例えば、低ＥＳＬ（残留インダクタンス）デカップリングコンデンサをＩＣ周囲へ配置する手法、ＩＣの安定動作のためには、例えば、バイパスコンデンサにより電源配線を低インピーダンス化する手法等がある。
【０００３】
前者の低ＥＳＬデカップリングコンデンサを用いたノイズ対策技術としては、従来、例えば特許文献１に実施の形態３として開示された多層回路基板がある。この多層回路基板では、ＩＣが負荷とされ、ＩＣ電源端子に何れかの層において接続されるＩＣ電源端子用電源パターンが、外部電源が接続される外部電源用電源パターンから空間的に分離して設けられている。ＩＣ電源端子用電源パターンと外部電源用電源パターンとは、３端子コンデンサの入出力端子間の貫通内部電極を経由する状態で互いに接続されている。従って、ＩＣ電源端子から外部電源用電源パターンに至るには、必ず３端子コンデンサの貫通内部電極を経なければならない。このため、３端子コンデンサが低ＥＳＬデカップリングコンデンサとして機能し、ＩＣ電源端子に発生する高周波電流ノイズに対するノイズ対策が効果的に行われる。
【０００４】
また、後者のバイパスコンデンサを用いた低インピーダンス化技術としては、従来、例えば特許文献２に開示された貫通型コンデンサの実装方法がある。この実装方法では、貫通型コンデンサの両導電端子を短絡させる短絡導体が、貫通型コンデンサの側面に別個に設けられる。または、貫通型コンデンサの両導電端子を短絡させる短絡導電路が、貫通型コンデンサが実装される基板の表面に設けられる。貫通型コンデンサは、両導電端子間を内部電極が貫通した３端子コンデンサであり、両導電端子を短絡させる短絡導体または短絡導電路は、等価直列抵抗が貫通内部電極よりも小さくなるように構成されている。従って、このように実装される貫通型コンデンサをＩＣの電源ライン用配線パターンにバイパスコンデンサとして用いた場合には、電源配線が低インピーダンス化して、ＩＣの安定動作が図られる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７９６３号公報
【特許文献２】特開平６−３４９６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、３端子コンデンサ等の３端子型ノイズフィルタを用いて行われる上記従来の、特許文献１等に開示されるノイズ対策手法、および特許文献２等に開示される低インピーダンス化手法を同時に実現することは困難である。従って、特許文献１等に開示されるようなデカップリングコンデンサとしての使用態様、または特許文献２等に開示されるようなバイパスコンデンサとしての使用態様のどちらかに重きを置いて、３端子型ノイズフィルタを用いた回路設計をしなければならない。どちらの使用態様に重きを置くかを検討するためには、従来、回路基板の設計段階において、デカップリングコンデンサとしての使用態様に重きを置いたノイズ対策設計による効果と、バイパスコンデンサとしての使用態様に重きを置いた電源配線低インピーダンス化設計による効果とを比較して、確認する必要があった。このため、従来、回路基板の設計段階において、これら各設計による回路基板を複数作製する必要があり、ノイズ対策電子部品を実装する回路基板の設計に多大な時間およびコストがかかっていた。
【課題を解決するための手段】
【０００７】
本発明はこのような課題を解決するためになされたもので、
２端子型抵抗素子または２端子型誘導素子が着脱自在に介挿される、負荷の電源端子を給電回路へ接続する第１の給電経路と、
入出力端子およびグランド端子を有する３端子型ノイズフィルタが入出力端子間で介挿された、第１の給電経路と並列に電源端子を給電回路へ接続する第２の給電経路と
を回路基板に備えて、ノイズ対策電子部品の実装構造を構成した。
【０００８】
本構成によれば、負荷の電源端子を給電回路へ接続する給電経路は、第１の給電経路に２端子型抵抗素子または２端子型誘導素子が介挿された場合には、第１の給電経路と第２の給電経路との２つの経路によって構成される。この場合、負荷の電源端子および給電回路間には、２端子型抵抗素子または２端子型誘導素子と３端子型ノイズフィルタとが並列に介挿され、３端子型ノイズフィルタの入出力端子間に２端子型抵抗素子または２端子型誘導素子が並列接続される。従って、３端子型ノイズフィルタがバイパスコンデンサとして使用され、電源配線が低インピーダンス化されて、負荷の安定動作が図られる。
【０００９】
一方、負荷の電源端子を給電回路へ接続する給電経路は、第１の給電経路に２端子型抵抗素子または２端子型誘導素子が介挿されない場合には、２端子型抵抗素子または２端子型誘導素子の介挿箇所において第１の給電経路が開いた切断状態となり、第２の給電経路のみの１つの経路によって構成される。この場合、負荷の電源端子および給電回路間には３端子型ノイズフィルタのみが介挿され、給電経路には３端子型ノイズフィルタの入出力端子間のみが単独で介在させられる。従って、３端子型ノイズフィルタがデカップリングコンデンサとして使用され、電源端子に生じる高周波ノイズの除去効果の大きいノイズ対策が図られる。
【００１０】
このため、２端子型抵抗素子または２端子型誘導素子の第１の給電経路への着脱により、３端子型ノイズフィルタのバイパスコンデンサとしての使用態様とデカップリングコンデンサとしての使用態様とを簡単に切り換えることが可能になる。よって、どちらの使用態様に重きを置いて回路基板を設計するかの検討は、従来のように複数の回路基板を作製することなく、容易に行えるようになる。この結果、ノイズ対策電子部品を実装する回路基板の設計にかかる時間およびコストを大幅に抑制することが可能なノイズ対策電子部品の実装構造が提供される。
【００１１】
また、本発明は、
第１の給電経路が、負荷が実装される回路基板の基板表面に第１の電源ライン用配線パターンとして形成され、２端子型抵抗素子または２端子型誘導素子が負荷に隣接する基板表面に実装され、
第２の給電経路が、回路基板の基板裏面に第２の電源ライン用配線パターンとして形成され、３端子型ノイズフィルタが負荷の実装位置の裏側に位置する基板裏面に実装される
ことを特徴とする。
【００１２】
本構成によれば、２端子型抵抗素子または２端子型誘導素子が負荷に隣接する基板表面に実装されるため、負荷と２端子型抵抗素子または２端子型誘導素子との間の物理的距離が短くなり、負荷の電源端子から２端子型抵抗素子または２端子型誘導素子に至る第１の電源ライン用配線パターンによる給電経路が短くなる。また、３端子型ノイズフィルタが負荷の実装位置の裏側に位置する基板裏面に実装されるため、負荷と３端子型ノイズフィルタとの間の物理的距離が短くなり、負荷の電源端子から３端子型ノイズフィルタの入出力端子に至る第２の電源ライン用配線パターンによる給電経路が短くなる。このため、電源端子と２端子型抵抗素子または２端子型誘導素子との間の給電経路によって形成される配線インピーダンス、および電源端子と３端子型ノイズフィルタとの間の給電経路によって形成される配線インピーダンスが小さくなり、電源配線の低インピーダンス化が一層図れると共に、３端子型ノイズフィルタによるノイズ除去効果が一層高まる。
【００１３】
また、本発明は、３端子型ノイズフィルタが３端子コンデンサであることを特徴とする。
【００１４】
本構成によれば、３端子型ノイズフィルタの入出力端子間には抵抗素子や誘導素子の無い貫通内部電極のみが存在するため、３端子型ノイズフィルタの入出力端子間のインピーダンスが小さくなる。このため、本構成によっても、電源配線の低インピーダンス化が一層図れると共に、３端子型ノイズフィルタによるノイズ除去効果が一層高まる。
【発明の効果】
【００１５】
本発明によれば、上記のように、ノイズ対策電子部品を実装する回路基板の設計にかかる時間およびコストを大幅に抑制することが可能なノイズ対策電子部品の実装構造が提供される。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態によるノイズ対策電子部品の実装構造を概念的に示す断面図である。
【図２】図１に示す実装構造における３端子コンデンサの外観構成および内部構成を示す斜視図である。
【図３】図１に示す実装構造における第１の電源ライン用配線パターン間に２端子型抵抗素子が介挿された場合のシミュレーションモデルを示す図である。
【図４】図１に示す実装構造における第１の電源ライン用配線パターン間に２端子型抵抗素子が介挿されない場合のシミュレーションモデルを示す図である。
【図５】図３および図４に示す各モデルで電源インピーダンスをシミュレーション解析した結果を示すグラフである。
【図６】図３および図４に示す各モデルで挿入損失をシミュレーション解析した結果を示すグラフである。
【発明を実施するための形態】
【００１７】
次に、本発明の一実施の形態によるノイズ対策電子部品の実装構造について説明する。
【００１８】
図１は、ノイズ対策電子部品を２端子型抵抗素子および３端子コンデンサとした場合における、これら部品の一実施の形態による実装構造を概念的に示す断面図である。
【００１９】
多層回路基板の基板表面には、端子配列がＢＧＡ（Ball Grid Array）タイプのデジタルＩＣ１が実装されている。多層回路基板は、基板表面の第１層に第１の電源ライン用配線パターン２ａ、２ｂが形成され、基板内の第２層にグランドパターン層３が形成されている。さらに、基板裏面の第３層に、第２の電源ライン用配線パターン４ａ、４ｂおよびグランド用配線パターン５が形成されている。
【００２０】
ＩＣ１の電源端子１ａは、第１の電源ライン用配線パターン２ａに接続されると共に、ＩＣビア６ａを経由して、グランドパターン層３に形成されたホール３ａを通って第２の電源ライン用配線パターン４ａに接続されている。また、ＩＣ１のグランド端子１ｂは、第１の電源ライン用配線パターン２ａに接触せずにＩＣビア６ｂを経由して、グランドパターン層３に接続されている。
【００２１】
第１の電源ライン用配線パターン２ａ、２ｂ間には、２端子型抵抗素子７が半田接続によって着脱自在に介挿される。このため、２端子型抵抗素子７の両端子７ａ、７ｂと接触する第１の電源ライン用配線パターン２ａ、２ｂの接触部分には、半田接続用のランドが形成されている。この２端子型抵抗素子７の基板表面における実装位置は、同図に示すようにＩＣ１に隣接する位置になっている。本実施形態では、２端子型抵抗素子７として、０Ωのショートチップ抵抗が用いられている。
【００２２】
また、第２の電源ライン用配線パターン４ａ、４ｂ間には、３端子型ノイズフィルタである３端子コンデンサ８が、その入出力端子８ａ、８ｂ間で半田接続によって介挿されている。３端子コンデンサ８のグランド端子８ｃは半田接続によってグランド用配線パターン５に接続されており、グランド用配線パターン５は部品ビア９によってグランドパターン層３に接続されている。この３端子コンデンサ８の基板裏面における実装位置は、同図に示すように基板表面におけるＩＣ１の実装位置の裏側に位置する。また、入出力端子８ｂに接続されている第２の電源ライン用配線パターン４ｂは、グランドパターン層３に形成されたホール３ｂを通る層間ビア１０によって第１の電源ライン用配線パターン２ｂに接続されている。
【００２３】
第１の電源ライン用配線パターン２ａ、２ｂは、ＩＣ１の電源端子１ａを２端子型抵抗素子７を介して給電回路へ接続する第１の給電経路を形成し、ＩＣビア６ａ、第２の電源ライン用配線パターン４ａ、４ｂ、層間ビア１０および第１の電源ライン用配線パターン２ｂは、第１の給電経路と並列に電源端子１ａを３端子コンデンサ８を介して給電回路へ接続する第２の給電経路を形成する。不図示の給電回路は、電池やスイッチングレギュレータなどで構成され、後述するように、第１の給電経路および第２の給電経路の双方を経て、または、第２の給電経路のみを経て、ＩＣ１の電源端子１ａへ電力を供給する。つまり、ＩＣ１は、給電回路の負荷を構成する。
【００２４】
図２（ａ）は３端子コンデンサ８の外観斜視図、同図（ｂ）はその内部構成を示す分解斜視図である。
【００２５】
３端子コンデンサ８は、積層セラミック・チップ・コンデンサなどであり、直方体状をした誘電体２０内を直線状に貫通して設けられた貫通内部電極２１を備えている。この貫通内部電極２１は、長さ方向の両端が一対の入出力端子８ａ、８ｂに接続されている。また、誘電体２０内には、貫通内部電極２１との間で容量を形成する略十字状のグランド内部電極２２が設けられている。このグランド内部電極２２は、幅方向の両端がグランド端子８ｃに接続されている。誘電体２０内には、貫通内部電極２１およびグランド内部電極２２と同様な不図示の貫通内部電極およびグランド内部電極が交互に複数積層されて、複数の容量が形成されている。これら不図示の貫通内部電極およびグランド内部電極も、貫通内部電極２１およびグランド内部電極２２と同様に、それぞれ、入出力端子８ａ、８ｂおよびグランド端子８ｃに接続されている。
【００２６】
このような構成において、ＩＣ１の電源端子１ａを給電回路へ接続する給電経路は、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が半田接続されて介挿された場合には、第１の給電経路と第２の給電経路との２つの経路によって構成される。第１の給電経路は、第１の電源ライン用配線パターン２ａ、２端子型抵抗素子７および第１の電源ライン用配線パターン２ｂを経る経路であり、第２の給電経路は、ＩＣビア６ａ、第２の電源ライン用配線パターン４ａ、３端子コンデンサ８の貫通内部電極２１、第２の電源ライン用配線パターン４ｂ、層間ビア１０および第１の電源ライン用配線パターン２ｂを経る経路である。
【００２７】
この場合、ＩＣ１の電源端子１ａおよび給電回路間には、２端子型抵抗素子７と３端子コンデンサ８とが並列に介挿され、３端子コンデンサ８の入出力端子８ａ、８ｂ間に２端子型抵抗素子７が並列接続される。従って、３端子コンデンサ８が非貫通使いになってバイパスコンデンサとして使用され、電源配線が低インピーダンス化されて、ＩＣ１の安定動作が図られる。
【００２８】
一方、ＩＣ１の電源端子１ａを給電回路へ接続する給電経路は、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が介挿されない場合には、２端子型抵抗素子７の介挿箇所において第１の電源ライン用配線パターン２ａ、２ｂ間が開いた切断状態となり、第２の給電経路のみの１つの経路によって構成される。
【００２９】
この場合、電源端子１ａにつながってノイズが重畳する第２の電源用配線パターン４ａと、給電回路に接続される第１の電源用配線パターン２ｂおよび第２の電源用配線パターン４ｂとが空間的に分離される。そして、ＩＣ１の電源端子１ａおよび給電回路間には３端子コンデンサ８のみが介挿され、給電経路には３端子コンデンサ８の入出力端子８ａ、８ｂ間における貫通内部電極２１のみが単独で介在させられる。従って、３端子コンデンサ８が貫通使いになってデカップリングコンデンサとして使用され、ノイズが必ず３端子コンデンサ８を経由し、電源端子１ａに生じる高周波ノイズが効果的にグランド端子１ｂに還流して、ノイズ除去効果の大きいノイズ対策が図られる。このノイズ対策効果は、挿入損失の大きな３端子コンデンサ８を使用すれば、それに見合ったものとなる。
【００３０】
このため、本実施形態による実装構造によれば、２端子型抵抗素子７の第１の電源ライン用配線パターン２ａ、２ｂ間への着脱により、３端子コンデンサ８のバイパスコンデンサとしての使用態様とデカップリングコンデンサとしての使用態様とを簡単に切り換えることが可能になる。よって、どちらの使用態様に重きを置いて回路基板を設計するかの検討は、従来のように複数の回路基板を作製することなく、容易に行えるようになる。この結果、ノイズ対策電子部品を実装する回路基板の設計にかかる時間およびコストを大幅に抑制することが可能なノイズ対策電子部品の実装構造が提供される。
【００３１】
出願人は、上述したノイズ対策電子部品の実装構造により奏される効果を確認するため、３次元電磁界シミュレーションにより、ＩＣの安定動作のための指標とされる電源インピーダンス、およびノイズ対策効果を定量的に示す量である挿入損失を解析した。
【００３２】
このシミュレーションでは、上述したノイズ対策電子部品の実装構造を図３および図４に示すモデルとして解析した。なお、図３および図４において、図１と同一または相当する部分には同一符号を付してその説明は省略する。
【００３３】
図３は、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が介挿された場合におけるノイズ対策電子部品の実装構造Ａのモデル、図４は、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７が介挿されない場合におけるノイズ対策電子部品の実装構造Ｂのモデルを示す。これら各図の分図（ａ）はモデルの分解斜視図、分図（ｂ）は分図（ａ）に示すモデルの第１層のパターン、分図（ｃ）は分図（ａ）に示すモデルの第２層のパターン、分図（ｄ）は分図（ａ）に示すモデルの第３層のパターンを示す平面図である。
【００３４】
図３に示す実装構造Ａのモデルでは、２端子型抵抗素子７を配線パターンとして表現している。図３に示す実装構造Ａのモデルと図４に示す実装構造Ｂのモデルとは、この２端子型抵抗素子７が、実装構造Ａのモデルでは図３（ａ）、（ｂ）に示すように有るのに対し、実装構造Ｂのモデルでは図４（ａ）、（ｂ）に示すように無い点のみが相違する。
【００３５】
また、各モデルでは、解析用に第１および第２の２つのポート３１および３２が設けられている。第１のポート３１は、図３（ａ）、（ｂ）および図４（ａ）、（ｂ）に示すように、電源端子１ａに接続されるＩＣビア６ａおよびグランド端子１ｂに接続されるＩＣビア６ｂ間に設けられ、ＩＣ１の電源端子１ａおよびグランド端子１ｂ間のインピーダンスと見立てられている。この第１のポート３１によるインピーダンスは５０[Ω]と見立てている。また、第２のポート３２は、図３（ａ）および図４（ａ）に示すように、給電回路につながる第１の配線用電源パターン２ｂおよびグランドパターン層３間に設けられ、給電回路の電源パターンおよびグランドパターン間のインピーダンスと見立てられている。
【００３６】
このような各モデルを用いて、第１のポート３１から給電回路側を見込んだインピーダンス（電源インピーダンス）を解析すると共に、第１のポート３１および第２のポート３２間の挿入損失を解析した。
【００３７】
図５に示すグラフは、電源インピーダンスのシミュレーション解析結果を示し、横軸は信号周波数[ＭＨｚ]、縦軸はインピーダンス[Ω]を示す。また、実線で示す特性線４１ａは、図３に示す実装構造Ａのモデルにおける電源インピーダンスのシミュレーション解析結果、点線で示す特性線４２ａは、図４に示す実装構造Ｂのモデルにおける電源インピーダンスのシミュレーション解析結果を表す。
【００３８】
同グラフに示されるように、特性線４１ａで表される実装構造Ａのモデルは特性線４２ａで表される実装構造Ｂのモデルに比べて電源インピーダンスが低くなっており、実装構造ＡはよりＩＣ１の安定動作が期待できる構造であることが理解される。
【００３９】
また、図６に示すグラフは、挿入損失のシミュレーション解析結果を示し、横軸は信号周波数[ＭＨｚ]、縦軸は挿入損失[ｄＢ]を示す。また、実線で示す特性線４１ｂは、図３に示す実装構造Ａのモデルにおける挿入損失のシミュレーション解析結果、点線で示す特性線４２ｂは、図４に示す実装構造Ｂのモデルにおける挿入損失のシミュレーション解析結果を表す。
【００４０】
同グラフに示されるように、特性線４２ｂで表される実装構造Ｂのモデルは特性線４１ｂで表される実装構造Ａのモデルに比べて挿入損失が大きくなっており、実装構造Ｂはノイズ対策効果がより大きい構造であることが理解される。
【００４１】
また、上述した本実施形態による実装構造によれば、２端子型抵抗素子７がＩＣ１に隣接する基板表面に実装されるため、ＩＣ１と２端子型抵抗素子７との間の物理的距離が短くなり、ＩＣ１の電源端子１ａから２端子型抵抗素子７に至る第１の電源用配線パターン２ａによる給電経路が短くなる。また、３端子コンデンサ８がＩＣ１の実装位置の裏側に位置する基板裏面に実装されるため、ＩＣ１と３端子コンデンサ８との間の物理的距離が短くなり、ＩＣ１の電源端子１ａから３端子コンデンサ８の入出力端子８ａに至る、ＩＣビア６ａおよび第２の電源用配線パターン４ａによる給電経路が短くなる。このため、電源端子１ａと２端子型抵抗素子７との間の給電経路によって形成される配線インピーダンス、および電源端子１ａと３端子コンデンサ８との間の給電経路によって形成される配線インピーダンスが小さくなり、電源配線の低インピーダンス化が一層図れると共に、３端子コンデンサ８によるノイズ除去効果が一層高まる。
【００４２】
また、上述した本実施形態による実装構造では、３端子コンデンサ８を３端子型ノイズフィルタとして用い、３端子コンデンサ８の入出力端子８ａ、８ｂ間には抵抗素子や誘導素子の無い貫通内部電極２１のみが存在するため、３端子コンデンサ８の入出力端子８ａ、８ｂ間のインピーダンスが小さくなる。このため、電源配線の低インピーダンス化が一層図れると共に、３端子コンデンサ８によるノイズ除去効果が一層高まる。
【００４３】
なお、上記実施形態では、第１の電源ライン用配線パターン２ａ、２ｂ間に２端子型抵抗素子７を介挿した場合について説明したが、フェライトビーズ等の２端子型誘導素子を介挿するように構成してもよい。どのような２端子型素子を用いるかは、必要に応じて適宜選択される。
【００４４】
また、上記実施形態では、第２の電源ライン用配線パターン４ａ、４ｂ間に３端子型ノイズフィルタとして３端子コンデンサ８を介挿した場合について説明した。しかし、入出力端子間に誘導素子、グランド端子との間に容量素子を有する３端子型のＬＣフィルタや、入出力端子間に抵抗素子、グランド端子との間に容量素子を有する３端子型のＲＣフィルタなどの３端子型ノイズフィルタを、第２の電源ライン用配線パターン４ａ、４ｂ間に介挿するように構成してもよい。どのような３端子型ノイズフィルタを用いるかも、必要に応じて適宜選択される。
【産業上の利用可能性】
【００４５】
本実施形態によるノイズ対策電子部品の実装構造は、高い周波数で信号伝送が行われる高周波用電子回路などの回路基板設計時に電源ノイズ対策として用いられ、より適切なノイズ対策電子部品の実装構造が迅速かつ低コストで得られるようになる。
【符号の説明】
【００４６】
１…ＩＣ（負荷）
１ａ…電源端子
１ｂ…グランド端子
２ａ、２ｂ…第１の電源用配線パターン
３…グランドパターン層
３ａ、３ｂ…ホール
４ａ、４ｂ…第２の電源用配線パターン
５…グランド用配線パターン
６ａ、６ｂ…ＩＣビア
７…２端子型抵抗素子
７ａ、７ｂ…２端子型抵抗素子７の端子
８…３端子コンデンサ
８ａ、８ｂ…３端子コンデンサ８の入出力端子
８ｃ…３端子コンデンサ８のグランド端子
９…部品ビア
１０…層間ビア
【図１】
2012156352.tif 000003
【図２】
2012156352.tif 000004
【図３】
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【図４】
2012156352.tif 000006
【図５】
2012156352.tif 000007
【図６】
2012156352.tif 000008