(57)【要約】【課題】リフレッシュを必要とするメモリを有する半導体記憶装置において、リフレッシュ動作に起因した電源ノイズの周波数成分による回路動作への影響を低減する。【解決手段】リフレッシュ信号ＣＩＮ１はリフレッシュ周期またはその整数分の１の周期を持つパルス信号である。信号変換回路２はリフレッシュ信号ＣＩＮ１を、リフレッシュサイクル毎に１個のパルスを有し、かつ、周期が不定であるリフレッシュ実行信号ＣＯＵＴに変換し出力する。リフレッシュ制御回路３は、リフレッシュ実行信号ＣＯＵＴに従って、メモリセルアレイ４のリフレッシュを実行する。【選択図】図１
2012128897.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイのリフレッシュ周期、またはその整数分の１の周期を持つパルス信号であるリフレッシュ信号を受け、前記リフレッシュ周期と同一の周期を持ち、かつ、パルスのタイミングが互いに異なる複数の候補信号を生成し、これら複数の候補信号の中から、セレクト制御信号に従ってリフレッシュサイクル毎に１個の候補信号を選択し、リフレッシュ実行信号として出力するセレクト回路と、
前記セレクト制御信号を、前記候補信号の選択によって前記リフレッシュ実行信号のパルスの周期が不定になるように、生成し、前記セレクト回路に供給するセレクト制御回路と、
前記リフレッシュ実行信号に従って、前記メモリセルアレイのリフレッシュを実行するリフレッシュ制御回路とを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記リフレッシュ信号は、リフレッシュ周期の１／Ｎ（ただし、Ｎ＝２ｋ、Ｎは２以上の整数、ｋは正の整数）の周期を持つパルス信号であり、
前記セレクト回路は、
前記リフレッシュ信号のパルス数をカウントするｋビットの第１カウンタと、
前記第１カウンタのカウント値を受け、このカウンタ値が互いに異なる所定値に一致したときにそれぞれパルスが発生するＮ個のパルス信号を生成し、このＮ個のパルス信号を、前記複数の候補信号として出力するデコーダとを備えたものである
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記セレクタ制御回路は、前記セレクト回路が有する前記第１カウンタの出力における最上位ビット信号を入力とし、かつ、
前記最上位ビット信号のパルス数をカウントするｋビットの第２カウンタと、
前記最上位ビット信号をクロック入力とし、前記最上位ビット信号のパルス毎に、保持している値を前記セレクト制御信号として出力するｋビットのレジスタと、
前記第２カウンタのカウント値と前記セレクト制御信号として出力された値とを加算し、この加算結果を前記レジスタにデータ入力として与える加算器とを備えたものである
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記リフレッシュ信号は、リフレッシュ周期を持つパルス信号であり、
前記セレクト回路は、
直列接続された（Ｎ−１）個（Ｎは２以上の整数）の遅延素子からなり、前記リフレッシュ信号を入力とし、当該リフレッシュ信号と前記各遅延素子の出力とからなるＮ個のパルス信号を、前記複数の候補信号として出力する遅延回路を備えたものである
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記セレクタ制御回路は、前記リフレッシュ信号を入力とし、かつ、
前記リフレッシュ信号のパルス数をカウントするｋビット（ｋは正の整数）のカウンタと、
前記リフレッシュ信号をクロック入力とし、前記リフレッシュ信号のパルス毎に、保持している値を前記セレクト制御信号として出力するｋビットのレジスタと、
前記カウンタのカウント値と前記セレクト制御信号として出力された値とを加算し、この加算結果を前記レジスタにデータ入力として与える加算器とを備えたものである
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記セレクト制御回路は、前記セレクト制御信号として、一連のランダムな所定個数の値を、繰り返し生成するものであり、
前記所定個数は、前記メモリセルアレイのワード線本数の約数に相当する値である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記リフレッシュ信号を出力するリフレッシュタイマを備えた
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記メモリセルアレイは、ＤＲＡＭである
ことを特徴とする半導体記憶装置。
【請求項９】
メモリセルアレイと、
リフレッシュ周期、またはその整数分の１の周期を持つパルス信号であるリフレッシュ信号を受け、このリフレッシュ信号を、リフレッシュサイクル毎に１個のパルスを有し、かつ、周期が不定であるリフレッシュ実行信号に変換し出力する信号変換回路と、
前記リフレッシュ実行信号に従って、前記メモリセルアレイのリフレッシュを実行するリフレッシュ制御回路とを備えた
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、メモリのリフレッシュ動作に起因したＥＭＩ（Electro magnet Interference）ノイズへの対策を行う技術に関する。
【背景技術】
【０００２】
一般的に、半導体集積回路では、その世代が進むにつれて低電圧動作化や高速化が行われ、これに伴い、急激な電流変化に伴う電源ノイズが安定した回路動作に大きく影響するようになってきた。特にＳｏＣ（System on a chip）においては、メモリ、ロジック回路、アナログ回路等を高密度で混載しているため、電源ノイズには十分に注意する必要がある。
【０００３】
一方、メモリ、特にＤＲＡＭに関しては、消費電流が大きいリフレッシュといわれる動作が電源ノイズの主要な原因となっている。リフレッシュとは、ＤＲＡＭの記憶部であるコンデンサにおいてリークにより失われる電荷を再充電することである。リフレッシュ動作は、ＤＲＡＭが記憶内容を保持するために、所定の時間間隔で必ず実施しなければならない。リフレッシュ動作は例えば、外部からオートリフレッシュコマンドが供給された場合や、あるいは、セルフリフレッシュでは自身で一定の時間間隔でリフレッシュコマンドを発行することによって行われる。リフレッシュコマンドが発行されると、ＤＲＡＭ内部の全ブロックにおける特定ワード線が活性化される。このときの特定ワード線のアドレスは、内蔵のリフレッシュカウンタ回路等により自動で生成される。
【０００４】
搭載されている複数のＤＲＡＭブロックに対して同時にリフレッシュ動作を行うと、大きな消費電流が流れるため、電源ノイズとしてＤＲＡＭ自身あるいは他の回路の動作に影響を与える。これに対して、特許文献１では、複数のＤＲＡＭブロックをリフレッシュするタイミングを制御して、全ＤＲＡＭブロックが同時にリフレッシュされないようにすることによって、消費電流を分散させて、電源ノイズのピークを低減している。
【０００５】
また、特許文献２では、リフレッシュに伴う消費電流の波形が正弦波状になるように複数のＤＲＡＭブロックのリフレッシュタイミングを調整することによって、電源ノイズのピークをさらに低減している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−４４７７２号公報
【特許文献２】特開２０１０−２７１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来技術では、ＤＲＡＭのリフレッシュに起因した電源ノイズを時間的に分散することによって、他の回路への影響を低減している。
【０００８】
ここで、最近のＳｏＣにおいては、同一チップ上に、メモリとともに、アナログ回路等の周波数ノイズに敏感な回路が高密度に混載されている。このため、電源ノイズの周波数成分およびその整数倍の高調波成分が、他の回路にＥＭＩノイズとして影響を与えるという課題が顕著になってきている。
【０００９】
上述した従来技術では、例えばセルフリフレッシュ実行時において複数のブロックが異なるタイミングで動作することによって、時間軸で見れば、電源ノイズのピークは低減される。しかしながら、個々のブロックを見ると常に一定の周期でリフレッシュが実行されており、またそのリフレッシュ周期は全てのブロックで同一である。このため、リフレッシュの際にＤＲＡＭ内に流れる消費電流のピークが周期性を持つことになる。すなわち、周波数軸で見た場合に、消費電流のピークが急峻に現れることになり、このため、一定の周波数成分を持った電源ノイズが放出される。
【００１０】
このようなリフレッシュ動作に起因した電源ノイズの周波数成分およびその整数倍の高調波成分が、例えば送受信機能等を有する他の回路の使用周波数帯と重なってしまった場合には、電源ノイズはその回路の動作を妨げるＥＭＩノイズとなってしまう。このことは、メモリとともにアナログ回路等を混載したＳｏＣにとって大きな問題になるだけでなく、リフレッシュを必要とするメモリを搭載したＳｏＣ以外の半導体装置にとっても、大きな問題となる。
【００１１】
前記の問題に鑑み、本発明は、リフレッシュを必要とするメモリを有する半導体記憶装置において、リフレッシュ動作に起因した電源ノイズの周波数成分による回路動作への影響を低減することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様では、半導体記憶装置は、メモリセルアレイと、リフレッシュ周期またはその整数分の１の周期を持つパルス信号であるリフレッシュ信号を受け、このリフレッシュ信号を、リフレッシュサイクル毎に１個のパルスを有しかつ周期が不定であるリフレッシュ実行信号に変換し出力する信号変換回路と、前記リフレッシュ実行信号に従って前記メモリセルアレイのリフレッシュを実行するリフレッシュ制御回路とを備えたものを提供する。
【００１３】
この態様によると、リフレッシュ周期またはその整数分の１の周期を持つパルス信号であるリフレッシュ信号が、信号変換回路によって、リフレッシュサイクル毎に１個のパルスを有し、かつ、周期が不定であるリフレッシュ実行信号に変換される。そして、このリフレッシュ実行信号に従って、メモリセルアレイのリフレッシュが実行される。このため、リフレッシュ動作の周期性が崩れることになり、リフレッシュ動作の際にメモリセルアレイに流れる消費電流のピークが、周波数的に分散される。
【発明の効果】
【００１４】
本発明によると、リフレッシュ動作による消費電流のピークを周波数的に分散させることができるので、リフレッシュ動作に起因した電源ノイズの周波数成分およびその高調波成分が分散され、特定周波数帯におけるピークが低減される。これにより、同一チップ上に混載された他の回路に与えるＥＭＩノイズの影響を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１におけるデコーダの構成例を示す図である。
【図３】第１の実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【図４】第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図５】図４における遅延回路の構成例を示す図である。
【図６】第２の実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１７】
（第１の実施形態）
図１は第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。図１において、リフレッシュタイマ１は、例えばカウンタ、抵抗および容量等によって構成されており、メモリセルアレイ４のリフレッシュを行う際のリフレッシュ周期ｔＲＥＦを持つパルス信号や、その整数分の１の周期を持つパルス信号を出力可能に構成されている。このリフレッシュ周期ｔＲＥＦはメモリセルアレイ４のセルフリフレッシュ規定を満たすものである。本実施形態では、リフレッシュタイマ１は、リフレッシュ周期ｔＲＥＦの１／８の周期を持つパルス信号をリフレッシュ信号ＣＩＮ１として出力するものとする。
【００１８】
セレクト回路１０は、リフレッシュタイマ１から出力されたリフレッシュ信号ＣＩＮ１を受け、リフレッシュ実行信号ＣＯＵＴを生成する。すなわち、リフレッシュ信号ＣＩＮ１を基にして、リフレッシュ周期ｔＲＥＦと同一の周期を持ち、かつ、パルスのタイミングが互いに異なる複数の候補信号（ここでは信号ＤＥＣ１〜ＤＥＣ８）を生成する。そして、これら複数の候補信号の中から、セレクト制御信号ＳＥＬに従って、リフレッシュサイクル毎に１個の候補信号を選択し、これをリフレッシュ実行信号ＣＯＵＴとして出力する。セレクト制御回路５０は、セレクト制御信号ＳＥＬを生成し、セレクト回路１０に供給する。セレクト制御信号ＳＥＬは、セレクト回路１０における候補信号の選択によってリフレッシュ実行信号ＣＯＵＴにおけるパルスの周期が一定にならず不定になるように、生成される。セレクト回路１０とセレクト制御回路５０とによって、信号変換回路２が構成されている。
【００１９】
リフレッシュ制御回路３は、セレクト回路１０から出力されたリフレッシュ実行信号ＣＯＵＴに従って、ＲＡＳ(Row Address Strobe)信号、ＣＡＳ(Column Address Strobe)信号、アドレス信号、データ信号等を制御して、メモリセルアレイ４のリフレッシュを実行する。なお、メモリセルアレイ４は、代表的にはＤＲＡＭであるが、リフレッシュ動作を必要とするその他のメモリであってもよい。
【００２０】
図１の構成では、セレクト回路１０は、３ビットカウンタ１１、デコーダ１２、およびセレクタ１３を備えている。３ビットカウンタ１１は、リフレッシュ信号ＣＩＮ１を入力とし、リフレッシュ信号ＣＩＮ１のパルス数をカウントする。デコーダ１２は、３ビットカウンタ１１の各ビット出力ＣＡ１〜ＣＡ３を入力とし、ビット出力ＣＡ１〜ＣＡ３の論理演算によって、８個のパルス信号ＤＥＣ１〜ＤＥＣ８を生成する。セレクタ１３は、セレクト制御信号ＳＥＬに従って、リフレッシュサイクル毎に、８個のパルス信号ＤＥＣ１〜ＤＥＣ８のいずれか１つをリフレッシュ実行信号ＣＯＵＴとして選択する。
【００２１】
図２はデコーダ１２の構成例であり、ＮＡＮＤ論理素子１５とＮＯＴ論理素子１６の組み合わせによって実現されている。例えば、信号ＤＥＣ１は、３ビットカウンタ１１のカウント値が「７」のときのみ“Ｈ”になり、それ以外の期間は“Ｌ”になる。また信号ＤＥＣ２は、３ビットカウンタ１１のカウント値が「６」のときのみ“Ｈ”になり、それ以外の期間は“Ｌ”になる。同様に、信号ＤＥＣ３〜８はそれぞれ、３ビットカウンタ１１のカウント値が「５」〜「０」のときのみ“Ｈ”になり、それ以外の期間は“Ｌ”になる。図２のような構成によって、リフレッシュサイクルにおいて互いにタイミングの異なるパルスを有する８個のパルス信号ＤＥＣ１〜ＤＥＣ８が生成される。また、このパルス信号ＤＥＣ１〜ＤＥＣ８は全て、リフレッシュ周期ｔＲＥＦと同じ周期を持つ。なお、デコーダ１２の構成は、図２に示すものに限られるものではない。
【００２２】
また、セレクト制御回路５０は、３ビットレジスタ５１、加算器５２，３ビットカウンタ５３を備えている。３ビットカウンタ５３は、セレクト回路１０における３ビットカウンタ１１から出力される最上位ビット信号ＣＡ３を入力とし、この最上位ビット信号ＣＡ３のパルス数をカウントする。３ビットレジスタ５１は、最上位ビット信号ＣＡ３をクロック入力とし、この最上位ビット信号ＣＡ３のパルス毎に、保持している値をセレクト制御信号ＳＥＬとして出力する。加算器５２は、３ビットカウンタ５３の出力ＣＡＤＤとセレクト制御信号ＳＥＬの値とを加算し、この加算結果ＳＡＤＤを３ビットレジスタ５１にデータ入力として与える。この構成により、セレクト制御回路５０から、セレクト制御信号ＳＥＬとして「０」〜「７」のうちのいずれかの値が、リフレッシュサイクル毎に出力される。そして、セレクト回路１０のセレクタ１３は、セレクト制御信号ＳＥＬが「０」〜「７」のとき、パルス信号ＤＥＣ１〜ＤＥＣ８をそれぞれ選択する。
【００２３】
以上のように構成された半導体記憶装置について、その動作を説明する。図３は本実施形態に係る半導体記憶装置の動作例を示すタイミングチャートである。
【００２４】
図３に示すように、リフレッシュタイマ１は、リフレッシュ周期ｔＲＥＦの１／８の周期を持つリフレッシュ信号ＣＩＮ１を生成する。セレクト回路１０において、３ビットカウンタ１１は、リフレッシュ信号ＣＩＮ１のパルス数をカウントし、そのカウント値（０〜７）をビット出力ＣＡ１〜ＣＡ３として出力する。なお、図３に示すように、３ビットカウンタ１１の最上位ビット信号ＣＡ１はリフレッシュ周期ｔＲＥＦと同じ周期を持っており、本実施形態ではリフレッシュ動作の基準信号として用いられる。そして、デコーダ１２によって、３ビットカウンタ１１のビット出力ＣＡ１〜ＣＡ３から、パルスタイミングが異なる８個のパルス信号ＤＥＣ１〜ＤＥＣ８が生成される。
【００２５】
また、セレクト制御回路５０において、３ビットカウンタ５３は、３ビットカウンタ１１から出力される最上位ビット信号ＣＡ１のパルス数をカウントするので、そのカウント値すなわち出力ＣＡＤＤはリフレッシュサイクル毎に「１」ずつ増加する。加算器５２は、その前のリフレッシュサイクルにおけるセレクト制御信号ＳＥＬの値と、３ビットカウンタ５３の出力ＣＡＤＤとを加算し、その加算結果ＳＡＤＤを３ビットレジスタ５１に供給する。そして、３ビットレジスタ５１は、最上位ビット信号ＣＡ１のパルスに応じて、保持している値をセレクト制御信号ＳＥＬとして出力する。この結果、セレクト制御信号ＳＥＬは、図３に示すように、「０」「０」「１」「３」「６」「２」…とランダムに変化する。
【００２６】
なお、図１のセレクト制御回路５０は、セレクト制御信号ＳＥＬとして、一連のランダムな１６個の値を繰り返し生成するように構成されている。すなわち、あるリフレッシュサイクルにおいて出力されたセレクト制御信号ＳＥＬと、その１６サイクル後のリフレッシュサイクルにおいて出力されたセレクト制御信号ＳＥＬとは、同じ値になる。
【００２７】
そして、セレクト回路１０においてセレクタ１３は、セレクト制御信号ＳＥＬに従って、８個のパルス信号ＤＥＣ１〜ＤＥＣ８の中からいずれか１つを選択し、リフレッシュ実行信号ＣＯＵＴとして出力する。図３では、セレクト制御信号ＳＥＬが「０」「０」「１」「３」「６」「２」…と変化するので、リフレッシュ実行信号ＣＯＵＴとして、ＤＥＣ１，ＤＥＣ１，ＤＥＣ２，ＤＥＣ４，ＤＥＣ７，ＤＥＣ３，…が順に選択される。この結果、リフレッシュ実行信号ＣＯＵＴにおいて、パルス立ち上がり同士の間隔ｔ１〜ｔ８が一定にならず、ランダムになる。このようなリフレッシュ実行信号ＣＯＵＴに従って、リフレッシュ制御回路３がメモリセルアレイ４のリフレッシュを行う。
【００２８】
以上のように本実施形態によると、リフレッシュタイマ１から出力された一定周期のリフレッシュ信号ＣＩＮ１が、セレクト回路１０およびセレクト制御回路５０によって、リフレッシュサイクル毎に１個のパルスを有するが、その周期が一定でなく不定であるリフレッシュ実行信号ＣＯＵＴに変換される。このため、リフレッシュ制御回路３の動作タイミング、すなわちリフレッシュ動作のタイミングが、一定周期とはならない。この結果、セルフリフレッシュによる消費電流の周波数成分のピークが分散されることになり、特定周波数帯における電源ノイズのピークが低減されるので、同一チップ上の他の回路に与えるＥＭＩノイズの影響を大幅に低減することができる。
【００２９】
また、本実施形態では、セレクト回路１０を３ビットカウンタ１１とデコーダ１２とを用いて構成したため、リフレッシュサイクルを均等に８分割することができ、８個のパルス信号ＤＥＣ１〜ＤＥＣ８が全てリフレッシュサイクル内にパルスを持つ。このため、あるリフレッシュサイクルにおけるパルスが、次のリフレッシュサイクルにおけるリフレッシュ実行信号ＣＯＵＴの立ち上がりに影響を及ぼさない。
【００３０】
なお、本実施形態では、リフレッシュサイクルを８分割する例を示したが、これに限定されるものではない。例えば、リフレッシュサイクルをＮ分割（ただし、Ｎ＝２ｋ、Ｎは２以上の整数、ｋは正の整数）する場合には、リフレッシュ周期の１／Ｎの周期を持つリフレッシュ信号ＣＩＮ１を用いればよい。そして、セレクト回路１０では、３ビットカウンタ１１に代えてｋビットカウンタを設けて、そのｋビット出力から、パルスタイミングの異なるＮ個のパルス信号を生成するように構成すればよい。また、セレクト制御回路５０では、３ビットレジスタ５１および３ビットカウンタ５３に代えて、ｋビットレジスタおよびｋビットカウンタを設ければよい。
【００３１】
また、本実施形態では、セレクト制御回路５０は、セレクト制御信号ＳＥＬとして、一連のランダムな１６個の値を繰り返し生成するものとしたが、これに限られるものではない。例えば、全くランダムな値を、セレクト制御信号ＳＥＬとして供給するようにしてもよい。ただし、メモリ設計の容易性等の観点からすると、セレクト制御信号ＳＥＬとして、メモリセルアレイ４の行数すなわちワード線の本数の約数に相当する個数のランダムな値を、繰り返し生成するのが好ましい。すなわち、メモリセルアレイ４のリフレッシュ動作はその行毎に実行されるので、電荷保持期間を保証するためには、同じ行のリフレッシュ動作のタイミングは常に同じであることが好ましい。すなわち、同じ行に対しては、同じ値のセレクト制御信号ＳＥＬが生成されるのが好ましい。このため、メモリセルアレイ４の行数の約数に相当する個数の一連のランダムな値をセレクト制御信号ＳＥＬとして生成することによって、メモリ設計を困難にすることなく、セルフリフレッシュによる消費電流の周波数成分のピークを分散することが可能になる。
【００３２】
（第２の実施形態）
図４は第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図４において、図１と共通の構成要素には図１と同一の符号を付しておりここではその詳細な説明を省略する。
【００３３】
図４において、リフレッシュタイマ１Ａは、図１のリフレッシュタイマ１と同様の構成からなる。本実施形態では、リフレッシュタイマ１Ａはリフレッシュ周期ｔＲＥＦを持つパルス信号をリフレッシュ信号ＣＩＮ２として出力するものとする。
【００３４】
セレクト回路２０は、図１におけるセレクト回路１０と内部構成が異なっているが、同様の機能を実現している。すなわち、セレクト回路２０は、リフレッシュタイマ１Ａから出力されたリフレッシュ信号ＣＩＮ２を基にして、リフレッシュ周期ｔＲＥＦと同一の周期を持ち、かつ、パルスのタイミングが互いに異なる複数の候補信号（ここでは信号ＤＥＬ１〜ＤＥＬ８）を生成する。そして、これら複数の候補信号の中から、セレクト制御信号ＳＥＬに従って、リフレッシュサイクル毎に１個の候補信号を選択し、これをリフレッシュ実行信号ＣＯＵＴとして出力する。
【００３５】
セレクト制御回路５０は、図１と同じ内部構成を有し、セレクト回路２０における候補信号の選択によって、リフレッシュ実行信号ＣＯＵＴにおけるパルスの周期が一定にならず不定になるように、セレクト制御信号ＳＥＬを生成する。ただし、３ビットカウンタ１１の最上位ビット信号ＣＡ３に代えて、リフレッシュ信号ＣＩＮ２を入力としている。セレクト回路２０とセレクト制御回路５０とによって、信号変換回路２Ａが構成されている。
【００３６】
図４の構成では、セレクト回路２０は、遅延回路２１およびセレクタ２２を備えている。遅延回路２１は、図５に示すように、直列に接続された７個の遅延素子２５ａ〜２５ｇからなり、リフレッシュ信号ＣＩＮ２を入力とする。ただし、７個の遅延素子２５ａ〜２５ｇの遅延量の和はリフレッシュ周期ｔＲＥＦを超えない。そして、リフレッシュ信号ＣＩＮ２と各遅延素子２５ａ〜２５ｇの出力とを、８個のパルス信号ＤＥＬ１〜ＤＥＬ８として出力する。８個のパルス信号ＤＥＬ１〜ＤＥＬ８は遅延量が互いに異なっている。図５のような構成によって、リフレッシュサイクルにおいて互いにタイミングの異なるパルスを有する８個のパルス信号ＤＥＬ１〜ＤＥＬ８が生成される。また、このパルス信号ＤＥＬ１〜ＤＥＬ８は全て、リフレッシュ周期ｔＲＥＦと同じ周期を持つ。なお、遅延回路２１の構成は、図５に示すものに限られるものではない。そして、セレクタ１３は、セレクト制御信号ＳＥＬに従って、リフレッシュサイクル毎に、８個のパルス信号ＤＥＬ１〜ＤＥＬ８のいずれか１つをリフレッシュ実行信号ＣＯＵＴとして選択する。すなわち、セレクト制御信号ＳＥＬが「０」〜「７」のとき、パルス信号ＤＥＬ１〜ＤＥＬ８をそれぞれ選択する。
【００３７】
以上のように構成された半導体記憶装置について、その動作を説明する。図６は本実施形態に係る半導体装置の動作例を示すタイミングチャートである。
【００３８】
図６に示すように、リフレッシュタイマ１Ａは、リフレッシュ周期ｔＲＥＦを持つリフレッシュ信号ＣＩＮ２を生成する。リフレッシュ信号ＣＩＮ２は、本実施形態ではリフレッシュ動作の基準信号として用いられる。セレクト回路２０において、遅延回路２１は、リフレッシュ信号ＣＩＮ２を互いに異なる時間だけ遅延させて得た、パルスタイミングが異なる８個のパルス信号ＤＥＬ１〜ＤＥＬ８を生成する。
【００３９】
また、セレクト制御回路５０において、３ビットカウンタ５３は、リフレッシュ信号ＣＩＮ２のパルス数をカウントするので、そのカウント値すなわち出力ＣＡＤＤはリフレッシュサイクル毎に「１」ずつ増加する。加算器５２は、その前のリフレッシュサイクルにおけるセレクト制御信号ＳＥＬの値と、３ビットカウンタ５３の出力ＣＡＤＤとを加算し、その加算結果ＳＡＤＤを３ビットレジスタ５１に供給する。そして、３ビットレジスタ５１は、リフレッシュ信号ＣＩＮ２のパルスに応じて、保持している値をセレクト制御信号ＳＥＬとして出力する。この結果、セレクト制御信号ＳＥＬは、図６に示すように「０」「０」「１」「３」「６」「２」…とランダムに変化する。
【００４０】
そして、セレクト回路２０においてセレクタ２２は、セレクト制御信号ＳＥＬに従って、８個のパルス信号ＤＥＬ１〜ＤＥＬ８の中からいずれか１つを選択し、リフレッシュ実行信号ＣＯＵＴとして出力する。図６では、セレクト制御信号ＳＥＬが「０」「０」「１」「３」「６」「２」…と変化するので、リフレッシュ実行信号ＣＯＵＴとして、ＤＥＬ１，ＤＥＬ１，ＤＥＬ２，ＤＥＬ４，ＤＥＬ７，ＤＥＬ３，…が順に選択される。この結果、リフレッシュ実行信号ＣＯＵＴにおいて、パルス立ち上がり同士の間隔ｔ１〜ｔ８が一定にならず、ランダムになる。このようなリフレッシュ実行信号ＣＯＵＴに従って、リフレッシュ制御回路３がメモリセルアレイ４のリフレッシュを行う。
【００４１】
以上のように本実施形態によると、リフレッシュタイマ１Ａから出力された一定周期のリフレッシュ信号ＣＩＮ２が、セレクト回路２０およびセレクト制御回路５０によって、リフレッシュサイクル毎に１個のパルスを有するが、その周期が一定でなく不定であるリフレッシュ実行信号ＣＯＵＴに変換される。このため、リフレッシュ制御回路３の動作タイミング、すなわちリフレッシュ動作のタイミングが、一定周期とはならない。この結果、セルフリフレッシュによる消費電流の周波数成分のピークが分散されることになり、特定周波数帯における電源ノイズのピークが低減されるので、同一チップ上の他の回路に与えるＥＭＩノイズの影響を大幅に低減することができる。
【００４２】
また、本実施形態では、セレクト回路２０を遅延回路２１を用いて構成したため、遅延素子の遅延量を変更するだけでリフレッシュタイミングを制御できるので、特定の周波数帯に現れる電源ノイズのピークを容易に分散することができる。
【００４３】
なお、本実施形態では、リフレッシュサイクルを８分割する例を示したが、これに限定されるものではない。例えば、リフレッシュサイクルをＮ分割する場合には、セレクト回路２０における遅延回路２１に（Ｎ−１）個の遅延素子を設けて、パルスタイミングの異なるＮ個のパルス信号を生成するように構成すればよい。また、セレクト制御回路５０では、例えばＮ＝２ｋ（ｋは正の整数）とすると、３ビットレジスタ５１および３ビットカウンタ５３に代えて、ｋビットレジスタおよびｋビットカウンタを設ければよい。
【００４４】
また、上述の各実施形態において、リフレッシュタイマ１，１Ａから出力されたリフレッシュ信号ＣＩＮ１，ＣＩＮ２を、外部からの周期的な信号に置き換えることも可能である。例えば、半導体記憶装置外部から与えられる周期的なリフレッシュ要求信号ＲＥＦを分周器によって分周した信号ＨＲＥＦを、リフレッシュタイマ１，１Ａの出力信号ＣＩＮ１，ＣＩＮ２の代わりにセレクト回路１０，２０に入力してもよい。これにより、オートリフレッシュにおいても本実施形態と同様の効果が得られる。
【００４５】
また、新たにセレクタを設けて、信号ＣＩＮ１またはＣＩＮ２と、信号ＨＲＥＦとをこのセレクタの入力とし、セレクタの選択出力をセレクト回路１０，２０に入力させてもよい。セレクタの選択動作を外部信号によって制御することによって、セルフリフレッシュおよびオートリフレッシュの切り替えが可能となる。
【００４６】
また、上述の各実施形態では、リフレッシュ周期と同一の周期を持ち、かつ、パルスのタイミングが互いに異なる複数の候補信号を生成し、これら複数の候補信号の中から、リフレッシュサイクル毎に１個の候補信号を選択し、リフレッシュ実行信号として出力するものとした。ただし、このような構成に限定されるものではなく、一定周期のリフレッシュ信号を、リフレッシュサイクル毎に１個のパルスを有し、かつ、その周期が不定であるリフレッシュ実行信号に変換する信号変換回路を設けた構成であれば、上述の各実施形態と同様の作用効果を得ることができる。
【産業上の利用可能性】
【００４７】
本発明では、リフレッシュ動作に起因した電源ノイズの周波数成分およびその高調波成分が分散され、特定周波数帯におけるピークが低減されるので、例えば、メモリとロジック回路、アナログ回路等を混載した半導体集積回路において、リフレッシュに伴うＥＭＩノイズを低減するのに有用である。
【符号の説明】
【００４８】
１，１Ａ  リフレッシュタイマ
２，２Ａ  信号変換回路
３  リフレッシュ制御回路
４  メモリセルアレイ
１０  セレクト回路
１１  ３ビットカウンタ
１２  デコーダ
２０  セレクト回路
２１  遅延回路
５０  セレクト制御回路
５１  ３ビットレジスタ
５２  加算器
５３  ３ビットカウンタ
ＣＩＮ１，ＣＩＮ２  リフレッシュ信号
ＣＯＵＴ  リフレッシュ実行信号
ＳＥＬ  セレクト制御信号
ＣＡ３  最上位ビット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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