(57)【要約】【課題】回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。【解決手段】出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。出力回路は、第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。出力回路は、出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路を備える。出力回路は、前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備える。【選択図】図２
2012191333.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいた出力信号を出力端子から出力し、インピーダンス制御信号に応じて前記出力端子をハイインピーダンスにする出力回路であって、
第１の電源にソースが接続された出力ｐＭＯＳトランジスタと、
前記第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタと、
前記出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子と、
前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路と、
前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備え、
前記第１のレベルシフタ回路は、
前記第１の電源にソースが接続された第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第１の論理信号が入力される第１の論理端子にゲートが接続された第１のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続された第２のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第１の論理信号の論理を反転した第２の論理信号が入力される第２の論理端子にゲートが接続された第２のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続され、前記第２のｎＭＯＳトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第１の出力制御信号が入力される第１の制御端子にゲートが接続された第１の制御ｐＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第２の出力制御信号が入力される第２の制御端子にゲートが接続された第１の制御ｎＭＯＳトランジスタと、を有し、
前記第２のレベルシフタ回路は、
前記第１の電源にソースが接続された第３のｐＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第３の論理信号が入力される第３の論理端子にゲートが接続された第３のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続された第４のｐＭＯＳトランジスタと、
前記第４のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第３の論理信号の論理を反転した第４の論理信号が入力される第４の論理端子にゲートが接続された第４のｎＭＯＳトランジスタと、
前記接地にソースが接続され、前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第２の出力制御信号が入力される第３の制御端子にゲートが接続された第２の制御ｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第２の出力制御信号が入力される第４の制御端子にゲートが接続された第３の制御ｎＭＯＳトランジスタと、を有する
ことを特徴とする出力回路。
【請求項２】
前記第１のレベルシフタ回路は、
前記第１のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのドレインとの間に接続され、前記第１の論理端子にゲートが接続された第５のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインと前記第２のｎＭＯＳトランジスタのドレインとの間に接続され、前記第２の論理端子にゲートが接続された第６のｐＭＯＳトランジスタと、をさらに有し、
前記第２のレベルシフタ回路は、
前記第３のｐＭＯＳトランジスタのドレインと前記第３のｎＭＯＳトランジスタのドレインとの間に接続され、前記第３の論理端子にゲートが接続された第７のｐＭＯＳトランジスタと、
前記第４のｐＭＯＳトランジスタのドレインと前記第４のｎＭＯＳトランジスタのドレインとの間に接続され、前記第４の論理端子にゲートが接続された第８のｐＭＯＳトランジスタと、をさらに有し、
前記第１の論理信号は、前記第３の論理信号であり、
前記インピーダンス制御信号に応じて前記第１ないし第４の論理端子がハイインピーダンスになり、且つ前記インピーダンス制御信号に基づいた前記第１、第２の出力制御信号により前記第１の制御ｐＭＯＳトランジスタ、前記第１ないし第３の制御ｎＭＯＳトランジスタがオンすることより、前記出力端子がハイインピーダンスになる
ことを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第１のレベルシフタ回路は、
前記第１のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのドレインとの間に接続され、前記第１の論理端子にゲートが接続された第５のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインと前記第２のｎＭＯＳトランジスタのドレインとの間に接続され、前記第２の論理端子にゲートが接続された第６のｐＭＯＳトランジスタと、をさらに有し、
前記第２のレベルシフタ回路は、
前記第３のｐＭＯＳトランジスタのドレインと前記第３のｎＭＯＳトランジスタのドレインとの間に接続され、前記第３の論理端子にゲートが接続された第７のｐＭＯＳトランジスタと、
前記第４のｐＭＯＳトランジスタのドレインと前記第４のｎＭＯＳトランジスタのドレインとの間に接続され、前記第４の論理端子にゲートが接続された第８のｐＭＯＳトランジスタと、をさらに有し、
前記インピーダンス制御信号に応じた前記第１の論理信号により前記第１のｎＭＯＳトランジスタがオンし且つ前記第５のｐＭＯＳトランジスタがオフし、前記インピーダンス制御信号に応じた前記第４の論理信号により前記第４のｎＭＯＳトランジスタがオンし且つ前記第８のｐＭＯＳトランジスタがオフし、前記インピーダンス制御信号に基づいた前記第１、第２の出力制御信号により前記第１の制御ｐＭＯＳトランジスタ、前記第１ないし第３の制御ｎＭＯＳトランジスタがオンすることより、前記出力端子がハイインピーダンスになる
ことを特徴とする請求項１に記載の出力回路。
【請求項４】
前記出力ｐＭＯＳトランジスタおよび前記出力ｎＭＯＳトランジスタは、前記第１ないし第４のｐＭＯＳトランジスタ、前記第１ないし第４のｎＭＯＳトランジスタ、前記第１の制御ｐＭＯＳトランジスタ、および、前記第１ないし第３の制御ｎＭＯＳトランジスタよりも、サイズが大きい
ことを特徴とする請求項１ないし３のいずれか一項に記載の出力回路。
【請求項５】
前記第１ないし第４のインピーダンス制御信号は、前記インピーダンス制御信号に基づいて、前記第１の電源が供給する第１の電源電圧から生成され、
前記第１ないし第４の論理信号は、前記入力信号に基づいて、前記第１の電源と異なる第２の電源が供給する第２の電源電圧から生成され、
前記第１の電源電圧は、前記第２の電源電圧よりも高い
ことを特徴とする請求項１ないし４のいずれか一項に記載の出力回路。
【請求項６】
前記第１のレベルシフタ回路は、
第１の制御ｐＭＯＳトランジスタのドレインに入力が接続され、前記第１の電源から前記第１の電源電圧が供給されて駆動する第１の出力インバータと、
前記第１の出力インバータの出力に入力が接続され、前記第１のゲート制御端子に出力が接続され、前記第１の電源電圧が供給されて駆動する第２の出力インバータと、をさらに有し、
前記第２のレベルシフタ回路は、
第２の制御ｎＭＯＳトランジスタのドレインに入力が接続され、前記第１の電源電圧が供給されて駆動する第３の出力インバータと、
前記第３の出力インバータの出力に入力が接続され、前記第２のゲート制御端子に出力が接続され、前記第１の電源電圧が供給されて駆動する第４の出力インバータと、をさらに有する
ことを特徴とする請求項１ないし５のいずれか一項に記載の出力回路。
【請求項７】
前記出力信号は、第１の電源電圧で駆動するＮＡＮＤ型フラッシュメモリに供給され、
前記入力信号は、前記第１の電源電圧よりも低い第２の電源電圧で駆動し、前記ＮＡＮＤ型フラッシュメモリを制御するコントローラから供給される
ことを特徴とする請求項１ないし６のいずれか一項に記載の出力回路。
【請求項８】
入力信号に基づいて論理信号を出力し、インピーダンス制御信号に基づいて出力制御信号を出力する出力制御回路と、
前記論理信号に応じて出力端子から出力信号を出力し、前記出力制御信号に応じて前記出力端子をハイインピーダンスにする出力回路と、を備え、
前記出力回路は、
第１の電源にソースが接続された出力ｐＭＯＳトランジスタと、
前記第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタと、
前記出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子と、
前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路と、
前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備え、
前記第１のレベルシフタ回路は、
前記第１の電源にソースが接続された第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第１の論理信号が入力される第１の論理端子にゲートが接続された第１のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続された第２のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第１の論理信号の論理を反転した第２の論理信号が入力される第２の論理端子にゲートが接続された第２のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続され、前記第２のｎＭＯＳトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第１の出力制御信号が入力される第１の制御端子にゲートが接続された第１の制御ｐＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第２の出力制御信号が入力される第２の制御端子にゲートが接続された第１の制御ｎＭＯＳトランジスタと、を有し、
前記第２のレベルシフタ回路は、
前記第１の電源にソースが接続された第３のｐＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第３の論理信号が入力される第３の論理端子にゲートが接続された第３のｎＭＯＳトランジスタと、
前記第１の電源にソースが接続された第４のｐＭＯＳトランジスタと、
前記第４のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第３の論理信号の論理を反転した第４の論理信号が入力される第４の論理端子にゲートが接続された第４のｎＭＯＳトランジスタと、
前記接地にソースが接続され、前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第２の出力制御信号が入力される第３の制御端子にゲートが接続された第２の制御ｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第２の出力制御信号が入力される第４の制御端子にゲートが接続された第３の制御ｎＭＯＳトランジスタと、を有する
ことを特徴とする出力制御システム。
【請求項９】
前記出力制御回路は、
前記入力信号が入力される信号入力端子と、
前記インピーダンス制御信号が入力されるインピーダンス制御入力端子と、
前記信号入力端子に入力が接続され、前記第１の電源から第１の電源電圧が供給されて駆動し、前記第１の出力制御信号を出力する第１の制御インバータと、
前記第１の制御インバータの出力に入力が接続され、前記第１の電源電圧が供給されて駆動し、前記第２の出力制御信号を出力する第２の制御インバータと、
前記信号入力端子に入力が接続され、前記第２の電源から前記第１の電源電圧よりも低い第２の電源電圧が供給されて駆動する第３の制御インバータと、
前記第３の制御インバータの出力に入力が接続され、前記第２の電源電圧が供給されて駆動する第４の制御インバータと、
前記第４の制御インバータの出力に一端が接続され、前記インピーダンス制御入力端子にゲートが接続され、前記第１の論理信号を他端から出力する第１のトランスミッションゲートと、
前記第３の制御インバータの出力に一端が接続され、前記インピーダンス制御入力端子にゲートが接続され、前記第２の論理信号を他端から出力する第２のトランスミッションゲートと、を有する
ことを特徴とする請求項８に記載の出力制御システム。
【請求項１０】
前記出力制御回路は、
前記入力信号が入力される信号入力端子と、
前記インピーダンス制御信号が入力されるインピーダンス制御入力端子と、
前記信号入力端子に入力が接続され、前記第１の電源から第１の電源電圧が供給されて駆動し、前記第１の出力制御信号を出力する第１の制御インバータと、
前記第１の制御インバータの出力に入力が接続され、前記第１の電源電圧が供給されて駆動し、前記第２の出力制御信号を出力する第２の制御インバータと、
前記インピーダンス制御入力端子に入力が接続され、第２の電源から前記第１の電源電圧よりも低い第２の電源電圧が供給されて駆動する第３の制御インバータと、
前記第３の制御インバータの出力および前記信号入力端子に入力が接続され、前記第２の電源電圧が供給されて駆動し、前記第２の論理信号を出力するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力に入力が接続され、前記第２の電源電圧が供給されて駆動し、前記第１の論理信号を出力する第４の制御インバータと、
前記インピーダンス制御端子および前記信号入力端子に入力が接続され、前記第２の電源電圧が供給されて駆動し、前記第４の論理信号を出力するＮＯＲ回路と、
前記ＮＯＲ回路の出力に入力が接続され、前記第２の電源電圧が供給されて駆動し、前記第３の論理信号を出力する第５の制御インバータと、を有する
ことを特徴とする請求項８に記載の出力制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、信号を出力する出力回路および出力制御システムに関する。
【背景技術】
【０００２】
従来、異なる電源間に設けられるレベルシフタ回路（出力回路）は、出力の未使用時（Ｄｉｓａｂｌｅ時）、待機電流が流れる。
【０００３】
そのため、この待機電流をカットオフするために、レベルシフタ回路の電源にスイッチ回路を設けていた。
【０００４】
しかし、該スイッチ回路は、レベルシフタ回路を高速で駆動するために必要な電流を流せる大きさを有し、レベルシフタ回路の回路面積が大きくなる。
【０００５】
また、該スイッチ回路のオン抵抗の影響により、レベルシフタ回路の動作スピードが遅くなるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２６５２９７
【特許文献２】特許３７７９４８６
【特許文献３】特開２００２−１８５２９９
【発明の概要】
【発明が解決しようとする課題】
【０００７】
回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。
【課題を解決するための手段】
【０００８】
実施例に従った出力回路は、入力信号に基づいた出力信号を出力端子から出力し、インピーダンス制御信号に応じて前記出力端子をハイインピーダンスにする出力回路である。出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。出力回路は、前記第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。出力回路は、前記出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路を備える。出力回路は、前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備える。
【０００９】
前記第１のレベルシフタ回路は、前記第１の電源にソースが接続された第１のｐＭＯＳトランジスタと、前記第１のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第１の論理信号が入力される第１の論理端子にゲートが接続された第１のｎＭＯＳトランジスタと、前記第１の電源にソースが接続された第２のｐＭＯＳトランジスタと、前記第２のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第１の論理信号の論理を反転した第２の論理信号が入力される第２の論理端子にゲートが接続された第２のｎＭＯＳトランジスタと、前記第１の電源にソースが接続され、前記第２のｎＭＯＳトランジスタのドレインにドレインが接続され、前記インピーダンス制御信号に基づいた第１の出力制御信号が入力される第１の制御端子にゲートが接続された第１の制御ｐＭＯＳトランジスタと、前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記インピーダンス制御信号に基づいた第２の出力制御信号が入力される第２の制御端子にゲートが接続された第１の制御ｎＭＯＳトランジスタと、を有する。
【００１０】
前記第２のレベルシフタ回路は、前記第１の電源にソースが接続された第３のｐＭＯＳトランジスタと、前記第３のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、第３の論理信号が入力される第３の論理端子にゲートが接続された第３のｎＭＯＳトランジスタと、前記第１の電源にソースが接続された第４のｐＭＯＳトランジスタと、前記第４のｐＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第３の論理信号の論理を反転した第４の論理信号が入力される第４の論理端子にゲートが接続された第４のｎＭＯＳトランジスタと、前記接地にソースが接続され、前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第２の出力制御信号が入力される第３の制御端子にゲートが接続された第２の制御ｎＭＯＳトランジスタと、前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記接地にソースが接続され、前記第２の出力制御信号が入力される第４の制御端子にゲートが接続された第３の制御ｎＭＯＳトランジスタと、を有する。
【図面の簡単な説明】
【００１１】
【図１】図１は、出力制御システム１０００の構成の一例を示す図である。
【図２】図２は、実施例１に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【図３】図３は、実施例１に係る、図１に示す出力制御回路１０１の構成の一例を示す回路図である。
【図４】図４は、図１に示す出力制御システム１０００における各信号の真理値の一例を示す図である。
【図５】図５は、実施例２に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【図６】図６は、実施例２に係る、図１に示す出力制御回路１０１の構成の一例を示す回路図である。
【図７】図７は、図１に示す出力制御システム１０００における各信号の真理値の一例を示す図である。
【図８】図８は、実施例３に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１３】
図１は、出力制御システム１０００の構成の一例を示す図である。
【００１４】
図１に示すように、出力制御システム１０００は、出力制御回路１０１と、出力回路１００と、を備える。
【００１５】
出力制御回路１０１は、入力端子Ｔｉｎを介して入力された入力信号ＩＮに基づいて論理信号を出力し、また、インピーダンス制御端子ＴＤＩＳを介して入力されたインピーダンス制御信号に基づいて出力制御信号を出力するようになっている。
【００１６】
なお、入力信号ＩＮは、例えば、第２の電源から供給され第１の電源電圧ＶＤＤＨよりも低い第２の電源電圧ＶＤＤＬで駆動し、ＮＡＮＤ型フラッシュメモリ（図示せず）を制御するコントローラ（図示せず）から供給される。
【００１７】
また、インピーダンス制御信号ＤＩＳは、例えば、第２の電源電圧ＶＤＤＬで駆動するＣＰＵ（図示せず）から供給される。
【００１８】
また、出力回路１００は、該論理信号に応じて出力端子Ｔｏｕｔから出力信号ＯＵＴを出力するようになっている。また、出力回路１００は、該出力制御信号に応じて出力端子Ｔｏｕｔをハイインピーダンス（出力回路１００の内部回路と電気的に接続されていない（絶縁された）状態）にするようになっている。
【００１９】
すなわち、出力回路１００は、入力信号ＩＮに基づいた出力信号ＯＵＴを出力端子Ｔｏｕｔから出力し、インピーダンス制御信号ＤＩＳに応じて出力端子Ｔｏｕｔをハイインピーダンスにするようになっている。
【００２０】
なお、出力信号ＯＵＴは、例えば、第１の電源から供給される第１の電源電圧ＶＤＤＨで駆動するＮＡＮＤ型フラッシュメモリ（図示せず）に供給されるようになっている。
【００２１】
ここで、図２は、実施例１に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【００２２】
例えば、図２に示すように、出力回路１００は、第１のレベルシフタ回路１００ａと、第２のレベルシフタ回路１００ｂと、出力ｐＭＯＳトランジスタ１００ｃと、出力ｎＭＯＳトランジスタ１００ｄと、出力端子Ｔｏｕｔと、を備える。
【００２３】
出力ｐＭＯＳトランジスタ１００ｃは、該第１の電源にソースが接続されている。
【００２４】
出力ｎＭＯＳトランジスタ１００ｄは、第１の出力ｐＭＯＳトランジスタ１００ｃのドレインと接地との間に接続されている。
【００２５】
出力端子Ｔｏｕｔは、出力ｐＭＯＳトランジスタ１００ｃのドレインと出力ｎＭＯＳトランジスタ１００ｄのドレインとの間に接続されている。
【００２６】
第１のレベルシフタ回路１００ａは、出力ｐＭＯＳトランジスタ１００ｃのオン／オフを制御するための第１のゲート制御信号ＰＧＡＴＥを第１のゲート制御端子１００ａ１から出力するようになっている。
【００２７】
第２のレベルシフタ回路１００ｂは、出力ｎＭＯＳトランジスタ１００ｄのオン／オフを制御するための第２のゲート制御信号ＮＧＡＴＥを第２のゲート制御端子１００ｂ１から出力するようになっている。
【００２８】
ここで、図２に示すように、第１のレベルシフタ回路１００ａは、例えば、第１のｐＭＯＳトランジスタＭｐ１と、第２のｐＭＯＳトランジスタＭｐ２と、第５のｐＭＯＳトランジスタＭｐ５と、第６のｐＭＯＳトランジスタＭｐ６と、第１のｎＭＯＳトランジスタＭｎ１と、第２のｎＭＯＳトランジスタＭｎ２と、第１の制御ｐＭＯＳトランジスタＭｐｃ１と、第１の制御ｎＭＯＳトランジスタＭｎｃ１と、第１の出力インバータＩ１と、第２の出力インバータＩ２と、を有する。
【００２９】
第１のｐＭＯＳトランジスタＭｐ１は、該第１の電源にソースが接続されている。
【００３０】
第１のｎＭＯＳトランジスタＭｎ１は、第１のｐＭＯＳトランジスタＭｐ１のドレインと接地との間に接続され、第１の論理信号Ａが入力される第１の論理端子Ｔ１にゲートが接続されている。
【００３１】
第２のｐＭＯＳトランジスタＭｐ２は、該第１の電源にソースが接続されている。
【００３２】
第２のｎＭＯＳトランジスタＭｎ２は、第２のｐＭＯＳトランジスタＭｐ２のドレインと接地との間に接続され、第１の論理信号Ａの論理を反転した第２の論理信号／Ａが入力される第２の論理端子Ｔ２にゲートが接続されている。
【００３３】
第５のｐＭＯＳトランジスタＭｐ５は、第１のｐＭＯＳトランジスタＭｐ１のドレインと第１のｎＭＯＳトランジスタＭｎ１のドレインとの間に接続され、第１の論理端子Ｔ１にゲートが接続されている。
【００３４】
第６のｐＭＯＳトランジスタＭｐ６は、第２のｐＭＯＳトランジスタＭｐ２のドレインと第２のｎＭＯＳトランジスタＭｎ２のドレインとの間に接続され、第２の論理端子Ｔ２にゲートが接続されている。
【００３５】
第１の制御ｐＭＯＳトランジスタＭｐｃ１は、該第１の電源にソースが接続され、第２のｎＭＯＳトランジスタＭｐ２のドレインにドレインが接続されている。この第１の制御ｐＭＯＳトランジスタＭｐｃ１は、インピーダンス制御信号ＤＩＳに基づいた第１の出力制御信号／ＤＩＳＸが入力される第１の制御端子Ｔｃ１に、ゲートが接続されている。
【００３６】
第１の制御ｎＭＯＳトランジスタＭｎｃ１は、第２のｎＭＯＳトランジスタＭｎ２のゲートにドレインが接続され、接地にソースが接続されている。この第１の制御ｎＭＯＳトランジスタＭｎｃ１は、インピーダンス制御信号ＤＩＳに基づいた第２の出力制御信号ＤＩＳＸが入力される第２の制御端子Ｔｃ２にゲートが接続されている。
【００３７】
第１の出力インバータＩ１は、第１の制御ｐＭＯＳトランジスタＭｐ１のドレインに入力が接続され、該第１の電源から該第１の電源電圧ＶＤＤＨが供給されて駆動するようになっている。
【００３８】
第２の出力インバータＩ２は、第１の出力インバータＩ１の出力に入力が接続され、第１のゲート制御端子１００ａ１に出力が接続され、該第１の電源電圧ＶＤＤＨが供給されて駆動するようになっている。
【００３９】
また、図２に示すように、第２のレベルシフタ回路１００ｂは、第３のｐＭＯＳトランジスタＭｐ３と、第３のｎＭＯＳトランジスタＭｎ３と、第４のｐＭＯＳトランジスタＭｐ４と、第４のｎＭＯＳトランジスタＭｎ４と、第７のｐＭＯＳトランジスタＭｐ７と、第８のｐＭＯＳトランジスタＭｐ８と、第２の制御ｎＭＯＳトランジスタＭｎｃ２と、第３の制御ｎＭＯＳトランジスタＭｎｃ３と、第３の出力インバータＩ３と、第４の出力インバータＩ４と、を有する。
【００４０】
第３のｐＭＯＳトランジスタＭｐ３は、該第１の電源にソースが接続されている。
【００４１】
第３のｎＭＯＳトランジスタＭｎ３は、第３のｐＭＯＳトランジスタＭｐ３のドレインと接地との間に接続され、第３の論理信号Ｂが入力される第３の論理端子Ｔ３にゲートが接続されている。
【００４２】
第４のｐＭＯＳトランジスタＭｐ４は、該第１の電源にソースが接続されている。
【００４３】
第４のｎＭＯＳトランジスタＭｎ４は、第４のｐＭＯＳトランジスタＭｐ４のドレインと接地との間に接続され、第３の論理信号Ａの論理を反転した第４の論理信号／Ａが入力される第４の論理端子Ｔ４にゲートが接続されている。
【００４４】
第７のｐＭＯＳトランジスタＭｐ７は、第３のｐＭＯＳトランジスタＭｐ３のドレインと第３のｎＭＯＳトランジスタＭｎ３のドレインとの間に接続され、第３の論理端子Ｔ３にゲートが接続されている。
【００４５】
第８のｐＭＯＳトランジスタＭｐ８は、第４のｐＭＯＳトランジスタＭｐ４のドレインと第４のｎＭＯＳトランジスタＭｎ４のドレインとの間に接続され、第４の論理端子Ｔ４にゲートが接続されている。
【００４６】
第２の制御ｎＭＯＳトランジスタＭｎｃ２は、接地にソースが接続され、第４のｎＭＯＳトランジスタＭｎ４のドレインにドレインが接続され、第２の出力制御信号ＤＩＳＸが入力される第３の制御端子Ｔｃ３にゲートが接続されている。
【００４７】
第３の制御ｎＭＯＳトランジスタＭｎｃ３は、第３のｎＭＯＳトランジスタＭｎ３のゲート（第３の論理端子Ｔ３）にドレインが接続され、接地にソースが接続され、第２の出力制御信号ＤＩＳＸが入力される第４の制御端子Ｔｃ４にゲートが接続されている。
【００４８】
第３の出力インバータＩ３は、第２の制御ｎＭＯＳトランジスタＭｎｃ２のドレインに入力が接続され、該第１の電源から該第１の電源電圧ＶＤＤＨが供給されて駆動するようになっている。
【００４９】
第４の出力インバータＩ４は、第３の出力インバータＩ３の出力に入力が接続され、第２のゲート制御端子１００ｂ１に出力が接続され、該第１の電源から該第１の電源電圧ＶＤＤＨが供給されて駆動するようになっている。
【００５０】
なお、本実施例１では、上述のように、第１の論理信号Ａは、第３の論理信号Ａである（このため、表記も同じになっている）。
【００５１】
同様に、第２の論理信号／Ａは、第４の論理信号／Ａである（このため、表記も同じになっている）。
【００５２】
また、上述のように、第２ないし第４のインピーダンス制御信号ＤＩＳＸは、同じ信号である（このため、表記も同じになっている）。
【００５３】
なお、出力ｐＭＯＳトランジスタ１００ｃおよび出力ｎＭＯＳトランジスタ１００ｄは、第１ないし第８のｐＭＯＳトランジスタＭｐ１〜Ｍｐ８、第１ないし第４のｎＭＯＳトランジスタ、第１の制御ｐＭＯＳトランジスタＭｐｃ１、および、第１ないし第３の制御ｎＭＯＳトランジスタＭｎｃ１〜Ｍｎｃ３よりも、サイズが大きくなるように設定されている。
【００５４】
これにより、出力信号ＯＵＴの応答性を向上することができる。
【００５５】
ここで、図３は、実施例１に係る、図１に示す出力制御回路１０１の構成の一例を示す回路図である。
【００５６】
図３に示すように、出力制御回路１０１は、第１の制御インバータ１０１ａと、第２の制御インバータ１０１ｂと、第３の制御インバータ１０１ｃと、第４の制御インバータ１０１ｄと、第１のトランスミッションゲート１０１ｅと、第２のトランスミッションゲート１０１ｆと、信号入力端子ＴＩＮと、インピーダンス制御入力端子ＴＤＩＳと、を有する。
【００５７】
信号入力端子Ｔｉｎは、既述のように、入力信号ＩＮが入力されるようになっている。
【００５８】
インピーダンス制御入力端子ＴＤＩＳは、既述のように、インピーダンス制御信号ＤＩＳが入力されるようになっている。
【００５９】
第１の制御インバータ１０１ａは、信号入力端子Ｔｉｎに入力が接続され、該第１の電源から第１の電源電圧ＶＤＤＨが供給されて駆動し、第１の出力制御信号／ＤＩＳＸを出力するようになっている。すなわち、この第１の制御インバータ１０１ａの出力は、第１の制御端子Ｔｃ１に接続されている。
【００６０】
第２の制御インバータ１０１ｂは、第１の制御インバータ１０１ａの出力に入力が接続され、該第１の電源電圧ＶＤＤＨが供給されて駆動し、第２の出力制御信号ＤＩＳを出力するようになっている。すなわち、この第２の制御インバータ１０１ｂの出力は、第２ないし第４の制御端子Ｔｃ２〜Ｔｃ４に接続されている。
【００６１】
第３の制御インバータ１０１ｃは、信号入力端子Ｔｉｎに入力が接続され、該第２の電源から該第１の電源電圧ＶＤＤＨよりも低い第２の電源電圧ＶＤＤＬが供給されて駆動するようになっている。
【００６２】
第４の制御インバータ１０１ｄは、第３のインバータの出力に入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動するようになっている。
【００６３】
第１のトランスミッションゲート１０１ｅは、第４の制御インバータ１０１ｄの出力に一端が接続され、インピーダンス制御入力端子ＴＤＩＳにゲートが接続され、第１、第３の論理信号Ａを他端から出力するようになっている。
【００６４】
すなわち、この第１のトランスミッションゲート１０１ｅの他端は、第１、第３の論理端子Ｔ１、Ｔ３に接続されている。したがって、インピーダンス制御信号ＤＩＳに応じて第１のトランスミッションゲート１０１ｅがオフすることにより、第１、第３の論理端子Ｔ１、Ｔ３（第１、第３の論理信号Ａ）が、ハイインピーダンスになる。
【００６５】
また、第２のトランスミッションゲート１０１ｆは、第３の制御インバータ１０１ｃの出力に一端が接続され、インピーダンス制御入力端子ＴＤＩＳにゲートが接続され、第２、第４の論理信号／Ａを他端から出力するようになっている。
【００６６】
すなわち、この第２のトランスミッションゲート１０１ｆの他端は、第２、第４の論理端子Ｔ２、Ｔ４に接続されている。したがって、インピーダンスＤＩＳに応じて第２のトランスミッションゲート１０１ｆがオフすることにより、第２、第４の論理端子Ｔ２、Ｔ４（第２、第４の論理信号／Ａ）が、ハイインピーダンスになる。
【００６７】
このように、出力制御回路１０１において、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸは、インピーダンス制御信号ＤＩＳに基づいて、該第１の電源が供給する第１の電源電圧ＶＤＤＨから生成されている。
【００６８】
すなわち、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸの“Ｈｉｇｈ”レベル（すなわち、論理“１”）は、例えば、第１の電源電圧ＶＤＤＨである。一方、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸの“Ｌｏｗ”レベル（すなわち、論理“０”）は、接地電圧である。
【００６９】
また、出力制御回路において、第１ないし第４の論理信号Ａ、／Ａは、入力信号ＩＮに基づいて、該第１の電源と異なる第２の電源が供給する第２の電源電圧ＶＤＤＬから生成されている。
【００７０】
すなわち、第１ないし第４の論理信号Ａ、／Ａの“Ｈｉｇｈ”レベル（すなわち、論理“１”）は、例えば、第２の電源電圧ＶＤＤＬである。一方、第１ないし第４の論理信号／Ａ、Ａの“Ｌｏｗ”レベル（すなわち、論理“０”）は、接地電圧である。
【００７１】
次に、以上のような構成を有する出力制御システム１０００の動作の一例について説明する。
【００７２】
ここで、図４は、図１に示す出力制御システム１０００における各信号の真理値の一例を示す図である。
【００７３】
図４に示すように、出力制御システム１０００の出力信号ＯＵＴを使用する場合は、インピーダンス制御信号ＤＩＳは、論理“０”（“Ｌｏｗ”レベル）に設定される。
【００７４】
この場合、図３に示す出力制御回路１０１は、入力信号ＩＮに応じて論理信号Ａ、／Ａを出力する。また、出力制御回路１０１は、第１、第２のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸを、論理“１”、“０”に設定する。
【００７５】
この場合、図２に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オフする。したがって、論理信号Ａ、／Ａに応じた第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【００７６】
同様に、図２に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オフする。したがって、論理信号Ａ、／Ａに応じた第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【００７７】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが相補的にオン／オフする。すなわち、出力端子Ｔｏｕｔから入力信号Ｉｎに応じた出力信号ＯＵＴが出力される。
【００７８】
一方、出力制御システム１０００の出力信号ＯＵＴを使用しない場合は、インピーダンス制御信号ＤＩＳは、論理“１”（“Ｈｉｇｈ”レベル）に設定される。
【００７９】
この場合、図３に示す出力制御回路１０１において、インピーダンス制御信号ＤＩＳにより第１、第２のトランスミッションゲート１０１ｅ、１０１ｆｇがオフする。これにより、第１ないし第４の論理端子Ｔ１〜Ｔ４（論理信号Ａ、／Ａ）が、ハイインピーダンスになる。また、出力制御回路１０１は、第１、第２のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸを、論理“０”、“１”に設定する。
【００８０】
この場合、図２に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンする。したがって、“Ｈｉｇｈ”レベル（第１の電源電圧）の第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【００８１】
同様に、図２に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンする。したがって、“Ｌｏｗ”レベル（接地電圧）の第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【００８２】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが両方ともオフする。すなわち、出力端子Ｔｏｕｔがハイインピーダンスになる。
【００８３】
すなわち、出力回路１００は、インピーダンス制御信号ＤＩＳに基づいた第１、第２の出力制御信号／ＤＩＳＸ、ＤＩＳＸにより第１の制御ｐＭＯＳトランジスタＭｐｃ１、第１ないし第３の制御ｎＭＯＳトランジスタＭｎｃ１〜Ｍｎｃ３がオンすることより、出力端子Ｔｏｕｔがハイインピーダンスになる。
【００８４】
なお、この出力信号ＯＵＴを使用しない場合、第１のレベルシフタ回路１００ａにおいて、既述のように、インピーダンス制御信号ＤＩＳに応じて、第１、第２の論理端子Ｔ１、Ｔ２が、ハイインピーダンスになるとともに、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンするので、少なくとも第１のｐＭＯＳトランジスタＭｐ１および第２のｎＭＯＳトランジスタＭｎ２がオフする。
【００８５】
これにより、第１のレベルシフタ回路１００ａの待機電流をカットオフすることができる。
【００８６】
同様に、この出力信号ＯＵＴを使用しない場合、第２のレベルシフタ回路１００ｂにおいて、既述のように、インピーダンス制御信号ＤＩＳに応じて、第３、第４の論理端子Ｔ３、Ｔ４が、ハイインピーダンスになるとともに、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンするので、少なくとも第４のｐＭＯＳトランジスタＭｐ４および第３のｎＭＯＳトランジスタＭｎ３がオフする。
【００８７】
これにより、第２のレベルシフタ回路１００ｂの待機電流をカットオフすることができる。
【００８８】
このように、本実施例１に係る出力回路１００では、出力端子Ｔｏｕｔがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路１００の回路面積を削減可能である。さらに、出力回路１００の動作スピードを高速化することができる。
【００８９】
また、出力制御回路１００はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。
【００９０】
以上のように、本実施例１に係る出力回路によれば、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。
【実施例２】
【００９１】
既述の出力回路１００は、実施例１で説明した第１ないし第４の論理信号および第１ないし第４のインピーダンス制御信号とは異なる信号によっても、所定の動作を実施することはできる。
【００９２】
そこで、本実施例２においては、この異なる信号より制御される出力回路について説明するとともに、この異なる信号を出力するための出力制御回路の構成の一例について説明する。
【００９３】
なお、本実施例２に係る出力制御システムの全体的な構成も、図１の出力制御システム１０００と同様である。
【００９４】
ここで、図５は、実施例２に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【００９５】
図５に示す出力回路１００は、回路構成が実施例１と同様であるが、入力される信号が異なる。
【００９６】
すなわち、図５に示すように、第３の論理端子Ｔ３に、第１の論理信号Ａと異なる第３の論理信号Ｂが入力される。また、第４の論理端子Ｔ４に、第２の論理信号／Ａと異なる第４の論理信号／Ｂが入力される。
【００９７】
出力回路１００のその他は、実施理恵１と同様である。
【００９８】
また、図６は、実施例２に係る、図１に示す出力制御回路１０１の構成の一例を示す回路図である。
【００９９】
図６に示すように、出力制御回路１０１は、第１の制御インバータ１０１ａと、第２の制御インバータ１０１ｂと、第３の制御インバータ１０１ｇと、第４の制御インバータ１０１ｉと、第５の制御インバータ１０１ｋと、ＡＮＤ回路１０１ｈと、ＮＯＲ回路１０１ｊと、信号入力端子ＴＩＮと、インピーダンス制御入力端子ＴＤＩＳと、を有する。
【０１００】
信号入力端子Ｔｉｎは、入力信号ＩＮが入力されるようになっている。
【０１０１】
インピーダンス制御入力端子ＴＤＩＳは、インピーダンス制御信号ＤＩＳが入力されるようになっている。
【０１０２】
第１の制御インバータ１０１ａは、信号入力端子Ｔｉｎに入力が接続され、該第１の電源から第１の電源電圧ＶＤＤＨが供給されて駆動し、第１の出力制御信号／ＤＩＳＸを出力するようになっている。すなわち、この第１の制御インバータ１０１ａの出力は、第１の制御端子Ｔｃ１に接続されている。
【０１０３】
第２の制御インバータ１０１ｂは、第１の制御インバータ１０１ａの出力に入力が接続され、該第１の電源電圧ＶＤＤＨが供給されて駆動し、第２の出力制御信号ＤＩＳを出力するようになっている。すなわち、この第２の制御インバータ１０１ｂの出力は、第２ないし第４の制御端子Ｔｃ２〜Ｔｃ４に接続されている。
【０１０４】
第３の制御インバータ１０１ｇは、インピーダンス制御入力端子ＴＤＩＳに入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動するようになっている。
【０１０５】
ＮＡＮＤ回路１０１ｈは、第３の制御インバータ１０１ｇの出力および信号入力端子Ｔｉｎに入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動し、第２の論理信号／Ａを出力するようになっている。すなわち、このＮＡＮＤ回路１０１ｈの出力は、第２の論理端子Ｔ２に接続されている。
【０１０６】
第４の制御インバータ１０１ｉは、ＮＡＮＤ回路１０１ｈの出力に入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動し、第１の論理信号Ａを出力するようになっている。すなわち、この第４の制御インバータ１０１ｉの出力は、第１の論理端子Ｔ１に接続されている。
【０１０７】
ＮＯＲ回路１０１ｊは、インピーダンス制御端子ＴＤＩＳおよび信号入力端子Ｔｉｎに入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動し、第４の論理信号／Ｂを出力するようになっている。すなわち、このＮＯＲ回路１０１ｊの出力は、第４の論理端子Ｔ４に接続されている。
【０１０８】
第５の制御インバータ１０１ｋは、ＮＯＲ回路１０１ｊの出力に入力が接続され、第２の電源電圧ＶＤＤＬが供給されて駆動し、第３の論理信号Ｂを出力するようになっている。すなわち、この第５の制御インバータ１０１ｋの出力は、第３の論理端子Ｔ３に接続されている。
【０１０９】
このように、出力制御回路１０１において、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸは、インピーダンス制御信号ＤＩＳに基づいて、該第１の電源が供給する第１の電源電圧ＶＤＤＨから生成されている。
【０１１０】
すなわち、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸの“Ｈｉｇｈ”レベル（すなわち、論理“１”）は、例えば、第１の電源電圧ＶＤＤＨである。一方、第１ないし第４のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸの“Ｌｏｗ”レベル（すなわち、論理“０”）は、接地電圧である。
【０１１１】
また、出力制御回路において、第１ないし第４の論理信号Ａ、／Ａ、Ｂ、／Ｂは、入力信号ＩＮに基づいて、該第１の電源と異なる第２の電源が供給する第２の電源電圧ＶＤＤＬから生成されている。
【０１１２】
すなわち、第１ないし第４の論理信号／Ａ、Ａの“Ｈｉｇｈ”レベル（すなわち、論理“１”）は、例えば、第２の電源電圧ＶＤＤＬである。一方、第１ないし第４の論理信号Ａ、／Ａ、Ｂ、／Ｂの“Ｌｏｗ”レベル（すなわち、論理“０”）は、接地電圧である。
【０１１３】
次に、以上のような構成を有する出力制御システム１０００の動作の一例について説明する。
【０１１４】
ここで、図７は、図１に示す出力制御システム１０００における各信号の真理値の一例を示す図である。
【０１１５】
図７に示すように、出力制御システム１０００の出力信号ＯＵＴを使用する場合は、インピーダンス制御信号ＤＩＳは、論理“０”（“Ｌｏｗ”レベル）に設定される。
【０１１６】
この場合、図６に示す出力制御回路１０１は、入力信号ＩＮに応じて論理信号Ａ、／Ａ、Ｂ、／Ｂを出力する。また、出力制御回路１０１は、第１、第２のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸを、論理“１”、“０”に設定する。
【０１１７】
この場合、図５に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オフする。したがって、論理信号Ａ、／Ａ、Ｂ、／Ｂに応じた第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【０１１８】
同様に、図５に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オフする。したがって、論理信号Ａ、／Ａ、Ｂ、／Ｂに応じた第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【０１１９】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが相補的にオン／オフする。すなわち、出力端子Ｔｏｕｔから入力信号Ｉｎに応じた出力信号ＯＵＴが出力される。
【０１２０】
一方、出力制御システム１０００の出力信号ＯＵＴを使用しない場合は、インピーダンス制御信号ＤＩＳは、論理“１”（“Ｈｉｇｈ”レベル）に設定される。
【０１２１】
この場合、図６に示す出力制御回路１０１において、インピーダンス制御信号ＤＩＳによりＮＡＮＤ回路１０１ｈの出力が論理“１”に固定され且つＮＯＲ回路１０１ｊの出力が論理“０”に固定される。これにより、第１の論理信号Ａが論理“０”に固定され、且つ、第２の論理信号Ｂが論理“１”に固定される。また、出力制御回路１０１は、実施例１と同様に、第１、第２のインピーダンス制御信号／ＤＩＳＸ、ＤＩＳＸを、論理“０”、“１”に設定する。
【０１２２】
この場合、図５に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンする。したがって、“Ｈｉｇｈ”レベル（第１の電源電圧）の第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【０１２３】
同様に、図５に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンする。したがって、“Ｌｏｗ”レベル（接地電圧）の第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【０１２４】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが両方ともオフする。すなわち、出力端子Ｔｏｕｔがハイインピーダンスになる。
【０１２５】
すなわち、出力回路１００は、インピーダンス制御信号ＤＩＳに基づいた第１、第２の出力制御信号／ＤＩＳＸ、ＤＩＳＸにより第１の制御ｐＭＯＳトランジスタＭｐｃ１、第１ないし第３の制御ｎＭＯＳトランジスタＭｎｃ１〜Ｍｎｃ３がオンすることより、出力端子Ｔｏｕｔがハイインピーダンスになる。
【０１２６】
なお、この出力信号ＯＵＴを使用しない場合、第１のレベルシフタ回路１００ａにおいて、既述のように、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンするので、少なくとも第１のｐＭＯＳトランジスタＭｐ１および第２のｎＭＯＳトランジスタＭｎ２がオフする。さらに、インピーダンス制御信号ＤＩＳに応じた第１の論理信号Ａにより第１のｎＭＯＳトランジスタＭｎ１がオンし且つ第５のｐＭＯＳトランジスタＭｐ５がオフする。
【０１２７】
これにより、第１のレベルシフタ回路１００ａの待機電流をカットオフすることができる。
【０１２８】
同様に、この出力信号ＯＵＴを使用しない場合、第２のレベルシフタ回路１００ｂにおいて、既述のように、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンするので、少なくとも第４のｐＭＯＳトランジスタＭｐ４および第３のｎＭＯＳトランジスタＭｎ３がオフする。さらに、インピーダンス制御信号ＤＩＳに応じた第４の論理信号／Ｂにより第４のｎＭＯＳトランジスタＭｎ４がオンし且つ第８のｐＭＯＳトランジスタＭｐ８がオフする。
【０１２９】
これにより、第２のレベルシフタ回路１００ｂの待機電流をカットオフすることができる。
【０１３０】
このように、本実施例２に係る出力回路１００では、出力端子Ｔｏｕｔがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路１００の回路面積を削減可能である。さらに、出力回路１００の動作スピードを高速化することができる。
【０１３１】
また、出力回路１００はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。
【０１３２】
以上のように、本実施例２に係る出力回路によれば、実施例１と同様に、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。
【実施例３】
【０１３３】
既述の実施例２に示す第１、第２のレベルシフタ回路１００ａ、１００ｂにおいて、第５ないし第８のｐＭＯＳトランジスタＭｐ５〜Ｍｐ８を省略しても、出力回路１００は、出力信号ＯＵＴを使用しない場合に待機電流をカットオフすることができる。
【０１３４】
そこで、本実施例３においては、第１、第２のレベルシフタ回路１００ａ、１００ｂにおいて、第５ないし第８のｐＭＯＳトランジスタＭｐ５〜Ｍｐ８を省略した出力回路１００の構成例について説明する。
【０１３５】
なお、本実施例３に係る出力制御システムの全体的な構成も、図１の出力制御システム１０００と同様である。
【０１３６】
ここで、図８は、実施例３に係る、図１に示す出力回路１００の構成の一例を示す回路図である。
【０１３７】
図８に示すように、出力回路１００は、出力回路１００は、第１のレベルシフタ回路１００ａと、第２のレベルシフタ回路１００ｂと、出力ｐＭＯＳトランジスタ１００ｃと、出力ｎＭＯＳトランジスタ１００ｄと、出力端子Ｔｏｕｔと、を備える。
【０１３８】
そして、第１のレベルシフタ回路１００ａは、例えば、第１のｐＭＯＳトランジスタＭｐ１と、第２のｐＭＯＳトランジスタＭｐ２と、第１のｎＭＯＳトランジスタＭｎ１と、第２のｎＭＯＳトランジスタＭｎ２と、第１の制御ｐＭＯＳトランジスタＭｐｃ１と、第１の制御ｎＭＯＳトランジスタＭｎｃ１と、第１の出力インバータＩ１と、第２の出力インバータＩ２と、を有する。
【０１３９】
また、第２のレベルシフタ回路１００ｂは、例えば、第３のｐＭＯＳトランジスタＭｐ３と、第３のｎＭＯＳトランジスタＭｎ３と、第４のｐＭＯＳトランジスタＭｐ４と、第４のｎＭＯＳトランジスタＭｎ４と、第２の制御ｎＭＯＳトランジスタＭｎ２と、第３の制御ｎＭＯＳトランジスタＭｎｃ３と、第３の出力インバータＩ３と、第４の出力インバータＩ４と、を有する。
【０１４０】
すなわち、出力回路１００は、実施例２と比較して、第１、第２のレベルシフタ回路１００ａ、１００ｂにおいて、第５ないし第８のｐＭＯＳトランジスタＭｐ５〜Ｍｐ８が省略されている。すなわち、第１のｐＭＯＳトランジスタＭｐ１のドレインと第１のｎＭＯＳトランジスタＭｎ１のドレインとが接続され、第２のｐＭＯＳトランジスタＭｐ２のドレインと第２のｎＭＯＳトランジスタＭｎ２のドレインとが接続され、第３のｐＭＯＳトランジスタＭｐ３のドレインと第３のｎＭＯＳトランジスタＭｎ３のドレインとが接続され、第４のｐＭＯＳトランジスタＭｐ４のドレインと第４のｎＭＯＳトランジスタＭｎ４のドレインとが接続されている。
【０１４１】
なお、図８に示す出力回路１００に入力される信号を生成する出力制御回路１０１の構成は、実施例２と同様である。
【０１４２】
以上のような出力回路１００を有する出力制御システム１０００の動作は、第５ないし第８のｐＭＯＳトランジスタＭｐ５〜Ｍｐ８ｍｐ動作が省略される以外は、実施例２と同様である。すなわち、出力制御システム１０００における各信号の真理値は、例えば、図７と同様になる。
【０１４３】
例えば、実施例２と同様に、出力制御システム１０００の出力信号ＯＵＴを使用する場合は、インピーダンス制御信号ＤＩＳは、論理“０”（“Ｌｏｗ”レベル）に設定される。
【０１４４】
この場合、図８に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オフする。したがって、論理信号Ａ、／Ａ、Ｂ、／Ｂに応じた第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【０１４５】
同様に、図８に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オフする。したがって、論理信号Ａ、／Ａ、Ｂ、／Ｂに応じた第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【０１４６】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが相補的にオン／オフする。すなわち、出力端子Ｔｏｕｔから入力信号Ｉｎに応じた出力信号ＯＵＴが出力される。
【０１４７】
一方、実施例２と同様に、出力制御システム１０００の出力信号ＯＵＴを使用しない場合は、インピーダンス制御信号ＤＩＳは、論理“１”（“Ｈｉｇｈ”レベル）に設定される。
【０１４８】
この場合、図８に示す第１のレベルシフタ回路１００ａにおいて、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンする。したがって、“Ｈｉｇｈ”レベル（第１の電源電圧）の第１のゲート制御信号ＰＧＡＴＥが出力ｐＭＯＳトランジスタ１００ｃのゲートに入力される。
【０１４９】
同様に、図８に示す第２のレベルシフタ回路１００ｂにおいて、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンする。したがって、“Ｌｏｗ”レベル（接地電圧）の第２のゲート制御信号ＮＧＡＴＥが出力ｎＭＯＳトランジスタ１００ｄのゲートに入力される。
【０１５０】
これにより、出力ｐＭＯＳトランジスタ１００ｃと出力ｎＭＯＳトランジスタ１００ｄとが両方ともオフする。すなわち、出力端子Ｔｏｕｔがハイインピーダンスになる。
【０１５１】
すなわち、出力回路１００は、インピーダンス制御信号ＤＩＳに基づいた第１、第２の出力制御信号／ＤＩＳＸ、ＤＩＳＸにより第１の制御ｐＭＯＳトランジスタＭｐｃ１、第１ないし第３の制御ｎＭＯＳトランジスタＭｎｃ１〜Ｍｎｃ３がオンすることより、出力端子Ｔｏｕｔがハイインピーダンスになる。
【０１５２】
なお、この出力信号ＯＵＴを使用しない場合、第１のレベルシフタ回路１００ａにおいて、既述のように、第１の制御ｐＭＯＳトランジスタＭｐｃ１および第１の制御ｎＭＯＳトランジスタＭｎｃ１は、オンするので、少なくとも第１のｐＭＯＳトランジスタＭｐ１および第２のｎＭＯＳトランジスタＭｎ２がオフする。
【０１５３】
これにより、第１のレベルシフタ回路１００ａの待機電流をカットオフすることができる。
【０１５４】
同様に、この出力信号ＯＵＴを使用しない場合、第２のレベルシフタ回路１００ｂにおいて、既述のように、第２、第３の制御ｎＭＯＳトランジスタＭｎｃ２、Ｍｎｃ３は、オンするので、少なくとも第４のｐＭＯＳトランジスタＭｐ４および第３のｎＭＯＳトランジスタＭｎ３がオフする。さらに、
これにより、第２のレベルシフタ回路１００ｂの待機電流をカットオフすることができる。
【０１５５】
このように、本実施例３に係る出力回路１００では、出力端子Ｔｏｕｔがハイインピーダンスのときは待機電流が流れない。すなわち、待機電流をカットオフするためのスイッチ素子が不要である。これにより、出力回路１００の回路面積を削減可能である。さらに、出力回路１００の動作スピードを高速化することができる。
【０１５６】
また、出力回路１００はインバータとスイッチ素子とにより構成されているので、構成が単純であり、その設計が容易である。
【０１５７】
以上のように、本実施例３に係る出力回路によれば、実施例２と同様に、回路面積の縮小を図りつつ、待機電流をカットオフすることができる。
【符号の説明】
【０１５８】
１００  出力回路
１００ａ  第１のレベルシフタ回路
１００ｂ  第２のレベルシフタ回路
１００ｃ  出力ｐＭＯＳトランジスタ
１００ｄ  出力ｎＭＯＳトランジスタ
１０１  出力制御回路
１０００  出力制御システム
Ｔｏｕｔ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2012191333.tif 000007
【図６】
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【図７】
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【図８】
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