(57)【要約】【課題】  磁気抵抗効果素子において磁化反転のための電流を十分に確保した磁気ランダムアクセスメモリ及びその製造方法を提供する。【解決手段】  実施形態の磁気ランダムアクセスメモリは、シリコン基板を持つ。前記シリコン基板の表面部にはゲート電極が埋め込まれ、前記ゲート電極を覆うように前記シリコン基板中にはゲート絶縁膜が埋め込まれる。前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に第１の拡散層および第２の拡散層が設けられる。前記第２の拡散層上には、少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子が設けられる。【選択図】  図１
2012156167.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表面部に埋め込まれたゲート電極と、
前記ゲート電極を覆うように前記シリコン基板中に埋め込まれたゲート絶縁膜と、
前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に設けられた第１の拡散層および第２の拡散層と、
少なくとも磁化記憶層、非磁性層、および磁化参照層を有し、かつ前記第２の拡散層上に設けられた記憶素子と、
を備えた磁気ランダムアクセスメモリ。
【請求項２】
シリコン基板と、
前記シリコン基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に設けられた第１の拡散層および第２の拡散層と、
少なくとも磁化記憶層、非磁性層、および磁化参照層を有し、かつ前記第２の拡散層上に設けられた記憶素子と、
を備えた磁気ランダムアクセスメモリ。
【請求項３】
前記第２の拡散層と前記記憶素子との間にバリア層が設けられたことを特徴とする請求項１又は請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
シリコン基板を加工し、ゲート溝を形成する工程と、
前記ゲート溝に沿って、ゲート絶縁膜を成膜する工程と、
前記ゲート溝において、前記ゲート絶縁膜上にゲート電極を埋設する工程と、
前記シリコン基板の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように、第１の拡散層および第２の拡散層を形成する工程と、
前記第２の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項５】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極の側面を覆うゲート側壁絶縁膜を形成する工程と、
前記シリコン基板上に少なくとも前記ゲート電極の上面の高さまで前記ゲート側壁絶縁膜を覆うようにシリコン膜を形成する工程と、
前記シリコン膜の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように第１の拡散層および第２の拡散層を形成する工程と、
前記第２の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【請求項６】
シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように、第１の拡散層および第２の拡散層を形成する工程と、
前記シリコン基板上に前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記絶縁膜を加工し、前記第２の拡散層を露出する工程と、
露出した前記第２の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、
を備えた磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果（TMR:Tunneling  Magneto  Resistive）を利用した磁気ランダムアクセスメモリ（MRAM:Magnetic Random Access Memory）が開発されている。この磁気ランダムアクセスメモリには、磁気トンネル接合（MTJ:Magnetic Tunnel Junction）を含む磁気抵抗効果素子が用いられており、大きな磁気抵抗変化率を有する。
【０００３】
現在検討されているスピン注入書き込み方式では、磁気抵抗効果素子に電流を注入することにより、磁気抵抗効果素子中の磁化を反転している。このとき、一般に、磁気抵抗効果素子へ流れる電流は、MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)のドレイン層からコンタクトプラグを介して流れる。しかし、この場合には、ドレイン層とコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子の電極との接触抵抗等の寄生抵抗が存在し、ドレイン層から磁気抵抗効果素子に電流が流れる際、電流値が小さくなる。そのため、磁気抵抗効果素子における磁化を反転する際に必要な電流が確保できないという問題が生じていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、磁気抵抗効果素子において磁化反転のための電流を十分に確保した磁気ランダムアクセスメモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の磁気ランダムアクセスメモリは、シリコン基板を持つ。前記シリコン基板の表面部にはゲート電極が埋め込まれ、前記ゲート電極を覆うように前記シリコン基板中にはゲート絶縁膜が埋め込まれる。前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に第１の拡散層および第２の拡散層が設けられる。前記第２の拡散層上には、少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子が設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図２】第１の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図３】第１の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図４】第２の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図５】第２の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６】第３の実施形態に係る磁気ランダムアクセスメモリを示す断面図。
【図７】第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
第１の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図１および図２は、ビット線方向に平行な第１の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示す断面図である。
【００１０】
図１のように、シリコン基板１の表面部には、選択トランジスタが埋め込まれている。選択トランジスタには、ゲート絶縁膜２、ゲート電極３、第１の拡散層４としてソース層Ｓ、および第２の拡散層５としてドレイン層Ｄが含まれる。
【００１１】
シリコン基板１は、例えばｐ型のシリコン基板が用いられる。シリコン基板１の表面部には、ゲート電極３が埋め込まれている。ゲート電極３には、例えば、ポリシリコン、W等が用いられる。ゲート絶縁膜２は、ゲート電極３を覆うように、シリコン基板１中に埋め込まれている。ゲート絶縁膜２には、例えば、シリコン酸化膜が用いられる。ゲート絶縁膜２およびゲート電極３の上面の高さは、シリコン基板１上面の高さと略同じである。
【００１２】
シリコン基板１の表面部には、第１の拡散層４および第２の拡散層５が設けられる。第１の拡散層４および第２の拡散層５は、ゲート電極３およびゲート絶縁膜２を挟むように設けられる。第１の拡散層４は、ソース層Ｓであり、第２の拡散層５は、ドレイン層Ｄである。ソース層Ｓおよびドレイン層Ｄは、例えばｎ型の拡散層である。以上により、シリコン基板１に埋め込まれた埋め込み型トランジスタが構成される。
【００１３】
第２の拡散層５として用いられるドレイン層Ｄ上には、記憶素子として磁気抵抗効果素子６が設けられる。磁気抵抗効果素子６は、少なくとも磁化記憶層７、非磁性層８および磁化参照層９を含むものであり、例えば、下部電極１０、磁化記憶層７、非磁性層８、磁化参照層９、および上部電極１１が順に積層されたものである。
【００１４】
第２の拡散層５であるドレイン層Ｄ上には、例えば下部電極１０が設けられる。下部電極１０には、例えばPt、Ir、Ru、Cu、Ta、W、TiNが用いられる。
【００１５】
下部電極１０上には、磁化記憶層７が設けられる。磁化記憶層７は、例えば磁化を膜面に対して実質的に垂直に有する垂直磁化膜であり、磁化の向きが可変である。
【００１６】
磁化記憶層７上には、トンネル絶縁膜として非磁性層８が設けられる。非磁性層８には、例えばMgO、CaO、SrO、TiO、VO、NbO等のNaCl型の酸化物が用いられるが、他の材料でもよい。
【００１７】
非磁性層８上には、磁化参照層９が設けられる。磁化参照層９は、例えば磁化を膜面に対して実質的に垂直に有する垂直磁化膜であり、磁化の向きが一方向に固定されているものである。垂直磁化膜である磁化参照層９には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられ、例えばCoCr合金、CoPt合金が用いられる。規則合金では、Fe、Co又はNiとPt又はPdとの合金が用いられ、例えばFePt、FePd、CoPtが挙げられる。人工格子では、例えばFe、Co若しくはNi元素とCr、Pt、Pd、Ir、Rh、Ru、Os、Re若しくはAuの元素又はそれらの合金が積層されたものが用いられ、例えばCo/Pd、Co/Pt、Co/Ruが用いられる。他にも、Tb、Dy、Gdなどの遷移金属を含む合金材料、TbFe、TbCo、DyTbFeCo、TbCoFe等も用いることができる。
【００１８】
磁化参照層９上には、例えば、上部電極１１が設けられる。上部電極１１には、例えばRu又はTaからなる膜が用いられる。なお、磁化参照層９上には、磁化調整層を設けてもよい。磁化調整層は、磁化参照層９からの漏れ磁場を調整し、磁気記憶層７への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。
【００１９】
さらに磁化調整層の上に、磁化調整層の磁化を所定の一方向に固定するために設けられる反強磁性膜があってもよい。反強磁性膜には、例えば、Fe、Ni、Pt、Pd、Ru、Os、IrとMnの合金であるFeMn、NiMn、PtMn、PdMn、PtPdMn、RuMn、OsMn、IrMn、CrPtMn等が用いられる。
【００２０】
なお、磁化記憶層７と非磁性層８との間に第１の界面磁性層が設けられ、非磁性層８と磁化参照層９との間に第２の界面磁性層が設けられてもよい。この場合、非磁性層８は、NaCl構造の酸化物であり、この酸化物の（１００）面と第１の界面磁性層と格子不整合度が小さい材料を選択することが望ましい。第１の界面磁性層および第２の界面磁性層には、例えばCo、Fe、CoFe、CoFeBが用いられる。第１の界面磁性層および第２の界面磁性層は、それぞれ磁化記憶層７および磁化参照層９との垂直磁化膜との間の交換結合により垂直磁化を持つ。この場合、非磁性層８が、例えば、第１の界面磁性層としてのアモルファスCoFeB合金上で結晶成長すると、 [１００]方向に優先配向した絶縁膜を得ることができる。
【００２１】
なお、磁気抵抗効果素子６の積層順は、上記に限らず、下部電極１０、磁化調整層、磁化参照層９、第１の拡散防止層、第１の界面磁性層、非磁性層８、第２の界面磁性層、第２の拡散防止層、磁化記憶層７、上部電極１１の順に積層してもよい。
【００２２】
なお、磁化記憶層７および磁化参照層９は、磁化が膜面に実質的に平行な水平磁化膜であってもよい。
【００２３】
なお、第２の拡散層５と磁気抵抗効果素子６との間には、バリア層１５が設けられていてもよい。バリア層１５が設けられていることにより、磁気抵抗効果素子６に含まれる金属原子が、熱処理工程等によってシリコン基板１に拡散することを防止することができる。
【００２４】
磁気抵抗効果素子６上には、第１のコンタクトプラグ１２が設けられる。第１のコンタクトプラグ１２には、例えばW又はCu等が用いられる。
【００２５】
第１の拡散層４としてのソース層Ｓ上には、第２のコンタクトプラグ１３が設けられる。第２のコンタクトプラグ１３には、例えばW又はCu等が用いられる。
【００２６】
シリコン基板１上に、第１のコンタクトプラグ１２および第２のコンタクトプラグ１３を覆うように層間絶縁膜１４が設けられる。層間絶縁膜１４には、例えばシリコン酸化膜が用いられる。第１のコンタクトプラグ１２および第２のコンタクトプラグ１３上には、それぞれ独立したビット線ＢＬが設けられる。
【００２７】
層間絶縁膜１４上に、ビット線ＢＬを覆うように絶縁膜（図示なし）が設けられる。絶縁膜（図示なし）には、例えばシリコン酸化膜が用いられる。
【００２８】
以上により、本実施形態に係る磁気ランダムアクセスメモリが構成される。
【００２９】
以上のように、第１の実施形態に係る磁気ランダムアクセスメモリによれば、コンタクトプラグを介さず、第２の拡散層５であるドレイン層Ｄ上に記憶素子としての磁気抵抗効果素子６が設けられている。これにより、ドレイン層Ｄとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子６の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Ｄから磁気抵抗効果素子６への電流を確保することができる。
【００３０】
次に、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図３を用いて説明する。図３は、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。
【００３１】
図３（ａ）のように、素子分離領域（図示なし）によって分離されたシリコン基板１をフォトリソグラフィ法およびRIE(Reactive Ion Etching)により加工し、シリコン基板１にゲート溝１６を形成する。
【００３２】
次に、図３（ｂ）のように、シリコン基板１およびゲート溝１６に沿って、例えばCVD(Chemical Vapor Deposition)法によりゲート絶縁膜２としてシリコン酸化膜を形成する。その後、ゲート溝１６において、例えばCVD法によりゲート絶縁膜２上にゲート電極３としてポリシリコン膜又は金属膜として例えばW膜を成膜し、埋め込む。その後、CMP(Chemical Mechanical Polishing)処理により、ゲート絶縁膜２およびゲート電極３をシリコン基板１が露出するまで研磨する。
【００３３】
次に、図３（ｃ）のように、ゲート電極３およびゲート絶縁膜２をマスクとして、シリコン基板１にイオン注入を行い、シリコン基板１の表面部にソース層Ｓである第１の拡散層４およびドレイン層Ｄである第２の拡散層５を形成する。
【００３４】
以上により、シリコン基板１中に埋め込み型トランジスタが形成される。なお、埋め込み型トランジスタを形成する方法は、上記の方法に限らず、他の方法によって形成してもよい。
【００３５】
次に、図３（ｄ）のように、シリコン基板１、ゲート絶縁膜２、およびゲート電極３上に少なくとも磁化記憶層７、非磁性層８および磁化参照層９を含む積層膜を例えばスパッタ法により成膜する。積層膜は、例えば、下部電極１０、磁化記憶層７、非磁性層８、磁化参照層９、上部電極１１を順に形成したものであり、他にも下部電極１０、磁化記憶層７、第１の界面磁性層、非磁性層８、第２の界面磁性層、磁化参照層９、上部電極１１を順に形成したものでもよい。また、積層膜は、他にも下部電極１０、磁化参照層９、非磁性層８、磁化記憶層７、上部電極１１を順に形成してもよく、下部電極１０、磁化参照層９、第１の界面磁性層、非磁性層８、第２の界面磁性層、磁化記憶層７、上部電極１１を順に形成してもよい。本実施形態に係る磁気ランダムアクセスメモリの製造方法においては、埋め込み型トランジスタを用いているため、平坦性が高い表面上に少なくとも磁化記憶層７、非磁性層８および磁化参照層９を含む積層膜を形成することができる。
【００３６】
次に、図３（ｅ）のように、第２の拡散層５であるドレイン層Ｄ上に積層膜が残るように、RIEによりシリコン基板１が露出するまで加工する。これにより、ドレイン層Ｄ上に、少なくとも磁化記憶層７、非磁性層８、および磁化参照層９を有する磁気抵抗効果素子６が形成される。
【００３７】
次に、図３（ｆ）のように、シリコン基板１、ゲート絶縁膜２、およびゲート電極３上に、磁気抵抗効果素子６を覆うように層間絶縁膜１４を形成する。
【００３８】
次に、図３（ｇ）のように、磁気抵抗効果素子６が露出するように、層間絶縁膜１４をRIEにより加工し、第１のコンタクトホールを形成し、ソース層Ｓが露出するように層間絶縁膜１４をRIEにより加工し、第２のコンタクトホールを形成する。
【００３９】
次に、例えばスパッタ法により、メタルバリア膜（図示なし）を第２のコンタクトホールにおいて、シリコン基板１上および層間絶縁膜１４の側面に沿って形成する。メタルバリア膜には、例えばTa、TaN、TiN等が用いられる。
【００４０】
次に、メタルバリア膜（図示なし）上に、CVD法又はスパッタ法により、例えばW又はCu等のコンタクトプラグ材を埋め込む。その後、CMP処理により、層間絶縁膜１４が露出するまでコンタクトプラグ材およびメタルバリア膜を研磨する。これにより、第１のコンタクトプラグ１２および第２のコンタクトプラグ１３を形成する。
【００４１】
次に、第１のコンタクトプラグ１２、第２のコンタクトプラグ１３、および層間絶縁膜１４上にビット線ＢＬを堆積し、ビット線ＢＬを形成する。その後、層間絶縁膜１４上に、ビット線ＢＬを覆うように絶縁膜（図示なし）が形成する。絶縁膜（図示なし）は、例えばCVD法により成膜されたシリコン酸化膜である。
【００４２】
以上により、磁気ランダムアクセスメモリが形成される。
【００４３】
以上のように、第１の実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、シリコン基板１に埋め込まれた埋め込み型トランジスタを形成している。これにより、平坦性が高い表面上に少なくとも磁化記憶層７、非磁性層８および磁化参照層９を含む積層膜を形成することができ、平坦性が高い磁気抵抗効果素子６を形成することができる。
【００４４】
以上のように、本発明の第１の実施形態によれば、コンタクトプラグを介さず、第２の拡散層５であるドレイン層Ｄ上に記憶素子としての磁気抵抗効果素子６が設けられている。これにより、ドレイン層Ｄとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子６の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Ｄから磁気抵抗効果素子６への電流を確保することができる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態による磁気ランダムアクセスメモリについて図４を用いて説明する。第２の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００４６】
第２の実施形態に係る磁気ランダムアクセスメモリは、第１の実施形態と埋め込み型トランジスタが用いられている点で共通する。一方、第２の実施形態は、埋め込み型トランジスタが、シリコン基板１に埋め込まれている代わりに、シリコン膜１８に埋め込まれている点において異なる。具体的には、ゲート絶縁膜２およびゲート電極３が、シリコン基板１に埋め込まれている代わりに、シリコン基板１上に設けられ、ゲート絶縁膜２およびゲート電極３の側面に接するようにゲート側壁絶縁膜１７が設けられ、かつゲート側壁絶縁膜１７の側面を覆うようにシリコン膜１８が設けられている点である。
【００４７】
本発明の第２の実施形態による磁気ランダムアクセスメモリの製造方法について図５を用いて説明する。第２の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００４８】
第１の実施形態においては、シリコン基板１の加工によりゲート溝１６を形成し、ゲート溝１６にゲート絶縁膜２およびゲート電極３を埋め込むことにより埋め込み型選択トランジスタを形成する。一方、第２の実施形態においては、シリコン基板１上にゲート絶縁膜２およびゲート電極３を形成した後、シリコン基板１上にシリコン膜１８を堆積する。
【００４９】
図５（ａ）のように、シリコン基板１上にゲート絶縁膜２およびゲート電極３を堆積し、フォトリソグラフィ法およびRIEによりゲート絶縁膜２およびゲート電極３を加工する。その後、シリコン基板１、ゲート絶縁膜２およびゲート電極３を覆うように、ゲート側壁絶縁膜材として、例えばシリコン酸化膜をCVDにより堆積し、ゲート電極３の表面が露出するまでRIEによりエッチングする。このとき、シリコン基板１上におけるゲート側壁絶縁膜材は、エッチングされる。これにより、ゲート絶縁膜２およびゲート電極３の側面に接するようにゲート側壁絶縁膜１７が形成される。
【００５０】
次に、図５（ｂ）のように、ゲート電極３およびゲート側壁絶縁膜１７をマスクとして、シリコン基板２０にイオン注入を行い、シリコン基板１の表面部に第１の拡散層４および第２の拡散層５を形成する。以上により、シリコン膜１８中に埋め込み型トランジスタが形成される。以上の方法によって、埋め込み型トランジスタを形成する場合、シリコン基板１に埋め込むことなく埋め込み型トランジスタを形成している。これにより、ゲート絶縁膜２およびゲート電極３を埋め込む場合であって、埋め込み性が悪い場合に発生するボイド、シーム等を発生させることなく埋め込み型トランジスタを形成することができる。
【００５１】
次に、図５（ｃ）のように、シリコン基板１上にCVD法により、少なくともゲート電極３の上面の高さまでゲート側壁絶縁膜１７を覆うようにシリコン膜１８をエピタキシャル成長する。その後、CMP処理により、ゲート電極３の表面が露出するまでシリコン膜１８を研磨する。
【００５２】
次に、第１の実施形態と同様にして、図３（ｃ）および（ｄ）のように、第２の拡散層５上に記憶素子である磁気抵抗効果素子６を形成する。その後、図３（ｅ）のように、シリコン基板１、ゲート電極３上に、磁気抵抗効果素子６を覆うように層間絶縁膜１４を形成する。その後、図３（ｆ）のように、記憶素子上に第１のコンタクトプラグ１２を形成し、第１の拡散層４であるソース層Ｓ上に第２のコンタクトプラグ１３を形成する。その後、層間絶縁膜１４、第１のコンタクトプラグ１２および第２のコンタクトプラグ１３上にビット線ＢＬを形成する。その後、層間絶縁膜１４上に、ビット線ＢＬを覆うように絶縁膜（図示なし）が形成する。
【００５３】
以上により、第２の実施形態における磁気ランダムアクセスメモリが形成される。
【００５４】
以上のように、本発明の第２の実施形態によれば、コンタクトプラグを介さず、第２の拡散層５であるドレイン層Ｄ上に記憶素子としての磁気抵抗効果素子６が設けられている。これにより、ドレイン層Ｄとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子６の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Ｄから磁気抵抗効果素子６への電流を確保することができる。
【００５５】
さらに、第２の実施形態によれば、ゲート絶縁膜２およびゲート電極３をシリコン基板１に埋め込むことなく、埋め込み型選択トランジスタを形成している。これにより、ゲート絶縁膜２およびゲート電極３のシリコン基板１への埋め込み性に関わらず、ボイド、シーム等が発生しない埋め込み型選択トランジスタを形成することができる。
【００５６】
（第３の実施形態）
本発明の第３の実施形態による磁気ランダムアクセスメモリについて図６を用いて説明する。第３の実施形態の構成について図１の第１の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００５７】
第３の実施形態が、第１の実施形態と異なる点は、ゲート絶縁膜２およびゲート電極３が、シリコン基板１に埋め込まれている代わりに、シリコン基板１上に設けられている点である。
【００５８】
本発明の第３の実施形態による磁気ランダムアクセスメモリの製造方法について図７を用いて説明する。
【００５９】
図７（ａ）のように、シリコン基板１上にゲート絶縁膜２およびゲート電極３を堆積し、フォトリソグラフィ法およびRIEによりゲート絶縁膜２およびゲート電極３を加工する。
【００６０】
次に、図７（ｂ）のように、ゲート電極３をマスクとして、シリコン基板１にイオン注入を行い、シリコン基板１の表面部に第１の拡散層４および第２の拡散層５を形成する。
【００６１】
次に、図７（ｃ）のように、シリコン基板１上に、ゲート絶縁膜２およびゲート電極３を覆うように、層間絶縁膜１４を形成する。
【００６２】
次に、図７（ｄ）のように、第２の拡散層５であるドレイン層Ｄを露出するように、RIEにより加工し、第１のコンタクトホールを形成する。この第１コンタクトホールは、後述する磁気抵抗効果素子６を形成する部分において形成される。
【００６３】
次に、図７（ｅ）のように、第１のコンタクトホールにおいて、第２の拡散層５上に、例えばガスクラスターイオンビームを用いて少なくとも磁化記憶層７、非磁性層８および磁化参照層９を含む積層膜を堆積し、記憶素子としての磁気抵抗効果素子６を形成する。なお、スパッタ法により磁気抵抗効果素子６を形成してもよい。この場合、テーパー状に形成された第１のコンタクトホールに磁気抵抗効果素子６を形成するのがよい。これにより、層間絶縁膜１４の側壁に沿って磁気抵抗効果素子６の形成を防止することができる。
【００６４】
次に、図７（ｆ）のように、記憶素子上にコンタクトプラグ材として例えばW膜を成膜し、CMP処理により層間絶縁膜１４が露出するまで研磨し、第１のコンタクトプラグ１２を形成する。
【００６５】
次に、層間絶縁膜１４を第１の拡散層４であるソース層Ｓが露出するように加工する。その後、露出したソース層Ｓ上にコンタクトプラグ材をとして例えばW膜を埋め込む。その後、CMP処理により層間絶縁膜１４が露出するまで研磨し、第２のコンタクトプラグ１３を形成する。
【００６６】
次に、図６のように、層間絶縁膜１４、第１のコンタクトプラグ１２および第２のコンタクトプラグ１３上にビット線ＢＬを形成する。その後、層間絶縁膜１４上に、ビット線ＢＬを覆うように絶縁膜（図示なし）が形成する。
【００６７】
以上により、第３の実施形態における磁気ランダムアクセスメモリが形成される。
【００６８】
以上のように、本発明の第３の実施形態によれば、コンタクトプラグを介さず、第２の拡散層５であるドレイン層Ｄ上に記憶素子としての磁気抵抗効果素子６が設けられている。これにより、ドレイン層Ｄとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子６の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Ｄから磁気抵抗効果素子６への電流を確保することができる。
【００６９】
さらに、第３の実施形態によれば、ゲート絶縁膜２およびゲート電極３をシリコン基板１に埋め込みことなく、埋め込み型選択トランジスタを形成している。また、記憶素子である磁気抵抗効果素子６は、加工することなく形成されている。以上により、第３の実施形態に係る磁気ランダムアクセスメモリの製造方法を用いて製造工程を少なくすることができ、製造コストを抑えることができる。
【００７０】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７２】
１…シリコン基板
２…ゲート絶縁膜
３…ゲート電極
４…第１の拡散層
５…第２の拡散層
６…磁気抵抗効果素子
７…磁化記憶層
８…非磁性層
９…磁化参照層
１０…下部電極
１１…上部電極
１２…第１のコンタクトプラグ
１３…第２のコンタクトプラグ
１４…層間絶縁膜
１５…バリア層
１６…ゲート溝
１７…ゲート側壁絶縁膜
１８…シリコン膜
ＷＬ…ワード線
ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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