(57)【要約】      （修正有）【課題】高精度及びリニアリティを改善し、高速の自動テストを行える試験装置を提供する。【解決手段】デジタルデータ信号の最上位ビットを含むデジタルデータ信号の複数のビットの連続したサブセットで構成される上位ビットアレイ１１００を、第１のデジタル／アナログ変換器２１００に適用する段階と、デジタルデータ信号の最下位ビットを含みデジタルデータ信号の複数のビットの連続したサブセットで構成される下位ビットアレイ１２００の少なくとも一部を操作するために、ルックアップテーブル４０００の修正データ４１００の少なくとも一部を使用する段階とを備え、修正データの少なくとも第１部分を乗じること、修正データの少なくとも第２部分を加算し、結果を第２デジタル／アナログ変換器に適用することを含む。【選択図】図１
2012156995.tif 000002
【特許請求の範囲】
【請求項１】
デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する方法であって、
生成される電圧信号を示し、最上位ビット及び最下位ビットの範囲内に収められる連続した複数のビットのセットを表す複数のビットを含むデジタルデータ信号を受信する段階と、
前記デジタルデータ信号の前記最上位ビットを含む前記デジタルデータ信号の前記複数のビットの連続したサブセットで構成される上位ビットアレイを、第１デジタル／アナログ変換器に適用する段階と、
前記デジタルデータ信号の前記最下位ビットを含み前記デジタルデータ信号の前記複数のビットの連続したサブセットで構成される下位ビットアレイの少なくとも一部を操作するために、ルックアップテーブルの修正データの少なくとも一部を使用する段階と
を備え、
前記下位ビットアレイの少なくとも一部を操作することは、
第１結果を提供するべく、前記下位ビットアレイの少なくとも一部に、前記ルックアップテーブルの前記修正データの少なくとも第１部分を乗じること、
第２結果を提供するべく、得られた前記第１結果の少なくとも一部と、前記ルックアップテーブルの前記修正データの少なくとも第２部分とを加算すること、及び、
前記第２結果を第２デジタル／アナログ変換器に適用することを含む方法。
【請求項２】
前記第１デジタル／アナログ変換器及び前記第２デジタル／アナログ変換器は、それぞれ受信したデジタル信号を、第１アナログ信号及び第２アナログ信号へと変換する請求項１に記載の方法。
【請求項３】
第３結果を提供するべく、前記第１アナログ信号と前記第２アナログ信号とを重ねる段階と、
前記第３結果をアナログ電圧信号に変換する段階と
を更に備える請求項２に記載の方法。
【請求項４】
前記変換されたアナログ電圧信号を判定する段階を更に備える請求項３に記載の方法。
【請求項５】
前記上位ビットアレイ及び前記下位ビットアレイは、前記デジタルデータ信号の少なくとも１つの共通ビットを共有する請求項１から４の何れか１項に記載の方法。
【請求項６】
前記ルックアップテーブルは、少なくとも２つのサブルックアップテーブルで構成され、
前記修正データの前記第１部分は、前記少なくとも２つのサブルックアップテーブルのうちの第１サブルックアップテーブルによって提供され、
前記修正データの前記第２部分は、前記少なくとも２つのサブルックアップテーブルのうちの第２サブルックアップテーブルによって提供される請求項１から５のいずれか１項に記載の方法。
【請求項７】
デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置であって、
請求項１に記載された方法に従って動作するデュアルデジタル／アナログ変換器のリニアリティ誤差を補償する補償部を備える装置。
【請求項８】
第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器を更に備える請求項７に記載の装置。
【請求項９】
前記第１デジタル／アナログ変換器及び前記第２デジタル／アナログ変換器はそれぞれ、動作時に、少なくとも５０Ｍｓｐｓを提供する請求項８に記載の装置。
【請求項１０】
前記第１デジタル／アナログ変換器及び前記第２デジタル／アナログ変換器はそれぞれ、平行な入力を有し、
デジタル／アナログ変換器への入力は、１以上のビット入力である請求項８又は９に記載の装置。
【請求項１１】
前記第１デジタル／アナログ変換器及び前記第２デジタル／アナログ変換器は、同じダイ上に配置される請求項８から１０のいずれか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を試験する自動試験装置（ＡＴＥ）に関する。
【０００２】
［優先権情報］
本出願は、２０１１年１月２１日出願の米国非仮出願１３／０１１，７８６号明細書の優先権を主張するものであり、前記出願の内容は、参照により本明細書に組み込まれる。
【背景技術】
【０００３】
現在の集積回路は、集積回路の仕様を試験するのに、試験装置（ＡＴＥ）に対する正確な電圧及び高分解能が要求される。また、試験時間を削減するために、高速で試験することが求められている。
【０００４】
当技術分野では、異なる精度で試験を行うことが可能である。しかしながら、高精度の試験には、低いサンプリングレートを使用することから、試験時間が長くなる。一方、高速で試験を行うことを目指したシステムでは、精度を下げて、試験時間を短縮している。
【０００５】
ＡＴＥ内で使用されているデジタル／アナログ変換器（ＤＡＣ）は、総合リニアリティ誤差（ＩＬＥ）とも称されるリニアリティ誤差を有することが多い。この誤差は、ＡＴＥシステム又はモジュールにおける電圧誤差、電流誤差又は歪みにつながる場合がある。
【０００６】
よって、分解能、すなわち、アナログ値を表すデジタル値を提供するのに使用されるビットの数が拡張されても、リニアリティ誤差のために、実際の分解能は低くなってしまう。
【０００７】
このように、高精度及び／又はリニアリティが改善されると同時に、高速の自動テストを行える試験装置を提供することが、当分野の課題である。
【発明の概要】
【０００８】
このような背景から、本発明の目的は、上記の問題を少なくとも１つを解決するＡＴＥを提供することである。
【０００９】
本発明によれば、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償するべくＡＴＥで使用される方法により、上記の問題を解決できる。方法は、複数のビットを含むデジタルデータ信号を受信する段階を備える。デジタルデータ信号は、生成される電圧信号を示す。複数のビットは、最上位ビット及び最下位ビットの範囲内に収められる連続した複数のビットのセットを表す。上位ビットアレイが、第１のデジタル／アナログ変換器に適用される。上位ビットアレイは、デジタルデータ信号の複数のビットの連続したサブセットから構成されている。サブセットは、デジタルデータ信号の最上位ビットを含む。
【００１０】
方法は更に、下位ビットアレイの少なくとも一部を操作するために、ルックアップテーブルの修正データの少なくとも一部を使用する段階を備える。下位ビットアレイは、デジタルデータ信号の複数のビットの連続したサブセットから構成されている。サブセットは、デジタルデータ信号の最下位ビットを含む。下位ビットアレイの少なくとも一部を操作することは、第１結果を提供するべく、下位ビットアレイの少なくとも一部に、ルックアップテーブルの修正データの少なくとも第１部分を乗じる段階を含む。
【００１１】
下位ビットアレイの少なくとも一部を操作する段階は、第２結果を提供するべく、得られた第１結果の少なくとも一部と、ルックアップテーブルの修正データの少なくとも第２部分とを加算することを含む。第２結果は、第２のデジタル／アナログ変換器に適用される。
【００１２】
本発明の一実施形態では、方法は、第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器が、それぞれ受信したデジタルデータを、第１アナログ信号及び第２アナログ信号へと変換する段階を備える。
【００１３】
本発明の別の実施形態では、方法は、上位ビットアレイ及び下位ビットアレイが、デジタルデータ信号の少なくとも１つの共通ビットを共有する段階を備える。
【００１４】
本発明の更なる別の実施形態では、方法は、少なくとも２つのサブルックアップテーブルによってルックアップテーブルを構成する段階を備え、修正データの第１部分は、少なくとも２つのサブルックアップテーブルのうちの第１サブルックアップテーブルによって提供され、修正データの第２部分は、少なくとも２つのサブルックアップテーブルのうちの第２サブルックアップテーブルによって提供される。
【００１５】
本発明の別の実施形態では、第１アナログ信号と第２アナログ信号を加算して、第３結果を提供し、第３結果をアナログ電圧信号へと変換する段階を備える。
【００１６】
本発明の別の実施形態では、変換したアナログ電圧信号を判定する段階を備える。
【００１７】
また、本発明は、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置であって、上記した実施形態の方法を実行するのに適したデュアルデジタル／アナログ変換器のリニアリティ誤差を補償する手段を備える装置を提供する。
【００１８】
本発明の一実施形態では、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置は、第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器を備える。
【００１９】
本発明の別の実施形態では、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置は、動作時に少なくとも５０Ｍｓｐｓをそれぞれ提供する第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器を備える。
【００２０】
本発明の別の実施形態において、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置は、それぞれ平行な入力を有する第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器を備え、デジタル／アナログ変換器への入力は、１以上のビット入力であってもよい。
【００２１】
本発明の一実施形態では、デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置は、同じダイ上に配置された第１デジタル／アナログ変換器及び第２デジタル／アナログ変換器を備える。
【００２２】
本発明の実施形態に係る装置及び／又は方法の実施形態の幾つかが、例示を目的として、添付の図面を参照して説明される。
【図面の簡単な説明】
【００２３】
【図１】発明に係るＡＴＥの構成を簡略化して示した概略図である。
【図２】発明に係るＡＴＥの構成を簡略化して示した概略図である。
【図３】粗いＤＡＣ及び精細なＤＡＣプログラムビット関係を概略的に示した図である。
【図４】メインＤＡＣリニアリティ誤差の較正済み状態及び較正されていない状態を概略的に示した図である。
【図５】ＤＡＣ較正誤差曲線を概略的に示した図である。
【図６】ＤＡＣ較正誤差修正を概略的に示した図である。
【発明を実施するための形態】
【００２４】
本発明が、好ましい実施形態を参照して説明されるが、これらは、本発明の範囲を限定することを意図しておらず、発明を例示することを意図している。実施形態に記載された特徴及びそれらの組み合わせが、必ずしも本発明に全て必要であるというわけではない。
【００２５】
明細書において、"部材Ａが部材Ｂに接続されている"との記載は、部材Ａ及び部材Ｂが物理的に互いに直接接続されている状態、及び、部材Ａ及び部材Ｂが、電気的接続に影響しないその他の部材を介して間接的に接続されている状態を意味する。同様に、"部材Ｃが、部材Ａと部材Ｂとの間に設けられている"との記載は、部材Ａ及び部材Ｃ、又は、部材Ｂ及び部材Ｃが、互いに直接接続されている状態に加えて、これらの部材が、電気的接続に影響しないその他の部材を介して間接的に接続されている状態も含まれる。
【００２６】
以下では、実施形態は、試験装置、具体的には、被試験デバイス（ＤＵＴ）を試験する自動試験装置（ＡＴＥ）と関連して説明される。
【００２７】
図１には、本発明の一実施形態に係るＡＴＥの構成が簡略的に示されている。図に示すように、複数のビットを含むデジタルデータ信号１０００を受信し、デジタルデータ信号１０００は、生成される電圧信号を示し、複数のビットは、最上位ビット及び最下位ビットの範囲内に収められる連続した複数のビットのセットを表している。
【００２８】
また、図１には、上位ビットアレイ１１００が、第１のデジタル／アナログ変換器２１００に適用され、上位ビットアレイ１１００は、デジタルデータ信号１０００の複数のビットの連続したサブセットから構成されており、サブセットは、デジタルデータ信号１０００の最上位ビットを含む。更に、図１に示すように、下位ビットアレイ１２００の少なくとも一部を操作する５０００ために、ルックアップテーブル４０００の修正データ４１００の少なくとも一部を使用する。下位ビットアレイ１２００は、デジタルデータ信号１０００の複数のビットの連続したサブセットから構成されており、サブセットは、デジタルデータ信号１０００の最下位ビットを含む。下位ビットアレイ１２００の少なくとも一部を操作する５０００ことは、第１結果１３００を提供するべく、下位ビットアレイ１２００の少なくとも一部に、ルックアップテーブル４０００の修正データ４１００の少なくとも第１部分４１１０を乗じること、第２結果１４００を提供するべく、得られた第１結果１３００の少なくとも一部と、ルックアップテーブル４０００の修正データ４１００の少なくとも第２部分４１２０とを加算すること、及び、第２結果１４００を第２のデジタル／アナログ変換器２２００に適用することを含む。
【００２９】
図２には、本発明の別の実施形態に係るＡＴＥの構成が簡略化して示されている。実施形態は、デュアル電流ＤＡＣ２１００、２２００を備え、第１ＤＡＣ２１００は、粗い電流出力を有し、第２ＤＡＣ２２００は、第１ＤＡＣのリニアリティ誤差を修正し分解能を向上させる電流分割器３２１０を有する。
【００３０】
これらＤＡＣの電流を結合したものが、増幅器６０００によって電圧へと変換される。デジタル回路は、自動リニアリティ補正回路を含む。上位ビット１１００は、第１ＤＡＣ２１００及びＬＵＴ（ルックアップテーブル）４０００に接続されて、修正データ（ゲイン及びオフセット）４１１０、４１２０を下位ビット１２００に適用する。第１ＤＡＣ２１００誤差を修正するべく、下位ビット１２００が、ゲイン乗算器５１００及びオフセット加算器５２００に適用される。較正回路７０００は、参照ＤＡＣ７２００、差動増幅器７１００及び精密ＡＤＣ７３００から較正されており、外付けの較正回路を使用することなく、正確な較正を行うことができる。較正回路は、増幅器の出力電圧を測定し、増幅器の出力を決定する。ＤＶＭ（デジタル電圧計）又は差動電圧計は、ＮＩＳＴ追跡可能ＤＶＭ（ＮＩＳＴ＝米国標準技術局）を使用して較正されてもよい。
【００３１】
温度及び時間について、最小リニアリティ誤差を維持するためには、２つのＤＡＣ２１００、２２００の整合が関係している。本発明は、１つのチップ（１つのチップのデユアル電流ＤＡＣ）上に、デュアル電流出力ＤＡＣ２１００、２２００を有してもよく、これらＤＡＣ２１００、２２００両方のチップ温度がほぼ同じとなり、ほぼ同じ参照入力を有し、また、ほぼ同じ電流設定を有することにより、良好な整合（マッチング）及びトラッキングを可能としている。
【００３２】
本発明の一実施形態では、装置内で使用される第１デジタル／アナログ変換器２１００及び第２デジタル／アナログ変換器２２００は、同じダイ２０００上に配置される。
【００３３】
図２には、それぞれ受信したデジタル信号を、第１アナログ信号３１００及び第２アナログ信号３２００へと変換する第１デジタル／アナログ変換器２１００及び第２デジタル／アナログ変換器２２００が示されている。
【００３４】
また、図２には、第１アナログ信号３１００と第２アナログ信号３２００とが加算されて、第３結果１５００が求められ、第３結果１５００がアナログ電圧信号３３００に変換される様子が示されている。
【００３５】
さらに、変換されたアナログ電圧信号３３００の判定を行うことができる。第１ＤＡＣ２１００の出力３１００は、増幅器に直接接続されており、第２ＤＡＣ２２００の出力は、電流分割器３２１０を介して増幅器６０００に接続されている。この例では、電流分割器３２１０の比は、１／２５６である。２つのＤＡＣの全出力電流は、
ＩＴｏｔａｌ＝ＩＤＡＣ１＋１／２５６ＩＤＡＣ２
である。
【００３６】
出力の範囲を規定するべく、ＤＡＣ内で電圧基準８１００を使用してもよい。電流出力ＤＡＣの場合、全電流（又は最大電流）は、電流設定抵抗器Ｒｓｅｔを有する電圧基準８１００によって決定される。また、オフセット電流８２００は、電圧基準回路８０００によって決定されてもよい。
【００３７】
ＤＡＣ出力範囲は、単極又は双極であってもよい。好ましい実施形態では、幾つかのＤＡＣ出力の出力範囲は単極であり、０ｍＡから１０ｍＡの出力範囲を提供する。通常のＡＴＥでは、双極の出力電圧（例えば、−５０Ｖから＋５０Ｖ）を使用することが要求される。出力増幅器６０００は、電圧変換器に対する電流として機能する。双極動作とするためには、オフセット電流８２００が必要となる。図の場合には、−５ｍＡのオフセット電流が印加され、増幅器６０００は、ＤＡＣ出力電流が０ｍＡから１０ｍＡの場合、−５ｍＡから＋５ｍＡの電流範囲を有する。電流は、適切な双極電圧へと変換される。
【００３８】
第１ＤＡＣは、電力増幅器出力電圧（フィードスルー電圧）を制御する。例えば、機能及び位相マージンを保つために、１００Ｍｓｐｓのオーダーの低いレイテンシのＤＡＣを必要とする場合がある。増幅器は、ゲイン選択を行うことなく、出力電圧をシームレスに変更してもよい。さらに、このようにすることで、電圧範囲の変更時に発生する不具合を低減させることができる。
【００３９】
例えば、２Ｖの範囲の場合、１６ビットが利用可能（１６ビット分解能）であり、電圧に対する分解能は次のように計算される。
分解能@2V 16 bit -> (+2V - (-2V))/216 = 0.00006103515625 V
【００４０】
ＤＡＣが４０Ｖに対して０．００００６１Ｖの分解能を維持する場合に、必要となるビット分解能は、以下のように計算される。
必要ビット@40V -> (+40V - (-40V))/ 0.00006103515625 V = 2949120 = 220.3
この場合、ＤＡＣが４０Ｖに対して０．００００６１Ｖの分解能を維持するには、２１ビット必要になる。
【００４１】
図２に示した回路は、この条件に対応していてもよい。この回路のコンセプトは、少なくとも２つのＤＡＣ２１００、２２００を、それぞれ粗いＤＡＣ２１００と精細なＤＡＣ２２００として利用することである。粗いＤＡＣ２１００は、大きなステップサイズを提供し、精細なＤＡＣ２２００は、粗いＤＡＣ２１００のステップを補間する。
【００４２】
デュアルデジタル／アナログ変換器のリニアリティ誤差を補償する装置は、本発明の１以上の実施形態に係る動作に適応したデュアルデジタル／アナログ変換器のリニアリティ誤差を補償する補償部を備える。
【００４３】
本発明の一実施形態において、装置は、第１デジタル／アナログ変換器２１００及び第２デジタル／アナログ変換器２２００を備える。
【００４４】
本発明の一実施形態において、上記装置で使用される第１デジタル／アナログ変換器２１００及び第２デジタル／アナログ変換器２２００は、動作時に、少なくとも５０Ｍｓｐｓ、望ましくは５０Ｍｓｐｓから１５０Ｍｓｐｓ、より望ましくは１００Ｍｓｐｓを提供してもよい。
【００４５】
本発明の別の実施形態において、上記装置内の第１デジタル／アナログ変換器２１００及び第２デジタル／アナログ変換器２２００は、それぞれ平行な入力を有し、デジタル／アナログ変換器への入力は、１以上にビット入力、望ましくは、２ビットから２２ビットの入力、より望ましくは１０ビットから１６ビットの入力、最も望ましくは１４ビットの入力であってもよい。
【００４６】
図３には、粗いＤＡＣ２１００及び詳細なＤＡＣ２２００プログラムビット関係が概略的に示されている。
【００４７】
両方のビットアレイはそれぞれ、アクティブビット（ＡＢ）及びドントケア（don't-care）ビットＤＣＢから構成されている。ＤＡＣ１  ２１００のアクティブビットの最下位ビット（ＬＳＢ）２１１０の誤差を補償するには、ＤＡＣ１  ２１００のアクティブＬＳＢ２１１０及びＤＡＣ２  ２２００の最上位ビット（ＭＳＢ）２２１０をオーバーラップさせる。少なくとも２つのＤＡＣ２１００及び２２００を使用することにより、ＤＡＣ１  ２１００のＬＳＢ２１１０の微分非リニアリティ（ＤＮＬ）誤差を補償する較正を行うことができる。ＤＡＣ１  ２１００のＤＮＬ及びＤＡＣ２  ２２００のゲインを補償するべく、少なくとも２つのルックアップテーブル（ＬＵＴ）４０００が用意されてもよい。
【００４８】
さらに図３では、上位ビットアレイ１１００及び下位ビットアレイ１２００は、デジタルデータ信号１０００の少なくとも１つの共通ビットを共有する。
【００４９】
ルックアップテーブル４０００は、少なくとも２つのサブルックアップテーブル４０００'、４０００''によって構成され、修正データ４１００の第１部分４１１０は、少なくとも２つのサブルックアップテーブル４０００'、４０００''のうちの第１サブルックアップテーブル４０００'によって提供され、修正データ４１００の第２部分４１２０は、少なくとも２つのサブルックアップテーブル４０００'、４０００''のうちの第２サブルックアップテーブル４０００''によって提供される。
【００５０】
図４には、メインＤＡＣ２１００リニアリティ誤差の較正済み状態及び較正されていない状態が概略的に示されている。第１直線ＵＣＬは、第１ＤＡＣ２１００のリニアリティ誤差を示している。この誤差は、負のオフセットを第２ＤＡＣ２２００に加算することにより打ち消して、修正することができる。第２の線ＣＬは、較正後の誤差を示している。この場合、分解能は、１８ビットより高くすることができる。
【００５１】
第２ＤＡＣ２２００の電流出力は、第１ＤＡＣ２１００の電流出力の１／２５６であるから、第２ＤＡＣ２２００のリニアリティ誤差も１／２５６である。したがって、第２ＤＡＣ（２２００）の誤差は、結果にほとんど影響を及ぼさない（多くの場合、２０ビット分解能以下）。
【００５２】
図５には、時間に対するＤＡＣ較正誤差曲線９６００及び電圧９７００が概略的に示されている。図５には、理想的な修正線９０００と、誤差曲線９１００の段階的な較正が示されている。
【００５３】
図５では、３段階の較正が行われている。較正の各段階は、第２ＤＡＣ２２００段階値９２００、段階値誤差９３００、及び、段階誤差修正値９４００を含み、修正された誤差曲線９５００が受信される。
【００５４】
較正回路は、粗いＤＡＣの電圧ステップの各々に対して、増幅器の出力電圧を測定する。電圧ステップの各々に対して、リニアリティエラーが計算される。精細なＤＡＣ２１００についても、精細ＤＡＣ２１００のリニアリティ誤差を修正するべく、オフセット及びゲインが計算される。
【００５５】
図６には、ＤＡＣ較正誤差修正が概略的に示されている。粗いＤＡＣ２１００の誤差修正較正及び精細なＤＡＣ２２００の較正が示されている。さらに、較正が行われていない状態９１００及び較正が行われた状態９５００における両ＤＡＣ信号の合計が示されている。
【００５６】
当業者であれば、上記の様々な方法の段階を、プログラムされたコンピュータによって実行可能なことは明らかである。ある実施形態では、例えば、デジタルデータ記憶媒体のように、機械又はコンピュータ可読であり、機械実行可能又はコンピュータ実行可能プログラムの命令をエンコードするプログラム記憶デバイスを範囲に含むことを意図しており、命令は、上記の方法の段階の一部又は全てを実行する。プログラム記憶デバイスは、例えば、デジタルメモリ、磁気ディスク及び磁気テープのような磁気記憶媒体、ハードドライブ、又は光学的に読み出し可能なデジタルデータ記憶媒体である。実施形態は、上記の方法の段階を実行するようプログラムされたコンピュータも範囲に含むことを意図している。
【００５７】
上記の説明及び添付の図面は、本発明の原理を例示しているにすぎない。当業者であれば、明細書には明示的に説明又は図示されていないが、本発明の原理を具現化する様々な配置を考えうることは明らかであり、このような配置についても発明の範囲及び精神に含まれる。また、本明細書に引用された例の全ては、原則として、本発明の原理及び発明者が当分野に貢献する原理を読者が完全に理解することを助けることのみを目的としており、本発明が、具体的に示された例及び条件に限定されると解釈されるべきでない。さらに、本発明の実施形態、原理及び側面を引用した全ての文書、及び、特定の例は、これらの均等物を包含することを意図している。
【００５８】
図面に示される様々な要素の機能、例えば、"プロセッサ"と名付けられた機能ブロックは、専用ハードウェアを利用して提供されてもよいし、適切なソフトウェアと連携してソフトウェアを実行可能なハードウェアによって実装されてもよい。プロセッサによって提供される場合、機能は、１つの専用プロセッサ、１つの共有プロセッサ、又は、複数のプロセッサであって一部が共有されているプロセッサによって提供されてもよい。また、"プロセッサ"又は"コントローラ"という言葉の明示的な使用は、ソフトウェアを実行可能なハードウェアのみを指すと解釈されるべきではなく、非明示的に、限定することなく、デジタル信号プロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、特定用途集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ソフトウェアを格納するリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）及び不揮発性記憶装置を含む。周知の及び／又は慣例のその他のハードウェアも含まれる。同様に、図に示されるスイッチは、コンセプトを示しているにすぎない。これらの機能は、専用ロジック、プログラム制御及び専用ロジックの相互作用を介したプログラムロジックのオペレーションによって実行されてもよく、又は、マニュアル的に実行されてもよく、コンテキストから具体的に理解されるように、実装者によって、特定の技術が選択されてもよい。
【００５９】
当業者であれば、本願で示されたブロック図は、本発明の原理を具現化した回路を示したコンセプト的な図面であることは理解できる。同様に、フローチャート、フロー図、状態遷移図、疑似コード等は、コンピュータ又はプロセッサが明示的に示されていなくとも、コンピュータ可読媒体に実質的に存在し、コンピュータ又はプロセッサによって実行される様々なプロセスを表していることは理解されるべきである。
【図１】
2012156995.tif 000003
【図２】
2012156995.tif 000004
【図３】
2012156995.tif 000005
【図４】
2012156995.tif 000006
【図５】
2012156995.tif 000007
【図６】
2012156995.tif 000008
【外国語明細書】
2012156995000001.pdf