(57)【要約】【課題】回路面積が小さく、且つデータ読み出しを正確且つ高速にする。【解決手段】  ロウデコーダは、メモリセルアレイのカラム方向の側部に配置されメモリセルを選択するための第１駆動信号をワード線に供給する。ダミーワード線は、カラム方向に延びるよう形成される。ダミービット線は、ロウ方向に延びるように形成される。ダミーワード線及びダミービット線の少なくとも１つはメモリセルアレイの外部に配置される。ロウデコーダは、第２駆動信号をダミービット線及びダミーワード線を介してセンスアンプ回路に向けて出力する。【選択図】図１
2012128895.tif 000002
【特許請求の範囲】
【請求項１】
カラム方向に延びるワード線と前記カラム方向と直交する方向であるロウ方向に延びるビット線との交差部にメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイの前記カラム方向の側部に配置され前記メモリセルを選択するための第１駆動信号を前記ワード線に供給するロウデコーダと、
前記メモリセルアレイの前記ロウ方向の側部に配置され前記ビット線の電位の変化を検知して前記メモリセルが保持するデータを判定するセンスアンプ回路と、
前記カラム方向に延びるよう形成されたダミーワード線と、
前記ロウ方向に延びるように形成されたダミービット線と
を備え、
前記ダミーワード線及び前記ダミービット線の少なくとも１つが前記メモリセルアレイの外部に配置され、
前記ロウデコーダから出力される信号は、前記ダミービット線及び前記ダミーワード線を介して前記センスアンプ回路に向けて第２駆動信号として出力され、
前記センスアンプ回路は、前記第２駆動信号に基づき活性化されるように構成された
ことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーワード線と前記センスアンプ回路との間の信号経路に接続されるバッファ回路を更に備え、前記バッファ回路は、直列接続される２個のＮＭＯＳトランジスタを含む論理ゲート回路により構成される請求項１に記載の半導体記憶装置。
【請求項３】
前記論理ゲート回路に含まれるＮＭＯＳトランジスタは、前記メモリセルに含まれるＮＭＯＳトランジスタと同一の閾値電圧を有する請求項２記載の半導体記憶装置。
【請求項４】
前記ダミーワード線又は前記ダミービット線は、第１配線と、前記第１配線の一部に一端を接続され他端は開放されている第２配線とを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ダミーワード線は、前記ロウデコーダから延びて、前記メモリセルアレイが配置されるメモリセルアレイ領域の前記カラム方向の中間の位置において折り返される構造を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
一般的な半導体記憶装置において、データ読み出しは、メモリセルの保持するデータに応じてビット線に現れた信号を、所定のタイミングでセンスアンプ回路で検知・増幅することにより行われている。半導体記憶装置の動作速度を速くするには、メモリセルの選択信号の立ち上がりからセンスアンプ活性化までの時間を短縮することが望まれる。
【０００３】
しかし、センスアンプ回路を早く活性化させ過ぎると、選択メモリセルに接続されたビット線対に十分な電位差が現れる前にセンスアンプ回路の検知・増幅動作が開始されてしまい、誤読み出しが行われる可能性が高くなる。従って、誤読み出しが生じず、且つ動作速度を早めることができる最適なタイミングを設定することが必要である。センスアンプ回路の活性化タイミングは、メモリセルアレイの容量（サイズ、幅等）に依存する。特に、メモリマクロジェネレータでは、回路構成を変えずに多くのメモリ構成へ対応することが望まれるため、容量に応じた最適なタイミングを設定することが必要である。
【０００４】
そこで、センスアンプの活性化信号を適正なタイミングで生成するための技術として、ダミーセルから読み出した信号を遅延回路で遅延させ、この遅延信号をセンスアンプ活性化信号としてセンスアンプに供給する半導体記憶装置が知られている。この装置は、所定のデータを固定的に保持しメモリセルアレイと同一又は類似の構造を有するダミーセルを有している。そして、このダミーセルに接続されたダミーワード線に対し選択信号を入力し、その結果ダミーセルからダミービット線対に読み出された信号を遅延回路にて所定時間遅延させてセンスアンプ活性化信号を生成し、このセンスアンプ活性化信号をセンスアンプに入力させるものである。ダミーワード線やダミービット線を、メモリセルアレイの容量に対応した形状を有するように形成することにより、メモリセルの容量に対応した最適のセンスアンプ活性化信号を生成することができる。
【０００５】
しかし、上記のようなダミーセル、ダミーワード線及びダミービット線はメモリ装置中で大きな回路面積を占め、メモリ装置の小型化の障害になるという問題がある。また、ダミーセルは、その保持データを”１”、”０”のいずれかに固定する必要があるため、メモリセルＭＣとは異なるレイアウトを有する必要がある。そのため、ダミーセルを配列したダミーセルアレイは、メモリセルを配列したメモリセルアレイとは連続性が異なり、別途セル構造を設計する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−７０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、回路面積が小さく、且つデータ読み出しを正確且つ高速にすることを目的とする。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の半導体記憶装置は、カラム方向に延びるワード線と前記カラム方向と直交する方向であるロウ方向に延びるビット線との交差部にメモリセルを配列してなるメモリセルアレイを備える。ロウデコーダは、前記メモリセルアレイの前記カラム方向の側部に配置され前記メモリセルを選択するための第１駆動信号を前記ワード線に供給する。センスアンプ回路は、前記メモリセルアレイの前記ロウ方向の側部に配置され前記ビット線の電位の変化を検知して前記メモリセルが保持するデータを判定する。ダミーワード線は、前記カラム方向に延びるよう形成される。ダミービット線は、ロウ方向に延びるように形成される。前記ダミーワード線及び前記ダミービット線の少なくとも１つは前記メモリセルアレイの外部に配置される。ロウデコーダから出力される信号は、前記ダミービット線及び前記ダミーワード線を介して第２駆動信号として前記センスアンプ回路に向けて出力される。また、センスアンプ回路は、前記ダミービット線及び前記ダミーワード線を介して供給された前記第２駆動信号に基づき活性化されるように構成される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。
【図２】第２の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。
【図３】第３の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。
【図４】第４の実施の形態に係る半導体記憶装置の全体構成を示す回路図である。
【図５Ａ】第５の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図５Ｂ】第５の実施の形態の変形例に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図６】第６の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図７】第７の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図８】第８の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図９】第９の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図１０】第９の実施の形態の変形例に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図１１】第１０の実施の形態に係る半導体記憶装置のダミーワード線ＤＷＬの構造を示す。
【図１２Ａ】第１１の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１２Ｂ】第１２の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１３】第１３の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１４】第１４の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１５】第１５の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１６】第１６の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１７】第１６の実施の形態の変形例に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【図１８】第１７の実施の形態に係る半導体記憶装置のダミービット線ＤＢＬの構造を示す。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。以下の実施の形態では、本発明をスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した場合を例にとって説明する。しかし、本発明はこれに限定されるものではなく、ダミーセルを配列してなるダミー回路を利用可能な他の半導体記憶装置にも適用可能であることはいうまでもない。
【００１１】
[第１の実施の形態]
まず、第１の実施の形態に係る半導体記憶装置の全体構成を図１を参照して説明する。図１に示すように、本実施の形態の半導体記憶装置は、メモリセルアレイ１１、ロウデコーダ１２、リード・ライト回路１３、制御回路１４、ダミービット線ＤＢＬ、遅延回路１４１、ダミーワード線ＤＷＬ、及びバッファ回路ＢＦｏから大略構成されている。
【００１２】
メモリセルアレイ１１は、図１に示すように、ロウ方向に延びるビット線対ＢＬ、／ＢＬ、及びロウ方向とは直交する方向であるカラム方向に延びるワード線ＷＬを備える。そして、ビット線対ＢＬ、／ＢＬ及びワード線ＷＬの交差部に複数のメモリセルＭＣをマトリクス状に配列して構成される。
メモリセルＭＣは、例えば一対のインバータＩＮＶｔ、ＩＮＶｃを逆並列接続すると共に、その接続ノードとビット線対ＢＬ、／ＢＬとの間に選択トランジスタＳＴ１、ＳＴ２を備えたものとすることができる。
【００１３】
また、複数のワード線ＷＬのいずれかに選択的に選択信号を与えてメモリセルＭＣを選択するための構成として、ロウデコーダ１２が設けられている。ロウデコーダ１２は、メモリセルアレイ１１のカラム方向の側部の、ワード線ＷＬの延長線上に設けられ、制御回路１４からメモリセルＭＣを選択するための選択信号ＳＲ１〜ＳＲｎ（第１駆動信号）を入力される。この選択信号ＳＲ１〜ｎは、それぞれバッファ回路としてのインバータＢＦ１〜ＢＦｎを介してワード線ＷＬ０〜ＷＬｎに供給される。
【００１４】
リード・ライト回路１３は、メモリセルアレイ１１からのデータ読み出し及び書き込み等を行うための各種回路、例えばセンスアンプ回路ＳＡ等を含んでいる。リード・ライト回路１３及びセンスアンプ回路ＳＡ等の各種回路は、メモリセルアレイ１１のロウ方向の側部に配置されている。図示は省略するが、リード・ライト回路１３には、ビット線対ＢＬ、／ＢＬをプリチャージするためのプリチャージ回路、書き込みデータを一時保持するデータバッファ等も含まれている。センスアンプ回路ＳＡは、選択されたメモリセルＭＣからビット線対ＢＬ、／ＢＬに読み出された信号に基づくビット線対ＢＬ、／ＢＬの電位の変化を検知・増幅し、これによりメモリセルＭＣが保持するデータを判定する機能を有する。
【００１５】
制御回路１４は、ロウデコーダ１２及びリード・ライト回路１３に対し各種制御信号を出力して、ロウデコーダ１２及びリード・ライト回路１３を制御する。
【００１６】
また、ロウデコーダ１２、リード・ライト回路１３、及び制御回路１４が配置される周辺回路領域には、バッファ回路としてのインバータＢＦｄ、ＮＡＮＤゲートＮＤ１、ダミービット線ＤＢＬ、遅延回路１４１、ダミーワード線ＤＷＬ、及びバッファ回路ＢＦｏが設けられている。これらは、選択信号ＳＲ１〜ＳＲ２の立ち上がりと略同時に立ち上がる選択信号ＳＲｄ（第２駆動信号）に基づき、センスアンプ回路ＳＡを活性化させるためのセンスアンプ活性化信号ＳＡＥを生成するための構成である。すなわち、選択信号ＳＲは、ダミービット線ＤＢＬ、ダミーワード線ＤＷＬ、及びバッファ回路ＢＦｏ等を介して、センスアンプ活性化信号ＳＡＥとしてセンスアンプ回路ＳＡに供給される。バッファ回路ＢＦｏはメモリセルＭＣの特性を模擬した特性を有しているので、個々のメモリセルの特性に合わせたタイミングでセンスアンプ活性化信号ＳＡＥを発生させることができる。
【００１７】
バッファ回路ＢＦｄには、選択信号ＳＲｄが制御回路１４から入力される。バッファ回路ＢＦｄの出力信号は、ＮＡＮＤゲートＮＤ１の２つの入力端子に入力される。ＮＡＮＤゲートＮＤ１はインバータのように動作し、その出力信号をダミービット線ＤＢＬを介して遅延回路１４１に出力する。ダミービット線ＤＢＬは、ロウデコーダ１２の空き領域に形成されている。ダミービット線ＤＢＬは、メモリセルアレイ１１の容量（サイズ、幅）に合わせた長さを有するように配設される。メモリセルアレイ１１の容量が大きくなると、必然的にワード線ＷＬやビット線ＢＬの抵抗値、容量値も大きくなり、センスアンプ回路の活性化タイミングも遅くなる。ダミービット線ＤＢＬをメモリセルアレイ１１の容量に合わせた長さ、及び幅とすることにより、ダミービット線ＤＢＬにメモリセルアレイ１１の容量に対応した抵抗値、容量値を与えることができ、これにより、メモリセルアレイ１１の容量に合わせたタイミングでセンスアンプ回路ＳＡを活性化させることができる。なお、遅延回路１４１は、複数のインバータの縦列接続により構成され得る。
【００１８】
遅延回路１４１の出力信号は、ダミーワード線ＤＷＬに供給される。ダミーワード線ＤＷＬも、ダミービット線ＤＢＬと同様に、メモリセルアレイ１１の容量（サイズ、幅）に合わせた長さを有するように配設される。
ダミーワード線ＤＷＬは、好ましくは図１に示すように、カラム方向に沿って延びて、メモリセルアレイ１１のカラム方向の中心付近（図１の符号ＦＰ）で折り返す構造を有している。なお、図１に示すように、折り返し部分ＦＰの延長線上にある延長配線ＥＬは、場合により省略しても構わない。
【００１９】
ダミーワード線ＤＷＬの他端は、バッファ回路ＢＦｏに接続されている。バッファ回路ＢＦｏからの出力信号はセンスアンプ活性化信号ＳＡＥとしてセンスアンプ回路ＳＡに入力される。すなわち、バッファ回路ＢＦｏは、メモリセルＭＣの特性に近似した特性を有する回路が用いられ、ここでは、一例としてＮＡＮＤゲートなど、直列接続される２つのＮＭＯＳトランジスタを備えた論理ゲート回路が採用されている。その理由は、ＮＡＮＤゲートが、図１に示すように、２つのＮＭＯＳトランジスタＭＮ１，ＭＮ２を直列接続した構造を有しているからである。メモリセルＭＣが図１に示すような構造な構造を有している場合、プリチャージされたビット線対ＢＬ、／ＢＬの電荷は、２つの直列接続されたＮＭＯＳトランジスタを介して放電される（インバータＩＮＶｔ又はＩＮＶｃ中のＮＭＯＳトランジスタ、及び選択トランジスタＳＴ１又はＳＴ２）。一方、バッファ回路ＢＦｏが、図１に示すようなＮＡＮＤゲートで構成される場合、出力端子（ｆ）の電荷は、同様に２つのＮＭＯＳトランジスタを介して放電される。従って、ＮＡＮＤゲートで構成されるバッファ回路ＢＦｏは、メモリセルＭＣの動作を模擬するのに好適である。なお、ＮＡＮＤゲートの２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２は、メモリセルＭＣ中のインバータＩＮＶｔ、ＩＮＶｃ中のＮＭＯＳトランジスタ、及び選択トランジスタＳＴ１、ＳＴ２と同一の閾値電圧を有しているのが好ましい。そのため、これらのトランジスタは、同一のサイズを有し、同一の条件でチャネルに対しイオン注入を受けるのが好ましい。
【００２０】
このように、本実施の形態のＳＲＡＭでは、ワード線ＷＬ、ビット線ＢＬとほぼ同一の抵抗値及び容量を有するダミーワード線ＤＷＬ、ダミービット線ＤＢＬ、及びメモリセルＭＣと類似した特性を有するバッファ回路ＢＦｏを用いてセンスアンプ活性化信号ＳＡＥを生成している。ダミーセルを用いていない分、回路面積を小さくすることができる。ダミーセルを用いない代わりに、バッファ回路ＢＦｏによりメモリセルＭＣの特性を模擬しているので、メモリセルＭＣの特性のバラツキを反映したタイミングでセンスアンプ活性化信号ＳＡＥを生成することができる。また、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬは、いずれもメモリセルアレイ１１の外部の、比較的レイアウトの自由度の高い周辺回路領域に設けられているので、メモリセルアレイ１１の占有面積を小さくし、全体としてメモリの面積を縮小することができる。
【００２１】
[第２の実施の形態]
次に、第２の実施の形態に係る半導体記憶装置の全体構成を、図２を参照して説明する。図２において、第１の実施の形態と同一の構成要素については図１と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２２】
この第２の実施の形態は、選択信号ＳＲｄが、まずインバータＢＦｅを介してダミーワード線ＤＷＬに入力され、次いでこのダミーワード線ＤＷＬを通過した選択信号ＳＲｄがバッファ回路ＢＦｏ、ダミービット線ＤＢＬに入力される。ダミービット線ＤＢＬを通過した信号は、遅延回路１４１に入力された後、センスアンプ活性化信号ＳＡＥとして出力される。この点、第１の実施の形態では、選択信号ＳＲｄがまずバッファ回路ＢＦｄ、ＮＡＮＤゲートＮＤ１からダミービット線ＤＢＬに入力され、次いで遅延回路１４１を介してダミーワード線ＤＷＬに入力されるのと異なっている。
【００２３】
この第２の実施の形態でも、ダミーワード線ＤＷＬ、ダミービット線ＤＢＬはメモリセルアレイ１１が配置される領域よりも外の、ロウデコーダ１２、リード・ライト回路１３、及び制御回路１４が配置される周辺回路領域に配置されている。また、ダミーセルは設けられていない。従って、第１の実施の形態と同様に回路面積の縮小を図ることができる。
【００２４】
[第３の実施の形態]
次に、第３の実施の形態に係る半導体記憶装置の全体構成を、図３を参照して説明する。図３において、第１の実施の形態と同一の構成要素については図１と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２５】
この第３の実施の形態は、ダミーセルＤＣがメモリセルアレイ１１内に設けられており、このため、ダミービット線ＤＢＬもメモリセルアレイ１１内に形成されている点で、第１の実施の形態と異なっている。すなわち、選択信号ＳＲｄは、まずバッファ回路ＢＦｄに入力され、バッファ回路ＢＦｄの出力信号がダミーセルＤＣに供給される構成とされている。バッファ回路ＢＦｄの出力信号がダミーセルＤＣに供給されると、ダミーセルＤＣの図示しない選択トランジスタが導通し、ダミーセルＤＣからダミービット線ＤＢＬに向けて信号が読み出される。ダミービット線ＤＢＬの一端は遅延回路１４１の入力端子に接続されている。遅延回路１４１の出力端子はダミーワード線ＤＷＬの一端に接続されている。ダミーワード線ＤＷＬは、第１の実施の形態と同様に、リード・ライト回路１３の空き領域上に形成されている。
【００２６】
この実施の形態では、ダミービット線ＤＢＬ及びダミーセルＤＣがメモリセルアレイ１１内に設けられており、その分回路面積は第１及び第２の実施の形態に比べ大きくなってしまう。しかし、ダミーワード線ＤＷＬは、第１の実施の形態と同様にメモリセルアレイ１１の外部に設けられているので、回路面積は従来に比べ十分に小さくすることができる。
【００２７】
[第４の実施の形態]
次に、第４の実施の形態に係る半導体記憶装置の全体構成を、図４を参照して説明する。図４において、第１の実施の形態と同一の構成要素については図１と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２８】
この実施の形態では、第３の実施の形態とは逆に、ダミーワード線ＤＷＬがメモリセルアレイ１１内に配置され、ダミービット線ＤＢＬがメモリセルアレイ１１の外に形成されている。選択信号ＳＲｄがバッファ回路ＢＦｄを介してダミーワード線ＤＷＬに入力され、その後ＮＡＮＤゲートＮＤ１を介してダミービット線ＤＢＬに入力される。ダミービット線ＤＢＬを通過した信号は、インバータの縦列接続からなる遅延回路１４１に入力され、センスアンプ活性化信号ＳＡＥとして出力される。
【００２９】
[第５の実施の形態]
第５の実施の形態に係る半導体記憶装置の構成を、図５Ａを参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００３０】
この第５の実施の形態では、ダミーワード線ＤＷＬが、カラム方向に延びると共に折り返し配線部ＤＷＬｆにより折り返される折り返し構造を有する第１配線ＤＷＬ１と、この第１配線ＤＷＬ１に一端を接続され他端は開放されている第２配線ＤＷＬ２を備えている。なお、この図５Ａでは、第１配線ＤＷＬ１の間に電源線ＰＳＬが挿入されているが、あくまでも一例であり、これに限定されるものではない。第１配線ＤＷＬ１、第２配線ＤＷＬ２、電源線ＰＳＬ等はメモリセルアレイ１１中のワード線ＷＬと同一の配線幅及び配線ピッチで配列されており、これにより、ワード線ＷＬとダミーワード線ＤＷＬの抵抗値が揃えられている。
【００３１】
第２配線ＤＷＬ２は、ワード線ＷＬに接続されているコンタクト及びシャント配線等（図示せず）を模擬したものである。ダミーワード線ＤＷＬを、メモリセルアレイ１１の容量に合わせた第１配線ＤＷＬ１のみで形成した場合、ダミーワード線ＤＷＬ全体の寄生容量は、ワード線ＷＬのそれに比べ小さくなってしまう。その理由は、ワード線ＷＬにはコンタクトやシャント配線が接続されているからである。そのため、この変形例では、このようなコンタクトやシャント配線の寄生容量に相当する寄生容量をダミーワード線ＤＷＬに与えるため、このような第２配線ＤＷＬを有しているのである。以上はダミーワード線ＤＷＬの説明であるが、ダミービット線ＤＢＬも同様な構造を与えることができる。
【００３２】
この第５の実施の形態の変形例を図５Ｂに示す。この第５の実施の形態の変形例のダミーワード線ＤＷＬは、折り返し配線部ＤＷＬｆを有する第１配線ＤＷＬ１と、第２配線部ＤＷＬ２を有している点で、図５Ａと同様である。ただし、第２配線部ＤＷＬ２はＴ字型に形成されており、その外向きの一辺は凹凸状に形成されている。その外側に配線される電源線ＰＳＬ２も同様にその一辺が凹凸状に形成されており、第２配線ＤＷＬ２の凹凸部とかみ合うようにされている。これにより、第２配線部ＤＷＬ２の寄生容量を増加させることができる。なお、第１配線ＤＷＬ１、第２配線ＤＷＬ２、及び電源線ＰＳＬ１、ＰＳＬ２の配線ピッチは、メモリセルアレイ１１におけるワード線ＷＬの配線ピッチと同様にするのが好ましい。
【００３３】
[第６の実施の形態]
次に、第６の実施の形態に係る半導体記憶装置の構成を、図６を参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００３４】
この第６の実施の形態のダミーワード線ＤＷＬは、第１配線ＤＷＬ１に一端を接続された第２配線部ＤＷＬ２を有している点で、第５の実施の形態と同様である。ただし、第２配線部ＤＷＬ２は、第１配線ＤＷＬ１の上方に接触するように形成されたコンタクトＶ１と、コンタクトＶ１の上端に接する上層金属配線ＵＬ１により形成されている。この構成の場合、第５の実施の形態に比べ、ダミーワード線ＤＷＬの占有面積を小さくすることができる。
【００３５】
[第７の実施の形態]
次に、第７の実施の形態に係る半導体記憶装置の構成を、図７を参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００３６】
この第７の実施の形態のダミーワード線ＤＷＬは、第１配線ＤＷＬ１に一端を接続された第２配線部ＤＷＬ２を有している点で、第５の実施の形態と同様である。ただし、第２配線部ＤＷＬ２は、第１配線ＤＷＬ１の上方に接触するように形成されたコンタクトＶ１と、コンタクトＶ１の上端に接する上層金属配線ＵＬ１と、その上方に形成されるコンタクトＶ２と、このコンタクトＶ２の上端に接する上層金属配線ＵＬ２とにより形成されている。なお、コンタクトと上層金属配線は、２層に限らず、３層以上の複数層に亘り形成されていてもよい。この構成によれば、第６の実施の形態に比べ第２配線ＤＷＬ２の寄生容量を大きくしながらも、ダミーワード線ＤＷＬの占有面積の増加を抑えることができる。
【００３７】
[第８の実施の形態]
次に、第８の実施の形態に係る半導体記憶装置の構成を、図８を参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００３８】
この第８の実施の形態のダミーワード線ＤＷＬは、第１配線ＤＷＬ１に一端を接続された第２配線部ＤＷＬ２を有している点で、第５の実施の形態と同様である。ただし、第２配線部ＤＷＬ２は、第１配線ＤＷＬ１の下方に接触するように形成されたコンタクトＶ１’と、コンタクトＶ１の下端に接する下層金属配線ＬＬ１により形成されている。この構成でも、第６の実施の形態と同様の効果を得ることができる。
【００３９】
[第９の実施の形態]
次に、第９の実施の形態に係る半導体記憶装置の構成を、図９を参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００４０】
この第９の実施の形態のダミーワード線ＤＷＬは、第１配線ＤＷＬ１に一端を接続された第２配線部ＤＷＬ２を有している点で、第５の実施の形態と同様である。ただし、第２配線部ＤＷＬ２は、第１配線ＤＷＬ１の下方に接触するように形成されたコンタクトＶ１’と、コンタクトＶ１’の下端に接する下層金属配線ＬＬ１と、その下方に形成されるコンタクトＶ２’と、このコンタクトＶ２の下端に接する下層金属配線ＬＬ２とにより形成されている。なお、コンタクトと下層金属配線は、２層に限らず、３層以上の複数層に亘り形成されていてもよい。
なお、図１０に示すように、金属配線ＬＬ２に代えて、ポリシリコンにより形成される下層配線ＬＬ２’を設けてもよい。
【００４１】
[第１０の実施の形態]
次に、第１０の実施の形態に係る半導体記憶装置の構成を、図１１を参照して説明する。この実施の形態は、ダミーワード線ＤＷＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００４２】
この第１０の実施の形態のダミーワード線ＤＷＬは、第１配線ＤＷＬ１に一端を接続された第２配線部ＤＷＬ２を有している点で、第５の実施の形態と同様である。ただし、第２配線部ＤＷＬ２は、第１配線ＤＷＬ１の上方に接触するように形成されたコンタクトＶ１と、コンタクトＶ１の上端に接する上層金属配線ＵＬ１と、第１配線ＤＷＬ１の下方に接触するように形成されたコンタクトＶ１’と、コンタクトＶ１の下端に接する下層金属配線ＬＬ１とにより形成されている。なお、コンタクトと上下層金属配線は、１層に限らず、２層以上の複数層に亘り形成されていてもよい。
【００４３】
[第１１の実施の形態]
第１１の実施の形態に係る半導体記憶装置の構成を、図１２Ａを参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００４４】
この第１１の実施の形態のダミービット線ＤＢＬは、第１配線ＤＢＬ１と、第２配線部ＤＢＬ２を有している点で、第１の実施の形態の変形例におけるダミーワード線ＤＷＬ（図１Ｂ）と類似した構造を有している。第２配線部ＤＢＬ２はＴ字型に形成されており、その外向きの一辺は凹凸状に形成されている。その外側に配線される電源線ＰＳＬ３も同様にその一辺が凹凸状に形成されており、第２配線ＤＢＬ２の凹凸部とかみ合うようにされている。これにより、第２配線部ＤＢＬ２の寄生容量を増加させることができる。なお、第１配線ＤＢＬ１、第２配線ＤＢＬ２、電源線ＰＳＬ３等はメモリセルアレイ１１中のビット線ＢＬと同一の配線幅及び配線ピッチで配列されており、これにより、ビット線ＢＬとダミービット線ＤＢＬの抵抗値が揃えられている。
【００４５】
[第１２の実施の形態]
第１２の実施の形態に係る半導体記憶装置の構成を、図１２Ｂを参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００４６】
この第１２の実施の形態の第２配線部ＤＢＬ２はＬ字型に形成されており、その外向きの一辺は直線状に形成されている点が第１１の実施の形態と異なっている。
【００４７】
[第１３の実施の形態]
次に、第１３の実施の形態に係る半導体記憶装置の構成を、図１３を参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００４８】
この第１３の実施の形態のダミービット線ＤＢＬは、第１配線ＤＢＬ１に一端を接続された第２配線部ＤＢＬ２を有している点で、前述の実施の形態と同様である。ただし、第２配線部ＤＢＬ２は、第１配線ＤＢＬ１の上方に接触するように形成されたコンタクトＶ３と、コンタクトＶ３の上端に接する上層金属配線ＵＬ３により形成されている。
【００４９】
[第１４の実施の形態]
次に、第１４の実施の形態に係る半導体記憶装置の構成を、図１４を参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００５０】
この第１４の実施の形態のダミービット線ＤＢＬは、第１配線ＤＢＬ１に一端を接続された第２配線部ＤＢＬ２を有している点で、前述の実施の形態と同様である。ただし、第２配線部ＤＢＬ２は、第１配線ＤＢＬ１の上方に接触するように形成されたコンタクトＶ３と、コンタクトＶ３の上端に接する上層金属配線ＵＬ３と、その上方に形成されるコンタクトＶ４と、このコンタクトＶ４の上端に接する上層金属配線ＵＬ４とにより形成されている。なお、コンタクトと上層金属配線は、２層に限らず、３層以上の複数層に亘り形成されていてもよい。
【００５１】
[第１５の実施の形態]
次に、第１５の実施の形態に係る半導体記憶装置の構成を、図１５を参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００５２】
この第１５の実施の形態のダミービット線ＤＢＬは、第１配線ＤＢＬ１に一端を接続された第２配線部ＤＢＬ２を有している点で、前述の実施の形態と同様である。ただし、第２配線部ＤＢＬ２は、第１配線ＤＢＬ１の下方に接触するように形成されたコンタクトＶ３’と、コンタクトＶ３’の下端に接する下層金属配線ＬＬ３により形成されている。
【００５３】
[第１６の実施の形態]
次に、第１６の実施の形態に係る半導体記憶装置の構成を、図１６を参照して説明する。この実施の形態は、ダミーワード線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００５４】
この第１６の実施の形態のダミーワード線ＤＢＬは、第１配線ＤＢＬ１に一端を接続された第２配線部ＤＢＬ２を有している点で、前述の実施の形態と同様である。ただし、第２配線部ＤＢＬ２は、第１配線ＤＢＬ１の下方に接触するように形成されたコンタクトＶ３’と、コンタクトＶ３’の下端に接する下層金属配線ＬＬ３と、その下方に形成されるコンタクトＶ４’と、このコンタクトＶ４’の下端に接する下層金属配線ＬＬ４とにより形成されている。なお、コンタクトと下層金属配線は、２層に限らず、３層以上の複数層に亘り形成されていてもよい。
なお、図１７に示すように、金属配線ＬＬ４に代えて、ポリシリコンにより形成される下層配線ＬＬ４’を設けてもよい。
【００５５】
[第１７の実施の形態]
次に、第１７の実施の形態に係る半導体記憶装置の構成を、図１８を参照して説明する。この実施の形態は、ダミービット線ＤＢＬの構成に特徴を有している。その他の構成は、第１〜第４の実施の形態のいずれでも構わない。
【００５６】
この第１７の実施の形態のダミービット線ＤＢＬは、第１配線ＤＢＬ１に接続された第２配線部ＤＢＬ２を有している点で、前述の実施の形態と同様である。ただし、第２配線部ＤＢＬ２は、第１配線ＤＢＬ１の上方に接触するように形成されたコンタクトＶ３と、コンタクトＶ１の上端に接する上層金属配線ＵＬ３と、第１配線ＤＢＬ１の下方に接触するように形成されたコンタクトＶ３’と、コンタクトＶ３’の下端に接する下層金属配線ＬＬ３とにより形成されている。なお、コンタクトと上下層金属配線は、１層に限らず、２層以上の複数層に亘り形成されていてもよい。
【００５７】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上述のダミーワード線ＤＷＬやダミービット線ＤＢＬの複数の構成例を、１つの半導体記憶装置において複合的に利用することも可能である。
【符号の説明】
【００５８】
１１・・・メモリセルアレイ、  １２・・・ロウデコーダ、  １３・・・リード・ライト回路、  １４・・・制御回路、  ＭＣ・・・メモリセル、  ＢＬ、／ＢＬ・・・ビット線対、  ＷＬ・・・ワード線、  ＤＢＬ・・・ダミービット線、  ＤＷＬ・・・ダミーワード線、  ＳＡ・・・センスアンプ回路、  ＮＤ１・・・ＮＡＮＤゲート、  １４１，１４１’・・・遅延回路、  ＢＦ１〜ＢＦｎ、ＢＦｄ、ＢＦｏ・・・バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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