(57)【要約】【課題】本発明は、積み重ねられた半導体装置間の電気的接続信頼性を向上可能な半導体装置及び積層型半導体装置を提供することを課題とする。【解決手段】表面５８ａ及び裏面５８ｂを有する半導体チップ３８を貫通する第１の貫通電極４８と、半導体チップ３８の表面側に位置する第１の貫通電極４８の一端に接続される第１の表面電極５３と、半導体チップ３８の裏面側に位置する第１の貫通電極４８の一端に接続される第１の裏面電極５５と、半導体チップ３８を貫通する第２の貫通電極４９と、半導体チップ３８の裏面側に位置する第２の貫通電極４９の一端に接続される第２の裏面電極５６と、を備え、半導体チップ３８の表面側に位置する第２の貫通電極４９の一端には電極を設けない。【選択図】図２
2012156327.tif 000002
【特許請求の範囲】
【請求項１】
表面及び裏面を有する半導体チップと、
前記半導体チップを貫通する第１の貫通電極と、
前記半導体チップの表面側に位置する前記第１の貫通電極の一端に接続される第１の表面電極と、
前記半導体チップの裏面側に位置する前記第１の貫通電極の一端に接続される第１の裏面電極と、
前記半導体チップを貫通する第２の貫通電極と、
前記半導体チップの裏面側に位置する前記第２の貫通電極の一端に接続される第２の裏面電極と、を備え、
前記半導体チップの表面側に位置する前記第２の貫通電極の一端には電極が設けられていないことを特徴とする半導体装置。
【請求項２】
半導体チップと、
前記半導体チップを貫通する第１の貫通電極と、
前記第１の貫通電極の一端に接続される第１の裏面電極と、
前記第１の貫通電極の他端に接続される第１の表面電極と、
前記半導体チップを貫通する第２の貫通電極と、
前記第２の貫通電極の一端に接続される第２の裏面電極と、を備え、
前記第２の貫通電極の他端を覆う絶縁膜を設けたことを特徴とする半導体装置。
【請求項３】
前記半導体チップは、半導体基板と、前記半導体基板上に設けられた多層配線構造体と、を備え、
前記第１の貫通電極は、前記半導体基板を貫通する第１の部分と、一端が第１の部分と接続され、かつ他端が前記多層配線構造体から露出された第２の部分と、を有し、
前記第２の貫通電極は、前記半導体基板を貫通する第３の部分と、一端が第３の部分と接続され、かつ他端が前記多層配線構造体から露出された第４の部分と、を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１及び第３の部分の材料は、銅であり、
前記第２及び第４の部分の材料は、銅以外であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の裏面電極の面のうち、前記第２の貫通電極と接触する面の反対側に位置する面の面積は、前記第１の裏面電極の面のうち、前記第１の貫通電極と接触する面の反対側に位置する面の面積よりも大きいことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
通常動作モードと、テストモードと、を備え、
前記第２の貫通電極は、前記テストモード時に使用する信号を伝送し、前記通常動作モード時に使用する信号を伝送しないことを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第２の貫通電極は、前記半導体基板の表面側に設けられたテスト回路と電気的に接続されることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
パッケージ基板と、
請求項１ないし７のうち、いずれか１項記載の複数の前記半導体装置と、を備え、
複数の前記半導体装置は、前記パッケージ基板上に積み重ねられており、
複数の前記半導体装置の各々に設けられた前記第１の貫通電極は、前記第１の表面電極及び前記第１の裏面電極を介して、隣接する前記半導体装置の間を其々電気的に接続し、
複数の前記半導体装置の各々に設けられた前記第２の貫通電極は、隣接する前記半導体装置同士間で電気的に接続されないことを特徴とする積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び積層型半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、回路基板上に、複数の半導体装置（貫通電極を有した半導体チップ）を積み重ね、該貫通電極を介して、複数の半導体装置を電気的に接続することで、回路基板に対して半導体チップを高密度実装可能な構成とされた積層型半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３６１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、回路基板に実装する前に、半導体チップのテストを実施する場合、貫通電極の端に直接プローブ針を当接させる必要がある。これにより、プローブ針が接触した貫通電極の端に傷がついてしまう。このため、半導体装置を積層させた時に隣接する半導体装置同士を接続する貫通電極間で接触不良が生じるという問題があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、表面及び裏面を有する半導体チップと、前記半導体チップを貫通する第１の貫通電極と、前記半導体チップの表面側に位置する前記第１の貫通電極の一端に接続される第１の表面電極と、前記半導体チップの裏面側に位置する前記第１の貫通電極の一端に接続される第１の裏面電極と、前記半導体チップを貫通する第２の貫通電極と、前記半導体チップの裏面側に位置する前記第２の貫通電極の一端に接続される第２の裏面電極と、を備え、前記半導体チップの表面側に位置する前記第２の貫通電極の一端には電極が設けられていないことを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明の半導体装置によれば、半導体チップの表面側に位置する一端に第１の表面電極を有し、かつ半導体チップの裏面側に位置する一端に第１の裏面電極を有した第１の貫通電極と、半導体チップの裏面側の一端に第２の裏面電極を有し、かつ半導体チップの表面側に位置する一端に電極を有していない第２の貫通電極と、を設けることにより、半導体装置を構成する半導体チップをテストする際、第２の貫通電極の一端に設けられた第２の裏面電極に検査用装置の端子（具体的には、例えば、プローブ針）を当接させて、半導体チップのテストを行なうことが可能になると共に、複数の半導体装置を積み重ねた状態で、半導体装置間を電気的に接続する際、テストに使用しない第１の貫通電極に設けられた第１の表面電極及び第１の裏面電極を介して、半導体装置間を電気的に接続することが可能となる。
これにより、積み重ねられた半導体装置間の電気的接続信頼性を向上させることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。
【図２】図１に示す領域Ａに囲まれた半導体装置を拡大した断面図である。
【図３】図２に示す半導体装置の裏面側を示す斜視図である。
【図４】図２に示す半導体装置の表面側を示す斜視図である。
【図５】図２に示す半導体装置を構成する半導体チップの回路ブロックを模式的に示す図である。
【図６】パッケージ基板上に半導体装置を積み重ねる前に行なう半導体装置のテストの様子を模式的に示す断面図である。
【図７】ビアラスト方法にて第１及び第２の基板貫通電極を形成する場合の電気テストの様子を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【０００９】
（実施の形態）
図１は、本発明の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。
図１を参照するに、本実施の形態の積層型半導体装置１０は、パッケージ基板１１と、インターフェース用半導体装置１２と、複数の半導体装置１３（本実施の形態の場合、８つの半導体装置１３）と、非導電性フィルム１５と、リードフレーム１６と、アンダーフィル樹脂１７と、封止樹脂１９と、外部端子２１と、を有する。
【００１０】
パッケージ基板１１は、基板本体２２と、スルーホール電極２３と、配線層２４と、ランド部２６と、ソルダーレジスト２７と、を有する。基板本体２２は、板状とされた基板である。基板本体２２としては、例えば、絶縁樹脂基板を用いることができる。
【００１１】
スルーホール電極２３は、金属材料により構成されており、基板本体２２を貫通するように設けられている。スルーホール電極２３の一端２３Ａは、基板本体２２の表面２２ａから露出されている。スルーホール電極２３の他端２３Ｂ（一端２３Ａの反対側に位置するスルーホール電極２３の端）は、基板本体２２の裏面２２ｂから露出されると共に、基板本体の裏面２２ｂに対して略面一とされている。
【００１２】
配線層２４は、スルーホール電極２３の他端２３Ｂと接触するように、基板本体２２の裏面２２ｂに設けられている。配線層２４は、再配線であり、外部端子２１の配設ピッチを広げるための配線層である。
ランド部２６は、基板本体２２の裏面２２ｂに設けられている。ランド部２６は、配線層２４と一体に構成されている。ランド部２６は、外部端子２１が接続される導体である。
上記構成とされたパッケージ基板１１は、外部端子２１を介して、マザーボート（図示せず）と電気的に接続される。
ソルダーレジスト２７は、配線層２４を覆うように、基板本体２２の裏面２２ｂに設けられている。ソルダーレジスト２７は、ランド部２６を露出する開口部（図示せず）を有する。
【００１３】
インターフェース用半導体装置１２は、半導体チップ３１と、貫通電極３２と、絶縁リング３３と、電極パッド３５と、を有する。
半導体チップ３１は、半導体基板３６と、回路層を含む多層配線構造体３７と、を有する。半導体基板３６は、板状とされており、例えば、シリコン基板を用いることができる。
多層配線構造体３７は、半導体基板３６の表面３６ａに設けられている。多層配線構造体３７は、積層された複数の絶縁層、及び該複数の絶縁層に形成された複数の配線及びコンタクトプラグ等により構成されている。
【００１４】
貫通電極３２は、半導体基板３６を貫通するように複数配置されている。半導体基板３６の裏面３６ｂ側に位置する貫通電極３２の一端は、はんだを介して、パッケージ基板１１に設けられた貫通電極２３の一端２３Ａと接続されている。
【００１５】
絶縁リング３３は、貫通電極３２の周囲に位置する半導体基板３６を貫通するように設けられている。絶縁リング３３は、半導体基板３６を介して、貫通電極３２の外周を囲むように配置されている。
【００１６】
電極パッド３５は、多層配線構造体３７上に設けられており、多層配線構造体３７を構成する配線及びコンタクトプラグと電気的に接続されている。電極パッド３５は、多層配線構造体３７を構成する複数の配線及びコンタクトプラグを介して、半導体基板３６に形成されたインターフェース回路（図示せず）と電気的に接続されている。
【００１７】
上記構成とされたインターフェース用半導体装置１２は、パッケージ基板１１の表面側（基板本体２２の表面２２ａ側）に実装されている。インターフェース用半導体装置１２は、インターフェース用半導体装置１２上に積み重ねられる複数の半導体装置１３とパッケージ基板１１との間の情報のやり取りを行なう。
【００１８】
複数の半導体装置１３（本実施の形態の場合、８つの半導体装置１３）は、インターフェース用半導体装置１２上に積み重ねられており、インターフェース用半導体装置１２と電気的に接続されている。複数の半導体装置１３は、インターフェース用半導体装置１２を介して、パッケージ基板１１と電気的に接続されている。
【００１９】
半導体装置１３としては、半導体メモリ、或いは半導体メモリ以外の半導体チップを用いることができる。上記半導体メモリとしては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、フラッシュメモリ等を用いることができる。
なお、半導体装置１３の具体的な構成については、後述する図２を参照して説明する。
【００２０】
非導電性フィルム１５は、具体的には、ＮＦＣ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）であり、積み重ねられた半導体装置１３のうち、最上層に配置された半導体装置１３の上面を覆うように配置されている。
リードフレーム１６は、金属材料により構成されており、非導電性フィルム１５上に配置されている。リードフレーム１６は、半導体装置１３よりも幅広形状とされている。
アンダーフィル樹脂１７は、インターフェース用半導体装置１２と半導体装置１３との間、半導体装置１３間、及び積み重ねられた複数の半導体装置１３の側面を覆うように設けられている。
【００２１】
封止樹脂１９は、アンダーフィル樹脂１７の外周を囲むように、パッケージ基板１１とリードフレーム１６との間に設けられている。封止樹脂１９は、アンダーフィル樹脂１７を介して、インターフェース用半導体装置１２及び複数の半導体装置１３を封止している。
外部端子２１は、パッケージ基板１１に設けられたランド部２６に配置されている。これにより、外部端子２１は、パッケージ基板１１を介して、インターフェース用半導体装置１２及び複数の半導体装置１３と電気的に接続されている。外部端子２１としては、例えば、半田ボールを用いることができる。
【００２２】
図２は、図１に示す領域Ａに囲まれた半導体装置を拡大した断面図である。
図２を参照するに、半導体装置１３は、半導体チップ３８と、絶縁リング４２−１，４２−２と、第１の絶縁膜４３と、第２の絶縁膜４５と、第１の貫通電極４８と、第２の貫通電極４９と、第３の絶縁膜５２と、第１の表面電極５３と、保護膜５４と、第１の裏面電極５５と、第２の裏面電極５６と、を有する。
【００２３】
図２を参照するに、半導体チップ３８は、半導体基板５８と、多層配線構造体５９と、を有する。半導体基板５８は、板状とされており、表面５８ａ及び裏面５８ｂを有する。本実施の形態の場合、半導体チップ３８の表面とは、多層配線構造体５９の上面（第５の層間絶縁膜６５の上面（上面５６Ａ）のことである。
また、半導体チップ３８の裏面とは、多層配線構造体５９の下面（具体的には、半導体基板５８の下面５８ｂ）のことである。半導体基板５８は、例えば、シリコン基板を用いることができる。
【００２４】
図２を参照するに、多層配線構造体５９は、第１〜第５の層間絶縁膜６１〜６５と、配線パターン６７と、を有する。第１〜第５の層間絶縁膜６１〜６５は、半導体基板５８の表面５８ａに、第１の層間絶縁膜６１、第２の層間絶縁膜６２、第３の層間絶縁膜６３、第４の層間絶縁膜６４、第５の層間絶縁膜６５の順に積層されている。
【００２５】
図２を参照するに、配線パターン６７は、複数の配線及びスルーホール電極により構成されており、積層された第１〜第５の層間絶縁膜６１〜６５に複数内設されている。配線パターン６７は、第１の貫通電極４８を構成する後述する第１〜第４の配線パッド７４〜７７、及び第２の貫通電極４９を構成する後述する第１〜第４の配線パッド９１〜９４と電気的に接続されている。複数の配線パターン６７は、複数の信号や電源を伝送するための導体である。
【００２６】
なお、図２には図示していないが、半導体基板５８の表面５８ａ側には、テスト回路（後述する図５に示すテスト回路１０１）、アドレスバッファ（図５に示すアドレスバッファ１０２）、コマンドデコーダ（図５に示すコマンドデコーダ１０３）、内部回路、ロウデコーダ（図５に示すロウデコーダ１０４）、カラムデコーダ（図５に示すカラムデコーダ１０５）、及びメモリセルアレイ１０６等が形成されている。
【００２７】
図２を参照するに、絶縁リング４２−１，４２−２は、半導体基板５８を貫通するように設けられている。絶縁リング４２−１，４２−２は、２重構造とされている。言い換えれば、絶縁リング４２−１，４２−２は、それぞれ２つの絶縁リングを有する。
絶縁リング４２−１は、第１の貫通電極４８（具体的には、後述する第１の部分である第１の基板貫通電極７１）を囲むように配置されている。絶縁リング４２−２は、第２の貫通電極４９（具体的には、後述する第３の部分である第２の基板貫通電極８５）を囲むように配置されている。絶縁リング４２−１，４２−２は、半導体基板５８と第1及び第２の基板貫通電極７１，８５との間の静電容量を低減させる機能を有する。
【００２８】
図２を参照するに、第１の絶縁膜４３は、半導体基板５８の裏面５８ｂを覆うように設けられている。第２の絶縁膜４５は、第１の絶縁膜４３の下面４３ａに設けられている。
【００２９】
図２を参照するに、第１の貫通電極４８は、第１の部分である第１の基板貫通電極７１と、第２の部分である第１の配線構造物７２と、を有する。
図２を参照するに、第１の基板貫通電極７１は、半導体基板５８のうち、絶縁リング４２−１で囲まれた部分、第１及び第２の絶縁膜４３，４５、及び第１の層間絶縁膜６１を貫通するように設けられている。
【００３０】
半導体基板５８の表面５８ａ側に位置する第１の基板貫通電極７１の一端７１ａ（第１の層間絶縁膜６１から露出された端）は、平坦な面とされており、第１の層間絶縁膜６１の上面６１ａに対して略面一とされている。第１の基板貫通電極７１の一端７１ａは、第１の配線構造物７２を構成する第１のパッド７４と接続されている。これにより、第１の基板貫通電極７１は、第１の配線構造物７２と電気的に接続されている。
半導体基板５８の裏面５９ａ側に位置する第１の基板貫通電極７１の一端７１ｂは、第２の絶縁膜４５から露出された平坦な面とされており、該平坦な面は第２の絶縁膜４５の下面４５ａに対して略面一とされている。第１の基板貫通電極７１の材料としては、銅を用いる。
【００３１】
図２を参照するに、第１の配線構造物７２は、第１〜第４の配線パッド７４〜７７と、第１〜第３のスルーホール電極８１〜８３と、を有する。
第１の配線パッド７４（第１の配線構造物７２の一端）は、第１の基板貫通電極７１の一端７１ａ全体と接触するように、第１の層間絶縁膜６１の上面６１ａに設けられている。
これにより、第１の配線パッド７４は、第１の基板貫通電極７１と電気的に接続されている。第２の配線パッド７５は、第１の配線パッド７４と対向するように、第３の層間絶縁膜６３の上面６３ａに設けられている。
【００３２】
第３の配線パッド７６は、第２の配線パッド７５と対向するように、第３の層間絶縁膜６４の上面６４ａに設けられている。第４の配線パッド７７（第１の配線構造物７２の一端）は、第３の配線パッド７６と対向するように、第４の層間絶縁膜６５の上面６５ａに設けられている。第４の配線パッド７７は、最上層に配置された配線パッドであり、第５の層間絶縁膜６５の上面６５ａから露出されている。
上記構成とされた第１〜第４の配線パッド７４〜７７は、銅以外の材料で構成されている。具体的には、第１〜第４の配線パッド７４〜７７は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）等の材料により構成することができる。
【００３３】
第１のスルーホール電極８１は、第１の配線パッド７４と第２の配線パッド７５との間に位置する第２及び第３の層間絶縁膜６２，６３を貫通するように配置されている。第１のスルーホール電極８１は、その一端が第２の配線パッド７５と接続されており、他端が第１の配線パッド７４と接続されている。これにより、第１のスルーホール電極８１は、第１の配線パッド７４を介して、第１の基板貫通電極７１と第２の配線パッド７５とを電気的に接続している。
【００３４】
第２のスルーホール電極８２は、第２の配線パッド７５と第３の配線パッド７６との間に位置する第４の層間絶縁膜６４を貫通するように配置されている。第２のスルーホール電極８２は、その一端が第３の配線パッド７６と接続されており、他端が第２の配線パッド７５と接続されている。これにより、第２のスルーホール電極８２は、第２の配線パッド７５を介して、第１の基板貫通電極７１と第３の配線パッド７６とを電気的に接続している。
【００３５】
第３のスルーホール電極８３は、第３の配線パッド７６と第４の配線パッド７７との間に位置する第５の層間絶縁膜６５を貫通するように配置されている。第３のスルーホール電極８３は、その一端が第４の配線パッド７７と接続されており、他端が第３の配線パッド７６と接続されている。これにより、第３のスルーホール電極８３は、第３の配線パッド７６を介して、第１の基板貫通電極７１と第４の配線パッド７７とを電気的に接続している。
上記構成とされた第１〜第３のスルーホール電極８１〜８３は、銅以外の材料で構成されている。具体的には、第１〜第３のスルーホール電極８１〜８３は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等の材料により構成することができる。
【００３６】
図２を参照するに、第２の貫通電極４９は、第３の部分である第２の基板貫通電極８５と、第２の部分である第２の配線構造物８６と、を有する。
図２を参照するに、第２の基板貫通電極８５は、半導体基板５８のうち、絶縁リング４２−２で囲まれた部分、第１及び第２の絶縁膜４３，４５、及び第１の層間絶縁膜６１を貫通するように設けられている。
【００３７】
半導体基板５８の表面５８ａ側に位置する第２の基板貫通電極８５の一端８５ａ（第１の層間絶縁膜６１から露出された端）は、平坦な面とされており、第１の層間絶縁膜６１の上面６１ａに対して略面一とされている。第２の基板貫通電極８５の一端８５ａは、第２の配線構造物８６を構成する第１のパッド９１と接続されている。これにより、第２の基板貫通電極８５は、第２の配線構造物８６と電気的に接続されている。
半導体基板５８の裏面５９ａ側に位置する第２の基板貫通電極８５の一端８５ｂは、第２の絶縁膜４５から露出された平坦な面とされており、第２の絶縁膜４５の下面４５ａに対して略面一とされている。第２の基板貫通電極８５の材料としては、銅を用いる。
【００３８】
図２を参照するに、第２の配線構造物８６は、第１〜第４の配線パッド９１〜９４と、第１〜第３のスルーホール電極９６〜９８と、を有する。
第１の配線パッド９１（第２の配線構造物８６の一端）は、第２の基板貫通電極８５の一端８５ａと接触するように、第１の層間絶縁膜６１の上面６１ａに設けられている。これにより、第１の配線パッド９１は、第２の基板貫通電極８５と電気的に接続されている。第１の配線パッド９１は、第２の基板貫通電極８５の一端８５ａよりも幅広形状とされている。
第２の配線パッド９２は、第１の配線パッド９１と対向するように、第３の層間絶縁膜６３の上面６３ａに設けられている。第３の配線パッド９３は、第２の配線パッド９２と対向するように、第３の層間絶縁膜６４の上面６４ａに設けられている。
【００３９】
第４の配線パッド９４（半導体チップ３８の表面側に位置する第２の貫通電極４９の一端）は、第３の配線パッド９３と対向するように、第４の層間絶縁膜６５の上面６５ａに設けられている。第４の配線パッド９４は、最上層に配置された配線パッドであり、第５の層間絶縁膜６５の上面６５ａから露出されている。
上記構成とされた第１〜第４の配線パッド９１〜９４は、銅以外の材料で構成されている。具体的には、第１〜第４の配線パッド９１〜９４は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）等の材料により構成することができる。
【００４０】
第１のスルーホール電極９６は、第１の配線パッド９１と第２の配線パッド９２との間に位置する第２及び第３の層間絶縁膜６２，６３を貫通するように配置されている。第１のスルーホール電極９６は、その一端が第２の配線パッド９２と接続されており、他端が第１の配線パッド９１と接続されている。これにより、第１のスルーホール電極９６は、第１の配線パッド９１を介して、第２の基板貫通電極８５と第２の配線パッド９２とを電気的に接続している。
【００４１】
第２のスルーホール電極９７は、第２の配線パッド９２と第３の配線パッド９３との間に位置する第４の層間絶縁膜６４を貫通するように配置されている。第２のスルーホール電極９７は、その一端が第３の配線パッド９３と接続されており、他端が第２の配線パッド９２と接続されている。これにより、第２のスルーホール電極９７は、第２の配線パッド９２を介して、第２の基板貫通電極８５と第３の配線パッド９３とを電気的に接続している。
【００４２】
第３のスルーホール電極９８は、第３の配線パッド９３と第４の配線パッド９４との間に位置する第５の層間絶縁膜６５を貫通するように配置されている。第３のスルーホール電極９８は、その一端が第４の配線パッド９４と接続されており、他端が第３の配線パッド９３と接続されている。これにより、第３のスルーホール電極９８は、第３の配線パッド９３を介して、第２の基板貫通電極８５と第４の配線パッド９４とを電気的に接続している。
上記構成とされた第１〜第３のスルーホール電極９６〜９８は、銅以外の材料で構成されている。具体的には、第１〜第３のスルーホール電極９６〜９８は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等の材料により構成することができる。
【００４３】
図２を参照するに、第３の絶縁膜５２は、第５の層間絶縁膜６５の上面６５ａに、第４の配線パッド７７の一部、及び第４の配線パッド９４を覆うように設けられている。第３の絶縁膜５２は、第１の貫通電極４８を構成する第４の配線パッド７７の上面７７ａの一部を露出する開口部５２Ａを有する。第３の絶縁膜５２としては、例えば、ＳｉＯＮ膜を用いることができる。
【００４４】
図２を参照するに、第１の表面電極５３は、開口部５２Ａを埋め込むように、第３の絶縁膜５２の上面５２ａに設けられている。第１の表面電極５３は、第４の配線パッド９４の上面７７ａ（半導体チップ３８の表面側に位置する第１の貫通電極４８の一端）と接続されている。これにより、第１の表面電極５３は、第４の配線パッド７７を介して、第１の貫通電極４８と電気的に接続されている。図１に示すように、第１の表面電極５３は、該第１の表面電極５３の上方に配置された半導体装置１３に設けられた第１の裏面電極５５と接続される電極であると共に、半導体装置１０のテストを実施する場合、検査装置の端子（例えば、プローブ針）が当接されない電極である。
【００４５】
図３は、図２に示す半導体装置の裏面側を示す斜視図である。図３に示すＢは、第２の貫通電極４９の形成領域（以下、「第２の貫通電極形成領域Ｂ」という）を示している。
図３を参照するに、第１の表面電極５３は、半導体装置１３の両端に設けられた第２の貫通電極形成領域Ｂ間に配置されている。つまり、第１の表面電極５３は、半導体装置１３のうち、両端よりも内側に配置されている。
【００４６】
図２を参照するに、保護膜５４は、第３の絶縁膜５２の上面５２ａに設けられており、第１の表面電極５３を露出する開口部５４Ａを有する。
図２を参照するに、第１の裏面電極５５は、第１の基板貫通電極７１の一端７１ｂを覆うように設けられている。第１の裏面電極５５は、第２の絶縁膜４５の下面４５ａから突出している。図１に示すように、第１の裏面電極５５は、該第１の裏面電極５５の下方に配置された半導体装置１３に設けられた第１の表面電極５３と接続される電極であると共に、半導体装置１０のテストを実施する場合、検査装置の端子（例えば、プローブ針）が当接されない電極である。
【００４７】
図２を参照するに、第２の裏面電極５６は、第２の基板貫通電極８５の一端８５ｂと接触するように、第２の絶縁膜４５の下面４５ａに設けられている。第２の裏面電極５６は、他の半導体装置１３との接続に利用しない電極であると共に、半導体装置１０のテストを実施する場合、検査装置の端子（例えば、プローブ針）が当接させる電極である。
第２の裏面電極５６の面のうち、第２の貫通電極４９と接触する面の反対側に位置する面５６ａの面積は、第１の裏面電極５５の面のうち、第１の貫通電極４８と接触する面の反対側に位置する面５５ａの面積よりも大きい。
【００４８】
このように、第２の裏面電極５６の面５６ａの面積を、第１の裏面電極５５の面５５ａの面積よりも大きくすることにより、第２の裏面電極５６の面５６ａに容易にプローブ針を当接することができる。
図４は、図２に示す半導体装置の表面側を示す斜視図である。図４に示すＣは、第２の裏面電極５６が形成される領域（以下、「第２の裏面電極形成領域Ｃ」という）を示している。
図４を参照するに、第２の裏面電極５６は、複数の第１の裏面電極５５を挟み込むように、半導体装置１３の両端に位置する第２の裏面電極形成領域Ｃに配置されている。  
【００４９】
本実施の形態の半導体装置によれば、半導体チップ３８の表面側に位置する一端（第４の配線パッド７７の上面７７ａ）に第１の表面電極５３を有し、かつ半導体チップ３８の裏面側に位置する一端（第１の基板貫通電極７１の一端７１ｂ）に第１の裏面電極５５を有した第１の貫通電極４８と、半導体チップ３８の裏面側の一端（第２の基板貫通電極８５の一端８５ｂ）に第２の裏面電極５６を有し、かつ半導体チップ３８の表面側に位置する一端に電極を有していない第２の貫通電極と、を設けることにより、半導体装置１３を構成する半導体チップ３８をテストする際、第２の貫通電極４９の一端に設けられた第２の裏面電極５６に検査用装置の端子（具体的には、例えば、プローブ針）を当接させて、半導体チップ３８のテストを行なうことが可能になると共に、複数の半導体装置１３を積み重ねた状態で、半導体装置１３間を電気的に接続する際、テストに使用しない第１の貫通電極４８に設けられた第１の表面電極５３及び第１の裏面電極５５を介して、半導体装置１３間を電気的に接続することが可能となる。
これにより、積み重ねられた半導体装置１３間の電気的接続信頼性を向上させることができる。
【００５０】
図５は、図２に示す半導体装置を構成する半導体チップの回路ブロックを模式的に示す図である。
図５を参照するに、半導体チップ３８は、テスト回路１０１と、アドレスバッファ１０２と、コマンドデコーダ１０３と、ロウデコーダ１０４と、カラムデコーダ１０５と、アモリセルアレイ１０６と、を有する。
【００５１】
テスト回路１０１は、半導体チップ３８のテストを行なうための回路であり、ロウデコーダ１０４及びカラムデコーダ１０５と電気的に接続されている。テスト回路１０１は、図２に示す第２の貫通電極４９を介して、テスト信号ＩＮ及び電源電位が入力される。
アドレスバッファ１０２は、ロウデコーダ１０４及びカラムデコーダ１０５と電気的に接続されている。アドレスバッファ１０２は、図２に示す第１の貫通電極４８から入力されるアドレス信号に含まれるロウアドレスから内部ロウアドレスを生成し、この内部ロウアドレスをロウデコーダ１０４及びカラムデコーダ１０５に送信する。
【００５２】
コマンドデコーダ１０３は、ロウデコーダ１０４及びカラムデコーダ１０５と電気的に接続されている。コマンドデコーダ１０３は、図２に示す第１の貫通電極４８から入力されるコマンド信号をデコードし、デコードしたコマンド信号をロウデコーダ１０４及びカラムデコーダ１０５に送信することで、ロウデコーダ１０４及びカラムデコーダ１０５の制御を行なう。
【００５３】
ロウデコーダ１０４は、アドレスバッファ１０２から入力された内部ロウアドレスをデコードし、該デコードされた信号により、メモリセルアレイ１０６に設けられたワード線を選択する。
カラムデコーダ１０５は、アドレスバッファ１０２から入力された内部ロウアドレスをデコードし、該デコードされた信号により、メモリセルアレイ１０６に設けられたビット線（図示せず）を選択する。
メアモリセルアレイ１０６は、複数のワード線（図示せず）、ビット線と交差する複数のワード線（図示せず）、及び複数のメモリセル（図示せず）を有する。ワード線は、ロウデコーダ１０４と電気的に接続されている。また、ビット線は、カラムデコーダ１０５と電気的に接続されている。
【００５４】
ここで、図５を参照して、半導体装置１３の動作について説明する。半導体装置１３は、通常動作モードと、テストモードと、を有する。
通常動作モード時には、図２に示す第１の貫通電極４８を介して入出力されるアドレス信号（ＡＤＤ）、コマンド信号（ＣＭＤ）、電源電位、ＤＱ信号によってリード動作やライト動作を行なう。
【００５５】
一方、テストモード時には、図２に示す第２の貫通電極４９から入出力されるテスト信号ＩＮ、テスト信号ＯＵＴ、電源電位によってテスト動作が行われる。つまり、第２の貫通電極４９は、テスト回路１０１に接続されており、テストモード時に使用される信号を伝送するが、通常動作時に使用される信号は伝送しない。
【００５６】
なお、テストモードは複数有り、テスト回路１０１は、テスト信号ＩＮに基づいて、リードやライト等のデータの入出力に関連するテストモードのときは、テスト信号ＯＵＴ２の経路にてテスト動作を制御し、これ以外のテストモード（例えば、電源やクロック等のテスト）のときはテスト信号ＯＵＴ１の経路にてテスト動作を制御する。
【００５７】
ここで、テスト信号ＩＮ及びテスト信号ＯＵＴの数は、これに限るものではなく、テストの用途に応じていくつあっても構わない。よって、第２の貫通電極４９の数もテスト信号数に応じて設定すればよい。
【００５８】
図６は、パッケージ基板上に半導体装置を積み重ねる前に行なう半導体装置のテストの様子を模式的に示す断面図である。図６において、図２に示す半導体装置１３と同一構成部分には、同一符号を付す。また、図６では、図２に示す第２の貫通電極４９を、説明の便宜上、第２の貫通電極４９−１，４９−２，４９−３として図示する。
【００５９】
図６を参照して、図１に示すパッケージ基板１１上に半導体装置１３を積み重ねる前に行なう半導体装置１３を構成する半導体チップ３８のテストについて簡単に説明する。このテストは、半導体基板５８が個片化されていない状態、つまりウエハ状態で行なう。
【００６０】
具体的には、検査装置であるプローバー（図示せず）に設けられたプローブ針１０８を、第２の裏面電極５６に当接することで、半導体チップ３８のテストを行なう。
先に図５において説明したように、テスト信号ＩＮを受ける第２の貫通電極４９−１は、テスト回路１０１と電気的に接続されているため、テストモードに応じて別の第２の貫通電極４９−２からテスト信号ＯＵＴが出力される。
【００６１】
このように、第２の貫通電極４９−１，４９−２，４９−３に設けられた第２の裏面電極５６にプローブ針１０８を当接させて、半導体チップ３８のテストを行なうことにより、第１の裏面電極５５にプローブ針１０８が当接（接続）されることがなくなる。
これにより、プローブ針１０８により、他の半導体装置１３と接続される第１の裏面電極５５が損傷することがなくなるため、複数の半導体装置１３を積み重ねてパッケージ基板１１上に実装した際、プローブ針１０８による傷に起因する半導体装置１３間の電気的接続不良を回避することができる。
【００６２】
ところで、第１及び第２の基板貫通電極７１，８５を有する半導体装置１３の製造方法は、幾つかあるが、例えば、ビアラスト方法（半導体基板５８の表面５８ａ側に電気回路／配線等を形成する前工程後に、半導体基板５８に基板貫通電極を形成する方法）がある。
上記ビアラスト方法を用いて第１及び第２の基板貫通電極７１，８５を形成する場合、前工程後に電気テストを行う必要がある。
【００６３】
図７は、ビアラスト方法にて第１及び第２の基板貫通電極を形成する場合の電気テストの様子を模式的に示す断面図である。図７において、図６に示す構造体と同一構成部分には、同一符号を付す。また、図７では、図６に示す第２の配線構造物８６を、説明の便宜上、第２の配線構造物８６−１，８６−２，８６−３として図示する。
図７に示すように、ビアラスト方法にて第１及び第２の基板貫通電極７１，８５を形成する場合、各第２の配線構造物８６−１，８６−２，８６−３に設けられ、最上層に配置された第４の配線パッド９４を前工程後のＰ／Ｗパッドとして使用することで、電気テストを行なう。
【００６４】
図７の場合、第２の配線構造物８６−１を構成する第４の配線パッド９４にプローブ針１０８を当接することで、第２の配線構造物８６−１にテスト信号ＩＮを入力し、第２の配線構造物８６−２を構成する第４の配線パッド９４にプローブ針１０８を当接することで、第２の配線構造物８６−２にテスト信号ＯＵＴを入力し、第２の配線構造物８６−３を構成する第４の配線パッド９４にプローブ針１０８を当接することで、第２の配線構造物８６−３に電源電位を入力する。
【００６５】
このように、第２の配線構造物８６−１〜８６−３を構成する第４の配線パッド９４にプローブ針１０８を当接して、電気テストを行なうことで、他の半導体装置１３との接続に使用する第１の裏面電極５５及び第１の表面電極５３が損傷することがなくなるため、パッケージ基板１１上に複数の半導体装置１３を積み重ねて実装した際、半導体装置１３間の電気的接続不良を回避することができる。
【００６６】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置及び積層型半導体装置に適用可能である。
【符号の説明】
【００６８】
１０…積層型半導体装置、１１…パッケージ基板、１２…インターフェース用半導体装置、１３…半導体装置、１５…非導電性フィルム、１６…リードフレーム、１７…アンダーフィル樹脂、１９…封止樹脂、２１…外部端子、２２…基板本体、２２ａ，３６ａ，５８ａ…表面、２２ｂ,３６ｂ,５８ｂ…裏面、２３…スルーホール電極、２３Ａ…一端、２３Ｂ…他端、２４…配線層、２６…ランド部、２７…ソルダーレジスト、３１，３８…半導体チップ、３２…貫通電極、３３…絶縁リング、３５…電極パッド、３６，５８…半導体基板、３７，５９…多層配線構造体、３８半導体チップ、４２−１，４２−２…絶縁リング、４３…第１の絶縁膜、４３ａ，４５ａ…下面、４５…第２の絶縁膜、４８…第１の貫通電極、４９，４９−１，４９−２，４９−３…第２の貫通電極、５２…第３の絶縁膜、５２ａ，６１ａ，６３ａ，６４ａ，６５ａ，７７ａ…上面、５２Ａ，５４Ａ…開口部、５３…第１の表面電極、５４…保護膜、５５…第１の裏面電極、５５ａ，５６ａ…面、５６…第２の裏面電極、６１…第１の層間絶縁膜、６２…第２の層間絶縁膜、６３…第３の層間絶縁膜、６４…第４の層間絶縁膜、６５…第５の層間絶縁膜、６７…配線パターン、７１…第１の基板貫通電極、７１ａ，７１ｂ，８５ａ，８５ｂ…一端、７２…第１の配線構造物、７４，９１…第１の配線パッド、７５，９２…第２の配線パッド、７６，９３…第３の配線パッド、７７，９４…第４の配線パッド、８１，９６…第１のスルーホール電極、８２，９７…第２のスルーホール電極、８３，９８…第３のスルーホール電極、８５…第２の基板貫通電極、８６，８６−１，８６−２，８６−３…第２の配線構造物、１０１…テスト回路、１０２…アドレスバッファ、１０３…コマンドデコーダ、１０４…ロウデコーダ、１０５…カラムデコーダ、１０６…アモリセルアレイ、１０８…プローブ針、Ａ…領域、Ｂ…第２の貫通電極形成領域、Ｃ…第２の裏面電極形成領域
【図１】
2012156327.tif 000003
【図２】
2012156327.tif 000004
【図３】
2012156327.tif 000005
【図４】
2012156327.tif 000006
【図５】
2012156327.tif 000007
【図６】
2012156327.tif 000008
【図７】
2012156327.tif 000009