(57)【要約】【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。【選択図】図１
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【特許請求の範囲】
【請求項１】
−ナノ物体と接続されることを目的とする、少なくとも２つの第１電気接触要素（８）を備える第１レベル（６）と、
−外部電気システムと接続されることを目的とする、少なくとも２つの第２電気接触要素（１２）を備える第２レベル（１０）であって、前記第２要素が前記第１要素の寸法より大きな寸法を有する第２レベル（１０）と、
−前記第１レベルと第２レベルとの間に位置し、前記第１要素を前記第２要素に接続することを可能にする中間レベル（１４）と、
を備え、
−前記第１レベルは更に、前記第１要素を備えた第１の層（１６）を備え、前記第１要素は前記第１の層の残部から電気的に絶縁され、
−前記第２レベルは更に、前記第２要素を備えた第２の層（１８）と接着層（２０）とを備え、前記第２要素は前記第２の層の残部から電気的に絶縁され、前記接着層は前記第２の層及び前記中間レベルの間に配置され、前記第２電気接触要素とそれぞれ接触する少なくとも２つの電気的貫通ビア（２２）を備え、
−前記中間レベルは前記第２レベルのビアを前記第１電気接触要素に接続するためのものであり、少なくとも２つの中間層（２３、２４、４０、４２、６８、７２、７６）の積層体を備え、前記中間層が、前記対応する層の残部から電気的に絶縁された電気的導電ラインのセット（２５、４４、７０）及び前記対応する層の残部から電気的に絶縁された電気的貫通ビアのセット（２６、４６、７４、７８）をそれぞれ備えることを特徴とする、
少なくとも１つのナノ物体（２、４８、６２、６４）を少なくとも１つの外部電気システム（４、５２、８４）に接続する素子。
【請求項２】
前記第１レベル（６）は２つより多い前記第１電気接触要素を備え、前記中間レベル（１４）は、少なくとも１つの前記第２電気接触要素を少なくとも２つの前記第１電気接触要素に接続するのに適している、請求項１に記載の素子。
【請求項３】
前記第１レベル（６）は、少なくとも２つのナノ物体（２、４８、６２、６４）又は２つより多いコネクタを有する単一のナノ物体に接続されるために、２つより多い前記第１電気接触要素を備え、前記中間レベル（１４）は前記ナノ物体を互いに接続するのに適している、請求項１及び２の何れか１項に記載の素子。
【請求項４】
前記第１レベル（６）は更に、電気的接続部を有する少なくとも１つのマイクロエレクトロニクス回路（６６）を備え、前記中間層（１４）は前記ナノ物体を前記マイクロエレクトロニクス回路の前記電気的接続部に接続するのに適している、請求項１から３の何れか１項に記載の素子。
【請求項５】
前記ナノ物体を囲むのに適切な少なくとも１つのキャビティを画定する少なくとも１つのキャップ（３２、５４、８０、８２）を更に備える、請求項１から４の何れか１項に記載の素子。
【請求項６】
前記キャップは、それが含む前記ナノ物体が前記キャップの外部環境と相互作用するのを可能にするのに適している、請求項５に記載の素子。
【請求項７】
−少なくとも２つの第１電気接触要素（９４）を備えた第１の層（９２）を備える第１レベルを形成する段階であって、前記第１電気接触要素は前記第１の層の残部から電気的に絶縁され、前記ナノ物体に接続されることを目的とする、第１レベルを形成する段階と、
−少なくとも２つの中間層（９６、１００）の積層体を備える中間レベルを形成する段階であって、前記中間層が前記中間層の残部から電気的に絶縁された電気的導電ラインのセット（１０２）、及び前記中間層の残部から電気的に絶縁され、一方では前記第１要素、他方では前記電気的導電ラインとそれぞれ接触する電気的貫通ビアのセット（９８）をそれぞれ備える、中間レベルを形成する段階と、
−少なくとも２つの第２電気接触要素（１１４）を備える第２の層（１１２）と接着層（１０４）とを備える第２レベルを形成する段階であって、前記第２電気接触要素は前記第２の層の残部から電気的に絶縁され、前記外部電気システムに接続されるためのものであり、前記接着層は前記第２の層と前記中間レベルとの間に配置され、一方では前記第２電気接触要素、他方では前記中間レベルの前記電気的導電ラインとそれぞれ接触する少なくとも２つの他の電気的貫通ビア（１１０）を備える、第２レベルを形成する段階と、
を含む、少なくとも１つのナノ物体（１２０）を少なくとも１つの外部電気システムに接続する素子を作る方法。
【請求項８】
前記第１レベル、前記第２レベル及び前記中間レベルから取り出された少なくとも１つの前記レベルの前記導電ラインはシリコンで作られ、前記ビアは、前記対応するレベルの層における前記ラインに予め形成された開口部をケイ素化し、且つ前記開口部の全て又は一部を導電性材料で充填することによって形成される、請求項７に記載の方法。
【請求項９】
前記第２レベルを形成するために、
−電気的ブラインドビア（１０６）を備える基板（１０４）が使用され、
−前記基板が前記中間レベルに取り付けられ、
−前記基板が前記他の電気的貫通ビア（１１０）を得るために薄化され、
−前記接着層（１１２）及び前記第２電気接触要素（１１４）が、こうして薄化された前記基板上に形成される、
請求項７に記載の方法。
【請求項１０】
前記第２レベルを形成するために、前記電気的貫通ビア（１１０）を備える前記基板と、前記接着層（１１２）と、前記第２電気接触要素（１１４）とが、前記中間レベルに取り付けられる、請求項７に記載の方法。
【請求項１１】
前記第２レベルを備える前記基板が、直接接着又は分子結合によって前記中間レベルに取り付けられる、請求項９及び１０の何れか１項に記載の方法。
【請求項１２】
前記第１の層（９２）が半導体であり、前記第１電気接触要素（９４）が前記第１の層におけるドープ剤の注入によって形成される、請求項７から１１の何れか１項に記載の方法。
【請求項１３】
前記第１レベルを形成するために、ベース基板（８８）と、前記ベース基板上の酸化層（９０）と、前記酸化層上のシリコン層（９２）と、を備えるシリコンオンインシュレータタイプの基板（８６）が使用され、前記第１の層は前記シリコン層から成り、前記第１レベル上に形成された前記中間レベルの上に前記第２レベルを取り付けた後、前記ベース基板及び前記酸化層が除去される、請求項１２に記載の方法。
【請求項１４】
少なくとも１つのキャビティを有するキャップが前記素子の前記第１レベルに取り付けられる、請求項１３に記載の方法。
【請求項１５】
前記キャップが直接接着によって前記素子の前記第１レベルに取り付けられる、請求項１４に記載の方法。
【請求項１６】
前記キャップが一時的に取り付けられ、故に前記素子を再利用可能なインターフェース又はプラットフォームにするか、若しくは前記キャップが永久的に取り付けられる、請求項１４及び１５の何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ物体を外部電気システムに接続する素子、及び前記素子を作る方法に関する。
【０００２】
“ナノ物体”との用語は、少なくとも１つの寸法が１ｎｍから１００ｎｍの範囲にある物体を意味する。ナノ粒子（有機又は無機）、ナノチューブ、ナノワイヤ、分子、及び分子結合物、特に“小さい”ウィルス及びバクテリアなどの生体分子が、例えばこのナノ物体のカテゴリーに含まれる。
【０００３】
本発明は特に、エレクトロニクス、光学、化学及び生物学に適用できる。特に本発明は、一方では分子の特性評価ユニット、他方では、例えばＭＯＳ／分子ハイブリッド回路などのハイブリッドチップを作ることを可能にする。
【０００４】
本発明はとりわけ、分子エレクトロニクスをマイクロエレクトロニクス、特にＣＭＯＳ技術に統合することを可能にする。それは、トップダウンアプローチとボトムアップアプローチとの間の接点にある。
【０００５】
トップダウンアプローチは、巨視的な材料から、これらの部品を徐々に小さい大きさにし、それらに次第に大きな機能性を与えることによって、例えばＭＯＳトランジスタ又はセンサーなどの電子部品を作ろうとする方法であると知られている。ボトムアップアプローチは、電子的、光学的、又は化学的視点から、分子を用いて機能要素を作ることを目的とする。
【０００６】
本発明はとりわけ、意図的に合成された分子の電子的、光学的、化学的、及び更には生物学的性質を特性評価し、且つそれらを使用することを可能にする素子を提供する。この素子は、高度なＭＯＳトランジスタ（狭ゲート（ｎａｒｒｏｗ−ｇａｔｅ）トランジスタ）の製造ためにマイクロエレクトロニクスにおいて開発されたツール、方法及び基礎構造を用いることで得られる。
【０００７】
本発明はまた、分子部品及びマイクロエレクトロニクス部品の両方を同一の基板上に集積することを可能にする、新規の構造体を提供する。
【０００８】
現在のところ分子は、真空で、ナノメートルプローブを用いて、工業規模の部品の製造には全く対応できない装置によって扱われる必要があることに注意すべきである：この装置は基本的に、ＳＴＭ（走査型トンネル顕微鏡）及びＡＦＭ（原子間力顕微鏡）から成る。
【背景技術】
【０００９】
ボトムアップアプローチに関して、分子を配置して電気的に特性評価するために、ＳＴＭ及びＡＦＭ、並びに破断接合技術が基本的に知られている。
【００１０】
ＳＴＭ及びＡＦＭは非常に有効であるが、真空チャンバでの作業を必要とし、多数の部品の特性評価には適切ではない。破断接合技術は、形状（特に、破断の位置及び作られる接合の大きさ）の制御が困難なシステムを作り出す。この技術に関するより多くの情報のためには、例えば以下の文献を参照すべきである。
［１］Ｃ．ケルグェリスら（C. Kergueris et al.）、Phys. Rev. B - Condensed Matter、第５９巻、第１２５０５頁、１９９９年
トップダウンアプローチに関して、ナノ物体を外部電気回路に接続することを可能にする素子は、参照されるべき以下の文献から知られる：
［２］国際公開第２００９／０２２９８２号、原子及び分子スケール回路に対するナノ内部接続（Nano-interconnects for atomic and molecular scale circuits）
【００１１】
しかし、この素子を用いてナノ物体を外部電気回路に接続するためには、プローブが必要である。故に後者は、例えば集積回路などの電気回路への直接接続に対して不適切である。
【００１２】
加えてこの素子は、ナノ物体同士の再ルーティング、又は外部電気システムへの再ルーティングを統合することができない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】国際公開第２００９／０２２９８２号
【非特許文献】
【００１４】
【非特許文献１】Ｃ．ケルグェリスら、Phys. Rev. B - Condensed Matter、第５９巻、第１２５０５頁、１９９９年
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は上述の欠点を克服することを目的とする。
【課題を解決するための手段】
【００１６】
その設計のおかげで、本発明の素子は、例えば集積回路などの外部電気システムに直接接続され得る：それはその上部及び下部面の間で多かれ少なかれ複雑になり得る再ルーティングを統合する。
【００１７】
加えて本発明の素子は、その上部面でハイブリッド化されたナノ物体を、これらのナノ物体の接続パッドと同一レベルで有利に形成されたトランジスタ又はダイオードのようなマイクロエレクトロニクス回路に接続できる。
【００１８】
本発明の方法は更に、高温での加熱に適している：以下でより明確になるように、（略１０００℃での）高温暴露は、ナノ物体を受け取る領域の注入後にドープ剤を活性化すること、並びに後者の結晶学的構造を元の状態（ナノ物体の制御された取り付け前の段階の状態）に戻すことの両方に対して必要になり得る。
【００１９】
具体的に本発明は、少なくとも１つのナノ物体を少なくとも１つの外部電気システムに接続する素子に関し、その素子は、
−ナノ物体と接続されることを目的とする少なくとも２つの第１電気接触要素を備える第１レベルと、
−外部電気システムと接続されることを目的とする少なくとも２つの第２電気接触要素を備える第２レベルであって、前記第２要素が前記第１要素の寸法よりも更に大きな寸法を有する第２レベルと、
−前記第１レベルと第２レベルとの間に位置し、前記第１要素を前記第２要素に接続するのを可能にする中間レベルと、
を備え、
−前記第１レベルは更に、前記第１要素を備えた第１の層を備え、前記第１要素は前記第１の層の残部から電気的に絶縁され、
−前記第２レベルは更に、前記第２要素を備えた第２の層と接着層とを備え、前記第２要素は前記第２の層の残部から電気的に絶縁され、前記接着層は前記第２の層及び前記中間レベルの間に配置され、前記第２電気接触要素とそれぞれ接触する少なくとも２つの電気的貫通ビアを備え、
−前記中間レベルは前記第２レベルのビアを前記第１電気接触要素に接続するためのものであり、少なくとも２つの中間層の積層体を備え、前記中間層は、対応する層の残部から電気的に絶縁された電気的導電ラインのセット及び対応する層の残部から電気的に絶縁された電気的貫通ビアのセットをそれぞれ備えることを特徴とする。
【００２０】
素子の上面はこうしてナノ物体を受け取るためのプラットフォームを形成することができるが、一方素子の後面は、例えば素子のパッドに接続される電気接触パッドなどを有する適切な電気システムと接触して配置され得る。その電気システムは特に、特性評価システム、制御システム、又は読み取りシステムの集積回路であり得る。
【００２１】
本発明によると、第１及び第２の層、並びに中間層は、独立して絶縁体、半導体又は導体であり得る；これらの層の１つが導体または半導体である場合、この層に配置された導電要素は誘電体（例えば酸化層など）によって前記層の残部から電気的に絶縁される。
【００２２】
前記素子の特定の実施形態によると、第１のレベルは２つより多い第１電気接触要素を備える。そのとき中間レベルは、少なくとも１つの第２電気接触要素を少なくとも２つの第１電気接触要素に接続するのに適切である。この特定の実施形態は特に、２つより多いコネクタを有するナノ物体を接続すること、又は幾つかのナノ物体を共に接続することを可能にする。
【００２３】
本発明では、第１電気接触要素を少なくとも２つのナノ物体（又は２つより多いコネクタを有する単一のナノ物体）に接続するために、第１レベルは２つより多い第１電気接触要素を備え得る；そのとき中間レベルは、ナノ物体を互いに接続するのに適切である。この特定の実施形態は特に、異なるナノ物体を共に接続することによって、分子回路を形成することを可能にする。
【００２４】
本発明の特定の実施形態によると、第１レベルはまた、電気的接続部を有する少なくとも１つのマイクロエレクトロニクス回路を備え、そのとき中間層はナノ物体をマイクロエレクトロニクス回路の電気的接続部に接続するのに適切である。このマイクロエレクトロニクス回路は例えば、ＣＭＯＳのような１つ又は複数のトランジスタ、若しくは１つ又は複数のダイオードを含む。
【００２５】
本発明の素子はまた、ナノ物体を囲むのに適切な少なくとも１つのキャビティを画定する少なくとも１つのキャップを備え得る。
【００２６】
このキャップは、それが含むナノ物体がキャップ外部の環境と相互作用するのを可能にするのに適切であり得る。
【００２７】
前記キャップによって画定されたキャビティのそれぞれは、制御された大気を有することができるが、例えば気体又は液体を含むことができ、若しくは真空下であり得る。そのキャップは故に、分子回路の全て又は一部を防護し得る。それはナノ物体を周囲環境から、集合的に又は独立的に防護し得る。またそれは、場合により別個の液体を受け取り得る１つ又は複数のキャビティを有することができる。
【００２８】
このキャップは、それが含むナノ物体に対して有利な機能性及び特性を有し得る：光学的応用に対する任意の波長における透過性、キャップの多孔性又は気密性、化学的又は生物学的応用に対するキャップの機能化、ゲッターの挿入など。
【００２９】
本発明はまた、少なくとも１つのナノ物体を少なくとも１つの外部電気システムに接続する素子を作る方法に関し、
−少なくとも２つの第１電気接触要素を備えた第１の層を備える第１レベルを形成する段階であって、前記第１電気接触要素は前記第１の層の残部から電気的に絶縁され、前記ナノ物体に接続されることを目的とする、第１レベルを形成する段階と、
−少なくとも２つの中間層の積層体を備える中間レベルを形成する段階であって、前記中間層が前記中間層の残部から電気的に絶縁された電気的導電ラインのセット、及び前記中間層の残部から電気的に絶縁され、一方では前記第１要素、他方では前記電気的導電ラインとそれぞれ接触する電気的貫通ビアのセットをそれぞれ備える、中間レベルを形成する段階と、
−少なくとも２つの第２電気接触要素を備える第２の層と接着層とを備える第２レベルを形成する段階であって、前記第２電気接触要素は前記第２の層の残部から電気的に絶縁され、前記外部電気システムに接続されるためのものであり、前記接着層は前記第２の層と前記中間レベルとの間に配置され、一方では前記第２電気接触要素、他方では前記中間レベルの前記電気的導電ラインとそれぞれ接触する少なくとも２つの他の電気的貫通ビアを備える、第２レベルを形成する段階と、
を含む。
【００３０】
本発明の方法の特定の実施形態によると、第１レベル、第２レベル及び中間レベルから取り出された少なくとも１つのレベルの導電ラインはシリコンで作られ、ビアは、対応するレベルの層における前記ラインに予め形成された開口部をケイ素化し、且つ前記開口部の全て又は一部を導電性材料で充填することによって形成される。
【００３１】
本発明の方法の好ましい実施形態によると、第２レベルを形成するために、
−電気的ブラインドビアを備える基板が使用され、
−この基板が中間レベルに取り付けられ、
−この基板が他の電気的な貫通ビアを得るために薄化され、
−接着層及び第２電気接触要素が、こうして薄化された基板上に形成される。
【００３２】
代わりに、第２レベルを形成するために、電気的な貫通ビアを備える基板と、接着層と、第２電気接触要素と、が中間レベル上に取り付けられる。
【００３３】
好ましくは、第２レベルを備える基板は、直接接着又は分子結合によって中間レベル上に取り付けられる。この接着はＳＤＢ（シリコン直接接着（Silicon Direct Bonding））タイプであり得る。それにもかかわらず、他のタイプの接着もまた適切であり得る。
【００３４】
好ましくは、第１の層は半導体であり、第１電気接触要素は第１の層におけるドープ剤の注入によって形成される。
【００３５】
本発明の好ましい実施形態によると、第１レベルを形成するために、ベース基板と、ベース基板上の酸化層と、酸化層上のシリコン層と、を備えるシリコンオンインシュレータタイプの基板が使用されるが、第１の層は前記シリコン層から成り、第１レベル上に形成された中間レベルの上に第２レベルを取り付けた後、ベース基板及び酸化層が除去される。
【００３６】
本発明の有利な方法では、こうして得られた構造体は、ドープ剤を活性化し、結晶学的構造を元の状態に戻すために（例えば、略１０００℃の温度で）アニーリングされる。このアニーリングはまた、第２レベルの取り付けに使用される場合、接着強度を強化することを可能にする。
【００３７】
本発明の有利な実施形態によると、少なくとも１つのキャビティを有するキャップを素子の第１レベル上に取り付けることが可能である。
【００３８】
このキャップは、任意の応用に対してキャップの特定の機能（透明性、多孔性など）を保証することを可能にする材料で作られ得る。
【００３９】
好ましい実施形態によると、キャップは直接接着によって、素子の第１レベル上に取り付けられる。
【００４０】
本発明の有利な実施形態によると、キャップは一時的に取り付けられ、故に素子を再利用可能なインターフェース又はプラットフォームにするか、若しくはキャップは永久的に取り付けられる。
【図面の簡単な説明】
【００４１】
【図１】本発明の素子の特定の実施形態の断面図である。
【図２】本発明の素子の特定の実施形態の断面図である。
【図３】本発明の素子の特定の実施形態の断面図である。
【図４】本発明の素子の特定の実施形態の断面図である。
【図５】本発明の素子の特定の実施形態の断面図である。
【図６Ａ】本発明による素子を作る方法の様々な段階を示す図面である。
【図６Ｂ】本発明による素子を作る方法の様々な段階を示す図面である。
【図６Ｃ】本発明による素子を作る方法の様々な段階を示す図面である。
【図６Ｄ】本発明による素子を作る方法の様々な段階を示す図面である。
【図６Ｅ】本発明による素子を作る方法の様々な段階を示す図面である。
【図６Ｆ】本発明による素子を作る方法の様々な段階を示す図面である。
【発明を実施するための形態】
【００４２】
本発明は、単に表示し且つ限定されない目的のために添付図面を参照することによって以下に提供される実施形態の例の以下の説明を考慮して、より良く理解されるであろう。
【００４３】
図１は、本発明の素子の第１の特定の実施形態の断面図である。
【００４４】
図１の例において、素子は、例えば分子であるナノ物体２を例えば３次元の集積回路である外部電気システム４に接続することを目的とする。
【００４５】
図１の素子は、
−ナノ物体２と接続されること（ナノメートルの相互接続）を目的とする２つの電気接触要素８又は上部接触パッドを備える第１レベル６又は上部レベルと、
−外部電気回路４と接続されること（マイクロメートルの相互接続）を目的とする２つの電気接触要素１２又は下部接触パッドを備える第２レベル１０又は下部レベルと、
−上部レベル６と下部レベル１０との間に配置され、上部パッド８と下部パッド１２との間に電気的結合が設立されるのを可能にする中間レベル１４と、
を備える。
【００４６】
本発明によると、上部レベル６はまた、好ましくは電気的に絶縁又は半導体の層１６を備えるが、その一方の面は素子の前面１７を形成し、内部にパッド８が配置される。図に示すように、パッド８のそれぞれは層１６の厚さ全体に広がり、故に層１６の２つの面と同一平面にある。
【００４７】
下部レベル１０は層１８を備えるが、それは好ましくは電気的に絶縁であり、一方の面が素子の後面１９を形成し、内部にパッド１２が配置される。パッド１２のそれぞれはまた、層１８の厚さ全体に広がり、故に層１８の２つの面と同一平面にある。
【００４８】
加えて下部レベル１０は、層１８と中間レベル１４との間に配置された接着層２０を備える。層２０は２つの電気的貫通ビア２２又は下部ビアを備える。
【００４９】
中間レベル１４は下部ビア２２を上部パッド８にそれぞれ接続するためのものであり、２つの中間層２３及び２４の積層体を備える。
【００５０】
層２３は層２０と層２４との間に配置されるが、層２４が前記層の残部から電気的に絶縁された２つの電気的ビア２６又は中間ビアを備える場合、層２３は前記層の残部から電気的に絶縁された２つの電気的導電ライン２５を備える。この例では、それぞれの導電ライン２５は層２３の厚さ全体に広がり、故に層２３の２つの面と同一平面にある。
【００５１】
図に示すように、それぞれのビア２６は、一方では上部パッド８に、他方ではライン２５に接続される。またそれぞれのビア２２は、一方では下部パッド１２に、他方ではライン２５に接続される。
【００５２】
図１の素子の上部面１７は故に、ナノ物体を受け取るためのプラットフォームを形成することができ、一方素子の後面１９は、例えば素子のパッド又は要素１２と接続される電気接触パッド３０などを有する適切な電気システム４と接触して配置され得る。
【００５３】
前記電気システムは特に、特性評価システム、制御システム、又は読み取りシステムの集積回路であり得る。
【００５４】
本発明によると、第１及び第２の層、並びに中間層は、独立して絶縁体、半導体又は導体であり得る；これらの層の１つが導体または半導体である場合、この層に配置された導電要素は誘電体（例えば酸化層など）によって前記層の残部から電気的に絶縁される。
【００５５】
この素子は、例えば分子の電気的特性を決定することなどを可能にする。これを行うために、素子は適切な測定チャンバ（図示せず）に配置され、真空が前記チャンバで作られ、特性評価される分子が２つの上部パッド８間に接続され、電圧が２つの下部パッド１２（故に上部パッド８）間に加えられ、且つ分子を通り抜ける電流が測定される。
【００５６】
これは例えば、分子の電流−電圧特性を解明することなどを可能にする。
【００５７】
電圧の印加及び電流の測定は、適切な集積回路４を用いて行われ得る。集積回路４の面２８は、面２８が素子の後面１９（層１８の自由面）に直接接触して配置された後、それぞれパッド１２に接続され得る電気接触パッド３０を備える。
【００５８】
このような集積回路４の代わりに、プローブを備える適切な巨視的測定素子を使用すること、且つ（前記パッドに起因してコネクタの一種を形成する）素子の下部パッド１２に対してプローブをそれぞれ適用することが可能である。
【００５９】
上部パッド８が任意の方法で、ＡＦＭ及びＳＴＭのナノメートルプローブなしで行うことを可能にする接触プラグを形成することに注意すべきである。
【００６０】
図２は、本発明の素子の別の特定の実施形態の断面図である。
【００６１】
図２に示される素子は、図１を参照して説明された素子の上にキャップを追加することで生じる。より具体的には、ナノ物体２を取り囲むか又は防護するのに適切なキャップ３２が、この素子に追加される。キャップ３２は素子の上部面１７にしっかりと取り付けられ、故にナノ物体２が中に配置される密封されたキャビティ３４を画定する。
【００６２】
こうして、このナノ物体を流体中、つまり気体中、液体中、又は真空下で分析することができる。また、流体が気体である場合、その温度（例えば、室温（略２０℃）など）並びにその圧力（例えば気体の場合、大気圧（略１０５Ｐａ）など）を選択することができる。
【００６３】
その素子を真空下、液体中、又は気体中に（選択した圧力下で）配置し、次いでその素子の面１７にキャップ３２をしっかりと固定することは、キャビティ３４内を真空にするか、若しくはキャビティ３４内に液体又は気体を有するために十分である。
【００６４】
流体はそして、室温の状態のままにされ得るか、又は（キャップが熱伝導性である場合は）キャップを用いてそれを加熱することによって、更に高い温度にされ得る。
【００６５】
図１の素子とは違って、図２の素子は任意の特定のチャンバの外部でナノ物体を扱うことを可能にする。これは任意の応用に対して、カプセル化されたナノ物体を１つの特性評価機器から別の特性評価機器へ、更には１つ実験室のから別の実験室へ移動することを可能にする。
【００６６】
加えてキャップ３２には、それが一部となる素子に対して想定された使用に合った仕様が与えられる。例えば光学の分野では、透明キャップが任意の光学特性の特性評価のために必要となり得る；化学又は生物学の分野では、多孔質又は機能化キャップが任意の化学又は生物学特性の特性評価のために必要となり得る。
【００６７】
“機能化キャップ”との用語は、その上に追加的な特性（表面特性）を与える表面堆積物が作られたキャップを意味する。それは疎水性キャップ、抗真菌性キャップなどであり得る。
【００６８】
図３は、本発明の素子の別の特定の実施形態の断面図である。
【００６９】
図に示すように、この図に示された素子は、図１及び２の素子よりも更に複雑な相互接続システムを備え、それ故に、例えば幾つかのナノ物体の間に電気回路を形成することなどを可能にする；この目的のために、中間レベル１４が提供される。
【００７０】
図３に示された例において、第２レベル１０は図１及び２の第２レベル１０と全く一致している。
【００７１】
第１レベル６は２つより多い電気接触パッド８を備える：例では５つである；一般的にこのレベルは、ナノ物体とともに設立される接続部と同数のパッドを備える。
【００７２】
そして中間レベル１４は、２層より多い積層体である：例では４層である。
【００７３】
ライン４４及びビア４６をそれぞれ備えた中間層４０及び４２に加えて、このレベル１４は、電気的ビアのセット２６及び導電ラインのセット２５をそれぞれ備えた２つの他の中間層２４及び２３を備える。層２４は層４０と層２３との間に位置する；後者は層１０（第２レベル）の上にある。
【００７４】
２つのパッド８の間で接続されたナノ物体２に加えて、例えば３つのコネクタを伴う分子などの別のナノ物体４８は、３つの他のこれらのパッド８の間で接続される。
【００７５】
図３の素子はまた、下部パッド１２を用いて集積回路５２に直接接続され得るが、それは例えば、これらのパッド間に電圧を印加し、ナノ物体間に設立された回路においてそれから生じる電流を測定することなどを可能にする。
【００７６】
図４は、本発明の素子の別の特定の実施形態の断面図である。
【００７７】
この図４に示された素子は、図３を参照して説明された素子にキャップを加えることによって生じる。より具体的には、ナノ物体２及び４８を取り囲むか又は防護するのに適したキャップ５４が、この素子に加えられる。キャップ５４は素子の上部面１７にしっかりと取り付けられ、壁６０によって分けられた２つのキャビティ５６及び５８を画定する。ナノ物体２及び４８はそれぞれ、キャビティ５６及び５８に配置される。
【００７８】
２つのキャビティの使用は、異なる流体に配置されたナノ物体を詳しく調べることを可能にする。しかしながら、２つのナノ物体をその中に配置するために単一のキャビティを提供し、それらを真空下に配置するか又は同一の流体に暴露することも可能である；そのとき壁６０は除去される。キャップは実際に、周囲環境から集合的にその要素を防護するか、又は、例えば異なる刺激に連動する分子の場合などでは、個別にそれらを防護することができる。
【００７９】
図５は、本発明の素子の別の特定の実施形態の断面図である。
【００８０】
この図５に示された素子は、分子エレクトロニクスとマイクロエレクトロニクスとのハイブリッドを可能にする：分子エレクトロニクス回路及び例えばＣＭＯＳタイプ（トップダウンアプローチ）などのマイクロエレクトロニクス回路を形成する分子などの１つ又は複数のナノ物体が、この素子において同時に集積される。示された例では、２つの分子６２及び６４並びにＭＯＳトランジスタのセット６６が素子において集積される。
【００８１】
この素子によって構成された相互接続システムは、分子６２及び６４の間だけではなく後者とＭＯＳトランジスタのセット６６との間、より一般的には分子とマイクロエレクトロニクス回路との間にも、電気回路を形成することを可能にする。この目的のために、中間レベル１４は提供される。
【００８２】
図に示すように、図５の素子の上部レベル６は（層１６に）幾つかのパッド８を備える；下部レベル１０は（層１８に）幾つかのパッド１２を備え、これらのパッド１２は（層２０にある）幾つかの電気的貫通ビア２２に連結される；そして中間レベルは幾つかの中間層の積層体であり、それぞれ層の残部から電気的に絶縁された電気的ビア又は導電ラインを備える。
【００８３】
より具体的には、参照符号６８で示されるレベル１４の最も低い中間層は、下部レベル１０のビアと接続するための導電ライン７０を備える；層６８の上には、ライン７０などと接続される電気的ビア７４を備えた別の中間層７２がある；参照符号７６で示されるレベル１４の最も高い中間層は、上部レベル６のパッド８に接続された電気的ビア７８を備える。示された例において、下部パッド１２の幾つかは１つより多い上部パッド８と接続されることが分かる。
【００８４】
図５の素子の任意の応用では、光学的、化学的又は生物学的センサーを形成するために、分子とそれらの環境との相互作用を提供することができる。
【００８５】
分子エレクトロニクス回路又はその一部分を含むために、素子の上部面１７に１つ又は複数のキャップが提供され得る。図５で示された例では、分子６２及び６４はそれぞれ、キャップ８０及び８２によって画定されたキャビティにしっかりと取り囲まれる。
【００８６】
上述のように、集積回路８４のような電気回路は、下部パッド１２を用いて、図５の素子に直接接続され得る。
【００８７】
本発明に係る素子を作る方法の例が、図６Ａから図６Ｆを参照してここに記載される。
【００８８】
これらの例では、マイクロエレクトロニクスに対して開発された技術が、基本的に使用される。
【００８９】
素子を作るために、シリコンオンインシュレータタイプの基板８６（図６Ａ）又はＳＯＩ基板が使用される。
【００９０】
それは、バルクシリコン基板８８と、前記基板８８上のシリカ層９０又は埋められた酸化層と、シリカ層９０上のシリコン薄膜９２と、を備える。
【００９１】
まず、接触要素９４がシリコン層９２に形成される。記載された例では、これらの要素は２つであり（一般的には、２つより多い）、それらは素子の上部接触パッドを形成することを目的とする。層９２及びパッド９４は、前記素子の上部レベルを形成する。
【００９２】
パッド９４を形成するために、例えばボロン、リン又はヒ素などのドープ剤が、基板８６の前面（層９２の自由面）から開始して、シリコン層９２の厚さ全体に注入される。
【００９３】
この注入はマスク（図示せず）を通して実施される。このマスクは電子ビームリソグラフィによって画定されるが、それによって、間隔Ｅ、又は例えば分子などのナノ物体が接続される２つのドーピングされた領域の間の距離は、ナノ物体の大きさ、より具体的にはナノ物体の２つの接続プローブの間の距離に等しくなる。
【００９４】
間隔Ｅは、ほぼ数ナノメートルから数百ナノメートル程度である。
【００９５】
注入によって上部パッド９４を形成する代わりに、ナノ物体を受け取るための表面の機能化（例えばＳＡＭ（自己組織化単分子層の堆積（for Self-Assembled Monolayer deposition））など）によってそれらの形成を構想することができる。
【００９６】
次いで、素子の中間レベル（図６Ｂ）が形成される。このレベルは、幾つかの層の積層体を備えるが、記載例では２層である。
【００９７】
これを行うために、誘電層９６が層９２上に形成される。この層９６では、パッド９４と接触する電気的ビア９８又は上部ビアが形成される。そして、別の誘電層１００が層９６上に形成される；この層１００において、上部ビア９８と接触する導電ライン１０２が形成される。
【００９８】
単に表示し且つ限定されない例では、層９６を形成するために０．２５μｍから０．５μｍのシリカが堆積される；上部ビア９８を形成するために、リソグラフィ、エッチング、ストリッピング、及び例えばタングステン、ポリシリコン又はカーボンナノチューブなど良好な熱挙動を伴う導電性材料の堆積が連続して実施される。その方法はＣＭＰ又は化学機械研磨で仕上がる。
【００９９】
加えて、パッドとビアとの間の接触抵抗を低減するために、ケイ素化が実施され得る。
【０１００】
このケイ素化は、シリコン及びビアを充填する金属をベースとした化合物の形成から成るが、２つの材料間の電流の通過を促進するために、それによって形成されるシリサイドの抵抗率をシリコンの抵抗率と導電性材料の抵抗率との中間値にする。
【０１０１】
シリサイドは通常、５００℃を超える高い温度、より頻繁には７００から８００℃程度の温度で形成される。
【０１０２】
同じ技術（リソグラフィ、エッチング、ストリッピング、堆積、ＣＭＰ）が、層１００及びライン１０２を形成するために使用され得る。
【０１０３】
次いで（図６Ｃ）、基板１０４が直接接着によって層１００の自由面１０５に取り付けられる。まずこの基板１０４は電気的ブラインドビア１０６（例では２つのビア）を備えるが、それらは取り付けの間にライン１０２と接触して配置されるよう意図される。
【０１０４】
単に表示し且つ限定されない例では、基板１０４はシリコンで作られ、ビア１０６はポリシリコンで作られる。しかしながら、ガラス又は他の半導体材料（例えばＳｉＣ又はダイアモンドなど）で作られた基板１０４及びタングステン又は更に銅で作られたビア１０６を使用することもまた可能である。
【０１０５】
次いで、基板１０４はビア１０６が現れるまでその自由面１０８から薄化され、故に電気的貫通ビア１１０を形成する（図６Ｄ）。そして、ビアが現れた基板１０４の面に誘電層１１２が形成される；また、接触パッド１１４は層１１２を貫通して形成される。
【０１０６】
これを行うために、シリカ層を堆積し、次いでリソグラフィ、エッチング、ストリッピング、ビアの充填材料と同一の材料（タングステン、ポリシリコン又は更に銅）の堆積及びＣＭＰを連続して実施することでパッドを形成することが可能である。
【０１０７】
代替の実施形態では、その実現可能性は取り付けられた基板の厚さによって決まるが、ビア１１０を備えた基板、層１１２及びパッド１１４が形成される；この基板が層１００の自由面１０５に取り付けられる。
【０１０８】
その構造体を回転させた後に、ビア１１０を備えた基板及びパッド１１４を備えた層１１２で形成された集合体は素子の下部レベルを形成するようになる。パッド１１４は下部パッドを形成し、層１１４の自由面１１８は下部面を形成するようになる。
【０１０９】
その構造体は次いで回転され（図６Ｅ）、その前面が薄化される：バルクシリコン層８８及び酸化層９０は除去され、上部パッド９４を備えるシリコン層９２が露出される。
【０１１０】
次いで、得られた構造体は１０００℃程度の温度でアニールされる。このアニーリングはシリコン層９２に注入されたドープ剤を活性化し、注入及び薄化後のシリコンの結晶構造を再生するために実施される。実際に、ナノ物体を受け取るための表面は、これらのナノ物体が取り付けられるのを可能にするために、結晶学的に完全である必要がある。
【０１１１】
こうして、図１を参照して説明されたタイプの素子が得られる。
【０１１２】
今度はナノ物体を上部パッド９４に接続することが可能になる。例えば、分子１２０の末端がそれぞれパッド９４に接続されるように、この分子１２０をグラフトすることが可能である（図６Ｆ）。
【０１１３】
必要ならば、キャビティ１２４を備えるキャップ１２２が次いで形成されるが、それはキャップと素子の上部面１２６との間にあるナノ物体を防護することを可能にする。
【０１１４】
こうして、図２を参照して説明されたタイプの素子が得られる。
【０１１５】
キャップを形成し、それをこの上部面にしっかりと取り付けるために、以下が実施される：ナノ物体の保護を可能にするキャビティを作るために、キャップが機械加工される（リソグラフィ、エッチング、ストリッピングプロセス）；次いで必要ならば、真空下（又は選ばれた流体中）で直接接着によって素子の上部面にキャップが取り付けられる。素子は次いでアニールされる；そのアニーリング温度はキャップ及び想定される接着タイプの性質によって決まる：この接着は一時的又は永久的であり得る。
【０１１６】
実際に、キャップは一時的に取り付けられ得るか（キャップの取り付け後にキャビティが開口する可能性がある）、又は永久的に取り付けられ得る。アニーリング温度は故に、キャップの意図される使用に応じて調整される。
【０１１７】
図３から５に示されたタイプの素子を得るために、図６Ａから６Ｆを参照した上記の方法を適合させることが可能である。
【０１１８】
例として、この適合は、
−得られる素子に必要なパッド及び／又は接続部を層９４に提供する段階と、
−素子に必要な積層体を得るために、電気的ビア又は電気的導電ラインをそれぞれ備えた誘電層を前記層９４上に積層する段階と、
−次いで電気的貫通ビアと、素子に必要な接触パッドを備えた層と、を備えた基板を取り付ける段階、若しくは電気的ブラインドビアを備えた基板を取り付け、貫通ビアと接触パッドを備えた層とを得るために素子の製造を継続する段階と、
を含み得る。
【０１１９】
ＳＯＩ以外、例えばバルクシリコンなどの基板に作られた層に上部パッド９４が形成され得ることが特定される。この場合、上記の製造方法が適合される。
【０１２０】
上部パッド９４はまた、電気的絶縁材料で作られた層に形成され得る；この場合もまた、上記の製造方法が適合される。
【０１２１】
加えて、本発明による素子は、集積回路に接続するためのパッド１２（図１）よりも更に高度な電気的接続部を備え得る。
【０１２２】
例えば、再分配レベル（redistribution level）又はＲＤＬタイプの電気的導電ラインでパッド１２を置き換えることなどが可能である。
【０１２３】
この場合、製造方法は以下のように適合される：層１１２にパッド１１４を形成する（図６Ｄ）代わりに、電気的導電ラインがそこに形成される。
【０１２４】
本発明は、分子エレクトロニクスに使用されるツールよりもより簡単でより低コストの方法で、活性分子を特性評価することを可能にする。それはまた、マイクロエレクトロニクスの部品の小型化及びそれらの機能性の増大に対する代替物を提供する。実際に本発明の素子は、ＣＭＯＳ部品及び分子部品を同一基板上に集積することを可能にし得る。
【符号の説明】
【０１２５】
２、４８、６２、６４  ナノ物体
４、５２、８４  外部電気回路
６  第１レベル、上部レベル
８  上部パッド
１０  第２レベル、下部レベル
１２  電気接触要素
１４  中間レベル
１６  第１の層
１７  素子の上部面
１８  第２の層
１９  素子の後面
２０、１１２  接着層
２２  電気的貫通ビア
２３、２４、４０、４２、６８、７２、７６  中間層
２５、４４、７０、１０２  電気的導電ライン
２６、４６、７４、７８、９８  電気的ビア
２８  集積回路４の面
３０  電気接触パッド
３２、５４、８０、８２、１２２  キャップ
３４、５６、５８、１２４  キャビティ
６０  壁
６６  マイクロエレクトロニクス回路
８６、１０４  基板
８８  ベース基板
９０  酸化層
９２  シリコン層
９４  接触要素
９６、１００  誘電層
１０５  層１００の自由面
１０６  電気的ブラインドビア
１０８  基板１０４の自由面
１１０  電気的貫通ビア
１１４  第２電気接触要素
１１８  層１１４の自由面
１２０  分子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2012178547.tif 000007
【図６Ａ】
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【図６Ｂ】
2012178547.tif 000009
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
2012178547.tif 000012
【図６Ｆ】
2012178547.tif 000013
【外国語明細書】
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