(57)【要約】【課題】半導体装置において、抵抗が増大して変換効率が低下してしまうのを防止する。【解決手段】半導体装置を、基板２上に形成されたＧａＮ系半導体積層構造３を有する第１トランジスタＱ１と、ＧａＮ系半導体積層構造を有する第２トランジスタＱ２とを備え、第１トランジスタが、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、複数の第１ドレイン電極９Ａと、複数の第１ソース電極１０Ａとを備え、第２トランジスタが、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、複数の第２ドレイン電極９Ｂと、複数の第２ソース電極１０Ｂとを備え、複数の第１ドレイン電極の上方又は下方に接続されたドレインパッド１５と、複数の第２ソース電極の上方又は下方に接続されたソースパッド２５と、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッド３５とを備えるものとする。【選択図】図１
2012084743.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
前記複数の第１ドレイン電極の上方又は下方に設けられ、前記複数の第１ドレイン電極に接続されたドレインパッドと、
前記複数の第２ソース電極の上方又は下方に設けられ、前記複数の第２ソース電極に接続されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通パッドとを備えることを特徴とする半導体装置。
【請求項２】
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通配線層を備え、
前記共通パッドは、前記共通配線層を介して前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記共通配線層は、前記第１ソース電極の上方から前記第２ドレイン電極の上方まで延びる複数の配線層であり、
前記共通パッドは、前記複数の配線層の上方に設けられた再配線層の一部であることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記基板及び前記ＧａＮ系半導体積層構造に設けられた複数の第１貫通孔と、
前記複数の第１貫通孔のそれぞれに設けられ、前記複数の第１ソース電極のそれぞれに接続された複数の第１コンタクトと、
前記基板及び前記ＧａＮ系半導体積層構造に設けられた複数の第２貫通孔と、
前記複数の第２貫通孔のそれぞれに設けられ、前記複数の第２ドレイン電極のそれぞれに接続された複数の第２コンタクトとを備え、
前記共通配線層は、前記複数の第１ソース電極及び前記複数の第２ドレイン電極の下方であって、前記基板の裏面に設けられており、前記複数の第１コンタクトのそれぞれを介して前記複数の第１ソース電極のそれぞれに接続されており、前記複数の第２コンタクトのそれぞれを介して前記複数の第２ドレイン電極のそれぞれに接続されていることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記共通パッドは、前記共通配線層に接続され、裏面側から表面側へ延びる金属フレームであることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記共通パッドは、表面側に設けられており、
前記基板及び前記ＧａＮ系半導体積層構造に設けられた第３貫通孔と、
前記第３貫通孔に設けられ、前記共通配線層と前記共通パッドとを接続する第３コンタクトとを備えることを特徴とする、請求項４に記載の半導体装置。
【請求項７】
前記複数の第１ソース電極のそれぞれの上方に設けられ、前記複数の第１ソース電極のそれぞれに接続された複数の第１ソース配線層と、
前記複数の第２ドレイン電極のそれぞれの上方に設けられ、前記複数の第２ドレイン電極のそれぞれに接続された複数の第２ドレイン配線層と、
前記複数の第１ソース配線層の上方から前記複数の第２ドレイン配線層の上方まで延び、前記複数の第１ソース配線層及び前記複数の第２ドレイン配線層に接続された共通再配線層とを備え、
前記共通パッドは、前記共通再配線層の一部であることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、
前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された第１ドレイン再配線層と、
前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層と、
前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された第２ソース再配線層とを備え、
前記ドレインパッドは、前記第１ドレイン再配線層の一部であり、
前記ソースパッドは、前記第２ソース再配線層の一部であることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、
前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層とを備え、
前記ドレインパッドは、前記第１ドレイン配線層の一部であり、
前記ソースパッドは、前記第２ソース配線層の一部であることを特徴とする、請求項４〜６のいずれか１項に記載の半導体装置。
【請求項１０】
基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
さらに、前記複数の第１ドレイン電極の上方又は下方に設けられ、前記複数の第１ドレイン電極に接続されたドレインパッドと、
前記複数の第２ソース電極の上方又は下方に設けられ、前記複数の第２ソース電極に接続されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通パッドとを備える半導体装置と、
前記半導体装置に接続されたコイルと、
前記コイルに接続されたキャパシタと、
前記第１トランジスタ及び前記第２トランジスタを制御する制御回路とを備えることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電源装置に関する。
【背景技術】
【０００２】
近年、ＧａＮ系半導体積層構造を有する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）、即ち、ＧａＮ−ＨＥＭＴを用いた電源装置の開発が進められている。
電源装置としては、例えば、ハイサイドトランジスタと、これに接続されたローサイドトランジスタとを備えるＤＣ−ＤＣコンバータがある。
【０００３】
このような電源装置、即ち、一のトランジスタと、これに接続された他のトランジスタとを備える電源装置の小型化及び高効率化を図るためには、一のトランジスタと他のトランジスタとを同一基板上に形成することが考えられる。
この場合、例えば、ソースパッドに接続されたソースフィンガと、ドレインパッドに接続されたドレインフィンガとが交互に並ぶようにし、これらの間を蛇行するように、ゲートパッドに接続されたゲート電極を設ける技術がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５２２６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ソースパッド、ソースフィンガ、ドレインパッド、ドレインフィンガ、ゲートパッド及びゲート電極の全てを同一平面上に並べて配置するために、ソースフィンガ及びドレインフィンガの間をゲート電極が蛇行するようにしている。このため、ゲート電極、ドレイン電極としてのドレインフィンガ、ソース電極としてのソースフィンガ及びこれらに接続されるパッドの配置構成により抵抗が増大し、電源装置の変換効率が低下してしまうことになる。
【０００６】
そこで、抵抗が増大して変換効率が低下してしまうのを防止したい。
【課題を解決するための手段】
【０００７】
本半導体装置は、基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、第１トランジスタは、ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、第１フィンガに沿って設けられた複数の第１ドレイン電極と、第１フィンガに沿って設けられた複数の第１ソース電極とを備え、第２トランジスタは、ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、第２フィンガに沿って設けられた複数の第２ドレイン電極と、第２フィンガに沿って設けられた複数の第２ソース電極とを備え、複数の第１ドレイン電極の上方又は下方に設けられ、複数の第１ドレイン電極に接続されたドレインパッドと、複数の第２ソース電極の上方又は下方に設けられ、複数の第２ソース電極に接続されたソースパッドと、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッドとを備える。
【発明の効果】
【０００８】
本半導体装置によれば、抵抗が増大して変換効率が低下してしまうのを防止することができるという利点がある。
【図面の簡単な説明】
【０００９】
【図１】（Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１′線に沿う断面図であり、（Ｃ）は（Ａ）のＸ２−Ｘ２′線に沿う断面図であり、（Ｃ）は（Ａ）のＸ３−Ｘ３′線に沿う断面図である。
【図２】第１実施形態にかかる電源装置の構成を示す模式図である。
【図３】第１実施形態にかかる電源装置の動作を示すタイムチャートである。
【図４】第１実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図５】電源装置の課題を説明するための模式図である。
【図６】（Ａ）〜（Ｆ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】（Ａ）〜（Ｆ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の変形例の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１′線に沿う断面図であり、（Ｃ）は（Ａ）のＸ２−Ｘ２′線に沿う断面図であり、（Ｃ）は（Ａ）のＸ３−Ｘ３′線に沿う断面図である。
【図１０】（Ａ）〜（Ｃ）は、第２実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１′線に沿う断面図であり、（Ｃ）は（Ａ）のＸ２−Ｘ２′線に沿う断面図である。
【図１１】第２実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図１２】（Ａ）、（Ｂ）は、第２実施形態にかかる半導体装置の変形例の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１′線に沿う断面図である。
【図１３】第１実施形態にかかる半導体装置の変形例の構成を示す模式的平面図である。
【図１４】第１実施形態にかかる半導体装置の変形例の構成を示す模式的平面図である。
【図１５】（Ａ）、（Ｂ）は、第２実施形態にかかる半導体装置の変形例の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＹ−Ｙ′線に沿う断面図である。
【発明を実施するための形態】
【００１０】
以下、図面により、本発明の実施の形態にかかる半導体装置及び電源装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及び電源装置について、図１〜図８を参照しながら説明する。
【００１１】
本実施形態にかかる電源装置は、図２に示すように、一のトランジスタＱ１と、これに接続された他のトランジスタＱ２とを備える電源装置である。ここでは、電源装置としてＤＣ−ＤＣコンバータを例に挙げて説明する。
本ＤＣ−ＤＣコンバータは、ハイサイドトランジスタＱ１と、これに接続されたローサイドトランジスタＱ２とを備える。そして、ハイサイドトランジスタＱ１のドレインに入力端子から入力電圧Ｖｉｎが供給されるようになっており、ローサイドトランジスタＱ２のソースは接地（ＧＮＤ；接地電位）されている。また、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの接続点Ｘには、コイル（インダクタ）Ｌの一端が接続されている。また、コイルＬの他端は出力端子に接続されている。また、コイルＬの他端はキャパシタＣを介して接地されている。さらに、ハイサイドトランジスタＱ１のゲート電極及びローサイドトランジスタＱ２のゲート電極には、ハイサイドトランジスタＱ１及びローサイドトランジスタＱ２を制御する制御回路（駆動回路）１が接続されている。つまり、これらのトランジスタＱ１，Ｑ２のオン・オフを制御すべく、これらのゲート電極に制御信号を出力する制御回路１が接続されている。そして、制御回路１が、これらのトランジスタＱ１，Ｑ２のゲート電極に相互に逆極性の制御信号を出力することで、入力端子から入力された入力電圧Ｖｉｎが降圧されて、出力端子から出力電圧Ｖｏｕｔとして出力されるようになっている。
【００１２】
このＤＣ−ＤＣコンバータでは、図３に示すように、制御回路１に入力されるＰＷＭ（Pulse Width Modulation）信号がオンになると、制御回路１は、ハイサイドトランジスタＱ１のゲート電極に出力する制御信号Ｇ１をオンにし、ローサイドトランジスタＱ２のゲート電極に出力する制御信号Ｇ２をオフにする。これにより、ハイサイドトランジスタＱ１がオンとなり、ローサイドトランジスタＱ２がオフとなる。この結果、入力端子からハイサイドトランジスタＱ１及びコイルＬを介して電流Ｉ１が流れる。そして、接続点Ｘの電圧はＶｉｎ−α１になる。次に、制御回路１に入力されるＰＷＭ信号がオフになると、制御回路１は、ハイサイドトランジスタＱ１のゲート電極に出力する制御信号Ｇ１をオフにし、ローサイドトランジスタＱ２のゲート電極に出力する制御信号Ｇ２をオンにする。これにより、ハイサイドトランジスタＱ１がオフとなり、ローサイドトランジスタＱ２がオンとなる。この結果、ＧＮＤ側からローサイドトランジスタＱ２及びコイルＬを介して電流Ｉ２が流れる。そして、接続点Ｘの電圧はＧＮＤ＋α２になる。このようにして、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを交互にオン・オフすることで、入力端子から入力された入力電圧Ｖｉｎが降圧されて、出力端子から出力電圧Ｖｏｕｔとして出力される。
【００１３】
ところで、本実施形態では、図１（Ａ）〜図１（Ｄ）に示すように、上述のように構成されるＤＣ−ＤＣコンバータのハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを、同一基板２上に設け、同一のＧａＮ系半導体積層構造３を有する電界効果トランジスタとしている。つまり、ＤＣ−ＤＣコンバータは、同一構造のハイサイドトランジスタＱ１及びローサイドトランジスタＱ２を有する半導体チップ（半導体装置）４を備える。このため、本ＤＣ−ＤＣコンバータは、半導体チップ４と、これに接続されたコイルＬと、コイルＬに接続されたキャパシタＣと、半導体チップ４に接続され、半導体チップ４に制御信号を出力する制御回路１とを備える（図２参照）。なお、図１（Ａ）中、符号１００はハイサイドトランジスタ領域を示しており、符号１０１はローサイドトランジスタ領域を示している。
【００１４】
ここでは、半導体チップ４は、電力用途に使われる化合物半導体材料であるＧａＮ系半導体材料からなり、かつ、ＨＥＭＴ構造を有するＧａＮ−ＨＥＭＴを用いたハイサイドトランジスタＱ１及びローサイドトランジスタＱ２を備える。なお、この半導体装置をパワー半導体装置ともいう。
本半導体装置では、ハイサイドトランジスタＱ１及びローサイドトランジスタＱ２は、ＧａＮ−ＨＥＭＴであり、図４に示すように、Ｓｉ基板２上にＧａＮ電子走行層５、ＡｌＧａＮ電子供給層６を順に積層したＧａＮ系半導体積層構造（ＧａＮ系ＨＥＭＴ構造）３を有する。ＧａＮ−ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じ、これにより、ピエゾ分極が生じる。そして、ピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。ここでは、各トランジスタＱ１，Ｑ２の周囲には例えばプラスイオンによる不活性化領域（素子分離領域）７が形成されている。なお、ここでは、Ｓｉ基板２を用いているが、サファイア、ＳｉＣ、ＧａＮ等からなる他の基板を用いても良い。
【００１５】
そして、このように構成されるＧａＮ系半導体積層構造３の上方に、ゲート電極８、ドレイン電極９及びソース電極１０を備える。ここでは、ＡｌＧａＮ電子供給層６上に、例えばＴｉからなるゲート電極８が形成されている。また、ＡｌＧａＮ電子供給層６上に、例えばＡｌからなるドレイン電極９及びソース電極１０が形成されている。なお、ゲート電極８の下方にゲート絶縁膜を設けても良い。また、ゲートリセスを設けても良い。さらに、各電極を他の材料や構造にしても良い。
【００１６】
特に、本実施形態では、図１（Ａ）、図１（Ｂ）に示すように、ハイサイドトランジスタ（第１トランジスタ）Ｑ１として、複数のＧａＮ−ＨＥＭＴを備える。このため、ハイサイドトランジスタＱ１は、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、第１フィンガ８ＡＸに沿って設けられた複数の第１ドレイン電極９Ａと、第１フィンガ８ＡＸに沿って設けられた複数の第１ソース電極１０Ａとを備える。
【００１７】
ここでは、第１ゲート電極８Ａは、複数の第１フィンガ８ＡＸに接続され、第１フィンガ８ＡＸが延びる方向（縦方向）に直交する方向（横方向）に延びる第１ランナ８ＡＹを備える。つまり、実質的にゲート電極として機能する複数の第１フィンガ８ＡＸは、第１ランナ８ＡＹを介して、第１ゲートパッド１１に接続されている。具体的には、第１ランナ８ＡＹは、半導体チップ４の外周部近傍まで延びており、その端部の上方に配線層１２，１３を介して第１ゲートパッド１１が設けられている。ここでは、第１ランナ８ＡＹの端部の上方に、図示しないコンタクト（ゲートコンタクト）を介して例えばＡｌからなる第１ゲート配線層１２が設けられており、さらに、コンタクト（Ａｌ−Ｃｕコンタクト）１８を介して例えばＣｕからなる第１ゲート再配線層１３が設けられている。そして、第１ゲート再配線層１３の表面に露出している部分（絶縁膜１４で覆われていない部分）が第１ゲートパッド１１となる。このように第１ゲート電極８Ａに接続された第１ゲートパッド１１には、制御回路１からの制御信号Ｇ１が入力されるようになっている。
【００１８】
また、ここでは、複数の第１フィンガ８ＡＸの間に、第１ドレイン電極９Ａ及び第１ソース電極１０Ａが交互に設けられている。
特に、複数の第１ドレイン電極９Ａの上方に、第１ドレイン電極９Ａが延びる方向に直交する方向へ延びるドレインパッド１５が設けられている。つまり、複数の第１ドレイン電極９Ａは、ドレインパッド１５に接続されている。ここでは、複数の第１ドレイン電極９Ａのそれぞれの上方に、例えばＡｌからなる複数の第１ドレイン配線層１６が設けられている。つまり、複数の第１ドレイン電極９Ａのそれぞれに、コンタクト（ドレインコンタクト）２０を介して、複数の第１ドレイン配線層１６が接続されている。さらに、複数の第１ドレイン配線層１６の上方に、例えばＣｕからなる第１ドレイン再配線層１７が設けられている。つまり、複数の第１ドレイン配線層１６に、コンタクト（Ａｌ−Ｃｕコンタクト）１９を介して、第１ドレイン再配線層１７が接続されている。そして、第１ドレイン再配線層１７の表面に露出している部分（絶縁膜１４で覆われていない部分）がドレインパッド１５となる。つまり、第１ドレイン再配線層１７の一部がドレインパッド１５となる。このように複数の第１ドレイン電極９Ａに接続されたドレインパッド１５には、入力電圧Ｖｉｎが入力されるようになっている。このため、ドレインパッド１５は入力端子として機能する。なお、ドレインパッド１５を入力パッドともいう。
【００１９】
また、図１（Ａ）、図１（Ｃ）、図１（Ｄ）に示すように、ローサイドトランジスタ（第２トランジスタ）Ｑ２として、複数のＧａＮ−ＨＥＭＴを備える。このため、ローサイドトランジスタＱ２は、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、第２フィンガ８ＢＸに沿って設けられた複数の第２ドレイン電極９Ｂと、第２フィンガ８ＢＸに沿って設けられた複数の第２ソース電極１０Ｂとを備える。
【００２０】
ここでは、第２フィンガ８ＢＸは、第１フィンガ８ＡＸに縦方向に直列に配置されている。本実施形態では、複数の第２フィンガ８ＢＸは、それぞれ、複数の第１フィンガ８ＡＸの延長線上に設けられている。
また、第２ゲート電極８Ｂは、複数の第２フィンガ８ＢＸに接続され、第２フィンガ８ＢＸが延びる方法に直交する方向に延びる第２ランナ８ＢＹを備える。つまり、実質的にゲート電極として機能する複数の第２フィンガ８ＢＸは、第２ランナ８ＢＹを介して、第２ゲートパッド２１に接続されている。具体的には、第２ランナ８ＢＹは、半導体チップ４の外周部近傍まで延びており、その端部の上方に配線層２２，２４を介して第２ゲートパッド２１が設けられている。ここでは、第２ゲートパッド２１は、第１ゲートパッド１１に隣接するように設けられている。また、ここでは、第２ランナ８ＢＹの端部の上方に、図示しないコンタクト（ゲートコンタクト）を介して例えばＡｌからなる第２ゲート配線層２２が設けられており、さらに、コンタクト（Ａｌ−Ｃｕコンタクト）２３を介して例えばＣｕからなる第２ゲート再配線層２４が設けられている。そして、第２ゲート再配線層２４の表面に露出している部分（絶縁膜１４で覆われていない部分）が第２ゲートパッド２１となる。このように第２ゲート電極８Ｂに接続された第２ゲートパッド２１には、制御回路１からの制御信号Ｇ２が入力されるようになっている。
【００２１】
また、ここでは、複数の第２フィンガ８ＢＸの間に、第２ドレイン電極９Ｂ及び第２ソース電極１０Ｂが交互に設けられている。本実施形態では、複数の第２ドレイン電極９Ｂは、それぞれ、複数の第１ソース電極１０Ａの延長線上に設けられている。また、複数の第２ソース電極１０Ｂは、それぞれ、複数の第１ドレイン電極９Ａの延長線上に設けられている。
【００２２】
特に、図１（Ａ）、図１（Ｄ）に示すように、複数の第２ソース電極１０Ｂの上方に、第２ソース電極１０Ｂが延びる方向に直交する方向へ延びるソースパッド２５が設けられている。つまり、複数の第２ソース電極１０Ｂは、ソースパッド２５に接続されている。ここでは、複数の第２ソース電極１０Ｂのそれぞれの上方に、例えばＡｌからなる複数の第２ソース配線層２６が設けられている。つまり、複数の第２ソース電極１０Ｂのそれぞれに、コンタクト（ソースコンタクト）２７を介して、複数の第２ソース配線層２６が接続されている。さらに、複数の第２ソース配線層２６の上方に、例えばＣｕからなる第２ソース再配線層２８が設けられている。つまり、複数の第２ソース配線層２６に、コンタクト（Ａｌ−Ｃｕコンタクト）２９を介して、第２ソース再配線層２８が接続されている。そして、第２ソース再配線層２８の表面に露出している部分（絶縁膜１４で覆われていない部分）がソースパッド２５となる。つまり、第２ソース再配線層２８の一部がソースパッド２５となる。このように複数の第２ソース電極１０Ｂに接続されたソースパッド２５は、接地されており、接地電位ＧＮＤになっている。このため、ソースパッド２５は接地端子として機能する。なお、ソースパッド２５を接地パッドともいう。
【００２３】
また、本実施形態では、図１（Ａ）、図１（Ｂ）、図１（Ｃ）に示すように、第１ソース電極１０Ａの上方から第２ドレイン電極９Ｂの上方まで延び、例えばＡｌからなる複数の共通配線層３０が設けられている。つまり、複数の第１ソース電極１０Ａのそれぞれの上方に設けられ、複数の第１ソース電極１０Ａのそれぞれに接続された複数の共通配線層３０は、複数の第２ドレイン電極９Ｂのそれぞれの上方まで延びており、複数の第２ドレイン電極９Ｂのそれぞれに接続されている。これにより、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とが最短距離で接続されることになる。ここでは、複数の第１ソース電極１０Ａのそれぞれに、コンタクト（ソースコンタクト）３１を介して、複数の共通配線層３０が接続されている。また、複数の第２ドレイン電極９Ｂのそれぞれに、コンタクト（ドレインコンタクト）３２を介して、複数の共通配線層３０が接続されている。さらに、複数の共通配線層３０の上方に、例えばＣｕからなる共通再配線層３３が設けられている。つまり、複数の共通配線層３０に、コンタクト（Ａｌ−Ｃｕコンタクト）３４を介して、共通再配線層３３が接続されている。そして、共通再配線層３３の表面に露出している部分（絶縁膜１４で覆われていない部分）が共通パッド３５となる。つまり、共通再配線層３３の一部が共通パッド３５となる。このように、複数の共通配線層３０を介して複数の第１ソース電極１０Ａ及び複数の第２ドレイン電極９Ｂに接続された共通パッド３５は、複数の第２ドレイン電極９Ｂの上方に設けられており、第２ドレイン電極９Ｂが延びる方向に直交する方向へ延びている。ここでは、共通パッド３５は、複数の第２ドレイン電極９Ｂの上方であって、ソースパッド２５が形成されていない領域に、ソースパッド２５に隣接して設けられている。なお、共通パッド３５を設ける位置は、これに限られるものではなく、複数の第１ソース電極１０Ａ及び複数の第２ドレイン電極９Ｂに接続されていれば良い。この共通パッド３５は、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの接続点Ｘである（図２参照）。このため、共通パッド３５には、コイルＬ及びキャパシタＣが接続されており、共通パッド３５からコイルＬ及びキャパシタＣを介して出力電圧Ｖｏｕｔが出力されるようになっている。このため、共通パッド３５は半導体チップ４の出力端子として機能する。なお、共通パッド３５を出力パッドともいう。
【００２４】
ところで、上述の再配線層１３，１７，２４，２８，３３はウエハレベルパッケージ（ＷＬＰ；Wafer Level Package）として形成される。つまり、本実施形態では、半導体チップ４は、ウエハレベルパッケージを備える半導体チップ４である。なお、ウエハレベルパッケージは、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ；Wafer Level - Chip Size Package）、あるいは、チップサイズパッケージ（ＣＳＰ；Chip Size Package）ともいう。
【００２５】
ここで、ウエハレベルパッケージを備える半導体チップ４は、ウエハレベルで再配線層１３，１７，２４，２８，３３を形成した後、個片にダイシングして形成される。このため、ウエハレベルパッケージを備える半導体チップ４は、半導体素子（ＧａＮ系半導体素子）上にチップサイズと同等のサイズのパッケージを備える半導体チップ４である。つまり、ウエハレベルパッケージを備える半導体チップ４は、半導体素子上に、チップサイズと同等のサイズのパッケージとして再配線層１３，１７，２４，２８，３３を備える半導体チップ４である。
【００２６】
このように、本実施形態では、同一基板２上に２つのトランジスタＱ１，Ｑ２を集積し、ウエハレベルパッケージを備える半導体チップ４としている。そして、例えばＰＣＢ（Printed Circuit Board）などのプリント基板に、例えばフリップチップボンディングなどのワイヤレスボンディングによって接続するためのボンディングパッドとして、第１ゲートパッド１１、第２ゲートパッド２１、ドレインパッド１５、ソースパッド２５及び共通パッド３５を設けている。これにより、寄生インダクタンス及び抵抗を低減することができ、変換効率を向上させることができる。
【００２７】
特に、ＤＣ−ＤＣコンバータでは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを交互にオン・オフすることで電圧の変換を行なうが、この動作を高速化する必要がある。
しかしながら、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２を別チップとし、これらをワイヤボンディングによって接続するようにすると、ワイヤが寄生容量となり、これが高速化を妨げる要因となる。
【００２８】
また、このようにワイヤボンディングによって接続されるＤＣ−ＤＣコンバータでは、図５に示すように、ボンディングワイヤによる寄生インダクタンスＬｐ１〜Ｌｐ４が存在する。このため、高周波化に伴い、電流変化率（ｄｉ／ｄｔ）が大きくなるにつれて、この寄生インダクタンスによる影響を無視できなくなる。つまり、寄生インダクタンスの影響によって変換効率が低下してしまい、これが高速化を妨げる要因となる。
【００２９】
そこで、上述のように構成することで、寄生インダクタンス及び抵抗を低減し、変換効率を向上させ、高速化を実現することができる。
次に、本実施形態にかかる半導体装置の製造方法について、図６〜図８を参照しながら説明する。
なお、本半導体装置は、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを備え、これらは同一工程で同時に形成することができるため、図６〜図８では、これらのトランジスタの製造工程を並べて示している。ここで、図６（Ａ）、図６（Ｃ）、図６（Ｅ）、図７（Ａ）、図７（Ｃ）、図７（Ｅ）、図８（Ａ）、図８（Ｃ）は、ハイサイドトランジスタＱ１の製造工程を示しており、図６（Ｂ）、図６（Ｄ）、図６（Ｆ）、図７（Ｂ）、図７（Ｄ）、図７（Ｆ）、図８（Ｂ）、図８（Ｄ）は、ローサイドトランジスタＱ２の製造工程を示している。
【００３０】
まず、図６（Ａ）、図６（Ｂ）に示すように、Ｓｉ基板２上に、ＧａＮ電子走行層５、ＡｌＧａＮ電子供給層６を順に積層して、ＧａＮ系半導体積層構造（ＧａＮ系ＨＥＭＴ構造）３を形成する。
次いで、図６（Ｃ）、図６（Ｄ）に示すように、ハイサイドトランジスタ領域１００及びローサイドトランジスタ領域１０１をレジストマスク３６によって覆った後、ハイサイドトランジスタ領域１００及びローサイドトランジスタ領域１０１以外の領域にプラスイオンを注入して、非活性領域（素子分離領域）７を形成する。
【００３１】
次に、レジストマスク３６を除去した後、例えばフォトリソグラフィ技術を用いて、ＡｌＧａＮ電子供給層６上に、ソース電極形成領域及びドレイン電極形成領域に窓を有するレジストマスクを形成する。
次いで、図６（Ｅ）、図６（Ｆ）に示すように、ソース電極形成領域及びドレイン電極形成領域のそれぞれのＡｌＧａＮ電子供給層６上に、例えば蒸着・リフトオフ技術を用いて、例えばＡｌからなるソース電極１０及びドレイン電極９を形成する。つまり、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及び第１ドレイン電極９Ａを形成し、ローサイドトランジスタＱ２の第２ソース電極１０Ｂ及び第２ドレイン電極９Ｂを形成する。その後、アニールを行なって、オーミック特性を得る。
【００３２】
次に、例えばフォトリソグラフィ技術を用いて、ＡｌＧａＮ電子供給層６上に、ゲート電極形成領域に窓を有するレジストマスクを形成する。
次いで、図７（Ａ）、図７（Ｂ）に示すように、例えば蒸着・リフトオフ技術を用いて、ゲート電極形成領域に、例えばＴｉからなるゲート電極８を形成する。つまり、ハイサイドトランジスタＱ１の第１ゲート電極８Ａを形成し、ローサイドトランジスタＱ２の第２ゲート電極８Ｂを形成する。
【００３３】
このようにして、ハイサイドトランジスタ領域１００には、ＧａＮ系半導体積層構造３の上方に、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、第１フィンガ８ＡＸに沿って設けられた複数の第１ドレイン電極９Ａと、第１フィンガ８ＡＸに沿って設けられた複数の第１ソース電極１０Ａとが形成される［図１（Ａ）参照］。
また、ローサイドトランジスタ領域１０１には、ＧａＮ系半導体積層構造３の上方に、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、第２フィンガ８ＢＸに沿って設けられた複数の第２ドレイン電極９Ｂと、第２フィンガ８ＢＸに沿って設けられた複数の第２ソース電極１０Ｂとが形成される［図１（Ａ）参照］。
【００３４】
そして、図７（Ｃ）、図７（Ｄ）に示すように、全面に絶縁膜（層間絶縁膜）３７を形成した後、複数のソース電極１０及び複数のドレイン電極９のそれぞれの上方にコンタクトホール３８を形成する。また、第１ゲート電極８Ａの複数の第１フィンガ８ＡＸに接続された第１ランナ８ＡＹの端部の上方、及び、第２ゲート電極８Ｂの複数の第２フィンガ８ＢＸに接続された第２ランナ８ＢＹの端部の上方にもコンタクトホール３８を形成する。
【００３５】
次に、図７（Ｅ）、図７（Ｆ）に示すように、例えば蒸着・リフトオフ技術を用いて、ソース電極１０及びドレイン電極９の上方に、例えばＡｌからなるコンタクト２０，２７，３１，３２及び配線層１６，２６，３０を形成する。
つまり、ハイサイドトランジスタＱ１の第１ドレイン電極９Ａにコンタクト２０を介して接続された第１ドレイン配線層１６を形成する。また、ローサイドトランジスタＱ２の第２ソース電極１０Ｂにコンタクト２７を介して接続された第２ソース配線層２６を形成する。さらに、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂにコンタクト３１，３２を介して接続された共通配線層３０を形成する。
【００３６】
また、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１ランナ８ＡＹの端部の上方に、コンタクト３９を介して第１ゲート配線層１２を形成し、図示していないが、ローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２ランナ８ＢＹの端部の上方に、コンタクトを介して第２ゲート配線層２２を形成する。
次いで、全面に絶縁膜（層間絶縁膜）４０を形成した後、配線層１６，２６，３０の上方にコンタクトホールを形成する。つまり、図８（Ａ）、図８（Ｂ）に示すように、ハイサイドトランジスタＱ１の第１ドレイン電極９Ａに接続された第１ドレイン配線層１６の上方にコンタクトホール４１を形成する。また、ローサイドトランジスタＱ２の第２ドレイン電極９Ｂに接続された共通配線層３０の上方にコンタクトホール４２を形成する。さらに、図示していないが、ローサイドトランジスタＱ２の第２ソース電極１０Ｂに接続された第２ソース配線層２６の上方にもコンタクトホールを形成する。
【００３７】
次に、例えば蒸着・リフトオフ技術を用いて、配線層１６，２６，３０の上方に、例えばＣｕからなるコンタクト１９，２９，３４及び再配線層１７，２８，３３を形成する。
つまり、ハイサイドトランジスタＱ１の第１ドレイン電極９Ａの上方に、コンタクト２０、第１ドレイン配線層１６及びコンタクト１９を介して接続された第１ドレイン再配線層１７を形成する。また、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂの上方に、コンタクト３１，３２、共通配線層３０及びコンタクト３４を介して接続された共通再配線層３３を形成する。さらに、図示していないが、ローサイドトランジスタＱ２の第２ソース電極１０Ｂの上方に、コンタクト２７、第２ソース配線層２６及びコンタクト２９を介して接続された第２ソース再配線層２８を形成する。
【００３８】
また、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１ランナ８ＡＹの端部の上方に、コンタクト３９、第１ゲート配線層１２及びコンタクト１８を介して第１ゲート再配線層１３を形成する。また、図示していないが、ローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２ランナ８ＢＹの端部の上方に、コンタクト、第２ゲート配線層２２及びコンタクト２３を介して第２ゲート再配線層２４を形成する。
【００３９】
次いで、図８（Ｃ）、図８（Ｄ）に示すように、全面に絶縁膜１４を形成した後、ドレインパッド形成領域、共通パッド形成領域、ソースパッド形成領域、第１ゲートパッド形成領域、及び、第２ゲートパッド形成領域に窓をあける。これにより、ハイサイドトランジスタＱ１の第１ドレイン電極９Ａに接続された第１ドレイン再配線層１７の一部が表面に露出し、この部分がドレインパッド１５となる。また、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂに接続された共通再配線層３３の一部が表面に露出し、この部分が共通パッド３５となる。さらに、図示していないが、ローサイドトランジスタＱ２の第２ソース電極１０Ｂに接続された第２ソース再配線層２８の一部が表面に露出し、この部分がソースパッド２５となる。
【００４０】
また、ハイサイドトランジスタＱ１の第１ゲート電極８Ａに接続された第１ゲート再配線層１３の一部が表面に露出し、この部分が第１ゲートパッド１１となる。また、図示していないが、ローサイドトランジスタＱ２の第２ゲート電極８Ｂに接続された第２ゲート再配線層２４の一部が表面に露出し、この部分が第２ゲートパッド２１となる。
そして、ウエハを個片にダイシングして、半導体チップ４が完成する。
【００４１】
なお、このようにして作製された半導体チップ４には、各パッド１５，２５，３５，１１，２１上に例えばはんだバンプが形成され、例えばフリップチップボンディングなどのワイヤレスボンディングによって、プリント基板上に実装される。また、プリント基板上にはコイルＬ、キャパシタＣ、制御回路１なども実装されて、電源装置としてのＤＣ−ＤＣコンバータが完成する（図２参照）。
【００４２】
したがって、本実施形態にかかる半導体装置及び電源装置によれば、小型化を図りながら、抵抗が増大して変換効率が低下してしまうのを防止することができるという利点がある。
なお、上述の実施形態では、ゲート電極８とドレイン電極９との間の距離と、ゲート電極８とソース電極１０との間の距離とが同一になっているが、これに限られるものではない。つまり、上述の実施形態では、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１フィンガ８ＡＸと第１ドレイン電極９Ａとの間の距離と、第１フィンガ８ＡＸと第１ソース電極１０Ａとの間の距離とが同一になっているが、これに限られるものではない。また、ローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２フィンガ８ＢＸと第２ドレイン電極９Ｂとの間の距離と、第２フィンガ８ＢＸと第２ソース電極１０Ｂとの間の距離とが同一になっているが、これに限られるものではない。
【００４３】
例えば、ゲート電極８とドレイン電極９との間の距離が、ゲート電極８とソース電極１０との間の距離よりも大きくなるようにしても良い。つまり、図９（Ａ）〜図９（Ｄ）に示すように、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１フィンガ８ＡＸと第１ドレイン電極９Ａとの間の距離は、第１フィンガ８ＡＸと第１ソース電極１０Ａとの間の距離よりも大きくなるようにしても良い。また、ローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２フィンガ８ＢＸと第２ドレイン電極９Ｂとの間の距離は、第２フィンガ８ＢＸと第２ソース電極１０Ｂとの間の距離よりも大きくなるようにしても良い。これにより、耐圧を向上させることができる。なお、図９（Ａ）〜図９（Ｄ）では、上述の実施形態のものと同一のものには同一の符号を付している。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及び電源装置について、図１０〜図１２を参照しながら説明する。
【００４４】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、共通配線層及び共通パッドが設けられている位置が異なる。
つまり、本実施形態では、図１０（Ａ）〜図１０（Ｃ）、図１１に示すように、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂに接続される共通配線層５０及び共通パッド５１が、裏面側に設けられている。なお、図１０（Ａ）〜図１０（Ｃ）、図１１では、上述の第１実施形態のものと同一のものには同一の符号を付している。
【００４５】
このため、本半導体装置では、図１０（Ａ）、図１０（Ｂ）に示すように、ハイサイドトランジスタＱ１の複数の第１ソース電極１０Ａのそれぞれの下方の基板２及びＧａＮ系半導体積層構造３に第１コンタクト（ソースコンタクト）５３が設けられている。つまり、ハイサイドトランジスタＱ１の複数の第１ソース電極１０Ａのそれぞれの下方の基板２及びＧａＮ系半導体積層構造３に第１貫通孔５２が設けられており、これらの第１貫通孔５２のそれぞれに例えばＣｕからなる第１コンタクト５３が設けられている。
【００４６】
また、図１０（Ａ）、図１０（Ｃ）に示すように、ローサイドトランジスタＱ２の複数の第２ドレイン電極９Ｂのそれぞれの下方の基板２及びＧａＮ系半導体積層構造３に第２コンタクト（ドレインコンタクト）５４が設けられている。つまり、ローサイドトランジスタＱ２の複数の第２ドレイン電極９Ｂのそれぞれの下方の基板２及びＧａＮ系半導体積層構造３に第２貫通孔５５が設けられており、これらの第２貫通孔５５のそれぞれに例えばＣｕからなる第２コンタクト５４が設けられている。
【００４７】
さらに、図１０（Ｂ）、図１０（Ｃ）に示すように、基板２の裏面に例えばＡｌからなる共通配線層５０が設けられている。つまり、共通配線層５０は、ハイサイドトランジスタＱ１の複数の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の複数の第２ドレイン電極９Ｂの下方に設けられている。そして、ハイサイドトランジスタＱ１の複数の第１ソース電極１０Ａと共通配線層５０とが複数の第１コンタクト５３によって接続されている。また、ローサイドトランジスタＱ２の複数の第２ドレイン電極９Ｂと共通配線層５０とが複数の第２コンタクト５４によって接続されている。
【００４８】
また、本半導体装置では、図１１に示すように、共通配線層５０に接続された金属フレーム５１を備える。この金属フレーム５１は、裏面側から表面側へ延びており、プリント基板に接続するためのパッドとして機能する。ここでは、金属フレーム５１は、共通配線層５０に接続されたパッドであるため、共通パッドという。この共通パッドとしての金属フレーム５１は、複数の第１ソース電極１０Ａの下方、及び、複数の第２ドレイン電極９Ｂの下方に設けられており、基板２の側方に突出している部分が折り曲げられて表面側まで延びている。なお、金属フレーム５１の表面側の部分がプリント基板に接続されるため、この部分が共通パッドであると見る場合、共通パッドは、複数の第１ソース電極１０Ａの上方（具体的には斜め上方）、及び、複数の第２ドレイン電極９Ｂの上方（具体的には斜め上方）に設けられることになる。ここで、金属フレーム５１は、例えばＣｕフレームである。
【００４９】
次に、本実施形態にかかる半導体装置の製造方法について説明する。
共通配線層５０を形成する工程及び共通パッドとしての金属フレーム５１を取り付ける工程を除いて、上述の第１実施形態と同様にして、半導体チップ４を作製する。
但し、本実施形態では、半導体チップ４を作製する際に、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂに接続されるコンタクト３１，３２及び共通配線層３０、この共通配線層３０に接続されるコンタクト３４及び共通再配線層３３は形成しない。このため、ローサイドトランジスタＱ２の第２ソース電極１０Ｂに接続される第２ソース配線層２６は、第２ソース電極１０Ｂの上方にその全長にわたって設けられており、この第２ソース配線層２６に接続される第２ソース再配線層２８は、ローサイドトランジスタＱ２が形成される領域のほぼ全域にわたって設けられている。これにより、配線抵抗や電流密度を改善することができる。
【００５０】
そして、Ｓｉ基板２及びＧａＮ系半導体積層構造３に貫通孔５２，５５を形成した後、この貫通孔５２，５５及びＳｉ基板２の裏面に、コンタクト５３，５４及び共通配線層５０を形成する。つまり、ハイサイドトランジスタＱ１の第１ソース電極１０Ａの下方のＳｉ基板２及びＧａＮ系半導体積層構造３に第１貫通孔５２を形成する。また、ローサイドトランジスタＱ２の第２ドレイン電極９Ｂの下方のＳｉ基板２及びＧａＮ系半導体積層構造３に第２貫通孔５５を形成する。その後、これらの貫通孔５２，５５及びＳｉ基板２の裏面に、例えばＣｕからなるコンタクト５３，５４及び共通配線層５０を形成する。
【００５１】
そして、ウエハを個片にダイシングした後、金属フレーム５１上に接合して、半導体チップ４が完成する。
なお、その他の構成及び製造方法の詳細は、上述の第１実施形態のものと同様であるため、ここではその説明を省略する。
但し、本実施形態では、ゲート電極８とドレイン電極９との間の距離が、ゲート電極８とソース電極１０との間の距離よりも大きくなっている。つまり、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１フィンガ８ＡＸと第１ドレイン電極９Ａとの間の距離は、第１フィンガ８ＡＸと第１ソース電極１０Ａとの間の距離よりも大きくなっている。また、ローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２フィンガ８ＢＸと第２ドレイン電極９Ｂとの間の距離は、第２フィンガ８ＢＸと第２ソース電極１０Ｂとの間の距離よりも大きくなっている。
【００５２】
したがって、本実施形態にかかる半導体装置及び電源装置によれば、上述の第１実施形態と同様に、小型化を図りながら、抵抗が増大して変換効率が低下してしまうのを防止することができるという利点がある。
なお、上述の実施形態では、表面側に配線層１６，２６，１２，２４及び再配線層１７，２８，１３，２４を形成し、再配線層１７，２８，１３，２４の一部がパッド１５，２５，１１，２１となるようにしているが、これに限られるものではない。例えば、上述の実施形態において、再配線層１７，２８，１３，２４を設けずに、配線層１６，２６，１２，２４を、上述の再配線層１７，２８，１３，２４のような形状に形成し、その一部がパッド１５，２５，１１，２１となるようにしても良い。この場合、ハイサイドトランジスタＱ１の複数の第１ドレイン電極９Ａのそれぞれの上方に設けられ、複数の第１ドレイン電極９Ａのそれぞれに接続された複数の第１ドレイン配線層の一部がドレインパッドとなる。また、ローサイドトランジスタＱ２の複数の第２ソース電極１０Ｂのそれぞれの上方に設けられ、複数の第２ソース電極１０Ｂのそれぞれに接続された複数の第２ソース配線層の一部がソースパッドとなる。
【００５３】
また、上述の実施形態では、ゲート電極８とドレイン電極９との間の距離が、ゲート電極８とソース電極１０との間の距離よりも大きくなっているが、これに限られるものではない。例えば、上述の第１実施形態と同様に、ゲート電極８とドレイン電極９との間の距離と、ゲート電極８とソース電極１０との間の距離とが同一になっていても良い。
また、上述の実施形態では、表面側に共通パッドを引き出すために、金属フレーム５１を用いたパッケージ構造を採用しているが、これに限られるものではない。例えば、図１２（Ａ）、図１２（Ｂ）に示すように、基板２及びＧａＮ系半導体積層構造３に第３貫通孔６２を設け、この第３貫通孔６２に例えばＣｕからなる第３コンタクト５６を設けても良い。つまり、基板２の裏面に設けられた共通配線層５０に接続される第３コンタクト５６を基板２及びＧａＮ系半導体積層構造３に設け、この第３コンタクト５６に接続されるように、表面側にコンタクト５７、配線層５８、コンタクト５９及び再配線層６０を設けるようにしても良い。ここでは、コンタクト５６，５７，５９、配線層５８、再配線層６０は、ハイサイドトランジスタ領域１００とローサイドトランジスタ領域１０１との間の領域に、各電極８ＡＸ，９Ａ，１０Ａ，８ＢＸ，９Ｂ，１０Ｂが延びる方向に直交する方向に延びるように形成している。この場合、再配線層６０の表面に露出している部分（絶縁膜１４で覆われていない部分）、即ち、再配線層６０の一部が共通パッド６１となる。つまり、裏面側に設けられた共通配線層５０に接続された共通パッド６１が表面側に設けられることになる。そして、共通配線層５０と共通パッド６１とが、基板２及びＧａＮ系半導体積層構造３に設けられた第３コンタクト５６によって接続されることになる。ここでは、共通パッド６１は、複数の第２ドレイン電極９Ｂの上方に設けられている。なお、図１２（Ａ）、図１２（Ｂ）では、上述の実施形態のものと同一のものには同一の符号を付している。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００５４】
例えば、上述の第２実施形態及び変形例では、ドレインパッド１５を、複数の第１ドレイン電極９Ａの上方に設け、ソースパッド２５を、複数の第２ソース電極１０Ｂの上方に設けているが、これに限られるものではない。例えば、上述の第２実施形態及び変形例の共通配線層と同様に、複数の第１ドレイン電極９Ａに接続される第１ドレイン配線層を基板２の裏面に設け、複数の第２ソース電極１０Ｂに接続される第２ソース配線層を基板２の裏面に設けるようにしても良い。この場合、第１ドレイン配線層、第２ソース配線層及び共通配線層のいずれもが基板２の裏面に設けられるため、これらをドレインパッド領域、ソースパッド領域及び共通パッド領域に窓を有する絶縁膜で覆い、それぞれの表面に露出した部分を、それぞれ、ドレインパッド、ソースパッド、共通パッドとすれば良い。つまり、基板の裏面側に、ドレインパッド、ソースパッド、共通パッドを設けても良い。この場合、ドレインパッドは、複数の第１ドレイン電極９Ａの下方に設けられることになる。このため、ドレインパッドは、複数の第１ドレイン電極９Ａの上方又は下方に設けられていれば良いことになる。また、ソースパッドは、複数の第２ソース電極１０Ｂの下方に設けられることになる。このため、ソースパッドは、複数の第２ソース電極１０Ｂの上方又は下方に設けられていれば良いことになる。なお、この場合、ゲートパッドも基板２の裏面側に設けられることになる。このほか、上述の第２実施形態及び変形例とは逆に、ドレインパッド及びソースパッドを裏面側に設け、共通パッドを表面側に設けても良い。この場合、ドレインパッドは、複数の第１ドレイン電極の下方に設けられ、ソースパッドは、複数の第２ソース電極の下方に設けられることになる。
【００５５】
また、例えば、上述の第１実施形態及び変形例では、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１フィンガ８ＡＸとローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２フィンガ８ＢＸとを縦方向に沿って直列に配置しているが、これに限られるものではない。例えば図１３に示すように、ハイサイドトランジスタＱ１の第１ゲート電極８Ａの第１フィンガ８ＡＸとローサイドトランジスタＱ２の第２ゲート電極８Ｂの第２フィンガ８ＢＸとを横方向に沿って並列に配置しても良い。この場合、ハイサイドトランジスタＱ１の複数の第１ソース電極１０Ａのそれぞれの上方に、第１ソース電極１０Ａに沿って延び、コンタクトを介して複数の第１ソース電極１０Ａのそれぞれに接続される複数の第１ソース配線層７０を形成する。また、ローサイドトランジスタＱ２の複数の第２ドレイン電極９Ｂのそれぞれの上方に、第２ドレイン電極９Ｂに沿って延び、コンタクトを介して複数の第２ドレイン電極９Ｂのそれぞれに接続される複数の第２ドレイン配線層７１を形成する。そして、複数の第１ソース配線層７０の上方から複数の第２ドレイン配線層７１の上方まで延びるように、複数の第１ソース配線層７０及び複数の第２ドレイン配線層７１にコンタクト７２，７３を介して接続された共通再配線層３３を形成する。この共通再配線層３３は、コンタクト７２，７３、第１ソース配線層７０、第２ドレイン配線層７１を介して、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂの両方に接続される。この共通再配線層３３の表面に露出している部分（絶縁膜１４で覆われていない部分）、即ち、共通再配線層３３の一部が共通パッド３５となる。なお、このような配置構成を採用する場合も、上述の第２実施形態及び変形例のように、ハイサイドトランジスタＱ１の第１ソース電極１０Ａ及びローサイドトランジスタＱ２の第２ドレイン電極９Ｂの両方に接続される共通配線層５０を裏面側に設けても良い。また、上述の変形例のように、第１ドレイン配線層、第２ソース配線層及び共通配線層の全てを基板２の裏面に設け、これらの表面に露出した部分を、それぞれ、ドレインパッド、ソースパッド、共通パッドとするようにしても良い。なお、図１３では、上述の第１実施形態のものと同一のものには同一の符号を付している。
【００５６】
また、例えば、上述の各実施形態及び変形例では、同一基板２上にハイサイドトランジスタＱ１とローサイドトランジスタＱ２を集積した半導体チップ４を例に挙げて説明しているが、これに限られるものではない。例えば図１４に示すように、同一基板２上にハイサイドトランジスタＱ１とローサイドトランジスタＱ２を集積した半導体チップ４に、さらに、ハイサイドトランジスタＱ１の第１ゲート電極８Ａ及びローサイドトランジスタＱ２の第２ゲート電極８Ｂに制御信号を出力する制御回路（駆動回路）１Ｘも集積しても良い。つまり、同一基板２上に、ハイサイドトランジスタＱ１、ローサイドトランジスタＱ２及び制御回路１Ｘをモノリシックに集積して半導体チップ４を構成しても良い。この場合、第１ゲートパッド及び第２ゲートパッドを設けずに、第１ゲート再配線層１３及び第２ゲート再配線層２４に制御回路１Ｘを接続し、制御回路１Ｘに接続された再配線層８１を設け、この再配線層８１の表面に露出した部分を、制御回路１ＸにＰＷＭ信号を入力するためのパッド８０とすれば良い。また、この場合、電源装置は、ハイサイドトランジスタＱ１、ローサイドトランジスタＱ２、及び、ハイサイドトランジスタＱ１の第１ゲート電極８Ａ及びローサイドトランジスタＱ２の第２ゲート電極８Ｂに制御信号を出力する制御回路１Ｘを集積した半導体チップ４と、この半導体チップ４に接続されたコイルＬと、このコイルＬに接続されたキャパシタＣとを備えるものとなる。なお、図１４では、上述の第１実施形態の変形例のものと同一のものには同一の符号を付している。また、図１４では、この変形例を上述の第１実施形態の変形例として示しているが、この変形例は、上述の他の第１実施形態の変形例や第２実施形態及び変形例に適用することもできる。
【００５７】
また、上述の各実施形態及び変形例では、第１ゲートパッド１１及び第２ゲートパッド２１に制御回路１がプリント基板を介して接続されている場合を例に挙げて説明しているが、これに限られるものではない。例えば図１５（Ａ）、図１５（Ｂ）に示すように、同一基板２上にハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを集積した半導体チップ４の裏面に、この基板２と異なる基板９０上に形成され、第１ゲート電極８Ａ及び第２ゲート電極８Ｂに制御信号を出力する制御回路１Ｙを備える半導体チップ９１を取り付けるようにしても良い。この場合、ハイサイドトランジスタＱ１及びローサイドトランジスタＱ２を集積した半導体チップ４は、ＧａＮ系半導体材料からなるＧａＮ系半導体チップである。これに対し、制御回路１Ｙを備える半導体チップ９１としては、例えばシリコン系半導体材料からなるシリコン系半導体チップを用いれば良い。また、ＧａＮ系半導体チップ４の第１ゲートパッド１１及び第２ゲートパッド２１に代えて、再配線層９２を設け、この再配線層９２の表面に露出した部分を、制御回路１ＹにＰＷＭ信号を入力するためのパッド９３とすれば良い。そして、このパッド９３と第１ゲート再配線層１３及び第２ゲート再配線層２４とを、接続部９８Ａ〜９８Ｃとしてのコンタクト９４，９６や配線層９５，９７を介して接続することで、半導体チップ４と制御回路１Ｙとを接続すれば良い。なお、図１５（Ａ）、図１５（Ｂ）では、上述の第２実施形態の変形例のものと同一のものには同一の符号を付している。また、図１５（Ａ）、図１５（Ｂ）では、この変形例を上述の第２実施形態の変形例の変形例として示しているが、この変形例は、上述の第１実施形態及び変形例や第２実施形態及び他の変形例に適用することもできる。
【００５８】
また、上述の各実施形態及び変形例では、ＧａＮ系半導体積層構造３をＧａＮ層５とＡｌＧａＮ層６とを積層したものとしているが、これに限られるものではなく、電界効果トランジスタを構成しうるＧａＮ系半導体積層構造であれば良い。例えば、ＧａＮ系半導体材料からなるＨＥＭＴ構造であれば良い。例えば電子供給層上にキャップ層を含んでいても良い。
【００５９】
また、上述の各実施形態及び変形例では、ハイサイドトランジスタＱ１と、ローサイドトランジスタＱ２と、コイルＬと、キャパシタＣと、制御回路１（１Ｘ，１Ｙ）とを備える電源装置の一例に挙げて説明しているが、これに限られるものではなく、これらを備える他の構成の電源装置にも本発明を適用することができる。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
【００６０】
（付記１）
基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
前記複数の第１ドレイン電極の上方又は下方に設けられ、前記複数の第１ドレイン電極に接続されたドレインパッドと、
前記複数の第２ソース電極の上方又は下方に設けられ、前記複数の第２ソース電極に接続されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通パッドとを備えることを特徴とする半導体装置。
【００６１】
（付記２）
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通配線層を備え、
前記共通パッドは、前記共通配線層を介して前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続されていることを特徴とする、付記１に記載の半導体装置。
【００６２】
（付記３）
前記共通配線層は、前記第１ソース電極の上方から前記第２ドレイン電極の上方まで延びる複数の配線層であり、
前記共通パッドは、前記複数の配線層の上方に設けられた再配線層の一部であることを特徴とする、付記２に記載の半導体装置。
【００６３】
（付記４）
前記基板及び前記ＧａＮ系半導体積層構造に設けられた複数の第１貫通孔と、
前記複数の第１貫通孔のそれぞれに設けられ、前記複数の第１ソース電極のそれぞれに接続された複数の第１コンタクトと、
前記基板及び前記ＧａＮ系半導体積層構造に設けられた複数の第２貫通孔と、
前記複数の第２貫通孔のそれぞれに設けられ、前記複数の第２ドレイン電極のそれぞれに接続された複数の第２コンタクトとを備え、
前記共通配線層は、前記複数の第１ソース電極及び前記複数の第２ドレイン電極の下方であって、前記基板の裏面に設けられており、前記複数の第１コンタクトのそれぞれを介して前記複数の第１ソース電極のそれぞれに接続されており、前記複数の第２コンタクトのそれぞれを介して前記複数の第２ドレイン電極のそれぞれに接続されていることを特徴とする、付記２に記載の半導体装置。
【００６４】
（付記５）
前記共通パッドは、前記共通配線層に接続され、裏面側から表面側へ延びる金属フレームであることを特徴とする、付記４に記載の半導体装置。
（付記６）
前記共通パッドは、表面側に設けられており、
前記基板及び前記ＧａＮ系半導体積層構造に設けられた第３貫通孔と、
前記第３貫通孔に設けられ、前記共通配線層と前記共通パッドとを接続する第３コンタクトとを備えることを特徴とする、付記４に記載の半導体装置。
【００６５】
（付記７）
前記複数の第１ソース電極のそれぞれの上方に設けられ、前記複数の第１ソース電極のそれぞれに接続された複数の第１ソース配線層と、
前記複数の第２ドレイン電極のそれぞれの上方に設けられ、前記複数の第２ドレイン電極のそれぞれに接続された複数の第２ドレイン配線層と、
前記複数の第１ソース配線層の上方から前記複数の第２ドレイン配線層の上方まで延び、前記複数の第１ソース配線層及び前記複数の第２ドレイン配線層に接続された共通再配線層とを備え、
前記共通パッドは、前記共通再配線層の一部であることを特徴とする、付記１に記載の半導体装置。
【００６６】
（付記８）
前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、
前記複数の第１ドレイン配線層の上方に設けられ、前記複数の第１ドレイン配線層に接続された第１ドレイン再配線層と、
前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層と、
前記複数の第２ソース配線層の上方に設けられ、前記複数の第２ソース配線層に接続された第２ソース再配線層とを備え、
前記ドレインパッドは、前記第１ドレイン再配線層の一部であり、
前記ソースパッドは、前記第２ソース再配線層の一部であることを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
【００６７】
（付記９）
前記複数の第１ドレイン電極のそれぞれの上方に設けられ、前記複数の第１ドレイン電極のそれぞれに接続された複数の第１ドレイン配線層と、
前記複数の第２ソース電極のそれぞれの上方に設けられ、前記複数の第２ソース電極のそれぞれに接続された複数の第２ソース配線層とを備え、
前記ドレインパッドは、前記第１ドレイン配線層の一部であり、
前記ソースパッドは、前記第２ソース配線層の一部であることを特徴とする、付記４〜６のいずれか１項に記載の半導体装置。
【００６８】
（付記１０）
前記第１フィンガと前記第１ドレイン電極との間の距離は、前記第１フィンガと前記第１ソース電極との間の距離よりも大きく、
前記第２フィンガと前記第２ドレイン電極との間の距離は、前記第２フィンガと前記第２ソース電極との間の距離よりも大きいことを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
【００６９】
（付記１１）
前記基板上に集積され、前記第１ゲート電極及び前記第２ゲート電極に制御信号を出力する制御回路を備えることを特徴とする、付記１〜１０いずれか１項に記載の半導体装置。
（付記１２）
基板上に形成されたＧａＮ系半導体積層構造を有する第１トランジスタと、
前記ＧａＮ系半導体積層構造を有する第２トランジスタとを備え、
前記第１トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第１フィンガを有する第１ゲート電極と、前記第１フィンガに沿って設けられた複数の第１ドレイン電極と、前記第１フィンガに沿って設けられた複数の第１ソース電極とを備え、
前記第２トランジスタは、前記ＧａＮ系半導体積層構造の上方に、複数の第２フィンガを有する第２ゲート電極と、前記第２フィンガに沿って設けられた複数の第２ドレイン電極と、前記第２フィンガに沿って設けられた複数の第２ソース電極とを備え、
さらに、前記複数の第１ドレイン電極の上方又は下方に設けられ、前記複数の第１ドレイン電極に接続されたドレインパッドと、
前記複数の第２ソース電極の上方又は下方に設けられ、前記複数の第２ソース電極に接続されたソースパッドと、
前記複数の第１ソース電極及び前記複数の第２ドレイン電極に接続された共通パッドとを備える半導体装置と、
前記半導体装置に接続されたコイルと、
前記コイルに接続されたキャパシタと、
前記第１トランジスタ及び前記第２トランジスタを制御する制御回路とを備えることを特徴とする電源装置。
【００７０】
（付記１３）
前記制御回路は、前記基板上に集積されていることを特徴とする、付記１２に記載の電源装置。
（付記１４）
前記制御回路は、前記基板と異なる基板上に形成され、前記半導体装置に接続されていることを特徴とする、付記１２に記載の電源装置。
【符号の説明】
【００７１】
Ｑ１  ハイサイドトランジスタ
Ｑ２  ローサイドトランジスタ
Ｌ  コイル
Ｃ  キャパシタ
１  制御回路
２  基板
３  ＧａＮ系半導体積層構造
４  半導体チップ（半導体装置）
５  ＧａＮ電子走行層
６  ＡｌＧａＮ電子供給層
７  不活性化領域
８  ゲート電極
８Ａ  第１ゲート電極
８ＡＸ  第１フィンガ
８ＡＹ  第１ランナ
８Ｂ  第２ゲート電極
８ＢＸ  第２フィンガ
８ＢＹ  第２ランナ
９  ドレイン電極
９Ａ  第１ドレイン電極
９Ｂ  第２ドレイン電極
１０  ソース電極
１０Ａ  第１ソース電極
１０Ｂ  第２ソース電極
１１  第１ゲートパッド
１２  第１ゲート配線層
１３  第１ゲート再配線層
１４  絶縁膜
１５  ドレインパッド
１６  第１ドレイン配線層
１７  第１ドレイン再配線層
１８，２０，２３，２７，２９，３１，３２，３４，３９  コンタクト
２１  第２ゲートパッド
２２  第２ゲート配線層
２４  第２ゲート再配線層
２５  ソースパッド
２６  第２ソース配線層
２８  第２ソース再配線層
３０  共通配線層
３３  共通再配線層
３５  共通パッド
３６  レジストマスク
１００  ハイサイドトランジスタ領域
１０１  ローサイドトランジスタ領域
３７，４０  絶縁膜
３８，４１，４２  コンタクトホール
５０  共通配線層
５１  共通パッド（金属フレーム）
５２  第１貫通孔
５３  第１コンタクト
５４  第２コンタクト
５５  第２貫通孔
５６  第３コンタクト
５７  コンタクト
５８  配線層
５９  コンタクト
６０  再配線層
６１  共通パッド
６２  第３貫通孔
７０  第１ソース配線層
７１  第２ドレイン配線層
７２，７３  コンタクト
８０  パッド
８１  再配線層
９０  基板
９１  半導体チップ
９２  再配線層
９３  パッド
９４，９６  コンタクト
９５，９７  配線層
９８Ａ〜９８Ｃ  接続部
【図１】
2012084743.tif 000003
【図２】
2012084743.tif 000004
【図３】
2012084743.tif 000005
【図４】
2012084743.tif 000006
【図５】
2012084743.tif 000007
【図６】
2012084743.tif 000008
【図７】
2012084743.tif 000009
【図８】
2012084743.tif 000010
【図９】
2012084743.tif 000011
【図１０】
2012084743.tif 000012
【図１１】
2012084743.tif 000013
【図１２】
2012084743.tif 000014
【図１３】
2012084743.tif 000015
【図１４】
2012084743.tif 000016
【図１５】
2012084743.tif 000017