(57)【要約】【課題】トランジスタの更なる高性能化を実現し得る半導体装置の製造方法を提供する。【解決手段】半導体基板１０上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜上にゲート電極２２を形成する工程と、ゲート電極の両側における半導体基板内にソース／ドレイン拡散層４０，４４を形成する工程と、ソース／ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有している。【選択図】図５
2012156224.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板内にソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記複数回のスパイクアニールは、最高温度が第１の温度である第１回目のスパイクアニールと、最高温度が前記第１の温度より高い第２の温度である第２回目のスパイクアニールとを含む
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記複数回のスパイクアニールは、最高温度が前記第１の温度より高い第３の温度である第３回目のスパイクアニールを更に含む
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記スパイクアニールは、５０〜３５０℃／秒の昇温レートで昇温した後に、２０〜２００℃／秒の降温レートで直ちに降温するアニールである
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記スパイクアニールにおける熱源は、ハロゲンランプである
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
イオン注入法によりドーパント不純物を導入することによりトランジスタのソース／ドレイン拡散層を形成した後には、導入されたドーパント不純物を活性化するための熱処理が行われる。
【０００３】
近時、かかる熱処理として、例えばＲＴＡ（Rapid Thermal Annealing）法を用いることが提案されている。
【０００４】
ＲＴＡ法は、ソース／ドレイン拡散層に導入したドーパント不純物を、過度に拡散させることなく、活性化し得る。このため、ＲＴＡ法を用いた熱処理は、トランジスタの微細化に寄与し得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８４４号公報
【特許文献２】特開２００７−２７３５５０号公報
【特許文献３】特開２００９−３０２３７３号公報
【特許文献４】特開２００９−２６００１８号公報
【特許文献５】特開２００５−１４２３４４号公報
【特許文献６】特開２０１０−１６５７１３号公報
【特許文献７】特開２００９−２７７７５９号公報
【特許文献８】特開２００９−９９７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、近時、トランジスタの更なる高性能化が求められている。
【０００７】
本発明の目的は、トランジスタの更なる高性能化を実現し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板内にソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、ソース／ドレイン拡散層を形成した後に複数回のスパイクアニールを行うため、ソース／ドレイン拡散層におけるドーパント不純物を十分に活性化することができる。このため、ソース／ドレインにおける寄生抵抗を十分に低減することができ、良好な特性のトランジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図７】スパイクアニール及びミリ秒アニールにおける基板温度の時間に対する変化を示すグラフである。
【図８】ロールオフ特性を示すグラフ（その１）である。
【図９】Ｉｏｎ−Ｉｏｆｆ特性を示すグラフ（その１）である。
【図１０】Ｉｄｌｉｎ−Ｉｏｆｆ特性との関係を示すグラフ（その１）である。
【図１１】相互コンダクタンスを示すグラフである。
【図１２】ゲート長と相互コンダクタンスとの関係を示すグラフである。
【図１３】ゲート長と総寄生抵抗との関係を示すグラフである。
【図１４】第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】ロールオフ特性を示すグラフ（その２）である。
【図１７】Ｉｏｎ−Ｉｏｆｆ特性を示すグラフ（その２）である。
【図１８】Ｉｄｌｉｎ−Ｉｏｆｆ特性との関係を示すグラフ（その２）である。
【図１９】接合リーク電流を示すグラフである。
【図２０】第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置の製造方法を図１乃至図１３を用いて説明する。図１乃至図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１２】
まず、図１（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２を画定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１４としては、例えば二酸化シリコンを用いる。素子分離領域１４は、半導体基板１０内に溝１６内に埋め込まれる。図１（ａ）における紙面左側の素子領域１２は、ＮＭＯＳトランジスタが形成される領域（ＮＭＯＳトランジスタ形成領域）２における素子領域を示している。図１（ｂ）における紙面右側の素子領域１２は、ＰＭＯＳトランジスタが形成される領域（ＰＭＯＳトランジスタ形成領域）４における素子領域を示している。
【００１３】
次に、例えば熱酸化法により、膜厚１０ｎｍ程度のシリコン酸化膜の犠牲酸化膜１８を形成する。
【００１４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００１５】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００１６】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型ウェル（図示せず）を形成する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば１５０ｋｅＶ程度とする。ドーズ量は、例えば５．０×１０１３ｃｍ−２程度とする。
【００１７】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとしてＰ型のドーパント不純物を半導体基板１０内に導入することにより、閾値電圧制御層（図示せず）を形成する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば１０ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１３ｃｍ−２程度とする。
【００１８】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００１９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００２０】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００２１】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型ウェル（図示せず）を形成する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば３００ｋｅＶ程度とする。ドーズ量は、例えば５．０×１０１３ｃｍ−２程度とする。
【００２２】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとしてＮ型のドーパント不純物を半導体基板１０内に導入することにより、閾値電圧制御層（図示せず）を形成する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば１００ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１３ｃｍ−２程度とする。
【００２３】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００２４】
次に、半導体基板１０内に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０００℃程度とする。熱処理時間は、例えば１０秒程度とする。
【００２５】
次に、犠牲酸化膜１８をエッチング除去する。
【００２６】
次に、図１（ｂ）に示すように、例えば熱酸化法により、膜厚１．０ｎｍ程度のシリコン酸化膜のゲート絶縁膜２０を形成する。
【００２７】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜２２を形成する。
【００２８】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン酸化膜２４を形成する。シリコン酸化膜２４は、ハードマスクとなるものである。
【００２９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート電極（ゲート配線）２２の平面形状にパターニングする。
【００３１】
次に、フォトレジスト膜及びハードマスク２４をマスクとして、ポリシリコン膜２２をエッチングする。これにより、ポリシリコン膜のゲート電極２２を形成する。
【００３２】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００３３】
次に、ハードマスク２４をエッチング除去する（図２（ａ）参照）。
【００３４】
次に、図２（ｂ）に示すように、例えばＣＶＤ法により、膜厚１０ｎｍ程度のシリコン窒化膜２８を形成する。成膜温度は、例えば５５０℃程度とする。
【００３５】
次に、シリコン窒化膜２８を異方性エッチングする。これにより、ゲート電極２２の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜２８が形成される（図３（ａ）参照）。
【００３６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００３７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００３８】
次に、サイドウォール絶縁膜２８が形成されたゲート電極２２とフォトレジスト膜とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、サイドウォール絶縁膜２８が形成されたゲート電極２２の両側における半導体基板１０内にＮ型のエクステンション領域（低濃度拡散層）３０が形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えば砒素（Ａｓ）を用いる場合、加速エネルギーは例えば１ｋｅＶ程度とし、ドーズ量は例えば１．０×１０１５ｃｍ−２程度とする。
【００３９】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００４０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００４２】
次に、サイドウォール絶縁膜２８が形成されたゲート電極２２とフォトレジスト膜とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、サイドウォール絶縁膜２８が形成されたゲート電極２２の両側における半導体基板１０内に、Ｐ型のエクステンション領域（低濃度拡散層）３２が形成される（図３（ｂ）参照）。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばＢを用いる場合、加速エネルギーは例えば０．３ｋｅＶ程度とし、ドーズ量は例えば１．０×１０１５ｃｍ−２程度とする。
【００４３】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００４４】
次に、図４（ａ）に示すように、例えばＣＶＤ法により、膜厚３０ｎｍ程度のシリコン窒化膜３４を形成する。成膜温度は、例えば５５０℃程度とする。
【００４５】
次に、図４（ｂ）に示すように、シリコン窒化膜３４を異方性エッチングする。これにより、側壁部分にサイドウォール絶縁膜２８が形成されたゲート電極２２の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜３４が形成される。即ち、シリコン窒化膜２８とシリコン窒化膜３４とを有する２層構造のサイドウォール絶縁膜３６が、ゲート電極２２の側壁部分に形成される。
【００４６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００４７】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００４８】
次に、サイドウォール絶縁膜３６が形成されたゲート電極２２とフォトレジスト膜とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、サイドウォール絶縁膜３６が形成されたゲート電極２２の両側における半導体基板１０内に、Ｎ型の高濃度拡散層３８が形成される。高濃度拡散層３８は、エクステンション領域３０より深く形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばＰを用いる場合、加速エネルギーは例えば８ｋｅＶ程度とし、ドーズ量は例えば５．０×１０１５ｍ−２程度とする。Ｎ型のエクステンション領域３０とＮ型の高濃度拡散層３８とにより、ＮＭＯＳトランジスタ４６のソース／ドレイン拡散層４０が形成される。
【００４９】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００５０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００５１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００５２】
次に、サイドウォール絶縁膜３６が形成されたゲート電極２２とフォトレジスト膜とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、サイドウォール絶縁膜３６が形成されたゲート電極２２の両側における半導体基板１０内に、Ｐ型の高濃度拡散層４２が形成される。高濃度拡散層４２は、エクステンション領域３２より深く形成される。イオン注入条件は、例えば以下の通りとする。ドーパント不純物として例えばＢを用いる場合、加速エネルギーは例えば３ｋｅＶ程度とし、ドーズ量は例えば５．０×１０１５ｃｍ−２程度とする。Ｐ型のエクステンション領域３２とＰ型の高濃度拡散層４２とにより、ＰＭＯＳトランジスタ４８のソース／ドレイン拡散層４４が形成される（図５（ａ）参照）。
【００５３】
次に、例えばアッシングにより、フォトレジスト膜を剥離する。
【００５４】
次に、スパイクアニール（ｓＲＴＡ、spike Rapid Thermal Annealing）を以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように２回行う。
【００５５】
まず、第１回目のスパイクアニールを行う（図５（ｂ）参照）。第１回目のスパイクアニールにおける最高温度は、第１の温度とする。第１の温度は、例えば１０００℃程度とする。
【００５６】
スパイクアニールは、所定値以上の昇温レートで所定の温度まで昇温させた後、直ちに降温させる熱処理である。スパイクアニールにおける昇温レートは、５０〜３５０℃／秒の範囲内である。また、スパイクアニールにおける降温レートは、２０〜２００℃／秒の範囲内である。スパイクアニールにおけるアニール時間は、秒オーダーである。スパイクアニールの熱源としては、例えばハロゲンランプが用いられる。ハロゲンランプとしては、例えばタングステンランプが用いられる。
【００５７】
図７は、スパイクアニールとミリ秒アニール（ＭＳＡ、Milli Second Annealing）とにおける基板温度の変化を示すグラフである。図７における横軸は、時間を示している。図７における縦軸は、基板温度を示している。
【００５８】
図７から分かるように、スパイクアニールにおけるアニール時間は、秒オーダーである。スパイクアニールは、例えば、設定温度よりも５０℃低い温度から設定温度（ピーク温度）まで基板温度が上昇し、更に設定温度よりも５０℃低い温度まで基板温度が低下するまでの時間をレジデンスタイムと定義した場合に、レジデンスタイムが１秒以上、３秒以下となるアニール方法である。
【００５９】
図７から分かるように、ミリ秒アニールにおけるアニール時間は、ミリ秒オーダーである。ミリ秒アニールとしては、Ｘｅフラッシュランプ等を用いたフラッシュランプアニール（ＦＬＡ、Flash Lamp Annealing）や、ＣＯ２レーザを用いたレーザスパイクアニール（ＬＳＡ、Laser Spike Annealing）がある。
【００６０】
ミリ秒アニールは、昇温レートや降温レートがスパイクアニールと比べて極めて高い。
【００６１】
このように、スパイクアニールは、ミリ秒アニールとは全く異なるものである。
【００６２】
次に、第２回目のスパイクアニールを行う（図６（ａ）参照）。第２回目のスパイクアニールにおける最高温度は、第２の温度とする。第２の温度は、例えば１０１０℃程度とする。
【００６３】
こうして、ソース／ドレイン拡散層４０を形成した後に、スパイクアニールが例えば２回行われる。これにより、ソース／ドレイン拡散層４０に導入されたドーパント不純物が活性化される。
【００６４】
こうして、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極２２とソース／ドレイン拡散層４０とを有するＮＭＯＳトランジスタ４６が形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ゲート電極２２とソース／ドレイン拡散層４４とを有するＰＭＯＳトランジスタ４８が形成される。
【００６５】
次に、例えばフッ酸を用いてクリーニングを行う。
【００６６】
次に、例えばスパッタリング法により、膜厚２０ｎｍ程度のニッケル膜を形成する。
【００６７】
次に、熱処理を行うことにより、ニッケル膜とソース／ドレイン拡散層４０，４４の上部とを反応させるとともに、ニッケル膜とゲート電極２２の上部とを反応させる。これにより、ソース／ドレイン拡散層４０，４４の上部及びゲート電極２２の上部に、例えばニッケルシリサイドのシリサイド膜５０が形成される。熱処理温度は、例えば２５０℃程度とする。熱処理時間は、例えば３０秒程度とする。
【００６８】
次に、例えば硫酸を用い、未反応のニッケル膜をエッチング除去する。
【００６９】
次に、シリサイド膜５０に対して更に熱処理を行う（図６（ｂ）参照）。熱処理温度は、例えば４００℃程度とする。熱処理時間は、例えば３０秒程度とする。
【００７０】
この後、層間絶縁膜（図示せず）や多層配線構造（図示せず）等が形成される。
【００７１】
こうして、本実施形態による半導体装置が製造される。
【００７２】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果を図８乃至図１３を用いて説明する。
【００７３】
図８は、ロールオフ特性を示すグラフである。図８における横軸は、ゲート長Ｌｇを示している。図８における縦軸は、閾値電圧Ｖｔｈを示している。図８における×印は、比較例１による半導体装置の製造方法の場合を示している。図８における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【００７４】
比較例１では、ソース／ドレイン拡散層を形成した後にスパイクアニールを１回のみ行った。比較例１で行ったスパイクアニールにおける最高温度（ピーク温度）は、１０１５℃とした。
【００７５】
実施例１では、ソース／ドレイン拡散層を形成した後にスパイクアニールを２回行った。第１回目のスパイクアニールにおける最高温度は、１０００℃とした。第２回目のスパイクアニールにおける最高温度は、１０１０℃とした。
【００７６】
比較例１，実施例１のいずれにおいても、最高温度まで昇温した後、直ちに降温させた。
【００７７】
図８から分かるように、ロールオフ特性については、実施例１と比較例１との間には大きな相違は存在しない。
【００７８】
このことから、本実施形態のようにソース／ドレイン拡散層４０，４４を形成した後にスパイクアニールを複数回行っても、ロールオフ特性に悪影響を及ぼさないことが分かる。
【００７９】
図９は、Ｉｏｎ−Ｉｏｆｆ特性を示すグラフである。図９における横軸は、規格化されたオン電流Ｉｏｎを示している。図９における縦軸は、オフ電流Ｉｏｆｆを示している。図９における×印は、比較例１による半導体装置の製造方法の場合を示している。図９における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。図９に示すＩｏｎ−Ｉｏｆｆ特性を測定する際には、ゲートの電位を１．０Ｖ、ドレインの電位を１．０Ｖ、ソースの電位を０Ｖとした。
【００８０】
図９から分かるように、実施例１では、比較例１に対して、オン電流が約５％程度上昇している。
【００８１】
このことから、本実施形態によれば、トランジスタのオン電流を向上し得ることが分かる。
【００８２】
図１０は、Ｉｄｌｉｎ−Ｉｏｆｆ特性との関係を示すグラフである。Ｉｄｌｉｎは、線形領域におけるドレイン電流のことである。図１０における横軸は、規格化された線形ドレイン電流Ｉｄｌｉｎを示している。図１０における縦軸は、オフ電流Ｉｏｆｆを示している。図１０における×印は、比較例１による半導体装置の製造方法の場合を示している。図１０における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【００８３】
図１０から分かるように、実施例１では、比較例１に対して、線形領域におけるドレイン電流が約７％程度上昇している。
【００８４】
このことから、本実施形態によれば、線形領域におけるドレイン電流を向上し得ることが分かる。
【００８５】
図１１は、相互コンダクタンスを示すグラフである。図１１（ａ）は、ゲート長が３５ｎｍの場合を示している。図１１（ｂ）は、ゲート長が１１０ｎｍの場合を示している。図１１（ａ）及び図１１（ｂ）における横軸は、ゲート電圧Ｖｇと閾値電圧Ｖｔｈとの差（Ｖｇ−Ｖｔｈ）を示している。図１１（ａ）及び図１１（ｂ）における縦軸は、規格化された相互コンダクタンスＧｍを示している。図１１（ａ）及び図１１（ｂ）における×印は、比較例１による半導体装置の製造方法の場合を示している。図１１（ａ）及び図１１（ｂ）における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【００８６】
図１１（ａ）から分かるように、実施例１では、比較例１に対して、相互コンダクタンスが約１２％程度上昇している。
【００８７】
図１１（ｂ）から分かるように、実施例１では、比較例１に対して、相互コンダクタンスが約２％程度上昇している。
【００８８】
図１２は、ゲート長と相互コンダクタンスとの関係を示すグラフである。図１２における横軸は、ゲート長Ｌｇを示している。図１２における縦軸は、規格化された相互コンダクタンスＧｍを示している。図１２における×印は、比較例１による半導体装置の製造方法の場合を示している。図１２における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【００８９】
図１２から分かるように、いずれのゲート長においても、実施例１では、比較例１に対して相互コンダクタンスが上昇している。しかも、実施例１における相互コンダクタンスは、ゲート長が短くなるほど、比較例１に対して上昇している。
【００９０】
このことから、本実施形態による半導体装置の製造方法は、ゲート長が短い場合により効果的であることが分かる。
【００９１】
図１３は、ゲート長と総寄生抵抗との関係を示すグラフである。図１３における横軸は、ゲート長Ｌｇを示している。図１３における縦軸は、規格化された総寄生抵抗Ｒｔｏｔａｌを示している。図１３における×印は、比較例１による半導体装置の製造方法の場合を示している。図１３における●印は、実施例１、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【００９２】
図１３においては、実施例１，比較例１の測定結果のプロットに対する近似直線がそれぞれ示されている。縦軸の接片は、総寄生抵抗Ｒｔｏｔａｌからチャネル抵抗の分を除外した抵抗値を示す。
【００９３】
図１３から分かるように、総寄生抵抗からチャネル抵抗を除外したものの抵抗値は、実施例１では、比較例１に対して約１５％低くなっている。
【００９４】
このことから、本実施形態によれば、ソース／ドレインにおける寄生抵抗を大幅に低減し得ることが分かる。
【００９５】
このように本実施形態によれば、ソース／ドレイン拡散層４０，４４を形成した後にスパイクアニールを複数回行うため、ソース／ドレインにおける寄生抵抗を十分に低減することができる。従って、本実施形態によればトランジスタのオン電流や線形ドレイン電流等を向上することができ、ひいては、良好な動作特性を有する半導体装置を提供することができる。
【００９６】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図１４乃至図１９を用いて説明する。図１４乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１３に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００９７】
本実施形態による半導体装置の製造方法は、ソース／ドレイン拡散層を形成した後に行う第１回目のスパイクアニールを比較的低い温度で行い、第２回目のスパイクアニールを比較的高い温度で行うものである。
【００９８】
まず、素子分離領域１４を形成する工程からソース／ドレイン拡散層４０，４４を形成する工程までは、図１（ａ）乃至図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１４（ａ）参照）。
【００９９】
次に、スパイクアニールを以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように２回行う。
【０１００】
まず、第１回目のスパイクアニールを行う（図１４（ｂ）参照）。第１回目のスパイクアニールにおける最高温度は、比較的低い第１の温度とする。第１の温度は、例えば９００℃程度とする。
【０１０１】
次に、第２回目のスパイクアニールを行う（図１５（ａ）参照）。第２回目のスパイクアニールにおける最高温度は、第１の温度より高い第２の温度とする。第２の温度は、例えば１０２５℃程度とする。
【０１０２】
こうして、ソース／ドレイン拡散層４０，４４を形成した後に、比較的低い温度で第１回目のスパイクアニールが行われ、この後、比較的高い温度で第２回目のスパイクアニールが行われる。
【０１０３】
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリサイド膜５０を形成する（図１５（ｂ）参照）。
【０１０４】
この後、層間絶縁膜（図示せず）や多層配線構造（図示せず）等が形成される。
【０１０５】
こうして、本実施形態による半導体装置が製造される。
【０１０６】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果を図１６乃至図１９を用いて説明する。
【０１０７】
図１６は、ロールオフ特性を示すグラフである。図１６における横軸は、ゲート長Ｌｇを示している。図１６における縦軸は、閾値電圧Ｖｔｈを示している。図１６における×印は、比較例２による半導体装置の製造方法の場合を示している。図１６における△印は、比較例３による半導体装置の製造方法の場合を示している。図１６における●印は、実施例２、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【０１０８】
比較例２では、ソース／ドレイン拡散層を形成した後にスパイクアニールを１回行った。スパイクアニールにおける最高温度（ピーク温度）は、１０２５℃とした。
【０１０９】
比較例３では、ソース／ドレイン拡散層を形成した後にスパイクアニールを２回行った。第１回目のスパイクアニールにおける最高温度は、１０２５℃とした。第２回目のスパイクアニールにおける最高温度は、９００℃とした。即ち、比較例３では、第１回目のスパイクアニールを比較的高い温度で行い、第２回目のスパイクアニールを比較的低い温度で行った。
【０１１０】
実施例２では、ソース／ドレイン拡散層４０，４４を形成した後にスパイクアニールを２回行った。第１回目のスパイクアニールにおける最高温度は、９００℃とした。第２回目のスパイクアニールにおける最高温度は、１０２５℃とした。即ち、実施例３では、第１回目のスパイクアニールを比較的低い温度で行い、第２回目のスパイクアニールを比較的高い温度で行った。
【０１１１】
比較例２，３及び実施例２のいずれにおいても、最高温度まで昇温した後、直ちに降温させた。
【０１１２】
図１６から分かるように、ロールオフ特性については、実施例２と比較例２，３との間には大きな相違は存在しない。
【０１１３】
このことから、本実施形態のように、第１回目のスパイクアニールの最高温度を比較的低く設定し、第２回目のスパイクアニールにおける最高温度を比較的高く設定しても、ロールオフ特性に悪影響を及ぼさないことが分かる。
【０１１４】
図１７は、Ｉｏｎ−Ｉｏｆｆ特性を示すグラフである。図１７における横軸は、規格化されたオン電流Ｉｏｎを示している。図１７における縦軸は、オフ電流Ｉｏｆｆを示している。図１７における×印は、比較例２による半導体装置の製造方法の場合を示している。図１７における△印は、比較例３による半導体装置の製造方法の場合を示している。図１７における●印は、実施例２、即ち、本実施形態による半導体装置の製造方法の場合を示している。図１７に示すＩｏｎ−Ｉｏｆｆ特性を測定する際には、ゲートの電位を１．０Ｖ、ドレインの電位を１．０Ｖ、ソースの電位を０Ｖとした。
【０１１５】
図１７から分かるように、実施例２では、比較例２，３に対して、オフ電流が低下している。
【０１１６】
図１８は、Ｉｄｌｉｎ−Ｉｏｆｆ特性との関係を示すグラフである。図１８における横軸は、規格化された線形領域におけるドレイン電流Ｉｄｌｉｎを示している。図１８における縦軸は、オフ電流Ｉｏｆｆを示している。図１８における×印は、比較例２による半導体装置の製造方法の場合を示している。図１８における△印は、比較例３による半導体装置の製造方法の場合を示している。図１８における●印は、実施例２、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【０１１７】
図１８から分かるように、実施例２では、比較例２，３に対して、線形領域におけるオフ電流が低下している。
【０１１８】
図１７及び図１８から、本実施形態によれば、トランジスタのオフ電流を低減し得ることが分かる。
【０１１９】
図１９は、接合リーク電流を示すグラフである。図１９における横軸は、規格化されたオン電流を示している。図１９における縦軸は、接合リーク電流を示している。図１９における×印は、比較例１による半導体装置の製造方法の場合を示している。図１９における△印は、比較例３による半導体装置の製造方法の場合を示している。図１９における●印は、実施例２、即ち、本実施形態による半導体装置の製造方法の場合を示している。
【０１２０】
図１９から分かるように、実施例２では、比較例２，比較例３に対して接合リーク電流が６０％程度低減されている。
【０１２１】
このことから、本実施形態によれば、トランジスタの接合リーク電流を大幅に低減し得ることが分かる。接合リーク電流の低減は、スタンバイ時における消費電力の低減に寄与する。
【０１２２】
本実施形態において接合リーク電流が低減されるのは、以下のような理由によるものと考えられる。
【０１２３】
即ち、本実施形態では、ソース／ドレイン拡散層４０，４４を形成した後に行われる第１回目のスパイクアニールが、比較的低い温度で行われる。比較的低い温度で行われる第１回目のスパイクアニールは、イオン注入の際に生じた結晶欠陥を低減するのに寄与すると考えられる。
【０１２４】
一方、第２回目のスパイクアニールは、比較的高い温度で行われる。比較的高い温度で行われる第２回目のスパイクアニールは、ソース／ドレイン拡散層に導入したドーパント不純物を十分に活性化するのに寄与すると考えられる。
【０１２５】
比較的高い温度での第２回目のスパイクアニールを行う前に、第１回目のスパイクアニールにより結晶欠陥を十分に低減しておくため、本実施形態では接合リーク電流を大幅に低減し得ると考えられる。
【０１２６】
なお、比較例３において接合リーク電流が低減されていないのは、結晶欠陥が低減されていない状態で、比較的高い温度のスパイクアニールを行うためと考えられる。比較例３のように比較的高い温度でスパイクアニールを行った後に、比較的低い温度でスパイクアニールを行っても、接合リーク電流を低減することはできない。
【０１２７】
このように本実施形態によれば、ソース／ドレイン拡散層４０，４４を形成した後に行う第１回目のスパイクアニールを比較的低い温度で行い、第２回目のスパイクアニールを比較的高い温度で行う。このため、本実施形態では、イオン注入の際に生じた結晶欠陥が第１回目のスパイクアニールにより低減された状態で、第２回目のスパイクアニールによりドーパント不純物が十分に活性化されると考えられる。このため、本実施形態によれば、接合リーク電流を低減することができ、スタンバイ時における消費電力の低い半導体装置を提供することができる。
【０１２８】
［第３実施形態］
第３実施形態による半導体装置の製造方法を図２０乃至図２２を用いて説明する。図２０乃至図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１９に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２９】
本実施形態による半導体装置の製造方法は、ソース／ドレイン拡散層４０，４４を形成した後に行う第１回目のスパイクアニールを比較的低い温度で行い、第１回目のスパイクアニールより高い温度で第２回目及び第３回目のスパイクアニールを行うものである。
【０１３０】
まず、素子分離領域１４を形成する工程からソース／ドレイン拡散層４０，４４を形成する工程までは、図１（ａ）乃至図５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図２０（ａ）参照）。
【０１３１】
次に、スパイクアニールを以下のように複数回行う。ここでは、例えばスパイクアニールを以下のように２回行う。
【０１３２】
まず、第１回目のスパイクアニールを行う（図２０（ｂ）参照）。第１回目のスパイクアニールにおける最高温度は、比較的低い第１の温度とする。第１の温度は、例えば９００℃程度とする。
【０１３３】
次に、第２回目のスパイクアニールを行う（図２１（ａ）参照）。第２回目のスパイクアニールにおける最高温度は、第１の温度より高い第２の温度とする。第２の温度は、例えば１０００℃程度とする。
【０１３４】
次に、第３回目のスパイクアニールを行う（図２１（ｂ）参照）。第３回目のスパイクアニールにおける最高温度は、第１の温度より高い第３の温度とする。第３の温度は、例えば１０１０℃程度とする。
【０１３５】
こうして、ソース／ドレイン拡散層４０，４４を形成した後に比較的低い温度で第１回目のスパイクアニールが行われ、第１回目のスパイクアニールより高い温度で第２回目及び第３回目のスパイクアニールが行われる。
【０１３６】
次に、図６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリサイド膜５０を形成する（図２２参照）。
【０１３７】
この後、層間絶縁膜（図示せず）や多層配線構造（図示せず）等が形成される。
【０１３８】
こうして、本実施形態による半導体装置が製造される。
【０１３９】
本実施形態では、ソース／ドレイン拡散層４０，４４を形成した後に比較的低い温度で第１回目のスパイクアニールを行う。比較的低い温度で行われる第１回目のスパイクアニールは、イオン注入の際に生じた結晶欠陥を低減するのに寄与すると考えられる。
【０１４０】
第２回目のスパイクアニールは、比較的高い温度のアニールであるため、ソース／ドレイン拡散層４０，４４に導入したドーパント不純物を活性化するのに寄与する。
【０１４１】
第３回目のスパイクアニールは、比較的高い温度のアニールであるため、ソース／ドレイン拡散層４０，４４に導入したドーパント不純物を更に活性化するのに寄与する。比較的高い温度で第２回目のスパイクアニールと第３回目のスパイクアニールとが行われるため、ソース／ドレイン拡散層４０，４４に導入されたドーパント不純物が十分に活性化される。第２回目及び第３回目のスパイクアニールは、第１回目の比較的低い温度でのスパイクアニールにより結晶欠陥が十分に低減された状態で行われる。このため、本実施形態では、結晶欠陥が低減されるとともに、ソース／ドレインにおける寄生抵抗が十分に低減される。
【０１４２】
従って、本実施形態によれば、接合リーク電流を低減するとともに、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができ、ひいては、より良好な電気的特性を有する半導体装置を提供することができる。
【０１４３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４４】
例えば、第１実施形態では、第２回目のスパイクアニールにおける最高温度（ピーク温度）を第１回目のスパイクアニールにおける最高温度より高く設定する場合を例に説明したが、これに限定されるものではない。例えば、第１実施形態において、第２回目のスパイクアニールにおける最高温度が、第１回目のスパイクアニールにおける最高温度以下であってもよい。この場合にも、スパイクアニールが複数回行われることには変わりがないため、ソース／ドレインにおける寄生抵抗を低減することができ、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができる。
【０１４５】
また、第３実施形態では、第１回目のスパイクアニールにおける最高温度を９００℃とし、第２回目のスパイクアニールにおける最高温度を１０００℃とし、第３回目のスパイクアニールにおける最高温度を１０１０℃としたが、これに限定されるものではない。例えば、第３回目のスパイクアニールの最高温度が、第２回目のスパイクアニールの最高温度以下であってもよい。この場合にも、比較的高い温度でのスパイクアニールが複数回行われることには変わりがないため、ソース／ドレインにおける寄生抵抗を低減することができ、トランジスタのオン電流や線形ドレイン電流等を十分に向上することができる。第１回目のスパイクアニールに比較的低い温度で行われるため、結晶欠陥を低減することができ、接合リーク電流を低減することができる。
【符号の説明】
【０１４６】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
１０…半導体装置
１２…素子領域
１４…素子分離領域
１６…溝
１８…犠牲酸化膜
２０…ゲート絶縁膜
２２…ポリシリコン膜、ゲート電極
２４…シリコン酸化膜
２８…シリコン窒化膜、サイドウォール絶縁膜
３０…エクステンション領域
３２…エクステンション領域
３４…シリコン窒化膜、サイドウォール絶縁膜
３６…サイドウォール絶縁膜
３８…高濃度拡散層
４０…ソース／ドレイン拡散層
４２…高濃度拡散層
４４…ソース／ドレイン拡散層
４６…ＮＭＯＳトランジスタ
４８…ＰＭＯＳトランジスタ
５０…シリサイド膜
【図１】
2012156224.tif 000003
【図２】
2012156224.tif 000004
【図３】
2012156224.tif 000005
【図４】
2012156224.tif 000006
【図５】
2012156224.tif 000007
【図６】
2012156224.tif 000008
【図７】
2012156224.tif 000009
【図８】
2012156224.tif 000010
【図９】
2012156224.tif 000011
【図１０】
2012156224.tif 000012
【図１１】
2012156224.tif 000013
【図１２】
2012156224.tif 000014
【図１３】
2012156224.tif 000015
【図１４】
2012156224.tif 000016
【図１５】
2012156224.tif 000017
【図１６】
2012156224.tif 000018
【図１７】
2012156224.tif 000019
【図１８】
2012156224.tif 000020
【図１９】
2012156224.tif 000021
【図２０】
2012156224.tif 000022
【図２１】
2012156224.tif 000023
【図２２】
2012156224.tif 000024