(57)【要約】【課題】マルチレートデジタル制御装置を簡易な構成で設計する。【解決手段】本発明にかかるデジタル制御装置の設計方法は、低レートで動作する低レート補償器と、前記低レート補償器の出力を高レートに変換するレート変換器と、高レートで動作する高レート補償器とを得る取得ステップと、前記高レート補償器をポリフェーズ分解し、該ポリフェーズ分解に対してノーブル恒等変換を用いて、第２の低レート補償器とレート変換器から構成される低レート構成に変換する変換ステップと、を含む。記変換ステップでは、前記高レート補償器のインパルス応答を求めてＦＩＲ形フィルタに変換した後に、ポリフェーズ分解を施す、ことも好ましい。【選択図】図１
2012128590.tif 000002
【特許請求の範囲】
【請求項１】
低レートで動作する低レート補償器と、前記低レート補償器の出力を高レートに変換するレート変換器と、高レートで動作する高レート補償器とを得る取得ステップと、
前記高レート補償器をポリフェーズ分解し、該ポリフェーズ分解に対してノーブル恒等変換を用いて、第２の低レート補償器とレート変換器から構成される低レート構成に変換する変換ステップと、
を含むデジタル制御装置の設計方法。
【請求項２】
前記変換ステップでは、前記高レート補償器のインパルス応答を求めてＦＩＲ型フィルタに変換した後に、ポリフェーズ分解を施す、
請求項１に記載のデジタル制御装置の設計方法。
【請求項３】
前記低レート補償器と前記第２の低レート補償器を合成して一つの低レート補償器を得る合成ステップをさらに含む、
請求項１または２に記載のデジタル制御装置の設計方法。
【請求項４】
低レートで動作する低レート補償器と、前記低レート補償器の出力を高レートに変換するレート変換器と、高レートで動作する高レート補償器とを得る取得手段と、
前記高レート補償器をポリフェーズ分解し、該ポリフェーズ分解に対してノーブル恒等変換を用いて、第２の低レート補償器とレート変換器から構成される低レート構成に変換する変換手段と、
を備える、デジタル制御装置の設計装置。
【請求項５】
前記変換手段は、前記高レート補償器のインパルス応答を求めてＦＩＲ型フィルタに変換した後に、ポリフェーズ分解を施す、
請求項４に記載のデジタル制御装置の設計装置。
【請求項６】
前記低レート補償器と前記第２の低レート補償器を合成して一つの低レート補償器を得る合成手段をさらに備える
請求項４または５に記載のデジタル制御装置の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレートデジタル制御装置の設計方法および設計装置に関する。
【背景技術】
【０００２】
デジタル制御装置の設計にあたり、観測信号のサンプリングレートに対して制御信号のサンプリングレートを数倍に設定するマルチレート制御方式が提案されている。例えば、特許文献１，２は、マルチレート制御方式にてハードディスクのアーム位置の制御を行う方式を提案している。これらは、離散化されたナイキスト周波数よりも高い周波数領域での外乱抑圧制御を実現するために考案された方式である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２９６９０６号公報
【特許文献２】特開２００７−４９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１，２による方式は、図３（ａ）に示すように、低レートで動作する補償器１０１と高レートで動作する補償器１０３を組み合わせて制御装置が実現される。これにより所望の特性を実現することが可能となるが、動作速度の異なる二つのデジタルフィルタを実現する必要があるため、実装の観点から考えると効率的とは言い難い。
【０００５】
本発明は、実装面で効率的なマルチレートデジタル制御装置を設計するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明にかかるデジタル制御装置の設計方法は、
低レートで動作する低レート補償器と、前記低レート補償器の出力を高レートに変換するレート変換器と、高レートで動作する高レート補償器とを得る取得ステップと、
前記高レート補償器をポリフェーズ分解し、該ポリフェーズ分解に対してノーブル恒等変換を用いて、第２の低レート補償器とレート変換器から構成される低レート構成に変換する変換ステップと、
を含む。
【０００７】
このように、高レート補償器のポリフェーズ分解に対してノーブル恒等変換を適用することで、レート変換器と高レート補償器とを、その特性を保ったまま順序を入れ替えることができる。これにより、高レート補償器がレート変換器の前段に配置されることになり、二つの低レート補償器でのみ動作すれば良くなり、実装が簡単になる。また、単位時間中にフィルタリングすべきサンプル数も減少するため、処理負荷も軽減する。
【０００８】
本発明において、前記変換ステップでは、前記高レート補償器のインパルス応答を求めてＦＩＲ形フィルタに変換した後に、ポリフェーズ分解を施す、ことも好ましい。
【０００９】
一般的に補償器の伝達関数は極を持つＩＩＲ形であるため、単純に伝達関数を基にポリフェーズ分解できない場合がある。このような場合でも一旦高レート補償器のインパルス応答を求めてＦＩＲ形フィルタに変換することで、ポリフェーズ分解を行えるようになる。
【００１０】
また、本発明において、前記低レート補償器と前記第２の低レート補償器を合成して一つの低レート補償器を得る合成工程をさらに含む、ことも好ましい。
【００１１】
これにより実装がより簡略化される。なお、低レート補償器と第２の低レート補償器はサンプルレートが同じであるため、合成は容易である。
【００１２】
なお、本発明は、上記処理の少なくとも一部を有するデジタル制御装置の設計方法として捉えることができる。また、本発明は、上記処理をコンピュータにおいて実行するためのプログラムとして捉えることもできる。また、本発明は上記処理を実行するための設計装置として捉えることもできる。上記手段および処理の各々は可能な限り互いに組み合わせて本発明を構成することができる。
【発明の効果】
【００１３】
本発明によれば、実装面で効率的なマルチレートデジタル制御装置を設計することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかるマルチレート制御装置の設計方法の流れを示すフローチャート。
【図２】高レート構成を低レート構成に変換する方法を説明する図。
【図３】従来方式および本発明により設計されるマルチレート制御装置の構成を示す図。
【発明を実施するための形態】
【００１５】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。なお、以下の処理はＣＰＵ、ＲＡＭなどの主記憶装置、ＨＤＤやＤＶＤ−ＲＯＭなどの補助記憶装置、キーボード等の入力装置、液晶ディスプレイなどの表示装置を備えるコンピュータが、アプリケーションプログラムを実行することによって実現される。一台のコンピュータによって全ての処理が実行される必要はなく、ネットワークを介して接続された複数のコンピュータから構成されるシステムによって上記処理が実行されても良い。また、全ての処理をソフトウェアによって実現する必要はなく、一部または全部の処理を専用のハードウェアによって実現してもかまわない。
【００１６】
図１は本発明の設計方法の流れを示すフローチャートである。図１（ａ）は基本的な設計方法の流れを示している。ステップＳ１では、特許文献１，２などに記載された従来方式によって、ハードディスクのアーム位置制御装置（マルチレートデジタル制御装置）の設計を行う。具体的には、例えば、制御対象の周波数特性や外乱周波数特性の実測値を、それぞれ最適な最小二乗近似が得られるようにフィルタリングを施した上で、必要な伝達関数モデルで最小二乗近似する。そして、この近似モデルにＨ∞制御理論の可解条件を満たす伝達関数を付加し、さらに設計パラメタとなる伝達関数を付加し、このモデルに関して、制御系にとってクリティカルとなる周波数帯域でのＨ∞ノルムを規定値に一致されるようにコンピュータで自動的に調整する。
【００１７】
このような設計により、図３（ａ）に示すような構成のマルチレートデジタル制御装置が得られる。すなわち、低レートで動作する低レート補償器１０１と低レート補償器の出力を高レートに変換するレート変換器１０２と、高レートで動作する高レート補償器１０２とから構成されるマルチレートデジタル制御装置の構成が得られる。
【００１８】
なお、ステップＳ１では、このような構成のデジタル制御装置を得ることが目的である
ので、上記で説明した以外の設計手法によってデジタル制御装置の構成を得てもかまわない。また、既に作成されているデジタル制御装置の構成情報を、たとえば、ＨＤＬ（ハードウェア記述言語）などの形式として取得するようにしてもかまわない。
【００１９】
ステップＳ２では、高レート補償器１０３をポリフェーズ分解する。ここでは、例としてレート変換器１０２が２倍のレート変換を行う場合を例として説明する。高レート変換器１０３の伝達関数をＨ（ｚ）とすると、以下のようにポリフェーズ分解できる。
Ｈ（ｚ）＝Ｅ１（ｚ２）＋ｚ−１Ｅ２（ｚ２）
これを表したのが図２（ａ）（ｂ）である。
【００２０】
ステップＳ３では、上記のポリフェーズ分解に対して、ノーブル恒等変換を用いて高レート補償器を変換して、低レート構成（図２（ｃ））にする。ノーブル恒等変換とは、伝達関数Ｈ（ｚ）のフィルタの後にＬ倍のレート変換器を接続した構造と、Ｌ倍のレート変換器の後に伝達関数Ｈ（ｚＬ）のフィルタを接続した構造が機能的に等価であり、互いに置換できるという変換原理である。図２（ｂ）のポリフェーズ分解に対してノーブル恒等変換を適用することで、図２（ｃ）に示す低レート構成にする。これにより、レート変換器と高レート補償器の処理順序を入れ替えた図３（ｂ）に示すようなデジタル制御装置が得られる。
【００２１】
なお、ここでは２倍のレート変換を行う場合を例に説明したが、Ｌ分割のポリフェーズ分解は、
Ｈ（ｚ）＝Σk=0, L-1Ｅｉ（ｚＬ）ｚ−ｋ
として与えられるので、これにノーブル恒等変換を施すことで、Ｌ倍のレート変換を行うデジタル制御装置も低レート構成に変換することができる。
【００２２】
なお、高レート補償器１０３が極を持つＩＩＲ形である場合には、単純に伝達関数をポリフェーズ分解することはできない。このような場合には、上記ステップＳ２におけるポリフェーズ分解処理を、図１（ｂ）に示す方法で行う。すなわち、まず、高レート補償器１０３のインパルス応答を求める（ステップＳ２１）。インパルス応答を基に高レート補償器１０３を近似的にＦＩＲ形フィルタに変換する（Ｓ２２）。ＦＩＲ形フィルタに対してはポリフェーズ分解が行えるので、ＦＩＲ形フィルタに対してポリフェーズ分解する（Ｓ２３）。このようにすることで、高レート補償器がＩＩＲ形フィルタの場合であっても、低レート構成を得ることができる。
【００２３】
また、上記のようにして得た低レート構成（図３（ｂ））において、低レート補償器１と低レート補償器２を合成して実装しても良い。例えば、低レート補償器１と低レート補償器２のフィードフォワード演算を合成して一括で実行し、低レート補償器１のフィードバック演算を後段で実行しても特性は同じである。また、サンプルレートが同じであるため、合成は容易である。
【００２４】
上記の例では、ハードディスクのアーム位置制御装置を例に説明したが、観測信号のサンプリングレートよりも制御信号のサンプリングレートが高いマルチレート制御装置一般に本発明の設計方法は適用可能である。本発明は、例えば、電気自動車などで用いられるインホイールモータの制御装置に対して適用することができる。この例では角速度をフィードバックする方式であるが、このような制御装置における補償器の設計にも本発明を適用することができる。
【符号の説明】
【００２５】
１０  マルチレート制御装置
１，２，１０１  低レート補償器
３，１０２  レート変換器
１０３  高レート補償器
【図１】
2012128590.tif 000003
【図２】
2012128590.tif 000004
【図３】
2012128590.tif 000005