(57)【要約】【課題】画素からの電気信号を保持するための回路（記憶部）を小面積で実現することができる固体撮像素子および固体撮像素子の駆動方法を提供する。【解決手段】固体撮像素子１００は、複数の画素１ａと、列信号線２１と、列信号線２１毎に設けられ、対応する列の複数の画素１ａから転送された電気信号を記憶する第１記憶部２ａとを備え、第１記憶部２ａは、ゲートが行選択線４０に接続され、ソースまたはドレインの一方が入力信号線２１に、他方が記憶ノードに接続された第１トランジスタ３１と、ゲートが記憶ノードに接続され、ソースまたはドレインの一方が行電源線４１に、他方が出力信号線３４に接続された第２トランジスタ３２とを備える。【選択図】図４
2012156967.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、
前記複数の画素の列毎に設けられた列信号線と、
前記列信号線毎に設けられ、対応する列の前記複数の画素から前記列信号線を通して転送された電気信号を記憶する第１記憶部とを備え、
前記第１記憶部は、
ゲートが行を選択するための制御信号が与えられる行選択線に接続され、ソースまたはドレインの一方が対応する列の前記列信号線に接続され、他方が電気信号を記憶するための記憶ノードに接続された第１トランジスタと、
ゲートが前記記憶ノードに接続され、ソースまたはドレインの一方が選択された行に電源電圧を供給するための行電源線に接続され、他方が出力信号線に接続された第２トランジスタとを備える
固体撮像素子。
【請求項２】
前記行電源線にはパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記第２トランジスタの前記記憶ノードから、記憶された電気信号が前記出力信号線に出力される
請求項１に記載の固体撮像素子。
【請求項３】
前記固体撮像素子は、さらに、
前記出力信号線毎に設けられ、対応する列の前記列信号線を通して転送された電気信号とリセット信号との電圧の差分を出力する第１差分回路を備える
請求項１または２に記載の固体撮像素子。
【請求項４】
前記第１差分回路は、
前記記憶ノードに画素信号が保持されたときとリセット信号が保持されたときの前記記憶ノードの電圧差により生じる前記第２トランジスタのソース−ドレイン電流の差を読み取る
請求項３に記載の固体撮像素子。
【請求項５】
前記第１差分回路は、
前記ソース−ドレイン電流が前記出力信号線へ充放電されるときに前記出力信号線に生じる電圧変化を、前記ソース−ドレイン電流の差として読み取る
請求項４に記載の固体撮像素子。
【請求項６】
前記固体撮像素子は、
前記第１記憶部を、前記複数の画素の数と同数備えている
請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記固体撮像素子は、
前記第１記憶部を、前記複数の画素の数の倍数備えている
請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項８】
前記出力信号線には、負荷トランジスタが接続され、
前記第２トランジスタと前記負荷トランジスタとで、ソースフォロワ回路が構成される
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項９】
前記出力信号線には、負荷トランジスタが接続され、
前記第２トランジスタと前記負荷トランジスタとで、インバータ回路が構成される
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記固体撮像素子は、さらに、
列毎に設けられ、前記第１差分回路のそれぞれに接続され、対応する列の前記第１差分回路から転送された電気信号とリセット信号との差分を記憶する第２記憶部を備える
請求項１〜９のいずれか１項に記載の固体撮像素子。
【請求項１１】
前記固体撮像素子は、さらに、
列毎に設けられ、前記第２記憶部のそれぞれに接続された第２差分回路を備える
請求項１０に記載の固体撮像素子。
【請求項１２】
受光量に応じた電気信号を出力する固体撮像素子の駆動方法であって、
記憶部の記憶ノードから記憶された電気信号を読み出すときに、行を選択するための制御信号が与えられる行電源線にパルス電源電圧が印加され、
前記パルス電源電圧が印加された行の前記記憶部の前記記憶ノードから、記憶された電気信号が出力信号線に出力される
固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどに組み込まれたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のエリアイメージセンサである固体撮像素子および固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ型イメージセンサでグローバルシャッター動作を実現するため、特許文献１のような技術が提案されている。
【０００３】
図１５は、従来の固体撮像素子１２００の構成を示すブロック図である。図１５に示すように、固体撮像素子１２００は、光信号を電気信号に変換する画素セル１２０１と、画素セル１２０１を２次元状に配列した画素部１２０２と、画素部１２０２の垂直方向（行）を選択する垂直走査部１２０３と、選択行からの画素信号のノイズを抑制するノイズ抑圧部１２３１と、ノイズ抑圧部１２３１の出力信号を蓄積するメモリセル１２２１を２次元状に配列したメモリ部１２２２と、メモリ部１２２２の垂直方向（メモリ行）を選択するメモリ用垂直走査部１２２３と、選択されたメモリ行の信号を選択する水平選択部１２０５と、水平選択部１２０５を水平方向に順次選択する水平走査部１２０６と、出力アンプ１２１２とから構成されている。
【０００４】
図１６は、図１５に示すノイズ抑圧部１２３１とメモリ部１２２２の構成を示す回路図である。メモリ部１２２２に設けられたメモリセル１２２１は、ノイズ抑圧部１２３１の出力信号を蓄積するメモリ容量Ｃ３１と、メモリ容量Ｃ３１へ出力信号を書き込むためのメモリ書き込みトランジスタＭ３１と、メモリ容量Ｃ３１に蓄積された信号を増幅するメモリ用アンプＡ３１と、メモリ用アンプＡ３１の出力を読み出すメモリ読み出しトランジスタＭ３２とから構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−０７２１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、それぞれのメモリセルでメモリ容量とメモリ用アンプ（増幅用のトランジスタ）とを独立に備える構成となっており、メモリセルの回路面積が増大する。この回路面積の増大に伴い、画素セルにおける受光部の開口度の低下が問題となる。
【０００７】
本発明は、上記の問題に鑑みてなされたものであって、画素からの信号を保持するための回路（記憶部）を小面積で実現することができる固体撮像素子および固体撮像素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の固体撮像素子は、行列状に配置され、受光量に応じた電気信号を出力する複数の画素と、前記複数の画素の列毎に設けられた列信号線と、前記列信号線毎に設けられ、対応する列の前記複数の画素から前記列信号線を通して転送された電気信号を記憶する第１記憶部とを備え、前記第１記憶部は、ゲートが行を選択するための制御信号が与えられる行選択線に接続され、ソースまたはドレインの一方が対応する列の前記列信号線に接続され、他方が電気信号を記憶するための記憶ノードに接続された第１トランジスタと、ゲートが前記記憶ノードに接続され、ソースまたはドレインの一方が選択された行に電源電圧を供給するための行電源線に接続され、他方が出力信号線に接続された第２トランジスタとを備える。
【０００９】
このような構成とすることによって、一画素の情報（電気信号）を記録するのに必要な第１記憶部を、２つのトランジスタのみで構成することができる。これにより、画素の情報（電気信号）を記憶する第１記憶部を小面積で実現することができる。
【００１０】
また、前記行電源線にはパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記第２トランジスタの前記記憶ノードから、記憶された電気信号が前記出力信号線に出力されるとしてもよい。
【００１１】
このような構成とすることによって、行選択のためのトランジスタを設けることなく、複数の第１記憶部の中から選択した行の第１記憶部から記憶の読み出しをすることができる。これにより、画素の情報（電気信号）を記憶する第１記憶部を小面積で実現することができる。
【００１２】
また、前記固体撮像素子は、さらに、前記出力信号線毎に設けられ、対応する列の前記列信号線を通して転送された電気信号とリセット信号との電圧の差分を出力する第１差分回路を備えるとしてもよい。
【００１３】
このような構成とすることによって、記憶ノードに記憶された電気信号にノイズが含まれていても、ノイズの影響が除去された電気信号を得ることができる。
【００１４】
また、前記第１差分回路は、前記記憶ノードに画素信号が保持されたときとリセット信号が保持されたときの前記記憶ノードの電圧差により生じる前記第２トランジスタのソース−ドレイン電流の差を読み取るとしてもよい。
【００１５】
また、前記第１差分回路は、前記ソース−ドレイン電流が前記出力信号線へ充放電されるときに前記出力信号線に生じる電圧変化を、前記ソース−ドレイン電流の差として読み取るとしてもよい。
【００１６】
また、前記固体撮像素子は、前記第１記憶部を、前記複数の画素の数と同数備えているとしてもよい。
【００１７】
このような構成とすることによって、画素ごとに電気信号を記憶することができる。
【００１８】
また、前記固体撮像素子は、前記第１記憶部を、前記複数の画素の数の倍数備えているとしてもよい。
【００１９】
このような構成とすることによって、画素ごとに電気信号およびリセット信号を記憶することができる。
【００２０】
また、前記出力信号線には、負荷トランジスタが接続され、前記第２トランジスタと前記負荷トランジスタとで、ソースフォロワ回路が構成されるとしてもよい。
【００２１】
また、前記出力信号線には、負荷トランジスタが接続され、前記第２トランジスタと前記負荷トランジスタとで、インバータ回路が構成されるとしてもよい。
【００２２】
このような構成とすることによって、記憶された電気信号を減少させることなく読み出すことができる。
【００２３】
また、前記固体撮像素子は、さらに、列毎に設けられ、前記第１差分回路のそれぞれに接続され、対応する列の前記第１差分回路から転送された電気信号とリセット信号との差分を記憶する第２記憶部を備えるとしてもよい。
【００２４】
また、前記固体撮像素子は、さらに、列毎に設けられ、前記第２記憶部のそれぞれに接続された第２差分回路を備えるとしてもよい。
【００２５】
このような構成とすることによって、記憶された電気信号を順次効率よく読み出すことができる。
【００２６】
また、上記従来技術の課題を解決するために、本発明の固体撮像素子の駆動方法は、記憶部の記憶ノードから記憶された電気信号を読み出すときに、行を選択するための制御信号が与えられる行電源線にパルス電源電圧が印加され、前記パルス電源電圧が印加された行の前記記憶部の前記記憶ノードから、記憶された電気信号が出力信号線に出力される。
【００２７】
このような駆動方法とすることによって、行選択のためのトランジスタを設けることなく、複数の第１記憶部の中から選択した行の第１記憶部から記憶の読み出しをすることができる。これにより、画素の情報（電気信号）を記憶する第１記憶部を小面積で実現することができる。
【発明の効果】
【００２８】
本発明によれば、画素からの電気信号を保持するための回路（記憶部）を小面積で実現することができる固体撮像素子および固体撮像素子の駆動方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る固体撮像素子の構成を示すブロック図である。
【図２】図１に示した固体撮像素子の１列２行分の画素回路部の構成の一例を示す回路図である。
【図３】図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図４】図１に示した固体撮像素子における保持回路部および差分回路部の構成の一例を示す回路図である。
【図５】図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図６】図１に示した固体撮像素子における主要な信号の時間変化を示すタイミングチャートである。
【図７】本発明の実施の形態２に係る固体撮像素子の構成を示すブロック図である。
【図８】本発明の実施の形態２に係る画素回路の１列２行分の回路図である。
【図９】本発明の実施の形態２に係る第１保持回路の１列２行分の回路図および差分回路の回路図である。
【図１０】本発明の実施の形態２に係る第２保持回路の１列１行分の回路図である。
【図１１】本発明の実施の形態２に係る第２保持回路の１列１行分の変形例を示す回路図である。
【図１２】本発明の実施の形態２に係る第２保持回路の１列１行分の変形例を示す回路図である。
【図１３】本発明の実施の形態２に係る第２保持回路の１列１行分の変形例を示す回路図である。
【図１４Ａ】複数の光電変換素子によりＦＤを共有する画素回路部の構成の一例を示す回路図である。
【図１４Ｂ】複数の光電変換素子によりＦＤを共有する画素回路部の構成の一例を示す回路である。
【図１５】従来の固体撮像素子の構成を示すブロック図である。
【図１６】図１５に示した固体撮像素子のノイズ抑圧部とメモリ部の構成を示す回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明に係る固体撮像素子の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００３１】
（実施の形態１）
図１は、本実施の形態に係る固体撮像素子１００の構成を示すブロック図である。
【００３２】
図１に示すように、固体撮像素子１００は、画素回路部１と、保持回路部２と、差分回路部３と、出力線４と、水平走査回路５と、垂直走査回路６とを備える。
【００３３】
画素回路部１は、単位画素である画素回路１ａを行列状に複数有する。保持回路部２は、単位保持回路である保持回路２ａを行列状に複数有する。画素回路部１と保持回路部２は、列信号線２１により、列毎に接続されている。また、差分回路部３は、単位差分回路である差分回路３ａを行列状に複数有する。保持回路部２と差分回路部３は、読み出し列信号線３４により、列毎に接続されている。
【００３４】
画素回路部１からは、基準出力と信号出力が出力される。基準出力とは、画素回路部１に光が照射されていない場合に画素回路部１から出力される電気信号、つまり、初期状態の電気信号（リセット信号）をいう。また、信号出力とは、画素回路部１に光が照射された場合に画素回路部１の受光量に応じて画素回路部１から出力される電気信号をいう。
【００３５】
保持回路部２は、画素回路部１から出力された基準出力と信号出力を保持する。保持回路部２の単位保持回路である保持回路２ａは、画素回路部１の単位画素である画素回路１ａの２倍の数設けられている。詳細には、１つの画素回路１ａに対し、２つの保持回路２ａが設けられている。そして、各保持回路２ａに、基準出力と信号出力とがそれぞれ保持される。
【００３６】
差分回路部３は、保持回路部２に保持されている基準出力と信号出力の差分である差分出力信号を検出する。差分回路部３の単位差分回路である差分回路３ａは、列毎に１つずつ設けられている。差分回路３ａにより保持回路部２に保持されている基準出力と信号出力との差分が検出され、差分回路３ａから出力された差分出力信号は、水平走査回路５の出力信号に同期して、出力線４に出力される。
【００３７】
垂直走査回路６は、画素回路部１、保持回路部２から列信号線２１、読み出し列信号線３４に信号を読み出すためのパルス信号を印加する。
【００３８】
図２は、画素回路部１の１列２行分の画素の構成の一例を示す回路図である。図２中の破線は、画素回路部１を構成する単位画素である画素回路１ａ、１ｂを示している。
【００３９】
画素回路１ａは、フォトダイオード１０と、転送ＭＯＳトランジスタ１１と、リセットＭＯＳトランジスタ１２と、出力ＭＯＳトランジスタ１３とで構成される。画素回路１ｂは、画素回路１ａと同様に、フォトダイオード１５と、転送ＭＯＳトランジスタ１６と、リセットＭＯＳトランジスタ１７と、出力ＭＯＳトランジスタ１８とで構成される。
【００４０】
画素回路１ａにおいて、フォトダイオード１０は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ１１のドレインに接続される。転送ＭＯＳトランジスタ１１のソースは、リセットＭＯＳトランジスタ１２のソースと出力ＭＯＳトランジスタ１３のゲートに接続され、ゲートは端子２３に接続される。転送ＭＯＳトランジスタ１１のソースからリセットＭＯＳトランジスタ１２のソース、出力ＭＯＳトランジスタ１３のゲートまでの領域は、フローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１２のドレインは電源に接続され、ゲートは端子２２に接続される。出力ＭＯＳトランジスタ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１４のドレインに接続される。電流源２０は、列信号線２１に接続される。行選択ＭＯＳトランジスタ１４のゲートは端子２４に接続され、導通しているときは出力ＭＯＳトランジスタ１３と電流源２０とでソースフォロワが形成される。
【００４１】
画素回路１ｂにおいても、フォトダイオード１５は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード１５のアノードは接地され、カソードは転送ＭＯＳトランジスタ１６のドレインに接続される。転送ＭＯＳトランジスタ１６のソースは、リセットＭＯＳトランジスタ１７のソースと出力ＭＯＳトランジスタ１８のゲートに接続され、ゲートは端子２５に接続される。転送ＭＯＳトランジスタ１６のソースからリセットＭＯＳトランジスタ１７のソース、出力ＭＯＳトランジスタ１８のゲートまでの領域は、ＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ１７のドレインは電源に接続され、ゲートは端子２５に接続される。出力ＭＯＳトランジスタ１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１９のドレインに接続される。行選択ＭＯＳトランジスタ１９のゲートは端子２７に接続され、導通しているときは出力ＭＯＳトランジスタ１８と電流源２０とでソースフォロワが形成される。
【００４２】
また、画素回路１ａ、１ｂの出力は、行選択ＭＯＳトランジスタ１４、行選択ＭＯＳトランジスタ１９を介していずれも列信号線２１に接続される。列信号線２１は、図１の保持回路部２に接続され、画素回路１ａ、１ｂからの出力信号が保持回路部２に入力される。
【００４３】
図３は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートである。
【００４４】
図３には、垂直走査回路６から図２中の各端子２２、２３、２４に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【００４５】
つまり、信号Ｓ２２は、端子２２に印加されるリセットＭＯＳトランジスタ１２のゲートに入力される信号である。信号Ｓ２３は、端子２３に印加される転送ＭＯＳトランジスタ１１のゲートに入力される信号である。信号Ｓ２４は、端子２４に印加される行選択ＭＯＳトランジスタ１４のゲートに入力される信号である。また、信号ＳＶは、列信号線２１に出力される出力信号を示す。なお、各端子２５、２６、２７に印加される制御信号も各端子２２、２３、２４に印加される制御信号と同様であるので詳細な説明は省略する。
【００４６】
次に、本実施の形態に係る固体撮像素子１００の画素回路部１の動作について、図２、図３を参照しながら説明する。
【００４７】
図３中の時点ｔ１において、信号Ｓ２２は“ＨＩＧＨ”となり、垂直走査回路６は、画素回路１ａのリセットＭＯＳトランジスタ１２のゲートに“ＨＩＧＨ”レベルのパルス信号を与えてリセットＭＯＳトランジスタ１２を導通させ、画素回路１ａのＦＤを電源に接続して初期状態とする。時点ｔ２において、信号Ｓ２２は“ＬＯＷ”となり、ＭＯＳトランジスタ１２は非導通となる。これにより、画素回路１ａは初期（リセット）状態となる。
【００４８】
時点ｔ３〜ｔ４において、信号Ｓ２４は“ＨＩＧＨ”となり、垂直走査回路６は、行選択ＭＯＳトランジスタ１４のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて行選択ＭＯＳトランジスタ１４を導通させ、画素回路１ａの初期状態のＦＤの電位に対応する基準出力（リセット信号）が、出力ＭＯＳトランジスタ１３、電流源２０で構成するソースフォロワを介して列信号線２１に出力される（図３の信号ＳＶの時点ｔ３のＶｒｅｆ値：基準出力）。
【００４９】
時点ｔ５〜ｔ６において、信号Ｓ２３は“ＨＩＧＨ”となり、垂直走査回路６は、画素回路１ａの転送ＭＯＳトランジスタ１１のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて転送トランジスタ１１を導通させ、画素回路１ａのフォトダイオード１０に蓄積された電荷がＦＤに転送される。そして、転送された電荷とＦＤの容量により発生した電圧（ＦＤ電位）が、出力ＭＯＳトランジスタ１３のゲートに印加される。
【００５０】
時点ｔ７〜ｔ８において、信号Ｓ２４は“ＨＩＧＨ”となり、垂直走査回路６は、行選択ＭＯＳトランジスタ１４のゲートに“ＨＩＧＨ”レベルのパルス信号を与えて行選択ＭＯＳトランジスタ１４を導通させ、画素回路１ａのＦＤ電位に対応する信号出力が、出力ＭＯＳトランジスタ１３および電流源２０で構成されるソースフォロワを介して列信号線２１に出力される（図３の信号ＳＶの時点ｔ７のＶ１値：信号出力）。
【００５１】
時点ｔ８以降、画素回路１ｂも上記した駆動と同様の駆動がなされる。
【００５２】
図４に、図１で示した保持回路部２の１列２行分の構成を具体的に示す。図４は、図１に示した固体撮像素子１００における保持回路部２および差分回路部３の構成の一例を示す回路図である。図４中の破線２ａ、２ｂは、図２の画素回路１ａに対応する保持回路２ａ、２ｂを示す。また、破線３ａは、図２の画素回路１ａが設けられた列に対応する差分回路３ａである。差分回路部３は、保持回路部２から出力された基準出力（リセット信号）と電気信号との差分信号を出力する。
【００５３】
保持回路２ａ、２ｂは、書き込み行選択ＭＯＳトランジスタ３１、３６と、記憶ＭＯＳトランジスタ３２、３７とを備えている。保持回路２ａ、２ｂのうちいずれか一方の記憶ノードには基準出力が、他方には信号出力が保持される。ここで、記憶ノードとは、詳細には、記憶ＭＯＳトランジスタ３２、３７のゲート容量のことをいう。
【００５４】
また、図４に示すように、端子４１、４３は、記憶ＭＯＳトランジスタ３２、３７のドレインに接続されている。端子４１、４３は、読み出したい行のみ読み出し行選択電源線を介して電源に接続される。つまり、読み出したい行の端子４１、４３には、それぞれ読み出したいタイミングの時に電源からパルス電圧が与えられる。また、記憶ＭＯＳトランジスタ３２、３７のソースは、ドライブＭＯＳトランジスタ３５によりドライブされる読み出し列信号線３４に接続されており、記憶ＭＯＳトランジスタ３２、３７とドライブＭＯＳトランジスタ３５とは、ソースフォロワ回路として動作する。つまり、記憶ＭＯＳトランジスタ３２、３７はドライブＭＯＳトランジスタ３５を共用しており、記憶ＭＯＳトランジスタ３２とドライブＭＯＳトランジスタ３５、および、記憶ＭＯＳトランジスタ３７とドライブＭＯＳトランジスタ３５で、それぞれソースフォロワ回路が構成されている。
【００５５】
ドライブＭＯＳトランジスタ３５のゲートに接続された端子４４には、保持回路２ａ、２ｂから読み出し列信号線３４に基準出力または信号出力を読み出すときに、バイアス電圧が印加される。このとき、非選択行の端子４１、４３はオープン、つまり、電源に接続されないとすることで、選択行の記憶ＭＯＳトランジスタ３２、３７のみ、ソース−ドレイン間にゲート電圧に応じた電流が流れるようになる。この電流（ソース−ドレイン電流）の差を差分回路３ａにより検出することで、記憶した信号を読み出すことができる。これにより、読み出し列信号線３４には選択された行の信号のみが出力される。このとき、あらかじめ読み出し列信号線３４を任意の電圧に設定しておき、選択行の読出し行選択電源線を任意の期間電源またはグランドと接続することにより、記憶ＭＯＳトランジスタ３２、３７に流れるソース−ドレイン電流の差として、この電流が読み出し列信号線３４へ充放電されるときに読み出し列信号線３４に生じる電圧変化を読み取ってもよい。
【００５６】
ここで、保持回路２ａが本実施の形態における第１記憶部に相当する。また、書き込み行選択ＭＯＳトランジスタ３１、３６が本実施の形態における第１のトランジスタ、記憶ＭＯＳトランジスタ３２、３７が第２のトランジスタに相当する。
【００５７】
さらに、読み出し列信号線３４は、図１中に示した差分回路部３に設けられた差分回路３ａに接続される。差分回路３ａは、図４に示すように、サンプル容量５０と、分割容量５１と、バイアス用ＭＯＳトランジスタ５２とで構成され、バイアス用ＭＯＳトランジスタ５２のゲートは端子５３に接続され、ソースまたはドレインは端子５４に接続されている。差分回路３ａからは、保持回路２ａ、２ｂから出力された基準出力と信号出力との差である差分出力信号が出力される。差分出力信号は、差分回路３ａから出力信号線５５に出力される。
【００５８】
図５は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートである。
【００５９】
図５には、垂直走査回路６から図２および図４中の各端子２２、２３、２４、４０、４１、４２、４３に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。
【００６０】
なお、端子２５、２６、２７に印加される制御信号は端子２２、２３、２４と同様であるため、省略する。また、信号Ｓ２２、信号Ｓ２３、信号Ｓ２４、信号ＳＶは、図３に記載したものと同一である。
【００６１】
また、信号Ｓ４０は、端子４０に印加される書き込み行選択ＭＯＳトランジスタ３１のゲートに入力される信号である。信号Ｓ４２は、端子４２に印加される書き込み行選択ＭＯＳトランジスタ３６のゲートに入力される信号である。信号Ｓ４１は、端子４１に印加される記憶ＭＯＳトランジスタ３２のドレインに入力される信号である。信号Ｓ４３は、端子４３に印加される記憶ＭＯＳトランジスタ３７のドレインに入力される信号である。
【００６２】
以下、本実施の形態に係る固体撮像素子１００の保持回路部２の動作について、図４、図５を参照しながら説明する。
【００６３】
図５中の時点ｔ３〜ｔ４において、画素回路１ａから列信号線２１に基準出力：Ｖｒｅｆが出力される。このとき、信号Ｓ４０、信号Ｓ４１が“ＨＩＧＨ”になることで、垂直走査回路６は、書き込み行選択ＭＯＳトランジスタ３１のゲート、記憶ＭＯＳトランジスタ３２のドレインに“ＨＩＧＨ”レベルのパルス信号を与えて、書き込み行選択ＭＯＳトランジスタ３１、記憶ＭＯＳトランジスタ３２を導通させる。書き込み行選択ＭＯＳトランジスタ３１が導通されることで、列信号線２１の基準出力：Ｖｒｅｆは記憶ノード（ゲート容量）に保持される。具体的には、記憶ＭＯＳトランジスタ３２のゲートに導かれ、記憶ＭＯＳトランジスタ３２のゲート容量に保持される。このとき、記憶ＭＯＳトランジスタ３２のドレインは電源に接続されているため、記憶ＭＯＳトランジスタ３２とドライブＭＯＳトランジスタ３５とで構成されるソースフォロワも動作する。このため、後述する時点ｔ９では、記憶ＭＯＳトランジスタ３２のゲート容量に蓄積された基準出力：Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００６４】
このように、書き込み行選択ＭＯＳトランジスタ３１が導通するとき、記憶ＭＯＳトランジスタ３２はドライブＭＯＳトランジスタ３５とともにソースフォロワ、つまりアンプとして動作する。したがって、記憶ＭＯＳトランジスタ３２のゲート容量に蓄積された電気信号に応じた出力信号を増幅して、効率よく読み出し列信号線３４に出力することができる。
【００６５】
また、保持回路２ａに電気信号を保持するとき、記憶ＭＯＳトランジスタ３２のドレインは、保持回路２ａに保持されている電気信号を読み出すときと同様に、電源に接続される。つまり、記憶ＭＯＳトランジスタ３２は、保持回路２ａに電気信号を保持するとき、保持回路２ａに保持されている電気信号を読み出すときの状態と同じように電源に接続され、その後オープン状態になるので、基準出力または信号出力の値を正確に保持し読み出すことができる。
【００６６】
図５中の時点ｔ７〜ｔ８において、画素回路１ａから列信号線２１に信号出力：Ｖ１が出力される。このとき、信号Ｓ４２、信号Ｓ４３が“ＨＩＧＨ”になることで、垂直走査回路６は、書き込み行選択ＭＯＳトランジスタ３６のゲート、記憶ＭＯＳトランジスタ３７のドレインに“ＨＩＧＨ”レベルのパルス信号を与えて、書き込み行選択ＭＯＳトランジスタ３６、記憶ＭＯＳトランジスタ３７を導通させる。書き込み行選択ＭＯＳトランジスタ３６が導通されることで、列信号線２１の信号出力：Ｖ１は記憶ＭＯＳトランジスタ３７のゲートに導かれ、記憶ＭＯＳトランジスタ３７のゲート容量に保持される。このとき、記憶ＭＯＳトランジスタ３７のドレインは電源に接続されているため、記憶ＭＯＳトランジスタ３７とドライブＭＯＳトランジスタ３５とで構成されるソースフォロワも動作する。このため、後述する時点ｔ１０では、記憶ＭＯＳトランジスタ３７のゲート容量に蓄積された信号出力：Ｖ１に応じた出力が、読み出し列信号線３４に出力される。
【００６７】
このように、書き込み行選択ＭＯＳトランジスタ３６が導通するとき、記憶ＭＯＳトランジスタ３７はドライブＭＯＳトランジスタ３５とともにソースフォロワ、つまりアンプとして動作する。したがって、記憶ＭＯＳトランジスタ３７のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００６８】
また、保持回路２ｂに電気信号を保持するとき、記憶ＭＯＳトランジスタ３７のドレインは、保持回路２ｂに保持されている電気信号を読み出すときの状態と同じように電源に接続され、その後オープン状態になるので、基準出力または信号出力の値を正確に保持し読み出すことができる。
【００６９】
時点ｔ９では、信号Ｓ４１は“ＨＩＧＨ”となり、記憶ＭＯＳトランジスタ３２のドレインが電源に接続されて、基準出力：Ｖｒｅｆに応じた出力信号が読み出し列信号線３４に出力される。
【００７０】
時点ｔ１０では、信号Ｓ４３は“ＨＩＧＨ”となり、記憶ＭＯＳトランジスタ３７のドレインが電源に接続されて、信号出力：Ｖ１に応じた出力信号が読み出し列信号線３４に出力される。
【００７１】
次に、本実施の形態に係る固体撮像素子１００の差分回路部３の動作について、図６を参照しながら説明する。
【００７２】
図６は、本実施の形態に係る固体撮像素子１００における主要な信号の時間変化を示すタイミングチャートであり、上記した画素回路１ａ、保持回路２ａの動作に加えて、差分回路３ａに印加される制御信号の時間変化を示すものである。したがって、差分回路３ａに印加される信号Ｓ５３以外の信号は、図５に示した各信号と同様である。Ｓ５３は、端子５３を介してバイアス用ＭＯＳトランジスタ５２のゲートに印加される制御信号である。
【００７３】
図６中の時点ｔ９において、上記したように保持回路２ａより基準出力：Ｖｒｅｆが読み出し列信号線３４に出力される。同時に、信号Ｓ５３が“ＨＩＧＨ”になることで、バイアス用ＭＯＳトランジスタ５２のゲートに“ＨＩＧＨ”レベルのパルス信号が印加されるため、バイアス用ＭＯＳトランジスタ５２が導通し、端子５４を介してバイアス用ＭＯＳトランジスタ５２のドレインに印加されるバイアス電圧が図４中のＭ点に伝達される。このバイアス電圧をＶＢとすると、容量５０の読み出し列信号線３４側の電位はＶｒｅｆ、Ｍ点側の電位はＶＢとなり、（Ｖｒｅｆ−ＶＢ）の電圧が容量５０に印加される。一方、分割容量５１のＭ点側は、ＶＢの電圧が印加される。
【００７４】
時点ｔ１０において、信号Ｓ５３が“ＬＯＷ”になり、バイアス用ＭＯＳトランジスタ５２は非導通、読み出し列信号線３４には信号出力：Ｖ１が出力される。このとき、容量５０の読み出し列信号線側の電位は（Ｖｒｅｆ−Ｖ１）で、Ｍ点側の電位は（Ｖｒｅｆ−Ｖ１）＊Ｃ１／（Ｃ１＋Ｃ２）となり、基準出力：Ｖｒｅｆと信号出力：Ｖ１の容量分圧された差分電圧が得られる。すなわち、Ｖ１およびＶｒｅｆにノイズが含まれていたとしても、上記した（Ｖｒｅｆ−Ｖ１）と（Ｖｒｅｆ−Ｖ１）＊Ｃ１／（Ｃ１＋Ｃ２）から差分電圧を得るので、ノイズの影響が除去された出力信号が得られる。
【００７５】
このように、差分回路部３を組み合わせることで、固体撮像素子１００においてノイズの出力を抑制することが可能である。
【００７６】
以上のように、本実施の形態に係る固体撮像素子の保持回路２ａ、２ｂにおいて、記憶ＭＯＳトランジスタ３２および３７は、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っており、保持容量とアンプとを独立に備えていた従来技術における固体撮像素子と比較して、回路面積を縮小することが可能である。また、記憶ＭＯＳトランジスタ３２、３７のドレインが、基準出力または信号出力の保持または読み出しの時に電源に接続されることにより、行選択が行われる構成である。したがって、行選択を行うための行選択ＭＯＳトランジスタを設ける必要がなく、回路構成を簡略化して記憶面積を縮小することができる。
【００７７】
（実施の形態２）
次に、本発明の実施の形態２について説明する。本実施の形態が実施の形態１と異なる点は、本実施の形態に係る固体撮像素子が、複数の保持回路部および複数の差分回路部を備える点である。また、差分回路が実施の形態１の差分回路の構成に加えて列選択ＭＯＳトランジスタを備える点である。
【００７８】
図７は、本実施の形態の固体撮像素子の構成を示すブロック図である。
【００７９】
図７に示すように、固体撮像素子３００は、画素回路部３０１と、第１保持回路部３０２と、第１差分回路部３０３と、第２保持回路部３０４と、第２差分回路部３０５と、出力線３０６と、水平走査回路３０７と、垂直走査回路３０８とを備える。
【００８０】
画素回路部３０１からは、基準出力と信号出力が出力される。第１保持回路部３０２は基準出力と信号出力、もしくは基準出力のみを記憶する。第１差分回路部３０３は、第１保持回路部３０２に記憶されている基準出力と信号出力の差分出力信号、もしくは第１保持回路部３０２に記憶されている基準出力と画素回路１ａから出力される信号出力の差分である差分出力信号を出力する。第２保持回路部３０４は、第１差分回路部３０３から出力される差分出力信号を記憶する。第２差分回路部３０５は、第２保持回路部３０４に記憶されている差分出力と基準電圧とを差分し、水平走査回路３０７の出力に同期して出力線３０６に出力する。垂直走査回路３０８は、画素回路部３０１、第１保持回路部３０２、第２保持回路部３０４に制御信号であるパルス電圧を印加する。
【００８１】
図８は画素回路部３０１の１列２行分の画素の構成の一例を示す回路図である。図８中の破線３０１ａ、３０１ｂは単位画素を示している。
【００８２】
画素回路３０１ａは、フォトダイオード３１０と、転送ＭＯＳトランジスタ３１１と、リセットＭＯＳトランジスタ３１２と、出力ＭＯＳトランジスタ３１３とで構成される。画素回路３０１ｂは、画素回路３０１ａと同様に、フォトダイオード３１５と、転送ＭＯＳトランジスタ３１６と、リセットＭＯＳトランジスタ３１７と、出力ＭＯＳトランジスタ３１８とで構成される。
【００８３】
画素回路３０１ａにおいて、フォトダイオード３１０は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード３１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ３１１のドレインに接続される。転送ＭＯＳトランジスタ３１１のソースは、リセットＭＯＳトランジスタ３１２のソースと出力ＭＯＳトランジスタ３１３のゲートに接続され、ゲートは端子３２３に接続される。転送ＭＯＳトランジスタ３１１のソースからリセットＭＯＳトランジスタ３１２のソース、出力ＭＯＳトランジスタ３１３のゲートまでの領域は、フローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ３１２のドレインは電源に接続され、ゲートは端子３２２に接続される。出力ＭＯＳトランジスタ３１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ３１４のドレインに接続される。電流源３２０は、列信号線３２１に接続される。行選択ＭＯＳトランジスタ３１４のゲートは端子３２４に接続され、導通しているときは出力ＭＯＳトランジスタ３１３と電流源３２０とでソースフォロワが形成される。
【００８４】
画素回路３０１ｂにおいても、フォトダイオード３１５は、受光した光信号を電気信号に変換し、受光量に応じた電気信号を生成する。フォトダイオード３１５のアノードは接地され、カソードは転送ＭＯＳトランジスタ３１６のドレインに接続される。転送ＭＯＳトランジスタ３１６のソースは、リセットＭＯＳトランジスタ３１７のソースと出力ＭＯＳトランジスタ３１８のゲートに接続され、ゲートは端子３２５に接続される。転送ＭＯＳトランジスタ３１６のソースからリセットＭＯＳトランジスタ３１７のソース、出力ＭＯＳトランジスタ３１８のゲートまでの領域は、ＦＤと呼ばれる拡散容量を形成する。リセットＭＯＳトランジスタ３１７のドレインは電源に接続され、ゲートは端子３２５に接続される。出力ＭＯＳトランジスタ３１８のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ３１９のドレインに接続される。行選択ＭＯＳトランジスタ３１９のゲートは端子３２７に接続され、導通しているときは出力ＭＯＳトランジスタ３１８と電流源３２０とでソースフォロワが形成される。
【００８５】
また、画素回路３０１ａ、３０１ｂの出力は、行選択ＭＯＳトランジスタ３１４、行選択ＭＯＳトランジスタ３１９を介していずれも列信号線３２１に接続される。列信号線３２１は、図７の第１保持回路部３０２に接続される。
【００８６】
図９に、図７で示した第１保持回路部３０２の１列２行分の構成および第１差分回路部３０３の構成を具体的に示す。図９は、図７に示した固体撮像素子３００における第１保持回路部３０２および第１差分回路部３０３の構成の一例を示す回路図である。図９中の破線３０２ａ、３０２ｂは、図８の各々の画素回路３０１ａ、３０１ｂに対応する第１保持回路３０２ａ、３０２ｂを示す。また、破線３０３ａは、第１差分回路３０３ａである。第１差分回路部３０３は、第１保持回路部３０２から出力された基準出力（リセット信号）と電気信号との差分信号を出力する。本実施の形態では、第１保持回路部３０２には、画素回路３０１ａ、３０１ｂと同数の第１保持回路３０２ａ、３０２ｂが設けられている。また、第１差分回路３０３ａは、列毎に１つずつ設けられている。
【００８７】
画素回路３０１ａに対応する第１保持回路３０２ａおよび画素回路３０１ｂに対応する第１保持回路３０２ｂは、書き込み行選択ＭＯＳトランジスタ３３１、３３６と、記憶ＭＯＳトランジスタ３３２、３３７とを備えている。第１保持回路３０２ａの記憶ノードには、画素回路３０１ａの信号出力が保持される。第１保持回路３０２ｂの記憶ノードには、画素回路３０１ｂの信号出力が保持される。ここで、記憶ノードとは、詳細には、記憶ＭＯＳトランジスタ３３２、３３７のゲート容量のことをいう。また、第１保持回路３０２ａには、画素回路３０１ａから基準出力が読み出され、第１保持回路３０２ｂには、画素回路３０１ｂから基準出力が読み出される。
【００８８】
また、図９に示すように、端子３４１、３４３は、記憶ＭＯＳトランジスタ３３２、３３７のドレインに接続されている。端子３４１、３４３は、読み出したい行のみ読み出し行選択電源線を介して電源に接続される。つまり、読み出したい行の端子３４１、３４３には、それぞれ読み出したいタイミングの時に電源からパルス電圧が与えられる。また、記憶ＭＯＳトランジスタ３３２、３３７のソースは、ドライブＭＯＳトランジスタ３３５によりドライブされる読み出し列信号線３３４に接続されており、ソースフォロワ回路として動作する。つまり、記憶ＭＯＳトランジスタ３３２、３３７はドライブＭＯＳトランジスタ３３５を共用しており、記憶ＭＯＳトランジスタ３３２とドライブＭＯＳトランジスタ３３５、および、記憶ＭＯＳトランジスタ３３７とドライブＭＯＳトランジスタ３３５で、それぞれソースフォロワ回路が構成されている。
【００８９】
ドライブＭＯＳトランジスタ３３５のゲートに接続された端子３４４には、第１保持回路３０２ａ、３０２ｂから読み出し列信号線３３４に基準出力または信号出力を読み出すときに、バイアス電圧が印加される。このとき、非選択行の端子３４１、３４３はオープン、つまり、電源に接続されないとすることで、読み出し列信号線３３４には選択された行の信号のみが出力される。
【００９０】
ここで、第１保持回路３０２ａが本実施の形態における第１記憶部に相当する。また、書き込み行選択ＭＯＳトランジスタ３３１、３３６が本実施の形態における第１のトランジスタ、記憶ＭＯＳトランジスタ３３２、３３７が第２のトランジスタに相当する。
【００９１】
さらに、読み出し列信号線３３４は、図７中に示した第１差分回路部３０３に設けられた第１差分回路３０３ａに接続される。第１差分回路３０３ａは、図９に示すように、列選択ＭＯＳトランジスタ３４５と、サンプル容量３５０と、分割容量３５１と、バイアス用ＭＯＳトランジスタ３５２とで構成され、バイアス用ＭＯＳトランジスタ３５２のゲートは端子３５３に接続され、ソースまたはドレインは端子３５４に接続されている。列選択ＭＯＳトランジスタ３４５のゲートは、端子３５５に接続されている。端子３５５には、所望のタイミングでパルス電圧が印加され、これにより、列選択ＭＯＳトランジスタ３４５にパルス電圧が印加されて導通されることにより、行選択が行われる。選択された行の第１差分回路３０３ａからは、第１保持回路３０２ａ、３０２ｂから出力された基準出力と信号出力との差である差分出力信号が出力される。差分出力信号は、第１差分回路３０３ａから出力線３５６に出力される。
【００９２】
このような構成とすることにより、図８の画素回路３０１ａ、画素回路３０１ｂより出力された信号出力（受光量に応じた信号）は、第１保持回路３０２ａ、第１保持回路３０２ｂに各々異なるタイミングで記憶（保持）される。さらに、第１保持回路３０２ａ、第１保持回路３０２ｂ各々の出力は、読み出し列信号線３３４を介して接続された第１差分回路３０３ａにおいて、第１保持回路３０２ａ、第１保持回路３０２ｂのそれぞれからの基準出力（リセット信号）と信号出力の差分に比例した電圧（差分出力信号）として出力線３５６に出力される。第１差分回路３０３ａから出力された差分出力信号は、第２保持回路部３０４に保持される。
【００９３】
なお、第１差分回路３０３ａの構成は、上記した構成に限らず、実施の形態１に示した差分回路３ａの構成のように、列選択ＭＯＳトランジスタ３４５を備えていない構成であってもよい。
【００９４】
次に、第２保持回路部３０４について説明する。
【００９５】
図１０に、図７で示した第２保持回路部３０４の１列１行分の構成の一例を示す。第２保持回路部３０４は、第２保持回路３０４ａは、第２保持回路部３０４を構成する単位保持回路である第２保持回路３０４ａを、画素回路部３０１に設けられた画素回路３０１ａと同数備えている。
【００９６】
図１０に示すように、第２保持回路３０４ａは、列信号線３２１および読み出し列信号線３３４に接続されており、書き込み行選択ＭＯＳトランジスタ４４１と、記憶ＭＯＳトランジスタ４４２と、読み出し行選択ＭＯＳトランジスタ４４３とを備えている。また、書き込み行選択ＭＯＳトランジスタ４４１のゲートは、電源線４５４に接続されている。また、記憶ＭＯＳトランジスタ４４２のドレインは、電源に接続されている。さらに、読み出し行選択ＭＯＳトランジスタ４４３のゲートは、読み出し行選択電源線４５３に接続されている。
【００９７】
記憶ＭＯＳトランジスタ４４２は、読み出し行選択ＭＯＳトランジスタ４４３と電流源（図示せず）とでソースフォロワを形成する。また、第２保持回路３０４ａは、記憶ＭＯＳトランジスタ４４２の記憶ノード（ゲート容量）に列信号線３２１から入力された信号出力を保持し、出力する。すなわち、第２保持回路３０４ａは、保持容量としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担っている。
【００９８】
ここで、第２保持回路３０４ａが本実施の形態における第２記憶部に相当する。また、書き込み行選択ＭＯＳトランジスタ４４１が本実施の形態における第１のトランジスタ、記憶ＭＯＳトランジスタ４４２が第２のトランジスタに相当する。
【００９９】
さらに、読み出し列信号線３３４は、図７中に示した第２差分回路部３０５に設けられた第２差分回路３０５ａに接続される。第２差分回路３０５ａは、上記した第１差分回路３０３ａと同様の構成であるため、説明を省略する。
【０１００】
なお、第２差分回路３０５ａの構成は、第１差分回路３０３ａと同様の構成に限らず、実施の形態１に示した差分回路３ａと同様の構成であってもよい。
【０１０１】
また、第２保持回路３０４ａの構成は、以下に示すような構成であってもよい。図１１に、第２保持回路の構成の一例を示す。
【０１０２】
図１１に示すように、第２保持回路５０４ａは、書き込み行選択ＭＯＳトランジスタ５５１、記憶ＭＯＳトランジスタ５５２とを備えている。書き込み行選択ＭＯＳトランジスタ５５１のゲートは、電源線５５４に接続されている。また、記憶ＭＯＳトランジスタ５５２のドレインは、読み出し行選択電源線５５３に接続されている。
【０１０３】
この第２保持回路５０４ａでは、読み出しを行う選択行の読み出し行選択電源線５５３のみを電源に接続し、他の非選択行の読み出し行選択電源線５５３はオープンとすることで、選択行の記憶ＭＯＳトランジスタ５５２のみ、ソース−ドレイン間にゲート電圧に応じた電流が流れるようになる。この電流（ソース−ドレイン電流）の差を差分回路３０５ａにより検出することで、記憶した信号を読み出すことができる。このとき、あらかじめ読み出し列信号線３３４を任意の電圧に設定しておき、選択行の読出し行選択電源線５５３を任意の期間電源またはグランドと接続することにより、記憶ＭＯＳトランジスタ５５２に流れるソース−ドレイン電流の差として、この電流が読み出し列信号線３３４へ充放電されるときに読み出し列信号線３３４に生じる電圧変化を読み取ってもよい。
【０１０４】
（変形例）
以下、本発明の変形例について説明する。本発明に係る保持回路は、上記した実施の形態１および実施の形態２に示した保持回路（第１保持回路、第２保持回路）の構成に限らず、以下に示すような構成であってもよい。
【０１０５】
図１２に本発明に係る保持回路の第１の変形例を示す。図１２に示すように、本変形例に係る保持回路６０４ａは、書き込み行選択ＭＯＳトランジスタ６５１と、記憶ＭＯＳトランジスタ６５２とを備えている。書き込み行選択ＭＯＳトランジスタ６５１のゲートは、電源線６５４に接続されている。また、記憶ＭＯＳトランジスタ６５２のドレインは、読み出し行選択電源線６５３に接続されている。
【０１０６】
さらに、ドライブＭＯＳトランジスタ６６０が出力線に接続され、選択された行の記憶ＭＯＳトランジスタ６５２とドライブＭＯＳトランジスタ６６０でソースフォロワ回路が構成され、記憶ＭＯＳトランジスタ６５２のゲート電圧に応じた出力信号が出力線６５４に出力される。
【０１０７】
また、図１２に示したドライブＭＯＳトランジスタ６６０の接続と電源を変更することで、ソースフォロワ回路の代わりにインバータ回路を構成してもよい。
【０１０８】
図１３に、本発明に係る保持回路の第２の変形例を示す。図１３に示すように、本変形例に係る保持回路７０４ａは、書き込み行選択ＭＯＳトランジスタ７５１と、記憶ＭＯＳトランジスタ７５２と、記憶用キャパシタ７５５とを備えている。記憶用キャパシタ７５５を追加することで保持回路７０４ａの保持容量が大きくなり、ノイズを低減することができ高画質化できる。書き込み行選択ＭＯＳトランジスタ７５１のゲートは、電源線７５４に接続されている。また、記憶ＭＯＳトランジスタ７５２のドレインは、読み出し行選択電源線７５３に接続されている。
【０１０９】
このように、本実施の形態の一連の画素信号読み出しと記憶動作によって、画素信号をほぼ全画素同時に読み出すグローバルシャッター動作に近い読み出しを非常に低消費電力で、かつ、容量の変動が少なく安定な信号レベルで行うことが可能となる。さらに本実施の形態においては、記憶装置を小面積化することができる。
【０１１０】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１１１】
例えば、上記した実施の形態では、単位画素に光電変換素子が一つ含まれる場合を示したが、本発明はそれに限定されず、単位画素に複数の光電変換素子が含まれ、ＦＤが複数の光電変換素子により共有される場合にも適応可能である。例えば、図１４Ａ、図１４Ｂのような画素構成が考えられる。
【０１１２】
図１４Ａにおいては、単位画素８１１は、光電変換素子であるフォトダイオード８６０、８６５と、転送トランジスタ８６１、８６６と、リセットトランジスタ８６２と、ＳＦトランジスタ８６３とを備えている。つまり、光電変換素子２個、転送トランジスタ２個に対してＦＤ１個、リセットトランジスタ（共有リセットトランジスタ）１個、ＳＦトランジスタ（共有ＳＦトランジスタ）１個で構成されており、２個の光電変換素子の信号が各転送トランジスタ５６１、５６６を通り、ＦＤに読み出される構成である。
【０１１３】
また、図１４Ｂにおいては、単位画素８１１は、図１４Ａの構成に加えて単位画素８１１内の選択トランジスタ８６４を備えた構成である。このように、複数の光電変換素子によりＦＤを共有することで、画素セルにおける受光部の開口度がさらに向上する。
【０１１４】
また、本発明に係る固体撮像素子は、上記した実施の形態１、２に示した構成に限らず、例えば、第２保持回路を備え、第２差分回路を備えていない構成であってもよい。この場合、第２保持回路に保持された信号出力と基準出力との差分である差分出力信号を出力線（水平転送線）に直接出力してもよい。
【０１１５】
また、保持回路の数は、画素回路の数と同数、２倍の数に限らず、その他の倍数であってもよい。また、倍数に限らず、その他の数であってもよい。また、差分回路の数は、各列に１つずつに限らず、その他の数であってもよい。
【０１１６】
また、本発明において使用される各トランジスタは、ｐ型、ｎ型のいずれであってもよく、トランジスタのドレインとソースは逆に接続されていてもよい。
【０１１７】
また、本発明に係る固体撮像素子には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像素子を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像素子を備えたムービーカメラも本発明に含まれる。
【産業上の利用可能性】
【０１１８】
本発明の固体撮像素子は、監視カメラ、ネットワークカメラ、車載カメラ、デジタルカメラ、携帯電話などに利用可能であり、これらの機器の小型化および撮像画像の画質向上を実現可能とする。
【符号の説明】
【０１１９】
１、３０１  画素回路部
１ａ、１ｂ、３０１ａ、３０１ｂ  画素回路（画素）
２  保持回路部
２ａ、２ｂ  保持回路（記憶部）
３  差分回路部
３ａ  差分回路
２１、３２１  列信号線（入力信号線）
３１、３６、３３１、３３６、４４１、５５１、６５１、７５１  書き込み行選択ＭＯＳトランジスタ（第１トランジスタ）
３２、３７、３３２、３３７、４４２、５５２、６５２、７５２  記憶ＭＯＳトランジスタ（第２トランジスタ）
３４、３３４  読み出し列信号線（出力信号線）
３５、３３５、６６０  ドライブＭＯＳトランジスタ（負荷トランジスタ）
４０、４２、３４０、３４２  端子（行選択線）
４１、４３、３４１、３４３  端子（行電源線）
１００、１２００  固体撮像素子
３０２  第１保持回路部
３０２ａ、３０２ｂ  第１保持回路（第１記憶部）
３０３  第１差分回路部
３０３ａ  第１差分回路（差分回路）
３０４  第２保持回路部
３０４ａ、５０４ａ  第２保持回路（第２記憶部）
３０５  第２差分回路部
３０５ａ  第２差分回路
６０４ａ、７０４ａ  保持回路（第１記憶部、第２記憶部）
【図１】
2012156967.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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