(57)【要約】【課題】安価な構成で、基準パルスと検出パルスの位相差を広範囲、且つ精密に検出でき、外乱に対しても同期はずれの生じる危険性を少なくして、精密なＰＬＬ制御が可能な速度制御装置を提供する。【解決手段】本発明のモータ速度制御装置１２０は、ｔｇｔ＿ｆｒｑに基づくｒｅｆｃｌｋを出力する基準クロック発生器１０１と、モータ１０７の所定回転角度ごとに所定数のｆｇを出力するエンコーダ１０８と、ｒｅｆｐｕｌｓｅを出力する分周器１０２と、整数位相差ｐｈ＿ｉｎｔとして出力する整数位相差検出器１０３と、ｒｅｆｐｕｌｓｅのエッジとｆｇｐｕｌｓｅとの時間差を検出してｒｅｆｃｌｋ単位で計測してｐｈ＿ｆｒｃとして出力する小数位相差検出器１０４と、ｐｈ＿ｉｎｔとｐｈ＿ｆｒｃを混合器１０５で所定の比率で加算してｐｈｅｒｒとし、ｐｈｅｒｒに基づいてモータ１０７を駆動制御する制御部１０６と、を備えて構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相基準パルス数とモータの所定回転角度ごとに発生するＦＧパルス数との差を検出した整数位相差と、前記位相基準パルスのエッジと前記ＦＧパルスのエッジとの時間差を検出して基準クロック単位で計測した小数位相差と、を所定の比率で加算して位相差とし、該位相差に応じて前記モータを駆動制御することを特徴とするモータ速度制御装置。
【請求項２】
基準周波数に基づく基準クロックを出力する基準クロック発生手段と、
前記モータの所定回転角度ごとに所定数のＦＧパルスを出力するエンコーダ手段と、
前記基準クロックをＮ分周して位相基準パルスを出力する位相基準パルス生成手段と、
前記位相基準パルス数と前記ＦＧパルス数の差を検出して前記整数位相差として出力する整数位相差検出手段と、
前記位相基準パルスのエッジと前記ＦＧパルスのエッジとの時間差を検出して前記基準クロック単位で計測して前記小数位相差として出力する小数位相差検出手段と、
前記整数位相差と前記小数位相差とを所定の比率で加算して位相差とし、該位相差に基づいて前記モータを駆動制御する制御部と、
を備えたことを特徴とする請求項１に記載のモータ速度制御装置。
【請求項３】
前記整数位相差検出手段は、前記位相基準パルスのエッジでアップ、又はダウンし、前記ＦＧパルスのエッジでダウン、又はアップするアップダウンカウント手段のカウント出力を前記整数位相差とすることを特徴とする請求項２に記載のモータ速度制御装置。
【請求項４】
前記アップダウンカウント手段は、所定の正負リミット値を超えてカウントしないように制御するリミット手段を備えていることを特徴とする請求項３に記載のモータ速度制御装置。
【請求項５】
前記位相差は、分周比Ｎを用いて前記整数位相差を前記少数位相差のＮ倍の比率で加算した結果を用いることを特徴とする請求項１乃至４の何れか一項に記載のモータ速度制御装置。
【請求項６】
前記ＦＧパルスのエッジ周期を前記基準クロック単位で計測する周期計測手段を備え、
前記制御部は、前記エッジ周期と前記分周比Ｎの差を速度差とし、該速度差と前記位相差を所定の比率で加算した結果に基づいて前記モータを駆動制御することを特徴とする請求項１乃至５の何れか一項に記載のモータ速度制御装置。
【請求項７】
請求項１乃至６の何れか一項に記載の速度制御装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ速度制御装置に関し、特に、ＰＬＬ制御により回転制御されるモータの速度制御装置の回路構成に関するものである。
【背景技術】
【０００２】
電子回路において、位相同期ループ（Phase Locked Loop：ＰＬＬ）技術はよく知られている。一般にＰＬＬは、外部から印加された制御電圧に比例した周波数で発振する電圧制御発振器（ＶＣＯ）の出力パルス或いはその分周パルスと、基準周波数を持ったパルスとの位相差を検出して、検出した位相差をＶＣＯにフィードバックすることで位相同期を実現している。
一方、所定の駆動電圧を印加することにより、当該電圧に比例した回転数で回転するモータ（ＤＣモータ）もよく知られている。また、ＤＣモータの回転軸に回転エンコーダを備えて、エンコーダパルス（ＦＧパルス）を作ることもよく行われる。このようにすると、モータ駆動電圧からＦＧパルスまでをＶＣＯに見立てることが可能である。即ち、ＰＬＬの手法によりモータの速度（回転数）をＦＧパルスにより検出して、所定の基準クロックにＦＧパルスが位相同期するようにモータ駆動電圧を制御してＰＬＬ制御を実現することができる。
何れのＰＬＬでも、一般的な位相差検出器（位相比較器）は、位相差が１パルス周期（３６０度、あるいは２πラジアン）の範囲ではリニアな値を出力するが、その範囲を超えると折り返してしまい、位相同期状態から外れてしまう。
【０００３】
モータ制御では、突発的な負荷変動や目標速度の変化が発生すると、過渡的に位相差が増大して１パルス周期を超えることがある。そうなると位相同期状態から外れてしまい、再び同期状態に戻るまでに時間を要する。また、再同期しても、１パルス位相以上の位置ずれを起こしたままになり、その後、修正されないという問題がある。
このような同期外れを避けるため、位相差検出器として基準パルス数とＦＧパルス数の差を用いる場合がある。こうすると位相差としてはパルス数単位になるので１パルス位相を超えても大局的な位相差は検出でき、位置ずれは生じない。しかしながら、分解能が１パルス単位と粗く、１パルス以内の精度では計測できないため精密な制御には向かないといった問題がある。
【０００４】
従来技術として、特許文献１には、ＶＣＯ（ここではデジタル値で制御される発振器）の位相を整数部と小数部の形式で出力させ、両方を位相差検出に用いる装置について開示されている。
また、特許文献２には、エンコーダ（ＦＧ）パルス数をカウントする位相カウンタで整数部を表現し、エンコーダ周期をクロックで計測することで速度を計測し、これを積分することで小数部を含んだ位相成分を求める可変速駆動装置について開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示されている従来技術は、駆動対象がデジタルＶＣＯであれば小数部の出力が可能であるが、モータの場合はセンサ手段がＦＧパルスしかないので、ＦＧパルス周期以下の位相量はそのままでは出力されないといった問題がある。
また、特許文献２に開示されている従来技術は、一般的なＰＬＬ制御に必要な基準周波数を持った基準パルスと、ＦＧパルスとの間の位相差を小数部まで検出する位相差検出手段については開示されていない。
本発明は、かかる課題に鑑みてなされたものであり、安価な構成で、基準パルスと検出パルスの位相差を広範囲、且つ精密に検出でき、外乱に対しても同期はずれの生じる危険性を少なくして、精密なＰＬＬ制御が可能な速度制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明はかかる課題を解決するために、位相基準パルス数とモータの所定回転角度ごとに発生するＦＧパルス数との差を検出した整数位相差と、前記位相基準パルスのエッジと前記ＦＧパルスのエッジとの時間差を検出して基準クロック単位で計測した小数位相差と、を所定の比率で加算して位相差とし、該位相差に応じて前記モータを駆動制御することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、整数位相差と小数位相差を所定の比率で加算して位相差とし、この位相差に応じてモータを駆動制御するようにしたので、１パルス周期を越える位相差を小数部まで含んで連続的に検出できる。したがって、安価な構成で、基準パルスと検出パルスの位相差を広範囲かつ精密に検出することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るモータ速度制御装置の構成を示すブロック図である。
【図２】分周器の構成例を示す図である。
【図３】ｒｅｆｃｌｋとｒｅｆｐｕｌｓｅおよびｒｅｆ＿ｐｈの波形例を示す図である。
【図４】整数位相差検出器の構成例を示す図である。
【図５】カウンタの動作波形例を示す図である。
【図６】位相差とｐｈ＿ｉｎｔ、ｐｈ＿ｆｒｃおよぶｐｈｅｒｒの関係を示す図である。
【図７】本発明の第２の実施形態に係るモータ速度制御装置の構成を示すブロック図である。
【図８】周期検出手段の構成例を示す図である。
【図９】周期検出手段の動作波形例を示す図である。
【図１０】本発明のモータ速度制御装置を備えたデジタル複写機の概略構成図である。
【発明を実施するための形態】
【０００９】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１０】
図１は本発明の第１の実施形態に係るモータ速度制御装置の構成を示すブロック図である。本発明のモータ速度制御装置１２０は、ｔｇｔ＿ｆｒｑ（基準周波数）に基づくｒｅｆｃｌｋ（基準クロック）を出力する基準クロック発生器（基準クロック発生手段）１０１と、モータ１０７の所定回転角度ごとに所定数のｆｇ（ＦＧパルス）を出力するエンコーダ（エンコーダ手段）１０８と、ｒｅｆｃｌｋをＮ分周してｒｅｆｐｕｌｓｅ（位相基準パルス）を出力する分周器（位相基準パルス生成手段）１０２と、ｒｅｆｐｕｌｓｅ数とｆｇｐｕｌｓｅ数の差を検出して整数位相差ｐｈ＿ｉｎｔとして出力する整数位相差検出器（整数位相差検出手段）１０３と、ｒｅｆｐｕｌｓｅのエッジとｆｇｐｕｌｓｅとの時間差を検出してｒｅｆｃｌｋ単位で計測してｐｈ＿ｆｒｃ（小数位相差）として出力する小数位相差検出器（小数位相差検出手段）１０４と、ｐｈ＿ｉｎｔとｐｈ＿ｆｒｃを混合器１０５で所定の比率で加算してｐｈｅｒｒ（位相差）とし、ｐｈｅｒｒに基づいてモータ１０７を駆動制御する制御部１０６と、を備えて構成されている。
本発明は、複写機、ファクシミリ装置、プリンタ、及びこれらの複合機に適用可能である。
【００１１】
基準クロック発生器１０１は、目標周波数設定値ｔｇｔ＿ｆｒｑの値に応じた周波数のクロックｒｅｆｃｌｋを発生させる。符号１０２はＮ分周器で、ｒｅｆｃｌｋを分周比設定値Ｎだけ分周した基準パルスｒｅｆｐｕｌｓｅを出力する。尚、ｒｅｆｐｕｌｓｅの周波数はｒｅｆｃｌｋの周波数の１／Ｎである。またこの分周過程で得られる基準位相値ｒｅｆ＿ｐｈも出力する。
アップダウンカウンタを用いた整数位相差検出器１０３は、ｕｐ入力パルスでアップ、ｄｎ入力パルスでダウンする。ｕｐ入力には基準パルスｒｅｆｐｕｌｓｅが接続される。ｄｎ入力には後述のモータ１０７のＦＧパルスｆｇｐｕｌｓｅが接続される。整数位相差検出器１０３の出力ｐｈ＿ｉｎｔはｒｅｐｕｌｓｅとｆｇｐｕｌｓｅのそれぞれのパルス数の差、すなわち整数位相差を示す。ｐｈ＿ｉｎｔが「１」の場合は１サイクルの位相差を示す。
ｐｈ＿ｉｎｔは、ｆｇｐｕｌｓｅが到来してカウンタがダウンしたときの値が保持されて出力される。また整数位相差検出器１０３は、リミット設定値ｐｈｌｉｍより大きな値にはアップせず、−ｐｈｌｉｍ（負の値）より小さな値にはダウンしないように構成されている。
【００１２】
制御部１０６は、整数位相差ｐｈ＿ｉｎｔと小数位相差ｐｈ＿ｆｒｃを所定の比率で加算して位相差ｐｈｅｒｒとし、この位相差ｐｈｅｒｒに基づいてモータ１０７を駆動制御する。即ち、アップダウンカウンタに限定せず、ｒｅｐｕｌｓｅとｆｇｐｕｌｓｅのそれぞれのパルス数の差が得られればよい。例えば、それぞれをアップカウントして減算してもよい。ただし、アップカウンタ２個の差分では、後述の位相差リミットの実現が困難である。
整数位相差検出器１０３でアップダウンカウンタにすることで、１個のカウンタで実現できコストが安くなる。また、アップダウン条件の論理により簡単に位相差リミットが実現できる。
アップダウンカウント手段でアップダウン条件の論理でカウントリミットさせることにより、モータ起動時などｒｅｆｐｕｌｓｅが多数到来してｆｇｐｕｌｓｅがほとんど来ない状態でも位相差が過大にならないようにリミットできる。これにより起動後に位相差が収束する時間を短くできる。
【００１３】
小数位相差検出器１０４は、モータ１０７のＦＧパルスエッジｆｇｐｕｌｓｅ（後述）が到来したときの分周器１０２が出力する基準位相値ｒｅｆ＿ｐｈを保持する。保持結果ｐｈ＿ｆｒｃは、基準パルスｒｅｆ＿ｐｕｌｓｅの１周期内でのｆｇｐｕｌｓｅ位相差を表しており、小数位相差と呼ぶことにする。小数位相差検出器１０４は具体的にはラッチ回路で実現できる。
なお小数位相差検出器１０４は、分周器１０２の基準位相ｒｅｆ＿ｐｈをｆｇｐｕｌｓｅでラッチする手段に限らず、ｒｅｆｐｕｌｓｅエッジからｆｇｐｕｌｓｅエッジまでの時間間隔を計測できればよい。たとえば、十分高速なクロックをカウントするカウンタを設け、このカウンタをｒｅｆｐｕｌｓｅエッジでスタートさせてｆｇｐｕｌｓｅエッジでストップさせ、その値を保持するようにしてもよい。
この実施形態のように、分周器１０２の基準位相ｒｅｆ＿ｐｈをｆｇｐｕｌｓｅでラッチすることにより、位相差測定用カウンタを別途設けなくても、基準クロック発生器１０１の分周カウンタを流用するので回路規模を小さくでき、安価になる。
【００１４】
混合器（混合手段）１０５は、整数位相差ｐｈ＿ｉｎｔと小数位相差ｐｈ＿ｆｒｃを所定の割合で加算して、位相差ｐｈｅｒｒを出力する。この加算割合はすくなくともｐｈ＿ｉｎｔのほうを大きな比率で加算しておくのが好ましい。
位相差ｐｈｅｒｒは、混合器１０５の加算比率を、分周期１０２の分周比Ｎを用いて、整数位相差ｐｈ＿ｉｎｔを小数位相差ｐｈ＿ｆｒｃのＮ倍の比率で加算する。このことにより、整数と小数が物理的に正しい比で加算され、ｐｈｅｒｒとして連続的な位相差データが得られるという効果がある。
【００１５】
ここで、混合器１０５の処理を数式で書くと
ｐｈｅｒｒ＝Ｎ＊ｐｈ＿ｉｎｔ＋ｐｈ＿ｆｒｃ  ・・・（式１）
となる。
これは位相差１ｃｙｃｌｅをＮとする量であるが、位相差１ｃｙｃｌｅを１とするには
ｐｈｅｒｒ＝ｐｈ＿ｉｎｔ＋ｐｈ＿ｆｒｃ／Ｎ  ・・・（式２）
とすればよい（「＊」は乗算、「／」は除算）。
いずれもｐｈ＿ｉｎｔのほうがｐｈ＿ｆｒｃに対してＮ倍の比率になっている。
制御部１０６は、位相差ｐｈｅｒｒが０に近づくようにモータ駆動量ｄｒｉｖｅを出力する。この処理は公知の制御理論等を用いることができる。通常、位相差だけを用いたモータ１０７の速度制御の場合は、位相差ｐｈｅｒｒに比例したゲイン処理と、位相差を微分した微分処理を加算して駆動量を算出することがよく行なわれる。いずれにせよ位相差ｐｈｅｒｒに応じてモータを駆動する手段である。
【００１６】
ＤＣモータ（以下、単にモータと呼ぶ）１０７は、駆動量ｄｒｉｖｅに応じて回転する。ｄｒｉｖｅは印加電圧相当でもよいし、電流相当でもよい。あるいはＰＷＭなどのパルス駆動でもよい。
エンコーダ１０８は、モータ１０７の所定回転角ごとにパルスｆｇを出力する。通常、１周で５０パルスから数１０００パルスなど、応用分野により分解能は異なる。
エッジ検出器１０９は、ｆｇパルスの立ち上がり、あるいは立ち下がり、あるいはその両方を検出してｆｇｐｕｌｓｅ信号を出力する。ｆｇｐｕｌｓｅは前述のように、整数位相差検出器１０３および小数位相差検出器１０４に接続されている。
このような構成で制御すると、結局基準パルスｒｅｆｐｕｌｓｅとモータのＦＧパルスｆｇｐｕｌｓｅの位相差が０に近づくように制御される。位相差が０でなくても一定値に制御されると、ｒｅｆｐｕｌｓｅの周波数とｆｇｐｕｌｓｅの周波数は等しくなり、したがってモータの回転速度は一定に制御される。
【００１７】
図２は分周器の構成例を示す図である。カウンタ２０１は、ｒｅｆｃｌｋで１ずつアップする。カウンタの値が基準位相ｒｅｆ＿ｐｈとして出力される。比較器２０２は、ｒｅｆ＿ｐｈが設定値Ｎと等しくなると基準パルスｒｅｆｐｕｌｓｅを出力する。このとき同時にカウンタ２０１をクリアする。このようにすると、ｒｅｆ＿ｐｈが０からＮまで増加して０に戻る動作を繰り返す。ｒｅｆ＿ｐｈが０にもどるときにｒｅｆｐｕｌｓｅを出力する。
【００１８】
図３はｒｅｆｃｌｋとｒｅｆｐｕｌｓｅおよびｒｅｆ＿ｐｈの波形例を示す図である。ここでは基準クロックｒｅｆｃｌｋから基準パルスｒｅｆｐｕｌｓｅの分周比Ｎを「１０」としている。整数位相差を示すアップダウンカウンタ２１１の値ｐｈｃｎｔは、ｒｅｆｐｕｌｓｅでアップ、ｆｇｐｕｌｓｅでダウンする。基準位相ｒｅｆ＿ｐｈはｒｅｆｐｕｌｓｅの間を０から１０（厳密には９）まで増加してそれを繰り返す。ｆｇｐｕｌｓｅが到来したときのｒｅｆ＿ｐｈをラッチして小数位相差ｐｈ＿ｆｒｃが生成される。また、ｆｇｐｕｌｓｅが到来してアップダウンカウンタ２１１がダウンしたときのｐｈｃｎｔをラッチして整数位相差ｐｈ＿ｉｎｔが生成される。「ｐｈｅｒｒ＝ｐｈ＿ｉｎｔ＋ｐｈ＿ｆｒｃ／Ｎ」として位相差ｐｈｅｒｒが計算される。
この例では全体として、最初はｒｅｆｐｕｌｓｅのほうが速いので位相差は増大し、その後ｆｇｐｕｌｓｅのほうが速くなると位相差は減少する。位相差は「１」を越えても折り返されず、小数を含んで真の位相差が得られる。
【００１９】
図４は整数位相差検出器の構成例を示す図である。アップダウンカウンタ２１１は、ｒｅｆｐｕｌｓｅ到来でアップ、ｆｇｐｕｌｓｅ到来でダウンし、カウント値（正負）をｐｈｃｎｔとして出力する。遅延器２０３は、ｆｇｐｕｌｓｅを１単位時間（基本クロック程度のごく短い時間。クロックは図示しない）だけ遅延させる。ラッチ手段２１２は、ｆｇｐｕｌｓｅによりカウンタ２１１が変化してから遅延器２０３の遅延量だけ遅れてｐｈｃｎｔを保持する。つまり、ｆｇｐｕｌｓｅが到来してカウンタがダウンしたときの値が保持されて、ｐｈ＿ｉｎｔが出力される。
カウンタ２１１は、位相差リミット設定値ｐｈｌｉｍにより正負リミットされる。すなわち、−ｐｈｌｉｍから＋ｐｈｌｉｍの範囲で動作し、この範囲を越えてカウントしない。
【００２０】
カウンタの動作ロジックは例えば以下のように記述できる（記述はＣ言語類似、説明のため記述ステップ番号ｓ１−−ｓ４を付与）。
ｓ１：ｉｆ（ｒｅｆｐｕｌｓｅ  ＆＆  ｆｇｐｕｌｓｅ）      ｐｈｃｎｔ＝ｐｈｃｎｔ；
ｓ２：ｅｌｓｅ  ｉｆ  （（ｒｅｆｐｕｌｓｅ）＆＆（ｐｈｃｎｔ＜ｐｈｌｉｍ））      ｐｈｃｎｔ＝ｐｈｃｎｔ＋１；
ｓ３：ｅｌｓｅ  ｉｆ  （（ｆｇｐｕｌｓｅ）＆＆（ｐｈｃｎｔ＞−ｐｈｌｉｍ）      ｐｈｃｎｔ＝ｐｈｃｎｔ−１；
ｓ４：ｅｌｓｅ      ｐｈｃｎｔ＝ｐｈｃｎｔ；
ｓ１はｒｅｆｐｕｌｓｅとｆｇｐｕｌｓｅが同時の場合で、この場合はカウントせず保持。
ｓ２はｒｅｆｐｕｌｓｅ到来時、正リミットｐｈｌｉｍに達していなければカウントアップ。
ｓ３はｆｇｐｕｌｓｅ到来時、負リミット−ｐｈｌｉｍに達していなければカウントダウン。
ｓ４はそれ以外（両パルスとも来ない、あるいはリミットに達している）の場合で、カウントは保持。
【００２１】
図５はカウンタの動作波形例を示す図である。
太い点線はｐｈｌｉｍが十分大きい場合で、ｐｈｃｎｔはリミットされない。リミットしない場合はどちらかのパルスが来ないとｐｈｃｎｔは大きくなり、再度０に近づくまで時間がかかる。これはモータ起動時に、位相差が非常に大きな状態になることを意味する。回転が立ち上がって位相差を０にもどすためには、ｒｅｐｕｌｓｅよりも短い周期でｆｇｐｕｌｓｅが多数到来しなければならない。つまり、目標回転数より高い状態が長時間続き、回転数の収束（整定）に時間がかかる。太い実線がｐｈｌｉｍ＝２の場合で、カウント値ｐｈｃｎｔは−２から＋２に制限される。これにより、ｐｈｃｎｔが再度０に近づくのが速くなり、モータ起動後の回転数の収束（整定）時間を短くできる。
【００２２】
図６は位相差とｐｈ＿ｉｎｔ、ｐｈ＿ｆｒｃおよぶｐｈｅｒｒの関係を示す図である。
横軸はｒｅｆｐｕｌｓｅとｆｇｐｕｌｓｅの間の真の位相差、縦軸は検出された位相差である。いずれも１ｃｙｃｌｅ（１周期分）を１としている。細い点線が小数位相差データｐｈ＿ｆｒｃをＮで割ったもので、位相差が１だけ変化するごとに０−−１の間で循環し、ノコギリ上の関係になる。太い破線が整数位相差ｐｈ＿ｉｎｔで、位相差が１だけ変化するごとに１だけ変化する。ｐｈｅｒｒは両者を加算したもので、Ｎが十分大きければほぼ連続的に変化するので、１ｃｙｃｌｅを越える広範囲で連続的に精密な位相差データが得られる。
【００２３】
図７は、本発明の第２の実施形態に係るモータ速度制御装置の構成を示すブロック図である。同じ構成要素には図１と同じ参照番号を付し説明を省略する。本発明のモータ速度制御装置１５０がモータ速度制御装置１００と異なる点は、周波数計測器１１０、速度差検出器１１１、混合器１１２が追加され、制御部１０６が制御部１１３に置き換わっている。本発明のモータ速度制御装置１５０は、ＦＧパルスのエッジ周期を基準クロック単位で計測する周波数計測器（周期計測手段）１１０を備え、制御部１１３は、エッジ周期と分周比Ｎの差を速度差とし、この速度差と位相差を所定の比率で加算した結果に基づいてモータ１０７を駆動制御する。
本発明は、複写機、ファクシミリ装置、プリンタ、及びこれらの複合機に適用可能である。
【００２４】
周波数計測器１１０は、ｆｇｐｕｌｓｅの周期を基準クロックｒｅｆｃｌｋで計数して周波数データｆｒｑを出力する。
速度差検出器１１１は、ｆｒｑから基準パルス分周比Ｎを減算して周波数差ｆｅｒｒを出力する。ｆｅｒｒはｒｅｆｐｕｌｓｅとｆｇｐｕｌｓｅの周波数差を反映した量になる。
混合器１１２は、位相差ｐｈｅｒｒと周波数差ｆｅｒｒを適当な割合で加算してｍｉｘｅｒｒを出力する。
制御部１１３は、ｍｉｘｅｒｒに応じてモータ駆動量ｄｒｉｖｅを出力する。最も簡単には制御部１１３は比例ゲインである。すなわち、「ｐｈｅｒｒ＋Ｋ＊ｒｆｅｒｒ」（Ｋは所定値）に比例してｄｒｉｖｅを出力すればよい。
このように構成すると、速度差を加算することで制御ループが安定化され、制御器の機能が単純な比例ゲインでも構成可能になり、コストが安く精密な速度制御が可能になる。
また、Ｎは基準パルスｒｅｆｐｕｌｓｅの分周比と同じであり、位相差検出系と共通化できるので、これも低コスト化の効果がある。
【００２５】
図８は周期検出手段の構成例を示す図である。カウンタ２２１は、ｆｇｐｕｌｓｅが到来するとクリアされ、基準クロックｒｅｆｃｌｋでアップする。ラッチ手段２２２は、ｆｇｐｕｌｓｅが到来したときのカウンタ値ｆｃｎｔを保持する。保持されるのはカウンタ２２２がクリアされる直前の値である。したがって、ｆｇｐｕｌｓｅの到来間隔、すなわち周期が計測されてｆｒｑとして出力される。
【００２６】
図９は周期検出手段の動作波形例を示す図である。基準パルス分周比Ｎは図３と同じ「１０」に設定している。容易にわかるように、ｒｅｐｕｌｓｅの間隔はちょうど「１０＊ｒｅｆｃｌｋ周期」であるから、ｆｇｐｕｌｓｅの周波数がｒｅｐｕｌｓｅに等しい時、周期検出値ｆｒｑは「１０」になる。ｆｇｐｕｌｓｅがｒｅｆｐｕｌｓｅよりも遅い（周波数が低い＝周期が長い）ときはｆｒｑは１０より大きく、ｆｇｐｕｌｓｅがｒｅｆｐｕｌｓｅよりも速い（周波数が高い＝周期が短い）ときはｆｒｑは１０より小さくなる。したがって、「ｆｒｑ−Ｎ」を速度差ｆｅｒｒとして用いることができ、ｆｅｒｒ＝０でちょうど目標速度と等しく、ｆｅｒｒ＞０ならモータを加速、ｆｅｒｒ＜０ならモータを減速するように制御すればよい。
【００２７】
図１０は、本発明のモータ速度制御装置を備えたデジタル複写機の概略構成図である。この構成は、画像処理装置としての複写機１００であり、この複写機１００の上面にはコンタクトガラス６が設けられている。また、複写機１００の上部には自動原稿送り装置（以下、単にＡＤＦという）１が設けられており、このＡＤＦ１はコンタクトガラス６を開閉するように複写機１００に図示しないヒンジ等を介して連結されている。このＡＤＦ１は、複数の原稿からなる原稿束を載置可能な原稿載置台としての原稿トレイ２と、原稿トレイ２に載置された原稿束から原稿を１枚ずつ分離してコンタクトガラス６に向かって搬送する分離・搬送手段と、分離・搬送手段によってコンタクトガラス６に向かって搬送された原稿をコンタクトガラス６上の読取位置に搬送・停止させるとともに、コンタクトガラス６の下方に配設された複写機１００の読取手段（公知の露光ランプ５１、ミラー５２、５５、５６、レンズ５３、ＣＣＤ５４等）５０により読み取りが終了した原稿をコンタクトガラス６から搬出する。給紙モータはコントローラからの出力信号によって駆動されるようになっており、コントローラは複写機１００から給紙スタート信号が入力されると、給紙モータを正・逆転駆動するようになっている。給紙モータが正転駆動されると、給送ローラ３が時計方向に回転して原稿束から最上位に位置する原稿が給紙され、コンタクトガラス６に向かって搬送される。この原稿の先端が原稿セット検知センサ７によって検知されると、コントローラは原稿セット検知センサ７からの出力信号に基づいて給紙モータを逆転駆動させる。これにより、後続する原稿が進入するのを防止して分離されないようになっている。
【００２８】
また、コントローラは原稿セット検知センサ７が原稿の後端を検知したとき、この検知時点からの搬送ベルトモータの回転パルスを計数し、回転パルスが所定値に達したときに、給送ベルト４の駆動を停止して給送ベルト４を停止することにより、原稿をコンタクトガラス６読取位置に停止させる。また、コントローラは原稿セット検知センサ７によって原稿の後端が検知された時点で、給紙モータを再び駆動し、後続する原稿を上述したように分離してコンタクトガラス６に向かって搬送し、この原稿が原稿セット検知センサ７によって検知された時点からの給紙モータのパルスが所定パルスに到達したときに、給紙モータを停止させて次原稿を先出し待機させる。そして、原稿がコンタクトガラス６の読取位置に停止したとき、複写機１００によって原稿の読み取りおよび露光が行なわれる。この読み取りおよび露光が終了すると、コントローラには複写機１００から信号が入力されるため、コントローラはこの信号が入力すると、搬送ベルトモータを正転駆動して、搬送ベルト１６によって原稿をコンタクトガラス６から排送ローラ５に搬出する。
【００２９】
上記のように、ＡＤＦ１にある原稿トレイ２に原稿の画像面を上にして置かれた原稿束は、操作部上のプリントキーが押下されると、一番上の原稿からコンタクトガラス６上の所定の位置に給送される。給送された原稿は、読み取りユニット５０によってコンタクトガラス６上の原稿の画像データを読み取り後、給送ベルト４および反転駆動コロによって排出口Ａ（原稿反転排出時の排出口）に排出される。さらに、原稿トレイ２に次の原稿が有ることを検知した場合、前原稿と同様にコンタクトガラス６上に給送される。
第１トレイ８、第２トレイ９、第３トレイ１０に積載された転写紙は、各々第１給紙ユニット１１、第２給紙ユニット１２、第３給紙ユニット１３によって給紙され、縦搬送ユニット１４によって感光体１５に当接する位置まで搬送される。読み取りユニット５０にて読み込まれた画像データは、書き込みユニット５７からのレーザによって感光体１５に書き込まれ、現像ユニット２７を通過することによってトナー像が形成される。そして、転写紙は感光体１５の回転と等速で搬送ベルト１６によって搬送されながら、感光体１５上のトナー像が転写される。その後、定着ユニット１７にて画像を定着させ、排紙ユニット１８に搬送される。排紙ユニット１８に搬送された転写紙は、ステープルモードを行わない場合は、排紙トレイ１９に排紙される。
【符号の説明】
【００３０】
１  ＡＤＦ、２  原稿トレイ、３  給送ローラ、４  給送ベルト、５  排紙ローラ、６  コンタクトガラス、７  原稿セット検知センサ、８  第１トレイ、９  第２トレイ、１０  第３トレイ、１１  第１給紙ユニット、１２  第２給紙ユニット、１３  第３給紙ユニット、１４  縦搬送ユニット、１５  感光体、１６  搬送ベルト、５１  露光ランプ、５２、５５、５６、  ミラー、５３  レンズ、５４  ＣＣＤ、１００  複写機、１０１  基準クロック発生器、１０２  分周器、１０３  整数位相差検出器、１０４  少数位相差検出器、１０５  混合器、１０６  制御部、１０７  モータ、１０８  エンコーダ、１０９  エッジ検出器、１１０  周波数計測器、１１１  速度差検出器、１１２  混合器、１２０  第１の実施形態に係るモータ速度制御装置、１５０  第２の実施形態に係るモータ速度制御装置、２０１  アップダウンカウンタ、２０２  比較器、２０３  遅延器、２１１  アップダウンカウンタ、２１２  ラッチ回路、２２１  アップダウンカウンタ、２２２  ラッチ回路
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】特許第４３７７６９６号
【特許文献２】特開平９−２４７９９９号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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