(57)【要約】【課題】レイアウトの複雑化や面積増大を伴わずにオフリーク電流の抑制と高速化を両立した半導体回路の実現。【解決手段】通常動作モードと、少なくとも一部の回路に供給する信号を固定して、少なくとも一部の回路の状態を固定する低消費電力モードと、を備え、少なくとも一部の回路20において、低消費電力モード時にオン状態になるトランジスタPT1,PT3,NT2,NT4の閾値電圧が、低消費電力モード時にオフ状態になるトランジスタPT2,PT4,NT1,NT3の閾値電圧より小さい。【選択図】図２
2012156361.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードと、少なくとも一部の回路に供給する信号を固定して、前記少なくとも一部の回路の状態を固定する低消費電力モードと、を備え、前記少なくとも一部の回路において、前記低消費電力モード時にオン状態になるトランジスタの閾値電圧が、前記低消費電力モード時にオフ状態になるトランジスタの閾値電圧より小さいことを特徴とする半導体回路。
【請求項２】
前記閾値電圧の小さいトランジスタのゲート幅が、前記閾値電圧の小さいトランジスタのゲート幅より小さい請求項１記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ半導体装置においては、高密度高集積化のために、トランジスタサイズ、特にＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート長が短くされる。このような微細化されたトランジスタの信頼性の確保および消費電力の低減のために、ＭＯＳトランジスタに供給する電源電圧が低下される。
【０００３】
また、ＣＭＯＳ半導体装置においては、通常の動作を行う通常動作モードに加えて、低消費電力モードを設けて、装置が長時間使用されない時には、低消費電力モードに移行して消費電力を低減することが行われる。低消費電力モードでは、少なくとも一部の回路に供給する信号を固定して、少なくとも一部の回路の状態を固定する。これにより、ＭＯＳトランジスタのスイッチング動作が行われないので、消費電力を低減できる。通常動作モードは一般にアクティブモードと呼ばれる。消費電力を低減する動作モードには、スリープモードやスタンバイモードと称される動作モードがあるが、ここでは上記のような動作モードを総称して低消費電力モードと称する。
【０００４】
一方、高速動作のためには、ＭＯＳトランジスタの閾値電圧Ｖｔｈの絶対値を低下させることが行われ、上記のように動作電源電圧を低下させる場合には、それに応じてＭＯＳトランジスタの閾値電圧Ｖｔｈを小さくする必要がある。しかしながら、ＭＯＳトランジスタは、オフ時においてもソース−ドレイン間にサブスレッショルド・リーク電流（以下、オフリーク電流と称す）と呼ばれる電流が流れる。閾値電圧の絶対値を小さくした場合、このオフリーク電流が増加し、スタンバイ状態時における電流（スタンバイ電流）を増大させるという問題が生じる。
【０００５】
閾値電圧の絶対値が小さな低閾値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタ高速動作性を損なうことなくスタンバイ時の消費電流を低減するために、階層電源構成あるいはＭＴ−ＣＭＯＳ（マルチスレッショルド−ＣＭＯＳ）構成が提案されている。
【０００６】
１つの提案では、所定の抵抗特性を有するトランジスタを介して接続されるサブ電源線を追加する必要があり、レイアウトが複雑かつ大きくなるという問題があった。また、この提案では、アクティブサイクルが始まってから、サブ電源線の電圧が動作電圧に到達して安定化するまでに時間が必要となり、高速動作を実現することができなくなるという問題があった。
【０００７】
別の提案では、全てのトランジスタをＬ−Ｖｔｈにするのではなく、アクティブ時にオンするトランジスタのみをＬ−Ｖｔｈ化する。Ｌ−Ｖｔｈ化されるトランジスタは、低消費電力モード時にオフするトランジスタであり、そのままでは多大なオフリーク電流が流れてしまう。そのため、この別の提案では、Ｌ−Ｖｔｈ化されるトランジスタのバックゲートバイアスを制御する配線を設けて、バックゲートバイアスを切り替えることで、リーク電流の低減および高速動作性を実現している。しかし、別の提案では、通常とは異なるバックゲートバイアス電圧を供給する配線とバックゲート切り替えスイッチが必要であり、やはりレイアウトが複雑かつ大きくなり、安定化の時間も必要であるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２９５２７４号公報
【特許文献２】特開平６−２３７１６４号公報
【特許文献３】特開２００９−１６４６１９号公報
【特許文献４】特開２００２−２３１８９０号公報
【特許文献５】特開平１１−１８６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態によれば、レイアウトの複雑化や面積増大を伴わずにオフリーク電流の抑制と高速化を両立した半導体回路が提供される。
【課題を解決するための手段】
【００１０】
本発明の第１の観点によれば、通常動作モードと、少なくとも一部の回路に供給する信号を固定して、少なくとも一部の回路の状態を固定する低消費電力モードと、を備え、少なくとも一部の回路において、低消費電力モード時にオン状態になるトランジスタの閾値電圧が、低消費電力モード時にオフ状態になるトランジスタの閾値電圧より小さい半導体回路が提供される。
【発明の効果】
【００１１】
実施形態によれば、オフリーク電流の抑制と高速化をバランスよく実現した半導体回路がが、レイアウトの複雑化や面積増大を伴わずに実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態の半導体装置の全体構成を示す図である。
【図２】図２は、低消費電力モードに移行する回路部分の例であるインバータ列の構成を示す図である。
【図３】図３は、実施形態の半導体回路と、他の提案による半導体回路との、特性比較例を示す図である。
【発明を実施するための形態】
【００１３】
図１は、実施形態の半導体装置の全体構成を示す図である。
【００１４】
実施形態の半導体装置１０は、チップに搭載され、外部から電源Ｖｃｃ、Ｖｓｓが供給され、外部との間で信号の入出力（図示せず）を行う。半導体装置１０は、外部電源から装置内部で使用する内部電源を生成する電源回路１１と、低消費電力モードに移行しない回路部分（図示せず）と、低消費電力モードに移行する移行回路部２０と、通常動作モードと低消費電力モードで移行回路部２０に供給する高電位側電源を切り換える高電位側スイッチ１２と、通常動作モードと低消費電力モードで移行回路部２０に供給する低電位側電源を切り換える低電位側スイッチ１３と、を有する。
【００１５】
移行回路部２０は、高電位側電源線２１と、低電位側電源線２２と、低消費電力モード移行回路部Ａ２３と、低消費電力モードに移行する回路の代表例としてのインバータ列３０と、を有する。以下、インバータ列３０を例として説明を行う。
【００１６】
通常動作モード時には、移行回路部２０の高電位側電源線２１には高側電源電圧Ｖｄｄが供給され、低電位側電源線２２には低側電源電圧、例えばＶｅｅが供給される。低消費電力モード時には、高電位側電源線２１にはＶｄｄより少し低い電圧の電源が供給され、低電位側電源線２２にはＶｅｅより少し高い電圧の電源が供給される。これにより、低消費電力モード時の消費電力が低減される。
【００１７】
図２は、インバータ列３０の回路構成を示す図である。
【００１８】
インバータ列３０は、インバータを直列に４段接続したインバータ列であり、例えば、ＳＲＡＭ、ＤＲＡＭなどのメモリのコラム信号線、ロウ信号線などの駆動部に使用される。各インバータは、ＰチャネルトランジスタＰＴと、ＮチャネルトランジスタＮＴを電源間に直列に接続したＣＭＯＳ構造を有する。具体的には、１段目のインバータは、ＰチャネルトランジスタＰＴ１と、ＮチャネルトランジスタＮＴ１と、を有する。２段目のインバータは、ＰチャネルトランジスタＰＴ２と、ＮチャネルトランジスタＮＴ２と、を有する。３段目のインバータは、ＰチャネルトランジスタＰＴ３と、ＮチャネルトランジスタＮＴ３と、を有する。４段目のインバータは、ＰチャネルトランジスタＰＴ４と、ＮチャネルトランジスタＮＴ４と、を有する。
【００１９】
初段のインバータの入力は、低消費電力モード時にはＬとなり、通常動作モード時に信号線を駆動する時にはＨとなる。したがって、低消費電力モード時には、１段目および３段目のインバータのＰチャネルトランジスタＰＴ１およびＰＴ３がオンし、２段目および４段目のインバータのＮチャネルトランジスタＮＴ２およびＮＴ４がオンする。また、低消費電力モード時には、１段目および３段目のインバータのＮチャネルトランジスタＮＴ１およびＮＴ３はオフし、２段目および４段目のインバータのＰチャネルトランジスタＰＴ２およびＰＴ４はオフする。
【００２０】
実施形態では、低消費電力モード時にオンするトランジスタ、すなわちＰチャネルトランジスタＰＴ１とＰＴ３およびＮチャネルトランジスタＮＴ２とＮＴ４を、Ｌ−Ｖｔｈトランジスタとする。一方、低消費電力モード時にオフするトランジスタ、すなわちＰチャネルトランジスタＰＴ２とＰＴ４およびＮチャネルトランジスタＮＴ１とＮＴ３を、Ｌ−Ｖｔｈトランジスタより閾値電圧の大きいＳ−Ｖｔｈトランジスタ（Ｓｔａｎｄａｒｄ  Ｖｔｈトランジスタ）とする。閾値電圧の異なるトランジスタは、公知の製造方法で、１つのチップ上に作ることが可能であり、製造方法については説明を省略する。
【００２１】
さらに、Ｌ−Ｖｔｈトランジスタのゲート幅は、Ｓ−Ｖｔｈトランジスタのゲート幅と比べて小さくなっている。
【００２２】
実施形態では、オフリーク電流の大きいＬ−Ｖｔｈトランジスタは、低消費電力モードにおいてオンしているため、Ｌ−Ｖｔｈ化したことによるオフリーク電流の増大は生じない。また、低消費電力モードにおいてオフしているトランジスタは、閾値電圧の大きいＳ−Ｖｔｈトランジスタであり、オフリーク電流は小さい。
【００２３】
さらに、Ｌ−ＶｔｈトランジスタはＳ−Ｖｔｈトランジスタと比べ多くのＯＮ電流を流すことが可能なため、Ｓ−Ｖｔｈトランジスタを使用したときと比べゲート幅を小さくしても同等のＯＮ電流を流すことができる。ゲート幅を小さくすると、その前段のインバータの出力負荷が小さくなるため、その分高速化が可能である。
【００２４】
図３は、ファンアウト数４、４段の実施形態のインバータ列について、ロジック２８ｎｍ世代の技術で、ゲート長はマスクデザインルール上の最小、ゲート幅はＮチャネル（Ｎｃｈ）トランジスタ０．２５μｍ、Ｐチャネル（Ｐｃｈ）トランジスタ０．５μｍとした場合の効果を示す。図３の（Ａ）が遅延時間、図３の（Ｂ）がオフリーク電流を示し、いずれも相対値で示している。
【００２５】
比較例は、トランジスタを交互にＬ−Ｖｔｈ化した実施形態の場合、トランジスタをすべてＳ−Ｖｔｈ化した場合、トランジスタをすべてＬ−Ｖｔｈ化した場合で、さらに閾値を小さくしたＵＬ−Ｖｔｈトランジスタ（Ultra Low Vthトランジスタ）の場合である。Ｓ−Ｖｔｈトランジスタと比べ、Ｌ−Ｖｔｈトランジスタは、閾値電圧がＰｃｈで０．８倍、Ｎｃｈで０．８倍であり、ＵＬ−Ｖｔｈトランジスタは、Ｐｃｈで０．６倍、Ｎｃｈで０．５倍である。
【００２６】
図３から、単純に全てのトランジスタをＬ−Ｖｔｈトランジスタ、ＵＬ−Ｖｔｈトランジスタに置換した場合、遅延（通常動作時）はＵＰ（ＬからＨ）とＤＯＷＮ（ＨからＬ）の平均でそれぞれ０．８倍、０．６倍と高速化できるが、オフリーク電流は４．３倍、３０倍と急激に増加することがわかる。
【００２７】
一方、実施形態のように、１段目および３段目のＰｃｈトランジスタと、２段目および４段目のＮｃｈトランジスタをＬ−Ｖｔｈ/ＵＬ−Ｖｔｈトランジスタとした場合、Ｌ−Ｖｔｈ/ＵＬ−Ｖｔｈトランジスタのゲート幅をＰｃｈで０．８３倍／０．５５倍、Ｎｃｈで０．６２倍／０．５５倍することで、遅延はそれぞれ０．９２倍／０．８６倍まで高速化できる。
【００２８】
以上、インバータ列を例として説明を行ったが、低消費電力モードに移行する回路部分で、低消費電力モード時には一方の状態に固定されるインバータであれば、上記構成を適用可能である。
【００２９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００３０】
１０    半導体装置
１１    電源回路
１２    高電位側スイッチ
１３    低電位側スイッチ
２０    移行回路部
２１    高電位側電源線
２２    低電位側電源線
２３    低消費電力モード移行回路部Ａ
２４    インバータ列３０
ＰＴ１，ＰＴ３    ＰチャネルＬ−Ｖｔｈトランジスタ
ＰＴ２，ＰＴ４    ＰチャネルＳ−Ｖｔｈトランジスタ
ＮＴ２，ＮＴ４    ＮチャネルＬ−Ｖｔｈトランジスタ
ＮＴ１，ＮＴ３    ＮチャネルＳ−Ｖｔｈトランジスタ
【図１】
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【図２】
2012156361.tif 000004
【図３】
2012156361.tif 000005