(57)【要約】【課題】  位相雑音の発生や発振周波数のずれを抑制することのできるＶＣＯ回路を提供する。【解決手段】  実施形態のＶＣＯ回路は、３個のインバータＩＶ１〜ＩＶ３をリング状に接続したリングオシレータ１を備え、制御電流生成部２が、入力された制御電圧Ｖｃｔを電圧−電流変換した制御電流Ｉｃｔを生成し、リングオシレータ１へ電源電流として供給する。また、このＶＣＯ回路では、定電流生成部３が、定電流Ｉａを生成し、制御電流Ｉｃｔに重畳する電源電流としてリングオシレータ１へ供給する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
奇数個のインバータをリング状に接続したリングオシレータと、
入力された制御電圧を電圧−電流変換した制御電流を生成し、前記リングオシレータへ電源電流として供給する制御電流生成手段と、
定電流を生成し、前記制御電流に重畳する電源電流として前記リングオシレータへ供給する定電流生成手段と
を備えることを特徴とするＶＣＯ回路。
【請求項２】
前記定電流生成手段が、
出力する定電流の電流値の大きさを切り替える定電流値切り替え手段
を備えることを特徴とする請求項１に記載のＶＣＯ回路。
【請求項３】
前記制御電流生成手段が、
前記制御電圧に対する出力電流値の大きさを切り替える制御電流値切り替え手段
を備えることを特徴とする請求項２に記載のＶＣＯ回路。
【請求項４】
前記定電流値切り替え手段および前記制御電流値切り替え手段を制御して、前記制御電圧に対する発振特性を自動的に較正する発振特性較正手段
を備えることを特徴とする請求項３に記載のＶＣＯ回路。
【請求項５】
前記発振特性較正手段が、
前記リングオシレータの発振周波数をカウントするカウンタと、
異なる値の２つの制御電圧が入力されたときの前記カウンタのそれぞれのカウント値およびその差分値をそれぞれ期待値と比較する比較手段と、
前記比較手段による比較結果にもとづいて、前記定電流値切り替え手段および前記制御電流値切り替え手段の切り替えを制御する切り替え制御手段と
を備えることを特徴とする請求項４に記載のＶＣＯ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＶＣＯ（Voltage  Controlled  Oscillator）回路に関する。
【背景技術】
【０００２】
従来、入力される制御電圧により発振周波数が制御されるＶＣＯ回路として、奇数段のインバータをリング状に接続したリングオシレータと、上述の制御電圧を電圧‐電流変換し、リングオシレータの電源電流として供給する電圧‐電流変換回路と、を備えたリングオシレータ型のＶＣＯ回路がある。
【０００３】
リングオシレータ型のＶＣＯ回路では、所望の周波数で発振させるためには、制御電圧に対する発振周波数の変化の傾きを大きくする必要があり、ＶＣＯ回路の変換感度Ｋｖが大きくなる。変換感度Ｋｖが大きいと、制御電圧の変化に対する発振周波数の変化が大きく、位相雑音を抑えることが難しい、という問題が生じる。
【０００４】
また、製造バラツキや動作条件の変動などにより、リングオシレータを構成するインバータの遅延特性に変動が生じると、制御電圧に対する発振周波数がずれる、という問題も生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−８０５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が解決しようとする課題は、位相雑音の発生や発振周波数のずれを低減させることのできるＶＣＯ回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態のＶＣＯ回路は、奇数個のインバータをリング状に接続したリングオシレータを備え、制御電流生成手段が、入力された制御電圧を電圧−電流変換した制御電流を生成し、前記リングオシレータへ電源電流として供給する。また、このＶＣＯ回路では、定電流生成手段が、定電流を生成し、前記制御電流に重畳する電源電流として前記リングオシレータへ供給する。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るＶＣＯ回路の構成の例を示す回路図。
【図２】本発明の第１の実施形態に係るＶＣＯ回路の動作説明図。
【図３】本発明の第２の実施形態に係るＶＣＯ回路の構成の例を示す回路図。
【図４】本発明の第２の実施形態に係るＶＣＯ回路の動作説明図。
【図５】本発明の第３の実施形態に係るＶＣＯ回路の構成の例を示す回路図。
【図６】本発明の第３の実施形態に係るＶＣＯ回路の動作説明図。
【図７】本発明の第３の実施形態に係るＶＣＯ回路の動作説明図。
【図８】本発明の第４の実施形態に係るＶＣＯ回路の構成の例を示す回路図。
【図９】第４の実施形態のＶＣＯ回路の発振特性較正部の構成の例を示すブロック図。
【図１０】第４の実施形態のＶＣＯ回路の発振特性較正部の処理の流れの例を示すフロー図。
【図１１】第４の実施形態のＶＣＯ回路の変換感度調整部の処理説明図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＶＣＯ回路の構成の例を示す回路図である。
【００１１】
本実施形態のＶＣＯ回路は、奇数個のインバータをリング状に接続したリングオシレータ１と、入力された制御電圧Ｖｃｔを電圧−電流変換した制御電流Ｉｃｔを生成し、リングオシレータ１へ電源電流として供給する制御電流生成部２と、定電流Ｉａを生成し、制御電流Ｉｃｔに重畳する電源電流としてリングオシレータ１へ供給する定電流生成部３と、を備える。
【００１２】
本実施形態では、リングオシレータ１が、３個のインバータＩＶ１、ＩＶ２、ＩＶ３で構成されている例を示す。インバータＩＶ１（ＩＶ２、ＩＶ３）は、電源端子ＶＤＤと接地端子との間に、ＰＭＯＳトランジスタＰ１１（Ｐ１２、Ｐ１３）とＮＭＯＳトランジスタＮ１１（Ｎ１２、Ｎ１３）がコンプリメンタリ接続されている。リングオシレータ１の発振周波数ＯＳＣは、各インバータの信号伝搬遅延時間の合計によって決定される。したがって、所望の発振周波数に応じて、リングオシレータ１を構成するインバータの個数は異なってくる。
【００１３】
制御電流生成部２は、ソース端子が電源端子ＶＤＤに接続され、ゲート端子がドレイン端子に接続されるＰＭＯＳトランジスタＰ２１と、ドレイン端子がＰＭＯＳトランジスタＰ２１のドレイン端子に接続され、ソース端子が抵抗Ｒ１を介して接地端子へ接続され、ゲート端子へ制御電圧Ｖｃｔが印加されるＮＭＯＳトランジスタＮ２１と、ソース端子が電源端子ＶＤＤに接続され、ゲート端子がＰＭＯＳトランジスタＰ２１のドレイン端子に接続され、ドレイン端子がリングオシレータ１のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソース端子に接続されるＰＭＯＳトランジスタＰ２２と、を有する。
【００１４】
制御電圧Ｖｃｔの大きさに応じてＮＭＯＳトランジスタＮ２１のオン抵抗が変化し、ＮＭＯＳトランジスタＮ２１のオン抵抗と抵抗Ｒ１の大きさに応じて、ＰＭＯＳトランジスタＰ２１に流れる電流が変化する。ＰＭＯＳトランジスタＰ２１とＰＭＯＳトランジスタＰ２２はカレントミラー回路を構成するため、ＰＭＯＳトランジスタＰ２１に流れる電流に応じた電流がＰＭＯＳトランジスタＰ２２から出力される。
【００１５】
すなわち、リングオシレータ１の電源電流として、ＰＭＯＳトランジスタＰ２２のドレイン端子から出力される制御電流Ｉｃｔは、制御電圧Ｖｃｔの大きさに応じて変化する。この制御電流生成部２の電圧−電流変換率は、抵抗Ｒ１の大きさによって変化する。
【００１６】
定電流生成部３は、ソース端子が電源端子ＶＤＤに接続され、ドレイン端子が定電流源Ｉ１に接続され、ゲート端子がドレイン端子に接続されるＰＭＯＳトランジスタＰ３１と、ソース端子が電源端子ＶＤＤに接続され、ゲート端子がＰＭＯＳトランジスタＰ３１のドレイン端子に接続され、ドレイン端子がリングオシレータ１のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソース端子に接続されるＰＭＯＳトランジスタＰ３２と、を有する。
【００１７】
定電流源Ｉ１に接続されているため、ＰＭＯＳトランジスタＰ３１には定電流が流れる。ＰＭＯＳトランジスタＰ３２は、ＰＭＯＳトランジスタＰ３１とカレントミラー回路を構成するため、ＰＭＯＳトランジスタＰ３２のドレイン端子からは、定電流Ｉａが出力される。
【００１８】
このように、本実施形態では、リングオシレータ１の電源電流には、制御電流生成部２から供給される制御電流Ｉｃｔに、定電流生成部３から出力される定電流Ｉａが重畳される。したがって、定電流Ｉａが重畳される分、制御電流生成部２から供給する制御電流Ｉｃｔを少なくすることができる。
【００１９】
すなわち、制御電圧Ｖｃｔに対する制御電流Ｉｃｔの電圧−電流変換率を下げることができる。これにより、制御電圧Ｖｃｔに対する発振周波数の変化の傾き（変換感度Ｋｖ）が小さくなる。
【００２０】
図２に、定電流Ｉａの重畳による変換感度Ｋｖの低下の様子を示す。
【００２１】
図２は、横軸に制御電圧Ｖｃｔ、縦軸にリングオシレータ１の発振周波数ｆｏｓｃをとって、制御電圧Ｖｃｔに対する発振周波数ｆｏｓｃの変化の様子を示したものである。ここで、ｆｍｉｎ、ｆｍａｘは、リングオシレータ１に要求される最小発振周波数、最大発振周波数を、それぞれ示す。
【００２２】
定電流Ｉａの重畳がない場合、ｆｍｉｎからｆｍａｘへ発振周波数を変化させるのに制御電圧Ｖｃｔを急激に変化させる必要がある。すなわち、変換感度Ｋｖを大きくする必要がある。
【００２３】
それに対して、定電流生成部３により定電流Ｉａを重畳させた場合、発振周波数に定電流Ｉａによるオフセットがあるため、ｆｍｉｎからｆｍａｘへ発振周波数を変化させるのに必要な制御電圧Ｖｃｔの変化を、緩やかにすることができる。すなわち、変換感度Ｋｖを小さくすることができる。
【００２４】
このような本実施形態によれば、リングオシレータ１の電源電流に定電流生成部３で生成した定電流Ｉａを重畳することにより、リングオシレータ１の変換感度Ｋｖを低下させることができる。これにより、ＶＣＯ回路の位相雑音を低減させることができる。
【００２５】
（第２の実施形態）
ＶＣＯ回路を半導体集積回路として形成した場合、製造バラツキなどによりリングオシレータの発振周波数が当初仕様からずれてしまうことがある。そこで、本実施形態では、そのような発振周波数のずれを補正することのできるＶＣＯ回路の例を示す。
【００２６】
図３は、本発明の第２の実施形態に係るＶＣＯ回路の構成の例を示す回路図である。
【００２７】
本実施形態が第１の実施形態と異なる点は、定電流生成部３Ａから出力される定電流Ｉａの大きさが、制御信号Ｓ１〜Ｓ３によって切り替えられる点である。
【００２８】
定電流生成部３Ａは、第１の実施形態の定電流生成部３のＰＭＯＳトランジスタＰ３２に並列に、ゲート端子がともにＰＭＯＳトランジスタＰ３１のドレイン端子に接続されるＰＭＯＳトランジスタＰ３３、Ｐ３４が接続される。これにより、ＰＭＯＳトランジスタＰ３３、Ｐ３４も、ＰＭＯＳトランジスタＰ３１とそれぞれカレントミラー回路を構成し、それぞれのドレイン端子から定電流が出力される。
【００２９】
ＰＭＯＳトランジスタＰ３２、Ｐ３３、Ｐ３４のドレイン端子は、スイッチＳＷ１、ＳＷ２、ＳＷ３を介して、リングオシレータ１のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソース端子にそれぞれ接続される。
【００３０】
スイッチＳＷ１、ＳＷ２、ＳＷ３は、制御信号Ｓ１、Ｓ２、Ｓ３により、それぞれの導通が制御される。したがって、リングオシレータ１へ供給する定電流Ｉａの大きさを、制御信号Ｓ１、Ｓ２、Ｓ３により段階的に切り替えることができる。
【００３１】
図４に、定電流Ｉａをパラメータとした本実施形態のＶＣＯ回路の発振特性を示す。定電流Ｉａを切り替えることにより周波数のオフセットが変化し、制御電圧Ｖｃｔに対する発振周波数ｆｏｓｃは、上下にシフトする。これにより、例えば製造バラツキなどにより制御電圧Ｖｃｔに対する発振周波数ｆｏｓｃが所望値からずれていても、定電流Ｉａの大きさを切り替えることにより、発振周波数ｆｏｓｃを所望値に近づけることができる。
【００３２】
このような本実施例によれば、リングオシレータ１へ供給する定電流Ｉａの大きさを切り替えることにより、制御電圧Ｖｃｔに対する発振周波数ｆｏｓｃのずれを補正することができる。
【００３３】
（第３の実施形態）
製造バラツキなどにより発振周波数がずれた場合、それとともに変換感度Ｋｖもずれる傾向がある。例えば、発振周波数が上方へずれた場合、変換感度Ｋｖも上がり、発振周波数が下方へずれた場合、変換感度Ｋｖも下がる、という傾向がある。そこで、本実施形態では、発振周波数のずれの補正とともに、変換感度Ｋｖの補正も行うことのできるＶＣＯ回路の例を示す。
【００３４】
図５は、本発明の第３の実施形態に係るＶＣＯ回路の構成の例を示す回路図である。
【００３５】
本実施形態が第２の実施形態と異なる点は、制御電流生成部２Ａから出力される制御電流Ｉｃｔの大きさが、制御信号Ｓ４、Ｓ５によって切り替えられる点である。
【００３６】
制御電流生成部２Ａは、第２の実施形態の制御電流生成部２の抵抗Ｒ１と接地端子との間に、抵抗Ｒ２と抵抗Ｒ３が直列に挿入されている点である。また、抵抗Ｒ１と抵抗Ｒ２の接続点と接地端子との間にスイッチＳＷ４が接続され、抵抗Ｒ２と抵抗Ｒ３の接続点と接地端子との間にスイッチＳＷ５が接続される。スイッチＳＷ４、ＳＷ５は、制御信号Ｓ４、Ｓ５により、それぞれの導通が制御される。
【００３７】
スイッチＳＷ４、ＳＷ５のオン／オフの組み合わせを切り替えることにより、ＮＭＯＳトランジスタＮ２１のソース端子と接地端子との間に接続される抵抗（この抵抗をＲと称する）の抵抗値が変化し、制御電圧Ｖｃｔの大きさが同じであっても、ＮＭＯＳトランジスタＮ２１を流れる電流が変化する。
【００３８】
例えば、スイッチＳＷ４をオン、ＳＷ５をオフさせると抵抗Ｒの抵抗値はＲ１、スイッチＳＷ４をオフ、ＳＷ５をオンさせると抵抗Ｒの抵抗値はＲ１＋Ｒ２、スイッチＳＷ４をオフ、ＳＷ５をオフさせると抵抗Ｒの抵抗値はＲ１＋Ｒ２＋Ｒ３と、抵抗Ｒの抵抗値が順次増加し、ＮＭＯＳトランジスタＮ２１を流れる電流は順次減少する。
【００３９】
ＮＭＯＳトランジスタＮ２１を流れる電流が変化すると、それに応じてＰＭＯＳトランジスタＰ２２のドレイン端子から出力される制御電流Ｉｃｔも変化する。すなわち、制御電圧Ｖｃｔに対する制御電流Ｉｃｔの電圧−電流変換率が変化する。このことは、制御電圧Ｖｃｔに対する変換感度Ｋｖが変化することを意味する。
【００４０】
図６および図７に本実施形態における発振周波数および変換感度Ｋｖの補正の様子を示す。
【００４１】
図６（ａ）は、補正前の発振特性を示しており、制御電圧Ｖｃｔに対して発振周波数ｆｏｓｃが上方にずれ、変換感度Ｋｖも高めにずれている例を示す。
【００４２】
これに対して、図６（ｂ）は、本実施形態における補正の例を示す。ここでは、定電流生成部３Ａによる定電流Ｉａの切り替え、および制御電流生成部２Ａによる制御電流Ｉｃｔの切り替えを組み合わせて、（１）〜（３）で示す３通りの補正を行った例を示す。この場合、最大周波数ｆｍａｘ、最小周波数ｆｍｉｎの仕様を満たす（３）の補正を最適な補正として選択する。
【００４３】
図７は、図６とは逆に、補正前の発振特性が、制御電圧Ｖｃｔに対して発振周波数ｆｏｓｃが下方にずれ、変換感度Ｋｖが低めにずれている場合の補正例である。
【００４４】
この場合も、図７（ａ）に示す補正前の発振特性に対して、図７（ｂ）に、（１）〜（３）で示す３通りの補正を行った例を示す。この場合、最大周波数ｆｍａｘ、最小周波数ｆｍｉｎの仕様を満たす（１）の補正を最適な補正として選択する。
【００４５】
このような本実施形態によれば、リングオシレータ１へ供給する定電流Ｉａの大きさの切り替えによる発振周波数ｆｏｓｃのずれの補正に加えて、制御電圧Ｖｃｔに対する制御電流Ｉｃｔの電圧−電流変換率を切り替えることにより、制御電圧Ｖｃｔに対する変換感度Ｋｖのずれも補正することができる。
【００４６】
（第４の実施形態）
ＶＣＯ回路の動作中、電源電圧の変動や周囲温度の変動により、制御電圧Ｖｃｔに対して発振周波数ｆｏｓｃや変換感度Ｋｖが、本来の仕様範囲からずれてしまうことがある。そこで、本実施形態では、動作中に、制御電圧Ｖｃｔに対する発振特性を自動的に補正することのできるＶＣＯ回路の例を示す。
【００４７】
図８は、本発明の第４の実施形態に係るＶＣＯ回路の構成の例を示す回路図である。
【００４８】
本実施形態のＶＣＯ回路は、第３の実施形態の構成に、発振特性較正部４を追加した構成をとる。本実施形態では、ＶＣＯ回路の発振特性を較正するための較正モードが設けられ、発振特性較正部４は、較正モード時に入力される較正用制御電圧を用いて、リングオシレータ１の発振特性を較正する。
【００４９】
図９に、発振特性較正部４の具体的な構成の例をブロック図で示す。
【００５０】
発振特性較正部４は、リングオシレータ１の出力ＯＳＣの周波数をカウントするカウンタ４１と、第１の較正用制御電圧Ｖｃｔ１および第２の較正用制御電圧Ｖｃｔ２が入力されたときのカウンタ４１のそれぞれのカウント値ｆｏｓｃ１、ｆｏｓｃ２、およびその差分値（ｆｏｓｃ２−ｆｏｓｃ１）をそれぞれ期待値と比較する比較部４２と、比較部４２による比較結果にもとづいて、定電流生成部３Ａに対する制御信号Ｓ１〜Ｓ３および制御電流生成部２Ａに対する制御信号Ｓ４、Ｓ５の信号値を決定する切り替え制御部４３と、を備える。
【００５１】
ここで、比較部４２は、第１の較正用制御電圧Ｖｃｔ１が入力されたときのカウンタ４１のカウント値ｆｏｓｃ１を保存するレジスタ４２１と、第２の較正用制御電圧Ｖｃｔ２が入力されたときのカウンタ４１のカウント値ｆｏｓｃ２を保存するレジスタ４２２と、レジスタ４２１およびレジスタ４２２に保存された値から差分値（ｆｏｓｃ２−ｆｏｓｃ１）を算出する減算器４２３と、レジスタ４２１に保存されたカウント値ｆｏｓｃ１を期待値ｆ１と比較する比較器４２４と、レジスタ４２２に保存されたカウント値ｆｏｓｃ２を期待値ｆ２と比較する比較器４２５と、減算器４２３により算出された差分値（ｆｏｓｃ２−ｆｏｓｃ１）を期待値Δｆと比較する比較器４２６と、を有する。
【００５２】
差分値の期待値Δｆは、Δｆ＝ｆ２−ｆ１により求まる値であり、ＶＣＯ回路の変換感度Ｋｖに対する期待値である。差分値（ｆｏｓｃ２−ｆｏｓｃ１）が期待値Δｆより大きければ、変換感度Ｋｖが仕様よりも大きいことを示し、差分値（ｆｏｓｃ２−ｆｏｓｃ１）が期待値Δｆより小さければ、変換感度Ｋｖが仕様よりも小さいことを示す。
【００５３】
切り替え制御部４３は、比較器４２４、４２５、４２６からの出力にもとづいて、定電流生成部３Ａに対する制御信号Ｓ１〜Ｓ３および制御電流生成部２Ａに対する制御信号Ｓ４、Ｓ５の信号値を決定する。
【００５４】
図１０に、発振特性較正部４における処理の流れをフロー図で示す。
【００５５】
較正モードが開始されて、第１の較正用制御電圧Ｖｃｔ１が入力されると（ステップＳ０１）、カウンタ４１は、リングオシレータ１の出力ＯＳＣの周波数をカウントし、そのカウント値ｆｏｓｃ１をレジスタ４２１に保存する（ステップＳ０２）。
【００５６】
続いて、第２の較正用制御電圧Ｖｃｔ２が入力されると（ステップＳ０３）、カウンタ４１は、リングオシレータ１の出力ＯＳＣの周波数をカウントし、そのカウント値ｆｏｓｃ２をレジスタ４２２に保存する（ステップＳ０４）。
【００５７】
次に、減算器４２３が、レジスタ４２１およびレジスタ４２２に保存された値から差分値（ｆｏｓｃ２−ｆｏｓｃ１）を算出する（ステップＳ０５）。
【００５８】
次に、比較器４２４、４２５、４２６により、カウント値ｆｏｓｃ１、ｆｏｓｃ２、および差分値（ｆｏｓｃ２−ｆｏｓｃ１）を、それぞれ期待値ｆ１、ｆ２およびΔｆと比較する（ステップＳ０６）。
【００５９】
この比較器４２４、４２５、４２６による比較結果にもとづいて、切り替え制御部４３は、定電流生成部３Ａから出力する定電流Ｉａの大きさ、および制御電流生成部２ＡのＮＭＯＳトランジスタＮ２１のソース端子に接続される抵抗Ｒの抵抗値を決定する（ステップＳ０７）。
【００６０】
このときの切り替え制御部４３の処理について、図１１を用いて説明する。図１１には、較正用制御電圧Ｖｃｔ１、Ｖｃｔ２に対する５通りの発振特性の例が示されている。
【００６１】
発振特性（１）は、ｆｏｓｃ１＞ｆ１、ｆｏｓｃ２＞ｆ２、（ｆｏｓｃ２−ｆｏｓｃ１）≒Δｆの例である。この場合、変換感度Ｋｖはほぼ仕様通りであるが、発振周波数が高めにずれている。そこで、切り替え制御部４３は、定電流Ｉａを現在の設定よりも下げ、抵抗Ｒは現在の設定値のままとする。
【００６２】
発振特性（２）は、ｆｏｓｃ１＞ｆ１、ｆｏｓｃ２＞ｆ２、（ｆｏｓｃ２−ｆｏｓｃ１）＞Δｆの例である。この場合、変換感度Ｋｖも高めにずれているので、切り替え制御部４３は、定電流Ｉａを現在の設定よりも下げるとともに、抵抗Ｒは現在の設定値よりも高くする。
【００６３】
一方、発振特性（３）は、ｆｏｓｃ１＜ｆ１、ｆｏｓｃ２＜ｆ２、（ｆｏｓｃ２−ｆｏｓｃ１）≒Δｆの例である。この場合、切り替え制御部４３は、定電流Ｉａを現在の設定よりも上げ、抵抗Ｒは現在の設定値のままとする。
【００６４】
また、発振特性（４）は、ｆｏｓｃ１＜ｆ１、ｆｏｓｃ２＜ｆ２、（ｆｏｓｃ２−ｆｏｓｃ１）＜Δｆの例である。この場合、切り替え制御部４３は、定電流Ｉａを現在の設定よりも上げるとともに、抵抗Ｒは現在の設定値よりも低くする。
【００６５】
これに対して、発振特性（５）は、ｆｏｓｃ１＞ｆ１、ｆｏｓｃ２＜ｆ２、（ｆｏｓｃ２−ｆｏｓｃ１）＜Δｆの例である。この場合、変換感度Ｋｖを上げるだけで目標特性に近づくので、切り替え制御部４３は、定電流Ｉａを現在の設定のままとして、抵抗Ｒを現在の設定値よりも低くする。
【００６６】
最後に、切り替え制御部４３は、決定された定電流Ｉａの大きさおよび抵抗Ｒの抵抗値となるよう、制御信号Ｓ１〜Ｓ３による定電流生成部３ＡのスイッチＳＷ１〜ＳＷ３の設定、および制御信号Ｓ４、Ｓ５による制御電流生成部２ＡのスイッチＳＷ４、ＳＷ５の設定を行い（ステップＳ０８）、一連の較正処理を終了する。
【００６７】
このような本実施形態によれば、動作中に、発振特性較正部４による発振特性の較正を行うことができるので、電源電圧の変動や周囲温度の変動などにより発振特性にずれが生じても、そのずれを自動的に補正することができる。
【００６８】
以上説明した少なくとも１つの実施形態のＶＣＯ回路によれば、位相雑音の発生や発振周波数のずれを低減させることができる。
【００６９】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１  リングオシレータ
２、２Ａ  制御電流生成部
３、３Ａ  定電流生成部
４  発振特性較正部
４１  カウンタ
４２  比較部
４３  切り替え制御部
４２１、４２２  レジスタ
４２３  減算器
４２４〜４２６  比較器
ＩＶ１〜ＩＶ３  インバータ
Ｐ１１〜Ｐ１３、Ｐ２１、Ｐ２２、Ｐ３１〜Ｐ３４  ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１３、Ｎ２１  ＮＭＯＳトランジスタ
Ｉ１  定電流源
Ｒ１〜Ｒ３  抵抗
ＳＷ１〜ＳＷ５  スイッチ
【図１】
2012191275.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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