(57)【要約】【課題】浮遊ゲート電極の細りを補償して信頼性を向上させた不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１０では、第１の幅Ｗ１を有する活性領域１２が、半導体基板１１の主面に形成された素子分離層１３で分離されている。第１ゲート絶縁膜１４が、活性領域１２に形成されている。第１の幅Ｗ１より狭い第２の幅Ｗ２を有する第１導電層１５ａが、第１ゲート絶縁膜１４を介して活性領域１２に形成されている。第１の幅Ｗ１と第２の幅Ｗ２の差を補償するように第３の幅Ｗ３を有する第２導電層１５ａが第１導電層１５ａの側壁に形成されている。第１ゲート電極１５は、第１導電層１５ａと第２導電層１５ｂを含んでいる。第２ゲート絶縁膜１６が、第１ゲート電極１５および素子分離層１３上にコンフォーマルに形成されている。第２ゲート電極１７が、第２ゲート絶縁膜１６上に形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された素子分離層で分離され、第１の幅を有する活性領域と、
前記活性領域に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記活性領域に形成され、前記第１の幅より狭い第２の幅を有する第１導電層と、前記第１導電層の側壁に形成され、前記第１の幅と前記第２の幅の差を補償するように第３の幅を有する第２導電層とを含む第１ゲート電極と、
前記第１ゲート電極および前記素子分離層上にコンフォーマルに形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１導電層の上面と前記第２ゲート絶縁膜の間に選択的に形成された絶縁膜を更に具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２導電層の一端部がＬ字状に折れ曲がり、前記素子分離層上に延在していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記素子分離層の上面が、前記第１ゲート絶縁膜の上面より前記第２ゲート電極側に位置していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主面に第１ゲート絶縁膜を介して形成された第１導電層材料膜から前記半導体基板の途中まで異方性エッチングし、第１導電層と、活性領域と、前記活性領域を囲むトレンチを形成する工程と、
前記異方性エッチングの後処理を含む処理を施す工程と、
前記トレンチに絶縁膜を埋め込んで、素子分離層を形成する工程と、
前記素子分離層を形成した後、前記第１導電層の側壁に前記第１導電層の幅と前記活性領域の幅の差を補償するように第２導電層を形成する工程と、
第１ゲート電極となる前記第１導電層と前記第２導電層となる導電膜および前記素子分離層上にコンフォーマルに第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に第２ゲート電極となる導電膜を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、半導体基板の主面に形成された素子分離層で絶縁された活性領域に、トンネル酸化膜を介して浮遊ゲート電極が形成されているものがある。
【０００３】
この不揮発性半導体記憶装置では、半導体基板上にトンネル酸化膜を介して形成された浮遊ゲート電極材料膜を異方性エッチングした後、引き続きセルフアラインプロセスにより、半導体基板にトレンチを形成して活性領域を確定し、トレンチに絶縁膜を埋め込んで素子分離層を形成している。
【０００４】
然しながら、浮遊ゲート電極には、活性領域よりも細り易いという問題がある。浮遊ゲート電極材料膜が活性領域よりも先にエッチングされること、浮遊ゲート電極材料膜であるポリシリコン膜にはドーパントが高濃度に添加されていることにより、製造工程中に浮遊ゲート電極に意図しない酸化が起こり、その後のウェット処理等により酸化膜が除去されるためである。
【０００５】
浮遊ゲート電極が細ると、浮遊ゲート電極の幅と活性領域の幅に差が生じるので、浮遊ゲート電極が活性領域に対してオフセットする。このオフセットが存在すると、制御ゲート電極に印加した電圧が浮遊ゲート電極を介さずに直接活性領域の端部に集中し、不揮発性半導体記憶装置の信頼性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−８５１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、浮遊ゲート電極の細りを補償して信頼性を向上させた不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、不揮発性半導体記憶装置では、第１の幅を有する活性領域が、半導体基板の主面に形成された素子分離層で分離されている。第１ゲート絶縁膜が、前記活性領域に形成されている。前記第１の幅より狭い第２の幅を有する第１導電層が、前記第１ゲート絶縁膜を介して前記活性領域に形成されている。前記第１の幅と前記第２の幅の差を補償するように第３の幅を有する第２導電層が、前記第１導電層の側壁に形成されている。第１ゲート電極は、前記第１導電層と前記第２導電層を含んでいる。第２ゲート絶縁膜が、前記第１ゲート電極および前記素子分離層上にコンフォーマルに形成されている。第２ゲート電極が、前記第２ゲート絶縁膜上に形成されている。
【図面の簡単な説明】
【０００９】
【図１】実施例１に係る不揮発性半導体記憶装置を示す断面図。
【図２】実施例１に係る不揮発性半導体記憶装置を示す回路図。
【図３】実施例１に係る不揮発性半導体記憶装置を示す平面図。
【図４】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図８】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図９】実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１０】実施例１に係る別の不揮発性半導体記憶装置の製造工程の要部を示す断面図。
【図１１】実施例２に係る不揮発性半導体記憶装置を示す断面図。
【図１２】実施例２に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１３】実施例３に係る不揮発性半導体記憶装置を示す断面図。
【図１４】実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１５】実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１６】実施例４に係る不揮発性半導体記憶装置を示す断面図。
【図１７】実施例４に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１８】実施例４に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図１９】実施例４に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図２０】比較例の不揮発性半導体記憶装置を示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
本実施例に係る不揮発性半導体記憶装置について図１乃至図９を用いて説明する。図１は本実施例の不揮発性半導体記憶装置のメモリセルをワード線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置のメモリセルを示す回路図、図３は不揮発性半導体記憶装置のメモリセルを示す平面図、図４乃至図９は不揮発性半導体記憶装置の製造工程を順に示す断面図である。
【００１２】
本実施例は、不揮発性半導体記憶装置が浮遊ゲート電極を有する複数のセルトランジスタをそれらのソース、ドレイン不純物層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１３】
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。  
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１４】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１５】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００１６】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。  
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００１７】
図１に示すように、本実施例の不揮発性半導体記憶装置１０では、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に、第１の幅Ｗ１、例えば２０乃至３０ｎｍ程度を有する活性領域１２が形成されている。活性領域１２は、半導体基板１１の主面に形成されたトレンチに絶縁膜が埋め込まれてなる素子分離層１３で分離されている。素子分離層１３は、ＳＴＩ（Shallow Trench Isolation）と呼ばれている。
【００１８】
トンネル酸化膜（第１ゲート絶縁膜）１４が、活性領域１２上に形成されている。トンネル酸化膜１４は、例えば厚さが４乃至２０ｎｍ程度のオキシナイトライド膜で、後述する浮遊ゲート電極に電子を注入する。
【００１９】
浮遊ゲート電極（第１ゲート電極）１５は、第１導電層１５ａと第２導電層１５ｂからなっている。浮遊ゲート電極１５は、例えばＮ型不純物が高濃度に添加されたポリシリコンで、トンネル酸化膜１４をトンネルして注入された電子をトラップする。
【００２０】
第１導電層１５ａは、第１の幅Ｗ１より狭い第２の幅Ｗ２を有し、トンネル酸化膜１４を介して活性領域１２上の中央部に形成されている。即ち、第１導電層１５ａは、活性領域１２よりも細っており、活性領域１２に対してオフセットしている。
【００２１】
第２導電層１５ｂは、第１の幅Ｗ１と第２の幅Ｗ２の差の半分（Ｗ１−Ｗ２）／２より広い第３の幅Ｗ３を有し、第１導電層１５ａの側壁に形成されている。第２導電層１５ｂの下端部は、第１導電層１５ａの外側にはみ出したトンネル酸化膜１４および活性領域１２に隣接する素子分離層１３に接触している。
【００２２】
第２導電層１５ｂは、第１導電層１５ａの細り（オフセット）を補償するように形成されている。即ち、浮遊ゲート電極１５は、幅Ｗ４が活性領域１２の幅Ｗ１より広くなるように形成されている（Ｗ４＝Ｗ２＋２Ｗ３＞Ｗ１）。
【００２３】
ＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６は、浮遊ゲート電極１５および素子分離層１３上にコンフォーマルに形成されている。ＯＮＯ膜１６は、例えば厚さが５乃至３０ｎｍで、ＩＰＤ（Inter Poly Dielectric）膜とも呼ばれている。
【００２４】
制御ゲート電極（第２ゲート電極）１７は、ＯＮＯ膜１６上に形成されている。制御ゲート電極１７は、例えばＮ型不純物が添加されたポリシリコンで、浮遊ゲート電極１５を介して活性領域１２に電界を印加する。
【００２５】
制御ゲート電極１７上には、制御ゲート電極１７の低抵抗化を目的に、シリサイド膜（図示せず）、例えばタングステンシリサイド膜が形成されている。タングステンシリサイド膜上に、絶縁膜（図示せず）、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２６】
活性領域１２には、浮遊ゲート電極１５および制御ゲート電極１７を挟むように、図示されないＮ型不純物層が形成されている。Ｎ型不純物層は、チャネル長方向Ｙに隣接するセルトランジスタの共通のソース・ドレイン不純物層である。
【００２７】
本実施例の不揮発性半導体記憶装置１０は、製造工程途中における意図しない第１導電層１５ａの細りを第２導電層１５ｂで補償して、浮遊ゲート電極１５の幅Ｗ４が活性領域１２の幅Ｗ１より確実に広くなるように構成されている（Ｗ４＞Ｗ１）。
【００２８】
これにより、活性領域１２には、確実に制御ゲート電極１７に印加した電圧が浮遊ゲート電極１５を介して均等に印加される。
【００２９】
従って、制御ゲート電極１７に印加した電圧が浮遊ゲート電極１５を介さずに直接活性領域１２の端部に集中する事態の発生が未然に防止され、不揮発性半導体記憶装置１０の信頼性を向上させることが可能である。
【００３０】
次に、不揮発性半導体記憶装置１０の製造方法について説明する。図４乃至図９は不揮発性半導体記憶装置１０の製造工程を順に示す図である。
【００３１】
図４（ａ）に示すように、周知の方法により半導体基板１１上に第１ゲート絶縁膜としてトンネル酸化膜１４と、浮遊ゲート電極１５の一部である第１導電膜１５ａとなるポリシリコン膜３１と、マスク材となるシリコン窒化膜３２を形成する。
【００３２】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）１１上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜と称される。
【００３３】
次に、トンネル酸化膜１４上に、ＣＶＤ（Chemical Vapor Deposition）法により、Ｎ型不純物である燐（Ｐ）を高濃度にドープしたポリシリコン膜３１、シリコン窒化膜３２およびシリコン酸化膜（図示せず）を順次形成する。  
次に、図４（ｂ）に示すように、シリコン窒化膜３２をフォトリゾグラフィ法によりパターニングして、幅がＷ１のストライプ状のマスクを形成する。
【００３４】
具体的には、幅がＷ１の開口を有するストライプ状のレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜（図示せず）をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜３２をエッチングする。
【００３５】
次に、図５（ａ）に示すように、このシリコン窒化膜３２およびシリコン酸化膜をマスクとして、ポリシリコン膜３１、トンネル酸化膜１４を異方性エッチングする。ポリシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３６】
これにより、浮遊ゲート電極１５の第１導電層１５ａが形成される。この段階では、第１導電層１５ａの幅は第１の幅Ｗ１である。
【００３７】
引き続き、この第１導電層１５ａ、シリコン窒化膜３２およびシリコン酸化膜をマスクとして、ＲＩＥ法により半導体基板１１を所定の深さまで異方性エッチングする。これにより、トレンチ３３が形成され、エッチングされなかった半導体基板１１の上部が活性領域１２となる。活性領域１２の幅は第１の幅Ｗ１である。
【００３８】
次に、トレンチ３３の内面の残渣、ダメージを除去するために後処理を含む処理を施す。後処理は、例えばアッシングおよびウェット洗浄が施される。この工程は、シリコンの酸化を伴う工程である。
【００３９】
このとき、第１導電層１５ａは、半導体基板１１より高濃度の不純物を含んでいるため、半導体基板１１より酸化されやすい。第１導電層１５ａの側壁に生成した酸化膜がウェット洗浄で除去されると、図５（ｂ）に示すように、第１導電層１５ａは活性領域１２より後退して細くなる。この段階で、第１導電層１５ａの幅は第１の幅Ｗ１より狭い第２の幅Ｗ２になる。
【００４０】
次に、図６（ａ）に示すように、トレンチ３３を埋めるように半導体基板１１上に、例えばＣＶＤ法によりシリコン酸化膜３４を形成する。  
次に、図６（ｂ）に示すように、ＲＩＥ法によりシリコン酸化膜３４をトンネル酸化膜１４と同程度の深さまで異方性エッチングする。これにより、トレンチ３３にシリコン酸化膜３４が埋め込まれた素子分離層（ＳＴＩ）１３が形成される。
【００４１】
シリコン酸化膜３４をトンネル酸化膜１４と同程度の深さまで異方性エッチングするのは、浮遊ゲート電極１５とＯＮＯ膜１６の接触面積を増大させて、カップリング比を大きくするためである。
【００４２】
次に、図７（ａ）に示すように、例えば熱燐酸を用いたウェットエッチングによりシリコン窒化膜３２を除去し、第１導電層１５ａの上面を露出させる。  
次に、図７（ｂ）に示すように、第１導電層１５ａおよび素子分離層１３上にコンフォーマルにアモルファスシリコン膜３５をＣＶＤ法により形成する。アモルファスシリコン膜３５の膜厚（第３の幅Ｗ３）は、第１の幅Ｗ１と第２の幅Ｗ２の差の半分（（Ｗ１―Ｗ２）／２）より大きくなるようにする。アモルファスシリコン膜３５は、浮遊ゲート電極１５の第２導電層１５ｂとなるものである。アモルファスシリコン膜３５には、特にＮ型不純物を高濃度に添加する必要はない。
【００４３】
第３の幅Ｗ３は、例えば製造工程の条件出しの際に、第１の幅Ｗ１および第２の幅Ｗ２の出来栄えを測長ＳＥＭ（Scanning Electron Microscope）などで評価して決定しておくとよい。更に、製造後に適宜サンプリングにより第１乃至第３の幅Ｗ１、Ｗ２、Ｗ３のデータを取得しておくことが望ましい。経時変化を補正するためである。
【００４４】
次に、図８（ａ）に示すように、アモルファスシリコン膜３５をＲＩＥ法により異方性エッチングする。これにより、第１導電層１５ａの側壁膜として残置されたアモルファスシリコン膜３５が浮遊ゲート電極１５の第２導電層１５ｂとなる。
【００４５】
次に、図８（ｂ）に示すように、浮遊ゲート電極１５（第１導電層１５ａと第２導電層１５ｂ）および素子分離層１３上にコンフォーマルに、例えばＣＶＤ法によりＳｉＯ２／ＳｉＮ／ＳｉＯ２膜を連続して形成し、厚さ５〜３０ｎｍ程度のＯＮＯ膜１６を形成する。
【００４６】
次に、図９に示すように、ＯＮＯ膜１６上に導電膜、例えばＣＶＤ法による厚さ１０〜５００ｎｍ程度のポリシリコン膜を形成する。このポリシリコン膜が、制御ゲート電極１７となる。
【００４７】
次にポリシリコン膜上に、例えばＣＶＤ法により厚さ１０〜５００ｎｍ程度のタングステンシリサイド膜を形成する。次に、得られた積層膜をチャネル幅方向Ｘに連続するワード線の形状に加工した後、活性領域１２に、加工された浮遊ゲート電極１５および制御ゲート電極１７の積層ゲート構造と自己整合的にＮ型不純物、例えば砒素（Ａｓ）をイオン注入し、浮遊ゲート電極１５および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のＮ型不純物層を形成する。
【００４８】
この間、第２導電膜１５ｂのアモルファスシリコン膜３５は、種々の熱工程を経る。その結果、アンドープのアモルファスシリコン膜３５は、第１導電膜１５ａからＮ型不純物が熱拡散することによりＮ型化され、結晶化が進んでアモルファスシリコンからポリシリコンに変成される。
【００４９】
これにより、図１に示す活性領域１２の第１の幅Ｗ１より大きい幅Ｗ４＝Ｗ２＋２Ｗ３を有する浮遊ゲート電極１５を備えた不揮発性半導体記憶装置１０が得られる。
【００５０】
本実施例の不揮発性半導体記憶装置１０の製造方法は、確実に浮遊ゲート電極１５の幅Ｗ４を活性領域１２の第１の幅Ｗ１より大きく維持することができるロバストな製造方法である。第１導電層１５ａの第２の幅Ｗ２が変動した場合でも、第２導電層１５ｂの第３の幅Ｗ３のマージンにより第２の幅Ｗ２の変動を補償することができるためである。
【００５１】
以上説明したように、本実施例によれば、浮遊ゲート電極１５は、第１導電層１５ａと、第１導電層１５ａの側壁に形成された第２導電層１５ｂとで構成されている。その結果、第１導電層１５ａの第２の幅Ｗ２の変動を第２導電層１５ｂの第３の幅Ｗ３により補償し、確実に浮遊ゲート電極１５の幅Ｗ４を活性領域１２の第１の幅Ｗ１より大きく維持することができる。
【００５２】
これにより、活性領域１２には、確実に制御ゲート電極１７に印加した電圧が浮遊ゲート電極１５を介して均等に印加される。制御ゲート電極１７に印加した電圧が浮遊ゲート電極１５を介さずに直接活性領域１２の端部に集中する事態の発生が未然に防止され、不揮発性半導体記憶装置１０の信頼性を向上させることができる。
【００５３】
従って、浮遊ゲート電極１５の細りを補償して信頼性を向上させた不揮発性半導体記憶装置１０およびその製造方法が得られる。
【００５４】
更に、素子分離層１３の上面とトンネル酸化膜１４の上面を略同じ高さに揃えているので、浮遊ゲート電極１５とＯＮＯ膜１６の接触面積が増大し、大きなカップリング比が得られる。
【００５５】
ここでは、マスク材のシリコン窒化膜３２を除去した後に、アモルファスシリコン膜３５を形成する場合について説明したが、マスク材のシリコン窒化膜３２を除去する前に、アモルファスシリコン膜３５を形成することもできる。これによれば、アモルファスシリコン膜３５の異方性エッチング時の第１導電膜１５ａの上部の目減りを防止することができる。
【００５６】
図６（ｂ）に示す工程の次に、図１０（ａ）に示すように、シリコン窒化膜３２を含む第１導電層１５ａおよび素子分離層１３上にコンフォーマルにアモルファスシリコン膜３５をＣＶＤ法により形成する。次に、図１０（ｂ）に示すように、アモルファスシリコン膜３５をＲＩＥ法により異方性エッチングする。
【００５７】
次に、図７（ａ）に示す工程と同様にして、熱燐酸を用いたウェットエッチングによりシリコン窒化膜３２を除去し、第１導電層１５ａの上面を露出させる。これにより、図８（ａ）に示す工程が終了したときの状態になる。以後、図８（ｂ）および図９に示す工程をおこなえばよい。
【００５８】
また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型やその他のＥＥＰＲＯＭなどであっても構わない。
【実施例２】
【００５９】
本発明の実施例２に係る不揮発性半導体記憶装置について図１１および図１２を用いて説明する。図１１は本実施例の不揮発性半導体記憶装置を示す断面図、図１２は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。
【００６０】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、半導体基板にトレンチを形成する際に、マスク材として用いた絶縁膜を除去せずに残置したことにある。
【００６１】
即ち、図１１に示すように、本実施例の不揮発性半導体記憶装置５０では、第１導電層１５ａの上面とＯＮＯ膜１６の間にマスク材として用いた絶縁膜であるシリコン窒化膜３２が選択的に形成されている。第２導電層１５ｂは、第１導電層１５ａの側壁からシリコン窒化膜３２の側壁の下部まで形成されている。シリコン窒化膜３２が、第２導電層１５ｂより厚いためである。
【００６２】
ＯＮＯ膜１６は、シリコン窒化膜３２を含む浮遊ゲート電極１５および素子分離層１３上にコンフォーマルに形成されている。
【００６３】
第１導電層１５ａの上面にシリコン窒化膜３２が残置されない場合、微細化するにつれて浮遊ゲート電極１５の上面の面積は、浮遊ゲート電極１５の側壁の面積に対する比率が小さくなり、浮遊ゲート電極１５の上部は次第に尖った形状になる。
【００６４】
その結果、尖った箇所には電界が集中し易いため、ＯＮＯ膜１６に高電界がかかり、浮遊ゲート電極１５から制御ゲート電極１７にリーク電流が流れる要因になる。
【００６５】
一方、本実施例の第１導電層１５ａの上面にシリコン窒化膜３２が残置される場合、微細化しても浮遊ゲート電極１５の上面における制御ゲート電極１７との間の電界は緩和される。その結果、浮遊ゲート電極１５から制御ゲート電極１７への局所的なリーク電流を抑制することが可能である。
【００６６】
次に、不揮発性半導体記憶装置５０の製造方法について説明する。  
図１０（ａ）に示す工程の次に、図１２（ａ）に示すように、アモルファスシリコン膜３５をＲＩＥ法により異方性エッチングする。このとき、エッチング時間を調整してアモルファスシリコン膜３５の上面がシリコン窒化膜３２の側壁の下部に残るようにする。
【００６７】
従って、第２導電層１５ｂの上面は、第１導電層１５ａの上面より半導体基板１１から高い位置にある。
【００６８】
次に、図１２（ｂ）に示すように、シリコン窒化膜３２を含む浮遊ゲート電極１５および素子分離層１３上に、ＣＶＤ法によりＯＮＯ膜１６をコンフォーマルに形成する。  
次に、ＯＮＯ膜１６上に、ＣＶＤ法によりポリシリコン膜を形成し、制御ゲート電極１７とする。
【００６９】
以上説明したように、本実施例では、第１導電層１５ａの上面とＯＮＯ膜１６の間に、マスク材として使用したシリコン窒化膜３２を除去せずに残置している。その結果、微細化しても浮遊ゲート電極１５から制御ゲート電極１７への局所的なリーク電流を抑制することができる利点が得られる。
【実施例３】
【００７０】
本発明の実施例３に係る不揮発性半導体記憶装置について図１３乃至図１５を用いて説明する。図１３は本実施例の不揮発性半導体記憶装置を示す断面図、図１４および図１５は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。
【００７１】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第２導電層の下端部がＬ字状に折り曲がり、素子分離層上に延在していることにある。
【００７２】
即ち、図１３に示すように、本実施例の不揮発性半導体記憶装置６０では、第２導電層１５ｂの下端部６１が活性領域１２側から素子分離層１３側にＬ字状に折り曲がり、活性領域１２に隣接する素子分離層１３上に延在している。素子分離層１３上に延在している下端部６１を延在部６１とも呼ぶ。
【００７３】
下端部６１が、素子分離層１３上に延在していることにより、仮に浮遊ゲート電極１５と活性領域１２の間に想定外の大きなオフセットが生じ、第２導電層１５ｂの幅Ｗ３だけで第１導電層１５ａの細りが補償できない場合には、延在部６１で活性領域１２の端部をカバーすることが可能である。
【００７４】
即ち、浮遊ゲート電極１５と活性領域１２の間のオフセットに対するマージンが向上する。更に、浮遊ゲート電極１５とＯＮＯ膜１６の接触面積が増加するので、カップリング比を向上させることが可能である。
【００７５】
延在部６１の長さΔＬは、隣接する浮遊ゲート電極１５間の短絡不良が生じない範囲であれば、長いほど好ましい。ΔＬが長いほど、オフセットに対するマージンおよびカップリング比が向上するためである。
【００７６】
次に、不揮発性半導体記憶装置６０の製造方法について説明する。  
図１０（ａ）に示す工程の次に、図１４（ａ）に示すように、アモルファスシリコン膜３５上にＣＶＤ法によりコンフォーマルにシリコン窒化膜６２を形成する。シリコン窒化膜６２は、延在部６１を得るためのスペーサ膜である。
【００７７】
次に、図１４（ｂ）に示すように、ＲＩＥ法によりシリコン窒化膜６２およびアモルファスシリコン膜３５を異方性エッチング（エッチバック）して素子分離層１３を露出させる。これにより、下端部６１が活性領域１２側から素子分離層１３側にＬ字状に折り曲がり、活性領域１２に隣接する素子分離層１３上に延在する第２導電層１５ｂが形成される。
【００７８】
次に、図１５（ａ）に示すように、第２導電層１５ｂの側壁に残置されているシリコン窒化膜６２および、第１導電層１５ａの上面に残置されているシリコン窒化膜３５をウェットエッチングにより除去する。  
次に、図１５（ｂ）に示すように、ＣＶＤ法により浮遊ゲート電極１５および素子分離層１３上にコンフォーマルにＯＮＯ膜１６を形成する。  
次に、ＣＶＤ法により隣接する浮遊ゲート１５間を埋め込むようにＯＮＯ膜１６上に制御ゲート電極１７を形成する。
【００７９】
これにより、図１３に示す第２導電層１５ｂの下端部６１が活性領域１２側から素子分離層１３側にＬ字状に折り曲がり、活性領域１２に隣接する素子分離層１３上に延在している不揮発性半導体記憶装置６０が得られる。
【００８０】
以上説明したように、本実施例では、第２導電層１５ｂの下端部６１が活性領域１２側から素子分離層１３側にＬ字状に折り曲がり、活性領域１２に隣接する素子分離層１３上に延在している。
【００８１】
その結果、活性領域１２と制御ゲート電極１７間の距離が確実に確保され、浮遊ゲート電極１５と活性領域１２の間のオフセットに対するマージンが向上する利点が得られる。
【実施例４】
【００８２】
本発明の実施例４に係る不揮発性半導体記憶装置について図１６乃至図１９を用いて説明する。図１６は本実施例の不揮発性半導体記憶装置を示す断面図、図１７乃至図１９は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。
【００８３】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、素子分離層の上面が、トンネル酸化膜の上面より制御ゲート電極側に位置していることにある。
【００８４】
即ち、図１６に示すように、本実施例の不揮発性半導体記憶装置７０では、素子分離層１３の上面が、トンネル酸化膜１４の上面よりΔＨだけ制御ゲート電極１７側に位置している。
【００８５】
素子分離層１３は、トレンチ３３を埋め込むように形成されたシリコン酸化膜３４を異方性エッチング（エッチバック）して得られる。然し、エッチングのストッパーが存在しないので、トンネル酸化膜１４の上面から素子分離層１３の上面までの距離を制御することは非常に難しい。
【００８６】
シリコン酸化膜３４をトンネル酸化膜１４の近くまでエッチバックした場合、その後の製造プロセスにより、トンネル酸化膜１４にダメージが生じる恐れがある。  
特に、シリコン酸化膜３４を第１導電層１５ａより外側に延在しているトンネル酸化膜１４が露出するまでエッチバックした場合、露出したトンネル酸化膜１４が第１導電層１５ａの下のトンネル酸化膜１４より薄くなる。
【００８７】
ダメージを受けたトンネル酸化膜１４上に第２導電層１５ｂが形成されると、浮遊ゲート電極１５に注入された電荷が抜け易くなり、不揮発性半導体記憶装置の信頼性が低下する。
【００８８】
そのため、不揮発性半導体記憶装置７０では、トンネル酸化膜１４にダメージを与えないように、エッチバックを多少浅めにした構造としている。
【００８９】
次に、不揮発性半導体記憶装置７０の製造方法について説明する。  
図６（ａ）に示す工程の次に、図１７（ａ）に示すように、ＲＩＥ法によりシリコン酸化膜３４をトンネル酸化膜１４の上面より高さΔＨの位置まで異方性エッチングする。これにより、トレンチ３３にシリコン酸化膜３４が埋め込まれ、上面がトンネル酸化膜１４の上面よりΔＨだけ高い位置にある素子分離層１３が形成される。
【００９０】
高さΔＨは、大き過ぎると浮遊ゲート電極１５とＯＮＯ膜１６の接触面積が減少し、カップリング比が小さくなるので、例えば異方性エッチング量のばらつきの２乃至３倍程度にしておくことが望ましい。
【００９１】
次に、図１７（ｂ）に示すように、第１導電層１５ａおよび素子分離層１３上に、ＣＶＤ法によりアモルファスシリコン膜３５をコンフォーマルに形成する。  
次に、図１８（ａ）に示すように、ＲＩＥ法によりアモルファスシリコン膜３５を異方性エッチングし、浮遊ゲート電極１５の一部となる第２導電膜１５ｂを形成する。  
次に、図１８（ｂ）に示すように、例えば熱燐酸を用いたウェットエッチングによりシリコン窒化膜３２を除去し、第１導電層１５ａの上面を露出させる。
【００９２】
次に、図１９（ａ）に示すように、浮遊ゲート電極１５および素子分離層１３上にＯＮＯ膜１６をコンフォーマルに形成する。  
次に、図１９（ｂ）に示すように、ＣＶＤ法により隣接する浮遊ゲート電極１５間を埋め込むようにＯＮＯ膜１６上に制御ゲート電極１７を形成する。
【００９３】
以上説明したように、本実施例では、素子分離層１３の上面がトンネル酸化膜１４の上面より制御ゲート電極１７側に位置している。その結果、その後の製造プロセスにより、トンネル酸化膜１４にダメージが生じる恐れを未然に防止することができる利点がある。
【００９４】
本実施例の素子分離層１３の上面がトンネル酸化膜１４の上面より制御ゲート電極１７側に位置している構造は、実施例２、３に示す不揮発性半導体記憶装置５０、６０にも適用できるものである。
【００９５】
図２０は比較例の半導体記憶装置を示す断面図である。ここで比較例とは、第２導電層１５ｂを含まない浮遊ゲート電極を有する半導体記憶装置を意味している。  
図２０に示すように、比較例の半導体記憶装置８０では、浮遊ゲート電極８１の細りにより、幅Ｗ５が活性領域１２の第１の幅Ｗ１より狭く、オフセットが生じている。
【００９６】
このオフセットにより、制御ゲート電極１７に印加した電圧が浮遊ゲート電極８１を介さずに直接活性領域１２の端部に集中するので、不揮発性半導体記憶装置８０の信頼性が低下する。
【００９７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１０、５０、６０、７０、８０  不揮発性半導体記憶装置
１１  半導体基板
１２  活性領域
１３  素子分離層（ＳＴＩ）
１４  トンネル酸化膜（第１ゲート絶縁膜）
１５ａ  第１導電層
１５ｂ  第２導電層
１５、８１  浮遊ゲート電極（第１ゲート電極）
１６  ＯＮＯ膜（第２ゲート絶縁膜）
１７  制御ゲート電極（第２ゲート電極）
３１  ポリシリコン膜
３２、６２  シリコン窒化膜
３３  トレンチ
３４  シリコン酸化膜
３５  アモルファスシリコン膜
６１  下端部（延在部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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