(57)【要約】【課題】高抵抗回路の面積の狭小化を図り、集積率の高い半導体装置への高抵抗回路の形成を容易とする。【解決手段】配線層２に形成された下層配線２０および下層配線２２と、配線層２上に形成された層間絶縁膜１２と、層間絶縁膜１２に形成され、下層配線２０と接続するビア３０と、層間絶縁膜１２に形成され、下層配線２２と接続するビア３２と、層間絶縁膜１２上に形成され、ビア３０とビア３２とを接続する上層配線２４と、を備え、ビア３０およびビア３２の抵抗値は、上層配線２４の抵抗値よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線層に形成された第１下層配線および第２下層配線と、
前記配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１下層配線と接続する第１ビアと、
前記層間絶縁膜に形成され、前記第２下層配線と接続する第２ビアと、
前記層間絶縁膜上に形成され、前記第１ビアと前記第２ビアとを接続する上層配線と、
を備え、
前記第１ビアおよび前記第２ビアの抵抗値は、前記上層配線の抵抗値よりも大きい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ビアおよび前記第２ビアは、金属材料によって形成されており、
前記第１ビアおよび前記第２ビアの体積に対する前記金属材料の充填率は、０．５％以上２０％以下である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１ビアおよび前記第２ビアの径は、１００ｎｍ以下である半導体装置。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置において、
前記第１ビアおよび前記第２ビアは、抵抗率が１×１０４μΩｃｍ以上である半導体装置。
【請求項５】
請求項２ないし４いずれか１項に記載の半導体装置において、
前記金属材料は、プラチナである半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記第１ビアおよび前記第２ビアは、Ｇａイオンを３％以上有する半導体装置。
【請求項７】
半導体装置に付加回路を形成する工程と、
前記半導体装置を検査する工程と、
を備え、
前記半導体装置に前記付加回路を形成する工程は、
半導体装置が有する層間絶縁膜に形成すべきビアに有させる所望の抵抗値、および前記層間絶縁膜の厚みから、前記ビアの径を求める工程と、
前記層間絶縁膜に前記ビアを形成する工程と、
前記層間絶縁膜上に前記ビアと接続する上層配線を形成する工程と、
を有する半導体装置の検査方法。
【請求項８】
請求項７に記載の半導体装置の検査方法において、
前記ビアの抵抗値は、前記上層配線の抵抗値よりも大きい半導体装置の検査方法。
【請求項９】
請求項７または８に記載の半導体装置の検査方法において、
前記層間絶縁膜に前記ビアを形成する工程は、ＦＩＢを用いて行われる半導体装置の検査方法。
【請求項１０】
請求項７ないし９いずれか１項に記載の半導体装置の検査方法において、
前記ビアの径を求める工程において、前記ビアのアスペクト比により変動する前記ビアの抵抗率を用いて、前記ビアの径を計算する半導体装置の検査方法。
【請求項１１】
請求項７ないし１０いずれか１項に記載の半導体装置の検査方法において、
前記半導体装置は、予め前記層間絶縁膜に設けられた下層配線を有しており、
前記ビアの径を求める前記工程の前に、前記半導体装置に有させる所望の遅延時間、および前記下層配線の寄生容量を用いて、前記ビアに有させる所望の抵抗値を求める工程をさらに有し、
前記ビアを形成する前記工程において、前記ビアは前記下層配線に接続するように形成される半導体装置の検査方法。
【請求項１２】
請求項７ないし１１いずれか１項に記載の半導体装置の検査方法において、
前記層間絶縁膜上に前記第１の配線を形成する工程の後に、前記半導体装置の故障解析を行う半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高抵抗回路を有する半導体装置、および半導体装置の検査方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、半導体装置を構成する回路の抵抗を制御することが求められることがある。例えば特許文献１には、半導体装置の製造時にビア抵抗を制御することを目的として、ビアホール内のバリア層を２段階で形成するという技術が開示されている。
【０００３】
また、特許文献２から４には、回路基板に高抵抗回路を形成する技術が記載されている。特許文献２および３では、スルーホール内に高抵抗材料を形成することで、高抵抗回路を実現している。特許文献４では、バイアホール状の抵抗体を連結して、高抵抗の抵抗体を形成することが記載されている。また、特許文献５では、集積回路のタイミングエラーを修正する時に、遅延時間を制御するために遅延セルを用いることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１１７７１号公報
【特許文献２】特開昭６１−１６４２４１号公報
【特許文献３】特開平２−２６０５９２号公報
【特許文献４】特開平８−１６２７６１号公報
【特許文献５】特開２００６−１５５０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の検査時において、高抵抗回路を付加することがある。しかし、近年は半導体装置の集積率が向上しており、高抵抗回路を付加できる領域は限られてきている。よって、高抵抗回路の面積の狭小化が求められている。
【課題を解決するための手段】
【０００６】
本発明によれば、配線層に形成された第１下層配線および第２下層配線と、
前記配線層上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記第１下層配線と接続する第１ビアと、
前記層間絶縁膜に形成され、前記第２下層配線と接続する第２ビアと、
前記層間絶縁膜上に形成され、前記第１ビアと前記第２ビアとを接続する上層配線と、
を備え、
前記第１ビアおよび前記第２ビアの抵抗値は、前記上層配線の抵抗値よりも大きい半導体装置が提供される。
【０００７】
本発明によれば、第１ビアおよび第２ビアの抵抗値は、第１ビアおよび第２ビアに接続する上層配線の抵抗値よりも大きい。このため、抵抗を上げるための長距離の配線を形成せずとも、高抵抗回路を形成することができる。よって、高抵抗回路の面積の狭小化を図ることができ、集積率の高い半導体装置への高抵抗回路の形成が容易となる。
【０００８】
本発明によれば、半導体装置に付加回路を形成する工程と、前記半導体装置を検査する工程と、を備え、前記半導体装置に前記付加回路を形成する工程は、半導体装置が有する層間絶縁膜に形成すべきビアに有させる所望の抵抗値、および前記層間絶縁膜の厚みから、前記ビアの径を求める工程と、前記層間絶縁膜に前記ビアを形成する工程と、前記層間絶縁膜上に前記ビアと接続する上層配線を形成する工程と、を有する半導体装置の検査方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高抵抗回路の面積の狭小化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す回路図である。
【図３】図１に示す半導体装置を示す平面図である。
【図４】図１に示す半導体装置の検査方法を示す断面図である。
【図５】図１に示す半導体装置の検査方法を示す断面図である。
【図６】図１に示す半導体装置の検査方法を示す断面図である。
【図７】図１に示す半導体装置の変形例を示す平面図である。
【図８】比較例に係る半導体装置を示す回路図である。
【図９】図７に示す半導体装置を示す平面図である。
【図１０】図１に示す半導体装置のビアにおけるアスペクト比と抵抗率の相関を示すグラフである。
【図１１】充填率の定義を説明するための模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、第１の実施形態に係る半導体装置１００を示す断面図である。図２、３は、それぞれ図１に示す半導体装置１００を示す回路図、平面図である。本実施形態に係る半導体装置１００は、下層配線２０、２２と、層間絶縁膜１２と、ビア３０、３２と、上層配線２４と、を備えている。下層配線２０、２２、ビア３０、３２、および上層配線２４は、例えば遅延回路を構成している。
【００１３】
図１に示すように、下層配線２０、２２は、配線層２に形成されている。層間絶縁膜１２は、配線層２上に形成されている。ビア３０、３２は、層間絶縁膜１２に埋め込まれている。ビア３０の下端は、下層配線２０と接続している。また、ビア３２の下端は、下層配線２２と接続している。上層配線２４は、層間絶縁膜１２上に形成されている。上層配線２４は、ビア３０の上端とビア３２の上端とを接続する。図２に示すように、ビア３０、３２の抵抗値は、上層配線２４の抵抗値よりも大きい。以下、半導体装置の構成について、詳細に説明する。
【００１４】
配線層２は、層間絶縁膜１０中に下層配線２０、２２を設けることにより形成される。下層配線２０、２２は、層間絶縁膜１０中にダマシン法を用いて埋め込まれており、例えばＣｕによって構成されている。
【００１５】
ビア３０、３２は、金属材料６０によって形成されている。金属材料６０は、例えばプラチナ、モリブデン、またはタングステンである。ビア３０、３２は、後述するようにＦＩＢ（集積イオンビーム）を用いて形成される。このため、ビア３０、３２の体積に対する金属材料６０の充填率は低くなっている。ここで、ビア３０、３２の体積に対する金属材料６０の充填率とは、ビア３０、３２のビア孔の体積に対する金属材料６０の充填率を指す。ビア３０、３２の体積に対する金属材料６０の充填率は、例えば０．５％以上２０％以下である。図１０は、図１に示す半導体装置のビアにおけるアスペクト比と抵抗率の相関を示すグラフである。金属材料６０の充填率が２０％以下の場合、図１０に示すように、ビア３０、３２の抵抗率は、ビア３０、３２のアスペクト比の増加に伴い、指数関数的に上昇する。ここで、ビア３０、３２のアスペクト比とは、ビア３０、３２の上端の断面が正方形であると仮定した場合の一辺をａとし、ビア３０、３２の高さをｄとしたとき、ｄ／ａである。一方で、金属材料６０の充填率が０．５％未満となると、製造のばらつきにより断線が生じるおそれがある。
【００１６】
ビア３０、３２の体積に対する金属材料６０の充填率Ｆは次のよう導き出すことができる。図１１は、充填率の定義を説明するための模式図である。図１１に示すように、ビア３０、３２の上端における面積をＳ１、下端における面積をＳ２、高さをｄ、抵抗をＲ、抵抗率をρとすると次の式が成り立つ。
Ｒ＝ρ×ｄ／（（Ｓ１＋Ｓ２）／２）
ここで、ビア３０、３２に、配線と同じ抵抗率で金属材料６０が埋め込まれるときの抵抗率をρｃａｌとする。これを基にした計算上の抵抗をＲｃａｌとするとＲｃａｌは次の式で表される。
Ｒｃａｌ＝ρｃａｌ×ｄ／（（Ｓ１＋Ｓ２）／２）
ビア３０、３２の抵抗の実測値をＲｍｅａｓとすると、充填率Ｆは次のように定義できる。
Ｆ＝Ｒｃａｌ／Ｒｍｅａｓ
【００１７】
高抵抗回路を形成するためには、ビア３０、３２のアスペクト比が５以上であることが好ましい。この場合、図１０に示すように、ビア３０、３２の抵抗は顕著に上昇する。また、層間絶縁膜１２の厚さは、例えば５００ｎｍである。層間絶縁膜１２の高さは、ビア３０、３２の高さｄと等しい。従って、ビア３０、３２の径は、１００ｎｍ以下であることが好ましい。この場合、ビア３０、３２の抵抗率は、例えば１×１０４μΩｃｍ以上である。また、より好ましい範囲として、例えば３．５×１０４μΩｃｍ以上とすることもできる。
【００１８】
また、ＦＩＢは、Ｇａイオンを照射することにより行われる。よって、ビア３０、３２は、Ｇａイオンを含有することとなる。ビア３０、３２のＧａ含有量は、例えば３％以上である。ビア３０、３２中にＧａが混入することで、ビア３０、３２の抵抗率を上昇させることができる。また、上層配線２４も、後述するようにＦＩＢによって形成され、例えばプラチナにより構成される。図３に示すように、上層配線２４の線幅は、ビア３０、３２の径よりも大きい。また、上層配線２４の長さは、例えば３μｍである。
【００１９】
次に、図１および４〜６を用いて、半導体装置１００の検査方法を説明する。図４〜６は、図１に示す半導体装置１００を示す断面図である。半導体装置１００の検査方法は、半導体装置１００に付加回路を形成する工程と、半導体装置１００を検査する工程と、を備えている。半導体装置１００に付加回路を形成する工程では、まず、ビア３０、３２に有させる所望の抵抗値と、層間絶縁膜の厚みから、ビアの径を求める。次に、層間絶縁膜１２にビア３０、３２を形成する。次に、層間絶縁膜１２上にビア３０、３２と接続する上層配線２４を形成する。以下、図１および４〜６を用いて、詳細に説明する。
【００２０】
まず、図１０に示すデータを予め求めておく。次に、半導体装置１００に有させる所望の遅延時間と、配線が有する容量を用いて、ビア３０、３２に有させる所望の抵抗値を求める。すなわち、遅延時間＝√（容量×抵抗）の関係式に基づいて、抵抗値を求める。容量については、上層配線２４の長さが下層配線２０、２２の長さと比べて十分に短いため、下層配線２０、２２の寄生容量が支配的となる。よって、上記関係式に用いる容量には、下層配線２０、２２の寄生容量を用いることができる。下層配線２０、２２の寄生容量とは、下層配線２０、２２が、他の配線等との間に形成する容量のことであり、予め算出又は測定することが可能である。
【００２１】
次いで、形成すべきビア３０、３２の径を求める。ビア３０、３２の径は、ビア３０、３２に有させる所望の抵抗値、層間絶縁膜１２の厚み、およびビア３０、３２の抵抗率から求められる。具体的には次のようである。まず、図１０からビア３０、３２のアスペクト比と、ビア３０、３２の抵抗率との関係を求めることができる。このとき、ビア３０、３２のアスペクト比と、ビア３０、３２の抵抗率の関係を示す近似式を設定することができる。この近似式を、次の式に当てはめる。
Ｒ＝ρ（ｄ／Ｓ）＝ρ（ｄ／ａ２）
ここで、Ｒはビア３０、３２の抵抗値、ρはビア３０、３２の抵抗率、ｄは層間絶縁膜１２の厚み、Ｓはビア３０、３２の断面積、ａはビア３０、３２を正方形と仮定したときの一辺の長さである。なお、層間絶縁膜１２の厚みｄは、ビア３０、３２の高さと等しいものとする。また、アスペクト比は、ｄ／ａにより定まる。これにより、ビア３０、３２の抵抗値Ｒと、ビア３０、３２の断面積Ｓと、層間絶縁膜１２の厚みｄとの関係式が求まる。これに、層間絶縁膜１２の厚みｄ、およびビア３０、３２に有させる所望の抵抗値Ｒを当てはめることで、ビア３０、３２の断面積Ｓが求まる。そして、この断面積Ｓから、ビア３０、３２の径を求めることができる。このように、ビア３０、３２の抵抗率が、図１０に示すとおりビア３０、３２のアスペクト比によって変動することを考慮して、ビア３０、３２の径を求める。
【００２２】
次いで、以下のようにビア３０、３２を形成する。検査前においては、図４に示すように、層間絶縁膜１２上には、層間絶縁膜１４が形成されている。まず、層間絶縁膜１２上に位置する層間絶縁膜１４を削り、ビア３０、３２を形成すべき部分の層間絶縁膜１２を露出させる。そして、図５に示すように、層間絶縁膜１２に、ＦＩＢを用いて下層配線２０上にビアホール３４を、下層配線２２上にビアホール３６を形成する。ビア３０、３２は、Ｇａイオンビームを用いたＦＩＢによって、層間絶縁膜１２をスパッタリングすることで形成される。
【００２３】
なお、例えば一つの配線を切断して、下層配線２０と下層配線２２を形成してもよい。この場合、配線層２上に位置する層間絶縁膜１２に、ＦＩＢによって孔を開ける。次に、配線２に位置する配線をＦＩＢによって分断して、下層配線２０と下層配線２２とを形成する。その後、孔を開けた部分および下層配線２０と下層配線２２との間に、ＦＩＢによって層間絶縁膜を形成し、孔を埋め込む。そしてＦＩＢを用いて下層配線２０上にビアホール３４を、下層配線２２上にビアホール３６を形成する。
【００２４】
次いで、図６に示すように、ビアホール３４、３６内に金属材料６０を埋め込んで、ビア３０、３２を形成する。金属材料６０の埋め込みも、Ｇａイオンを用いたＦＩＢによって行われる。具体的には、原料ガスを流し、これをＧａイオンによって分解することにより、金属材料６０を埋め込む。このとき、ビアホール３４、３６中に空隙を形成し、ビア３０、３２の体積に対する金属材料６０の充填率を制御する。なお、金属材料６０の埋め込みはＦＩＢに限られず、例えばＣＶＤ（化学気相成長法）によっても行うことができる。これにより充填率の制御をすることもできる。
【００２５】
次いで、層間絶縁膜１２上に、ビア３０とビア３２とを接続する上層配線２４を形成する。このとき、上層配線２４は、上層配線２４の抵抗値がビア３０、３２の抵抗値よりも
小さくなるように形成される。これにより、図１に示す半導体装置１００が形成される。その後、半導体装置１００の故障解析を行う。また、このような高抵抗回路を形成することにより、半導体装置１００の回路修正等のデバッグを行うこともできる。
【００２６】
次に、本実施形態の効果について説明する。図８は、比較例に係る半導体装置１０２を示す回路図である。また図９は、図８に示す半導体装置１０２の平面図である。比較例に係る半導体装置１０２では、図８に示すように、上層配線２４の抵抗値がビア３０、３２の抵抗値よりも大きくなるように設計される。すなわち、図９に示すように、ビア３０、３２の径は操作せずに、上層配線２４を長距離にすることにより高抵抗回路の実現を図るものである。
【００２７】
これに対し、本実施形態に係る半導体装置１００は、ビア３０、３２の抵抗値が上層配線２４の抵抗値よりも大きくなるように設計される。すなわち、ビア３０、３２の抵抗値を高くすることで、高抵抗を図るものである。このため、抵抗を上げるための長距離の上層配線２４を形成せずとも、高抵抗回路を形成することができる。よって、高抵抗回路の面積の狭小化を図ることができ、集積率の高い半導体装置への高抵抗回路の形成が容易となる。
【００２８】
図７は、図１に示す半導体装置１００の変形例を示す平面図である。図７に示す半導体装置１００では、上層配線２４を形成すべき部分の周囲に、上層配線５０およびビア５２が形成されている。本実施形態によれば、図７に示すように、半導体装置の集積度が高く、加工できる面積が狭くとも、高抵抗回路を形成することができる。
【００２９】
また、本実施形態によれば、上層配線２４を長く形成せずとも高抵抗回路を形成することができる。よって、高抵抗回路を形成するための加工時間を短縮することができる。
【００３０】
さらに、本実施形態によれば、高抵抗回路を形成するにあたり、ビア３０とビア３２とを接続する上層配線２４は、下層配線２０、２２と比較して十分に短くすることができる。このため、ビア３０、３２間の上層配線２４による容量の影響を考慮せずとも、下層配線２０、２２が有する寄生容量から半導体装置１００の遅延時間を計算することができる。よって、遅延時間の制御が容易となる。また、ビア３０、３２の抵抗率は、ビア３０、３２のアスペクト比の増大に従って、指数関数的に上昇する。このため、ビア３０、３２のアスペクト比を操作することにより、広い範囲での遅延時間の制御が可能となる。
【００３１】
また、本実施形態によれば、ビア３０、３２に対する金属材料６０の充填率を制御する。これにより、図１０に示すように、アスペクト比の増加に伴って抵抗率が指数関数的に増加するビア３０、３２を実現することができる。このため、高抵抗のビアを形成することが可能となり、上記の効果をさらに高めることができる。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３３】
２  配線層
１０  層間絶縁膜
１２  層間絶縁膜
１４  層間絶縁膜
２０  下層配線
２２  下層配線
２４  上層配線
３０、３２  ビア
３４、３６  ビアホール
４０、４２、４４  抵抗
５０  上層配線
５２  ビア
６０  金属材料
１００  半導体装置
１０２  半導体装置
【図１】
2012129451.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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