(57)【要約】【課題】再配線のランド部にバンプ電極が接続された半導体集積回路装置において、再配線と半田バンプとの接着強度を向上させる。【解決手段】再配線２０のランド部２０Ａは、再配線２０を構成する５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のうち、最上層の第２Ｎｉ膜１７の面積が他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）の面積よりも大きくなるように構成され、この第２Ｎｉ膜１７の表面に半田バンプ２１が接続されている。そして、半田バンプ２１の端部では、第２Ｎｉ膜１７の直下にポリイミド樹脂膜２２が形成されている。【選択図】図４
2012191123.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、銅を主要な成分とする金属膜を含む第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成されている半導体集積回路装置。
【請求項２】
前記再配線は、前記第１電極パッドから前記ランド部形成領域に延在する前記第１金属膜上に前記第２金属膜が形成されない部分を有する請求項１記載の半導体集積回路装置。
【請求項３】
前記第２金属膜の膜厚は、前記第１金属膜の膜厚より厚い請求項１または２記載の半導体集積回路装置。
【請求項４】
前記バンプ電極に接続されない再配線は、前記第１金属膜で構成される請求項１または２記載の半導体集積回路装置。
【請求項５】
ダミー配線を前記第１金属膜で構成する請求項１または２記載の半導体集積回路装置。
【請求項６】
抵抗素子、コンデンサ、容量素子の少なくとも１つは、前記第１金属膜で構成する請求項１または２記載の半導体集積回路装置。
【請求項７】
前記第２金属膜は、ニッケルを主要な成分とする金属膜で構成され、
前記第１絶縁膜は、ポリイミド樹脂で構成されている請求項１または２記載の半導体集積回路装置。
【請求項８】
前記第１金属膜と前記第２金属膜との間には、前記第１金属膜と同一の面積を有し、    ニッケルを主要な成分とする第３金属膜が介在している請求項１または２記載の半導体集積回路装置。
【請求項９】
前記第２金属膜は、前記ランド部のみに形成され、前記再配線の他の部分には形成されていない請求項１または２記載の半導体集積回路装置。
【請求項１０】
前記ランド部の表面に凹凸が設けられている請求項１または２記載の半導体集積回路装置。
【請求項１１】
請求項１または２記載の半導体集積回路装置を搭載した電子システム。
【請求項１２】
前記バンプ電極は、前記第２金属膜の上面および側面と接触している請求項１または２記載の半導体集積回路装置。
【請求項１３】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成され、
前記再配線は、前記第１電極パッドから前記ランド部形成領域に延在する前記第１金属膜上に前記第２金属膜が形成されない部分を有する半導体集積回路装置。
【請求項１４】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成され、
前記バンプ電極に接続されない再配線は、前記第１金属膜で構成される半導体集積回路装置。
【請求項１５】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成され、
ダミー配線は、前記第１金属膜で構成される半導体集積回路装置。
【請求項１６】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成され、
抵抗素子、コンデンサ、容量素子の少なくとも１つは、前記第１金属膜で構成する半導体集積回路装置。
【請求項１７】
半導体集積回路装置の製造方法であって、
（ａ）デバイス面に形成された複数の半導体素子と、および前記複数の半導体素子間を接続する複数層の配線と、前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドとを有する半導体基板を準備する工程と、
（ｂ）前記保護膜の上部に、一端が前記パッド開口を、他端がランド部形成領域に達する第１開口を有する第１マスクを形成する工程と、
（ｃ）前記第１開口に第１層目金属膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、ランド部形成領域に開口を有する第２マスクを形成する工程と、
（ｅ）前記第２開口に第２層目金属膜を形成する工程と、
（ｆ）前記第１層目金属膜および第２層目金属膜を覆う第１絶縁膜を形成する工程と、
を有し、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成されている半導体集積回路装置の製造方法。
【請求項１８】
前記第２マスクの開口は、前記第１電極パッドから前記ランド部形成領域に延在する前記第１層目金属膜上に開口を有さない請求項１７記載の半導体集積回路装置の製造方法。
【請求項１９】
前記第１層目金属膜の膜厚は、前記第２層目金属膜の膜厚より厚い請求項１７または１８記載の半導体集積回路装置の製造方法。
【請求項２０】
前記第１層目金属膜および前記第２層目金属膜はメッキ法で形成される請求項１７または１８記載の半導体集積回路装置の製造方法。
【請求項２１】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記ランド部形成領域は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記再配線は、前記第１電極パッドから前記ランド部形成領域に延在する前記第１金属膜の上部に前記第２金属膜が形成されない部分を有する半導体集積回路装置。
【請求項２２】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
外部接続端子に接続されない再配線は、前記第１金属膜で構成される半導体集積回路装置。
【請求項２３】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記第１金属膜で構成されるダミー配線をさらに有する半導体集積回路装置。
【請求項２４】
前記ダミー配線は、スクライブ領域に形成される請求項２３記載の半導体集積回路装置。
【請求項２５】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記第１金属膜で構成される抵抗素子、コンデンサ、容量素子の少なくとも１つをさらに有する半導体集積回路装置。
【請求項２６】
半導体集積回路装置であって、
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成された第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端が接続領域を構成する再配線と、
（ｆ）前記保護膜の上部に形成されるとともに、前記接続領域の下部に、前記接続領域の径よりも、大きい径を有するように形成された絶縁膜と、
を有し、
前記半導体基板は、樹脂により封止されている半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、半導体チップのデバイス面上に形成された再配線の一端に、外部接続端子としてのバンプ電極あるいはボンディングワイヤが接続された半導体集積回路装置、ならびに前記半導体集積回路装置を搭載したモバイル電子機器のような電子システムに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置は、例えばＣＭＩＳ(Complementary Metal Insulator Semiconductor)トランジスタなどの半導体素子が形成された半導体基板の上部に、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）合金を主成分とする金属膜で多層配線が形成され、この多層配線の上部にファイナルパッシベーション膜（表面保護膜）が形成される。
【０００３】
ここで、例えば特許文献１、２に開示されているように、ファイナルパッシベーション膜上にＣｕを主成分とする再配線を形成し、ファイナルパッシベーション膜の下の最上層配線に形成した電極パッドと再配線とを電気的に接続する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３４３４８号公報
【特許文献２】特開２００５−０２６３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２は、再配線の一端であるランド部の表面に、外部接続端子としての半田バンプが接続された半導体装置を開示している。この半導体装置は、再配線を形成した後、再配線の下部に導電材料からなる下地層を、導電材料のオーバエッチングにより、再配線からなるランド部の面積よりも小さくなるように形成している。
【０００６】
しかしながら、導電材料のオーバエッチングによる形成方法では、半田バンプに加わる応力を低減するために下地層を厚くすると、下地層のオーバエッチング量も大きくなり、下地層の配線寸法の制御および配線抵抗の制御が困難となり、半導体装置の特性が低下する。特に、微細化、高集積化、多ピン化により、再配線の配線長が長くなると半導体装置の特性の低下が問題になる。
【０００７】
また、再配線を有する半導体集積回路装置においては、半導体チップのデバイス面上に形成した再配線の一端（ランド部）に外部接続端子としてのバンプ電極（半田バンプ）を接続し、このバンプ電極を介して半導体チップを配線基板などに実装する構造が採用されている。
【０００８】
本発明者らは、このような構造の半導体集積回路装置を携帯電話やノート型パソコンといったモバイル電子機器に搭載し、振動試験および衝撃落下試験を行った結果、半導体チップと配線基板とを接続しているバンプ電極の一部が断線する現象を見出した。
【０００９】
そこで、この断線の原因を調べたところ、振動あるいは落下時の衝撃によってバンプ電極の端部が再配線の表面から剥離し、この剥離がバンプ電極の中心方向に進行することが断線の主因であることを見出した。
【００１０】
そこで、半導体チップと配線基板との隙間にアンダーフィル樹脂を充填することによって、半導体チップと配線基板との密着力を強化する対策を講じたところ、振動試験時および衝撃落下試験時のバンプ電極の断線を低減することができた。
【００１１】
しかしながら、半導体チップと配線基板との隙間にアンダーフィル樹脂を充填する上記の対策は、アンダーフィル樹脂を塗布するための専用の製造ラインを必要とするため、半導体集積回路の大幅なコスト増加を引き起こすという問題がある。また、バンプ電極と配線基板との隙間にアンダーフィル樹脂を充填した場合は、実装後に半導体チップに不良が発生した際などに、半導体チップを配線基板から取り外すことが困難になるという問題もある。
【００１２】
本発明の目的は、再配線構造を有する半導体集積回路装置の特性を向上させる技術を提供することにある。
【００１３】
本発明の他の目的は、半導体チップのデバイス面上に形成された再配線の一端（ランド部）に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度を向上させる技術を提供することにある。
【００１４】
本発明の更なる他の目的は、再配線と外部接続端子との接着強度を低減させることなく、再配線の配線抵抗を低減させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの実施態様を簡単に説明すれば、次のとおりである。
（１）本発明の一実施態様である半導体集積回路装置は、以下を含んでいる：
（ａ）デバイス面を有する半導体基板と、
（ｂ）前記デバイス面に形成された複数の半導体素子、および前記複数の半導体素子間を接続する複数層の配線と、
（ｃ）前記デバイス面および前記複数層の配線のうちの最上層の配線の上部を覆う保護膜と、
（ｄ）前記最上層の配線の一部によって構成され、前記保護膜に形成されたパッド開口から露出する第１電極パッドと、
（ｅ）前記保護膜の上部に形成され、一端が前記パッド開口を通じて前記第１電極パッドに電気的に接続され、他端がランド部形成領域を構成する再配線と、
（ｆ）前記再配線を覆うように形成され、前記ランド部形成領域の上部に第１開口を有する第１絶縁膜と、
を有し、
前記再配線は、銅を主要な成分とする金属膜を含む第１金属膜と、前記第１金属膜の上部に形成された第２金属膜とを含んで構成され、
前記ランド部形成領域は、前記第２金属膜の面積が前記第１金属膜の面積よりも大きくなるように構成され、
前記ランド部形成領域のうちバンプ電極が接続されるランド部の端部において、前記第２金属膜の直下に前記第１絶縁膜が形成されている半導体集積回路装置。
（２）前記再配線は、前記第１電極パッドから前記ランド部形成領域に延在する前記第１金属膜上に前記第２金属膜が形成されない部分を有する。
（３）前記第２金属膜の膜厚は、その上部に前記第２金属膜が形成されていない前記第１金属膜の膜厚より厚い。
（４）前記バンプ電極に接続されない再配線は、その上部に前記第２金属膜が形成されていない前記第１金属膜で構成される。
（５）その上部に前記第２金属膜が形成されていない前記第１金属膜でダミー配線を構成する。
（６）その上部に前記第２金属膜が形成されていない前記第１金属膜で抵抗素子、コンデンサ、容量素子の少なくとも１つを構成する。
【発明の効果】
【００１７】
本願において開示される実施態様のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１８】
再配線を有する半導体集積回路装置の特性が向上する。
【００１９】
再配線の一端（ランド部）に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度が向上する。
【００２０】
再配線の一端（ランド部）に外部接続端子が接続された構造を有する半導体集積回路装置において、再配線と外部接続端子との接着強度を低減せずに、再配線の配線抵抗を低減することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１である半導体集積回路装置の回路ブロック図である。
【図２】本発明の実施の形態１である半導体集積回路装置が形成された半導体チップの全体平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】図３のＡ−Ａ’線に沿った断面図である。
【図５】図３のＢ−Ｂ’線に沿った断面図である。
【図６】（ａ）、（ｂ）は、再配線のランド部における各部の寸法の一例を説明する図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体集積回路装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体集積回路装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体集積回路装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す断面図である。
【図２０】半田バンプを介して半導体チップを配線基板の上面に実装したＢＧＡ型半導体装置の一例を示す図である。
【図２１】本発明の実施の形態１の半導体集積回路装置が搭載されたモバイル電子機器（電子システム）を示す図である。
【図２２】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２３】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２４】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２５】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２６】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２７】（ａ）は、本発明の他の実施の形態である半導体集積回路装置を示す断面図、（ｂ）は、本発明の他の実施の形態である半導体集積回路装置を示す平面図である。
【図２８】本発明の実施の形態２である半導体集積回路装置を示す一部拡大平面図である。
【図２９】図２８のＡ−Ａ’線に沿った断面図である。
【図３０】図２８のＢ−Ｂ’線に沿った断面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置を示す断面図である。
【図３２】本発明の実施の形態４である半導体集積回路装置を示す断面図である。
【図３３】本発明の実施の形態１である半導体集積回路装置が形成された半導体チップの全体平面図である。
【図３４】図３３のＣ−Ｃ’線に沿った断面図である。
【図３５】本発明の実施の形態６である半導体集積回路装置を示す断面図である。
【図３６】本発明の実施の形態７である半導体集積回路装置を示す一部拡大平面図である。
【図３７】図３６のＡ−Ａ’線に沿った断面図である。
【図３８】図３６のＢ−Ｂ’線に沿った断面図である。
【図３９】本発明の実施の形態７である半導体集積回路装置の別例を示す一部拡大平面図である。
【図４０】図３９のＡ−Ａ’線に沿った断面図である。
【図４１】本発明の実施の形態７である半導体集積回路装置の製造方法を示す断面図である。
【図４２】図４１に続く半導体集積回路装置の製造方法を示す断面図である。
【図４３】図４２に続く半導体集積回路装置の製造方法を示す断面図である。
【図４４】図４３に続く半導体集積回路装置の製造方法を示す断面図である。
【図４５】図４４に続く半導体集積回路装置の製造方法を示す断面図である。
【図４６】図４５に続く半導体集積回路装置の製造方法を示す断面図である。
【図４７】実施の形態７の半導体チップを樹脂封止したパッケージの断面図である。
【図４８】本発明の実施の形態７である半導体集積回路装置のさらなる別例を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００２３】
（実施の形態１）
本実施の形態の半導体集積回路装置（半導体装置）は、例えば半導体チップのデバイス面に形成された複数の半導体素子と、複数の半導体素子間を接続する複数層の配線（多層配線）とによって構成された集積回路を有している。半導体集積回路装置は、例えば、携帯電話やノート型パソコンといったモバイル電子機器に搭載される。モバイル電子機器に搭載される半導体集積回路装置は、例えば、ＣＰＵ、マイクロプロセッサ、コントローラ、アナログ回路、高周波数の通信用回路等の論理回路、メモリ等の記憶回路、記憶回路を搭載したの論理回路であってもよい。また、この半導体集積回路装置は、ハードディスク・ドライブ（ＨＤＤ）用ＩＣに適用された半導体集積回路装置であってもよい。
【００２４】
図１は、半導体集積回路装置の回路ブロック図の一例である。図１に示すように、半導体集積回路装置は、例えば半導体チップ１Ａのデバイス面に形成された入出力（Ｉ／Ｏ）回路、アナログ回路、ＣＭＩＳ−ロジック回路、パワーＭＩＳ回路、およびメモリ回路を備えている。
【００２５】
半導体集積回路装置を構成する上記回路のうち、ＣＭＩＳ−ロジック回路は、例えば動作電圧が１〜３ＶのＣＭＩＳトランジスタで構成されており、Ｉ／Ｏ回路およびメモリ回路は、例えば動作電圧が１〜３Ｖおよび５〜８ＶのＣＭＩＳトランジスタで構成されている。動作電圧が１〜３ＶのＣＭＩＳトランジスタは、第１のゲート絶縁膜を有する第１のｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)と、第１のゲート絶縁膜を有する第１のｐチャネル型ＭＩＳＦＥＴとで構成される。また、動作電圧が５〜８ＶのＣＭＩＳトランジスタは、第２のゲート絶縁膜を有す第２のｎチャネル型ＭＩＳＦＥＴと、第２のゲート絶縁膜を有す第２のｐチャネル型ＭＩＳＦＥＴとで構成される。第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く構成される。以下の説明では、ＭＩＳＦＥＴをＭＩＳトランジスタという。
【００２６】
また、アナログ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタ（またはバイポーラトランジスタ）と抵抗素子と容量素子とで構成されており、パワーＭＩＳ回路は、例えば動作電圧が５〜８ＶのＣＭＩＳトランジスタと動作電圧が２０Ｖ〜１００Ｖの高耐圧ＭＩＳトランジスタ（高耐圧素子）とで構成されている。
【００２７】
また、高耐圧ＭＩＳトランジスタは、例えば第３のゲート絶縁膜を有する第３のｎチャネル型ＭＩＳＦＥＴ、または第３のゲート絶縁膜を有する第３のｐチャネル型ＭＩＳＦＥＴ、あるいは両方で構成されている。ゲート電極とドレイン領域との間、またはゲート電極とソース領域との間に２０Ｖ〜１００Ｖの電圧が印加される場合、第３のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚くなるように構成される。
【００２８】
図２は、上記回路が形成された半導体チップ１Ａの全体平面図、図３は、図２の一部拡大平面図、図４は、図３のＡ−Ａ’線に沿った断面図、図５は、図３のＢ−Ｂ’線に沿った断面図である。なお、図２および図３は、最上層のポリイミド樹脂膜を取り除いた状態を示している。
【００２９】
図４、図５に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１Ｐには、ｐ型ウエル２および素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離絶縁膜３ａが埋め込まれている。
【００３０】
上記ｐ型ウエル２上にはｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域のｐ型ウエル２に形成されたソース領域４ｓおよびドレイン領域４ｄと、ｐ型ウエル２上にゲート酸化膜４ｉを介して形成されたゲート電極４ｇとを有している。なお、実際の半導体基板１Ｐには、さらにｎ型ウエルや、ｐチャネル型ＭＩＳトランジスタ、抵抗素子、容量素子といった各種半導体素子が形成されているが、図４、図５には、半導体集積回路装置を構成する半導体素子の一例として、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のみが示されている。半導体素子の一例であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域４ｓ、ドレイン領域４ｄおよびゲート電極４ｇは、後述する多層配線を介して他の半導体素子あるいは電源配線に電気的に接続されている。
【００３１】
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図４、図５には、多層配線の一例として、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）合金を主体とする導電膜である金属膜で構成された３層配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）が示されている。
【００３２】
また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）と第１層配線５ａとの間、第１層配線５ａと第２層配線５ｂとの間、および第２層配線５ｂと第３層配線５ｃとの間には、酸化シリコン膜あるいは酸化シリコン膜よりも誘電率の低い低誘電体膜（例えばＳｉＣＯ膜、ＳｉＣＯＮ膜、ＳｉＣＯ膜）などからなる層間絶縁膜６ａ、６ｂ、６ｃが形成されている。
【００３３】
１層目の層間絶縁膜６ａは、半導体素子を覆うように、半導体基板１Ｐ上に形成されており、第１層配線５ａは、この層間絶縁膜６ａ上に形成されている。第１層配線５ａは、層間絶縁膜６ａに形成されたプラグ７ａを介して半導体素子、例えばｎチャネル型ＭＩＳトランジスタ（Ｑｎ））のソース領域４ｓ、ドレイン領域４ｄ、およびゲート電極４ｇに電気的に接続されている。
【００３４】
２層目の層間絶縁膜６ｂ上に形成された第２層配線５ｂは、層間絶縁膜６ｂに形成されたプラグ７ｂを介して第１層配線５ａに電気的に接続されている。また、３層目の層間絶縁膜６ｃ上に形成された第３層配線５ｃは、層間絶縁膜６ｃに形成されたプラグ７ｃを介して第２層配線５ｂに電気的に接続されている。プラグ７ａ、７ｂ、７ｃは、Ｗ（タングステン）などの金属膜で構成されている。
【００３５】
なお、ここでは金属膜およびプラグで多層配線（３層配線）を構成したが、化学的機械研磨(ＣＭＰ)法を利用し、銅（Ｃｕ）を主体とする金属膜で多層配線を構成する場合には、デュアルダマシン法を用いて配線とプラグとを一体に形成してよいことは勿論である。また、その際、層間絶縁膜６ａ、６ｂ、６ｃは、酸化シリコン膜に代えて、酸化シリコン膜よりも誘電率の低い低誘電体膜、例えば炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜などで構成してよいことも勿論である。
【００３６】
上記多層配線（３層配線）の最上層配線である第３層配線５ｃの上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜または窒化シリコン膜からなる単層膜、あるいはこれらの絶縁膜を積層した２層膜で構成された表面保護膜８が形成されている。また、表面保護膜８の一部にはパッド開口９が形成されており、このパッド開口９の底部に露出した最上層配線（第３層配線５ｃ）は、電極パッドであるパッド（第１電極パッド）１０を構成している。パッド１０は、図２に示す半導体チップ１Ａの各辺に沿って一列に配置されている。なお、パッド１０は、半導体チップ１Ａの各辺に沿って千鳥状、あるいは３列以上の列となるように配置されることもある。最上層配線は、パッド１０を主体として構成し、高融点金属膜で形成してもよい。高融点金属膜としては、例えばタンタル（Ｔａ）膜、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、ニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜の単層膜あるいは複数膜を積層した積層膜を挙げることができる。また、積層膜としては、例えば厚いニッケル（Ｎｉ）膜の上部に薄いパラジウム（Ｐｄ）膜を形成した２層の積層膜や、窒化チタン（ＴｉＮ）膜の上部に厚いニッケル（Ｎｉ）膜を形成し、この厚いニッケル（Ｎｉ）膜の上部に薄いパラジウム（Ｐｄ）膜を形成した３層の積層膜を挙げることができる。
【００３７】
上記表面保護膜８の上部には、絶縁膜であるポリイミド樹脂膜１２が形成されている。また、パッド開口９の上方のポリイミド樹脂膜１２には開口１１が設けられている。さらに、ポリイミド樹脂膜１２の上部には、ポリイミド樹脂膜１２の開口１１および表面保護膜８のパッド開口９を通じてパッド１０に電気的に接続された再配線２０が形成されている。ポリイミド樹脂膜１２は、表面保護膜８よりも厚い膜厚で形成されている。
【００３８】
図４、図５に示すように、上記再配線２０は、一例として下層から順にバリアメタル膜１３、シード膜１４、導電膜である銅（Ｃｕ）膜１５、導電膜である２層のニッケル（Ｎｉ）膜（第１Ｎｉ膜１６および第２Ｎｉ膜１７）を積層した５層膜からなる金属膜で構成されている。ここで、バリアメタル膜１３は、例えば膜厚５０〜８０ｎｍ程度の薄いクロム（Ｃｒ）膜からなり、シード膜１４は、例えば膜厚２００〜３００ｎｍ程度の薄いＣｕ膜からなる。また、導電膜であるＣｕ膜１５の膜厚は、例えば４〜７μｍ程度の厚い膜であり、導電膜である第１Ｎｉ膜１６および導電膜である第２Ｎｉ膜１７の膜厚は、例えばそれぞれ２．５〜３．５μｍ程度である。
【００３９】
再配線２０を構成する上記５層の金属膜のうち、導電膜であるＣｕ膜１５は電気抵抗が最も小さく、かつ他の導電膜よりも厚い膜で構成されているので、再配線２０の電気抵抗は、このＣｕ膜１５の電気抵抗にほぼ等しい。すなわち、再配線２０の電気抵抗は、下層の配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）に比べて電気抵抗が小さい導電材料（Ｃｕ）の電気抵抗にほぼ等しい。再配線２０の膜厚は、下層の多層配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）の膜厚よりも大きく構成されており、再配線２０の配線抵抗は、下層の多層配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）の配線抵抗よりも小さく構成されている。
【００４０】
図３に示すように、再配線２０は、第１層目金属膜（第１金属膜）２０’で構成された配線部の一端に、配線部よりも幅の広い第１層目金属膜２０’と第２層目金属膜（第２金属膜）の積層構造で構成されたランド部２０Ａを設けた構成になっている。そして、図４、図５に示すように、ランド部２０Ａの表面には、図１に示した回路の外部接続端子を構成するボール状の半田バンプ２１（バンプ電極）が接続されている。なお、図３には、半田バンプ２１を取り除いた状態の再配線２０が示されている。
【００４１】
後述する図７〜図１９を用いた製造方法で説明するように、第１層目金属膜（第１金属膜）２０’は、第１のマスクであるフォトレジストパターン膜３１、開口３０を用いて形成され、主に導電膜である銅（Ｃｕ）膜１５、および導電膜である第１Ｎｉ膜１６で構成されている。また、第２層目金属膜（第２金属膜）は、第１のマスクとは平面パターンが異なる第２のマスクであるフォトレジストパターン膜３３、開口３２を用いて形成され、主に導電膜である第２Ｎｉ膜１７で構成されている。このように、再配線２０のランド部２０Ａは、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）を積層したた構造で構成されているので、再配線２０の配線抵抗を低減でき、半導体集積回路装置（半導体装置）の特性を向上できる。半田バンプ２１が接続された再配線２０の一端（ランド部２０Ａ）は、図２に示すように、半導体チップ１Ａのデバイス面にマトリクス状に配置されている。また、再配線２０の他端は、半導体チップ１Ａのデバイス面の周辺部において、前述した第３層配線５ｃのパッド１０に接続されている。
【００４２】
また、後述するように、第１層目金属膜２０’の膜厚を、第２層目金属膜（第２Ｎｉ膜１７）の膜厚より厚く形成することにより、再配線２０と半田バンプ２１との接着強度を低減せずに、再配線２０の配線抵抗を低減することができる。再配線２０のランド部形成領域以外の他の部分（第１層目金属膜２０’で構成された配線部）は、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で構成される。すなわち、パッド（第１電極パッド）１０からランド部２０Ａに延在する再配線２０のうち、ランド部２０Ａ以外の領域には、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されていない。
【００４３】
また、第１のマスクと、第１のマスクとは平面パターンが異なる第２のマスクとを用いて再配線２０を形成することにより、再配線２０の寸法制御性を向上でき、配線抵抗の制御性を向上でき、半導体集積回路装置の特性を向上できる。すなわち、図２に示されるように、微細化、高集積化、多ピン化が進み、再配線２０の配線長が長くなっても、半導体集積回路装置の特性を向上できる。
【００４４】
また、第２層目金属膜（第２Ｎｉ膜１７）をランド部形成領域のみに形成すればよいので、配線部の設計自由度が向上すると共に、微細化、高集積化、多ピン化を進めることができ、半導体集積回路装置の特性を向上することができる。また、後述するように、配線部の上部の絶縁膜であるポリイミド樹脂膜２２の膜厚は、第２層目金属膜の上部の絶縁膜であるポリイミド樹脂膜２２の膜厚よりも厚くなるので、半導体集積回路装置の信頼性を向上でき、半導体装置の特性を向上することができる。また、ウエハをダイシングする際の効率およびダイシング時の損傷等を考慮すると、ポリイミド樹脂膜２２の膜厚を薄くしても、配線部の上部の絶縁膜であるポリイミド樹脂膜２２の膜厚が厚いので半導体集積回路装置の特性を向上することができる。
【００４５】
図２に示す半導体チップ１Ａのデバイス面に形成された上記複数の半田バンプ２１の一部は信号用の外部接続端子であり、信号入出力用の再配線２０に電気的に接続されている。また、上記複数の半田バンプ２１の他部は、電源（Ｖｃｃ、ＧＮＤ）供給用の外部接続端子であり、電源（Ｖｃｃ、ＧＮＤ）供給用の再配線２０に電気的に接続されている。信号入出力用の再配線２０は、信号入出力用の配線である配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）を介してＭＩＳトランジスタに電気的に接続され、電源供給用の再配線２０は、電源供給用の配線である配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）を介してＭＩＳトランジスタに電気的に接続されている。
【００４６】
また、図２に示すように、ランド部形成領域以外の他の部分（配線部）と同様の構造を用いて、半田バンプ２１に接続されない再配線２０ｓを形成してもよい。すなわち、再配線２０ｓは、第１層目金属膜２０’の上部に第２層目金属膜が形成されない構造で構成される。再配線２０ｓは、信号配線または電源配線として用いられ、配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）を介してＭＩＳトランジスタに電気的に接続される。このように、再配線２０ｓを第１層目金属膜２０’を用いて構成することにより、上記した再配線２０の配線部と同様の効果を奏することができる。
【００４７】
図４、図５に示すように、再配線２０の上部は、半田バンプ２１が接続されたランド部２０Ａの上部を除き、絶縁膜である第２層目のポリイミド樹脂膜２２で覆われている。すなわち、半導体チップ１Ａのデバイス面は、半田バンプ２１が接続されたランド部２０Ａの上部を除き、絶縁膜であるポリイミド樹脂膜２２で覆われている。
【００４８】
ここで、図４のランド部形成領域に対応する上記再配線２０のランド部２０Ａにおける各部の寸法の一例を図６（ａ）に示す。また、図５のランド部形成領域に対応する上記再配線２０のランド部２０Ａにおける各部の寸法の一例を図６（ｂ）に示す。
【００４９】
図６（ａ）、（ｂ）中の符号ＬＡは、ランド部２０Ａの中心から導電膜である第２Ｎｉ膜１７の端部までの距離（半導体チップ１Ａのデバイス面と平行な面に沿った距離、以下同じ）を示している。また、符号ＬＢは、ランド部２０Ａの中心から半田バンプ２１の端部（半田バンプ２１の下端部と絶縁膜である第２層目のポリイミド樹脂膜２２との界面）までの距離を示している。さらに、符号ＬＣは、ランド部２０Ａの中心から第１層目金属膜２０’ の端部、すなわち導電膜である第１Ｎｉ膜１６、導電膜であるＣｕ膜１５、シード膜１４およびバリアメタル膜１３のそれぞれの端部までの距離を示している。本実施の形態では、再配線２０のランド部２０Ａにおいて、上記した各部の寸法がＬＣ＜ＬＢ＜ＬＡの関係になっている。
【００５０】
このように、上記再配線２０のランド部２０Ａは、再配線２０を構成する５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のうち、最上層の金属膜である第２Ｎｉ膜１７（第２層目金属膜）の面積がその他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）の面積よりも大きくなるように構成され、この第２Ｎｉ膜１７の表面に半田バンプ２１が接続されている。すなわち、半田バンプ２１の端部では、再配線２０が１層の金属膜（第２層目金属膜；第２Ｎｉ膜１７）のみによって構成されており、この第２Ｎｉ膜１７の直下に、金属膜よりも軟らかい材料である絶縁膜からなるポリイミド樹脂膜２２が形成されている。
【００５１】
これにより、半導体チップ１Ａの外部から外部接続端子を構成する半田バンプ２１の端部に応力が加わった際、半田バンプ２１の端部の下方に形成された絶縁膜であるポリイミド樹脂膜２２によってこの応力が緩和・吸収されるので、半田バンプ２１の端部がランド部２０Ａの表面から剥離する不具合が抑制される。従って、半田バンプ２１とランド部２０Ａとの接着強度が向上する。
【００５２】
また、第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）の膜厚を、第２層目金属膜（第２Ｎｉ膜１７）の膜厚より厚く形成することにより、再配線２０と半田バンプ２１との接着強度を低減せずに、再配線２０の配線抵抗を低減することができる。また、配線部の上部の絶縁膜であるポリイミド樹脂膜２２の膜厚は、第２層目金属膜（第２Ｎｉ膜１７）の上部の絶縁膜であるポリイミド樹脂膜２２の膜厚よりも厚くなるので、半導体集積回路装置の信頼性を向上でき、半導体集積回路装置の特性を向上することができる。
【００５３】
次に、本実施の形態の半導体集積回路装置（半導体装置）の製造方法を工程順に説明する。図７は、通常の製造方法に従って、半導体ウエハ１のデバイス面に半導体集積回路装置を構成する半導体素子およびそれらを接続する３層配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）を形成した後、第３層配線５ｃの上部にファイナルパッシベーション膜である表面保護膜８を堆積した状態を示している。
【００５４】
すなわち、図７は、複数の半導体素子（例えばｎチャネル型ＭＩＳトランジスタＱｎなど）、および複数の半導体素子間を接続する複数層の配線（第１層配線５ａ、第２層配線５ｂ、第３層配線５ｃ）が形成された半導体ウエハ１のデバイス面の上部を表面保護膜８で被覆する工程を示している。表面保護膜８は、例えば酸化シリコン膜、窒化シリコン膜またはこれらの２層膜で構成され、複数層の配線のうちの最上層の配線（第３層配線５ｃ）の上部にＣＶＤ(Chemical vapor Deposition)法で形成される。なお、図７には、半導体集積回路装置を構成する半導体素子として、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のみが示されている。
【００５５】
次に、図８に示すように、例えばフォトレジスト膜（図示せず）をマスクにしたドライエッチングにより、表面保護膜８をエッチングしてその一部にパッド開口９を形成し、第３層配線５ｃの一部を露出させることによって、電極パッドであるパッド１０を形成する。
【００５６】
次に、図９に示すように、例えば表面保護膜８の上部に絶縁膜であるポリイミド樹脂膜１２を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより、パッド１０の上方のポリイミド樹脂膜１２に開口１１を形成し、パッド１０を露出させる。すなわち、パッド１０の上部のポリイミド樹脂膜１２をエッチングしてパッド１０を露出させる。
【００５７】
次に、図１０に示すように、例えば半導体ウエハ１の表面全体に、Ｃｕの拡散防止用のバリアメタル膜１３を堆積した後、バリアメタル膜１３の上部に、Ｃｕの電解メッキのためのシード膜（金属シード膜）１４を堆積する。すなわち、パッド１０の上面を含むデバイス面上にバリアメタル膜１３およびシード膜１４を形成する。バリアメタル膜１３は、例えばスパッタリング法で堆積した膜厚７５ｎｍ程度のＣｒ膜からなり、シード膜１４は、例えばスパッタリング法で堆積した膜厚２５０ｎｍ程度のＣｕ膜からなる。なお、Ｃｒ膜に代わるバリアメタル膜として、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜などを使用することもできる。
【００５８】
次に、図１１に示すように、半導体ウエハ１の表面全体に、例えば膜厚８〜１２μｍ程度のフォトレジスト膜を堆積した後、このフォトレジスト膜を露光・現像することによって、その一部に開口３０を有するフォトレジスト膜パターン（第１のマスク）３１を形成する。
【００５９】
次に、図１２に示すように、フォトレジスト膜パターン３１の開口３０の底部に露出したシード膜１４の表面に電解メッキ法で膜厚６〜８μｍ程度のＣｕ膜１５を堆積し、続いてＣｕ膜１５の表面に膜厚１〜３μｍ程度の第１Ｎｉ膜１６を堆積する。Ｃｕ膜１５の表面に堆積された第１Ｎｉ膜１６は、後の工程で再配線２０のランド部２０Ａに接続される半田バンプ２１とＣｕ膜１５との相互拡散を抑制する機能を備えている。
【００６０】
次に、図１３に示すように、フォトレジストパターン膜３１を残した状態で、半導体ウエハ１の表面全体に、例えば膜厚８〜１２μｍ程度のフォトレジスト膜を堆積した後、このフォトレジスト膜を露光・現像することによって、その一部に開口３２を有するフォトレジスト膜パターン（第２のマスク）３３を形成する。フォトレジスト膜パターン３３の開口３２は、ランド部形成領域を形成するために再配線２０のランド部２０Ａに相当する部分がフォトレジスト膜パターン３１の開口３０より大きくなっているが、再配線２０の他の部分（配線部）に相当する部分は、開口が形成されていない。
【００６１】
次に、図１４に示すように、フォトレジスト膜パターン３３の開口３２の底部に露出した第１Ｎｉ膜１６の表面に電解メッキ法で膜厚１〜３μｍ程度の第２Ｎｉ膜１７を堆積する。また、フォトレジスト膜パターン３３の開口３２は、再配線２０のランド部２０Ａに相当する部分がフォトレジスト膜パターン３１の開口３０よりも大きいので、ランド部２０Ａに相当する部分では、フォトレジストパターン膜３１の表面にも第２Ｎｉ膜１７が堆積される。
【００６２】
このように、開口３２（ランド部形成領域）の領域の５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）は、ランド部形成領域になり、第１層目金属膜２０’の上部に第２層目金属膜１７が形成された構造で構成される。なお、ランド部形成領域以外の開口３０の領域の４層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）は、再配線２０のランド部形成領域以外の他の部分（配線部）となり、第１層目金属膜２０’を構成する。
【００６３】
次に、図１５に示すように、不要となった２層のフォトレジストパターン膜３１、３３を溶剤あるいはアッシングなどによって除去し、続いてフォトレジスト膜パターン３１を除去した領域に露出した不要のシード膜１４およびバリアメタル膜１３をウェットエッチングによって除去する。シード膜１４の除去には、例えば２５℃程度の過酸化水素水による７〜１３秒程度のウェットエッチング処理を用いる。また、バリアメタル膜１３の除去には、例えば２５℃程度の過マンガン酸カリウムとメタケイ酸ナトリウムの混合液などによる１７〜２３分程度のウェットエッチング処理を用いる。
【００６４】
このように、第１のマスクであるフォトレジストパターン膜３１、開口３０を用いて、導電膜である銅（Ｃｕ）膜１５、および導電膜である第１Ｎｉ膜１６を形成することで第１層目金属膜（第１金属膜）２０’を形成する。また、第１のマスクとは平面パターンが異なる第２のマスクであるフォトレジストパターン膜３３、開口３２を用いて導電膜である第２Ｎｉ膜１７を形成することで、第２層目金属膜（第２金属膜）を形成する。
【００６５】
これにより、再配線２０のランド部形成領域は、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成された構造で構成され、再配線２０のランド部形成領域以外の他の部分（配線部）は、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で構成される。
【００６６】
このように、再配線２０は、パッド（第１電極パッド）１０からランド部２０に延在する第１層目金属膜２０’において、ランド部形成領域以外の領域に、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない部分を有する。また、第１のマスクと、第１のマスクとは平面パターンが異なる第２のマスクとを用いて再配線２０を形成することにより、再配線２０の配線寸法の制御性を向上でき、配線抵抗の制御性の向上でき、半導体集積回路装置の素子特性を向上できる。また、微細化、高集積化、多ピン化が進むことによって再配線２０の配線長が長くなっても、半導体集積回路装置の素子特性を向上できる。また、後述するように、第１層目金属膜２０’の膜厚を、第２層目金属膜（第２Ｎｉ膜１７）の膜厚より厚く形成することにより、再配線２０と半田バンプ２１との接着強度を低減せずに、再配線２０の配線抵抗を低減することができる。
【００６７】
次に、図１６に示すように、半導体ウエハ１の表面全体に第２層目のポリイミド樹脂膜２２を堆積し、５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のそれぞれの側面と最上層の金属膜（第２Ｎｉ膜１７）の表面とを絶縁膜であるポリイミド樹脂膜２２で覆う。このとき、再配線２０のランド部２０Ａの周辺部に相当する部分では、第２Ｎｉ膜１７の下面もポリイミド樹脂膜２２で覆われる。
【００６８】
なお、第２Ｎｉ膜１７の膜厚は、前述した数値（１〜３μｍ程度）に限定されるものではないが、第２Ｎｉ膜１７の膜厚が厚すぎると、半田バンプ２１の端部に加わった応力が第２Ｎｉ膜１７の直下のポリイミド樹脂膜２２に伝わらなくなるので、ポリイミド樹脂膜２２がこの応力を緩和・吸収できなくなる。他方、第２Ｎｉ膜１７の膜厚が薄すぎると、半田バンプ２１の端部に加わった応力によって、半田バンプ２１の端部下の第２Ｎｉ膜１７が破壊される恐れがある。従って、第２Ｎｉ膜１７の膜厚は、これらの点を考慮して最適化する必要がある。
【００６９】
次に、図１７に示すように、ポリイミド樹脂膜２２をドライエッチングしてその一部にランド開口３４を形成し、ランド開口３４の底部に第２Ｎｉ膜１７を露出させることにより、ランド部２０Ａを形成する。ここまでの工程により、バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７を積層した５層の金属膜で構成され、かつランド部２０Ａの周辺部において、最上層の第２Ｎｉ膜１７がその他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）よりも外側に張り出した再配線２０が完成する。
【００７０】
次に、図１８に示すように、ランド開口３４の底部に露出した再配線２０のランド部２０Ａの表面（第２Ｎｉ膜１７の表面）に、接着膜として例えば金（Ａｕ）膜３５を形成する。Ａｕ膜３５は、再配線２０のランド部２０Ａの最上層金属膜（第２Ｎｉ膜１７）と半田バンプ２１との接着力を向上させるために形成される。Ａｕ膜３５は無電解メッキ法により形成し、その膜厚は７０〜８０ｎｍ程度とする。なお、接着膜は、Ａｕ膜３５に限定されず、例えばパラジウム（Ｐｄ）膜であってもよい。
【００７１】
その後、図１９に示すように、ランド部２０Ａの表面に半田バンプ（バンプ電極）２１を接続することにより、半導体集積回路装置を製造するための前工程（ウエハプロセス）が終了する。半田バンプ２１は、例えば錫（Ｓｎ）に微量の銀（Ａｇ）または銅（Ｃｕ）もしくはそれらの双方を添加した周知の半田材料で構成される。
【００７２】
ランド部２０Ａの表面に上記半田バンプ２１を接続するには、あらかじめボール状に成形された半田バンプ２１をランド部２０Ａの表面に供給してリフローする方法や、ランド部２０Ａの表面にペースト状の半田材料を印刷した後、リフローする方法など、周知の方法が採用される。なお、ボール状に成形された半田バンプ２１あるいはペースト状の半田材料をリフローすると、ランド部２０Ａの表面のＡｕ膜３５は、半田バンプ２１中に拡散する。
【００７３】
次に、上記半導体ウエハ１を薄型化するために、その裏面を研削する。半導体ウエハ１を薄型化する目的は、半導体ウエハ１から得られた半導体チップ１Ａを実装する半導体装置（ＩＣパッケージ）を薄型化するためである。半導体ウエハ１を薄型化するには、半導体ウエハ１を図示しないスクライバに取り付けてその裏面をグラインダで研削する。その際、半導体ウエハ１のデバイス面にはバックグラインドテープ（保護テープ）を貼り付けておき、デバイス面が汚染されたり、ダメージを受けたりしないようにする。この裏面研削により、半導体ウエハ１の厚さは、１５０μｍ〜４００μｍ程度になる。
【００７４】
次に、半導体ウエハ１のスクライブ領域をダイシングして、半導体ウエハ１を個片化する。すなわち、半導体ウエハ１のデバイス面上からバックグラインドテープを除去した後、レーザビーム、ダイシングブレード、あるいはこれらの両方を使って半導体ウエハ１のスクライブ領域をダイシングして、半導体ウエハ１を個片化することにより、前記図２〜図５に示した半導体チップ１Ａが得られる。
【００７５】
図２０は、半田バンプ（バンプ電極）２１を介して上記半導体チップ１Ａを配線基板４０の上面に実装した実装構造の一例であるＢＧＡ（ボールグリッドアレイ）型半導体装置を４８を示している。このＢＧＡ型半導体装置４８は、例えば配線基板４０の下面に接続された複数の半田バンプ（バンプ電極）４１を介してモバイル電子機器（電子システム）であるノート型パソコンなどのマザーボードなどに搭載される。
【００７６】
すなわち、ＢＧＡ型半導体装置４８は、図２１に示すようなノート型パソコン、タブレット端末あるいはスマートフォンのような携帯電話等のモバイル電子機器（電子システム）６０に搭載される。モバイル電子機器（電子システム）６０は、例えばＬＣＤ(Liquid Crystal Display)のような表示部６２、図２０に示したＢＧＡ型半導体装置４８、ＵＳＢ端子や入出力端子等の外部接続端子６４などを有する。また、モバイル電子機器（電子システム）６０は、特に限定されないが、Ｆｌａｓｈカード機能、ＣＤＲＯＭ機能、ＤＶＤ機能、ＨＤＤ機能等の情報機能部６６を有してもよい。情報機能部６６は、それら機能を接続するためのの端子機能も含むものである。なお、表示部６２、半導体装置４８、外部接続端子６４、情報機能部６６は、互いに電気的に接続されている。
【００７７】
本発明者らは、図２０に示したＢＧＡ型半導体装置４８が搭載されたノート型パソコンに対して振動試験および衝撃落下試験を行い、半導体チップ１Ａと配線基板４０との隙間にアンダーフィル樹脂を充填しない場合でも、半導体チップ１Ａと配線基板４０とを接続する半田バンプ（バンプ電極）２１に断線が発生しないことを確認した。
【００７８】
このように、再配線２０の第１層目金属膜２０’の膜厚を、第２層目金属膜（第２Ｎｉ膜１７）の膜厚より厚く形成することにより、再配線２０とバンプ電極２１との接着強度を低減せずに、再配線２０の配線抵抗を低減することができる。これにより、半導体チップ１Ａと配線基板４０との隙間に、アンダーフィル樹脂を充填しなくても、振動および衝撃落下において、半田バンプ（バンプ電極）２１の断線を低減できる。
【００７９】
本実施の形態の半導体集積回路装置は、上記したような構成に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８０】
例えば図２２に示すように、半田バンプ２１の直径を大きくし、半田バンプ２１の端部が第２Ｎｉ膜１７の側面と接触するようにしてもよい。このようにすることにより、半田バンプ２１とランド部２０Ａ（第２Ｎｉ膜１７）との接触面積が大きくなるので、両者の接着強度がさらに大きくなる。
【００８１】
また、ランド部２０Ａの平面形状は、円形に限定されるものではなく、例えば図２３に示すように、多角形（ここでは八角形）とすることもできる。
【００８２】
また、本実施の形態では、再配線２０を構成する５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のうち、第２Ｎｉ膜１７と第１Ｎｉ膜１６とをほぼ同一の膜厚で形成したが、例えば図２４に示すように、第２Ｎｉ膜１７の膜厚を第１Ｎｉ膜１６の膜厚より大きくしてもよい。また、これとは逆に、図２５に示すように、第１Ｎｉ膜１６の膜厚を第２Ｎｉ膜１７の膜厚よりも大きくしてもよい。
【００８３】
また、図２６や図２７に示すように、ランド部２０Ａ（第２Ｎｉ膜１７）の表面を部分的にエッチングして凹凸を形成してもよい。このようにした場合は、半田バンプ２１とランド部２０Ａ（第２Ｎｉ膜１７）との接触面積が大きくなるので、両者の接着強度がさらに大きくなる。
【００８４】
（実施の形態２）
図２８は、本実施の形態の半導体集積回路装置（半導体装置）の一部拡大平面図（実施の形態１の図３に対応した平面図）、図２９は、図２８のＡ−Ａ’線に沿った断面図、図３０は、図２８のＢ−Ｂ’線に沿った断面図である。
【００８５】
前記実施の形態１では、再配線２０のランド部２０Ａのみを５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）で構成し、他の部分（配線部）を４層の金属膜、すなわち第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５および第１Ｎｉ膜１６）で構成したが、本実施の形態では、図２９、図３０に示すように、ランド部２０Ａを含む再配線２０の全領域を５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）で構成する。このようにした場合は、ランド部２０Ａだけでなく、ランド部形成領域以外の他の部分（配線部）の配線抵抗も低減することができる。
【００８６】
本実施の形態の再配線２０を形成する場合、図１７に示したフォトレジスト膜パターン３３の開口３２のうち、再配線２０のランド部２０Ａに相当する部分は、前記実施の形態１と同じように、フォトレジスト膜パターン３１の開口３０よりも大きくし、再配線２０の他の部分（配線部）に相当する部分は、開口３０の面積と同じにする。これにより、ランド部形成領域以外の他の部分（配線部）にも第２層目金属膜（第２Ｎｉ膜１７）を形成することができる。
【００８７】
また、本実施の形態においても、前記実施の形態１と同じように、図２２〜図２７に示したような種々の設計変更を行うことができる。
【００８８】
さらに、前記実施の形態１の再配線構造と本実施の形態の再配線構造とを同一半導体チップ１Ａ上に混在させてもよい。すなわち、半導体チップ１Ａに形成される複数の再配線２０のうち、一部分を前記実施の形態１の再配線構造とし、他の部分を本実施の形態の再配線構造としてもよい。
【００８９】
（実施の形態３）
前記実施の形態１、２では、再配線２０を５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）で構成したが、例えば図３１に示すように、第１Ｎｉ膜１６を省略し、Ｃｕ膜１５の上に第２Ｎｉ膜１７を直接形成してもよい。あるいは、第２Ｎｉ膜１７を省略し、ランド部２０Ａの第１Ｎｉ膜１６の面積をその他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１）の面積より大きくしてもよい。
【００９０】
また、本実施の形態においても、前記実施の形態１と同じように、図２２〜図２７に示したような種々の設計変更を行うことができる。
【００９１】
（実施の形態４）
前記実施の形態１、２、３では、再配線２０のランド部２０Ａに接続されるバンプ電極（外部接続端子）をボール状の半田バンプ２１で構成したが、図３２に示すように、バンプ電極を柱（ピラー）状電極２１ｐで構成してもよい。柱（ピラー）状電極２１ｐは、例えば銅（Ｃｕ）を主成分とするＣｕ膜で形成される。
【００９２】
なお、柱（ピラー）状電極２１ｐの上面の高さは、絶縁膜であるポリイミド樹脂膜２２の上面の高さと略同一であり、半導体チップ１Ａの表面がほぼ平坦になるように構成される。また、この柱（ピラー）状電極２１ｐの上に、さらにボール状の半田バンプ（バンプ電極）２１を形成してもよい。
【００９３】
また、本実施の形態においても、前記実施の形態１と同じように、図２２〜図２７に示したような種々の設計変更を行うことができる。
【００９４】
（実施の形態５）
図３３は、本実施の形態の半導体集積回路装置が形成された半導体チップの全体平面図、図３４は、図３３のＣ−Ｃ’線に沿った断面図である。
【００９５】
前記実施の形態１で説明したフォトレジストパターン膜（第１のマスク）３１を用いて、再配線２０の第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）を形成する際、絶縁膜であるポリイミド樹脂膜１２の上部に第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）で構成されるダミーパターン５０を形成してもよい。ダミーパターン５０は、能動素子として機能せず、電気的にフローティングな状態となっていることが好ましい。ダミーパターン５０は、例えば図３０に示すように、再配線２０が形成されていない領域、あるいは再配線２０の密度が疎な領域に配置される。すなわち、再配線２０の密度が疎な領域に複数のダミーパターン５０が配置される。
【００９６】
図３４に示すように、ダミーパターン５０は、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で構成され、再配線２０の第１層目金属膜２０’を形成する工程で同時に形成される。ダミーパターン５０は、その上面および側面が絶縁膜であるポリイミド樹脂膜２２で覆われ、半導体チップ１Ａの表面に露出しない。
【００９７】
前記実施の形態１のように、再配線２０のランド部２０Ａのみを５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）で構成し、他の部分（配線部）を第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５および第１Ｎｉ膜１６）で構成した場合、図２に示すように、半導体ウエハ１Ａの面内における配線部（第１層目金属膜２０’）の疎密のバラツキは、ランド部２０Ａ（第２Ｎｉ膜１７）の疎密のバラツキより大きくなる。また、第２層目金属膜（第２Ｎｉ膜１７）は、第１層目金属膜２０’よりも膜厚が薄いので、第１層目金属膜２０’および第２層目金属膜（第２Ｎｉ膜１７）を電解メッキ法で形成した場合、ウエハ面内におけるメッキ膜厚のバラツキは、第２層目金属膜（第２Ｎｉ膜１７）よりも第１層目金属膜２０’の方が大きくなる。
【００９８】
従って、再配線２０の密度が疎な領域に、第１層目金属膜２０’で構成された複数のダミーパターン５０を配置することにより、再配線２０を構成する導電膜であるＣｕ膜１５および第１Ｎｉ膜１６を電解メッキ法で形成する際、ウエハ面内におけるメッキ膜厚のバラツキを低減できるので、半導体集積回路装置（半導体装置）の信頼性を向上でき、半導体装置の特性を向上することができる。
【００９９】
ダミーパターン５０は、半導体ウエハのスクライブ領域に設けてもよい。すなわち、半導体チップの周辺部には、多層配線で構成されるシールリング配線が集積回路形成領域を取り囲むように配置されるが、このシールリング配線が配置された領域よりも外側のスクライブ領域にダミーパターン５０を配置してもよい。この場合、ダミーパターン５０は、スクライブ領域全体に形成してもよく、シールリング配線の近傍のみに形成してもよい。
【０１００】
また、ダミーパターン５０を使ってマスク合わせ用のアライメントマークを形成することもできる。
【０１０１】
このように、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造でダミーパターン５０を構成することは、本発明の前記ならびにその他の目的と新規な特徴である。
【０１０２】
また、上記ダミーパターン５０に対して図２２〜図２７に示したような種々の設計変更を行うこともできる。
【０１０３】
（実施の形態６）
図３５は、本実施の形態の半導体集積回路装置が形成された半導体チップの一部拡大断面図である。
【０１０４】
前記実施の形態１で説明したフォトレジストパターン膜（第１のマスク）３１を用いて、再配線２０の第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）を形成する際、絶縁膜であるポリイミド樹脂膜１２の上部に第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）で構成される抵抗素子Ｒを形成してもよい。
【０１０５】
図３５に示すように、抵抗素子Ｒは、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で構成され、再配線２０の第１層目金属膜２０’を形成する工程で同時に形成される。抵抗素子Ｒは、その上面および側面が絶縁膜であるポリイミド樹脂膜２２で覆われ、半導体チップ１Ａの表面に露出しない。
【０１０６】
また、図示は省略するが、再配線２０の第１層目金属膜２０’（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）を形成する際、第１層目金属膜２０’で構成されるインダクタンス素子を形成したり、第１層目金属膜２０’を一方の電極とし、第３層配線５ｃをもう一方の電極とする容量素子を形成したりしてもよい。
【０１０７】
このように、再配線２０の第１層目金属膜２０’を使って抵抗素子Ｒ、インダクタンス素子、容量素子といった受動素子を形成することにより、素子特性のバラツキを低減できるので、半導体集積回路装置（半導体装置）の特性を向上することができる。また、新たな製造工程を追加することなく、かつ容易にチップサイズを縮小できる。
【０１０８】
このように、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で受動素子を構成することは、本発明の前記ならびにその他の目的と新規な特徴である。
【０１０９】
また、上記受動素子に対して図２２〜図２７に示したような種々の設計変更を行うこともできる。
【０１１０】
（実施の形態７）
前記実施の形態１では、再配線２０のランド部２０Ａに接続される半田バンプ２１の応力緩和構造について説明したが、本実施の形態では、ワイヤボンディング方式を用いて再配線２０に外部接続端子（ワイヤ）を接続する際のボンディングダメージの低減構造に適用した例を説明する。
【０１１１】
外部接続端子を半田バンプ（バンプ電極）２１に代えてワイヤで構成する場合、再配線２０は、第１層目金属膜２０’の上部に第２層目金属膜（第２Ｎｉ膜１７）が形成されない構造で構成される。また、この再配線２０の上面や側面にはポリイミド樹脂膜２２が形成されない。すなわち、再配線２０は、半導体チップ１Ａの表面に露出した状態で形成される。
【０１１２】
また、この再配線２０が形成された半導体チップ１Ａは、エポキシ樹脂などの合成樹脂で封止され、プラスチックパッケージ(Package)を構成する。このようなパッケージでは、パッケージの厚さを薄くするニーズがあるため、再配線２０の下層にはポリイミド樹脂膜１２を設けないことが望ましい。すなわち、再配線２０は、表面保護膜（ファイナルパッシベーション膜）８の上に直接形成することが望ましい。
【０１１３】
しかしながら、再配線２０は、半導体チップ１Ａのデバイス面に形成された集積回路の上方に配置されるため、表面保護膜８と再配線２０との間にポリイミド樹脂膜１２のような絶縁膜を設けない場合は、集積回路に対するワイヤボンディングダメージが大きくなり、半導体集積回路装置の信頼性の低下や、素子特性の低下を招く恐れがある。また、表面保護膜８の下部に構成される層間絶縁膜に酸化シリコン膜の誘電率よりも低い誘電率を有する低誘電体膜(Low-k膜)を用いた半導体集積回路装置では、層間絶縁膜の強度が弱いので、信頼性の低下や、素子特性の低下を招く恐れがある。
【０１１４】
そこで、本実施の形態では、以下に説明するような構造によってワイヤボンディングダメージを低減する。
【０１１５】
図３６は、本実施の形態の半導体チップの一部拡大平面図、図３７は、図３６のＡ−Ａ’線に沿った断面図、図３８は、図３６のＢ−Ｂ’線に沿った断面図である。
【０１１６】
図３６〜図３８に示すように、表面保護膜（ファイナルパッシベーション膜）８の上部には再配線２０が形成されており、その一端は、表面保護膜８のパッド開口９を通じてパッド１０に電気的に接続されている。また、再配線２０の他端に設けられたボンディング領域（接続領域）には、再配線２０の上面に形成された接着層２３を介して金（Ａｕ）あるいは銅（Ｃｕ）からなるワイヤ２４が電気的に接続されている。
【０１１７】
再配線２０のボンディング領域に形成された接着層２３は、例えばニッケル（Ｎｉ）膜の上部に金（Ａｕ）膜を積層した２層膜で構成される。接着層２３の下層膜であるＮｉ膜は、再配線２０の表面（第１Ｎｉ膜１６）と接着層２３との接着性を向上させるために形成される。また、接着層２３の上層膜であるＡｕ膜は、ワイヤ２４と接着層２３との接着性を向上させるために形成される。
【０１１８】
再配線２０のボンディング領域の下部には、絶縁膜であるポリイミド樹脂膜１２が形成されている。これに対し、ボンディング領域を除いた再配線２０の他の部分（配線部）の下部には、ポリイミド樹脂膜１２が形成されていない。すなわち、ポリイミド樹脂膜１２は、再配線２０のボンディング領域の下部のみに選択的に形成されている。
【０１１９】
符号２０Ｆは、再配線２０の表面が平坦になっている領域（平坦部）を示しており、ワイヤボンディング時の合わせ寸法を考慮したボンディング領域（接続領域）は、再配線２０の平坦部２０Ｆの内側（内部）に位置している。すなわち、ワイヤ２４は、再配線２０の平坦部２０Ｆの内側に位置するボンディング領域において再配線２０と電気的に接続される。
【０１２０】
また、符号１２Ｆは、ポリイミド樹脂膜１２の表面が平坦になっている領域（平坦部）を示している。ポリイミド樹脂膜１２の平坦部１２Ｆは、平面的に見て、再配線２０の平坦部２０Ｆと重なるように配置され、かつ、再配線２０の平坦部２０Ｆよりも径が大きくなるように構成される。従って、再配線２０のボンディング領域は、平面的に見て、ポリイミド樹脂膜１２の平坦部１２Ｆの内側に位置している。また、ポリイミド樹脂膜１２の平坦部１２Ｆは、平面的に見て、再配線２０の上面に形成された接着層２３と重なるように配置され、かつ、接着層２３よりも径が大きくなるように構成される。前述したように、ポリイミド樹脂膜１２は、表面保護膜８よりも厚い膜厚で形成される。
【０１２１】
ポリイミド樹脂膜１２の側面には、ポリイミド樹脂膜１２の側面が急峻な段差となるのを防止するためのテーパ角（θ）が設けられている。これにより、ポリイミド樹脂膜１２の側面の上部に形成された再配線２０に急峻な段差が生じるのを防止できるので、再配線２０の抵抗の増加を抑制することができる。
【０１２２】
このように、再配線２０のボンディング領域の下部にポリイミド樹脂膜１２を形成することにより、再配線２０にワイヤ２４を接続する際のボンディングダメージがポリイミド樹脂膜１２によって吸収されるので、集積回路に対するワイヤボンディングダメージが低減され、半導体集積回路装置の信頼性の低下や、素子特性の低下が抑制される。
【０１２３】
また、ポリイミド樹脂膜１２は、再配線２０のボンディング領域の下部のみに選択的に形成されており、他の領域には形成されていない。すなわち、再配線２０は、ボンディング領域を除き、表面保護膜８の上に直接形成されている。これにより、半導体チップ１Ａの表面全体にポリイミド樹脂膜１２が形成されている場合に比べて半導体チップ１Ａの厚さが薄くなるので、この半導体チップ１Ａが樹脂封止されたパッケージの厚さを薄くすることができる。
【０１２４】
また、前述の多層配線構造の配線層を用いてヒューズ素子を構成し、レーザ等によりヒューズ素子を溶断する場合、ヒューズ素子形成領域において、表面保護膜８の下部に構成される層間絶縁膜に開口部を設ける。開口部を介して、レーザの照射によりヒューズ素子を溶断してトリミングあるいはメモリの欠陥救済等を行う。このトリミングを行った後、開口部を覆うようにポリイミド樹脂樹脂膜１２を残すことで、半導体集積回路装置の信頼性を向上することができる。
【０１２５】
前述したように、再配線２０の上面に形成された接着層２３は、例えばＮｉ膜の上部にＡｕ膜を積層した２層膜で構成されるが、接着層２３の上層膜であるＡｕ膜は、下層膜であるＮｉ膜や再配線２０の表面の第１Ｎｉ膜１６などに比べて樹脂との接着性が乏しい。そのため、接着層２３を再配線２０の上面全体に形成すると、樹脂と再配線２０との接着性が低下し、パッケージの信頼性が低下する。本実施の形態では、接着層２３が再配線２０の上面の一部（ボンディング領域）に選択的に形成されているので、樹脂と再配線２０との接着性の低下が抑制される構造になっている。
【０１２６】
また、半導体チップ１Ａを樹脂封止するパッケージの製造工程では、パッケージの厚さを薄くするために、ワイヤボンディング工程に先立って半導体ウエハを薄型化する作業（薄膜化工程）が行われる。すなわち、半導体チップウエハの薄膜化工程では、例えば前工程（ウエハプロセス）が完了した半導体ウエハの裏面をグラインダで研削することによって、ダイシング後の半導体チップ１Ａを薄型化する。
【０１２７】
上記した薄膜化工程において、半導体ウエハ１Ａのデバイス面にバックグラインドテープを貼り付けると、バックグラインドテープは、再配線２０の上面に形成された接着層２３（図３５、図３６参照）の上面にも貼り付けられる。そのため、再配線２０と接着層２３との密着力が低い場合は、裏面研削の完了後に、半導体ウエハのデバイス面からバックグラインドテープを引き剥がした際に、再配線２０の表面から接着層２３が剥離する恐れがある。そして、剥離した接着層２３は、例えば折れ曲がって接着層２３の未剥離部に折れ重なるなど、ワイヤボンディングの弊害を引き起こす。
【０１２８】
再配線２０とその上面に形成された接着層２３との密着力を向上させるには、例えば図３９および図４０（図３９のＡ−Ａ’線に沿った断面図）に示すように、接着層２３を再配線１５の上面および側面を覆うように一体形成することが有効である。
【０１２９】
このようにした場合は、接着層２３と再配線１５との接触面積が増加するだけでなく、半導体ウエハ１Ａのデバイス面にバックグラインドテープを貼り付けた際、再配線１５の側面に形成された接着層２３がバックグラインドテープと接触しない。これにより、再配線２０と接着層２３との密着力が向上するので、半導体チップ１Ａの薄膜化工程において再配線２０の表面から接着層２３が剥離する不良の発生を抑制することができる。
【０１３０】
次に、本実施の形態の半導体集積回路装置の製造方法の一例を説明する。ここでは、接着層２３を再配線１５の上面および側面を覆うように一体形成する場合について説明するが、接着層２３を再配線１５の上面のみに形成する半導体集積回路装置（図３６〜図３８参照）も、ここで説明する製造方法に準じた方法で製造することができる。
【０１３１】
まず、前記実施の形態１の図７、図８に示す工程に従って表面保護膜８にパッド開口９を形成し、第３層配線５ｃの一部を露出させることによってパッド１０を形成する。
【０１３２】
次に、図４１に示すように、表面保護膜８の上部にポリイミド樹脂膜１２を形成した後、フォトレジスト膜をマスクにしたドライエッチングでポリイミド樹脂膜１２をパターニングし、後の工程で再配線２０のボンディング領域が配置される領域に選択的にポリイミド樹脂膜１２を残す。
【０１３３】
次に、図４２に示すように、例えばスパッタリング法を用いて半導体ウエハ１の表面全体にバリアメタル膜１３とシード膜１４を順次堆積した後、図４３に示すように、半導体ウエハ１の表面全体にフォトレジスト膜を堆積し、このフォトレジスト膜を露光・現像することによって、その一部に開口４３を有するフォトレジスト膜パターン（第１のマスク）４２を形成する。
【０１３４】
次に、図４４に示すように、フォトレジスト膜パターン４２の開口４３の底部に露出したシード膜１４の表面に電解メッキ法でＣｕ膜１５を堆積し、続いてＣｕ膜１５の表面に第１Ｎｉ膜１６を堆積する。
【０１３５】
次に、図４５に示すように、フォトレジストパターン膜４２を残した状態で、半導体ウエハ１の表面全体にフォトレジスト膜を堆積し、このフォトレジスト膜を露光・現像することによって、その一部に開口４５を有するフォトレジスト膜パターン（第２のマスク）４４を形成する。このとき、フォトレジストパターン膜４４の下層に形成されたフォトレジストパターン膜４２の一部も露光・現像することにより、開口４５の底部に再配線１５の上面および側面の各一部を露出させる。
【０１３６】
次に、図４６に示すように、フォトレジスト膜パターン４４の開口４５の底部に露出した再配線１５の上面および側面に、電解メッキ法でＮｉ膜とＡｕ膜の２層膜で構成される接着層２３を形成する。
【０１３７】
次に、不要となった２層のフォトレジストパターン膜４２、４４を溶剤あるいはアッシングなどによって除去し、続いてフォトレジスト膜パターン４２を除去した領域に露出した不要のシード膜１４およびバリアメタル膜１３をウェットエッチングによって除去する。
【０１３８】
その後、半導体ウエハの薄膜化工程を経て半導体ウエハをダイシングし、得られた半導体チップ１Ａの再配線２０にワイヤ２４を接続することにより、図３９、図４０に示す半導体チップ１Ａが完成する。ワイヤ２４の接続は、例えば超音波、または熱と超音波を同時に加えるボールボンディング法を用いて行う。
【０１３９】
その後、図４７に示すように、リードＬＥの一部（インナーリード）、ダイパッド部ＤＩ、半導体チップ１Ａおよびワイヤ２４を、例えば熱硬化性エポキシ樹脂などの樹脂（封止樹脂）ＥＮで封止するパッケージング工程を経て本実施の形態の半導体集積回路装置（半導体装置）が完成する。
【０１４０】
再配線２０とその上面に形成された接着層２３との密着力をさらに向上させるため、例えば図４８に示すように、再配線２０のボンディング領域の外側に位置するポリイミド樹脂膜１２に、側面にテーパ角（θ）を有するスリットＳを設けてもよい。このスリットＳは、平面的に見て、再配線２０のボンディング領域を囲むように、リング状に設けることが望ましい。すなわち、平坦部１２Ｆおよび平坦部２０Ｆはボンディング領域を囲むように構成され、平坦部１２の外側にスリットＳが設けられる。
【０１４１】
再配線２０のボンディング領域の外側に位置するポリイミド樹脂膜１２に上記のようスリットＳを設けた場合は、スリットＳの上方の接着層２３、すなわち再配線２０のボンディング領域の外側に位置する接着層２３には、テーパ角（θ）に近い側面を有する段差部４６が形成される。これにより、再配線２０と接着層２３との接触面積がさらに増加するので、再配線２０と接着層２３との密着力をさらに向上させることができる。
【０１４２】
なお、本実施の形態は、その要旨を逸脱しない範囲で、他の実施の形態１〜６の一つ以上および複数と組み合わせてもよいことは勿論である。例えばリードＬＥやワイヤに接続されない再配線２０ｓ（図２参照）、前記実施の形態５のダミー配線５０、前記実施の形態６の抵抗素子Ｒ、容量素子、インダクタンス素子などを本実施の形態の再配線２０で構成してもよい。また、ワイヤ２５に代えて、他の実施の形態のような半田バンプ（バンプ電極）２１を再配線２０に接続してもよい。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４４】
例えば前記実施の形態１〜６の再配線２０は、Ｃｕ膜１５の上部の金属膜としてＮｉ膜（第１Ｎｉ膜１６および第２Ｎｉ膜１７）を採用したが、これに限定されるものではなく、半田バンプ（バンプ電極）２１とＣｕ膜１５との相互拡散を抑制する機能を備えたものであれば、Ｎｉ膜以外の金属膜を採用することもできるのは勿論である。また、再配線２０をＣｕ膜１５および第１Ｎｉ膜１６よりも低抵抗な材料で構成してもよい。
【０１４５】
また、前記実施の形態２、３、４において、前記実施の形態５のダミーパターン５０、前記実施の形態６の受動素子（抵抗素子Ｒ、容量素子、インダクタンス素子）を再配線２０で構成してもよい。
【０１４６】
また、前記実施の形態５のダミーパターン５０、前記実施の形態６の受動素子（抵抗素子Ｒ、容量素子、インダクタンス素子）を、前記実施の形態２、３、４の第１層目金属膜２０’と、その上部に積層した第２層目金属膜（第２Ｎｉ膜１７）とで構成してもよい。
【０１４７】
また、実施の形態７は、例えば、ハードディスク・ドライブ（ＨＤＤ）用ＩＣに適用された半導体集積回路装置であってもよい。
【０１４８】
また、再配線２０に接続される外部接続端子は、半田バンプ２１やワイヤ２４に限定されず、例えばワイヤボンディング（Wire bonding:ＷＢ）によるリード端子などでもよい。
【産業上の利用可能性】
【０１４９】
本発明は、再配線構造を有する半導体集積回路装置、特に、半導体チップのデバイス面上に形成された再配線の一端（ランド部）に、バンプ電極あるいはボンディングワイヤのような外部接続端子を接続する半導体集積回路装置、ならびに前記半導体集積回路装置を搭載したモバイル電子機器のような電子システムに適用することができる。
【符号の説明】
【０１５０】
１  半導体ウエハ
１Ａ  半導体チップ
１Ｐ  半導体基板
２  ｐ型ウエル
３  素子分離溝
３ａ  素子分離絶縁膜
４ｄ  ドレイン領域
４ｇ  ゲート電極
４ｉ  ゲート絶縁膜
４ｓ  ソース領域
５ａ  第１層配線
５ｂ  第２層配線
５ｃ  第３層配線
６ａ、６ｂ、６ｃ  層間絶縁膜
７ａ、７ｂ、７ｃ  プラグ
８  表面保護膜（ファイナルパッシベーション膜）
９  パッド開口
１０  パッド（第１電極パッド）
１１  開口
１２  ポリイミド樹脂膜
１２Ｆ  平坦部
１３  バリアメタル膜
１４  シード膜
１５  Ｃｕ膜
１６  第１Ｎｉ膜
１７  第２Ｎｉ膜
２０、２０ｓ  再配線
２０’  第１層目金属膜（第１金属膜）
２０Ａ  ランド部
２０Ｆ  平坦部
２１  半田バンプ（バンプ電極）
２１ｐ  柱（ピラー）状電極
２２  ポリイミド樹脂膜
２３  接着層
２４  ワイヤ（ボンディングワイヤ）
３０  開口
３１  フォトレジスト膜パターン（第１のマスク）
３２  開口
３３  フォトレジスト膜パターン（第２のマスク）
３４  ランド開口
３５  Ａｕ膜（接着膜）
４０  配線基板
４１  半田バンプ（バンプ電極）
４２  フォトレジスト膜パターン
４３  開口
４４  フォトレジスト膜パターン
４５  開口
４６  段差部
４８  ＢＧＡ型半導体装置（図１９）
５０  ダミーパターン
６０  モバイル電子機器
６２  表示部
６４  外部接続端子
ＤＩ：ダイパッド部
Ｅ：樹脂
ＬＥ：リード
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｒ：抵抗素子
Ｓ：スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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