(57)【要約】【課題】不良有効画素の特定がより容易である半導体装置を提供する。【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢ内に、平面視において主表面に沿った方向に互いに間隔を隔ててアレイ状に配置された光電変換素子ＰＤと、光電変換素子ＰＤ上に、平面視における光電変換素子ＰＤの座標を示す座標表示マークＡＤＭと、平面視において光電変換素子ＰＤが配置される領域と重なる位置に形成される遮光メタル層ＳＭＬとを備える。上記座標表示マークＡＤＭは、平面視において前記遮光メタル層ＳＭＬの内部に配置される。【選択図】図３
2012084687.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に、平面視において前記主表面に沿った方向に互いに間隔を隔ててアレイ状に配置された光電変換素子と、
前記光電変換素子上に配置され、平面視における前記光電変換素子の座標を示す座標表示マークと、
平面視において前記光電変換素子が配置される領域と重なる位置に形成される遮光メタル層とを備える半導体装置であって、
前記座標表示マークは、平面視において前記遮光メタル層の内部に配置される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、撮像素子としての光電変換素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体撮像素子は、半導体基板の内部に、たとえば１０００万以上２０００万以下もの光電変換素子（フォトダイオードなど）を画素として備える半導体装置である。半導体装置の内部における個々の光電変換素子のうちいずれかが不良画素となる可能性がある。上記半導体装置は、平面視において主表面に沿った方向に互いに間隔を隔てて、膨大な数の画素がアレイ状に（一方向および当該一方向に交差する方向の合計２方向に）配置されるため、多数の光電変換素子の中から不良画素の位置を特定することが困難である。
【０００３】
そこで、不良画素の特定をより容易にするために、たとえば以下の方法が行なわれている。複数の画素が主表面に沿った方向に関してアレイ状に並ぶ場合、たとえばＸ方向と、Ｘ方向に直交するＹ方向とに延在するように、画素と同様に互いに間隔を隔てて並ぶアドレスマークが配置される。このアドレスマークを元に、不良画素のＸ方向の位置とＹ方向の位置とが特定されることにより、当該不良画素の配置される場所が特定される。
【０００４】
以上のようにアドレスマークを用いて、不良画素の位置を特定することが可能な半導体装置は、たとえば特開平６−１１２２８４号公報（以下、「特許文献１」という）に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１１２２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし特許文献１に開示されるアドレスマークは、画素がアレイ状に配列される領域（これを有効画素領域という）の外側のみに形成されている。つまりアドレスマークは、有効画素領域の外側のみに形成されており、当該アドレスマークから有効画素までの主表面に沿った方向に関する距離が比較的長い。したがって、たとえば不良画素を特定する際に目視確認する画像中に、アドレスマークと不良画素との両方を映すことが困難となる。このため当該アドレスマークを用いた、不良画素の特定について作業性が悪かった。
【０００７】
本発明は、以上の問題に鑑みなされたものである。その目的は、不良画素の特定がより容易な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板内に、平面視において主表面に沿った方向に互いに間隔を隔ててアレイ状に配置された光電変換素子と、光電変換素子上に配置され、平面視における光電変換素子の座標を示す座標表示マークと、平面視において光電変換素子が配置される領域と重なる位置に形成される遮光メタル層とを備える。上記座標表示マークは、平面視において上記遮光メタル層の内部に配置される。
【発明の効果】
【０００９】
上記半導体装置を用いれば、座標表示マークと光電変換素子との平面視における距離が比較的短くなるため、不良の光電変換素子が、座標表示マークにより容易に特定される。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略断面図である。
【図２】図１中の点線「ＩＩ」で囲まれた領域に対応したチップの状態を示す概略拡大平面図である。
【図３】図２中の丸点線「ＩＩＩ」で囲まれた領域の概略拡大平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う部分における概略断面図である。
【図５】図４中の点線「Ｖ」で囲まれた領域のより詳細な構成の一例を示す概略拡大断面図である。
【図６】本実施の形態２に係る半導体装置の、図２に相当するチップの状態を示す概略拡大平面図である。
【図７】図６中の丸点線「ＶＩＩ」で囲まれた領域の概略拡大平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う部分における概略断面図である。
【図９】本実施の形態３に係る半導体装置の、図２に相当するチップの状態を示す概略拡大平面図である。
【図１０】図９中の丸点線「Ｘ」で囲まれた領域の概略拡大平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う部分における概略断面図である。
【図１２】図１１中の点線「ＸＩＩ」で囲まれた領域のより詳細な構成の一例を示す概略拡大断面図である。
【図１３】本実施の形態４に係る半導体装置の、図２に相当するチップの状態を示す概略拡大平面図である。
【図１４】図１３中の丸点線「ＸＩＶ」で囲まれた領域の概略拡大平面図である。
【図１５】図１３中の丸点線「ＸＶ」で囲まれた領域の概略拡大平面図である。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿う部分における概略断面図である。
【発明を実施するための形態】
【００１１】
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１２】
図１を参照して、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、アレイ状に配置されている。個々のチップ領域ＩＭＣごとに半導体ウェハＳＷが分割されることにより、半導体ウェハＳＷは複数個の半導体チップに分割される。
【００１３】
次に、本実施の形態としてチップ状態の半導体装置について説明する。
図２を参照して、半導体ウェハＳＷ（図１参照）の複数のチップ領域ＩＭＣの各々がダイシングラインＤＬＲにおいてダイシングされることにより、個々のチップ領域ＩＭＣが独立したチップを構成する。半導体チップＩＭＣは、矩形の平面形状を有し、フォトダイオード（画素）の形成領域ＰＤＲと、画素を制御するための周辺回路の形成領域ＰＣＲとを有している。形成領域ＰＣＲは、形成領域ＰＤＲを囲むように（たとえば両側に）形成されている。また形成領域ＰＣＲのさらに外側である最外周領域ＭＰＲには、形成領域ＰＤＲのフォトダイオードと外部回路との間で信号を入出力するためのボンディングパッドＢＰＤが、互いに間隔を隔てて複数並んでいる。ボンディングパッドＢＰＤでは、たとえば形成領域ＰＣＲに形成される、たとえば画素ＰＤのフォトダイオードの電気信号を送受信するＭＯＳトランジスタと、外部の他の回路とをボンディングにより電気的に接続する。
【００１４】
図３を参照して、形成領域ＰＤＲには、画素（光電変換素子）としてのフォトダイオードが、図２の左右方向（Ｘ方向）および上下方向（Ｙ方向）に互いに間隔を隔てて複数並んでいる。より具体的には、平面視において矩形状を有する複数の画素ＰＤが、互いに間隔を隔ててＸ方向およびＹ方向にアレイ状に配置されており、形成領域ＰＤＲの外形は矩形状である。なお画素ＰＤの平面形状は矩形状に限らず、たとえば円形状や楕円形状など任意の形状とすることができる。
【００１５】
また形成領域ＰＣＲにはアドレスマークＡＤＭ（座標表示マーク）が配置されている。アドレスマークＡＤＭは、複数並ぶ画素ＰＤのＸ方向およびＹ方向における座標（位置）を特定するために配置されるマークである。したがってアドレスマークＡＤＭは、画素ＰＤの配置される場所のＸ方向やＹ方向の座標を示す目印として配置される。
【００１６】
アドレスマークＡＤＭは、複数並ぶ画素ＰＤの行や列と、平面視においてＸ方向およびＹ方向の座標がほぼ等しい位置に配置されている。このためアドレスマークＡＤＭを用いることにより、各画素ＰＤ、ＰＤ２のＸ座標やＹ座標を特定することができる。
【００１７】
図３および図４を参照して、半導体チップＩＭＣは、たとえば半導体基板ＳＵＢの一方の主表面上に複数の画素ＰＤと、ゲート電極ＧＥを含む転送用トランジスタと、メタル配線ＭＬと遮光メタル層ＳＭＬとを有している。これらの各要素が半導体基板ＳＵＢの厚み方向（図４の上下方向）に積層されている。
【００１８】
互いに間隔を隔てて形成される画素ＰＤのそれぞれは、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されている。またメタル配線ＭＬは、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）などよりなっており、画素ＰＤと接続された転送用トランジスタと上層部とを電気的に接続するための配線層である。
【００１９】
なおフィールド酸化膜ＦＯの上にはたとえばシリコン酸化膜からなる層間絶縁層ＩＬ１、ＩＬ２が形成されており、層間絶縁層ＩＬ２（遮光メタル層ＳＭＬ）の上にはたとえばシリコン窒化膜からなるパッシベーション膜ＰＳが形成されている。
【００２０】
図４の左半分（形成領域ＰＤＲ）は遮光メタル層ＳＭＬに開口部ＣＶを有している。開口部ＣＶは、平面視において画素ＰＤとほぼ重なる位置に配置されている。
【００２１】
図４の画素ＰＤは図２の形成領域ＰＤＲに形成されており、画素ＰＤの上部が遮光メタル層ＳＭＬの開口部ＣＶとなっている。画素ＰＤの上部に遮光メタル層ＳＭＬの開口部ＣＶが形成されることにより、たとえば画素ＰＤの上部から画素ＰＤ（フォトダイオード）に光が照射され、画素ＰＤのフォトダイオードが作動する。このように形成領域ＰＤＲの画素ＰＤは、その上部に遮光メタル層ＳＭＬが配置されないため、上方からの光を受けて作動する有効画素である。
【００２２】
これに対し、図４の画素ＰＤ２は図２の形成領域ＰＣＲに配置されており、画素ＰＤ２の上部は遮光メタル層ＳＭＬで覆われている。このためたとえば画素ＰＤ２の上方から光が照射されても、画素ＰＤ２は受光しない。
【００２３】
図４のパッシベーション膜ＰＳは、図４の層間絶縁層ＩＬ２または遮光メタル層ＳＭＬの上部を覆うように形成される。ここでは平面視において画素ＰＤ２とほぼ重なる位置（およびその少し外側）においてパッシベーション膜ＰＳの開口部が形成されている。この開口部がアドレスマークＡＤＭとして配置される。たとえばアドレスマークＡＤＭが平面視において画素ＰＤ、ＰＤ２の行や列と同じＸ座標、Ｙ座標の位置に形成され、アドレスマークＡＤＭごとに位置を特定するための記号を施すことが好ましい。このようにすれば、アドレスマークＡＤＭを用いて各画素ＰＤ、ＰＤ２の位置が特定され、また特定の画素の位置が、アドレスマークに付けられた記号により容易に特定できる。
【００２４】
以上のように本実施の形態においては、パッシベーション膜ＰＳの開口部としてのアドレスマークＡＤＭが、遮光メタル層ＳＭＬと平面視において重なる位置に形成されている。言い換えればアドレスマークＡＤＭは、形成領域ＰＣＲに形成されている。ただし当該アドレスマークＡＤＭの形成される位置は図４に示す位置に限らず、たとえば形成領域ＰＤＲの遮光メタル層ＳＭＬ上にアドレスマークＡＤＭが形成されてもよい。なお図３に示すようにアドレスマークＡＤＭはたとえば矩形状を有していることが好ましいが、これに限らず、たとえば円形状や楕円形状など任意の平面形状とすることができる。
【００２５】
以上のような構成を有するため、アドレスマークＡＤＭを平面視した場合に、パッシベーション膜ＰＳが形成されず開口部となった領域をアドレスマークＡＤＭとして視認することができる。
【００２６】
なおゲート電極ＧＥは画素ＰＤの一部分の真上に配置されてもよい。次に、本実施の形態に係る有効画素としての、形成領域ＰＤＲに形成されたフォトダイオードの構成の一例を詳しく示す図５を参照して、実際の構成について説明する。
【００２７】
図５に示すように、本実施の形態の画素としてのフォトダイオードＰＤは、たとえばシリコンからなるｎ-領域ＮＴＲに形成されている。フォトダイオードＰＤは、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＰＲとにより構成されている。ｐ型ウェル領域ＰＷＲ１はフォトダイオード部内の半導体基板ＳＵＢの表面に形成されている。ｎ型不純物領域ＮＰＲはｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に形成されており、ｐ型ウェル領域ＰＷＲ１とｐｎ接合を構成している。
【００２８】
フォトダイオード部には、転送用トランジスタＳＷＴＲなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタＳＷＴＲは、１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとの各々は、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に互いに間隔を隔てて配置されている。１対のｎ型ソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの一方の領域ＮＰＲは、フォトダイオードＰＤのｎ型不純物領域ＮＰＲと一体となっており、互いに電気的に接続されている。１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＤＲの他方の領域ＮＲ、ＮＤＲは、高濃度領域としてのｎ+不純物領域ＮＤＲとＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域ＮＲとを有している。１対のソース／ドレイン領域ＮＰＲとＮＲ、ＮＤＲとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。
【００２９】
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面には、上層配線と接続するためｐ+不純物領域ＰＤＲが形成されている。
【００３０】
フォトダイオードＰＤを覆うように半導体基板ＳＵＢの表面上には、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなる反射防止膜が形成されている。この反射防止膜ＯＦ、ＮＦの一方端はゲート電極ＧＥの一方上に乗り上げている。また反射防止膜ＯＦ、ＮＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成されている。
【００３１】
半導体基板ＳＵＢの表面上には、フォトダイオードＰＤ上を覆うように層間絶縁層ＩＬ１が形成されている。層間絶縁層ＩＬ１上に、パターニングされた１層目の金属配線ＡＬ１が形成されている。この１層目の金属配線ＡＬ１は、層間絶縁層ＩＬ１のコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえばｐ+不純物領域ＰＤＲまたはｎ+不純物領域ＮＤＲに電気的に接続されている。
【００３２】
金属配線ＡＬ１上を覆うように層間絶縁層ＩＬ１上には層間絶縁層ＩＬ２が形成されている。層間絶縁層ＩＬ２上に、パターニングされた２層目の金属配線ＡＬ２が形成されている。この２層目の金属配線ＡＬ２は、層間絶縁層ＩＬ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線ＡＬ１と電気的に接続されている。金属配線ＡＬ２は図４の遮光メタル層ＳＭＬに相当する。
【００３３】
金属配線ＡＬ２上を覆うように層間絶縁層ＩＬ２上には層間絶縁層ＩＬ３が形成されている。金属配線ＡＬ２上を覆うように、層間絶縁層ＩＬ３上にはパッシベーション膜ＰＳが形成されている。このパッシベーション膜ＰＳ上であって、フォトダイオードＰＤの真上には集光レンズＬＳが配置されている。この集光レンズＬＳは光を集光してフォトダイオードＰＤに照射するためのものである。なお上記において層間絶縁層ＩＬ１、ＩＬ２、ＩＬ３は、たとえばシリコン酸化膜などの、金属配線ＡＬ１、ＡＬ２とエッチング選択比が大きく異なる材料からなっている。
【００３４】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、パッシベーション膜ＰＳの開口部としてのアドレスマークＡＤＭが、遮光メタル層ＳＭＬと平面視において重なる位置に形成されている。遮光メタル層ＳＭＬは形成領域ＰＤＲおよび形成領域ＰＣＲに形成されるため、遮光メタル層ＳＭＬが配置される領域と平面視において重なる領域には画素ＰＤ、ＰＤ２が配置される。
【００３５】
このように、平面視において画素ＰＤ２が配置される領域や、画素ＰＤが配置される領域の近傍にアドレスマークＡＤＭが配置されれば、アドレスマークＡＤＭと画素ＰＤ（ＰＤ２）との、半導体基板ＳＵＢの主表面に沿う方向に関する距離がより短くなる。したがってたとえば顕微鏡を用いて半導体チップＩＭＣ中の不良画素が、アドレスマークＡＤＭにより容易に特定される。これはアドレスマークＡＤＭが平面視において画素ＰＤ、ＰＤ２が形成される領域に配置されるために、当該不良画素からアドレスマークＡＤＭまでの距離が比較的短くなり、同時に不良画素と、当該不良画素の位置を示すアドレスマークＡＤＭとの両方を視認することが可能となる確率が高くなるためである。
【００３６】
したがって不良アドレスの位置特定を誤る可能性を低減することができ、不良アドレスを特定する作業の信頼性を高めることができる。
【００３７】
また上記のように、アドレスマークＡＤＭはパッシベーション膜ＰＳの開口部である。このためアドレスマークＡＤＭを形成するために特別な工程を追加する必要はない。またアドレスマークＡＤＭは形成領域ＰＣＲなどの内部に形成されるため、アドレスマークＡＤＭを形成するために特別な領域を準備する必要もない。したがってアドレスマークＡＤＭを形成するための工程や必要な面積は増加しない。したがって当該処理における生産コストの増大が抑制される。
【００３８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、座標表示マークの構成において異なっている。以下、本実施の形態における座標表示マークについて、図６〜図８を参照しながら説明する。
【００３９】
図６および図７を参照して、本実施の形態においては、チップ状態の半導体装置は、形成領域ＰＤＲの画素ＰＤの上部に形成される、通常と異なる平面形状を有する遮光メタル層ＳＭＬの開口部を有している。具体的には図７を参照して、画素ＰＤと平面視においてほぼ重なる位置に、たとえば矩形開口部ＣＶと円形開口部ＣＣとが、半導体基板ＳＵＢの主表面に沿う方向に関して１画素ごとに交互に複数並ぶ構成を有している。このように遮光メタル層ＳＭＬの、平面視において画素ＰＤとほぼ重なる位置において、平面形状が異なる複数種類の開口部が交互に配置されている。なおここで平面形状が異なるとは、たとえば矩形状と円形状など、客観的に異なる形状と認識できる程度に平面形状が異なることをいう。
【００４０】
上記のように遮光メタル層ＳＭＬの開口部の平面形状が変化することに伴い、それぞれの開口部の下に配置される、メタル配線ＭＬやゲート電極ＧＥの開口部や、ｎ型領域ＮＰＲは、通常の画素と同じ感度になるような平面形状となることが好ましい。ただし、メタル配線ＭＬやゲート電極ＧＥ、ｎ型領域ＮＰＲなどの各開口部のうちいずれか一部のみの平面形状が、通常の画素と同じ感度になるように変化してもよい。
【００４１】
矩形開口部ＣＶは実施の形態１の開口部ＣＶと同様に、矩形状の開口部が形成されている。これに対して円形開口部ＣＣは、画素ＰＤの位置を特定するためのアドレスマークとして配置される。
【００４２】
円形開口部ＣＣは、本来矩形開口部ＣＶが配置されるべき箇所に配置される。つまり円形開口部ＣＣは、平面視において周囲の矩形開口部ＣＶの行や列のＸ座標、Ｙ座標にほぼ等しい位置に配置される。したがって上記の矩形開口部ＣＶと円形開口部ＣＣとの配置は、アドレスマークＡＤＭと同様に、画素ＰＤの位置を特定する機能を有する。したがって本実施の形態においても実施の形態１と同様の、パッシベーション膜ＰＳの開口部としてのアドレスマークＡＤＭが形成されてもよいが、図６や図８に示すように形成されなくてもよい。
【００４３】
ここで円形開口部ＣＣごとに（たとえば各円形開口部ＣＣの近傍に）位置を特定するための記号を施すことが好ましい。このようにすれば、円形開口部ＣＣを用いて各画素ＰＤの位置が特定され、また特定の画素の位置が、アドレスマークに付けられた記号により容易に特定できる。
【００４４】
ただし、以上のように画素ＰＤ上の遮光メタル層ＳＭＬの開口部の平面形状が、開口部ＣＶと開口部ＣＣとで異なっていても、光が開口部ＣＶ、ＣＣを通ることにより、画素ＰＤは受光して光電変換素子として機能する。
【００４５】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図６〜図８において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【００４６】
次に、本実施の形態の作用効果について説明する。
カラーフィルタの配置の特徴から、縦２行、横２列の合計４画素の範囲内では、そのうち１画素の受光に多少の感度差が発生しても分光感度特性に繰り込むことによりある程度の補正が可能である。このことを利用して半導体装置全体としての受光特性に大きな影響を与えることなく、縦、横ともに１画素ごとに（つまり平面視において４画素に１画素の割合で）遮光メタル層ＳＭＬの開口部の形状が円形開口部ＣＣに変更される。このようにすれば、当該円形開口部ＣＣが形成される領域およびその周囲の画素の位置の特定が容易になる。これは開口部ＣＣの形状が他の開口部ＣＶと異なることにより、当該開口部ＣＣを位置特定用のマークとして使用することができるためである。
【００４７】
また本実施の形態においては、開口部ＣＣなどの位置特定用のマークが形成領域ＰＤＲに形成される。このためマークから画素ＰＤまでの、半導体基板ＳＵＢの主表面に沿う方向に関する距離を、実施の形態１よりもさらに短縮することができる。このため座標表示マークによる画素ＰＤの位置の特定が、実施の形態１よりもさらに容易となり、不良アドレスを特定する作業の信頼性をさらに高めることができる。
【００４８】
なお図７においては、通常と異なる開口部の平面形状が円形状となっている。しかし当該開口部の平面形状はこれに限らず、通常の開口部と異なることが容易に視認できる任意の形状とすることができる。
【００４９】
なお、本実施の形態２の構成を本実施の形態１の構成に組み合わせてもよい。本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００５０】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、座標表示マークの構成において異なっている。以下、本実施の形態における座標表示マークについて、図９〜図１２を参照しながら説明する。
【００５１】
図９および図１０を参照して、本実施の形態においては、チップ状態の半導体装置は、実施の形態２と同様に、形成領域ＰＤＲにおいて複数の画素ＰＤが互いに間隔を隔てて形成されている。ここでの複数の画素ＰＤ間のピッチに対して、本来画素ＰＤが配置されるべき箇所に画素ＰＤが配置されておらず、画素ＰＤが間引かれている。このため、画素ＰＤと平面視においてほぼ重なる位置に形成される遮光メタル層ＳＭＬの開口部ＣＶも同様に、画素ＰＤが間引かれる領域の真上においては形成されずに間引かれている。
【００５２】
図１１を参照して、画素ＰＤが間引かれた位置にはフィールド酸化膜ＦＯが幅広く形成されている。また当該間引かれた位置には開口部ＣＶは形成されず、遮光メタル層ＳＭＬが全体に配置されている。
【００５３】
このように、画素ＰＤや開口部ＣＶが間引かれた領域はマーク部として、実施の形態１のアドレスマークと同様に機能する。
【００５４】
図１１を参照して、形成領域ＰＤＲには、有効画素ＰＤが形成されるフォトダイオード部と、有効画素ＰＤが間引かれ、マークＭＫが形成されるマーク部とが形成される。マーク部においては開口部ＣＶが形成されないため、これを他の領域と異なる遮光メタル層ＳＭＬのパターンとして視認することができる。
【００５５】
図１１のマーク部は、より具体的にはたとえば図１２に示す構成を有していることが好ましい。図１２のフォトダイオード部は、図５と同様の構成を有している。そして図１２のマーク部には、開口部ＣＶが形成されず、主表面に沿った方向に関して連続的に形成される遮光メタル層ＳＭＬの一部にマークＭＫが形成される構成を有している。このようなマークＭＫが形成されれば、マーク部の視認がより容易になる。
【００５６】
図１２に示すように、たとえばマーク部において、層間絶縁層ＩＬ１上に金属配線ＡＬ１が形成され、その上の層間絶縁層ＩＬ２上に２層目の金属配線ＡＬ２が形成されてもよい。この金属配線ＡＬ２は、図１１の遮光メタル層ＳＭＬに相当する。層間絶縁層ＩＬ２を貫通するスルーホールＤＴＨの側壁および底壁に沿うように導電層ＤＴが形成されてもよい。この導電層ＤＴは、たとえばタングステン（Ｗ）よりなっている。この導電層ＤＴの上面には凹部ＣＡＶが形成されている。凹部ＣＡＶを含む導電層ＤＴの上に金属配線ＡＬ２が形成されるため、金属配線ＡＬ２には凹部としてのマークＭＫが形成される。あるいは、スルーホールＤＴＨの代わりに導電層Ｔ１を複数個形成したものが、当該マークとして用いられてもよい。
【００５７】
マークＭＫは、複数並ぶ画素ＰＤの行や列と、Ｘ方向およびＹ方向の座標がほぼ等しい位置に配置されている。このためアドレスマークＡＤＭ（図４参照）としてのマークＭＫを用いることにより、各画素ＰＤのＸ座標やＹ座標を特定することができる。したがって本実施の形態においても実施の形態１と同様の、パッシベーション膜ＰＳの開口部としてのアドレスマークＡＤＭが形成されてもよいが、図９および図１１に示すように形成されなくてもよい。
【００５８】
ここでマークＭＫごとに位置を特定するための記号をこのようにすれば、マークＭＫを用いて各画素ＰＤの位置が特定され、また特定の画素の位置が、アドレスマークに付けられた記号により容易に特定できる。施すことが好ましい。
【００５９】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図９〜図１２において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【００６０】
次に、本実施の形態の作用効果について説明する。
ある程度の数の未出力画素が存在したとしても、データ処理によって周辺画素の出力データで補完することが可能である。このことを利用して上記のように遮光メタル層ＳＭＬの間引きによるマーク部を形成すれば、当該マーク部およびその周囲の画素の位置の特定が容易になる。
【００６１】
また本実施の形態においても、実施の形態２と同様に、マーク部が形成領域ＰＤＲに形成される。このためマーク部から画素ＰＤまでの、半導体基板ＳＵＢの主表面に沿う方向に関する距離を、実施の形態１よりもさらに短縮することができる。このため座標表示マークによる画素ＰＤの位置の特定が、実施の形態１よりもさらに容易となる。
【００６２】
なお、本実施の形態３の構成を実施の形態１および実施の形態２の構成に組み合わせてもよい。本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００６３】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、座標表示マークの構成において異なっている。以下、本実施の形態における座標表示マークについて、図１３〜図１６を参照しながら説明する。
【００６４】
図１３、図１４および図１５を参照して、本実施の形態においては、チップ状態の半導体装置は、遮光メタル層ＳＭＬの平面視における外縁部（形成領域ＰＣＲの外縁部）に、互いに間隔を隔てて凸部ＡＤＭ１および凹部ＡＤＭ２が形成されている。凸部ＡＤＭ１および凹部ＡＤＭ２はそれぞれ、図１３の形成領域ＰＤＲの画素ＰＤや形成領域ＰＣＲの画素ＰＤ２、ＰＤ３（図１６参照）の、Ｘ座標やＹ座標を特定するためのアドレスマークとして形成された、遮光メタル層ＳＭＬの凸部（凹部）である。
【００６５】
このため凸部ＡＤＭ１や凹部ＡＤＭ２はそれぞれ、複数並ぶ画素ＰＤなどの行や列のＸ座標やＹ座標とほぼ等しい位置に配置されることが好ましい。
【００６６】
図１６を参照して、画素ＰＤは形成領域ＰＤＲに形成され、画素ＰＤと平面視においてほぼ重なる位置において、遮光メタル層ＳＭＬが開口されている。これに対して画素ＰＤ２、ＰＤ３は形成領域ＰＣＲに形成され、画素ＰＤ２、ＰＤ３上の遮光メタル層ＳＭＬは開口されていない。このため画素ＰＤは受光により画素として機能するが、画素ＰＤ２、ＰＤ３は受光することがない。
【００６７】
図１６において遮光メタル層ＳＭＬは、図の右半分である形成領域ＰＣＲを覆うように形成されている。しかしたとえば図１６の右側において凹部ＡＤＭ２が形成されるために遮光メタル層ＳＭＬの一部が欠落していてもよい。
【００６８】
画素ＰＤ２は、形成領域ＰＣＲにおいて、画素ＰＤがアレイ状に配置された領域の外周部を囲むように１行または１列配置されている。ただし画素ＰＤ２は複数行または複数列配置されていてもよい。画素ＰＤ２のように上部が遮光メタル層ＳＭＬで覆われた画素を有することにより、黒レベルを補正するという機能を有する。
【００６９】
また画素ＰＤ３は、ある行または列の画素ＰＤと、Ｘ座標またはＹ座標がほぼ等しい箇所に間欠的に形成されている。このように画素ＰＤ３が形成されることにより、当該画素ＰＤ３はアドレスマークＡＤＭ１、ＡＤＭ２と同様に、特定の行または列の画素ＰＤの位置を特定することができる。
【００７０】
なお画素ＰＤ２、ＰＤ３、凸部ＡＤＭ１、凹部ＡＤＭ２ともに、複数並ぶ画素ＰＤの行や列と、Ｘ方向およびＹ方向の座標がほぼ等しい位置に配置されている。このためアドレスマークである凸部ＡＤＭ１および凹部ＡＤＭ２と同様に、これらの構造を利用して各画素ＰＤのＸ座標やＹ座標を特定することができる。したがって本実施の形態においても実施の形態１と同様の、パッシベーション膜ＰＳの開口部としてのアドレスマークＡＤＭが形成されてもよいが、図１３および図１６に示すように形成されなくてもよい。
【００７１】
ここで凸部ＡＤＭ１、凹部ＡＤＭ２ごとに位置を特定するための記号を施すことが好ましい。このようにすれば、凸部ＡＤＭ１、凹部ＡＤＭ２を用いて各画素ＰＤの位置が特定され、また特定の画素の位置が、アドレスマーク（凸部ＡＤＭ１および凹部ＡＤＭ２）に付けられた記号により容易に特定できる。
【００７２】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図１３〜図１６において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。
【００７３】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、実施の形態１と同様に、平面視において画素ＰＤが配置される領域の近傍にアドレスマークＡＤＭ１、ＡＤＭ２、ＰＤ３が配置される。このため実施の形態１と同様に、当該アドレスマークを用いた不良画素の位置の特定が容易になされる。
【００７４】
また以上のアドレスマークＡＤＭ１、ＡＤＭ２などを形成するために余分な工程を追加する必要がない。このため生産コスト高の増加を抑制することができる。
【００７５】
なお、本実施の形態４の構成を実施の形態１〜実施の形態３の構成に組み合わせてもよい。本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７７】
本発明は、アレイ状に配置された画素を有する半導体装置に特に有利に適用されうる。
【符号の説明】
【００７８】
ＡＤＭ，ＡＤＭ１，ＡＤＭ２  アドレスマーク、ＡＬ１，ＡＬ２  金属配線、ＢＰＤ  ボンディングパッド、ＣＡＶ  凹部、ＣＣ  円形開口部、ＣＶ  開口部、ＤＴ  導電層、ＤＴＨ  スルーホール、ＦＯ  フィールド酸化膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＬ１，ＩＬ２  層間絶縁層、ＩＭＣ  チップ領域、ＬＳ  集光レンズ、ＭＫ  マーク、ＭＬ  メタル配線、ＭＰＲ  最外周領域、ＮＤＲ，ＮＰＲ，ＮＲ  ｎ型領域、ＮＦ  シリコン窒化膜、ＮＴＲ  ｎ-領域、ＯＦ  シリコン酸化膜、ＰＣＲ，ＰＤＲ  形成領域、ＰＤ，ＰＤ２，ＰＤ３  画素、ＰＳ  パッシベーション膜、ＰＷＲ１  ｐ型ウェル領域、ＳＭＬ  遮光メタル層、ＳＵＢ  半導体基板、ＳＷ  半導体ウェハ、ＳＷＴＲ  転送用トランジスタ、Ｔ１  導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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