(57)【要約】【課題】セトリング速度を向上させる。【解決手段】差動入力信号を増幅する差動対（Ｍ１、Ｍ２、Ｍ１９）と、差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対（Ｍ９、Ｍ１０）と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第１のＭＯＳトランジスタ対（Ｍ１１ａ、Ｍ１２ａ）と、を備える。カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の他方および一方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第２のＭＯＳトランジスタ対（Ｍ３ａ、Ｍ４ａ）をさらに備える。【選択図】図１
2012156611.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を増幅する差動対と、
前記差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対と、
前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、前記差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第１のＭＯＳトランジスタ対と、
前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、前記差動対の他方および一方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第２のＭＯＳトランジスタ対と、
を備えることを特徴とする演算増幅回路。
【請求項２】
それぞれゲートにバイアス電圧が供給され、前記差動対の一方および他方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第３のＭＯＳトランジスタ対をさらに備えることを特徴とする請求項１記載の演算増幅回路。
【請求項３】
前記カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、それぞれドレインから差動出力信号を出力する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第４のＭＯＳトランジスタ対をさらに備えることを特徴とする請求項１または２に記載の演算増幅回路。
【請求項４】
前記差動対の一方と前記カスコード増幅器対の一方とが折り返し型構成とされ、前記差動対の他方と前記カスコード増幅器対の他方とが折り返し型構成とされることを特徴とする請求項１乃至３のいずれか一に記載の演算増幅回路。
【請求項５】
請求項１乃至４のいずれか一に記載の演算増幅回路を用いたパイプラインＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路に係り、特に、全差動型の演算増幅回路に係る。
【背景技術】
【０００２】
差動増幅回路は、アナログ回路の中でしばしば用いられる基本回路であって、例えば演算増幅回路に用いられる。また、演算増幅回路では、ノイズ等の影響を低減するために入力段から出力段まで回路全体を全て差動型とした全演算増幅回路が用いられることも多い。
【０００３】
図６は、従来の典型的な全差動型の演算増幅回路の回路図である。図６の演算増幅回路は、非特許文献１に記載され、特に出力段のバイアス設定法を参考にした、フォールデッド・カスコード回路の入力段に出力段が縦続接続された２段構成の全差動型演算増幅回路である。以下において、全差動型演算増幅回路は、対称形であるので、対称形の一方を説明し、他方を（）で示す。
【０００４】
図６において、ＰｃｈトランジスタＭ１（Ｍ２）は、ゲートに入力差動信号Ｖｉｎ＋（Ｖｉｎ−）が与えられ、ドレインをＮｃｈトランジスタＭ９（Ｍ１０）のソース、ＮｃｈトランジスタＭ１１（Ｍ１２）のドレインに接続し、ソースをＰｃｈトランジスタＭ１９のドレインに接続する。ＰｃｈトランジスタＭ１９は、ゲートにバイアス電圧Ｖｂ１が与えられ、ソースを電源ＶＤＤに接続する。ＮｃｈトランジスタＭ９（Ｍ１０）は、ゲートにバイアス電圧Ｖｂ５が与えられ、ドレインをＰｃｈトランジスタＭ７（Ｍ８）のドレイン、ＮｃｈトランジスタＭ３（Ｍ４）のゲート、ＮｃｈトランジスタＭ１５（Ｍ１６）のゲートに接続する。ＰｃｈトランジスタＭ７（Ｍ８）は、ゲートにバイアス電圧Ｖｂ３が与えられ、ソースをＰｃｈトランジスタＭ５（Ｍ６）のドレインに接続する。ＰｃｈトランジスタＭ５（Ｍ６）は、ゲートにバイアス電圧Ｖｂ２が与えられ、ソースを電源ＶＤＤに接続する。ＮｃｈトランジスタＭ１１（Ｍ１２）は、ゲートにバイアス電圧Ｖｂ６が与えられ、ソースを接地する。
【０００５】
ＮｃｈトランジスタＭ１５（Ｍ１６）は、ソースを接地し、ドレインから出力差動信号Ｖｏｕｔ＋（Ｖｏｕｔ−）を出力する。ＮｃｈトランジスタＭ１７（Ｍ１８）は、演算増幅回路の出力端子のコモン電圧を制御するための同相帰還回路（図示せず）からの制御電圧Ｖｃｍｆｂがゲートに与えられ、ドレインをＮｃｈトランジスタＭ１５（Ｍ１６）のドレインに接続し、ソースを接地する。ＰｃｈトランジスタＭ１３（Ｍ１４）は、ゲートにバイアス電圧Ｖｂ４が与えられ、ソースを電源ＶＤＤに接続し、ドレインをＮｃｈトランジスタＭ１５（Ｍ１６）のドレインに接続する。ＮｃｈトランジスタＭ３（Ｍ４）は、ドレインをＰｃｈトランジスタＭ１９のドレインに接続し、ソースを接地する。位相補償用の容量素子Ｃ１（Ｃ２）は、ＮｃｈトランジスタＭ１５（Ｍ１６）のドレインとＮｃｈトランジスタＭ９（Ｍ１０）のソース間に接続される。
【０００６】
以上のような構成の演算増幅回路において、入力差動信号Ｖｉｎ＋（Ｖｉｎ−）は、ＰｃｈトランジスタＭ１（Ｍ２）、Ｍ１９で構成される入力段の差動対から、定電流源用のＮｃｈトランジスタＭ１１（Ｍ１２）でバイアスされたＮｃｈトランジスタＭ９（Ｍ１０）であるゲート接地トランジスタを経由し（所謂、フォールデッド・カスコード構成）、さらにソース接地トランジスタであるＮｃｈトランジスタＭ１５（Ｍ１６）を介して、出力差動信号Ｖｏｕｔ＋（Ｖｏｕｔ−）として出力される。
【０００７】
ここで、入力差動信号Ｖｉｎ＋（Ｖｉｎ−）として微小な差動信号が入力されたときの、ＮｃｈトランジスタＭ１５（Ｍ１６）のバイアス電流を考える。ＮｃｈトランジスタＭ３（Ｍ４）は、ゲートがＮｃｈトランジスタＭ１５（Ｍ１６）のゲートと共通接続されることにより、ＮｃｈトランジスタＭ３（Ｍ４）のドレイン電流は、ＮｃｈトランジスタＭ１５（Ｍ１６）のドレイン電流に比例する。さらに、ＮｃｈトランジスタＭ３とＭ４のドレイン同士が接続されるので、両者のドレイン電流が加算され、逆相成分は打ち消し合い、同相成分のみとなる。
【０００８】
さらに、この加算された電流は、ＰｃｈトランジスタＭ１（Ｍ２）、ＮｃｈトランジスタＭ９（Ｍ１０）を経由して、ＮｃｈトランジスタＭ３（Ｍ４）のゲート電極に到達する。この場合、ＮｃｈトランジスタＭ３（Ｍ４）、ＰｃｈトランジスタＭ１（Ｍ２）、ＮｃｈトランジスタＭ９（Ｍ１０）によって帰還ループが構成される。従って、ＮｃｈトランジスタＭ３とＭ４のドレイン電流を加えた値は、定電流源用のＰｃｈトランジスタＭ１９のドレイン電流からＰｃｈトランジスタＭ１とＭ２のドレイン電流を引いた値に固定される。
【０００９】
以上の結果、ＮｃｈトランジスタＭ１５（Ｍ１６）の電流も、ＮｃｈトランジスタＭ３（Ｍ４）とのミラー比で決定される値に固定されることになる。尚、この帰還ループは、同相成分のみに関して働き、差動成分については働かない。ＮｃｈトランジスタＭ３（Ｍ４）、ＰｃｈトランジスタＭ１（Ｍ２）、ＮｃｈトランジスタＭ９（Ｍ１０）によって帰還ループが構成される回路を同相帰還回路と呼び、ドレイン電極共通のＮｃｈトランジスタＭ３とＭ４を同相検出回路と呼ぶ。
【００１０】
図７は、特許文献１に記載の本発明者による差動型演算増幅回路の回路図である。図７において、カスコード接続されたＮｃｈトランジスタＭ５１、Ｍ５５、（Ｍ５４、Ｍ５８）→フォールデッド・カスコード接続されたＰｃｈトランジスタＭ６０（Ｍ５９）→ソース接地のＰｃｈトランジスタＭ６４（Ｍ６３）からなる信号経路によって構成される増幅回路は、高利得で狭帯域の特性を有するゲイン・パスとして機能する。一方、カスコード接続されたＮｃｈトランジスタＭ５２、Ｍ５６、（Ｍ５３、Ｍ５７）からなる増幅回路は、ＰｃｈトランジスタＭ６３（Ｍ６４）を負荷とし、低利得で広帯域、広ダイナミックレンジの特性を有するフィードフォワード・パスとして機能する。各パスを経由してそれぞれ増幅された信号が出力端子で合成されることにより、高利得かつ広帯域、広ダイナミックレンジな演算増幅回路が実現される。
【００１１】
また、ＰｃｈトランジスタＭ６０（Ｍ５９）のドレインは、ソースが電源電位ＶＤＤに接続されたＰｃｈトランジスタＭ６６（Ｍ６５）のゲートにも接続されており、ＰｃｈトランジスタＭ６６（Ｍ６５）のドレインは、ゲートに一定の電圧が供給されているＰｃｈトランジスタＭ６８（Ｍ６７）およびＮｃｈトランジスタＭ６２（Ｍ６１）のソース・ドレインを経由してＰｃｈトランジスタＭ６０（Ｍ５９）のドレインと接続されることにより、ゲイン・パス内での局所負帰還ループを構成するとともに、この局所負帰還ループを構成するＰｃｈトランジスタＭ６６とＭ６５のドレイン電極を互いに接続する。
【００１２】
このような構成によれば、それぞれの局所負帰還ループ内における差動信号は互いに打ち消し合うので、ゲイン・パス内での同相負帰還回路として動作し、差動信号入力時にも安定して出力トランジスタＭ６４とＭ６３のゲート電位の同相成分（動作点）の変動を検出し、出力トランジスタＭ６４とＭ６３のバイアス電流の安定化を図ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２１０６３５号公報
【非特許文献】
【００１４】
【非特許文献１】“Ａｎ  Ｏｖｅｒ−６０  ｄＢ  Ｔｒｕｅ  Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｅｄ  Ｌｅｖｅｌ  Ｓｈｉｆｔｉｎｇ  ａｎｄ  ａｎ  Ｏｐａｍｐ  Ｗｉｔｈ  Ｏｎｌｙ  ３０  ｄＢ  Ｌｏｏｐ  Ｇａｉｎ”，  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ＶＯＬ．  ４３，ＮＯ．１２、  ｐｐ．２６２０−２６３０，Ｄｅｃｅｍｂｅｒ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以下の分析は本発明において与えられる。
【００１６】
ところで、同相帰還回路が変動を受けた直後のセトリング時には、差動信号の同相成分のみならず、差動成分にも影響が及んで擾乱を引き起こす。演算増幅回路において、この擾乱の期間を少しでも短くするために、セトリング速度は、より高速であることが望ましい。セトリング速度に影響を与える同相帰還ループは、図６では、ＰｃｈトランジスタＭ１（Ｍ２）、ＮｃｈトランジスタＭ３（Ｍ４）、Ｍ９（Ｍ１０）の３つのトランジスタで構成され、図７では、ＰｃｈトランジスタＭ６６（Ｍ６５）、Ｍ６８（Ｍ６７）、ＮｃｈトランジスタＭ６２（Ｍ６１）の３つのトランジスタで構成される。各々のトランジスタは遅延要素となるため、セトリング速度が遅くなってしまう。
【課題を解決するための手段】
【００１７】
本発明の１つのアスペクト（側面）に係る演算増幅回路は、差動入力信号を増幅する差動対と、差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第１のＭＯＳトランジスタ対と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の他方および一方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第２のＭＯＳトランジスタ対と、を備える。
【発明の効果】
【００１８】
本発明によれば、同相帰還ループが２つのトランジスタで構成されるので、セトリング速度が向上する。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施例に係る演算増幅回路の回路図である。
【図２】本発明の第１の実施例に係る演算増幅回路の等価回路である。
【図３】本発明の第２の実施例に係る演算増幅回路の回路図である。
【図４】本発明の第３の実施例に係る演算増幅回路の回路図である。
【図５】本発明の実施例に係るＡＤ変換器の構成を示すブロック図である。
【図６】従来の典型的な全差動型の演算増幅回路の回路図である。
【図７】特許文献１に記載の差動型演算増幅回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２１】
本発明の一実施形態に係る演算増幅回路は、差動入力信号を増幅する差動対（図１のＭ１、Ｍ２、Ｍ１９）と、差動対の一方および他方の出力端にそれぞれ接続される一方および他方のカスコード増幅器対（図１のＭ９、Ｍ１０）と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の一方および他方の出力端にそれぞれドレインを接続するソース接地の第１のＭＯＳトランジスタ対（図１のＭ１１ａ、Ｍ１２ａ）と、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、差動対の他方および一方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第２のＭＯＳトランジスタ対（図１のＭ３ａ、Ｍ４ａ）と、を備える。
【００２２】
このような演算増幅回路によれば、カスコード増幅器対を構成するゲート接地のトランジスタ対（図１のＭ９、Ｍ１０）とソース接地の第１のＭＯＳトランジスタ対（図１のＭ１１ａ、Ｍ１２ａ）とで同相帰還ループが構成されるので、セトリング速度が向上する。
【００２３】
また、カスコード増幅器対を構成するゲート接地のトランジスタ対（図１のＭ９、Ｍ１０）のソースに、ソース接地の第１および第２のＭＯＳトランジスタのドレインが接続され、これらのトランジスタが、ゲート接地のトランジスタ対のバイアス電流を供給するとともに、局所同相帰還回路の構成素子となり、同相成分の検出機能と増幅機能を有する。さらに、バイアス電流の供給も兼ね、同相検出回路が独立には存在しないので、消費電流が増加せず、チップ面積も増加しない。
【００２４】
演算増幅回路において、それぞれゲートにバイアス電圧が供給され、差動対の一方および他方の出力端にそれぞれドレインを接続する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第３のＭＯＳトランジスタ対（図３のＭａ、Ｍｂ）をさらに備えるようにしてもよい。
【００２５】
演算増幅回路において、カスコード増幅器対の一方および他方の出力端にそれぞれゲートを接続し、それぞれドレインから差動出力信号を出力する、第１のＭＯＳトランジスタ対と同一の導電型であるソース接地の第４のＭＯＳトランジスタ対（図１のＭ１５、Ｍ１６）をさらに備えるようにしてもよい。
【００２６】
演算増幅回路において、差動対の一方とカスコード増幅器対の一方とが折り返し型（フォールデッド）構成とされ、差動対の他方とカスコード増幅器対の他方とが折り返し型（フォールデッド）構成とされるようにしてもよい。
【００２７】
パイプラインＡＤ変換器において、上記の演算増幅回路を用いた構成としてもよい。
【００２８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２９】
図１は、本発明の第１の実施例に係る演算増幅回路の回路図である。図１において、図６と同一の符号は、同一物を表し、その説明を省略する。図１において、ＮｃｈトランジスタＭ１１ａ（Ｍ１２ａ）は、ゲートをＮｃｈトランジスタＭ９（Ｍ１０）のドレインに接続し、ドレインをＮｃｈトランジスタＭ９（Ｍ１０）のソースに接続し、ソースを接地する。ＮｃｈトランジスタＭ３ａ（Ｍ４ａ）は、ゲートをＮｃｈトランジスタＭ９（Ｍ１０）のドレインに接続し、ドレインをＮｃｈトランジスタＭ１０（Ｍ９）のソースに接続し、ソースを接地する。ＰｃｈトランジスタＭ１（Ｍ２）、Ｍ１９の差動対と、ゲート接地であるＮｃｈトランジスタＭ９（Ｍ１０）の増幅器対、およびＮｃｈトランジスタＭ３ａ（Ｍ４ａ）、Ｍ１１ａ（Ｍ１２ａ）でフォールデッド・カスコード回路を構成している。
【００３０】
ここで、Ｍ１１ａ（Ｍ１２ａ）とＭ４ａ（Ｍ３ａ）のドレイン同士が接続されるので、Ｍ９（Ｍ１０）のドレイン電流は、Ｍ１１ａ（Ｍ１２ａ）、Ｍ４ａ（Ｍ３ａ）の同相成分となる。また、Ｍ５（Ｍ６）、Ｍ７（Ｍ８）のカスコード回路は、Ｍ９（Ｍ１０）の負荷であり、Ｍ９（Ｍ１０）の出力は、Ｍ１５（Ｍ１６）、Ｍ１３（Ｍ１４）で構成される出力段に入力される。
【００３１】
以上のような構成の演算増幅回路において、Ｍ９（Ｍ１０）のドレインは、Ｍ１１ａ（Ｍ１２ａ）のゲートに接続され、Ｍ９（Ｍ１０）、Ｍ１１ａ（Ｍ１２ａ）の２つのトランジスタによって負帰還ループが構成される。ただし、この負帰還ループは、同相成分に対して働き、差動成分に対しては働かないことは従来例と同じである。従って、Ｍ１１ａ（Ｍ１２ａ）とＭ４ａ（Ｍ３ａ）のドレイン電流の和（同相成分）は、Ｍ５（Ｍ６）のドレイン電流に一致する。この結果、ミラー接続されたＭ１５（Ｍ１６）のバイアス電流は、安定に設定される。
【００３２】
また、入力差動信号Ｖｉｎ＋（Ｖｉｎ−）による差動対からの差動成分に対しては、従来のフォールデッド・カスコード回路と同等の動作となり、Ｍ１（Ｍ２）の差動成分は、Ｍ９（Ｍ１０）のゲート接地トランジスタを経由し、Ｍ１５（Ｍ１６）による出力段を介して、出力差動信号Ｖｏｕｔ＋（Ｖｏｕｔ−）として現れる。
【００３３】
以上のような演算増幅回路によれば、Ｍ１１ａ（Ｍ１２ａ）とＭ４ａ（Ｍ３ａ）は、同相検出回路となると同時に、Ｍ９（Ｍ１０）のバイアス電流の供給も兼ねる。このため、同相検出回路において、バイアス電流の供給に伴う消費電流の増加およびチップ面積の増加は生じない。また、同相帰還ループは、Ｍ９（Ｍ１０）とＭ１１ａ（Ｍ１２ａ）の２つのトランジスタで構成される。したがって、従来に比べて少ないトランジスタ数で構成されるので、セトリング速度が向上する。
【００３４】
次に、以上のような構成の演算増幅回路における安定性について説明する。上記の効果が生じるためには、Ｍ３ａ→Ｍ１０→Ｍ４ａ→Ｍ９→Ｍ３ａで構成される正帰還ループが安定であることが必要である。
【００３５】
演算増幅回路は、入出力端子を帰還素子など用いて負帰還構成で使用されるのが、一般的である。図２に示す等価回路は、簡単のために図１で全帰還（入出力を直接接続）を掛けた場合の差動信号成分に関する小信号等価回路である。各記号の意味を以下に示す。
【００３６】
ｇｍ１：Ｍ９（Ｍ１０）の相互コンダクタンス、ｇｍ２：Ｍ１１ａ（Ｍ１２ａ）の相互コンダクタンス
ｋｇｍ２：Ｍ３ａ（Ｍ４ａ）の相互コンダクタンス、ｋはＭ１１ａ（Ｍ１２ａ）との比率を表す。
Ｇｍ：Ｍ１５（Ｍ１６）→Ｍ２（Ｍ１）の信号経路による等価的な相互コンダクタンス（Ｇｍ≫ｇｍ１、ｇｍ２）
Ｒ：Ｍ７（Ｍ８）、Ｍ５（Ｍ６）によるカスコード回路の出力抵抗
Ｃ１：Ｍ１１ａ（Ｍ１２ａ）のゲート電極とグランド間に存在する容量
Ｃ２：Ｍ１１ａ（Ｍ１２ａ）のドレイン電極とグランド間に存在する容量
なお、図２の等価回路におけるＣ１、Ｃ２は、図１のＣ１、Ｃ２とは異なるものである。
【００３７】
ここでは簡単のため、Ｍ１、Ｍ２、Ｍ３ａ、Ｍ４ａ、Ｍ９、Ｍ１０、Ｍ１１ａ、Ｍ１２ａの出力抵抗、Ｍ１５（Ｍ１６）→Ｍ２（Ｍ１）の信号経路における周波数特性に係わる素子（位相補償容量など）を無視している。
【００３８】
図１の演算増幅回路における安定性を調べるため、図２の回路がもつ４つの極の中、絶対値が最小のものをｐ１とし、ｐ１を求める。尚、通常の設計では、ｐ１以外は、負の値となり安定である。
【００３９】
４つの極は、次式の根で与えられる。ここで左辺は、伝達関数の分母多項式である。
2012156611.tif 000003
【００４０】
いま、ｐ１の絶対値が、残りの極のそれに対し十分小さいと仮定すると、次の近似式を得る。
2012156611.tif 000004
これは、上式左辺の定数項をｓの１次の係数で割って負号を付けたものである。
【００４１】
本実施例の回路では、ｋ≫１のときループ・ゲインが大きくなり不安定となるが、このときｐ１は正の値をとる。
【００４２】
次に、回路が安定に動作するためのｋの範囲を調べる。上式より、ｐ１＜０になるための条件は、
2012156611.tif 000005
である。
【００４３】
通常の設計では、Ｇｍ≫ｇｍ２であるので、上の不等式の右辺は、１より十分大きな値となる。従って、設計値であるｋ＝１に対して、バラツキを考慮しても回路が十分安定して動作することが示される。
【実施例２】
【００４４】
図３は、本発明の第２の実施例に係る演算増幅回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３において、図１のＰｃｈトランジスタＭ５（Ｍ６）、Ｍ７（Ｍ８）、Ｍ１３（Ｍ１４）を廃する。
【００４５】
ＰｃｈトランジスタＭ３１（Ｍ３２）は、ゲートにバイアス電圧Ｖｂ２が与えられ、ソースを電源ＶＤＤに接続し、ドレインをＮｃｈトランジスタＭ９（Ｍ１０）のドレインに接続する。ＮｃｈトランジスタＭ３５（Ｍ３６）は、ゲートをＭ９（Ｍ１０）のドレインに接続し、ソースを接地する。ダイオード接続されたＰｃｈトランジスタＭ３３（Ｍ３４）は、ドレインをＮｃｈトランジスタＭ３５（Ｍ３６）のドレインとＰｃｈトランジスタＭ４３（Ｍ４４）のゲートに接続し、ソースを電源ＶＤＤに接続する。ＰｃｈトランジスタＭ４３（Ｍ４４）は、ドレインをＰｃｈトランジスタＭ３７（Ｍ３８）のゲート、ＰｃｈトランジスタＭ４５（Ｍ４６）のゲート、ＰｃｈトランジスタＭ３９（Ｍ４０）のドレイン、ＮｃｈトランジスタＭ４１（Ｍ４２）のドレインに接続し、ソースを電源ＶＤＤに接続する。ＰｃｈトランジスタＭ３７、Ｍ３８は、ドレインを共通にＰｃｈトランジスタＭ３９、Ｍ４０のソースに接続し、ソースを電源ＶＤＤに接続する。ＰｃｈトランジスタＭ３９、Ｍ４０は、ゲートに共通にバイアス電圧Ｖｂ８が与えられる。ＮｃｈトランジスタＭ４１、Ｍ４２は、ゲートにバイアス電圧Ｖｂ７が与えられ、ソースを接地する。ＰｃｈトランジスタＭ４５（Ｍ４６）は、ドレインをＮｃｈトランジスタＭ１５（Ｍ１６）のドレインと接続し、ソースを電源ＶＤＤに接続する。位相補償用の容量素子Ｃ３（Ｃ４）は、ＰｃｈトランジスタＭ４５（Ｍ４６）のゲートとドレイン間に接続される。ＮｃｈトランジスタＭａ（Ｍｂ）は、ゲートにバイアス電圧Ｖｂが与えられ、ドレインをＮｃｈトランジスタＭ９（Ｍ１０）のソースに接続し、ソースを接地する。
【００４６】
以上のような構成の演算増幅回路は、実施例１に対し、さらなる低電圧動作・高利得を得るため３段構成としている。初段の出力は、Ｍ３５（Ｍ３６）のゲートに現れ、Ｍ３３（Ｍ３４）とＭ４３（Ｍ４４）によるカレントミラー回路で位相を反転し、同時にＭ４１（Ｍ４２）の負荷トランジスタと共に２段目の増幅段を構成する。この出力を受けたＭ４５（Ｍ４６）とＭ１５（Ｍ１６）が３段目の増幅段を構成する。この場合、Ｍ１５（Ｍ１６）は、初段の出力をフィード・フォワードし、また出力段をプッシュ・プル動作とすることにより、高速化を図っている。
【００４７】
ここで演算増幅回路の最低動作電圧を比較すると、図１が約１．１５Ｖ（０．２５Ｖ×２（Ｍ５、Ｍ７の飽和電圧）＋０．６５Ｖ（Ｍ１５のゲート・ソース間電圧））に対して、図３では、約０．９Ｖ（０．２５Ｖ（Ｍ４１の飽和電圧）＋０．６５Ｖ（Ｍ４５のゲート・ソース間電圧））と、約０．２５Ｖ低くすることができる。
【００４８】
尚、実線で囲った定電流源用のＮｃｈトランジスタＭａ（Ｍｂ）は、Ｍ３ａ（Ｍ４ａ）、Ｍ１１ａ（Ｍ１２ａ）の電流を減ずる定電流源として機能し、Ｍ３ａ（Ｍ４ａ）、Ｍ１１ａ（Ｍ１２ａ）のゲート面積などの設計自由度を上げるためのものである。ここで、設計自由度を上げることについて説明する。
【００４９】
一般に、通常回路構成を固定した場合、ゲインと速度は相反する性能項目（即ち、一方の値を良くすると、他方は劣化する）となる。
【００５０】
Ｍａを追加することにより、Ｍ１１ａとＭ４ａ（両者は、サイズも電流も同じとする）に流れる電流をコントロール可能となる。この点について説明する。ここで、定電流源用のトランジスタＭａ（Ｍｂ）と、Ｍ３ａ（Ｍ４ａ）、Ｍ１１ａ（Ｍ１２ａ）のゲート面積の関係は、Ｍａ＝Ｍｂ、Ｍ３ａ＝Ｍ４ａ＝Ｍ１１ａ＝Ｍ１２ａ（等号は同一サイズの意味）であるとする。尚、以下では煩雑になるので回路の片側のみについて記述する。
【００５１】
初段回路部の左半分の電流について見ると、Ｍ１９のドレイン電流の１／２とＭ３１のドレイン電流を加えた値は、Ｍ１１ａ、Ｍ４ａ、Ｍａの各ドレイン電流の和と等しくなる。ここで、電流の値そのものは、全体回路の要求される周波数特性などから決定される。従って、Ｍａを追加することで、和が一定の下でＭ１１ａとＭ４ａの電流が調節可能となる。
【００５２】
一般に、トランジスタは電流が増えれば相互コンダクタンスが上がり、この結果、速度も向上する。ここで速度とは、例えばＭ１１ａとＭ９で構成される負帰還ループのセトリング速度（即ち、同相成分の安定速度）、Ｍ１１ａとＭ４ａのドレイン電流の加算速度（即ち、同相成分の検出速度）である。一方、トランジスタは電流が減れば、トランジスタの出力抵抗値が上昇する。従ってＭ１とＭ３１、Ｍ９、Ｍ１１ａ、Ｍ４ａ、Ｍａで構成されるフォールデッド・カスコード段のゲインが増加する。
【００５３】
このように、ゲインと速度は、相反する性能項目となるので、要求性能に応じてトランジスタに流す電流を調節することが好ましい。
【００５４】
Ｍ１１ａのゲート電極とグランド間に接続されるゲート容量（ゲート面積に比例）に並列に付加されるものは、Ｍ３ａ、Ｍ３５、Ｍ１５のゲート容量である。これらを合計した容量は、高速化のために、なるべく小さくする必要がある。何故ならば、前述したフォールデッド・カスコード段の出力ノードであるＭ９のドレインに負荷容量として働くからである。
【００５５】
一方、Ｍ３５とＭ１５のバイアス電流は、Ｍ１１ａに流す電流を基準として、ミラー比（Ｍ１１ａを１としたときの）で決定される。また、Ｍ３５とＭ１５の電流値そのものは、全体回路の要求される周波数特性などから決定される。
【００５６】
従って、基準となるＭ１１ａを最小とし、Ｍａを付加せずＭ１１ａに流れる電流を最大とすれば、ゲート容量の合計を最小とすることができる。しかし、前述したゲインと速度のトレードオフが存在するので、必要に応じてＭａを付加することで、Ｍ１１ａのゲート面積（トランジスタサイズ）やバイアス電流を調節して、要求性能を満足させることが可能である。
【００５７】
また、Ｍａを追加することにより、Ｍ１１ａとＭ４ａのバイアス電流が変化し、以下のようになる。
（１）Ｍ１１ａとＭ４ａの相互コンダクタンスが変化し、同相成分の検出速度が変化する。
（２）Ｍ１１ａの相互コンダクタンスが変化し、Ｍ９との同相帰還ループのセトリング速度が変化する。
（３）Ｍ１１ａとＭ４ａの出力抵抗が変化し、フォールデッド・カスコード段のゲインが変化する。ただし、Ｍ１１ａ、Ｍ４ａ、Ｍａに流れる電流の和は変化しない。
【００５８】
以上のように、Ｍａを追加することで、同相成分検出、同相帰還、およびバイアス供給の３つの機能に対し、設計の自由度を高めることが可能である。
【００５９】
なお、以上のようなＮｃｈトランジスタＭａ（Ｍｂ）は、図１に対しても同様に適用できることは言うまでも無い。
【００６０】
また、出力段のＭ４５、Ｍ４６のバイアス電流の安定化は、Ｍ３７〜Ｍ４０で構成される同相帰還回路によってなされる。
【実施例３】
【００６１】
図４は、本発明の第３の実施例に係る演算増幅回路の回路図である。図４において、図７と同一の符号は、同一物を表し、その説明を省略する。本実施例の演算増幅回路は、図７におけるＭ６０（Ｍ５９）、Ｍ７０（Ｍ６９）、Ｍ６６（Ｍ６５）、Ｍ６８（Ｍ６７）、Ｍ６２（Ｍ６１）を廃し、ＰｃｈトランジスタＭ６０ａ（Ｍ５９ａ）、Ｍ７０ａ（Ｍ６９ａ）、Ｍ６６ａ（Ｍ６５ａ）、ＮｃｈトランジスタＭ６２ａ（Ｍ６１ａ）を備える。
【００６２】
Ｍ６０ａ（Ｍ５９ａ）は、ゲートにバイアス電圧Ｖｂ１２が与えられ、ソースをＭ５５（Ｍ５８）のドレイン、Ｍ７０ａ（Ｍ６９ａ）のドレインに接続し、ドレインをＭ７０ａ（Ｍ６９ａ）、Ｍ６６ａ（Ｍ６５ａ）、Ｍ６４（Ｍ６３）のそれぞれのゲートおよびＭ６２ａ（Ｍ６１ａ）のドレインに接続する。Ｍ７０ａ（Ｍ６９ａ）は、ソースを電源ＶＤＤに接続する。Ｍ６６ａ（Ｍ６５ａ）は、ドレインをＭ５８（Ｍ５５）のドレインに接続し、ソースを電源ＶＤＤに接続する。Ｍ６２ａ（Ｍ６１ａ）は、ゲートにバイアス電圧Ｖｂ１３が与えられ、ソースをＭ７４（Ｍ７３）のドレインに接続する。
【００６３】
なお、図４では、Ｍ５１、Ｍ５４、（Ｍ７１）が実施形態における差動対に該当し、Ｍ５９ａ、Ｍ６０ａが実施形態におけるカスコード増幅器対に該当し、差動対とカスコード増幅器対との間にそれぞれ介在するゲート接地のＭ５５、Ｍ５８は、差動対の寄生容量による出力信号の精度劣化を抑えるためのものであって、必須のものではない。
【００６４】
このような構成の演算増幅回路によれば、同相帰還ループに含まれるトランジスタは、Ｍ６０ａ（Ｍ５９ａ）とＭ７０ａ（Ｍ６９ａ）の２個であって、図７の３個に比べてトランジスタ数が減少し、同相帰還ループの高速化が達成される。すなわち、セトリング速度が速い。
【００６５】
また、図７に比べてトランジスタ数が減少するので、消費電流と素子数の削減がなされる。
【実施例４】
【００６６】
図５は、本発明の実施例に係るＡＤ変換器の構成を示すブロック図である。図５において、ＡＤ変換器は、サンプル・ホールド回路Ｓ／Ｈ、マルチプライングＤＡ変換回路ＭＤＡＣ１〜ＭＤＡＣ８、比較器ＣＭＰ１〜ＣＭＰ９、基準電源回路１０、シフトレジスタ・エラーコレクション回路１１を備え、例えば１０ｂｉｔ出力の画像用高速パイプラインＡ／Ｄ変換器である。
【００６７】
サンプル・ホールド回路Ｓ／Ｈは、画像信号などの高速アナログ入力信号を受け、差動出力信号を比較器ＣＭＰ１およびマルチプライングＤＡ変換回路ＭＤＡＣ１に出力する。比較器ＣＭＰ１の出力は、最上位ビットとしてシフトレジスタ・エラーコレクション回路１１およびマルチプライングＤＡ変換回路ＭＤＡＣ１に入力される。
【００６８】
以下、同様に縦続接続されたマルチプライングＤＡ変換回路ＭＤＡＣ２〜ＭＤＡＣ８の各ステージで信号が同様に処理され、比較器ＣＭＰ２〜ＣＭＰ９からそれぞれ下位ビットに相当する出力を得る。各ステージはパイプライン動作をするため、シフトレジスタ・エラーコレクション回路１１は、１クロック毎にＡ／Ｄの変換結果として１０ｂｉｔデジタル出力を出力する。
【００６９】
ここで、マルチプライングＤＡ変換回路ＭＤＡＣ１〜ＭＤＡＣ８は、演算増幅回路と容量素子（入力用と帰還用）およびスイッチを含み、増幅率が容量素子の容量比で決定される係数回路である。また、マルチプライングＤＡ変換回路ＭＤＡＣ１〜ＭＤＡＣ８における下方の↑は、それぞれ比較器ＣＭＰ１〜ＣＭＰ８の比較結果出力信号であって、各マルチプライングＤＡ変換回路がもつスイッチを比較結果によって制御することにより複数の基準電源回路の出力のどれを選択するかを決定する。さらに、基準電源回路１０は、マルチプライングＤＡ変換回路ＭＤＡＣ１〜ＭＤＡＣ８のそれぞれに含まれる容量素子にスイッチを介して接続され、さらに比較器ＣＭＰ１〜ＣＭＰ９の比較電圧用としても接続される。
【００７０】
このようなＡＤ変換器の変換速度と変換精度を律するのは、演算増幅回路の速度と利得であることは、良く知られている。また、ＡＤ変換器における消費電力とチップ面積は、回路ブロックの大部分を占める演算増幅回路によって支配される。従って、実施例１〜３に示すような演算増幅回路をサンプル・ホールド回路Ｓ／ＨおよびマルチプライングＤＡ変換回路ＭＤＡＣ１〜ＭＤＡＣ８に用いることで、低消費電力で高速、かつ小面積の画像用高速パイプラインＡ／Ｄ変換器を実現することが可能である。
【００７１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１０  基準電源回路
１１  シフトレジスタ・エラーコレクション回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ１１、Ｃ１２  容量素子
ＣＭＰ１〜ＣＭＰ９  比較器
Ｍ１、Ｍ２、Ｍ５〜Ｍ８、Ｍ１３、Ｍ１４、Ｍ１９、Ｍ３１〜Ｍ３４、Ｍ３７〜Ｍ４０、Ｍ４３〜Ｍ４６、Ｍ５９ａ、Ｍ６０ａ、Ｍ６３、Ｍ６４、Ｍ６５ａ、Ｍ６６ａ、Ｍ６９ａ、Ｍ７０ａ、Ｍ７５  Ｐｃｈトランジスタ
Ｍ３ａ、Ｍ４ａ、Ｍ９、Ｍ１０、Ｍ１１ａ、Ｍ１２ａ、Ｍ１５〜Ｍ１８、Ｍ３５、Ｍ３６、Ｍ４１、Ｍ４２、Ｍ５１〜Ｍ５８、Ｍ６１ａ、Ｍ６２ａ、Ｍ７２〜Ｍ７４、Ｍ７６、Ｍａ、Ｍｂ  Ｎｃｈトランジスタ
ＭＤＡＣ１〜ＭＤＡＣ８  マルチプライングＤＡ変換回路
Ｓ／Ｈ  サンプル・ホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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