(57)【要約】【課題】オン抵抗を低減することができる炭化珪素半導体装置およびその製造方法を提供する。【解決手段】ドリフト層３は、電流が貫通する厚さ方向を有し、第１導電型の不純物濃度Ｎ1dを有する。ボディ領域４は、ドリフト層３の一部の上に設けられ、ゲート電極９３によってスイッチングされるチャネル４１を有し、第１導電型の不純物濃度Ｎ1bと、不純物濃度Ｎ1bよりも大きい第２導電型の不純物濃度Ｎ2bとを有する。ＪＦＥＴ領域７は、ドリフト層３上においてボディ領域４に隣接し、第１導電型の不純物濃度Ｎ1jと、不純物濃度Ｎ1jよりも小さい第２導電型の不純物濃度Ｎ2jとを有する。Ｎ1j−Ｎ2j＞Ｎ1dかつＮ2j＜Ｎ2bが満たされる。【選択図】図１
2012253108.tif 000002
【特許請求の範囲】
【請求項１】
電流をスイッチングするためのゲート電極を有する炭化珪素半導体装置であって、
前記電流が貫通する厚さ方向を有し、第１導電型の不純物濃度Ｎ1dを有するドリフト層と、
前記ドリフト層の一部の上に設けられ、前記ゲート電極によってスイッチングされるチャネルを有し、前記第１導電型の不純物濃度Ｎ1bと、前記不純物濃度Ｎ1bよりも大きい第２導電型の不純物濃度Ｎ2bとを有するボディ領域と、
前記ドリフト層上において前記ボディ領域に隣接し、前記第１導電型の不純物濃度Ｎ1jと、前記不純物濃度Ｎ1jよりも小さい前記第２導電型の不純物濃度Ｎ2jとを有し、Ｎ1j−Ｎ2j＞Ｎ1dかつＮ2j＜Ｎ2bを満たすＪＦＥＴ領域とを備える、炭化珪素半導体装置。
【請求項２】
Ｎ1j−Ｎ2j＜Ｎ2b−Ｎ1bが満たされる、請求項１に記載の炭化珪素半導体装置。
【請求項３】
Ｎ1j＝Ｎ1bが満たされる、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
Ｎ1d＝Ｎ1bが満たされる、請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
電流をスイッチングするためのゲート電極を有する炭化珪素半導体装置の製造方法であって、
前記電流が貫通する厚さ方向を有し、第１導電型の不純物濃度Ｎ1dを有するドリフト層を形成する工程と、
前記ドリフト層の一部の上に、前記ゲート電極によってスイッチングされるチャネルを有し、前記第１導電型の不純物濃度Ｎ1bと、前記不純物濃度Ｎ1bよりも大きい第２導電型の不純物濃度Ｎ2bとを有するボディ領域を形成する工程と、
前記ドリフト層上において前記ボディ領域に隣接し、前記第１導電型の不純物濃度Ｎ1jと、前記不純物濃度Ｎ1jよりも小さい前記第２導電型の不純物濃度Ｎ2jとを有し、Ｎ1j−Ｎ2j＞Ｎ1dかつＮ2j＜Ｎ2bを満たすＪＦＥＴ領域を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項６】
前記ＪＦＥＴ領域を形成する工程は、前記ドリフト層の上に前記第１導電型のエピタキシャル層を成長させる工程を含む、請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ＪＦＥＴ領域を形成する工程は、前記ドリフト層へ前記第１導電型の不純物をイオン注入する工程を含む、請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）の製造方法の検討が行われている。
【０００３】
特開２００９−１５８７８８号公報（特許文献１）により開示された一方法によれば、まず、第１導電型を有する半導体からなる基板が用意される。基板上に原料ガスおよび第１導電型のドーパントガスを導入して気相反応によりバッファ層がエピタキシャル成長させられる。バッファ層上に原料ガスおよび第１導電型のドーパントガスを導入して気相反応によりドリフト層がエピタキシャル成長させられる。ドリフト層表面に第２導電型の不純物をイオン注入してボディ領域が形成される。ボディ領域内に第１導電型の不純物をイオン注入してソース領域が形成される。
【０００４】
また特開２０１１−０２３７５７号公報（特許文献２）により開示された一方法によれば、ｐ型層が堆積され、次に、マスクを利用した選択的なｎ型不純物イオン注入がｐ型層に対して行われることで、ｐ型層の一部がｎ型領域とされる。これにより、ｐ型ウェル層で挟まれたｎ型領域が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５８７８８号公報
【特許文献２】特開２０１１−０２３７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特開２００９−１５８７８８号公報により開示された上記方法によると、ＭＯＳＦＥＴにおいて、ＪＦＥＴ（Junction  Field  Effect  Transistor）と同様の原理により、ｐ型ボディ領域から延びる空乏層によって、ドリフト層を流れる電流の経路が狭められる。このため、ＭＯＳＦＥＴのオン抵抗を十分に小さくすることが困難である。
【０００７】
また特開２０１１−０２３７５７号公報により開示された上記方法によると、イオン注入によってｐ型からｎ型へ導電型が反転された部分がドリフト層の表面側を構成する。この部分は、炭化珪素にｐ型を付与するための不純物（ｐ型不純物とも称する）と、ｐ型不純物の濃度よりも高い濃度でドープされた、炭化珪素にｎ型を付与するための不純物（ｎ型不純物とも称する）とを有する。この場合、互いに相殺し合うｐ型不純物およびｎ型不純物は、導電型の付与に寄与しないにもかかわらず、炭化珪素中の総不純物濃度を高めてしまう。つまり炭化珪素中の不純物濃度が不必要に高くなり、この結果、炭化珪素中を流れるキャリアが不純物散乱される頻度が増大する。このため、ＭＯＳＦＥＴのオン抵抗を十分に小さくすることが困難である。
【０００８】
本発明はこのような課題に対応するためになされたものであって、その目的は、オン抵抗を低減することができる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の炭化珪素半導体装置は、電流をスイッチングするためのゲート電極を有するものであって、ドリフト層と、ボディ領域と、ＪＦＥＴ領域とを有する。ドリフト層は、電流が貫通する厚さ方向を有し、第１導電型の不純物濃度Ｎ1dを有する。ボディ領域は、ドリフト層の一部の上に設けられ、ゲート電極によってスイッチングされるチャネルを有し、第１導電型の不純物濃度Ｎ1bと、不純物濃度Ｎ1bよりも大きい第２導電型の不純物濃度Ｎ2bとを有する。ＪＦＥＴ領域は、ドリフト層上においてボディ領域に隣接し、第１導電型の不純物濃度Ｎ1jと、不純物濃度Ｎ1jよりも小さい第２導電型の不純物濃度Ｎ2jとを有する。Ｎ1j−Ｎ2j＞Ｎ1dかつＮ2j＜Ｎ2bが満たされる。
【００１０】
本発明の炭化珪素半導体装置によれば、Ｎ1j−Ｎ2j＞Ｎ1dが満たされる。すなわちドリフト層の不純物濃度に比してＪＦＥＴ領域の実質的な不純物濃度が高くなる。これにより、ＪＦＥＴ領域における空乏層の拡がりを抑制することができるので、ＪＦＥＴ領域における電流経路をより広く確保することができる。
【００１１】
またＮ2j＜Ｎ2bが満たされる。すなわちＪＦＥＴ領域において実質的に導電型の付与に寄与しない第２導電型の不純物濃度Ｎ2jが小さくされる。これにより、ＪＦＥＴ領域を流れるキャリアが不純物散乱される頻度が抑制されるので、ＪＦＥＴ領域の抵抗率が小さくなる。
【００１２】
上記のように本発明の炭化珪素半導体装置によれば、ＪＦＥＴ領域における電流経路が広く、かつＪＦＥＴ領域の抵抗率が小さい。この結果、ＪＦＥＴ領域の電気抵抗が小さくなる。よって炭化珪素半導体装置のオン抵抗を小さくすることができる。
【００１３】
上記の炭化珪素半導体装置においてＮ1j−Ｎ2j＜Ｎ2b−Ｎ1bが満たされてもよい。これによりボディ領域における実質的な不純物濃度が高くなる。よってボディ領域における空乏層の拡がりが抑制されるので、オフ耐圧が改善される。
【００１４】
上記の炭化珪素半導体装置においてＮ1j＝Ｎ1bが満たされてもよい。これによりＪＦＥＴ領域の第１導電型の不純物濃度と、ボディ領域の第１導電型の不純物濃度とが等しくなる。よって炭化珪素半導体装置の製造において、第１導電型の不純物濃度Ｎ1jを有するエピタキシャル層の一部を用いてＪＦＥＴ領域を形成し、かつこの層の他部に対して第２導電型の不純物をイオン注入することでボディ領域を形成することができる。よってＪＦＥＴ領域をイオン注入を用いずに形成することができるので、ＪＦＥＴ領域においてイオン注入にともない結晶欠陥が発生することを避けることができる。これにより、オン抵抗をより小さくすることができる。
【００１５】
上記の炭化珪素半導体装置においてＮ1d＝Ｎ1bが満たされてもよい。これにより、ボディ領域の第１導電型の不純物濃度が、ドリフト層の第１導電型の不純物濃度と同じとされる。よって、ボディ領域の第１不純物濃度がドリフト層の第１導電型の不純物濃度よりも大きくなることを避けることができる。すなわち、ボディ領域において実質的に導電型の付与に寄与しない第１導電型の不純物濃度の増大を避けることができる。これにより、ボディ領域中を流れるキャリアの不純物散乱が抑制されるので、炭化珪素半導体装置のオン抵抗をより小さくすることができる。
【００１６】
本発明の炭化珪素半導体装置の製造方法は、電流をスイッチングするためのゲート電極を有する炭化珪素半導体装置の製造方法であって、以下の工程を有する。
【００１７】
電流が貫通する厚さ方向を有し、第１導電型の不純物濃度Ｎ1dを有するドリフト層が形成される。ドリフト層の一部の上に、ゲート電極によってスイッチングされるチャネルを有し、第１導電型の不純物濃度Ｎ1bと、不純物濃度Ｎ1bよりも大きい第２導電型の不純物濃度Ｎ2bとを有するボディ領域が形成される。ドリフト層上においてボディ領域に隣接し、第１導電型の不純物濃度Ｎ1jと、不純物濃度Ｎ1jよりも小さい第２導電型の不純物濃度Ｎ2jとを有し、Ｎ1j−Ｎ2j＞Ｎ1dかつＮ2j＜Ｎ2bを満たすＪＦＥＴ領域が形成される。
【００１８】
本発明の炭化珪素半導体装置の製造方法によれば、Ｎ1j−Ｎ2j＞Ｎ1dが満たされる。すなわちドリフト層の不純物濃度に比してＪＦＥＴ領域の実質的な不純物濃度が高くなる。これにより、ＪＦＥＴ領域における空乏層の拡がりを抑制することができるので、ＪＦＥＴ領域を流れる電流経路が広くなる。
【００１９】
またＮ2j＜Ｎ2bが満たされる。すなわちＪＦＥＴ領域において実質的に導電型の付与に寄与しない第２導電型の不純物濃度Ｎ2jが小さくされる。これにより、ＪＦＥＴ領域を流れるキャリアの不純物散乱が抑制されるので、ＪＦＥＴ領域の抵抗率が小さくなる。
【００２０】
上記のように本発明の炭化珪素半導体装置の製造方法によれば、ＪＦＥＴ領域における電流経路が広く、かつＪＦＥＴ領域の抵抗率が小さいので、ＪＦＥＴ領域の電気抵抗が小さくなる。これにより炭化珪素半導体装置のオン抵抗を小さくすることができる。
【００２１】
上記の炭化珪素半導体装置の製造方法において、ＪＦＥＴ領域が形成される際に、ドリフト層の上に第１導電型のエピタキシャル層が成長させられてもよい。これにより、イオン注入を用いずにＪＦＥＴ領域を形成することができるので、ＪＦＥＴ領域においてイオン注入にともない結晶欠陥が発生することを避けることができる。これにより、オン抵抗をより小さくすることができる。
【００２２】
上記の炭化珪素半導体装置の製造方法において、ＪＦＥＴ領域が形成される際に、ドリフト層へ第１導電型の不純物がイオン注入されもよい。これにより、ドリフト層上において第１導電型の不純物濃度が高くされる部分を、不純物イオンの局所的注入によって選択することができる。よって、ボディ領域の位置における第１導電型の不純物濃度の増大を避けることができる。すなわち、ボディ領域において実質的に導電型の付与に寄与しない第１導電型の不純物濃度の増大を避けることができる。これにより、ボディ領域中を流れるキャリアの不純物散乱が抑制されるので、炭化珪素半導体装置のオン抵抗をより小さくすることができる。
【発明の効果】
【００２３】
以上の説明から明らかなように、本発明によれば、炭化珪素半導体装置のオン抵抗を小さくすることができる。
【図面の簡単な説明】
【００２４】
【図１】本願発明の実施の形態１における炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を概略的に示す断面図である。
【図２】図１のＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】図１のＭＯＳＦＥＴの製造方法の第１工程を概略的に示す断面図である。
【図４】図１のＭＯＳＦＥＴの製造方法の第２工程を概略的に示す断面図である。
【図５】図１のＭＯＳＦＥＴの製造方法の第３工程を概略的に示す断面図である。
【図６】本願発明の実施の形態２における炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を概略的に示す断面図である。
【図７】図６のＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図８】図６のＭＯＳＦＥＴの製造方法の第１工程を概略的に示す断面図である。
【図９】図６のＭＯＳＦＥＴの製造方法の第２工程を概略的に示す断面図である。
【図１０】図６のＭＯＳＦＥＴの製造方法の第３工程を概略的に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
【００２６】
（実施の形態１）
図１に示すように、本実施の形態の炭化珪素半導体装置は、特に電力用半導体装置として適したＭＯＳＦＥＴ１０１である。ＭＯＳＦＥＴ１０１は、より具体的には縦型ＤｉＭＯＳＦＥＴ(Double-Implanted  MOSFET)である。ＭＯＳＦＥＴ１０１は、炭化珪素基板１と、バッファ層２と、ドリフト層３と、１対のボディ領域４と、ｎ＋領域５と、ｐ＋領域６と、ＪＦＥＴ領域７と、ゲート酸化膜９１（ゲート絶縁膜）と、ソースコンタクト電極９２と、ゲート電極９３と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを有する。
【００２７】
ドリフト層３は、バッファ層２を介して炭化珪素基板１の上面上に設けられており、電流が貫通する厚さ方向（図１における縦方向）を有する。またドリフト層３は、ｎ型（第１導電型）の不純物濃度Ｎ1dを有する。なおドリフト層３のｐ型（第２導電型）の不純物濃度は実質的にゼロであり、無視し得るものである。よって不純物濃度Ｎ1dがドリフト層３の実質的な不純物濃度である。不純物濃度Ｎ1dは、たとえば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００２８】
バッファ層２はドリフト層３と同じ導電型、すなわちｎ型を有する。炭化珪素基板１はドリフト層３と同じ導電型、すなわちｎ型を有する。ｎ型不純物は、たとえばＮ（窒素）である。ドリフト層３のｎ型の不純物濃度はバッファ層２のｎ型の不純物濃度よりも小さい。
【００２９】
１対のボディ領域４は、ドリフト層３の一部の上において、互いに分離して設けられている。各ボディ領域４は、ゲート電極９３によってスイッチングされるチャネル４１を有する。チャネル４１の長さ、すなわちチャネル長は、たとえば０．１μｍ以上１μｍ以下である。
【００３０】
各ボディ領域４は、ｎ型の不純物濃度Ｎ1bと、不純物濃度Ｎ1bよりも大きいｐ型の不純物濃度Ｎ2bとを有する。つまりＮ1b＜Ｎ2bが満たされており、これによりボディ領域４はｐ型の導電型を有する。ボディ領域４のｐ型半導体としての実質的な不純物濃度Ｎ2b−Ｎ1bは、たとえば５×１０16ｃｍ-3以上２×１０18ｃｍ-3以下である。ｐ型不純物は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）である。ボディ領域４の厚さは、たとえば０．５μｍ以上１μ以下である。
【００３１】
ｎ＋領域５は、ボディ領域４の導電型と異なる導電型、すなわちｎ型を有する。またｎ＋領域５はボディ領域４上においてボディ領域４に取り囲まれている。ｎ＋領域５は、ｎ型不純物として、たとえばリン（Ｐ）を有する。
【００３２】
ｐ＋領域６は、ボディ領域４の導電型と同じ導電型、すなわちｐ型を有する。ｐ＋領域６はボディ領域４上においてボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接している。ｐ＋領域６のｐ型の不純物濃度は、ボディ領域４のｐ型の不純物濃度よりも大きい。
【００３３】
ＪＦＥＴ領域７は、ドリフト層３上においてボディ領域４に隣接している。ＪＦＥＴ領域７の幅寸法（図１における横方向の寸法）は、たとえば１μｍ以上５μｍ以下である。
【００３４】
またＪＦＥＴ領域７は、ｎ型の不純物濃度Ｎ1jと、Ｎ1jよりも小さいｐ型の不純物濃度Ｎ2jとを有する。つまりＮ1j＞Ｎ2jが満たされており、これによりＪＦＥＴ領域７はｎ型の導電型を有する。ＪＦＥＴ領域７のｎ型半導体としての実質的な不純物濃度Ｎ1j−Ｎ2jは、たとえば１×１０14ｃｍ-3以上５×１０17ｃｍ-3以下である。
【００３５】
またＪＦＥＴ領域７は、Ｎ1j−Ｎ2j＞Ｎ1dが満たされるようにドープされている。すなわちＪＦＥＴ領域のｎ型半導体としての実質的な不純物濃度Ｎ1j−Ｎ2jは、ドリフト層３のｎ型半導体としての実質的な不純物濃度Ｎ1dに比して大きい。
【００３６】
またＪＦＥＴ領域７は、Ｎ2j＜Ｎ2bが満たされるようにドープされている。すなわちｎ型半導体であるＪＦＥＴ領域７に含まれるｐ型の不純物濃度は、ｐ型半導体であるボディ領域４に含まれるｐ型の不純物濃度に比して小さい。
【００３７】
またＪＦＥＴ領域７は、ｎ型の不純物濃度Ｎ1jおよびｐ型の不純物濃度Ｎ2jを有するようにエピタキシャル成長させられたｎ型のエピタキシャル層から形成されている。ボディ領域４はこのｎ型のエピタキシャル層に対してｐ型不純物をイオン注入することでその導電型をｐ型に反転させることによって形成されている。よってボディ領域４のｎ型の不純物濃度Ｎ1bは、ＪＦＥＴ領域のｎ型の不純物濃度Ｎ1jに等しい。つまりＮ1j＝Ｎ1bが満たされている。なお厚さ方向における濃度プロファイルの変化が大きい場合、ＪＦＥＴ領域７のｎ型の不純物濃度と、ボディ領域４のｎ型の不純物濃度との比較は、同一の深さにおいて行うものとする。またＮ1j＝Ｎ1bが満たされているか否かの判定において、製造ばらつきおよび測定誤差の存在を鑑みれば、両者の相違が５％以内であれば両者は等しいものとみなす。
【００３８】
また好ましくはＪＦＥＴ領域７のｐ型の不純物濃度Ｎ2jは実質的にゼロである。この場合、上述した関係式Ｎ1j−Ｎ2j＞Ｎ1dはＮ1j＞Ｎ1dに簡略化される。つまりドリフト層３およびＪＦＥＴ領域７の各々が実質的にｎ型不純物のみを有しており、かつドリフト層３のｎ型の不純物濃度に比してＪＦＥＴ領域７のｎ型の不純物濃度の方が大きい。
【００３９】
また好ましくはＮ1j−Ｎ2j＜Ｎ2b−Ｎ1bが満たされている。つまりＪＦＥＴ領域のｎ型半導体としての実質的な不純物濃度に比してボディ領域４のｐ型半導体としての実質的な不純物濃度の方が大きい。
【００４０】
ゲート酸化膜９１は、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するように形成されている。ゲート酸化膜は、たとえば二酸化珪素（ＳｉＯ２）から作られている。
【００４１】
ゲート電極９３は、電流をスイッチングするためのものであり、ゲート酸化膜９１上に配置されている。ゲート電極９３は導電体から作られており、たとえば、不純物が添加されたポリシリコン、Ａｌなどの金属、または合金から作られている。
【００４２】
ソースコンタクト電極９２は、一対のｎ＋領域５の各々から、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６まで達している。ソースコンタクト電極９２は、ｎ＋領域５とオーミックコンタクト可能な材料から作られており、好ましくはシリサイドから作られており、たとえばニッケルシリサイド（ＮｉｘＳｉｙ）から作られている。
【００４３】
層間絶縁膜９４は、ゲート電極９３を覆っている。層間絶縁膜９４は、たとえば二酸化珪素（ＳｉＯ２）から作られている。
【００４４】
ソース配線９５は、層間絶縁膜９４上に配置された部分と、ソースコンタクト電極９２上に配置された部分とを有する。ソース配線９５は、好ましくは金属または合金から作られている。
【００４５】
ドレイン電極９６は、炭化珪素基板１の裏面上に配置されている。ドレイン電極９６は、炭化珪素基板１とオーミックコンタクト可能な材料から作られており、好ましくはシリサイドから作られており、たとえばニッケルシリサイド（ＮｉｘＳｉｙ）から作られている。
【００４６】
次にＭＯＳＦＥＴ１０１の製造方法について、以下に説明する。
図３に示すように、まず炭化珪素基板１が準備される（図２：工程Ｓ１１０）。炭化珪素基板１は好ましくは単結晶構造を有する。
【００４７】
次に炭化珪素基板１の上面上においてエピタキシャル成長が行われる（図２：工程Ｓ１２０〜Ｓ１４０）。
【００４８】
具体的には、まず炭化珪素基板１の上面上にバッファ層２がエピタキシャルに形成される（工程Ｓ１２０）。次にバッファ層２上にドリフト層３がエピタキシャルに形成される（工程Ｓ１３０）。
【００４９】
次にドリフト層３上にｎ型のエピタキシャル層７０が成長させられる（工程Ｓ１４０）。エピタキシャル層７０は、ＪＦＥＴ領域７のｎ型の不純物濃度Ｎ1jおよびｐ型の不純物濃度Ｎ2jのそれぞれと同じｎ型およびｐ型の不純物濃度を有するように形成される。なお上述したように、好ましくはＮ2jは実質的にゼロである。
【００５０】
エピタキシャル層７０は、ＪＦＥＴ領域７として用いられる部分を含む。つまりエピタキシャル層７０の形成によってＪＦＥＴ領域７が形成される。
【００５１】
次に図４に示すように、エピタキシャル層７０へのイオン注入が行われる（図２：工程Ｓ１５０および１６０）。具体的には、ボディ領域４が形成される（工程Ｓ１５０）。またｎ＋領域５およびｐ＋領域６、すなわちコンタクト領域が形成される（工程Ｓ１６０）。
【００５２】
ボディ領域４の形成は、ｎ型のエピタキシャル層７０に対して、エピタキシャル層７０のｎ型の不純物濃度よりも大きい不純物濃度でｐ型不純物をイオン注入することによって行われる。この結果、ボディ領域４は、エピタキシャル層７０のｎ型の不純物濃度にほほ等しいｎ型の不純物濃度Ｎ1bと、Ｎ1bよりも大きいｐ型の不純物濃度Ｎ2bとを有する。
【００５３】
ｐ＋領域６の形成は、ボディ領域４に対してｐ型不純物をさらにイオン注入することにより行われる。ｎ＋領域５の形成は、ボディ領域４に対してｎ型不純物をイオン注入することによって行われる。
【００５４】
上述したイオン注入は、たとえば、二酸化珪素（ＳｉＯ２）から作られたマスクを用いて行われてもよい。なお工程Ｓ１５０およびＳ１６０の順番は任意である。
【００５５】
次に、注入された不純物を活性化させるための活性化アニール（図２：工程Ｓ１７０）が行われる。たとえば、活性化アニールの雰囲気はアルゴン（Ａｒ）雰囲気であり、アニール温度は１７００℃であり、アニール時間は３０分間である。
【００５６】
次に図５に示すように、ゲート酸化膜９１が形成される（図２：工程Ｓ１８０）。ゲート酸化膜９１は、たとえば、酸素雰囲気中での炭化珪素の熱酸化によって形成することができる。たとえば、アニール温度は１３００℃であり、アニール時間は６０分間である。
【００５７】
次に図１に示すように、ゲート電極９３、ソースコンタクト電極９２、およびドレイン電極９６が形成される（図２：工程Ｓ１９０）。具体的には、以下の工程が行われる。
【００５８】
まずゲート電極９３が、成膜およびパターニングによって形成される。成膜方法としては、たとえばＣＶＤ(Chemical  Vapor  Deposition)法を用いる。次に、たとえばＣＶＤ法を用いて、ゲート電極９３を覆う層間絶縁膜９４が堆積される。次に、ソースコンタクト電極９２を形成するための領域が確保されるように、層間絶縁膜９４およびゲート酸化膜９１の一部が除去される。次にソースコンタクト電極９２およびドレイン電極９６が形成される。このために、たとえば、蒸着法を用いたニッケル（Ｎｉ）膜の形成と、そのシリサイド化とが行われる。次に、たとえば蒸着法を用いて、ソース配線９５が形成される。
【００５９】
以上の手順により、ＭＯＳＦＥＴ１０１が完成する。
本実施の形態によれば、Ｎ1j−Ｎ2j＞Ｎ1dが満たされる。すなわちドリフト層３の実質的な不純物濃度であるＮ1dに比して、ＪＦＥＴ領域７の実質的な不純物濃度であるＮ1j−Ｎ2jの方が大きい。つまりＪＦＥＴ領域７の実質的な不純物濃度が高められている。これにより、ＪＦＥＴ領域７における空乏層７１（図１）の拡がりを抑制することができるので、ＪＦＥＴ領域７を厚さ方向に流れる電流の経路をより広く確保することができる。具体的には、ＪＦＥＴ領域７の幅方向（図１における横方向）において空乏層７１の拡がりを５０％以内に抑えることが可能である。
【００６０】
またＮ2j＜Ｎ2bが満たされる。すなわち、ボディ領域４のｐ型の不純物濃度Ｎ2bに比して、ＪＦＥＴ領域７において実質的に導電型の付与に寄与しないｐ型の不純物濃度Ｎ2jが小さい。これにより、ｐ型の不純物濃度間の関係式Ｎ2j＝Ｎ2bが満たされる場合に比して、ＪＦＥＴ領域７の不純物濃度が、導電型の付与に実質的に寄与しない不純物によって大きくなってしまうことを避けることができる。よって、ＪＦＥＴ領域７の総不純物濃度Ｎ1j＋Ｎ2jを抑制することでキャリアの不純物散乱を抑制することによりＪＦＥＴ領域７の抵抗率を小さくすることができる。
【００６１】
上記のように、ＪＦＥＴ領域７を流れる電流経路が広くなり、かつＪＦＥＴ領域７の抵抗率が小さくなることで、ＪＦＥＴ領域７の電気抵抗が小さくなる。これによりＭＯＳＦＥＴ１０１のオン抵抗を小さくすることができる。
【００６２】
またＮ1j−Ｎ2j＜Ｎ2b−Ｎ1bが満たされる。これにより、ＪＦＥＴ領域７の実質的な不純物濃度に比して、ボディ領域４における実質的な不純物濃度が高くなる。よってＪＦＥＴ領域７およびボディ領域４の間のｐｎ接合からｎ＋領域５の方へ向かう空乏層７１の延びが抑制される。これにより、この空乏層７１がｎ＋領域５に到達しにくくなるので、ＭＯＳＦＥＴ１０１のオフ耐圧が改善される。
【００６３】
またＮ1j＝Ｎ1bが満たされる。つまりＪＦＥＴ領域７のｎ型の不純物濃度と、ボディ領域４のｎ型の不純物濃度とがほぼ等しくなる。よってＭＯＳＦＥＴ１０１の製造において、ｎ型の不純物濃度Ｎ1j（＝Ｎ1b）を有するエピタキシャル層の一部を用いてＪＦＥＴ領域７を形成し、かつこの層の他部に対してｐ型不純物をイオン注入することでボディ領域４を形成することができる。よってＪＦＥＴ領域７はイオン注入を用いずに形成することができるので、ＪＦＥＴ領域７においてはイオン注入に付随する結晶欠陥の生成を避けることができる。これによりＪＦＥＴ領域７の抵抗率が小さくなるので、ＭＯＳＦＥＴ１０１のオン抵抗をより小さくすることができる。
【００６４】
（実施の形態２）
図６に示すように、本実施の形態のＭＯＳＦＥＴ１０２は、ＭＯＳＦＥＴ１０１（図１）のボディ領域４、ｎ＋領域５、およびｐ＋領域６のそれぞれの代わりに、ボディ領域４ｖ、ｎ＋領域５ｖ、およびｐ＋領域６ｖを有する。またボディ領域４ｖのｎ型の不純物濃度Ｎ1bに関して、実施の形態１と異なりＮ1b＝Ｎ1jが満たされておらず、代わりにＮ1b＝Ｎ1dが満たされている。すなわちボディ領域４ｖのｎ型の不純物濃度は、ドリフト層３のｎ型の不純物濃度とほぼ等しい。なおドリフト層３の濃度プロファイルの変化が大きい場合は、ドリフト層３のうちボディ領域４ｖに面する部分の濃度を基準とする。
【００６５】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６６】
次にＭＯＳＦＥＴ１０２の製造方法について、以下に説明する。
まず工程Ｓ１１０およびＳ１２０（図７）が行われる。これらの工程は、実施の形態１におけるもの（図２）と同様である。
【００６７】
次に図８に示すように、ドリフト層３が成膜される（図７：工程Ｓ２３０）。工程Ｓ２３０においては、工程Ｓ１３０（図２：実施の形態１）と異なり、最終的なＭＯＳＦＥＴ１０２（図６）のドリフト層３の厚さよりも厚さＤＴだけ余分に成膜がなされる。厚さＤＴはボディ領域４ｖ（図６）の厚さに対応している。
【００６８】
次に図９に示すように、イオン注入によってドリフト層３へｎ型不純物が添加されることでＪＥＦＴ領域７ｖが形成される（図７：工程Ｓ２４０）。
【００６９】
また図１０に示すように、イオン注入によってドリフト層３へｐ型不純物が添加されることでボディ領域４ｖが形成される（図７：工程Ｓ２５０）。工程Ｓ２５０においては、工程Ｓ１５０（図２：実施の形態１）に比して、イオン注入量が少なくてもよい。このイオン注入量の差分は、おおよそＮ1j−Ｎ1dに対応する。
【００７０】
以降、工程Ｓ１６０〜Ｓ１９０（図７）が実施の形態１（図２）と同様に行われることで、ＭＯＳＦＥＴ１０２（図６）が完成する。
【００７１】
本実施の形態によれば、ボディ領域４ｖがドリフト層３へｐ型不純物を添加することによって形成されるので、ボディ領域４ｖのｎ型の不純物濃度Ｎ1bとドリフト層３のｎ型の不純物濃度Ｎ1dとがほぼ等しくなる。すなわちＮ1b＝Ｎ1dが満たされる。よって、ボディ領域４ｖのｎ型の不純物濃度がドリフト層３のｎ型の不純物濃度よりも大きくなることを避けることができる。すなわち、ｐ型のボディ領域４ｖにおいて実質的に導電型の付与に寄与しないｎ型の不純物濃度の増大を避けることができる。これにより、ボディ領域４ｖ中を流れるキャリアの不純物散乱が抑制されるので、ＭＯＳＦＥＴ１０２のオン抵抗をより小さくすることができる。
【００７２】
上記の実施の形態１および２に関する説明においては第１導電型がｎ型でありかつ第２導電型がｐ型であるが、第１および第２導電型は互いに異なる導電型であればよく、よって第１導電型がｐ型でありかつ第２導電型がｎ型であってもよい。ただし第１導電型がｎ型でありかつ第２導電型がｐ型である場合の方が、逆の場合に比して、チャネル抵抗をより小さくすることができる。
【００７３】
またゲート絶縁膜は酸化膜に限定されるものではなく、よって半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。また半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。
【００７４】
また炭化珪素半導体装置の製造方法において複数のイオン注入工程が行われる場合、この複数の工程間で順番が入れ替えられてもよい。
【００７５】
また不純物濃度の測定は、たとえばＳＩＭＳ(Secondary  Ion  Mass  Spectroscopy)により行い得る。
【００７６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７７】
１  炭化珪素基板、２  バッファ層、３  ドリフト層、４，４ｖ  ボディ領域、５，５ｖ  ｎ＋領域、６，６ｖ  ｐ＋領域、７，７ｖ  ＪＦＥＴ領域、４１  チャネル、７０  エピタキシャル層、７１  空乏層、９１  ゲート酸化膜（ゲート絶縁膜）、９２  ソースコンタクト電極、９３  ゲート電極、９４  層間絶縁膜、９５  ソース配線、９６  ドレイン電極、１０１，１０２  ＭＯＳＦＥＴ（炭化珪素半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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