(57)【要約】【課題】電流量の監視による遅延仮定なしで配線故障検出ができ、遅延故障耐性と配線故障耐性を同時に有した非同期データ転送装置を提供する。【解決手段】ＩＰコア間に配設するＬＳＩの非同期データ転送装置１において、第１のＩＰコアに接続する第１の配線３ａと、第２のＩＰコアに接続する第２の配線３ｂと、第１の配線３ａに接続する送信器２と、第２の配線３ｂに接続する受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含み、送信器２は、符号器５と入力制御部６とを有する入力部２Ａと、出力部２Ｂと、を含み、受信器４は、入力部４Ｂと、復号器７と出力制御部８とを有する出力部４Ａと、を含み、送信器２の符号器５は、第３の配線３ｃのオープン故障を検出する電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＰコア間に配設されるＬＳＩの非同期データ転送装置において、
第１のＩＰコアに接続される第１の配線と、
第２のＩＰコアに接続される第２の配線と、
上記第１の配線に接続される送信器と、
上記第２の配線に接続される受信器と、
上記送信器と上記受信器とを接続する第３の配線と、を含み、
上記送信器は、符号器と入力制御部とを有している入力部と、出力部と、を含み、
上記受信器は、入力部と、復号器と出力制御部とを有している出力部と、を含み、
上記送信器の符号器は、上記第３の配線のオープン故障を検出する電流ドライバ回路を備えていることを特徴とする、非同期データ転送装置。
【請求項２】
前記送信器及び受信器は、擬似遅延不感の論理方式の動作をすることを特徴とする、請求項１に記載の非同期データ転送装置。
【請求項３】
前記符号器は、電流源と、該電流源に接続されるインバータと、該インバータに接続されるカレントミラー回路と、該カレントミラー回路に接続されるインバータと、を含んで構成されていることを特徴とする、請求項１に記載の非同期データ転送装置。
【請求項４】
前記復号器は、カレントミラー回路と、該カレントミラー回路に接続されるインバータと、を含んで構成されていることを特徴とする、請求項１に記載の非同期データ転送装置。
【請求項５】
前記送信器の入力部にはＩＮ信号が入力され、該入力部から前記受信器にＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が出力され、前記受信器の出力部からＯＵＴ信号が出力されることを特徴とする、請求項１に記載の非同期データ転送装置。
【請求項６】
前記ＩＮ信号、前記ＤＡＴＡ信号、前記ＥＲＲ＿ＤＡＴＡ信号、及び前記ＯＵＴ信号からなるＤＡＴＡ  ＢＬＯＣＫは、正常モード、故障モード、構成モード及び復旧モードの動作を行うことを特徴とする、請求項４に記載の非同期データ転送装置。
【請求項７】
前記正常モードにおいて、配線故障を前記符号器で検出して、前記送信器は前記故障モードに遷移し、
前記故障モードでは、前記送信器は故障情報を前記受信器に送信し、同時に復旧符号を故障符号に基づいて生成し、前記受信器は故障モードに遷移し、
前記送信器は、上記復旧符号に基づいて前記構成モードに遷移し、該送信器が上記復旧符号を受信器に送信すると、該受信器が前記構成モードに遷移し、
前記送信器は、前記構成モードにおいて、上記復旧符号に基づいて配線故障を有している配線を排除するように再構成され、該送信器は、復旧モードに遷移し、
前記受信器は、前記構成モードにおいて、前記送信器からの信号によって復旧モードに遷移し、
前記復旧モードにおいて、前記送信器から前記受信器への信号は、前記配線故障を有している配線を正常な配線に置き換えて送信されることを特徴とする、請求項５又は６に記載の非同期データ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期データ転送装置に関する。さらに、詳しくは、本発明は、遅延時間及び配線故障耐性を有する、非同期データ転送装置に関する。
【背景技術】
【０００２】
半導体集積回路は、最小加工寸法の微細化が進み、量産レベルの最小加工寸法は３２ｎｍに達しており、集積されるトランジスタ数の規模が大きくなっている。このような大規模集積回路は、システムＬＳＩとも呼ばれている。システムＬＳＩは、システムオンチップ（System-on-Chips：ＳｏＣ）とも呼ばれている。
【０００３】
システムＬＳＩは、一般に複数の処理機能単位であるＩＰコア（Intellectual Property Core）で構成されている。近年の最小加工寸法の微細化によって、システムＬＳＩの１チップ中には演算、デジタル信号演算（ＤＳＰ）、メモリ等のＩＰコアが集積できるようになっている。これらＩＰコア間をパケット情報に基づき、ＩＰコアに隣接して配設されるルーターを介して通信する方式がネットワークオンチップ(Network-on-Chip：ＮｏＣ)と呼ばれている（非特許文献１参照）。
【０００４】
ネットワークオンチップ内の１チップ中に配置される各ＩＰコアは、各ＩＰコアのクロック周波数で動作している。つまり、各ＩＰコアは、通常異なるクロック周波数で動作している。各ＩＰコア間の通信方式としては、バス通信等で用いられるクロックによる同期方式とクロックを用いない非同期通信方式がある。同期方式では、設計自由度がなく消費電力が多い。
【０００５】
近年、各ＩＰコア間の通信方式としては、上記した従来の同期方式の欠点を改善するため、非同期通信方式が採用されることが多くなってきている。この非同期通信方式にも４相方式と２相方式がある（非特許文献２〜３参照）。
【０００６】
４相の非同期通信方式では、４相方式のプロトコルを用い、擬似遅延不感の論理方式（quasi-delay-insensitive、以下、ＱＤＩ論理型とも呼ぶ。)によるルーターや通信リンクが設計されている(非特許文献４参照)。
【０００７】
さらに、システムＬＳＩの１チップ中の総配線長は、１ｋｍにもなってきている(非特許文献５参照)。配線数はさらに増加するだけでなく、配線のエレクトロマイグレーションによるオープン（断線）の故障が深刻な問題になりつつあり、配線の信頼性に対する検討が必要になっている(非特許文献５〜８参照)。
【０００８】
図１７は、従来の非同期データ転送装置１００の構成を示すブロック図であり、（ａ）は配線が正常な場合、（ｂ）は配線がオープン故障の場合を示している。
図１７（ａ）に示すように、非同期データ転送装置１００は、ＬＳＩ中の隣接する複数のモジュール１０１、１０２との間に内部配線１０３が形成されている。モジュール１０１、１０２は、例えばＩＰコアである。図示の場合、故障が無い場合には、モジュール１０１とモジュール１０２との間で非同期通信が行われている。内部配線１０３は、現状の技術では、銅（Ｃｕ）を用いた配線層で形成されている。
しかしながら、図１７（ｂ）に示すように、トランジスタの動作中に、エレクトマイグレーションによってＣｕ配線に空孔（ボイドとも呼ぶ。）が生じた場合には、配線１０３にオープンの故障が生じる（非特許文献６参照）。さらに、加工寸法の微細化によって電流密度が増加するので、オープンによる故障の問題は、将来の技術ではよりクリチカルになる（非特許文献７参照）。
【０００９】
図１８は、ＱＤＩ論理型の非同期データ転送装置における通信リンクを示す図である。
図１８に示すように、通信はモジュール１０１と１０２との間で、リクエスト（要求）−アクノレッジ（受信確認）に基づくハンドシェイキングによって行われている。
最初に、左のモジュール１０１は、入力ポートからリクエスト情報を有しているデータ、つまり、（ＤＡＴＡ＋ＲＥＱ）を送信する。
第２に、右のモジュール１０２は、送信されたデータを出力ポートで受信し、それから、受信確認情報となるアクノレッジ信号（以下、ＡＣＫ信号と呼ぶ。）を左側のモジュールに送信する。
【００１０】
ファンアウトの点における配線は大凡等しい遅延時間でなければならないという仮定のＱＤＩ型論理では、時間的な制約がないので、非同期回路はプロセスばらつき及び電圧と温度との変動によって生じる遅延故障に対して影響を受けないという利点がある（非特許文献４）。
しかしながら、配線故障のような永久故障は、ＱＤＩ論理型の非同期データ転送装置にとって致命的な状態となる。それぞれの通信リンクにおいて、その出力が変わる前には（ＤＡＴＡ＋ＲＥＱ）信号又は（ＡＣＫ）信号に対して待機しているので、配線故障によって（ＤＡＴＡ＋ＲＥＱ）信号又は（ＡＣＫ）信号が変化しないときは、出力は決して変わらない。
【００１１】
図１９は、出力ポートにおける従来の配線故障を検出する方法の問題点を示す図である。
ＱＤＩ論理型の論理では、入力される全てのデータがモジュールの出力ポートで検出されたときに、データが受信される。もしも、ただの１ビットのデータが受信されない場合でも、データが受信されない。この１ビットの喪失は、配線故障又は遅延故障によって発生する。しかしながら、これらの二つの故障は、モジュールの出力ポートで見分けることができない。配線故障が発生した場合には、データが受信されないので、通信は致命的な状態となる。致命的な状態を防止するためには、配線故障を検出する時間的な仮定が有効となる。
【００１２】
しかしながら、時間的な仮定をした場合には、表１の出力ポートに示すように、非同期データ転送装置がＱＤＩ論理型ではなくなる。従って、出力ポートにおいてＱＤＩ論理型の非同期データ転送装置が配線故障だけを検出することは、不可能である。
【表１】
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【００１３】
配線故障だけを検出するためは、配線故障と遅延故障とを区別する必要がある。遅延故障は、送信された信号だけに影響するので、遅延故障は入力ポートでは無視できる。ＱＤＩ論理型の非同期データ転送装置が配線故障だけを検出するためには、入力ポートにおいて配線故障を検出する必要がある。しかしながら、表１の入力ポートに示すように、従来のアーキテクチャーでは、入力ポートにおいて配線故障と遅延故障の両方とも検出できなかった。
【００１４】
非特許文献９には、配線故障時に、故障の配線と正常の配線と入れ替える方法が提案されているが、その故障検出方法については明記されていない。
【００１５】
非特許文献１０には、データ転送を二重化しその二つのデータを比較することで永久故障検出を行っているが、データ転送機能の回復を行うことができない。
【００１６】
非特許文献１１では、データ転送を三重化し、そのデータの多数決を取ることで、配線故障検出およびデータ転送機能の維持(回復)を行っているが、その検出方法はある時間範囲内、つまり遅延仮定に基づいているため、遅延故障耐性と配線故障耐性の両立は実現されていない。
【００１７】
非特許文献１２及び１３には、非特許文献９〜１１のように回路的なレベルではなく、アルゴリズムレベルで配線故障に対応することが提案されている。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】L. Benini and G. De Micheli, "Networks on chips: A new SoC paradigm," IEEE Trans. Comput., vol. 35, no.1, pp.70-78, Jan. 2002
【非特許文献２】M. Krstic, et al., "Globally asynchronous locally synchronous circuits: Overview and outlook," IEEE Des. Test Comput., vol. 24, no.5, pp.430-441, Sep./Oct. 2007
【非特許文献３】D. Lattard, E. Beigne, R. Clemidy, Y. Durand, R. Lemaire, P. Vivet, and F. Berens, "A Reconfigurable Baseband Platform Based on an Asynchronous Network-on-Chip," IEEE J. Solid-State Circuits (JSSC), vol.43, no.1, Jan. 2008
【非特許文献４】J. Sparso, and S. Furber, "Principles of Asynchronous Circuit Design," Kluwer Academic Publisher, pp.9-28, 2001
【非特許文献５】International Technology  Roadmap for Semiconductors, 2007 edition, Interconnect Chapter; http://www.itrs.net/Links/2QQ1ITRS/2007_Chapters/2007_Interconnect.pdf
【非特許文献６】J. Gill, T. Sullivan, S. Yankee, H. Barth and A. von Glasow, "Investigation of via-dominated multi-modal electromigration failure distributions in dual damascene Cu interconnects with a discussion of the statistical implications," Proc. Int. Ref. Phys. Symp., pp.298-304, 2002
【非特許文献７】Z. Choi, M. Tsukasa, J. M. Lee, G. -H. Choi, S. Choi and J. -T. Moon, "Effect of pre-existing void in sub-30nm Cu Interconnect Reliability," Proc. IEEE Int. Reliability Physics Symposium (IRPS), pp.903-905, 2010
【非特許文献８】Y. Ohtake, N. Onizawa, and T. Hanyu, "High-Performance Asynchronous Intra-Chip Communication Link Based on a Multiple-Valued- Current-Mode Single-Track Scheme," Proc. IEEE Int. Symp., Circuits and Systems, pp.1000-1003, Taipei, Taiwan, May 2009
【非特許文献９】T Lehtonen, P. Liljeberg and J. Plosila, "Online Reconfigurable Self-Timed Links for Fault Tolerant NoC," VLSI Design, vol. 2007, Article ID 94676, 2007
【非特許文献１０】T. Verdel and Y. Makris, "Duplication-Based Concurrent Error Detection in Asynchronous Circuits: Shortcomings and Remedies," Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems 2002, pp.345-353, 2002
【非特許文献１１】S. Almukharizim and O. Sinanoglu, "A Hazard-Free Majority Voter for TMR-Based Fault Tolerance in Asynchronous Circuits," Proc. Design and Test Workshop 2007, pp.93-98, 2007
【非特許文献１２】V. Puente, J. A. Gregorio, F. Vallejo and R. Beivide, "Immunet: A cheap and robust fault-tolerant packet routing mechanism," ACMSIGARCH Computer Architecture News, 32(2):198, 2004
【非特許文献１３】D. Fick, A. DeOrio, G. Chen, V. Bertacco, D. Sylvester and D. Blaauw, "A Highly Resilient Routing Algorithm for Fault-Tolerant NoCs," Proc Design, Automation and Test in Europe, 2009, pp.21-26, 2009
【非特許文献１４】W. J. Bainbridge, and S. B. Furber, "Delay Insensitive System-on-Chip Interconnect using l-of-4 Data Encoding," Proc. 7th IEEE Int. Symp. Asynchronous Circuits Syst., pp.74-82, Mar. 2001
【発明の概要】
【発明が解決しようとする課題】
【００１９】
従来の回路レベルでの配線故障の対応方法（非特許文献９〜１１）において、非特許文献９では、配線故障時に、故障の配線と正常の配線と入れ替える方法が提案されているが、故障検出方法については明記されていない。
【００２０】
非特許文献１０では、永久故障検出を行っているが、データ転送機能を回復することができない。
【００２１】
非特許文献１１では、検出方法はある時間範囲内、つまりＱＤＩ論理型ではなく遅延仮定に基づいているため、遅延故障耐性と配線故障耐性の両立は実現されていない。
【００２２】
非同期データ転送装置において遅延故障耐性がない場合には、半導体プロセス、電源電圧、温度のばらつきにより、回路動作時の信頼性の低下を招く。また、配線故障耐性がないことにより、配線故障検出ができない。配線故障の検出ができても、配線故障の検出までに時間が掛かるため、ネットワークオンチップシステム全体の動作に与える影響は非常に大きくなる。このため、高信頼性を有しているネットワークオンチップの実現は困難であった。
【００２３】
このように、従来の非同期データ転送装置では、遅延故障耐性と配線故障耐性を同時に有している非同期データ転送装置が実現されていないという課題がある。
【００２４】
本発明は、上記課題に鑑み、電流量の監視による遅延仮定なしで配線故障検出ができ、遅延故障耐性と配線故障耐性を同時に有した非同期データ転送装置提供することを目的としている。
【課題を解決するための手段】
【００２５】
上記目的を達成するため、本発明の非同期プロトコル変換装置は、ＩＰコア間に配設されるＬＳＩの非同期データ転送装置において、第１のＩＰコアに接続される第１の配線と、第２のＩＰコアに接続される第２の配線と、第１の配線に接続される送信器と、第２の配線に接続される受信器と、送信器と受信器とを接続する第３の配線と、を含み、送信器は、符号器と入力制御部とを有している入力部と、出力部と、を含み、受信器は、入力部と、復号器と出力制御部とを有している出力部と、を含み、送信器の符号器は、第３の配線のオープン故障を検出する電流ドライバ回路を備えていることを特徴とする。
【００２６】
上記構成において、送信器及び受信器は、好ましくは、擬似遅延不感の論理方式で動作をする。
符号器は、好ましくは、電流源と、電流源に接続されるインバータと、インバータに接続されるカレントミラー回路と、カレントミラー回路に接続されるインバータと、を含んで構成されている。
復号器は好ましくは、カレントミラー回路と、カレントミラー回路に接続されるインバータと、を含んで構成されている。
好ましくは、送信器の入力部にはＩＮ信号が入力され、入力部から受信器にＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が出力され、受信器の出力部からＯＵＴ信号が出力される。
好ましくは、ＩＮ信号、ＤＡＴＡ信号、ＥＲＲ＿ＤＡＴＡ信号及びＯＵＴ信号からなるＤＡＴＡ  ＢＬＯＣＫは、正常モード、故障モード、構成モード及び復旧モードの動作を行う。
好ましくは、正常モードにおいて、配線故障を符号器で検出して、送信器は故障モードに遷移し、故障モードでは、送信器は故障情報を受信器に送信し、同時に復旧符号を故障符号に基づいて生成し、受信器は故障モードに遷移し、送信器は、復旧符号に基づいて構成モードに遷移し、送信器が復旧符号を受信器に送信すると、受信器が前記構成モードに遷移し、送信器は、構成モードにおいて、復旧符号に基づいて配線故障を有している配線を排除するように再構成され、送信器は、復旧モードに遷移し、受信器は、構成モードにおいて、送信器からの信号によって復旧モードに遷移し、復旧モードにおいて、送信器から受信器への信号は、配線故障を有している配線を正常な配線に置き換えて送信される。
【発明の効果】
【００２７】
本発明の非同期データ転送装置によれば、非同期データ転送が遅延の仮定なし、つまり、遅延故障耐性と、入力側の電流量の監視によって配線故障耐性とを同時に実現できる。遅延故障耐性によりＬＳＩ内部のプロセス、電源電圧、温度ばらつきによる影響を受けることなく、信頼性の高い回路動作が可能になる。さらに、配線故障を遅延仮定なしに検出できることから検出を高速に行うことが可能となるため、配線故障時にネットワークオンチップのシステム全体の動作に与える影響を最小限にすることが可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の非同期データ転送装置の構成を示すブロック図である。
【図２】本発明の非同期データ転送装置が配設されるＬＳＩの構成を示すブロック図である。
【図３】図１に示す送信器中の符号器のブロック図である。
【図４】符号器中のドライバの回路図である。
【図５】本発明の電流の監視に基づく遅延時間に鈍感な配線故障検出を説明する回路図であり、（ａ）は配線に故障が無いときを、（ｂ）は配線にオープンの故障生じた場合を示している。
【図６】本発明の通信リンクのアーキテクチャーを示す図である。
【図７】送信器の入力制御部の回路図である。
【図８】送信器の出力部の回路図である。
【図９】受信器中の復号器のブロック図である。
【図１０】Ｃ素子の動作を説明する図であり、（ａ）はＣ素子の構成を示す回路図、（ｂ）はＣ素子の動作の真理値表を示している。
【図１１】復号器中の検知器の回路図である。
【図１２】受信器の出力制御部の回路図である。
【図１３】受信器の入力部の回路図である。
【図１４】ＤＡＴＡ  ＢＬＯＣＫとＡＣＫ  ＢＬＯＣＫのモードを示す図であり、（ａ）は、ＤＡＴＡ  ＢＬＯＣＫの４モード、（ｂ）は、ＡＣＫ  ＢＬＯＣＫの２モードを示している。
【図１５】故障から復旧するシステムのタイミングチャートである。
【図１６】シミュレーションのタイミングチャートである。
【図１７】従来の非同期データ転送装置の構成を示すブロック図である。
【図１８】ＱＤＩ論理型の非同期データ転送装置における通信リンクを示す図である。
【図１９】出力ポートにおける従来の配線故障を検出する方法の問題点を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
図１は、本発明の非同期データ転送装置１の構成を示すブロック図である。
図１に示すように、本発明の非同期データ転送装置１は、ＩＰコア間に配設されるＬＳＩにおいて、後述する第１のＩＰコアに接続される第１の配線３ａと、後述する第２のＩＰコアに接続される第２の配線３ｂと、第１の配線３ａに接続される送信器２と、第２の配線３ｂに接続される受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含んで構成されている。
送信器２は、ＩＮ信号が入力される入力部（ＩＮＰＵＴ  ＢＬＯＣＫ）２Ａと出力部（ＯＵＴＰＵＴ  ＢＬＯＣＫ）２Ｂとから構成されている。入力部２ＡはＩＮ信号が入力される符号器５と、符号器５に接続される入力制御部６とから構成されている。
【００３０】
受信器４は、送信器２からＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される出力部（ＯＵＴＰＵＴ  ＢＬＯＣＫ）４Ａと入力部（ＩＮＰＵＴ  ＢＬＯＣＫ）４Ｂとから構成されている。出力部４Ａは、送信器２からＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される復号器７と、復号器７に接続される出力制御部８とから構成されている。
【００３１】
送信器２の入力部２Ａに入力されるＩＮ信号と、送信器２の入力部２Ａから出力され受信器４の出力部４Ａで受信されるＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号と、受信器４の出力部４Ａから出力されるＯＵＴ信号と、を纏めてＤＡＴＡ  ＢＬＯＣＫ（データブロック）と呼ぶ。
【００３２】
送信器２の出力部２Ｂから出力されるＡＣＫ＿ＩＮ信号と、送信器２の出力部２Ａに受信器４の入力４Ｂから送信されるＡＣＫ信号及びＥＲＲ＿ＡＣＫ信号と、受信器４の入力４Ｂに入力されるＡＣＫ＿ＯＵＴ信号と、を纏めてＡＣＫ  ＢＬＯＣＫ（アクノレッジブロック）と呼ぶ。
【００３３】
図２は、本発明の非同期データ転送装置１が配設されるＬＳＩ２０の構成を示すブロック図である。
図２に示すように配設されるＬＳＩ２０は、複数のＩＰコア２１と、複数のＩＰコア２１に隣接して配設される本発明の非同期データ転送装置１とを含んで構成されている。非同期データ転送装置１の送信器２は、第１の配線３ａを介して第１のＩＰコア２１ａに接続されている。非同期データ転送装置１の受信器４は、第２の配線３ｂを介して、第２のＩＰコア２１ｂに接続されている。非同期データ転送装置１は、ＩＰコア２１ａとＩＰコア２１ｂとの通信リンクとなっている。さらに、非同期データ転送装置１は、ＩＰコア２１間に接続され非同期データの送受信を行うルーター２２等の間を接続する配線間に挿入されていてもよい。
【００３４】
図３は、図１に示す送信器２中の符号器５のブロック図である。
図３に示すように、符号器５はＩＮ信号が接続される第１のＡＮＤ回路５ａ及び第２のＡＮＤ回路５ｂと、第１のＡＮＤ回路５ａの出力が入力されるＯＲ回路５ｃと、このＯＲ回路５ｃの出力等が入力される第１のマルチプレクサ５ｄと、第２のＡＮＤ回路５ｂの出力等が入力される第２のマルチプレクサ５ｅと、第１及び第２のマルチプレクサ５ｄ，５ｅの出力が入力されるドライバ回路１１と、から構成されている。
【００３５】
ＩＮ信号は、１−ｏｆ−４符号化されているとする（非特許文献１２参照）。正常モードでは、ＩＮ信号とＤＡＴＡ信号の符号は同じである。
【００３６】
図４は、符号器５中のドライバ１１の回路図である。
図４に示すように、ドライバ回路１１は、４つの電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている。各電流ドライバ回路１１ａは、電源Ｖｄｄに接続される電流源１２と、この電流源１２に接続されるインバータ１３と、このインバータ１３のソースに接続されるカレントミラー回路１４と、カレントミラー回路１４の出力に接続されるインバータ１５とから構成されている。
各電流ドライバ回路１１ａ〜１１ｄにおいて、Ｉinは、配線故障が無い場合にはＩwとＩdに分離する。ここで、電圧レベルＶdは低(Low)である。
一度配線故障が生じると、Ｉwを流す配線３ｃがオープンになるのでＩdが大きくなる。カレントミラー回路１４を使用してＩdがＩcにコピーされるので、Ｖcは大きなＩdによって低下する。
それから、Ｖdはインバータ１５によって高(High)となる。高(High)の信号Ｖdが故障符号（Fault code）を生成する。
【００３７】
図５は、本発明の電流の監視に基づく遅延時間に鈍感な配線故障検出を説明する回路図であり、（ａ）は配線３ｃに故障が無いときを、（ｂ）は配線３ｃにオープンの故障が生じた場合を示している。
図５（ａ）に示すように、配線３ｃに故障が無いときには、入力ポートにおいて、電流Ｉinは、送信電流Ｉwと検出電流Ｉdに分離する。配線３ｃに故障が無い場合には、ＤＡＴＡ信号が送信されたときには、送信電流Ｉwが配線３ｃを流れてＩoutとなる。エレクトロマイグレーションによって配線３ｃの抵抗が時間と共に増大することによって、送信電流Ｉwは減少し、検出電流Ｉdが増加する。
一方、図５（ｂ）に示すように、配線３ｃにオープンの故障が発生すると、Ｉoutは流れなくなり、検出電流Ｉdが増加する。オープンの故障中の検出電流Ｉdは、配線故障が無い場合に比較して大きいので、検出電流Ｉdを閾値と比較することで配線故障の有無を識別できる。
このため、電流の流れの監視に基づく遅延時間に鈍感な配線故障検出を実現することができる。
【００３８】
図６は、本発明のリンクのアーキテクチャーを示す図である。
図６に示すように、配線故障の情報は、送信器２の入力側におけるフィードバックによって得られる。配線故障と遅延故障とを区別する必要がないので、配線故障は時間的な仮定をしないで検出することができる。これにより、後述する表８に示すように、遅延時間に鈍感な、つまり、ＱＤＩ論理型で配線故障検出を実現することができる。
【００３９】
図７は、送信器２の入力制御部６の回路図である。
図７に示すように、入力制御部６は、２個のＯＲ回路６ａ，６ｂと、３個のＡＮＤ回路６ｃ，６ｄ，６ｅと、２個の非同期式ＲＳラッチ６ｆ，６ｇと、６個の非同期式Ｇラッチ６ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍと、マルチプレクサ６ｎと、から構成されている。
【００４０】
符号器５の電流ドライバ回路１１ａ〜１１ｄでは、後述する正常モードで、配線３ｃのオープン故障が検出されると、故障符号が生成されて、入力制御部６に送信される。入力制御部６は、故障符号を受信する。
【００４１】
表２は正常モード中のＤＡＴＡ  ＢＬＯＣＫ用の１−of−４符号を示している。ここで、データは４ビットの符号語（コードワード）で表されている。
【表２】
2012191531.tif 000004
【００４２】
図８は、送信器２の出力部２Ｂの回路図である。
図８に示すように、出力部２Ｂは、ＥＲＲ＿ＡＣＫ信号が入力される電流受信回路１６と、ＡＣＫ信号が入力される電流受信回路１７と、電流受信回路１６，１７の出力が入力されるＯＲ回路１８とから構成されている。電流受信回路１６は、カレントミラー回路１４と、カレントミラー回路１４に接続されるインバータ１８とから構成されている。電流受信回路１７も電流受信回路１６と同様に構成されている。
【００４３】
図９は、受信器４中の復号器７の回路図である。
図９に示すように、復号器７はＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される検知器１７と、この検知器１７の出力であるOut_data信号と故障モード信号とが入力されるＡＮＤ回路７ａと、このＡＮＤ回路７ａの出力と検知器１７の出力であるOut_err信号が入力されるマルチプレクサ７ｂと、マルチプレクサ７ｂの出力が入力されるＣ素子７ｃとから構成されている。
【００４４】
図１０は、Ｃ素子７ｃの動作を説明する図であり、それぞれ（ａ）はＣ素子７ｃの構成を示す回路図、（ｂ）はＣ素子７ｃの動作の真理値表を示している。図１０（ａ）に示すように、Ｃ素子７ｃは、非同期式の回路に使用される双安定の記憶素子であり、待ち合わせ回路や合流回路とも呼ばれている。
図１０（ｂ）に示すように、全ての入力が論理"１"になると出力が論理"１"になり、全ての入力が論理"０"になると出力が論理"０"になる。入力に論理"１"と"０"が混在した状態では、直前の出力を維持する。
【００４５】
図１１は、復号器７中の検知器１９の回路図である。
図１１に示すように、検知器１９は、４つの電流検知器１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅから構成されている。電流検知器１９ａ〜１９ｄのそれぞれは、ＤＡＴＡ信号が入力されるカレントミラー回路１４と、カレントミラー回路１４の出力に接続されるインバータ１５と、から構成されている。ＥＲＲ＿ＤＡＴＡ信号が入力される電流検知器１９ｅも、上記電流検知器１７ａと同様の構成である。
【００４６】
図１１に示すように、電流検知器１９ａでは電流Ｉoutが電圧Ｖoutに変換される。正常モードでは、ＤＡＴＡ信号とＯＵＴ信号の符号は同じである。
一度配線故障が生じると、ＥＲＲ＿ＤＡＴＡ信号は“１”となる。“１”は、「故障」を意味する。
それから、モードは故障モードに遷移する。
故障モードでは、復旧符号が送信器２から送信されたとき、復旧符号は受信器４に記憶される。この記憶データはモードを構成モードに遷移させる。
図９のマルチプレクサ７ｂからなる出力セレクタでは、（ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡ）とＯＵＴとの間の接続は、復旧符号に基づいて配線３ｃの内、オープン故障を有している配線３ｃを排除するように再構成される。それからデータは、ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡを通過する１−of−５符号によって送信される。
そして、モードは復旧モードに遷移する。
【００４７】
図１２は、受信器４の出力制御部８の回路図である。
図１２に示すように、出力制御部８は、復号器７からの信号がパストランジスタ８ａを介して入力される第１の非同期ＲＳラッチ８ｂと、第２の非同期ＲＳラッチ８ｃと、３個のＡＮＤ回路８ｄ，８ｅ，８ｆと、５個のＯＲ回路と８ｇ，８ｈ，８ｉ，８ｊ，８ｋと、から構成されている。
【００４８】
図１３は、受信器４の入力部４Ｂの回路図である。
図１３に示すように、入力部４Ｂは、Ack_internalに接続される二つのＡＮＤ回路２５と、第１のＡＮＤ回路２５ａの出力に接続されるインバータ１３と、インバータ１３に接続される電流源１２と、第２のＡＮＤ回路２５ｂの出力に接続される電流検知器１９ｆとから構成されている。
【００４９】
図１４は、ＤＡＴＡ  ＢＬＯＣＫとＡＣＫ  ＢＬＯＣＫのモードを示す図であり、（ａ）は、ＤＡＴＡ  ＢＬＯＣＫの４モード、（ｂ）は、ＡＣＫ  ＢＬＯＣＫブロックの２モードを示している。
図１４（ａ）に示すように、ＤＡＴＡ  ＢＬＯＣＫでは、ＤＡＴＡ  ＢＬＯＣＫの信号の送信及び受信に使用される配線３ｃの状態によって、正常モード（ＮＯＲＭＡＬ）、故障モード（ＦＡＵＬＴ）、構成モード（ＣＯＮＦＩＧ）及び復旧モード（ＲＥＣＯＶＥＲＹ）の四つの動作を行う。
図１４（ｂ）に示すように、ＡＣＫ  ＢＬＯＣＫでは、ＡＣＫ  ＢＬＯＣＫの信号の送信及び受信に使用される配線３ｃの状態によって、正常モード（ＮＯＲＭＡＬ）と、復旧モード（ＲＥＣＯＶＥＲＹ）の動作を行う。
【００５０】
通信リンクでは、４相符号を使用している。送信器２と受信器４との間のデータ伝送は、電流モードの信号で行い、他の回路は電圧モードの信号を使用している。
【００５１】
図１５は、故障から復旧するシステムのタイミングチャートである。この例では、配線３ｃの内、データ“３”に関連する一つの配線３ｃはオープンである。最初に、ＤＡＴＡ  ＢＬＯＣＫとＡＣＫ  ＢＬＯＣＫとは、正常モードで動作している。
【００５２】
最初にＤＡＴＡ  ＢＬＯＣＫのモードについて説明する。
正常モードでは、非同期データ転送装置１における通信リンク（非特許文献１４参照）と同様に１−of−４符号に基づいて動作している。
【００５３】
最初に、データ“０”として（０，０，０，１）が送信器２から受信器４へ送信される。
２番目に、受信器４はデータ“０”を検出し、そしてデータ“０”の受信に対してＡＣＫ信号として（１，０）を送信器２に送信する。
【００５４】
ここで、表３は、ＡＣＫ  ＢＬＯＣＫ用の２線符号を示している。
【表３】
2012191531.tif 000005
【００５５】
３番目に、送信器２はＡＣＫ信号を検出し、そしてスペーサーとして（０，０，０，０）を受信器４に送信する。
４番目に、受信器４はスペーサーを検出し、そしてスペーサーとして（０，０）を送信器２に送信する。このようにして、４相プロトコルでは、１通信当たり４ステップが必要となる。ＤＡＴＡ  ＢＬＯＣＫでは、４相方式のプロトコルを用いている。
【００５６】
データ“３”が送信されたとき、配線故障は送信器２中の符号器５で検出される。それから、送信器２のモードは故障モードに遷移する。
【００５７】
表４は故障モード中のＤＡＴＡ  ＢＬＯＣＫ用の１線符号を示している。ＥＲＲ＿ＤＡＴＡ信号は、１ビットの符号語（コードワード）で表されている。
【表４】
2012191531.tif 000006
【００５８】
送信器２は故障情報として故障情報（Fault）を受信器４に送信する。故障符号が生成されると送信器２は故障モードに変化する。一方、ＤＡＴＡ信号は（０，０，０，０）から変化しない。同時に、復旧符号は故障符号に基づいて生成される。
一度、受信器４が故障情報（Fault）を検出すると、受信器４のモードは故障モードに遷移し、次のモードである構成モードで復旧符号を受信する準備が整う。それから、送信器２のモードは復旧モードに遷移する。
【００５９】
表５は、構成モード中のＤＡＴＡ  ＢＬＯＣＫ用の１−of−４符号を示している。
復旧符号は、オープン故障を有している配線３ｃを排除するために生成される。一度、送信器２が復旧符号“３”として（０，０，０，１）を受信器４へ送信すると、受信器４は、既に故障モードにおいて故障情報を受信しているので、（０，０，０，１）を復旧符号“３”として認識する。
【表５】
2012191531.tif 000007
【００６０】
受信器４が構成モードに変化すると、データ“３”に関係するオープン配線３ｃは、ＥＲＲ＿ＤＡＴＡ信号の配線３ｃによって置き換えられる。受信器４は、構成モードにおいて、復旧符号に基づいて配線故障を有している配線を正常な配線に置き換える。最後に、送信器２のモードは、復旧モードに遷移する。
【００６１】
表６は、復旧モード中におけるＤＡＴＡ  ＢＬＯＣＫ用の１-of-５符号を示している。
【表６】
2012191531.tif 000008
【００６２】
送信器２は、データ“３”として（０，０，０，０，１）を受信器４に送信する。
受信器４は、データ“３”として（０，０，０，０，１）を認識し、それから、復旧モードで動作する。
それから、データ“３”に関係する配線故障下でデータ転送を行う復旧モードで動作する。
【００６３】
モードが構成モードに遷移するとき、符号器５の出力は復旧符号となる。復旧符号は故障の無い配線３ｃを使用して生成されるので、故障符号は（０，０，０，０）に戻る。
図３の第１のＡＮＤ回路５ａ及び第２のＡＮＤ回路５ｂからなる入力セレクタでは、（ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡ）とＩＮとの間の接続は、復旧符号に基づいて配線３ｃの内オープン故障を有している一つの配線を排除するように再構成される。
モードが復旧モードに遷移するとき、ＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号のデータは１-of-５符号によって送信される。復旧モードにおいて、送信器２から受信器４への信号、例えばＥＲＲ＿ＤＡＴＡ信号は、配線故障を有している配線を正常な配線に置き換えて送信される。
【００６４】
次に、ＡＣＫ  ＢＬＯＣＫのモードについて説明する。
ＡＣＫ信号に対して、故障−復旧系のモードは、図１４（ｂ）に示すように遷移する。
第一に、ＡＣＫ信号は正常モードで動作している。
一度、ＡＣＫ  ＢＬＯＣＫの配線故障が受信器４の入力部４Ｂで検出されたときには、ＡＣＫ  ＢＬＯＣＫの２線符号は、表３に示すように（１，０）から（０，１）に変化する。
復旧モードでは、送信器２の出力部２Ｂはどのモードでも２線符号の論理和によってAcknowledgement情報を検出することで、Acknowledgement情報はＡＣＫ  ＢＬＯＣＫの配線故障下で受信される。Acknowledgement情報は、確認情報とも呼ばれている。
【００６５】
送信器２の入力制御部６の動作について、纏めて説明する。
（正常モード）
符号器５の電流ドライバ１１ａ〜１１ｄでオープン故障が検出されると、故障符号が生成され、入力制御部６に送出される。故障符号は、表２に示す符号と同じである。この故障符号は図７に示す入力制御部６の非同期ＲＳラッチ６ｇに入力される。
（故障モード）
符号器５の電流ドライバでオープン故障が検出されると、故障符号に対応した４線の内の１線が高(high)となることで、故障符号が生成される。これにより、表４のＥＲＲ＿ＤＡＴＡ信号に対応する故障情報（Fault）が生成される。
（構成モード）
符号器５の故障符号が低(low)になると同時に、CONFIG MODE信号を高(high)にする（図３参照）。
次に、表５に示す復旧符号を生成する。
（復旧モード）
CONFIG MODE信号をlowにすると同時に、RECOVERY MODE信号を高(high)にする（図３参照）。
【００６６】
次に受信器４の出力制御部８の動作について、纏めて説明する。
（正常モード）
送信器２から表４のFaultが転送されてくると、Fault(Out_err)が高(high)になる。この信号は、図１２に示す受信器４の出力制御部８で受信し、非同期ＲＳラッチ８ｂに入力される。
（故障モード）
図１２におけるFAULT MODE信号を高(high)にする
（構成モード）
図１２において、表５の復旧符号であるRecovery codeによってOut_data信号が、送信器２から送信されてくると、受信器４の出力制御部８で受信され、第２の非同期ＲＳラッチ８ｃに保存される。
（復旧モード）
図１２のRECOVERY MODE信号を高(high)にする。
【００６７】
以上、説明したように、本発明の非同期データ転送装置１によれば、電流量の監視に基づく配線のオープン（永久）故障の検出を実現することができる。つまり、データ転送時に入力電流を受信側への「データ転送電流」Ｉwと、監視用の「フィードバック電流」Ｉdに分流を行う。この２つの電流量の合計値は一定なため、配線故障時は「データ転送電流」Ｉwがカットオフされる一方で、「フィードバック電流」Ｉdは単調に増加する。「フィードバック電流」Ｉdの増加を送信側で検出することで、遅延仮定なしに配線故障が検出可能になる。検出した故障配線を予備の正常な配線３ｃと入れ替えることで、非同期データ転送装置１としての機能が回復する。
これにより、本発明の非同期データ転送装置１では、ＱＤＩ論理型の非同期データ転送の遅延故障耐性を有しながら、配線故障耐性を実現することが可能となる。
【００６８】
本発明の非同期データ転送装置１の機能を表７に示す。表７には、表１の従来の非同期データ転送装置の機能も示している。表７に示すように、本発明の非同期データ転送装置１では、従来できなかった入力ポートでの配線故障監視と検知とをＱＤＩ論理型で行うことができる。
【表７】
2012191531.tif 000009
【実施例】
【００６９】
以下、本発明を実施例によりさらに詳細に説明する。
本発明の非同期データ転送装置１の回路をＳｉｌｔｅｒｒａ社の０．１３μｍのＣＭＯＳ技術で作成し、ＨＳＰＩＣＥで評価した。送信器２と受信器４との間の配線３ｃの長さは１ｍｍである。配線３ｃはパイモデルでシミュレーションした。パイモデルのパラメータとして、抵抗は９１Ω／ｍｍとし、容量は８４ｆＦ／ｍｍとした。
【００７０】
図１６は、シミュレーションのタイミングチャートである。図１６では、配線３ｃが“３”の故障の場合である。Ｉinは１６５μＡとした。
図１６に示すように、ＤＡＴＡ信号がオープン故障を有する配線３ｃを介して送信されるとき、Ｉdが大きくなる。このＩdが通信リンクを復旧するように故障モードに遷移する。
【００７１】
表８は、本発明を比較例と対比した表である。
表８に示すように、本発明の場合には、配線故障検出と配線故障下での動作補正、つまり復旧が可能である。また、遅延時間に不感であるＱＤＩ論理型に対応している。配線数はｎビットに対して２ｎ＋３であり、使用したトランジスタ数は１２８０個であった。スループットは８３７Ｍｂｐｓ、消費電力は５８４μＷ、エネルギーは６９８ｆＪ／ｂｉｔであった。
【表８】
2012191531.tif 000010
【００７２】
一方、１−of−４符号による従来例（非特許文献９参照）では、ＱＤＩ論理型には対応しているが、配線故障検出と配線故障下での動作補正ができない。配線数はｎビットに対して２ｎ＋１であり、使用したトランジスタ数は５４５個であった。スループットは８４０Ｍｂｐｓ、消費電力は３２８μＷ、エネルギーは３８８ｆＪ／ｂｉｔであった。
【００７３】
一方、二重化した１−of−４符号による従来例（非特許文献１０参照）では、ＱＤＩ論理型には対応していないが、配線故障検出はできるが、配線故障下での動作補正ができないものである。配線数はｎビットに対して２×（２ｎ＋１）であり、使用したトランジスタ数は１０４９個であった。スループットは７４１Ｍｂｐｓ、消費電力は６１６μＷ、エネルギーは８３１ｆＪ／ｂｉｔであった。
【００７４】
一方、三重化した１−of−４符号による従来例（非特許文献１１参照）では、ＱＤＩ論理型には対応していないが、本発明と同様に配線故障検出と配線故障下での動作補正、つまり復旧が可能である。配線数はｎビットに対して３×（２ｎ＋１）であり、使用したトランジスタ数は１２２３個であった。スループットは６２２Ｍｂｐｓ、消費電力は７６１μＷ、エネルギーは１２２３ｆＪ／ｂｉｔであった。
【００７５】
上記の結果から、本発明の遅延及び配線故障耐性を有する非同期データ転送装置１は、遅延時間に不感であるＱＤＩ論理型に対応し、配線故障検出と故障した配線の復旧が可能である。また、本発明の非同期データ転送装置１の使用トランジスタ数は、比較例２と比較例３との間の数であるが、スループットは、比較例１と同様に高速である。またその消費電力は、比較例２及び３よりも低くなった。また,ｎビットへ拡張した場合でも入力制御部６及び出力制御部８はビット幅に依存しないことから、トランジスタ数は比較例２及び比較例３よりも小さくなる。
【００７６】
本発明の非同期データ転送装置１を使用したネットワークオンチップは、プロセス、電源電圧、温度変動に伴う遅延変動耐性を有するだけでなく、ＬＳＩ２０の経年劣化に伴う配線故障耐性をも有しているので、信頼性の高いシステムを実現できる。このため、過酷な環境下での使用が見込まれる車載用及び宇宙用のシステムオンチップ(ＳｏＣ)に用いることができる。第４世代の携帯電話等にも応用できる。
【００７７】
本発明の非同期データ転送装置１はクロック信号を用いない非同期式であることから、クロック信号を生成する回路の削除に伴う電力の削減も可能であるために、システムの低電力化も可能である。
【００７８】
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまで
もない。
【符号の説明】
【００７９】
１：非同期データ転送装置
２：送信器
３：配線
３ａ：第１の配線
３ｂ：第２の配線
３ｃ：第２の配線
４：受信器
５：符号器
５ａ，５ｂ：ＡＮＤ回路
５ｃ：ＯＲ回路
５ｄ：第１のマルチプレクサ
５ｅ：第２のマルチプレクサ
６：入力制御部
６ａ，６ｂ：ＯＲ回路
６ｃ，６ｄ，６ｅ：ＡＮＤ回路
６ｆ、６ｇ：非同期式ＲＳラッチ
６ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍ：非同期式Ｇラッチ
６ｎ：マルチプレクサ
７：復号器
７ａ：ＡＮＤ回路
７ｂ：マルチプレクサ
７ｃ：Ｃ素子
８：出力制御部
８ａ：パストランジスタ
８ｂ，８ｃ：非同期ＲＳラッチ
８ｄ，８ｅ，８ｆ：ＡＮＤ回路
８ｇ，８ｈ，８ｉ，８ｊ，８ｋ：ＯＲ回路
１１：ドライバ回路
１１ａ，１１ｂ，１１ｃ，１１ｄ：電流ドライバ回路
１２：電流源
１３，１５：インバータ
１４：カレントミラー回路
１６，１７：電流受信回路
１８：ＯＲ回路
１９：検知器
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ：電流検知器
２０：ＬＳＩ
２１：ＩＰコア
２２：ルーター
２５：ＡＮＤ回路
【図１】
2012191531.tif 000011
【図２】
2012191531.tif 000012
【図３】
2012191531.tif 000013
【図４】
2012191531.tif 000014
【図５】
2012191531.tif 000015
【図６】
2012191531.tif 000016
【図７】
2012191531.tif 000017
【図８】
2012191531.tif 000018
【図９】
2012191531.tif 000019
【図１０】
2012191531.tif 000020
【図１１】
2012191531.tif 000021
【図１２】
2012191531.tif 000022
【図１３】
2012191531.tif 000023
【図１４】
2012191531.tif 000024
【図１５】
2012191531.tif 000025
【図１７】
2012191531.tif 000026
【図１８】
2012191531.tif 000027
【図１９】
2012191531.tif 000028
【図１６】
2012191531.tif 000029