(57)【要約】【課題】  製造コストの低減が可能な半導体素子の製造方法を提供する。【解決手段】  第１再配線層４００は、金属バンプ層３２０の一部分を露出するように形成される。第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０を備える。第１拡張パッド部４１０は、金属パッド１２０と電気的に接続し、外部装置と接続する。第１延長部４２０は、金属バンプ層３２０上から第１拡張パッド部４１０上に延びるように形成される。第１連結部４３０は、スクライブレーン領域ＳＲに形成され、複数の第１再配線層４００を電気的に連結する。第１再配線層４００は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。【選択図】  図５
2012253354.tif 000002
【特許請求の範囲】
【請求項１】
上面に回路部が形成され、前記回路部と電気的に連結される金属パッド及び前記回路部を覆って前記金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、
前記金属パッドと電気的に連結され、前記金属パッド上で前記保護層上に延びるようにプリンティング方法によって第１再配線層を形成する段階と、
前記第１再配線層をシードとして、前記第１再配線層上に電気めっきで第２再配線層を形成する段階と、
を含む半導体素子の製造方法。
【請求項２】
前記第１再配線層を形成する段階は、
前記第１再配線層が前記金属パッド上の一部分を遮蔽するように形成し、
前記第２再配線層を電気めっきする段階は、
前記第２再配線層を前記第１再配線層及び前記金属パッド上に形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１再配線層を形成する段階の前に、
前記保護層によって露出される前記金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、
前記第１再配線層は、前記金属バンプ層の一部分を露出するように形成し、
前記第２再配線層は、前記第１再配線層及び前記金属バンプ層を覆うように形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記金属バンプ層を無電解めっきする段階の前に、
前記金属パッドの表面を亜鉛酸塩処理する段階をさらに含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記亜鉛酸塩処理する段階は、
前記金属パッドの表面に形成された自然酸化膜を除去することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１再配線層を形成する段階は、
ロールオフセットプリンティング方法で前記第１再配線層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記半導体基板は、複数の前記金属パッドを有し、前記回路部が形成されるチップ領域及び前記チップ領域の周囲に配されるスクライブレーン領域を含み、
前記第１再配線層を形成する段階は、
前記複数の金属パッドのうち一つの金属パッド上から前記保護層上に延びる第１再配線層は、他の一つの金属パッド上から前記保護層上に延びる第１再配線層と、前記チップ領域で互いに離隔して形成され、
前記複数の金属パッドからそれぞれ延びる第１再配線層は、前記チップ領域から前記スクライブレーン領域に延びるように形成し、前記複数の金属パッドからそれぞれ延びる第１再配線層は、前記スクライブレーン領域で互いに連結される連結部を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記複数のチップ領域を有し、
前記第２再配線層を形成する段階の後に、
前記連結部が除去されるように、前記スクライブレーン領域をスクライビングして前記複数のチップ領域を互いに分離させる段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記複数のチップ領域を互いに分離させる段階の前に、
前記第２再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記第１再配線層を形成する段階は、
シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、再配線層を持つ半導体素子の製造方法に関する。
【背景技術】
【０００２】
電子製品は、高容量のデータ処理を求めながらもその体積は段々小さくなっている。これにより、かかる電子製品に含まれる電子部品の配置に最適化が要求されている。これにより、半導体素子の外部端子を再配線によって再配置しているが、工程が複雑になると共にコスト高となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２７４７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、問題点を解消するために製造コストの低減が可能な再配線層を有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
技術的課題を達成するために、本発明は、次のような半導体素子の製造方法を提供する。
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッドと電気的に連結され、金属パッド上で保護層上に延びるようにプリンティング方法によって第１再配線層を形成する段階と、第１再配線層をシードとして、第１再配線層上に電気めっきで第２再配線層を形成する段階と、を含む。
【０００６】
第１再配線層を形成する段階は、第１再配線層が金属パッド上の一部分を遮蔽するように形成し、第２再配線層を電気めっきする段階は、第２再配線層を第１再配線層及び金属パッド上に形成することを含む。
【０００７】
第１再配線層を形成する段階の前に、保護層によって露出される金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、第１再配線層は、金属バンプ層の一部分を露出するように形成し、第２再配線層は、第１再配線層及び金属バンプ層を覆うように形成することを含む。
【０００８】
金属バンプ層を無電解めっきする段階の前に、金属パッドの表面を亜鉛酸塩処理する段階をさらに含む。
【０００９】
亜鉛酸塩処理する段階では、金属パッドの表面に形成された自然酸化膜を除去することを含む。
【００１０】
金属バンプ層を無電解めっきする段階は、金属パッド上にのみ選択的に金属バンプ層を形成することを含む。
【００１１】
金属バンプ層はニッケルからなることを含む。
【００１２】
第１再配線層は、銀、ニッケルまたは銅を含むペーストを用いてプリンティング方法で形成することを含む。
【００１３】
第２再配線層は、金または銅からなることを含む。
【００１４】
第１再配線層を形成する段階は、ロールオフセットプリンティング方法で第１再配線層を形成することを含む。
【００１５】
半導体基板は、回路部が形成されるチップ領域及びチップ領域の周囲に配されるスクライブレーン領域を含む。また、複数の金属パッドを有し、第１再配線層を形成する段階では、複数の金属パッドのうち一つの金属パッド上から保護層上に延びる第１再配線層は、他の一つの金属パッド上から保護層上に延びる第１再配線層と、チップ領域で互いに離隔して形成されることを含む。また、複数の金属パッドからそれぞれ延びる第１再配線層は、チップ領域からスクライブレーン領域に延びるように形成し、複数の金属パッドからそれぞれ延びる第１再配線層は、スクライブレーン領域で互いに連結される連結部を形成することを含む。
【００１６】
チップ領域は複数であり、第２再配線層を形成する段階後に、連結部が除去されるように、スクライブレーン領域をスクライビングして複数のチップ領域を互いに分離させる段階をさらに含む。
【００１７】
複数のチップ領域を互いに分離させる段階の前に、第２再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含む。
【００１８】
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッド及び保護層上に、ロールオフセットプリンティング方法で金属パッドと電気的に連結される再配線層を形成する段階と、を含む。
【００１９】
第１再配線層を形成する段階は、シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを含む。
【発明の効果】
【００２０】
本発明による半導体素子の製造方法は、コスト及び製造時間を消費させるフォトリソグラフィ工程を使用せずに再配線層を形成でき、金属パッドと再配線層との接触抵抗を最小化できて性能が向上する。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による金属パッドが形成された半導体基板の平面図である。
【図２】本発明の一実施形態による金属パッドが形成された半導体基板の断面図である。
【図３】本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【図４】本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
【図５】本発明の一実施形態による第１再配線層を形成する段階を示す平面図である。
【図６】本発明の一実施形態による第１再配線層を形成する段階を示す断面図である。
【図７】本発明の一実施形態の変形例による第１再配線層を形成する段階を示す平面図である。
【図８】本発明の一実施形態の変形例による第１再配線層を形成する段階を示す断面図である。
【図９】本発明の一実施形態によるウェハーにチップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【図１０】本発明の一実施形態による第１再配線層が形成された態様を示す平面図である。
【図１１】本発明の一実施形態による第２再配線層を形成する段階を示す平面図である。
【図１２】本発明の一実施形態による第２再配線層を形成する段階を示す断面図である。
【図１３】本発明の一実施形態による補助保護層を形成する段階を示す平面図である。
【図１４】本発明の一実施形態による補助保護層を形成する段階を示す断面図である。
【図１５】本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。
【図１６】本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図１７】本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図１８】本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【発明を実施するための形態】
【００２２】
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
以下で例示する実施形態は、いろいろな他の形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されている。
【００２３】
（一実施形態）
図１及び図２は、本発明の一実施形態による金属パッドが形成された半導体基板の平面図及び断面図である。具体的に図２は、図１のＩＩ−ＩＩ’線の断面図である。
【００２４】
図１及び図２を共に参照すれば、半導体基板１００上に金属パッド１２０、及び金属パッド１２０の少なくとも一部分を露出させる保護層２００が形成される。半導体基板１００は、ベース基板１００ａ、及びベース基板１００ａ上に形成された回路部１１０を備える。回路部１１０は、半導体基板１００の上面に形成される。金属パッド１２０は、回路部１１０と電気的に連結されて、回路部１１０に外部電源、グラウンド、または信号を伝達できる。
【００２５】
ベース基板１００ａは半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族酸化物半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含む。ベース基板１００ａは、バルクウェハーまたはエピタキシャル層として提供されてもよい。またはベース基板１００ａは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガリウム−ヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板でなる。
【００２６】
回路部１１０には、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの高集積回路半導体メモリ素子、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＣＰＵとＤＳＰとの組み合わせなどのプロセッサー、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光電子素子、ディスプレイ素子などの半導体素子をなすための多様な種類の能動素子または受動素子が形成されている。また回路部１１０には、能動素子または受動素子を電気的に連結するための伝導性ライン、例えば、ワードライン、ビットラインなどや、金属配線ライン、コンタクトプラグ、ビアプラグなどを含む。回路部１１０にはまた、能動素子、受動素子、伝導性ライン、金属配線ライン、コンタクトプラグ、ビアプラグなどの間に配される層間絶縁層（ＩＬＤ、Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｉｃ）または金属間絶縁層（ＩＭＤ、Ｉｎｔｅｒ  Ｍｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ）などをさらに含む。
【００２７】
金属パッド１２０は、回路部１１０に含まれる金属配線ラインのうち最上層の金属配線ラインと同一レベルに一体に形成される。または金属パッド１２０は、回路部１１０に含まれる金属配線ラインが形成された後、金属配線ラインと接して電気的に連結されるように別途に形成される。
【００２８】
保護層２００は、回路部１１０を保護するように、金属パッド１２０の一部分を除外した回路部１１０の上面を覆うように形成される。保護層２００は、第１保護層２１０及び第２保護層２２０を含む。第１保護層２１０は、例えば、窒化物からなる。第２保護層２２０は、第１保護層２１０上に選択的に形成される。第２保護層２２０は、例えば、ポリマー物質からなる。第２保護層２２０は、外部衝撃を緩和させるように弾性部材でありうる。
【００２９】
半導体基板１００は、チップ領域ＣＲ及びスクライブレーン領域ＳＲが定義される。半導体基板１００は、後続工程でスクライブレーン領域ＳＲに沿って切断されて、チップ領域ＣＲが個別半導体チップをなすようにする。
【００３０】
スクライブレーン領域ＳＲで、ベース基板１００ａ上にはチップ領域ＣＲの回路部１１０に対応するダミー部１１０ｄが形成される。チップ領域ＣＲとスクライブレーン領域ＳＲとが類似した高さの上面を持つように、ダミー部１１０ｄには絶縁層が形成される。またはダミー部１１０ｄは、工程安定性のためのダミーパターン、品質管理のためのテストパターンなどが形成される。
【００３１】
図３は、本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【００３２】
図３を参照すれば、保護層２００によって露出された金属パッド１２０の上面に自然酸化膜１２２が形成された場合、自然酸化膜除去処理を行える。例えば、金属パッド１２０がアルミニウムからなる場合、金属パッド１２０上には、酸化アルミニウムからなる自然酸化膜１２２が形成される。
【００３３】
金属パッド１２０上に自然酸化膜１２２が形成された場合、外部電源、グラウンド、または信号が回路部１１０によく伝えられない恐れがある。金属パッド１２０上に自然酸化膜１２２が形成されていないか、または、外部電源、グラウンド、または信号の伝達にあまり大きい影響を与えないほどの自然酸化膜１２２のみ形成された場合には、自然酸化膜除去処理は省略される。
【００３４】
自然酸化膜除去処理は、酸化物を除去できるウェットまたはドライの洗浄、またはエッチング工程によって行われる。または自然酸化膜除去処理は、自然酸化膜１２２を除去して薄い亜鉛被膜を形成する亜鉛酸塩（ｚｉｎｃａｔｅ）工程によって行われる。
【００３５】
図４は、本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
図４を参照すれば、金属パッド１２０上に金属バンプ層３２０を形成できる。保護層２００によれば、露出される金属パッド１２０の部分は金属バンプ層３２０によって覆われる。金属バンプ層３２０は、金属パッド１２０と保護層２００とが持つ段差を低減させる。金属バンプ層３２０は、無電解めっき方法によって形成される。または金属バンプ層３２０は、半導体基板１００上に予備金属バンプ層を形成した後、保護層２００が露出されるように予備金属バンプ層の一部分を除去する平坦化工程によって形成される。金属バンプ層３２０を形成する平坦化工程は、例えば、化学機械的研磨（ＣＭＰ）工程またはエッチバック工程でありうる。
【００３６】
金属バンプ層３２０は、例えば、ニッケル、アルミニウム、銅、銀または金からなる。金属バンプ層３２０と金属パッド１２０との間には、導電性を持つ接触被膜３１０をさらに含む。
【００３７】
金属バンプ層３２０を無電解めっき方法によって形成する場合、例えば、接触被膜３１０は亜鉛からなり、金属バンプ層３２０はニッケルからなる。金属パッド１２０上に、亜鉛酸塩工程によって亜鉛からなる接触被膜３１０を形成する場合、金属バンプ層３２０は、無電解めっき方法によって選択的に接触被膜３１０上に形成することができる。亜鉛酸塩工程によって形成される接触被膜３１０は、金属パッド１２０上の自然酸化膜１２２（図３）を除去する機能を有すると共に、金属バンプ層３２０を無電解めっき方法によって選択的に形成させる機能を有する。したがって、接触被膜３１０によって、金属パッド１２０と金属バンプ層３２０との接触抵抗を低減させる。接触被膜３１０と金属バンプ層３２０とは、共に無電解めっき層３００とも呼ばれる。
【００３８】
図５及び図６は、本発明の一実施形態による第１再配線層を形成する段階を示す平面図及び断面図である。具体的に図６は、図５のＶＩ−ＶＩ’線の断面図である。
図５及び図６を共に参照すれば、金属バンプ層３２０及び保護層２００の一部分上に第１再配線層４００を形成する。第１再配線層４００は、金属バンプ層３２０の一部分を露出するように形成できる。第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０を備える。第１再配線層４００は、例えば、銀、ニッケルまたは銅からなる。第１再配線層４００は、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程によって形成される。第１再配線層４００は、例えば、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法によって形成される。第１再配線層４００は、例えば、ロールオフセットプリンティング方法によって形成される。ロールオフセットプリンティング方法については、図１６ないし図１８で詳細に説明する。
【００３９】
第１拡張パッド部４１０は、金属パッド１２０と電気的に連結されて、実際に外部装置と連結されるパッドの機能を有する。第１拡張パッド部４１０の面積は、金属パッド１２０の面積より大きい値を持つように形成できる。金属パッド１２０上に金属バンプ層３２０が形成された場合、第１拡張パッド部４１０の面積は、金属バンプ層３２０の面積より大きい値を持つように形成できる。
【００４０】
第１延長部４２０は、金属バンプ層３２０と第１拡張パッド部４１０とを連結するように、金属バンプ層３２０上から第１拡張パッド部４１０上に延びるように形成される。また、第１延長部４２０は、金属バンプ層３２０と第１連結部４３０とを連結するように、金属バンプ層３２０上で第１連結部４３０上に延びるように形成される。金属バンプ層３２０と第１拡張パッド部４１０との間を延長する第１延長部４２０の部分と、金属バンプ層３２０と第１連結部４３０との間を延長する第１延長部４２０の部分とは断絶されているように図示したが、変形例として一つの金属バンプ層３２０から延びる第１延長部４２０は互いに連結するように形成できる。第１延長部４２０は、チップ領域ＣＲからスクライブレーン領域ＳＲに延びるように形成できる。
【００４１】
第１連結部４３０はスクライブレーン領域ＳＲに形成され、第１再配線層４００のうちチップ領域ＣＲからスクライブレーン領域ＳＲに延びる部分、すなわち、第１延長部４２０と互いに連結できる。したがって、第１再配線層４００は、第１連結部４３０を通じて電気的にいずれも連結される。
【００４２】
第１再配線層４００は、金属パッド１２０上で保護層２００上を延びるように形成できる。すなわち、金属パッド１２０上に金属バンプ層３２０が形成された場合、第１再配線層４００は金属バンプ層３２０上で保護層２００上を延びるように形成できる。複数の金属パッド１２０が形成された場合、各金属パッド１２０上で延びる第１再配線層４００は、チップ領域ＣＲ上では互いに離隔するように形成できる。
【００４３】
図示していないが、同じ電源、グラウンド、または信号が伝えられる金属パッド１２０から延びる第１再配線層４００は、選択的に互いに連結されるように形成できる。例えば、外部電源が連結されるための金属パッド１２０の場合には、回路部１１０の内部での電圧降下を補完するために複数が形成される。こういう場合、外部電源が連結されるための複数の金属パッド１２０上から延びる第１再配線層４００は、チップ領域ＣＲでも互いに連結される。しかし、他の機能を有する金属パッド１２０上から延びる第１再配線層４００は、チップ領域ＣＲで互いに離隔するように形成できる。
【００４４】
各金属パッド１２０上から延びる第１再配線層４００は、スクライブレーン領域ＳＲではいずれも連結されるように形成できる。したがって、スクライブレーン領域ＳＲには、第１再配線層４００の連結される部分である第１連結部４３０が形成される。
【００４５】
図７及び図８は、本発明の一実施形態の変形例による第１再配線層を形成する段階を示す平面図及び断面図である。具体的に図８は、図７のＶＩＩＩ−ＶＩＩＩ’線の断面図である。
【００４６】
図７及び図８を共に参照すれば、金属バンプ層３２０及び保護層２００の一部分上に第１再配線層４００を形成する。第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０を備える。
【００４７】
第１延長部４２０は、金属バンプ層３２０と第１拡張パッド部４１０とを連結するように、金属バンプ層３２０上で第１拡張パッド部４１０上に延びるように形成される。または第１延長部４２０は、第１拡張パッド部４１０と第１連結部４３０とを連結するように、第１拡張パッド部４１０上から第１連結部４３０上に延びるように形成される。
【００４８】
図５及び図６と図７及び図８とを比較すれば、図５及び図６に示した金属パッド１２０は、チップ領域ＣＲの境界に隣接して配されるエッジ型金属パッドであり、図７及び図８に示した金属パッド１２０は、チップ領域ＣＲの中間に配される中間型金属パッドでありうる。このように、チップ領域ＣＲで金属パッド１２０の配置によって、図５及び図６と図７及び図８に示したように、第１再配線層４００の形状はやや変わる。しかし、金属パッド１２０と第１拡張パッド部４１０とを電気的に連結しつつスクライブレーン領域ＳＲに延びるように形成するという機能は、同じである。
【００４９】
図９は、本発明の一実施形態によるウェハーに、チップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【００５０】
図９を参照すれば、ウェハーＷＦは、複数のチップ領域ＣＲ、及びチップ領域ＣＲの周囲に配されるスクライブレーン領域ＳＲを含む。ウェハーＷＦは、例えば、数ないし数十インチの直径を持つ半導体ウェハーでありうる。図１ないし図１２に示したベース基板１００ａまたはベース基板１００ａ上に回路部１１０が形成された半導体基板１００は、ウェハーＷＦの一部分でありうる。
【００５１】
図９には、ウェハーＷＦ上にチップ領域ＣＲ、スクライブレーン領域ＳＲ及び第１連結部４３０の配置関係を示すために、他の構成要素を省略する。
【００５２】
第１連結部４３０は、各チップ領域ＣＲを取り囲むように周囲に配されるスクライブレーン領域ＳＲに沿って形成される。ウェハーＷＦ上に形成される第１連結部４３０は、いずれも連結されるように形成される。ウェハーＷＦの外郭に沿ってチップ領域ＣＲとは離隔する拡張連結部４４０がさらに形成される。拡張連結部４４０は、第１連結部４３０と共に同じ方法で形成される。拡張連結部４４０は、ウェハーＷＦの外郭に沿って第１連結部４３０を連結するように形成できる。
【００５３】
ここで、スクライブレーン領域ＳＲは、チップ領域ＣＲ以外のウェハーＷＦのあらゆる部分を示す。すなわち、ウェハーＷＦのエッジに沿ってチップ領域ＣＲが形成されていない部分も、スクライブレーン領域ＳＲと称することができる。
【００５４】
図１０は、本発明の一実施形態による第１再配線層４００が形成された態様を示す平面図である。図１０は、具体的に図９のＸ部分を拡大して示す平面図である。
図１０を参照すれば、第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０以外に、拡張連結部４４０及びめっきパッド部４５０をさらに備える。拡張連結部４４０とめっきパッド部４５０とは、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０と共に同じ方法で形成される。
【００５５】
拡張連結部４４０は、第１連結部４３０をいずれも連結できる。めっきパッド部４５０は、拡張連結部４４０の一部分であるか、または拡張連結部４４０と連結される第１再配線層４００の一部分であり、ウェハーＷＦのエッジに隣接するように配される。めっきパッド部４５０は、後述した図示しない第２再配線層を電気めっき方法で形成するとき、電気めっきのための電気の供給に使われる。
【００５６】
図１１及び図１２は、本発明の一実施形態による第２再配線層を形成する段階を示す平面図及び断面図である。具体的に図１２は、図１１のＸＩＩ−ＸＩＩ’線の断面図である。
【００５７】
図１１及び図１２を参照すれば、金属バンプ層３２０及び第１再配線層４００上に第２再配線層５００を形成する。第２再配線層５００は、電気めっきによって形成できる。第２再配線層５００を形成する電気めっきのための電気供給は、スクライブレーン領域ＳＲに形成された第１再配線層４００、すなわち、図５ないし図８に示した第１連結部４３０を通じて行われる。第２再配線層５００を形成する電気めっきのために、図１０に示したウェハーＷＦエッジに隣接して形成されためっきパッド部４５０に、直接外部から電気が加えられうる。第２再配線層５００は、金または銅からなる。第２再配線層５００は、チップ領域ＣＲで第１再配線層４００の上面及び露出される金属バンプ層３２０の上面をいずれも覆うように形成される。金属バンプ層３２０を形成せずに金属パッド１２０が露出された場合、第２再配線層５００は、チップ領域ＣＲで、第１再配線層４００の上面及び露出される金属パッド１２０の上面をいずれも覆うように形成される。
【００５８】
第２再配線層５００は、第１再配線層４００だけでなく、金属バンプ層３２０または金属パッド１２０と直接接触できる。第１再配線層４００がプリンティング方法で形成されて相対的に電気抵抗が高い場合にも、相対的に電気抵抗の低い第２再配線層５００が金属バンプ層３２０または金属パッド１２０と直接接触すれば、接触抵抗が低下して回路部１１０に電源、グラウンド、または信号を損失なしに伝達できる。このために、第１再配線層４００は、金属バンプ層３２０または金属パッド１２０の一部分のみ覆うように形成される。第１再配線層４００は、第２再配線層５００を電気めっきするためのシードの役割を行える。この場合、第２再配線層５００は第１再配線層４００より厚く形成できる。
【００５９】
第２再配線層５００は、第２拡張パッド部５１０、第２延長部５２０及び第２連結部５３０を備える。第２拡張パッド部５１０は、第２拡張パッド部５１０上に形成された第２再配線層５００の部分であり、第２連結部５３０は、第１連結部４３０上に形成された第２再配線層５００の部分である。第２延長部５２０は、第２拡張パッド部５１０と第２連結部５３０とを連結する第２再配線層５００の部分である。第２延長部５２０は、第１延長部４２０及び金属バンプ層３２０上に形成された第２再配線層５００の部分でありうる。
【００６０】
第２再配線層５００は、第１再配線層４００と共に金属バンプ層３２０または金属パッド１２０の上面をいずれも覆えるため、第２再配線層５００は電気的にいずれも連結された状態になりうる。
【００６１】
後述するが、第１連結部４３０及び第２連結部５３０は、チップ領域ＣＲを分離するためにスクライブレーン領域ＳＲをスクライビングする過程で除去される。したがって、スクライブレーン領域ＳＲに形成された第１連結部４３０、または第２連結部５３０を通じて連結されていた第１再配線層４００、または第２再配線層５００は、互いに離隔される。
【００６２】
図１３及び図１４は、本発明の一実施形態による補助保護層を形成する段階を示す平面図及び断面図である。具体的に図１４は、図１３のＸＩＶ−ＸＩＶ’線の断面図である。
図１３及び図１４を参照すれば、第２拡張パッド部５１０の一部分が露出されるように、補助保護層６００を半導体基板１００の全面上に形成できる。補助保護層６００は、第２拡張パッド部５１０の一部分を露出させる開口部６５０を備える。開口部６５０によって露出される第２拡張パッド部５１０の露出される外部連結パッド５１０ａとして使われうる。補助保護層６００は、実際に外部との連結に使われる外部連結パッド５１０ａを除外した第２再配線層５００の保護に使われる。補助保護層６００は、絶縁性ポリマーからなる。
【００６３】
図１５は、本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。図１５は、具体的に、図１０に示すウェハーＷＦに該当する部分のうち、チップ領域ＣＲに対応する部分を分離する段階を示す断面図である。
【００６４】
図１０及び図１５を共に参照すれば、スクライブレーン領域ＳＲに沿ってウェハーＷＦをスクライビングして、チップ領域ＣＲの分離された個別半導体チップＣ１、Ｃ２を形成する。個別半導体チップＣ１、Ｃ２の形成過程で、スクライブレーン領域ＳＲの一部分は除去される。個別半導体チップＣ１、Ｃ２の形成過程で除去されるスクライブレーン領域ＳＲの一部分には、図９に示す第２連結部５３０が備えられる。また第２連結部５３０の下部には、図７に示す第１連結部４３０が形成される。したがって、個別半導体チップＣ１、Ｃ２の分離過程で、第１連結部４３０と第２連結部５３０とは除去される。したがって、チップ領域ＣＲでは互いに離隔するが、スクライブレーン領域ＳＲの第１連結部４３０、または第２連結部５３０を通じて連結されていた第１再配線層４００、または第２再配線層５００は、個別半導体チップＣ１、Ｃ２に分離する過程を通じて互いに離隔する。
【００６５】
第１連結部４３０は、第２再配線層５００を形成するための電気めっきに使われる電気を供給するために使われ、第２連結部５３０は、第１連結部４３０上に形成された部分である。したがって、第１連結部４３０、または第２連結部５３０は、実際、個別半導体チップＣ１、Ｃ２の動作のために必要な部分ではないので、個別半導体チップＣ１、Ｃ２に分離する過程で、第１連結部４３０、または第２連結部５３０はいずれも除去される。
【００６６】
個別半導体チップＣ１、Ｃ２に分離する過程で除去されるスクライブレーン領域ＳＲの幅が数十μｍ前後の場合、第１連結部４３０、または第２連結部５３０の幅は数μｍ前後に形成できる。この場合、第１連結部４３０、または第２連結部５３０に沿ってスクライブレーン領域ＳＲをスクライビングすれば、第１連結部４３０、または第２連結部５３０は容易に除去される。
【００６７】
図１６ないし図１８は、本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
図１６は、本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【００６８】
図１６を参照すれば、注入部１１１０で回転するグラビアロール１２００にペーストまたはインク１０ａを供給する。ドクターブレード１１２０は、注入されたペーストまたはインク１０ａがグラビアロール１２００の溝１２１０に満たされるように、残余ペーストまたはインクを除去できる。グラビアロール１２００の溝１２１０は、第１再配線層４００の形状を考慮して形成できる。
【００６９】
グラビアロール１２００の溝１２１０に満たされたペーストまたはインク１０ａは、グラビアロール１２００と接して回転するシリコンブランケットロール１３００に転写されて、シリコンブランケットロール１３００の表面を覆い包むシリコン層１３１０上に予備再配線物質１０ｂを形成できる（ＯＦＦ）。回転するシリコンブランケットロール１３００は半導体基板１００と接して、予備再配線物質１０ｂを半導体基板１００に転写して第１再配線層４００を形成できる（ＳＥＴ）。
【００７０】
図１７は、本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【００７１】
図１７を参照すれば、注入部１１１０で鉛板１４００ａ上にペーストまたはインク１０ａを供給する。ドクターブレード１１２０は、注入されたペーストまたはインク１０ａが鉛板１４００ａの溝１４１０ａに満たされるように、鉛板１４００ａの上面１４２０ａから残余ペーストまたはインクを除去できる。鉛板１４００ａの溝１４１０ａは、第１再配線層４００の形状を考慮して形成できる。
【００７２】
鉛板１４００ａの溝１４１０に満たされたペーストまたはインク１０ａは、鉛板１４００ａと接して回転するシリコンブランケットロール１３００に転写されて、シリコンブランケットロール１３００の表面を覆い包むシリコン層１３１０上に予備再配線物質１０ｂを形成できる（ＯＦＦ）。回転するシリコンブランケットロール１３００は半導体基板１００と接して、予備再配線物質１０ｂを半導体基板１００に転写して第１再配線層４００を形成できる（ＳＥＴ）。
【００７３】
図１８は、本発明の一実施形態による第１再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【００７４】
図１８を参照すれば、注入部１１１０で回転するシリコンブランケットロール１３００にペースト層またはインク層１０を供給する。ペースト層またはインク層１０が形成されたシリコンブランケットロール１３００は、鉛板１４００ｂと接して回転して、鉛板１４００ｂの上面１４２０ｂに残余ペーストまたはインク１０ｃを転写できる。鉛板１４００ｂの溝１４１０ｂ部分は、シリコンブランケットロール１３００に形成されたペースト層またはインク層１０と接しないので、鉛板１４００ｂの溝１４１０ｂ部分によって、シリコンブランケットロール１３０に残留するペースト層またはインク層１０の部分は予備再配線物質１０ｂを形成できる（Ｒｅｖｅｒｓｅ−ＯＦＦ）。回転するシリコンブランケットロール１３００は半導体基板１００と接して、予備再配線物質１０ｂを半導体基板１００に転写して第１再配線層４００を形成できる（ＳＥＴ）。
【００７５】
図１６ないし図１８に示したロールオフセットプリンティング方法を用いて複数の個別半導体チップを形成するための半導体ウェハー上に、一回のプリンティングで第１再配線層４００を形成できる。したがって、製造時間及びコストを低減させる。
【００７６】
図１６ないし図１８では、ソフトリソグラフィ工程のうちロールオフセットプリンティング方法の態様を示した。しかし、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程は、いずれも第１再配線層４００の形成に使われる。
【産業上の利用可能性】
【００７７】
本発明は、半導体素子の製造に関する技術分野に好適に用いられる。
【符号の説明】
【００７８】
２００  保護層、
３２０  金属バンプ層、
４００  第１再配線層、
４１０  第１拡張パッド部、
４２０  第１延長部、
４３０  第１連結部、
ＳＲ  スクライブレーン領域、
ＣＲ  チップ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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