(57)【要約】【課題】ツインセルを備えた不揮発性記憶装置において、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しを可能とすること。【解決手段】外部から入力されたデータを相補データとして格納する第１のメモリセルおよび第２のメモリセルと、第１のメモリセルおよび第２のメモリセルのコントロールゲートにそれぞれ接続された第１のワード線および第２のワード線とを備え、第２のワード線に第１のワード線に供給された電圧よりも高い電圧を供給する場合と、第２のワード線に第１のワード線に供給された電圧よりも低い電圧を供給する場合との間で、第１のメモリセルから読み出されたセル電流と第２のメモリセルから読み出されたセル電流の大小関係が反転するか否かに基づいて、第１のメモリセルおよび第２のメモリセルに同一の値が格納されているか否かを判別する。【選択図】図１
2012181894.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されたデータを相補データとして格納する第１のメモリセルおよび第２のメモリセルから成るツインセルと、
前記第１のメモリセルのコントロールゲートに接続された第１のワード線と、
前記第２のメモリセルのコントロールゲートに接続された第２のワード線と、
前記第１のワード線に電圧を供給するとともに前記第２のワード線に前記第１のワード線に供給された電圧よりも高い電圧を供給する第１の場合と、前記第１のワード線に電圧を供給するとともに前記第２のワード線に前記第１のワード線に供給された電圧よりも低い電圧を供給する第２の場合との間で、前記第１のメモリセルから読み出された第１のセル電流と前記第２のメモリセルから読み出された第２のセル電流の大小関係が反転するか否かに基づいて、前記第１のメモリセルおよび前記第２のメモリセルに同一の値が格納されているか否かを判別する判別回路と、を備えていることを特徴とする不揮発性記憶装置。
【請求項２】
切替信号を入力とし、該切替信号が活性状態であるか否かに応じて、前記第１のワード線に第１の電圧を供給するとともに前記第２のワード線に第２の電圧を供給するか、または、前記第１のワード線に該第２の電圧を供給するとともに前記第２のワード線に該第１の電圧を供給する電源回路をさらに備えていることを特徴とする、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記電源回路は、ブランクチェックモード信号を入力とし、該ブランクチェックモード信号の活性状態であるか否かに応じて、前記第１のワード線および前記第２のワード線に同一の電圧を供給するか、または、前記第１のワード線および前記第２のワード線に前記切替信号に応じて異なる電圧を供給することを特徴とする、請求項２に記載の不揮発性記憶装置。
【請求項４】
前記判別回路は、前記第１の場合と前記第２の場合との間で、前記第１のセル電流と前記第２のセル電流の大小関係が反転したときには、前記第１のメモリセルおよび前記第２のメモリセルに同一の値が格納されていると判別することを特徴とする、請求項１ないし３のいずれか１項に記載の不揮発性記憶装置。
【請求項５】
外部から入力されたデータを相補データとして格納するツインセルを構成する第１のメモリセルのコントロールゲートに接続された第１のワード線に対して電圧を供給するとともに、該ツインセルを構成する第２のメモリセルのコントロールゲートに接続された第２のワード線に対して該第１のワード線に供給された電圧よりも高い電圧を供給する工程と、
前記第１のワード線に電圧を供給するとともに、前記第２のワード線に前記第１のワード線に供給された電圧よりも低い電圧を供給する工程と、
前記両工程の間で、前記第１のメモリセルから読み出された第１のセル電流と前記第２のメモリセルから読み出された第２のセル電流の大小関係が反転するか否かに基づいて、前記第１のメモリセルおよび前記第２のメモリセルに同一の値が格納されているか否かを判別する工程と、を含むことを特徴とする不揮発性記憶装置の制御方法。
【請求項６】
前記第１のワード線に第１の電圧を供給するとともに前記第２のワード線に第２の電圧を供給する工程と、
前記第１のワード線に前記第２の電圧を供給するとともに前記第２のワード線に前記第１の電圧を供給する工程と、を含むことを特徴とする、請求項５に記載の制御方法。
【請求項７】
前記第１のワード線および前記第２のワード線に同一の電圧を供給する工程を含むことを特徴とする、請求項５または６に記載の制御方法。
【請求項８】
前記第１の場合と前記第２の場合との間で、前記第１のセル電流と前記第２のセル電流の大小関係が反転したときには、前記第１のメモリセルおよび前記第２のメモリセルに同一の値が格納されていると判別する工程を含むことを特徴とする、請求項５ないし７のいずれか１項に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその制御方法に関し、特に、相補データを格納するツインセルを有する不揮発性記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
近年の車載向けマイコンとして、ユーザー毎のＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）コードを格納する以外に車両情報を格納することが可能なフラッシュマイコンの需要が増加している。
【０００３】
車両情報を格納するフラッシュマイコンでは、最新の車両情報を随時アップデートするためにフラッシュメモリの書換え回数を増加させている。フラッシュメモリの書換え回数増加に伴い、リテンション特性が悪化するため、リテンション特性の改善が望まれている。
【０００４】
相補データを格納する書換え可能な２個のメモリセル（以下、「ツインセル」という。）を用いる不揮発性メモリ回路を採用することで、相補データを格納した後のリテンション特性を改善することができる。しかしながら、ツインセルに相補データを格納する前、すなわち、ツインセルを構成する２つのメモリセルのセルデータがともに“１”の状態（以下、「イニシャル状態」という。）においても、リテンション特性の改善への要求が高まっている。
【０００５】
特許文献１において、ツインセルで構成され、ツインセルを構成するメモリセルのセル特性差を比較する読出し（以下、「ツインセル読出し」という。）により、１ビットのデータとする半導体装置が記載されている。
【０００６】
図９は、特許文献１に記載された、ツインセル読出し方式のフラッシュメモリ回路の構成を示すブロック図である。図９を参照して、特許文献１に記載された構成を説明する。
【０００７】
図９に示されたツインセルのメモリセルＭＣ１、ＭＣ２において、メモリゲートＭＧは共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬおよびワード線ＷＬに接続される。メモリセルＭＣ１、ＭＣ２は列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。それぞれの書込み系主ビット線ＷＭＢＬには複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬはグランドＶｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの一方の差動入力端子に接続され、メモリセルＭＣ２の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の差動入力端子に接続される。ワード線ＷＬは第１行デコーダ（ＲＤＥＣ１）２４によって選択され、メモリゲート線ＭＧＬおよび副ビット線セレクタ２０は第２行デコーダ（ＲＤＥＣ２）２５によって選択される。第１行デコーダ２４および第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報等に従い、データの書込み動作および初期化動作ではＬＡＣＳＰに供給されるアドレス情報等に従う。階層センスアンプＳＡの出力は読出し系の主ビット線ＲＭＢＬに接続され、出力バッファ（ＯＢＵＦ）２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。読出し系の主ビット線ＲＭＢＬは例えば出力バッファ２６の並列データ入出力ビット数に応ずる本数が設けられる。書込み系主ビット線ＷＭＢＬは書込みデータラッチ回路２７のラッチデータに従って選択的に書込み電流が流れるようにされる。書込みデータラッチ回路２７は書換え列セレクタ２８で選択され、また、書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬはベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力および書込みデータラッチ回路２７は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＦ）２９に接続する。書換え列セレクタ２８は列デコーダ（ＣＤＥＣ）３０によって選択される。列デコーダ３０の選択動作はアドレス情報等に従う。電源回路（ＶＰＧ）３１は読出し、書込み、初期化に必要な各種動作電源を生成する。タイミングジェネレータ（ＴＭＧ）３２は、アクセスストローブ信号、アクセスコマンド等に従って、内部動作タイミンを規定する内部制御信号を生成する。
【０００８】
図９を参照して、特許文献１に記載された半導体装置の動作を説明する。
【０００９】
フラッシュメモリ回路は、１ビットの情報記憶を２個の不揮発性メモリセルを用いて行う。すなわち、メモリアレイ（ＭＡＲＹ）１９は、それぞれ書換え可能な２個の不揮発性メモリセルＭＣ１、ＭＣ２を１ビットのツインセルとして複数個備える。図９には、代表的に１対だけ図示されている。不揮発性メモリセルＭＣ１、ＭＣ２は、コントロールゲート（ＣＧ）とメモリゲート（ＭＧ）を有し、コントロールゲート（ＣＧ）側のソースまたはドレイン領域はビット線（ＢＬ）に接続され、メモリゲート（ＭＧ）側のソースまたはドレイン領域はソース線（ＳＬ）に接続される。
【００１０】
不揮発性メモリセルＭＣ１、ＭＣ２から成る一つのツインセルによる情報記憶は図１０のメモリセルの閾値電圧分布に例示されるように、不揮発性メモリセルＭＣ１、ＭＣ２に相補データを格納することによって行う。すなわち、メモリセルＭＣ１、ＭＣ２のそれぞれはセルデータ“１”（低閾値電圧状態）またはセルデータ“０”（高閾値電圧状態）を保持することができる。ツインセルの一方のメモリセルＭＣ１をポジセルとし、他方のメモリセルＭＣ２をネガセルとすると、ツインセルデータ“１”はポジセルＭＣ１がセルデータ“１”を保持し、ネガセルＭＣ２がセルデータ“０”を保持する状態であり、ツインセルデータ“０”はポジセルＭＣ１がセルデータ“０”、ネガセルＭＣ２がセルデータ“１”を保持する状態である。ツインセルのポジセルＭＣ１およびネガセルＭＣ２がいずれもセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。
【００１１】
読出し動作においてワード線ＷＬによってツインセルＭＣ１、ＭＣ２が選択されると、選択されたツインセルのポジセルとネガセルは記憶しているツインセルデータに従って相補的にスイッチ動作し、それによってセンスアンプＳＡの差動入力端子に電位差が形成される。この電位差を階層センスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルのツインセルデータを出力する。
【００１２】
イニシャル状態のツインセルデータをセンスアンプＳＡを用いて読み出した結果は不定であるから、センスアンプＳＡでのリードデータによってその状態を判別することはできない。イニシャル状態をツインセルデータ“１”状態またはツインセルデータ“０”状態と区別するためのチェックを行う。このとき、書き込みベリファイと同様に、シングルエンドで反転増幅出力を得るベリファイセンスアンプが用いられる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１１７５１０号公報（第１２〜１９頁、図２、４、６、７）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は、本発明者によってなされたものである。
【００１５】
特許文献１に記載された技術によると、イニシャル状態のツインセル（セルデータがいずれも“１”）での読み出しは、ツインセルデータによる読出しが不可能であり、階層センスアンプＳＡとは別に、ベリファイセンスアンプが必要とされるという問題がある。
【００１６】
図１０および図１１を参照して、その理由について説明する。
【００１７】
図１０は、ツインセルの閾値電圧分布を示す。例えば、メモリのＶｔｈが低いときに、セルデータ“１”状態（低閾値電圧状態）となる。一方、メモリのＶｔｈが高いときに、セルデータ“０”状態（高閾値電圧状態）となる。
【００１８】
図１１を参照すると、ツインセル状態には、“１”、“０”、不定の３つの状態が存在する。第１に、メモリセルＭＣ１のＶｔｈが低く、メモリセルＭＣ２のＶｔｈが高いときに、ツインセルデータは“１”となる。第２に、メモリセルＭＣ１のＶｔｈが高く、メモリセルＭＣ２のＶｔｈが低いときに、ツインセルデータは“０”となる。第３に、メモリセルＭＣ１、ＭＣ２のＶｔｈがいずれも低いとき、すなわち、イニシャル状態では、ツインセルデータは不定となる。
【００１９】
ツインセルデータが不定のとき、センスアンプＳＡの出力結果が期待と異なる場合があり、読み出し動作に支障を来たす。したがって、メモリセルＭＣ１、ＭＣ２を各々基準電流と比較するベリファイセンスアンプが別途必要となる。
【００２０】
そこで、ツインセルを備えた不揮発性記憶装置において、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しを可能とすることが課題となる。
【課題を解決するための手段】
【００２１】
本発明の第１の視点に係る不揮発性記憶装置は、
外部から入力されたデータを相補データとして格納する第１のセルおよび第２のセルから成るツインセルと、
前記第１のセルのコントロールゲートに接続された第１のワード線と、
前記第２のセルのコントロールゲートに接続された第２のワード線と、
前記第１のワード線に電圧を供給するとともに前記第２のワード線に前記第１のワード線に供給された電圧よりも高い電圧を供給する第１の場合と、前記第１のワード線に電圧を供給するとともに前記第２のワード線に前記第１のワード線に供給された電圧よりも低い電圧を供給する第２の場合との間で、前記第１のセルから読み出された第１のセル電流と前記第２のセルから読み出された第２のセル電流の大小関係が反転するか否かに基づいて、前記第１のセルおよび前記第２のセルに同一の値が格納されているか否かを判別する判別回路と、を備えている。
【００２２】
本発明の第２の視点に係る不揮発性記憶装置の制御方法は、
外部から入力されたデータを相補データとして格納するツインセルを構成する第１のセルのコントロールゲートに接続された第１のワード線に対して電圧を供給するとともに、該ツインセルを構成する第２のセルのコントロールゲートに接続された第２のワード線に対して該第１のワード線に供給された電圧よりも高い電圧を供給する工程と、
前記第１のワード線に電圧を供給するとともに、前記第２のワード線に前記第１のワード線に供給された電圧よりも低い電圧を供給する工程と、
前記両工程の間で、前記第１のセルから読み出された第１のセル電流と前記第２のセルから読み出された第２のセル電流の大小関係が反転するか否かに基づいて、前記第１のセルおよび前記第２のセルに同一の値が格納されているか否かを判別する工程と、を含む。
【発明の効果】
【００２３】
本発明に係る不揮発性記憶装置およびその制御方法によると、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る不揮発性記憶装置の構成を概略的に示すブロック図である。
【図２】実施形態に係る不揮発性記憶装置の構成を示すブロック図である。
【図３】実施形態に係る不揮発性記憶装置におけるワード線ＷＬの電圧ＶＷＬと、メモリセル電流ＩＯＮとの関係を示す図である。
【図４】実施形態に係る不揮発性記憶装置におけるツインセルのメモリセル電流ＩＯＮの分布を示す図である。
【図５】実施形態に係る不揮発性記憶装置において、ツインセルがイニシャル状態である場合のメモリセル電流ＩＯＮの特性を示す図である。
【図６】実施形態に係る不揮発性記憶装置において、ツインセルデータが“０”状態である場合のメモリセル電流ＩＯＮの特性を示す図である。
【図７】実施形態に係る不揮発性記憶装置において、ツインセルデータが“１”状態である場合のメモリセル電流ＩＯＮの特性を示す図である。
【図８】実施形態に係る不揮発性記憶装置におけるメモリセル電流ＩＯＮのリテンション特性を示す図である。
【図９】特許文献１に記載されたツインセル読出し機能を有するフラッシュメモリ回路の構成を示すブロック図である。
【図１０】特許文献１に記載されたツインセルの閾値電圧分布を示す図である。
【図１１】特許文献１に記載されたツインセルのデータの状態遷移を示す図である。
【図１２】特許文献１に記載されたメモリセルの閾値電圧ＶＴＭのリテンション特性を示す図である。
【発明を実施するための形態】
【００２５】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００２６】
図１を参照すると、本発明に係る不揮発性記憶装置は、外部から入力されたデータを相補データとして格納する第１のメモリセル（ＭＣ１）および第２のメモリセル（ＭＣ２）から成るツインセル（１３７）と、第１のメモリセル（ＭＣ１）のコントロールゲートに接続された第１のワード線（ＷＬ１）と、第２のメモリセル（ＭＣ２）のコントロールゲートに接続された第２のワード線（ＷＬ２）と、第１のワード線（ＷＬ１）に電圧を供給するとともに第２のワード線（ＷＬ２）に第１のワード線（ＷＬ１）に供給された電圧よりも高い電圧を供給する第１の場合と、第１のワード線（ＷＬ１）に電圧を供給するとともに第２のワード線（ＷＬ２）に第１のワード線（ＷＬ１）に供給された電圧よりも低い電圧を供給する第２の場合との間で、第１のメモリセル（ＭＣ１）から読み出された第１のセル電流と第２のメモリセル（ＭＣ２）から読み出された第２のセル電流の大小関係が反転するか否かに基づいて、第１のメモリセル（ＭＣ１）および第２のメモリセル（ＭＣ２）に同一の値が格納されているか否かを判別する判別回路（１４０）と、を備えていることが好ましい。
【００２７】
また、図２を参照すると、本発明に係る不揮発性記憶装置は、外部から入力されたデータを相補データとして格納する第１のメモリセル（ＭＣ１００）および第２のメモリセル（ＭＣ２００）から成るツインセルと、第１のメモリセル（ＭＣ１００）のコントロールゲート（ＣＧ）に接続された第１のワード線（ＷＬＰ０）と、第２のメモリセル（ＭＣ２００）のコントロールゲート（ＣＧ）に接続された第２のワード線（ＷＬＮ０）と、第１のワード線（ＷＬＰ０）に電圧を供給するとともに第２のワード線（ＷＬＮ０）に第１のワード線（ＷＬＰ０）に供給された電圧よりも高い電圧を供給する第１の場合と、第１のワード線（ＷＬＰ０）に電圧を供給するとともに第２のワード線（ＷＬＮ０）に第１のワード線（ＷＬＰ０）に供給された電圧よりも低い電圧を供給する第２の場合との間で、第１のメモリセル（ＭＣ１００）から読み出された第１のセル電流と第２のメモリセル（ＭＣ２００）から読み出された第２のセル電流の大小関係が反転するか否かに基づいて、第１のメモリセル（ＭＣ１００）および第２のメモリセル（ＭＣ２００）に同一の値が格納されているか否かを判別する判別回路（イニシャル状態判別回路４０）と、を備えていてもよい。
【００２８】
また、不揮発性記憶装置は、切替信号（Ｐ／Ｎ切り替え信号ＰＮＳＥＬ）を入力とし、切替信号（ＰＮＳＥＬ）が活性状態であるか否かに応じて、第１のワード線（ＷＬＰ０）に第１の電圧を供給するとともに第２のワード線（ＷＬＮ０）に第２の電圧を供給するか、または、第１のワード線（ＷＬＰ０）に第２の電圧を供給するとともに第２のワード線（ＷＬＮ０）に第１の電圧を供給する電源回路（ワード線ドライバ電源回路３５）をさらに備えていることが好ましい。
【００２９】
さらに、電源回路（３５）は、ブランクチェックモード信号（ＢＬＣＨＫ）を入力とし、ブランクチェックモード信号（ＢＬＣＨＫ）の活性状態であるか否かに応じて、第１のワード線（ＷＬＰ０）および第２のワード線（ＷＬＮ０）に同一の電圧を供給するか、または、第１のワード線（ＷＬＰ０）および第２のワード線（ＷＬＮ０）に切替信号（ＰＮＳＥＬ）に応じて異なる電圧を供給するようにしてもよい。
【００３０】
また、判別回路（４０）は、上記の第１の場合と第２の場合との間で、第１のセル電流と第２のセル電流の大小関係が反転したときには、第１のメモリセル（ＭＣ１００）および第２のメモリセル（ＭＣ２００）に同一の値が格納されていると判別する。
【００３１】
さらに、本発明に係る不揮発性記憶装置は、外部から入力されるデータを相補データとして格納する複数のツインセルを備えた不揮発性記憶装置であって、相補データを格納する前記ツインセルのコントロールゲートをそれぞれ別のワード線で制御するデコーダ回路を備え、ツインセルを選択する２本のワード線ＷＬの電圧にオフセットを持たせたツインセル読出し（以下、「ＷＬオフセット付きツインセル読出し」という。）を実施し、イニシャル状態であることを判別するようにしてもよい。
【００３２】
本発明に係る不揮発性記憶装置によると、ベリファイセンスアンプを設けることなく、イニシャル状態におけるツインセルデータの読み出しが可能となる。
【００３３】
（実施形態）
実施形態に係る不揮発性記憶装置について、図面を参照して説明する。図２は、本実施形態の不揮発性記憶装置の構成を一例として示すブロック図である。本実施形態の不揮発性装置は、ＷＬオフセット付きツインセル読出しの機能を有するフラッシュメモリ回路である。図２は、２行２列のセルマトリクス構成の場合を例示する。しかし、不揮発性記憶装置における行および列の配置は、図２に示した態様に制限されない。
【００３４】
図２を参照すると、本実施形態の不揮発性記憶装置は、第１デコーダ群（ＲＤＥＣ１Ａ）２４Ａ、第２デコーダ群（ＲＤＥＣ２Ａ）２５Ａ、選択制御回路（ＰＮＤＥＣ）７１、ワード線ドライバ電源回路（ＤＲＶ）３５、書き込みドライバ（ＷＤＲＶ）７０、書き込みデコーダ（ＷＤＥＣ）７５、メモリアレイ（ＭＡＲＹ）１９、出力バッファ（ＯＵＴＢ）２６Ａ、および、イニシャル状態判別回路（ＤＥＴ）４０を備えている。また、不揮発性記憶装置は、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１、読出しモード信号ＲＥＡＤ、プリチャージ信号ＰＲＥＣＨＧ、書き込みモード信号ＷＲＩＴＥ、ベリファイモード信号ＶＥＲＩＦＹ、Ｐ／Ｎ切り替え信号ＰＮＳＥＬ、ブランクチェックモード信号ＢＬＣＨＫ、および、書き込みデータＤＡＴＡを外部入力とし、データバスＢＵＳおよびイニシャル状態判別出力ＤＥＴＯを外部出力とする。
【００３５】
第１デコーダ群（ＲＤＥＣ１Ａ）２４Ａは、ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１、ワード線ドライバＮ（ＷＬＤＲＶＮ）２４２、読出し列セレクタ回路（ＹＤＥＣ）２４３、ワード線選択デコーダ（ＲＤＥＣ１１）２４４、および、読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５を備えている。また、第１デコーダ群（ＲＤＥＣ１Ａ）２４Ａは、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１、読出しモード信号ＲＥＡＤ、書き込みモード信号ＷＲＩＴＥ、ワード線ドライバ電源ＶＤＲＶＰ、ワード線ドライバ電源ＶＤＲＶＮ、行選択信号ＤＥＣＰ、行選択信号ＤＥＣＮ、列選択信号ＲＤＥＣＰ、および、列選択信号ＲＤＥＣＮを入力とし、ワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１、および、Ｙセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１を出力する。
【００３６】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１は、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１、行選択信号ＤＥＣＰ、および、ワード線ドライバ電源ＶＤＲＶＰを入力とし、ワード線ＷＬＰ０、ＷＬＰ１を出力する。アンドＡＤＰ０は、行デコード信号ＸＰＲＥ０および行選択信号ＤＥＣＰを入力とし、信号ＸＰ０を出力する。バッファＢＰ０は、ワード線ドライバ電源ＶＤＲＶＰおよび信号ＸＰ０を入力とし、ワード線ＷＬＰ０を出力する。アンドＡＤＰ１は、行デコード信号ＸＰＲＥ１および行選択信号ＤＥＣＰを入力とし、信号ＸＰ１を出力する。バッファＢＰ１は、ワード線ドライバ電源ＶＤＲＶＰおよび信号ＸＰ１を入力とし、ワード線ＷＬＰ１を出力する。
【００３７】
ワード線ドライバＮ（ＷＬＤＲＶＮ）２４２は、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１、行選択信号ＤＥＣＮ、および、ワード線ドライバ電源ＶＤＲＶＮを入力とし、ワード線ＷＬＮ０、ＷＬＮ１を出力する。アンドＡＤＮ０は、行デコード信号ＸＰＲＥ０および行選択信号ＤＥＣＮを入力とし、信号ＸＮ０を出力する。バッファＢＮ０は、ワード線ドライバ電源ＶＤＲＶＰおよび信号ＸＮ０を入力とし、ワード線ＷＬＮ０を出力する。アンドＡＤＮ１は、行デコード信号ＸＰＲＥ１および行選択信号ＤＥＣＮを入力とし、信号ＸＮ１を出力する。バッファＢＮ１は、ワード線ドライバ電源ＶＤＲＶＮおよび信号ＸＮ１を入力とし、ワード線ＷＬＮ１を出力する。
【００３８】
読出し列セレクタ回路（ＹＤＥＣ）２４３は、列デコード信号ＹＤＥＣ０、ＹＤＥＣ１、列選択信号ＲＤＥＣＰ、および、列選択信号ＲＤＥＣＮを入力とし、Ｙセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１を出力する。
【００３９】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４は、読出しモード信号ＲＥＡＤ、書き込みモード信号ＷＲＩＴＥ、および、アドレス信号ＡＤＤＲ０を入力とし、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１を出力する。
【００４０】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５は、アドレス信号ＡＤＤＲ１および読出しモード信号ＲＥＡＤを入力し、列デコード信号ＹＤＥＣ０、ＹＤＥＣ１を出力する。
【００４１】
第２デコーダ群（ＲＤＥＣ２Ａ）２５Ａは、メモリゲート線選択デコーダ（ＲＤＥＣ２１）８０、メモリゲート線ドライバ（ＭＧＤＲＶ）８１、８６、および、ベリファイ選択デコーダ（ＲＤＥＣ２２）８５を備えている。また、第２デコーダ群（ＲＤＥＣ２Ａ）２５Ａは、アドレス信号ＡＤＤＲ０、書き込みモード信号ＷＲＩＴＥ、ベリファイモード信号ＶＥＲＩＦＹ、および、Ｐ／Ｎ切り替え信号ＰＮＳＥＬを入力とし、メモリゲート線ＭＧＬ０、ＭＧＬ１、および、スイッチ制御信号ＶＳＷＰ、ＶＳＷＮを出力する。
【００４２】
メモリゲート線選択デコーダ（ＲＤＥＣ２１）８０は、アドレス信号ＡＤＤＲ０および書き込みモード信号ＷＲＩＴＥを入力とし、メモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１を出力する。
【００４３】
メモリゲート線ドライバ（ＭＧＤＲＶ）８１は、メモリゲート線ドライバ用電源（ＶＭＧ）８３に接続され、メモリゲート線デコード信号ＭＧＤＥＣ０を入力とし、メモリゲート線ＭＧＬ０を出力する。同様に、メモリゲート線ドライバ（ＭＧＤＲＶ）８６は、メモリゲート線ドライバ用電源（ＶＭＧ）８３に接続され、メモリゲート線デコード信号ＭＧＤＥＣ１を入力とし、メモリゲート線ＭＧＬ１を出力する。
【００４４】
ベリファイ選択デコーダ（ＲＤＥＣ２２）８５は、ベリファイモード信号ＶＥＲＩＦＹおよびＰ／Ｎ切り替え信号ＰＮＳＥＬを入力とし、スイッチ制御信号ＶＳＷＰ、ＶＳＷＮを出力する。
【００４５】
選択制御回路（ＰＮＤＥＣ）７１は、書き込みモード信号ＷＲＩＴＥ、ベリファイモード信号ＶＥＲＩＦＹ、および、Ｐ／Ｎ切り替え信号ＰＮＳＥＬを入力とし、行選択信号ＤＥＣＰ、ＤＥＣＮ、および、列選択信号ＲＤＥＣＰ、ＲＤＥＣＮを出力する。
【００４６】
ワード線ドライバ電源回路（ＤＲＶ）３５は、Ｐ／Ｎ切り替え信号ＰＮＳＥＬおよびブランクチェックモード信号ＢＬＣＨＫを入力とし、ワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮを出力する。
【００４７】
書き込みドライバ（ＷＤＲＶ）７０は、アドレス信号ＡＤＤＲ１、書き込みモード信号ＷＲＩＴＥを入力とし、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１を出力する。
【００４８】
書き込みデコーダ（ＷＤＥＣ）７５は、書き込みモード信号ＷＲＩＴＥおよび書き込みデータＤＡＴＡを入力とし、書き込み領域選択信号ＷＲＳＬＰ、ＷＲＳＬＮを出力する。
【００４９】
メモリアレイ（ＭＡＲＹ）１９は、メモリマット（ＭＭＡＴ）９０Ｐ、９０Ｎ、書き込み領域セレクタ（ＷＳＥＬ）２０Ｐ、２０Ｎ、読出し列セレクタ（ＲＹＳＥＬ）２２Ｐ、２２Ｎ、プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎ、ベリファイスイッチ（ＳＷＶＥＲＩ）３３、電流源（ＲＥＦ）３４、および、階層センスアンプＳＡを備えている。メモリアレイ（ＭＡＲＹ）１９は、プリチャージ信号ＰＲＥＣＨＧ、ワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１、Ｙセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１、メモリゲート線ＭＧＬ０、ＭＧＬ１、スイッチ制御信号ＶＳＷＰ、ＶＳＷＮ、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１、および、書き込み領域選択信号ＷＲＳＬＰ、ＷＲＳＬＮを入力とし、読出し用の主ビット線ＲＭＢＬを出力とする。
【００５０】
メモリマット（ＭＭＡＴ）９０Ｐは、ワード線ＷＬＰ０、ＷＬＰ１、および、メモリゲート線ＭＧＬ０、ＭＧＬ１を入力とし、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と接続する。メモリセルＭＣ１００は、ワード線ＷＬＰ０、メモリゲート線ＭＧＬ０、および、副ビット線ＳＢＬＰ０を入力とし、コントロールゲートＣＧにワード線ＷＬＰ０を入力し、メモリゲートＭＧにメモリゲート線ＭＧＬ０を入力し、ビット線ＢＬに副ビット線ＳＢＬＰ０を接続し、ソース線ＳＬにグランドＶｓｓを接続する。同様に、メモリセルＭＣ１０１は、ワード線ＷＬＰ０、メモリゲート線ＭＧＬ０、および、副ビット線ＳＢＬＰ１を入力とする。また、メモリセルＭＣ１１０は、ワード線ＷＬＰ１、メモリゲート線ＭＧＬ１、および、副ビット線ＳＢＬＰ０を入力とする。さらに、メモリセルＭＣ１１１は、ワード線ＷＬＰ１、メモリゲート線ＭＧＬ１、および、副ビット線ＳＢＬＰ１を入力とする。
【００５１】
メモリマット（ＭＭＡＴ）９０Ｎは、ワード線ＷＬＮ０、ＷＬＮ１、および、メモリゲート線ＭＧＬ０、ＭＧＬ１を入力とし、副ビット線ＳＢＬＮ０、ＳＢＬＮ１と接続する。メモリセルＭＣ２００は、ワード線ＷＬＮ０、メモリゲート線ＭＧＬ０、および、副ビット線ＳＢＬＮ０を入力とし、コントロールゲートＣＧにワード線ＷＬＮ０を入力し、メモリゲートＭＧにメモリゲート線ＭＧＬ０を入力し、ビット線ＢＬに副ビット線ＳＢＬＮ０に接続し、ソース線ＳＬにグランドＶｓｓを接続する。同様に、メモリセルＭＣ２０１は、ワード線ＷＬＮ０、メモリゲート線ＭＧＬ０、および、副ビット線ＳＢＬＮ１を入力とする。また、メモリセルＭＣ２１０は、ワード線ＷＬＮ１、メモリゲート線ＭＧＬ１、および、副ビット線ＳＢＬＮ０を入力とする。さらに、メモリセルＭＣ２１１は、ワード線ＷＬＮ１、メモリゲート線ＭＧＬ１、および、副ビット線ＳＢＬＮ１を入力とする。
【００５２】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｐは、書き込み領域選択信号ＷＲＳＬＰを入力とし、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と接続する。ＭＯＳトランジスタＭＷＳＬＰ０は、ゲートに書き込み領域選択信号ＷＲＳＬＰを入力し、ドレインに書込み用の主ビット線ＷＭＢＬ０を接続し、ソースに副ビット線ＳＢＬＰ０を接続する。同様に、ＭＯＳトランジスタＭＷＳＬＰ１は、ゲートに書き込み領域選択信号ＷＲＳＬＰを入力し、ドレインに書込み用の主ビット線ＷＭＢＬ１を接続し、ソースに副ビット線ＳＢＬＰ１を接続する。
【００５３】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｎは、書き込み領域選択信号ＷＲＳＬＮを入力とし、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１、副ビット線ＳＢＬＮ０、ＳＢＬＮ１と接続する。ＭＯＳトランジスタＭＷＳＬＮ０は、ゲートに書き込み領域選択信号ＷＲＳＬＮを入力し、ドレインに書込み用の主ビット線ＷＭＢＬ０を接続し、ソースに副ビット線ＳＢＬＮ０を接続する。同様に、ＭＯＳトランジスタＭＷＳＬＮ１は、ゲートに書き込み領域選択信号ＷＲＳＬＮを入力し、ドレインに書込み用の主ビット線ＷＭＢＬ１を接続し、ソースに副ビット線ＳＢＬＮ１を接続する。
【００５４】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｐは、Ｙセレクタ選択信号ＹＳＰ０、ＹＳＰ１を入力とし、副ビット線ＳＢＬＰ０、ＳＢＬＰ１、センスアンプ入力ＳＡＩＮＰと接続する。ＭＯＳトランジスタＭＹＳＰ０は、ゲートにＹセレクタ選択信号ＹＳＰ０を入力し、ドレインに副ビット線ＳＢＬＰ０を接続し、ソースにセンスアンプ入力ＳＡＩＮＰを接続する。同様に、ＭＯＳトランジスタＭＹＳＰ１は、ゲートにＹセレクタ選択信号ＹＳＰ１を入力し、ドレインに副ビット線ＳＢＬＰ１を接続し、ソースにセンスアンプ入力ＳＡＩＮＰを接続する。
【００５５】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｎは、Ｙセレクタ選択信号ＹＳＮ０、ＹＳＮ１を入力とし、副ビット線ＳＢＬＮ０、ＳＢＬＮ１、センスアンプ入力ＳＡＩＮＮと接続する。ＭＯＳトランジスタＭＹＳＮ０は、ゲートにＹセレクタ選択信号ＹＳＮ０を入力し、ドレインに副ビット線ＳＢＬＮ０を接続し、ソースにセンスアンプ入力ＳＡＩＮＮを接続する。同様に、ＭＯＳトランジスタＭＹＳＮ１は、ゲートにＹセレクタ選択信号ＹＳＮ１を入力し、ドレインに副ビット線ＳＢＬＮ１を接続し、ソースにセンスアンプ入力ＳＡＩＮＮを接続する。
【００５６】
プリチャージ回路（ＰＲＣ）６０Ｐは、プリチャージ信号ＰＲＥＣＨＧを入力とし、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と接続する。
【００５７】
プリチャージ回路（ＰＲＣ）６０Ｎは、プリチャージ信号ＰＲＥＣＨＧを入力とし、副ビット線ＳＢＬＮ０、ＳＢＬＮ１と接続する。
【００５８】
ベリファイスイッチ（ＳＷＶＥＲＩ）３３は、スイッチ制御信号ＶＳＷＰ、ＶＳＷＮ、および、電流源出力ＲＥＦＯＵＴを入力とし、センスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮと接続する。
【００５９】
階層センスアンプＳＡは、センスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮを入力とし、読出し用の主ビット線ＲＭＢＬを出力する。
【００６０】
出力バッファ（ＯＵＴＢ）２６Ａは、読出し用の主ビット線ＲＭＢＬを入力とし、データバスＢＵＳを出力とする。
【００６１】
イニシャル状態判別回路（ＤＥＴ）４０は、読出し用の主ビット線ＲＭＢＬ、ブランクチェックモード信号ＢＬＣＨＫ、および、Ｐ／Ｎ切り替え信号ＰＮＳＥＬを入力とし、イニシャル状態判別出力ＤＥＴＯを出力する。
【００６２】
次に、本実施形態に係る不揮発性記憶装置の動作について、図面を参照して説明する。
【００６３】
メモリセルＭＣのセル電流を、メモリセル電流ＩＯＮとする。また、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”のときの、ＷＬオフセット付きツインセル読み出しを、「ＷＬオフセット付きツインセル読み出し１」とする。一方、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬが“Ｌ”のときの、ＷＬオフセット付きツインセル読み出しを、「ＷＬオフセット付きツインセル読み出し２」とする。
【００６４】
図３は、本実施形態における、ワード線ＷＬの電圧ＶＷＬと、メモリセル電流ＩＯＮの関係を例示する特性図である。
【００６５】
図３において、電圧ＶＲＥＡＤは、ツインセル読出し時におけるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮの電圧、ならびに、ＷＬオフセット付きツインセル読み出し１時におけるワード線ドライバ電源ＶＤＲＶＮの電圧、および、ＷＬオフセット付きツインセル読み出し２時におけるワード線ドライバ電源ＶＤＲＶＰの電圧を示す。一方、電圧ＶＯＦＦＳＥＴは、ＷＬオフセット付きツインセル読み出し１時におけるワード線ドライバ電源ＶＤＲＶＰの電圧、および、ＷＬオフセット付きツインセル読み出し２時におけるワード線ドライバ電源ＶＤＲＶＮの電圧を示す。
【００６６】
また、図３において、メモリセル電流ＩＯＮＭＡＸは、メモリセル電流ＩＯＮの上限を示す。一方、メモリセル電流ＩＯＮＭＩＮは、メモリセル電流ＩＯＮの下限を示す。
【００６７】
さらに、図３において、電流差ΔＩＯＮは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤの場合と電圧ＶＯＦＦＳＥＴの場合とにおける、メモリセル電流ＩＯＮの差を示す。
【００６８】
また、電流差ＩＯＮマージンは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときのメモリセル電流ＩＯＮＭＩＮと、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときのメモリセル電流ＩＯＮＭＡＸとの差を示す。なお、電圧ＶＲＥＡＤと電圧ＶＯＦＦＳＥＴとの電圧差は、電流差ＩＯＮマージンが存在する電圧差とし、予め評価で決定した電位差に設定する。
【００６９】
図３を参照すると、ワード線ＷＬの電圧ＶＷＬが小さくなると、メモリセル電流ＩＯＮが小さくなることが例示されている。
【００７０】
ここでは、図２のメモリマット（ＭＭＡＴ）９０Ｐに含まれるメモリセルＭＣ１００〜ＭＣ１１１をポジセルＭＣ１とする。一方、メモリマット（ＭＭＡＴ）９０Ｎに含まれるメモリセルＭＣ２００〜ＭＣ２１１をネガセルＭＣ２とする。
【００７１】
ツインセルのイニシャル状態は、ポジセルＭＣ１およびネガセルＭＣ２のメモリセル電流ＩＯＮがいずれも大きい状態を示す。一方、ツインセルデータ“０”状態は、ポジセルＭＣ１のメモリセル電流ＩＯＮが大きく、ネガセルＭＣ２のメモリセル電流ＩＯＮが小さい状態を示す。また、ツインセルデータ“１”状態は、ポジセルＭＣ１のメモリセル電流ＩＯＮが小さく、ネガセルＭＣ２のメモリセル電流ＩＯＮが大きい状態を示す。
【００７２】
図４は、ツインセルのメモリセル電流ＩＯＮの分布を例示する特性図である。図４は、図１０のツインセルデータにおけるメモリのＶｔｈの分布を、ツインセルデータにおけるメモリセル電流ＩＯＮの分布に置き換えたものである。メモリのＶｔｈが高くなるに従って、メモリセル電流ＩＯＮが小さくなる。したがって、図４の状態Ａはイニシャル状態に相当し、状態Ｂは“０”状態に相当し、状態Ｃは“１”状態に相当する。
【００７３】
図５は、本実施形態における、ツインセルがイニシャル状態にある場合のメモリセル電流ＩＯＮを例示する特性図である。
【００７４】
図５を参照すると、メモリセル電流ＩＯＮＭＣ１は、イニシャル状態において、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２は、イニシャル状態において、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００７５】
また、メモリセル電流ＩＯＮＭＣ１ａは、イニシャル状態において、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２ａは、イニシャル状態において、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００７６】
さらに、電流差ΔＩＯＮ１は、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤの場合と電圧ＶＯＦＦＳＥＴとの場合との、メモリセルＭＣ１のメモリセル電流ＩＯＮの差を示す。一方、電流差ΔＩＯＮ２は、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤの場合と電圧ＶＯＦＦＳＥＴの場合との、メモリセルＭＣ２のメモリセル電流ＩＯＮの差を示す。
【００７７】
図６は、本実施形態における、ツインセルデータが“０”状態にある場合のメモリセル電流ＩＯＮを例示する特性図である。
【００７８】
図６を参照すると、メモリセル電流ＩＯＮＭＣ１Ｗは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２は、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００７９】
また、メモリセル電流ＩＯＮＭＣ１Ｗａは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２ａは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００８０】
図７は、本実施形態における、ツインセルデータが“１”状態にある場合のメモリセル電流ＩＯＮを例示する特性図である。
【００８１】
図７を参照すると、メモリセル電流ＩＯＮＭＣ１は、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２Ｗは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＲＥＡＤのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００８２】
また、メモリセル電流ＩＯＮＭＣ１ａは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ポジセルＭＣ１のメモリセル電流ＩＯＮの分布を示す。一方、メモリセル電流ＩＯＮＭＣ２Ｗａは、ワード線ＷＬの電圧ＶＷＬが電圧ＶＯＦＦＳＥＴのときの、ネガセルＭＣ２のメモリセル電流ＩＯＮの分布を示す。
【００８３】
図２ないし図７を参照して、本実施形態の不揮発性記憶装置の動作について説明する。
【００８４】
ワード線ドライバ電源回路（ＤＲＶ）３５は、一例としてレギュレータで構成され、入力信号であるブランクチェックモード信号ＢＬＣＨＫが論理値“０”（以下、“Ｌ”という。）のとき、電圧ＶＲＥＡＤを生成し、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮに出力する。一方、ワード線ドライバ電源回路（ＤＲＶ）３５は、入力信号であるブランクチェックモード信号ＢＬＣＨＫが論理値“１”（以下、“Ｈ”という。）のとき、２つの異なる電圧ＶＲＥＡＤおよびＶＯＦＦＳＥＴを生成し、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮへ、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬに応じて切替えて出力する。
【００８５】
選択制御回路（ＰＮＤＥＣ）７１は、入力信号である書き込みモード信号ＷＲＩＴＥ、ベリファイモード信号ＶＥＲＩＦＹで活性化し、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬに応じて行選択信号ＤＥＣＰ、ＤＥＣＮを出力するとともに、入力であるベリファイモード信号ＶＥＲＩＦＹで活性化し、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬに応じて列選択信号ＲＤＥＣＰ、ＲＤＥＣＮを出力するデコーダである。
【００８６】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４は、入力信号である読出しモード信号ＲＥＡＤ、書き込みモード信号ＷＲＩＴＥで活性化し、入力信号であるアドレス信号ＡＤＤＲ０に応じて、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１を出力するデコーダである。
【００８７】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５は、入力信号である読出しモード信号ＲＥＡＤにより活性化し、入力信号であるアドレス信号ＡＤＤＲ１に応じて、列デコード信号ＹＤＥＣ０、ＹＤＥＣ１を出力するデコーダである。
【００８８】
読出し列セレクタ回路（ＹＤＥＣ）２４３は、入力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１、列選択信号ＲＤＥＣＰ、ＲＤＥＣＮに応じて、Ｙセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１を出力するデコーダである。
【００８９】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２は、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１、行選択信号ＤＥＣＰ、ＤＥＣＮによりデコードした信号ＸＰ０、ＸＰ１、および、信号ＸＮ０、ＸＮ１をそれぞれ、バッファＢＰ０、ＢＰ１、および、バッファＢＮ０、ＢＮ１で電圧変換する。バッファＢＰ０、ＢＰ１は、選択時に、ワード線ドライバ電源ＶＤＲＶＰを、ワード線ＷＬＰ０、ＷＬＰ１に出力する。一方、バッファＢＮ０、ＢＮ１は、選択時に、ワード線ドライバ電源ＶＤＲＶＮを、ワード線ＷＬＮ０、ＷＬＮ１に出力する。
【００９０】
書き込みドライバ（ＷＤＲＶ）７０は、入力信号である書き込みモード信号ＷＲＩＴＥで活性化し、入力信号であるアドレス信号ＡＤＤＲ１に応じて書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１を出力するデコーダである。
【００９１】
書き込みデコーダ（ＷＤＥＣ）７５は、入力信号である書き込みモード信号ＷＲＩＴＥで活性化し、入力信号である書き込みデータＤＡＴＡに応じて書き込み領域選択信号ＷＲＳＬＰ、ＷＲＳＬＮを出力するデコーダである。
【００９２】
メモリゲート線選択デコーダ（ＲＤＥＣ２１）８０は、入力信号である書き込みモード信号ＷＲＩＴＥで活性化し、入力信号であるアドレス信号ＡＤＤＲ０に応じてメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１を出力するデコーダである。
【００９３】
メモリゲート線ドライバ（ＭＧＤＲＶ）８１、８６は、それぞれ入力信号であるメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１を、入力であるメモリゲート線ドライバ用電源（ＶＭＧ）８３の電圧に変換し、ぞれぞれ、メモリゲート線ＭＧＬ０、ＭＧＬ１へ入力するバッファである。
【００９４】
ベリファイ選択デコーダ（ＲＤＥＣ２２）８５は、入力信号であるベリファイモード信号ＶＥＲＩＦＹで活性化し、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬに応じてスイッチ制御信号ＶＳＷＰ、ＶＳＷＮを出力するデコーダである。
【００９５】
電源（ＲＥＦ）３４は、定電流を出力する電流源である。
【００９６】
プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎは、入力信号であるプリチャージ信号ＰＲＥＣＨＧが“Ｌ”のときに副ビット線ＳＢＬＰ０、ＳＢＬＰ１に電源電圧レベルにチャージする。
【００９７】
階層センスアンプＳＡは、センスアンプ入力ＳＡＩＮＰとＳＡＩＮＮの電流差を比較し、例えば、センスアンプ入力ＳＡＩＮＰ側の電流が少ないとき、出力であるＳＡ読出し用の主ビット線ＲＭＢＬに“Ｌ”を出力する。
【００９８】
イニシャル状態判別回路（ＤＥＴ）４０は、入力信号であるブランクチェックモード信号ＢＬＣＨＫで活性化し、入力信号である読出し用の主ビット線ＲＭＢＬを、入力信号であるＰ／Ｎ切り替え信号ＰＮＳＥＬにより２つの異なるラッチに格納し、２つの異なるラッチの出力を比較し、一致ないし不一致を判別して、イニシャル状態判別出力ＤＥＴＯとして出力する。
【００９９】
＜スタンバイ＞
スタンバイ状態においては、入力信号である、読出しモード信号ＲＥＡＤが“Ｌ”、ブランクチェックモード信号ＢＬＣＨＫが“Ｌ”、ベリファイモード信号ＶＥＲＩＦＹが“Ｌ”、プリチャージ信号ＰＲＥＣＨＧが“Ｌ”、書き込みモード信号ＷＲＩＴＥが“Ｌ”になる。なお、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１、Ｐ／Ｎ切り替え信号ＰＮＳＥＬ、および、書き込みデータＤＡＴＡは、任意である。
【０１００】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮには、ともに電圧ＶＲＥＡＤが出力される。
【０１０１】
選択制御回路（ＰＮＤＥＣ）７１において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｌ”、ベリファイモード信号ＶＥＲＩＦＹが“Ｌ”であり、出力信号である行選択信号ＤＥＣＰ、ＤＥＣＮは、ともに“Ｈ”となる。また、選択制御回路（ＰＮＤＥＣ）７１において、入力信号であるベリファイモード信号ＶＥＲＩＦＹが“Ｌ”であり、出力信号である列選択信号ＲＤＥＣＰ、ＲＤＥＣＮは、ともに“Ｈ”となる。
【０１０２】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４において、入力信号である読出しモード信号ＲＥＡＤが“Ｌ”、書き込みモード信号ＷＲＩＴＥが“Ｌ”であり、出力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１は、ともに“Ｌ”となる。
【０１０３】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５において、入力信号である読出しモード信号ＲＥＡＤが“Ｌ”であり、出力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１は、ともに“Ｌ”となる。
【０１０４】
読出し列セレクタ回路（ＹＤＥＣ）２４３において、入力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１がともに“Ｌ”であり、出力であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１は、すべて“Ｌ”となる。
【０１０５】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がともに“Ｌ”であり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１は、すべて“Ｌ”となる。
【０１０６】
書き込みドライバ（ＷＤＲＶ）７０において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｌ”であり、出力信号である書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１は、ともに“Ｌ”となる。
【０１０７】
書き込みデコーダ（ＷＤＥＣ）７５において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｌ”であり、出力信号である書き込み領域選択信号ＷＲＳＬＰ、ＷＲＳＬＮは、ともに“Ｌ”となる。
【０１０８】
メモリゲート線選択デコーダ（ＲＤＥＣ２１）８０において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｌ”であり、出力信号であるメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１は、ともに“Ｌ”となる。
【０１０９】
メモリゲート線ドライバ（ＭＧＤＲＶ）８１、８６において、入力信号であるメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１が“Ｌ”であり、出力信号であるメモリゲート線ＭＧＬ０、ＭＧＬ１は、ともに“Ｌ”となる。
【０１１０】
ベリファイ選択デコーダ（ＲＤＥＣ２２）８５において、入力信号であるベリファイモード信号ＶＥＲＩＦＹが“Ｌ”であり、出力信号であるスイッチ制御信号ＶＳＷＰ、ＶＳＷＮは、ともに“Ｌ”となる。
【０１１１】
プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎは、入力信号であるプリチャージ信号ＰＲＥＣＨＧが“Ｌ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１を電源電圧にチャージする。
【０１１２】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｐにおいて、入力信号である書き込み領域選択信号ＷＲＳＬＰが“Ｌ”であり、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１と副ビット線ＳＢＬＰ０、ＳＢＬＰ１は、それぞれ非接続の状態となる。
【０１１３】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｎにおいて、入力信号である書き込み領域選択信号ＷＲＳＬＮが“Ｌ”であり、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１と副ビット線ＳＢＬＮ０、ＳＢＬＮ１は、それぞれ非接続の状態となる。
【０１１４】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｐにおいて、入力信号であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１がともに“Ｌ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と、センスアンプ入力ＳＡＩＮＰは、それぞれ非接続の状態となる。
【０１１５】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｎにおいて、入力信号であるＹセレクタ選択信号ＹＳＮ０、ＹＳＮ１がともに“Ｌ”であり、副ビット線ＳＢＬＮ０、ＳＢＬＮ１と、センスアンプ入力ＳＡＩＮＰは、それぞれ非接続の状態となる。
【０１１６】
ベリファイスイッチ（ＳＷＶＥＲＩ）３３において、入力信号であるスイッチ制御信号ＶＳＷＰ、ＶＳＷＮがともに“Ｌ”であり、電流源出力ＲＥＦＯＵＴとセンスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮは、それぞれ非接続の状態となる。
【０１１７】
すべてのメモリセルＭＣ１００〜ＭＣ２１１において、コントロールゲートＣＧが“Ｌ”、メモリゲートＭＧが“Ｌ”、ビット線ＢＬが“Ｈ”となり、メモリセルは、データを保持した状態となる。
【０１１８】
階層センスアンプＳＡにおいて、入力信号であるセンスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮがともに“Ｌ”となり、出力信号である主ビット線ＲＭＢＬは、“Ｌ”となる。
【０１１９】
出力バッファ（ＯＵＴＢ）２６Ａにおいて、入力信号である読出し用の主ビット線ＲＭＢＬが“Ｌ”であり、出力信号であるデータバスＢＵＳは、“Ｌ”を出力する。
【０１２０】
イニシャル状態判別回路（ＤＥＴ）４０において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”であり、出力信号であるイニシャル状態判別出力ＤＥＴＯは“Ｌ”となる。
【０１２１】
＜ＷＬオフセット付きツインセル読出し１＞
スタンバイから、ＷＬオフセット付きツインセル読出しへ遷移する。以下では、スタンバイからの変化がある箇所について説明する。
【０１２２】
ＷＬオフセット付きツインセル読出し１においては、入力信号である、読出しモード信号ＲＥＡＤが“Ｈ”、ブランクチェックモード信号ＢＬＣＨＫが“Ｈ”、プリチャージ信号ＰＲＥＣＨＧが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”となる。
【０１２３】
ここでは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１が、ともに“Ｌ”になる場合について説明する。
【０１２４】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰには電圧ＶＯＦＦＳＥＴが、ワード線ドライバ電源ＶＤＲＶＮには電圧ＶＲＥＡＤが出力される。
【０１２５】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４において、入力信号である読出しモード信号ＲＥＡＤが“Ｈ”、アドレス信号ＡＤＤＲ０が“Ｌ”であり、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１は、それぞれ、“Ｈ”、“Ｌ”を出力する。
【０１２６】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５において、入力信号である読出しモード信号ＲＥＡＤが“Ｈ”、アドレス信号ＡＤＤＲ１が“Ｌ”であり、出力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１は、それぞれ、“Ｈ”、“Ｌ”となる。
【０１２７】
読出し列セレクタ回路（ＹＤＥＣ）２４３において、入力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１がそれぞれ“Ｈ”、“Ｌ”、列選択信号ＲＤＥＣＰ、ＲＤＥＣＮがともに“Ｈ”であり、出力であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１が、それぞれ“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”となる。
【０１２８】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がそれぞれ“Ｈ”、“Ｌ”、行選択信号ＤＥＣＰ、ＤＥＣＮがともに“Ｈ”であり、ワード線ドライバ電源ＶＤＲＶＰは電圧ＶＯＦＦＳＥＴ、ワード線ドライバ電源ＶＤＲＶＮは電圧ＶＲＥＡＤとなり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１が、それぞれ“電圧ＶＯＦＦＳＥＴ”、“Ｌ”、“電圧ＶＲＥＡＤ”、“Ｌ”となる。
【０１２９】
プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎにおいて、入力信号であるプリチャージ信号ＰＲＥＣＨＧが“Ｈ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と電源は、それぞれ非接続状態となる。
【０１３０】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｐにおいて、入力信号であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１は、それぞれ“Ｈ”、“Ｌ”であり、副ビット線ＳＢＬＰ０とセンスアンプ入力ＳＡＩＮＰとが接続状態となる。
【０１３１】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｎにおいて、入力信号であるＹセレクタ選択信号ＹＳＮ０、ＹＳＮ１は、それぞれ“Ｈ”、“Ｌ”であり、副ビット線ＳＢＬＮ０とセンスアンプ入力ＳＡＩＮＮとが接続状態となる。
【０１３２】
メモリセルＭＣ１００、ＭＣ２００のコントロールゲートＣＧがそれぞれ、電圧ＶＯＦＦＳＥＴ、電圧ＶＲＥＡＤとなり、ビット線ＢＬからメモリセルＭＣのメモリセル電流ＩＯＮを流す。
【０１３３】
階層センスアンプＳＡは、入力信号であるセンスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮを比較する。すなわち、階層センスアンプＳＡは、副ビット線ＳＢＬＰ０、ＳＢＬＮ０を介して、メモリセルＭＣ１００、ＭＣ２００のメモリセル電流ＩＯＮを比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１３４】
すなわち、階層センスアンプＳＡは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１により選択された、メモリセルＭＣ１００、…、ＭＣ１１１（ポジセルＭＣ１）、メモリセルＭＣ２００、…、ＭＣ２１１（ネガセルＭＣ２）の各々のメモリセル電流ＩＯＮを比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１３５】
ツインセルを構成するポジセルＭＣ１、ネガセルＭＣ２の状態と、メモリセル電流ＩＯＮ、および、階層センスアンプＳＡの出力信号である読出し用の主ビット線ＲＭＢＬとの関係は、以下のようになる。
【０１３６】
ツインセルがイニシャル状態のとき、図５の状態Ａ２に示すように、
（メモリセル電流ＩＯＮＭＣ１ａ）＜（メモリセル電流ＩＯＮＭＣ２）
となり、読出し用の主ビット線ＲＭＢＬは“Ｌ”となる。
【０１３７】
ツインセルデータが“０の”状態のとき、図６の状態Ｂ２に示すように、
（メモリセル電流ＩＯＮＭＣ１Ｗａ）＜（メモリセル電流ＩＯＮＭＣ２）
となり、読出し用の主ビット線ＲＭＢＬは“Ｌ”となる。
【０１３８】
ツインセルデータが“１の”状態のとき、図７の状態Ｃ２に示すように、
（メモリセル電流ＩＯＮＭＣ１ａ）＞（メモリセル電流ＩＯＮＭＣ２Ｗ）
となり、読出し用の主ビット線ＲＭＢＬは“Ｈ”となる。
【０１３９】
＜ＷＬオフセット付きツインセル読出し２＞
スタンバイから、ＷＬオフセット付きツインセル読出しへ遷移する。
【０１４０】
ＷＬオフセット付きツインセル読出し２と、ＷＬオフセット付きツインセル読出し１とで動作が異なる点について説明し、同一の動作については説明を省略する。
【０１４１】
ＷＬオフセット付きツインセル読出し２において、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”から“Ｌ”になる。
【０１４２】
ここでは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１が、ともに“Ｌ”になる場合について説明する。
【０１４３】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｌ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰには電圧ＶＲＥＡＤが、ワード線ドライバ電源ＶＤＲＶＮには電圧ＶＯＦＦＳＥＴが出力される。
【０１４４】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がそれぞれ“Ｈ”、“Ｌ”、行選択信号ＤＥＣＰ、ＤＥＣＮがともに“Ｈ”であり、ワード線ドライバ電源ＶＤＲＶＰは電圧ＶＲＥＡＤ、ワード線ドライバ電源ＶＤＲＶＮは電圧ＶＯＦＦＳＥＴとなり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１が、それぞれ“電圧ＶＲＥＡＤ”、“Ｌ”、“電圧ＶＯＦＦＳＥＴ”、“Ｌ”となる。
【０１４５】
メモリセルＭＣ１００、ＭＣ２００のコントロールゲートＣＧが、それぞれ、電圧ＶＲＥＡＤ、電圧ＶＯＦＦＳＥＴとなり、ビット線ＢＬからメモリセルＭＣのメモリセル電流ＩＯＮを流す。
【０１４６】
階層センスアンプＳＡは、入力信号であるセンスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮは、それぞれ、副ビット線ＳＢＬＰ０、ＳＢＬＮ０を介して、メモリセルＭＣ１００、ＭＣ２００のメモリセル電流ＩＯＮを比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１４７】
階層センスアンプＳＡは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１により選択された、メモリセルＭＣ１００、…、ＭＣ１１１（ポジセルＭＣ１）、メモリセルＭＣ２００、…、ＭＣ２１１（ネガセルＭＣ２）の各々のセル電流を比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１４８】
ツインセルを構成するポジセルＭＣ１、ネガセルＭＣ２の状態と、メモリセル電流ＩＯＮおよび階層センスアンプＳＡの出力信号である読出し用の主ビット線ＲＭＢＬとの関係は、以下のようになる。
【０１４９】
ツインセルがイニシャル状態のとき、図５の状態Ａ３に示すように、
（メモリセル電流ＩＯＮＭＣ１）＞（メモリセル電流ＩＯＮＭＣ２ａ）
となり、読出し用の主ビット線ＲＭＢＬは“Ｈ”となる。
【０１５０】
一方、ツインセルデータが“０の”状態のとき、図６の状態Ｂ３に示すように、
（メモリセル電流ＩＯＮＭＣ１Ｗ）＜（メモリセル電流ＩＯＮＭＣ２ａ）
となり、読出し用の主ビット線ＲＭＢＬは“Ｌ”となる。
【０１５１】
また、ツインセルデータが“１の”状態のとき、図７の状態Ｃ３に示すように、
（メモリセル電流ＩＯＮＭＣ１）＞（メモリセル電流ＩＯＮＭＣ２Ｗａ）
となり、読出し用の主ビット線ＲＭＢＬは“Ｈ”となる。
【０１５２】
ツインセルがイニシャル状態で、ＷＬオフセット付きツインセル読出し１および２を行うと、読出し用の主ビット線ＲＭＢＬは、それぞれ、“Ｌ”および“Ｈ”となり、イニシャル状態判別回路（ＤＥＴ）４０は、出力信号であるイニシャル状態判別出力ＤＥＴＯとして、“Ｈ”を出力する。
【０１５３】
同様に、ツインセルデータ“０”状態で、ＷＬオフセット付きツインセル読出し１および２を行うと、読出し用の主ビット線ＲＭＢＬは、いずれも“Ｌ”となり、イニシャル状態判別回路（ＤＥＴ）４０は、出力信号であるイニシャル状態判別出力ＤＥＴＯとして、“Ｌ”を出力する。
【０１５４】
同様に、ツインセルデータ“１”状態で、ＷＬオフセット付きツインセル読出し１および２を行うと、読出し用の主ビット線ＲＭＢＬは、いずれも“Ｈ”となり、イニシャル状態判別回路（ＤＥＴ）４０は、出力信号であるイニシャル状態判別出力ＤＥＴＯとして、“Ｌ”を出力する。
【０１５５】
＜ツインセル読出し＞
スタンバイから、ツインセル読出しへ遷移する。
【０１５６】
ツインセル読出しと、ＷＬオフセット付きツインセル読出しとで、動作が異なる点について説明し、同一の動作については説明を省略する。
【０１５７】
ツインセル読出しにおいては、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”となる。なお、Ｐ／Ｎ切り替え信号ＰＮＳＥＬは任意である。
【０１５８】
ここでは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１が、ともに“Ｌ”になる場合について説明する。
【０１５９】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮには電圧ＶＲＥＡＤが出力される。
【０１６０】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がそれぞれ“Ｈ”、“Ｌ”、行選択信号ＤＥＣＰ、ＤＥＣＮがともに“Ｈ”であり、ワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮは電圧ＶＲＥＡＤとなり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１が、それぞれ、“電圧ＶＲＥＡＤ”、“Ｌ”、“電圧ＶＲＥＡＤ”、“Ｌ”となる。
【０１６１】
メモリセルＭＣ１００、ＭＣ２００のコントロールゲートＣＧがともに電圧ＶＲＥＡＤとなり、ビット線ＢＬからメモリセルＭＣのメモリセル電流ＩＯＮを流す。
【０１６２】
階層センスアンプＳＡは、入力信号であるセンスアンプ入力ＳＡＩＮＰ、ＳＡＩＮＮを比較する。すなわち、階層センスアンプＳＡは、副ビット線ＳＢＬＰ０、ＳＢＬＮ０を介して、メモリセルＭＣ１００、ＭＣ２００のメモリセル電流ＩＯＮを比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１６３】
階層センスアンプＳＡは、入力信号であるアドレス信号ＡＤＤＲ０、ＡＤＤＲ１により選択された、メモリセルＭＣ１００、…、ＭＣ１１１（ポジセルＭＣ１）、メモリセルＭＣ２００、…、ＭＣ２１１（ネガセルＭＣ２）の各々のセル電流を比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１６４】
ツインセルを構成するポジセルＭＣ１、ネガセルＭＣ２の状態と、メモリセル電流ＩＯＮおよび階層センスアンプＳＡの出力信号である読出し用の主ビット線ＲＭＢＬとの関係は、以下のようになる。
【０１６５】
ツインセルがイニシャル状態のとき、図５の状態Ａ１に示すように、メモリセル電流ＩＯＮＭＣ１、メモリセル電流ＩＯＮＭＣ２の大小は不定となり、読出し用の主ビット線ＲＭＢＬは、不定となる。
【０１６６】
一方、ツインセルデータが“０の”状態のとき、図６の状態Ｂ１に示すように、
（メモリセル電流ＩＯＮＭＣ１Ｗ）＜（メモリセル電流ＩＯＮＭＣ２）
となり、読出し用の主ビット線ＲＭＢＬは“Ｌ”となる。
【０１６７】
また、ツインセルデータが“１の”状態のとき、図７の状態Ｃ１に示すように、
（メモリセル電流ＩＯＮＭＣ１）＞（メモリセル電流ＩＯＮＭＣ２Ｗ）
となり、読出し用の主ビット線ＲＭＢＬは“Ｈ”となる。
【０１６８】
＜基準比較読出し＞
ツインセルを構成するメモリセルＭＣのメモリセル電流ＩＯＮと電流ＩＲＥＦとを比較する読出し（以下、「基準比較読出し」という。）について説明する。
【０１６９】
スタンバイから、基準比較読出しへ遷移する。スタンバイから変化がある箇所について説明する。
【０１７０】
基準比較読出しにおいては、入力信号である、読出しモード信号ＲＥＡＤが“Ｈ”、ベリファイモード信号ＶＥＲＩＦＹが“Ｈ”、プリチャージ信号ＰＲＥＣＨＧが“Ｈ”になる。
【０１７１】
ＷＬオフセット付きツインセル読出しと異なる動作について説明し、同一の動作については、説明を省略する。
【０１７２】
ここでは、入力信号である、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１が、ともに“Ｌ”になる場合について説明する。
【０１７３】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮには、ともに電圧ＶＲＥＡＤが出力される。
【０１７４】
選択制御回路（ＰＮＤＥＣ）７１において、入力信号であるベリファイモード信号ＶＥＲＩＦＹが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”であり、出力信号である行選択信号ＤＥＣＰ、ＤＥＣＮは、それぞれ、“Ｈ”、“Ｌ”となり、出力信号である列選択信号ＲＤＥＣＰ、ＲＤＥＣＮは、それぞれ、“Ｈ”、“Ｌ”となる。
【０１７５】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４において、入力信号である読出しモード信号ＲＥＡＤが“Ｈ”、アドレス信号ＡＤＤＲ０が“Ｌ”であり、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１はそれぞれ“Ｈ”、“Ｌ”を出力する。
【０１７６】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５において、入力信号である読出しモード信号ＲＥＡＤが“Ｈ”、アドレス信号ＡＤＤＲ１が“Ｌ”であり、出力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１は、それぞれ、“Ｈ”、“Ｌ”となる。
【０１７７】
読出し列セレクタ回路（ＹＤＥＣ）２４３において、入力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１がそれぞれ“Ｈ”、“Ｌ”、列選択信号ＲＤＥＣＰ、ＲＤＥＣＮがそれぞれ“Ｈ”、“Ｌ”であり、出力であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１が、それぞれ、“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”となる。
【０１７８】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がそれぞれ“Ｈ”、“Ｌ”、行選択信号ＤＥＣＰ、ＤＥＣＮがそれぞれ“Ｈ”、“Ｌ”であり、ワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮは電圧ＶＲＥＡＤとなり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１が、それぞれ、“電圧ＶＲＥＡＤ”、“Ｌ”、“Ｌ”、“Ｌ”となる。
【０１７９】
ベリファイ選択デコーダ（ＲＤＥＣ２２）８５において、入力信号であるベリファイモード信号ＶＥＲＩＦＹが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”であり、出力信号であるスイッチ制御信号ＶＳＷＰ、ＶＳＷＮはそれぞれ“Ｌ”、“Ｈ”となる。
【０１８０】
プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎにおいて、入力信号であるプリチャージ信号ＰＲＥＣＨＧが“Ｈ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と電源とは、それぞれ非接続状態となる。
【０１８１】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｐにおいて、入力信号であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１は、それぞれ“Ｈ”、“Ｌ”であり、副ビット線ＳＢＬＰ０とセンスアンプ入力ＳＡＩＮＰとが接続状態となる。
【０１８２】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｎにおいて、入力信号であるＹセレクタ選択信号ＹＳＮ０、ＹＳＮ１はともに“Ｌ”であり、副ビット線ＳＢＬＮ０、ＳＢＬＮ１はそれぞれセンスアンプ入力ＳＡＩＮと非接続状態となる。
【０１８３】
ベリファイスイッチ（ＳＷＶＥＲＩ）３３において、入力信号であるスイッチ制御信号ＶＳＷＰ、ＶＳＷＮがそれぞれ“Ｌ”、“Ｈ”であり、電流源出力ＲＥＦＯＵＴとセンスアンプ入力ＳＡＩＮＰとは非接続状態となり、電流源出力ＲＥＦＯＵＴとセンスアンプ入力ＳＡＩＮＮとは接続状態となる。
【０１８４】
メモリセルＭＣ１００のコントロールゲートＣＧが電圧ＶＲＥＡＤとなり、ビット線ＢＬからメモリセルＭＣのメモリセル電流ＩＯＮを流す。
【０１８５】
階層センスアンプＳＡは、入力信号であるセンスアンプ入力ＳＡＩＮＰが副ビット線ＳＢＬＰ０を介して流すメモリセルＭＣ１００のメモリセル電流ＩＯＮと、センスアンプ入力ＳＡＩＮＮがベリファイスイッチ（ＳＷＶＥＲＩ）３３、電流源（ＲＥＦ）３４を介して流す定電流ＩＲＥＦとを比較し、出力信号である主ビット線ＲＭＢＬに出力する。
【０１８６】
入力信号である、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｌ”、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１がともに“Ｌ”になる場合には、階層センスアンプＳＡは、同様に、入力信号であるセンスアンプ入力ＳＡＩＮＮが副ビット線ＳＢＬＮ０を介して流すメモリセルＭＣ２００のメモリセル電流ＩＯＮと、センスアンプ入力ＳＡＩＮＰがベリファイスイッチ（ＳＷＶＥＲＩ）３３、電流源（ＲＥＦ）３４を介して流す電流とを比較し、出力信号である読出し用の主ビット線ＲＭＢＬに出力する。
【０１８７】
＜書き込み＞
スタンバイから、書き込みへ遷移する。スタンバイから変化がある箇所について説明する。
【０１８８】
書き込みにおいては、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｈ”になる。
【０１８９】
ここでは、入力信号である、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”、書き込みデータＤＡＴＡが“Ｌ”、アドレス信号ＡＤＤＲ０、ＡＤＤＲ１が、ともに“Ｌ”になる場合について説明する。
【０１９０】
ワード線ドライバ電源回路（ＤＲＶ）３５において、入力信号であるブランクチェックモード信号ＢＬＣＨＫが“Ｌ”であり、出力であるワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮには電圧ＶＲＥＡＤが出力される。
【０１９１】
選択制御回路（ＰＮＤＥＣ）７１において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｈ”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”であり、出力信号である行選択信号ＤＥＣＰ、ＤＥＣＮは、それぞれ、“Ｈ”、“Ｌ”となる。選択制御回路（ＰＮＤＥＣ）７１において、入力信号であるベリファイモード信号ＶＥＲＩＦＹが“Ｌ”であり、出力信号である列選択信号ＲＤＥＣＰ、ＲＤＥＣＮは、ともに“Ｈ”となる。
【０１９２】
ワード線選択デコーダ（ＲＤＥＣ１１）２４４において、書き込みモード信号ＷＲＩＴＥが“Ｈ”、アドレス信号ＡＤＤＲ０が“Ｌ”であり、行デコード信号ＸＰＲＥ０、ＸＰＲＥ１はそれぞれ“Ｈ”、“Ｌ”を出力する。
【０１９３】
読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）２４５において、入力信号である読出しモード信号ＲＥＡＤが“Ｌ”であり、出力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１は、ともに“Ｌ”となる。
【０１９４】
読出し列セレクタ回路（ＹＤＥＣ）２４３において、入力信号である列デコード信号ＹＤＥＣ０、ＹＤＥＣ１がともに“Ｌ”、列選択信号ＲＤＥＣＰ、ＲＤＥＣＮがともに“Ｈ”であり、出力であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１が、すべて“Ｌ”となる。
【０１９５】
ワード線ドライバＰ（ＷＬＤＲＶＰ）２４１およびワード線ドライバＮ（ＷＬＤＲＶＮ）２４２において、入力信号である行デコード信号ＸＰＲＥ０、ＸＰＲＥ１がそれぞれ“Ｈ”、“Ｌ”、行選択信号ＤＥＣＰ、ＤＥＣＮがそれぞれ“Ｈ”、“Ｌ”であり、ワード線ドライバ電源ＶＤＲＶＰ、ＶＤＲＶＮは電圧ＶＲＥＡＤとなり、出力信号であるワード線ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１が、それぞれ、“電圧ＶＲＥＡＤ”、“Ｌ”、“Ｌ”、“Ｌ”となる。
【０１９６】
書き込みドライバ（ＷＤＲＶ）７０において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｈ”、アドレス信号ＡＤＤＲ１が“Ｌ”であり、出力信号である書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１は、それぞれ、“Ｌ”、“Ｈ”となる。
【０１９７】
書き込みデコーダ（ＷＤＥＣ）７５において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｈ、”、Ｐ／Ｎ切り替え信号ＰＮＳＥＬが“Ｈ”であり、出力信号である書き込み領域選択信号ＷＲＳＬＰ、ＷＲＳＬＮは、それぞれ、“Ｈ”、“Ｌ”となる。
【０１９８】
メモリゲート線選択デコーダ（ＲＤＥＣ２１）８０において、入力信号である書き込みモード信号ＷＲＩＴＥが“Ｈ”、アドレス信号ＡＤＤＲ０が“Ｌ”であり、出力信号であるメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１は、それぞれ、“Ｈ”、“Ｌ”となる。
【０１９９】
メモリゲート線ドライバ（ＭＧＤＲＶ）８１、８６において、入力信号であるメモリゲート線デコード信号ＭＧＤＥＣ０、ＭＧＤＥＣ１がそれぞれ“Ｈ”“Ｌ”であり、出力信号であるメモリゲート線ＭＧＬ０は、メモリゲート線ドライバ用電源、メモリゲート線ＭＧＬ１は、ともに“Ｌ”となる。
【０２００】
プリチャージ回路（ＰＲＣ）６０Ｐ、６０Ｎにおいて、入力信号であるプリチャージ信号ＰＲＥＣＨＧが“Ｈ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と電源とは、それぞれ非接続状態となる。
【０２０１】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｐにおいて、入力信号である書き込み領域選択信号ＷＲＳＬＰが“Ｈ”であり、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１と副ビット線ＳＢＬＰ０、ＳＢＬＰ１とは、それぞれ接続状態となる。
【０２０２】
書き込み領域セレクタ（ＷＳＥＬ）２０Ｎにおいて、入力信号である書き込み領域選択信号ＷＲＳＬＮが“Ｌ”であり、書込み用の主ビット線ＷＭＢＬ０、ＷＭＢＬ１と副ビット線ＳＢＬＮ０、ＳＢＬＮ１とは、それぞれ非接続状態となる。
【０２０３】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｐにおいて、入力信号であるＹセレクタ選択信号ＹＳＰ０、ＹＳＰ１は、ともに“Ｌ”であり、副ビット線ＳＢＬＰ０、ＳＢＬＰ１と、センスアンプ入力ＳＡＩＮＰとは非接続状態となる。
【０２０４】
読出し列セレクタ（ＲＹＳＥＬ）２２Ｎにおいて、入力信号であるＹセレクタ選択信号ＹＳＮ０、ＹＳＮ１は、ともに“Ｌ”であり、副ビット線ＳＢＬＮ０、ＳＢＬＮ１と、センスアンプ入力ＳＡＩＮＮとは非接続状態となる。
【０２０５】
メモリセルＭＣ１００は選択状態となり、書き込みが行われる。
【０２０６】
本実施形態の不揮発性記憶装置によると、階層センスアンプＳＡのみによって、イニシャル状態を判別することができる。したがって、特許文献１に記載された半導体装置のように、イニシャル状態を判別するためにベリファイセンスアンプを設ける必要がなくなる。
【０２０７】
なぜなら、本実施形態の不揮発性記憶装置では、ＷＬオフセット付きツインセル読出し１、２を行うことにより、イニシャル状態においても、ツインセルデータによる読出しが可能となるからである。
【０２０８】
また、本実施形態の不揮発性記憶装置におけるＷＬオフセット付きツインセル読出しによると、特許文献１のようにベリファイセンスアンプを用いた読出し、すなわち、基準比較読出しと比較して、リテンション特性を改善することができる。
【０２０９】
特許文献１に記載された半導体装置における基準比較読出しによると、ツインセル読出しと比較して、リテンション特性が悪化するという問題がある。その理由について、図１２を参照して説明する。図１２は、メモリセルの閾値電圧ＶＴＭのリテンション特性を示す。
【０２１０】
例えば１６０°Ｃのような動作保証上限側の温度下では図１２の（Ａ）に例示されるように、セルデータ“０”を保持するメモリセル（高閾値電圧のメモリセル）は時間とともに閾値電圧が下がり、セルデータ“１”を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下では図１２の（Ｂ）に例示されるように、セルデータ“１”を保持するメモリセル（低い閾値電圧のメモリセル）は時間とともに閾値電圧が上がり、セルデータ“０”を保持するメモリセルの閾値電圧はさほど変化しない。ツインセルデータが書込まれた後のツインセルの経年的な閾値電圧の変化に対して、読出し動作は上述のようにツインセルが保持する相補データに従って形成される差動信号を差動増幅するため、差動信号によって電位差が形成される限り、ツインセルデータのセンス増幅を行うことができる。すなわち、セルデータ“０”のメモリＶｔｈ分布の下限と、セルデータ“１”のメモリＶｔｈ分布の上限とが交わる時刻まで、読出しが可能である。
【０２１１】
しかし、ツインセルを構成する１つのメモリセルを基準電流（または基準電圧）と比較する場合、基準電流はリテンションで変動せず、基準電流はばらつき範囲ＦＬＣを持つため、セルデータ“０”のメモリＶｔｈ分布の下限がＶ＿ＷＬの上限を下回る時刻Ｔ１が読出し可能時間となり、ツインセル読出しに対してリテンション特性が悪化してしまう。
【０２１２】
本実施形態の不揮発性記憶装置によってもたらされるその他の効果について、図８を参照して説明する。図８は、本実施形態の不揮発性記憶装置におけるメモリセル電流ＩＯＮのリテンション特性を一例として示す特性図である。
【０２１３】
図８において、メモリセル電流ＩＯＮＷＭＡＸは、ワード線ＷＬの電圧が電圧ＶＲＥＡＤのときの、セルデータ“０”を保持するメモリセル電流ＩＯＮの分布の上限を示す。一方、メモリセル電流ＩＯＮＥＭＩＮは、ワード線ＷＬの電圧が電圧ＶＲＥＡＤのときの、セルデータ“１”を保持するメモリセル電流ＩＯＮの分布の下限を示す。また、メモリセル電流ＩＯＮＥＭＩＮａは、ワード線ＷＬの電圧が電圧ＶＯＦＦＳＥＴのときの、セルデータ“１”を保持するメモリセル電流ＩＯＮの分布の下限を示す。
【０２１４】
また、図８において、電流ＩＲＥＦは、電流源３４の出力電流を示す。また、電流ＩＲＥＦＭＡＸは、電流源３４の出力電流の上限を示す。さらに、電流ＩＲＥＦＭＩＮは、電流源３４の出力電流の下限を示す。また、電流範囲ＩＲＥＦ幅は、電流源３４の出力電流の変動幅を示す。
【０２１５】
時刻Ｔ４は、基準比較読出しによる、セルデータ“１”の読出し限界時間を示す。一方、時刻Ｔ５は、ＷＬオフセット付きツインセル読出しにおける読出し限界時間を示す。
【０２１６】
図８を参照すると、特許文献１に記載された基準電流比較読み出しでは、セルデータ“１”を保持するメモリセル電流の下限ＩＯＮＥＭＩＮが、セルデータ比較用基準電流の上限ＩＲＥＦＭＡＸと等しくなるまでの時間であるセルデータ“１”の読出し限界時間Ｔ４を越えると正しい読出し結果を得ることができない。一方、本実施形態におけるＷＬオフセット付きツインセル読出しでは、セルデータ“１”を保持するメモリセル電流ＩＯＮの分布の下限ＩＯＮＥＭＩＮａと、セルデータ“０”を保持するメモリセル電流ＩＯＮの分布の上限ＩＯＮＷＭＡＸと等しくなる時間である、ＷＬオフセット読出し時におけるツインセル読出し限界時間Ｔ５まで、リテンション特性が改善する。
【０２１７】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２１８】
１９    メモリアレイ（ＭＡＲＹ）
２０    副ビット線セレクタ
２０Ｐ、２０Ｎ    書き込み領域セレクタ（ＷＳＥＬ）
２２    読出し列セレクタ
２２Ｐ、２２Ｎ    読出し列セレクタ（ＲＹＳＥＬ）
２４    第１行デコーダ（ＲＤＥＣ１）
２４Ａ    第１デコーダ群（ＲＤＥＣ１Ａ）
２５    第２行デコーダ（ＲＤＥＣ２）
２５Ａ    第２デコーダ群（ＲＤＥＣ２Ａ）
２６    出力バッファ（ＯＢＵＦ）
２６Ａ    出力バッファ（ＯＵＴＢ）
２７    書込みデータラッチ回路
２８    書換え列セレクタ
２９    入出力回路（ＩＯＢＵＦ）
３０    列デコーダ（ＣＤＥＣ）
３１    電源回路（ＶＰＧ）
３２    タイミングジェネレータ（ＴＭＧ）
３３    ベリファイスイッチ（ＳＷＶＥＲＩ）
３４    電流源（ＲＥＦ）
３５    ワード線ドライバ電源回路（ＤＲＶ）
４０    イニシャル状態判別回路（ＤＥＴ）
６０Ｐ、６０Ｎ    プリチャージ回路（ＰＲＣ）
７０    書き込みドライバ（ＷＤＲＶ）
７１    選択制御回路（ＰＮＤＥＣ）
７５    書き込みデコーダ（ＷＤＥＣ）
８０    メモリゲート線選択デコーダ（ＲＤＥＣ２１）
８１、８６    メモリゲート線ドライバ（ＭＧＤＲＶ）
８３    メモリゲート線ドライバ用電源（ＶＭＧ）
８５    ベリファイ選択デコーダ（ＲＤＥＣ２２）
９０Ｐ、９０Ｎ    メモリマット（ＭＭＡＴ）
１３５    電源回路
１３７    ツインセル
１４０    判別回路
２４１    ワード線ドライバＰ（ＷＬＤＲＶＰ）
２４２    ワード線ドライバＮ（ＷＬＤＲＶＮ）
２４３    読出し列セレクタ回路（ＹＤＥＣ）
２４４    ワード線選択デコーダ（ＲＤＥＣ１１）
２４５    読出し列セレクタ選択デコーダ（ＲＤＥＣ１２）
ＡＤＰ０、ＡＤＰ１、ＡＤＮ０、ＡＤＮ１    アンド
ＡＤＤＲ０、ＡＤＤＲ１    アドレス信号
ＢＬ    ビット線
ＢＬＣＨＫ    ブランクチェックモード信号
ＢＰ０、ＢＰ１、ＢＮ０、ＢＮ１    バッファ
ＢＵＳ    データバス
ＣＧ    コントロールゲート
ＤＡＴＡ    書き込みデータ
ＤＥＣＰ、ＤＥＣＮ    行選択信号
ＤＥＴＯ    イニシャル状態判別出力
ＦＬＣ    ばらつき範囲
ＨＢＵＳ＿Ｄ    高速バスＨＢＵＳのデータバス
ＩＯＮ    メモリセル電流
ＩＯＮＭＡＸ    メモリセル電流
ＩＯＮＭＩＮ    メモリセル電流
ΔＩＯＮ    電流差
ＩＯＮマージン    電流差
ＩＯＮＭＣ１    メモリセル電流
ＩＯＮＭＣ２    メモリセル電流
ＩＯＮＭＣ１ａ    メモリセル電流
ＩＯＮＭＣ２ａ    メモリセル電流
ΔＩＯＮ１    電流差
ΔＩＯＮ２    電流差
ＩＯＮＭＣ１Ｗ    メモリセル電流
ＩＯＮＭＣ２Ｗ    メモリセル電流
ＩＯＮＭＣ１Ｗａ    メモリセル電流
ＩＯＮＭＣ２Ｗａ    メモリセル電流
ＩＯＮＷＭＡＸ    メモリセル電流
ＩＯＮＥＭＩＮ    メモリセル電流
ＩＯＮＥＭＩＮａ    メモリセル電流
ＩＲＥＦ    電流
ＩＲＥＦ幅    電流範囲
ＩＲＥＦＭＡＸ    電流
ＩＲＥＦＭＩＮ    電流
ＭＣ１、ＭＣ２    メモリセル
ＭＣ１００、…、ＭＣ１１１、ＭＣ２００、…、ＭＣ２１１    メモリセル
ＭＧ    メモリゲート
ＭＧＤＥＣ０、ＭＧＤＥＣ１    メモリゲート線デコード信号
ＭＧＬ    メモリゲート選択線
ＭＧＬ０、ＭＧＬ１    メモリゲート線
ＭＹＳＰ０、ＭＹＳＰ１、ＭＹＳＮ０、ＭＹＳＮ１    ＭＯＳトランジスタ
ＭＷＳＬＰ０、ＭＷＳＬＰ１、ＭＷＳＬＮ０、ＭＷＳＬＮ１    ＭＯＳトランジスタ
ＰＢＵＳ＿Ｄ    周辺バスＰＢＵＳのデータバス
ＰＮＳＥＬ    Ｐ／Ｎ切り替え信号
ＰＲＥＣＨＧ    プリチャージ信号
ＲＤＥＣＰ、ＲＤＥＣＮ    列選択信号
ＲＥＡＤ    読出しモード信号
ＲＥＦＯＵＴ    電流源出力
ＲＭＢＬ    読出し用の主ビット線
ＳＡ    階層センスアンプ
ＳＡＩＮＰ、ＳＡＩＮＮ    センスアンプ入力
ＳＢＬ、ＳＢＬＰ０、ＳＢＬＰ１、ＳＢＬＮ０、ＳＢＬＮ１    副ビット線
ＳＬ    ソース線
ＶＤＲＶＰ、ＶＤＲＶＮ    ワード線ドライバ電源
ＶＥＲＩＦＹ    ベリファイモード信号
ＶＳＡ    ベリファイセンスアンプ
Ｖｓｓ    グランド
ＶＯＦＦＳＥＴ    電圧
ＶＲＥＡＤ    電圧
ＶＷＬ    電圧
ＶＳＷＰ、ＶＳＷＮ    スイッチ制御信号
ＷＬ、ＷＬＰ０、ＷＬＰ１、ＷＬＮ０、ＷＬＮ１    ワード線
ＷＬ１、ＷＬ２    ワード線
ＷＭＢＬ、ＷＭＢＬ０、ＷＭＢＬ１    書込み用の主ビット線
ＷＲＩＴＥ    書き込みモード信号
ＷＲＳＬＰ、ＷＲＳＬＮ    書き込み領域選択信号
ＸＰＲＥ０、ＸＰＲＥ１    行デコード信号
ＸＰ０、ＸＰ１、ＸＮ０、ＸＮ１    信号
ＹＤＥＣ０、ＹＤＥＣ１    列デコード信号
ＹＳＰ０、ＹＳＰ１、ＹＳＮ０、ＹＳＮ１    Ｙセレクタ選択信号
【図１】
2012181894.tif 000003
【図２】
2012181894.tif 000004
【図３】
2012181894.tif 000005
【図４】
2012181894.tif 000006
【図５】
2012181894.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2012181894.tif 000014