(57)【要約】【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。【選択図】図４
2012178199.tif 000002
【特許請求の範囲】
【請求項１】
ビット線構成が階層化されたアレイを備える半導体装置であって、
互いに物理的に隣接する第１及び第２のグローバルビット線と、
前記第１のグローバルビット線に対応し、前記アレイを構成する複数のサブアレイにそれぞれ対応する複数の第１のローカルビット線と、
前記第２のグローバルビット線に対応し、前記複数のサブアレイにそれぞれ対応し、それぞれが前記複数の第１のローカルビット線に物理的に隣接する複数の第２のローカルビット線と、
前記第１のグローバルビット線と前記複数の第１のローカルビット線との間の電気的接続をそれぞれ制御する複数の第１の階層スイッチと、
前記第２のグローバルビット線と前記複数の第２のローカルビット線との間の電気的接続をそれぞれ制御する複数の第２の階層スイッチと、
前記第１のグローバルビット線を第１のプリチャージ電圧にプリチャージする第１のプリチャージ回路と、
前記第２のグローバルビット線を第２のプリチャージ電圧にプリチャージする第２のプリチャージ回路と、
前記複数の第１のローカルビット線を第３のプリチャージ電圧にそれぞれプリチャージする複数の第３のプリチャージ回路と、
前記複数の第２のローカルビット線を前記第３のプリチャージ電圧にそれぞれプリチャージする複数の第４のプリチャージ回路と、
前記第１、前記第２、及び前記複数の第３のプリチャージ回路と、前記第１、前記第２、前記第３のプリチャージ電圧のそれぞれの電位と、を制御する制御回路と、
を備え、
前記制御回路は、前記アレイのテスト時に、前記第１及び第２のプリチャージ電圧として互いに異なる第１及び第２の電位を設定し、前記第１及び第２のプリチャージ回路を活性化し、前記第３及び第４のプリチャージ回路を非活性化し、前記第１及び第２の階層スイッチを導通状態とすることにより、前記第１及び第２のグローバルビット線をそれぞれ介して前記第１及び第２のローカルビット線に前記第１及び第２の電位をそれぞれ印加するように制御する、ことを特徴とする半導体装置。
【請求項２】
更に、前記第１のプリチャージ回路に前記第１のプリチャージ電圧を供給する第１の配線と、
前記第２のプリチャージ回路に前記第２のプリチャージ電圧を供給する第２の配線と、
前記複数のサブアレイにそれぞれ対応し、前記複数の第３及び第４のプリチャージ回路に前記第３のプリチャージ電圧をそれぞれ供給する複数の第３の配線と、を備え、
前記第１、前記第２、及び前記複数の第３の配線が、前記第１及び第２のグローバルビット線が延在する第１の方向と交差する第２の方向に延在する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の配線は、前記アレイを挟むように配置され、
前記複数の第３の配線は、前記複数のサブアレイごとに配置される、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の第３及び前記複数の第４のプリチャージ回路は、ゲートに印加される第２のプリチャージ信号に応じて、前記複数の第１及び前記複数の第２のローカルビット線と前記複数の第３の配線との間の電気的接続をそれぞれ制御する複数の第３及び複数の第４のトランジスタを含む、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のプリチャージ回路は、ゲートに印加される第１のプリチャージ信号に応じて、前記第１のグローバルビット線と前記第１の配線との間の電気的接続を制御する第１のトランジスタを含み、
前記第２のプリチャージ回路は、ゲートに印加される前記第１のプリチャージ信号に応じて、前記第２のグローバルビット線と前記第２の配線との間の電気的接続を制御する第２のトランジスタを含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、更に、プリチャージ基本信号及び前記テスト時に活性化するテスト信号によって、前記第１のプリチャージ信号を生成する論理回路を含む、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、第１及び第２のスイッチを含み、
前記第１のスイッチは、前記第１及び第３のプリチャージ電圧のいずれか一方を選択して前記第１のプリチャージ回路へ供給し、
前記第２のスイッチは、前記第２及び第３のプリチャージ電圧のいずれか一方を選択して前記第２のプリチャージ回路へ供給する、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２のスイッチは、前記テスト信号によって、前記第１及び第２のプリチャージ電圧を選択する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２の電位の電位差は、通常動作時に前記複数の第１及び複数の第２のローカルビット線に印加される電位差よりも、大きい、ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記サブアレイは、前記複数の第１及び複数の第２のローカルビット線と複数のワード線との交点にそれぞれ配置された複数のメモリセルを含む、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記テスト時、前記複数のワード線のうちの選択された少なくとも１本のワード線に属する複数のメモリセルに前記第１又は第２の電位を書き込む、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
更に、前記第１及び第２のグローバルビット線の信号電圧をそれぞれ増幅し、前記アレイを挟むように対向して配置される第１及び第２のアンプを備える、
ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
テスト動作時、
通常動作時であるスタンバイ時に第１及び第２のグローバルビット線にプリチャージ電位を印加する第１及び第２の配線に、前記プリチャージ電位と異なり、且つ互いに異なる第１及び第２の電位を印加し、
前記通常動作時であるアクティブ時に前記第１及び第２のグローバルビット線に印加する電位差よりも大きな電位差を有する前記第１及び第２の電位を、前記第１及び第２の配線を介して前記第１及び第２のグローバルビット線に印加し、
第１及び第２の階層スイッチを活性化することにより、前記第１及び第２のグローバルビット線を介してそれぞれ対応する前記第１及び第２のローカルビット線に前記第１及び第２の電位を印加し、
前記通常動作時に前記第１及び第２のローカルビット線に直接的に前記プリチャージ電位を供給することを停止する、
ことを特徴とする半導体装置の制御方法。
【請求項１４】
前記第１及び第２のローカルビット線と交差する複数のワード線の中から選択されたワード線を駆動し、前記選択されたワード線に属するメモリセルに前記第１又は第２の電位を書き込む、ことを特徴とする請求項１３に記載の半導体装置の制御方法。
【請求項１５】
前記テスト動作時に、前記第１及び第２のローカルビット線と交差する複数のワード線の中から選択されたワード線を駆動し、前記選択されたワード線に属するメモリセルに前記第１又は第２の電位を書き込む、ことを特徴とする請求項１３に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グローバルビット線とローカルビット線とに階層化されたビット線構成を有する半導体装置とその制御方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置では、メモリセルの微細化の進展に伴い、ビット線に接続されるメモリセル数が増加し、ビット線容量の増加等の性能上の問題が生じている。このような問題を克服する方策として、グローバルビット線とローカルビット線とに階層化されたビット線構成を有するメモリセルアレイが知られている。この種の階層化メモリセリアレイにおいては、メモリセルに保持されるデータはローカルビット線に読み出された後、階層スイッチを介してグローバルビット線に伝送される。一般的なＤＲＡＭにおいては、読み出し動作に先立ってビット線を所定の電圧にプリチャージする必要があるため、プリチャージ回路とプリチャージ電圧用の配線（プリチャージ配線）とを設ける構成が採用される。（例えば、特許文献１参照）。一方、階層化メモリセルアレイの場合は、ローカルビット線とグローバルビット線を別々にプリチャージする必要があるので、ローカルビット線とグローバルビット線のそれぞれに関し、プリチャージ回路とプリチャージ配線とを設ける構成となる。例えば、１本のグローバルビット線に対して複数のローカルビット線がそれぞれ対応する階層スイッチを介して電気的に接続する階層ビット線構造が知られている。通常、各１本のグローバルビット線に対応する所定数のローカルビット線が設けられるので、所定数のローカルビット線にそれぞれ関連する複数のプリチャージ回路と複数のプリチャージ配線を配置するための面積が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８８２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ＤＲＡＭに対するテスト動作の一つとして、メモリセルへのストレス印加テストがある。すなわち、隣接するビット線に接続されるメモリセルに対し、各ビット線を通じて異なる電位を書き込み、正常に動作するか否かを判別するものである。特に、複数のビット線に対し、奇数番目のビット線には高い電位を供給し、偶数番目のビット線には低い電位を供給することで、大きい電圧ストレスを加えることができる。しかしながら、このようなストレス印加テストを上述の階層化メモリセルアレイに適用する場合、延在方向が同一であって物理的に隣接する複数のローカルビット線に対し、少なくとも互いに異なる２種類の電位を供給するための２種類のプリチャージ回路と２種類のプリチャージ配線を設ける必要がある。特に、プリチャージ配線は、ローカルビット線と交差する方向に延在されるので、そのための面積の増加は避けられない。例えば、各１本のグローバルビット線に対応するＭ本のローカルビット線が存在する場合、通常動作時にはＭ本のプリチャージ配線を設ければ足りるのに対し、メモリセルへのストレス印加テストを実行するためには２Ｍ本のプリチャージ配線を設けなければならず、メモリセルの面積が大幅に増加するという問題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体装置は、ビット線構成が階層化されたアレイを備える半導体装置であって、互いに物理的に隣接する第１及び第２のグローバルビット線と、前記第１のグローバルビット線に対応し、前記アレイを構成する複数のサブアレイにそれぞれ対応する複数の第１のローカルビット線と、前記第２のグローバルビット線に対応し、前記複数のサブアレイにそれぞれ対応し、それぞれが前記複数の第１のローカルビット線に物理的に隣接する複数の第２のローカルビット線と、前記第１のグローバルビット線と前記複数の第１のローカルビット線との間の電気的接続をそれぞれ制御する複数の第１の階層スイッチと、前記第２のグローバルビット線と前記複数の第２のローカルビット線との間の電気的接続をそれぞれ制御する複数の第２の階層スイッチと、前記第１のグローバルビット線を第１のプリチャージ電圧にプリチャージする第１のプリチャージ回路と、前記第２のグローバルビット線を第２のプリチャージ電圧にプリチャージする第２のプリチャージ回路と、前記複数の第１のローカルビット線を第３のプリチャージ電圧にそれぞれプリチャージする複数の第３のプリチャージ回路と、前記複数の第２のローカルビット線を前記第３のプリチャージ電圧にそれぞれプリチャージする複数の第４のプリチャージ回路と、前記第１、前記第２、及び前記複数の第３のプリチャージ回路と、前記第１、前記第２、前記第３のプリチャージ電圧のそれぞれの電位と、を制御する制御回路と、を備えて構成される。本発明において、前記制御回路は、前記アレイのテスト時に、前記第１及び第２のプリチャージ電圧として互いに異なる第１及び第２の電位を設定し、前記第１及び第２のプリチャージ回路を活性化し、前記第３及び第４のプリチャージ回路を非活性化し、前記第１及び第２の階層スイッチを導通状態とすることにより、前記第１及び第２のグローバルビット線をそれぞれ介して前記第１及び第２のローカルビット線に前記第１及び第２の電位をそれぞれ印加するように制御する。
【０００６】
本発明の半導体装置によれば、アレイに対する所定のテスト動作（例えばストレス印加テスト）を実行する際、第１及び第２の電位に設定したプリチャージ電圧を、それぞれ第１及び第２のプリチャージ回路を介して第１及び第２のグローバルビット線に供給するとともに、第３及び第４のプリチャージ回路を非活性にした状態で、第１及び第２の階層スイッチをそれぞれ電気的に導通させることにより、第１及び第２のローカルビット線に第１及び第２の電位をそれぞれ供給することができる。すなわち、テスト動作時、ローカルビット線に関連する第３及び第４のプリチャージ回路を用いることなく、隣接する２本のローカルビット線に対して異なる電位を印加することができる。そのため、課題で開示したような各１本のグローバルビット線に対応するＭ本のローカルビット線を設ける構成を想定すると、ローカルビット線に関連するプリチャージ回路を用いてストレス印加テストを実行する場合は、ローカルビット線に関連するプリチャージ配線を２Ｍ本設ける必要があるのに対し、本発明の構成によれば、例えば、グローバルビット線の両端（センスアンプ側）にグローバルビット線に関連するプリチャージ配線を２本設けるだけで済み、ローカルビット線に関連するプリチャージ配線はＭ本で済む。つまり、サブアレイ毎に２系等のプリチャージ配線が必要な課題に対して、本発明は、プリチャージ配線の本数がサブアレイの数に関連しない。従って、メモリセルのストレス印加テストを実行するための面積増加を十分に抑制することができる。
【０００７】
また、本発明の半導体装置の制御方法は、テスト動作時、通常動作時であるスタンバイ時に第１及び第２のグローバルビット線にプリチャージ電位を印加する第１及び第２の配線に、前記プリチャージ電位と異なり、且つ互いに異なる第１及び第２の電位を印加し、前記通常動作時であるアクティブ時に前記第１及び第２のグローバルビット線に印加する電位差よりも大きな電位差を有する前記第１及び第２の電位を、前記第１及び第２の配線を介して前記第１及び第２のグローバルビット線に印加し、第１及び第２の階層スイッチを活性化することにより、前記第１及び第２のグローバルビット線を介してそれぞれ対応する前記第１及び第２のローカルビット線に前記第１及び第２の電位を印加し、前記通常動作時に前記第１及び第２のローカルビット線に直接的に前記プリチャージ電位を供給することを停止する。
【発明の効果】
【０００８】
以上述べたように本発明によれば、ビット線構成が階層化されたアレイにおいてメモリセルのストレス印加テストを実行する場合、グローバルビット線に関連するプリチャージ回路を利用してローカルビット線にストレス電圧を印加する制御を行うので、グローバルビット線に対応するローカルビット線の区分数が増加したとしても、ローカルビット線に関連するプリチャージ配線の本数の増加を避けることができる。よって、チップ面積を増加させることなく、異なる電位を用いたストレス印加テストを実行して製品の信頼性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の技術思想を示す原理図である。
【図２】本実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図３】図２の各メモリセルアレイ領域の構成を示すブロック図である。
【図４】図３のメモリセルアレイ及びその周辺部の回路構成例を示すブロック図である。
【図５】図１のテスト制御部に含まれる制御回路の構成例を示す図である。
【図６】本実施形態のＤＲＡＭにおいてローカルビット線を通じてメモリセルに電圧ストレスを加えるストレス印加テストを実行する際の動作波形を示す図である。
【図７】本実施形態の第１の変形例を示す図である。
【図８】本実施形態の第２の変形例を示す図である。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１１】
図１に示すように、本発明の技術思想の一例は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図１に示す半導体装置は、グローバルビット線ＧＢＬ１、ＧＢＬ２と、センスアンプＳＡ１、ＳＡ２と、ローカルビット線ＬＢＬ１、ＬＢＬ２と、階層スイッチＳＷ１、ＳＷ２と、プリチャージ回路Ｐ１、Ｐ２、Ｐ３、Ｐ４と、制御回路（不図示）を備えている。センスアンプＳＡ１、ＳＡ２はメモリセルアレイを挟んで対向する領域に配置され、一方のセンスアンプＳＡ１がグローバルビット線ＧＢＬ１の信号電圧を増幅し、他方のセンスアンプＳＡ２がグローバルビット線ＧＢＬ２の信号電圧を増幅する。複数のグローバルビット線ＧＢＬを配置する場合、それらは両側のセンスアンプＳＡ１、ＳＡ２と交互に接続される。ローカルビット線ＬＢＬ１は、階層スイッチＳＷ１を介してグローバルビット線ＧＢＬ１と接続可能であり、ローカルビット線ＬＢＬ２は、階層スイッチＳＷ２を介してグローバルビット線ＧＢＬ２と接続可能である。図１では示されないが、例えば、各１本のグローバルビット線ＧＢＬに対応する所定数のローカルビット線ＬＢＬが配置され、所定数の階層スイッチＳＷを介してグローバルビット線ＧＢＬと選択的に接続可能に構成される。各々のローカルビット線ＬＢＬ１、ＬＢＬ２には、複数のメモリセルＭＣが属している。
【００１２】
プリチャージ回路Ｐ１は、グローバルビット線ＧＢＬ１をプリチャージ電圧ＶＰ１にプリチャージする。プリチャージ回路Ｐ２は、グローバルビット線ＧＢＬ２をプリチャージ電圧ＶＰ２にプリチャージする。プリチャージ回路Ｐ３、Ｐ４は、ローカルビット線ＬＢＬ１、ＬＢＬ２をそれぞれプリチャージ電圧ＶＰ３にプリチャージする。配線Ｌ１、Ｌ２、Ｌ３は、それぞれプリチャージ電圧ＶＰ１、ＶＰ２、ＶＰ３を供給する配線である。このうち、配線Ｌ１、Ｌ２については、メモリセルアレイの両側に１本ずつ配置されるが、配線Ｌ３については、各１本のグローバルビット線ＧＢＬに対応する所定数のローカルビット線ＬＢＬを設ける場合、メモリセルアレイ内に所定数だけ配置される。
【００１３】
図１のメモリセルアレイにおいて、メモリセルＭＣのストレス印加テストを実行する際、２本のローカルビット線ＬＢＬ１、ＬＢＬ２に異なる電位Ｖ１、Ｖ２を供給する必要がある。そのため、プリチャージ電圧ＶＰ１、ＶＰ２をそれぞれ電位Ｖ１、Ｖ２に設定した状態で、プリチャージ回路Ｐ１、Ｐ２を介してグローバルビット線ＧＢＬ１、ＧＢＬ２にプリチャージ電圧ＶＰ１、ＶＰ２（電位Ｖ１、Ｖ２）が供給される。このとき、プリチャージ回路Ｐ３、Ｐ４を非活性に保ちつつ、階層スイッチＳＷ１、ＳＷ２を接続状態に制御することで、グローバルビット線ＧＢＬ１、ＧＢＬ２が保持する電位Ｖ１、Ｖ２がローカルビット線ＬＢＬ１、ＬＢＬ２にも供給される。よって、ローカルビット線ＬＢＬ１、ＬＢＬ２に異なる電位Ｖ１、Ｖ２を供給するためにプリチャージ回路Ｐ３、Ｐ４や配線Ｌ３を２系統設ける必要がなく面積の増加を抑制することができる。特に、各１本のグローバルビット線ＧＢＬに対応するローカルビット線ＬＢＬの本数が増加する場合は、面積増加を抑制する大きな効果が得られる。
【００１４】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について順次説明する。
【００１５】
図２は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された複数のメモリセルＭＣを含むメモリセルアレイ領域１０と、メモリセルアレイ領域１０に付随するロウ系回路領域１１及びカラム系回路領域１２とを備えている。後述するように、メモリセルアレイ領域１０内のビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されている。ロウ系回路領域１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路領域１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。なお、図２には示されないが、メモリセルアレイ領域１０を複数のメモリバンクに区分することができる。
【００１６】
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路領域１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路領域１２に送られる。カラム系回路領域１２は、入出力制御部１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御部１８に送出する。
【００１７】
制御部１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御部１８は、後述の階層スイッチやプリチャージ回路を制御するための制御信号を出力する。また、制御部１８には、本実施形態のＤＲＡＭに対する所定のテストを実行する際にテスト動作を制御するテスト制御部１８ａが含まれる。一方、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御部１８に送出する。
【００１８】
電圧生成回路３０は、外部電源端子（不図示）から供給された電源から、プリチャージ電圧ＶＢＬＰ、電位ＶＬ、及び電位ＶＨを生成し、テスト制御部１８ａに含まれる制御回路２０に供給する。なお、電位ＶＬ及び電位ＶＨは、装置の外部から供給されてもよい。
【００１９】
図３は、図２の各メモリセルアレイ領域１０の構成を示すブロック図である。図３の下部には、説明の便宜上、矢印にて互いに直交するＸ方向及びＹ方向を示している。Ｘ方向は、ビット線ＢＬ（後述のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ）の延在方向であり、Ｙ方向は、ワード線ＷＬの延在方向である。図３に示すように、メモリセルアレイ領域１０は、マトリクス状に配置された複数のメモリセリセルアレイＡＲＹが配置されている。各々のメモリセルアレイＡＲＹの周辺には、複数のセンスアンプＳＡを含むセンスアンプ列ＳＡＡがＸ方向の端部に配置されるとともに、複数のサブワードライバを含むサブワードドライバ列ＳＷＤＡがＹ方向の端部に配置されている。また、サブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡとが交差する回路領域にはクロスエリアＸＰが配置されている。また。メモリセルアレイ領域１０の外周付近の領域のうち、Ｘ方向の一端にはＹデコーダＹＤＥＣが配置され、Ｙ方向の一端にはＸデコーダＸＤＥＣ及びアレイ制御回路ＡＣＣが配置されている。なお、図３には示されないが、各々のメモリセルアレイＡＲＹは、Ｘ方向（ビット線延在方向）に並ぶ複数のサブアレイにセグメント化してもよい（図４）。
【００２０】
制御回路２０は、プリチャージ電圧ＶＢＬＰ、電位ＶＬ、及び電位ＶＨが供給され、プリチャージ電圧ＶＢＬＰＬ、ＶＢＬＰ０、ＶＢＬＰ１を複数のメモリセリセルアレイＡＲＹに供給する。
【００２１】
次に図４は、図３のメモリセルアレイＡＲＹ及びその周辺部の回路構成例を示す図である。メモリセルアレイＡＲＹには、Ｘ方向に延在する複数のグローバルビット線ＧＢＬがＹ方向に所定ピッチで並んで配置されている。なお、図４では、このうち隣接する２本のグローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）の範囲を示している。また、各１本のグローバルビット線ＧＢＬに対応して、複数のサブアレイＳＡＲＹに関連する所定数に区分されるローカルビット線ＬＢＬが配置されている。例えば、メモリセルアレイＡＲＹにＬ本のグローバルビット線ＧＢＬが配置され、各１本のグローバルビット線ＧＢＬにＭ本のローカルビット線ＬＢＬが対応する構成では、Ｍ×Ｌ本のローカルビット線ＬＢＬが配置されることになる。この場合、Ｙ方向に並ぶＬ本のローカルビット線ＬＢＬを含む構成単位は１個のサブアレイＳＡＲＹを構成する。よって、メモリセルアレイＡＲＹは、Ｘ方向に並ぶＭ個のサブアレイＳＡＲＹを含むことになる。
【００２２】
図４では、グローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）に対応する２本のローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）のみを示している。グローバルビット線ＧＢＬ（ｎ）は、本発明の第１のグローバルビット線に相当し、グローバルビット線ＧＢＬ（ｎ＋１）は、本発明の第２のグローバルビット線に相当する。同様に、ローカルビット線ＬＢＬ（ｎ）は、本発明の第１のローカルビット線に相当し、ローカルビット線ＬＢＬ（ｎ＋１）は、本発明の第２のローカルビット線に相当する。
【００２３】
各々のローカルビット線ＬＢＬには、複数のワード線ＷＬとの各交点に形成された複数のメモリセルＭＣが接続されている。なお、図４の例では、１本のワード線ＷＬ（ｉ）と上記２本のローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）との各交点に形成された２個のメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）のみを示している。各々のメモリセルＭＣは、ワード線ＷＬによって選択的に導通制御される選択トランジスタＱ０と、情報蓄積ノードＳＮの電荷として情報を保持するキャパシタＣＳとからなり、キャパシタＣＳにはプレート電圧ＶＰＬＴが供給される。
【００２４】
図４に示すように、一方のグローバルビット線ＧＢＬ（ｎ）は、右側のセンスアンプ列ＳＡＡ（図３）内のセンスアンプＳＡ（第１のセンスアンプ）に接続されるとともに、他方のグローバルビット線ＧＢＬ（ｎ＋１）は、左側のセンスアンプ列ＳＡＡ（図３）内のセンスアンプＳＡ（第２のセンスアンプ）に接続されている。このように、複数のグローバルビット線ＧＢＬに対し、両側のセンスアンプＳＡが千鳥配置されている。ここで、Ｌ本のグローバルビット線ＧＢＬを、例えば図４の上側から、グローバルビット線ＧＢＬ（０）、ＧＢＬ（１）、〜ＧＢＬ（Ｌ−１）のように表したとき、偶数番目のグローバルビット線ＧＢＬが右側のセンスアンプＳＡに接続され、奇数番目のグローバルビット線ＧＢＬが左側のセンスアンプＳＡに接続される。なお、図４では、隣接する２本のグローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）において、ｎが偶数である例を示している。以下の説明では、一方のグローバルビット線ＧＢＬ（ｎ）に対する説明は全ての偶数番目のグローバルビット線ＧＢＬに共通であるものとし、他方のグローバルビット線ＧＢＬ（ｎ＋１）に対する説明は全ての奇数番目のグローバルビット線ＧＢＬに共通であるものとする。ローカルビット線ＬＢＬの並びに関しても、グローバルビット線ＧＢＬに対応している。
【００２５】
一方のグローバルビット線ＧＢＬ（ｎ）において、右側のセンスアンプＳＡの近傍には第１のプリチャージ回路としてのトランジスタＱ１０が設けられている。トランジスタＱ１０は、ゲートに印加されるプリチャージ信号ＰＧ（第１のプリチャージ信号）がハイのとき、グローバルビット線ＧＢＬ（ｎ）をプリチャージ電圧ＶＢＬＰ０（第１のプリチャージ電圧）にプリチャージするＮＭＯＳ型のトランジスタである。他方のグローバルビット線ＧＢＬ（ｎ＋１）において、左側のセンスアンプＳＡの近傍には第２のプリチャージ回路としてのトランジスタＱ１１が設けられている。トランジスタＱ１１は、ゲートに印加されるプリチャージ信号ＰＧがハイのとき、グローバルビット線ＧＢＬ（ｎ＋１）をプリチャージ電圧ＶＢＬＰ１（第２のプリチャージ電圧）にプリチャージするＮＭＯＳ型のトランジスタである。プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１、プリチャージ信号ＰＧを供給するそれぞれの配線は、いずれもＹ方向に延在されている。
【００２６】
また、各々のローカルビット線ビット線ＬＢＬには、第３及び第４のプリチャージ回路としてのトランジスタＱ２０が設けられている。トランジスタＱ２０は、ゲートに印加されるプリチャージ信号ＰＬ（第２のプリチャージ信号）がハイのとき、ローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＰＬ（第３のプリチャージ電圧）にプリチャージするＮＭＯＳ型のトランジスタである。
【００２７】
プリチャージ電圧ＶＢＬＰＬは、複数のサブアレイＳＡＲＹにそれぞれ供給される。言い換えれば、プリチャージ電圧ＶＢＬＰＬを供給する配線の本数は、複数のサブアレイＳＡＲＹの数だけ存在する。これに対して、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１を供給する配線の本数は、サブアレイＳＡＲＹの数に依存しない。
【００２８】
さらに、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の階層スイッチとしてのトランジスタＱ３０が設けられている。トランジスタＱ３０は、ゲートに印加される制御信号ＬＳに応じて、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御するＮＭＯＳ型のトランジスタである。所定の制御信号ＬＳを選択的にハイに制御することで、対応するＮ個のトランジスタＱ３０がオンし、全部でＬ本のグローバルビット線ＧＢＬがＬ本のローカルビット線ＬＢＬにそれぞれ接続される。
【００２９】
なお、図４において、Ｌ本のグローバルビット線ＧＢＬとＭ×Ｌ本のローカルビット線ＬＢＬが配置されているとすると、Ｌ／２個のトランジスタＱ１０と、Ｌ／２個のトランジスタＱ１１と、Ｍ×Ｌ個のトランジスタＱ２０と、Ｍ×Ｌ個のトランジスタＱ３０がそれぞれ配置されることになる。
【００３０】
図５は、図２のテスト制御部１８ａに含まれる制御回路２０、２１の構成例を示している。これらの制御回路２０、２１は、ＤＲＡＭの動作状態に応じて、図４のプリチャージ電圧ＶＢＬＰＬ、ＶＢＬＰ０、ＶＢＬＰ１の各電位とプリチャージ信号ＰＧ、ＰＬとを制御する役割がある。まず、図５（Ａ）の制御回路２０は、ＡＮＤゲートＧ０と、３つのスイッチＳａ、Ｓｂ、Ｓｃを含んで構成される。ＡＮＤゲートＧ０は、ローカルビット線ＬＢＬのプリチャージ動作を制御する制御信号ＳＰと、テスト動作を制御するテスト信号ＳＴの反転信号を入力し、ＡＮＤ演算の結果を信号Ｓ１として出力する。なお、テスト信号ＳＴは、テスト動作時にハイレベルに制御される。
【００３１】
スイッチＳａは、信号Ｓ１に応じて、奇数番目のグローバルビット線ＧＢＬに供給するプリチャージ電圧ＶＢＬＰ１の電位をプリチャージ電圧ＶＢＬＰ（ａ側）と電位ＶＬ（ｂ側）とのいずれかに切り替える。スイッチＳｂは、信号Ｓ１に応じて、偶数番目のグローバルビット線ＧＢＬに供給するプリチャージ電圧ＶＢＬＰ０の電位をプリチャージ電圧ＶＢＬＰ（ａ側）と電位ＶＨ（ｂ側）とのいずれかに切り替える。なお、電位ＶＬはグランド電位ＶＳＳより低く設定され、電位ＶＨが電源電圧ＶＡＲＹより高く設定されている。図５（Ａ）においては、テスト信号ＳＴがローのときにスイッチＳａ、Ｓｂがそれぞれａ側に接続され、テスト信号ＳＴがハイのときにスイッチＳａ、Ｓｂがそれぞれｂ側に接続されるものとする。また、スイッチＳｃは、制御信号ＳＰに応じて、ローカルビット線ＬＢＬに供給するプリチャージ電圧ＶＢＬＰＬとプリチャージ電圧ＶＢＬＰとの間の接続を制御する。なお、スイッチＳｃについては省略してもよい。さらに、ＡＮＤゲートＧ０は、テスト信号ＳＴの反転信号を入力し、信号Ｓ１を出力するインバータに置き換えることができる。テスト動作がＤＣ的なテストであれば、ローカルビット線ＬＢＬのプリチャージ動作を制御する制御信号ＳＰに関係なく、スイッチＳａ、Ｓｂは、テスト期間中、常時ｂ側に接続される。
【００３２】
一方、図５（Ｂ）の制御回路２１は、ＡＮＤゲートＧ１を含んで構成される。ＡＮＤゲートＧ１は、上述の制御信号ＳＰ及びテスト信号ＳＴの反転信号をそれぞれ入力し、ＡＮＤ演算の結果をプリチャージ信号ＰＬとして出力するとともに、制御信号ＳＰをそのままプリチャージ信号ＰＧとして出力する。
【００３３】
なお、電源電圧ＶＡＲＹ及びグランド電位ＶＳＳは、センスアンプＳＡへ供給される高電位側の電圧及び低電位側の電圧である。よって、通常動作時であってアクティブ動作時、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬは、電源電圧ＶＡＲＹ及びグランド電位ＶＳＳの各電圧で動作する。これに対してテスト時、電源電圧ＶＡＲＹ及びグランド電位ＶＳＳの電圧の絶対電圧差よりも大きな電圧差が、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬへ供給される。よって、電位ＶＬは、テスト時においてもグランド電位ＶＳＳとしてよい。
【００３４】
次に図６を参照して、本実施形態のＤＲＡＭの制御手法及び動作波形について説明する。図６は、図２〜図５の構成を有するＤＲＡＭに対し、ローカルビット線ＬＢＬを通じてメモリセルＭＣに電圧ストレスを加えるストレス印加テストを実行する際の動作波形を示している。図６においては、図４の選択対象のワード線ＷＬ（ｉ）の電位と、プリチャージ信号ＰＧ、ＰＬと、制御信号ＬＳと、隣接する２本のローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）に対応する２個のメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）の各電位のそれぞれの動作波形が含まれる。
【００３５】
タイミングｔ０を境に図６の初期時点では通常動作時のスタンバイ時の状態を示し、タイミングｔ０を境に図６の後期時点ではテスト動作時のスタンバイ時の状態を示している。
【００３６】
まず、図６の初期時点では、非選択状態にあるワード線ＷＬ（ｉ）がローレベル（負電位である電圧ＶＫＫ）を保っている。このとき、プリチャージ信号ＰＧはハイレベル（電圧ＶＰＰ）に保たれるので、トランジスタＱ１０、Ｑ１１を通じてグローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）がともにプリチャージされた状態にある。すなわち、一方のグローバルビット線ＧＢＬ（ｎ）はプリチャージ電圧ＶＢＬＰ０にプリチャージされた状態にあり、他方のグローバルビット線ＧＢＬ（ｎ＋１）はプリチャージ電圧ＶＢＬＰ１にプリチャージされた状態にある。
【００３７】
また、図６の初期時点では、制御信号ＬＳはローレベル（グランド電位ＶＳＳ）に保たれるので、対応するサブアレイＳＡＲＹ内で各グローバルビット線ＧＢＬと各ローカルビット線ＬＢＬがトランジスタＱ３０によって電気的に切り離された状態にある。一方、プリチャージ信号ＰＬはハイレベル（電圧ＶＰＰ）に保たれるので、この時点ではトランジスタＱ２０を通じて各ローカルビット線ＬＢＬがプリチャージ電圧ＶＢＬＰＬにプリチャージされた状態にある。さらに、図６の初期時点では、一方のメモリセルＭＣ（ｎ）がローレベル（グランド電位ＶＳＳ）のデータを保持するとともに、他方のメモリセルＭＣ（ｎ＋１）がハイレベル（電源電圧ＶＡＲＹ）のデータを保持している。
【００３８】
次いで、テスト動作を開始する所定のタイミングｔ０で、選択されたワード線ＷＬ（ｉ）をハイレベル（電圧ＶＰＰ）に駆動する。これにより、メモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）が対応するＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）にそれぞれ電気的に接続される。また、タイミングｔ０で、プリチャージ信号ＰＬがローレベル(電圧ＶＫＫ)に制御されるとともに、制御信号ＬＳがハイレベル（電圧ＶＰＰ）に制御される。なお、プリチャージ信号ＰＧはハイレベルに保たれる。これにより、ローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）のプリチャージ状態が解除されるとともに、階層スイッチであるトランジスタＱ３０を介して対応するグローバルビット線ＧＢＬとローカルビット線ＬＢＬとが接続される。なお、選択するワード線ＷＬの数は、任意であり、すべてのワード線ＷＬを選択してもよい。
【００３９】
タイミングｔ０における制御の結果、一方のグローバルビット線ＧＢＬ（ｎ）に印加されたプリチャージ電圧ＶＢＬＰ０（電源電圧ＶＡＲＹより高い電位ＶＨ）は、トランジスタＱ３０及びローカルビット線ＬＢＬ（ｎ）を経由してメモリセルＭＣ（ｎ）に伝送される。これにより、メモリセルＭＣ（ｎ）の電位は初期時点のグランド電位ＶＳＳからプリチャージ電圧ＶＢＬＰ０まで上昇する。なお、ローカルビット線ＬＢＬ（ｎ）の電位はプリチャージ電圧ＶＢＬＰＬからプリチャージ電圧ＶＢＬＰ０まで上昇する。同様に、他方のグローバルビット線ＧＢＬ（ｎ＋１）に印加されたプリチャージ電圧ＶＢＬＰ１（グランド電位より低い電位ＶＬ）は、トランジスタＱ３０及びローカルビット線ＬＢＬ（ｎ＋１）を経由してメモリセルＭＣ（ｎ＋１）に伝送される。これにより、メモリセルＭＣ（ｎ＋１）の電位は初期時点の電源電圧ＶＡＲＹからプリチャージ電圧ＶＢＬＰ１まで低下する。なお、ローカルビット線ＬＢＬ（ｎ＋１）の電位はプリチャージ電圧ＶＢＬＰＬからプリチャージ電圧ＶＢＬＰ１まで低下する。その結果、隣接する１対のグローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）、隣接する１対のローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）及びそれらに対応するメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）には、それぞれ通常動作時（アクティブ時及びスタンバイ時を含む）よりも大きな電圧差のハイレベル及びローレベルが印加される。従って、隣接する１対のグローバルビット線ＧＢＬ（ｎ）、ＧＢＬ（ｎ＋１）、隣接する１対のローカルビット線ＬＢＬ（ｎ）、ＬＢＬ（ｎ＋１）及びそれらに対応する複数のメモリセルＭＣに電圧ストレスが印加された状態を実現し、デバイスの初期不良をスクリーニングする。
【００４０】
以上説明したように、本実施形態の構成及び制御を採用することにより、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ及びメモリセルＭＣへのストレス印加テストを実行する場合の面積増加を抑制する効果が得られる。すなわち、従来の手法によれば、ストレス印加テスト時に異なる電位で図４のローカルビット線ＬＢＬをプリチャージするためにトランジスタＱ２０を用いる場合、各ローカルビット線ＬＢＬに２個のトランジスタＱ２０を設け、各サブアレイＳＡＲＹ内にプリチャージ電圧ＶＢＬＰ用の配線が２本必要になるので、そのための面積増加が避けられない。特に、メモリセルアレイＡＲＹを多数のサブアレイＳＡＲＹに区分するときは、その分だけ大きい面積が必要となる。これに対し、本実施形態では、上記ストレス印加テスト時にグローバルビット線ＧＢＬとそれに付随するトランジスタＱ１０、Ｑ１１とプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１用の各配線を利用し、トランジスタＱ３０（階層スイッチ）を介してローカルビット線ＬＢＬをプリチャージするので、上述の面積増加を抑制することができる。なお、プリチャージ電圧ＶＢＬＰ１（グランド電位より低い電位ＶＬ）及びプリチャージ信号ＰＬのローレベルは、グランド電位ＶＳＳであってもよい。
【００４１】
本発明は、上記各実施形態で開示した回路構成に限られることなく、多様な回路構成に適用することができる。以下、図４に示したメモリセルアレイＡＲＹの変形例について説明する。図７は、メモリセルアレイＡＲＹの第１の変形例を示している。第１の変形例においては、図４の回路構成と比べると、第３のプリチャージ回路としてのトランジスタＱ２０及び階層スイッチとしてのトランジスタＱ３０が各々のローカルビット線ＬＢＬの両側に設けられている点で異なる。よって、選択されたメモリセルＭＣに応じて、いずれか一方の側のトランジスタＱ２０、Ｑ３０を動作させることができる。また、プリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１の各配線及びプリチャージ信号ＰＬの各配線は、サブアレイＳＡＲＹの両側に２本ずつ設けられる。第１の変形例によれば、図４と比べてローカルビット線ＬＢＬのプリチャージに関連する配線数は２倍であるが、本発明を適用することにより、ストレス印加テストを行う場合に配線数をさらに２倍（計４倍）に増加させなくて済む効果がある。
【００４２】
図８は、メモリセルアレイＡＲＹの第２の変形例を示している。第２の変形例においては、図４の回路構成と比べると、各々のローカルビット線ＬＢＬの一端にローカルセンスアンプＬＳＡが設けられている点で異なる。なお、メモリセルＭＣの読み出し動作時は、ローカルセンスアンプＬＳＡを経由しないで、データがグローバルビット線ＧＢＬからセンスアンプＳＡに伝送されるので、図４の場合と同様の動作になる。例えば、メモリセルＭＣのリストア動作時に、ローカルセンスアンプＬＳＡを用いることができる。第２の変形例においても、既に説明した本実施形態と同様の効果を得ることができる。
【００４３】
なお、図７に示す第１の変形例と図８に示す第２の変形例とを組み合わせて適用してもよい。すなわち、各々のローカルビット線ＬＢＬに対し、その両側に２個ずつのトランジスタＱ２０、Ｑ３０と２本ずつのプリチャージ配線を設け、その一端にローカルセンスアンプＬＳＡを設けてもよい。この場合であっても、既に説明した本実施形態と同様の効果を得ることができる。
【００４４】
以上、本実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。
【００４５】
本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
【００４６】
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。なお、本発明を適用する際、第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、電位関係の上下が逆になることに留意する必要がある。
【００４７】
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
【符号の説明】
【００４８】
１０…メモリセルアレイ領域
１１…ロウ系回路領域
１２…カラム系回路領域
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御部
１６…データバッファ
１７…コマンドデコーダ
１８…制御部
１８ａ…テスト制御部
１９…モードレジスタ
２０、２１…制御回路
３０…電圧生成回路
ＡＣＣ…アレイ制御回路
ＡＲＹ…メモリセルアレイ
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＳ…制御信号
ＭＣ…メモリセル
ＰＧ、ＰＬ…プリチャージ信号
Ｑ１０、Ｑ１１、Ｑ２０、Ｑ３０…トランジスタ
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＡＲＹ…サブアレイ
ＳＷＤＡ…サブワードドライバ列
ＶＢＬＰ、ＶＢＬＰＬ、ＶＢＬＰ１、ＶＢＬＰ２…プリチャージ電圧
ＷＬ…ワード線
ＸＤＥＣ…Ｘデコーダ
ＸＰ…クロスエリア
ＹＤＥＣ…Ｙデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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