(57)【要約】【課題】クロック生成回路からクロック信号を受けるドライブ回路の経年劣化を抑制する。【解決手段】半導体装置１は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力するクロック生成回路２と、クロック生成回路２からクロック信号ＩＮＴ１−ＳＩＧを受けるドライブ回路３とを備え、クロック生成回路２は、クロック信号ＩＮＴ１−ＳＩＧを生成して出力ノード２ａから出力するクロック出力モードと、出力ノード２ａの電位をハイレベルに固定する第１のクロック停止モードと、出力ノード２ａの電位をロウレベルに固定する第２のクロック停止モードとを有する。【選択図】図１
2012129851.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成して出力するクロック生成回路と、
前記クロック生成回路から前記クロック信号を受けるドライブ回路とを備え、
前記クロック生成回路は、前記クロック信号を生成して出力ノードから出力するクロック出力モードと、前記出力ノードの電位を第１のレベルに固定する第１のクロック停止モードと、前記出力ノードの電位を前記第１のレベルとは異なる第２のレベルに固定する第２のクロック停止モードとを有する
ことを特徴とする半導体装置。
【請求項２】
前記クロック生成回路は、前記クロック出力モードを挟みながら、前記第１のクロック停止モードと前記第２のクロック停止モードとを交互に繰り返す
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック生成回路は、
前記クロック信号を生成するＤＬＬ回路と、
前記ＤＬＬ回路から前記クロック信号を受け、前記出力ノードに出力する第１のクロック出力制御回路とを有し、
前記第１のクロック出力制御回路は、前記クロック出力モードでは、前記ＤＬＬ回路から受けた前記クロック信号を前記出力ノードに出力し、前記第１のクロック停止モードでは、前記出力ノードの電位を前記第１のレベルに固定し、前記第２のクロック停止モードでは、前記出力ノードの電位を前記第２のレベルに固定する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記クロック生成回路は、外部から入力されるアクティブ信号が活性化されている場合に、前記クロック信号を出力する回路であり、
前記第１のクロック出力制御回路は、
前記アクティブ信号の活性化に応じて、前記第１及び第２のレベルを交互に出力する第１の出力レベル切替回路と、
前記アクティブ信号が活性化されている場合には前記クロック信号を前記出力ノードに出力し、前記アクティブ信号が非活性化されている場合には前記出力レベル切替回路が出力する電位を前記出力ノードに出力する第１のモード切替回路とを有する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
メモリセルアレイと、
データ入出力端子と、
前記メモリセルアレイから読み出されたリードデータを、前記クロック生成回路が生成する前記クロック信号に同期して前記データ入出力端子に出力する第１の出力回路とを備え、
前記クロック生成回路は、前記第１の出力回路の出力タイミングを示すリード信号が活性化されている場合に、前記クロック信号を出力する回路であり、
前記第１のクロック出力制御回路は、
前記リード信号の活性化に応じて、前記第１及び第２のレベルを交互に出力する第１の出力レベル切替回路と、
前記リード信号が活性化されている場合に前記クロック信号を前記出力ノードに出力し、前記リード信号が非活性化されている場合に前記出力レベル切替回路が出力する電位を前記出力ノードに出力する第１のモード切替回路とを有する
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記クロック生成回路は、
前記ドライブ回路のレプリカであるレプリカ回路と、
前記ＤＬＬ回路から前記クロック信号を受け、前記レプリカ回路に出力する第２のクロック出力制御回路とを有し、
前記ＤＬＬ回路は、外部から入力されるＤＬＬ起動信号が活性化されている場合に、外部クロック信号を所与の遅延量で遅延させて前記クロック信号を生成するとともに、前記外部クロック信号の位相と前記レプリカ回路から出力される前記クロック信号の位相との比較結果に基づいて前記遅延量を制御し、
前記第２のクロック出力制御回路は、前記ＤＬＬ起動信号が活性化されている場合に、前記ＤＬＬ回路から受けた前記クロック信号を前記レプリカ回路に出力し、前記ＤＬＬ起動信号が非活性化されている場合に、前記レプリカ回路に前記第１及び第２のレベルのいずれかを出力する
ことを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２のクロック出力制御回路は、
前記ＤＬＬ起動信号の活性化に応じて、前記第１及び第２のレベルを交互に出力する第２の出力レベル切替回路と、
前記ＤＬＬ起動信号が活性化されている場合に前記クロック信号を前記レプリカ回路に出力し、前記ＤＬＬ起動信号が非活性化されている場合に前記出力レベル切替回路が出力する電位を前記レプリカ回路に出力する第２のモード切替回路とを有する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
出力用信号を受ける入力端子と、該入力端子に入力された前記出力用信号を出力する出力端子と、前記ドライブ回路から前記クロック信号を受けるクロック端子とを有し、該クロック端子に入力される前記クロック信号に同期して前記出力端子から前記出力用信号を出力する出力回路を備え、
前記出力回路は、前記クロック生成回路が前記第１及び第２のクロック停止モードのいずれかである場合に、前記出力端子と前記入力端子とを電気的に切り離す
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、必要時にのみクロック信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、高速化するクロックに同期した動作を行う半導体装置としてパーソナルコンピュータなどのメインメモリとして用いられるＤＤＲ(Double Data Rate)型のシンクロナスメモリが多く用いられている。このような半導体装置は、リードデータの出力タイミングを外部クロック信号に対して同期させる構成を採用する。これは、コントローラと半導体装置間のデータ送受信を外部クロック信号に同期したタイミングで行うように取り決めておくことで互いのデータ送受信をミスなく実行するためである。しかしながら、半導体装置自身にも内部遅延は存在するため、その遅延時間を考慮しつつリードデータの出力タイミングが外部クロックに同期出来るように半導体装置内部において内部クロックを生成する必要がある。それを実現するための回路がＤＬＬ(Delay Locked Loop)回路である。
【０００３】
特許文献１には、ＤＬＬ回路の例であって、特にＤＬＬ回路における消費電力を減少させるべく、例えばリフレッシュ動作時には内部クロックは用いないためＤＬＬ回路を停止して消費電力を削減することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記背景技術には、内部クロック信号の伝達経路上にある多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor。以下、これらのＣＭＯＳをまとめて「ドライブ回路」と称する。）の経年劣化が促進されてしまうという問題がある。つまり、ＤＬＬ回路を停止したとしても内部クロック信号は一方の論理ハイ（又はロウ）に固定されるため上記ドライブ回路内の各接点はＨ／Ｌに固定される状態となる。ここで、各ＣＭＯＳを構成するＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタは、オン状態が続くと次第に閾値電圧が大きくなっていくという性質を有している。これは、Ｐ型チャネルＭＯＳトランジスタではＮＢＴＩ(Negative Bias Temperature Instability)、Ｎ型チャネルＭＯＳトランジスタではホットキャリア劣化と呼ばれる性質である。各トランジスタが有するこれらの性質のため、ＤＬＬ回路の出力が例えばロウに固定されている間、オン状態が続く側の各トランジスタの閾値電圧が上昇し、これがドライブ回路の経年劣化となるのである。一方、オフ状態が続く側の各トランジスタの閾値電圧は相対的に劣化しないため、１つのＣＭＯＳにおいて一方（例えばＰ型チャネルＭＯＳトランジスタ）がオンにより劣化し、他方（例えばＮ型チャネルＭＯＳトランジスタ）がオフにより劣化しないことにより、伝送するクロックのデューティが乱れるなどの不都合が生じる。
【０００６】
このようなドライブ回路の経年劣化は、リードデータの出力タイミングを外部クロック信号に対して同期させるためのＤＬＬ回路に限って発生するものではない。すなわち、他の種類のクロック生成回路であっても、ある程度の長期間にわたってクロックの生成を止める場合には、そのクロック生成回路からクロック信号を受けるドライブ回路において同様の経年劣化が生じ得る。また、出力がロウに固定されている場合だけでなく、ハイに固定されている場合でも同様の経年劣化が生じ得る。したがって、クロックの生成を止め、出力をハイ又はロウに固定する可能性のあるクロック生成回路からクロック信号を受けるドライブ回路の経年劣化を抑制できる技術が求められている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、クロック信号を生成して出力するクロック生成回路と、前記クロック生成回路から前記クロック信号を受けるドライブ回路とを備え、前記クロック生成回路は、前記クロック信号を生成して出力ノードから出力するクロック出力モードと、前記出力ノードの電位を第１のレベルに固定する第１のクロック停止モードと、前記出力ノードの電位を前記第１のレベルとは異なる第２のレベルに固定する第２のクロック停止モードとを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、それぞれ出力ノードの固定電位が異なる第１及び第２のクロック停止モードを設けたので、クロック生成回路からクロック信号を受けるドライブ回路の経年劣化を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態による半導体装置のシステム構成を示す図である。
【図２】本発明の好ましい第２の実施の形態による半導体装置の全体構成を示すブロック図である。
【図３】本発明の好ましい第２の実施の形態によるクロック生成回路の全体構成を示す図である。
【図４】本発明の好ましい第２の実施の形態によるレプリカ回路の内部構成を示す回路図である。
【図５】本発明の好ましい第２の実施の形態によるクロック出力制御回路の内部構成を示す回路図である。
【図６】本発明の好ましい第２の実施の形態によるラッチ回路の内部構成を示す回路図である。
【図７】本発明の好ましい第２の実施の形態による出力信号ＬＣＬＫ＿ＯＵＴ１の時間変化と、アクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤの時間変化との関係を示すタイミング図である。
【図８】本発明の好ましい第２の実施の形態によるクロック出力制御回路の内部構成を示す回路図である。
【図９】本発明の好ましい第２の実施の形態による出力回路のうち、ＤＱＳ入出力回路の内部構成を示す回路図である。
【図１０】図９に示した各信号の電位の組み合わせを示す図である。
【図１１】本発明の好ましい第２の実施の形態の変形例による出力信号ＬＣＬＫ＿ＯＵＴ１の時間変化と、アクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤの時間変化との関係を示すタイミング図である。
【図１２】本発明の好ましい第２の実施の形態の変形例によるクロック出力制御回路の内部構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施の形態による半導体装置１のシステム構成を示す図である。同図に示すように、半導体装置１は、クロック生成回路２、ドライブ回路３、出力回路４を備えて構成される。
【００１２】
クロック生成回路２は、半導体装置１の外部に設置される発振回路等から外部クロック信号ＩＮ−ＳＩＧを受け、これに基づいて第１のクロック信号ＩＮＴ１−ＳＩＧを生成し、出力ノード２ａから出力する回路である。
【００１３】
クロック生成回路２は、次の３つの動作モードのいずれかにより動作するよう構成される。１つ目はクロック出力モードであり、この場合のクロック生成回路２は、第１のクロック信号ＩＮＴ１−ＳＩＧを生成して出力ノード２ａから出力する。２つ目は第１のクロック停止モードであり、この場合のクロック生成回路２は、出力ノード２ａの電位をハイレベル（第１のレベル）に固定する。３つ目は第２のクロック停止モードであり、この場合のクロック生成回路２は、出力ノード２ａの電位をロウレベル（第２のレベル）に固定する。
【００１４】
クロック生成回路２の動作モードは、制御信号ＣＯＮＴによって制御される。制御信号ＣＯＮＴは、ハイレベルとロウレベルのいずれかの電位を取るハイアクティブな信号であり、制御信号ＣＯＮＴがハイレベルであるとき、クロック生成回路２はクロック出力モードとなり、出力ノード２ａから第１のクロック信号ＩＮＴ１−ＳＩＧが出力される。一方、制御信号ＣＯＮＴがロウレベルになると、クロック生成回路２は、第１及び第２のクロック停止モードに交互に移行する。その結果、出力ノード２ａの電位は、第１のクロック信号ＩＮＴ１−ＳＩＧを出力する期間を挟みながら、ハイレベルとロウレベルとを交互に繰り返すこととなる。
【００１５】
ドライブ回路３は、直列に接続された複数のＣＭＯＳによって構成される回路である。ドライブ回路３は、クロック生成回路２から第１のクロック信号ＩＮＴ１−ＳＩＧを少なくとも１つのＣＭＯＳ回路を介してバッファリングし、第２のクロック信号ＩＮＴ２−ＳＩＧとして出力回路４に出力する。
【００１６】
各ＣＭＯＳを構成するＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタは、上述したように、オン電流が流れ続けると次第に閾値電圧が大きくなっていくという性質を有している（ＮＢＴＩ及びホットキャリア劣化）。これは各トランジスタの経年劣化と評価できるが、半導体装置１では、第１のクロック信号ＩＮＴ１−ＳＩＧを出力しない場合のクロック生成回路２の出力ノード２ａの電位がロウレベルとハイレベルを交互に繰り返すので、従来のようにオン電流を流しつづけるトランジスタ（Ａ群とする）とオフ状態のトランジスタ（Ｂ群とする）に完全に分かれるのではなく、両者オンとオフを交互に繰り返す状態となる。それによってＡ群のトランジスタのみを大きく劣化させずに、Ａ群Ｂ群共に劣化させることで劣化量を分散させることが可能となり、１個のトランジスタが単位時間当たりに受ける劣化の量は減少する。したがって、ドライブ回路３全体として、経年劣化を抑制できることになる。
【００１７】
出力回路４は、入力端子４ａ、出力端子４ｂ、及びクロック端子４ｃを有して構成され、入力端子４ａに入力された出力用信号を、クロック端子４ｃに入力されるクロック信号に同期して、出力端子４ｂに出力する回路である。本実施の形態では、図１にも示すように、入力端子４ａがクロック端子４ｃを兼ねており、出力用信号及びクロック信号はともに、ドライブ回路３が出力する第２のクロック信号ＩＮＴ２−ＳＩＧである。出力端子４ｂから出力される信号は、出力信号ＯＵＴ−ＳＩＧである。
【００１８】
上述した制御信号ＣＯＮＴは、出力回路４にも入力される。出力回路４は、制御信号ＣＯＮＴがロウである場合、すなわちクロック生成回路２が第１及び第２のクロック停止モードのいずれかである場合に、出力端子４ｂと入力端子４ａとを電気的に切り離す機能を有している。これは、図示しない出力回路４の後段の回路（出力信号ＯＵＴ−ＳＩＧが入力される回路）の誤動作を防止するために、採用されている機能である。
【００１９】
すなわち、半導体装置１では、制御信号ＣＯＮＴがロウレベルに遷移する度に第２のクロック信号ＩＮＴ１−ＳＩＧがハイレベル／ロウレベルを交互に繰り返すという組み合わせが現れ、これによって、上記劣化量の分散が実現される。また、一般的な回路の動作として、ある入力信号がロウレベル即ち非アクティブ状態として動作しないものは、その入力信号がハイレベル即ちアクティブ状態として"動作するように設計する"ことが通常である。一方、本発明では、該ある入力信号に相当するＩＮＴ１−ＳＩＧがロウレベルの時もハイレベルの時も、制御信号ＣＯＮＴがロウで示される非アクティブ状態の間は出力回路４の出力を非アクティブを示す信号に保持するものである。
【００２０】
以上説明したように、半導体装置１によれば、クロック生成回路２から第１のクロック信号ＩＮＴ１−ＳＩＧをハイ／ロウの一方固定ではなく、制御信号ＣＯＮＴの遷移（本実施例では非アクティブ状態をロウレベルの遷移で表しているが、非アクティブ状態をハイレベルの遷移とすることも可能である）に伴って一方から他方へ変化させていることから、第１のクロック信号ＩＮＴ１−ＳＩＧを受けるドライブ回路３の経年劣化を抑制できる。また、第１のクロック信号ＩＮＴ１−ＳＩＧのレベルに関わらず制御信号ＣＯＮＴによって出力回路４は出力信号ＯＵＴ−ＳＩＧを非活性に保持することで後段の回路の誤動作も防止できる。
【００２１】
図２は、本発明の好ましい第２の実施の形態による半導体装置１０の全体構成を示すブロック図である。
【００２２】
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、データストローブ端子１５、電源端子１６ａ，１６ｂを備えている。
【００２３】
クロック端子１１は外部クロック信号ＣＫＳが供給される端子であり、供給された外部クロック信号ＣＫＳは、クロックバッファ４０及びＤＬＬ回路７０に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、これをコマンドデコーダ３２及び図示しないその他の回路に供給する。
【００２４】
ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３（第１のクロック出力制御回路）及びクロック出力制御回路７４（第２のクロック出力制御回路）に供給される。
【００２５】
また、ＤＬＬ回路７０は、内部クロック信号ＬＣＬＫの位相及びデューティー比がそれぞれ目標値になった（ロックした）か否かを判定する機能と、ロックしたと判定した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能とを有する。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１に供給される。
【００２６】
クロック出力制御回路７３は、後述するアクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成し、出力ノード７３ａに出力する回路である。この動作モードには、第１の実施の形態で説明した３つの動作モードが含まれる。クロック出力モードでは、内部クロック信号ＬＣＬＫに基づいて生成された内部クロック信号ＬＣＬＫ＿ＯＵＴ１が、出力ノード７３ａから出力される。第１のクロック停止モードでは、出力ノード７３ａの電位はハイレベルに固定される。第２のクロック停止モードでは、出力ノード７３ａの電位はロウレベルに固定される。出力ノード７３ａの出力電位は、ｅｖｅｎ／ｏｄｄ出力回路７８に供給される他、バッファ回路７５を経て、ＦＩＦＯ６３及びクロックツリー７６にも供給される。なお、クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４及びＤＱＳ入出力回路６５に分配する回路である。
【００２７】
クロック出力制御回路７３は、自身の動作モードを示すモード情報ＭＯＤＥを生成する機能も有する。生成されたモード情報ＭＯＤＥは、クロック出力制御回路７３からｅｖｅｎ／ｏｄｄ出力回路７８に供給される。
【００２８】
ｅｖｅｎ／ｏｄｄ出力回路７８は、クロック出力制御回路７３から供給されるモード情報ＭＯＤＥ及び内部クロック信号ＬＣＬＫ＿ＯＵＴ１に基づいて、リード偶数信号ＲＥＡＤ＿Ｅｖｅｎ及びリード奇数信号ＲＥＡＤ＿Ｏｄｄを生成する機能を有する回路である。
【００２９】
ｅｖｅｎ／ｏｄｄ出力回路７８の機能について詳しく説明すると、ｅｖｅｎ／ｏｄｄ出力回路７８は、まず、クロック出力制御回路７３から供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を、相補の内部クロック信号ＬＣＬＫＴ，ＬＣＬＫＢに変換する。そして、クロック出力制御回路７３がクロック出力モードにある場合、内部クロック信号ＬＣＬＫＴをリード偶数信号ＲＥＡＤ＿Ｅｖｅｎとして出力し、内部クロック信号ＬＣＬＫＢをリード奇数信号ＲＥＡＤ＿Ｏｄｄとして出力する。一方、クロック出力制御回路７３が第１のクロック停止モード又は第２のクロック停止モードにある場合、内部クロック信号ＬＣＬＫＢをリード偶数信号ＲＥＡＤ＿Ｅｖｅｎとして出力し、内部クロック信号ＬＣＬＫＴをリード奇数信号ＲＥＡＤ＿Ｏｄｄとして出力する。これらリード偶数信号ＲＥＡＤ＿Ｅｖｅｎ及びリード奇数信号ＲＥＡＤ＿Ｏｄｄは出力回路４に供給され、出力回路４の後段の回路の誤動作を防止するために役立てられる。この点についての詳細は、後述する。
【００３０】
クロック出力制御回路７４は、後述するＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ２を生成し、レプリカ回路７２に出力する回路である。この動作モードにも、第１の実施の形態で説明した３つの動作モードが含まれる。クロック出力モードでは、内部クロック信号ＬＣＬＫに基づいて生成された内部クロック信号ＬＣＬＫ＿ＯＵＴ２が、レプリカ回路７２に出力される。第１のクロック停止モードでは、レプリカ回路７２への出力はハイレベルに固定される。第２のクロック停止モードでは、レプリカ回路７２への出力はロウレベルに固定される。
【００３１】
レプリカ回路７２は、ドライブ回路３を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がドライブ回路３の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。
【００３２】
なお、以上説明したＤＬＬ回路７０、レプリカ回路７２、及びクロック出力制御回路７３，７４は、第１の実施の形態で説明したクロック生成回路２の一部に相当し、バッファ回路７５及びクロックツリー７６は、第１の実施の形態で説明したドライブ回路３に相当する。また、クロックツリー７６から内部クロック信号ＬＣＬＫ＿ＯＵＴ１の分配を受ける入出力回路６４及びＤＱＳ入出力回路６５は、第１の実施の形態で説明した出力回路４に相当する。また、第１の実施の形態で説明した制御信号ＣＯＮＴは、本実施の形態ではアクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤである。
【００３３】
コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴ、リセット信号／ＲＥＳＥＴなどの各種コマンド信号ＣＭＤが供給される端子である。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００３４】
コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１に供給される。コマンドバッファ３１に供給されたこれらコマンド信号ＣＭＤは、バッファリングされてコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥについては、内部クロッククロックイネーブル信号ＩＣＫＥとして、クロックバッファ４０及びアドレスバッファ４１にも供給される。クロックバッファ４０及びアドレスバッファ４１は、内部クロッククロックイネーブル信号ＩＣＫＥが活性化されている場合に動作し、非活性化されている場合には動作しない構成である。
【００３５】
コマンドデコーダ３２は、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成する回路である。これら内部コマンドには、アクティブコマンドＡＣＴ、アイドルコマンドＩＤＬＥ、リードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥなどメモリセルのリード／ライトに関わる各種コマンドに加え、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅと、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅとが含まれる。
【００３６】
コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１にアクティブコマンドＡＣＴが、クロック出力制御回路７３にアクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤが、カラム系制御回路５２にリードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ及びセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが、それぞれ供給される。
【００３７】
アドレス端子１３は、ｎ＋１個のアドレスビットＡ０〜Ａｎからなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１に供給される。アドレスバッファ４１に供給されたアドレス信号ＡＤＤはラッチされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤは図示しないモードレジスタに供給され、これによってモードレジスタの内容が更新される。
【００３８】
ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
【００３９】
カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。
【００４０】
リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、ＦＩＦＯ６３及び入出力回路６４を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
【００４１】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１０にはｍ＋１個（ｍ≧０）のデータ入出力端子１４が設けられ、ｍ＋１ビットのデータを同時に入力又は出力可能とされている。
【００４２】
ＦＩＦＯ６３はリードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫに同期したタイミングで、入出力回路６４に出力する。
【００４３】
入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路（第１の出力回路）及び入力回路を有して構成される。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
【００４４】
データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路（第２の出力回路）及び入力回路を有して構成される。
【００４５】
ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、こうして入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。
【００４６】
一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、互いに半クロックずれたデータストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎ及びデータストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄ（出力用信号）が供給される。これらの信号はいわゆる２ビット・プリフェッチ構成（又は４ビットないし８ビット・プリフェッチ構成）に対応するもので、各信号が１クロック分の時間長で１ビットの情報を有している一方で、ＤＱＳ入出力回路６５は、各信号を半クロック間隔で、データストローブ端子１５から外部に出力する。出力のタイミングは、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して決定される。
【００４７】
ＤＱＳ入出力回路６５には、上述したｅｖｅｎ／ｏｄｄ出力回路７８から、リード奇数信号ＲＥＡＤ＿Ｏｄｄ及びリード偶数信号ＲＥＡＤ＿Ｅｖｅｎも供給される。ＤＱＳ入出力回路６５は、これらの信号に基づく処理を行うことで、クロック出力制御回路７３が第１のクロック停止モード又は第２のクロック停止モードにある場合、データストローブ端子１５をハイインピーダンス状態に維持できるよう構成される。この点については、後ほど詳しく説明する。
【００４８】
ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する回路である。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの間隔を示すデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びＤＬＬ回路７０の定期起動の間隔を示すデータＤＬＬ＿Ｔｉｍｉｎｇが、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。
【００４９】
ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、入力されるＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫを生成する。
【００５０】
また、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇによって示される間隔で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化する。このＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴもＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴが活性化されている場合にも、内部クロック信号ＬＣＬＫを生成する。したがって、ＤＬＬ回路７０は、定期的に内部クロック信号ＬＣＬＫを生成することになる。この処理により、内部クロック信号ＬＣＬＫの位相と外部クロック信号ＣＫＳの位相との大幅なずれが防止される。
【００５１】
セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される間隔で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを生成し、リフレッシュ回路（ＲＥＦ）５３に出力する。リフレッシュ回路５３は、ロウアドレスを所定の順序で出力する回路である。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを受けると、前回出力したロウアドレスの次のロウアドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。
【００５２】
電源端子１６ａ，１６ｂはそれぞれ、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路８０〜８２はそれぞれ、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて内部電圧ＶＰＥＲＤ，ＶＰＥＲＩ２，ＶＰＥＲＩを生成し、半導体装置１０内部の各回路に供給する。具体的には、内部電圧ＶＰＥＲＤは、ＤＬＬ回路７０の動作電源として供給される。また、内部電圧ＶＰＥＲＩ２は、クロック出力制御回路７３，７４、バッファ回路７５、及びクロックツリー７６の動作電源として供給される。内部電圧ＶＰＥＲＩは、図示しないその他多数存在する周辺回路の動作電源として供給される。
【００５３】
以上が本実施の形態による半導体装置１０の全体構成である。次に、クロック生成回路２及び出力回路４について、詳細に説明する。
【００５４】
初めに、図３は、本実施の形態によるクロック生成回路２の全体構成を示す図である。同図に示すように、クロック生成回路２は、上述した各回路の他、ＯＲ回路９０も備えて構成される。
【００５５】
ＤＬＬ回路７０には、上述したように、外部クロック信号ＣＫＳ、ＤＬＬオン信号ＤＬＬ＿ＯＮ、ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが供給される。ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴはＯＲ回路９０にも供給され、ＯＲ回路９０から、これらのうちいずれか一方が活性化されているときに活性化し、それ以外のときに非活性となるＤＬＬ起動信号Ｓ１が出力される。ＤＬＬ起動信号Ｓ１は、クロック出力制御回路７４及びレプリカ回路７２に供給される。
【００５６】
ＤＬＬ回路７０は、上述したように、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する回路である。具体的には、図示していないが、遅延回路、位相比較回路、デューティー比較回路、分周回路、及びカウンタ回路を有して構成される。遅延回路は、外部クロック信号を遅延させて内部クロック信号を生成する回路であり、その遅延量はカウンタ回路のカウンタ値によって制御される。遅延回路が生成した内部クロック信号ＬＣＬＫは、一旦ＤＬＬ回路７０の外に出てクロック出力制御回路７３，７４それぞれに入力され、上述したように、内部クロック信号ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２となる。
【００５７】
このうち、内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、上述したように、レプリカ回路７２を経てＤＬＬ回路７０に戻される。
【００５８】
図４は、レプリカ回路７２の内部構成を示す回路図である。同図に示すように、レプリカ回路７２は、クロックツリー７６のレプリカであるクロックツリーレプリカ回路１００と、バッファ回路７５のレプリカであるバッファレプリカ回路１０１とを有して構成される。ここで、「レプリカ」とは、対象回路に含まれる複数のＣＭＯＳが通過信号に与える遅延や波形変化を疑似的に再現した回路を意味し、対象回路と完全同一の構成を有する回路を意味するものではない。クロックツリーレプリカ回路１００には、クロック出力制御回路７４によって生成される内部クロック信号ＬＣＬＫ＿ＯＵＴ２が、相補形式のクロック信号ＬＣＬＫＴ，ＬＣＬＫＢとして供給される。
【００５９】
レプリカ回路７２は、図４に示すように、ＮＡＮＤ回路１０２，１０３、インバータ１０４，１０５も有している。クロックツリーレプリカ回路１００に供給されたクロック信号ＬＣＬＫＴ，ＬＣＬＫＢは、さらにバッファレプリカ回路１０１を通過し、それぞれＮＡＮＤ回路１０２，１０３に入力される。ＮＡＮＤ回路１０２，１０３にはＯＲ回路９０から上述したＤＬＬ起動信号Ｓ１が入力されており、これにより、ＮＡＮＤ回路１０２，１０３の出力は、ＤＬＬ起動信号Ｓ１が活性化しているとき、すなわちＤＬＬ回路７０が起動しているときに、それぞれクロック信号ＬＣＬＫＴ，ＬＣＬＫＢの反転信号となる。一方、これ以外の場合には、ハイレベルに固定される。ＮＡＮＤ回路１０２，１０３の出力はそれぞれインバータ１０４，１０５に接続されており、これにより、インバータ１０４，１０５からは、ＤＬＬ回路７０が起動しているときに限り、それぞれクロック信号ＬＣＬＫＴ，ＬＣＬＫＢが出力される。
【００６０】
図３に戻る。レプリカ回路７２を経てＤＬＬ回路７０に戻った内部クロック信号ＬＣＬＫ＿ＯＵＴ２（クロック信号ＬＣＬＫＴ，ＬＣＬＫＢ）は、位相比較回路及びデューティー比較回路に供給される。位相比較回路は、外部クロック信号ＣＫＳの位相と内部クロック信号ＬＣＬＫ＿ＯＵＴ２の位相とを比較し、その結果をカウンタ回路に出力する。デューティー比較回路は、内部クロック信号ＬＣＬＫ＿ＯＵＴ２のデューティー比を予め記憶している所定値と比較し、その結果をカウンタ回路に出力する。カウンタ回路は、こうして入力された比較結果に基づき、カウント値のアップ又はダウンを行う。ここで、分周回路は、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化している場合に、外部クロック信号ＣＫＳを分周し、分周クロックとして出力する回路である。カウンタ回路によるカウント値の更新は、ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、分周回路から出力される分周クロックに同期して行われる。
【００６１】
以上の各回路の処理により、遅延回路の出力は、外部クロック信号ＣＫＳと同期し、かつデューティー比が上記所定値である内部クロック信号ＬＣＬＫとなる。
【００６２】
次に、図５は、クロック出力制御回路７３の内部構成を示す回路図である。同図に示すように、クロック出力制御回路７３は、ラッチ回路Ｒ１、インバータＩ１〜Ｉ６、ＮＡＮＤ回路ＮＡ１〜ＮＡ３、ＮＯＲ回路ＮＯ１を有している。このうち、インバータＩ１，Ｉ２及びラッチ回路Ｒ１は、アクティブコマンドＡＣＴ（アクティブ信号）の活性化（ロウレベルからハイレベルへの変化）に応じてハイレベルとロウレベルを交互に出力する出力レベル切替回路（第１の出力レベル切替回路）を構成する。また、その他の構成要素は、リードコマンドＲＥＡＤが活性化されている場合に内部クロック信号ＬＣＬＫを出力ノード７３ａに出力し、アクティブコマンドＡＣＴが非活性化されている場合に出力レベル切替回路が出力する電位を出力ノード７３ａに出力するモード切替回路（第１のモード切替回路）を構成する。
【００６３】
ラッチ回路Ｒ１は、図５に示すように、端子として入力端子Ｉ、リセット端子Ｒ、セット端子Ｓ、出力端子Ｏ、及びクロック端子ＣＫを有している。アクティブコマンドＡＣＴは、クロック端子ＣＫに供給される。リセット端子Ｒには、インバータＩ１を介して、パワーオン信号ＰＯＮが供給される。なお、パワーオン信号ＰＯＮは、半導体装置１０の電源が入っているときに活性状態となり、そうでないときに非活性状態となるハイアクティブな信号である。セット端子Ｓにはロウレベルが固定的に供給される。入力端子Ｉには、インバータＩ２を介して、出力端子Ｏから出力されるラッチ回路Ｒ１の出力信号が供給される。
【００６４】
図６は、ラッチ回路Ｒ１の内部構成を示す回路図である。同図に示すように、ラッチ回路Ｒ１は、回路要素としてインバータＩ７〜Ｉ１２、トランジスタＴ１〜Ｔ４、ＡＮＤ回路Ａ１，Ａ２、ＮＯＲ回路ＮＯ２，ＮＯ３を有している。
【００６５】
トランジスタＴ１，Ｔ２はそれぞれＮ型チャネルＭＯＳトランジスタ、Ｐ型チャネルＭＯＳトランジスタであり、トランスファーゲートを構成している。入力端子Ｉは、このトランスファーゲートの入力端に接続される。リセット端子Ｒは、インバータＩ８を介して、ＡＮＤ回路Ａ１，Ａ２それぞれの一方入力端に接続される。セット端子Ｓは、ＮＯＲ回路ＮＯ２，ＮＯ３それぞれの一方入力端に接続される。クロック端子ＣＫは、トランジスタＴ２，Ｔ４の制御端子に接続されるとともに、インバータＩ７を介してトランジスタＴ１，Ｔ３の制御端子にも接続される。
【００６６】
トランジスタＴ１，Ｔ２により構成されるトランスファーゲートの出力端は、ＡＮＤ回路Ａ１の他方入力端に接続される。ＡＮＤ回路Ａ１の出力端は、ＮＯＲ回路ＮＯ２の他方入力端に接続される。ＮＯＲ回路ＮＯ２の出力端は、インバータＩ９，Ｉ１０それぞれの入力端に接続される。インバータＩ９の出力端は、ＡＮＤ回路Ａ１の他方入力端に接続されており、これにより帰還回路が構成されている。
【００６７】
トランジスタＴ３，Ｔ４はそれぞれＰ型チャネルＭＯＳトランジスタ、Ｎ型チャネルＭＯＳトランジスタであり、トランスファーゲートを構成している。このトランスファーゲートの入力端及び出力端はそれぞれ、インバータＩ１０の出力端及びＡＮＤ回路Ａ２の他方入力端に接続される。ＡＮＤ回路Ａ２の出力端は、ＮＯＲ回路ＮＯ３の他方入力端に接続される。ＮＯＲ回路ＮＯ３の出力端は、インバータＩ１１，Ｉ１２それぞれの入力端に接続される。インバータＩ１１の出力端は、ＡＮＤ回路Ａ２の他方入力端に接続されており、これにより帰還回路が構成されている。また、インバータＩ１２の出力端は、ラッチ回路Ｒ１の出力端子Ｏとなる。
【００６８】
トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートは、クロック端子ＣＫに供給されるアクティブコマンドＡＣＴが非活性状態にあるときに導通し、そうでないときに断線する。これにより、ＡＮＤ回路Ａ１は、アクティブコマンドＡＣＴが非活性状態にあるとき、入力端子Ｉに供給される信号を取り込み、取り込んだ信号とリセット端子Ｒに供給される信号（パワーオン信号ＰＯＮの反転信号）の反転信号との論理積信号を生成して、後段のＮＯＲ回路ＮＯ２に出力する。一方、アクティブコマンドＡＣＴが活性状態にあるときには、ＡＮＤ回路Ａ１は、インバータＩ９を介して供給されるＮＯＲ回路ＮＯ２の出力信号と、リセット端子Ｒに供給される信号（パワーオン信号ＰＯＮの反転信号）の反転信号との論理積信号を生成して、後段のＮＯＲ回路ＮＯ２に出力する。ＮＯＲ回路ＮＯ２は、ＡＮＤ回路Ａ１の出力信号と、セット端子Ｓに供給される信号（ロウレベル固定）との論理和信号を生成して、インバータＩ９，Ｉ１０に出力する。
【００６９】
トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートは、クロック端子ＣＫに供給されるアクティブコマンドＡＣＴが活性状態にあるときに導通し、そうでないときに断線する。これにより、ＡＮＤ回路Ａ１は、アクティブコマンドＡＣＴが活性状態にあるとき、インバータＩ１０の出力信号を取り込み、取り込んだ信号とリセット端子Ｒに供給される信号（パワーオン信号ＰＯＮの反転信号）の反転信号との論理積信号を生成して、後段のＮＯＲ回路ＮＯ３に出力する。一方、アクティブコマンドＡＣＴが非活性状態にあるとき、ＡＮＤ回路Ａ１は、インバータＩ１１を介して供給されるＮＯＲ回路ＮＯ３の出力信号と、リセット端子Ｒに供給される信号（パワーオン信号ＰＯＮの反転信号）の反転信号との論理積信号を生成して、後段のＮＯＲ回路ＮＯ３に出力する。ＮＯＲ回路ＮＯ３は、ＡＮＤ回路Ａ２の出力信号と、セット端子Ｓに供給される信号（ロウレベル固定）との論理和信号を生成して、インバータＩ１１，Ｉ１２に出力する。
【００７０】
以上の構成により、まず初期状態としてパワーオン信号ＰＯＮが非活性であるとき、出力端子Ｏから出力されるラッチ回路Ｒ１の出力信号は、ロウレベルに固定される。このとき、入力端子Ｉには、図５に示したインバータＩ２を介して、この出力信号の反転信号、すなわちハイレベルが供給される。
【００７１】
パワーオン信号ＰＯＮが活性状態になると、ＡＮＤ回路Ａ１，Ａ２の一方入力端にインバータＩ８からハイレベルが供給されるようになる。初期状態でアクティブコマンドＡＣＴが非活性状態であるとすると、トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートは断線状態であり、ＡＮＤ回路Ａ２の他方入力端にはインバータＩ１１からロウレベルが引き続き供給されることから、ラッチ回路Ｒ１の出力信号はロウレベルを維持する。一方、トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートは導通状態となるので、ＡＮＤ回路Ａ１の他方入力端には、入力端子Ｉを介して、インバータＩ２（図５）の出力信号、すなわちハイレベルが供給される。したがって、インバータＩ１０の出力信号はハイレベルに変化する。
【００７２】
次に、アクティブコマンドＡＣＴが活性化されると、トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートが導通状態に切り替わるとともに、トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートが断線状態に切り替わる。これにより、ＡＮＤ回路Ａ２の他方入力端にハイレベルが供給され、これにより、ラッチ回路Ｒ１の出力信号はハイレベルに変化する。一方、インバータＩ１０の出力信号はハイレベルを維持する。
【００７３】
次に、アクティブコマンドＡＣＴが非活性化されると、トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートが再度断線状態に切り替わるとともに、トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートが再度導通状態に切り替わる。これにより、ラッチ回路Ｒ１の出力信号はハイレベルを維持し、インバータＩ１０の出力信号はロウレベルに変化する。
【００７４】
次に、アクティブコマンドＡＣＴが再度活性化されると、トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートが再度導通状態に切り替わるとともに、トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートが再度断線状態に切り替わる。これにより、ＡＮＤ回路Ａ２の他方入力端にロウレベルが供給され、したがってラッチ回路Ｒ１の出力信号がロウレベルに変化する一方、インバータＩ１０の出力信号はロウレベルを維持する。
【００７５】
次に、アクティブコマンドＡＣＴが再度非活性化されると、トランジスタＴ３，Ｔ４によって構成されるトランスファーゲートが再度断線状態に切り替わるとともに、トランジスタＴ１，Ｔ２によって構成されるトランスファーゲートが再度導通状態に切り替わる。これにより、ラッチ回路Ｒ１の出力信号はロウレベルを維持し、インバータＩ１０の出力信号はハイレベルに変化する。
【００７６】
以上のように、ラッチ回路Ｒ１は、アクティブコマンドＡＣＴの活性化（ロウレベルからハイレベルへの変化）に応じて、出力信号の電位が入れ替わるように構成されている。
【００７７】
図５に戻る。ラッチ回路Ｒ１の出力は、ＮＯＲ回路ＮＯ１の一方入力端に接続される。ＮＯＲ回路ＮＯ１の他方入力端にはアクティブコマンドＡＣＴが供給される。アクティブコマンドＡＣＴはＮＡＮＤ回路ＮＡ１の他方入力端にも供給され、ＮＡＮＤ回路ＮＡ１の一方入力端には、ＤＬＬ回路７０が出力する内部クロック信号ＬＣＬＫが、インバータＩ４を介して供給される。
【００７８】
ＮＡＮＤ回路ＮＡ２の一方入力端及び他方入力端はそれぞれ、インバータＩ３，Ｉ５に接続される。インバータＩ３，Ｉ５の入力端には、それぞれリードコマンドＲＥＡＤ及びＮＯＲ回路ＮＯ１の出力信号が供給される。ＮＡＮＤ回路ＮＡ３の一方入力端及び他方入力端はそれぞれ、ＮＡＮＤ回路ＮＡ１，ＮＡ２の出力端に接続される。ＮＡＮＤ回路ＮＡ３の出力端はインバータＩ６の入力端に接続され、インバータＩ６の出力端から出力される信号は、クロック出力制御回路７３の出力信号ＬＣＬＫ＿ＯＵＴ１となる。
【００７９】
図７は、出力信号ＬＣＬＫ＿ＯＵＴ１の時間変化と、アクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤの時間変化との関係を示すタイミング図である。図７は、ＤＬＬ回路７０が動作中の状態を描いたもので、したがって、内部クロック信号ＬＣＬＫは図示した全期間にわたって生成されている。
【００８０】
図７に示すように、アクティブコマンドＡＣＴが活性状態（ハイレベル）で、かつリードコマンドＲＥＡＤも活性状態（ハイレベル）である場合、内部クロック信号ＬＣＬＫに基づいて生成された出力信号ＬＣＬＫ＿ＯＵＴ１が、出力ノード７３ａから出力される。これは、第１の実施の形態で説明したクロック出力モードに相当する。一方、アクティブコマンドＡＣＴが非活性状態（スタンバイ期間）で、かつリードコマンドＲＥＡＤも非活性状態である場合、ラッチ回路Ｒ１の出力信号が、出力ノード７３ａから出力される。
【００８１】
ラッチ回路Ｒ１の出力信号は、上述したようにアクティブコマンドＡＣＴの活性化に応じて入れ替わるよう構成されているので、ラッチ回路Ｒ１の出力には、スタンバイ期間（アクティブコマンドＡＣＴが非活性状態である期間）の到来ごとにハイレベルとロウレベルとが交互に現れる。したがって、スタンバイ期間におけるクロック生成回路２の出力ノード７３ａの電位は、ロウレベルとハイレベルを交互に繰り返すこととなる。ハイレベルは第１の実施の形態で説明した第１のクロック停止モードに相当し、ロウレベルは第１の実施の形態で説明した第２のクロック停止モードに相当する。したがって、本実施の形態による半導体装置１０においても、第１の実施の形態で説明した半導体装置１と同様に、出力信号ＬＣＬＫ＿ＯＵＴ１の出力先であるドライブ回路３の経年劣化が抑制される。
【００８２】
なお、以上説明したように、半導体装置１０においては、内部クロック信号ＬＣＬＫ＿ＯＵＴ１が出力ノード７３ａに出力されるのはアクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤがともに活性状態である場合となる。その他、例えばアクティブコマンドＡＣＴが活性化されている場合に内部クロック信号ＬＣＬＫ＿ＯＵＴ１を出力ノード７３ａに出力することとしてもよく、これは、インバータＩ３に供給する信号を、リードコマンドＲＥＡＤからアクティブコマンドＡＣＴに変更することで実現できる。
【００８３】
次に、図８は、クロック出力制御回路７４の内部構成を示す回路図である。同図に示すように、クロック出力制御回路７４の内部構成は、クロック出力制御回路７３のそれと同様である。ただし、図８に示すように、入力される信号のうちアクティブコマンドＡＣＴ及びリードコマンドＲＥＡＤが、ともにＯＲ回路９０（図３）の出力ＤＬＬ起動信号Ｓ１に置き換えられている。
【００８４】
クロック出力制御回路７４においては、インバータＩ１，Ｉ２及びラッチ回路Ｒ１は、ＤＬＬ起動信号Ｓ１の活性化（ロウレベルからハイレベルへの変化）に応じてハイレベルとロウレベルを交互に出力する出力レベル切替回路（第２の出力レベル切替回路）を構成する。また、その他の構成要素は、ＤＬＬ起動信号Ｓ１が活性化されている場合に内部クロック信号ＬＣＬＫをレプリカ回路７２に出力し、ＤＬＬ起動信号Ｓ１が非活性化されている場合に出力レベル切替回路が出力する電位をレプリカ回路７２に出力するモード切替回路（第２のモード切替回路）を構成する。
【００８５】
したがって、クロック出力制御回路７４においては、ＤＬＬ起動信号Ｓ１が活性状態（ハイレベル）である場合、レプリカ回路７２に対して、内部クロック信号ＬＣＬＫに基づいて生成された出力信号ＬＣＬＫ＿ＯＵＴ２が出力される（クロック出力モード）。一方、ＤＬＬ起動信号Ｓ１が非活性状態である場合、レプリカ回路７２に対して、ハイレベルとロウレベルが交互に出力される（第１及び第２のクロック停止モード）。
【００８６】
以上、クロック生成回路２について説明した。次に、出力回路４について説明する。図９は、出力回路４のうち、ＤＱＳ入出力回路６５の内部構成を示す回路図である。
【００８７】
図９に示すように、ＤＱＳ入出力回路６５は、インバータＩ２１〜Ｉ２４、ＮＯＲ回路ＮＯ２１，ＮＯ２２、ＮＡＮＤ回路ＮＡ２１，ＮＡ２２、Ｐ型チャネルＭＯＳトランジスタＴ１１〜Ｔ１９、及びＮ型チャネルＭＯＳトランジスタＴ２１〜２９を有している。
【００８８】
これらのうち、インバータＩ２１，Ｉ２２の各入力端には、それぞれ上述したデータストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎ、データストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄが供給される。したがって、インバータＩ２１，Ｉ２２の各入力端は、出力用信号を受ける入力端子を構成している。また、トランジスタＴ１９，２９の各一方被制御端子（ドレイン）は、入力端子に入力された出力用信号が出力される出力端子を構成している。さらに、トランジスタＴ１１，Ｔ１３，Ｔ１５，Ｔ１７，Ｔ２２，Ｔ２４，Ｔ２６，Ｔ２８の各制御端子（ゲート）は、ドライブ回路３から内部クロック信号ＬＣＬＫ＿ＯＵＴ１を受けるクロック端子を構成している。ただし、内部クロック信号ＬＣＬＫ＿ＯＵＴ１は、相補信号に変換にされた内部クロック信号ＬＣＬＫＴ，ＬＣＬＫＢとして供給される。以下、個々の回路要素ごとに、詳しく説明する。
【００８９】
ＮＯＲ回路ＮＯ２１及びＮＡＮＤ回路ＮＡ２１には、データストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎの他、上述したｅｖｅｎ／ｏｄｄ出力回路７８からリード偶数信号ＲＥＡＤ＿Ｅｖｅｎが供給される。ただし、ＮＯＲ回路ＮＯ２１には、インバータＩ２１を介してリード偶数信号ＲＥＡＤ＿Ｅｖｅｎが供給されるので、実際に供給される信号はリード偶数信号ＲＥＡＤ＿Ｅｖｅｎの反転信号である。これに対し、ＮＡＮＤ回路ＮＡ２１には、２つのインバータＩ２１，Ｉ２３を介してリード偶数信号ＲＥＡＤ＿Ｅｖｅｎが供給されるので、リード偶数信号ＲＥＡＤ＿Ｅｖｅｎの反転信号の反転信号、すなわち元のリード偶数信号ＲＥＡＤ＿Ｅｖｅｎが供給される。
【００９０】
一方、ＮＯＲ回路ＮＯ２２及びＮＡＮＤ回路ＮＡ２２には、データストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄの他、ｅｖｅｎ／ｏｄｄ出力回路７８からリード奇数信号ＲＥＡＤ＿Ｏｄｄが供給される。ただし、ＮＯＲ回路ＮＯ２２には、インバータＩ２２を介してリード奇数信号ＲＥＡＤ＿Ｏｄｄが供給されるので、実際に供給される信号はリード奇数信号ＲＥＡＤ＿Ｏｄｄの反転信号である。これに対し、ＮＡＮＤ回路ＮＡ２２には、２つのインバータＩ２２，Ｉ２４を介してリード奇数信号ＲＥＡＤ＿Ｏｄｄが供給されるので、リード奇数信号ＲＥＡＤ＿Ｏｄｄの反転信号の反転信号、すなわち元のリード奇数信号ＲＥＡＤ＿Ｏｄｄが供給される。
【００９１】
トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２は、この順で電源電位ＶＤＤと接地電位の間に直列に接続される。トランジスタＴ１１の制御端子には内部クロック信号ＬＣＬＫＢが、トランジスタＴ１２，２１の各制御端子にはＮＯＲ回路ＮＯ２１の出力信号が、トランジスタＴ２２の制御端子には内部クロック信号ＬＣＬＫＴが、それぞれ供給される。
【００９２】
トランジスタＴ１３，Ｔ１４，Ｔ２３，Ｔ２４も、この順で電源電位ＶＤＤと接地電位の間に直列に接続される。トランジスタＴ１３の制御端子には内部クロック信号ＬＣＬＫＢが、トランジスタＴ１４，２３の各制御端子にはＮＡＮＤ回路ＮＡ２１の出力信号が、トランジスタＴ２４の制御端子には内部クロック信号ＬＣＬＫＴが、それぞれ供給される。
【００９３】
トランジスタＴ１５，Ｔ１６，Ｔ２５，Ｔ２６も、この順で電源電位ＶＤＤと接地電位の間に直列に接続される。トランジスタＴ１５の制御端子には内部クロック信号ＬＣＬＫＴが、トランジスタＴ１６，２５の各制御端子にはＮＯＲ回路ＮＯ２２の出力信号が、トランジスタＴ２６の制御端子には内部クロック信号ＬＣＬＫＢが、それぞれ供給される。
【００９４】
トランジスタＴ１７，Ｔ１８，Ｔ２７，Ｔ２８も、この順で電源電位ＶＤＤと接地電位の間に直列に接続される。トランジスタＴ１７の制御端子には内部クロック信号ＬＣＬＫＴが、トランジスタＴ１８，２７の各制御端子にはＮＡＮＤ回路ＮＡ２２の出力信号が、トランジスタＴ２８の制御端子には内部クロック信号ＬＣＬＫＢが、それぞれ供給される。
【００９５】
トランジスタＴ１９，Ｔ２９も、この順で電源電位ＶＤＤと接地電位の間に直列に接続される。トランジスタＴ１９の制御端子は、トランジスタＴ１２，Ｔ１６の各ドレインに接続される。トランジスタＴ２９の制御端子は、トランジスタＴ１４，Ｔ１８の各ドレインに接続される。トランジスタＴ１９のドレインはデータストローブ端子１５に接続される。つまり、トランジスタＴ１９のドレインに現れる信号は、データストローブ信号ＤＱＳとして出力される。
【００９６】
図１０は、図９に示した各信号の電位の組み合わせを示す図である。なお、一組の偶数信号と奇数信号が同一の電位を取ることはないので、同図でもそのような組み合わせは記載していない。
【００９７】
図１０に示すように、クロック出力制御回路７３がクロック出力モードである場合、内部クロック信号ＬＣＬＫＴは、ハイレベル又はロウレベルのいずれかの電位を取る。また、この場合には、上述したように、リード偶数信号ＲＥＡＤ＿Ｅｖｅｎ及びリード奇数信号ＲＥＡＤ＿Ｏｄｄはそれぞれ内部クロック信号ＬＣＬＫＴ及び内部クロック信号ＬＣＬＫＢに等しい信号としている。その結果、図９に示したＤＱＳ入出力回路６５の構成によれば、データストローブ端子１５から出力されるデータストローブ信号ＤＱＳは、図１０に示すように、内部クロック信号ＬＣＬＫＴがハイレベルにあるときにデータストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎの反転信号となり、内部クロック信号ＬＣＬＫＴがロウレベルにあるときにデータストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄの反転信号となる。
【００９８】
一方、クロック出力制御回路７３が第１のクロック停止モードである場合には、内部クロック信号ＬＣＬＫＴはハイレベルに固定される。このとき、データストローブ端子１５から出力されるデータストローブ信号ＤＱＳは、図１０に示すように、内部クロック信号ＬＣＬＫＴ，ＬＣＬＫＢ、データストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎ、及びデータストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄによらず、ハイインピーダンス状態（図９に示したトランジスタＴ１９，Ｔ２９がいずれもオフの状態。すなわち、ＤＱＳ入出力回路６５の入力端子と出力端子とが切り離された状態。）となる。これは、リード偶数信号ＲＥＡＤ＿Ｅｖｅｎ及びリード奇数信号ＲＥＡＤ＿Ｏｄｄをそれぞれ内部クロック信号ＬＣＬＫＢ及び内部クロック信号ＬＣＬＫＴに等しい信号としていることによって実現されているものである。
【００９９】
また、クロック出力制御回路７３が第２のクロック停止モードである場合には、内部クロック信号ＬＣＬＫＴはロウレベルに固定される。このときにも、データストローブ端子１５から出力されるデータストローブ信号ＤＱＳは、図１０に示すように、内部クロック信号ＬＣＬＫＴ，ＬＣＬＫＢ、データストローブデータ偶数信号ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎ、及びデータストローブデータ奇数信号ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄによらず、ハイインピーダンス状態となる。これも、リード偶数信号ＲＥＡＤ＿Ｅｖｅｎ及びリード奇数信号ＲＥＡＤ＿Ｏｄｄをそれぞれ内部クロック信号ＬＣＬＫＢ及び内部クロック信号ＬＣＬＫＴに等しい信号としていることによって実現されているものである。
【０１００】
図７を再度参照する。図７には、データストローブ信号ＤＱＳの時間変化も示している。同図にも示すように、データストローブ信号ＤＱＳは、クロック出力モードでは内部クロック信号ＬＣＬＫ＿ＯＵＴ１と同一の信号となる。一方、第１及び第２のクロック停止モードではデータストローブ信号ＤＱＳはハイインピーダンス状態となる。
【０１０１】
このように、クロック出力制御回路７３が第１のクロック停止モード又は第２のクロック停止モードにある場合、データストローブ端子１５は、内部クロック信号ＬＣＬＫＴ，ＬＣＬＫＢによらずハイインピーダンス状態に維持される。したがって、半導体装置１０によれば、内部クロック信号ＬＣＬＫＴをハイレベルに維持したとしても、そのことによってデータストローブ信号ＤＱＳが入力される回路（半導体装置１０の外部に設置される回路）に誤動作が発生することはなくなっている。
【０１０２】
以上説明したように、半導体装置１０によれば、クロック生成回路２から内部クロック信号ＬＣＬＫ＿ＯＵＴ１を受けるドライブ回路３の経年劣化を、出力回路４の後段の回路の誤動作も防止しつつ抑制することができる。
【０１０３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０４】
例えば、上記実施の形態では、アクティブコマンドＡＣＴが非活性状態であるときを第１及び第２のクロック停止モードとし、リードコマンドＲＥＡＤが活性状態であるときをクロック出力モードとしている結果、図７にも示されるように、クロック出力制御回路７３の動作モードの移行期に、上述した３つの動作モードのいずれでもない期間が生じている。この期間は、例えば図１１に示すように、リードコマンドＲＥＡＤが非活性状態であるときを第１及び第２のクロック停止モードとすることによってなくすことができる。
【０１０５】
図１２は、リードコマンドＲＥＡＤが非活性状態であるときを第１及び第２のクロック停止モードとするためのクロック出力制御回路７３の変形例の内部構成を示す回路図である。同図を図５と比較すると明らかなように、本変形例では、インバータＩ３及びＮＡＮＤ回路２が削除されており、アクティブコマンドＡＣＴの代わりにリードコマンドＲＥＡＤが供給されている。インバータＩ５の出力端は、ＮＡＮＤ回路ＮＡ３の入力端に直接接続されている。
【０１０６】
本変形例では、インバータＩ１，Ｉ２及びラッチ回路Ｒ１によって構成される出力レベル切替回路は、リードコマンドＲＥＡＤ（リード信号）の活性化（ロウレベルからハイレベルへの変化）に応じてハイレベルとロウレベルを交互に出力する。また、その他の構成要素によって構成されるモード切替回路は、リードコマンドＲＥＡＤが活性化されている場合に内部クロック信号ＬＣＬＫを出力ノード７３ａに出力し、リードコマンドＲＥＡＤが非活性化されている場合に出力レベル切替回路が出力する電位を出力ノード７３ａに出力する。したがって、図１１に示したような第１及び第２のクロック停止モードが実現される。
【符号の説明】
【０１０７】
１，１０        半導体装置
２              クロック生成回路
２ａ            クロック生成回路の出力ノード
３              ドライブ回路
４              出力回路
４ａ            出力回路の入力端子
４ｂ            出力回路の出力端子
４ｃ            出力回路のクロック端子
１１            クロック端子
１２            コマンド端子
１３            アドレス端子
１４            データ入出力端子
１５            データストローブ端子
１６ａ，１６ｂ  電源端子
３１            コマンドバッファ
３２            コマンドデコーダ
４０            クロックバッファ
４１            アドレスバッファ
５１            ロウ系制御回路
５２            カラム系制御回路
５３            リフレッシュ回路
６０            メモリセルアレイ
６１            センス回路
６２            リードライトアンプ
６４            入出力回路（第１の出力回路）
６５            ＤＱＳ入出力回路（第２の出力回路）
７０            ＤＬＬ回路
７１            ＤＬＬリフレッシュ制御回路
７２            レプリカ回路
７３            第１のクロック出力制御回路
７３ａ          第１のクロック出力制御回路の出力ノード
７４            第２のクロック出力制御回路
７５            バッファ回路
７６            クロックツリー
７７            ＲＯＭ
７８            ｅｖｅｎ／ｏｄｄ出力回路
８０〜８２      内部電圧発生回路
９０            ＯＲ回路
１００          クロックツリーレプリカ回路
１０１          バッファレプリカ回路
１０２，１０３  ＮＡＮＤ回路
１０４，１０５  インバータ
Ａ１，Ａ２      ＡＮＤ回路
ＢＬ            ビット線
ＣＫ            ラッチ回路のクロック端子
ＣＫＥ          クロックイネーブル信号
ＣＫＳ，ＩＮ−ＳＩＧ  外部クロック信号
ＣＭＤ          コマンド信号
ＣＯＮＴ        制御信号
ＤＬＬ＿ＯＮ    ＤＬＬオン信号
ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅ  オシレータ起動信号
ＤＬＬ＿ＳＴＡＲＴ  ＤＬＬスタート信号
ＤＬＬＥｎａｂｌｅ  ＤＬＬイネーブルコマンド
ＤＱＳ          データストローブ信号
ＤＱＳ＿ＤＡＴＡ＿Ｅｖｅｎ  データストローブデータ偶数信号
ＤＱＳ＿ＤＡＴＡ＿Ｏｄｄ  データストローブデータ奇数信号
Ｉ              ラッチ回路の入力端子
Ｉ１〜Ｉ１２，Ｉ２１〜Ｉ２４  インバータ
ＩＮＴ１−ＳＩＧ，ＩＮＴ１−ＳＩＧ  クロック信号
ＬＣＬＫ        内部クロック信号
ＬＣＬＫ＿ＯＵＴ１，ＬＣＬＫ＿ＯＵＴ２  内部クロック信号
ＬＣＬＫＴ，ＬＣＬＫＢ  相補のクロック信号
ＭＣ            メモリセル
ＭＯＤＥ        モード情報
ＮＡ１〜ＮＡ３，ＮＡ２１，ＮＡ２２  ＮＡＮＤ回路
ＮＯ１〜ＮＯ３，ＮＯ２１，ＮＯ２２  ＮＯＲ回路
Ｏ              ラッチ回路の出力端子
ＯＵＴ−ＳＩＧ  出力信号
ＰＯＮ          パワーオン信号
Ｒ              ラッチ回路のリセット端子
Ｒ１            ラッチ回路
ＲＥＡＤ        リードコマンド
ＲＥＡＤ＿Ｅｖｅｎ  リード偶数信号
ＲＥＡＤ＿Ｏｄｄ  リード奇数信号
Ｓ              ラッチ回路のセット端子
Ｓ１            ＤＬＬ起動信号
ＳＡ            センスアンプ
Ｔ１，Ｔ４，Ｔ２１〜Ｔ２９  Ｎ型チャネルトランジスタ
Ｔ２，Ｔ３，Ｔ１１〜Ｔ１９  Ｐ型チャネルトランジスタ
ＷＬ            ワード線
【図１】
2012129851.tif 000003
【図２】
2012129851.tif 000004
【図３】
2012129851.tif 000005
【図４】
2012129851.tif 000006
【図５】
2012129851.tif 000007
【図６】
2012129851.tif 000008
【図７】
2012129851.tif 000009
【図８】
2012129851.tif 000010
【図９】
2012129851.tif 000011
【図１０】
2012129851.tif 000012
【図１１】
2012129851.tif 000013
【図１２】
2012129851.tif 000014