(57)【要約】【課題】フォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間の短縮が可能な裏面照射固体撮像装置を提供すること。【解決手段】裏面照射型固体撮像装置は、半導体基板１にフォトダイオード３とＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を具備して、このＭＯＳトランジスタは半導体基板の表面に形成され、フォトダイオード３は半導体基板の表面と反対の裏面に照射される入射光ＬＧに応答する。フォトダイオード３の主要部とその近傍の上部には、同一列で複数行同時選択される複数のフォトダイオードＰＤからの複数の信号電圧を転送するための複数の垂直信号線ＶＳＬ１、２、３が形成される。裏面照射型固体撮像装置では、半導体基板の裏面からフォトダイオードへの照射光が入射されるので、画素の読み出し時間の短縮のための複数の垂直信号線ＶＳＬ１、２、３を形成しても、フォトダイオードの感度の低下が生じない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にフォトダイオードとＭＯＳトランジスタを具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光に応答する裏面照射型固体撮像装置であって、
前記フォトダイオードの主要部の上部には、同一列で複数行同時選択される複数のフォトダイオードからの複数の信号電圧を転送するための複数の垂直信号線が形成されたことを特徴とする裏面照射型固体撮像装置。
【請求項２】
請求項１において、
前記フォトダイオードの前記主要部としての前記Ｎ型不純物領域と前記複数の垂直信号線との間に導電性のシールド層が形成されたことを特徴とする裏面照射型固体撮像装置。
【請求項３】
請求項２において、
前記導電性の前記シールド層は、安定な電位に接続可能とされたことを特徴とする裏面照射型固体撮像装置。
【請求項４】
請求項３において、
前記裏面照射型固体撮像装置は、転送ゲートと読み出し用Ｎ型不純物半導体領域を更に具備して、
前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものであり、
前記転送ゲートの一端と他端とは前記Ｎ型不純物領域と前記読み出し用Ｎ型不純物半導体領域にそれぞれ接続され、前記入射光に応答して前記Ｎ型不純物領域に蓄積された前記信号電子は前記転送ゲートを介して前記読み出し用Ｎ型不純物半導体領域に伝達され、
前記Ｐ型不純物領域と前記読み出し用Ｎ型不純物半導体領域によりＰＮ接合が形成され、前記転送ゲートを介して前記読み出し用Ｎ型不純物半導体領域に伝達される前記信号電子は前記ＰＮ接合の容量により信号電圧に変換されて、前記信号電圧が前記ＭＯＳトランジスタの読み出しＭＯＳトランジスタのゲート端子に供給されることを特徴とする裏面照射型固体撮像装置。
【請求項５】
請求項４において、
マトリックスの行方向および列方向に複数のフォトダイオードが配列され、前記複数のフォトダイオードの各フォトダイオードを含む各画素構造は前記Ｎ型不純物領域と前記転送ゲートと前記読み出し用Ｎ型不純物半導体領域と前記読み出しＭＯＳトランジスタとを含み、
前記マトリックスの前記行方向および前記列方向に配列された前記複数のフォトダイオードにて同一列で複数行同時選択される複数のフォトダイオードからの複数の信号電圧が前記複数の垂直信号線に転送されることを特徴とする裏面照射型固体撮像装置。
【請求項６】
請求項４において、
前記ＭＯＳトランジスタのリセット制御ＭＯＳトランジスタによって、前記読み出し用Ｎ型不純物半導体領域が所定の動作電位に設定されることを特徴とする裏面照射型固体撮像装置。
【請求項７】
請求項６において、
前記読み出しＭＯＳトランジスタのドレイン・ソース電流経路に、ゲート端子に選択制御信号が供給される前記ＭＯＳトランジスタの垂直選択ＭＯＳトランジスタのドレイン・ソース電流経路が直列に接続され、前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタとの直列接続は前記所定の動作電位と前記複数の垂直信号線の選択された１本の垂直信号線の間に接続されたことを特徴とする裏面照射型固体撮像装置。
【請求項８】
請求項７において、
アレーの複数の行と複数の列の交点での複数の画素構造は、前記フォトダイオードと前記転送ゲートと前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタと前記リセット制御ＭＯＳトランジスタとをそれぞれ含み、前記アレーにはＣＭＯＳ回路の垂直走査回路とＣＭＯＳ回路の水平走査回路とが接続されたことを特徴とする裏面照射型固体撮像装置。
【請求項９】
請求項８において、
前記水平走査回路の出力にはＣＭＯＳ回路の出力回路の入力が接続されたことを特徴とする裏面照射型固体撮像装置。
【請求項１０】
請求項３において、
前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものであり、
前記裏面照射型固体撮像装置は、グローバルシャッターの機能を実現するために、第１転送ゲートと、電荷蓄積部と、第２転送ゲートと、読み出し用Ｎ型不純物半導体領域とを更に前記半導体基板の前記表面に具備するものであり、
前記フォトダイオードの前記Ｎ型不純物領域と前記電荷蓄積部の間に前記第１転送ゲートが接続され、前記電荷蓄積部と前記読み出し用Ｎ型不純物半導体領域との間に前記第２転送ゲートが接続され、
前記第１転送ゲートは前記フォトダイオードの前記Ｎ型不純物領域に蓄積された前記信号電子を前記電荷蓄積部に転送する機能を持ち、前記第２転送ゲートは前記電荷蓄積部に蓄積された前記信号電子を前記読み出し用Ｎ型不純物半導体領域に転送する機能を持つことを特徴とする裏面照射型固体撮像装置。
【請求項１１】
請求項１０において、
前記電荷蓄積部と前記第２転送ゲートとの各構造は、前記Ｐ型不純物領域と前記半導体基板の前記表面に形成された表面絶縁膜とゲート電極とを有する表面型ＭＯＳキャパシタによって構成されたことを特徴とする裏面照射型固体撮像装置。
【請求項１２】
請求項１１において、
前記Ｎ型不純物領域の一部は、前記読み出し用Ｎ型不純物半導体領域の直下の前記半導体基板の内部に延在して形成され、
前記半導体基板の前記内部に延在して形成された前記Ｎ型不純物領域の前記一部と前記読み出し用Ｎ型不純物半導体領域との間には、高不純物濃度のＰ型半導体領域が形成されたことを特徴とする裏面照射型固体撮像装置。
【請求項１３】
請求項３において、
前記フォトダイオードの前記Ｎ型不純物領域に前記半導体基板の前記裏面に照射される前記入射光を導入するための開口部を有する遮光膜が前記半導体基板の前記裏面に形成されたことを特徴とする裏面照射型固体撮像装置。
【請求項１４】
請求項８において、
前記フォトダイオードの主要部の上部には、前記複数の垂直信号線とともに前記アレーの前記複数の画素構造において光の三原色の赤と緑と青の１つの同一色の隣接した２個の画素構造の前記読み出し用Ｎ型不純物半導体領域の相互を連結するための画素連結信号線が形成されたことを特徴とする裏面照射型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、裏面照射型ＣＭＯＳイメージ・センサ等の裏面照射型固体撮像装置に関し、特にフォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間を短縮するのに有効な技術に関するものである。
【背景技術】
【０００２】
固体撮像装置としてのイメージ・センサとしては、ＣＣＤイメージ・センサとＣＭＯＳイメージ・センサとが知られている。
【０００３】
ＣＣＤイメージ・センサ(Charge Coupled Device Image Sensor)は、受光素子としてのフォトダイオード(ＰＤ)から照射光によって発生された電荷を読み出すための回路が電荷結合素子(ＣＣＤ)と呼ばれる素子を使用するものである。ＣＣＤイメージ・センサでは、画素情報がＣＣＤによって逐次に出力されることだけが可能となる。それに対して、ＣＭＯＳイメージ・センサ(Complementary Metal Oxide Semiconductor Image Sensor)は、受光素子としてのフォトダイオード(ＰＤ)から照射光によって発生された電荷を読み出すための回路がＣＭＯＳ素子を使用するものである。従って、ＣＭＯＳイメージ・センサでは画像の読み出し回路がＣＭＯＳ回路によって構成されているので、ランダムアクセスの画像読み出しが可能となる。
【０００４】
良く知られているようにＣＣＤイメージ・センサでは、マトリックスの行方向および列方向に複数のフォトダイオード(ＰＤ)が配列され、最初に列方向に配列された複数のフォトダイオード(ＰＤ)の画素蓄積情報は垂直ＣＣＤに読み出され、次に列方向に配列された複数の垂直ＣＣＤの画素蓄積情報は行方向に配列された水平ＣＣＤによって画像読出部に読み出される。全画素情報は画像読出部から逐次に出力されるものであるが、全画素情報は同一のタイミングで蓄積されるので、電子シャッタと組み合わせることによって、高速で移動する物体を撮影しても、露光タイミングの差に起因する撮像画像ひずみが生じないグローバルシャッタ(Global Shutter)撮影が可能である。それに対して、ＣＭＯＳイメージ・センサでは選択された一行分の画素情報の読み出しの逐次実行によって全ての画素を読み出すので、高速で移動する物体を撮影すると撮影画像が歪むと言うローリングシャッタ(Rolling Shutter)の撮影となるものである。
【０００５】
一方、下記特許文献１には、ＣＣＤイメージ・センサで実現可能なグローバルシャッタの機能をＣＭＯＳイメージ・センサで実現するために、単位画素に電荷蓄積部と転送ゲートとを付加したＸ−Ｙアドレス型のＣＭＯＳ固体撮像装置(ＣＭＯＳセンサ)が記載されている。
【０００６】
更に、下記特許文献２には、従来の表面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)の上方に配置された配線層の間を通して入射光が照射される際に入射光の一部が配線層によって反射されると言う問題を解決するために、裏面照射型のＣＭＯＳイメージ・センサが記載されている。この裏面照射型のＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)が形成されるシリコン層の表面に配線層を形成する一方、配線層が形成された表面と反対側の裏面側から入射光を取り込むものであるため、受光面を考慮した配線が不要となり、画素の配線の自由度を向上することが可能となるものである。
【０００７】
また更に、下記特許文献３と下記特許文献４と下記特許文献５にも、上記特許文献２に記載されたものと同様な裏面照射型のＣＭＯＳイメージ・センサが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１１１５９０号  公報
【特許文献２】特開２００３−０３１７８５号  公報
【特許文献３】特開２００５−２６８６４４号  公報
【特許文献４】米国特許出願公開  ＵＳ２００８／０２１７７２３Ａ１号  明細書
【特許文献５】米国特許出願公開  ＵＳ２０１０／０１４０６７５Ａ１号  明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、極めて多数のフレームの連続撮影を可能とする高速連続撮影動作(高速連写)を実現可能なＣＭＯＳイメージ・センサの開発に従事した。そのためには、１フレームに含まれる画素の読み出し時間を短縮することが、必要とされた。
【００１０】
従来のＣＭＯＳイメージ・センサも、マトリックスの行方向および列方向に複数のフォトダイオード(ＰＤ)が配列され、垂直走査回路によって複数の行から１本の行が選択され、選択された１本の行に接続され複数の列に沿って配列された複数のフォトダイオード(ＰＤ)からの読み出し信号が複数の列に沿って配列された複数の垂直信号線から出力される。１本の行に接続される複数のフォトダイオード(ＰＤ)の数と複数の垂直信号線の数は等しいので、マトリックスの行方向および列方向の全ての画素情報を読み出すためには、垂直走査回路によって行数分の選択動作を逐次に実行する必要がある。
【００１１】
しかし、本発明に先立った本発明者等による検討によって、垂直信号線の数が画素の読み出し時間を制限することが明らかとされた。従って、１本の行に接続される複数のフォトダイオード(ＰＤ)の数、すなわち列数の整数倍に垂直信号線の線数を設定して、複数行数分を同時選択して同一列の複数のフォトダイオード(ＰＤ)の信号を整数倍の垂直信号線から並列かつ高速に読み出す方式が、本発明に先立って発明者等により検討された。
【００１２】
しかし、この高速読み出し方式では、垂直信号線の線数が従来のＣＭＯＳイメージ・センサの垂直信号線の線数の整数倍に増加する。従って、垂直信号線の線数の増加を表面照射型のＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)が形成されたシリコン層表面で実現したとすると、シリコン層の表面積に対してのフォトダイオード(ＰＤ)の照射光に対する照射面積が低下して、フォトダイオード(ＰＤ)の感度が低下すると言う問題が本発明者等の検討によって明らかとされた。
【００１３】
更に、本発明者等は本発明に先立って、グローバルシャッタの機能を有するＣＭＯＳイメージ・センサの開発に従事した。
【００１４】
まず、グローバルシャッタの機能を有するＣＭＯＳイメージ・センサを実現するには、上記特許文献１に記載されたように電荷生成部としてのフォトダイオード(ＰＤ)と読み出し選択トランジスタの間に電荷蓄積部と転送ゲート部とを従来のＣＭＯＳセンサ読み出し回路に付加することで可能となる。
【００１５】
しかし、上記特許文献１に記載されたように、この素子の付加を表面照射型のＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)が形成されたシリコン層表面で実現したとすると、シリコン層の表面積に対するフォトダイオード(ＰＤ)の照射光に対する照射面積が低下して、フォトダイオード(ＰＤ)の感度が低下すると言う問題が本発明者等の検討によって明らかとされた。
【００１６】
一方、本発明者等は本発明に先立って、上記特許文献２と上記特許文献３と上記特許文献４と上記特許文献５とに記載された裏面照射型のＣＭＯＳイメージ・センサについて詳細に検討を行った。
【００１７】
まず、上記特許文献３に記載された裏面照射型のＣＭＯＳイメージ・センサでは、シリコン半導体基板の表面にはフォトダイオード(ＰＤ)と読み出しＭＯＳトランジスタとが形成され、シリコン半導体基板の表面の上部にはシリコン酸化膜等の層間絶縁膜を介して多層配線層が形成され、シリコン半導体基板の裏面からオンチップレンズとカラーフィルタとを介してフォトダイオード(ＰＤ)に光が照射される。
【００１８】
しかし、発明者等の検討によって、上記特許文献３に記載の裏面照射型のＣＭＯＳイメージ・センサでは、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部とこの素子表面の上部に形成された多層配線層との間には、如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていないと言う事実が明らかとされた。更に、上記特許文献２に記載の裏面照射型のＣＭＯＳイメージ・センサでも、フォトダイオード(ＰＤ)の素子表面の主要部とこの素子表面の上部に形成された多層配線層との間には、如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていない。また、上記特許文献４と上記特許文献５に記載の裏面照射型のＣＭＯＳイメージ・センサでも、全く同様にシリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部には、如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていない。
【００１９】
このように従来の裏面照射型のＣＭＯＳイメージ・センサにおいて、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されないのは、下記の歴史的な背景に起因することが本発明者等の検討によって明らかとされた。
【００２０】
すなわち、裏面照射型のＣＭＯＳイメージ・センサの以前の表面照射型のＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)の上方から入射光が照射されるので、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されないものであった。その結果、表面照射型のＣＭＯＳイメージ・センサの後に開発された裏面照射型のＣＭＯＳイメージ・センサにおいても、このよう結果となったものである。
【００２１】
次はフォトダイオード(ＰＤ)の製造方法に関係するもので、フォトダイオード(ＰＤ)はＰ型半導体領域へのＮ型不純物の部分的導入によって形成される。この部分的導入の際に、導入許可と導入阻止とに使用されるマスクとしての読み出しＭＯＳトランジスタのゲート絶縁膜と、ゲート電極としての多結晶シリコン層とが使用されるシリコンゲートプロセスが利用される。従って、Ｎ型不純物の導入の前にフォトダイオード(ＰＤ)の素子表面の主要部の上部に何らかの配線層やＭＯＳトランジスタのゲート電極が形成されていたとすれば、それは不所望なマスクとして機能することになる。その結果、ＣＭＯＳ半導体集積回路にて極めて一般的なシリコンゲート製造プロセスを利用して表面照射型または裏面照射型のＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)を形成する際に、フォトダイオード(ＰＤ)の素子表面の主要部の上部に形成される配線層やＭＯＳトランジスタのゲート電極は極めて不所望なものであった。
【００２２】
以上のような歴史的背景によって、表面照射型のＣＭＯＳイメージ・センサの後に開発された裏面照射型のＣＭＯＳイメージ・センサにおいても、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されなかったものである。
【００２３】
従って、このような表面照射型のＣＭＯＳイメージ・センサを提供するためのＣＭＯＳ半導体集積回路のシリコンゲート製造プロセスでの配線ルールに拘束された裏面照射型のＣＭＯＳイメージ・センサにおいてグローバルシャッタの機能を実現するための電荷蓄積部と転送部の素子付加を実行すれば、やはりフォトダイオード(ＰＤ)の感度の低下が生じる。それは、この素子付加はＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)が形成されたシリコン半導体基板の表面でフォトダイオード(ＰＤ)の形成領域以外の部分で実行されることになるので、シリコン半導体基板に対するフォトダイオード(ＰＤ)の占有面積が低下してフォトダイオード(ＰＤ)の感度が低下するためである。
【００２４】
しかし、このような表面照射型のＣＭＯＳイメージ・センサを提供するためのＣＭＯＳ半導体集積回路のシリコンゲート製造プロセスでの配線ルールに、裏面照射型のＣＭＯＳイメージ・センサは拘束される必要が無いことが本発明者等による検討の結果、明らかとされた。
【００２５】
まず、裏面照射型のＣＭＯＳイメージ・センサにおいては、シリコン半導体基板の裏面からフォトダイオード(ＰＤ)への照射光が入射されるので、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部に配線層やＭＯＳトランジスタのゲート電極を形成したとしても、フォトダイオード(ＰＤ)の感度の低下が生じることはない。
【００２６】
また、フォトダイオード(ＰＤ)の製造方法において、ＭＯＳトランジスタのゲート絶縁膜とゲート電極の多結晶シリコン層とをマスクとして使用したＰ型半導体領域へのＮ型不純物の部分的導入の後に、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部に二酸化シリコン層等の表面保護膜を介して配線層やＭＯＳトランジスタのゲート電極を形成することが可能である。
【００２７】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２８】
従って、本発明の目的とするところは、フォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間の短縮が可能な裏面照射固体撮像装置を提供することにある。
【００２９】
また本発明の他の目的とするところは、フォトダイオード(ＰＤ)の感度の低下の軽減が可能なグローバルシャッタの機能を有する裏面照射型固体撮像装置を提供することにある。
【００３０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３２】
すなわち、本発明の代表的な実施の形態は、半導体基板(１)にフォトダイオード(３)とＭＯＳトランジスタ(Ｑ１、Ｑ２、Ｑ３)を具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光(ＬＧ)に応答する裏面照射型固体撮像装置である。
【００３３】
前記フォトダイオードの主要部の上部には、同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧を転送するための複数の垂直信号線(ＶＳＬ１、ＶＳＬ２、ＶＳＬ３)が形成されたことを特徴とする(図１参照)。
【発明の効果】
【００３４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３５】
すなわち、本発明によれば、フォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間の短縮が可能な裏面照射固体撮像装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【図２】図２は、図１に示した構造を有する本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサにおいて、同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧が複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３によって転送されることを示すための等価回路を示す図である。
【図３】図３は、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサのより具体的な構成を示す図である。
【図４】図４は、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの撮影動作と読み出し動作とに関係する信号波形を示す図である。
【図５】図５は、本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【図６】図６は、図５に示した構造を有する本発明の実施の形態２によるグローバルシャッターの機能を実現する裏面照射型ＣＭＯＳイメージ・センサにおいて、同一の列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧が複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３によって転送されることを示すための等価回路を示す図である。
【図７】図７は、図５と図６とに示す本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの動作に関係する信号波形を示す図である。
【図８】図８は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【図９】図９は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの他の構成を示す図である。
【図１０】図１０は、本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【図１１】図１１は、本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【発明を実施するための形態】
【００３７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３８】
〔１〕本発明の代表的な実施の形態は、半導体基板(１)にフォトダイオード(３)とＭＯＳトランジスタ(Ｑ１、Ｑ２、Ｑ３)を具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光(ＬＧ)に応答する裏面照射型固体撮像装置である。
【００３９】
前記フォトダイオードの主要部の上部には、同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧を転送するための複数の垂直信号線(ＶＳＬ１、ＶＳＬ２、ＶＳＬ３)が形成されたことを特徴とするものである(図１参照)。
【００４０】
前記実施の形態によれば、フォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間の短縮が可能な裏面照射固体撮像装置を提供することができる。
【００４１】
好適な実施の形態では、前記フォトダイオードは前記半導体基板に形成されたＰ型不純物領域(Ｐ−Ｗｅｌｌ)とＮ型不純物領域(２)とによって構成され、前記フォトダイオードの前記主要部は前記Ｎ型不純物領域によって構成される。
【００４２】
前記フォトダイオードの前記主要部としての前記Ｎ型不純物領域(２)と前記複数の垂直信号線(ＶＳＬ１、ＶＳＬ２、ＶＳＬ３)との間に導電性のシールド層(Ｓｈｉｅｌｄ)が形成されたことを特徴とする(図１参照)。
【００４３】
他の好適な実施の形態では、前記導電性の前記シールド層は、安定な電位(ＧＮＤ)に接続可能とされたことを特徴とする(図１参照)。
【００４４】
更に他の好適な実施の形態では、前記裏面照射型固体撮像装置は、転送ゲート(ＴＲ)と読み出し用Ｎ型不純物半導体領域(４)を更に具備する。
【００４５】
前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものである。
【００４６】
前記転送ゲートの一端と他端とは前記Ｎ型不純物領域と前記読み出し用Ｎ型不純物半導体領域にそれぞれ接続され、前記入射光に応答して前記Ｎ型不純物領域に蓄積された前記信号電子は前記転送ゲートを介して前記読み出し用Ｎ型不純物半導体領域に伝達される。
【００４７】
前記Ｐ型不純物領域と前記読み出し用Ｎ型不純物半導体領域によりＰＮ接合が形成され、前記転送ゲートを介して前記読み出し用Ｎ型不純物半導体領域に伝達される前記信号電子は前記ＰＮ接合の容量により信号電圧に変換されて、前記信号電圧が前記ＭＯＳトランジスタの読み出しＭＯＳトランジスタ(Ｑ１)のゲート端子に供給されることを特徴とする(図１参照)。
【００４８】
より好適な実施の形態では、マトリックスの行方向および列方向に複数のフォトダイオード(ＰＤ)が配列され、前記複数のフォトダイオードの各フォトダイオードを含む各画素構造は前記Ｎ型不純物領域(２)と前記転送ゲート(ＴＲ)と前記読み出し用Ｎ型不純物半導体領域(４)と前記読み出しＭＯＳトランジスタ(Ｑ１)とを含む。
【００４９】
前記マトリックスの前記行方向および前記列方向に配列された前記複数のフォトダイオードにて同一列で複数行同時選択される複数のフォトダイオード(３１、３２、３３)からの複数の信号電圧が前記複数の垂直信号線(ＶＳＬ１、ＶＳＬ２、ＶＳＬ３)に転送されることを特徴とする(図２)。
【００５０】
他のより好適な実施の形態では、前記ＭＯＳトランジスタのリセット制御ＭＯＳトランジスタ(Ｑ３)によって、前記読み出し用Ｎ型不純物半導体領域(４)が所定の動作電位(Ｖcc)に設定されることを特徴とする(図１参照)。
【００５１】
更に他のより好適な実施の形態では、前記読み出しＭＯＳトランジスタ(Ｑ１)のドレイン・ソース電流経路に、ゲート端子に選択制御信号(ＳＥＬ)が供給される前記ＭＯＳトランジスタの垂直選択ＭＯＳトランジスタ(Ｑ２)のドレイン・ソース電流経路が直列に接続され、前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタとの直列接続は前記所定の動作電位と前記複数の垂直信号線の選択された１本の垂直信号線の間に接続されたことを特徴とする(図１、図２参照)。
【００５２】
別のより好適な実施の形態では、アレー(ＰＤＡ)の複数の行(Ｒｏｗ＿１、Ｒｏｗ＿２、Ｒｏｗ＿３〜Ｒｏｗ＿Ｎ)と複数の列(ＣＬ＿１、ＣＬ＿２、ＣＬ＿３〜ＣＬ＿Ｍ)の交点での複数の画素構造は、前記フォトダイオードと前記転送ゲートと前記読み出しＭＯＳトランジスタ(Ｑ１)と前記垂直選択ＭＯＳトランジスタ(Ｑ２)と前記リセット制御ＭＯＳトランジスタ(Ｑ３)とをそれぞれ含み、前記アレー(ＰＤＡ)にはＣＭＯＳ回路の垂直走査回路(１０)とＣＭＯＳ回路の水平走査回路(１１)とが接続されたことを特徴とする(図３参照)。
【００５３】
更に別のより好適な実施の形態では、前記水平走査回路(１１)の出力にはＣＭＯＳ回路の出力回路(１２)の入力が接続されたことを特徴とする(図３参照)。
【００５４】
具体的な実施の形態では、前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものである。
【００５５】
前記裏面照射型固体撮像装置は、グローバルシャッターの機能を実現するために、第１転送ゲート(Ｇ１)と、電荷蓄積部(Ｇ２)と、第２転送ゲート(Ｇ３)と、読み出し用Ｎ型不純物半導体領域(４)とを更に前記半導体基板の前記表面に具備するものである。
【００５６】
前記フォトダイオードの前記Ｎ型不純物領域(２)と前記電荷蓄積部(Ｇ２)の間に前記第１転送ゲート(Ｇ１)が接続され、前記電荷蓄積部(Ｇ２)と前記読み出し用Ｎ型不純物半導体領域(４)との間に前記第２転送ゲート(Ｇ３)が接続される。
【００５７】
前記第１転送ゲートは前記フォトダイオードの前記Ｎ型不純物領域に蓄積された前記信号電子を前記電荷蓄積部に転送する機能を持ち、前記第２転送ゲートは前記電荷蓄積部に蓄積された前記信号電子を前記読み出し用Ｎ型不純物半導体領域に転送する機能を持つことを特徴とする(図５、図８、図９、図１０参照)。
【００５８】
他の具体的な実施の形態では、前記電荷蓄積部(Ｇ２)と前記第２転送ゲート(Ｇ３)との各構造は、前記Ｐ型不純物領域と前記半導体基板の前記表面に形成された表面絶縁膜とゲート電極とを有する表面型ＭＯＳキャパシタによって構成されたことを特徴とする(図５、図８、図９、図１０参照)。
【００５９】
より具体的な実施の形態では、前記Ｎ型不純物領域(２)の一部は、前記読み出し用Ｎ型不純物半導体領域(４)の直下の前記半導体基板(１)の内部に延在して形成されている。
【００６０】
前記半導体基板(１)の前記内部に延在して形成された前記Ｎ型不純物領域(２)の前記一部と前記読み出し用Ｎ型不純物半導体領域(４)との間には、高不純物濃度のＰ型半導体領域(８)が形成されたことを特徴とする(図８、図９参照)。
【００６１】
他のより具体的な実施の形態では、前記フォトダイオードの前記Ｎ型不純物領域(２)に前記半導体基板の前記裏面に照射される前記入射光(ＬＧ)を導入するための開口部(ＯＰ)を有する遮光膜(ＳＨＬ)が前記半導体基板の前記裏面に形成されたことを特徴とする(図１、図５、図８、図９、図１０参照)。
【００６２】
最も具体的な実施の形態では、前記フォトダイオードの主要部の上部には、前記複数の垂直信号線とともに前記アレー(ＰＤＡ)の前記複数の画素構造において光の三原色の赤と緑と青の１つの同一色の隣接した２個の画素構造の前記読み出し用Ｎ型不純物半導体領域(４)の相互を連結するための画素連結信号線が形成されたことを特徴とする(図１１参照)。
【００６３】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６４】
［実施の形態１］
《裏面照射型ＣＭＯＳイメージ・センサの構成》
図１は、本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【００６５】
図１に示したように、シリコン半導体基板１としてのＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面には、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とがシリコンゲートＣＭＯＳ半導体製造プロセスを利用して形成されている。図１では、これらのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は、シリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部表面の上空に浮遊しているように描画されている。しかし、実際には、これらのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は、これらのＭＯＳトランジスタのゲート絶縁膜とゲート電極の多結晶シリコン層をマスクとしたＮ型不純物の部分的導入によってシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面に形成されているものである。
【００６６】
まずシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの内部に、受光素子としてのフォトダイオード(ＰＤ)３を形成するためのＮ−不純物領域２が形成されている。シリコン半導体基板１の裏面に絶縁膜ＩＮＳを介して金属や多結晶シリコン層等の導電層の遮光膜ＳＨＬが形成されて、シリコン半導体基板１の裏面の遮光膜ＳＨＬには、裏面照射による入射光ＬＧを受光素子としてのフォトダイオード(ＰＤ)３に照射させるための開口部ＯＰが形成されている。遮光膜ＳＨＬの開口部ＯＰの裏面絶縁膜ＩＮＳとフォトダイオード(ＰＤ)３のＮ−不純物領域２の間にはＰ型ウェル領域Ｐ−ＷｅｌｌのＰ型不純物領域が形成され、更にシリコン半導体基板１の表面絶縁膜ＩＮＳとフォトダイオード(ＰＤ)３のＮ−不純物領域２の間にはＰ＋型不純物領域５が形成されている。このように、埋め込み型フォトダイオード(ＰＤ)が形成されて、表面絶縁膜ＩＮＳとシリコン半導体基板１の表面シリコンとのシリコン界面準位による雑音、更に裏面絶縁膜ＩＮＳとシリコン半導体基板１の裏面シリコンとのシリコン界面準位による雑音を低減することが可能となる。
【００６７】
上述した埋め込み型フォトダイオード(ＰＤ)は、上記特許文献１に記載のｐ型高濃度層が付加されたフォトダイオードと、上記特許文献２に記載のＰ＋層が形成された埋め込みフォトダイオードと、上記特許文献３に記載のＰ＋アキュムレーション層を有するＨＡＤ(Hole Accumulation Diode)センサとして構成されたフォトダイオードと、上記特許文献４に記載のピンド・フォトダイオード(pinned photodiode)と、上記特許文献５に記載のＰ＋パッシベーションまたはピンニング層(passivation or pinning layer)等と類似した構造のものである。
【００６８】
更にシリコン半導体基板１の裏面には、オーバーフロー制御ＭＯＳトランジスタＱ４が形成されている。すなわち、このＭＯＳトランジスタＱ４は、Ｎ−不純物領域２をソース領域とし導電層Ｇ４をゲート電極としＮ型オーバーフロードレイン(ＯＦＤ)６をドレイン領域として構成されている。このオーバーフロー制御ＭＯＳトランジスタＱ４は、フォトダイオード(ＰＤ)３のカソードとして機能するＮ−不純物領域２の内部に蓄積された余剰電子を高電位の電源電圧Ｖccに放出する機能を有している。一方、図１に示されていないが、シリコン半導体基板１には、フォトダイオード(ＰＤ)３のアノードとして機能するシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌを低電位の接地電位ＧＮＤに接続するためのＰ＋不純物領域が形成されている。従って、フォトダイオード(ＰＤ)３のアノードとして機能するシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの内部に蓄積された余剰正孔は、低電位の接地電位ＧＮＤに放出されることが可能となる。尚、図１の本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは図示されていないが、Ｎ型オーバーフロードレイン(ＯＦＤ)６の下部には、Ｎ型オーバーフロードレイン(ＯＦＤ)６へ裏面照射による入射光ＬＧが照射しないように他の遮光膜が形成されるものである。
【００６９】
シリコン半導体基板１への入射光ＬＧの裏面照射によってフォトダイオード(ＰＤ)３のＮ−不純物領域２の内部に信号電子が蓄積され、この信号電子の信号は転送ゲートＴＲとフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４とを介して読み出しＭＯＳトランジスタＱ１のゲート端子に伝達される。転送ゲートＴＲは、フォトダイオード(ＰＤ)３のＮ−不純物領域２をソースとし、表面絶縁膜ＩＮＳをゲート絶縁膜として、ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３の多結晶シリコン層のゲート電極と同時に形成される多結晶シリコン層をゲート電極とし、フローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４をドレインとして形成される。
【００７０】
転送ゲートＴＲのゲート電極に高電位の転送制御信号が供給されることにより転送ゲートＴＲが導通するので、フォトダイオード(ＰＤ)３のＮ−不純物領域２の内部に蓄積されていた信号電子が転送ゲートＴＲを介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。その結果、フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の容量ＦＤ＿Ｃによって信号電子による電流は信号電圧に変換され、変換された信号電圧は読み出しＭＯＳトランジスタＱ１のゲート端子に伝達される。更に、読み出しＭＯＳトランジスタＱ１のソースフォロワ出力信号は、ゲート端子に選択制御信号ＳＥＬが供給される垂直選択ＭＯＳトランジスタＱ２のドレイン・ソース電流経路を介して、複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３のいずれかの垂直信号線に選択的に接続可能とされている。
【００７１】
《複数の垂直信号線の素子構造》
更に、図１の本発明の実施の形態１においては、フォトダイオード(ＰＤ)の感度の低下の軽減を可能とし画素の読み出し時間を短縮するために、受光素子(ＰＤ)としてシリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２によって構成されたフォトダイオード(ＰＤ)３の主要部の上部には、特に同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧を転送するための複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が形成されている。
【００７２】
また更に、図１の本発明の実施の形態１では、複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３の信号が複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３の直下のフォトダイオード(ＰＤ)に雑音として伝達されることを軽減するために、フォトダイオード(ＰＤ)３の主要部と上部の複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３との間に導電性のシールド層Ｓｈｉｅｌｄが形成されている。導電性のシールド層Ｓｈｉｅｌｄは導電金属を使用できるが、転送ゲートＴＲのゲート電極と同様に、ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３の多結晶シリコン層のゲート電極と同時に形成される多結晶シリコン層が使用される。尚、上層の複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３と下層の導電性のシールド層Ｓｈｉｅｌｄの間には、二酸化シリコン膜等による第１層目の層間絶縁膜が形成されている。
【００７３】
また、フォトダイオード(ＰＤ)３の主要部と上部の複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３との間に形成された導電性のシールド層Ｓｈｉｅｌｄは、安定された電圧レベルに設定された接地電位ＧＮＤに接続されている。しかし、電源電圧Ｖccの電圧レベルを安定化することによって、この導電性のシールド層Ｓｈｉｅｌｄは安定された電圧レベルに設定された電源電圧Ｖccに接続されることも可能である。
【００７４】
《裏面照射型ＣＭＯＳイメージ・センサの等価回路》
図２は、図１に示した構造を有する本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサにおいて、同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧が複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３によって転送されることを示すための等価回路を示す図である。
【００７５】
図２において、マトリックスの行方向および列方向に配列された複数のフォトダイオード(ＰＤ)において、同一列で複数行同時選択される複数のフォトダイオードが３個のフォトダイオード３１、３２、３３である。３個のフォトダイオード３１、３２、３３のアノードとして機能するシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌは低電位の接地電位ＧＮＤに接続され、３個のフォトダイオード３１、３２、３３のカソードとして機能するＮ−不純物領域２は３個の転送ゲートＴＲ＿１、ＴＲ＿２、ＴＲ＿３の一端にそれぞれ接続されている。３個の転送ゲートＴＲ＿１、ＴＲ＿２、ＴＲ＿３の他端は、それぞれ３個のリセット制御ＭＯＳトランジスタＱ１３、Ｑ２３、Ｑ３３のソース端子と３個のＰＮ接合容量ＦＤ＿Ｃ１、ＦＤ＿Ｃ２、ＦＤ＿Ｃ３の一端と３個の読み出しＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３のゲート端子に接続され、３個のＰＮ接合容量ＦＤ＿Ｃ１、ＦＤ＿Ｃ２、ＦＤ＿Ｃ３の他端は低電位の接地電位ＧＮＤに接続される。
【００７６】
３行に配列された３個の転送ゲートＴＲ＿１、ＴＲ＿２、ＴＲ＿３のゲート電極には３行同時選択のために同時に高電位の転送ゲート制御信号が供給されることによって、３個の転送ゲートＴＲ＿１、ＴＲ＿２、ＴＲ＿３は略同時に導通する。
【００７７】
３個の読み出しＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３のソース端子と３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３との間にドレイン・ソース電流経路がそれぞれ接続された３個の垂直選択ＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ２３のゲート端子には、それぞれ同一のタイミングでハイレベルの選択レベルに設定される３個の選択制御信号ＳＥＬ＿１、ＳＥＬ＿２、ＳＥＬ＿３が供給される。尚、実際には、３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３は、同一列で複数行に配列されている複数のフォトダイオードが３個のフォトダイオード３１、３２、３３の上部に形成されている。
【００７８】
《水平・垂直走査回路を有するＣＭＯＳイメージ・センサ》
図３は、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサのより具体的な構成を示す図である。
【００７９】
すなわち、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード・アレー(ＰＤＡ)の複数の行Ｒｏｗ＿１、Ｒｏｗ＿２、Ｒｏｗ＿３〜Ｒｏｗ＿Ｎと複数の列ＣＬ＿１、ＣＬ＿２、ＣＬ＿３〜ＣＬ＿Ｍの各交点には複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭが半導体集積回路１の半導体チップに集積化されている。
【００８０】
これらの複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造には、図１に示したシリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２のＰＮ接合によって形成された受光素子と、転送ゲートＴＲと、フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４と、読み出しＭＯＳトランジスタＱ１と、垂直選択ＭＯＳトランジスタＱ２と、リセット制御ＭＯＳトランジスタＱ３とが含まれている。
【００８１】
更に図３に示したように、フォトダイオード・アレー(ＰＤＡ)の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の上部には、３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が形成されている。
【００８２】
また図３において、第１列ＣＬ＿１と第１行Ｒｏｗ＿１の交点の画素構造Ｐ１１と、第１列ＣＬ＿１と第２行Ｒｏｗ＿２の交点の画素構造Ｐ２１と、第１列ＣＬ＿１と第３行Ｒｏｗ＿３の交点の画素構造Ｐ３１は、図２に示した３個の画素構造と同様に同一列で３行同時選択されるものである。更に図３に示したように、フォトダイオード・アレー(ＰＤＡ)の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の黒丸は、各画素構造に含まれた垂直選択ＭＯＳトランジスタＱ２のソース端子が３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３のいずれの垂直信号線に接続されているかを示すものである。
【００８３】
同様に図３において、第２列ＣＬ＿２と第１行Ｒｏｗ＿１の交点の画素構造Ｐ１２と、第２列ＣＬ＿２と第２行Ｒｏｗ＿２の交点の画素構造Ｐ２２と、第２列ＣＬ＿２と第３行Ｒｏｗ＿３の交点の画素構造Ｐ３２は、図２に示した３個の画素構造と同様に同一列で３行同時選択される。以下同様にして図３において、第Ｍ列ＣＬ＿Ｍと第１行Ｒｏｗ＿１の交点の画素構造Ｐ１Ｍと、第Ｍ列ＣＬ＿Ｍと第２行Ｒｏｗ＿２の交点の画素構造Ｐ２Ｍと、第Ｍ列ＣＬ＿Ｍと第３行Ｒｏｗ＿３の交点の画素構造Ｐ３Ｍも、図２に示した３個の画素構造と同様に同一列で３行同時選択される。その結果、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは、略同一時刻に第１行Ｒｏｗ＿１と第２行Ｒｏｗ＿２と第３行Ｒｏｗ＿３とが同時選択されることによって、この３行Ｒｏｗ＿１、２、３と全ての列ＣＬ＿１、２、３〜Ｍとの交点の画素構造Ｐ１１、Ｐ２１、Ｐ３１、Ｐ１２、Ｐ２２、Ｐ３２、〜Ｐ１Ｍ、Ｐ２Ｍ、Ｐ３Ｍからの読み出し信号が合計Ｍ系統の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３を介して並列に転送されることが可能である。
【００８４】
以下同様にして、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは、略同一時刻に第Ｎ−２行Ｒｏｗ＿Ｎ−２と第Ｎ−１行Ｒｏｗ＿Ｎ−１と第Ｎ行Ｒｏｗ＿Ｎが同時選択されることによって、この３行Ｒｏｗ＿Ｎ−２、Ｎ−１、Ｎと全ての列ＣＬ＿１、２、３〜Ｍとの交点の画素構造Ｐ(Ｎ−２)１、Ｐ(Ｎ−１)１、ＰＮ１、Ｐ(Ｎ−２)２、Ｐ(Ｎ−１)２、ＰＮ２、〜Ｐ(Ｎ−２)Ｍ、Ｐ(Ｎ−１)Ｍ、ＰＮＭからの読み出し信号が、合計Ｍ系統の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３を介して並列に転送されることが可能である。
【００８５】
更に図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは、上述した全列での複数行同時選択を実行するために、フォトダイオード・アレー(ＰＤＡ)に垂直走査回路１０と水平走査回路１１が接続され、水平走査回路１１には出力回路１２が接続されている。尚、垂直走査回路１０と水平走査回路１１と出力回路１２とは、全てＣＭＯＳ回路によって構成されている。
【００８６】
垂直走査回路１０は、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに第１選択制御信号ＳＥＬ＿１を供給して、更に第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに第２選択制御信号ＳＥＬ＿２を供給して、以下同様にして第Ｎの行Ｒｏｗ＿Ｎの複数の画素構造ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の垂直選択トランジスタＱ２のゲートに第Ｎ選択制御信号ＳＥＬ＿Ｎを供給する。
【００８７】
垂直走査回路１０は、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造のリセット制御ＭＯＳトランジスタＱ３のゲートに第１リセット制御信号ＲＥＳＥＴ＿１を供給して、また更に第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造のリセット制御ＭＯＳトランジスタＱ３のゲートに第２リセット制御信号ＲＥＳＥＴ＿２を供給して、以下同様にして第Ｎの行Ｒｏｗ＿Ｎの複数の画素構造ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造のリセット制御ＭＯＳトランジスタＱ３のゲートには第Ｎリセット制御信号ＲＥＳＥＴ＿Ｎを供給する。
【００８８】
更に垂直走査回路１０は、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の転送ゲートＴＲのゲート電極に第１転送制御信号ＴＲ＿１を供給して、また更に第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の転送ゲートＴＲのゲート電極に第２転送制御信号ＴＲ＿２を供給して、以下同様にして第Ｎの行Ｒｏｗ＿Ｎの複数の画素構造ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の転送ゲートＴＲのゲート電極には第Ｎ転送制御信号ＴＲ＿Ｎを供給する。
【００８９】
また、フォトダイオード・アレー(ＰＤＡ)の合計Ｍ系統の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３は、水平走査回路１１で合計の個数が３Ｍ個のカラムアンプ１１０と合計の個数が３Ｍ個のカラムＡ／Ｄ変換器１１１を介して水平読み出し回路１１２の入力端子に接続され、水平読み出し回路１１２の出力端子は出力回路１２の入力端子に接続されている。
【００９０】
図４は、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの撮影動作と読み出し動作とに関係する信号波形を示す図である。
【００９１】
図４に示す時刻Ｔ０において、図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの動作が開始される。
【００９２】
時刻Ｔ１で、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第１リセット制御信号ＲＥＳＥＴ＿１がローレベルからハイレベルに変化して、また第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第２リセット制御信号ＲＥＳＥＴ＿２がローレベルからハイレベルに変化して、同様に第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第３リセット制御信号ＲＥＳＥＴ＿３がローレベルからハイレベルに変化する。
【００９３】
またこの時刻Ｔ１で、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第１転送制御信号ＴＲ＿１がローレベルからハイレベルに変化して、また更に第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第２転送制御信号ＴＲ＿２がローレベルからハイレベルに変化して、同様に、第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第３転送制御信号ＴＲ＿３がローレベルからハイレベルに変化する。
【００９４】
次に、時刻Ｔ２では、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第１転送制御信号ＴＲ＿１がハイレベルからローレベルに変化して、また更に第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第２転送制御信号ＴＲ＿２がハイレベルからローレベルに変化して、同様に、第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第３転送制御信号ＴＲ＿３がハイレベルからローレベルに変化する。
【００９５】
従って、時刻Ｔ１から時刻Ｔ２までの期間において、選択された３行Ｒｏｗ＿１、２、３に含まれた画素構造のフォトダイオード(ＰＤ)のＰＮ接合が、高電位の電源電圧Ｖccによって逆バイアスの状態にリセットされる。
【００９６】
次に、時刻Ｔ３では、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍのリセット制御トランジスタＱ３のゲートに供給される第１リセット制御信号ＲＥＳＥＴ＿１がハイレベルからローレベルに変化して、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍのリセット制御トランジスタＱ３のゲートに供給される第２リセット制御信号ＲＥＳＥＴ＿２がハイレベルからローレベルに変化して、同様に、第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍのリセット制御トランジスタＱ３のゲートに供給される第３リセット制御信号ＲＥＳＥＴ＿３がハイレベルからローレベルに変化する。
【００９７】
従って、時刻Ｔ２から時刻Ｔ３までの期間において、選択された３行Ｒｏｗ＿１、２、３に含まれた画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の容量ＦＤ＿Ｃが高電位の電源電圧Ｖccによって逆バイアスの状態にリセットされる。
【００９８】
時刻Ｔ４では３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の垂直選択トランジスタＱ２のゲートに供給される第１と第２と第３の選択制御信号ＳＥＬ＿１、２、３がローレベルからハイレベルに変化するので、時刻Ｔ３から時刻Ｔ６までの期間に３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造においては同時露光が実行され、この複数の画素構造のフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子が蓄積される。
【００９９】
時刻Ｔ５で第１と第２と第３の選択制御信号ＳＥＬ＿１、２、３がハイレベルからローレベルに変化するので、時刻Ｔ４から時刻Ｔ５までの期間に３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造のダーク読み出しが実行される。ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味する。
【０１００】
時刻Ｔ５よりも若干遅延した時刻Ｔ６で３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の転送ゲートＴＲのゲート電極に供給される第１と第２と第３の転送制御信号ＴＲ＿１、２、３がローレベルからハイレベルに変化して、その後の時刻Ｔ７で第１と第２と第３の転送制御信号ＴＲ＿１、２、３がハイレベルからローレベルに変化する。従って時刻Ｔ６から時刻Ｔ７の期間には、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の各画素構造において、フォトダイオード(ＰＤ)のＮ−不純物領域２に蓄積されていた信号電子が転送ゲートＴＲを介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
【０１０１】
時刻Ｔ８では３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の垂直選択トランジスタＱ２のゲートに供給される第１と第２と第３の選択制御信号ＳＥＬ＿１、２、３がローレベルからハイレベルに変化して、その後の時刻Ｔ９では第１と第２と第３の選択制御信号ＳＥＬ＿１、２、３がハイレベルからローレベルに変化する。従って時刻Ｔ８から時刻Ｔ９の期間には、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され、合計でＭ系統の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３を介して水平走査回路１１に並列に転送される。
【０１０２】
時刻Ｔ１0で第４の行Ｒｏｗ＿４の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第４リセット制御信号ＲＥＳＥＴ＿４がローレベルからハイレベルに変化して、また第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第５リセット制御信号ＲＥＳＥＴ＿５がローレベルからハイレベルに変化して、同様に第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍのリセット制御ＭＯＳトランジスタＱ３のゲートに供給される第６リセット制御信号ＲＥＳＥＴ＿６がローレベルからハイレベルに変化する。
【０１０３】
またこの時刻Ｔ１０では、第４の行Ｒｏｗ＿４の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第４転送制御信号ＴＲ＿４がローレベルからハイレベルに変化して、また更に第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第５転送制御信号ＴＲ＿２がローレベルからハイレベルに変化して、同様に、第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第６転送制御信号ＴＲ＿６がローレベルからハイレベルに変化する。
【０１０４】
次に時刻Ｔ１１では、第４の行Ｒｏｗ＿４の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第４転送制御信号ＴＲ＿４がハイレベルからローレベルに変化して、また更に第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第５転送制御信号ＴＲ＿５がハイレベルからローレベルに変化して、同様に、第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍの各画素構造の転送ゲートＴＲのゲート電極に供給される第６転送制御信号ＴＲ＿６がハイレベルからローレベルに変化する。
【０１０５】
従って、時刻Ｔ１０から時刻Ｔ１１までの期間において、選択された３行Ｒｏｗ＿４、５、６に含まれた画素構造のフォトダイオード(ＰＤ)のＰＮ接合が、高電位の電源電圧Ｖccによって逆バイアスの状態にリセットされる。
【０１０６】
次に時刻Ｔ１２では、第４の行Ｒｏｗ＿４の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍのリセット制御トランジスタＱ３のゲートに供給される第４リセット制御信号ＲＥＳＥＴ＿４がハイレベルからローレベルに変化して、第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍのリセット制御トランジスタＱ３のゲートに供給される第５リセット制御信号ＲＥＳＥＴ＿５がハイレベルからローレベルに変化して、同様に第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍのリセット制御トランジスタＱ３のゲートに供給される第６リセット制御信号ＲＥＳＥＴ＿６がハイレベルからローレベルに変化する。
【０１０７】
従って、時刻Ｔ１１から時刻Ｔ１２までの期間において、選択された３行Ｒｏｗ＿４、５、６に含まれた画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の容量ＦＤ＿Ｃが高電位の電源電圧Ｖccによって逆バイアスの状態にリセットされる。
【０１０８】
時刻Ｔ１３では３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の垂直選択トランジスタＱ２のゲートに供給される第４と第５と第６の選択制御信号ＳＥＬ＿４、５、６がローレベルからハイレベルに変化するので、時刻Ｔ１２から時刻Ｔ１５までの期間に３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造においては同時露光が実行され、この複数の画素構造のフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子が蓄積される。
【０１０９】
時刻Ｔ１４では第４と第５と第６の選択制御信号ＳＥＬ＿４、５、６がハイレベルからローレベルに変化するので、時刻Ｔ１３から時刻Ｔ１４までの期間には３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造のダーク読み出しが実行される。上述したように、ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味する。
【０１１０】
時刻Ｔ１４よりも若干遅延した時刻Ｔ１５では３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の転送ゲートＴＲのゲート電極に供給される第４と第５と第６の転送制御信号ＴＲ＿４、５、６がローレベルからハイレベルに変化して、その後の時刻Ｔ１６では第４と第５と第６の転送制御信号ＴＲ＿４、５、６がハイレベルからローレベルに変化する。従って時刻Ｔ１５から時刻Ｔ１６の期間には、３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の各画素構造において、フォトダイオード(ＰＤ)のＮ−不純物領域２に蓄積されていた信号電子が転送ゲートＴＲを介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
【０１１１】
時刻Ｔ１７では３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の垂直選択トランジスタＱ２のゲートに供給される第４と第５と第６の選択制御信号ＳＥＬ＿４、５、６がローレベルからハイレベルに変化して、その後の時刻Ｔ１８では第４と第５と第６の選択制御信号ＳＥＬ＿４、５、６がハイレベルからローレベルに変化する。従って時刻Ｔ１７から時刻Ｔ１８の期間には、３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され、合計でＭ系統の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３を介して水平走査回路１１に並列に転送される。
【０１１２】
時刻Ｔ１９の以降では、残りの３行Ｒｏｗ＿７、８、９以降の複数の画素構造に関しても同様な読み出し動作が実行されるものである。
【０１１３】
《実施の形態１の効果》
以上のように図１から図４で説明した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサによれば、下記の理由によって当初の目的を達成することができる。
【０１１４】
すなわち、図１から図４に示した裏面照射型ＣＭＯＳイメージ・センサによれば、フォトダイオード(ＰＤ)の感度の低下の軽減を可能とし画素の読み出し時間を短縮するために、受光素子(ＰＤ)としてシリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２によって構成されたフォトダイオード(ＰＤ)３の主要部の上部には、特に同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧を転送するための複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が形成されている。
【０１１５】
一方、シリコン半導体基板１の裏面からの裏面照射による入射光ＬＧは、シリコン半導体基板１の裏面の遮光膜ＳＨＬに形成された開口部ＯＰを介してシリコン半導体基板１の内部に形成されたフォトダイオード(ＰＤ)３のＰＮ接合に照射されることができる。
【０１１６】
従って、図１から図４に示した本発明の実施の形態１によれば、上述の裏面照射型ＣＭＯＳイメージ・センサを使用しているので、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２とによって構成されたフォトダイオード(ＰＤ)３の主要部の上部に、画素の読み出し時間を短縮するため同一列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧を転送するための複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３を形成しても、フォトダイオード(ＰＤ)３の感度の低下が生じることがない。その結果、本発明の実施の形態１によれば、フォトダイオード(ＰＤ)の感度の低下の軽減を可能としつつ画素の読み出し時間の短縮の軽減が可能な裏面照射型ＣＭＯＳイメージ・センサの提供が可能となる。
【０１１７】
［実施の形態２］
《グローバルシャッターのための素子構造》
図５は、本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【０１１８】
図５に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサが図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
【０１１９】
すなわち、図５に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサにおいては、グローバルシャッターの機能を実現するために、シリコン半導体基板１の表面ではフォトダイオード(ＰＤ)３のＮ−不純物領域２とフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４との間には、第１転送ゲートＧ１と電荷蓄積部Ｇ２と第２転送ゲートＧ３とが形成されている。
【０１２０】
図５に示した裏面照射型ＣＭＯＳイメージ・センサの第１転送ゲートＧ１の構造および機能は、図１に示した裏面照射型ＣＭＯＳイメージ・センサの転送ゲートＴＲの構造および機能と全く同一である。
【０１２１】
電荷蓄積部Ｇ２はゲート電極(Ｇ２)とシリコン半導体基板１の表面絶縁膜ＩＮＳとシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの第１の表面型ＭＯＳキャパシタによって形成され、第２転送ゲートＧ３はゲート電極(Ｇ３)とシリコン半導体基板１の表面絶縁膜ＩＮＳとシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの第２の表面型ＭＯＳキャパシタとフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４によって形成されている。
【０１２２】
尚、フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４は、第２転送ゲートＧ３のゲート絶縁膜とゲート電極(Ｇ３)の多結晶シリコン層をマスクとしたＮ型不純物の部分的導入によりシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面に形成される。また更に、フォトダイオード(ＰＤ)３のＮ−不純物領域２は、導電層としてのシールド層Ｓｈｉｅｌｄとしての多結晶シリコン層の形成の以前に、シリコン半導体基板１の上方からＮ型不純物イオンの高エネルギー・イオン打ち込みによってシリコン半導体基板１の内部深くの部分に形成されたものである。
【０１２３】
《等価回路》
図６は、図５に示した構造を有する本発明の実施の形態２によるグローバルシャッターの機能を実現する裏面照射型ＣＭＯＳイメージ・センサにおいて、同一の列で複数行同時選択される複数のフォトダイオード(ＰＤ)からの複数の信号電圧が複数の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３によって転送されることを示すための等価回路を示す図である。
【０１２４】
図６に示したように、マトリックスの行方向および列方向に配列された複数のフォトダイオード(ＰＤ)で、同一列で複数行同時選択される複数のフォトダイオードが３個のフォトダイオード３１、３２、３３である。
【０１２５】
３個のフォトダイオード３１、３２、３３のアノードとして機能するシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌは低電位の接地電位ＧＮＤに接続され、３個のフォトダイオード３１、３２、３３のカソードとして機能するＮ−不純物領域２は３個の直列接続の第１転送ゲートＧ１１、Ｇ２１、Ｇ３１と電荷蓄積部Ｇ１２、Ｇ２２、Ｇ３２と第２転送ゲートＧ１３、Ｇ２３、Ｇ３３の一端にそれぞれ接続されている。
【０１２６】
３個の直列接続の第１転送ゲートＧ１１、Ｇ２１、Ｇ３１と電荷蓄積部Ｇ１２、Ｇ２２、Ｇ３２と第２転送ゲートＧ１３、Ｇ２３、Ｇ３３の他端は３個のリセット制御ＭＯＳトランジスタＱ１３、Ｑ２３、Ｑ３３のソース端子と３個のＰＮ接合容量ＦＤ＿Ｃ１、ＦＤ＿Ｃ２、ＦＤ＿Ｃ３の一端と３個の読み出しＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３のゲート端子にそれぞれ接続され、３個のＰＮ接合容量ＦＤ＿Ｃ１、ＦＤ＿Ｃ２、ＦＤ＿Ｃ３の他端は低電位の接地電位ＧＮＤに接続される。
【０１２７】
図５と図６とに示した構造を有する本発明の実施の形態２によるグローバルシャッターの機能を実現する裏面照射型ＣＭＯＳイメージ・センサにおいても、グローバルシャッターの機能を有するフォトダイオード・アレー(ＰＤＡ)には、図３に示したような垂直走査回路１０と水平走査回路１１と出力回路１２が接続されることが可能である。
【０１２８】
《撮像動作》
図５と図６とに示す本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサによれば、下記のような撮像動作が実行されるものである。
【０１２９】
受光素子としてのフォトダイオード(ＰＤ)３に裏面照射による入射光ＬＧが照射されると、フォトダイオード(ＰＤ)３のＰＮ接合の空乏層において入射光ＬＧの光子によるシリコンの価電子帯から伝導帯への電子の励起が発生するので、ＰＮ接合の空乏層で電子・正孔対が生成される。従って、ＰＮ接合の空乏層で生成される電子・正孔対の電子と正孔とはＰＮ接合の空乏層の電位勾配に沿ってＰＮ接合のＮ−不純物領域２とシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとにそれぞれ流入するので、ＰＮ接合には入射光ＬＧに応答した信号電流が流れるものである。その結果、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって構成されたフォトダイオード(ＰＤ)３は裏面照射による入射光ＬＧをその光量に略比例した信号電荷に変換するので、信号電子がＮ−不純物領域２に蓄積されるものである。
【０１３０】
第１転送ゲートＧ１のゲート電極(Ｇ１)に供給される高電位制御電圧に応答して、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２の間のＰＮ接合によって形成された第１転送ゲートＧ１のＰＮ接合の電位障壁の高さが低下するので、Ｎ−不純物領域２に蓄積されていた信号電子がシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌに注入される。更に第１転送ゲートＧ１のゲート電極(Ｇ１)に供給される高電位制御電圧によるＭＯＳ電界効果によりゲート電極(Ｇ１)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に高電位のポテンシャル・ウェル(電位の井戸)が形成されて、注入された信号電子ＳＣはゲート電極(Ｇ１)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに転送される。
【０１３１】
更に、電荷蓄積部Ｇ２のゲート電極(Ｇ２)に供給される高電位の制御電圧によるＭＯＳ電界効果によってゲート電極(Ｇ２)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にも、高電位のポテンシャル・ウェルが形成される。従って、第１転送ゲートＧ１のゲート電極(Ｇ１)の直下に転送された信号電子ＳＣは、電荷蓄積部Ｇ２のゲート電極(Ｇ２)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに蓄積される。
【０１３２】
更に第２転送ゲートＧ３のゲート電極(Ｇ３)に供給される高電位制御電圧によるＭＯＳ電界効果によってゲート電極(Ｇ３)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にも、高電位のポテンシャル・ウェルが形成される。その結果、電荷蓄積部Ｇ２のゲート電極(Ｇ２)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに蓄積されていた信号電子ＳＣが、第２転送ゲートＧ３のゲート電極(Ｇ３)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に高電位のポテンシャル・ウェルに転送される。
【０１３３】
また、リセット制御ＭＯＳトランジスタＱ３の導通によってフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４は高電位電源電圧Ｖccのレベルにプリチャージされているので、第２転送ゲートＧ３のゲート電極(Ｇ３)の直下のポテンシャル・ウェルに転送された信号電子ＳＣはフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４に転送される。その結果、信号電子ＳＣの電流は、フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の容量ＦＤ＿Ｃによって信号電圧に変換される。従って、ＰＮ接合の容量ＦＤ＿Ｃの信号電圧は、ソースフォロワとして動作する読み出しＭＯＳトランジスタＱ１と選択制御信号ＳＥＬによって導通状態に制御される垂直選択ＭＯＳトランジスタＱ２とを介して、垂直信号線に読み出されることが可能となる。
【０１３４】
図７は、図５と図６とに示す本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの動作に関係する信号波形を示す図である。
【０１３５】
図７に示すように、時刻Ｔ０において図５と図６に示す本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの動作が開始される。
【０１３６】
時刻Ｔ１では、フォトダイオード・アレー(ＰＤＡ)に含まれる全ての画素構造のリセット制御ＭＯＳトランジスタＱ３のゲート電極に供給されるリセット制御信号ＲＥＳＥＴと、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの第１転送ゲートＧ１のゲート電極と第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの第１転送ゲートＧ１のゲート電極と第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍの第１転送ゲートＧ１のゲート電極に供給されるゲート駆動信号ＳＧ１が、ローレベルからハイレベルに変化する。
【０１３７】
時刻Ｔ１では、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの電荷蓄積部Ｇ２のゲート電極と第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの電荷蓄積部Ｇ２のゲート電極と第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍの電荷蓄積部Ｇ２のゲート電極に供給されるゲート駆動信号ＳＧ２が、ローレベルからハイレベルに変化する。
【０１３８】
また同様に時刻Ｔ１で、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの第２転送ゲートＧ３のゲート電極と第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの第２転送ゲートＧ３のゲート電極と第３の行Ｒｏｗ＿３の複数の画素構造Ｐ３１、Ｐ３２〜Ｐ３Ｍの第２転送ゲートＧ３のゲート電極に供給されるゲート駆動信号ＳＧ３が、ローレベルからハイレベルに変化する。
【０１３９】
更に時刻Ｔ１では、第４の行Ｒｏｗ＿１の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍの第１転送ゲートＧ１のゲート電極と第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍの第１転送ゲートＧ１のゲート電極と第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍの第１転送ゲートＧ１のゲート電極と残り全ての行の複数の画素構造の第１転送ゲートＧ１のゲート電極に供給されるゲート駆動信号ＳＧ１が、ローレベルからハイレベルに変化する。
【０１４０】
時刻Ｔ１では、第４の行Ｒｏｗ＿１の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍの電荷蓄積部Ｇ２のゲート電極と第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍの電荷蓄積部Ｇ２のゲート電極と第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍの電荷蓄積部Ｇ２のゲート電極と残り全ての行の複数の画素構造の電荷蓄積部Ｇ２のゲート電極に供給されるゲート駆動信号ＳＧ２が、ローレベルからハイレベルに変化する。
【０１４１】
また同様に時刻Ｔ１で、第４の行Ｒｏｗ＿１の複数の画素構造Ｐ４１、Ｐ４２〜Ｐ４Ｍの第２転送ゲートＧ３のゲート電極と第５の行Ｒｏｗ＿５の複数の画素構造Ｐ５１、Ｐ５２〜Ｐ５Ｍの第２転送ゲートＧ３のゲート電極と第６の行Ｒｏｗ＿６の複数の画素構造Ｐ６１、Ｐ６２〜Ｐ６Ｍの第２転送ゲートＧ３のゲート電極と残り全ての行の複数の画素構造の第２転送ゲートＧ３のゲート電極に供給されるゲート駆動信号ＳＧ３が、ローレベルからハイレベルに変化する。
【０１４２】
その後の時刻Ｔ２で、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造と他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造と残り全ての行の複数の画素構造に供給されるゲート駆動信号ＳＧ１、ＳＧ２、ＳＧ３が、ハイレベルからローレベルに変化する。従って、時刻Ｔ１から時刻Ｔ２までの期間に、フォトダイオード・アレー(ＰＤＡ)に含まれた全ての画素構造において、フォトダイオード(ＰＤ)と第１転送ゲートＧ１と電荷蓄積部Ｇ２と第２転送ゲートＧ３とフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とが高電位の電源電圧Ｖccのレベルの初期状態にリセットされる。
【０１４３】
時刻Ｔ３で３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造と他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造と残り全ての行の複数の画素構造に供給されるゲート駆動信号ＳＧ１、ＳＧ２がローレベルからハイレベルに変化するので、時刻Ｔ２から時刻Ｔ３までの期間に、フォトダイオード・アレー(ＰＤＡ)に含まれた全ての画素構造において同時露光が実行され、全ての画素構造のフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子が蓄積される。
【０１４４】
時刻Ｔ４で３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造と他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造と残り全ての行の複数の画素構造に供給されるゲート駆動信号ＳＧ１がハイレベルからローレベルに変化するので、時刻Ｔ３から時刻Ｔ４までの期間にフォトダイオード・アレー(ＰＤＡ)に含まれた全ての画素構造においてフォトダイオード(ＰＤ)のＮ−不純物領域２から電荷蓄積部Ｇ２に信号電子が転送される。
【０１４５】
時刻Ｔ５では、フォトダイオード・アレー(ＰＤＡ)に含まれる全ての画素構造のリセット制御ＭＯＳトランジスタＱ３のゲート電極に供給されるリセット制御信号ＲＥＳＥＴが、ハイレベルからローレベルに変化する。従って、略時刻Ｔ４から時刻Ｔ５の期間には、フォトダイオード・アレー(ＰＤＡ)の全ての画素構造では、リセット制御ＭＯＳトランジスタＱ３の導通によってフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４のリセット動作が実行される。
【０１４６】
時刻Ｔ６で、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造に供給される選択制御信号ＳＥＬがローレベルからハイレレベルに変化して、更に時刻Ｔ７でこの選択制御信号ＳＥＬがハイレベルからローレベルに変化する。従って、略時刻Ｔ６から時刻Ｔ７の期間には、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造のダーク読み出しが実行される。ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味する。
【０１４７】
時刻Ｔ７よりも若干遅延した時刻Ｔ８では３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の第２転送ゲートＧ３のゲート電極に供給される転送ゲート駆動信号ＳＧ３がローレベルからハイレレベルに変化して、更に時刻９ではこの転送ゲート駆動信号ＳＧ３がハイレベルからローレベルに変化する。従って、時刻Ｔ８から時刻Ｔ９の期間には、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の各画素構造において、電荷蓄積部Ｇ２に蓄積されていた信号電子が、第２転送ゲートＧ３を介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
【０１４８】
時刻Ｔ１０では、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造に供給される選択制御信号ＳＥＬがローレベルからハイレレベルに変化して、更に時刻Ｔ１１でこの選択制御信号ＳＥＬがハイレベルからローレベルに変化する。従って、略時刻Ｔ１０から時刻Ｔ１１の期間には、３行Ｒｏｗ＿１、２、３に含まれた複数の画素構造の信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され第１垂直信号線ＶＳＬ１、第２垂直信号線ＶＳＬ２〜第Ｍ垂直信号線ＶＳＬＭに読み出される。
【０１４９】
時刻Ｔ１２ではフォトダイオード・アレー(ＰＤＡ)の全ての画素構造のリセット制御ＭＯＳトランジスタＱ３のゲート電極に供給されるリセット制御信号ＲＥＳＥＴがローレベルからハイレレベルに変化した後、時刻Ｔ１３ではこのリセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化する。従って、略時刻Ｔ１２から時刻Ｔ１３の期間には、全ての画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４の信号電圧が高電位の電源電圧Ｖccにリセットされる。
【０１５０】
この間に、他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の電荷蓄積部Ｇ２のゲート電極(Ｇ２)には高電位のゲート駆動信号ＳＧ２が供給され続けていたので、電荷蓄積部Ｇ２のゲート電極(Ｇ２)の直下には信号電子が蓄積された状態に保持されたものである。
【０１５１】
時刻Ｔ１４で、他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造に供給される選択制御信号ＳＥＬがローレベルからハイレレベルに変化して、更に時刻Ｔ１５ではこの選択制御信号ＳＥＬがハイレベルからローレベルに変化する。従って、略時刻Ｔ１４から時刻Ｔ１５の期間には、他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造のダーク読み出しが実行される。ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味する。
【０１５２】
時刻Ｔ１５よりも若干遅延した時刻Ｔ１６では他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の第２転送ゲートＧ３のゲート電極に供給される転送ゲート駆動信号ＳＧ３がローレベルからハイレレベルに変化して、更に時刻１７でこの転送ゲート駆動信号ＳＧ３がハイレベルからローレベルに変化する。従って、時刻Ｔ１６から時刻Ｔ１７の期間に、他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造の各画素構造において、電荷蓄積部Ｇ２に蓄積されていた信号電子が第２転送ゲートＧ３を介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
【０１５３】
時刻Ｔ１８で、他の３行Ｒｏｗ＿４、５、６に含まれた複数の画素構造に供給される選択制御信号ＳＥＬがローレベルからハイレレベルに変化して、更に時刻Ｔ１９ではこの選択制御信号ＳＥＬがハイレベルからローレベルに変化する。従って、略時刻Ｔ１８から時刻Ｔ１９の期間には、他の３行Ｒｏｗ＿４、５、６中に含まれた複数の画素構造の信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され第１垂直信号線ＶＳＬ１、第２垂直信号線ＶＳＬ２、第３垂直信号線ＶＳＬ３に読み出される。
【０１５４】
［実施の形態３］
図８は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【０１５５】
図８に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサが図５に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
【０１５６】
すなわち、図８に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサは、受光素子としてのフォトダイオード(ＰＤ)３を形成するためのＮ−不純物領域２の体積を増加させて、信号電子を増大するために、Ｎ−不純物領域２の形状を変形したものである。すなわち、Ｎ−不純物領域２の一部分が、グローバルシャッタの機能を実現するための第１転送ゲートＧ１と電荷蓄積部Ｇ２と第１転送ゲートＧ３の下部にまで形成されたものである。
【０１５７】
更に、図８に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサでは、Ｎ−不純物領域２の突出部分からの余剰電子が第１転送ゲートＧ１と電荷蓄積部Ｇ２と第１転送ゲートＧ３に到達することを防止するために、Ｐ＋高濃度不純物領域８が形成されている。すなわち、Ｎ−不純物領域２の突出部分からの余剰電子は、Ｎ−不純物領域２の突出部分の上部に形成されたＰ＋高濃度不純物領域８の正孔と再結合するものである。
【０１５８】
図９は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの他の構成を示す図である。
【０１５９】
図９に示した本発明の実施の形態３による他の裏面照射型ＣＭＯＳイメージ・センサが図８に示す本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
【０１６０】
すなわち、図９に示した本発明の実施の形態３による他の裏面照射型ＣＭＯＳイメージ・センサは、グローバルシャッタの機能の実現のための第１転送ゲートＧ１と電荷蓄積部Ｇ２と第２転送ゲートＧ３の下部に形成されたＮ−不純物領域２の突出部分にも裏面照射による入射光ＬＧが照射されるように、Ｎ−不純物領域２の突出部分の直下においてもシリコン半導体基板１の裏面の遮光膜ＳＨＬに開口部ＯＰが形成されたものである。
【０１６１】
［実施の形態４］
図１０は、本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【０１６２】
図１０に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサが図５に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
【０１６３】
すなわち、図１０に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサでは、図５の第１転送ゲートＧ１によるフォトダイオード(ＰＤ)３のＮ−不純物領域２をソースとし、表面絶縁膜ＩＮＳをゲート絶縁膜とし、多結晶シリコン層をゲート電極とする表面型ＭＯＳキャパシタの代わりに、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって形成された第１転送ゲート１ＴＲを利用したものである。
【０１６４】
従って、図１０に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサにおいては、電荷蓄積部Ｇ２のゲート電極(Ｇ２)に供給される高電位制御電圧に応答して、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって形成された第１転送ゲート１ＴＲのＰＮ接合の電位障壁の高さが低下するので、Ｎ−不純物領域２に蓄積されていた信号電子がシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌに注入される。更に電荷蓄積部Ｇ２のゲート電極(Ｇ２)に供給される高電位制御電圧によるＭＯＳ電界効果によりゲート電極(Ｇ２)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に高電位のポテンシャル・ウェル(電位の井戸)が形成されて、注入された信号電子ＳＣは電荷蓄積部Ｇ２のゲート電極(Ｇ２)の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに蓄積されることが可能なものである。
【０１６５】
［実施の形態５］
図１１は、本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
【０１６６】
図１１に示した本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサが図３に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
【０１６７】
すなわち、図１１に示した本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード・アレー(ＰＤＡ)の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭは光の三原色の赤(Ｒ)・緑(Ｇ)・青(Ｂ)の受光を実行するように分割されている。
【０１６８】
しかし、このカラー分割の後においても、フォトダイオード・アレー(ＰＤＡ)の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の上部には、３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が形成されている。更に、各画素構造の上部には、３本の垂直信号線ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が形成されているだけではなく、同一色の隣接した２個の画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４の相互を接続するための同一色相隣接画素連結信号線が形成されている。
【０１６９】
図１１に示したように、フォトダイオード・アレー(ＰＤＡ)の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の小さな黒丸はフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４を示すものである。一方、丸い破線で取り囲まれたＭＯＳトランジスタが連結制御信号ＦＤ＿ＣＣに応答して上下の２本の同一色相隣接画素連結信号線を電気的に接続することによって、同一色相の隣接した２個の画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４の相互が接続されるものである。
【０１７０】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７１】
例えば、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサ等において、直列接続された読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２の接続順序を変更することが可能である。すなわち、垂直選択ＭＯＳトランジスタＱ２のドレインとソースとを高電位の電源電圧Ｖccと読み出しＭＯＳトランジスタＱ１のドレインにそれぞれ接続して、また読み出しＭＯＳトランジスタＱ１のソースを垂直信号線ＶＳＬに直接接続するものである。
【０１７２】
また、図１１に示した本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサにおいて、複数の画素構造に三原色の赤・緑・青のカラーフィルタを使用するだけではなくマイクロレンズを適用することによって、更に高感度のカラー撮影が可能なＣＭＯＳイメージ・センサの提供が可能となることは言うまでない。
【０１７３】
また本発明の種々の実施の形態では、複数の垂直信号線のフォトダイオード(ＰＤ)の上部での配置に関してのみ詳細に記載したが、それ以外に水平方向の読出し制御信号線(ＳＥＬ信号、リセット信号、転送ゲート制御信号)や、電源配線・接地配線等をフォトダイオード(ＰＤ)の上部に配置することも可能である。それによって、フォトダイオード(ＰＤ)の裏面開口部面積と高感度とを維持できることは言うまでもない。
【符号の説明】
【０１７４】
１…シリコン半導体基板(Ｐ型ウェル領域)
２…フォトダイオード(ＰＤ)のＮ−不純物領域
３…フォトダイオード(ＰＤ)のＮ−不純物領域
４…フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域
５…Ｐ＋高濃度不純物領域
６…Ｎ型オーバーフロードレイン(ＯＦＤ)
８…Ｐ＋不純物領域
Ｑ１…読み出しＭＯＳトランジスタ
Ｑ２…垂直選択ＭＯＳトランジスタ
Ｑ３…リセット制御ＭＯＳトランジスタ
Ｑ４…オーバーフロー制御ＭＯＳトランジスタ
Ｇ１…第１転送ゲート
Ｇ２…電荷蓄積部
Ｇ３…第２転送ゲート
ＦＤ＿Ｃ…容量
１ＴＲ…第１転送ゲート
ＳＥＬ…選択制御信号
ＶＳＬ１、２、３…複数の垂直信号線
Ｖcc…高電位の電源電圧
ＧＮＤ…低電位の接地電位
ＳＨＬ…遮光膜
ＯＰ…開口部
ＬＧ…入射光
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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