(57)【要約】【課題】精確に記憶素子の状態を判別できる記憶装置を提供する。【解決手段】メモリセル１１を複数備えたメモリアレイ１０と、読み出し対象のメモリセル１１の状態を判別する読み出し回路２０を設ける。メモリセル１１は抵抗変化素子１３を含み、読み出し回路２０に備えられた参照メモリセル２２は抵抗変化素子２３を含む。抵抗変化素子２３および抵抗変化素子１３は同一の構成材料からなり、抵抗変化素子２３の面積は、抵抗変化素子１３の面積よりも大きい。読み出し電圧の大きさに対する抵抗変化素子２３の抵抗値の変化は、抵抗変化素子１３の抵抗値の変化と対応する。【選択図】図１
2012128892.tif 000002
【特許請求の範囲】
【請求項１】
第１抵抗変化素子を含む複数のメモリセルと、
前記複数のメモリセルのうち選択されたメモリセルの電位を参照メモリセルの電位と比較して前記第１抵抗変化素子の抵抗値の大きさを判別する読み出し回路と、を備え、
前記参照メモリセルは、第２抵抗変化素子を含み、前記第２抵抗変化素子は、印加電圧に対する抵抗値が前記第１抵抗変化素子の高抵抗状態より小さく、かつ前記第１抵抗変化素子と同等の抵抗変化を示す記憶装置。
【請求項２】
前記第１抵抗変化素子は、第１電極、記憶層および第２電極をこの順に有し、
前記第１電極および前記第２電極への電圧印加により、前記記憶層の抵抗値が変化する
請求項１に記載の記憶装置。
【請求項３】
前記第２抵抗変化素子は前記第１抵抗変化素子と同一の材料により構成されている
請求項１または２に記載の記憶装置。
【請求項４】
前記第２抵抗変化素子の電流の流れる方向に対する面積が前記第１抵抗変化素子のそれよりも大きい
請求項３に記載の記憶装置。
【請求項５】
前記第２抵抗変化素子は、前記第１抵抗変化素子と同一の構成を有すると共に互いに並列に接続された複数の抵抗変化素子からなり、読み出し動作時に前記複数の抵抗変化素子のうちの２以上が選択される
請求項１乃至３のいずれか１項に記載の記憶装置。
【請求項６】
前記第２抵抗変化素子は消去状態となっている
請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項７】
前記第２抵抗変化素子は初期状態となっている
請求項１乃至５のいずれか１項に記載の記憶装置。
【請求項８】
前記記憶層は、前記第２電極側に設けられ、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含むと共に、銅（Ｃｕ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）のうちの少なくとも１種類の金属元素を含むイオン源層と、前記第１電極側に設けられた抵抗変化層とを備えた
請求項２乃至７のいずれか１項に記載の記憶装置。
【請求項９】
前記抵抗変化層は少なくとも遷移金属酸化物を含む
請求項８に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の記憶素子（抵抗変化素子）を有する記憶装置に係り、特に参照メモリセルにより記憶状態（抵抗値の大きさ）を判別する読み出し回路を備えた記憶装置に関する。
【背景技術】
【０００２】
電源を切っても情報が消えない不揮発性の記憶素子として、例えばフラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory）（磁気記憶素子）等が提案されている。これらの記憶素子の場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらの記憶素子はそれぞれ問題点を抱えており、例えばフラッシュメモリは集積度が高いものの動作速度が遅く、ＦｅＲＡＭには作製プロセス、ＭＲＡＭには消費電力の問題が付随する。
【０００３】
そこで、新たなタイプの抵抗変化型の記憶素子を有する記憶装置が開発されている。この記憶素子は２つの電極の間に所定の金属を含有するイオン導電体が配置された構造を有するものである（例えば、特許文献１，２）。この記憶素子では、原子またはイオンが熱や電界によって移動し、伝導パスが形成されることにより抵抗値が変化すると考えられている。
【０００４】
ところで、これら不揮発性の記憶素子を複数有するメモリセルからデータを読み出す際には、記憶素子の状態、すなわち書き込み状態あるいは消去状態を判別する読み出し回路が必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９６５３７号公報
【特許文献２】特開２００９−４３７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば抵抗型の記憶素子を有する記憶装置では、読み出し回路に、書き込み状態の抵抗値と消去状態の抵抗値との中間の抵抗値を有する参照メモリセルが必要となる。
【０００７】
しかしながら、記憶素子の構成や製造方法によってはこのような参照メモリセルを作製するのが容易ではない。特に特許文献１，２のようなタイプの記憶素子では読み出し電圧の大きさに応じて記憶素子の抵抗値が非線形に変化するため、あらゆる読み出し電圧に対応する参照メモリセルを準備しておくことは非常に困難である。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、読み出し電圧の大きさに関わらず、精確に記憶素子の状態を判別できる記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶装置は、第１抵抗変化素子を含む複数のメモリセルと、複数のメモリセルのうち選択されたメモリセルの電位を参照メモリセルの電位と比較して第１抵抗変化素子の抵抗値の大きさを判別する読み出し回路と、を備えている。参照メモリセルは、第２抵抗変化素子を含み、第２抵抗変化素子は、印加電圧に対する抵抗値が第１抵抗変化素子の高抵抗状態より小さく、かつ第１抵抗変化素子と同等の抵抗変化を示すものである。
【００１０】
本発明の記憶装置では、読み出し動作時において、選択されたメモリセルの電位が参照メモリセルの電位と比較され、その結果により当該メモリセルの第１抵抗変化素子の抵抗値の大きさ（即ち書き込み状態であるか、消去状態であるか）が判別される。ここで、読み出し電圧の大きさに応じてメモリセルの抵抗値が非線型に変化するが、このメモリセルの抵抗値の変化に対応するように参照メモリセル（第２抵抗変化素子）の抵抗値が変化し、読み出し電圧に応じて精確な判別がなされる。
【発明の効果】
【００１１】
本発明の記憶装置によれば、参照メモリセルを、メモリセルに含まれる第１抵抗変化素子と同等の抵抗変化を示す第２抵抗変化素子により構成するようにしたので、読み出し電圧の大きさに関わらずメモリセルの抵抗値の大きさ、即ち書き込み状態であるか消去状態であるかを精確に判別することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る記憶装置の概略構成例を表す図である。
【図２】図１に示したメモリセル中の第１抵抗変化素子の構成を表す図である。
【図３】図１に示した参照メモリセル中の第２抵抗変化素子の構成を表す図である。
【図４】図１に示したメモリセルの抵抗−電圧特性図である。
【図５】比較例に係る参照メモリセルの抵抗−電圧特性図である。
【図６】図１に示したメモリセルおよび参照メモリセルの抵抗−電圧特性図である。
【図７】本発明の第２の実施の形態に係る記憶装置の概略構成例を表す図である。
【図８】図７に示した参照メモリセル中の抵抗変化素子の構成を表す図である。
【図９】図７に示したメモリセルおよび参照メモリセルの抵抗−電圧特性図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（参照メモリセルを構成する第２抵抗変化素子が、メモリセルの第    １抵抗変化素子よりも大きな面積を有する例）
２．第２の実施の形態（参照メモリセルを構成する第２抵抗変化素子が、第１抵抗変化素    子と同一構成の抵抗変化素子を複数備えた例）
【００１４】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る記憶装置１の概略構成を表したものである。この記憶装置１は、メモリアレイ（記憶部）１０、読み出し回路２０、ＲＯＷデコーダ３０、ＢＬスイッチ回路４０およびデータ出力回路５０を備えている。
【００１５】
（メモリアレイ１０）
メモリアレイ１０は複数のメモリセル１１が行方向および列方向にマトリクス状（例えば４列×６行）に複数配列されたものである。メモリセル１１は、例えばＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ１２と抵抗変化素子１３（第１抵抗変化素子）を直列に接続して構成されている。同一列のメモリセル１１におけるトランジスタ１２の一方の端子（例えば、ドレイン端子）は列方向に延在する共通のビット線ＢＬ０〜ＢＬ３に接続され、同一行のメモリセル１１におけるトランジスタ１２のゲート端子は行方向に延在する共通のワード線ＷＬ０〜ＷＬ５に接続されている。トランジスタ１２の他方の端子（例えば、ソース端子）は対となる抵抗変化素子１３の一方の端子（例えば、下部電極）に接続されている。抵抗変化素子１３の他方の端子（例えば、上部電極）は、ブロック単位で同一電位の共通端子Ｐに接続されている。
【００１６】
各ワード線ＷＬ０〜ＷＬ５は、ＲＯＷデコーダ３０に接続されており、アドレス信号をデコードして得られる列選択信号がワード線ＷＬ０〜ＷＬ５を通じてトランジスタ１２のゲート端子に入力されるようになっている。各ビット線ＢＬ０〜ＢＬ３は、ＢＬスイッチ回路４０に接続され、ＢＬスイッチ回路４０において読み出し対象のメモリセル１１に接続するビット線が選択されるようになっている。即ち、読み出し対象のメモリセル１１はＢＬスイッチ回路４０を介して読み出し回路２０に接続されるようになっている。
【００１７】
図２（Ａ）は抵抗変化素子１３の断面構成、図２（Ｂ）は抵抗変化素子１３の平面形状をそれぞれ表したものである。この抵抗変化素子１３は、下部電極１３１（第１電極）、記憶層１３２および上部電極１３３（第２電極）をこの順に有する略四角柱状の素子である。
【００１８】
下部電極１３１は、例えばシリコン基板（図示せず）上に設けられ、トランジスタ１２との接続部となっている。この下部電極１３１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１３１が銅等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には銅等よりなる下部電極１３１の表面を、タングステン，窒化タングステン，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層１３２Ａにアルミニウムが含まれている場合には、アルミニウムよりもイオン化しにくい材料、例えばクロム（Ｃｒ），タングステン，コバルト（Ｃｏ），シリコン（Ｓｉ），金（Ａｕ），パラジウム（Ｐｄ），モリブデン，イリジウム（Ｉｒ），チタン（Ｔｉ）等のうちの少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１９】
記憶層１３２はイオン源層１３２Ａおよび抵抗変化層１３２Ｂにより構成されている。イオン源層１３２Ａは、抵抗変化層１３２Ｂに拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含む。陽イオン化可能な元素としては、例えば銅，アルミニウム，ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上含む。加えて、陰イオン化するイオン導電材料として、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等の１６族元素（カルコゲン元素）を少なくとも１種以上含む。イオン源層１３２Ａは、上部電極１３３側にあり、ここでは上部電極１３３に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００２０】
陽イオン化可能な金属元素は、書き込み動作時にカソード電極（例えば下部電極１３１）上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層１３２Ａ中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属元素、すなわちチタン，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル，クロム，モリブデンおよびタングステンが挙げられる。これらの元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびシリコンなどをイオン源層１３２Ａの添加元素として用いるようにしてもよい。
【００２１】
このようなイオン源層１３２Ａの具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、銅を添加したＣｕＺｒＴｅＡｌ，更にゲルマニウムを添加したＣｕＺｒＴｅＡｌＧｅ，加えて添加元素を含むＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、アルミニウムに代えてマグネシウムを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素として、ジルコニウムの代わりにチタンやタンタルなどの他の遷移金属元素を用いた場合にも添加元素は同様のものが使用でき、例えばＴａＴｅＡｌＧｅなどとすることも可能である。また、イオン導電材料としてはテルル以外に上記のように硫黄，セレンあるいはヨウ素（Ｉ）を用いてもよく、具体的には、ＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｒＩＡｌおよびＣｕＧｅＴｅＡｌ等を用いることもできる。アルミニウムを必ずしも含む必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。
【００２２】
なお、イオン源層１３２Ａには、記憶層１３２における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコンは、保持特性の向上も同時に期待できる添加元素であり、イオン源層１３２Ａにジルコニウムと共に添加することが好ましい。但し、シリコン添加量が少なすぎると膜剥がれ防止効果を望めず、逆に多すぎると良好なメモリ動作特性が得られない。このため、イオン源層１３２Ａ中のシリコンの含有量は１０〜４５％程度の範囲内であることが好ましい。
【００２３】
抵抗変化層１３２Ｂは下部電極１３１側にあり、ここでは下部電極１３１に接して設けられている。この抵抗変化層１３２Ｂは電気伝導上のバリアとしての機能を有している。また、下部電極１３１と上部電極１３３との間に所定の電圧を印加した場合にその抵抗値は変化する。
【００２４】
抵抗変化層１３２Ｂは、例えば遷移金属酸化物を含む層を有するものであり、例えばアルミニウム酸化物（ＡｌＯX）の層とアルミニウム酸化物よりも抵抗の低い遷移金属酸化物の層とを含む。下部電極１３１の側から順に遷移金属酸化物の層およびアルミニウム酸化物の層が配置される。このように抵抗変化層１３２Ｂを構成することにより、抵抗変化素子１３の繰り返し耐久性を向上させることができる。遷移金属酸化物の層は、導電性を有する酸化物であると共に絶縁性が高くないことが好ましく、具体的には、チタン，ジルコニウム，ハフニウム，バナジウム，ニオブ，タンタル，クロム，モリブデンおよびタングステンからなる遷移金属群のうち少なくとも１種の酸化物であることが好ましい。また、抵抗変化層１３２Ｂは遷移金属酸化物の層を含まずにアルミニウム酸化物の層を含むものであってもよく、従来から使用されているガリウム酸化物（ＧａＯx）を含むものであってもよい。
【００２５】
上部電極１３３は、下部電極１３１と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層１３２Ａと反応しない安定な材料により構成されていることが好ましい。
【００２６】
上記のような抵抗変化素子１３は、フラッシュメモリ等の記憶素子と比較するとメモリセル１１の構成を単純化することができるため記憶素子へのサイズ依存性が軽減される。よって、大きな信号を得ることができ、スケーリングに強いという特長を有する。また、書き込みに要する時間を、５ナノ秒程度まで短くすることができ、更に例えば１Ｖ程度の低電圧、２０μＡ程度の低電流で動作させることが可能である。
【００２７】
（読み出し回路２０）
読み出し回路２０は電源ＶDDとＢＬスイッチ回路４０との間に設けられており、読み出し電圧印加用のトランジスタ２１Ａ，２１Ｂ、参照メモリセル２２、カレントミラー電流源負荷２４およびセンスアンプ２５により構成されている。
【００２８】
この読み出し回路２０は、トランジスタ２１Ａ，２１Ｂの端子Ｃに所定の電圧が印加されると、トランジスタ２１Ａ，２１Ｂは、選択された読み出し対象のメモリセル１１の状態に適した読み出し電圧Ｖｒを出力するようになっている。ここでは、トランジスタ２１Ａとトランジスタ２１Ｂとの電流供給能力が同じ電圧印加条件において等しくなるように、トランジスタ２１Ａとトランジスタ２１Ｂとのトランジスタサイズが等しくなっている。
【００２９】
参照メモリセル２２は、図３に示したような抵抗変化素子２３（第２抵抗変化素子）を備えて構成されている。図３（Ａ）は抵抗変化素子２３の断面構成、図３（Ｂ）は抵抗変化素子２３の平面構成をそれぞれ表すものである。抵抗変化素子２３は、下部電極２３１、イオン源層２３２Ａおよび抵抗変化層２３２Ｂからなる記憶層２３２、上部電極２３３をこの順に有する略四角柱状の素子である。例えば、下部電極２３１はトランジスタ２１Ｂに接続され、上部電極２３３は上述の共通端子Ｐに接続されている。
【００３０】
本実施の形態では、読み出し回路２０を構成する抵抗変化素子２３の下部電極２３１、記憶層２３２および上部電極２３３は、メモリセル１１内の抵抗変化素子１３と同一の構成材料からなる。なお、ここでいう同一の構成材料とは、完全に同一の材料かつ同一の組成である必要はなく、抵抗変化素子１３と抵抗変化素子２３とを同じ大きさとした場合に、ほぼ同じ電気特性（印加電圧に対する抵抗値の変化）が得られることを意味する。
【００３１】
図２（Ｂ）および図３（Ｂ）に示したように略四角柱状の抵抗変化素子１３および抵抗変化素子２３の上面（および下面）を形成する四角形の面積をそれぞれＳｍ，Ｓｒｍとすると、ＳｒｍはＳｍよりも大きくなっている。つまり電圧または電流が印加される方向（下部電極１３１，２３３と上部電極１３３，２３３とを結ぶ方向）に対して垂直方向に切断した場合の断面積は、抵抗変化素子１３よりも抵抗変化素子２３の方が大きくなっている。これにより同じ大きさの電圧印加に対して、抵抗変化素子１３の高抵抗状態と抵抗変化素子２３とでは、抵抗変化素子２３の電気抵抗値が小さくなる。抵抗変化素子２３と抵抗変化素子１３の抵抗値が同じであるか、または抵抗変化素子２３の方が大きい場合には参照メモリセル２２が参照メモリとして機能しない。なお、図１では参照メモリセル２２は１つの抵抗変化素子２３を有しているが、複数の抵抗変化素子２３により参照メモリセル２２が構成されていてもよい。また、参照メモリセル２２が複数の抵抗変化素子２３からなる場合、同じ大きさの印加電圧に対して抵抗変化素子２３の抵抗値が全て同じであってもよく、異なっていてもよい。
【００３２】
参照メモリセル２２内の抵抗変化素子２３は消去状態（抵抗変化素子１３の消去状態あるいは後述の高抵抗状態に相当する状態）であることが好ましく、記憶装置を製造後一度も書き込みをされていない（書き込み電圧が印加されていない）状態すなわち初期状態であることがより好ましい。大きな電圧が印加された状態では、抵抗変化素子２３の抵抗値が変わり、抵抗変化素子１３の低抵抗状態よりも抵抗値が小さくなってしまう虞があるためである。また、参照メモリセル２２は、個々のメモリセル１１と比べると一般的にアクセスされる回数が多く、劣化しやすい。書き込みに必要とされる大きな電圧を一度も印加されていない初期状態の素子を用いることにより、劣化が抑えられる。
【００３３】
カレントミラー電流源負荷２４では、メモリアレイ１０側に接続されたトランジスタ２４Ａと参照メモリセル２２側に接続されたトランジス２４Ｂとにより、読み出し対象のメモリセル１１を流れる電流Ｉｍおよび参照メモリセル２２を流れる電流Ｉｒｍが検出されるようになっている。電流Ｉｍと電流Ｉｒｍとの電流差は電圧へと変換された後、センスアンプ２５で増幅され、電流Ｉｍと電流Ｉｒｍとの大小関係（即ちメモリセル１１が書き込み状態であるか、消去状態であるか）が判別されてデータ出力回路５０へと出力されるようになっている。
【００３４】
［記憶装置１の作用・効果］
本実施の形態の記憶装置１は、電源ＶDDから電圧パルスを印加すると、抵抗変化素子１３において、下部電極１３１および上部電極１３３を介して記憶層１３２の電気的特性、例えば抵抗値が変化するものであり、これにより情報の記憶（書き込み，消去，読み出し）が行われる。以下、その動作を具体的に説明する。
【００３５】
（１．書き込み）
まず、上部電極１３３側が例えば正電位、下部電極１３１側が負電位となるようにして抵抗変化素子１３に対して正電圧を印加する。これにより抵抗変化素子１３では、図２に示した矢印の向きに電流Ｉが流れ、イオン源層１３２Ａ中の金属元素が抵抗変化層１３２Ｂ中に拡散して、下部電極１３１側で還元される。その結果、下部電極１３１と抵抗変化層１３２Ｂとの界面に伝導パス（フィラメント）が形成される。若しくは、イオン化した金属元素が抵抗変化層１３２Ｂ中に留まることにより、不純物準位が形成され、抵抗変化層１３２Ｂ中に伝導パスが形成される。これにより抵抗変化層１３２Ｂの抵抗値が低くなる。その後、正電圧を除去して抵抗変化素子１３にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。なお、図１に示した抵抗変化素子１３，抵抗変化素子２３上の矢印は、図２，図３の矢印と対応する。すなわち、端子ＰからＢＬ方向へ電流が流れると、抵抗変化素子１３に書き込みがなされる。
【００３６】
（２．消去）
一方、消去過程は上部電極１３３側が例えば負電位、下部電極１３１側が正電位となるようにして抵抗変化素子１３に対して負電圧を印加する。これにより抵抗変化層１３２Ｂ内に形成された伝導パスの金属元素が再びイオン化してイオン源層１３２Ａに溶解し、抵抗変化層１３２Ｂの抵抗値が再び上昇する。よって、抵抗変化素子１３は高抵抗状態となる。このようにして消去が行われる。
【００３７】
図４は抵抗変化素子１３を含むメモリセル１１の抵抗−電圧特性を表すものである。なお、図４ではトランジスタ１２のゲート電圧は常にオン状態となっている。抵抗変化素子１３の初期状態は抵抗値が高く１０ＭΩに近いが、正電圧を印加すると、抵抗値は小さくなっていき、更に、＋１．３Ｖ以上の印加電圧では１０ｋΩ程度まで急激に抵抗値が小さくなる（書き込み）。
【００３８】
続いて、上記の書き込みとは逆極性の電圧を徐々に大きくしつつ印加していくと、−０．７Ｖで、抵抗値が急激に大きくなり、最終的には初期状態と同程度の抵抗値まで上昇する（消去）。このような低抵抗状態，高抵抗状態をデータ“１” ，“０”にそれぞれ対応させることにより１ビットのデータが記憶される。図４から明らかなように、消去状態（初期状態）の抵抗変化素子１３は、印加電圧の大きさにより抵抗値が非線形に変化する。抵抗変化素子１３がこのような特性を持つことにより、読み出し過程において精確に抵抗変化素子１３の状態を判別するための参照メモリセルを準備することが困難であった。
【００３９】
（３．読み出し）
読み出し過程では、まずＲＯＷデコーダ３０によりＷＬ０〜ＷＬ５のいずれか、ＢＬスイッチ回路４０によりＢＬ０〜ＢＬ３のいずれかが選択されることにより読み出し対象のメモリセル１１を決定する。次に、端子Ｐは０Ｖとされ、端子Ｃには書き込みも消去もされない程度の比較的小さな電圧（例えば０．１Ｖ〜１Ｖ）が印加される。電圧印加の方向はどちらでもよい。例えば、端子Ｃに印加される電圧は読み出し電圧ＶｒにＶｇｓを加えたものとなる。読み出し電圧印加用のトランジスタ２１Ａ，２１Ｂにより読み出し対象の選択されたメモリセル１１と参照メモリセル２２とに電圧Ｖｒが印加されると、メモリセル１１，参照メモリセル２２にそれぞれ電流Ｉｍ，電流Ｉｒｍが流れる。これら電流Ｉｍと電流Ｉｒｍとの大小関係がカレントミラー電流源負荷２４およびセンスアンプ２５により比較され、その結果がデータ出力回路５０へ出力される。換言すれば、メモリセル１１の電位と参照メモリセル２２との電位とが比較され、蓄積データ（メモリセル１１の書き込みあるいは消去状態）の判別が行われる。
【００４０】
以上は一般的な読み出し過程であるが、続いて比較例を参照しつつ本実施の形態における読み出し過程の特徴部分について詳細に説明する。
【００４１】
（３−１．比較例）
図５は、比較例として、抵抗変化素子２３を含む参照メモリセル２２に代えて、１ＭΩの抵抗値を有する参照メモリセルを用いた場合の参照メモリセルの抵抗−電圧特性を表すものである。なお、図５では参照メモリセルの抵抗−電圧特性を破線により示し、重ねて図４に示したメモリセル１１の抵抗−電圧特性を実線により示している。
【００４２】
例えば、消去方向へ０．３Ｖ（−０．３Ｖ）の電圧を印加して読み出しを行うと、メモリセル１１の抵抗値が参照メモリセルの抵抗値１ＭΩよりも大きければデータ“０”、小さければデータ“１”と判別される。しかし、メモリセル１１の抵抗値が読み出し電圧の大きさにより非線形に変化するのに対し、参照メモリセルの抵抗値は一定であるため、読み出し電圧の大きさを変えた場合に、メモリセル１１の状態が誤って判断される虞がある。
【００４３】
（３−２．本実施の形態）
上記のような比較例に対し、本実施の形態の記憶装置１では参照メモリセル２２内に抵抗変化素子２３を含み、抵抗変化素子２３はメモリセル１１内の抵抗変化素子１３と同一の構成材料からなるものである。そのため、抵抗変化素子２３は抵抗変化素子１３と同等の抵抗変化を示す。即ち、印加電圧に対するメモリセル１１の抵抗値の変化に対応して参照メモリセル２２の抵抗値（基準抵抗）も変化する。
【００４４】
図６に、抵抗変化素子２３を有する参照メモリセル２２の抵抗−電圧特性を示す。なお、図６では参照メモリセル２２の抵抗−電圧特性を破線により示し、重ねて図４に示したメモリセル１１の抵抗−電圧特性を実線により示している。また、図６において抵抗変化素子１３の面積Ｓｍと抵抗変化素子２３の面積Ｓｒｍの比はＳｍ：Ｓｒｍ＝１：１０となっている。即ち、初期状態の参照メモリセル２２の印加電圧に対する抵抗値は、初期状態のメモリセル１１の抵抗値の１／１０である。
【００４５】
図６から、メモリセル１１の抵抗−電圧特性と参照メモリセル２２の抵抗−電圧特とが同等であり、電圧の大きさにより非線形に変化するメモリセル１１の抵抗値に対応するように参照メモリセル２２の抵抗値（基準抵抗）も変化することが確認できる。これまで、読み出しを消去方向の電圧印加により説明したが、書き込み方向の電圧印加によっても当然同様である。
【００４６】
以上のように、本実施の形態の記憶装置１では、参照メモリセル２２を、メモリセル１１に含まれる抵抗変化素子１３と同等の抵抗変化を示す抵抗変化素子２３により構成するようにしたので、抵抗変化素子２３（参照メモリセル２２）の抵抗値が抵抗変化素子１３（メモリセル１１）の抵抗値にほぼ比例するよう対応して変化する。よって、読み出し電圧の大きさに関わらずメモリセル１１の状態、すなわち書き込み状態あるいは消去状態を精確に判別することができる。即ち、読み出し電圧を自由に設定することが可能となる。
【００４７】
また、抵抗変化素子１３と抵抗変化素子２３とが同一の構成材料からなり、抵抗変化素子１３と抵抗変化素子２３とは面積の大きさのみを変えればよいため、スパッタリングにより抵抗変化素子２３を容易に製造することができる。
【００４８】
更に、初期状態の抵抗変化素子２３を用いることにより、抵抗変化素子２３の劣化が抑制され、より高い精度でメモリセル１１の状態を判別することができる。
【００４９】
なお、本実施の形態では抵抗変化素子２３の電気抵抗を抵抗変化素子１３よりも小さくするため、抵抗変化素子２３の面積Ｓｒｍを抵抗変化素子１３の面積Ｓｍよりも大きくしたが、面積は同じとして記憶層２３２の層厚を記憶層１３２の層厚よりも薄くして、電気抵抗を小さくしてもよい。
【００５０】
以下、本発明の他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００５１】
＜第２の実施の形態＞
図７は本発明の第２の実施の形態に係る記憶装置２の概略構成を表すものである。本実施の形態では、参照メモリセル２２Ａ内に、第２抵抗変化素子として、メモリセル１１内の抵抗変化素子１３と同一構成の複数の抵抗変化素子２６を含んでいる点で上記第１の実施の形態と異なっている。複数の抵抗変化素子２６はそれぞれトランジスタ２７を介して読み出し電圧印加用のトランジスタ２１Ｂの一方の端子に並列に接続されている。なお、図７では抵抗変化素子２６が３つ並列に接続されているが、２つあるいは４つ以上であってもよい。
【００５２】
図８（Ａ）は抵抗変化素子２６の断面構成、図８（Ｂ）は抵抗変化素子２６の平面構成をそれぞれ表すものである。抵抗変化素子２６は、下部電極２６１、イオン源層２６２Ａおよび抵抗変化層２６２Ｂからなる記憶層２６２、上部電極２６３をこの順に有する略四角柱状の素子である。抵抗変化素子２６の例えば下部電極２６１がトランジスタ２７、上部電極２６３が上述の共通端子Ｐに接続されている。即ち、本実施の形態では、選択端子Ｓ０〜Ｓ２を個別にオン・オフさせてトランジスタ２１Ｂに接続される抵抗変化素子２６の数を調節することにより、同じ大きさの印加電圧に対して、第１抵抗変化素子（抵抗変化素子１３）の高抵抗状態の抵抗値よりも第２抵抗変化素子（複数の抵抗変化素子２６）の抵抗値の方が小さくなるように設定するものである。
【００５３】
抵抗変化素子２６の下部電極２６１、記憶層２６２および上部電極２６３はメモリセル１１内の抵抗変化素子１３と同一の構成材料からなり、かつ、面積ＳｒｍAは面積Ｓｍと等しい。即ち、抵抗変化素子２６は抵抗変化素子２３と同一の構成を有するものとなっている。なお、抵抗変化素子２６と抵抗変化素子２３とが同一形状であれば、容易に製造できるため好ましいが面積ＳｒｍAと面積Ｓｍとが等しければ、形状が異なっていてもよい。
【００５４】
図９は、抵抗変化素子２６を有する参照メモリセル２２Ａの抵抗−電圧特性を表すものである。図９では参照メモリセル２２Ａの抵抗−電圧特性を破線により示し、重ねて図４に示したメモリセル１１の抵抗−電圧特性を実線により示している。端子Ｓ０〜Ｓ２のうち、２つをオン状態とすれば初期状態の参照メモリセル２２Ａの抵抗値は初期状態のメモリセル１１の抵抗値の２／３となり、３つをオン状態とすれば初期状態の参照メモリセル２２Ａの抵抗値は初期状態のメモリセル１１の抵抗値の１／３となる。メモリセル１１の抵抗値と参照メモリセル２２Ａの抵抗値とが等しいと参照メモリセルとして機能しないため、本実施の形態では、並列に接続された複数の抵抗変化素子２６のうち、２以上を選択することが必要である。
【００５５】
本実施の形態の記憶装置２では、参照メモリセル２２Ａを、メモリセル１１内の抵抗変化素子１３と同一構成の複数の抵抗変化素子２６により構成するようにしたので、上記実施の形態の効果に加え、より製造工程が簡便となり、かつ参照抵抗レベルを容易に調整することができるという効果を奏する。
【００５６】
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。例えば上記実施の形態において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態では、抵抗変化素子２３，２６の構成材料をメモリセル１１の抵抗変化素子１３のそれと同じものとして説明したが、参照メモリセルの抵抗−電圧特性がメモリセルのそれと実質的に同等の変化（傾向）を示すものであれば、構成材料が異なっていてもよい。
【００５７】
また、例えば、上記実施の形態では、平面形状が略正方形である抵抗変化素子１３，２３，２６について説明したが、平面形状は長方形、他の多角形あるいは円であってもよく、立体形状は柱状に限らず他の形状であってもよい。
【００５８】
更に、上記実施の形態では、選択されたメモリセル１１の読み出しを、所謂電圧印加電流センス方式により行う方法を説明したが、その他の読み出し方法、例えば、電圧センス方式や電流センス方式により行ってもよい。
【符号の説明】
【００５９】
１…記憶装置、１０…メモリアレイ、１１…メモリセル、１２，２１Ａ，２１Ｂ，２４Ａ，２４Ｂ，２７…トランジスタ、１３，２３，２６…抵抗変化素子、２０…読み出し回路、２２，２２Ａ…参照メモリセル、２４…カレントミラー電流源負荷、２５…センスアンプ、３０…ＲＯＷデコーダ、４０…ＢＬスイッチ回路、５０…データ出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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