(57)【要約】【課題】窒化金属膜から放出される窒素がゲート絶縁膜に到達することを抑制する。【解決手段】この半導体装置は、半導体基板１００、第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート電極を備えている。第１ゲート絶縁膜１１０は半導体基板１００上に形成されており、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料から構成されている。シリコン含有第２ゲート絶縁膜１２２は、第１ゲート絶縁膜１１０上に形成されている。第１ゲート電極はシリコン含有第２ゲート絶縁膜１２２上に形成されており、窒化金属層１２４を有している。第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び窒化金属層１２４は、ｐＭＯＳＦＥＴの一部を構成している。【選択図】図１
2012156375.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、酸窒化シリコンよりも比誘電率が高い材料から構成されている第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、窒化金属層を含有している第１ゲート電極と、を備え、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第１ゲート電極は、ｐＭＯＳＦＥＴの一部である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２ゲート絶縁膜は、金属シリケート膜である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１ゲート絶縁膜はＨｆＬａ酸化膜、ＨｆＬａ酸化膜にＬａ以外の希土類を添加したＨｆＬａ希土類酸化膜、又はＨｆＹ酸化膜であり、
前記第２ゲート絶縁膜は、Ｈｆシリケート膜である半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１ゲート電極は、
前記窒化金属層上に形成され、シリコンとシリコン以外の元素を含むシリコン含有導電膜と、
前記シリコン含有導電膜上に形成されたシリコン層と、
を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリコン含有導電膜は、金属シリサイド膜である半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記シリコン含有導電膜はＴａシリサイド又はＷシリサイドである半導体装置。
【請求項７】
基板のｐＭＯＳＦＥＴが形成される第１素子領域上に、酸窒化シリコンよりも比誘電率が高い材料から構成されている第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に、窒化金属層を含有している第１ゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記基板は、ｎＭＯＳＦＥＴが形成される第２素子領域と、前記第１素子領域とを有し、
前記第１ゲート絶縁膜を形成する工程において、前記第２素子領域に前記第１ゲート絶縁膜を形成し、かつ前記第１素子領域に前記第１ゲート絶縁膜を形成せず、
前記第１ゲート絶縁膜を形成する工程の後、前記第２ゲート絶縁膜を形成する工程の前に、前記第１素子領域に、酸化シリコンよりも比誘電率が高い材料から構成されている第３ゲート絶縁膜を形成し、
前記第２ゲート絶縁膜を形成する工程において、前記第１ゲート絶縁膜上及び前記第３ゲート絶縁膜上に、前記第２ゲート絶縁膜を形成し、
前記第１ゲート電極を形成する工程において、前記第２素子領域に位置する前記第２ゲート絶縁膜上に、第２ゲート電極を、前記第１ゲート電極と同一工程で形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率からなるゲート絶縁膜及び金属窒化物からなるゲート電極を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
Metal-Oxide Semiconductor Field-Effect transistor （ＭＯＳＥＦＴ： 金属-酸化物- 半導体電界効果ＭＯＳＦＥＴ）のゲートリーク電流低減および電流駆動能力増加を目的に、ゲート絶縁膜をＳｉＯ２またはＳｉＯＮより高誘電率な絶縁材料（high-k材料）とし、かつゲート電極に金属または金属窒化膜を用いる技術がある（例えば特許文献１）。ゲート電極に金属窒化膜を用いた場合、ソース・ドレイン領域に導入された不純物を高温の熱処理により電気的に活性化すると、見かけ上のゲート電極の仕事関数が変動する、という問題があった。その問題に対して、金属窒化物の膜厚を変化させることで見かけ上の仕事関数を制御することができることが報告されている（非特許文献１）。非特許文献１によれば、ＴｉＮ膜厚を厚くすることで、見かけ上の仕事関数が大きくなる。即ち、ＴｉＮの膜厚増加に伴い、ｎＭＯＳＦＥＴのしきい値電圧Ｖｔは上昇し、かつｐＭＯＳＦＥＴでしきい値電圧Ｖｔが低下する。ｐＭＯＳＦＥＴの電流駆動能力向上には、しきい値電圧Ｖｔの低下が良い。
【０００３】
金属／ｈｉｇｈ−ｋ積層において、そのしきい値電圧Ｖｔを低く制御する技術として、Ｈｆ酸化膜またはＨｆシリケート膜にＬａ希土類、Ｙ、Ａｌなどを含有させる技術が報告されている。Ｌａ希土類（非特許文献３）、Ｙは、ＭＯＳのフラットバンド電圧Ｖｆｂを負方向にシフトさせ、Ａｌは正方向にシフトさせることが知られている。前者は、ｎＭＯＳＦＥＴに、後者は、ｐＭＯＳＦＥＴのオン電流増加に有利である（非特許文献３，４，５）。工程数を削減しつつ、ＣＭＯＳＦＥＴのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのそれぞれに上記材料を含有させるために、片方のゲート絶縁膜に両方の元素を含有させる方法が提案されている（非特許文献６）。非特許文献６には、ＨｆＯＮゲート絶縁膜形成プロセス中に薄いＳｉ層を挿入し、そのＳｉ層に窒素を捕獲させることでゲート絶縁膜中の窒素分布を制御する方法が開示されている。さらに、Ｓｉ層挿入は、Negative Bias Temperature Instability (NBTI)と呼ばれる、ｐＭＯＳＦＥＴにおける長時間ＯＮ動作させた場合のしきい値電圧の変動寿命を改善する、と記載されている。その改善は、Ｓｉ層を挿入することで、ゲート絶縁膜とＳｉ基板との界面に存在する準位が低減されることでもたらせるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６１３０８号公報
【非特許文献】
【０００５】
【非特許文献１】"Improved FET characteristics by laminate design optimization of metal gates- Guidelines for optimizing metal gate stack structure ", M. Kadoshima, et al., 2008 Symposium on VLSI Technology Digest of Technical Papers, p. 48-49.
【非特許文献２】"DETRIMENTAL IMPACT OF TECHNOLOGICAL PROCESSES ON BTI RELIABILITY OF ADVANCED HIGH-K/METAL GATE STACKS", X. Garros, et al., Proceedings of 47th Annual International Reliability Physics, p.362-366.
【非特許文献３】"Novel Process To Pattern Selectively Dual Dielectric Capping Layers Using Soft-Mask Only",T. Schram, et al., 2008 Symposium on VLSI Technology Digest of Technical Papers, p.44-45.
【非特許文献４】"Systematic Study of Vth Controllability Using ALD-Y2O3, La2O3, and MgO2 Layers with HfSiON/Metal Gate First n-MOSFETs for hp 32 nm Bulk Devices" S. Kamiyama, et al., 2008 International Electron Device Meeting Digest of technical papers, P.41-44.
【非特許文献５】"The Impact of Stacked Cap Layers on Effective Work Function With HfSiON and SiON Gate Dielectrics" Hag-Ju Cho, et al., IEEE ELECTRON DEVICE LETTERS, VOL. 29, NO. 7, JULY 2008, p.743-745.
【非特許文献６】"The Effects of Nitrogen and Silicon Profile on High-K MOSFET Performance and Bias Temperature Instability" Changhwan Choi, et al., 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 214-215.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート電極に窒化金属膜を用いた場合、窒化金属膜の膜厚が厚くなるとｐＭＯＳＦＥＴの長期信頼性、特にNBTIが劣化することが知られている。この長期信頼性劣化の原因は、窒化金属膜から放出される窒素が高誘電率材料からなるゲート絶縁膜を窒化し、これにより基板の界面準位が増加するため、と考えられている。そこで本発明者は、窒化金属膜から放出される窒素がゲート絶縁膜に到達することを抑制する必要がある、と考えた。
また、非特許文献６に開示されるゲート絶縁膜中にSi層を挿入することでゲート絶縁膜中の窒素分布を制御する方法では、ゲート絶縁膜中でSi層を挿入した部分での誘電率の低減が大きく、ゲート絶縁膜の電気的に有効な膜厚でSiO2の膜厚に換算するEffective Oxide Thickness (EOT)が増大する。非特許文献６では、Si挿入時のEOTは、挿入しない場合に比べて10%以内の揺らぎとしたデータが記載されているが、ゲート絶縁膜の主な材料であるHfO2の膜厚または堆積量が記載されていない。Si層を挿入する場合、熱処理によってSi層周囲のHfO2またはHfONから酸素を奪うことでSi層が酸化されてSi酸化物になりゲート絶縁膜の一部として機能することが考えられる。その場合、形成されたSi酸化物は、更なる窒素の導入により窒化されてSi酸窒化物となると考えられる。Si酸窒化物は、HfO2やHfONより誘電率が低いため、Si酸窒化物を積層してゲート絶縁膜とすればその誘電率は著しく低減する。また、Si層周囲の酸化物から酸素を奪うことで、酸素を奪われた酸化物は、局所的に金属的な性質をしめすか、酸素欠陥形成により、電気的な絶縁耐性が劣化する。
【課題を解決するための手段】
【０００７】
本発明によれば、基板と、
前記基板上に形成され、酸窒化シリコンよりも比誘電率が高い材料から構成されている第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、窒化金属層を含有している第１ゲート電極と、を備え、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第１ゲート電極は、ｐＭＯＳＦＥＴの一部である半導体装置が提供される。ここでシリコン含有第２ゲート絶縁膜は、酸窒化シリコン膜（SiON）より誘電率が高いことを特徴とする。また、シリコン含有第２ゲート絶縁膜のＳｉ含有率は、絶縁膜を構成し、かつ酸素と結合する他の金属または非金属元素に対して、５０％未満であることを特徴とする。
【０００８】
本発明において、第１ゲート絶縁膜と第１ゲート電極の間には、シリコン含有第２ゲート絶縁膜が形成されている。このため、第１ゲート電極に含まれる窒素が第１ゲート絶縁膜に向けて移動しても、この窒素はシリコン含有膜のシリコンに捕獲される。従って、窒化金属膜から放出される窒素が第１ゲート絶縁膜に到達することを抑制できる。また、シリコン含有第２ゲート絶縁膜では、絶縁膜すなわち予め酸化されているため第１のゲート絶縁膜から酸素を奪うことが抑制される。また、事前にシリコン含有第２ゲート絶縁膜の誘電率を設計することは、膜形成時の組成比の調整により、非特許文献６に開示される方法より容易である。
【０００９】
本発明によれば、基板のｐＭＯＳＦＥＴが形成される第１素子領域上に、酸窒化シリコンよりも比誘電率が高い材料から構成されている第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に、窒化金属層を含有している第１ゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、窒化金属膜から放出される窒素が第１ゲート絶縁膜に到達することを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図４】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図５】図４に示した半導体装置の製造方法を示す断面図である。
【図６】第４の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１００、第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート電極を備えている。第１ゲート絶縁膜１１０は半導体基板１００上に形成されており、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料から構成されている。シリコン含有第２ゲート絶縁膜１２２は、第１ゲート絶縁膜１１０上に形成されている。第１ゲート電極はシリコン含有第２ゲート絶縁膜１２２上に形成されており、窒化金属層１２４を有している。第１ゲート絶縁膜１１０、シリコン含有第２ゲート絶縁膜１２２、及び窒化金属層１２４は、ｐＭＯＳＦＥＴの一部を構成している。以下、詳細に説明する。
【００１４】
半導体基板１００は、例えばシリコン基板である。ただし半導体基板１００は、ＳＯＩ基板であってもよい。半導体基板１００には素子分離膜１０２が埋め込まれている。素子分離膜１０２は、ｐＭＯＳＦＥＴが形成される第１素子領域を、他の領域から分離している。
【００１５】
第１素子領域には、ｎ型ウェル１０４が形成されている。ｎ型ウェル１０４には、ｐ型の拡散層であるソースドレイン領域１３０及びエクステンション領域１４０が形成されている。ソースドレイン領域１３０の表層には、シリサイド層２００が形成されている。シリサイド層２００は、例えばＮｉＳｉ層又はＣｏＳｉ層である。
【００１６】
第１素子領域に位置する半導体基板１００上には、第１ゲート絶縁膜１１０及び第１ゲート電極が形成されている。第１ゲート絶縁膜１１０は、上記したように、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料、例えばＨｆＬａ酸化膜、ＨｆＬａ酸化膜にＬａ以外の希土類を添加したＨｆＬａ希土類酸化膜、又はＨｆＹ酸化膜により形成されている。
【００１７】
第１ゲート電極は、窒化金属層１２４及びシリコン層１２６を備えている。窒化金属層１２４は、例えばＴｉＮ膜又はＴａＮ膜であり、シリコン層１２６は、例えばポリシリコン層である。シリコン層１２６の表層には、シリサイド層２００が形成されている。
【００１８】
そして第１ゲート絶縁膜１１０と第１ゲート電極の間には、シリコン含有第２ゲート絶縁膜１２２が形成されている。詳細には、シリコン含有第２ゲート絶縁膜１２２は、第１ゲート絶縁膜１１０と窒化金属層１２４の間に位置している。本実施形態においてシリコン含有第２ゲート絶縁膜１２２は、金属シリケート膜、例えばＨｆシリケート膜である。シリコン含有第２ゲート絶縁膜１２２の厚さは、例えば０．１ｎｍ以上２ｎｍ以下である。
【００１９】
図２は、図１に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板１００上に第１ゲート絶縁膜１１０を形成する。次いで、第１ゲート絶縁膜１１０上に、シリコン含有第２ゲート絶縁膜１２２を形成する。次いで、シリコン含有第２ゲート絶縁膜１２２上に第１ゲート電極を形成する。以下、詳細に説明する。
【００２０】
まず図２（ａ）に示すように、半導体基板１００に素子分離膜１０２及びｎ型ウェル１０４を形成する。次いで、半導体基板１００上及び素子分離膜１０２上に、第１ゲート絶縁膜１１０を形成する。第１ゲート絶縁膜１１０がＨｆＬａ酸化膜である場合、第１ゲート絶縁膜１１０は、ＨｆＯ２膜を成膜した後、Ｌａ又はＬａ酸化膜を形成し、さらにこれらの積層膜を加熱することにより、形成される。次いで、第１ゲート絶縁膜１１０上にシリコン含有第２ゲート絶縁膜１２２、窒化金属層１２４、及びシリコン層１２６をこの順に形成する。
【００２１】
なお、窒化金属層１２４及びシリコン層１２６を形成する工程は、酸化雰囲気又は大気に曝されない状態で連続的に行われるのがよい。例えば窒化金属層１２４及びシリコン層１２６は、互いに独立した成膜装置を真空の搬送路で連結したシステムで形成されるのが好ましい。このようにすると、窒化金属層１２４とシリコン層１２６の界面に酸化層ができて第１ゲート電極の縦方向の抵抗が上昇することを抑制できる。
【００２２】
次いで図２（ｂ）に示すように、シリコン層１２６上にマスクパターン、例えばレジストパターン（図示せず）を形成し、このマスクパターンをマスクとしてシリコン層１２６、窒化金属層１２４、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート絶縁膜１１０をエッチングする。これにより、シリコン層１２６、窒化金属層１２４、シリコン含有第２ゲート絶縁膜１２２、及び第１ゲート絶縁膜１１０は選択的に除去される。
【００２３】
その後、シリコン層１２６及び素子分離膜１０２をマスクとして、半導体基板１００にｐ型の伝導型を実現する不純物を注入する。これにより、エクステンション領域１４０が形成される。その後、サイドウォール１５０を形成した後に、シリコン層１２６、素子分離膜１０２、及びサイドウォール１５０をマスクとして、半導体基板１００にｐ型の伝導型を実現する不純物を注入する。次いで、エクステンション領域１４０及びソースドレイン領域１３０の不純物を活性化するための熱処理を行う。これにより、ソースドレイン領域１３０が形成される。次いで、シリコン層１２６上及びソースドレイン領域１３０上に金属膜を形成してから熱処理を行う。これにより、シリサイド層２００が形成される。
【００２４】
次に、本実施形態の作用及び効果について説明する。本実施形態では、第１ゲート電極の一部に窒化金属層１２４を用いている。このため、エクステンション領域１４０及びソースドレイン領域１３０の不純物を活性化するための熱処理において、窒化金属層１２４に含まれる窒素が第１ゲート絶縁膜１１０に向けて拡散する。しかし本実施形態では、窒化金属層１２４と第１ゲート絶縁膜１１０の間にシリコン含有第２ゲート絶縁膜１２２を設けている。このため、窒化金属層１２４から第１ゲート絶縁膜１１０に向けて拡散した窒素は、シリコン含有第２ゲート絶縁膜１２２に捕獲される。従って、第１ゲート絶縁膜１１０に窒素が到達することが抑制される。このため、Ｎに起因して半導体基板１００の界面準位密度が増加したり、第１ゲート絶縁膜１１０の膜厚が増加することを抑制できる。これにより、ｐＭＯＳＦＥＴの正孔移動度の劣化が抑制されて、電流駆動能力が低下することが抑制される。また、界面準位密度の増加抑制により、ｐＭＯＳＦＥＴの長期信頼性、例えばＮＢＴＩ（Negative bias temperature instability）特性が低下することを抑制できる。また、ＥＯＴが増加することに起因してｐＭＯＳＦＥＴの特性が変動することも抑制できる。
【００２５】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、シリコン含有導電膜１２８を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００２６】
シリコン含有導電膜１２８は、窒化金属層１２４とシリコン層１２６の間に位置しており、シリコンとシリコン以外の元素を含んでいる。シリコン含有導電膜１２８は、例えば金属シリサイド層、具体的にはＴａシリサイド又はＷシリサイドである。シリコン含有導電膜１２８の厚さは、窒化金属層１２４より薄い方がよく、例えば１ｎｍ以上１０ｎｍ以下である。シリコン含有導電膜１２８を窒化金属層１２４より薄くすることで、後のシリコン層１２６とともに加工するための露光工程において、層の追加によって増加する表面の凹凸の増加抑制によって、露光焦点深度の浅い状態での寸法精度の維持が可能となる。
【００２７】
本実施形態に係る半導体装置は、窒化金属層１２４を形成した後、シリコン層１２６を形成する前に、シリコン含有導電膜１２８を窒化金属層１２４上に形成する点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００２８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、窒化金属層１２４の上にシリコン含有導電膜１２８を形成しているため、窒化金属層１２４から放出される窒素をシリコン含有導電膜１２８で吸収することもできる。従って、第１ゲート絶縁膜１１０に窒素が到達することをさらに抑制できる。
【００２９】
（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ｐＭＯＳＦＥＴに加えてｎＭＯＳＦＥＴを有しており、ＣＭＯＳを有している。
【００３０】
詳細には、この半導体装置は、第１の実施形態に示した第１素子領域に加えて、第２素子領域を有している。第２素子領域は、素子分離膜１０２によって第１素子領域から分離されている。
【００３１】
第２素子領域に位置する半導体基板１００は、ｐ型ウェル１０６、ソースドレイン領域１３２、及びエクステンション領域１４２を有している。また第２素子領域に位置する半導体基板１００の上には、第２ゲート絶縁膜１１２、シリコン含有第２ゲート絶縁膜１２２、窒化金属層１２４、及びシリコン層１２６がこの順に形成されている。第２ゲート絶縁膜１１２は、酸化シリコン及び酸窒化シリコンより比誘電率が高く、かつ第１ゲート絶縁膜１１０とは異なる材料から形成されている。第２ゲート絶縁膜１１２は、例えばＨｆＡｌ酸化膜により形成されている。またソースドレイン領域１３２及びシリコン層１２６の表面には、シリサイド層２００が形成されている。
【００３２】
図５は、図４に示した半導体装置の製造方法を示す断面図である。まず図５（ａ）に示すように、半導体基板１００に素子分離膜１０２、ｎ型ウェル１０４、及びｐ型ウェル１０６を形成する。次いで、半導体基板１００上及び素子分離膜１０２上に、第１ゲート絶縁膜１１０を形成する。次いで、ｐ型ウェル１０６及びその周囲上に位置する第１ゲート絶縁膜１１０を選択的に除去する。次いで、半導体基板１００上及び素子分離膜１０２上に、第２ゲート絶縁膜１１２を形成する。次いで、ｎ型ウェル１０４及びその周囲上に位置する第２ゲート絶縁膜１１２を選択的に除去する。
【００３３】
次いで、図５（ｂ）に示すように、第１ゲート絶縁膜１１０上及び第２ゲート絶縁膜１１２上に、シリコン含有第２ゲート絶縁膜１２２、窒化金属層１２４、及びシリコン層１２６をこの順に形成する。これらの形成方法は、第１の実施形態と同様である。
【００３４】
次いで、シリコン層１２６上にマスクパターン、例えばレジストパターンを形成し、このマスクパターンをマスクとしてシリコン層１２６、窒化金属層１２４、シリコン含有第２ゲート絶縁膜１２２、第１ゲート絶縁膜１１０、及び第２ゲート絶縁膜１１２をエッチングする。これにより、ｐＭＯＳＦＥＴのゲート構造及びｎＭＯＳＦＥＴのゲート構造が形成される。
【００３５】
その後、第２素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層１２６及び素子分離膜１０２をマスクとして、半導体基板１００にｐ型の導電型を実現する不純物を注入する。これにより、エクステンション領域１４０が形成される。その後、レジスト膜を除去する。次いで、第１素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層１２６及び素子分離膜１０２をマスクとして、半導体基板１００にｎ型の導電型を実現する不純物を注入する。これにより、エクステンション領域１４２が形成される。
【００３６】
次いで、サイドウォール１５０を形成する。次いで、第２素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層１２６、素子分離膜１０２、及びサイドウォール１５０をマスクとして、半導体基板１００にｐ型の導電型を不純物を注入する。これにより、ソースドレイン領域１３０が形成される。その後、レジスト膜を除去する。次いで、第１素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層１２６、素子分離膜１０２、及びサイドウォール１５０をマスクとして、半導体基板１００にｎ型の導電型を実現する不純物を注入する。これにより、ソースドレイン領域１３２が形成される。
【００３７】
次いで、エクステンション領域１４０，１４２及びソースドレイン領域１３０，１３２の不純物を活性化するための熱処理を行う。次いで、シリコン層１２６上及びソースドレイン領域１３０上に金属膜を形成してから熱処理を行う。これにより、シリサイド層２００が形成される。
【００３８】
本実施形態によれば、ｐＭＯＳＦＥＴに関しては、第１の実施形態と同様の効果を得ることができる。また、ｎＭＯＳＦＥＴに関しては、第１の実施形態で得られるゲート絶縁膜とＳｉ基板との界面で形成される界面準位の増加が抑制されることで、界面準位による電子移動度の低減が抑制され、電流駆動能力の劣化が抑制される。
【００３９】
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方がシリコン含有導電膜１２８を有している点を除いて、第３の実施形態と同様である。シリコン含有導電膜１２８の位置及び構成は、第２の実施形態と同様である。
【００４０】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態に記載のｎＭＯＳＦＥＴに関する効果も得ることができる。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４２】
１００ 半導体基板
１０２ 素子分離膜
１０４ ｎ型ウェル
１０６ ｐ型ウェル
１１０ 第１ゲート絶縁膜
１１２ 第２ゲート絶縁膜
１２２ シリコン含有第２ゲート絶縁膜
１２４ 窒化金属層
１２６ シリコン層
１２８ シリコン含有導電膜
１３０ ソースドレイン領域
１３２ ソースドレイン領域
１４０ エクステンション領域
１４２ エクステンション領域
１５０ サイドウォール
２００ シリサイド層
【図１】
2012156375.tif 000003
【図２】
2012156375.tif 000004
【図３】
2012156375.tif 000005
【図４】
2012156375.tif 000006
【図５】
2012156375.tif 000007
【図６】
2012156375.tif 000008