(57)【要約】      （修正有）【課題】下層および上層に形成したデバイスパターン間のズレ量を現状で実施されている方法よりも高精度に計測可能な半導体装置の製造方法および半導体装置を提供すること。【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、パターン形成工程と、開口部形成工程とを含む。パターン形成工程では、第１層に位置ズレ計測用のパターン１１１と第１パターン１０１とを形成する。開口部形成工程では、前記第１層よりも上層に積層した第２層１０３に前記位置ズレ計測用のパターン１１１を露出させる開口部と第２パターン１０２とを形成する。【選択図】図１
2012191011.tif 000002
【特許請求の範囲】
【請求項１】
第１層に位置ズレ計測用のパターンと第１パターンとを形成するパターン形成工程と、
前記第１層よりも上層に積層した第２層に前記位置ズレ計測用のパターンを露出させる開口部と第２パターンとを形成する開口部形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記位置ズレ計測用のパターンと前記開口部との相対的な位置関係と、該パターンと該開口部とが本来満たすべき理想的な位置関係との差分を前記第１パターンと前記第２パターンとの間の位置ズレ量として計測する計測工程
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記計測工程によって計測した前記位置ズレ量に基づいて前記第２パターンの形成位置を補正する補正工程
を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記パターン形成工程は、
前記第１パターンの形成領域の内部に前記ズレ計測用のパターンを形成する
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
第１層に第１パターンとともに形成された位置ズレ計測用のパターンと、
前記第１層よりも上層に積層された第２層に第２パターンとともに形成され、前記位置ズレ計測用のパターンを露出させる開口部と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の歩留まりを向上させる方法の一つとして、下層に形成したデバイスパターンと上層に形成したデバイスパターンとの相対位置に関するズレ量を計測し、上層に形成するデバイスパターンの形成位置をズレ量が低減するように補正する方法がある。
【０００３】
かかる方法では、デバイスパターン間のズレ量をいかに精度よく計測できるかが重要である。デバイスパターン間のズレ量を計測する方法として様々な方法が実施されているが、現状で実施されている方法では、位置ズレの計測精度をさらに向上させることが困難となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５０１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、下層および上層に形成したデバイスパターン間のズレ量を高精度に計測可能な半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、パターン形成工程と、開口部形成工程とを含む。パターン形成工程では、第１層に位置ズレ計測用のパターンと第１パターンとを形成する。開口部形成工程では、前記第１層よりも上層に積層した第２層に前記位置ズレ計測用のパターンを露出させる開口部と第２パターンとを形成する。
【図面の簡単な説明】
【０００７】
【図１】実施形態にかかる製造方法の説明図。
【図２】実施形態にかかる半導体装置の説明図。
【図３】実施形態にかかる半導体装置の製造工程を示す図。
【図４】実施形態にかかる製造方法の処理手順を示すフローチャート。
【図５】実施形態にかかる製造方法により第２パターンと開口部とを別工程で形成する場合の処理手順を示すフローチャート。
【図６】第１パターンと第２パターンとの間の位置ズレ量を計測する方法にかかる変形例１を示す図。
【図７】計測領域の配設位置および位置ズレ計測用のパターンの形状にかかる変形例２を示す図。
【発明を実施するための形態】
【０００８】
以下に、添付図面を参照して、実施形態にかかる半導体装置の製造方法および半導体装置を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。また、以下では、半導体装置の製造方法を単に「製造方法」と記載する。
【０００９】
まず、実施形態にかかる製造方法について、図１を用いて説明する。図１は、実施形態にかかる製造方法の説明図である。なお、図１（ａ）は、実施形態にかかる半導体装置の断面図の一部を示しており、図１（ｂ）および（ｃ）は、実施形態にかかる半導体装置に形成した開口部内を示す平面図である。
【００１０】
図１（ａ）に示すように、実施形態にかかる製造方法では、半導体基板１００（たとえば、シリコンウエハ）上に形成した第１層を加工することによって、第１層にデバイス用の第１パターン１０１と位置ズレ計測用のパターン１１１とを同時に形成する。ここで、位置ズレ計測用のパターン１１１の配線幅は、デバイス用の第１パターン１０１の配線幅と実質的に同じである。
【００１１】
続いて、実施形態にかかる製造方法では、第１層よりも上層に積層した第２層１０３にデバイス用の第２パターン１０２と位置ズレ計測用のパターン１１１を露出させる開口部１１２とを同時に形成する。
【００１２】
ここで、開口部１１２の開口幅は、位置ズレ計測用のパターン１１１の配線幅若しくはデバイス用の第１パターン１０１の配線幅、また、第２パターン１０２の開口幅よりも広く、位置ズレ計測用のパターン１１１における側部の少なくとも１辺が露出する程度の開口幅を有する。
【００１３】
なお、位置ズレ計測用のパターン１１１および開口部１１２の設計パターンは、ＯＰＣ（Optical  Proximity  Correction）やＭＤＰ（Mask  Data  Preparation）等のシミュレーションまたは手書きによって作成する。
【００１４】
このように、実施形態にかかる製造方法では、第１層に位置ズレ計測用のパターン１１１と第１パターン１０１とを同時に形成した後、第２層に開口部１１２と第２パターン１０２とを同時に形成する。
【００１５】
このため、位置ズレ計測用のパターン１１１と開口部１１２との相対的な位置関係は、第１パターン１０１と第２パターン１０２との相対的な位置関係と等しいことになる。そこで、実施形態にかかる製造方法では、位置ズレ計測用のパターン１１１と開口部１１２との相対的な位置関係を解析することで第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測する。
【００１６】
かかる計測は、ＳＥＭ（Scanning  Electron  Microscope）式測定機、光学式測定機、ＳＥＭ、ＡＦＭ（Atomic  Force  Microscope）、ＦＩＢ（Focused  Ion  Beam）等の断面測定機を用いて行う。
【００１７】
たとえば、平面視において開口部１１２の中央に位置ズレ計測用のパターン１１１が位置している状態が、第１パターン１０１と第２パターン１０２との間に位置ズレのない状態となるように半導体装置を設計しておく。
【００１８】
そして、第２層１０３に第２パターン１０２を形成する際、同時に開口部１１２を形成し、開口部１１２から位置ズレ計測用のパターン１１１を観測する。その結果、図１（ｂ）に示すように、位置ズレ計測用のパターン１１１が開口部１１２の中央から左方向へズレていたとする。
【００１９】
かかる場合、開口部１１２は、設計上の形成位置よりも右寄りに形成されていることになる。このため、第２パターン１０２は、図１（ａ）に示すように、第１パターン１０１に対して第２パターン１０２が本来満たすべき設計上の理想的な形成位置（図１（ａ）の破線参照）から右方向へズレた位置に形成されている。
【００２０】
そこで、実施形態にかかる製造方法では、位置ズレ計測用のパターン１１１が開口部１１２の中央からズレている位置ズレ量を計測することによって第１パターン１０１と第２パターン１０２との間の位置ズレ量を決定する。
【００２１】
そして、実施形態にかかる製造方法では、決定したズレ量に基づき、位置ズレ計測用のパターン１１１および開口部１１２の相対的な位置関係と、位置ズレ計測用のパターン１１１および開口部１１２が本来満たすべき理想的な位置関係との差分を低減するように、次回の第２パターン１０２の形成位置を補正する。
【００２２】
ここでの理想的な位置関係とは、第１パターン１０１と第２パターンとの間に位置ズレがない場合に形成される開口部１１２と位置ズレ計測用のパターン１１１との相対的な位置関係である。
【００２３】
これにより、次回、第２パターン１０２と開口部１１２とを同時に形成した場合、図１（ｃ）に示すように、位置ズレ計測用のパターン１１１が開口部１１２の中央に近づけられ、第１パターン１０１と第２パターン１０２との間の位置ズレが補正される。
【００２４】
すなわち、実施形態にかかる製造方法では、計測した第１パターン１０１と第２パターン１０２との間の位置ズレ量を製造工程へフィードバックすることによって第１パターン１０１と第２パターン１０２との間の位置ズレ量を補正し、歩留まりを向上させる。
【００２５】
たとえば、実施形態にかかる製造方法では、製造工程における成膜、レジスト塗布、露光、現像およびレジストのはく離等を行うＰＥＰ(Photo  Engraving  Process)工程の前や、パターン形成用のマスクの描画工程の前へ計測した位置ズレ量をフィードバックする。
【００２６】
このように、実施形態にかかる製造方法では、実際に形成した第１パターン１０１と第２パターン１０２との間の位置ズレ量と同じ位置ズレ量で形成される位置ズレ計測用のパターン１１１と開口部１１２との間の位置ズレ量を計測する。
【００２７】
このため、実施形態にかかる製造方法では、たとえば、フォトリソグラフィ工程で用いるマスクの形成位置等に基づいて間接的に第１パターン１０１および第２パターン１０２間の位置ズレ量を予測する方法よりも高精度に位置ズレ量を計測することができる。
【００２８】
したがって、実施形態にかかる製造方法によれば、今後、半導体装置に関するデザインルールの微細化がさらに進んだ場合においても、第１パターン１０１と第２パターン１０２との間の位置ズレ量を十分な計測精度で計測することができる。
【００２９】
また、実施形態にかかる製造方法では、上記十分な計測精度で計測した位置ズレ量に基づいて次回の第２パターン１０２の形成位置を補正することにより、半導体装置の歩留まりの低下を防止することができる。
【００３０】
なお、実施形態にかかる製造方法で形成する位置ズレ計測用のパターン１１１および開口部１１２の形状は任意であるが、位置ズレ計測用のパターン１１１の配線幅は、デバイス用の第１パターン１０１の配線幅と実質的に同じにすることが好ましい。また、開口部１１２の開口幅は、位置ズレ計測用のパターン１１１の配線幅若しくはデバイス用の第１パターン１０１の配線幅、また、第２パターン１０２の開口幅よりも広く、位置ズレ計測用のパターン１１１における側部の少なくとも１辺が露出する程度の開口幅を有することが好ましい。
【００３１】
これにより、開口部１１２から位置ズレ計測用のパターン１１１を確実に観測することができる。ただし、位置ズレ計測用のパターン１１１および開口部１１２のサイズについては、製造する半導体装置のデザインルールに規定されている範囲内とする。
【００３２】
また、図１では、位置ズレ計測用のパターン１１１が開口部１１２から露出した状態の半導体装置を実施形態にかかる半導体装置として説明したが、実施形態にかかる半導体装置は、これに限定するものではない。
【００３３】
すなわち、実施形態にかかる半導体装置は、製造の過程で位置ズレ計測用のパターン１１１を露出させた開口部１１２が形成された任意の半導体装置を含む。たとえば、実施形態にかかる半導体装置は、第２パターン１０２へ配線用の金属を埋め込む工程で、金属によって開口部１１２が埋められた半導体装置等も含む。
【００３４】
次に、図１を用いて説明した製造方法によって製造した半導体装置について説明する。図２は、実施形態にかかる半導体装置の説明図である。以下では、ＳＴＩ（Shallow  Trench  Isolation）が形成されたウエハ上に、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)を形成した半導体装置を例に挙げて説明する。
【００３５】
図２（ａ）に示すように、半導体装置１は、ウエハ１０（図１における半導体基板１００に相当）上に複数形成される。かかる半導体装置１は、図２（ｂ）に示すように、チップ２内にデバイス用のパターンを形成した領域（以下、「ショット３」と記載する）と、ショット３の周囲に設けたダイシングライン４とを備えている。
【００３６】
さらに、半導体装置１は、ダイシングライン４内の四隅に、半導体装置１の製造工程でウエハ１０上に順次積層されるデバイス用のパターンの位置ズレ量を計測するための計測領域５を備えている。
【００３７】
計測領域５は、図２（ｃ）に示すように、中心点が同一な環状に形成した２つの位置ズレ計測用のパターン６および７を備えている。なお、図２（ｃ）では、理解を容易にするため、２つの位置ズレ計測用のパターン６および７の全体像を図示しているが、位置ズレ計測用のパターン６および７は、さらに上層に積層される層間絶縁膜等の層によって被覆される。
【００３８】
ここで、外側に設けた位置ズレ計測用のパターン６は、たとえば、ＭＯＳＦＥＴのゲート（以下、単に「ゲート」と記載する）をショット３内に形成した際、同時に形成したものである。以下、かかる外側に設けた位置ズレ計測用のパターン６を「ゲート計測パターン６」と記載する。ここで、ゲート計測パターン６の線幅は、ＭＯＳＦＥＴのゲートの幅と実質的に同じである。
【００３９】
また、内側に設けた位置ズレ計測用のパターン７は、たとえば、ＭＯＳＦＥＴを他の半導体素子から電気的に分離するＳＴＩをショット３内に形成した際、同時に形成したものである。以下、かかる内側に設けた位置ズレ計測用のパターン７を「ＳＴＩ計測パターン７」と記載する。ここで、ＳＴＩ計測パターン７の線幅は、ＳＴＩの幅と実質的に同じである。
【００４０】
さらに、半導体装置１は、ゲートよりも上層に積層した層に、ゲート計測パターン６およびＳＴＩ計測パターン７を露出させる開口部８を備えている。かかる開口部８は、たとえば、ＭＯＳＦＥＴ上に形成した層間絶縁膜に、ＭＯＳＦＥＴのソース、ドレインおよびゲートの各電極を引き出すためのコンタクトホールを形成する際、同時に形成したものである。
【００４１】
ここで、開口部８の開口幅は、ゲート計測パターン６の線幅、ＳＴＩ計測パターン７の線幅、ＭＯＳＦＥＴのゲートの幅およびＳＴＩの幅よりも広く、ゲート計測パターン６およびＳＴＩ計測パターン７における側部の各１辺が露出する程度の開口幅を有する。
【００４２】
なお、図２（ｃ）では、平面視において楕円形に形成した開口部８を示しているが、開口部８の平面視による形状は楕円に限定するものではなく、円、多角形等任意の形状とすることができる。
【００４３】
そして、半導体装置１では、かかる開口部８からゲート計測パターン６およびＳＴＩ計測パターン７を観測することによってＳＴＩの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンの相対的な位置ズレ量を計測する。
【００４４】
たとえば、平面視において楕円形に形成した各開口部８の長軸と開口部８との交点（以下、「計測点」と記載する）から最も近いゲート計測パターン６またはＳＴＩ計測パターン７までの距離（図２（ｃ）に示す両向矢印参照）を計測する。
【００４５】
続いて、計測した各距離と、予め定めた設計値との差分を算出することによって、ＳＴＩの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンの相対的な位置ズレ量を計測する。
【００４６】
なお、ここでの設計値は、ＧＤＳ（Graphic  Data  System）に基づく値であり、たとえば、デバイス用の各パターンの間に位置にズレがない場合の各計測点から最も近いゲート計測パターン６またはＳＴＩ計測パターン７までの距離である。
【００４７】
このように、計測点からゲート計測パターン６までの距離と設計値との差分を算出することによって、ショット３内に形成したゲートの形成パターンとコンタクトホールの形成パターンとの間の位置ズレ量を正確に計測することができる。
【００４８】
また、計測点からＳＴＩ計測パターン７までの距離と設計値との差分を算出することによって、ショット３内に形成したＳＴＩの形成パターンとコンタクトホールの形成パターンとの間の位置ズレ量を正確に計測することができる。
【００４９】
また、実施形態にかかる半導体装置１では、ゲート計測パターン６とＳＴＩ計測パターン７との間隔についても予め設計値を定めておくことができる。かかる場合、ゲート計測パターン６とＳＴＩ計測パターン７との間隔の実測値と設計値との差分を算出すれば、ゲートの形成パターンとＳＴＩの形成パターンとの位置ズレ量も正確に計測可能である。
【００５０】
また、半導体装置１は、図２（ｃ）に示すＸＹ座標系のＸ軸と長軸が平行な楕円形の開口部８と、Ｙ軸と長軸が平行な楕円形の開口部８とを備えている。これにより、半導体装置１では、ＳＴＩの形成パターン、ゲートの形成パターン、コンタクトホールの形成パターンのＸ方向およびＹ方向の位置ズレ量を計測することでＸＹ平面上の任意方向の位置ズレ量を正確に計測することが可能である。
【００５１】
また、実施形態にかかる半導体装置１によれば、図２（ｃ）に示すように、１つの計測領域５に対して複数（ここでは、４個）の開口部８を形成することで、計測領域５毎に位置ズレ量の実測値を複数（ここでは、パターン毎に４個）取得することができる。
【００５２】
これにより、実施形態にかかる半導体装置１によれば、位置ズレ量を算出する低次または高次の演算式の変数に対して開口部８毎に取得した実測値を代入し、得られた複数の演算結果を平均化することで、より信頼性の高い位置ズレ量を算出することができる。
【００５３】
なお、ここでは、ＳＴＩが形成されたウエハ１０上に、ＭＯＳＦＥＴを形成した半導体装置１を例に挙げて説明したが、実施形態にかかる半導体装置は、これに限定するものではなく、ウエハ１０上に任意の半導体素子を形成した半導体装置であってもよい。
【００５４】
次に、図２を用いて説明した半導体装置１の製造工程の一例について説明する。図３は、実施形態に係る半導体装置１の製造工程を示す図である。図２に示す半導体装置１を形成する場合、まず、図３（ａ）に示すように、シリコン基板等のウエハ１０内の所定位置に異方性エッチングにより溝を形成し、かかる溝へ酸化シリコン等の絶縁膜を埋め込むことによってショット３内にＳＴＩ１１を形成する。
【００５５】
このとき、同時に、計測領域５内の所定位置にＳＴＩ計測パターン７を形成する。ここでは、ＳＴＩ計測パターン７の幅がＳＴＩ１１の幅と実質的に同じになるように、ＳＴＩ計測パターン７を形成する。続いて、ウエハ１０上へゲート酸化膜となる酸化シリコン膜１２と、ゲート１５となるポリシリコン層１３とを第１層として順次形成し、ポリシリコン層１３上にフォトレジスト１４を塗布する。
【００５６】
続いて、図３（ｂ）に示すように、所定のパターンが形成されたフォトマスクを用いて露光処理を行うことによりフォトレジスト１４をパターニングし、ゲート１５およびゲート計測パターン６（図３（ｃ）参照）の形成領域以外の領域におけるフォトレジスト１４を剥離する。
【００５７】
続いて、図３（ｃ）に示すように、フォトレジスト１４をマスクとしてＲＩＥ（Reactive  Ion  Etching）を行うことにより、ショット３内にデバイス用の第１パターン１０１としてゲート１５を形成する。
【００５８】
このとき、同時に、計測領域５にゲート計測パターン６を形成する。ここでは、ゲート計測用パターン６の幅がゲート１５の幅と実質的に同じになるようにゲート計測パターン６を形成する。その後、ショット３の所定位置へＰ型またはＮ型の不純物をイオン注入することによってソース１６およびドレイン１７を形成する。
【００５９】
このように、実施形態にかかる製造方法では、同一工程によって同時にＳＴＩ１１とＳＴＩ計測パターン７とを形成し、その後、同一工程によって同時にゲート１５とゲート計測パターン６とを形成する。このため、計測領域５内におけるＳＴＩ計測パターン７とゲート計測パターン６との間の位置ズレ量は、ショット３内におけるＳＴＩ１１とゲート１５との間の位置ズレ量と一致する。
【００６０】
続いて、図３（ｄ）に示すように、図３（ｃ）に示したウエハ１０の上層に層間絶縁膜となる酸化シリコン層１８を形成し、酸化シリコン層１８上へフォトレジスト１９を塗布する。
【００６１】
続いて、図３（ｅ）に示すように、所定のパターンが形成されたフォトマスクを用いて露光処理を行うことによりフォトレジスト１９をパターニングし、コンタクトホール２０、２１および２２、開口部８の形成領域以外の領域におけるフォトレジスト１９を剥離する。
【００６２】
続いて、図３（ｆ）に示すように、フォトレジスト１９をマスクとしてＲＩＥを行うことにより、ショット３内にデバイス用の第２パターン１０２としてソース１６用、ゲート１５用およびドレイン１７用のコンタクトホール２０、２１および２２をそれぞれ形成する。
【００６３】
このとき、同時に、計測領域５にゲート計測パターン６およびＳＴＩ計測パターン７を露出させる開口部８を形成する。ここでは、開口部８の開口幅が、ゲート計測パターン６の線幅、ＳＴＩ計測パターン７の線幅、ゲート１５の幅、ＳＴＩ１１の幅、コンタクトホール２０、２１、２２の幅よりも広く、ゲート計測パターン６およびＳＴＩ計測パターン７における側部の各１辺が露出する程度の開口幅となるように開口部８を形成する。
【００６４】
続いて、図３（ｇ）に示すように、コンタクトホール２０、２１および２２内にメタル２３を埋め込むことにより、ソース１６、ゲート１５およびドレイン１７の各引出電極を形成して半導体装置１を製造する。なお、このとき、開口部８へもメタル２３が埋め込まれる。
【００６５】
このように、実施形態にかかる製造方法では、同一工程によって同時にコンタクトホール２０、２１および２２と開口部８とを形成する。このため、計測領域５内におけるＳＴＩ計測パターン７およびゲート計測パターン６と開口部８との間の位置ズレ量は、ショット３内におけるＳＴＩ１１およびゲート１５とコンタクトホール２０、２１および２２との間の位置ズレ量と一致する。
【００６６】
したがって、実施形態にかかる製造方法によれば、開口部８の周面からゲート計測パターン６までの距離Ｘａと設計値との差分を算出することによって、ゲート１５とコンタクトホール２０、２１および２２との間の位置ズレ量を正確に計測することができる。
【００６７】
同様に、実施形態にかかる製造方法によれば、開口部８の周面からＳＴＩ計測パターン７までの距離Ｘｂと設計値との差分を算出することによって、ＳＴＩ１１とコンタクトホール２０、２１および２２との間の位置ズレ量を正確に計測することができる。
【００６８】
次に、実施形態にかかる製造方法の処理手順について説明する。図４は、実施形態にかかる製造方法の処理手順を示すフローチャートである。実施形態に係る製造方法では、図４に示すように、半導体装置１の製造工程において、第１層を形成する（ステップＳ１０１）。
【００６９】
ここでの第１層は、特定の層を意味するものではなく半導体装置１の製造工程でデバイス用のパターンを形成するために積層する任意の層である。なお、かかる第１層は、単一の層であってもよく、複数の層を積層した層であってもよい。
【００７０】
続いて、第１層にデバイス用の第１パターン１０１および位置ズレ計測用のパターン１１１を形成する（ステップＳ１０２）。ここでは、位置ズレ計測用のパターン１１１の配線幅が、デバイス用の第１パターン１０１の配線幅と実質的に同じになるように位置ズレ計測用パターン１１１を形成する。
【００７１】
続いて、第２層を形成する（ステップＳ１０３）。ここでの第２層は、特定の層ではなく、半導体装置１の製造工程で第１パターン１０１の形成後に、第１層よりも上層に積層する任意の層である。なお、かかる第２層は、単一の層であってもよく、複数の層を積層した層であってもよい。
【００７２】
続いて、第２層にデバイス用の第２パターン１０２および位置ズレ計測用の開口部１１２を形成する（ステップＳ１０４）。かかる開口部１１２は、第１層に形成した位置ズレ計測用のパターン１１１を露出させる開口部である。
【００７３】
ここでは、開口部１１２の開口幅が、位置ズレ計測用のパターン１１１の配線幅若しくはデバイス用の第１パターン１０１の配線幅、また、第２パターン１０２の開口幅よりも広く、位置ズレ計測用のパターン１１１における側部の少なくとも１辺が露出する程度の開口幅となるように形成する。
【００７４】
続いて、第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測する（ステップＳ１０５）。ここでは、開口部の周面から位置ズレ計測用のパターンまでの距離を計測し、計測した距離と設計値との差分を算出することで位置ズレ量を計測する。
【００７５】
続いて、計測した位置ズレ量に基づいて位置ズレありか否かを判定する（ステップＳ１０６）。ここでは、計測した距離と設計値との間に差分があった場合に、位置ズレありとする。なお、位置ズレの有無に関する判定基準は、これに限定するものでない。たとえば、計測した距離が予め定めた閾値以上であった場合に、位置ズレありと判定することもできる。
【００７６】
そして、ステップＳ１０６において位置ズレなしと判定した場合（ステップＳ１０６，Ｎｏ）処理を終了する。一方、ステップＳ１０６において位置ズレありと判定した場合（ステップＳ１０６，Ｙｅｓ）、次回、新たなウエハ１０へ第２パターン１０２を形成する際に用いる補正量を決定して（ステップＳ１０７）処理を終了する。
【００７７】
このように、実施形態にかかる製造方法では、位置ズレ計測用のパターンと開口部との相対的な位置関係に基づいて、第１パターン１０１と第２パターン１０２との間の正確な位置ズレ量を計測する。このため、実施形態にかかる製造方法によれば、計測した位置ズレ量を低減するように、次回、新たなウエハ１０へ形成する第２パターン１０２の形成位置を補正することによって半導体装置１の歩留まり低下を防止することができる。
【００７８】
ところで、図４に示すステップＳ１０４では、第２パターン１０２と開口部８とを一工程で形成したが、実施形態にかかる製造方法では、第２パターン１０２と開口部８とをそれぞれ別工程で形成することもできる。
【００７９】
以下、第２パターン１０２と開口部８とをそれぞれ別工程で形成する場合における製造方法の処理手順について説明する。図５は、実施形態にかかる製造方法により第２パターン１０２と開口部８とを別工程で形成する場合の処理手順を示すフローチャートである。なお、図５に示すステップＳ２０１〜Ｓ２０３の処理は、図４に示すステップＳ１０１〜１０３の処理と同様である。このため、以下では、ステップＳ２０４以降の処理について説明する。
【００８０】
図５に示すように、第２パターン１０２と開口部８とを別工程で形成する場合、第２層を形成した後、第２層に位置ズレ計測用の開口部８を形成する（ステップＳ２０４）。ここでは、図４に示すステップＳ１０４で形成する開口部８と同一の位置に同一形状の開口部８を形成する。
【００８１】
続いて、第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測する（ステップＳ２０５）。ここでは、開口部８の周面から位置ズレ計測用のパターン１１１までの距離を計測し、計測した距離と設計値との差分を算出することで位置ズレ量を計測する。
【００８２】
続いて、計測した位置ズレ量に基づいて位置ズレありか否かを判定する（ステップＳ２０６）。ここでは、計測した距離と設計値との間に差分があった場合に、位置ズレありとする。なお、位置ズレの有無に関する判定基準は、これに限定するものでない。たとえば、計測した距離が予め定めた閾値以上であった場合に、位置ズレありと判定することもできる。
【００８３】
そして、ステップＳ２０６において位置ズレありと判定した場合（ステップＳ２０６，Ｙｅｓ）、位置ズレ量を低減するように第２パターン１０２の形成位置を調整し（ステップＳ２０７）、デバイス用の第２パターン１０２を形成して（ステップＳ２０８）、処理を終了する。
【００８４】
一方、ステップＳ２０６において位置ズレなしと判定した場合（ステップＳ２０６，Ｎｏ）、形成位置を調整せずにデバイス用の第２パターン１０２を形成して（ステップＳ２０８）、処理を終了する。
【００８５】
このように、第２パターン１０２と開口部８とを別工程で形成する実施形態によれば、第２パターン１０２を形成する前に、これから形成する第２パターン１０２と、既に形成した第１パターン１０１との間の位置ズレ量を計測する。そして、計測した位置ズレ量を低減するように形成位置を調整して第２パターン１０２を形成する。
【００８６】
これにより、実施形態にかかる製造方法によれば、第１パターン１０１と第２パターン１０２との間に位置ズレが生じた半導体装置１が製造されることを予防することができるため、ウエハ１０を無駄にせずに半導体装置１を製造することが可能となる。
【００８７】
ところで、実施形態にかかる製造方法は、位置ズレ計測用のパターン１１１と、このパターン１１１を露出させる開口部８との相対的な位置関係に基づき、上記した方法以外の方法によって第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測することもできる。
【００８８】
以下、第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測する方法の変形例１について説明する。図６は、第１パターン１０１と第２パターン１０２との間の位置ズレ量を計測する方法にかかる変形例１を示す図である。
【００８９】
図６（ａ）に示すように、変形例１にかかる方法では、開口部３１から見た理想的な位置にある位置ズレ計測用のパターン３２の画像（以下、「設計画像３０」と記載する）を予め用意しておく。
【００９０】
なお、ここでの理想的な位置とは、第１パターン１０１と第２パターン１０２との間に位置ズレがない場合に、開口部８から観測される位置ズレ計測用のパターン３２の設計上の位置である。
【００９１】
そして、変形例１にかかる方法では、図６（ｂ）に示すように、実際に形成した開口部４１から見た位置ズレ計測用のパターン４２の画像（以下、「実画像４０」と記載する）を撮像する。続いて、図６（ｃ）に示すように、実画像４０と設計画像３０とを照合する。
【００９２】
そして、設計画像３０における位置ズレ計測用のパターン３２の中心線と実画像４０における位置ズレ計測用のパターン４２の中心線との距離Ｘを、第１パターン１０１と第２パターン１０２との間の位置ズレ量として計測する。
【００９３】
このように、変形例１にかかる方法では、実画像４０と設計画像３０とを照合して第１パターン１０１と第２パターン１０２との間の位置ズレ量として計測する。このため、変形例１にかかる方法では、たとえば、第１パターン１０１と第２パターン１０２との間に位置ズレがない場合、位置ズレ量の算出処理を行わなくとも直ちに位置ズレがないと判定することができる。したがって、変形例１にかかる方法によれば、位置ズレ量の計測時間やそれに伴う付帯作業時間の短縮が可能となる。
【００９４】
なお、上記した実施形態では、計測領域５をチップ２のダイシングライン４の四隅に設けたが、計測領域５は、チップ２内の任意の位置に設けることができる。また、ゲート計測パターン６やＳＴＩ計測パターン７等の位置ズレ計測用のパターンの形状は、図２（ｃ）に示したものに限るものではない。
【００９５】
以下、計測領域５の配設位置および位置ズレ計測用のパターンの形状にかかる変形例２について説明する。図７は、計測領域５の配設位置および位置ズレ計測用のパターンの形状にかかる変形例２を示す図である。
【００９６】
図７（ａ）に示すように、変形例２では、計測領域５ａをチップ２ａにおけるダイシングライン４ａの四隅に加え、ショット３ａ内を均等な区画に分割した各領域内に設ける。なお、計測領域５ａは、ショット３ａ内に設ける場合、平面視において第１パターン１０１および第２パターン１０２と重畳しない位置に設ける。
【００９７】
これにより、たとえば、ショット３ａ内で第２パターン１０２（図１参照）の形成精度にバラツキがある場合に、各計測領域５ａで計測した位置ズレ量に基づき、ショット３ａ内の領域毎に細かく第２パターン１０２の形成位置を補正することができる。
【００９８】
また、ショット３ａ内に計測領域５ａを設けることにより、ダイシングライン４ａよりも第１パターン１０１および第２パターン１０２に近い位置で計測した実測値に基づいて位置ズレ量を計測できる。このため、実際に形成した第１パターン１０１と第２パターン１０２との位置ズレ量に、より近い位置ズレ量の計測が可能となる。
【００９９】
また、図７（ｂ）に示すように、位置ズレ計測用のパターン６ａは、第１パターン１０１と第２パターン１０２との間に位置ズレがない場合に、平面視において開口部８ａ内に納まる大きさの矩形状に形成してもよい。
【０１００】
位置ズレ計測用のパターン６ａをかかる形状とした場合、開口部８ａの直径のうち、図７（ｂ）に示すＸＹ座標系のＸ軸とＹ軸とにそれぞれ平行な直径にあたる線分と開口部８ａの周面との４つの交点を計測点とする。
【０１０１】
そして、各計測点から位置ズレ計測用のパターン６ａの最も近い側面までの距離ＸＡ、ＸＢ、ＹＡ、ＹＢと、予め定めた設計値との差分を第１パターン１０１と第２パターン１０２との間の位置ズレ量として計測する。
【０１０２】
これにより、１つの計測領域５ａに対して１つの開口部８ａを形成するだけで、図７（ｂ）に示すＸＹ座標系のＸ方向およびＹ方向の位置ズレ量を計測することができる。すなわち、簡易なパターンのフォトレジストを用いて開口部８ａを形成して第１パターン１０１と第２パターン１０２との間の位置ズレ量を精度よく計測することが可能となる。
【０１０３】
なお、変形例２にかかる位置ズレ計測用のパターン６ａの形状は、矩形に限定するものではなく、平面視において開口部８ａ内に納まる大きさであれば、円形、楕円形、多角形等、任意の形状であってもよい。
【０１０４】
また、位置ズレ計測用のパターン６ａは、第１パターン１０１と第２パターン１０２との間に位置ズレがない場合に、平面視において開口部８ａと略同一形状に形成してもよい。かかる形状とすれば、第１パターン１０１と第２パターン１０２との間に位置ズレが生じた場合に、位置ズレ計測用のパターン６ａと開口部８ａとの間にできた隙間の間隔を計測することによって位置ズレ量を計測することができる。
【０１０５】
上述したように、実施形態にかかる製造方法では、第１層に位置ズレ計測用のパターンと第１パターンとを形成する。続いて、第１層よりも上層に積層した第２層に位置ズレ計測用のパターンを露出させる開口部と第２パターンとを形成する。
【０１０６】
したがって、実施形態にかかる製造方法によれば、下層および上層に形成したデバイスパターン間のズレ量を現状で実施されている方法よりも高精度に計測可能な半導体装置の製造方法および半導体装置を提供することができる。
【０１０７】
なお、上述した実施形態では、位置ズレ量の計測および位置ズレの補正をウエハ１０単位で行う場合について説明したが、位置ズレ量の計測および位置ズレの補正は、半導体装置１のＬｏｔ単位や、チップ２単位、ショット３単位で行うこともできる。また、図７（ａ）に示すチップ２ａの場合には、位置ズレ量の計測や位置ズレの補正を、ショット３ａを分割した各領域単位で行うこともできる。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
１  半導体装置、  １００  半導体基板、１０１  第１パターン、１１１  位置ズレ計測用のパターン、１０３  第２層、１０２  第２パターン、１１２  開口部、１０  ウエハ、２  チップ、３  ショット、４  ダイシングライン、５  計測領域、６  ゲート計測パターン、７  ＳＴＩ計測パターン、８  開口部、１１  ＳＴＩ、１２  酸化シリコン膜、１３  ポリシリコン層、１４  フォトレジスト、１５  ゲート、１６  ソース、１７  ドレイン、１８  酸化シリコン層、１９  フォトレジスト、２０〜２２  コンタクトホール、２３  メタル、３０  設計画像、４０  実画像
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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