(57)【要約】【課題】デューティ比を変化させることができる新規な発振回路およびそれを用いた半導体装置を提供する。【解決手段】一方の入力端子に与えられた電位と、他方の入力端子に与えられた電位とを比較し、高電源電位または低電源電位を出力する比較回路と、比較回路の一方の入力端子に電気的に接続された容量素子と、容量素子を充放電する充放電回路と、を有し、充放電回路は、第１の電流源回路と、第２の電流源回路と、を有し、第１の電流源回路の電流値および第２の電流源回路の電流値はそれぞれデジタル制御信号により制御可能である。【選択図】図１
2012075092.tif 000002
【特許請求の範囲】
【請求項１】
一方の入力端子に与えられた電位と、他方の入力端子に与えられた電位とを比較し、高電源電位または低電源電位を出力する比較回路と、
前記比較回路の一方の入力端子に電気的に接続された容量素子と、
前記容量素子を充放電する充放電回路と、
前記比較回路の前記他方の入力端子に電気的に接続された基準電位を与える配線と、
を有し、
前記充放電回路は、第１の電流源回路と、第２の電流源回路と、
前記第１の電流源回路と前記容量素子との間および前記第２の電流源回路と前記容量素子との間に設けられ、前記比較回路の出力電位に応じて前記第１の電流源回路および前記第２の電流源回路のいずれか一方を前記容量素子と電気的に接続するスイッチ回路と、
を有し、
前記第１の電流源回路の電流値および前記第２の電流源回路の電流値はそれぞれデジタル制御信号により制御する
ことを特徴とする発振回路。
【請求項２】
一方の入力端子に与えられた電位と、他方の入力端子に与えられた電位とを比較し、高電源電位または低電源電位を出力する比較回路と、
前記比較回路の一方の入力端子に電気的に接続された容量素子と、
前記容量素子を充放電する充放電回路と、
前記比較回路の前記他方の入力端子に電気的に接続された基準電位を与える配線と、
を有し、
前記充放電回路は、第１の電流源回路と、第２の電流源回路と、
前記第１の電流源回路と前記容量素子との間に設けられ、前記比較回路の出力電位に応じて接続状態が制御される第１のスイッチ素子と、
前記第２の電流源回路と前記容量素子との間に設けられ、前記比較回路の前記出力電位に応じて接続状態が制御される第２のスイッチ素子と、
を有し、
前記第１の電流源回路の電流値および前記第２の電流源回路の電流値はそれぞれデジタル制御信号により制御する
ことを特徴とする発振回路。
【請求項３】
請求項１または請求項２において、前記第１の電流源回路の前記電流値と前記第２の電流源回路の前記電流値との比に応じてデューティ比を決定する
ことを特徴とする発振回路。
【請求項４】
請求項１において、
前記比較回路の前記出力電位が高電源電位になると、前記スイッチ回路は前記第１の電流源回路と前記容量素子とを電気的に接続し、前記第２の電流源回路と前記容量素子とを電気的に接続解除し、
前記比較回路の前記出力電位が低電源電位になると、前記スイッチ回路は前記第２の電流源回路と前記容量素子とを電気的に接続し、前記第１の電流源回路と前記容量素子とを電気的に接続解除する
ことを特徴とする発振回路。
【請求項５】
請求項２において、
前記比較回路の前記出力電位が高電源電位になると前記第１のスイッチ素子がオン状態になり、前記第１の電流源回路と前記容量素子とが電気的に接続され、前記第２のスイッチ素子がオフ状態になり、
前記比較回路の前記出力電位が低電源電位になると前記第２のスイッチ素子がオン状態になり、前記第２の電流源回路と前記容量素子とが電気的に接続され、前記第１のスイッチ素子がオフ状態になる
ことを特徴とする発振回路。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第１の電流源回路は前記容量素子の充電を行う機能を有し、前記第２の電流源回路は前記容量素子の放電を行う機能を有する
ことを特徴とする発振回路。
【請求項７】
請求項１乃至６のいずれか一項において、
前記第１の電流源回路による前記容量素子の充電期間を、前記第１の電流源回路の前記電流値、前記容量素子の容量値および前記比較回路の前記他方の入力端子の電位に応じて決定し、
前記第２の電流源回路による前記容量素子の放電期間を、前記第２の電流源回路の前記電流値、前記容量素子の前記容量値および前記比較回路の前記他方の入力端子の電位に応じて決定する
ことを特徴とする発振回路。
【請求項８】
請求項１乃至７のいずれか一項において、
前記容量素子の一方の電極を、前記比較回路の前記一方の入力端子に電気的に接続し、
前記容量素子の他方の電極を、固定された任意の電位を与える配線に電気的に接続する
ことを特徴とする発振回路。
【請求項９】
請求項１乃至８のいずれか一項において、
前記比較回路の前記出力電位に応じて、前記比較回路の前記他方の入力端子に与えられる電位を異なる２つの電位のうちのいずれか一方に設定する
ことを特徴とする発振回路。
【請求項１０】
請求項１乃至９のいずれか一項において、
前記比較回路の出力端子と前記比較回路の前記他方の入力端子との間に設けられた第１の抵抗素子と、
前記比較回路の前記他方の入力端子と前記基準電位を与える配線との間に設けられた第２の抵抗素子と、を有する
ことを特徴とする発振回路。
【請求項１１】
請求項１乃至１０のいずれか一項における発振回路を用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
ソフトウェアプログラムによりデューティ比を変えることができる発振回路およびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
デューティ比可変の発振回路として、比較回路（比較器、増幅回路、増幅器、オペアンプともいう）を３つまたはそれ以上使用する回路が提案されている（例えば、特許文献１参照）。特許文献１には、第５図に三角波発振回路と比較回路（比較器）とを用いたデューティ比可変のＰＷＭ波発生回路が記載され、第１図に三角波発振回路には比較回路（増幅器）が２つ使われていることが記載され、これらの記載から特許文献１には比較回路（比較器または増幅器）を３つ用いたＰＷＭ波発生回路が記載されている。しかし、この回路は比較回路を３つ以上使用するため、集積化した場合、消費電力が高くなる、レイアウト面積が大きくなるといった問題がある。
【０００３】
また、デューティ比可変の発振回路として、可変抵抗を使用する回路が提案されている（例えば、特許文献２）。特許文献２には、第５図に容量素子を充放電する電流値を制御する可変抵抗を用いることが記載されている。しかし、集積回路における抵抗素子は、レイアウト面積が大きい、ばらつきが大きい、バイアス依存性、温度依存性があるといった問題があり、また、集積回路に可変抵抗を作ることは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開昭６１−０３５４３８号公報
【特許文献２】特開平４−１６８８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デューティ比可変の新規な発振回路およびそれを用いた半導体装置を提供することを課題の一とする。また、発振回路における消費電力を低減することを課題の一とする。また、発振回路におけるレイアウト面積を縮小することを課題の一とする。また、発振回路におけるデューティ比をソフトウェアプログラムにより変化させることを課題の一つとする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、一方の入力端子に与えられた電位と、他方の入力端子に与えられた電位とを比較し、高電源電位または低電源電位を出力する比較回路と、比較回路の一方の入力端子に電気的に接続された容量素子と、容量素子を充放電する充放電回路と、を有し、充放電回路は、第１の電流源回路と、第２の電流源回路と、を有し、第１の電流源回路の電流値および第２の電流源回路の電流値はそれぞれデジタル制御信号により制御することができる発振回路およびそれを用いた半導体装置である。
【０００７】
発振回路は、第１の電流源回路の電流値と第２の電流源回路の電流値との比に応じてデューティ比が決定される。したがって、電流値をデジタル制御信号によって制御することで、発振回路のデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比の制御が可能である。
【０００８】
発振回路は、比較回路の他方の入力端子に電気的に接続された基準電位を与える配線を有する構成とすることができる。
【０００９】
発振回路は、比較回路の出力電位に応じて、比較回路の他方の入力端子に与えられる電位が異なる２つの電位のうちのいずれか一方に設定される構成とすることができる。
【００１０】
発振回路は、比較回路の他方の入力端子に与えられる電位を生成する手段として、比較回路の出力端子と比較回路の他方の入力端子との間に設けられた第１の抵抗素子と、比較回路の他方の入力端子と基準電位を与える配線との間に設けられた第２の抵抗素子と、を有する構成とすることができる。
【００１１】
充放電回路は、比較回路の出力電位に応じて接続状態が制御されるスイッチ回路を有する構成とすることができる。スイッチ回路は、第１の電流源回路と容量素子との間および第２の電流源回路と容量素子との間に設けられ、比較回路の出力電位に応じて第１の電流源回路および第２の電流源回路のいずれか一方を容量素子と電気的に接続する構成を有する。
【００１２】
比較回路の出力電位が高電源電位になると、スイッチ回路により第１の電流源回路と容量素子とが電気的に接続され、比較回路の出力電位が低電源電位になると、スイッチ回路により第２の電流源回路と容量素子とが電気的に接続される。
【００１３】
スイッチ回路は、第１の電流源回路と容量素子との間に設けられた第１のスイッチ素子と、第２の電流源回路と容量素子との間に設けられた第２のスイッチ素子と、を有し、第１のスイッチ素子および第２のスイッチ素子は、比較回路の出力電位に応じて接続状態が制御される構成とすることができる。
【００１４】
第１のスイッチ素子と第２のスイッチ素子とを有する構成において、比較回路の出力電位が高電源電位になると第１のスイッチ素子がオン状態になり、第１の電流源回路と容量素子とが電気的に接続され、また、第２のスイッチがオフ状態になり、第２の電流源回路と容量素子とが電気的に接続解除される。比較回路の出力電位が低電源電位になると第２のスイッチ素子がオン状態になり、第２の電流源回路と容量素子とが電気的に接続され、また、第１のスイッチがオフ状態になり、第１の電流源回路と容量素子とが電気的に接続解除される構成とすることができる。
【００１５】
スイッチ回路は、比較回路の出力電位に応じて、第１のスイッチ素子および第２のスイッチ素子の接続状態を制御する信号を生成する信号生成回路を有する構成としてもよい。
【００１６】
発振回路が有する第１の電流源回路は容量素子の充電を行う機能を有し、第２の電流源回路は容量素子の放電を行う機能を有する構成とすることができる。
【００１７】
発振回路が有する容量素子の一方の電極は、比較回路の一方の入力端子に電気的に接続され、容量素子の他方の電極は、固定された任意の電位を与える配線に電気的に接続されている構成とすることができる。
【００１８】
第１の電流源回路による容量素子の充電期間は、第１の電流源回路の電流値、容量素子の容量値および比較回路の他方の入力端子の電位に応じて決定され、第２の電流源回路による容量素子の放電期間は、第２の電流源回路の電流値、容量素子の容量値および比較回路の他方の入力端子の電位に応じて決定される構成とすることができる。
【発明の効果】
【００１９】
本発明の一態様に係る発振回路およびそれを用いた半導体装置は、デジタル制御信号により発振回路におけるデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比制御が可能である。また、使用する比較回路の数を１つにすることができるので発振回路における消費電力を低減することができる。また、使用する比較回路の数を１つにすることができ、かつ、可変抵抗を使用しないので回路の集積化を図ることができレイアウト面積を縮小することができる。
【図面の簡単な説明】
【００２０】
【図１】発振回路の構造の例を示す図。
【図２】発振回路の動作の例を示す図。
【図３】発振回路のタイミングチャートの例を示す図。
【図４】発振回路が有する電流源回路の例を示す図。
【図５】発振回路が有する比較回路の例を示す図。
【図６】発振回路の構造の例を示す図。
【図７】発振回路が有する電流源回路の例を示す図。
【図８】発振回路の動作の計算結果を示す図。
【発明を実施するための形態】
【００２１】
以下に、実施の形態について、図面を用いて詳細に説明する。但し、以下の実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
また、以下の実施の形態においてトランジスタを用いる場合、例えばソースとドレインの間に設けられるチャネル形成領域が酸化物半導体などのワイドギャップ半導体であるトランジスタを用いても良いし、該チャネル形成領域が非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体であるトランジスタを用いても良い。
【００２３】
（実施の形態１）
本実施の形態では、発振回路の構造および動作の一例について説明する。
【００２４】
図１は、発振回路の回路図の一例である。発振回路は、比較回路１０１、容量素子１０６、充放電回路１０９を有する。比較回路１０１は、一方の入力端子（−入力端子、反転入力端子ともいう）に与えられた電位Ｖａと、他方の入力端子（＋入力端子、非反転入力端子ともいう）に与えられた電位Ｖｂとを比較し、高電源電位（ＶＤＤ）または低電源電位（ＶＳＳ）を出力する回路である。他方の入力端子の電位Ｖｂが大きければ出力電位は高電源電位（ＶＤＤ）となり、一方の入力端子の電位Ｖａが大きければ出力電位は低電源電位（ＶＳＳ）となる。
【００２５】
充放電回路１０９は、容量素子１０６を充放電する回路である。容量素子１０６は、比較回路１０１の一方の入力端子に電気的に接続されている。したがって、比較回路１０１の一方の入力端子の電位Ｖａは、容量素子１０６に蓄積された電荷に応じて決定される。
【００２６】
充放電回路１０９は、電流源回路１０２、電流源回路１０３、スイッチ回路１１２を有する。電流源回路１０２の電流値Ｉ１および電流源回路１０３の電流値Ｉ２はそれぞれデジタル制御信号により制御することができる。電流源回路１０２の電流値Ｉ１と電流源回路１０３の電流値Ｉ２との比に応じて発振回路のデューティ比Ｄを決定することができる。
【００２７】
電流源回路１０２は容量素子１０６の充電を行う機能を有し、電流源回路１０３は容量素子１０６の放電を行う機能を有する。
【００２８】
容量素子１０６の一方の電極は、比較回路１０１の一方の入力端子に電気的に接続され、容量素子１０６の他方の電極は、固定された任意の電位を与える配線に電気的に接続されている。したがって、容量素子１０６の一方の電極の電位は、比較回路１０１の一方の入力端子の電位Ｖａと同電位である。
【００２９】
スイッチ回路１１２は、電流源回路１０２と容量素子１０６との間および電流源回路１０３と容量素子１０６との間に設けられ、比較回路１０１の出力電位に応じて電流源回路１０２および電流源回路１０３のいずれか一方を容量素子１０６と電気的に接続する機能を有する。
【００３０】
例えば、比較回路１０１の出力電位が高電源電位（ＶＤＤ）になると、スイッチ回路１１２により、電流源回路１０２と容量素子１０６とが電気的に接続される。比較回路１０１の出力電位が低電源電位（ＶＳＳ）になると、スイッチ回路１１２により、電流源回路１０３と容量素子１０６とが電気的に接続される。
【００３１】
スイッチ回路１１２は、例えば、電流源回路１０２と容量素子１０６との間に設けられるスイッチ素子１０４と、電流源回路１０３と容量素子１０６との間に設けられるスイッチ素子１０５と、を有する構成とすることができる。スイッチ素子１０４およびスイッチ素子１０５はいずれも比較回路１０１の出力電位Ｖｏｕｔに応じて接続状態が制御される。
【００３２】
比較回路１０１の出力電位Ｖｏｕｔに応じてスイッチ素子１０４およびスイッチ素子１０５のいずれか一方がオン状態になり、電流源回路１０２および電流源回路１０３のいずれか一方が容量素子１０６と電気的に接続される。スイッチ素子１０４がオン状態になり、電流源回路１０２と容量素子１０６とが電気的に接続されると容量素子１０６の充電が行われ、スイッチ素子１０５がオン状態になり、電流源回路１０３と容量素子１０６とが電気的に接続されると容量素子１０６の放電が行われる。
【００３３】
また、スイッチ回路１１２は、比較回路１０１の出力電位に応じて、スイッチ素子１０４およびスイッチ素子１０５の接続状態を制御する信号を生成する信号生成回路１１１を有していてもよい。
【００３４】
比較回路１０１の他方の入力端子には、基準電位Ｖｒｅｆを与える配線が電気的に接続されている。基準電位Ｖｒｅｆは、高電源電位（ＶＤＤ）と低電源電位（ＶＳＳ）との間の一定の値とすることができる。なお、ここでは基準電位を１つ用いる構成を示したが、基準電位を２つ用いる構成を採用してもよい。
【００３５】
比較回路１０１の他方の入力端子に与えられる電位を生成する手段として、比較回路１０１の出力端子と比較回路１０１の他方の入力端子との間には、抵抗素子１０７が設けられている。また、比較回路１０１の他方の入力端子と基準電位Ｖｒｅｆを与える配線との間には、抵抗素子１０８が設けられている。基準電位Ｖｒｅｆ、抵抗素子１０７の抵抗値Ｒ１、抵抗素子１０８の抵抗値Ｒ２、出力電位Ｖｏｕｔにより、比較回路１０１の他方の入力端子に与えられる電位Ｖｂが決定される。
【００３６】
比較回路１０１の出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）のときの他方の入力端子に与えられる電位ＶｂをＶｂ１とすると、電位Ｖｂ１は以下の数式１で表される。
【００３７】
【数１】
2012075092.tif 000003
【００３８】
また、比較回路１０１の出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）のときの他方の入力端子に与えられる電位ＶｂをＶｂ２とすると、電位Ｖｂ２は以下の数式２で表される。
【００３９】
【数２】
2012075092.tif 000004
【００４０】
なお、上記では抵抗素子１０７および抵抗素子１０８を用いて比較回路１０１の他方の入力端子に与えられる電位Ｖｂを電位Ｖｂ１および電位Ｖｂ２のうちのいずれか一方に設定する例を示したが、本実施の形態に係る発振回路はこの構成に限定されない。比較回路１０１の出力電位Ｖｏｕｔに応じて、比較回路１０１の他方の入力端子に与えられる電位Ｖｂの値を電位Ｖｂ１および電位Ｖｂ２のように異なる２つの電位のうちのいずれか一方に設定することができればよい。例えば、抵抗素子１０７および抵抗素子１０８を用いずに、スイッチ素子と２つの異なる基準電位を用いていずれか一方の電位に設定する構成とすることも可能である。
【００４１】
次に、発振回路の動作について図２（Ａ）、（Ｂ）を参照して説明する。まず、比較回路１０１の出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）に変化した場合について、図２（Ａ）を参照して説明する。
【００４２】
比較回路１０１の出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）になると、スイッチ素子１０４がオン状態になり、電流源回路１０２と容量素子１０６とが電気的に接続され、容量素子１０６の充電が行われる。このとき、スイッチ素子１０５はオフ状態になっている。
【００４３】
充電開始時の容量素子１０６の一方の電極の電位Ｖａは、電位Ｖｂ２より僅かに小さな値である。また、充電開始時の比較回路１０１の他方の入力端子の電位Ｖｂは、電位Ｖｂ１である。
【００４４】
ここから、容量素子１０６は電流値Ｉ１の電流源回路１０２で充電され、容量素子１０６の一方の電極の電位Ｖａが比較回路１０１の他方の入力端子の電位Ｖｂ１より僅かに大きくなるまで充電される。なお、比較回路１０１の他方の入力端子の電位Ｖｂ１は充電期間中、電位Ｖｂ１を維持する。
【００４５】
容量素子１０６の一方の電極の電位Ｖａが比較回路１０１の他方の入力端子の電位Ｖｂ１より僅かに大きくなると、比較回路１０１の出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）に変化する。
【００４６】
なお、容量素子１０６の充電期間Ｔ１は、電流源回路１０２の電流値Ｉ１、容量素子１０６の容量値Ｃおよび比較回路１０１の他方の入力端子の電位Ｖｂに応じて決定される。具体的には、充電期間Ｔ１は以下の数式３で表される。
【００４７】
【数３】
2012075092.tif 000005
【００４８】
次に、比較回路１０１の出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）に変化した場合について、図２（Ｂ）を参照して説明する。
【００４９】
比較回路１０１の出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）になると、スイッチ素子１０５はオン状態になり、電流源回路１０３と容量素子１０６とが電気的に接続され、容量素子１０６の放電が行われる。このとき、スイッチ素子１０４がオフ状態になっている。
【００５０】
放電開始時の容量素子１０６の一方の電極の電位Ｖａは、電位Ｖｂ１より僅かに大きな値である。また、放電開始時の比較回路１０１の他方の入力端子の電位Ｖｂは、電位Ｖｂ２である。
【００５１】
ここから、容量素子１０６は電流値Ｉ２の電流源回路１０３で放電され、容量素子１０６の一方の電極の電位Ｖａが比較回路１０１の他方の入力端子の電位Ｖｂ２より僅かに小さくなるまで放電される。なお、比較回路１０１の他方の入力端子の電位Ｖｂ２は放電期間中、電位Ｖｂ２を維持する。
【００５２】
容量素子１０６の一方の電極の電位Ｖａが比較回路１０１の他方の入力端子の電位Ｖｂ２より僅かに小さくなると、比較回路１０１の出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）に変化する。
【００５３】
容量素子１０６の放電期間Ｔ２は、電流源回路１０３の電流値Ｉ２、容量素子１０６の容量値Ｃおよび比較回路１０１の他方の入力端子の電位Ｖｂに応じて決定される。具体的には、放電期間Ｔ２は以下の数式４で表される。
【００５４】
【数４】
2012075092.tif 000006
【００５５】
以後この動作を繰り返すことにより発振が維持される。
【００５６】
図３（Ａ）、（Ｂ）は、発振回路のタイミングチャートの例である。図３（Ａ）、（Ｂ）では、比較回路１０１の一方の入力端子の電位Ｖａ、比較回路１０１の他方の入力端子の電位Ｖｂ、比較回路１０１の出力電位Ｖｏｕｔのタイミングチャートを示している。なお、発振回路の出力電位は、比較回路１０１の出力電位Ｖｏｕｔと同電位である。
【００５７】
まず、充電期間Ｔ１について説明する。上述したとおり、充電期間Ｔ１において、充電開始時の電位Ｖａは電位Ｖｂ２より僅かに小さな値である。また、充電期間Ｔ１中の電位Ｖｂは電位Ｖｂ１である。ここから、容量素子１０６は電流値Ｉ１の電流源回路１０２を用いて充電され、電位Ｖａが電位Ｖｂ１より僅かに大きくなるまで充電される。
【００５８】
電位Ｖａが電位Ｖｂ１より僅かに大きくなると、比較回路１０１の出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）から低電源電位（ＶＳＳ）に変化し、充電期間Ｔ１が終了する。
【００５９】
充電期間Ｔ１は、上記数式３で示したとおり、電流源回路１０２の電流値Ｉ１、容量素子１０６の容量値Ｃおよび比較回路１０１の他方の入力端子の電位Ｖｂに応じて決定されるが、動作時には、電流源回路１０２の電流値Ｉ１を制御することで充電期間Ｔ１を決定することができる。電流源回路１０２の電流値Ｉ１が大きければ充電期間Ｔ１を短くすることができ、電流源回路１０２の電流値Ｉ１が小さければ充電期間Ｔ１を長くすることができる。
【００６０】
次に、放電期間Ｔ２について説明する。上述したとおり、放電期間Ｔ２において、放電開始時の電位Ｖａは電位Ｖｂ１より僅かに大きな値である。また、放電期間Ｔ２中の電位Ｖｂは電位Ｖｂ２である。ここから、容量素子１０６は電流値Ｉ２の電流源回路１０３を用いて放電され、電位Ｖａが電位Ｖｂ２より僅かに小さくなるまで放電される。
【００６１】
電位Ｖａが電位Ｖｂ２より僅かに小さくなると、比較回路１０１の出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）から高電源電位（ＶＤＤ）に変化し、放電期間Ｔ２が終了する。
【００６２】
放電期間Ｔ２は、上記数式４で示したとおり、電流源回路１０３の電流値Ｉ２、容量素子１０６の容量値Ｃおよび比較回路１０１の他方の入力端子の電位Ｖｂに応じて決定されるが、動作時には、電流源回路１０３の電流値Ｉ２を制御することで放電期間Ｔ２を決定することができる。電流源回路１０３の電流値Ｉ２が大きければ放電期間Ｔ２を短くすることができ、電流源回路１０３の電流値Ｉ２が小さければ放電期間Ｔ２を長くすることができる。
【００６３】
以上のとおり、電流源回路１０２の電流値Ｉ１および電流源回路１０３の電流値Ｉ２を制御することで充電期間Ｔ１と放電期間Ｔ２の長さを制御することができ、発振回路のデューティ比Ｄを変化させることができる。すなわち、電流源回路１０２の電流値Ｉ１と電流源回路１０３の電流値Ｉ２との比に応じて発振回路のデューティ比Ｄを決定することができる。なお、発振回路のデューティ比Ｄは、出力電位Ｖｏｕｔが高電源電位（ＶＤＤ）である期間すなわち充電期間Ｔ１と出力電位Ｖｏｕｔが低電源電位（ＶＳＳ）である期間すなわち放電期間Ｔ２を用いて、デューティ比Ｄ＝Ｔ１／（Ｔ１＋Ｔ２）で表される。Ｔ１、Ｔ２に上記数式３、数式４を代入して計算すると、デューティ比Ｄは以下の数式５で表される。
【００６４】
【数５】
2012075092.tif 000007
【００６５】
図３（Ａ）には、容量素子１０６の充電期間Ｔ１が放電期間Ｔ２より短い場合を示している。図３（Ａ）では、発振回路のデューティ比Ｄは５０％未満の値（例えば、２０％程度）である。
【００６６】
図３（Ａ）において、電流源回路１０２の電流値Ｉ１は電流源回路１０３の電流値Ｉ２より大きな値に設定されている。なお、電流源回路１０２の電流値Ｉ１および電流源回路１０３の電流値Ｉ２はそれぞれデジタル制御信号により決定される。したがって、電流値をデジタル制御信号によって制御することで、発振回路のデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比の制御が可能である。
【００６７】
図３（Ｂ）には、容量素子１０６の放電期間Ｔ２が充電期間Ｔ１より短い場合を示している。図３（Ｂ）では、発振回路のデューティ比Ｄは５０％を超えた値（例えば、８０％程度）である。
【００６８】
図３（Ｂ）において、電流源回路１０３の電流値Ｉ２は電流源回路１０２の電流値Ｉ１より大きな値に設定されている。なお、電流源回路１０２の電流値Ｉ１および電流源回路１０３の電流値Ｉ２はそれぞれデジタル制御信号により決定される。したがって、電流値をデジタル制御信号によって制御することで、発振回路のデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比の制御が可能である。
【００６９】
本実施の形態に示した発振回路は様々な半導体装置に用いることが可能である。例えば、表示部を有する半導体装置を用いた電子機器において、表示部を駆動する駆動回路部の一部に本実施の形態に示した発振回路を用いることができる。また、半導体装置を用いた携帯用電子機器の場合、軽量化、小型化、低消費電力化することで使い勝手が飛躍的に良くなるため、本実施の形態に示した発振回路を用いることは非常に有用である。
【００７０】
本実施の形態に係る発振回路およびそれを用いた半導体装置は、デジタル制御信号により発振回路におけるデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比制御が可能である。また、使用する比較回路１０１の数を１つにすることができるので発振回路における消費電力を低減することができる。また、使用する比較回路１０１の数を１つにすることができ、かつ、可変抵抗を使用しないので回路の集積化を図ることができレイアウト面積を縮小することができる。
【００７１】
本実施の形態は、他の実施の形態、実施例と適宜組み合わせて実施することが可能である。
【００７２】
（実施の形態２）
本実施の形態では、図１に示した発振回路に用いる電流源回路１０２および電流源回路１０３の構造および動作の一例について、図４（Ａ）、（Ｂ）を参照して説明する。
【００７３】
図４（Ａ）には、電流源回路１０２の回路図を示す。電流源回路１０２は容量素子の充電を行う機能を有する。電流源回路１０２は、カレントミラー回路を使用したものであり、トランジスタ２０１〜２０７と電流源２０８を有する。トランジスタ２０１〜２０７はｐチャネル型のトランジスタである。トランジスタ２０１〜２０４のソースは高電源電位（ＶＤＤ）に電気的に接続されている。トランジスタ２０１のドレインは電流値Ｉｒｅｆの電流源２０８に電気的に接続されている。
【００７４】
トランジスタ２０１のサイズとトランジスタ２０２〜２０４のサイズが同じ場合、トランジスタ２０１のドレインの電流値Ｉｒｅｆとトランジスタ２０２〜２０４のドレインの電流値Ｉａは等しくなる。したがって、トランジスタ２０２〜２０４のうち２個のトランジスタのドレインを電気的に接続することで電流源回路１０２の電流値を（２×Ｉａ）とすることができる。また、トランジスタ２０２〜２０４のドレインを電気的に接続することで電流源回路１０２の電流値を（３×Ｉａ）とすることができる。
【００７５】
トランジスタ２０５〜２０７はスイッチング素子として用いることができ、デジタル制御信号により接続状態が制御される。したがって、デジタル制御信号によりトランジスタ２０５〜２０７を制御することで、トランジスタ２０２〜２０４のうちのいずれか１個のトランジスタをオン状態にするか、トランジスタ２０２〜２０４のうちのいずれか２個のトランジスタをオン状態にするか、トランジスタ２０２〜２０４をオン状態にするか、を制御することができる。
【００７６】
なお、図４（Ａ）では、トランジスタ２０２〜２０４を用いて同じ大きさの電流値（Ｉａ）
を３つ作り出す構成を示したが、トランジスタ２０２〜２０４と同等の機能を有するトランジスタを複数個有し、同じ大きさの電流値を複数作り出す構成を有していれば、その数は３に限定されない。
【００７７】
また、トランジスタ２０２〜２０４のサイズ（例えば、チャネル長、チャネル幅）をトランジスタ２０１のサイズと異ならせることで、トランジスタ２０２〜２０４のドレインの電流値をそれぞれ異なる値とすることが可能である。例えば、トランジスタ２０１〜２０４のチャネル長は同じとし、トランジスタ２０１のチャネル幅Ｗ１、トランジスタ２０２のチャネル幅Ｗ２、トランジスタ２０３のチャネル幅Ｗ３、トランジスタ２０４のチャネル幅Ｗ４の比を、Ｗ１：Ｗ２：Ｗ３：Ｗ４＝１：２：３：４とすれば、トランジスタ２０２〜２０４のドレインの電流値をそれぞれ２×Ｉｒｅｆ、３×Ｉｒｅｆ、４×Ｉｒｅｆとすることができる。
【００７８】
以上のようにして、電流源回路１０２の電流値Ｉ１として、デジタル制御信号に応じて複数の電流値（図４（Ａ）の電流源回路１０２では最大８つの電流値）を設定することが可能である。
【００７９】
図４（Ｂ）には、電流源回路１０３の回路図を示す。電流源回路１０３は容量素子の放電を行う機能を有する。電流源回路１０３は、カレントミラー回路を使用したものであり、トランジスタ２１１〜２１７と電流源２１８を有する。トランジスタ２１１〜２１７はｎチャネル型のトランジスタである。トランジスタ２１１〜２１４のソースは低電源電位（ＶＳＳ）に電気的に接続されている。トランジスタ２１１のドレインは電流値Ｉｒｅｆの電流源２１８に電気的に接続されている。
【００８０】
トランジスタ２１１のサイズとトランジスタ２１２〜２１４のサイズが同じ場合、トランジスタ２１１のドレインの電流値Ｉｒｅｆとトランジスタ２１２〜２１４のドレインの電流値Ｉｂは等しくなる。したがって、トランジスタ２１２〜２１４のうち２個のトランジスタのドレインを電気的に接続することで、電流源回路１０３の電流値を（２×Ｉｂ）とすることができる。また、トランジスタ２１２〜２１４のドレインを電気的に接続することで、電流源回路１０３の電流値を（３×Ｉｂ）とすることができる。
【００８１】
トランジスタ２１５〜２１７はスイッチング素子として用いることができ、デジタル制御信号により接続状態が制御される。したがって、デジタル制御信号によりトランジスタ２１５〜２１７を制御することで、トランジスタ２１２〜２１４のうちのいずれか１個のトランジスタをオン状態にするか、トランジスタ２１２〜２１４のうちのいずれか２個のトランジスタをオン状態にするか、トランジスタ２１２〜２１４をオン状態にするか、を制御することができる。
【００８２】
なお、図４（Ｂ）では、トランジスタ２１２〜２１４を用いて同じ大きさの電流値（Ｉｂ）
を３つ作り出す構成を示したが、トランジスタ２１２〜２１４と同等の機能を有するトランジスタを複数個有し、同じ大きさの電流値を複数作り出す構成を有していれば、その数は３に限定されない。
【００８３】
また、トランジスタ２１２〜２１４のサイズ（例えば、チャネル長、チャネル幅）をトランジスタ２１１のサイズと異ならせることで、トランジスタ２１２〜２１４のドレインの電流値をそれぞれ異なる値とすることが可能である。例えば、トランジスタ２１１〜２１４のチャネル長は同じとし、トランジスタ２１１のチャネル幅Ｗ１、トランジスタ２１２のチャネル幅Ｗ２、トランジスタ２１３のチャネル幅Ｗ３、トランジスタ２１４のチャネル幅Ｗ４の比を、Ｗ１：Ｗ２：Ｗ３：Ｗ４＝１：２：３：４とすれば、トランジスタ２１２〜２１４のドレインの電流値をそれぞれ２×Ｉｒｅｆ、３×Ｉｒｅｆ、４×Ｉｒｅｆとすることができる。
【００８４】
以上のようにして、電流源回路１０３の電流値Ｉ２として、デジタル制御信号に応じて複数の電流値（図４（Ｂ）の電流源回路１０３では最大８つの電流値）を設定することが可能である。
【００８５】
本実施の形態に示した電流源回路１０２および電流源回路１０３は、デジタル制御信号に応じて複数の電流値を設定することが可能である。したがって、本実施の形態に示した電流源回路１０２および電流源回路１０３を図１に示した発振回路に用いることで、発振回路におけるデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比制御が可能である。また、使用する比較回路の数を１つにすることができるので発振回路における消費電力を低減することができる。また、使用する比較回路の数を１つにすることができ、かつ、可変抵抗を使用しないので回路の集積化を図ることができレイアウト面積を縮小することができる。
【００８６】
（実施の形態３）
本実施の形態では、図１に示した発振回路に用いる比較回路１０１の構造の一例について、図５を参照して説明する。
【００８７】
図５には、比較回路１０１の回路図を示す。比較回路１０１は、トランジスタ３０１〜３０８と電流源３０９を有する。
【００８８】
本実施の形態に示した比較回路１０１を図１に示した発振回路に用いることで、実施の形態１で説明した動作を行うことができ、デジタル制御信号により発振回路におけるデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比制御が可能である。また、使用する比較回路の数を１つにすることができるので発振回路における消費電力を低減することができる。また、使用する比較回路の数を１つにすることができ、かつ、可変抵抗を使用しないので回路の集積化を図ることができレイアウト面積を縮小することができる。
【００８９】
（実施の形態４）
本実施の形態では、図１に示した発振回路の構造の一例について、図６を参照して説明する。
【００９０】
図６は、図１に示した発振回路の構造において、スイッチ素子１０４としてｐチャネル型のトランジスタを用い、スイッチ素子１０５としてｎチャネル型のトランジスタを用い、信号生成回路１１１としてインバータを用いた例である。信号生成回路１１１であるインバータの入力端子は、比較回路１０１の出力端子に電気的に接続され、信号生成回路１１１であるインバータの出力端子は、スイッチ素子１０４であるｐチャネル型のトランジスタのゲートおよびスイッチ素子１０５であるｎチャネル型のトランジスタのゲートに電気的に接続されている。
【００９１】
図６に示した発振回路を用いることで、実施の形態１で説明した動作を行うことができ、デジタル制御信号により発振回路におけるデューティ比を正確に制御することができる。また、デジタル的に制御できるため、他のデジタル回路との組み合わせが容易であり、さらに、ソフトウェアプログラムによるデューティ比制御が可能である。また、使用する比較回路の数を１つにすることができるので発振回路における消費電力を低減することができる。また、使用する比較回路の数を１つにすることができ、かつ、可変抵抗を使用しないので回路の集積化を図ることができレイアウト面積を縮小することができる。
【００９２】
（実施の形態５）
本実施の形態では、図６に示した発振回路の動作の確認のため、計算による検証を行った。
【００９３】
計算を行う際に仮定した高電源電位ＶＤＤ、低電源電位ＶＳＳ、基準電位Ｖｒｅｆ、抵抗素子１０７の抵抗値Ｒ１、抵抗素子１０８の抵抗値Ｒ２、および容量素子１０６の容量値Ｃの値を表１に示す。
【００９４】
【表１】
2012075092.tif 000008
【００９５】
また、計算に用いた電流源回路１０２および電流源回路１０３の回路図を図７に示す。
【００９６】
図７に示す回路図は、電流源回路１０２と電流源回路１０３とが電気的に接続された構成を有し、トランジスタ４０１〜４１３と、電流源４１４と、トランジスタ４２１〜４３４を有する。トランジスタ４０１〜４１３はｐチャネル型のトランジスタであり、トランジスタ４２１〜４３４はｎチャネル型のトランジスタである。なお、トランジスタ４０６〜４１０およびトランジスタ４２６〜４３０は、カレントミラー回路のミラー精度を高くする為のカスコード接続のトランジスタである。図７に示す回路図は、１つの電流源４１４を用いて電流源回路１０２から電流値Ｉ１の電流を生成し、電流源回路１０３から電流値Ｉ２の電流を生成する機能を有する。
【００９７】
トランジスタ４０３〜４０５のサイズ（例えば、チャネル長、チャネル幅）をトランジスタ４０１のサイズと異ならせることで、トランジスタ４０３〜４０５のドレインの電流値（Ｉａ１、Ｉａ２、Ｉａ３）をそれぞれトランジスタ４０１のドレインの電流値Ｉｒｅｆと異なる値に設定することができる。
【００９８】
また、トランジスタ４２２〜４２５のサイズ（例えば、チャネル長、チャネル幅）をトランジスタ４２１のサイズと異ならせることで、トランジスタ４２２〜４２５のドレインの電流値（Ｉｂ１、Ｉｂ２、Ｉｂ３、Ｉｂ４）をそれぞれトランジスタ４２１のドレインの電流値Ｉｒｅｆと異なる値に設定することができる。
【００９９】
計算を行う際に仮定した電流値Ｉｒｅｆ、電流値Ｉａ１〜Ｉａ３、電流値Ｉｂ１〜Ｉｂ４の値を表２に示す。
【０１００】
【表２】
2012075092.tif 000009
【０１０１】
トランジスタ４１１〜４１３およびトランジスタ４３１〜４３４はスイッチング素子として用いることができ、デジタル制御信号Ｓ１〜Ｓ７により接続状態が制御される。したがって、デジタル制御信号Ｓ１〜Ｓ７により、トランジスタ４１１〜４１３およびトランジスタ４３１〜４３４のうちのいずれのトランジスタをオン状態にするかを制御することができる。
【０１０２】
デジタル制御信号Ｓ１〜Ｓ７に入力される信号（Ｈ信号、Ｌ信号）に応じてデューティ比Ｄを変化させることができる。その例を表３に示す。表３には、デジタル制御信号Ｓ１〜Ｓ７に入力される信号（Ｈ信号、Ｌ信号）が（１）〜（４）である例を示す。また、（１）〜（４）のそれぞれにおいて、算出される電流源回路１０３の電流値Ｉ１、電流源回路１０３の電流値Ｉ２、充電期間Ｔ１、放電期間Ｔ２およびデューティ比Ｄの値を示す。なお、表３に示す値のうち、Ｓ１〜Ｓ７は設定値、Ｉ１〜Ｄは設計値である。
【０１０３】
【表３】
2012075092.tif 000010
【０１０４】
図６、図７に示した発振回路、電流源回路１０２、電流源回路１０３を用いて、デジタル制御信号Ｓ１〜Ｓ７に入力される信号（Ｈ信号、Ｌ信号）が表３の（１）〜（４）である場合について、それぞれ計算を行った。その結果を図８（Ａ）、（Ｂ）に示す。
【０１０５】
図８（Ａ）、（Ｂ）には、比較回路１０１の出力電位Ｖｏｕｔ、比較回路１０１の一方の入力端子の電位Ｖａ、比較回路１０１の他方の入力端子の電位Ｖｂの出力結果を示す。図８（Ａ）には表３の（１）〜（４）における計算結果を示し、図８（Ｂ）には表３の（３）における計算結果の拡大図を示す。
【０１０６】
図８（Ａ）に示すとおり、デジタル制御信号Ｓ１〜Ｓ７に入力される信号（Ｈ信号あるいはＬ信号）が表３の（１）、（２）、（４）、（３）であるときに、それぞれデューティ比Ｄが約５０％、約３３％、約１０％、約２０％となることを計算で確認することができた。すなわち、図６に示した発振回路を用いることで、デジタル制御信号Ｓ１〜Ｓ７によりデューティ比Ｄを変化させることができることが計算で確認できた。
【０１０７】
図８（Ｂ）には、デジタル制御信号Ｓ１〜Ｓ７に入力される信号（Ｈ信号、Ｌ信号）として表３の（３）を用いたときの計算結果を示す。計算を行った結果、得られた電流源回路１０３の電流値Ｉ１、電流源回路１０３の電流値Ｉ２、充電期間Ｔ１、放電期間Ｔ２およびデューティ比Ｄの値を表４に示す。
【０１０８】
【表４】
2012075092.tif 000011
【０１０９】
表４に示す計算の結果により、設定したデューティ比Ｄ（２０％）に近いデューティ比Ｄ（１８．３％）が得られることが確認できた。なお、計算では、トランジスタおよび配線の寄生容量、寄生抵抗、電流源回路に用いられるカレントミラー回路のミラー精度等を考慮して計算を行っている。そのため、表３の（３）に示す値（設定値）と、表４に示す計算結果の値とは多少異なっている。
【符号の説明】
【０１１０】
１０１    比較回路
１０２    電流源回路
１０３    電流源回路
１０４    スイッチ素子
１０５    スイッチ素子
１０６    容量素子
１０７    抵抗素子
１０８    抵抗素子
１０９    充放電回路
１１１    信号生成回路
１１２    スイッチ回路
２０１    トランジスタ
２０２    トランジスタ
２０３    トランジスタ
２０４    トランジスタ
２０５    トランジスタ
２０６    トランジスタ
２０７    トランジスタ
２０８    電流源
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    トランジスタ
２１６    トランジスタ
２１７    トランジスタ
２１８    電流源
３０１    トランジスタ
３０２    トランジスタ
３０３    トランジスタ
３０４    トランジスタ
３０５    トランジスタ
３０６    トランジスタ
３０７    トランジスタ
３０８    トランジスタ
３０９    電流源
４０１    トランジスタ
４０２    トランジスタ
４０３    トランジスタ
４０４    トランジスタ
４０５    トランジスタ
４０６    トランジスタ
４０７    トランジスタ
４０８    トランジスタ
４０９    トランジスタ
４１０    トランジスタ
４１１    トランジスタ
４１２    トランジスタ
４１３    トランジスタ
４１４    電流源
４２１    トランジスタ
４２２    トランジスタ
４２３    トランジスタ
４２４    トランジスタ
４２５    トランジスタ
４２６    トランジスタ
４２７    トランジスタ
４２８    トランジスタ
４２９    トランジスタ
４３０    トランジスタ
４３１    トランジスタ
４３２    トランジスタ
４３３    トランジスタ
４３４    トランジスタ
【図１】
2012075092.tif 000012
【図２】
2012075092.tif 000013
【図３】
2012075092.tif 000014
【図４】
2012075092.tif 000015
【図５】
2012075092.tif 000016
【図６】
2012075092.tif 000017
【図７】
2012075092.tif 000018
【図８】
2012075092.tif 000019