(57)【要約】【課題】入力されるパルスの幅を基準としてリリースポイント及びオペレーティングポイントが決定されるヒステリシス特性を有するシュミットトリガー回路を提供する。【解決手段】前記シュミットトリガー回路は、アナログ信号の入力を受けて前記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号／パルス切り替え部と、前記信号／パルス切り替え部で生成された入力パルスの幅を予め設定された第１の臨界幅及び前記第１の臨界幅より大きい第２の臨界幅と比較し、その結果を表す状態情報を出力するパルス幅判断部と、前記状態情報によって、前記入力パルスの幅が前記第２の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、前記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する出力決定部と、を含むことができる。【選択図】図１
2012075076.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の入力を受けて前記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号／パルス切り替え部と、
前記信号／パルス切り替え部で生成された入力パルスの幅を予め設定された第１の臨界幅及び前記第１の臨界幅より大きい第２の臨界幅と比較し、その結果を表す状態情報を出力するパルス幅判断部と、
前記状態情報によって、前記入力パルスの幅が前記第２の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、前記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する出力決定部と
を含むパルス幅に応じて動作するシュミットトリガー回路。
【請求項２】
前記信号／パルス切り替え部は、
入力される任意のクロック信号の状態変化を第１の遅延時間の間遅延した後、反転出力する第１のインバータと、
前記クロック信号の状態変化を第２の遅延時間の間遅延した後、反転出力する第２のインバータと、
前記第１の遅延時間を調整する第１の遅延制御部と、
前記第２の遅延時間を調整する第２の遅延制御部と、
前記第１の遅延時間と前記第２の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部と、を含み、
前記アナログ信号は、第１及び第２のアナログ信号を含む差動アナログ信号であり、前記第１の遅延制御部は、前記第１のアナログ信号の大きさに応じて前記第１の遅延時間を調整し、前記第２の遅延制御部は、前記第２のアナログ信号の大きさに応じて前記第２の遅延時間を調整することを特徴とする請求項１に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項３】
前記第１のインバータは、電源電圧に連結されたソースを有する第１のＰＭＯＳと、前記第１のＰＭＯＳのドレインに連結されたドレインと前記第１のＰＭＯＳのゲートに連結されたゲートを有する第１のＮＭＯＳと、前記第１のＰＭＯＳのドレインと接地との間に連結された第１のキャパシターと、を含み、
前記第２のインバータは、前記電源電圧に連結されたソースを有する第２のＰＭＯＳと、前記第２のＰＭＯＳのドレインに連結されたドレインと前記第２のＰＭＯＳのゲートに連結されたゲートを有する第２のＮＭＯＳと、前記第２のＰＭＯＳのドレインと接地との間に連結された第２のキャパシターと、を含み、
前記第１の遅延制御部は、前記第１のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第３のＮＭＯＳを含み、
前記第２の遅延制御部は、前記第２のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第４のＮＭＯＳを含み、
前記パルス生成部は、前記第１のＰＭＯＳのドレイン電圧及び前記第２のＰＭＯＳのドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含み、
前記第３のＮＭＯＳ及び前記第４のＮＭＯＳのゲートに前記第１及び第２のアナログ信号が各々印加され、
前記排他的論理和素子は、前記第１のＰＭＯＳ及び前記第２のＰＭＯＳのゲートにハイ状態の前記クロック信号が同時印加されることによって、前記第１のＰＭＯＳ及び前記第２のＰＭＯＳのドレインから出力されるロー状態の出力時間差を幅とする前記入力パルスを出力することを特徴とする請求項２に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項４】
前記パルス幅判断部は、
前記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結された複数の遅延回路部と、
前記入力パルス及び前記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する第１の論理積素子及び第２の論理積素子と、を含み、
前記第１の論理積素子及び第２の論理積素子の各々に入力されるパルスは、相違するパルスを少なくとも一つ含み、前記第１の論理積素子は、前記入力パルスの幅が前記単位遅延時間のｍ倍（ｍは、自然数）より大きい場合にパルスを出力し、前記第２の論理積素子は、前記入力パルスの幅が前記単位遅延時間のｎ倍（ｎは、自然数）より大きい場合にパルスを出力し、前記第１の臨界幅が前記単位遅延時間のｍ倍になり、前記第２の臨界幅が前記単位遅延時間のｎ倍になり、前記第１の論理積素子及び第２の論理積素子の出力が前記状態情報になることを特徴とする請求項１から３の何れか１項に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項５】
前記複数の遅延回路部は、相互直列連結されたｍ＋ｎ個の遅延回路部を含み、
前記第１の論理積素子は、ｍ番目の遅延回路部の出力とｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力し、
前記第２の論理積素子は、前記入力パルスと前記ｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することを特徴とする請求項４に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項６】
前記複数の遅延回路部の各々は、電源電圧に連結されたソースを有するＰＭＯＳと、前記ＰＭＯＳのドレインに連結されたドレインと前記ＰＭＯＳのゲートに連結されたゲートを有するＮＭＯＳと、前記ＰＭＯＳのドレインと接地との間に連結されたキャパシターを含むインバータを含むことを特徴とする請求項４または請求項５に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項７】
前記出力決定部は、
前記第１の論理積素子の出力及び前記第２の論理積素子の出力のうち一つを制御信号に応じて選択して出力するスイッチ部と、
前記スイッチ部の出力及び基準クロックの入力を受け、前記基準クロック内で前記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、前記基準クロック内で前記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部と、を含み、
前記論理回路部の出力が前記制御信号になることを特徴とする請求項４から６の何れか１項に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項８】
前記スイッチ部は、前記制御信号がハイ状態である場合、前記第１の論理積素子の出力を出力し、前記制御信号がロー状態である場合、前記第２の論理積素子の出力を出力することを特徴とする請求項７に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項９】
前記論理回路部は、
前記スイッチ部の出力が入力されるＳ端子と前記基準クロックの逆位相信号が入力されるＲ端子を有するＲＳフリップフロップと、
前記ＲＳフリップフロップの出力が入力されるＤ端子と前記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーＤフリップフロップと、を含み、
前記立ち下がりエッジトリガーＤフリップフロップの出力が前記出力決定部の出力となることを特徴とする請求項７または８に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項１０】
アナログ信号の入力を受けて前記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号／パルス切り替え部と、
前記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結されたｍ＋ｎ個の遅延回路部、ｍ番目の遅延回路部の出力とｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第１の論理積素子、および前記入力パルスと前記ｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第２の論理積素子、を含むパルス幅判断部と、
制御信号の入力を受けて前記制御信号がハイ状態である場合、前記第１の論理積素子の出力を出力し、前記制御信号がロー状態である場合、前記第２の論理積素子の出力を出力するスイッチ部及び前記スイッチ部の出力及び基準クロックの入力を受け、前記基準クロック内で前記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、前記基準クロック内で前記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含み、前記論理回路部の出力が前記制御信号になる、出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路。
【請求項１１】
前記信号／パルス切り替え部は、
電源電圧に連結されたソースを有する第１のＰＭＯＳと、前記第１のＰＭＯＳのドレインに連結されたドレインと前記第１のＰＭＯＳのゲートに連結されたゲートを有する第１のＮＭＯＳと、前記第１のＰＭＯＳのドレインと接地との間に連結された第１のキャパシターと、を含む第１のインバータと、
前記電源電圧に連結されたソースを有する第２のＰＭＯＳと、前記第２のＰＭＯＳのドレインに連結されたドレインと前記第２のＰＭＯＳのゲートに連結されたゲートを有する第２のＮＭＯＳと、前記第２のＰＭＯＳのドレインと接地との間に連結された第２のキャパシターと、を含む第２のインバータと、
前記第１のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第３のＮＭＯＳと、
前記第２のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第４のＮＭＯＳと、
前記第１のＰＭＯＳのドレイン電圧及び前記第２のＰＭＯＳのドレイン電圧を排他的論理和演算して出力する排他的論理和素子と、を含み、
前記アナログ信号は、第１及び第２のアナログ信号を含む差動アナログ信号であり、前記第３のＮＭＯＳ及び前記第４のＮＭＯＳのゲートに前記第１及び第２のアナログ信号が各々印加され、
前記第１のＰＭＯＳ及び前記第２のＰＭＯＳのゲートにハイ状態の信号が印加された後、前記第１のＰＭＯＳ及び前記第２のＰＭＯＳのドレインから出力されるロー状態信号の出力時間差を幅とする前記入力パルスを前記排他的論理和素子により出力することを特徴とする請求項１０に記載のパルス幅に応じて動作するシュミットトリガー回路。
【請求項１２】
前記論理回路部は、
前記スイッチ部の出力が入力されるＳ端子と前記基準クロックの逆位相信号が入力されるＲ端子を有するＲＳフリップフロップと、
前記ＲＳフリップフロップの出力が入力されるＤ端子と前記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーＤフリップフロップと、を含み、
前記立ち下がりエッジトリガーＤフリップフロップの出力が前記出力決定部の出力となることを特徴とする請求項１０または１１に記載のパルス幅に応じて動作するシュミットトリガー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シュミットトリガー回路に関し、より詳しくは、入力されるパルスの幅を基準としてリリースポイント及びオペレーティングポイントが決定されるヒステリシス特性を有するシュミットトリガー回路に関する。
【背景技術】
【０００２】
センサー分野は、他の産業分野と連係性が非常に高い分野として、現在、産業応用分野及び消費者応用分野を含んで多様な分野に活用されている。通常的に、センサーには、圧電センサー、磁気センサーなどのような多様な種類があり、大部分のセンサーが物理的な現象を検出してこれに相応する電気的な信号に切り替えて出力する形態で具現される。例えば、圧電センサーは、物理的運動量を検出して電気的信号に出力し、磁気センサーは、磁場の変化を検出して電気的信号に出力する。
【０００３】
このように、物理的現象を電気的信号に切り替えるセンサーは、主に、アナログ方式に具現されたが、最近、デジタル要素が一部混合される方式で開発が進行されている。アナログ方式は、センサーを具現するための面積が小さく、応答速度が速いという長所があるが、消費電力が大きく、敏感度（ｓｅｎｓｉｔｉｖｉｔｙ）が悪いという短所がある。
【０００４】
より具体的に、従来のアナログ方式のセンサーは、センサー素子から出る微細な出力信号を増幅器を介して増幅させ、増幅されたアナログ波形をシュミットトリガー回路を介して出力で表す方式を適用した。通常、センサー素子から出力される差動信号には差動増幅器が使われるため、増幅器のオフセットを除去する回路が必要となり、追加的な費用が発生する問題がある。
【０００５】
また、センサー素子から出力される信号は、雑音が混入されているため、出力安定化のために、ヒステリシス特性を有するシュミットトリガー回路が必要である。このような従来のアナログ方式に使われるシュミットトリガー回路は、リリースポイント（Ｒｅｌｅａｓｅ ｐｏｉｎｔ）とオペレーティングポイント（Ｏｐｅｒａｔｉｎｇ ｐｏｉｎｔ）を正確に設定して一致させるのが非常に難しい。これによって敏感度が低下されてリリースポイントとオペレーティングポイントの変化が大きくなる問題が発生する。また、リリースポイントとオペレーティングポイントとの間をスウィープする場合、電力消耗が急激に増加する問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述したアナログ方式のシュミットトリガー回路の問題点を解決するためのものであり、入力されるパルスの幅を基準としてリリースポイント及びオペレーティングポイントが決定されるヒステリシス特性を有するシュミットトリガー回路を提供することを目的とする 。
【課題を解決するための手段】
【０００７】
上記技術的課題を解決するための手段として、本発明は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号／パルス切り替え部と、上記信号／パルス切り替え部で生成された入力パルスの幅を予め設定された第１の臨界幅及び上記第１の臨界幅より大きい第２の臨界幅と比較し、その結果を表す状態情報を出力するパルス幅判断部と、上記状態情報によって、上記入力パルスの幅が上記第２の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路を提供する。
【０００８】
本発明の一実施形態で、上記信号／パルス切り替え部は、入力される任意のクロック信号の状態変化を第１の遅延時間の間遅延した後、反転出力する第１のインバータと、上記クロック信号の状態変化を第２の遅延時間の間遅延した後、反転出力する第２のインバータと、上記第１の遅延時間を調整する第１の遅延制御部、上記第２の遅延時間を調整する第２の遅延制御部と、上記第１の遅延時間と上記第２の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部と、を含むことができる。
【０００９】
上記実施形態で、上記アナログ信号は、第１及び第２のアナログ信号を含む差動アナログ信号であり、上記第１の遅延制御部は、上記第１のアナログ信号の大きさに応じて上記第１の遅延時間を調整し、上記第２の遅延制御部は、上記第２のアナログ信号の大きさに応じて上記第２の遅延時間を調整することができる。
【００１０】
上記実施形態で、上記第１のインバータは、電源電圧に連結されたソースを有する第１のＰＭＯＳと、上記第１のＰＭＯＳのドレインに連結されたドレインと上記第１のＰＭＯＳのゲートに連結されたゲートを有する第１のＮＭＯＳと、上記第１のＰＭＯＳのドレインと接地との間に連結された第１のキャパシターと、を含むことができる。また、第２のインバータは、上記電源電圧に連結されたソースを有する第２のＰＭＯＳと、上記第２のＰＭＯＳのドレインに連結されたドレインと上記第２のＰＭＯＳのゲートに連結されたゲートを有する第２のＮＭＯＳと、上記第２のＰＭＯＳのドレインと接地との間に連結された第２のキャパシターと、を含むことができる。また、上記第１の遅延制御部は、上記第１のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第３のＮＭＯＳを含むことができ、上記第２の遅延制御部は、上記第２のＮＭＯＳのソースに連結されたドレインと接地に連結されたソースを有する第４のＮＭＯＳを含むことができる。特に、上記パルス生成部は、上記第１のＰＭＯＳのドレイン電圧及び上記第２のＰＭＯＳのドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含むことができる。この実施形態で、上記第３のＮＭＯＳ及び上記第４のＮＭＯＳのゲートに上記第１及び第２のアナログ信号が各々印加されることができ、上記排他的論理和素子は、上記第１のＰＭＯＳ及び上記第２のＰＭＯＳのゲートにハイ状態の上記クロック信号が同時印加されることによって、上記第１のＰＭＯＳ及び上記第２のＰＭＯＳのドレインから出力されるロー状態の出力時間差を幅とする上記入力パルスを出力することができる。
【００１１】
本発明の一実施形態で、上記パルス幅判断部は、上記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結された複数の遅延回路部と、上記入力パルス及び上記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する第１の論理積素子及び第２の論理積素子と、を含むことができる。
【００１２】
上記実施形態で、上記第１の論理積素子及び第２の論理積素子の各々に入力されるパルスは、相違するパルスを少なくとも一つ含み、上記第１の論理積素子は、上記入力パルスの幅が上記単位遅延時間のｍ倍（ｍは、自然数）より大きい場合にパルスを出力し、上記第２の論理積素子は、上記入力パルスの幅が上記単位遅延時間のｎ倍（ｎは、自然数）より大きい場合にパルスを出力し、上記第１の臨界幅が上記単位遅延時間のｍ倍になり、上記第２の臨界幅が上記単位遅延時間のｎ倍になり、上記第１の論理積素子及び第２の論理積素子の出力が上記状態情報になることができる。
【００１３】
上記実施形態で、上記複数の遅延回路部は、相互直列連結されたｍ＋ｎ個の遅延回路部を含むことができる。また、上記第１の論理積素子は、ｍ番目の遅延回路部の出力とｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することができ、上記第２の論理積素子は、上記入力パルスと上記ｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力することができる。
【００１４】
上記実施形態で、上記遅延回路部は、電源電圧に連結されたソースを有するＰＭＯＳと、上記ＰＭＯＳのドレインに連結されたドレインと上記ＰＭＯＳのゲートに連結されたゲートを有するＮＭＯＳと、上記ＰＭＯＳのドレインと接地との間に連結されたキャパシターと、を含むことができる。
【００１５】
上記実施形態で、上記出力決定部は、上記第１の論理積素子の出力及び上記第２の論理積素子の出力のうち一つを制御信号に応じて選択して出力するスイッチ部と、上記スイッチ部の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含むことができる。この実施形態で、上記論理回路部の出力が上記制御信号になることができる。
【００１６】
上記実施形態で、上記スイッチ部は、上記制御信号がハイ状態である場合、上記第１の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第２の論理積素子の出力を出力することができる。
【００１７】
上記実施形態で、上記論理回路部は、上記スイッチ部の出力が入力されるＳ端子と上記基準クロックの逆位相信号が入力されるＲ端子を有するＲＳフリップフロップと、上記ＲＳフリップフロップの出力が入力されるＤ端子と上記基準クロックが入力されるクロック入力端子を有する立ち下がりエッジトリガーＤフリップフロップと、を含むことができる。上記立ち下がりエッジトリガーＤフリップフロップの出力が上記出力決定部の出力になることができる。
【００１８】
上記技術的課題を解決するための他の手段として、本発明は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成する信号／パルス切り替え部と、上記入力パルスを順次に単位遅延時間の間遅延させるように相互直列連結されたｍ＋ｎ個の遅延回路部と、ｍ番目の遅延回路部の出力とｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する第１の論理積素子と、上記入力パルスと上記ｍ＋ｎ番目の遅延回路部の出力の入力を受けて相互論理和演算して出力する上記第２の論理積素子と、を含むパルス幅判断部と、制御信号の入力を受けて上記制御信号がハイ状態である場合、上記第１の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第２の論理積素子の出力を出力するスイッチ部及び上記スイッチ部の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部を含み、上記論理回路部の出力が上記制御信号になる、出力決定部と、を含むパルス幅に応じて動作するシュミットトリガー回路を提供する。
【発明の効果】
【００１９】
本発明によると、単位遅延時間の倍数でオペレーティングポイントとリリースポイントが変動されないように明確に設定することができる。
【００２０】
また、本発明によると、増幅器とそのオフセット除去回路などを除去することができ、アナログ信号を用いるシュミットトリガー回路に比べて具現面積を減少させ、且つ消費電力及び製造費用を節約することができる。
【００２１】
さらに、本発明によると、やむを得ず増幅器を使用する場合にはアナログ信号の大きさを表すパルス幅が一層広くなるため、敏感度を減少させることができる効果を得ることができる。
【００２２】
また、本発明によると、インバータ、論理素子またはフリップフロップのようなデジタル回路を使用するため、使用電力を一層減少させることができる効果がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路のブロック構成図である。
【図２】（ａ）は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される信号／パルス切り替え部１１の回路図であり、（ｂ）は、（ａ）に示された回路における各ノードの信号波形を示す波形図である。
【図３ａ】本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用されるパルス幅判断部の詳細な構成を示すブロック構成図である。
【図３ｂ】図３ａに示された回路における各ノードの信号波形を示す波形図である。
【図４】本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部の詳細な構成を示すブロック構成図である。
【図５】（ａ）は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部内の論理回路部の詳細ブロック図であり、（ｂ）は、（ａ）に示された論理回路部の動作を説明する波形図である。
【図６】本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の出力が持つヒステリシス特性を示すグラフである。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照して本発明の多様な実施形態をさらに詳細に説明する。しかし、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲は、以下に説明される実施形態に限定されるものではない。本発明の実施形態は、本発明が属する技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面に示された構成要素の形状及び大きさなどは、より明確な説明のために誇張されることがあるという点を留意しなければならない。
【００２５】
図１は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路のブロック構成図である。
【００２６】
図１を参照すると、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路は、アナログ信号をパルスに切り替えて出力する信号／パルス切り替え部１１と、上記信号／パルス切り替え部１１から出力されるパルス幅の大きさを判断するパルス幅判断部１２、及びパルス幅判断部１２で判断されたパルス幅の大きさに応じて最終出力を決定する出力決定部１３を含んで構成されることができる。
【００２７】
上記信号／パルス切り替え部１１は、アナログ信号の入力を受けて上記アナログ信号の大きさに相応する幅を有する入力パルスを生成して出力する。本発明の一実施形態で、上記信号／パルス切り替え部１１に入力されるアナログ信号は、第１のアナログ信号及び第２のアナログ信号を含む差動信号である。上記信号／パルス切り替え部１１は、上記第１のアナログ信号及び第２のアナログ信号の大きさの差に該当する幅を有するパルスを生成することができる。
【００２８】
図２の（ａ）は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される信号／パルス切り替え部１１の回路図である。
【００２９】
図２の（ａ）に示したように、上記信号／パルス切り替え部１１は、入力される任意のクロック信号Ｃｌｋ１の状態変化を第１の遅延時間の間遅延した後、反転出力する第１のインバータ２１と、上記クロック信号Ｃｌｋ１の状態変化を第２の遅延時間の間遅延した後、反転出力する第２のインバータ２２と上記第１の遅延時間を調整する第１の遅延制御部２３と、上記第２の遅延時間を調整する第２の遅延制御部２４、及び上記第１の遅延時間と上記第２の遅延時間との差に対応する幅を有する入力パルスを生成するパルス生成部２５を含んで構成されることができる。
【００３０】
信号／パルス切り替え部１１に入力される信号は、差動アナログ信号であり、上記第１の遅延制御部２３は、上記差動アナログ信号に含まれた第１のアナログ信号Ｖ＋の大きさに応じて上記第１の遅延時間を調整し、上記第２の遅延制御部２４は、上記差動アナログ信号に含まれた第２のアナログ信号Ｖ−の大きさに応じて上記第２の遅延時間を調整することができる。
【００３１】
上記第１のインバータ２１は、電源電圧ＶＤＤに連結されたソースを有する第１のＰＭＯＳ（ＭＰ１）と、上記第１のＰＭＯＳ（ＭＰ１）のドレインに連結されたドレインと上記第１のＰＭＯＳ（ＭＰ１）のゲートに連結されたゲートを有する第１のＮＭＯＳ（ＭＮ１）と、上記第１のＰＭＯＳ（ＭＰ１）のドレインと接地との間に連結された第１のキャパシターＣ１を含むことができる。
【００３２】
上記第２のインバータ２２は、上記電源電圧ＶＤＤに連結されたソースを有する第２のＰＭＯＳ（ＭＰ２）と、上記第２のＰＭＯＳ（ＭＰ２）のドレインに連結されたドレインと上記第２のＰＭＯＳ（ＭＰ２）のゲートに連結されたゲートを有する第２のＮＭＯＳ（ＭＮ２）と、上記第２のＰＭＯＳ（ＭＰ２）のドレインと接地との間に連結された第２のキャパシターＣ２を含むことができる。
【００３３】
上記第１の遅延制御部２３と上記第２の遅延制御部２４は、各々、上記第１のＮＭＯＳ（ＭＮ１）のソースに連結されたドレインと接地に連結されたソースを有する第３のＮＭＯＳ（ＭＮ３）と、上記第２のＮＭＯＳ（ＭＮ２）のソースに連結されたドレインと接地に連結されたソースを有する第４のＮＭＯＳ（ＭＮ４）と、を含むことができる。上記第３のＮＭＯＳ（ＭＮ３）と第４のＮＭＯＳ（ＭＮ４）のゲートには差動アナログ入力信号を構成する第１のアナログ信号Ｖ＋と第２のアナログ信号Ｖ−が各々入力される。
【００３４】
上記パルス生成部２５は、上記第１のＰＭＯＳ（ＭＰ１）のドレイン電圧及び上記第２のＰＭＯＳ（ＭＰ２）のドレイン電圧を排他的論理和演算して出力する排他的論理和素子を含むことができる。
【００３５】
図２の（ａ）で'ＢＵＦ'と指示された要素は、単純に信号を一時格納するバッファーを表すものであり、本発明の主な技術的思想と関連のある要素でないため、詳細な説明を省略する。
【００３６】
図２の（ｂ）は、図２の（ａ）に示された回路における各ノードの信号波形を示す波形図である。図２に示したように、第１のインバータ２１及び第２のインバータ２２に入力されるクロック信号Ｃｌｋ１がロー状態からハイ状態になると、各インバータは、各々異なる遅延時間が経過した後、ロー状態の信号を出力する。パルス生成部２５は、第１のインバータ２１及び第２のインバータ２２の遅延時間の差に該当する幅を有するパルスＰｏｕｔを生成して出力する。
【００３７】
また、図１を参照すると、上記パルス幅判断部１２は、信号／パルス切り替え部１１で生成された入力パルスの幅を予め設定された第１の臨界幅及び上記第１の臨界幅より大きい第２の臨界幅と比較し、その結果を表す状態情報を出力する。
【００３８】
図３ａは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用されるパルス幅判断部の詳細な構成を示すブロック構成図である。
【００３９】
図３ａを参照すると、上記パルス幅判断部１２は、互いに直列に連結された複数の遅延回路部１２１、第１の論理積素子１２２、及び第２の論理積素子１２３を含むことができる。
【００４０】
上記複数の遅延回路部１２１は、入力パルスを順次に予め設定された単位遅延時間の間遅延させる。例えば、単位遅延時間を'１'とすると、上記入力パルスは、１個の遅延回路部を通過しながら'１'の遅延時間だけ遅延されて出力される。従って、入力パルスが相互直列連結された遅延回路部のうちｍ番目の遅延回路部を通過すると、ｍだけ遅延されたパルスがｍ番目の遅延回路部から出力される。
【００４１】
上記二つの論理積素子１２２、１２３の各々は、上記入力パルス及び上記複数の遅延回路部の各々から出力される複数の遅延されたパルスを含むグループから二つのパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力する。例えば、第１の論理積素子１２２は、ｍ番目の遅延回路部から出力されるパルスとｍ＋ｎ番目の遅延回路部から出力されるパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力することができる。また、第２の論理積素子１２３は、信号／パルス切り替え部１１で入力される入力パルスとｍ＋ｎ番目の遅延回路部から出力されるパルスの入力を受け、二つのパルス間の重なる部分をパルス形態で出力することができる。本明細書の全般において使われるｍ及びｎは自然数である。
【００４２】
上記二つの論理積素子１２２、１２３に入力される信号を選択することによって第１の臨界幅及び第２の臨界幅が決定され、二つの論理積素子１２２、１２３の各々から出力される信号は、入力パルスのパルス幅を上記第１の臨界幅及び第２の臨界幅と比較した結果を表す状態情報になる。
【００４３】
図３ｂは、図３ａに示された回路における各ノードの信号波形を示す波形図である。図３ｂに示された波形に付与されたＡないしＥの参照符号は、図３ａに表示された同一参照符号を有するノードにおける波形を表す。'Ａ'は入力パルス、'Ｂ'はｍ個の直列連結された遅延回路部により入力パルスが単位遅延時間のｍ倍だけ遅延されたパルス、'Ｃ'はｍ＋ｎ個の直列連結された遅延回路部により入力パルスが単位遅延のｍ倍だけ遅延されたパルスを表す。第１論理積素子１２２は、'Ｂ'と'Ｃ'のパルスが重なる領域がハイ状態になる信号Ｄを出力する。このとき、第１の論理積素子１２２は、入力パルスの大きさが単位遅延時間のｎ倍以上になると、常にパルスを出力するようになる。これと同様に、第２論理積素子１２３は、入力パルスＡと'Ｃ'のパルスが重なる領域がハイ状態になる信号Ｅを出力する。このとき、第２の論理積素子１２３は、入力パルスの大きさが単位遅延時間のｍ＋ｎ倍以上になると、常にパルスを出力するようになる。
【００４４】
このように、パルス幅判断部１２によると、複数の遅延回路部及び論理積素子により単位遅延時間のｎ倍に該当する第１の臨界幅と、単位遅延時間のｍ＋ｎ倍に該当する第２の臨界幅と入力パルスのパルス幅を比較した結果に該当する状態情報を出力することができる。
【００４５】
本発明の一実施形態で、パルス幅判断部１２に適用される遅延回路部１２１は、図２の（ａ）に示されたインバータ２１（又は２２）を含むことができる。即ち、二つのインバータを直列連結して各インバータの遅延時間の和を単位遅延時間とする一つの遅延回路部１２１を構成することができる。図２の（ａ）に示されたインバータの構造と同様に、遅延回路部１２１は、電源電圧に連結されたソースを有するＰＭＯＳと、上記ＰＭＯＳのドレインに連結されたドレインと上記ＰＭＯＳのゲートに連結されたゲートを有するＮＭＯＳと、上記ＰＭＯＳのドレインと接地との間に連結されたキャパシターと、を含むインバータを含むことができる。
【００４６】
また、図１を参照すると、上記出力決定部１３は、パルス幅判断部１２から出力される状態情報によって、入力パルスの幅が上記第２の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する。上記出力決定部１３は、上述したように、入力パルスの幅が上記第２の臨界幅より小さい状態から大きい状態に変動される場合と、上記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合を除いた入力パルス幅の変動に対してはその以前の状態を維持する。例えば、上記入力パルスの幅が第１の臨界幅より小さい状態から大きい状態に変動される場合または上記入力パルスの幅が第２の臨界幅より大きい状態から小さい状態に変動される場合には出力を変更せず、その以前の出力をそのまま維持する。
【００４７】
図４は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部１３の詳細な構成を示すブロック構成図である。図４に示したように、上記出力決定部１３は、上記第１の論理積素子の出力Ｄ及び上記第２の論理積素子の出力Ｅのうち一つを制御信号に応じて選択して出力するスイッチ部１３１、及び、上記スイッチ部１３１の出力及び基準クロックの入力を受け、上記基準クロック内で上記スイッチ部の出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチ部１３１の出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部１３２を含むことができる。上記論理回路部１３２の出力Ｐｏｕｔは、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の出力となると同時に、スイッチ部１３１に入力される制御信号になることができる。
【００４８】
上記スイッチ部１３１は、上記制御信号がハイ状態である場合、上記第１の論理積素子の出力を出力し、上記制御信号がロー状態である場合、上記第２の論理積素子の出力を出力することができる。
【００４９】
図５の（ａ）は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路に適用される出力決定部内の論理回路部１３２の詳細ブロック図である。図５に示したように、上記論理回路部１３２は、上記スイッチ部１３１の出力Ｐｓが入力されるＳ端子と上記基準クロックＣｌｋ２の逆位相信号が入力されるＲ端子を有するＲＳフリップフロップ１３２１及び上記ＲＳフリップフロップ１３２１の出力が入力されるＤ端子と上記基準クロックＣｌｋ２が入力されるクロック入力端子を有する立ち下がりエッジトリガー（Ｆａｌｌ Ｅｄｇｅ Ｔｒｉｇｇｅｒｅｄ）Ｄフリップフロップ１３２２を含むことができる。
【００５０】
図５の（ｂ）は、図５の（ａ）に示された論理回路部の動作を説明する波形図である。図５の（ｂ）に示したように、基準クロックＣｌｋ２内でスイッチ部１３１から入力される信号Ｐｓにパルスが発生する場合、ＲＳフリップフロップ１３２１のＲ端子には基準クロックＣｌｋ２の逆位相信号が入力され、Ｓ端子にはスイッチ部１３１の出力Ｐｓが印加されるため、ＲＳフリップフロップ１３２１の出力は、スイッチ部１３１から入力される信号Ｐｓに存在するパルスの立ち上がりエッジから基準クロックの立ち下がりエッジまでハイ状態になるパルスが出力される。このＲＳフリップフロップ１３２１の出力が遅延されてＤフリップフロップ１３２２のＤ端子に入力され、Ｄフリップフロップ１３２２のＤ端子の入力がハイ状態の際、基準クロックＣｌｋ２の立ち下がりエッジが発生するようになると、Ｄフリップフロップ１３２２の出力はハイ状態を出力する。Ｄフリップフロップ１３２２の出力は、基準クロックＣｌｋ２の立ち下がりエッジでＤ端子入力がロー状態になる時、ロー状態が出力される。
【００５１】
図６は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の出力が持つヒステリシス特性を示すグラフである。
【００５２】
上述したような本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路によると、図６に示したように、パルス幅にともなうヒステリシス特性を有する動作が可能である。即ち、図１ないし図５に示された実施形態によると、入力パルスの幅が単位遅延時間のｍ＋ｎ倍（第２の臨界幅）より大きい場合にシュミットトリガー回路の出力がロー状態からハイ状態に変動され、入力パルスの幅が単位遅延時間のｎ倍より小さい場合にシュミットトリガー回路の出力がハイ状態からロー状態に変動される。
【００５３】
以上のような構成を有する本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の動作及びそれにともなう作用効果をさらに詳細に説明する。
【００５４】
まず、図１に示したように、ホールセンサーなどのようなセンサー素子から特定物理量を検出した大きさを表す差動アナログ信号が出力され、この差動アナログ信号は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の入力となる。上記センサー素子から出力される差動アナログ信号は、本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路内の信号／パルス切り替え部１１に入力される。
【００５５】
図２に示したように、差動アナログ信号を構成する第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−は、各々、相違するインバータ２１、２２に連結された遅延制御部２３、２４に入力される。図２に示されたインバータ２１、２２は、ＰチャンネルＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）とＮチャンネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のドレインとゲートが相互連結されてゲート連結ノードに任意のクロックＣｌｋ１の入力を受け、ドレイン連結ノードにキャパシターＣ１、Ｃ２を連結して一定時間遅延されたその反転信号をドレイン連結ノードに出力する形態で具現される。
【００５６】
上記のような回路構造を有するインバータ２１、２２で上記反転信号が出力される遅延時間は、キャパシターＣ１、Ｃ２のキャパシタンスと、相互連結されたＰチャンネルＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）とＮチャンネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のソース端間の電圧の大きさにより決定されるということは周知の通りである。本発明で相違する大きさの第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−がＮチャンネルＭＯＳＦＥＴからなる遅延制御部２３、２４に入力される。即ち、第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−は、第３のＮチャンネルＭＯＳＦＥＴ（ＭＮ３）のゲート及び第４のＮチャンネルＭＯＳＦＥＴ（ＭＮ４）のゲートに入力され、第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−の大きさの差により上記第３のＮチャンネルＭＯＳＦＥＴ（ＭＮ３）のゲート及び第４のＮチャンネルＭＯＳＦＥＴ（ＭＮ４）は、相違する大きさの抵抗を各インバータ２１、２２の第１及び第２のＮチャンネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のソースに形成する。これによって、各インバータ２１、２２から出力されるクロックＣｌｋ１の反転信号の遅延時間が第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−の大きさに応じて変動されることができる。
【００５７】
第１のアナログ信号Ｖ＋及び第２のアナログ信号Ｖ−の大きさに応じて相違する遅延時間に出力される遅延信号は、パルス生成部２５に入力される。パルス生成部２５は、第１のインバータ２１及び第２のインバータ２２から出力される遅延された反転信号に対する排他的論理和演算をして出力する。
【００５８】
上述した信号／パルス切り替え部１１の動作が図２の（ｂ）に波形図として示される。差動信号の形態に検出電圧Ｖ＋、Ｖ−が発生し、この検出電圧は、遅延制御部２３、２４を構成する第３のＮチャンネルＭＯＳＦＥＴ（ＭＮ３）のゲート及び第４のＮチャンネルＭＯＳＦＥＴ（ＭＮ４）のゲートに入力される。第３のＮチャンネルＭＯＳＦＥＴ（ＭＮ３）のゲート及び第４のＮチャンネルＭＯＳＦＥＴ（ＭＮ４）のゲートの電圧差により相違する大きさの抵抗がインバータ２１、２２の第１及び第２のＮチャンネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のソースに形成され、これによって各インバータ２１、２２の出力が発生する遅延時間に差が発生する。即ち、クロックＣｌｋ１がロー状態からハイ状態に切り替えられる場合、各インバータ２１、２２の所定時間の遅延時間以後、ロー状態の反転信号を出力するようになるが、各インバータ２１、２２に連結された遅延制御部２３、２４が持つ抵抗の大きさの差によって相違する遅延時間が設定される。例えば、第１のインバータ２１によっては'ＴＰ２'の遅延時間が設定され、第２のインバータ２２によっては'ＴＰ１'の遅延時間が設定される。排他的論理和素子からなるパルス生成部２５は、二つの反転信号ＶＡ、ＶＢが相違する状態である区間を幅△ＴＰとするパルスを生成して出力する。即ち、信号／パルス生成部１１から出力されるパルスは、センサー素子から出力されるアナログ信号の大きさ、より詳しくは、差動アナログ信号の大きさの差に該当するパルス幅を有する入力パルスを出力するようになる。
【００５９】
次に、入力パルスは、パルス幅判断部１２に入力される。パルス幅判断部１２は、図３ａに示したように、互いに直列に連結された複数の遅延回路部１２１と、第１の論理積素子１２２及び第２の論理積素子１２３を含んで構成される。上記複数の遅延回路部１２１は、相互同一の単位遅延時間の間に入力される信号を遅延させ、上記第１の論理積素子１２２及び第２の論理積素子１２３は、入力パルスと各遅延回路部１２１の出力信号で構成されたグループから少なくとも一つの相違する信号を有する二つの信号の入力を受け、入力された二つの信号の論理積演算を遂行する。
【００６０】
図３ａに示された実施形態で、総ｍ＋ｎ個の遅延回路部１２１が備えられ、第１の論理積素子１２２は、ｍ番目の遅延回路部の出力とｍ＋ｎ番目の遅延回路部の出力の入力を受け、第２の論理積素子１２３は、入力パルスとｍ＋ｎ番目の遅延回路部の出力の入力を受ける。この場合、図３ｂに示された波形図に示したように、第１の論理積素子１２２は、入力パルスが単位遅延時間のｍ倍だけ遅延された信号Ｂと入力パルスが単位遅延時間のｍ＋ｎ倍だけ遅延された信号Ｃの入力を受けて相互重なる部分を出力する。このとき、入力パルスの幅が単位遅延時間のｎ倍より大きい場合には第１の論理積素子１２２は、常にパルスを出力するようになるが、入力パルスの幅が単位遅延時間のｎ倍より小さい場合には'Ｂ'と'Ｃ'ノードで重なるパルスが発生しなくなってパルスが発生しない。これと類似して、第２の論理積素子１２３は、入力パルスＡと入力パルスが単位遅延時間のｍ＋ｎ倍だけ遅延された信号Ｃの入力を受けて相互重なる部分を出力する。このとき、入力パルスの幅が単位遅延時間のｍ＋ｎ倍より大きい場合には第２の論理積素子１２３は、常にパルスを出力するようになるが、入力パルスの幅が単位遅延時間のｍ＋ｎ倍より小さい場合には'Ａ'と'Ｃ'ノードで重なるパルスが発生しなくなってパルスが発生しない。即ち、第１の論理積素子１２２は、入力パルスが単位遅延時間のｎ倍より大きい場合にパルスを出力し、第２の論理積素子１２３は、入力パルスが単位遅延時間のｍ＋ｎ倍より大きい場合にパルスを出力するようになる。
【００６１】
結論的に、本発明の一実施形態で、パルス幅判断部１２は、入力パルスの幅を第１の臨界幅（単位遅延時間のｎ倍）及び上記第１の臨界幅より大きい第２の臨界幅（単位遅延時間のｍ＋ｎ倍）と比較し、その結果を表す状態信号（第１の論理積素子及び第２の論理積素子の出力）を出力する。上記第１の論理積素子及び第２の論理積素子の出力は、出力決定部１３に入力される。
【００６２】
次に、出力決定部１３は、第１の論理積素子及び上記状態情報によって、上記入力パルスの幅が上記第２の臨界幅より小さい状態から大きい状態に変動される場合、ハイ信号を出力し、上記入力パルスの幅が第１の臨界幅より大きい状態から小さい状態に変動される場合、ロー信号を出力する。
【００６３】
このような動作のために、図４に示したように、上記出力決定部１３は、制御信号によって第１の論理積素子の出力及び第２の論理積素子の出力のうち一つを選択して出力するスイッチ部１３１と、スイッチの出力と基準クロックの入力を受け、上記基準クロック内で上記スイッチの出力からパルスが発生する場合はハイ状態の信号を出力し、上記基準クロック内で上記スイッチの出力からパルスが発生しない場合はロー状態の信号を出力する論理回路部１３２を含むことができる。
【００６４】
本発明の一実施形態に係るパルス幅に応じて動作するシュミットトリガー回路の動作が開始されて出力がロー状態から始まるとすると、論理回路部１３２の出力はロー状態であるべきで、この論理回路部１３２の出力を制御信号とするスイッチ部１３１は、ロー状態の制御信号の入力を受けて第２の論理積素子の出力Ｅを論理回路と連結することができる。センサー素子の出力が発生してシュミットトリガー回路に入力される差動アナログ信号が形成する入力パルスの幅が単位遅延時間のｍ＋ｎ倍以上になると、第２の論理積素子の出力Ｅにパルスが発生し、上記論理回路部１３２は、ハイ信号を出力するようになる。この論理回路部１３２から出力されるハイ信号によりスイッチ部１３１は、第１の論理積素子の出力Ｄを論理回路に連結する。一方、第１の論理積素子の出力Ｄは、入力パルスの幅が単位遅延時間のｎ倍以上である場合、パルスを発生させ続けるため、論理回路部１３２の出力は、ハイ状態を維持し続ける。入力パルスの幅が単位遅延時間のｎ倍より小さくなると、第１の論理積素子の出力Ｄにパルスが発生せず、論理回路部１３２は、基準クロックの間にパルスが存在しないため、出力をロー信号に切り替える。これをよってスイッチ部１３１は、再び第２の論理積素子の出力Ｅを論理回路部１３２に連結するようになる。
【００６５】
このように、上記出力決定部１３から出力される信号は、図６に示したように、入力パルスの幅が単位遅延時間のｎ＋ｍ倍より大きい場合、ハイ状態になり、入力パルスの幅が単位遅延時間のｎ倍より小さい場合、ロー状態になるヒステリシス特性を有する信号になる。
【００６６】
上記論理回路部１３２は、図５の（ａ）に示したような回路構造を介して上述したような動作を具現することができる。図５の（ｂ）を参照し、図５の（ａ）に示された回路動作を説明すると、基準クロックＣｌｋ２内でスイッチ部１３１から入力される信号Ｐｓにパルスが発生する場合、ＲＳフリップフロップ１３２１のＲ端子には基準クロックＣｌｋ２の逆位相信号が入力され、Ｓ端子にはスイッチ部１３１の出力Ｐｓが印加されるため、ＲＳフリップフロップ１３２１の出力は、スイッチ部１３１から入力される信号Ｐｓに存在するパルスの立ち上がりエッジから基準クロックの立ち下がりエッジまでハイ状態になるパルスが出力される。このＲＳフリップフロップ１３２１の出力が遅延されてＤフリップフロップ１３２２のＤ端子に入力され、Ｄフリップフロップ１３２２のＤ端子の入力がハイ状態の際、基準クロックＣｌｋ２の立ち下がりエッジが発生するようになると、Ｄフリップフロップ１３２２の出力は、ハイ状態を出力する。論理回路部１３２の入力、即ち、ＲＳフリップフロップ１３２１のＳ端子に入力されるパルスが存在する場合にＤフリップフロップ１３２２の出力は、ハイ状態を維持し続ける。一方、パルスがＲＳフリップフロップ１３２１のＳ端子に入力されない場合、ＲＳフリップフロップ１３２１の出力は、ロー状態になり、基準クロックＣｌｋ２の立ち下がりエッジでＤフリップフロップ１３２２のＤ端子がロー状態になるため、立ち下がりエッジトリガーＤフリップフロップ１３２２の出力は、ロー状態になる。
【００６７】
このように、本発明は、パルスの幅によってオペレーティングポイントとリリースポイントが決定されるヒステリシス特性を有する。即ち、図６で第１の臨界幅である単位遅延時間のｎ倍である地点がリリースポイントとなり、第２の臨界幅である単位遅延時間のｎ＋ｍ倍である地点がオペレーティングポイントになる。このように、本発明は、単位遅延時間の倍数でオペレーティングポイントとリリースポイントを変動されないように明確に設定することができる。
【００６８】
本発明は、アナログ信号の入力を受けてその大きさに対応するパルス幅を生成し、パルス幅と単位遅延時間の倍数を比較するため、アナログ増幅器を必要としない。従って、増幅器のオフセットを除去する回路も不要となる。このように、本発明は、増幅器とそのオフセット除去回路などを除去することができ、アナログ信号を用いるシュミットトリガー回路に比べて具現面積を減少させ、且つ消費電力及び製造費用を節約することができる。
【００６９】
さらに、やむを得ず増幅器を使用する場合にはアナログ信号の大きさを表すパルス幅が一層広くなるため、敏感度を減少させることができる効果を得ることができる。
【００７０】
また、インバータ、論理素子またはフリップフロップのようなデジタル回路を使用するため、使われる電力をより減少させることができる効果がある。
【００７１】
発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲から外れない限度内で多様な変形が可能であることは明らかである。従って、本発明の範囲は、説明された実施例に限定されず、特許請求の範囲及びこの特許請求の範囲と均等なものにより定まらなければならない。
【符号の説明】
【００７２】
１１  信号／パルス切り替え部
１２  パルス幅判断部
１３  出力決定部
２１、２２  インバータ
２３、２４  遅延制御部
２５  パルス生成部
１２１  遅延回路部
１２２、１２３  論理積素子
１３１  スイッチ部
１３２  論理回路部
１３２１  ＲＳフリップフロップ
１３２２  立ち下がりエッジトリガーＤフリップフロップ
【図１】
2012075076.tif 000003
【図２】
2012075076.tif 000004
【図３ａ】
2012075076.tif 000005
【図３ｂ】
2012075076.tif 000006
【図４】
2012075076.tif 000007
【図５】
2012075076.tif 000008
【図６】
2012075076.tif 000009