(57)【要約】【課題】高度に集積化したＤＲＡＭを提供する。【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ２以下とできる。【選択図】図５
2012178555.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたビット線と、前記ビット線上に形成された島状の半導体領域と、前記島状の半導体領域上に形成されたゲート絶縁体と、前記ゲート絶縁体上および前記島状の半導体領域上に形成された２本のワード線および前記島状の半導体領域上に形成されたキャパシタを有し、前記島状の半導体領域のうち、前記２本のワード線と重なる領域の間には、前記ビット線との接続のための電極が設けられたメモリセルアレイを有することを特徴とする半導体メモリ装置。
【請求項２】
基板上に形成されたビット線と、前記ビット線上に形成された島状の半導体領域と、前記島状の半導体領域上に形成されたゲート絶縁体と、前記ゲート絶縁体上および前記島状の半導体領域上に形成された２本のワード線および前記島状の半導体領域上に形成されたキャパシタを有し、前記島状の半導体領域が前記ビット線と重畳する面積は、前記島状の半導体領域の面積の８０％以上であるメモリセルアレイを有することを特徴とする半導体メモリ装置。
【請求項３】
基板上に形成されたセンスアンプ回路と、前記センスアンプ回路上に形成された第１乃至第３のビット線と、前記第１のビット線上に形成された島状の半導体領域と、前記島状の半導体領域上に形成されたゲート絶縁体と、前記ゲート絶縁体上および前記島状の半導体領域上に形成された２本のワード線および前記島状の半導体領域上に形成されたキャパシタを有するメモリセルアレイを有し、前記第１のビット線と前記第２のビット線は前記センスアンプに接続し、前記第１のビット線の一端と前記第２のビット線の一端の間に、前記第３のビット線が設けられていることを特徴とする半導体メモリ装置。
【請求項４】
前記ビット線の下には前記メモリセルアレイを駆動するための回路を有することを特徴とする請求項１乃至３のいずれか一に記載の半導体メモリ装置。
【請求項５】
請求項１乃至４のいずれか一において、前記島状の半導体領域は凹部あるいは凸部の側面に形成された部分を有することを特徴とする半導体メモリ装置。
【請求項６】
前記ビット線は隣接するビット線と異なる層に形成されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体メモリ装置。
【請求項７】
前記島状の半導体領域は、酸化物半導体よりなることを特徴とする請求項１乃至６のいずれか一に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は代表的な半導体メモリ装置として広く用いられている。ＤＲＡＭには、ビット線の信号検出方法の違いから、オープンビット線方式とフォールデッドビット線方式という２種類がある（例えば、特許文献１参照）。
【０００３】
フォールデッドビット線方式は、ワード線とビット線の交点の半分にしかメモリセルを設けることができないため、１メモリセルあたりの面積は８Ｆ２以上である（Ｆは最小加工寸法（Ｆｅａｔｕｒｅ  Ｓｉｚｅ））。これに対し、オープンビット線方式では、理想的にはコンタクトを共有できるので１メモリセルあたりの面積は６Ｆ２まで縮小できる。
【０００４】
また、ＤＲＡＭのキャパシタの形成方式としてシリコン基板に深い穴を形成するトレンチキャパシタ方式とトランジスタの上方に電極を積層するスタックキャパシタ方式という２種類の方式が用いられている。最小加工寸法が小さくなると、トレンチキャパシタ方式よりスタックキャパシタ方式の方が有利となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５３９６４５０号
【特許文献２】米国特許第５８０２０００号
【特許文献３】米国特許第５８７７５２２号
【特許文献４】米国特許第５３０２８４３号
【特許文献５】米国特許第７７７２０５３号
【特許文献６】米国特許第５７６４５６２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スタックキャパシタ方式を用いてオープンビット線方式のＤＲＡＭを作製しようとすると、回路設計およびデバイス特性に負担がかかる。すなわち、キャパシタとビット線がともにトランジスタの上方に存在するため、キャパシタを迂回するように、ビット線を斜めに形成すること（特許文献２）や、補助電極を設けること（特許文献３）が必要となる。
【０００７】
例えば、特許文献３では、トランジスタとビット線を接続するため補助配線が必要であり、また、特許文献２では、ビット線がワード線と直角でない角度で交差する（その結果、メモリセルが平行四辺形となる）ことが求められる。すなわち、利用されないスペースや余分なプロセスが必要となる。その結果、例えば、ビット線を斜めに配置した場合には１つのメモリセルの面積はどのように最適化しても６Ｆ２より大きくなる。
【０００８】
これらは、ビット線とキャパシタが共にトランジスタの上に存在するためであり、ビット線がキャパシタを避けるように配置することが求められるためである。
【０００９】
また、ワード線とキャパシタ、ビット線がともにトランジスタの上方にあることから、ワード線とビット線との間の寄生容量、およびキャパシタとビット線の間の寄生容量も大きくなる。ＤＲＡＭでは、キャパシタの容量は、ビット線の寄生容量との比率で決定されるため、ビット線の寄生容量が大きいと、キャパシタの容量も大きくせざるを得ない。しかし、特に微細化したメモリセルでは、十分な容量のキャパシタを形成することが困難になりつつある。
【００１０】
本発明では、このような問題点の少なくとも１つを解決することを課題とする。例えば、可能な限り面積を削減することのできる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。あるいは、ビット線の寄生容量の削減できる半導体メモリ装置あるいはその回路の構造や作製方法を提供することを課題とする。また、本発明は信頼性や特性の高い半導体装置およびその作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、基板上に形成されたビット線と、ビット線上に形成された島状の半導体領域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上に形成されたワード線および島状の半導体領域上に形成されたキャパシタを有し、１つの島状の半導体領域は少なくとも２本のワード線と重なり、その島状の半導体領域のうち、２本のワード線と重なる領域の間には、ビット線との接続のための電極が設けられたことを特徴とするメモリセルアレイを有する半導体メモリ装置である。
【００１２】
また、本発明の一態様は、基板上に形成されたビット線と、ビット線上に形成された島状の半導体領域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上および島状の半導体領域上に形成された２本のワード線および島状の半導体領域上に形成されたキャパシタを有し、島状の半導体領域がビット線と重畳する面積は、島状の半導体領域の面積の８０％以上であることを特徴とするメモリセルアレイを有する半導体メモリ装置である。
【００１３】
また、本発明の一態様は、基板上に形成されたセンスアンプ回路と、センスアンプ回路上に形成された第１乃至第３のビット線と、第１のビット線上に形成された島状の半導体領域と、島状の半導体領域上に形成されたゲート絶縁体と、ゲート絶縁体上および島状の半導体領域上に形成された２本のワード線および島状の半導体領域上に形成されたキャパシタを有するメモリセルアレイを有し、第１のビット線と第２のビット線はセンスアンプ回路に接続し、第１のビット線の一端と第２のビット線の一端の間に、第３のビット線が設けられていることを特徴とする半導体メモリ装置である。
【００１４】
ここで、ビット線の下には上記のメモリセルアレイを駆動するための回路（センスアンプやデコーダ等）が設けられていてもよい。また、島状の半導体領域の形成される場所は平坦面上に限られず、凹部あるいは凸部に設けられていてもよい。さらに、隣接するビット線の高さあるいは深さは異なってもよい。
【発明の効果】
【００１５】
上記において、島状の半導体領域とワード線によってトランジスタが構成される。上記のように、ビット線はトランジスタの下方にあり、また、ワード線およびキャパシタはトランジスタの上方にある。このため、キャパシタの位置に関係なくビット線を配置できるため、極めて効率的なレイアウトとなり、１メモリセルの面積は理想的には６Ｆ２まで縮小できる。
【００１６】
また、島状の半導体領域を凹部に設ける場合、ワード線は主に凹部の側面に形成されるが、ビット線へのコンタクトプラグを凹部の底面に形成したコンタクトホール中に設ければよいので、１メモリセルの面積は理想的には４Ｆ２まで縮小できる。
【００１７】
なお、凹部あるいは凸部の側面にワード線が形成される場合は、ワード線をゲートとするトランジスタのチャネル長は、概略、凹部あるいは凸部の側面の高さあるいは深さ程度である。したがって、例えば、そのような高さや深さを適切に設定することにより、集積度を損ねること無く、最小加工寸法よりチャネル長を大きくでき、短チャネル効果を抑制できる。
【００１８】
また、上記の構成では、ビット線はキャパシタやワード線とは離れた位置にあるため、それらとの間での寄生容量も削減できる。ビット線の寄生容量が小さくなれば、メモリセルに設けるキャパシタの容量もそれに比例して小さくすることができる。
【００１９】
なお、上記の構成では、ビット線はトランジスタの下方にあり、特に障害となるような構造物が設けられていないことから、ビット線を配置する深さは任意に設定できる。もちろん、ビット線を他の配線から離れて形成することでより寄生容量を低減できる。また、隣接するビット線の深さを異なるものとすることによって、隣接するビット線間に生じる寄生容量をも低減できる。
【００２０】
また、メモリセルアレイの下にはそれを駆動するための回路を設けることにより、チップ面積を削減できる。一般にＤＲＡＭのチップの表面の２割乃至５割は駆動回路であり、これとメモリセルアレイを重ねることにより、チップ面積を削減することができ、また、同じチップ面積であれば、より多くのメモリセルを形成できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。
【図２】本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。
【図３】本発明の半導体メモリ装置に適用される回路配置の例を説明する図である。
【図４】本発明の半導体メモリ装置の作製方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の作製方法の例を説明する図である。
【図６】本発明の半導体メモリ装置のレイアウトの例を説明する図である。
【図７】本発明の半導体メモリ装置の作製方法の例を説明する図である。
【図８】本発明の半導体メモリ装置の構造の例を説明する図である。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
また、第１、第２という序数は構成物の混同をさけるために付記するものであり、必ずしも順序を意味するものではない。例えば、第１層間絶縁体の下層に別の層間絶縁体があってもよく、第１コンタクトプラグと第２コンタクトプラグの中間の層に別のコンタクトプラグを設けることもできる。
【００２４】
（実施の形態１）
図１および図２は本発明が適用されるＤＲＡＭの回路配置の例を示す。図１および図２においてＹ方向に延在する線はビット線を示し、図では第ｍ列乃至第（ｍ＋７）列が示されている。また、図１および図２においてＸ方向に延在する線はワード線を示し、図では第ｎ行乃至第（ｎ＋１８）行が示されている。さらに、図１および図２において、線の交点にある丸はメモリセルを、線の一端に接続される長方形はセンスアンプを示す。
【００２５】
図１はオープンビット線型ＤＲＡＭの中でも、リラックスド・オープンビット線型と称される回路配置を示している。図では、センスアンプ１０１ａに接続するビット線１０３ａ、１０３ｂが上下に設けられる。
【００２６】
例えば、第（ｎ＋１２）行第（ｍ＋７）列のメモリセル１０２のデータを読み取るには、第（ｎ＋１２）行のワード線をアクティブにして、メモリセル１０２を含む第（ｎ＋１２）行のメモリセルに蓄積されていた電荷をビット線に開放し、続いて、第（ｎ＋８）行と第（ｎ＋１７）行の間に設けられたセンスアンプを動作させて、各センスアンプに接続されているビット線の電位差を増幅する。
【００２７】
これらのセンスアンプのうち、例えば、センスアンプ１０１ａはメモリセル１０２のデータを読み出すのに使用される。センスアンプ１０１ａはビット線１０３ａとビット線１０３ｂの電位を比較するが、第（ｎ＋１２）行のワード線をアクティブにすることによって電位が変動するのは、ビット線１０３ｂのみであり、ビット線１０３ａの電位はほとんど変動しない。したがって、ビット線１０３ｂの電位を増幅して出力する。
【００２８】
一方、その他の動作させたセンスアンプ、例えば、センスアンプ１０１ｂはデータの読み取りには関与しないが、第（ｎ＋１２）行のワード線をアクティブにすることにより、その行のメモリセルに蓄積されていた電荷がビット線に開放されてしまうので、再度、メモリセルを充電する必要があるため、それぞれのビット線の電位を増幅する。オープンビット線型ＤＲＡＭの動作の詳細は、特許文献１を参照すればよい。
【００２９】
図２は他のオープンビット線型ＤＲＡＭの回路配置を示している。ここでは、例えば、第（ｎ＋８）行と第（ｎ＋９）行の間にセンスアンプを２つ設ける。一般にセンスアンプをビット線１列分の幅（２Ｆ）に形成することは困難であるので、ビット線２列以上の幅（４Ｆ以上）を有するように形成する。この例では、センスアンプはビット線２列分の幅に形成できたとする。そして、ビット線２列分の幅に２つのセンスアンプを隣接して形成する。
【００３０】
この例では、例えば、センスアンプ１１１ａは第（ｍ＋６）列のビット線１１３ａと第（ｍ＋６）列のビット線１１３ｂの電位を比較し、センスアンプ１１１ｂは第（ｍ＋７）列のビット線１１３ｃと第（ｍ＋７）列のビット線１１３ｄの電位を比較する。
【００３１】
図１に示す形式の回路では、マトリクスの端にはビット線が最密に配置されない部分（すなわち、ビット線２列のスペースにビット線が１列しか配置されない部分）が生じるが、図２の例では、マトリクス全般にわたってビット線を最密に配置できる。
【００３２】
図２の回路で、例えば、第（ｎ＋１２）行第（ｍ＋７）列のメモリセル１１２のデータを読み取るには、第（ｎ＋１２）行のワード線をアクティブにして、メモリセル１１２を含む第（ｎ＋１２）行のメモリセルに蓄積されていた電荷をビット線に開放し、続いて、第（ｎ＋８）行と第（ｎ＋９）行の間に設けられたセンスアンプを動作させて、各センスアンプに接続されているビット線の電位差を増幅する。
【００３３】
これらのセンスアンプのうち、例えば、センスアンプ１１１ｂはメモリセル１１２のデータを読み出すのに使用される。センスアンプ１１１ｂはビット線１１３ｃとビット線１１３ｄの電位を比較するが、第（ｎ＋１２）行のワード線をアクティブにすることによって電位が変動するのは、ビット線１１３ｄのみであり、ビット線１１３ｃの電位はほとんど変動しない。したがって、ビット線１１３ｄの電位を増幅して出力する。
【００３４】
一方、その他の動作させたセンスアンプ、例えば、センスアンプ１１１ａはデータの読み取りには関与しないが、第（ｎ＋１２）行のワード線をアクティブにすることにより、その行のメモリセルに蓄積されていた電荷がビット線に開放されてしまうので、再度、メモリセルを充電する必要があるため、それぞれのビット線の電位を増幅する。
【００３５】
なお、回路が微細化することにより、トランジスタのしきい値のばらつきがが、不純物濃度の統計的なゆらぎ（Ｓｔａｔｉｓｔｉｃａｌ  Ｆｌｕｃｔｕａｔｉｏｎ  ｏｆ  Ｉｍｐｕｒｉｔｙ  Ｃｏｎｃｅｎｔｒａｔｉｏｎ）のために大きくなることが問題となっている。センスアンプに使用するトランジスタもこの影響を強く受ける。
【００３６】
センスアンプでは、微小な電位差を増幅することが求められ、センスアンプを構成するトランジスタのしきい値のばらつきは入力する電位差より小さいことが必要である。このことによるしきい値のばらつきは、チャネル面積の平方根に反比例し、チャネル面積が４倍となると、しきい値ばらつきは半分とできる。そのため、センスアンプを構成するトランジスタのチャネル面積を過剰に小さくすると電位差の増幅に支障をきたす。
【００３７】
以上のような理由により、センスアンプを構成するトランジスタ１つのチャネル面積を８Ｆ２以上、好ましくは２５Ｆ２以上とすることが必要となり、センスアンプをビット線２列分の領域に形成することが困難となっている。そのような条件では、図１に示すようなリラックスド・オープンビット線型の回路配置は現実的ではない。これに対しては図２に示す回路配置をさらに拡張した図３に示すような回路配置を採用すればよい。
【００３８】
図３に示す回路配置では、１つのセンスアンプがビット線４列分の幅を必要とするため、ビット線４列分の幅に４つのセンスアンプ（センスアンプ１２１ａ乃至１２１ｄ）を隣接して形成する。この例では、例えば、センスアンプ１２１ａは第（ｍ＋７）列のビット線１２３ｃと第（ｍ＋７）列のビット線１２３ｄの電位を比較し、センスアンプ１２１ｂは第（ｍ＋６）列のビット線１２３ａと第（ｍ＋６）列のビット線１２３ｂの電位を比較する。
【００３９】
センスアンプがさらに大きな面積を必要としても同様に対応できる。なお、このようにチャネル面積の大きなトランジスタを使用するとセンスアンプの占める面積が大きくなるが、本実施の形態では、後述するように、メモリセルはセンスアンプの上に立体的に形成されるので、集積度を低下させる要因とはならない。
【００４０】
また、チャネル面積の大きなトランジスタを用いたセンスアンプでは、トランジスタのゲート容量が大きくなり、ビット線の電位変動が小さくなるが、チャネル面積の増加によって、しきい値のばらつきが低減するので、電位差の増幅の際のエラーの発生する確率は低下する。
【００４１】
例えば、センスアンプのトランジスタのチャネル面積を１００倍に増加させるとする。センスアンプのトランジスタのゲート容量が増加することにより、ビット線の電位変動はやや低下する。しかし、半分となることはない。一方、トランジスタのチャネル面積が１００倍になることにより、しきい値ばらつきは１０分の１となるので、ビット線の電位変動がやや低下しても、増幅の際にエラーが発生する確率は１０分の１程度まで低減できる。
【００４２】
図１あるいは図２に使用できるセンスアンプはフリップフロップ回路にスイッチング素子を加えたものであればよい。例えば、図６にその例を示す。図６は、図２の回路配置に用いることのできるセンスアンプの配線等のレイアウトを示す。このような構造を有するセンスアンプの作製に関する詳細は公知の半導体集積回路製造技術を参照できる。
【００４３】
図６（Ａ）は半導体基板等に形成される素子形成領域とその上に設けられる第１配線等の例を示している。半導体基板としては、単結晶シリコン、単結晶ゲルマニウム、単結晶砒化ガリウム等を表面に有するものを用いるとよい。図６（Ａ）の一点鎖線で囲まれた領域３００はセンスアンプの形成される領域を示す。領域３００には、素子形成領域３０２ｎと素子形成領域３０２ｐを設け、その上に重ねて第１配線３０１ａ乃至３０１ｄを形成する。
【００４４】
これらはいずれもトランジスタのゲートとして機能する。第１配線３０１ａ乃至３０１ｄを用いて自己整合的にｎ型あるいはｐ型の不純物をドーピングできる。ここでは、素子形成領域３０２ｎにｎ型トランジスタを、素子形成領域３０２ｐにｐ型トランジスタを形成する。さらに、素子形成領域３０２ｎと素子形成領域３０２ｐには図に示すように上層への接続に用いるコンタクトプラグを設ける。
【００４５】
図６（Ｂ）は、図６（Ａ）に示した回路の上に形成される第２配線３０３ａ、３０３ｂ、３０３ｎ、３０３ｐと上層へのコンタクトプラグのレイアウトを示す。第２配線３０３ａおよび３０３ｂはｎ型トランジスタのドレインとｐ型トランジスタのドレインを接続するために設けられ、第２配線３０３ｎおよび３０３ｐは、それぞれ、ｎ型トランジスタおよびｐ型トランジスタのソースに接続して、センスアンプの電源を供給するために用いられる。
【００４６】
さらに、第１配線３０１ｃと上層、第１配線３０１ｄと上層、第２配線３０３ａと上層、あるいは第２配線３０３ｂと上層等への接続のためにコンタクトプラグが設けられる。
【００４７】
図６（Ｃ１）は、図６（Ｂ）に示した回路の上に形成される第３配線のレイアウトを示す。第３配線３０４ａは図の下方に形成されるインバータのゲートと上方に形成されるインバータの出力を接続し、第３配線３０４ｂは図の上方に形成されるインバータのゲートと下方に形成されるインバータの出力を接続する。
【００４８】
また、図６（Ｃ１）の第３配線３０４ｃおよび３０４ｄは下層からのコンタクトプラグと接続する。第３配線３０４ｃおよび３０４ｄはビット線であり、例えば、図１のビット線１０３ａ、１０３ｂに相当する。図１のセンスアンプ１０１ａ、１０１ｂにはこの回路を用いればよい。なお、図２のセンスアンプ１１１ａ、１１１ｂに用いる場合には、さらに上層の配線が必要であるので、図６（Ｃ１）の第３配線３０４ｃおよび３０４ｄを形成する部分に、図６（Ｃ２）に示すようにコンタクトプラグを形成する。
【００４９】
図６（Ｄ）は、図６（Ｃ２）に示した回路の上に形成される第４配線３０５ａ乃至３０５ｃのレイアウトを示す。第４配線３０５ａ乃至３０５ｃはビット線であり、例えば、第４配線３０５ａは図２のビット線１１３ａに、第４配線３０５ｂは図２のビット線１１３ｂに、第４配線３０５ｃは図２のビット線１１３ｃに相当する。なお、第４配線３０５ｃは図６に示すセンスアンプの上を通過するだけで、図に示すセンスアンプとは接続しない。図３の回路構成のセンスアンプも同様に形成することができる。
【００５０】
また、第４配線３０５ｃを設けなければ、図１のセンスアンプ１０１ａ、１０１ｂにも用いることができ、例えば、第４配線３０５ａは図１のビット線１０３ａに、第４配線３０５ｂは図１のビット線１０３ｂに相当する。
【００５１】
本実施の形態の半導体メモリ装置では、メモリセルは上記したセンスアンプ等の回路の上に形成される。その作製工程を図４（Ａ）乃至図４（Ｄ）、図５（Ａ）及び図５（Ｂ）を用いて説明する。図４（Ａ）、図４（Ｂ）、図５（Ａ）及び図５（Ｂ）は半導体メモリ装置のビット線に平行な一断面を示す。
【００５２】
まず、基板２０１上に、上記のようにセンスアンプを含む半導体回路２０２を形成する。この例では半導体回路２０２には２層の配線しか使用されていないが、図６（Ａ）乃至図６（Ｄ）で説明したように３層以上の配線を使用してもよい。そして、適切な厚さの第１絶縁体２０３と第１コンタクトプラグ２０４を形成する。
【００５３】
そして、第１コンタクトプラグに接するようにビット線２０５を形成する。さらに、その上に適切な厚さの第２絶縁体２０６とビット線に接続する第２コンタクトプラグ２０７を形成する。第１絶縁体２０３と第２絶縁体２０６の厚さは、ビット線の寄生容量を決定する上で重要である。１００ｎｍ乃至１μｍとすることがこの好ましい。また、第１絶縁体２０３と第２絶縁体２０６は酸化シリコン等の比較的誘電率の低い材料で形成するとよい。
【００５４】
図４（Ａ）を上方より見た模式図を図４（Ｃ）に示す。図４（Ｃ）の線分ＡＢの断面が図４（Ａ）、図４（Ｂ）に相当する。図４（Ｃ）には隣接するビット線２０５ａも示す。
【００５５】
その後、島状の半導体領域２０８を形成し、これを覆ってゲート絶縁体２０９を形成する。半導体領域２０８およびゲート絶縁体２０９の厚さは適宜、決定できるが、トランジスタのチャネル長が短い場合には、いずれも薄くすることが好ましく、例えば、酸化シリコン換算の厚さ（ＥＯＴ）で、チャネル長の１／５０乃至１／５とするとよい。
【００５６】
なお、ゲート絶縁体２０９の厚さはトンネル電流等が問題とならない程度に薄くするとよい。また、ゲート絶縁体２０９は比誘電率が１０以上の材料で形成してもよい。
【００５７】
半導体領域２０８に用いる半導体の種類には制約は無いが、移動度が５ｃｍ２／Ｖｓ以上であることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。
【００５８】
なお、セルトランジスタのオフ抵抗を上昇させることはメモリセルのリフレッシュ周期を長くできるので好ましい。例えば、通常のトランジスタの１００万倍のオフ抵抗であれば、実用的にはリフレッシュ動作を必要としないで使用できる。
【００５９】
このような非常に高いオフ抵抗を得るためには、バルクのシリコン（バンドギャップ１．１電子ボルト）では不十分であり、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
【００６０】
オフ抵抗は、熱的に励起するキャリアの濃度に比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、バルクのシリコンの場合にはバンドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００６１】
一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
【００６２】
なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃度は、１×１０１２ｃｍ−３以下とすることが好ましい。これらのキャリア濃度によりトランジスタのしきい値が決定される。
【００６３】
また、シリコンであっても、極めて薄い場合には、量子力学的な効果によりバンドギャップが拡大することが、報告されている（特許文献５参照）。
【００６４】
半導体領域２０８とゲート絶縁体２０９を形成した後、ワード線２１０ａ、２１０ｂを形成する。この状態を上方より見た模式図を図４（Ｄ）に示す。図４（Ｄ）には隣接する半導体領域２０８ａも示す。ワード線２１０ａ、２１０ｂはメモリセルのセルトランジスタのゲートとしても機能する。
【００６５】
一般に、下層に半導体集積回路が設けられている場合には、それらによって発生するノイズが上層のトランジスタの動作に支障をもたらすことがある。この問題に対しては、上層のトランジスタの下に何らかのシールド層を設けて、ノイズを吸収させるとよいが、図４（Ｂ）および図４（Ｄ）に見られるように、ビット線２０５と半導体領域２０８が重なるように配置されると、ビット線２０５がシールド層となり、ノイズを吸収する。半導体領域２０８がビット線２０５と重畳する面積は、半導体領域２０８の面積の８０％以上であるとよい。
【００６６】
次に、イオン注入法等により、半導体領域２０８にワード線２１０ａ、２１０ｂをマスクとして不純物を注入し、ｎ型あるいはｐ型の不純物がドーピングされた領域２１１を形成する。なお、第２コンタクトプラグ２０７が半導体領域２０８と接する部分とワード線２１０ａ、２１０ｂとの距離、あるいは、後で形成する第３コンタクトプラグと半導体領域２０８と接する部分とワード線２１０ａ、２１０ｂとの距離が２０ｎｍ以下、好ましくは１０ｎｍ以下の場合には、ドーピングされた領域２１１を形成しなくてもよい。
【００６７】
また、半導体領域２０８が予め何らかの導電型を有している場合で、ワード線２１０ａ、２１０ｂを構成する材料との仕事関数差を利用して、トランジスタの制御をおこなえる場合には特にドーピングされた領域２１１を形成する必要は無い。例えば、酸化シリコン上の多結晶シリコンは特別に不純物をドーピングしなくとも、ｎ型を呈するが、ワード線２１０ａ、２１０ｂに窒化インジウム、窒化亜鉛、ｐ型シリコン等の仕事関数が５電子ボルト以上の材料を用いると、ワード線２１０ａ、２１０ｂ近傍の多結晶シリコン中の電子を排除できるので、極めて抵抗率の高い領域を形成することができる。
【００６８】
次に、酸化シリコン等の比較的誘電率の低い材料で第３絶縁体２１２を形成して、第３コンタクトプラグ２１３ａ、２１３ｂを形成する。さらに、やはり誘電率の低い材料で第４絶縁体２１４を形成し、これにキャパシタを形成するための孔を設ける。
【００６９】
そして、孔の内面に厚さ２ｎｍ乃至２０ｎｍの第１キャパシタ電極２１５ａ、２１５ｂを形成する。なお、第１キャパシタ電極２１５ａ、２１５ｂの厚さの上限は最小加工寸法Ｆに応じて、決定すればよく、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。
【００７０】
次に、図５（Ａ）に示すように、厚さ２ｎｍ乃至２０ｎｍのキャパシタ絶縁体２１６を形成する。キャパシタ絶縁体２１６としては各種のｈｉｇｈ−ｋ材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム等が好ましい。
【００７１】
さらに、第２キャパシタ電極２１７を形成する。本実施の形態では、第２キャパシタ電極２１７をビット線２０５と平行に形成する。このようにして、オープンビット線方式のＤＲＡＭのメモリセルを作製できる。なお、第２キャパシタ電極２１７には、常に同じ電位を与えてもよいが、ビット線２０５に同期した電位としてもよい。例えば、特許文献６に記載されているように、ビット線とは逆の位相の相補的な電位を与えてもよい。
【００７２】
（実施の形態２）
図７および図８に本実施の形態を示す。なお、本実施の形態でも、実施の形態１と同様にセンスアンプ等の半導体回路上にメモリセルが形成されるが、図７、図８では、それらの半導体回路は省略する。以下図面にしたがって説明する。
【００７３】
＜図７（Ａ）＞
第１絶縁体４０１の上にビット線４０２を形成する。このとき、ビット線４０２の配置にはいくつかの方式がある。例えば、図８（Ａ）と図８（Ｂ）に示すように、ビット線４０２と隣接するビット線４０２ａ、４０２ｂを全て同じ深さあるいは同じ層に形成する方法である。図８（Ａ）はビット線４０２を形成した面を図７（Ａ）の線分ＣＤを含む平面で切断した断面の模式図であり、図８（Ａ）の線分ＥＦの断面を図８（Ｂ）に示す。なお、図８（Ａ）および図８（Ｃ）の線分ＡＢの断面は図７に示される。
【００７４】
図８（Ｂ）に示されるように、ビット線４０２に隣接するビット線４０２ａ、４０２ｂとも同じ深さ、あるいは同じ層に形成される。この方法は作製工程が少ないという特徴がある。
【００７５】
もうひとつの方法は、図８（Ｃ）と図８（Ｄ）に示すように、ビット線４０２と隣接するビット線４０２ａ、４０２ｂを、異なる深さあるいは異なる層に形成する方法である。図８（Ｃ）は図７（Ａ）の線分ＣＤを含む平面で切断した断面の模式図であり、図８（Ｃ）の線分ＥＦの断面を図８（Ｄ）に示す。
【００７６】
図８（Ｃ）では、隣接するビット線４０２ａ、４０２ｂが示されていないが、断面図である図８（Ｄ）に示されるように、隣接するビット線４０２ａ、４０２ｂはビット線４０２とは異なる深さに形成されている。この方法では追加の工程が必要であるが、同じ層にビット線を形成する方法より隣接するビット線間の寄生容量を低減できる。図８（Ｄ）では、ビット線の深さは２種類としたが、３種類以上とすることもできる。
【００７７】
従来のＤＲＡＭではビット線が配置される部分にはキャパシタ等の構造物があり、ビット線の配置はきわめて制限されていたが、本実施の形態では、キャパシタはビット線から離れた場所に形成されるため、ビット線の配置の自由度が高く、上記のような深さの異なるビット線を形成することもできる。本実施の形態ではいずれの方法も採用することができる。
【００７８】
次に、第２絶縁体４０３および第３絶縁体４０４を形成する。第２絶縁体４０３および第３絶縁体４０４は異種の材料あるいはエッチングレートの異なる材料とするとよい。例えば、第２絶縁体４０３として酸化シリコン、第３絶縁体４０４として、窒化シリコンを用いることができる。そして、第２絶縁体４０３および第３絶縁体４０４にビット線４０２に接続する第１コンタクトプラグ４０５を埋め込む。
【００７９】
次に、絶縁体および導電層を形成し、これを溝状にエッチングして、溝４０８およびこれによる分断される第４絶縁体４０６、導電層４０７ａ、４０７ｂを形成する。この際、エッチングは第３絶縁体で停止するようにする。すなわち、第３絶縁体がエッチングストッパーとなる。
【００８０】
＜図７（Ｂ）＞
次に、溝４０８の底面および側面に半導体膜を形成し、半導体膜および導電層４０７ａ、４０７ｂをエッチングして、島状の半導体領域４０９を形成する。さらにゲート絶縁体４１０を半導体領域４０９上に形成する。
【００８１】
＜図７（Ｃ）＞
その後、導電性材料の膜を形成し、これを異方性エッチングすることにより、溝４０８の側面のゲート絶縁体４１０に接するワード線４１１ａ、４１１ｂを形成する。溝の側面にこのようなワード線４１１ａ、４１１ｂを形成する方法は、特許文献４を参照すればよい。また、特許文献４に開示されているように、ワード線４１１ａ、４１１ｂをマスクとして不純物を半導体領域にドーピングしてもよい。
【００８２】
このように形成されるワード線４１１ａ、４１１ｂを用いたトランジスタでは、チャネル長を最小加工寸法より大きくすることができる。すなわち、チャネル長はおおよそ、溝４０８の深さとワード線４１１ａ（あるいはワード線４１１ｂ）の水平方向の長さ（図７（Ｃ）中にｘで示す）との和である。溝４０８の深さを最小加工寸法より大きくすると、チャネル長は最小加工寸法より大きくなり、短チャネル効果を抑制できる。
【００８３】
また、長さｘは最小加工寸法とは無関係に設定できる。例えば、必要な導電性さえ確保できれば、長さｘを最小加工寸法の１／２以下、好ましくは１／４以下とできる。すると、溝４０８の幅は最小加工寸法の２倍以下、好ましくは１倍とできる。その結果、１つのメモリセルの面積を５Ｆ２、好ましくは４Ｆ２とできる。
【００８４】
例えば、溝４０８の幅を２Ｆとしたとき、長さｘが、好ましくは０．５Ｆ以下であれば、同じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つのメモリセルが必要な長さは２．５Ｆであり、１つのメモリセルの面積は、線分ＡＢに垂直な方向（すなわち、図８の線分ＥＦ方向）の長さ（ビット線間隔）２Ｆとの積である５Ｆ２とできる。
【００８５】
また、溝４０８の幅をＦとしたとき、長さｘが、好ましくは０．２５Ｆ以下であれば、同じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つのメモリセルが必要な長さは２Ｆであり、１つのメモリセルの面積は４Ｆ２とできる。これはマトリクス型のメモリセルアレイでの理論上の下限値である。
【００８６】
なお、このような高密度化、小面積化はビット線４０２がトランジスタの下にあるために可能であり、ビット線がワード線の上にあると、溝４０８の側面にワード線を形成する方法であっても、より大きな面積が必要である。これは、溝４０８にワード線に加えて、ビット線とのコンタクトを設ける必要があるためである。コンタクトがワード線と接触してはならないことから、溝４０８の幅はＦより大きく、現実には２Ｆより大きくすることが必須となる。
【００８７】
＜図７（Ｄ）＞
第５絶縁体４１２を形成し、さらに、導電層４０７ａ、４０７ｂと接続する第２コンタクトプラグ４１３ａ、４１３ｂを形成する。第２コンタクトプラグ４１３ａ、４１３ｂ上には実施の形態１で示したようにキャパシタを形成すればよい。導電層４０７ａ、４０７ｂはエッチングストッパーとしての機能を有し、特に半導体領域４０９が薄い場合には効果的である。その後、図５（Ａ）および図５（Ｂ）で示した方法を用いて、キャパシタを形成すればよい。
【符号の説明】
【００８８】
１０１ａ    センスアンプ
１０１ｂ    センスアンプ
１０２    メモリセル
１０３ａ    ビット線
１０３ｂ    ビット線
１１１ａ    センスアンプ
１１１ｂ    センスアンプ
１１２    メモリセル
１１３ａ    ビット線
１１３ｂ    ビット線
１１３ｃ    ビット線
１１３ｄ    ビット線
１２１ａ    センスアンプ
１２１ｂ    センスアンプ
１２１ｃ    センスアンプ
１２１ｄ    センスアンプ
１２３ａ    ビット線
１２３ｂ    ビット線
１２３ｃ    ビット線
１２３ｄ    ビット線
２０１    基板
２０２    半導体回路
２０３    第１絶縁体
２０４    第１コンタクトプラグ
２０５    ビット線
２０５ａ    ビット線
２０６    第２絶縁体
２０７    第２コンタクトプラグ
２０８    半導体領域
２０８ａ    半導体領域
２０９    ゲート絶縁体
２１０ａ    ワード線
２１０ｂ    ワード線
２１１    ドーピングされた領域
２１２    第３絶縁体
２１３ａ    第３コンタクトプラグ
２１３ｂ    第３コンタクトプラグ
２１４    第４絶縁体
２１５ａ    第１キャパシタ電極
２１５ｂ    第１キャパシタ電極
２１６    キャパシタ絶縁体
２１７    第２キャパシタ電極
３００    領域
３０１ａ    第１配線
３０１ｂ    第１配線
３０１ｃ    第１配線
３０１ｄ    第１配線
３０２ｎ    素子形成領域
３０２ｐ    素子形成領域
３０３ａ    第２配線
３０３ｂ    第２配線
３０３ｎ    第２配線
３０３ｐ    第２配線
３０４ａ    第３配線
３０４ｂ      第３配線
３０４ｃ      第３配線
３０４ｄ      第３配線
３０５ａ    第４配線
３０５ｂ      第４配線
３０５ｃ      第４配線
４０１    第１絶縁体
４０２    ビット線
４０２ａ    ビット線
４０２ｂ    ビット線
４０３    第２絶縁体
４０４    第３絶縁体
４０５    第１コンタクトプラグ
４０６    第４絶縁体
４０７ａ    導電層
４０７ｂ    導電層
４０８    溝
４０９    半導体領域
４１０    ゲート絶縁体
４１１ａ    ワード線
４１１ｂ    ワード線
４１２    第５絶縁体
４１３ａ    第２コンタクトプラグ
４１３ｂ    第２コンタクトプラグ
【図１】
2012178555.tif 000003
【図２】
2012178555.tif 000004
【図３】
2012178555.tif 000005
【図４】
2012178555.tif 000006
【図５】
2012178555.tif 000007
【図６】
2012178555.tif 000008
【図７】
2012178555.tif 000009
【図８】
2012178555.tif 000010