(57)【要約】【課題】  接続用端子の数を制限しつつ、高い動作速度及び信頼性で且つ高画質な画像を取得することが可能なマトリクス基板等を提供する。【解決手段】  画素１０１が行列状に複数配置され、駆動線１０４が列方向に複数配置され、接続用端子１１０が駆動線１０４の数よりも少ない数で設けられ、接続用端子１１０と駆動線１０４との間に配置されたデマルチプレクサ１１１が、第１多結晶半導体薄膜トランジスタ１１２と、第１制御配線１１６と、を有するマトリクス基板であって、デマルチプレクサ１１１は、一つの接続用端子１１０と２以上の駆動線１０４との間に画素を非選択状態とするための非選択電圧に駆動線１０４を維持するための第２多結晶半導体薄膜トランジスタ１１３と、第２制御配線１１５と、を更に有する。【選択図】  図１
2012129425.tif 000002
【特許請求の範囲】
【請求項１】
画素が行列状に複数配置され、行方向の複数の画素に共通に接続された駆動線が列方向に複数配置され、複数の前記画素を駆動するための駆動用回路と複数の前記駆動線とを接続するための接続用端子が複数の前記駆動線の数よりも少ない数で設けられ、前記接続用端子と複数の前記駆動線との間にデマルチプレクサが配置されており、前記デマルチプレクサが、前記駆動線の夫々に１対１で対応して設けられ前記駆動線に前記画素を選択状態とするための第１電圧を供給するための複数の第１多結晶半導体薄膜トランジスタと、前記複数の第１多結晶半導体薄膜トランジスタの制御電極に前記第１多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する第１制御配線と、を有するマトリクス基板であって、
前記デマルチプレクサは、前記接続用端子と複数の前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記画素を非選択状態とする第２電圧に前記駆動線を維持するための複数の第２多結晶半導体薄膜トランジスタと、前記複数の第２多結晶半導体薄膜トランジスタの制御電極に前記第２多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する第２制御配線と、を更に有することを特徴とするマトリクス基板。
【請求項２】
前記第１制御配線と電気的に接続された第１接続用端子と、前記第２制御配線と電気的に接続された第２接続用端子と、を更に有し、
前記デマルチプレクサは、複数の前記接続用端子が配置されている場合、複数の前記接続用端子のうちの一つの接続用端子と複数の前記駆動線のうちの２以上の駆動線との間に配置された、前記複数の第１多結晶半導体薄膜トランジスタのうちの２以上の第１多結晶半導体薄膜トランジスタと、前記複数の第２多結晶半導体薄膜トランジスタのうちの２以上の第２多結晶半導体薄膜トランジスタとを含む単位ブロックを含むことを特徴とする請求項１に記載のマトリクス基板。
【請求項３】
前記単位ブロックは、前記複数の第１多結晶半導体薄膜トランジスタのうちの２つの第１多結晶半導体薄膜トランジスタと前記複数の第２多結晶半導体薄膜トランジスタのうちの２つの第１多結晶半導体薄膜トランジスタとを有して１対２のデマルチプレックス動作が可能な構成であり、
前記単位ブロックに接続される複数の前記駆動線のうちの１行目の駆動線に接続される前記２つの第１多結晶半導体薄膜トランジスタのうちの一方の第１多結晶半導体薄膜トランジスタの制御電極に接続される前記第１接続用端子は、前記単位ブロックに接続される複数の前記駆動線のうちの２行目の駆動線に接続される前記２つの第２多結晶半導体薄膜トランジスタのうちの他方の第２多結晶半導体薄膜トランジスタの制御電極に電気的に接続されることを特徴とする請求項２に記載のマトリクス基板。
【請求項４】
前記単位ブロックは、前記複数の第１多結晶半導体薄膜トランジスタのうちの２つの第１多結晶半導体薄膜トランジスタと前記複数の第２多結晶半導体薄膜トランジスタのうちの２つの第１多結晶半導体薄膜トランジスタとを有して１対２のデマルチプレックス動作が可能な構成であり、
前記単位ブロックに接続される複数の前記駆動線のうちの１行目の駆動線に接続される前記２つの第１多結晶半導体薄膜トランジスタのうちの一方の第１多結晶半導体薄膜トランジスタの制御電極に接続される前記第１接続用端子は、前記単位ブロックに接続される複数の前記駆動線のうちの１行目の駆動線に接続される前記２つの第２多結晶半導体薄膜トランジスタのうちの一方の第２多結晶半導体薄膜トランジスタの制御電極にインバータを介して電気的に接続されることを特徴とする請求項２に記載のマトリクス基板。
【請求項５】
前記デマルチプレクサは、前記接続用端子と複数の前記駆動線との間に、前記複数の第１多結晶半導体薄膜トランジスタと並列に設けられた複数の第３多結晶半導体薄膜トランジスタを更に有し、
前記複数の第３多結晶半導体薄膜トランジスタの制御電極に共通に、加算モードにおいて前記複数の第３多結晶半導体薄膜トランジスタの導通電圧が供給される接続用端子に電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載のマトリクス基板。
【請求項６】
前記デマルチプレクサは、前記複数の第１多結晶半導体薄膜トランジスタ及び前記複数の第２多結晶半導体薄膜トランジスタの上方を囲うように設けられ、固定電位が供給される接続用端子と電気的に接続されたシールド部を更に含むことを特徴とする請求項１〜５のいずれか１項に記載のマトリクス基板。
【請求項７】
前記画素は、放射線又は光を電荷に変換する変換素子によって発生した電荷に応じた電気信号を出力するスイッチ素子を含み、前記第１電圧は前記スイッチ素子の導通電圧であり、前記第２電圧は前記スイッチ素子の非導通電圧であることを特徴とする請求項１〜６のいずれか１項に記載のマトリクス基板。
【請求項８】
前記変換素子は、放射線を光に変換するシンチレータと、前記光を電荷に変換する光電変換素子と、を含み、
前記スイッチ素子は、スタガ型の多結晶半導体薄膜トランジスタであり、前記第１多結晶半導体薄膜トランジスタと前記第２多結晶半導体薄膜トランジスタは、スタガ型の多結晶半導体薄膜トランジスタであることを特徴とする請求項７に記載のマトリクス基板。
【請求項９】
請求項１から８のいずれか１項に記載のマトリクス基板と、
前記駆動用回路と、
前記第１制御配線に前記第１多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給し、前記第２制御配線に前記第２多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、
を有する検出装置であって、
前記駆動線に前記第１電圧を供給するための電圧が前記接続用端子に供給されたとき、前記制御回路が、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と所定の駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを非導通状態とすることにより、前記所定の駆動線に第１電圧が供給され、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線と異なる駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを非導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記異なる駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを導通状態に維持することにより、前記異なる駆動線が第２電圧に維持されることを特徴とする検出装置。
【請求項１０】
請求項９に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、を具備することを特徴とする検出システム。
【請求項１１】
放射線又は光に応じた電気信号を出力するための画素が行列状に複数配置され、行方向の複数の画素に共通に接続された駆動線が列方向に複数配置され、複数の前記画素を駆動するための駆動用回路と複数の前記駆動線とを接続するための接続用端子が複数の前記駆動線の数よりも少ない数で設けられ、前記接続用端子と複数の前記駆動線との間にデマルチプレクサが配置されており、前記デマルチプレクサが、前記接続用端子と複数の前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記駆動線に前記画素を選択状態とするための第１電圧を供給するための複数の第１多結晶半導体薄膜トランジスタと、前記接続用端子と複数の前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記画素を非選択状態とする第２電圧に前記駆動線を維持するための複数の第２多結晶半導体薄膜トランジスタと、を有する検出装置の駆動方法であって、
前記駆動線に前記第１電圧を供給するための電圧が前記接続用端子に供給されたとき、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と所定の駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを非導通状態とすることにより、前記所定の駆動線に第１電圧が供給され、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線と異なる駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを非導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記異なる駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを導通状態に維持することにより、前記異なる駆動線が第２電圧に維持されることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用されるマトリクス基板、検出装置、及び、検出システムに関するものである。
【背景技術】
【０００２】
近年、薄膜半導体製造技術は、ＴＦＴ（薄膜トランジスタ）等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた画素のアレイ（画素アレイ）を有するマトリクス基板、それを用いた検出装置や放射線検出装置にも利用されている。
【０００３】
このような検出装置において、近年、ポリシリコン（ｐ−Ｓｉ）などの多結晶半導体を用いたＴＦＴを用いたものが検討されている。特許文献１では、以下の内容が開示されている。検出装置が、外部シフトレジスタの端子と一対一で対応するように提供された外部ゲート端子と複数のゲートライン（駆動線）との間に、複数のゲートラインにそれぞれ対応して設けられた複数のｐ−ＳｉＴＦＴを含むデマルチプレクサを有している。また、このデマルチプレクサが、複数のゲートラインを画素のＴＦＴのオフ状態電圧に維持するための複数のアモルファスシリコン（ａ−Ｓｉ）ＴＦＴを有している。複数のａ−ＳｉＴＦＴは常時オン状態に配置され、１〜５ＭΩである抵抗を介してゲートラインをオフ状態電圧に維持する。一方、ａ−ＳｉＴＦＴより抵抗が低い複数のｐ−ＳｉＴＦＴがオンとなると、それによりゲートラインにオン状態電圧が供給される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−２５６２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ａ−ＳｉＴＦＴによってゲートラインをオフ状態電圧に維持するため、ゲートラインがオフ状態電圧となるまでに時間がかかる。その理由は、ａ−ＳｉＴＦＴの抵抗が高く、それによる時定数の影響を受けてオフ状態電圧となるまでに時間がかかるためである。
【０００６】
また、ａ−ＳｉＴＦＴのゲートには常に５Ｖのオン状態電圧が印加されているため、ａ−ＳｉＴＦＴのＶｔｈシフトが発生する可能性が高くなり、信頼性上大きな課題となる。
【０００７】
また、検出装置用の基板として用いた場合には特に、画素のアレイから得られた信号にクロストーク等のアーチファクトが発生する可能性がある。ａ−ＳｉＴＦＴを常時オン状態で配置しているため、その抵抗値によっては、オフ状態電圧を維持したいゲートラインは、オン状態電圧が供給されたゲートラインからａ−ＳｉＴＦＴの抵抗を介してオン状態電圧の影響を受ける可能性がある。また、ａ−ＳｉＴＦＴにオフ状態電圧を供給する配線が、データライン（信号線）と交差する場合、オフ状態電圧の影響を維持したいゲートラインはデータラインの電位変動による配線を介して受ける可能性がある。
【０００８】
そこで本発明は、外部ゲート端子の数を制限しつつ、高い動作速度及び信頼性を確保することが可能なマトリクス基板、加えて、高画質な画像を取得することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することを課題とするものである。
【課題を解決するための手段】
【０００９】
そこで本発明のマトリクス基板は、上記課題を鑑み、放射線又は光に応じた電気信号を出力するための画素が行列状に複数配置され、行方向の複数の画素に共通に接続された駆動線が列方向に複数配置され、複数の画素を駆動するための駆動用回路と複数の前記駆動線とを接続するための接続用端子が複数の前記駆動線の数よりも少ない数で設けられ、前記接続用端子と複数の前記駆動線との間にデマルチプレクサが配置されており、前記デマルチプレクサが、前記駆動線の夫々に１対１で対応して設けられ前記駆動線の夫々に前記画素を選択状態とするための第１電圧を供給するための複数の第１多結晶半導体薄膜トランジスタと、前記複数の第１多結晶半導体薄膜トランジスタの制御電極に前記第１多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する第１制御配線と、を有するマトリクス基板であって、前記デマルチプレクサは、前記接続用端子と前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記画素を非選択状態とする第２電圧に前記駆動線を維持するための複数の第２多結晶半導体薄膜トランジスタと、前記複数の第２多結晶半導体薄膜トランジスタの制御電極に前記第２多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する第２制御配線と、を更に有することを特徴とする。
【００１０】
また、本発明の検出装置は、前記マトリクス基板と、前記駆動用回路と、前記第１制御配線に前記第１多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給し、前記第２制御配線に前記第２多結晶半導体薄膜トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、を有する検出装置であって、前記駆動線に前記第１電圧を供給するための電圧が前記接続用端子に供給されたとき、前記制御回路が、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と所定の駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを非導通状態とすることにより、前記所定の駆動線に第１電圧が供給され、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線と異なる駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを非導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記異なる駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを導通状態に維持することにより、前記異なる駆動線が第２電圧に維持されることを特徴とする。
【００１１】
また、本発明の検出システムは、前記検出装置と、前記検出装置からの信号を処理する信号処理手段と、前記信号処理手段からの信号を記録するための記録手段と、前記信号処理手段からの信号を表示するための表示手段と、前記信号処理手段からの信号を伝送するための伝送処理手段と、を具備することを特徴とする。
【００１２】
また、本発明の検出装置の駆動方法は、放射線又は光に応じた電気信号を出力するための画素が行列状に複数配置され、行方向の複数の画素に共通に接続された駆動線が列方向に複数配置され、複数の前記画素を駆動するための駆動用回路と複数の前記駆動線とを接続するための接続用端子が複数の前記駆動線の数よりも少ない数で設けられ、前記接続用端子と複数の前記駆動線との間にデマルチプレクサが配置されており、前記デマルチプレクサが、前記接続用端子と複数の前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記駆動線に前記画素を選択状態とするための第１電圧を供給するための複数の第１多結晶半導体薄膜トランジスタと、前記接続用端子と複数の前記駆動線との間に前記駆動線の夫々に１対１で対応して設けられ前記画素を非選択状態とする第２電圧に前記駆動線を維持するための複数の第２多結晶半導体薄膜トランジスタと、を有する検出装置の駆動方法であって、前記駆動線に前記第１電圧を供給するための電圧が前記接続用端子に供給されたとき、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と所定の駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを非導通状態とすることにより、前記所定の駆動線に第１電圧が供給され、前記複数の第１多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記所定の駆動線と異なる駆動線との間に設けられた第１多結晶半導体薄膜トランジスタを非導通状態とし、前記複数の第２多結晶半導体薄膜トランジスタのうちの前記接続用端子と前記異なる駆動線との間に設けられた第２多結晶半導体薄膜トランジスタを導通状態に維持することにより、前記異なる駆動線が第２電圧に維持されることを特徴とする。
【発明の効果】
【００１３】
本発明により、マトリクス基板に設けられる駆動用の接続用端子は、駆動線の数をデマルチプレクサによるデマルチプレックス処理される数で割った数と、デマルチプレックス処理する数の２倍と、の和に概略等しく低減される。例えば、２０００行×２０００列の画素のアレイに対して、１対４のデマルチプレックス処理を行うデマルチプレクサによって、駆動用の接続用端子は、概略５０８個とすることができる。更に、デマルチプレクサが駆動線をスイッチ素子の非導通電圧に維持するために第２多結晶半導体薄膜トランジスタと第２制御配線と複数有することにより、第２多結晶半導体薄膜トランジスタを信頼性の高いものとすることができる。加えて、このマトリクス基板を検出装置に用いた場合には、隣接する駆動線や第２制御配線と交差する信号線からの影響を受けることが防止できる。それにより本発明は、外部ゲート端子の数を制限しつつ、高い動作速度及び信頼性を確保することが可能なマトリクス基板、加えて高画質な画像を取得することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の検出装置及びマトリクス基板に係る第１の実施形態を説明するための等価回路図及びタイミングチャートである。
【図２】本発明の検出装置及びマトリクス基板に係る画素の断面図及び検出装置の概念図である。
【図３】本発明の検出装置及びマトリクス基板に係る第２の実施形態を説明するための等価回路図及びタイミングチャートである。
【図４】本発明の検出装置及びマトリクス基板に係る第３の実施形態を説明するための等価回路図である。
【図５】本発明の検出装置及びマトリクス基板に係る第４の実施形態を説明するための等価回路図及びタイミングチャートである。
【図６】本発明の検出装置及びマトリクス基板に係る第５の実施形態を説明するための等価回路図及び概略断面図である。
【図７】本発明の検出装置の検出システムへの応用例を説明するための概念図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照して本発明の実施形態を詳細に説明する。なお、本発明において放射線は、放射線崩壊によって放出される粒子（光子を含む）の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばＸ線や粒子線、宇宙線なども、含まれるものとする。
【００１６】
（第１の実施形態）
図１（ａ）に示すように、本実施形態の検出装置用のマトリクス基板及び検出装置は、支持基板１００上に行列状に配置された複数の画素１０１を含む有効画素領域（画素アレイ）を有している。画素１０１は放射線又は光に応じた電気信号を出力するためのものであり、夫々が放射線又は光を電荷に変換する変換素子１０２が発生した電荷に応じた電気信号を出力するスイッチ素子１０３を含む。また、画素１０１は夫々、放射線又は光を電荷に変換する変換素子１０２を含む。ここで、本実施形態では、変換素子１０２として、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含むものであるが、本発明はそれに限定されるものではない。変換素子１０２として、放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子１０３として、非晶質シリコン又は多結晶シリコンの薄膜トランジスタ（ＴＦＴ）を含む。ここで、半導体材料としてシリコンを用いたが、本発明はこれに限定されるものではなく、ゲルマニウム等の他の半導体材料を用いてもよい。より好ましくは、スタガ型の多結晶シリコンのＴＦＴをスイッチ素子１０２として用いることである。変換素子１０２の第１電極には、スイッチ素子１０２の第１主電極が電気的に接続され、変換素子１０２の第２電極には、バイアス線１０６が電気的に接続される。バイアス線１０６は、列方向に配列された複数の変換素子１０２の第２電極に共通に接続される。行方向に配列された複数のバイアス線１０６が共通線１０７で結合されて共通バイアス線１０８となり、接続用端子１０９を介して外部の電源用回路（不図示）に電気的に接続される。スイッチ素子１０３の第２主電極には、信号線１０５が電気的に接続される。信号線１０５は、列方向に配列された複数のスイッチ素子１０５の第２主電極に共通に接続され、行方向に複数配置され、接続用端子１１９を介して外部の読出用回路（不図示）に電気的に接続される。接続用端子１０９及び１１９は、支持基板１０１のある辺の端部と有効画素領域の間の支持基板１０１上に配置されている。接続用端子１１９と複数の信号線１０５の間に、マルチプレクサ１２０が配置されている。このマルチプレクサ１２０は、ある列（例えば奇数列）の信号線１０５と接続用端子１１９とを接続を制御するスイッチ１２１と、他の列（例えば偶数列）の信号線１０５と接続用端子１１９との接続を制御するスイッチ１２２と、を含む。スイッチ１２１の制御電極は制御線１２３により共通に接続され、接続用端子１２５を介して外部の制御用回路（不図示）により制御される。スイッチ１２２の制御電極は制御線１２４により共通に接続され、接続用端子１２６を介して外部の制御用回路（不図示）により制御される。
【００１７】
スイッチ素子１０３の制御電極には、駆動線１０４が電気的に接続される。駆動線１０４は、行方向に配列された複数の画素のスイッチ素子１０３の制御電極に共通に接続し、列方向に複数配置され、接続用端子１１０を介して外部の駆動用回路（不図示）に電気的に接続される。ここで、接続用端子１１０は、支持基板１０１のある辺とは別の他の辺の端部と有効画素領域の間の支持基板１０１上に配置されている。また、接続用端子１１０は、駆動線１０４の数、言い換えれば有効画素領域の画素の行数より少ない数で設けられている。そして、複数の接続用端子１１０と複数の駆動線１０４との間にデマルチプレクサ１１１が配置されている。このデマルチプレクサ１１１は、一つの接続用端子１１０と対応する２以上の駆動線１０４との間に２以上の駆動線１０４の夫々に１対１で対応して設けられた２以上の第１多結晶半導体薄膜トランジスタ（ＴＦＴ）１１２を含む。なお、本発明において、一つの接続用端子１１０と対応する２以上の駆動線１０４との間に存在する要素を、デマルチプレクサの単位ブロックと称する。また、各単位ブロックの１行目に相当する駆動線１０４に関連する要素を１段目、２行目に相当する駆動線１０４に関連する要素を２段目、以降３段目、４段目と称する。本実施形態では、各単位ブロックの第１多結晶半導体ＴＦＴは２つ設けられている。この第１多結晶半導体ＴＦＴ１１２は、２以上の駆動線１０４の夫々にスイッチ素子１０３の導通電圧を供給するためのものであり、２つの主電極のうち一方は接続用端子１１０に電気的に接続され、他方は対応する駆動線１０４と電気的に接続される。なお、この導通電圧は、画素を選択状態とするための電圧であり、本発明の第１電圧に相当する。また、第１多結晶半導体ＴＦＴ１１２の制御電極に第１多結晶半導体ＴＦＴの導通電圧及び非導通電圧を供給する第１制御配線１１４が備えられている。本実施形態では、２つの第１制御配線１１４ａ，ｂが設けられ、第１接続用端子１１６ａ，ｂを介して外部の制御用回路（不図示）から制御信号ＣＬＫ１ａ及びＣＬＫ１ｂが供給される。各単位ブロックの１段目の第１多結晶半導体ＴＦＴ１１２の制御電極には第１制御配線１１４ａが共通して電気的に接続され、２段目の第１多結晶半導体ＴＦＴ１１２の制御電極には第１制御配線１１４ｂが共通して電気的に接続される。第１制御配線１１４ａは第１接続用端子１１６ａと電気的に接続されており、第１制御配線１１４ｂは第１接続用端子１１６ｂと電気的に接続される。なお、本実施形態のデマルチプレクサ１１１は、１対２のデマルチプレックス動作が可能な構成となっているが、本発明はそれに限定されるものではなく、１対２以上のデマルチプレックス動作が可能な構成であればよい。なお、各接続用端子に接続される外部の各回路は、集積回路が好適に用いられる。集積回路を用いる場合、各回路は、個別に集積回路に設けられていてもよく、また各回路のいくつか又は全てが同じ集積回路に設けられていてもよい。
【００１８】
本発明のデマルチプレクサ１１１の各単位ブロックは、更に、以下の２つの要素を更に有している。まずは、一つの接続用端子１１０と２以上の駆動線１０４との間に２以上の駆動線１０４の夫々に１対１で対応して設けられた複数の第２多結晶半導体薄膜トランジスタ（ＴＦＴ）１１３である。この第２多結晶半導体ＴＦＴは、２以上の駆動線１０４をスイッチ素子１０３の非導通電圧に維持するためのものである。なお、この非導通電圧は、画素を非選択状態とするための電圧であり、本発明の第２電圧に相当する。つまり、第２多結晶半導体ＴＦＴは、２以上の駆動線に接続される画素を非選択状態に維持するために、２以上の駆動線を非選択電圧に維持するためのものである。第２多結晶ＴＦＴ１１３の２つの主電極のうち、一方は対応する駆動線１０４に電気的に接続され、他方は接続用端子１１８を介して外部の電源用回路（不図示）からスイッチ素子１０３の非導通電圧（Ｖｏｆｆ）が供給されるノードと電気的に接続される。本実施形態では、各単位ブロックの第２多結晶半導体ＴＦＴ１１３は２つ設けられている。この第２多結晶半導体ＴＦＴ１１３は、２以上の駆動線１０４の夫々にスイッチ素子１０３の非導通電圧を供給するためのものである。第２多結晶半導体ＴＦＴ１１３の２つの主電極のうち一方はスイッチ素子１０３の非導通電圧（Ｖｏｆｆ）が供給される接続用端子１１８に電気的に接続され、他方は対応する駆動線１０４と電気的に接続される。次に、複数の第２多結晶半導体ＴＦＴ１１３の制御電極に第２多結晶半導体ＴＦＴ１１３の導通電圧及び非導通電圧を供給する第２制御配線１１５ａ，ｂである。本実施形態では、２つの第２制御配線１１５ａ，ｂが設けられ、第２接続用端子１１７を介して外部の制御用回路（不図示）から制御信号ＣＬＫ２ａ及びＣＬＫ２ｂが供給されるノードと電気的に接続される。各単位ブロックの１段目の第２多結晶半導体ＴＦＴ１１３の制御電極には第２制御配線１１５ａが共通して電気的に接続され、２段目の第２多結晶半導体ＴＦＴ１１３の制御電極には第２制御配線１１５ｂが共通して電気的に接続される。第２制御配線１１５ａは第２接続用端子１１７ａと電気的に接続されており、第２制御配線１１５ｂは第２接続用端子１１７ｂと電気的に接続される。
【００１９】
次に、図１（ａ）及び（ｂ）を用いて、本実施形態のデマルチプレクサ１１１の動作について説明する。ここで、図１（ｂ）では、１行目及び２行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ１、３行目及び４行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ２とする。以下同様に示し、ｎ−１行目及びｎ行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤｎ／２とする。また、第１接続用端子１１６ａに供給される制御信号をＣＬＫ１ａ、制御端子１１７ａに供給される制御信号をＣＬＫ２ａ、制御端子１１６ｂに供給される制御信号をＣＬＫ１ｂ、制御端子１１７ｂに供給される制御信号をＣＬＫ２ｂとする。また、１〜ｎ行目の駆動線１０４の電圧をそれぞれＶＧ１〜ＶＧｎで示す。
【００２０】
まず、ＶＧＰＡＤ１がスイッチ素子１０３の導通電圧以上の電圧（以下Ｖｃｏｍと記す）となり、ＶＧＰＡＤ２〜ＶＧＰＡＤｎ／２がスイッチ素子１０３の非導通電圧（以下Ｖｏｆｆと記す）となる。この際に、ＣＬＫ１ａ及びＣＬＫ２ｂが第１多結晶半導体ＴＦＴ１１２及び第２多結晶半導体ＴＦＴ１１３の導通電圧（以下Ｈｉと記す）となる。一方、ＣＬＫ１ｂ及びＣＬＫ２ａが第１多結晶半導体ＴＦＴ１１２及び第２多結晶半導体ＴＦＴ１１３の非導通電圧（以下Ｌｏと記す）となる。これにより、所定の駆動線である１行目の駆動線１０４の電圧ＶＧ１がスイッチ素子１０３の導通電圧（以下Ｖｏｎと記す）となり、所定の駆動線と異なる駆動線である駆動線１０４の電圧ＶＧ２〜ＶＧｎがＶｏｆｆとなる。次に、ＶＧＰＡＤ１がＶｃｏｍ、ＶＧＰＡＤ２〜ＶＧＰＡＤｎ／２がＶｏｆｆのままで、ＣＬＫ１ａ及びＣＬＫ２ｂがＬｏとなり、ＣＬＫ１ｂ及びＣＬＫ２ａがＨｉとなる。これにより、ＶＧ２がＶｏｎとなり、ＶＧ１とＶＧ３〜ＶＧｎがＶｏｆｆとなる。これがデマルチプレクサ１１１の１単位ブロック目のデマルチプレクサ動作となる。
【００２１】
次に、ＶＧＰＡＤ２がＶｃｏｍ、ＶＧＰＡＤ１とＶＧＰＡＤ３〜ＶＧＰＡＤｎ／２がＶｏｆｆとなり、その際にＣＬＫ１ａ及びＣＬＫ２ｂがＨｉとなり、ＣＬＫ１ｂ及びＣＬＫ２ａがＬｏとなる。これにより、ＶＧ３がＶｏｎとなり、ＶＧ１〜ＶＧ２とＶＧ４〜ＶＧｎがＶｏｆｆとなる。次に、ＶＧＰＡＤ２がＶｃｏｍ、ＶＧＰＡＤ１とＶＧＰＡＤ３〜ＶＧＰＡＤｎ／２がＶｏｆｆのままで、ＣＬＫ１ａ及びＣＬＫ２ｂがＬｏとなり、ＣＬＫ１ｂ及びＣＬＫ２ａがＨｉとなる。これにより、ＶＧ４がＶｏｎとなり、ＶＧ１〜ＶＧ３とＶＧ５〜ＶＧｎがとなる。これがデマルチプレクサ１１１の２単位ブロック目のデマルチプレクサ動作となる。以下同様に順次処理がなされ、デマルチプレクサ１１１のｎ／２単位ブロック目のマルチプレクサ動作までなされ、スイッチ素子１０３の行単位の順次走査がなされる。
【００２２】
以上に示すように、本発明では、デマルチプレクサ１１１を用いることにより、外部駆動用回路に接続される接続用端子１１０の数を、最大で単位ブロックの段数分の１に抑えることができる。ただし、接続用端子全体としては、単位ブロックに含まれる構成素子のための第１接続用端子１１６ａ，ｂ及び１１７ａ，ｂの数と、スイッチ素子１０３の非導通電圧が供給される接続用端子１１８の数が付与されることとなる。また、駆動線１０４をスイッチ素子１０３の非導通電圧に維持するために、第２制御配線に供給される制御信号によって導通と非導通状態の制御が可能な第２多結晶半導体ＴＦＴ１１３を用いる。それにより、駆動線１０３には、導通状態の第１多結晶半導体ＴＦＴ１１２を介した導通電圧と、導通状態の第１多結晶半導体ＴＦＴ１１２又は第２多結晶半導体ＴＦＴ１１３を介した非導通電圧のと、いずれかが供給されることとなる。特に、第２多結晶半導体ＴＦＴに非導通電圧が供給されることにより、第２多結晶半導体ＴＦＴは常に導通状態となっているわけではない。そのため、従来技術のように常に導通状態のＴＦＴを抵抗として介して駆動線に非導通電圧が供給されることがない。それにより、隣接する駆動線やスイッチ素子１０３の非導通電圧（Ｖｏｆｆ）が供給される配線と交差する信号線からの影響をノードが受けたとしても、それによる駆動線への影響を低減できる。第２多結晶半導体ＴＦＴが常に導通電圧を受けるわけではないので、高い信頼性が確保できる。それにより本発明は、デマルチプレクサ１１１により外部ゲート端子の数を制限しつつ、高い動作速度の多結晶半導体ＴＦＴを用いて、高い動作速度及び信頼性で且つ高画質な画像を取得することが可能なマトリクス基板及び検出装置を提供することが可能となる。なお、本実施形態では、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２にＶｏｆｆが供給される形態を用いて説明した。これは第２多結晶半導体ＴＦＴ１１３を介して供給されるＶｏｆｆと同じ電圧がＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２に供給されなければならないことを意味するものではない。駆動線１０４にスイッチ素子１０３の非導通電圧として機能するスイッチ素子１０３の閾値電圧以下の電圧が供給できればよく、Ｖｃｏｍではない電圧としてＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２に供給される電圧は、それを満たしていればよい。
【００２３】
次に、図２（ａ）を用いて本実施形態の画素１０１の断面構造を説明する。本実施形態の画素１０１は、変換素子１０２とスイッチ素子１０３とが１対１で対応して設けられている。スイッチ素子１０３は、ガラス基板などの絶縁性表面を有する支持基板１００に設けられた、第１半導体層２０１、第１不純物半導体層２０２、第１絶縁層２０３、第１導電層２０４、第２絶縁層２０５、第２導電層２０６を有している。第１半導体層２０１はＴＦＴのチャネル領域、第１不純物半導体層２０２はソース又はドレイン領域、第１絶縁層２０３はゲート絶縁膜、第２導電層２０４はゲート電極、第３導電層２０６はソース又はドレイン電極として、それぞれ機能する。ここで、ゲート電極は図１の説明における制御電極に相当し、ソース又はドレイン電極は主電極に相当する。なお、図２では、第１半導体層２０１に多結晶シリコンを用いたスタガ型のＴＦＴを用いている。それにより、第１多結晶半導体ＴＦＴ１１２及び第２多結晶半導体ＴＦＴ１１３と概略同じ層構成となり、製造工程が簡便となる。そして、スイッチ素子１０３を覆う第３絶縁層２０７の上方に、変換素子１０２が配置される。変換素子１０２を構成する光電変換素子は、第４導電層２０９、第２不純物半導体層２１０、第２半導体層２１１、第３不純物半導体層２１２、第５導電層２１３、第６導電層２１４を有している。第４導電層２０９は、第３導電層２０８を介してスイッチ素子１０３の第１主電極である第３導電層が電気的に結合され、第１電極として機能する。第２不純物半導体層２１０はｐ型の不純物が注入されており、第３不純物半導体層２１２にはｎ型の不純物が注入されている。第２半導体層２１１は光電変換素子の光電変換層として機能し、第５導電層２１３はバイアス線１０６として、第６導電層２１４は第２電極として機能する。そして、複数の光電変換素子を覆い平坦化層として機能する第４絶縁層の上方に、シンチレータ２１６が設けられている。この変換素子１０２及びスイッチ素子１０３は、周知の気相成長（気相蒸着）法やエッチング技術、並びにフォトリソグラフィ技術を用いて好適に形成され得る。なお、本実施形態では光電変換素子として第２不純物半導体層２１０を用いたＰＩＮ型フォトダイオードを用いて説明したが、本発明はそれに限定されるものではなく、第２不純物半導体層２１０に変えて絶縁層を用いたＭＩＳ型フォトセンサを用いてもよい。
【００２４】
次に、図２（ｂ）を用いて本発明の検出装置の装置構成を説明する。検出装置２００は、画素アレイとデマルチプレクサ１１１と接続用端子１１０とを少なくとも有する支持基板１００を含む。検出装置２００は、支持基板１００と、画素アレイの駆動を行う駆動用回路２２１と、画素アレイからの電気信号を画像データとして出力する読出用回路２２２と、を有する検出部２０３を含む。駆動用回路２２１は、接続用端子１１０と電気的に接続され、Ｖｃｏｍ及びＶｏｆｆを出力する。つまり、駆動用回路２１１は、画素の選択状態と非選択状態とを制御することにより画素を駆動するためのものである。読出用回路２２２は、接続用端子１１９と電気的に接続される。検出装置２００は更に、検出部２０３からの画像データを処理して出力する信号処理部２２４と、各構成要素に夫々制御信号を供給して検出部２０３の動作を制御する制御用回路２２５と、各構成要素に夫々バイアスを供給する電源用回路２２６を含む。信号処理部２２４は、制御コンピュータ（不図示）から制御信号を受けて制御用回路２２５に提供する。また、信号処理部２２４は、放射線の照射期間に読出用回路２２２から信号線１０５の電位情報を受け、制御コンピュータ（不図示）に伝送する。電源用回路２２６は、不図示の外部電源や内蔵バッテリーから電圧を受けて画素アレイ、駆動用回路２２１、読出用回路２２２で必要な電圧を供給するレギュレータ等を内包している。電源用回路２２６は、接続用端子１０９，１１８と電気的に接続されている。制御用回路２２５は、第１接続用端子１１６ａ，ｂ、第２接続用端子１１７ａ，ｂと電気的に接続されており、制御信号ＣＬＫ１ａ〜ＣＬＫ２ｂを出力する。また、制御用回路２２５は接続用端子１２５と電気的に接続されている。なお、駆動用回路２２１、読出用回路２２２、信号処理部２２４、制御用回路２２５、及び電源用回路２２６は、それぞれ１つのブロックで示されているが、これはそれぞれが１つの集積回路で構成されていることを意味するものではない。それぞれが複数の集積回路によって構成されていてもよく、また、それら全てが一つの集積回路に設けられていてもよい。また、上記説明は、本発明の他の実施形態にも適宜適用可能であることが言うまでもない。
【００２５】
（第２の実施形態）
次に、図３（ａ）及び（ｂ）を用いて本発明の第２の実施形態を説明する。なお、以下では、第１の実施形態との相違点についてのみ詳細に説明し、第１の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００２６】
図１（ｂ）に示されるように、第１制御配線１１４ａに供給される制御信号ＣＬＫ１ａと第２制御配線１１５ｂに供給されるＣＬＫ２ｂとは、同じ位相の制御信号である。また、第１制御配線１１４ｂに供給される制御信号ＣＬＫ１ｂと第２制御配線１１５ａに供給されるＣＬＫ２ａとは、同じ位相の制御信号である。そこで図３（ａ）に示すように、本実施形態では、第１接続用端子１１６ａと第２接続用端子１１７ｂとをまとめて制御端子３０２とし、第１接続用端子１１６ｂと第２接続用端子１１７ａとをまとめて制御端子３０３とした。また、同じ位相の制御信号が供給される第１制御配線１１４ａと第２制御配線１１５ｂをまとめて制御配線３０４とし、第１制御配線１１４ｂと第２制御配線１１５ａとをまとめて制御配線３０５とした。
【００２７】
これにより、更にデマルチプレクサ３０１を構成する要素に接続される接続用端子３０２及び３０３の数を、第１の実施形態に比べて半分にすることが可能となる。それにより、第１の実施形態に比べて、検出装置用のマトリクス基板全体として更なる接続用端子数の低減が可能となる。
【００２８】
また、図３（ｂ）に示すように、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２に供給されるＶｃｏｍの時間が、制御信号ＣＬＫの時間より短くされ、１つの制御端子１１０に連続して２回Ｖｃｏｍが供給されるように、外部の駆動用回路（不図示）を設定した。これにより、ある行において駆動線１０４の電圧がＶｏｆｆに固定された後に別の行の駆動線１０４の電圧がＶｏｎとなる。そのため、第１の実施形態に比べて他の駆動線１０４に供給される電圧の影響が低減される。なお、このことは、第１の実施形態にも同様に適用できる。
【００２９】
（第３の実施形態）
なお、第２の実施形態は、同位相の制御信号が供給される制御端子及び制御配線をまとめて行ったが、本発明はそれに限定されるものではなく、接続用端子を共通化できるものであればよい。図４を用いて本発明の第３の実施形態を説明する。なお、以下では、第１の実施形態との相違点についてのみ詳細に説明し、第１の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００３０】
図１（ｂ）に示されるように、第１制御配線２１４ａに供給される制御信号ＣＬＫ１ａと第１制御配線２１４ｂに供給されるＣＬＫ１ｂとは、逆位相の制御信号である。また、第２制御配線２１５ａに供給されるＣＬＫ２ａと第２制御配線２１５ｂに供給される制御信号ＣＬＫ２ｂとは、逆位相の制御信号である。そこで本実施形態では、第１接続用端子１１６ａと第１接続用端子１１６ｂとをまとめて制御端子４０２とし、第２接続用端子１１７ａと第２接続用端子１１７ｂとをまとめて制御端子４０３とした。制御端子４０２には、図１（ｂ）に示されるＣＬＫ１ａが供給され、制御端子４０３には、図１（ｂ）に示されるＣＬＫ２ａが供給される。また、接続用端子４０２と第１制御配線１１４ｂとの間と、接続用端子４０３と第２制御配線１１５ｂとの間に、制御信号の位相を反転させるためのインバータ４０４を設けている。
【００３１】
これにより、更にデマルチプレクサ４０１を構成する要素に接続される接続用端子３１２及び３１３の数を、第１の実施形態に比べて半分にすることが可能となる。それにより、第１の実施形態に比べて、マトリクス基板全体として更なる接続用端子数の低減が可能となる。
【００３２】
（第４の実施形態）
次に、図５（ａ）及び（ｂ）を用いて本発明の第４の実施形態を説明する。なお、以下では、第１〜３の各実施形態との相違点についてのみ詳細に説明し、第１〜３のいずれかの実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００３３】
図５（ａ）に示すように、本実施形態では、第１〜３の各実施形態に比べて、以下の要素が追加されている。第１に、支持基板１００上に、加算モード時にＨｉとなる制御信号Ｖａｄｄが供給される接続用端子５０２が設けられている。制御信号Ｖａｄｄは、外部の制御用回路（不図示）等により供給される。第２に、デマルチプレクサ５０１は、各駆動線１０４において、接続用端子１１０と各駆動線１０４との間に、第１多結晶半導体ＴＦＴ１１２と並列に設けられた第３多結晶半導体薄膜トランジスタ（ＴＦＴ）５０３を含む。第３に、デマルチプレクサ５０１は、各第３多結晶半導体ＴＦＴ５０３の制御電極と接続用端子５０２とを電気的に接続する制御配線５０４を含む。デマルチプレクサ５０１をこのような構成とすることにより、加算モードを備え、加算モードにおいては複数行の画素から出力された電気信号を信号線１０５上で加算平均することが可能となる。
【００３４】
図５（ｂ）に示すように、加算モードにおいては、制御信号ＶａｄｄがＨｉで維持され、制御信号ＣＬＫ１ａ〜制御信号ＣＬＫ２ｂがＬｏで維持される。それにより、第１多結晶半導体ＴＦＴ１１２及び第２多結晶半導体ＴＦＴ１１３は非導通で維持され、第３多結晶半導体ＴＦＴ５０３が導通状態で維持される。そのため、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２が第３多結晶半導体ＴＦＴ５０３を介して各信号線１０４に供給されるため、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２に応じて２行の駆動線１０４に同時に導通電圧Ｖｏｎが供給されることとなる。なお、本実施形態の非加算モード（通常モード）においては第１〜第３の実施形態のいずれかが適用されるため、詳細な説明は割愛する。
【００３５】
本実施形態により、第１〜第３の実施形態に加え、加算モード及び非加算モードに対応可能な検出装置用のマトリクス基板及び検出装置を供給することが可能となる。
【００３６】
（第５の実施形態）
次に、図６を用いて本発明の第５の実施形態を説明する。なお、以下では、第１〜４の各実施形態との相違点についてのみ詳細に説明し、第１〜４のいずれかの実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００３７】
本発明のデマルチプレクサでは、高速動作に伴い各多結晶半導体ＴＦＴの低抵抗化が必要となる。そのため、各多結晶半導体ＴＦＴのサイズが大きくなり、有効画素領域における１列目の画素に隣接して大きなサイズのＴＦＴが配置されることになる。そのため、デマルチプレクサの動作によって、デマルチプレクサがその近傍の画素に影響を及ぼす可能性がある。特に、図２に示すようなスイッチ素子１０３の上方に変換素子１０２が配置されるような画素構造においては、変換素子１０２の第１電極となる第４導電層２０９が影響を受けやすい。そこで、本実施形態では、図６（ａ）に示すように、以下の要素が追加されている。第１に、支持基板１００上に、固定電位が供給される接続用端子６０２が設けられている。供給される固定電位は、外部の電源用回路（不図示）等により供給される。第２に、デマルチプレクサ６０１は、少なくとも複数の第１多結晶半導体ＴＦＴ１１２及び複数の第２多結晶半導体の上方を囲うように設けられたシールド部６０２を含む。図６（ｂ）の概略断面図に示されるように、シールド部６０２は複数の第１多結晶半導体ＴＦＴ１１２及び複数の第２多結晶半導体ＴＦＴ１１３の上方に配置される。シールド部６０２としては、変換素子１０２の第１電極となる第４導電層２０９や第２半導体層２１１が好適に用いられる。デマルチプレクサ６０１をこのような構成とすることにより、デマルチプレクサの動作によってその近傍の画素に及される影響が低減される。
【００３８】
（第６の実施形態）
次に、図７を用いて、本発明の放射線検出装置を用いた放射線検出システムへの応用例を説明する。
【００３９】
放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、本発明の検出装置６０４０に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータ２１６は発光し、これを光電変換素子で光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。
【００４０】
また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。
【符号の説明】
【００４１】
１００  支持基板
１０１  画素
１０２  変換素子
１０３  スイッチ素子
１０４  駆動線
１０５  信号線
１０６  バイアス線
１０７  共通線
１０８  共通バイアス線
１０９〜１１０、１１８〜１１９、１２５〜１２６  接続用端子
１１０  接続用端子
１１１  デマルチプレクサ
１１２  第１多結晶半導体ＴＦＴ
１１３  第２多結晶半導体ＴＦＴ
１１４  第１制御配線
１１５  第２制御配線
１１６  第１接続用端子
１１７  第２接続用端子
１２０  マルチプレクサ
１２１〜１２２  スイッチ
１２３〜１２４  制御線
【図１】
2012129425.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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