(57)【要約】【課題】Ａ／Ｄコンバータの試験時間の短縮にある。【解決手段】Ｎビット（Ｎは自然数）のＡ／Ｄコンバータ１を試験する試験装置２が提供される。電圧生成部１０は、Ａ／Ｄコンバータ１に対して、２Ｎ階調のアナログ電圧ＶＩＮを出力する。キャプチャユニット２０は、各階調におけるＡ／Ｄコンバータ１の出力コードＤＯＵＴをキャプチャする。信号処理部３０は、各階調においてキャプチャされた出力コードＤＯＵＴを対応する期待値コードＥＸＰと比較し、比較結果に応じて各階調のアナログ電圧ＶＩＮの値を補正し、電圧生成部１０に補正後のアナログ電圧ＶＩＮを出力させる。【選択図】図３
2012191412.tif 000002
【特許請求の範囲】
【請求項１】
Ｎビット（Ｎは自然数）のＡ／Ｄコンバータの試験装置であって、
前記Ａ／Ｄコンバータに対して、２Ｎ階調のアナログ電圧を出力する電圧生成部と、
各階調における前記Ａ／Ｄコンバータの出力コードをキャプチャするキャプチャユニットと、
各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正し、前記電圧生成部に補正後のアナログ電圧を出力させる信号処理部と、
を備えることを特徴とする試験装置。
【請求項２】
前記信号処理部は、ｉ回目（ｉは自然数）の補正処理において、ある階調におけるキャプチャされた出力コードと、それに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目の前記アナログ電圧を減少または増大させることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記アナログ電圧の隣接する階調の初期状態における電位差は等しくΔＶであり、
前記信号処理部は、ｉ回目（ｉは自然数）の補正処理において、ある階調におけるキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目の前記アナログ電圧をΔＶ／２ｉ減少または増大させることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記信号処理部は、所望の分解能が得られるまで、前記アナログ電圧の補正処理を繰り返すことを特徴とする請求項２または３かに記載の試験装置。
【請求項５】
前記電圧生成部は、
隣接する階調の電位差がΔＶである２Ｎ階調の基準アナログ電圧を生成するメイン電圧源と、
各階調ごとに前記信号処理部により決定された補正量に応じた補正電圧を生成するサブ電圧源と、
前記基準アナログ電圧と前記補正電圧を加算し、補正されたアナログ電圧を出力する加算器と、
を含むことを特徴とする請求項１から４のいずれかに記載の試験装置。
【請求項６】
前記電圧生成部は、前記２Ｎ階調のアナログ電圧を、単調増加するように発生することを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項７】
前記電圧生成部は、前記２Ｎ階調のアナログ電圧をスクランブルして発生することを特徴とする請求項１から５のいずれかに記載の試験装置。
【請求項８】
Ｎビット（Ｎは自然数）のＡ／Ｄコンバータの試験方法であって、
変数ｉ（ｉは自然数）をインクリメントしながら、
前記Ａ／Ｄコンバータに対して、２Ｎ階調のアナログ電圧を出力するステップと、
各階調における前記Ａ／Ｄコンバータの出力コードをキャプチャするステップと、
各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正するステップと、
を繰り返し実行することを特徴とする試験方法。
【請求項９】
ｉ回目の補正するステップにおいて、ある階調のキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目の前記アナログ電圧を減少または増大させることを特徴とする請求項８に記載の方法。
【請求項１０】
前記アナログ電圧の隣接する階調の初期状態における電位差は等しくΔＶであり、
ｉ回目の補正するステップにおいて、ある階調のキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目の前記アナログ電圧をΔＶ／２ｉ減少または増大させることを特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータの試験技術に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータは、アナログ電圧をデジタルコードに変換する目的で利用される。理想的なＡ／Ｄコンバータは、アナログ電圧に対して線形に変化するデジタルコードを生成する。ところが実際のＡ／Ｄコンバータは変換誤差を有する場合があり、その結果、デジタルコードはアナログ電圧に線形に追従しない場合がある。
【０００３】
図１（ａ）、（ｂ）は、３ビットのＡ／Ｄコンバータの非線形誤差を説明するための図である。理想的なＡ／Ｄコンバータの変換特性が破線（I）で示される。図１（ａ）に実線（II）で示すように、現実のＡ／Ｄコンバータの変換特性は、変換誤差を有している。図１（ａ）では、すべてのデジタルコードＤＯＵＴがアナログ電圧ＶＩＮに対して単調増加し、すべてのデジタルコードＤＯＵＴが発生している。これに対して図１（ｂ）に示すように、あるデジタルコードＤＯＵＴが発生せず、デジタルコードＤＯＵＴがアナログ電圧ＶＩＮに対して単調増加しない場合もあり得る。
【０００４】
Ａ／Ｄコンバータが、仕様通りの性能を有しているかを検査するために、微分非直線性誤差（ＤＮＬ）、積分非直線性誤差（ＩＮＬ）などが測定される。図２は、比較技術に係るＡ／Ｄコンバータの試験システム１００２を示すブロック図である。任意波形発生器１０１０は、被試験デバイス（ＤＵＴ）１であるＡ／Ｄコンバータに対して、階段状に変化する波形（ランプ波形）を有するアナログ電圧ＶＩＮを供給する。そしてキャプチャユニット１０２０によって、アナログ電圧ＶＩＮとＡ／Ｄコンバータのデジタル出力ＤＯＵＴの関係をキャプチャし、デジタルコードＤＯＵＴに変化が生ずるときのアナログ電圧ＶＩＮを検出する。これにより、図１（ａ）、（ｂ）に示すような変換特性が測定される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
試験システム１００２において、ランプ状のアナログ電圧ＶＩＮの階調数は、Ａ／Ｄコンバータ１の階調数（コード数）よりも大きく設定される。具体的には、アナログ電圧ＶＩＮは、Ａ／Ｄコンバータ１の階調数の８〜１６倍ものステップ数で変化させる必要がある。したがって従来の試験システム１００２では、非常に長い試験時間が必要であった。
【０００６】
またＡ／Ｄコンバータ１の入力電圧範囲（フルスケール電圧範囲）も誤差を有しているため、アナログ電圧ＶＩＮの振幅を、Ａ／Ｄコンバータ１の入力電圧範囲の設計値よりも広めに設定する必要があり、これによって試験時間はさらに長くなる。長大な試験時間は、テストコストの増加を意味するため、試験時間は短いことが望ましい。
【０００７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、Ａ／Ｄコンバータの試験時間の短縮にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、Ｎビット（Ｎは自然数）のＡ／Ｄコンバータの試験装置に関する。
この試験装置は、Ａ／Ｄコンバータに対して、２Ｎ階調のアナログ電圧を出力する電圧生成部と、各階調におけるＡ／Ｄコンバータの出力コードをキャプチャするキャプチャユニットと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正し、電圧生成部に補正後のアナログ電圧を出力させる信号処理部と、を備える。
【０００９】
この試験装置は、Ａ／Ｄコンバータの出力コードをキャプチャするごとに、アナログ電圧を補正し、補正後のアナログ電圧に対するＡ／Ｄコンバータの出力コードをキャプチャする処理を繰り返すことにより、各階調のアナログ電圧が、Ａ／Ｄコンバータのしきい値電圧に漸近していく。この態様によれば、従来の試験装置よりも少ないキャプチャ回数で、Ａ／Ｄコンバータの変換点を検出することができ、試験時間を短縮できる。
【００１０】
信号処理部は、ｉ回目（ｉは自然数）の補正処理において、ある階調においてキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目のアナログ電圧を減少また増大させてもよい。
【００１１】
アナログ電圧の隣接する階調の初期状態における電位差は等しくΔＶであり、信号処理部は、ｉ回目（ｉは自然数）の補正処理において、ある階調においてキャプチャされた出力コードとそれに対応する期待値コードの比較結果に応じて、その階調の（ｉ＋１）回目のアナログ電圧をΔＶ／２ｉ減少または増大させてもよい。
従来の試験装置では１／２Ｍ−１ＬＳＢの分解能で変化点（しきい値電圧）を検出するため必要な出力コードのキャプチャ回数は、のべ２Ｎ×２Ｍ−１回であるのに対して、この態様によれば、出力コードのキャプチャ回数は、わずかに２Ｎ×Ｍ回で足りる。
【００１２】
信号処理部は、所望の分解能が得られるまで、アナログ電圧の補正処理を繰り返してもよい。
【００１３】
電圧生成部は、隣接する階調の電位差がΔＶである２Ｎ階調の基準アナログ電圧を生成するメイン電圧源と、各階調ごとに信号処理部により決定された補正量に応じた補正電圧を生成するサブ電圧源と、基準アナログ電圧と補正電圧を加算し、補正されたアナログ電圧を出力する加算器と、を含んでもよい。
【００１４】
電圧生成部は、２Ｎ階調のアナログ電圧を、単調増加するように発生してもよい。
【００１５】
電圧生成部は、２Ｎ階調のアナログ電圧をスクランブルして発生してもよい。
この場合、Ａ／Ｄコンバータを厳しい条件で試験することができる。
【００１６】
本発明の別の態様は、Ｎビット（Ｎは自然数）のＡ／Ｄコンバータの試験方法に関する。
この方法は、変数ｉ（ｉは自然数）をインクリメントしながら、Ａ／Ｄコンバータに対して、２Ｎ階調のアナログ電圧を出力するステップと、各階調におけるＡ／Ｄコンバータの出力コードをキャプチャするステップと、各階調においてキャプチャされた出力コードを対応する期待値コードと比較し、比較結果に応じて各階調のアナログ電圧の値を補正するステップと、を繰り返し実行する。
【００１７】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、Ａ／Ｄコンバータの試験時間を短縮できる。
【図面の簡単な説明】
【００１９】
【図１】図１（ａ）、（ｂ）は、３ビットのＡ／Ｄコンバータの非線形誤差を説明するための図である。
【図２】比較技術に係るＡ／Ｄコンバータの試験システムを示すブロック図である。
【図３】実施の形態に係る試験装置の構成を示すブロック図である。
【図４】図２の試験装置による試験方法を示すフローチャートである。
【図５】図５（ａ）、（ｂ）は、試験装置の動作を説明するための図である。
【図６】変形例に係る試験装置の構成を示すブロック図である。
【図７】図７（ａ）、（ｂ）はそれぞれ、単調増加するアナログ電圧、スクランブルされたアナログ電圧の波形を示す図である。
【図８】図２の試験装置による試験方法の変形例を示すフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図３は、実施の形態に係る試験装置２の構成を示すブロック図である。試験装置２には、試験対象のＡ／Ｄコンバータ（ＤＵＴともいう）１が接続される。ＤＵＴ１は、入力されたアナログ電圧ＶＩＮを量子化し、Ｎビット（Ｎは自然数）のデジタルコードＤＯＵＴに変換するＡ／Ｄコンバータである。
【００２３】
試験装置２は、ＤＵＴ１に対してアナログ試験信号（アナログ電圧）ＶＩＮを与え、デジタルコードＤＯＵＴが変化するときのアナログ電圧、つまりＡ／Ｄコンバータの基準しきい値電圧を判定し、非線形誤差（ＩＮＬ、ＤＮＬ）を測定する。以下、試験装置２の具体的な構成を説明する。
【００２４】
試験装置２は、電圧生成部１０、キャプチャユニット２０、信号処理部３０を備える。電圧生成部１０は、Ａ／Ｄコンバータ１に対して、２Ｎ階調のアナログ電圧ＶＩＮを出力する。以下、第ｊ階調（１≦ｊ≦２Ｎ）のアナログ電圧ＶＩＮを、ＶＩＮ（ｊ）と記す。電圧生成部１０は、任意波形発生器（ＡＷＧ）あるいはＤ／Ａコンバータで構成することができる。
【００２５】
キャプチャユニット２０は、第ｊ階調（ｊ＝１〜２Ｎ）におけるＡ／Ｄコンバータ１の出力コードＤＯＵＴ（ｊ）をキャプチャする。期待値メモリ３２には、各階調における期待値コードＥＸＰ（１〜２Ｎ）が格納されている。具体的には、第ｊ階調の期待値ＥＸＰ（ｊ）は、１０進数でｊ−１である。期待値コードＥＸＰは、信号処理部３０が内部で生成してもよく、この場合、期待値メモリ３２は不要となる。
【００２６】
信号処理部３０は、各階調においてキャプチャされた出力コードＤＯＵＴ（ｊ）を、対応する期待値コードＥＸＰ（ｊ）と比較し、比較結果に応じて各階調のアナログ電圧ＶＩＮ（ｊ）の値を補正する。信号処理部３０は、電圧生成部１０に補正後のアナログ電圧ＶＩＮを出力させ、キャプチャユニット２０は、その結果発生するデジタルコードＤＯＵＴをキャプチャする。
【００２７】
以上が試験装置２の基本構成である。この試験装置２は、Ａ／Ｄコンバータ１の出力コードＤＯＵＴをキャプチャするごとに、アナログ電圧ＶＩＮを補正し、補正後のアナログ電圧ＶＩＮに対するＡ／Ｄコンバータ１の出力コードＤＯＵＴをキャプチャする処理を繰り返す。その結果、各階調のアナログ電圧ＶＩＮが、Ａ／Ｄコンバータ１の変化点つまりしきい値電圧に漸近していく。信号処理部３０は、所望の分解能が得られるまで、アナログ電圧ＶＩＮの補正処理をＭ回繰り返す。この試験装置２によれば、従来の試験装置よりも少ないキャプチャ回数でＡ／Ｄコンバータ１の変換点を検出することができ、試験時間を短縮できる。
【００２８】
続いて、試験装置２の好ましい具体的な信号処理について説明する。
図４は、図２の試験装置２による試験方法を示すフローチャートである。
信号処理部３０は、補正処理を、変数ｉを１ずつインクリメントしながら、Ｍ回繰り返す（Ｓ１００）。ｉ回目の補正処理において、信号処理部３０は変数ｊを１ずつインクリメントしながら、すべての階調１〜２Ｎに対して、補正処理を行う（Ｓ１０２）。
ｉ回目（ｉは自然数）の補正処理において、電圧生成部１０はアナログ電圧ＶＩＮ（ｊ）を生成する（Ｓ１０４）。そして、そのアナログ電圧ＶＩＮ（ｊ）に応答する出力コードＤＯＵＴ（ｊ）がキャプチャされる（Ｓ１０６）。
第ｊ階調のキャプチャされた出力コードＤＯＵＴ（ｊ）が対応する期待値コードＥＸＰ（ｊ）より大きいとき（Ｓ１０８のＹ）、その階調の（ｉ＋１）回目のアナログ電圧ＶＩＮ（ｊ）を補正電圧ＶＡＪＤ（ｊ）、減少させる（Ｓ１１０）。反対に、キャプチャされた出力コードＤＯＵＴ（ｊ）が対応する期待値コードＥＸＰ（ｊ）以下のとき（Ｓ１０８のＮ）、その階調の（ｉ＋１）回目のアナログ電圧ＶＩＮ（ｊ）を補正電圧ＶＡＪＤ（ｊ）、増大させる（Ｓ１１２）。なお、処理Ｓ１１０、Ｓ１１２は、次のサイクル（ｉ＋１）におけるアナログ電圧ＶＩＮ（ｊ）を計算することを意味する。ステップＳ１０４では、ステップＳ１１０、Ｓ１１２にて計算されたアナログ電圧ＶＩＮ（ｊ）が実際に生成され、ＤＵＴ１に印加される。
【００２９】
ある実施例において、信号処理部３０は二分探索を行う。初期状態（ｉ＝１）におけるアナログ電圧ＶＩＮ（１〜２Ｎ）の隣接する階調の電位差は等しくΔＶであるとする。ΔＶは、Ａ／Ｄコンバータ１の１ＬＳＢの設計値に対応する電圧であってもよい。信号処理部３０は、ｉ回目（ｉは自然数）の補正処理において、第ｊ階調のキャプチャされた出力コードＤＯＵＴ（ｊ）が対応する期待値コードＥＸＰ（ｊ）より大きいとき、その階調の（ｉ＋１）回目のアナログ電圧ＶＩＮ（ｊ）をＶＡＪＤ（ｊ）＝ΔＶ／２ｉ減少させる。反対に、キャプチャされた出力コードＤＯＵＴ（ｊ）が対応する期待値コードＥＸＰ（ｊ）以下のとき、その階調の（ｉ＋１）回目のアナログ電圧をＶＡＪＤ（ｊ）＝ΔＶ／２ｉ増大させる。
【００３０】
電圧生成部１０による、２Ｎ階調のアナログ電圧ＶＩＮ（１〜２Ｎ）は任意である。たとえば電圧生成部１０は、２Ｎ階調のアナログ電圧ＶＩＮ（１〜２Ｎ）が時間とともに単調増加するように発生してもよい。この場合、アナログ電圧ＶＩＮ（１〜２Ｎ）は階段状に増加するランプ波形となる。
【００３１】
以上が試験装置２の具体的な信号処理である。図５（ａ）、（ｂ）は、試験装置２の動作を説明するための図である。Ａ／Ｄコンバータ１は、３ビットであり、入力電圧範囲が０〜１Ｖであるとする。図５（ａ）において、破線（I）は理想的なＡ／Ｄコンバータの、実線（II）は誤差を有するＡ／Ｄコンバータの入出力特性を示す。繰り返しになるが、試験装置２の目的は、実線（II）の各コードのしきい値電圧ＶＴＨ（１）〜ＶＴＨ（８）を検出することである。
【００３２】
第３階調に関する処理、つまりコードＤＯＵＴ＝［０１０］と［０１１］のしきい値電圧ＶＴＨ（３）の検出に着目する。図５（ｂ）は、コード［０１０］と［０１１］のしきい値電圧ＶＴＨ（３）を検出する過程を示す図である。このときの期待値コードＥＸＰ（３）は、１０進数で２（＝３−１）であるから、［０１０］である。図５（ｂ）において、実線は、検出するべきしきい値電圧ＶＴＨ（３）を、一点鎖線は、サイクルごとに補正される入力電圧ＶＩＮ（３）を示す。
【００３３】
たとえば１回目の処理において初期値としてＶＩＮ（３）＝３×ΔＶが入力される。このときの出力コードＤＯＵＴは［０１１］であり、期待値コード［０１０］より大きいため、続く２回目の処理の入力電圧ＶＩＮはΔＶ／２だけ低下される。２回目の処理では、出力コードＤＯＵＴは［０１０］であり期待値コード［０１０］以下であるから、続く３回目の処理の入力電圧ＶＩＮはΔＶ／４だけ増加する。このようにアナログ電圧ＶＩＮ（３）の補正処理を繰り返すたびに、アナログ電圧ＶＩＮはしきい値電圧ＶＴＨ（３）に漸近していくことがわかる。
【００３４】
この処理を行った場合、２回の繰り返しによって１／２ＬＳＢの分解能、３回の繰り返しで１／４ＬＳＢの分解能を実現でき、Ｍ回の繰り返しで１／２Ｍ−１ＬＳＢの分解能でＤＵＴ１を試験することができる。
【００３５】
従来の図２の試験システム１００２において、ランプ波形を有するアナログ電圧ＶＩＮを利用する場合、（１／Ｍ）ＬＳＢの分解能を得るためには、１階調あたりＭ回、デジタルコードＤＯＵＴをキャプチャする必要があった。つまり、全階調では２Ｎ×Ｍ回のキャプチャが必要となる。
【００３６】
たとえば１／８ＬＳＢの分解能を得るためには、従来のシステムでは２Ｎ×８回のキャプチャが必要であった。これに対して実施の形態に係る試験装置２によれば、同じ分解能を得るために４回の繰り返しを行えばよく、必要なキャプチャ回数は２Ｎ×４回となり、試験時間を大幅に短縮することができる。
【００３７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３８】
図６は、変形例に係る試験装置２ａの構成を示すブロック図である。電圧生成部１０ａは、メイン電圧源１２、サブ電圧源１４、加算器１６を含む。メイン電圧源１２は、隣接する階調の電位差がΔＶである２Ｎ階調の基準アナログ電圧ＶＲＥＦ（１〜２Ｎ）を生成する。ＶＲＥＦ（ｊ）＝ΔＶ×ｊである。
【００３９】
サブ電圧源１４は、各階調ｊごとに信号処理部３０により決定された補正量に応じた補正電圧ＶＡＤＪ’（ｊ）を生成する。加算器１６は、基準アナログ電圧ＶＲＥＦ（ｊ）と補正電圧ＶＡＤＪ’（ｊ）を加算し、補正されたアナログ電圧ＶＩＮ（ｊ）を出力する。
ＶＩＮ（ｊ）＝ＶＲＥＦ（ｊ）＋ＶＡＤＪ’（ｊ）
【００４０】
図５（ｂ）を例にとれば、１回目〜３回目の補正電圧ＶＡＤＪ’（３）はそれぞれ、−１／２×ΔＶ、−１／４×ΔＶ、−３／８×ΔＶとなる。
【００４１】
図６の構成によれば、粗い精度のアナログ基準電圧ＶＲＥＦを生成する電圧源と、密な精度の補正電圧ＶＡＤＪ’を生成する電圧源を分離することにより、２つの電圧源をそれぞれの精度に最適化して設計することができるため、電圧生成部１０ａのサイズを小さくできるとともに、アナログ電圧ＶＩＮの精度を高めることができる。また信号処理部３０における信号処理も簡素化することができる。
【００４２】
電圧生成部１０は、２Ｎ階調のアナログ電圧ＶＩＮをスクランブルして、単調増加とならないように発生してもよい。図７（ａ）、（ｂ）はそれぞれ、単調増加するアナログ電圧ＶＩＮ、スクランブルされたアナログ電圧ＶＩＮの波形を示す図である。図７（ｂ）に示すように、アナログ電圧ＶＩＮ（１〜８）を時間的にスクランブルして出力することにより、Ａ／Ｄコンバータ１を、より厳しい条件で試験することができる。なおスクランブルは、図７（ｂ）に示すように毎サイクル同じ順序としてもよい。あるいは別の実施例では、サイクル（ｉ）ごとに異なる順序としてもよい。
【００４３】
図８は、図２の試験装置による試験方法の変形例を示すフローチャートである。この変形例では、図４の処理Ｓ１０８〜Ｓ１１２が、ループＳ１０２の外側で行われる。すなわち、全階調１≦ｊ≦２ＮについてデジタルコードＤＯＵＴ（ｊ）をキャプチャする（Ｓ１０４、Ｓ１０６）。これによりループＳ１０２内の処理に、信号処理部３０は介在しない。
【００４４】
そして、全階調のデジタルコードＤＯＵＴをキャプチャした後に、次のサイクル（ｉ＋１）においてＤＵＴ１に与えるべきアナログ電圧ＶＩＮ（ｊ）を、全階調１≦ｊ≦２Ｎについてまとめて計算する（Ｓ１２０）。具体的には、変数ｊを１ずつインクリメントしながら、図４のステップＳ１０８、Ｓ１１０、Ｓ１１２の処理を行う。
【００４５】
図４のフローチャートでは、階調ごとのデジタルコードＤＯＵＴをキャプチャするごとに、ステップＳ１０８、Ｓ１１０、Ｓ１１２が行われるため、キャプチャユニット２０から信号処理部３０へのデータ転送、信号処理部３０から電圧生成部１０へのデータ転送が、Ｍ×２Ｎ回、発生することになる。データ転送に要する時間（オーバーヘッド時間τＯＨ）は無視できない程度に大きくなる。
【００４６】
これに対して、図８の変形例に係る方法によれば、キャプチャユニット２０から信号処理部３０に対して、全階調のデジタルコードＤＯＵＴをまとめて１回で転送（バースト転送）し、次のサイクルにおいて与えるべき全階調のアナログ電圧をまとめて計算し、信号処理部３０から電圧生成部１０に対して、全階調のデータをまとめてバースト転送できる。一般に、ワード単位のデータ転送よりも、複数のワードを連続して伝送するバースト伝送の方が、時間の利用効率が遙かに高い。したがって図８の変形例によれば、データ転送の回数をＭ回に減らすことができ、データ転送のオーバーヘッド時間を図４の処理に比べて大幅に低減できる。
【００４７】
このオーバーヘッド時間の短縮の効果は、以下で説明する比較技術に比べても有利である。この比較技術では、階調ごとに二分探索を行うものとする。具体的には、階調ごとに以下の処理を行う。
測定すべきしきい値電圧Ｖｔｈに対して、仮の最大電圧Ｖｔ、仮の最小電圧Ｖｂを設定し、２つの電圧ＶｔとＶｂの間で、アナログ電圧ＶＩＮを変化させながら、正しいしきい値電圧Ｖｔｈを二分探索によって決定する。そしてこの処理を全階調に対して繰り返し行う。全階調でのキャプチャ回数は２Ｎ×Ｍとなり、図４あるいは図８の処理と同じとなる。なお、比較技術における分解能は、（Ｖｔ−Ｖｂ）／２Ｍとなる。
【００４８】
比較技術では、図４や図８のフローチャートに示される信号処理と同程度の分解能を、同じキャプチャ回数で実現できる。しかしながら比較技術においては、デジタルコードＤＯＵＴをキャプチャするごとに、キャプチャユニット２０と信号処理部３０の間、信号処理部３０と電圧生成部１０の間のデータ転送が発生する。つまり、比較技術において、信号処理部３０が介在する回数、すなわちデータ転送の回数は、図４のフローチャートと同様に、全部で２Ｎ×Ｍ回となる。したがって、図８のフローチャートによる処理では、比較技術に比べても、データ転送に関するオーバーヘッド時間を短縮することができる。
【００４９】
実施の形態では、２分探索を具体例として説明したが、本発明はそれに限定されない。たとえば黄金分割比を用いた探索など、別のアルゴリズムを利用してもよい。
【００５０】
実施の形態では、期待値コードＥＸＰ（ｊ）をｊ−１としたが、ＥＸＰ（ｊ）＝ｊとしてもよい。この場合、ｉ番目の処理で出力コードＤＯＵＴ（ｊ）が期待値コードＥＸＰ（ｉ）より小さいとき、ｉ＋１番目の処理の入力電圧ＶＩＮを増大し、出力コードＤＯＵＴ（ｊ）が期待値コードＥＸＰ（ｉ）以下のとき、ｉ＋１番目の処理の入力電圧ＶＩＮを減少すればよい。
言い換えれば、ｊ番目のコードとｊ＋１番目のコードの間のしきい値電圧ＶＴＨ（ｊ＋１）を補正するとき、ｉ番目の処理において、出力コードＤＯＵＴ（ｊ）がｊ番目のコード以下のとき、ｉ＋１番目の処理の入力電圧ＶＩＮを増大し、出力コードＤＯＵＴ（ｊ）が（ｊ＋１）番目のコード以上のとき、ｉ＋１番目の処理の入力電圧ＶＩＮを減少すればよい。
【００５１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５２】
１…ＤＵＴ、２…試験装置、１０…電圧生成部、１２…メイン電圧源、１４…サブ電圧源、１６…加算器、２０…キャプチャユニット、３０…信号処理部。
【図１】
2012191412.tif 000003
【図２】
2012191412.tif 000004
【図３】
2012191412.tif 000005
【図４】
2012191412.tif 000006
【図５】
2012191412.tif 000007
【図６】
2012191412.tif 000008
【図７】
2012191412.tif 000009
【図８】
2012191412.tif 000010