(57)【要約】【課題】所望の抵抗値を有する制御ゲートを備えた半導体装置の製造方法を提供すること。【解決手段】シリコン基板１３の表面上に第１の絶縁膜１５、電荷蓄積層１６、第２の絶縁膜１７、およびポリシリコン膜２１をこの順で形成する工程と、ポリシリコン膜２１上および両側壁全面に金属膜２５を形成する工程と、金属膜２５が形成されたポリシリコン膜２１を加熱してシリサイド化する工程と、金属膜２５を除去する工程と、を具備する半導体装置の製造方法。【選択図】図６
2012129466.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に第１の絶縁膜、半導体膜、第２の絶縁膜、およびポリシリコン膜をこの順で形成する工程と、
前記ポリシリコン膜上および両側壁全面に金属膜を形成する工程と、
前記金属膜が形成された前記ポリシリコン膜を加熱してシリサイド化する工程と、
前記金属膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜は、シリコン中の拡散係数が異なる２種類の金属を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記２種類の金属は、コバルト及びニッケルであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された、金属によって全体がシリサイド化された制御ゲートと、
を具備することを特徴とする半導体装置。
【請求項５】
前記金属は、シリコン中の拡散係数が異なる２種類の金属からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記２種類の金属は、コバルト及びニッケルであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御ゲートは、ニッケルによりシリサイド化された中央部と、
この中央部の両側壁に形成され、コバルトによりシリサイド化された側部と、
からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記制御ゲートは、ニッケルによりシリサイド化された中央部と、
この中央部の周囲に形成され、コバルトによりシリサイド化された周辺部と、
からなることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型不揮発性半導体記憶装置等の半導体装置において、制御ゲートは、シリコン膜の上面にニッケル（Ｎｉ）膜を成膜し、加熱することによってシリサイド化されていた。
【０００３】
しかしながら、従来の制御ゲートの形成方法においては、ニッケル（Ｎｉ）がシリコン膜の上方からのみ供給されるため、シリコン膜の上層のみがシリサイド化し、下層には未反応のシリコン膜が残存している。
【０００４】
このため、例えばビット線およびワード線に所望の電圧を供給する配線層を形成する工程等の後続工程の熱履歴によって、高抵抗のニッケルダイシリサイドが形成され、制御ゲートの抵抗が上昇する。また、形成されたニッケルシリサイド膜が薄い場合には、後続工程の熱履歴によりこの膜が凝集し、これによっても制御ゲートの抵抗が上昇する。
【０００５】
さらに、未反応のシリコン膜からシリサイドへのシリコンの供給が進み、未反応のポリシリコン膜中にボイドが形成される。
【０００６】
これらの原因により、制御ゲートが所望の抵抗値を得られず、製造された半導体装置の性能が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１０８５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、この問題に鑑みてなされたものであり、所望の抵抗値を有する制御ゲートを備えた半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係る半導体装置の製造方法は、半導体基板の表面上に第１の絶縁膜、半導体膜、第２の絶縁膜、およびポリシリコン膜をこの順で形成する工程と、前記ポリシリコン膜上および両側壁全面に金属膜を形成する工程と、前記金属膜が形成された前記ポリシリコン膜を加熱してシリサイド化する工程と、前記金属膜を除去する工程と、を具備することを特徴とする方法である。
【００１０】
また、本発明の実施形態に係る半導体装置は、半導体基板の表面上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された、金属によって全体がシリサイド化された制御ゲートと、具備することを特徴とするものである。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の製造方法によって製造された半導体装置を拡大して示す部分上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図である。
【図３】図１の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、半導体基板上にメモリセルＭＣを構成する複数種類の膜を成膜する工程を示す図３に相当する断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、第２の絶縁膜上に複数の帯状のポリシリコン膜を形成する工程を示す図３に相当する断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、金属膜を形成する工程を示す図３に相当する断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、複数の帯状のポリシリコン膜をフルシリサイド化する工程を示す図３に相当する断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、金属膜を除去する工程を示す図３に相当する断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、第２の絶縁層、電荷蓄積層となる半導体膜、および第１の絶縁膜をエッチングする工程を示す図３に相当する断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための図であって、ソース／ドレイン領域を形成する工程を示す図３に相当する断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法によって製造された半導体装置の制御ゲートを拡大して示す、図２に相当する断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法により形成された制御ゲートの抵抗値と、従来の半導体装置の製造方法により形成された、同一サイズの制御ゲートの抵抗値と、を比較して示すグラフである。
【図１３】第２の実施形態に係る半導体装置の製造方法により形成された制御ゲートと、第１の実施形態に係る半導体装置の製造方法により形成された制御ゲートとの、熱履歴による抵抗値の変化を比較して示すグラフである。
【図１４】第３の実施形態に係る半導体装置の製造方法を説明するための図であって、金属膜を形成する工程を示す図６に相当する断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法において、合金からなる金属膜を適用して製造された半導体装置の制御ゲートを拡大して示す、図２に相当する断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照して詳細に説明する。なお、以下に一例として説明する半導体装置は、不揮発性半導体記憶装置である。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法によって製造された半導体装置を拡大して示す部分上面図である。図１に示すように、半導体装置は、図面横方向に互いに平行に伸びるように設けられた複数の第１の配線１１、および複数の第１の配線１１に対して垂直方向（図面縦方向）に互いに平行に伸びるように設けられた複数の第２の配線１２を具備している。第１の配線１１はビット線１１であり、また、第２の配線１２はワード線１２である。さらに、ビット線１１とワード線１２とが交差する箇所には、メモリセルＭＣが形成されている。
【００１４】
なお、以下の説明において、ビット線１１に平行な方向をビット線方向、ワード線１２に平行な方向をワード線方向と称する。
【００１５】
図２は、図１の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図である。図２に示すように、例えばｐ型のシリコン基板１３の表面領域には、互いに離間するように２個のｎ型のソース／ドレイン領域１４（不純物拡散領域）が設けられている。
【００１６】
また、シリコン基板１３の表面上において、ソース／ドレイン領域１４間に相当する箇所には、メモリセルＭＣが形成されている。メモリセルＭＣは、第１の絶縁膜１５、電荷蓄積層１６、第２の絶縁膜１７、制御ゲート１８がこの順で積層されて構成される。このメモリセルＭＣがオン状態になると、ソース／ドレイン領域１４間を電気的に導通させるチャネルが、シリコン基板１３の表面に形成される。
【００１７】
第１の絶縁膜１５は、トンネル絶縁膜である。この第１の絶縁膜１５は、チャネル領域上を含むシリコン基板１３の表面上に、ワード線方向に向かって延長形成されている。第１の絶縁膜１５は、例えばシリコン酸化膜（ＳｉＯ２）からなる。
【００１８】
電荷蓄積層１６は、第１の絶縁膜１５の表面上に形成されている。この電荷蓄積層１６は、ビット線１１とワード線１２とが重なる箇所にそれぞれ形成されている。各電荷蓄積層１６は、例えばポリシリコンまたはシリコン窒化膜（Ｓｉ３Ｎ４）からなる。
【００１９】
第２の絶縁膜１７は、電極間絶縁膜である。この第２の絶縁膜１７は、複数の電荷蓄積層１６を含む第１の絶縁膜１５の表面上に、ワード線方向に向かって延長形成されている。第２の絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２）からなる。
【００２０】
制御ゲート１８は、その全体が、金属とシリコンを含むシリサイドからなる。
【００２１】
図３は、図１の一点鎖線Ａ−Ａ´に沿った装置の断面図である。図３に示すように、シリコン基板１３の表面上には、複数のメモリセルＭＣが形成されている。複数のメモリセルＭＣは、ビット線方向において、互いに離間するように配列形成されている。なお、複数のメモリセルＭＣは、ワード線方向においても互いに離間するように配列形成されている。
【００２２】
ビット線方向において互いに離間するメモリセルＭＣの間、および複数のメモリセルＭＣ上には、層間絶縁膜として、第３の絶縁膜１９が形成されている。すなわち、ビット線方向において互いに離間する複数のメモリセルＭＣは、第３の絶縁膜１９によって、互いに絶縁されている。第３の絶縁膜１９は、例えばシリコン酸化膜（ＳｉＯ２）からなる。
【００２３】
次に、図１乃至図３に示される半導体装置の製造方法について、図４乃至図１０を参照して説明する。図４乃至図１０は、本実施形態に係る半導体装置の製造方法を説明するための、図３に相当する断面図である。
【００２４】
まず、図４に示すように、ｐ型のシリコン基板１４の表面上に、第１の絶縁膜１５、電荷蓄積層１６となる半導体膜２０、第２の絶縁膜１７、および制御ゲート１８となるポリシリコン膜２１を、この順で成膜する。
【００２５】
第１の絶縁膜１５は、例えば熱酸化法によって形成される。電荷蓄積層１６となる半導体膜２０として、例えばポリシリコン膜２０、第２の絶縁膜１７、および制御ゲート１８となるポリシリコン膜２１は、それぞれ例えばＣＶＤ法により形成される。
【００２６】
次に、図５に示すように、制御ゲート１８となるポリシリコン膜２１の表面上に、ワード線方向に向かって帯状の開口２２を有するマスク材２３を形成する。続いて、このマスク材２３を介してポリシリコン膜２１をＲＩＥ法によりエッチングする。このエッチング処理により、複数の帯状のポリシリコン膜２４が形成される。
【００２７】
複数の帯状のポリシリコン膜２４は、帯状の半導体膜２０を横切るように、それぞれワード線方向に延長形成されており、ビット線方向において互いに離間するように形成される。
【００２８】
次に、図６に示すように、複数の帯状のポリシリコン膜２４上および両側壁全面に、金属膜２５を成膜する。すなわち、複数の帯状のポリシリコン膜２４の両側壁全面およびマスク材２３の上面に、金属膜２５を成膜する。この金属膜２５は、後述の工程により複数の帯状のポリシリコン膜２４の全体がシリサイド化される程度の膜厚であればよく、膜厚は限定されない。従って、この金属膜２５は、図６のように、複数の帯状のポリシリコン膜２４の間が埋まらない程度の膜厚で形成されてもよいし、図示はしないが、複数の帯状のポリシリコン膜２４の間が埋まるように形成されてもよい。しかし、後述するように、複数の帯状のポリシリコン膜２４の全体がシリサイド化された後、この金属膜２５は除去されることを考慮すると、除去のし易さの観点から、金属膜２５は、複数の帯状のポリシリコン膜２４の間が埋まらない程度の膜厚で形成されることが好ましい。
【００２９】
成膜される金属膜２５は、例えばニッケル（Ｎｉ）膜、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜等の金属単体からなる膜であるが、例えばコバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）膜のような合金からなる金属膜であってもよい。なお、このような合金からなる金属膜を用いた場合については、後の第２の実施形態において説明する。
【００３０】
ニッケル（Ｎｉ）膜、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜等の金属膜２５は、スパッタリング法、蒸着法、ＣＶＤ法、めっき法等の手段により形成される。
【００３１】
なお、後に第３の実施形態で説明するように、この工程において、金属膜２５は、マスク材２３を除去した後に形成してもよい。しかし、本実施形態に係る製造方法のように、マスク材２３を除去せずに金属膜２５を成膜することにより、形状の劣化が抑制された制御ゲート１８を形成することができる。
【００３２】
すなわち、後述する工程において説明する帯状のポリシリコン膜２４と金属膜２５とのシリサイド反応は、金属膜２５中の金属がポリシリコン膜２４に侵入することによって生ずるが、これと同時に、ポリシリコン膜２４中のシリコンも、金属膜２５中に侵入する。従って、形成されるシリサイド層は、反応前のポリシリコン膜２４よりも体積が僅かに拡大される。後述する第３の実施形態のように、ポリシリコン層２１の上面および両側壁から帯状のポリシリコン膜２４をシリサイド化させた場合、形成された制御ゲート１８は、反応前のポリシリコン膜２４と比較して、上面方向および両側壁方向に、体積が拡大する。これに対して、本実施形態のように、帯状のポリシリコン膜２４の両側壁のみからポリシリコン層２４をシリサイド化させた場合、形成された制御ゲート１８は、反応前のポリシリコン層２４と比較して、両側壁方向にのみ体積が拡大し、上面方向への体積の拡大は抑制される。従って、形状の劣化が抑制された制御ゲート１８となる。
【００３３】
次に、図７に示すように、全体を例えば５００℃で加熱し、帯状のポリシリコン膜２４の全体をシリサイド化することにより、フルシリサイド化された制御ゲート１８を形成する。前述したように、帯状のポリシリコン膜２４の両側壁全面には、それぞれ金属膜２５が接触するように成膜されている。従って、全体を加熱すると、帯状のポリシリコン膜２４の両側壁全面からシリサイド反応が起こるため、帯状のポリシリコン膜２４の全体がシリサイド化され、フルシリサイド化された制御ゲート１８が形成される。なお、金属膜２５は、第１の絶縁膜１５、帯状の半導体膜２０、および第２の絶縁膜１７を介してシリコン基板１３上に形成されている。従って、ポリシリコン膜２４をシリサイド化させる工程において、シリコン基板１３表面がシリサイド化されることはない。
【００３４】
次に、図８に示すように、未反応の金属膜２５を、例えばウェットエッチングにより除去する。
【００３５】
次に、図９に示すように、マスク材２３を介して、第２の絶縁膜１７、帯状の半導体膜２０、および第１の絶縁膜１５を、例えばＲＩＥ法によりエッチングする。このエッチング工程により、ｐ型のシリコン基板１３の表面上には、第１の絶縁膜１５、電荷蓄積層１６、第２の絶縁膜１７、およびフルシリサイド化された制御ゲート１８からなる帯状の構造体２６が、ビット線方向において互いに離間するように複数形成される。
【００３６】
次に、図１０に示すように、ｐ型のシリコン基板１３表面において、各帯状の構造体２６を挟む所定領域に、マスク材２３を介してイオン注入することにより、ｎ型のソース／ドレイン領域１４（不純物拡散領域）を形成する。
【００３７】
最後に、マスク材２３を除去した後、複数の帯状の構造体２６間および複数の構造体２６上に、第３の絶縁膜１９として、層間絶縁膜を形成する。
【００３８】
以上に説明した各種工程を経ることにより、図１乃至図３に示される半導体装置が製造される。
【００３９】
なお、実際にはこの後、第３の絶縁膜１９をパターニングしてｎ型のソース／ドレイン領域１４の一部、および制御ゲート１８の一部がそれぞれ露出する開口を形成し、これらの開口を含む第３の絶縁膜１９上に、ｎ型のソース／ドレイン領域１４、または制御ゲート１８に電圧を印加するための配線、およびこの配線を含む配線層が形成される。
【００４０】
以上に示すように、本実施形態に係る半導体装置の製造方法によれば、帯状のポリシリコン膜２４の両側壁全面に金属膜２５を形成した後に、帯状のポリシリコン膜２４の両側壁全面からポリシリコン膜２４をシリサイド化する。従って、帯状のポリシリコン膜２４の全体をシリサイド化することができ、これによって、フルシリサイド化された制御ゲート１８を形成することができる。形成された制御ゲート１８は、低抵抗のシリサイド（金属元素をＭとして、ＭＳｉ）を主要とするシリサイドからなる。従って、半導体装置が形成された後の工程における熱履歴、例えば配線層の絶縁膜を硬化させる際の加熱工程等によって、制御ゲート１８に、それ以上高抵抗のダイシリサイド（金属元素をＭとして、ＭＳｉ２）が形成されることはない。よって、制御ゲート１８の抵抗の上昇は抑制される。
【００４１】
また、本実施形態に係る半導体装置の製造方法によれば、金属層２５として例えばニッケル（Ｎｉ）膜が用いられた場合であっても、帯状のポリシリコン膜２４の全体がシリサイド化されるため、半導体装置が形成された後の工程における熱履歴によって、制御ゲート１８が凝集することが抑制される。よって、凝集による制御ゲート１８の抵抗の上昇も抑制される。
【００４２】
すなわち、ニッケル（Ｎｉ）膜によってフルシリサイド化された制御ゲート１８は、制御ゲート１８が薄膜であるほど、凝集し易い性質を有する。本実施形態に係る方法によれば、制御ゲート１８は、全体がシリサイド層であるのに対し、従来の方法によれば、ポリシリコン膜２４の上層のみがシリサイド層となる。従って、本実施形態に係る方法によって形成された制御ゲート１８中のシリサイド層の厚みは、従来の方法によって形成された制御ゲート中のシリサイド層の厚みに比べて、厚い層となる。従って、凝集による制御ゲート１８の抵抗の上昇も抑制される。
【００４３】
さらに、本実施形態に係る半導体装置の製造方法によれば、帯状のポリシリコン膜２４の全体がシリサイド化されるため、制御ゲート１８にボイドが発生することも抑制される。
【００４４】
すなわち、従来のように、帯状のポリシリコン膜の上層のみがシリサイド化され、未反応のポリシリコン膜が下層に残る場合、帯状のポリシリコン膜をシリサイド化させる工程における熱履歴、若しくは上述のような半導体装置が形成された後の工程における熱履歴によって、未反応のポリシリコン膜中のＳｉが、シリサイド化されたポリシリコン膜に吸い上げられる。これにより、未反応のポリシリコン膜中にはボイドが発生する。しかし、本実施形態に係る半導体装置の製造方法によれば、帯状のポリシリコン膜２４の全体がシリサイド化されるため、上述のようなボイドの発生も抑制される。
【００４５】
従って、所望の抵抗値を有する制御ゲート１８を備えた半導体装置を製造することができ、製造された半導体装置の性能の劣化は抑制される。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法によって製造された半導体装置は、制御ゲートが、例えばコバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる合金等のように、シリコン中の拡散係数が異なる２種類の金属からなる合金によってフルシリサイド化されている点を除いては、図１と同様である。図１１は、第２の実施形態に係る半導体装置の製造方法によって製造された半導体装置の制御ゲート２７を拡大して示す、図２に相当する断面図である。なお、図１１においては、一例として、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる合金によってフルシリサイド化された制御ゲート２７を示している。図１１に示すように、制御ゲート２７は、中央部２７−１と、中央部２７−１の両側部に形成された側部２７−２からなる。中央部２７−１は、ニッケル（Ｎｉ）によりシリサイド化されており、側部２７−２は、コバルト（Ｃｏ）によりシリサイド化されている。このような制御ゲート２７が形成される理由については、後述する。
【００４７】
次に、第２の実施形態に係る半導体装置の製造方法について説明する。この製造方法は、第１の実施形態に係る半導体装置の製造方法と比較して、図６に示される金属膜を成膜する工程において用いられる金属膜２５が、合金からなる金属膜２８である点が異なる。以下に、この工程について説明する。
【００４８】
すなわち、第２の実施形態に係る半導体装置の製造方法において、図６に示される金属膜を成膜する工程は、複数の帯状のポリシリコン膜２４の両側壁全面、およびマスク材２３上に、シリコン中における拡散係数が異なる２種類以上の金属を含む合金からなる金属膜２８を成膜する工程である。この金属膜２８は、例えばコバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）膜である。なお、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８中のニッケル（Ｎｉ）の量は、金属膜２８全体の５０％以上であることが好ましいが、この理由については、後述する。
【００４９】
この金属膜２８は、スパッタリング法、蒸着法、ＣＶＤ法、めっき法等の手段によってニッケル（Ｎｉ）膜とコバルト（Ｃｏ）膜とを同時に成膜する、または、上述の各種方法によってニッケル（Ｎｉ）膜を成膜した後に、同様の手段によりコバルト（Ｃｏ）膜を積層する、または、上述の各種方法によってニッケル（Ｎｉ）膜を成膜した後に、このニッケル（Ｎｉ）膜にコバルト（Ｃｏ）をイオンインプランテーションする、のいずれかの方法により形成される。
【００５０】
コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用して帯状のポリシリコン膜２４をフルシリサイド化した場合、シリコン中におけるニッケルとコバルトとの拡散係数の相違により、図１１に示すような制御ゲート２７が形成される。すなわち、ニッケルはコバルトよりもシリコン中における拡散係数が高いため、ニッケルが帯状のポリシリコン膜２４の中央近傍まで浸入する間に、コバルトは帯状のポリシリコン膜２４の側壁近傍までしか浸入しない。従って、図１１に示すように、制御ゲート２７は、ニッケルによってシリサイド化された中央部２７−１とコバルトによってシリサイド化された側部２７−２と、からなる構造となる。
【００５１】
なお、上述の説明においては、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用した場合について説明したが、シリコン中の拡散係数が異なる２種類の金属からなる金属膜を適用して制御ゲートを形成すれば、図１１と同様の制御ゲートが形成される。
【００５２】
以上に説明した第２の実施形態に係る半導体装置の製造方法であっても、第１の実施形態に係る半導体装置の製造方法と同様に、帯状のポリシリコン膜２４の両側壁全面から帯状のポリシリコン膜２４をシリサイド化する。従って、帯状のポリシリコン膜２４の全体をシリサイド化することができ、フルシリサイド化された制御ゲート２７を形成することができる。従って、所望の抵抗値を有する制御ゲート２７を備えた半導体装置を製造することができ、製造された半導体装置の性能の劣化は抑制される。
【００５３】
また、第２の実施形態に係る半導体装置の製造方法によれば、中央部２７−１と側部２７−２と、からなる制御ゲート２７が形成される。この制御ゲート２７を、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を用いて形成した場合、両者のシリコン中での拡散係数の相違により、中央部２７−１は、ニッケルによってシリサイド化され、側部２７−２は、コバルトによってシリサイド化される。すでに説明したように、ニッケル（Ｎｉ）によりシリサイド化された中央部２７−１は、熱履歴により凝集する性質を有する。しかし、中央部２７−１の両側部に、凝集し難い性質を有するコバルト（Ｃｏ）によりシリサイド化された側部２７−２が形成されるため、側部２７−２によって、中央部２７−１の凝集が抑制される。従って、制御ゲート２７全体の凝集が抑制され、耐熱性に優れた制御ゲート２７が形成される。
【００５４】
なお、耐熱性に優れた制御ゲート２７を形成するためには、必ずしもコバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用する必要はない。すなわち、以下の性質を有する金属を少なくとも１種類含む金属膜を適用すれば、同様に耐熱性に優れた制御ゲートを形成することができる。その金属の性質は、第１に、金属によりシリサイド化されたシリサイド層が凝集し難い性質を有すること、である。第２に、その金属が、金属膜を構成する他の金属と比較して、シリコン中の拡散係数が最も低い性質を有すること、である。このような金属を含む金属膜を適用すれば、耐熱性に優れた制御ゲートを形成することができる。
【００５５】
また、第２の実施形態に係る半導体装置の製造方法において、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８中のニッケル（Ｎｉ）の量は、金属膜２８全体の５０％以上であることが好ましい。このような金属膜２８を適用することにより、細線効果の影響を抑制することができるとともに、未反応のポリシリコン膜２４から金属膜２８に移動するポリシリコン成分の量を少なくすることができる。従って、制御ゲート２８を細線化することによる急激な抵抗値の増加を抑制することができるとともに、未反応のポリシリコン膜２４に対する制御ゲート２７の体積変化を抑制することができる。
【００５６】
なお、本願発明者等は、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を用いて、実際に本実施形態に係る半導体装置の製造方法により形成された制御ゲート２７の抵抗値を測定した。また、この制御ゲート２７の抵抗値と比較するために、従来の半導体装置の製造方法により形成された、同一サイズの制御ゲートの抵抗値を測定した。図１２は、測定された両者の抵抗値を示す。図１２は、測定された抵抗値をワイブルプロットしたグラフである。
【００５７】
図１２に示すように、本実施形態に係る半導体装置の製造方法により形成された制御ゲート２７は、従来の半導体装置の製造方法により形成された制御ゲートと比較して、低抵抗化されていることが確認された。
【００５８】
なお、図１２においては、合金からなる金属膜２８を用いてフルシリサイド化された制御ゲート２７の抵抗値を示したが、金属単体からなる金属膜２５を用いてフルシリサイド化された制御ゲート１８の抵抗値も、従来の半導体装置の製造方法により形成された制御ゲートよりも低抵抗化されていることが確認された。
【００５９】
また、本願発明者等は、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８、およびニッケル（Ｎｉ）単体からなる金属膜２５を用いて、本実施形態に係る半導体装置の製造方法により制御ゲート１８、２７を形成し、後続工程の熱履歴が加わった際の両者の抵抗値の変化を確認した。図１３は、５００℃で加熱してシリサイド化された制御ゲート１８、２７形成直後の両者の抵抗値（図中に□で示す）および、制御ゲート１８、２７形成直後に、７００℃の熱を１０分加えた際の両者の抵抗値（図中に●で示す）を示す。
【００６０】
図１３に示すように、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を用いて形成された制御ゲート２７は、７００℃の熱を１０分加えても、抵抗値の変化はほとんどなかったが、ニッケル（Ｎｉ）単体からなる金属膜２５を形成された制御ゲート１８は、７００℃の熱を１０分加えた場合、抵抗値が上昇した。制御ゲート２７が、熱を加える前後で抵抗値がほとんど変化しなかった理由は、中央部２７−１の凝集が、側部２７−２によって抑制され、制御ゲート２７全体の凝集が抑制されたためであると考えられる。これに対して制御ゲート１８が、熱を加える前後で抵抗値がほとんど変化した理由は、凝集を抑制する層（図１１の側部２７−２に相当する層）が存在しないため、制御ゲート１８全体の凝集が抑制されなかったためであると考えられる。このことから、上述の第１、第２の性質を有する金属を含む金属膜を適用すれば、耐熱性に優れた制御ゲートを形成することができることが確認された。
【００６１】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法によって製造された半導体装置は、図１と同様である。従って、図示を省略するとともに、説明を省略する。
【００６２】
また、第３の実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と比較して、図６に示される金属膜２５を成膜する工程において、金属膜２５を構成する金属は同一であるが、マスク材２３を除去した後に金属膜２５を成膜する点が異なる。以下に、この工程について、図１４を参照して説明する。なお、図１４は、第３の実施形態に係る半導体装置の製造方法を説明するための、図６に相当する断面図である。
【００６３】
すなわち、第３の実施形態に係る半導体装置の製造方法において、金属膜２５を成膜する工程は、図１３に示すように、複数の帯状のポリシリコン膜２４の上面のマスク材２３を除去した後に、複数の帯状のポリシリコン膜２４の上面および両側壁全体に、例えばニッケル（Ｎｉ）からなる金属膜２５を成膜する。
【００６４】
このように金属膜２５を成膜した場合、複数の帯状のポリシリコン膜２４の上面および両側面全体が金属膜２５と接触するため、複数の帯状のポリシリコン膜２４は、上面および両側面全体からシリサイド化される。従って、帯状のポリシリコン膜２４の全体をシリサイド化することができる。
【００６５】
以上に説明した第３の実施形態に係る半導体装置の製造方法であっても、帯状のポリシリコン層２４の全体をシリサイド化させることができ、フルシリサイド化された制御ゲート１８を形成することができる。従って、所望の抵抗値を有する制御ゲート１８を備えた半導体装置を製造することができ、製造された半導体装置の性能の劣化は抑制される。
【００６６】
さらに、第３の実施形態に係る半導体装置の製造方法によれば、未反応である帯状のポリシリコン膜２４が金属膜２５に接触する面積が増加するため、ポリシリコン膜２４をシリサイド化するために必要な時間を低減することができる。
【００６７】
なお、この第３の実施形態に係る半導体装置の製造方法において、第２の実施形態のように、シリコン中の拡散係数が異なる２種類の金属、例えばコバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用してもよい。
【００６８】
図１５は、第３の実施形態に係る半導体装置の製造方法において、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用して形成された制御ゲート２９を拡大して示す、図２に相当する断面図である。図１５に示すように、コバルト（Ｃｏ）が含有されたニッケル（Ｎｉ）からなる金属膜２８を適用して、第３の実施形態に係る半導体装置の製造方法によって制御ゲート２９を形成した場合、制御ゲート２９は、中央部２９−１と、中央部２９−１の下面以外の周囲を覆う周辺部２９−２と、によって構成される。このような制御ゲート２９が形成される理由も、金属膜２８に含まれるコバルトとニッケルとのシリコン中での拡散係数の相違による。
【００６９】
図１５に示される制御ゲート２９が形成される場合であっても、制御ゲート２９はフルシリサイド化されているため、所望の抵抗値を有する制御ゲート２９を備えた半導体装置を製造することができ、製造された半導体装置の性能の劣化は抑制される。
【００７０】
さらに、図１５に示される制御ゲート２９が形成される場合、凝集し易い中央部２９−１の周囲が周辺部２９−２で覆われるため、図１１に示される制御ゲート２７と比較して、より耐熱性の高い制御ゲート２９が形成される。
【００７１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７２】
従って、本発明の実施形態は、制御ゲート１８、２７、２９に限らず、ポリシリコンからなる各種電極、およびポリシリコン配線の全体をシリサイド化する方法を含む半導体装置の製造方法についても、同様に適用することができる。
【符号の説明】
【００７３】
１１・・・第１の配線（ビット線）
１２・・・第２の配線（ワード線）
１３・・・シリコン基板
１４・・・ドレイン／ソース領域
１５・・・第１の絶縁膜
１６・・・電荷蓄積層
１７・・・第２の絶縁膜
１８、２７、２９・・・制御ゲート
２７−１、２９−１・・・中央部
２７−２・・・側部
２９−２・・・周辺部
１９・・・第３の絶縁膜
２０・・・半導体膜
２１・・・制御ゲートとなるポリシリコン膜
２２・・・開口
２３・・・マスク材
２４・・・帯状のポリシリコン膜
２５、２８・・・金属膜
２６・・・構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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