(57)【要約】【課題】可能な限り従来の設備及び加工プロセスを継承してコストの上昇を抑制するも、Ｔａ含有の導電材料を難除去性の残留付着物を発生せしめることなく所望に加工し、容易且つ確実に信頼性の高い半導体装置を実現する。【解決手段】半導体基板上に、Ｔａ含有層、ＴｉＮ層、及び多結晶シリコン膜等のドライエッチング可能な層を順次積層し、ＴｉＮ層をエッチングストッパーとして多結晶シリコン膜をドライエッチングして所定形状に残し、ＴｉＮ層及びＴａ含有層をＳＰＭ、ＡＰＭ等を用いてウェットエッチングして多結晶シリコン膜下で所定形状に残す。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板の上方に、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、ドライエッチング可能な第３の層とを順次積層する工程と、
前記第２の層をエッチングストッパーとして前記第３の層をドライエッチングによりパターニングする工程と、
パターニングされた前記第３の膜をマスクとして前記第２の層及び前記第１の層をウェットエッチングし、前記第２の層及び前記第１の層の一部を前記第３の層下に残す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の層は、シリコン層であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板の上方でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、多結晶シリコンからなる第３の層とが順次積層されてなることを特徴とする半導体装置。
【請求項５】
前記第２の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、電界効果型トランジスタ（ＭＩＳ−ＦＥＴ）等に適用して好適である。
【背景技術】
【０００２】
近年では、ＭＩＳ−ＦＥＴに代表される半導体装置の微細化に伴い、ゲート電極の材料として半導体の多結晶シリコンに替わって金属材料の導入が検討されている。金属材料を用いたゲート電極（金属ゲート）を備えたＭＩＳ−ＦＥＴでは、ゲート絶縁膜の実効的な膜厚を薄くすることができるため、高性能化が実現する。
【０００３】
金属ゲートを備えた次世代のＦＥＴとして、ゲート絶縁膜に高誘電率材料を用い、ゲート電極を金属膜と多結晶シリコン膜との積層構造とした、金属挿入ポリシリコンゲート（Metal Inserted Poly-Si Stacks：ＭＩＰＳ）構造のＦＥＴが案出されている。このＭＩＰＳ−ＦＥＴのＣＭＯＳ−ＦＥＴへの適用が検討されている。例えば、ｎＭＯＳ−ＦＥＴ及びｐＭＯＳ−ＦＥＴのゲート電極にそれぞれ別種類の金属を挿入して、閾値電圧を個別に調整することが考えられる。
また、ＭＩＰＳ−ＦＥＴにおける多結晶シリコンの代わりに、タングステン（Ｗ）等を用いることも検討されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Zhibo Zhang, S. C. Song, Craig Huffman, Muhammad M. Hussain, Joel Barnett, Naim Moumen, Husam N. Alshareef, Prashant Majhi, Johnny H. Sim, Sang Ho Bae, and Byoung Hun Lee: Electrochemical and Solid-State Letters, 8 10 G271-G274 2005
【非特許文献２】Muhammad Mustafa Hussain, Naim Moumen,, Joel Barnett, Jason Saulters, David Baker, and Zhibo Zhang: Electrochemical and Solid-State Letters, 8 12 G333-G336 2005
【非特許文献３】F. Ootsuka, Y. Tamura, Y. Akasaka, S. Inumiya, H. Nakata, M. Ohtsuka, T. Watanabe, M kitajima, Y. Nara and K. Nakamura: Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, Yokohama, 2006, pp. 1116-1117
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＩＰＳ−ＦＥＴでは、以下に示すような問題がある。
ＭＩＰＳ−ＦＥＴのゲート電極に導入が検討されている金属材料の多くが、半導体製造プロセスの洗浄工程で用いられる薬液（硫酸・過酸化水素混合溶液、アンモニア・過酸化水素混合溶液、塩酸・過酸化水素混合溶液等）に対して脆弱である。
【０００６】
ＭＩＰＳ−ＦＥＴの製造プロセスでは、ゲート電極の金属材料のドライエッチングが困難である。この金属材料には、特にＴａ含有の導電材料（ＴａＮ，ＴａＳｉＮ，ＴａＣ，ＴａＣＮ等）が用いられるが、ドライエッチングを行った際に、難除去性の残留付着物が多量に発生し、レジスト上、ゲート電極の側面等の半導体基板の表面に付着する。そのうえ、ゲート加工を行う際には、性質の異なる２種類の導電材料（多結晶シリコンと金属、Ｗと金属等）をドライエッチングで垂直に加工することが求められる。そのため、ドライエッチングによる加工プロセスに大幅な変更が求められ、新たな加工プロセスの開発、その新規設備の開発及び導入のためのコストが必要となるという問題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、可能な限り従来の設備及び加工プロセスを継承してコストの上昇を抑制するも、Ｔａ含有の導電材料を難除去性の残留付着物を発生せしめることなく所望に加工し、容易且つ確実に信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の製造方法の一態様は、半導体基板の上方に、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、ドライエッチング可能な第３の層とを順次積層する工程と、前記第２の層をエッチングストッパーとして前記第３の層をドライエッチングによりパターニングする工程と、パターニングされた前記第３の膜をマスクとして前記第２の層及び前記第１の層をウェットエッチングし、前記第２の層及び前記第１の層の一部を前記第３の層下に残す工程とを含む。
【０００９】
半導体装置の一態様は、半導体基板と、前記半導体基板の上方でゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート電極は、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、多結晶シリコンからなる第３の層とが順次積層されてなる。
【発明の効果】
【００１０】
上記した諸態様によれば、可能な限り従来の設備及び加工プロセスを継承してコストの上昇を抑制するも、Ｔａ含有の導電材料を難除去性の残留付着物を発生せしめることなく所望に加工し、容易且つ確実に信頼性の高い半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】ＴｉＮ層について、ＳＰＭとＡＰＭに対するサイドエッチング速度の膜厚依存性について調べた結果を示す特性図である。
【図２】本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図３】図２に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図４】図３に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図５】図４に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図６】図５に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図７】図６に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図８】図７に続き、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【図９】Ｔａ含有層上にＴｉＮ層が積層形成された様子を示す概略断面図である。示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態について、図面を参照しながら詳細に説明する、本実施形態では、半導体装置としてＭＩＰＳ−ＦＥＴを適用したＣＭＯＳ−ＦＥＴ（以下、単にＭＩＰＳ−ＣＭＯＳと記す。）を例示し、その構成を製造方法と共に説明する。
【００１３】
（Ｔａ含有の導電材料を有する構成部材のエッチング加工）
本実施形態では、Ｔａ含有の導電材料（ＴａＮ，ＴａＳｉＮ，ＴａＣ，ＴａＣＮ等）をＭＩＰＳ−ＦＥＴの構成部材に適用する。具体的な適用の形態としては、Ｔａ含有の導電材料の層（以下、単にＴａ含有層と記す。）上にＴｉＮからなる層（以下、単にＴｉＮ層と記す。）を形成し、その上にドライエッチング可能な材料の層（（以下、単に上層と記す。）を形成した積層体を想定する。
【００１４】
Ｔａ含有の導電材料は上記のように、これをドライエッチングすれば、難除去性の残留付着物が多量に発生し、レジスト上、ゲート電極の側面等の半導体基板の表面に付着する。そのため、Ｔａ含有の導電材料を、その残留付着物が悪影響を与える半導体基板の表面近傍に堆積する場合、その加工にはドライエッチングは不適である。一方、Ｔａ含有の導電材料は、硫酸・過酸化水素混合溶液（ＳＰＭ）、アンモニア・過酸化水素混合溶液（ＡＰＭ）、塩酸・過酸化水素混合溶液(ＨＰＭ)等に対してある程度の耐性を有するが、ＡＰＭには比較的溶解し易い。Ｔａ含有の導電材料は、ウェットエッチングであれば、その残留付着物を生ぜしめることなく加工することができる。そのため、Ｔａ含有の導電材料の加工には、ＡＰＭをエッチング液に用いたウェットエッチングが適している。
【００１５】
一般的に、ＴｉＮは、ＳＰＭ、ＡＰＭ等に対して極めて脆弱であると考えられている。本実施形態では、ＴｉＮをある程度薄く成膜すれば、形成されたＴｉＮ層は、ＳＰＭ、ＡＰＭ等に対する水平方向（横方向）のエッチング速度（サイドエッチング速度）が垂直方向（縦方向）のエッチング速度に比べて極端に低下することを独自に見出した。本実施形態では、この事実に基づいて、Ｔａ含有層と上層との間にＴｉＮ層を設けて積層体を形成する。
【００１６】
ＴｉＮ層について、ＳＰＭとＡＰＭに対するサイドエッチング速度の膜厚依存性について調べた。実験結果を図１に示す。
この実験では、スパッタリング法で堆積したＴｉＮ上に多結晶シリコンを積層堆積し、ＴｉＮ層のウェットエッチングのサイドエッチング速度を測定した。エッチング液としては、ＳＰＭを９６％硫酸：３１％過酸化水素溶液＝４：１、約８０℃とし、ＡＰＭを２９％アンモニア水：３１％過酸化水素水：水＝３：３：４０、約６０℃として用いた。
【００１７】
図１より、ＳＰＭ、ＡＰＭ共に、サイドエッチング速度が縦方向（バルク）のエッチング速度に比べて大幅に低下していることが判る。サイドエッチング速度の低下の程度はＴｉＮ層の膜厚に依存し、膜厚が薄いほど溶解速度が小さい。特に１０ｎｍ以下の極薄のＴｉＮ層では、溶解速度は数ｎｍ／分以下と極めて遅くなる。ＴｉＮ層は、成膜装置に起因する限界及びＴｉＮの性質から、０・５ｎｍより薄い膜厚に形成することは困難である。以上から、０・５ｎｍ以上１０ｎｍ以下の膜厚にＴｉＮ層を形成することにより、１分〜１０分間程度のエッチング時間に対して、ＴｉＮ層のサイドエッチ量を数ｎｍ程度に抑えることができることが確認された。
【００１８】
上記の積層体に形成するＴｉＮ層では、ドライエッチングされた上層を確実に保持しつつも、Ｔａ含有層及びＴｉＮ層を所望にウェットエッチングすることが要求される。そのため、ＳＰＭ及び／又はＡＰＭを用いたウェットエッチングでは、ＴｉＮ層を０・５ｎｍ以上５ｎｍ以下、より好適には０・５ｎｍ以上２ｎｍ以下の膜厚に形成することが好ましい。
【００１９】
また、上記の上層には、ＴｉＮに比べてドライエッチングのエッチング速度が小さい材料からなるものが適用される。この場合、上層をドライエッチングする際に、ＴｉＮ層がエッチングストッパーとして機能する。仮に、エッチングストッパーがない場合、上層のドライエッチングによりＴａ含有層が若干オーバーエッチングされる。このとき、Ｔａ含有層の残留付着物が発生し、その半導体基板の表面近傍への付着は避けられない。本実施形態では、ＴｉＮ層がエッチングストッパーとして機能することで、上層のドライエッチングが終了した際にはＴａ含有層はＴｉＮ層に覆われている。そのため、Ｔａ含有層の残留付着物の発生が防止される。
【００２０】
以上より、本実施形態では、ＴｉＮ層を０・５ｎｍ以上５ｎｍ以下、より好適には０・５ｎｍ以上２ｎｍ以下の膜厚に成膜して、上記の積層体を形成する。
先ず上層を、ＴｉＮ層をエッチングストッパーとしてドライエッチングする。このとき、Ｔａ含有層はＴｉＮ層で保護され、Ｔａ含有層の残留付着物の発生が防止される。
続いて、ＳＰＭ又はＡＰＭ、或いは両方の液を用いてＴｉＮ層及びＴａ含有層をウェットエッチングする。両方の液を用いる場合は、先ずＳＰＭによりドライエッチング時に用いたレジスト材料やエッチング生成物などとＴｉＮ層の大部分を除去する。更にＡＰＭ処理を行う事で、Ｔａ含有層の大部分とウエハ上に残留付着しているＳＰＭ液やパーティクルを除去するのが、効果的である。このとき、ＴｉＮ層のサイドエッチ量は小さく、上層が安定に保持された状態でＴａ含有層（及びＴｉＮ層）が所望形状に残存する。
【００２１】
更に、図１の実験において、以下の事実が見出された。
エッチング液にＳＰＭを用いたときに、ＴｉＮ層の膜厚が５ｎｍ以下の場合には、ＴｉＮ層が殆どサイドエッチングされないオフセット時間が存在することが確認された。このオフセット時間は２分間程度であった。
【００２２】
本実施形態では、この事実を利用しても良い。
ＴｉＮ層を０・５ｎｍ以上５ｎｍ以下の膜厚に成膜して、積層体を形成する。
先ず上層を、ＴｉＮ層をエッチングストッパーとしてドライエッチングする。このとき、Ｔａ含有層はＴｉＮ層で保護され、Ｔａ含有層の残留付着物の発生が防止される。続いて、ＳＰＭを用い、エッチング時間を２分間程度以内に設定して、ＴｉＮ層及びＴａ含有層の一部をウェットエッチングする。更に5分程度のＡＰＭ処理でＴａ含有層をほぼ剥離除去する。このとき、ＴｉＮ層は殆どサイドエッチングされず、上層が確実に安定に保持された状態でＴａ含有層（及びＴｉＮ層）が所望形状に残存する。なお、ウェットエッチングのエッチング時間をオフセット時間の２分間よりも長く設定しても、エッチング時間が数分間程度（１０分程度以下）であれば、図１に示したサイドエッチレートの低下現象によりＴｉＮ層のサイドエッチ量を小さく抑えることができる。
【００２３】
（具体的な実施形態）
以下、上述したＴａ含有層を有する構成部材のエッチング加工を踏まえて、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法について詳述する。
図２〜図８は、本実施形態によるＭＩＰＳ−ＣＭＯＳの製造方法を工程順に示す概略断面図である。
【００２４】
先ず、図２（ａ）に示すように、シリコン半導体基板１０に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成する。
詳細には、Ｐ-型のシリコン半導体基板１０をリソグラフィー及びドライエッチングにより加工し、半導体基板１０上の素子分離領域に分離溝１１ａを形成する。
分離溝１１ａを埋め込むように、半導体基板１０上に絶縁物、例えばシリコン酸化物（ＳｉＯ2）をＣＶＤ法等により堆積する。半導体基板１０の表面が露出するまでシリコン酸化物を研磨、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）して平坦化する。これにより、分離溝１１ａをシリコン酸化物を充填してなる素子分離構造１１が形成される。素子分離構造１１の形成により、半導体基板１０上で活性領域、ここではＰ型活性領域１２ａ及びＮ型活性領域１２ｂが画定される。
【００２５】
続いて、図２（ｂ）に示すように、Ｐ型活性領域１２ａにＮ型ウェル１３を形成する。
詳細には、Ｐ型活性領域１２ａのみにＮ型不純物、例えばリン（Ｐ）をドーズ量５×１０12／ｃｍ2、加速エネルギー４５０ｋｅＶの条件でイオン注入する、これにより、Ｐ型活性領域１２ａにＮ型ウェル１３が形成される。
【００２６】
続いて、図２（ｃ）に示すように、ゲート絶縁膜１４を形成する。
詳細には、高誘電率材料、例えばＨｆＳｉＯＮ又はＨｆＯ2を低圧ＣＶＤ（ＬＰＣＶＤ）法等により半導体基板１０上に膜厚１．５ｎｍ〜３ｎｍ程度に堆積する。これにより、半導体基板１０上にゲート絶縁膜１４が形成される。
ゲート絶縁膜としては、高誘電率材料を用いる代わりに、絶縁物、例えばシリコン酸化物又はシリコン酸窒化物（ＳｉＯＮ）を熱酸化法又はＣＶＤ法等により半導体基板１０上に膜厚１ｎｍ〜１０ｎｍ程度に堆積して形成するようにしても良い。
【００２７】
続いて、図２（ｄ）及び図９（ａ）に示すように、ゲート金属膜１５を形成する。
詳細には、ゲート絶縁膜１４上にＴａ含有導電物、ここではＰ型ゲート用のＴａＮ（Ｔａ：Ｎ＝１：１）をスパッタ法等により、膜厚０．５ｎｍ〜１０ｎｍ程度、ここでは３ｎｍ程度に堆積する。これにより、ＴａＮ層１５ａが形成される。
ＴａＮ層１５ａ上に、ＴｉＮ（Ｔｉ：Ｎ＝１：１）をスパッタ法等により、膜厚０．５ｎｍ〜１０ｎｍ程度、ここでは５ｎｍ程度に堆積する。これにより、ＴｉＮ層１５ｂが形成される。
以上により、図９（ａ）に示すように、ＴａＮ層１５ａ上にＴｉＮ層１５ｂが積層されてなるゲート金属膜１５が形成される。図２（ｄ）では、図示の便宜上、ゲート金属膜１５を単層として図示する。
【００２８】
続いて、図３（ａ）に示すように、ハードマスク１６を形成する。
詳細には、ゲート金属膜１５上に、ゲート金属膜１５をウェットエッチングする際のマスク材料、ここではシリコン窒化物（ＳｉＮ）をＬＰＣＶＤ法等により、原料Ｓｉ2Ｃｌ6＋ＮＨ3、温度４５０℃の条件で膜厚１０ｎｍ〜３０ｎｍ程度に堆積する。これにより、ハードマスク１６が形成される。
【００２９】
続いて、図３（ｂ）に示すように、レジストマスク１７を形成する。
詳細には、ハードマスク１６上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、半導体基板１０の上方でＰ型活性領域１２ａを覆いＮ型活性領域１２ｂを露出するレジストマスク１７が形成される。
【００３０】
続いて、図３（ｃ）に示すように、ハードマスク１６をドライエッチングする。
詳細には、レジストマスク１７を用い、ゲート金属膜１５のＴｉＮ層１５ｂをエッチングストッパーとして、ハードマスク１６をドライエッチング、ここでは反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）によりパターニングする。このＲＩＥは、全圧４０ｍTorrでエッチングガスをＣＦ4／Ａｒの混合ガスとし、誘導結合プラズマを発生させて行われる。これにより、ハードマスク１６は、Ｎ型活性領域１２ｂ上の部分が除去され、レジストマスク１７に覆われたＰ型活性領域１２ａ上の部分のみが残存する。Ｎ型活性領域１２ｂでは、ＴｉＮ層１５ｂが露出し、ゲート金属膜１５のＴａＮ層１５ａはＴｉＮ層１５ｂで覆われて保護されている。そのため、ＴａＮ層１５ａはＲＩＥされることなく、ＴａＮの残留付着物の発生が確実に防止される。
【００３１】
続いて、図３（ｄ）に示すように、レジストマスク１７を除去する。
詳細には、例えばＯ2プラズマを用いた灰化処理により、レジストマスク１７を除去する。
【００３２】
続いて、図４（ａ）に示すように、ゲート金属膜１５をウェットエッチングする。
詳細には、エッチング液としてＳＰＭ及び／又はＡＰＭを使用し、ハードマスク１６を用いて、ゲート金属膜１５をウェットエッチングする。ＳＰＭは、９６％硫酸：３１％過酸化水素溶液＝４：１であって、約８０℃で使用する。ＡＰＭは、２９％アンモニア水：３１％過酸化水素水：水＝３：３：４０であって、約６０℃で使用する。ウェットエッチングとしては、ＳＰＭを用いて１分〜２分間行った後、ＡＰＭを用いて５２分〜１０分間行う。または、ＡＰＭを用いて５分〜１０分間行う。エッチング液にＡＰＭを用いた場合、ＴａＮ層１５ａのエッチング速度は１ｎｍ／分程度である。
【００３３】
ＴｉＮ層１５ｂは、上記のエッチング液に対するサイドエッチング速度は極めて小さい。従って、このウェットエッチングにおいて、ハードマスク１６で覆われた部分のＴｉＮ層１５ｂのサイドエッチ量は小さく、ハードマスク１６は確実にゲート金属膜１５上に保持される。これにより、ＴａＮの残留付着物の発生を生ぜしめることなく、ハードマスク１６が安定に保持された状態でゲート金属膜１５がハードマスク１６に倣った所望形状に残存する。
【００３４】
続いて、図４（ｂ）及び図９（ｂ）に示すように、ゲート金属膜１８を形成する。
詳細には、ハードマスク１６上を含むゲート絶縁膜１４上にＴａ含有導電物、ここではＮ型ゲート用のＴａＳｉＮ（Ｔａ：Ｓｉ：Ｎ＝１：１．５〜２．５：１〜３）をスパッタ法等により、膜厚０．５ｎｍ〜１０ｎｍ程度、ここでは１．５ｎｍ程度に堆積する。これにより、ＴａＳｉＮ層１８ａが形成される。
ＴａＳｉＮ層１８ａ上に、ＴｉＮ（Ｔｉ：Ｎ＝１：１）をスパッタ法等により、膜厚０．５ｎｍ〜１０ｎｍ程度、ここでは５ｎｍ程度に堆積する。これにより、ＴｉＮ層１８ｂが形成される。
以上により、図９（ｂ）に示すように、ＴａＳｉＮ層１８ａ上にＴｉＮ層１８ｂが積層されてなるゲート金属膜１８が形成される。図４（ｂ）では、図示の便宜上、ゲート金属膜１８を単層として図示する。
【００３５】
続いて、図４（ｃ）に示すように、ハードマスク１９を形成する。
詳細には、ゲート金属膜１８上に、ゲート金属膜１８をウェットエッチングする際のマスク材料、ここではＳｉＮをＬＰＣＶＤ法等により、原料Ｓｉ2Ｃｌ6＋ＮＨ3、温度４５０℃の条件で膜厚１０ｎｍ〜３０ｎｍ程度に堆積する。これにより、ハードマスク１９が形成される。
【００３６】
続いて、図４（ｄ）に示すように、レジストマスク２１を形成する。
詳細には、ハードマスク１９上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、半導体基板１０の上方でＮ型活性領域１２ｂを覆いＰ型活性領域１２ａを露出するレジストマスク２１が形成される。
【００３７】
続いて、図５（ａ）に示すように、ハードマスク１９をドライエッチングする。
詳細には、レジストマスク２１を用い、ゲート金属膜１８のＴｉＮ層１８ｂをエッチングストッパーとして、ハードマスク１９をドライエッチング、ここではＲＩＥによりパターニングする。このＲＩＥは、全圧４０ｍTorrでエッチングガスをＣＦ4／Ａｒとし、誘導結合プラズマを発生させて行われる。これにより、ハードマスク１６は、Ｐ型活性領域１２ａ上の部分が除去され、レジストマスク１７に覆われたＮ型活性領域１２ｂ上の部分のみが残存する。Ｐ型活性領域１２ａでは、ＴｉＮ層１８ｂが露出し、ゲート金属膜１８のＴａＳｉＮ層１８ａはＴｉＮ層１８ｂで覆われて保護されている。そのため、ＴａＳｉＮ層１８ａはＲＩＥされることなく、ＴａＳｉＮの残留付着物の発生が確実に防止される。
【００３８】
続いて、図５（ｂ）に示すように、レジストマスク２１を除去する。
詳細には、例えばＯ2プラズマを用いた灰化処理により、レジストマスク２１を除去する。
【００３９】
続いて、図５（ｃ）に示すように、ゲート金属膜１８をウェットエッチングする。
詳細には、エッチング液としてＳＰＭ及び／又はＡＰＭを使用し、ハードマスク１９を用いて、ゲート金属膜１８をウェットエッチングする。ＳＰＭは、９６％硫酸：３１％過酸化水素溶液＝４：１であって、約８０℃で使用する。ＡＰＭは、２９％アンモニア水：３１％過酸化水素水：水＝３：３：４０であって、約６０℃で使用する。ウェットエッチングとしては、ＳＰＭを用いて１分〜２分間行った後、ＡＰＭを用いて１０分〜３０分間行う。または、ＡＰＭを用いて１０分〜３０分間行う。エッチング液にＡＰＭを用いた場合、ＴａＳｉＮ層１８ａのエッチング速度は０．３ｎｍ／分程度である。
【００４０】
ＴｉＮ層１８ｂは、上記のエッチング液に対するサイドエッチング速度は極めて小さい。従って、このウェットエッチングにおいて、ハードマスク１９で覆われた部分のＴｉＮ層１８ｂのサイドエッチ量は小さく、ハードマスク１９は確実にゲート金属膜１８上に保持される。これにより、ＴａＳｉＮの残留付着物の発生を生ぜしめることなく、ハードマスク１９が安定に保持された状態でゲート金属膜１８がハードマスク１９に倣った所望形状に残存する。
【００４１】
続いて、図５（ｄ）に示すように、ハードマスク１６，１９を除去する。
詳細には、例えばＲＩＥを用いたドライエッチング又は希フッ酸を用いたウェットエッチングにより、ハードマスク１６，１９を除去する。
【００４２】
続いて、図６（ａ）に示すように、多結晶シリコン膜２２を堆積する。
詳細には、ＬＰＣＶＤ法等により、ゲート金属膜１６，１８を覆うように半導体基板１０上に多結晶シリコン膜２２を膜厚４０ｎｍ〜８０ｎｍ程度に堆積する。
【００４３】
続いて、図６（ｂ）に示すように、ハードマスク２３、反射防止膜２４、及びレジストマスク２５ａ，２５ｂを順次形成する。
詳細には、多結晶シリコン膜２２上に、ゲート金属膜１５又は１８をウェットエッチングする際のマスク材料、ここではＳｉＮをＬＰＣＶＤ法等により、原料Ｓｉ2Ｃｌ6＋ＮＨ3、温度４５０℃の条件で膜厚３０ｎｍ〜７０ｎｍ程度に堆積する。これにより、ハードマスク２３が形成される。ハードマスクは、ＳｉＮの代わりにＳｉＯ2を用いて形成しても良い。
【００４４】
ハードマスク２３に反射防止膜（ＢＡＲＣ）２４を形成した後、反射防止膜２４上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ゲート金属膜１５の上方にはレジストマスク２５ａが、ゲート金属膜１８の上方にはレジストマスク２５ｂがそれぞれ形成される。
【００４５】
続いて、図６（ｃ）に示すように、反射防止膜２４をウェットエッチングすると共にレジストマスク２５ａ，２５ｂをスリミングする。
詳細には、レジストマスク２５ａ，２５ｂを用い、反射防止膜２４をウェットエッチングする。このときレジストマスク２５ａ，２５ｂもエッチングされ、電極形状にスリミングされる。
【００４６】
続いて、図６（ｄ）に示すように、ハードマスク２３及び多結晶シリコン膜２２をドライエッチングする。
詳細には、レジストマスク２５ａ，２５ｂを用い、ゲート金属膜１５，１８のＴｉＮ層１５ｂ，１８ｂをエッチングストッパーとして、ハードマスク２３及び多結晶シリコン膜２２をドライエッチング、ここではＲＩＥによりパターニングする。このＲＩＥは、全圧４ｍTorrでエッチングガスをＯ2／ＣＦ4／ＨＢｒ／Ｃｌ2の混合ガスとし、誘導結合プラズマを発生させて行われる。これにより、ハードマスク２３及び多結晶シリコン膜２２は、レジストマスク２５ａ，２５ｂに覆われた部分のみが残存する。Ｐ型活性領域１２ａでは、ゲート金属膜１５のＴａＮ層１５ａはＴｉＮ層１５ｂで覆われて保護されている。Ｎ型活性領域１２ｂでは、ゲート金属膜１８のＴａＮ層１８ａはＴｉＮ層１８ｂで覆われて保護されている。そのため、ＴａＮ層１５ａ，１８ａはＲＩＥされることなく、ＴａＮ及びＴａＳｉＮの残留付着物の発生が確実に防止される。
【００４７】
続いて、図７（ａ）に示すように、レジストマスク２５ａ，２５ｂ及び反射防止膜２４を除去する。
詳細には、例えばＯ2プラズマを用いた灰化処理により、レジストマスク２５ａ，２５ｂ及び反射防止膜２４を除去する。
【００４８】
続いて、図７（ｂ）に示すように、ゲート金属膜１５，１８をウェットエッチングする。
詳細には、エッチング液としてＳＰＭ及び／又はＡＰＭを使用し、多結晶シリコン膜２２をハードマスクとして、ゲート金属膜１５，１８をウェットエッチングする。ＳＰＭは、９６％硫酸：３１％過酸化水素溶液＝４：１であって、約８０℃で使用する。ＡＰＭは、２９％アンモニア水：３１％過酸化水素水：水＝３：３：４０であって、約６０℃で使用する。ウェットエッチングとしては、ＳＰＭを用いて１分〜２分間行った後、ＡＰＭを用いて１分〜１０分間行う。または、ＡＰＭを用いて１分〜１０分間行う。
【００４９】
ＴｉＮ層１５ｂ，１８ｂは、上記のエッチング液に対するサイドエッチング速度は極めて小さい。従って、このウェットエッチングにおいて、ハードマスク２３で覆われた部分のＴｉＮ層１５ｂ，１８ｂのサイドエッチ量は小さく、ハードマスク２３は確実にゲート金属膜１５，１８上に保持される。これにより、ＴａＮ及びＴａＳｉＮのドライエッチング残留付着物の発生を生ぜしめることなく、ハードマスク２３が安定に保持された状態でゲート金属膜１５，１８がハードマスク２３に倣った所望形状に残存する。
【００５０】
続いて、図７（ｃ）に示すように、ゲート絶縁膜１４と僅かに残った金属ゲート１５ａ及び１８ａのウェットエッチングによる残渣をドライエッチングする。
詳細には、ハードマスク２３（及び多結晶シリコン膜２２）をマスクとして用い、ゲート絶縁膜１４をドライエッチング、ここではＲＩＥによりパターニングする。このＲＩＥは、全圧１０ｍTorrでエッチングガスをＢＣｌ3＋Ｃｌ2＋Ａｒとし、誘導結合プラズマを発生させて行われる。これにより、ゲート絶縁膜１４は、ゲート金属膜１５，１８に覆われた部分のみが残存する。このＲＩＥにおいて、ハードマスク２３も除去される。以上により、半導体基板１０上において、Ｐ型活性領域１２ａ上にはゲート絶縁膜１４を介したＭＩＰＳ構造のゲート電極２０ａが、Ｎ型活性領域１２ｂ上にはゲート絶縁膜１４を介したＭＩＰＳ構造のゲート電極２０ｂがそれぞれ形成される。ゲート電極２０ａは、Ｐ型活性領域１２ａにおいて、ゲート金属膜１５上に多結晶シリコン膜２２が積層されてなるものである。ゲート電極２０ｂは、Ｎ型活性領域１２ｂにおいて、ゲート金属膜１８上に多結晶シリコン膜２２が積層されてなるものである。
【００５１】
続いて、図７（ｄ）に示すように、第１のサイドウォール絶縁膜２６を形成する。
詳細には、ゲート電極２０ａ，２０ｂを覆うように、半導体基板１０の全面に絶縁膜、例えばＣＶＤ法等によりＳｉＯ2を堆積する。このＳｉＯ2の全面を異方性ドライエッチング（エッチバック）する。これにより、ゲート電極２０ａ，２０ｂの側面のみにＳｉＯ2が残存し、第１のサイドウォール絶縁膜２６が形成される。
【００５２】
続いて、図８（ａ）に示すように、エクステンション領域２７ａ，２７ｂを形成する。
詳細には、Ｎ型活性領域１２ｂを覆いＰ型活性領域１２ａを露出させるレジストマスクを形成し、このレジストマスクを用いてＰ型活性領域１２ａにＮ型不純物、例えば砒素（Ａｓ+）をドーズ量１×１０15／ｃｍ2、加速エネルギー３ｋｅＶの条件でイオン注入する、これにより、半導体基板１０におけるＰ型活性領域１２ａのゲート電極２０ａの両側にエクステンション領域２７ａが形成される。エクステンション領域２７ａは、第１のサイドウォール絶縁膜２６に位置整合して形成される。レジストマスクは灰化処理等により除去される。
【００５３】
Ｐ型活性領域１２ａを覆いＮ型活性領域１２ｂを露出させるレジストマスクを形成し、このレジストマスクを用いてＮ型活性領域１２ｂにＰ型不純物、例えばホウ素（Ｂ+）をドーズ量１×１０15／ｃｍ2、加速エネルギー４ｋｅＶの条件でイオン注入する、これにより、半導体基板１０におけるＮ型活性領域１２ｂのゲート電極２０ｂの両側にエクステンション領域２７ａが形成される。エクステンション領域２７ｂは、第１のサイドウォール絶縁膜２６に位置整合して形成される。レジストマスクは灰化処理等により除去される。
【００５４】
続いて、図８（ｂ）に示すように、第２のサイドウォール絶縁膜２８を形成する。
詳細には、ゲート電極２０ａ，２０ｂ及び第１のサイドウォール絶縁膜２６を覆うように、半導体基板１０の全面に絶縁膜、例えばＣＶＤ法等によりＳｉＯ2を堆積する。このＳｉＯ2の全面をエッチバックする。これにより、ゲート電極２０ａ，２０ｂの第１のサイドウォール絶縁膜２６のみを覆うようにＳｉＯ2が残存し、第２のサイドウォール絶縁膜２８が形成される。
【００５５】
続いて、図８（ｃ）に示すように、ソース／ドレイン領域２９ａ，２９ｂを形成する。
詳細には、Ｎ型活性領域１２ｂを覆いＰ型活性領域１２ａを露出させるレジストマスクを形成し、このレジストマスクを用いてＰ型活性領域１２ａにＮ型不純物、例えば砒素（Ａｓ+をドーズ量５×１０15／ｃｍ2、加速エネルギー３８ｋｅＶの条件でイオン注入する、これにより、半導体基板１０におけるＰ型活性領域１２ａのゲート電極２０ａの両側にソース／ドレイン領域２９ａが形成される。ソース／ドレイン領域２９ａは、第２のサイドウォール絶縁膜２８に位置整合し、エクステンション領域２７ａと一部重畳して形成される。レジストマスクは灰化処理等により除去される。
【００５６】
Ｐ型活性領域１２ａを覆いＮ型活性領域１２ｂを露出させるレジストマスクを形成し、このレジストマスクを用いてＮ型活性領域１２ｂにＰ型不純物、例えばＢＦ2+をドーズ量３×１０15／ｃｍ2、加速エネルギー１８ｋｅＶの条件でイオン注入する、これにより、半導体基板１０におけるＮ型活性領域１２ｂのゲート電極２０ｂの両側にソース／ドレイン領域２９ｂが形成される。ソース／ドレイン領域２９ｂは、第２のサイドウォール絶縁膜２８に位置整合し、エクステンション領域２７ｂと一部重畳して形成される。レジストマスクは灰化処理等により除去される。
【００５７】
続いて、図８（ｄ）に示すように、シリサイド膜３１を形成する。
詳細には、半導体基板１０の全面にシリサイド金属、例えばＮｉをスパッタ法等により堆積し、半導体基板１０を熱処理する。これにより、Ｎｉとシリコン、ここではＮｉとゲート電極２０ａ，２０ｂの多結晶シリコン膜２２、及びＮｉとソース／ドレイン領域２９ａ，２９ｂが化学反応してシリサイド化する。
その後、未反応のＮｉをウェットエッチングにより除去する。以上により、ゲート電極２０ａ，２０ｂ上、及びソース／ドレイン領域２９ａ，２９ｂ上にＮｉＳｉのシリサイド膜３１が形成される。
【００５８】
しかる後、層間絶縁膜、コンタクト孔、コンタクト孔を埋め込む導電プラグ、導電プラグと接続される配線等の形成等の諸工程を経る。以上により、Ｐ型活性領域１２ａにＰ型のＭＩＰＳ−ＦＥＴを、Ｎ型活性領域１２ｂにＮ型のＭＩＰＳ−ＦＥＴをそれぞれ備えたＭＩＰＳ−ＣＭＯＳが形成される。
【００５９】
以上説明したように、本実施形態によれば、可能な限り従来の設備及び加工プロセスを継承してコストの上昇を抑制するも、Ｔａ含有の導電材料であるＴａＮ層及びＴａＳｉＮ層を難除去性となる残留付着物を発生せしめることなく所望に加工し、容易且つ確実に信頼性の高いＭＩＰＳ−ＣＭＯＳが実現する。
【００６０】
以下、半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）半導体基板の上方に、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、ドライエッチング可能な第３の層とを順次積層する工程と、
前記第２の層をエッチングストッパーとして前記第３の層をドライエッチングによりパターニングする工程と、
パターニングされた前記第３の膜をマスクとして前記第２の層及び前記第１の層をウェットエッチングし、前記第２の層及び前記第１の層の一部を前記第３の層下に残す工程と
を含むことを特徴とする半導体装置の製造方法。
【００６２】
（付記２）前記第１の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００６３】
（付記３）前記第２の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００６４】
（付記４）前記ウェットエッチングは、ＳＰＭ及びＡＰＭの両方、又はＳＰＭ及びＡＰＭのうちから選ばれた１種をエッチング液として用いることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記５）前記第３の層は、シリコン層であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記６）前記第３の層は、前記ウェットエッチングのマスクとなる層であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００６７】
（付記７）半導体基板と、
前記半導体基板の上方でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、Ｔａ含有の導電材料からなる第１の層と、ＴｉＮからなる第２の層と、多結晶シリコンからなる第３の層とが順次積層されてなることを特徴とする半導体装置。
【００６８】
（付記８）前記第１の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする付記７に記載の半導体装置。
【００６９】
（付記９）前記第２の層は、０．５ｎｍ以上１０．０ｎｍ以下の膜厚に形成されることを特徴とする付記７に記載の半導体装置。
【符号の説明】
【００７０】
１０  半導体基板
１１  素子分離構造
１１ａ  分離溝
１２ａ  Ｐ型活性領域
１２ｂ  Ｎ型活性領域
１３  Ｎ型ウェル
１４  ゲート絶縁膜
１５，１８  ゲート金属膜
１５ａ  ＴａＮ層
１５ｂ，１８ｂ  ＴｉＮ層
１６，１９，２３  ハードマスク
１７，２１，２５ａ，２５ｂ  レジストマスク
１８ａ  ＴａＳｉＮ層
２０ａ，２０ｂ  ゲート電極
２２  多結晶シリコン膜
２４  反射防止膜
２６  第１のサイドウォール絶縁膜
２７ａ，２７ｂ  エクステンション領域
２８  第２のサイドウォール絶縁膜
２９ａ，２９ｂ  ソース／ドレイン領域
３１  シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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