(57)【要約】【課題】１つ又は複数の円形トレンチを含むトランジスタ、及びトランジスタの製造方法を提供する。【解決手段】エピタキシャル層上に堆積された金属酸化物と、前記金属酸化物上で堆積されパターニングされたフォトレジストと、を含み、前記金属酸化物及びエピタキシャル層がエッチングされて少なくとも１つの円形トレンチを形成し、前記トレンチ表面が前記エピタキシャル層によって規定される、トランジスタ及びトランジスタの製造方法。酸化物層が各トレンチのトレンチ表面上で成長し、ゲート導体が少なくとも１つのトレンチ内に形成される。【選択図】図２ａ
2012191212.tif 000002
【特許請求の範囲】
【請求項１】
エピタキシャル層と、
前記エピタキシャル層によって規定されたトレンチ表面と、前記トレンチ表面上に配置されたゲート酸化物と、前記トレンチ内に堆積されたゲート導体とを含む、円形の断面を有する少なくとも１つのトレンチと、
を含むトランジスタ。
【請求項２】
前記エピタキシャル層に埋め込まれ、P+コンタクトを形成するP型ドーパントを更に含む、請求項１に記載のトランジスタ。
【請求項３】
２つ以上の前記ゲート導体を更に含み、前記P+コンタクトに対する前記ゲート導体の比率が1：1から6：1の範囲である、請求項２に記載のトランジスタ。
【請求項４】
前記少なくとも１つのトレンチを囲み、前記エピタキシャル層の表面の真下の前記エピタキシャル層に埋め込まれたPウェルと、
前記Pウェルと前記エピタキシャル層の表面との間の前記エピタキシャル層に埋め込まれたN+型ドーパントを含むN+層と、
を更に含む、請求項１に記載のトランジスタ。
【請求項５】
前記エピタキシャル層上に配置された低温酸化物及びボロンリン珪酸ガラス層を更に含む、請求項１に記載のトランジスタ。
【請求項６】
前記エピタキシャル層がN+ドープ基板上に配置され、前記トランジスタが金属酸化物半導体電界効果トランジスタ（MOSFET）である、請求項１に記載のトランジスタ。
【請求項７】
前記エピタキシャル層がP+ドープ基板上に配置され、前記トランジスタが絶縁ゲートバイポーラトランジスタ（IGBT）である、請求項１に記載のトランジスタ。
【請求項８】
前記ゲート導体がGaN、SiC、Si、及びGeから成る群から選択される化合物を含む、請求項１に記載のトランジスタ。
【請求項９】
少なくとも１つのスイッチを含む電力変換システムであって、前記スイッチがトランジスタを含み、前記トランジスタが、エピタキシャル層と、円形の断面を有する少なくとも１つのトレンチとを含み、前記トレンチが前記エピタキシャル層によって規定されたトレンチ表面と、前記トレンチ表面上に配置されたゲート酸化物と、前記トレンチ内に堆積されたゲート導体とを含む、電力変換システム。
【請求項１０】
前記トランジスタが、前記エピタキシャル層に埋め込まれ、P+コンタクトを形成するP型ドーパントを更に含む、請求項９に記載の電力変換システム。
【請求項１１】
前記トランジスタが、２つ以上の前記ゲート導体を更に含み、前記P+コンタクトに対する前記ゲート導体の比率が1：1から6：1の範囲である、請求項１０に記載の電力変換システム。
【請求項１２】
前記トランジスタが、
前記少なくとも１つのトレンチを囲み、前記エピタキシャル層の表面の真下の前記エピタキシャル層に埋め込まれたPウェルと、
前記Pウェルと前記エピタキシャル層の表面との間の前記エピタキシャル層に埋め込まれたN+型ドーパントを含むN+層と、
を更に含む、請求項９に記載の電力変換システム。
【請求項１３】
前記トランジスタが、前記エピタキシャル層上に配置された低温酸化物及びボロンリン珪酸ガラス層を更に含む、請求項９に記載の電力変換システム。
【請求項１４】
前記エピタキシャル層がN+ドープ基板上に配置され、前記トランジスタが金属酸化物半導体電界効果トランジスタ（MOSFET）である、請求項９に記載の電力変換システム。
【請求項１５】
前記エピタキシャル層がP+ドープ基板上に配置され、前記トランジスタが絶縁ゲートバイポーラトランジスタ（IGBT）である、請求項９に記載の電力変換システム。
【請求項１６】
基板上にエピタキシャル層を成長させる段階と、
前記エピタキシャル層上に酸化物を堆積する段階と、
前記酸化物上をフォトレジストで覆い、前記フォトレジストをパターニングする段階と、
前記酸化物及び前記エピタキシャル層をエッチングし、少なくとも１つの円形トレンチを形成する段階であって、前記トレンチ表面が前記エピタキシャル層によって規定される、段階と、
前記トレンチ表面上に第２酸化物層を成長させる段階と、
前記少なくとも１つのトレンチ内にゲート導体を形成する段階と、
を含む、トランジスタの製造方法。
【請求項１７】
前記エピタキシャル層にPウェルを形成する段階と、
前記Pウェルと前記エピタキシャル層の表面との間の前記エピタキシャル層にN+層を形成する段階と、
を更に含む、請求項１６に記載の方法。
【請求項１８】
前記エピタキシャル層上に低温酸化物及びボロンリン珪酸ガラスを堆積する段階を更に含む、請求項１７に記載の方法。
【請求項１９】
前記エピタキシャル層にP型ドーパントを埋め込み、少なくとも１つのP+コンタクトを形成する段階を更に含む、請求項１６に記載の方法。
【請求項２０】
前記P+コンタクトに対する前記ゲート導体の比率が1：1から6：1の範囲である、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つ又は複数の円形トレンチを含むトランジスタの製造方法に関する。
【背景技術】
【０００２】
過去数十年の間、様々な用途で使用されるパワー金属酸化物半導体電界効果トランジスタ（MOSFET）などの半導体デバイスへの関心が高まっている。パワーMOSFETは通常、ポリシリコン層を有することができる。ポリシリコン層は例えば、パワーMOSFETのゲート電極又はゲートランナー（gate runner）として使用され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
パワーMOSFETは異なる用途において、例えば縦型拡散MOSFET（VDMOS）及びトレンチMOSFETなどの２つの構造体を有することができる。VDMOSは、プレーナ技術の有用性により、1970年代半ばから利用できるようになった。1980年代後半までに、DRAMトレンチ技術を利用するトレンチMOSFETがパワーMOSFET市場に浸透し始め、それは特定オン抵抗（RDSON；Specific On Resistance）を改善した。しかしながら、トレンチMOSFET構造体の大きな曲率及び応力により、トレンチMOSFETの妨害電圧（blockage voltage）又はブレークダウン電圧は低電圧（＜600Ｖ）に制限され得る。また、正の曲率を有するダイオードのドーピングプロファイルにより、トレンチMOSFETにおける電界の密度は高くなる傾向があり、それはブレークダウン電圧を低減し得る。ブレークダウン問題に加えて、スレッショルド電圧及びRDSONが制限されることがあり、更新され且つ縮小された半導体技術とともにそれらを更に改善することは容易にできない。
【課題を解決するための手段】
【０００４】
本開示の実施形態は、トランジスタに関する。トランジスタは、エピタキシャル層と、円形の断面を有し、前記エピタキシャル層によって規定されたトレンチ表面を含む少なくとも１つのトレンチと、前記トレンチ表面上に配置されたゲート酸化物と、前記トレンチ内に堆積されたゲート導体と、を含むことができる。
【０００５】
本開示の別の実施形態は、電力変換システムに関する。電力変換システムは少なくとも１つのスイッチを含むことができ、そのスイッチがトランジスタを含む。トランジスタは、エピタキシャル層と、円形の断面を有し、前記エピタキシャル層によって規定されたトレンチ表面を含む少なくとも１つのトレンチと、前記トレンチ表面上に配置されたゲート酸化物と、前記トレンチ内に堆積されたゲート導体と、を含むことができる。
【０００６】
本開示の更なる実施形態は、トランジスタの製造方法に関する。その方法は、基板上にエピタキシャル層を成長させる段階と、エピタキシャル層上に酸化物を堆積する段階と、酸化物上をフォトレジストで覆う段階と、フォトレジストをパターニングする段階と、を含むことができる。その方法はまた、酸化物及びエピタキシャル層をエッチングして、少なくとも１つの円形トレンチを形成する段階であって、トレンチ表面がエピタキシャル層によって規定され得る、段階と、トレンチ表面上に第２酸化物層を成長させる段階と、少なくとも１つのトレンチ内にゲート導体を形成する段階と、を含むことができる。
【図面の簡単な説明】
【０００７】
【図１ａ】従来のトレンチMOSFETの一実施形態の概略上面図である。
【図１ｂ】図１ａのトレンチMOSFETのA−Aに沿った概略断面図である。
【図２ａ】円形トレンチMOSFETの一実施形態の概略上面図である。
【図２ｂ】図２ａの円形MOSFETのB−Bに沿った概略断面図である。
【図３】基板上に配置されたエピタキシャル層と、基板と反対側のエピタキシャル層の表面を覆った酸化物層と、酸化物層上に堆積されたフォトレジストと、を含むウエハの一実施形態を示す図面である。
【図４】図３のトレンチの側壁で主に成長し、次段階前にエッチング除去され得る犠牲酸化物を示す図面である。
【図５】ゲート酸化物がトレンチ表面に成長し、次いでゲート導体で充填され得る、一実施形態を示す図面である。
【図６】エピタキシャル層がPウェルを含み、Pウェル層に対するN+ソース及びP+コンタクトの埋め込みがエピタキシャル層に提供される、一実施形態を示す図面である。
【図７】エピタキシャル層上に堆積された低温酸化物及びボロンリン珪酸ガラス（BPSG）を含むウエハの一実施形態を示す図面である。電極窓がパターニングされた後、Wプラグ及び中間層（ILD；interlayer）を含むバイメタル層が実施されるが、それは概略図のみで示される。
【図８ａ】タングステンプラグ、ゲート電極及びソース電極を含む図７のMOSFETの実施形態の、線C−Cに沿った断面を示す図面である。
【図８ｂ】タングステンプラグ、ゲート電極及びソース電極を含む図７のMOSFETの実施形態の、線C−Cに沿った断面を示す図面である。
【図９ａ】図９ａ及び９ｂは、図７のMOSFETの実施形態の、ゲートパッド付近の線C−Cに沿った追加の断面を示す図面である。
【図９ｂ】図９ａ及び９ｂは、図７のMOSFETの実施形態の、ゲートパッド付近の線C−Cに沿った追加の断面を示す図面である。
【図１０】エピタキシャル層が基板上に形成され、より厚い酸化物マスク及びフォトレジストが基板と反対側のエピタキシャル層を覆う、更なる実施形態を示す図面である。加えて、トレンチがエピタキシャル層及び酸化物マスク内にはエッチングされる。
【図１１】犠牲酸化物の成長／エッチング後にトレンチ表面上に成長したゲート酸化物、及びゲート酸化物上のトレンチ内で堆積されエッチバックされたゲート導体、並びに埋め込まれアニールされたPウェルを示す図面である。
【図１２】マスク酸化物上に形成されエッチングされたゲート導体を連結する、パターニングされた第２ゲート電極を示す図面である。その後、Pウェル、N+ソース、及びコンタクトの埋め込み／アニールが実施され得る。Wプラグを含むLTO／BPSGは、単一金属のスパッタリング及びパターニングで堆積されパターニングされ得る（図示せず）。
【図１３】タングステンプラグ及びソース電極を含む図１２の線D−Dに沿った断面を示す図面である。
【図１４】ゲートパッドを含む図１２の線D−Dに沿った断面を示す図面である。
【図１５ａ】タングステンプラグの付加後のMOSFETの一実施形態の概略上面図である。
【図１５ｂ】金属化パターニング後のMOSFETの一実施形態の概略上面図である。
【図１５ｃ】従来のMOSFET構造を示す図面である。
【図１６】電力変換システムの一実施形態を示す図面である。
【図１７】絶縁ゲートバイポーラトランジスタ（IGBT）の一実施形態を示す図面である。
【図１８ａ】トレンチMOSFETの形成方法の一実施形態を示す図面である。
【図１８ｂ】トレンチMOSFETの形成方法の一実施形態を示す図面である。
【図１８ｃ】トレンチMOSFETの形成方法の一実施形態を示す図面である。
【図１９ａ】トレンチMOSFETの形成方法の別の実施形態を示す図面である。
【図１９ｂ】トレンチMOSFETの形成方法の別の実施形態を示す図面である。
【図１９ｃ】トレンチMOSFETの形成方法の別の実施形態を示す図面である。
【発明を実施するための形態】
【０００８】
特許請求の範囲に記載された対象事項の実施形態の特徴及び効果は、以下の詳細な説明を進め、図面を参照することにより、明確になるであろうが、ここで類似の符号は類似の部分を示す。
【０００９】
本明細書で提示される以下の詳細な説明では、本発明の完全な理解を提供するために、多数の具体的詳細が示される。しかしながら、本発明はこれらの具体的詳細なしに、又はその同等物で実施され得ることが、当業者には認められるだろう。他の例では、既知の方法、手順、構成要素、及び回路は、本発明の態様を不必要に分かりにくくしないように、詳細には記載されていない。
【００１０】
以下に続く詳細な説明の幾つかの部分は、半導体デバイス製造のための操作の手順、論理ブロック、プロセス、及び他の象徴的な描写に関して示される。これらの説明及び描写は、半導体デバイス製造の当業者によって用いられる手段であり、彼らの仕事の内容を他の当業者に最も効果的に伝える。本願では、手順、論理ブロック、プロセス、又は同様のものは、望ましい結果につながる首尾一貫した一連の段階又は命令として考え出される。段階は、物理量の物理的処理を必要とするものである。これらの及び同様の用語の全ては適切な物理量と関連すべきであるが、単にこれらの量に適用された簡易ラベルであることに留意すべきである。以下の説明から明らかなように特に断らない限り、本願全体を通じて、「被覆」、「堆積」、「エッチング」、「製造」、「シリサイド化」、「埋め込み」、「金属化」、「チタン化」などの用語を利用した説明は、半導体デバイス製造の作用及びプロセスに言及することが認められるだろう。
【００１１】
図面は縮尺通りではなく、構造の一部分のみが描かれ、且つそれらの構造を形成する様々な層が示されていることが理解されるであろう。
【００１２】
更に、他の製造プロセス及び段階が本明細書で説明されるプロセス及び段階に加えて実施され得る；つまり、本明細書で示され説明される段階の前、間、及び／又は後に多数のプロセス及び段階が存在し得る。本明細書で説明される実施形態は、これらの他のプロセス及び段階と併せて、それらを著しく乱すことなしに実施され得る。一般的に言えば、本発明の様々な実施形態は、周辺のプロセス及び段階に著しい影響を与えずに、従来のプロセスの一部を置換することができる。
【００１３】
従来のトレンチMOSFET（金属酸化物半導体電界効果トランジスタ）のマスクは四角形の開口部構造を含むことができ、その上面図が図１ａに示され、断面図が図１ｂに示される。例えば、トレンチMOSFET10は、一定の深さでエピタキシャル層14内にエッチングされたトレンチ12を含むことができる。ゲート酸化物16及び多結晶シリコン18はゲート電極を形成するために使用されることができる。トレンチマトリクス間のメサ領域は四角形の平坦域を有することができ、その上にN+ソース20及びP+コンタクト領域22が堆積されるか、又は埋め込まれる。中間層誘電材料、金属、及びパッシベーション層は、エンドユーザーのために堆積されパターニングされることができる。
【００１４】
一実施形態において、本開示はゲートトレンチを形成する円形のトレンチ開口部を含むMOSFETを提供し、幾つかのトレンチMOSFETは１つのP+コンタクト開口部を共有することができる。図２は、４つのトレンチを含むトレンチMOSFET200の一実施形態の上面図を示し、トレンチ212は１つのP+コンタクト開口部222を共有する。程度の差はあるが、トレンチは単一のP+コンタクト222に相対的に存在することができる。幾つかの実施形態において、トレンチトランジスタの数及びコンタクトの数は、4：1又は5：1を含む1：1から6：1の範囲で存在することができるが、それは連続スイッチイング（uninterrupted switching、UIS）／なだれ電流の要件によって決まる。MOSFET200の上部220の領域226はN+型ドーパントで埋め込むことができ、それはP+コンタクト開口部222及び／又はトレンチ212を部分的に又は完全に囲むことができる。トレンチ212は断面が円形であり、それは最上部又は上部220からトレンチを見ると、トレンチが本質的に円形であるように見えることを意味する。
【００１５】
図３から８は、本開示の一実施形態に従った円形トレンチ金属酸化物半導体電界効果トランジスタ（MOSFET）の製造順序の一実施形態を示す。図３から８における円形トレンチMOSFETの製造順序は例示の目的であり、限定することを意図していない。
【００１６】
図３では、エピタキシャル層304はMOSFET300の半導体基板302、例えばN型で高濃度にドープされた（N+）基板上に成長され得る。N型ドーピングは、例えばヒ素又は赤リンを含むことができる。相対的にハードなマスク酸化物306は、エピタキシャル層304上に成長することができる。ハードマスク酸化物は、例えば、熱SiO2又は低温酸化物を含むことができる。相対的にハードなマスク酸化物は、フォトレジストの硬度より硬くすることができる。ハード酸化物マスク306はパターニングされることができるが、フォトレジスト308が次いでハード酸化物マスク306上を覆い、フォトリソグラフィを用いて選択的に硬化され除去され得る。酸化物マスク306及びエピタキシャル層304は次いでエッチングされることができ、酸化物マスク306及びエピタキシャル層304の一部分を除去して、エピタキシャル層304及び酸化物層306内にトレンチ312を規定するか、又は形成する。各トレンチの断面領域は円形であり得る。故に、MOSFET300の「上部」からトレンチを見ると、トレンチは円形の形状を示す。エッチングは、リソグラフィ又はプラズマエッチングなどのプロセスを用いて実施され得る。加えて、酸化物マスク306をエッチングするのに用いられる化学プラズマは、エピタキシャル層304に対する化学プラズマとは異なることがある。エッチング後、フォトレジスト308は次いで取り去られることができ、ウエハ300は洗浄され乾燥され得る。
【００１７】
図４に示すように、犠牲酸化物414は、酸化物マスク406及びシリコンメサの内面、並びにトレンチ412の側壁に成長され得る。幾つかの実施形態では、犠牲酸化物はシリコン酸化物を含むことができる。犠牲酸化物414は次いで、例えばバッファードオキサイドエッチャント（BOE）によってエッチングされ得る。図５において、ゲート酸化物516は、エピタキシャル層によって規定されたトレンチ表面上のトレンチ512に成長され得る。幾つかの例では、ゲート酸化物516は、犠牲酸化物がエッチングされた後に熱的に成長され得る。例えば、ポリシリコン、タングステン、ゲルマニウム、窒化ガリウム（GaN）、又は炭化ケイ素（SiC）などのゲート導体材料が堆積されることができ、トレンチ内にゲート導体518を形成する。ゲート導体518はメサ酸化物516の終点までエッチングされることができ、つまり、一旦メサ酸化物の上部面に到達すると、ゲート材料（the gat materials）のエッチングオフが終わり得る。ゲート導体518の追加のエッチングは、長い期間をかけて生じることができ、トレンチ512にリセスを形成する。
【００１８】
図６では、Pウェル624はトレンチ612の周りに形成されることができるが、Pウェルの形状は終端のプロセス設計によって決まり得る。Pウェルは、エピタキシャル層604に一定の深さまで、又はエピタキシャル層604の表面下の深さの範囲で、１つ又は複数のボロンなどのP型ドーパントを埋め込み、且つ、P型ドーパントを移動させること（driving）によって、形成されることができる。これの後にアニーリングが続くことができるが、それは加熱炉内で促進され得る。パターニングされたフォトレジスト層が適用されることができ、N+型ドーパントはパターニングされたフォトレジストに従ってエピタキシャル層内部に埋め込まれ、N+層626を形成して、その後アニーリングが続く。N+型ドーパントは、例えばヒ素を含むことができる。N+層626は、エピタキシャル層604の上部面付近のPウェル624上に形成され得る。フォトレジストは次いで取り去られることができ、低温酸化物（LTO）及びボロンリン珪酸ガラス（BPSG）が堆積され得、エピタキシャル層604のN+ドープ部分626上に層628を形成する。一実施形態では、BPSGは、LTOを堆積した後に堆積され得る。低温酸化物は、例えばシリコン酸化物であり得る。BGSP／LTO表面はパターニングされることができ、ボロンなどのP型ドーパントがエピタキシャル層604内に埋め込まれアニールされることができ、P+コンタクト630を形成する。
【００１９】
図７から９では、表面バイメタルシステム層（front bi−metal system layer）を示す。図７では、低温酸化物及びボロンリン珪酸ガラス728上に堆積されたWプラグ、第１金属、中間層誘電体（ILD）及び上部金属を含む表面バイメタルシステム層が、概略的に図示される。バイメタルシステム層はゲート電極を形成するための第１金属を含むことができ、それはゲート導体718をゲートパッド（図示せず）に接続するゲートランナー740a、740b、740c、740dを含むことができる。バイメタルシステム層はまた、P+コンタクト730をソースパッド（図示せず）に接続するための上部金属を含む。ドレイン金属746はまた、エピタキシャル層704とは反対側の基板702の表面に適用され得る。ドレイン金属の非限定的な例は、チタニウム、ニッケル、金、又はその合金を含むことができる。
【００２０】
図８ａ及び図８ｂは、図７の線C−Cを横切って取られたMOSFET800の実施形態の断面図を示す。図８ａでは、タングステンプラグ技術が、タングステンを堆積し、タングステンを化学機械研磨（CMP）するのに用いられることができ、ゲート導体818をゲートランナー842a、842bに、且つP+コンタクト832をソースパッド852に接続するプラグ850a、850b、851を形成する。つまり、コンタクトホールがエッチングされ得、タングステンが次いでホール内に堆積され得、タングステンプラグを形成する。これの後にタングステンの化学機械平坦化が続くことができ、そこで研磨スラリーが提供され、研磨パッドが過剰なタングステンを除去するのに用いられる。ゲートランナー842a、842bのための第１金属が次いで堆積される。
【００２１】
図８ｂでは、タングステンプラグ技術が、タングステンを堆積し、タングステンを化学機械研磨（CMP）するのに用いられることができ、ゲート導体818をゲートランナー842a、842bに、且つP+コンタクト832をゲートランナー842cに接続するプラグ850a、850b、850cを形成する。ゲートランナー842cは、今度は、同様にタングステンプラグ技術を用いて形成されたプラグ851によってソースパッド852に接続されることができる。
【００２２】
第１金属を堆積した後、図８ａ及び図８ｂの実施形態では、中間層誘電材料854が堆積されパターニングされ得る。上部金属層が次いで堆積されパターニングされることができ、ソース電極又はソースパッド852を形成する。最終的に、パッシベーション層がゲートソース領域上に堆積されパターニングされることができ、表側のプロセス（front side process）が終結する。次いで、ウエハは特定の厚さまで研磨されることができ、故にRDSONを低減し放熱を改善できる。その後、裏面金属層（back metal layer）がスパッタされ得、それはトレンチMOSFETのための製造プロセスを完結することができる。
【００２３】
図９ａ及び図９ｂは、図７の線C−Cに沿って取られたゲートパッド領域付近のMOSFET900の実施形態の断面図を示す。再び、図９ａに示すように、上記のようなタングステンプラグ技術が、ゲート導体918をゲートランナー942a、942bに接続するタングステンプラグ950a、950bを堆積するのに用いられ得る。加えて、タングステンプラグ技術は、タングステンプラグ951aを堆積するのに用いられることができ、P+コンタクト932をソースパッド952に接続する。これの後に、タングステンの化学機械平坦化が続くことができる。ゲートランナー942a、942bのための第１金属が次いで堆積され得る。追加のタングステンプラグ951bが堆積され得、ゲートランナー942aをゲートパッド956に接続する。ゲートランナー及びゲートパッドは部分的に又は完全に内部接続され得る。
【００２４】
図９ｂに示すように、上記のようなタングステンプラグ技術は、ゲート導体918をゲートランナー942a、942bに接続するタングステンプラグ950a、950b、及びP+コンタクト932をゲートランナー942cに接続するタングステンプラグ950cを堆積するのに用いられ得る。これの後に、タングステンの化学機械平坦化が続くことができる。ゲートランナー942a、942b、942cのための第１金属が次いで堆積され得る。追加のタングステンプラグ951aが堆積され得、ゲートランナー942cをソースパッド952に接続し、タングステンプラグ951bが堆積され得、ゲートランナー942aをゲートパッド956に接続する。ゲートランナー942a、942b及びゲートパッドは、部分的に又は完全に内部接続され得る。
【００２５】
第１金属を堆積した後、中間層誘電材料954が堆積されパターニングされることができる。ゲートパッド956が次いで堆積され得、上部金属層が堆積されパターニングされ得、ソース電極又はソースパッド952を形成する。最終的に、パッシベーション層が堆積されパターニングされ得る。パッシベーション層は例えば、低温酸化物、窒化物、又はその組み合わせを含むことができる。パターニングは、表側のプロセスを終結させるためのアプリケーションによって決まることができる。ウエハは次いで特定の厚さまで研磨されることができ、故にRDSONを低減し放熱を改善できる。その後、裏面金属層がスパッタされ得、トレンチMOSFETのための製造プロセスが完結する。
【００２６】
図１０から１５ｂは、別の実施形態に従った円形トレンチ金属酸化物半導体電界効果トランジスタ（MOSFET）の製造順序の断面斜視図を示す。図１０から１５ｂにおける円形トレンチMOSFETの製造順序は例示の目的であり、限定することを意図していない。
【００２７】
図１０では、比較的厚いハードマスク酸化物1006がN+ドープ基板ウエハ1002上に形成されたエピタキシャル層1004上に成長され得る。マスク酸化物の厚さは、5000オングストローム又はそれ以上であり得る。再び、N+ドーパントは、例えばヒ素又は赤リンを含むことができる。フォトレジスト1008はマスク酸化物1006を覆い、トレンチマスクでパターニングされ得る。マスク酸化物1006及びエピタキシャル層1004はエッチングされることができ、その中に円形トレンチ1012を形成する。異なる化学プラズマが各層をエッチングするのに用いられ得る。フォトレジストは次いで取り去られることができ、ウエハ1000は洗浄され乾燥されることができる。
【００２８】
図１１では、犠牲酸化物層が成長され、バッファードオキサイドエッチャントを用いてエッチングされることができ、それは表面欠陥を取り除くことができる。比較的厚いハード酸化物マスク1106の一部分はメサ領域の上部に残ることができ、ゲート導体とエピタキシャル層との間の電気的絶縁を提供する。ゲート酸化物1114は次いでトレンチ内に熱的に成長され得る。ポリシリコンなどのゲート導体材料がトレンチ1112内に堆積されエッチバックされ得、ゲート導体1118を形成する。
【００２９】
Pウェル1124はトレンチ1112の周りに形成されることができるが、その形状は用途によって決まる。Pウェルは、エピタキシャル層1104にエピタキシャル層1104の表面下の一定の深さまで、１つ又は複数のボロンなどのP型ドーパントを埋め込み、且つ、P型ドーパントを移動させること（driving）によって、形成されることができる。これの後にアニーリングが続くことができるが、それは加熱炉内で促進され得る。パターニングされたフォトレジスト層が適用されることができ、N+型ドーパントはパターニングされたフォトレジストに従ってエピタキシャル層内部に埋め込まれることができ、N+層1126を形成して、その後アニーリングが続く。N+型ドーパントの非限定的な例は、ヒ素を含むことができる。N+層はヒ素を含むことができ、エピタキシャル層1104の上部面付近のPウェル1124上に形成され得る。
【００３０】
図１２では、ポリシリコンなどの第２ゲート導体材料が堆積され、リソグラフィによってパターニングされ、プラズマでエッチングされることができ、メサ領域上に、ゲート導体1218を連結するランナー1242を形成する。（ゲート導体を形成する）第１ゲート導体材料及び（ランナーを形成する）第２ゲート導体材料は、幾つかの実施形態において同一又は類似の材料であり得る。他の実施形態では、第１及び第２ゲート導体材料は異なることがある。その後、Pウェル、N+ソース、及びコンタクトの埋め込み及び／又はアニールが実施され得る。Wプラグを含む低温酸化物（LTO）及びボロンリン珪酸ガラス（BPSG）が単一金属のスパッタリング及びパターニングで堆積されパターニングされ得るが、それは概略的に図示される。
【００３１】
点線D−Dで取られた図１２の断面である図１３は、低温酸化物（LTO）及びボロンリン珪酸ガラス（BPSG）が堆積され得、エピタキシャル層1304のN+ドープ部分1326上に層1328を形成することを示す。幾つかの実施形態では、LTOが初めに堆積され得、次いでBPSGがLTO上に堆積され得る。低温酸化物は例えば、シリコン酸化物であり得る。次いで、ボロンなどのP型ドーパントが酸化物マスク1306及びエピタキシャル層1304内に埋め込まれ、アニールされることができ、P+コンタクト1332を形成する。このような配置は、改善されたブレークダウン電圧をもたらすことができる。コンタクトのパターニング後、タングステンプラグ技術がタングステンプラグ1351を堆積するのに用いられることができ、その後に化学機械平坦化が続くことができる。ソースパッド1352が次いで、低温酸化物及びボロンリン珪酸ガラス1328上に堆積され得る。
【００３２】
図１４は、図１２の点線D−Dに沿って取られたゲートパッド領域付近のMOSFETの断面図を示す。図示したように、追加のタングステンプラグ1450が提供され得、第２ゲート導体材料によって形成されたゲートランナー1442を通じて、ゲート導体1418をゲートパッド1456に接続する。加えて、タングステンプラグ1451が提供され得、P+コンタクト1432をソースパッド1452に接続する。MOSFET1400の様々なゲート導体1418は、完全に又は部分的に内部接続され得る。表面金属層（front metal layer）が堆積されパターニングされ得る。一実施形態では、第１金属がゲートパッド1456に対応し、第２金属がソースパッド1452に対応する。パッシベーション層がソースパッド及びゲートパッド上に堆積され、パターニングされ得、その後ウエハが研磨され、裏面金属化（back metallization）がドレイン1440を形成するために実施され得る。
【００３３】
図１５ａは、タングステンプラグ付加段階後のMOSFET1500の上面図を示す。ゲートに対するタングステンプラグ1550及びソースに対するタングステンプラグ1551が図示され、多数のゲートランナー1540が提供される。輪郭線で描いた部分は、金属化パターニング後のゲートパッド周辺部分1556及びソースパッド周辺部分1552の位置を示す。図１５ｂは、ソースパッド1552及びゲートパッド1556の金属化パターニング後のMOSFET1500の上面図を示す。図１５ｃは、従来のソースパッド1552’及びゲートパッド1556’技術を示す。見れば分かるように、図１５ｃでは、従来のゲートパッド1556’は、ゲートパッドランナー1556a’及び1556b’の付加を必要とする。図１０から１５ｂで説明された実施形態は、このようなランナーの必要性を取り除くことができ、ゲートパッド1556が必要とする空間の総量、及びゲートパッド1556を提供するのに必要な材料の量を削減する。
【００３４】
幾つかの実施形態では、円形トレンチMOSFETが、トレンチ底部酸化物のより容易な組み込みを提供することができる。他の実施形態では、高電子移動度トランジスタ（HEMT）を有する円形トレンチMOSFETが、SiC及びGaNなどの化合物を伴うより容易な製造を提供することができる。
【００３５】
円形トレンチMOSFETはまた、以下の更なる恩恵を提供することができる。ナノワイヤ又はマルチピラー縦型トランジスタ（multi-pillar vertical transistor）とは異なり、円形の境界は均一で外見上放射状の電界線密度を提供することができ、それは早発的な電圧ブレークダウンを引き起こし得る局所的な電界の込み合いを有しない。円形の境界はまた、側壁及びトレンチ底部の角に沿った応力を小さくすることができ、それは同様に早発的な電圧ブレークダウンを引き起こし得る局所的な応力を低減する。それ故に、ブレークダウン電圧は円形トレンチMOSFETにおいてより高くなり得る。加えて、適切な低減された表面（RESURF；reduced surface）終端及びネガティブカーブドーピング（NCD；negative curve doping）を伴うと、ブレークダウン電圧は1000V又はそれ以上になり得る。
【００３６】
別の滞在的な恩恵は、従来のトレンチMOSFET設計に存在するコアチップ／ダイ周辺の外側の周りのゲートランナーの削除を含む。ゲートパッドは、例えば金属又は多結晶シリコンで形成されたゲート電極を通じて、ゲート上に直接接続され得る。ゲートの直接コンタクトは、より高い記録密度を提供することができ、各ウエハからより多くのチップ／ダイを提供する。
【００３７】
更なる滞在的な恩恵は、従来の四角形トレンチMOSFETと比較した低いスレッショルド電圧を含むが、それは円形トレンチMOSFETの電界線がゲートの円筒形中心から放射状に外へ広がるからである。RDSONは低いスレッショルド電圧により、更に低減され得る。
【００３８】
加えて、比較的幅広いトレンチ開口部及び円の形状は、幅広いトレンチ開口部及び円の形状により、トレンチ深さが均一なエッチングをもたらすことができるが、それは比較的容易でありプラズマ負荷効果をほとんど有しない。幅広いトレンチ開口部及び円の形状はまた、トレンチ底部の容易且つ均一な酸化をもたらすことができ、トレンチ底部酸化物（TBO）を形成する。幅広いトレンチ開口部及び円の形状は更に、Si、Ge、GaN、SiCなどの全ての半導体材料の使用をもたらすことができ、比較的容易にトレンチMOSFET又は高電子移動度トランジスタ（HEMT）を作ることができる。
【００３９】
図３から８で開示された製造順序は、その金属システム（the due metal system）のために、他のシステムと比較して過剰な金属マスク及び中間層誘電材料を利用することがある。加えて、図９から１３で開示された製造順序は、他のシステムと比較して過剰なポリシリコンマスクを必要とすることがある。これらの追加の層はコストを増加させ得る可能性がある；しかしながら、コストの増加は、比較的高い電圧ブレークダウン能力及び比較的低いRDSON性能によって相殺され得る。
【００４０】
図１６は、一実施形態に従った電力変換システム1600の略図を示す。電力変換システム1600は、入力電圧を出力電圧に変換することができる。電力変換システム1600は、直流電流から直流電流への（DC−DC）変換器、交流電流から直流電流への（AC−DC）変換器、又はDC−AC変換器であり得る。電力変換システム1600は、１つ又は複数のスイッチ1610を含むことができる。一実施形態では、スイッチ1610は、それらに限定されないが、図３から９又は図１０から１４に示された製造プロセス及び段階によって作られた円形トレンチMOSFET（例えば、図８における800、又は図１３における1300）であり得る。
【００４１】
一実施形態では、図１７に示すように、本開示は円形トレンチを有する絶縁ゲートバイポーラトランジスタ（IGBT）を提供する。トランジスタ1700は、N+ドープ基板がP+ドープ基板1702と交換され得ることを除いて、図３から９及び図１０から１４に関して上記で説明された何れかの実施形態を利用して形成され得る。再び図１６を参照すると、IGBTが電力変換システム1600におけるスイッチ1610として用いられ得る。幾つかの実施形態では、IGBTはスマートグリッド用途で利用されることができ、電気回路網は双方向通信機能で電気回路網を覆うことによって測定され得る。このような機能は、回路網に操作可能なように結合されたデバイスの検出、測定、及び制御を提供することができる。
【００４２】
上記に示したように、トランジスタの製造方法が図１８ａに示すように提供され得る。その方法は一般的に、基板上にエピタキシャル層を成長させる段階（1802）と、エピタキシャル層上にハード酸化物などの酸化物を堆積する段階（1804）と、酸化物をパターンニングする段階（1806）と、酸化物及びエピタキシャル層をエッチングして、少なくとも１つの円形トレンチを形成する段階であって、前記トレンチ表面が前記エピタキシャル層によって規定される、段階（1808）と、を含むことができる。その方法はまた、トレンチ表面上に酸化物層を成長させる段階（1810）と、少なくとも１つのトレンチ内にゲート導体を形成する段階（1812）と、を含むことができる。
【００４３】
Pウェルを形成する段階（1814）は、図１８ｂ及び１８ｃに示すように、ゲート導体を形成する段階の後に続くことができる。幾つかの実施形態では、Pウェルを形成する段階の前に、基板がパターニングされ得る。Pウェルを形成する段階はそして、エピタキシャル層内へのPウェルドーパントの埋め込み及び移動（driving）によって生じることができる。Pウェルを形成する段階（1814）の後、N+層が次いで形成され得る（1816）。幾つかの実施形態では、N+層を形成する段階の前に基板の表面がパターニングされることができ、N+層を形成する段階の後にフォトレジストが取り去られることができる。
【００４４】
幾つかの実施形態では、BPSG/LTOが次いでエピタキシャル層上に堆積され（1818）、パターニングされ得る。BPSG/LTOはパターニングされることができ、酸化物がエッチングされ（1820）、コンタクトを提供する。タングステンプラグが場合によっては提供され得る。金属化層が次いで、BPSG/LTO上にスパッタされ得る（1822）。図１８ｃに示すように、金属化層のパッシベーションが提供されることができ（1824）、幾つかの実施形態では、それで表側のプロセスを終結できる。ウエハは次いで研磨されることができ（1826）、それはRDSONを低減し、放熱を改善することができる。その後、基板の裏面金属層がスパッタされ得る（1828）。従って、トレンチMOSFETの製造プロセスを完了することができる。
【００４５】
トランジスタ製造方法の別の実施形態が、図１９ａから１９ｃに示すように提供され得る。図１９ａに示すように、その方法は一般的に、基板上にエピタキシャル層を成長させる段階（1902）と、エピタキシャル層上にハード酸化物などの酸化物を堆積する段階（1904）と、酸化物をパターンニングする段階（1906）と、酸化物及びエピタキシャル層をエッチングして、少なくとも１つの円形トレンチを形成する段階であって、前記トレンチ表面が前記エピタキシャル層によって規定される、段階（1908）と、を含むことができる。その方法はまた、トレンチ表面上に酸化物層を成長させる段階（1910）と、少なくとも１つのトレンチ内にゲート導体を形成する段階（1912）と、を含むことができる。
【００４６】
Pウェルを形成する段階（1914）は、図１９ｂ及び１９ｃに示すように、ゲート導体を形成する段階の後に続くことができる。幾つかの実施形態では、Pウェルを形成する段階の前に、基板がパターニングされ得る。Pウェルを形成する段階はそして、エピタキシャル層内へのPウェルドーパントの埋め込み及び移動（driving）によって生じることができる。Pウェルを形成する段階（1914）の後、N+層が次いで形成され得る（1916）。幾つかの実施形態では、N+層を形成する段階の前に基板の表面がパターニングされることができ、N+層を形成する段階の後にフォトレジストが取り去られることができる。
【００４７】
エピタキシャル層上にBPSG/LTOを堆積する段階（1920）の前に、ポリシリコンなどの第２ゲート導体材料が堆積されパターニングされ得る（1918）。BPSG/LTOが堆積され（1920）、パターニングされた後、酸化物がエッチングされることができ（1922）、コンタクトを提供する。タングステンプラグが場合によっては提供され得る。金属化層が次いで、BPSG/LTO上にスパッタされ得る（1924）。図１９ｃに示すように、金属化層のパッシベーションが提供されることができ（1926）、幾つかの実施形態では、それで表側のプロセスを終結できる。ウエハは次いで研磨されることができ（1928）、それはRDSONを低減し、放熱を改善することができる。その後、基板の裏面金属層がスパッタされ得る（1930）。従って、トレンチMOSFETの製造プロセスを完了することができる。
【００４８】
幾つかの方法及び実施形態の前述の説明は、例示の目的で提示された。包括的であること、又は特許請求の範囲をまさに開示された段階及び／又は形態に限定する目的はなく、明らかに上記の教示を踏まえた多くの修正及び変形が可能である。本発明の範囲がここに添付された特許請求の範囲によって規定されることを意図している。
【符号の説明】
【００４９】
２００、３００、４００、５００、６００、７００、８００、９００  MOSFET
２１２、３１２、４１２、５１２、６１２  トレンチ
２２２、６３０、７３０、８３２、９３２  P+コンタクト
３０２、７０２  基板
３０４、６０４、７０４  エピタキシャル層
３０６  マスク酸化物
３０８  フォトレジスト
４１４、５１４  犠牲酸化膜
５１６  ゲート酸化物
５１８、７１８、８１８、９１８  ゲート導体
６２４  Pウェル
６２６  N+層
６２８、７２８  BGSP／LTOの層
７４０ａ、７４０ｂ、７４０ｃ、７４０ｄ、８４２ａ、８４２ｂ、８４２ｃ、９４２ａ、９４２ｂ  ゲートランナー
７４６  ドレイン金属
８５０ａ、８５０ｂ、８５０ｃ、８５１、９５０ａ、９５０ｂ、９５１ａ、９５１ｂ  プラグ
８５２、９５２  ソースパッド
８５４、９５４  中間層誘電材料
９５６  ゲートパッド
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５ｂ】
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【図１５ｃ】
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【図１６】
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【図１７】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１９ａ】
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【図１９ｂ】
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【図１９ｃ】
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【図１５ａ】
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【外国語明細書】
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