(57)【要約】【課題】  本発明は、低速信号よりも高速信号を増幅し、かつ、消費電力を抑える受信回路並びにそれを備えた半導体装置及び情報処理システムを実現することを目的とする。【解決手段】  本発明の受信回路並びにそれを備えた半導体装置及び情報処理システムは、第１の増幅器と、第１の増幅器よりもカットオフ周波数の低い第２の増幅器とを有し、第１の増幅器及び第２の増幅器に受信信号を入力し、第１の増幅器の出力から第２の増幅器の出力を減じて出力する。【選択図】図３
2012156660.tif 000002
【特許請求の範囲】
【請求項１】
受信回路であって、
受信する信号を入力部のＰ極とＮ極とに差動で入力し、出力部のＰ極とＮ極とに出力する第１の差動増幅回路と、
前記出力部のＰ極に差動出力の一方が、前記出力部のＮ極に差動出力の他方が接続されている第２の差動増幅回路と、
前記第１の差動回路の入力部のＰ極に反転入力端子が接続され、前記第１の差動回路の入力部のＮ極に非反転入力端子が接続され、前記出力部のＮ極に接続されている側の前記第２の差動回路の入力に出力が接続されている第１の差動検出回路と、
前記第１の差動回路の入力部のＰ極に非反転入力端子が接続され、前記第１の差動回路の入力部のＮ極に反転入力端子が接続され、前記出力部のＰ極に接続されている側の前記第２の差動回路の入力に出力が接続されている第２の差動検出回路とを備え、
前記受信回路のカットオフ周波数よりも前記第１の差動検出回路及び前記第２の差動検出回路のカットオフ周波数が低いことを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
前記受信する信号の周波数帯で、高い周波数ほど利得が高くなる帯域を有することを特徴とする受信回路。
【請求項３】
請求項１に記載の受信回路において、
前記入力部のＰ極及びＮ極には、シリアル伝送路が接続されることを特徴とする受信回路。
【請求項４】
請求項１に記載の受信回路において、
前記第２の差動増幅回路の電流源トランジスタに流れる電流量が調整可能となっていることを特徴とする受信回路。
【請求項５】
請求項１に記載の受信回路と、
前記受信回路の出力が入力されるＣＤＲ回路と、
前記ＣＤＲ回路の出力が入力されるシリアル・パラレルデータ変換回路とを備えることを特徴とする半導体装置。
【請求項６】
請求項１に記載の受信回路を備えることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置を備えることを特徴とする情報処理システム。
【請求項８】
請求項６に記載の半導体装置を備えることを特徴とする情報処理システム。
【請求項９】
請求項１に記載の受信回路を複数備える半導体装置を有し、
前記半導体装置はマルチレーンの伝送路に接続されていることを特徴とする情報処理システム。
【請求項１０】
第１の増幅器と、
前記第１の増幅器よりもカットオフ周波数が低い第２の増幅器とを備え、
前記第１の増幅器及び前記第２の増幅器に受信信号が入力され、
前記第１の増幅器の出力から、前記第２の増幅器の出力を減じて出力することを特徴とする受信回路。
【請求項１１】
請求項１０に記載の受信回路を備えることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置を備えることを特徴とする情報処理システム。
【請求項１３】
請求項１０に記載の受信回路を複数備える半導体装置を有し、
前記半導体装置はマルチレーンの伝送路に接続されていることを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信回路、半導体装置、及び情報処理システムに関し、特にシリアル伝送に用いて有用な受信回路並びにそれを備えた半導体装置及び情報処理システムに関する。
【背景技術】
【０００２】
情報処理システム内のボード間のデータ転送などには、シリアル伝送が用いられている。シリアル伝送では、高速化に伴う伝送損失の増大が、符号間干渉（ＩＳＩ：Ｉｎｔｅｒｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の増加につながり、符号誤り率（ＢＥＲ：Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）を増加させることが知られている。ここで、シリアル伝送では、データパターンに、０と１が連続して遷移する場合や、０または１が連続する場合、が含まれ、０と１が連続して遷移するパターンが最も高速な伝送となり、０または１の連続する回数が増えるにつれて低速となる。
【０００３】
高速な伝送における伝送損失を補うための技術として、高周波数成分を増幅するＲＣ帰還回路を備える受信回路が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７１４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＲＣ帰還回路を備える受信回路では、０または１の連続する信号である低速信号の受信においては抵抗による電力損失が大きくなり、０と１が連続して遷移する信号である高速信号の受信においてはキャパシタの充放電による電力損失が大きくなる。とりわけ、高速信号の受信におけるキャパシタの充放電による電力損失は、シリアル伝送の受信回路の消費電力を大きく増加させてしまう。本発明は、低速信号よりも高速信号を増幅し、かつ、消費電力を抑える受信回路並びにそれを備えた半導体装置及び情報処理システムを実現することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の受信回路並びにそれを備えた半導体装置及び情報処理システムは、第１の増幅器と、第１の増幅器よりもカットオフ周波数の低い第２の増幅器とを有し、第１の増幅器及び第２の増幅器に受信信号を入力し、第１の増幅器の出力から第２の増幅器の出力を減じて出力することにより、上記の課題を解決する。
【発明の効果】
【０００７】
本発明により、電力損失を抑えつつ、高速信号を低速信号よりも増幅させることができる。
【図面の簡単な説明】
【０００８】
【図１】互いにデータ転送を行う、本発明の受信回路を備える複数のドータボードを備える情報処理システムの一例を示す図である。
【図２】一方のドータボード上の半導体装置から他方のドータボード上の本発明の受信回路を備える半導体装置へのデータ転送を行う伝送系の構成の一例を示す図である。
【図３】本発明の受信回路の実施例を示す図である。
【図４】本発明の受信回路の実施例で用いられる差動検出器の例を示す図である。
【図５】伝送線路の周波数特性を示す図である。
【図６】本発明の受信回路の実施例の利得の特性を示した図である。
【図７】本発明の受信回路の実施例の利得の特性を示した図である。
【図８】本発明の受信回路の実施例の波形を説明するための図である。
【図９】オフセット有り波形とオフセット無し波形を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施例に基づいて詳細に説明する。
【実施例１】
【００１０】
図１は、本発明の受信回路を備える情報処理システムの実施例を示す図である。図１に示した情報処理システム１００は、ドータボード１０１上の半導体装置である集積回路（ＬＳＩ）１０２と、ドータボード１０３上の半導体装置である集積回路（ＬＳＩ）１０４と、バックプレーン１０５とを備える。集積回路１０２と集積回路１０４は、それぞれが備える回路の一つに、本発明の受信回路を備えるシリアライザ・デシリアライザ（ＳｅｒＤｅｓ：  ＳｅｒｉａＬｉｚｅｒ／ＤｅｓｉｒｉａＬｉｚｅｒ）回路を含む。ドータボード１０１とドータボード１０３は、プリント基板の一種であり、集積回路を搭載し、バックプレーン１０５上のコネクタに挿入される。バックプレーン１０５は、プリント基板の一種であり、複数のコネクタを備えており、相互を正しく接続する土台の役割を担い、ドータボード等の複数のプリント基板を相互接続する。機能拡張を行う場合は、必要な機能を備えた集積回路を搭載したドータボードを空いているコネクタに接続する。
【００１１】
ドータボード１０１上の集積回路１０２からシリアライザ・デシリアライザ回路を介して出力されたデータは、ドータボード１０１、バックプレーン１０５及びドータボード１０３上にプリントされた信号配線１０６を介して集積回路１０４のシリアライザ・デシリアライザ回路へ入力される。またその逆に、シリアライザ・デシリアライザ回路を介して集積回路１０４から出力されたデータは、信号配線１０７を介して集積回路１０２のシリアライザ・デシリアライザ回路へ入力される。すなわち、集積回路１０２と集積回路１０４との間で、伝送路となる信号配線１０６及び信号配線１０７とを介して、データ転送が行われる。図１の情報処理システム１００には、例えば、サーバ装置、ルータ装置やストレージ装置が含まれる。すなわち、図１の情報処理システム１００は、サーバシステム、ルータシステムや、ストレージシステムなどである。
【００１２】
図２は、図１の情報処理システム１００において、信号配線１０６を介して集積回路１０２から集積回路１０４へのデータ転送を行う伝送系の構成の例を示す図である。送信側の集積回路１０２は、送信側シリアライザ・デシリアライザ回路２１４を含む。受信側の集積回路１０４は、受信側シリアライザ・デシリアライザ回路２１７を含む。送信側シリアライザ・デシリアライザ回路２１４は、パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２、出力回路（Ｄｒｖ）２０４、位相同期回路（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２１２を備える。受信側シリアライザ・デシリアライザ回路２１７は、本発明の受信回路（Ｒｃｖ）２０６、クロックデータ再生回路（ＣＤＲ：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）２０８、シリアル・パラレルデータ変換回路（Ｓ／Ｐ）２１０、位相同期回路（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２１５を備える。
【００１３】
位相同期回路（ＰＬＬ）２１２は、パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２と出力回路（Ｄｒｖ）２０４へクロック（ＣＫ）２１３を供給する。パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２が、パラレルデータ２０１をクロック（ＣＫ）２１３をもとにシリアルデータ２０３へ変換する。出力回路（Ｄｒｖ）２０４は、パラレル・シリアルデータ変換回路（Ｐ／Ｓ）２０２から入力されたシリアルデータ２０３を、伝送路２０５へ出力する。伝送路２０５は、図１の信号配線１０６に対応している。
【００１４】
位相同期回路（ＰＬＬ）２１５は、クロック（ＣＫ）２１６をクロックデータ再生回路（ＣＤＲ）２０８及びシリアル・パラレルデータ変換回路（Ｓ／Ｐ）２１０に供給する。受信回路（Ｒｃｖ）２０６は伝送路２０５を通じて入力されたシリアルデータを増幅する。クロックデータ再生回路（ＣＤＲ）２０８は、受信回路２０６からのシリアルデータ２０７と供給されたクロック（ＣＫ）２１６との位相関係を調整することによりシリアルデータ２０９を復元しシリアル・パラレルデータ変換回路（Ｓ／Ｐ）２１０へ出力する。シリアル・パラレルデータ変換回路（Ｓ／Ｐ）２１０は、シリアルデータ２０９をパラレルデータ２１１へ変換し、受信側集積回路１０４内に供給する。
【００１５】
図３に、本発明の受信回路２０６の一実施例として受信回路３００を示す。受信回路３００は、差動増幅回路３０１と差動増幅回路３０２と差動検出回路３０３と差動検出回路３０４とを備える。
【００１６】
差動増幅回路３０１と差動増幅回路３０２は、電流モードロジック（ＣＭＬ：Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）構成で、主に負荷抵抗値と電流源トランジスタに流れる電流で動作領域や周波数特性が決定される。差動検出回路３０３及び差動検出回路３０４は、一般的なオペアンプと同様に、反転入力端子（−）と非反転入力端子（＋）と出力端子とを備え、反転入力端子（−）と非反転入力端子（＋）に印加される電圧の電位差をオペアンプの利得で増幅して出力端子に電圧を出力する。
【００１７】
Ｐ極入力端子３０５は、伝送路２０５を通過して入力されるデータの一方が入力される端子である。Ｎ極入力端子３０６は、伝送路２０５を通過して入力されるデータの他方が入力される端子である。Ｐ極出力端子３０７は、Ｎ極入力端子３０６に入力されるデータを差動出力する端子である。Ｎ極出力端子３０８は、Ｐ極入力端子３０５に入力されるデータを差動出力する端子である。
【００１８】
差動増幅回路３０１は、伝送路２０５を通過して入力されるデータの一方をＰ極入力端子３０５に、伝送路２０５を通過して入力されるデータの他方をＮ極入力端子３０６に差動入力し、差動増幅した結果をＰ極出力端子３０７とＮ極出力端子３０８に出力する。
【００１９】
差動検出回路３０３は、差動増幅回路３０１のＰ極入力端子３０５が反転入力端子に接続され、差動増幅回路３０１のＮ極入力端子３０６が非反転入力端子に接続されている。差動検出回路３０４は、差動増幅回路３０１のＮ極入力端子３０６が反転入力端子に接続され、差動増幅回路３０１のＰ極入力端子３０５が非反転入力端子に接続されている。
【００２０】
差動増幅回路３０２は、差動増幅回路３０１のＰ極出力端子３０７に、差動検出回路３０４の出力端子３１０からの信号でスイッチ動作するスイッチトランジスタのドレインが接続され、且つ差動増幅回路３０１のＮ極出力端子３０８に、差動検出回路３０３の出力端子３０９からの信号でスイッチ動作するスイッチトランジスタのドレインが接続されている。
【００２１】
図４に、差動検出回路３０３及び差動検出回路３０４に用いられる回路の例を示す。図４に示す回路４００は、Ｐ極入力端子４０１と、Ｎ極入力端子４０２と、差動増幅回路３０２へ接続される出力端子４０３と、ゲート電圧４０４が印加される電流源トランジスタ４０５と、スイッチトランジスタ４０６と、スイッチトランジスタ４０７と、負荷抵抗トランジスタ４０８と、負荷抵抗トランジスタ４０９とを備える。Ｐ極入力端子４０１は、Ｐ極入力端子３０５またはＮ極入力端子３０６に接続される。Ｎ極入力端子４０２は、Ｐ極入力端子３０５またはＮ極入力端子３０６に接続される。Ｐ極入力端子４０１にＰ極入力端子３０５が接続されている場合は、他方の入力端子であるＮ極入力端子４０２に、Ｎ極入力端子３０６が接続される。Ｐ極入力端子４０１にＮ極入力端子３０６が接続されている場合には、他方の入力端子であるＮ極入力端子４０２に、Ｐ極入力端子３０５が接続される。
【００２２】
図４に示す回路４００は、Ｐ極入力端子４０１とＮ極入力端子４０２に入力される電圧の電位差オペアンプの利得で増幅して出力端子４０３に電圧を出力する。このときの出力端子４０３からの出力電圧の電圧値を決定する入出力特性は電流源トランジスタ４０５とスイッチトランジスタ４０６とスイッチトランジスタ４０７と負荷抵抗トランジスタ４０８と負荷抵抗トランジスタ４０９の定数で決まる。そして、回路４００、すなわち差動検出回路３０３及び差動検出回路３０４のカットオフ周波数を、差動増幅回路３０１に差動増幅回路３０２が接続された状態での増幅器としてのカットオフ周波数、すなわち受信回路３００のカットオフ周波数よりも低くする。ここで、本実施例でいうところの受信回路３００のカットオフ周波数とは、差動検出回路３０３、３０４の出力端子の電位を強制的に０Vに設定した状態でのカットオフ周波数であり、受信回路３００を単に増幅器として使用する場合のカットオフ周波数である。つまり、等化処理を実施しない場合のカットオフ周波数である。これにより、差動検出回路３０３及び差動検出回路３０４のカットオフ周波数より高い周波数では、差動検出回路３０３及び差動検出回路３０４の利得は著しく低下する。なお、本実施例では、差動検出回路３０３及び差動検出回路３０４には同じ回路４００を用いるので、差動検出回路３０３と差動検出回路３０４のカットオフ周波数はほぼ同じとなる。
【００２３】
回路４００の周波数特性は電流源トランジスタ４０５とスイッチトランジスタ４０６とスイッチトランジスタ４０７と負荷抵抗トランジスタ４０８と負荷抵抗トランジスタ４０９の定数を変えることで変更できる。例えば、電流源トランジスタ４０５のサイズを小さくすることで、回路４００の周波数特性のカットオフ周波数は低くなる。また、負荷抵抗トランジスタ４０８と負荷抵抗トランジスタ４０９のサイズを大きくすると、回路４００の周波数特性のカットオフ周波数は低くなる。
【００２４】
以下に、図３に示す受信回路３００が低速信号よりも高速信号を強調し、且つＲＣ帰還回路がないので電力消費が小さいことについて説明する。
【００２５】
図５に、送信回路が出力したデータを伝送する伝送路の示す周波数特性の一例を示した。縦軸５０３は伝送損失、横軸５０２は周波数を示し、ミックスドモードＳパラメータのポート１からポート２への差動モード通過特性（ＳＤＤ２１）５０１がプロットされている。この図より、周波数が高い信号ほど、伝送路での減衰が大きいことが分かる。
【００２６】
図６は、受信回路３００の周波数特性の内、振幅特性を示した図である。縦軸６０３は利得を、横軸６０２は周波数を示し、受信回路３００の振幅特性６０１をプロットしている。なお、横軸６０２は、１０進表示であり、縦軸６０３の単位はデシベル（ｄＢ）である。振幅特性６０１は、図５の特性５０１の逆関数となることを理想とする。振幅特性６０１は、特性５０１の完全な逆関数ではないものの、シリアル伝送に用いられる周波数帯の内の数ギガヘルツ（ＧＨｚ）帯に、特性５０１とは逆に周波数が上がるにつれて利得が上がる特性を有している。すなわち、数ＧＨｚ帯で周波数が高いほど伝送路で減衰する信号を、受信回路３００が増幅することを示している。図７は、図６のプロットの横軸の範囲を広げてプロットしたものである。縦軸７０３は利得を示し、横軸７０２は周波数を示し、受信回路３００の振幅特性７０１をプロットしている。横軸７０２は、対数表示である。
【００２７】
受信回路３００が低速信号よりも高速信号を強調できるのは、結論からすると図７に示すシリアル伝送で用いられる周波数帯域の内、高周波帯域であるギガヘルツ（ＧＨｚ）帯で利得が高く、それよりも低い周波数帯では利得が抑えられている周波数特性（振幅特性７０１）を得ることができるからである。例えば低速信号の転送レートの１／２を１０ＭＨｚ、高速信号の転送レートの１／２を５ＧＨｚとするとそれぞれの利得は約−１２ｄＢ、約３ｄＢとなる。この利得の差により高速信号を強調させる等化処理が行われ、ＩＳＩにより発生するジッタを低減させ、ＢＥＲを改善させることが可能である。
【００２８】
また、ＧＨｚ帯で利得が高く、それよりも低い周波数帯では利得が抑えられているので、低速信号での振幅の増幅が抑えられることで、高速信号を低速信号の検出と同じ閾値の設定で検出することが可能となり、ＩＳＩにより発生するジッタを低減させ、ＢＥＲを改善させることが可能であると説明することもできる。この利得の差は、差動検出回路３０３及び差動検出回路３０４のカットオフ周波数を、受信回路３００のカットオフ周波数よりも低くしており、かつ、差動検出回路３０３及び差動検出回路３０４のカットオフ周波数以下の周波数では、差動増幅回路３０１の出力が差動検出回路３０３及び差動検出回路３０４に接続されている差動増幅回路３０２の出力によって減ぜられるために生じる。これは、差動増幅回路３０１を第１の増幅器ととらえ、差動検出回路３０３、３０４と差動増幅回路３０２とが接続されている回路を第２の増幅器ととらえれば、第１の増幅器よりも第２の増幅器のカットオフ周波数が低く、第１の増幅器と第２の増幅器には受信信号であるシリアル伝送信号が入力され、第１の増幅器の出力から第２の増幅器の出力が減ぜられた出力が受信回路３００の出力になって、ＧＨｚ帯で利得が高く、それよりも低い周波数帯では利得が抑えられているので、低速信号での振幅の増幅が抑えられることで、高速信号を低速信号の検出と同じ閾値の設定で検出することが可能となり、ＩＳＩにより発生するジッタを低減させ、ＢＥＲを改善させることが可能であると説明することもできる。
【００２９】
差動増幅回路３０１の出力が差動検出回路３０３及び差動検出回路３０４に接続されている差動増幅回路３０２の出力によって減ぜられるのは、差動増幅回路３０１と差動増幅回路３０２と差動検出回路３０３と差動検出回路３０４のそれぞれの入出力の接続関係に基づく。受信回路３００の動作の例を示して説明すれば、差動増幅回路３０１のＰ極入力端子３０５に比べてＮ極入力端子３０６の方が電位が高い場合には、差動検出回路３０３、３０４からの出力が差動増幅回路３０２に入力されると、Ｎ極出力端子３０８のほうがＰ極出力端子３０７よりも差動増幅回路３０２によって大きく出力電位が引き下げられる。差動増幅回路３０１のＮ極入力端子３０６に比べてＰ極入力端子３０５の方が電位が高い場合には、差動検出回路３０３、３０４からの出力が差動増幅回路３０２に入力されると、Ｐ極出力端子３０７のほうがＮ極出力端子３０８よりも差動増幅回路３０２によって大きく出力電位が引き下げられる。すなわち、出力端子３０７、３０８のうち電位の高い方が、大きく電位を引き下げられる。したがって、差動検出回路３０３及び差動検出回路３０４のカットオフ周波数以下の周波数では、差動増幅回路３０１の入力端子３０５、３０６間の電位差があれば差動増幅回路３０２の出力によって差動増幅回路３０１の出力端子３０７、３０８間の電位差が縮められるので、上述の等価処理を行うことができる。等価処理におけるイコライズ量は、差動増幅回路３０２の電流源トランジスタのゲート電圧３１１を変更することにより、調節することが可能である。
【００３０】
従来のＲＣ帰還回路が含まれている受信回路では、転送レートの高速化に応じて、イコライズ量を増加させるためにはＲＣ定数を増加させる必要がある。ＲＣ定数の増加は充放電による電力消費の増加につながる。例えば、転送レートが１０Ｇｂｐｓで電源電圧１．０Ｖを使用したときに要する電力は、差動増幅回路３０１のみが要する電力が１ｍＡである場合、ＲＣ帰還回路を追加すると経験的に係数１．６を掛けた電力増加となり、合計１．６ｍＡとなる。それに対して、本発明の受信回路３００では、転送レートが１０Ｇｂｐｓで電源電圧１．０Ｖを使用したときに要する電力は、差動増幅回路３０１のみが要する電力が１ｍＡである場合、差動増幅回路３０２において係数１．１を掛けた電力の増加、差動検出回路３０３と差動検出回路３０４においてそれぞれ係数１．１をかけた電力の増加となり、合計１．３ｍＡとなる。このように、受信回路３００では、ＲＣ帰還回路を用いることなく等価処理が可能なので、電力損失を抑えることができる。また、受信回路３００を備える半導体装置である集積回路１０４と、集積回路１０４を備える情報処理システム１００もシリアル伝送における電力損失が抑えられ、低消費電力となる。特に、伝送効率を上げるためのマルチレーン（複数レーン）を伝送路として備える情報処理システムでは、低消費電力の効果がより期待できる。例えば、情報処理システムを、送信側の集積回路と受信側の集積回路が４レーンの伝送路で接続され、受信側の集積回路に４つの受信回路３００が備られ、各受信回路３００とマルチレーンの各伝送路が接続された構成にする。レーン数を増やした数だけ消費電力は増えるので、マルチレーンを適用した情報処理システムに受信回路３００を適用すれば、より大きい省電力効果が得られる。
【００３１】
受信回路３００がフィードフォワード制御の機構を備えた効果的な等化処理を実施できる具体的な設計方法について以下で述べる。差動増幅回路３０１の設計では、受信回路３００のカットオフ周波数が転送レートの１／２に対して十分高く、且つ位相特性のずれが転送レートの１／２までなくなるよう、負荷抵抗値及び寄生負荷抵抗値及び寄生負荷容量値及びＰ極出力端子とＮ極出力端子に接続する差動増幅回路３０２のドレイン容量値の積算値を決定する。差動検出回路３０３及び差動検出回路３０４の設計では、差動検出回路３０３及び差動検出回路３０４の振幅特性が図５に示す伝送路の周波数特性の振幅特性とできる限り一致するよう図４に示す負荷抵抗値及び寄生負荷抵抗値及び寄生負荷容量値及び差動増幅回路３０２の電流源トランジスタのゲート容量値の積算値を決定する。上記に示した手法により積算値を決定すると、受信回路３００は、図７のプロット７０１のような高域通過濾波器の周波数特性を示す。
【００３２】
図８は、受信回路３００が示す時間領域の波形の比較を行った図である。図８の横軸は時間軸８０１、縦軸は電圧軸８０２であり、判定閾値８０３と入力波形８０４と出力波形８０５と入力波形８０６と出力波形８０７と出力波形８０８とがプロットされている。時間軸８０１は、３つ存在するが全て同じスケールを示している。電圧軸８０２は、３つ存在するが全て同じ電圧スケールを示している。判定閾値８０３は、全て同じ電圧値を示している。
【００３３】
入力波形８０４と出力波形８０５は、図３の差動増幅回路３０１だけを通過した波形であり、上述の等化処理は実施されていないとした場合の出力波形である。入力波形８０４は、Ｐ極とＮ極のそれぞれの片極波形が交差しているので、出力波形８０５のように任意の利得で増幅された出力波形となる。
【００３４】
入力波形８０６と出力波形８０７は、図３の差動増幅回路３０１だけを通過した波形であり、上述の等化処理は実施されていないとした場合の出力波形である。入力波形８０６は、Ｐ極とＮ極のそれぞれの片極波形が交差していないので、出力波形８０７のように差動増幅回路３０１の動作領域を外れて交差しない波形となる。
【００３５】
それに対して、出力波形８０８は、受信回路３００を通過して上述の等化処理が実施された場合の出力波形である。出力波形８０８は、入力波形８０６は前述の交差しない場合と同じであるが、上述の等化処理により交差した波形となる。これから分かるように、受信回路３００では、０または１が連続する信号（低速信号）であっても、０から１または１から０へ変化する信号（高速信号）であっても、上述の等価処理によって、同じ閾値で検出が可能になる。
【００３６】
また図３に示す回路はイコライズ機能だけでなくオフセットキャンセル機能をも備えている。このオフセットキャンセル機能の実現方法について以下に説明する。
【００３７】
差動伝送はＰ極振幅とＮ極振幅の差分、式で表すとＰ極振幅−Ｎ極振幅またはＮ極振幅−Ｐ極振幅、を振幅波形として伝達する。このときＰ極とＮ極の間で、振幅差や振幅中心電位差やスキュー（Ｓｋｅｗ）ずれやデューティー（Ｄｕｔｙ）ずれが発生した場合には、ＰＮ間オフセットが起きる。このＰＮ間オフセットは、コモンモードノイズの発生原因となり、シリアル伝送では抑制しなければならない要因の一つである。振幅差や振幅中心電位差やスキューずれやデューティーずれは、主に回路のばらつきが原因であり、自然現象として発生を完全に防ぐことが困難である。そこで従来から取られている対策は、ＰＮ間オフセットをキャンセルできる機構を受信回路に組み込むことである。Ｐ極とＮ極の振幅差を検出して、ある基準閾値からずれている極の振幅中心に補正を掛ける手法である。
【００３８】
本発明の受信回路３００は上記説明してきた構成から成っている。従って受信データが入力される差動増幅回路３０１のＰ極入力端子３０５とＮ極入力端子３０６を差動検出回路３０３と差動検出回路３０４の各々他方の反転入力端子と非反転入力端子に入力するため、ＰＮ間オフセット値を検出して、その結果を差動増幅回路３０２の対を成すスイッチトランジスタに伝達するので、データに対して実施する等化処理の強度に反映されてオフセットキャンセル効果を示す。これにより、別途にオフセットキャンセル機構を組み込む必要がなく、ＢＥＲの低減及び低消費電力設計の観点で有利である。したがって、ＲＣ帰還回路を不要として得られる低電力に加えて、オフセットキャンセル機構を別途設ける必要が無い分の低電力化を図ることができる。
【００３９】
図９は、受信回路に入力されるＰ極波形とＮ極波形であり、Ｐ極波形とＮ極波形におけるオフセット無し波形とオフセット有り波形の比較を行った図である。オフセット無し波形は、横軸を時間軸９０１、縦軸を電圧軸９０２として、Ｐ極波形９０５とＮ極波形９０６としてプロットした。またオフセット有り波形は、横軸を時間軸９０１、縦軸を電圧軸９０２として、Ｐ極波形９０７とＮ極波形９０８としてプロットした。時間ｔ１（Ｖｐ＞Ｖｎ）のときの｜Ｖｐ−Ｖｎ｜と時間ｔ２（Ｖｐ＜Ｖｎ）のときの｜Ｖｐ−Ｖｎ｜が異なるときにはオフセットがあり、等しいときにはオフセットがない、というのがオフセットの有無の基準となる。
【００４０】
図９に示すオフセット無の波形９０５、９０６が入力した場合、受信回路３００の差動検出回路３０３が時間ｔ２のとき出力する判定電圧と差動検出回路３０４が時間ｔ１のときに出力する判定電圧は同じであり、差動増幅回路３０２で引き抜かれる電流値は等しい。一方、オフセット有の波形９０７、９０８が入力した場合、受信回路３００の差動検出回路３０３が時間ｔ２のとき出力する判定電圧と差動検出回路３０４が時間ｔ１のときに出力する判定電圧が異なり、差動増幅回路３０２で引き抜かれる電流値がＰ極出力端子３０７で多くなりオフセットキャンセル効果が得られる。
【００４１】
以上、図３に示す受信回路３００はイコライズ回路として低電力であり、従来単体で実現していたオフセットキャンセル回路の機能を併せ持ちさらなる低消費電力を可能としている。また、受信回路３００を備える半導体装置である集積回路１０４と、集積回路１０４を備える情報処理システム１００もシリアル伝送に要する電力が抑えられ、低消費電力となる。なお、本実施例では、受信回路２０６の出力はＣＤＲ回路２０８に入力されているが、本発明の受信回路の適用先はこの構成に限らない。例えば、受信回路２０６の出力を回路構成として出力回路２０４と同等な出力回路の入力部に直接接続することで、ＣＤＲ回路でデータを取り込みリタイミングすることなく、受信回路２０６に入力されたデータに本発明の等化処理およびオフセットキャンセルを実施した後、出力回路２０４でデータを出力することができる。
【００４２】
本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。
【符号の説明】
【００４３】
１００…情報処理システム、１０１…ドータボード（カード）、１０２…集積回路、１０３…ドータボード（カード）、１０４…集積回路、１０５…バックプレーン、１０６…信号配線、１０７…信号配線、２０１…パラレルデータ、２０２…パラレル・シリアルデータ変換回路、２０３…シリアルデータ、２０４…出力回路、２０５…伝送路、２０６…受信回路、２０７…シリアルデータ、２０８…クロックデータ再生回路、２０９…シリアルデータ、２１０…シリアル・パラレルデータ変換回路、２１１…パラレルデータ、２１２…位相同期回路（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、２１３…クロック、２１４…送信側シリアライザ・デシリアライザ回路、２１５…位相同期回路（ＰＬＬ：  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、２１６…クロック、２１７…受信シリアライザ・デシリアライザ回路、３００…受信回路、３０１…差動増幅回路、３０２…差動増幅回路、３０３…差動検出回路、３０４…差動検出回路、３０５…Ｐ極入力端子、３０６…Ｎ極入力端子、３０７…Ｐ極出力端子、３０８…Ｎ極出力端子、３０９…出力端子、３１０…出力端子、３１１…電流源トランジスタのゲート電圧、４０１…Ｐ極入力端子、４０２…Ｎ極入力端子、４０３…出力端子、４０４…電流源トランジスタのゲート電圧、４０５…電流源トランジスタ、４０６…スイッチトランジスタ、４０７…スイッチトランジスタ、４０８…負荷抵抗トランジスタ、４０９…負荷抵抗トランジスタ。
【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１】
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【図５】
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【図６】
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【図７】
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