(57)【要約】【課題】画像の劣化を抑制する。【解決手段】半導体基板４０内の表面にフォトダイオード４２を有する画素領域１０と、前記画素領域とその周辺に配置された周辺回路領域２０との間に配置され、前記半導体基板内の表面に前記フォトダイオードと機能が異なる画素を有する非画素領域と、を具備し、前記非画素領域における前記半導体基板内で、かつ前記画素の下方に空洞４１が形成されている。【選択図】      図３
2012253224.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の表面にフォトダイオードを有する画素領域と、
前記画素領域とその周辺に配置された周辺回路領域との間に配置され、前記半導体基板内の表面に前記フォトダイオードと機能が異なる画素を有する非画素領域と、
を具備し、
前記非画素領域における前記半導体基板内で、かつ前記画素の下方に空洞が形成されていることを特徴とする固体撮像装置。
【請求項２】
前記非画素領域は、前記画素領域と前記周辺回路領域との間に配置され、前記画素としてＯＢ画素を有するＯＢ領域を含み、
前記空洞は、前記ＯＢ領域における前記半導体基板内で、かつ前記ＯＢ画素の下方に形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記非画素領域は、前記画素領域と前記ＯＢ領域との間に配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域をさらに含むことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記空洞は、前記ダミー画素領域における前記半導体基板内で、かつ前記ダミーフォトダイオードの下方に形成されていることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記非画素領域は、前記画素領域に隣接して配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域を含み、
前記空洞は、前記ダミー画素領域における前記半導体基板内で、かつ前記ダミーフォトダイオードの下方に形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記非画素領域は、前記画素領域と前記周辺回路領域との間に配置され、前記画素としてＯＢ画素を有するＯＢ領域をさらに含み、
前記ダミー画素領域は、前記画素領域と前記ＯＢ領域との間に配置されることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
画素領域と、前記画素領域とその周辺に配置された周辺回路領域との間に配置される非画素領域と、を具備する固体撮像装置の製造方法であって、
前記非画素領域における前記半導体基板内に、複数の第１トレンチを形成する工程と、
前記半導体基板に熱処理を行うことによって、前記複数の第１トレンチを変化させて前記非画素領域における前記半導体基板内に１つの空洞を形成する工程と、
前記画素領域における前記半導体基板内の表面にフォトダイオードを形成するとともに、前記非画素領域における前記半導体基板内の表面で、かつ前記空洞の上方に前記フォトダイオードと機能が異なる画素を形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項８】
前記非画素領域は、
前記画素領域と前記周辺回路領域との間に配置され、前記画素としてＯＢ画素を有するＯＢ領域と、
前記画素領域と前記ＯＢ領域との間に配置され、前記画素としてダミーフォトダイオードを有するダミー画素領域と、
を含み、
前記空洞を前記ＯＢ領域および前記ダミー画素領域のうち少なくともいずれかの領域における前記半導体基板内に形成することを特徴とする請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記複数の第１トレンチを形成する工程において、前記周辺回路領域の外側に配置されたダイシングラインにおける前記半導体基板内にアライメントマーク用の第２トレンチを形成することを特徴とする請求項７または請求項８に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラ等に使われる固体撮像装置として、ＣＭＯＳイメージセンサやＣＣＤイメージセンサが提案され、商品化されている。
これらＣＭＯＳイメージセンサやＣＣＤイメージセンサ等の固体撮像装置において、画素領域に形成されたフォトダイオード（光電変換部、有効画素）に光が入射される。このように入射した光は、光電変換されて電気信号に変わる。
【０００３】
その際、フォトダイオードを通過して半導体基板４０の深くに入り込んだ光の一部が画素領域に隣接するオプティカルブラック（ＯＢ：Optical Black）領域に流れ込んでしまう。ＯＢ領域には、黒基準レベルを設定するＯＢ画素（無効画素）が形成されている。このＯＢ画素に上述した光が侵入することにより、黒基準レベルの精度が下がり、画素特性が劣化してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７３９９３号公報
【特許文献２】特開２００６−９３６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素特性の向上を図る固体撮像装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による固体撮像装置は、半導体基板内の表面にフォトダイオードを有する画素領域と、前記画素領域とその周辺に配置された周辺回路領域との間に配置され、前記半導体基板内の表面に前記フォトダイオードと機能が異なる画素を有する非画素領域と、を具備し、前記非画素領域における前記半導体基板内で、かつ前記画素の下方に空洞が形成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置の回路構成を示す回路図。
【図２】第１の実施形態に係る固体撮像装置の構成を示す平面図。
【図３】図２におけるIII-III線に沿った断面図。
【図４】第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図６】図５に続く、第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図７】図６に続く、第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図８】図７に続く、第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図９】第１の実施形態に係る固体撮像装置のＥＳＳ形成工程を示す平面図。
【図１０】第２の実施形態に係る固体撮像装置の構成を示す平面図。
【図１１】図１０におけるXI-XI線に沿った断面図。
【図１２】第２の実施形態に係る固体撮像装置の変形例１の構成を示す平面図。
【図１３】図１２におけるXIII-XIII線に沿った断面図。
【図１４】第２の実施形態に係る固体撮像装置の変形例２の構成を示す平面図。
【図１５】図１４におけるXV-XV線に沿った断面図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜第１の実施形態＞
図１乃至図９を用いて、第１の実施形態について説明する。第１の実施形態は、ＯＢ領域３０の半導体基板（例えば、シリコン基板）４０内に形成されたＯＢ画素（無効画素）４４の下方に、遮光のための空洞４１が形成される例である。
【００１０】
［回路構成例］
以下に図１を用いて、第１の実施形態に係る固体撮像装置１００の回路構成について説明する。図１は、第１の実施形態に係る固体撮像装置１００の回路構成を示す回路図である。
【００１１】
図１に示すように、固体撮像装置１００は、画素アレイ領域２００および周辺回路領域を有している。また、画素アレイ領域２００は、画素領域１０およびＯＢ領域３０を含んでいる。
【００１２】
画素領域１０には、複数の単位セル１１が二次元にマトリクス状に配列されている。なお、図１において、画素領域１０には、例えば２行×３列分の単位セル１１が示されているが、これに限らない。
【００１３】
各単位セル１１は、第１フォトダイオード１２ａ、第２フォトダイオード１２ｂ（光電変換部、有効画素）、第１転送トランジスタ１３ａ、第２転送トランジスタ１３ｂ、増幅トランジスタ１４、およびリセットトランジスタ１５を含んでいる（２画素１セル構造）。
【００１４】
第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、入射光を光電変換して得た電荷を蓄積するように構成されている。また、第１フォトダイオード１２ａのアノードは接地され、カソードは第１転送トランジスタ１３ａの電流経路の一端に接続されている。同様に、第２フォトダイオード１２ｂのアノードは接地され、カソードは第２転送トランジスタ１３ｂの電流経路の一端に接続されている。
【００１５】
第１転送トランジスタ１３ａおよび第２転送トランジスタ１３ｂはそれぞれ、第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂの出力信号（光電変換信号）を読み出す。これら第１転送トランジスタ１３ａおよび第２転送トランジスタ１３ｂの電流経路の他端はそれぞれ、増幅トランジスタ１４のゲートに共通に接続されている。第１転送トランジスタ１３ａおよび第２転送トランジスタ１３ｂの電流経路の各他端と増幅トランジスタ１４のゲートとの接続点が、浮遊拡散層ＦＤとなる。
【００１６】
増幅トランジスタ１４は、第１転送トランジスタ１３ａおよび第２転送トランジスタ１３ｂの出力信号を増幅する。この増幅トランジスタ１４のソースは、垂直信号線２６に接続されている。
【００１７】
リセットトランジスタ１５は、第１転送トランジスタ１３ａおよび第２転送トランジスタ１３ｂの出力信号電荷をリセットする。このリセットトランジスタ１５のゲートは、リセット線２４に接続されている。
【００１８】
ＯＢ領域３０は、画素領域１０に隣接して形成され、画素アレイ領域２００における端部に配置されている。言い換えると、ＯＢ領域３０は、画素領域１０と後述する周辺回路領域２０との間に位置している。なお、図１において、ＯＢ領域３０は、画素アレイ領域２００における一端部に形成されているが、これに限らない。すなわち、画素領域１０を囲むようにその周囲に沿って形成されていてもよい。
【００１９】
ＯＢ領域３０には、画素領域１０と同様に、複数の単位セル１１が配列されている。なお、図１において、ＯＢ領域３０には、例えば３行×１列分の単位セル１１が示されているが、これに限らない。
【００２０】
ＯＢ領域３０における各単位セル１１は、画素領域１０における各単位セル１１と同様の構成を有している。すなわち、第１フォトダイオード１２ａ、第２フォトダイオード１２ｂ、第１転送トランジスタ（第１トランスファゲート）１３ａ、第２転送トランジスタ（第２トランスファゲート）１３ｂ、増幅トランジスタ１４、およびリセットトランジスタ１５を含んでいる（２画素１セル構造）。
【００２１】
ここで、ＯＢ領域３０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、画素領域１０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂとは機能が異なる。
【００２２】
より具体的には、ＯＢ領域３０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、画素領域１０において光電変換された電荷に対する基準電位（暗電圧又はリセット電圧）を形成する。すなわち、ＯＢ領域３０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、黒基準レベルを設定するものである。
【００２３】
なお、ＯＢ領域３０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、フォトダイオードとしての機能（光電変換する機能）は有さない。このため、ＯＢ領域３０における第１フォトダイオード１２ａおよび第２フォトダイオード１２ｂは、無効画素、ＯＢ画素、または黒基準画素等と称される。
【００２４】
周辺回路領域２０には、画素領域１０を走査する垂直シフトレジスタ（VERTICAL SHIFT REGISTER）２１、水平シフトレジスタ（HORIZONTAL SHIFT REGISTER）２２、水平選択トランジスタ２５、水平信号線２７、および負荷トランジスタ２８が設けられている。
【００２５】
垂直シフトレジスタ２１は、リセット線２４を介して、リセットトランジスタ１５にリセット信号を供給する。
【００２６】
水平シフトレジスタ２２は、水平選択トランジスタ２５のゲートに接続され、水平選択パルスを供給する。
【００２７】
水平選択トランジスタ２５は、水平シフトレジスタ２２の水平選択パルスにより選択される。水平選択トランジスタ２５の電流経路の一端は水平信号線２７に接続され、他端は増幅トランジスタ１４のソースに接続された垂直信号線２６の一端に接続されている。
【００２８】
負荷トランジスタ２８の電流経路の一端は、垂直信号線２６の他端に接続されている。
【００２９】
［構成例］
以下に図２および図３を用いて、第１の実施形態に係る固体撮像装置１００の構成例について説明する。図２は、第１の実施形態に係る固体撮像装置１００の構成を示す平面図である。図３は、第１の実施形態に係る固体撮像装置１００の構成を示す断面図であり、図２におけるIII-III線に沿った断面図である。
【００３０】
図３に示すように、第１の実施形態に係る固体撮像装置１００は、画素アレイ領域２００および周辺回路領域を有している。また、画素アレイ領域２００は、画素領域１０およびＯＢ領域を含んでいる。
【００３１】
まず、画素領域１０について説明する。
【００３２】
画素領域１０において、例えばＰ型の半導体基板４０内の表面には、Ｎ型の不純物拡散層からなるフォトダイオード（光電変換部、有効画素）４２が形成されている。このフォトダイオード４２は、画素領域１０に入射した光を光電変換して得た電荷を蓄積するように構成されている。
【００３３】
隣接する２つのフォトダイオード４２間で、かつ半導体基板４０内の表面には、ＳＴＩ（Shallow Trench Isolation）４３が形成されている。すなわち、ＳＴＩ４３は、隣接する２つのフォトダイオード４２を絶縁分離している。
【００３４】
フォトダイオード４２と図示せぬ浮遊拡散層との間で、かつ半導体基板４０上には、図示せぬ絶縁膜を介して転送トランジスタのゲート電極４６が形成されている。このゲート電極４６は、フォトダイオード４２で溢れた電荷を浮遊拡散層に転送するように構成されている。また、ゲート電極４６は、例えばポリシリコンで構成されている。ゲート電極４６を覆うように、全面に絶縁膜４８が形成されている。
【００３５】
絶縁膜４８上には、第１配線層４９が形成されている。この第１配線層４９は、図示せぬコンタクトを介してゲート電極４６や浮遊拡散層と接続されている。また、第１配線層４９は、例えばアルミニウムまたは銅で構成されている。第１配線層４９を覆うように、全面に絶縁膜５０が形成されている。
【００３６】
絶縁膜５０上には、第２配線層５１が形成されている。この第２配線層５１は、図示せぬコンタクトを介して第１配線層４９と接続されている。また、第２配線層５１は、例えばアルミニウムまたは銅で構成されている。なお、第１配線層４９とは接続されず、浮遊している第２配線層５１も存在する。このような浮遊した第２配線層５１は、フォトダイオード４２の形成領域以外に形成され、遮光膜として機能する。これら第２配線層５１を覆うように、全面に絶縁膜５２が形成されている。
【００３７】
絶縁膜５２上には、画素領域１０以外に形成され得る第３配線層５３を覆うように絶縁膜５４が形成されている。この絶縁膜５４上には、特定波長光を分離するためのカラーフィルタ５４および画像光信号を光電変換層に集光させるためのマイクロレンズ５５が設けられている。
【００３８】
次に、ＯＢ領域３０について説明する。
【００３９】
ＯＢ領域３０は、画素領域１０に隣接して形成されている。言い換えると、ＯＢ領域３０は、画素アレイ２００の端部で、かつ画素領域１０と後述する周辺回路領域２０との間に配置されている。また、ＯＢ領域３０は、画素アレイ２００の端部の一部に選択的に形成されてもよいし、全部に形成されてもよい。言い換えると、ＯＢ領域３０は、画素領域１０の周囲の一面に形成されても、全面に形成されてもよい。なお、図２は、ＯＢ領域３０が画素領域１０の周囲の一面に配置された例を示している。
【００４０】
ＯＢ領域３０において、画素領域１０と異なる点は、フォトダイオード４２のかわりにＯＢ画素４４が形成されている点、および遮光膜として機能する第３配線層５３が形成されている点である。
【００４１】
より具体的には、ＯＢ領域３０において、例えばＮ型の不純物拡散層からなるＯＢ画素（無効画素、黒基準画素）４４は、Ｐ型の半導体基板４０内の表面に形成されている。このＯＢ画素４４は、画素領域１０において光電変換された電荷に対する基準電位（暗電圧又はリセット電圧）を形成し、黒基準レベルを設定するように構成されている。
【００４２】
また、第３配線層５３は、絶縁膜５２上に形成されている。この第３配線層５３は、ＯＢ領域３０の全面を覆うように形成され、ＯＢ画素４４に光が入射しないように遮光膜として機能する。また、第３配線層５３は、通常の配線と同様、例えばアルミニウムまたは銅で構成されている。
【００４３】
また、半導体基板４０内で、かつＯＢ画素４４の下方に、空洞４１が形成されている。この空洞４１の詳細については、後述する。
【００４４】
また、ＯＢ領域３０と画素領域１０との間の絶縁膜４８，５０，５２に、図示せぬコンタクトを接続することで、第１配線層４９、第２配線層、および第３配線層５３を連結させて、これらを壁状に形成してもよい。これにより、画素領域１０からＯＢ領域３０へと斜め方向に入射してくる光を遮ることができる。
【００４５】
次に、周辺回路領域２０について説明する。
【００４６】
周辺回路領域２０は、ＯＢ領域３０に隣接して形成されている。言い換えると、周辺回路領域２０は、ＯＢ領域３０および画素領域１０（画素アレイ２００）の周辺に配置されている。周辺回路領域２０には、ＯＢ領域３０および画素領域１０の各画素等を制御するための制御回路等が形成されている。
【００４７】
周辺回路領域２０において、半導体基板４０上に、トランジスタ等の素子が形成されている。
【００４８】
より具体的には、周辺回路領域２０において、半導体基板４０内には、トランジスタのソース／ドレイン拡散層４５が形成されている。ソース／ドレイン拡散層４５の間で、かつ半導体基板４０上には、図示せぬ絶縁膜を介してトランジスタのゲート電極４６が形成されている。ゲート電極４６は、例えばポリシリコンで構成されている。ゲート電極４６を覆うように、全面に絶縁膜４８が形成されている。
【００４９】
絶縁膜４８上には、第１配線層４９が形成されている。この第１配線層４９は、絶縁膜４８内に形成されたコンタクト４７を介してトランジスタのゲート電極４６やソース／ドレイン拡散層４５と接続されている。また、第１配線層４９は、例えばアルミニウムまたは銅で構成されている。第１配線層４９を覆うように、全面に絶縁膜５０が形成されている。
【００５０】
絶縁膜５０上には、第２配線層５１が形成されている。この第２配線層５１は、図示せぬコンタクトを介して第１配線層４９と接続されている。また、第２配線層５１は、例えばアルミニウムまたは銅で構成されている。第２配線層５１を覆うように、全面に絶縁膜５２が形成されている。
【００５１】
絶縁膜５２上には、第３配線層５３が形成されている。この第３配線層５３は、図示せぬコンタクトを介して第２配線層５１と接続されている。また、第３配線層５３は、例えばアルミニウムまたは銅で構成されている。第３配線層５３を覆うように、全面に絶縁膜５４が形成されている。
【００５２】
ここで、本実施形態において、ＯＢ領域３０における半導体基板４０内で、かつＯＢ画素４４の下方に、空洞（キャビティ、エアギャップ）４１が形成されている。言い換えると、空洞４１を有する半導体基板４０内で、かつ空洞４１の上方に、ＯＢ画素４４が形成されている。
【００５３】
空洞４１の上面は、ＯＢ画素４４の下面（底面）に接して形成されている。しかし、これに限らず、空洞４１はＯＢ画素４４の底面に接することなく、これらの間に半導体基板４０と同じ不純物濃度の半導体層が設けられていてもよい。なお、ＳＴＩ４３の底面は、ＯＢ画素４４の底面よりも高い。このため、空洞４１の上面は、ＳＴＩ４３と接していない。
【００５４】
また、図２の斜線部に示すように、空洞４１は、平板状に形成され、ＯＢ領域３０の全面を下方から覆うように形成されている。なお、空洞４１は、ＯＢ領域３０の下方全面ではなく、ＯＢ領域３０におけるＯＢ画素４４の下方を覆うように形成されればよい。また、空洞４１は、ＯＢ領域３０におけるＯＢ画素４４の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。さらに、平板状に限らず、球状またはパイプ状の複数の空洞４１がＯＢ画素４４の底面の一部を選択的に覆うように形成されてもよい。
【００５５】
また、図２において、ＯＢ領域３０が画素アレイ２００の一端部に配置される例を示しているが、ＯＢ領域３０が画素アレイ２００の全端部（画素領域１０の周囲全面）に配置される場合、空洞４１は画素アレイ２００の全端部に配置されるＯＢ領域３０の下方全面に形成され得る。なお、この場合も、空洞４１はＯＢ領域３０におけるＯＢ画素４４の下方を覆うように、またはその一部を選択的に覆うように形成されてもよい。
【００５６】
空洞４１は、例えば、ＥＳＳ（Empty Space in Silicon）形成技術によって、形成される。ＥＳＳ形成技術については、後述する。ＥＳＳ形成技術によって形成された空洞４１は、ＥＳＳ領域とも称される。空洞４１の上方の半導体層（半導体基板４０、またはＯＢ画素４４を構成する不純物拡散層）は、半導体基板４０の構成原子（例えば、シリコン）が再結晶化した半導体領域である。このＥＳＳ領域４１上の再結晶化した半導体領域は、ＳＯＮ（Silicon On Nothing）領域（または、ＳＯＮ層）とも称される。
【００５７】
空洞４１の内部は、空洞の形成時の製造プロセスおよびその条件に応じて、例えば、真空状態、空気が封入された状態、またはプロセスガスが封入された状態となっている。空洞４１（空洞の内部の部材）の屈折率は、半導体基板（シリコン基板）４０の屈折率よりも小さい。すなわち、ＯＢ画素４４の下方に、そのＯＢ画素４４を構成する不純物拡散層（シリコン基板４０）の屈折率よりも小さい屈折率を有する部材（例えば、真空層、空気層またはガス層）が設けられている。
【００５８】
ここで、不純物拡散層（シリコン基板４０）としてのシリコンの屈折率ＮＳｉが３．６であり、空洞（真空または空気）４１の屈折率Ｎａｉｒが１．０である場合を考える。
【００５９】
画素領域１０におけるフォトダイオード４２の深くに入り込んだ光ＬＡがＯＢ画素４４に対して下方側から入射角θ≧１５°で入射する場合、その入射した光ＬＡは、空洞４１とシリコン基板４０との界面（空洞４１の下部側の界面）で、全反射する。すなわち、ＯＢ画素４４に対して下方側から入射してくる光ＬＡを遮ることができる。
【００６０】
また、光ＬＡがＯＢ画素４４の下方側から入射角θ≦１５°で入射する場合、その入射した光ＬＡは、空洞４１内に侵入する。しかし、空洞４１内に侵入した光ＬＡは、再び空洞４１とシリコン基板４０（不純物拡散層）との界面（空洞４１の上部側の界面）に入射する。すなわち、全く界面が存在しない（空洞４１が存在しない）場合と比較して、空洞４１とシリコン基板４０との界面があることで、ＯＢ画素４４に侵入する光は、非常に減少する。
【００６１】
［製造方法］
以下に図４乃至図９を用いて、第１の実施形態に係る固体撮像装置１００の製造方法について説明する。図４乃至図８は、第１の実施形態に係る固体撮像装置１００の製造工程を示す断面図である。図９は、第１の実施形態に係る固体撮像装置１００のＥＳＳ形成工程を示す平面図である。
【００６２】
なお、ここでは、フォトダイオード４２、ＯＢ画素４４、転送トランジスタ等の形成工程、およびその後の工程は周知であり、種々の形成方法を適用することができる。このため、上記工程の説明は省略し、主に半導体基板４０内の空洞４１の形成方法について説明する。
【００６３】
まず、図４に示すように、例えば単結晶のシリコン基板である半導体基板４０上の全面に、マスク材６０が形成される。このマスク材６０上に、フォトレジストパターン６１が形成される。このフォトレジストパターン６１は、後にＯＢ領域３０における半導体基板４０が加工され得るようなパターンを有する。
【００６４】
次に、図５に示すように、フォトレジストパターン６１をマスクとして、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）により、マスク材６０がパターニングされ、マスク材６０にフォトレジストパターン６１が転写される。
【００６５】
次に、図６に示すように、フォトレジストパターン６１がアッシング（灰化）されて剥離される。その後、マスク材６０をマスクとして異方性エッチング、例えばＲＩＥにより、半導体基板４０がパターニングされる。これにより、半導体基板４０内のＯＢ画素４４が形成される領域に複数のトレンチ７１が２次元的に配列されるように形成される。
【００６６】
ここで、トレンチ７１は、例えば、半径が０．２μｍ、深さが２μｍである。すなわち、後の工程において、空洞を形成するように、その深さおよび孔径（直径）が調整される。より具体的には、トレンチ７１の底に空洞を形成するために、トレンチ深さ／トレンチ直径の値（アスペクト比）を３以上にする必要がある。
【００６７】
また、隣接するトレンチ７１の最短の間隔は、例えば０．８μｍである。すなわち、後の工程において、隣接するトレンチ７１によって形成される空洞同士を一体化するように、その間隔が調整される。複数のトレンチ７１のレイアウトの詳細については、後述する。
【００６８】
なお、マスク材６０は、異方性エッチングによるシリコン基板４０のパターニングの際にシリコンよりもエッチングレートが十分に遅い材料が望ましい。例えば、異方性エッチングにＲＩＥを用いた場合、シリコン酸化膜またはシリコン窒化膜とシリコン酸化膜との積層膜などが適している。
【００６９】
このとき、図６に示すように、トレンチ７１の形成と同時に、周辺回路領域２０の外側に位置するダイシングライン７０における半導体基板４０内にも、トレンチ７２が形成される。このトレンチ７２は、後の工程において、ＯＢ領域３０におけるトレンチ７１が空洞４１となる際に、これらの位置を認識するためのアライメントマークである。すなわち、トレンチ７２は、後の工程において、空洞を形成しないように、その深さおよび直径が調整される。より具体的には、アライメントマーク用のトレンチ７２としては、トレンチ深さ／トレンチ直径の値（アスペクト比）を３以下にする必要があり、望ましくは０．６以下にする。ここでは、例えば、トレンチ７２は、深さを２μｍ、直径を３．３μｍ以上とする。なお、アライメントマーク用のトレンチ７２の形状は、円、四角、または十字等のいずれでもよい。
【００７０】
次に、図７に示すように、マスク材６０が除去された後、減圧下（大気圧よりも低い圧力）の非酸化性雰囲気、好ましくはＳｉＯ２を還元する雰囲気で高温アニールが行われる。すなわち、ＥＳＳ形成工程が行われる。
【００７１】
より具体的には、１１００℃、１０Ｔｏｒｒの１００％水素雰囲気中において、高温アニールが行われる。これにより、図７を経て図８に示すように、各トレンチ７１の開口部が閉ざされて空洞が形成される。さらに、隣接するトレンチ７１の空洞同士が一体化することによって、ＯＢ領域３０におけるシリコン基板４０の内部に１つの平板状の空洞４１が形成される。すなわち、複数のトレンチ７１が１つの平板状の空洞４１に変化する。ここでは、熱処理温度を１１００℃としたがそれよりも高くてもよい。空洞７１の形成原理について、以下に詳説する。
【００７２】
上記高温アニール処理により、シリコン基板４０において、その表面エネルギーを小さくするように、構成原子であるシリコン原子のマイグレーションが生じる。このため、トレンチ７１が形成された領域において、隣接するトレンチ７１間のシリコン原子がトレンチ７１の底部側から開口部側に移動する。その結果、図７に示すように、トレンチ７１の開口部の寸法が狭くなり、底部の寸法が大きくなる。そして、所定の期間の高温アニール処理により、シリコン原子のマイグレーションがさらに進行すると、トレンチ７０Ｘの開口部が、トレンチの底部側からトレンチの開口部側（基板表面側）にマイグレートしたシリコン原子よって塞がる。その結果、図８に示すように、シリコン基板４０内に、空洞７１が形成される。すなわち、複数のトレンチ７１の底部側において、空洞同士がつながって、一体化する。
【００７３】
また、シリコン基板４０内における空洞７１の上方には、マイグレートしたシリコン原子が再結晶化した層が形成される。この再結晶化層の特性は、その他のシリコン基板４０内の領域と同様である。また、再結晶化層の上面が、その他の領域のシリコン基板４０の上面より窪み、段差が生じることもある。
【００７４】
このとき、図示はしないが、ダイシングライン７０に形成されたトレンチ７２の開口部は閉ざされず、トレンチ７２はアライメントマーク用として残存する。
【００７５】
ここで、シリコン基板４０内に平板状の空洞４１が形成されるか否かは、初期のトレンチ７１のレイアウトによって決まる。本実施形態のように、トレンチ７１の最短の間隔が０．８μｍの場合、図８に示したように、それぞれのトレンチ７１の底にて形成される空洞同士が一体化して、大きな平板状の空洞４１が形成される。以下に、複数のトレンチ７１のレイアウト例について説明する。
【００７６】
図９（ａ）に示すように、平板状の空洞４１を形成するために、同一形状および同一寸法（直径および深さ）の円柱状の複数のトレンチ７１がマトリクス状に配列される。半径Ｒの円柱状のトレンチ７１がアスペクト比３以上の場合に作る球状のＥＳＳの直径は、トレンチ７１の深さにより若干変化するが、概ね２×２Ｒ＝４Ｒである。このため、隣接するトレンチ７１の最短の間隔をＷとした場合、２Ｒ＋Ｗ＜４Ｒ、すなわちＷ＜２Ｒとなるように複数のトレンチ７１を配列する。これにより、各トレンチ７１の空洞が一体化して平板状の空洞４１を形成することができる。なお、円柱状の複数のトレンチ７１は、同一形状および同一寸法に限らず、またマトリクス状に配列されることに限らない。すなわち、トレンチ７１の寸法や隣接するトレンチ間の間隔を適宜調整することで平板状の空洞４１を形成することができる。
【００７７】
一方、図９（ｂ）に示すように、平板状の空洞４１を形成するために、同一形状および同一寸法（幅および深さ）のスリット状の複数のトレンチ７１が配列されてもよい。幅２Ｒ’のスリット状のトレンチ７１が作るパイプ状のＥＳＳの幅はトレンチ７１の深さにより若干変化するが、概ね２×２Ｒ’＝４Ｒ’である。このため、隣接するトレンチ７１の最短の間隔をＷ’とした場合、２Ｒ’＋Ｗ’＜４Ｒ’、すなわちＷ’＜２Ｒ’となるように複数のトレンチ７１を配列する。これにより、各トレンチ７１の空洞が一体化して平板状の空洞４１を形成することができる。
【００７８】
なお、空洞４１の形状は、トレンチ７１の寸法（直径及び深さ）や隣接するトレンチ間の間隔によって、球状やパイプ状にすることもできる。すなわち、ＯＢ領域４１における半導体基板４０内において、１つの平板状の空洞４１のみならず、複数の平板状、球状、またはパイプ状の空洞４１を形成してもよく、これらを組み合わせて複数の空洞４１を形成してもよい。
【００７９】
次に、図３に示すように、各領域において、半導体基板４０に、素子分離用のトレンチが形成される。ここで、ＯＢ領域３０における素子分離用のトレンチは、空洞７１に達さないように形成される。すなわち、ＯＢ領域３０における素子分離用のトレンチは空洞７１の上方に形成されるため、その深さが空洞７１の上面に達さないように形成される。言い換えると、ＯＢ領域３０における素子分離用のトレンチは、空洞７１の上方の半導体基板４０（再結晶化層）を貫通しないように形成される。すなわち、ＯＢ領域３０における素子分離用のトレンチは、そのエッチングマージン、および前工程におけるシリコン原子のマイグレーションマージンを考慮して形成される。その後、素子分離用のトレンチに絶縁膜が埋め込まれ、半導体基板４０内の表面にＳＴＩ４３が形成される。
【００８０】
その後、半導体基板４０内におけるＳＴＩ４３の下方に、半導体基板４０とは異なる導電型（例えば、Ｎ型）の不純物イオンを注入してもよい。これにより、素子分離をより完全なものにすることができる。
【００８１】
次に、画素領域１０およびＯＢ領域３０において、半導体基板４０内の表面に、Ｐ型およびＮ型の不純物イオンが注入される。これにより、画素領域１０における半導体基板４０内の表面に、不純物拡散層からなるフォトダイオード４４が形成される。一方、ＯＢ領域３０における半導体基板４０内の表面に、不純物拡散層からなるＯＢ画素４４が形成される。すなわち、ＯＢ領域３０におけるＯＢ画素４４は、空洞４１の上方に形成される。このとき、ＯＢ画素４４は、空洞４１の上面に接するように形成されてもよいし、接さなくてもよい。
【００８２】
その後、各領域においてゲート電極４６、第１配線層４９、および第２配線層５１が形成され、またＯＢ領域３０および周辺回路領域２０において第３配線層５３が形成され、さらに画素領域１０においてカラーフィルタ５４、およびマイクロレンズ５５が周知の方法により形成される。
【００８３】
［効果］
上記第１の実施形態によれば、ＯＢ領域３０における半導体基板４０内で、かつＯＢ画素４４の下方に、遮光のための空洞４１が形成されている。この空洞４１の屈折率は、半導体基板４０の屈折率よりも小さい。これにより、画素領域１０のフォトダイオード４２を通過して半導体基板４０の深くに入り込み、下方側からＯＢ領域３０に入射する光ＬＡを半導体基板４０と空洞４１との界面において反射させることができる。すなわち、下方側からＯＢ領域３０に形成されたＯＢ画素４４への光の侵入を遮ることができる。したがって、黒基準レベルの精度を上げ、画素特性を向上させることができる。
【００８４】
＜第２の実施形態＞
図１０および図１１を用いて、第２の実施形態について説明する。第２の実施形態は、画素領域１０とＯＢ領域３０との間に、画素領域１０からＯＢ領域３０への光または電荷の漏れこみを抑制するためにダミー領域８０を配置させる例である。
【００８５】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、特に異なる点について説明する。
【００８６】
［構成例］
以下に図１０および図１１用いて、第２の実施形態に係る固体撮像装置１００の構成例について説明する。図１０は、第２の実施形態に係る固体撮像装置１００の構成を示す平面図である。図１１は、第２の実施形態に係る固体撮像装置１００の構成を示す断面図であり、図１０におけるXI-XI線に沿った断面図である。
【００８７】
図１１に示すように、第２の実施形態において、第１の実施形態と異なる点は、画素アレイ領域２００がダミー画素領域８０を含む点である。
【００８８】
より具体的には、ダミー画素領域８０は、画素領域１０に隣接して形成されている。言い換えると、ダミー画素領域８０は、画素領域１０の周囲全面に形成されている。また、ダミー画素領域８０の一部は、画素領域１０とＯＢ領域３０との間に位置している。なお、ダミー画素領域８０は、画素領域１０の周囲の一面のみに形成されていてもよく、少なくとも画素領域１０とＯＢ領域３０との間に形成されている。なお、図１０は、ダミー画素領域８０が画素領域１０の周囲全面に配置された例を示している。
【００８９】
ダミー画素領域８０において、画素領域１０と異なる点は、カラーフィルタ５４およびマイクロレンズ５５が形成されていない点、および画素領域１０におけるフォトダイオード４２と同様の構成であるダミーフォトダイオード４２’が形成されている点である。ダミー画素領域８０は、画素領域１０の端部の一部に形成された画素領域１０のダミーである。すなわち、ＯＢ領域３０におけるＯＢ画素４４と同様、ダミー画素領域８０におけるダミーフォトダイオード４２’は、フォトダイオードとしての機能（光電変換する機能）は有さない。これらフォトダイオードとは異なる画素を有するＯＢ領域３０およびダミー画素領域８０は非画素領域とも称される。
【００９０】
なお、ダミー画素領域８０の範囲は、適宜設定することができる。また、ダミー画素領域８０の全面を覆うように、遮光膜となる第３配線層５３を形成してもよい。
【００９１】
また、図１０の斜線部に示すように、空洞４１は、平板状に形成され、ＯＢ領域３０の全面を下方から覆うように形成されている。なお、空洞４１は、ＯＢ領域３０の下方全面ではなく、ＯＢ領域３０におけるＯＢ画素４４の下方を覆うように形成されればよい。また、空洞４１は、ＯＢ領域３０におけるＯＢ画素４４の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。
【００９２】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９３】
さらに、第２の実施形態では、画素領域１０とＯＢ領域３０との間に、ダミー領域８０が形成されている。これにより、画素領域１０とＯＢ領域３０との間の距離を大きくすることができる。したがって、画素領域１０からＯＢ領域３０への光や電荷の漏れこみを抑制することができる。すなわち、第１の実施形態と比べて、ＯＢ画素４４への光の侵入をより減少させることができる。
【００９４】
［変形例１］
以下に図１２および図１３を用いて、第２の実施形態に係る固体撮像装置１００の変形例１について説明する。図１２は、第２の実施形態に係る固体撮像装置１００の変形例１の構成を示す平面図である。図１３は、第２の実施形態に係る固体撮像装置１００の変形例１の構成を示す断面図であり、図１２におけるXIII-XIII線に沿った断面図である。
【００９５】
図１３に示すように、第２の実施形態における変形例１によれば、ダミー画素領域８０の半導体基板４０内に形成されたダミーフォトダイオード４２’の下方に、遮光のための空洞４１が形成されている。
【００９６】
空洞４１の上面は、ダミーフォトダイオード４２’の下面（底面）に接して形成されている。しかし、これに限らず、空洞４１はダミーフォトダイオード４２’の底面に接することなく、これらの間に半導体基板４０と同じ不純物濃度の半導体層が設けられていてもよい。なお、ＳＴＩ４３の底面は、ダミーフォトダイオード４２’の底面よりも高い。このため、空洞４１の上面は、ＳＴＩ４３と接していない。
【００９７】
また、図１２の斜線部に示すように、空洞４１は、平板状に形成され、ダミー画素領域８０の全面を下方から覆うように形成されている。なお、空洞４１は、ダミー画素領域８０の下方全面ではなく、ダミー画素領域８０におけるダミーフォトダイオード４２’の下方を覆うように形成されればよい。また、空洞４１は、ダミー画素領域８０におけるダミーフォトダイオード４２’の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。
【００９８】
上記変形例１によれば、ダミー画素領域８０の半導体基板４０内で、かつダミーフォトダイオード４２’の下方に、遮光のための空洞４１が形成されている。これにより、ダミー画素領域８０におけるダミーフォトダイオード４２’に侵入してきた光ＬＢを半導体基板４０（ダミーフォトダイオード４２’）と空洞４１との界面において反射させることができる。また、ＯＢ領域３０に隣接するダミー画素領域８０において、ダミーフォトダイオード４２’を通過した光ＬＢを半導体基板４０の深くまで侵入することを抑制することができる。その結果、ダミーフォトダイオード４２’を通過して半導体基板４０の深くに入り込み、下方側からＯＢ領域３０に入射する光を減少させることができる。
【００９９】
［変形例２］
以下に図１４および図１５用いて、第２の実施形態に係る固体撮像装置１００の変形例２について説明する。図１４は、第２の実施形態に係る固体撮像装置１００の変形例２の構成を示す平面図である。図１５は、第２の実施形態に係る固体撮像装置１００の変形例２の構成を示す断面図であり、図１４におけるXV-XV線に沿った断面図である。
【０１００】
図１５に示すように、第２の実施形態における変形例２によれば、ＯＢ領域３０の半導体基板４０内に形成されたＯＢ画素４４の下方、およびダミー画素領域８０の半導体基板４０内に形成されたダミーフォトダイオード４２’の下方に、遮光のための空洞４１が形成されている。
【０１０１】
また、図１４の斜線部に示すように、空洞４１は、平板状に形成され、ＯＢ領域３０の全面を下方から覆うように、かつダミー画素領域８０の全面を下方から覆うように形成されている。すなわち、空洞４１は、非画素領域の全面を下方から覆うように、形成されている。なお、空洞４１は、ＯＢ領域３０の下方全面およびダミー画素領域８０の下方全面ではなく、ＯＢ領域３０におけるＯＢ画素４４の下方およびダミー画素領域８０におけるダミーフォトダイオード４２’の下方を覆うように形成されればよい。また、空洞４１は、ＯＢ領域３０におけるＯＢ画素４４の下方およびダミー画素領域８０におけるダミーフォトダイオード４２’の下方を全て覆うように形成されなくてもよく、その一部を選択的に覆うように形成されてもよい。
【０１０２】
上記変形例２によれば、ダミー画素領域８０における半導体基板４０内で、かつダミーフォトダイオード４２’の下方に、遮光のための空洞４１が形成されている。これにより、ダミー画素領域８０におけるダミーフォトダイオード４２’に侵入してきた光ＬＢを半導体基板４０（フォトダイオード４２）と空洞４１との界面において反射させることができる。すなわち、ＯＢ領域３０に隣接するダミー画素領域８０において、ダミーフォトダイオード４２’を通過した光ＬＢを半導体基板４０の深くまで侵入することを抑制することができる。その結果、ダミーフォトダイオード４２’を通過して半導体基板４０の深くに入り込み、下方側からＯＢ領域３０に入射する光ＬＣを減少させることができる。
【０１０３】
さらに、ＯＢ領域３０における半導体基板４０内で、かつＯＢ画素４４の下方に、遮光のための空洞４１が形成されている。これにより、下方側からＯＢ領域３０に入射する光ＬＣを半導体基板４０と空洞４１との界面において反射させることができる。すなわち、ＯＢ画素４４への光の侵入をより抑制することができる。
【０１０４】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１０５】
１０…画素領域、２０…周辺回路領域、３０…ＯＢ領域、４０…半導体基板、４１…空洞、４２…フォトダイオード、４２’…ダミーフォトダイオード、４４…ＯＢ画素、８０…ダミー画素領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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