(57)【要約】【課題】簡易な構成で歪を抑制しつつ消費電流を低減する。【解決手段】増幅回路１００は、正入力端子Ｔ１と負入力端子Ｔ２とに供給される電圧の差分を増幅し差分電圧Ｖａを出力する差動増幅部１０と、入力信号Ｖｉｎの電圧を検出し検出電圧Ｖｂを出力する入力電圧検出部２０と、正電源電圧＋Ｖｃｃが供給される正電源端子Ｔ６と出力端子Ｔｏｕｔとの間に設けられ、出力端子Ｔｏｕｔから電流を吐き出すＰＭＯＳ３１と、負電源電圧−Ｖｃｃが供給される負電源端子Ｔ７と出力端子Ｔｏｕｔとの間に設けられ、出力端子Ｔｏｕｔから電流を吸い込むＮＭＯＳ３２とを有する出力部３０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
正入力端子と負入力端子とに供給される電圧の差分を増幅し差分電圧を出力する差動増幅部と、
入力信号の電圧を検出し検出電圧を出力する入力電圧検出部と、
第１電源電圧が供給される第１電源端子と出力端子との間に設けられ、前記出力端子から電流を吐き出す第１トランジスタと、第２電源電圧が供給される第２電源端子と前記出力端子との間に設けられ、前記出力端子から電流を吸い込む第２トランジスタとを有する出力部とを備え、
前記第１トランジスタのゲートに前記差分電圧を供給し、前記第２トランジスタのゲートに前記検出電圧を供給する、
ことを特徴とする増幅回路。
【請求項２】
前記入力電圧検出部は、
第１制御入力端子と、
第２制御入力端子と、
前記第１制御入力端子とゲートが接続される第１のＮチャネルトランジスタと、
前記第２制御入力端子とゲートが接続される第２のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタのソースと前記第２のＮチャネルトランジスタのソースとの間に接続された抵抗と、
前記第１のＮチャネルトランジスタのソースに接続された第１の定電流源と、
前記第２のＮチャネルトランジスタのソースに接続された第２の定電流源と、
前記第１のＮチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第１電源電圧が供給される第１のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第１電源電圧が供給される第２のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのドレインから出力される信号を反転して前記検出電圧を出力する反転回路と、
を備えたことを特徴とする増幅回路。
【請求項３】
前記入力信号の振幅中心の電圧を振幅中心電圧としたとき、
前記第１制御入力端子には前記振幅中心電圧が供給され、
前記第２制御入力端子には、前記入力信号又は前記振幅中心電圧を基準として前記入力信号を分圧した電圧が供給される、
ことを特徴とする請求項１又は２に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
信号を増幅する方法として、無信号時にもバイアス電流が流れるＡ級増幅、無信号時にバイアス電流は流れないがクロスオーバ歪が発生するＢ級増幅、無信号時にバイアス電流を少し流しクロスオーバ歪を低減したＡＢ級増幅が知られている。
さらに、ＡＢ級増幅の無信号時のバイアス電流を低減する技術が、特許文献１に開示されている。この技術は、入力回路で＋側入力信号と−側入力信号との差電圧信号を生成し、差電圧信号に対応するバイアス電圧を出力回路に供給し、出力電流を帰還してバイアス電圧をフィードバック制御するフィードバックバイアス回路を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６０７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に開示された技術では、回路構成が複雑であり、フィードバックバイアス回路自体で電流が消費されるため消費電流が大きいといった問題があった。
以上の事情を考慮して、本発明は、簡易な構成で、歪を抑制しつつ消費電流を低減する増幅回路を提供することを解決課題とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために本発明に係る増幅回路は、正入力端子と負入力端子とに供給される電圧の差分を増幅し差分電圧を出力する差動増幅部と、入力信号の電圧を検出し検出電圧を出力する入力電圧検出部と、第１電源電圧が供給される第１電源端子と出力端子との間に設けられ、前記出力端子から電流を吐き出す第１トランジスタと、第２電源電圧が供給される第２電源端子と前記出力端子との間に設けられ、前記出力端子から電流を吸い込む第２トランジスタとを有する出力部とを備え、前記第１トランジスタのゲートに前記差分電圧を供給し、前記第２トランジスタのゲートに前記検出電圧を供給する。
【０００６】
この発明によれば、第２トランジスタに流れる電流を入力信号の電圧に応じて可変することが可能となる。第１トランジスタがＰチャネルトランジスタであり、第２トランジスタがＮチャネルトランジスタである場合には、入力信号の電圧が振幅中心電圧から上昇すると、第２トランジスタが出力端子から吸い込む電流が増加する。このため、出力電圧の歪を抑制することができる。また、入力信号が無信号の場合には、第２トランジスタに流れる電流が減少するから、消費電流を低減することができる。しかも、ＡＢ級増幅と比較して回路構成を大幅に簡素化することができる。
【０００７】
上述した増幅回路において、前記入力電圧検出部は、第１制御入力端子と、第２制御入力端子と、前記第１制御入力端子とゲートが接続される第１のＮチャネルトランジスタと、  前記第２制御入力端子とゲートが接続される第２のＮチャネルトランジスタと、前記第１のＮチャネルトランジスタのソースと前記第２のＮチャネルトランジスタのソースとの間に接続された抵抗と、前記第１のＮチャネルトランジスタのソースに接続された第１の定電流源と、前記第２のＮチャネルトランジスタのソースに接続された第２の定電流源と、前記第１のＮチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第１電源電圧が供給される第１のＰチャネルトランジスタと、前記第２のＮチャネルトランジスタのドレインとドレイン及びゲートが接続され、ソースに前記第１電源電圧が供給される第２のＰチャネルトランジスタと、前記第２のＮチャネルトランジスタのドレインから出力される信号を反転して前記検出電圧を出力する反転回路とを備えることが好ましい。
【０００８】
この発明によれば、第１のＮチャネルトランジスタのソースと第２のＮチャネルトランジスタのソースとの間には抵抗が接続されるので、入力信号の振幅が大きくなっても第１のＮチャネルトランジスタと第２のＮチャネルトランジスタとを正常に動作させる範囲を拡大でき、さらにリニヤリティを向上させることができる。この結果、増幅回路の動作範囲を拡大し、性能を向上させることができる。
【０００９】
上述した増幅回路において、前記入力信号の振幅中心の電圧を振幅中心電圧としたとき、  前記第１制御入力端子には前記振幅中心電圧が供給され、前記第２制御入力端子には、前記入力信号又は前記振幅中心電圧を基準として前記入力信号を分圧した電圧が供給されることが好ましい。この場合には、入力電圧検出部は、振幅中心電圧を基準として入力信号の電圧を検出することができる。特に、第２制御入力端子に入力信号を分圧した電圧を供給すると、入力信号のダイナミックレンジをより拡大することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る信号処理装置のブロック図である。
【図２】増幅回路の構成を示す回路図である。
【図３】増幅回路の各部の波形を示す波形図である。
【図４】変形例に係る信号処理装置のブロック図である。
【発明を実施するための形態】
【００１１】
＜１．実施形態＞
図１は、本発明の実施形態に係る信号処理装置Ａのブロック図である。この信号処理装置Ａは、入力信号Ｖｉｎが入力される入力端子Ｔｉｎ、出力信号Ｖｏｕｔが出力される出力端子Ｔｏｕｔ、及び増幅回路１００を備える。この例において、入力信号Ｖｉｎの振幅中心電圧は接地電圧である。
【００１２】
増幅回路１００は、正入力端子Ｔ１、負入力端子Ｔ２、第１制御入力端子Ｔ３、第２制御入力端子Ｔ４、第３制御入力端子Ｔ５、正電源電圧＋Ｖｃｃが供給される第１電源端子Ｔ６、及び負電源電圧−Ｖｃｃが供給される第２電源端子Ｔ７を備えるオペアンプである。入力端子Ｔｉｎと負入力端子Ｔ２との間には入力抵抗Ｒ１が設けられており、出力端子Ｔｏｕｔと負入力端子Ｔ２との間にはフィードバック抵抗Ｒ２が設けられている。また、出力端子Ｔｏｕｔには負荷抵抗Ｒ３が接続されている。
【００１３】
図２に増幅回路１００の回路図を示す。増幅回路１００は、差動増幅部１０、入力電圧検出部２０、及び出力部３０を備える。なお、以下の説明においては、ＰチャネルのＭＯＳトランジスタをＰＭＯＳと称し、ＮチャネルのＭＯＳトランジスタをＮＭＯＳと称する。
【００１４】
差動増幅部１０は、正入力端子Ｔ１と負入力端子Ｔ２との間の電圧を増幅して得た差分電圧Ｖａを出力部３０に出力する。差動増幅部１０において、ＰＭＯＳ１１のソースには正電源電圧＋Ｖｃｃが供給され、そのドレインはＮＭＯＳ１３のドレインに接続される。ＰＭＯＳ１２のソースには正電源電圧＋Ｖｃｃが供給され、そのゲートとドレインとは短絡される。また、ＰＭＯＳ１２のドレインはＮＭＯＳ１４のドレインに接続され、そのゲートはＰＭＯＳ１１のゲートと接続される。ＰＭＯＳ１１及びＰＭＯＳ１２はアクティブ負荷として機能する。
【００１５】
ＮＭＯＳ１３のゲートは正入力端子Ｔ１を介して接地され、そのソースはノードＮ１に接続される。一方、ＮＭＯＳ１４のゲートは負入力端子Ｔ２に接続され、そのソースはノードＮ１に接続される。ＮＭＯＳ１３及びＮＭＯＳ１４は入力トランジスタとして機能する。
【００１６】
また、ＮＭＯＳ１５及びＮＭＯＳ１６はカレントミラー回路を構成する。ＮＭＯＳ１５のソースには負電源電圧−Ｖｃｃが供給され、そのドレインには第３制御入力端子Ｔ５を介して基準電流Ｉrefが供給される。一方、ＮＭＯＳ１６のソースには負電源電圧−Ｖｃｃが供給され、そのドレインはノードＮ１に接続され、そのゲートはＮＭＯＳ１５のゲートに接続される。
【００１７】
次に、入力電圧検出部２０は、入力信号Ｖｉｎの電圧に応じた検出電圧Ｖｂを生成し、出力部３０に供給する。入力電圧検出部２０において、ＰＭＯＳ２１のソースには正電源電圧＋Ｖｃｃが供給され、そのドレインとゲートとは短絡されている。ＮＭＯＳ２３のゲートは第１制御入力端子Ｔ３を介して接地されており、そのドレインはＰＭＯＳ２１のドレインと接続される。ＮＭＯＳ２６のソースには負電源電圧−Ｖｃｃが供給され、そのゲートはＮＭＯＳ１５のドレインと接続され、そのドレインはＮＭＯＳ２３のソースと接続される。
【００１８】
一方、ＰＭＯＳ２２のソースには正電源電圧＋Ｖｃｃが供給され、そのドレインとゲートとは短絡されている。ＮＭＯＳ２４のゲートには第２制御入力端子Ｔ４を介して入力信号Ｖｉｎが供給され、そのドレインはＰＭＯＳ２２のドレインと接続される。ＮＭＯＳ２７のソースには負電源電圧−Ｖｃｃが供給され、そのゲートはＮＭＯＳ２６のゲートと接続され、そのドレインはＮＭＯＳ２４のソースと接続される。ＮＭＯＳ２６及びＮＭＯＳ２７の各々は、ゲート電圧に応じた大きさ電流を吸い込む定電流源として機能する。
【００１９】
さらに、ＮＭＯＳ２３のドレインとＮＭＯＳ２４のドレインとの間には抵抗２５が設けられている。ＮＭＯＳ２３のゲートとＮＭＯＳ２４のゲートには、入力信号Ｖｉｎが供給されるが、抵抗２５を設けることによって、入力信号Ｖｉｎのダイナミックレンジを拡大するとともにリニヤリティを向上することができる。
【００２０】
ＰＭＯＳ２８のソースには正電源電圧＋Ｖｃｃが供給され、そのゲートはＰＭＯＳ２２のドレインが接続され、そのドレインはＮＭＯＳ２９のドレインに接続される。また、ＮＭＯＳ２９のソースには負電源電圧−Ｖｃｃが供給され、そのドレインとソースとは短絡される。ＰＭＯＳ２８とＮＭＯＳ２９とは反転回路として機能し、ＮＭＯＳ２９のドレインから検出電圧Ｖｂが取り出される。このように入力電圧検出部２０は、差動回路を構成しており、入力信号Ｖｉｎの振幅中心電圧である接地電圧を基準として、入力信号Ｖｉｎの電圧を検出している。
【００２１】
次に、出力部３０について説明する。ＰＭＯＳ３１のソースには正電源電圧＋Ｖｃｃが供給され、そのゲートには差分電圧Ｖａが供給される。ＰＭＯＳ３１のドレインとソースの間には、抵抗３４とコンデンサ３５とが直列に接続されている。抵抗３４とコンデンサ３５によって高域周波数成分がフィードバックされる。これらは、増幅回路１００の発振防止のために用いられる位相補償回路として機能する。
【００２２】
ＮＭＯＳ３２のソースには負電源電圧−Ｖｃｃが供給され、そのゲートには検出電圧Ｖｂが供給される。また、ＰＭＯＳ３１のドレインとＮＭＯＳ３２のドレインとは出力端子Ｔｏｕｔと接続されている。ＰＭＯＳ３１は出力端子Ｔｏｕｔから電流を吐き出すトランジスタとして機能する一方、ＮＭＯＳ３２は出力端子Ｔｏｕｔから電流を吸い込むトランジスタとして機能する。
【００２３】
次に、増幅回路１００の動作について図３を参照しつつ説明する。なお、この例では、ＮＭＯＳ１５、ＮＭＯＳ１６、ＮＭＯＳ２６、ＮＭＯＳ２７、ＮＭＯＳ２９、ＮＭＯＳ３２、及びＰＭＯＳ３１のトランジスタサイズを、５：５：５：１：５：１０：４０に設定し、ＰＭＯＳ２２、ＰＭＯＳ２８、ＮＭＯＳ２４、及びＮＭＯＳ２３のトランジスタサイズを、１：５：１．８１：９．０６に設定し、ＮＭＯＳ１５及びＰＭＯＳ２８のトランジスタサイズを、１：２に設定してある。また、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３の抵抗値を４０ｋΩに設定してある。
【００２４】
同図（Ａ）は電源電流Ｉｘであり、増幅回路１００で消費される電流の大きさを示す。また、同図（Ｂ）の電流Ｉ１は、出力端子ＴｏｕｔからＮＭＯＳ３２のソースに向けて流れる電流を示しており、電流Ｉ２は、出力端子ＴｏｕｔからＰＭＯＳ３１のソースに向けて流れる電流を示している。電流Ｉ１が正の値となるのは出力端子Ｔｏｕｔからの電流の吸い込みを意味し、電流Ｉ２が負の値となるのは出力端子Ｔｏｕｔからの電流の吐き出しを意味する。また、同図（Ｃ）に出力電圧Ｖｏｕｔを示す。
【００２５】
Ａ級増幅では、出力電圧Ｖｏｕｔが０Ｖであり入力が無信号であっても、大きなバイアス電流が流れる。これに対して本実施形態では、出力電圧Ｖｏｕｔが０Ｖのとき、電流Ｉ１は２５μＡである一方、電流Ｉ２は−２５μＡとなる。したがって、無信号時に出力部３０では２５μＡの電流を消費するが、Ａ級増幅は勿論、ＡＢ級増幅と比較しても消費電流は少ない。
さらに、出力電圧Ｖｏｕｔが０Ｖから低下すると、本実施形態では電流Ｉ１が増加する。これは、検出電圧Ｖｂに応じて電流Ｉ１を調整するからである。これによって、出力電圧Ｖｏｕｔの歪を抑制することができる。本実施形態は、従来の回路やＡＢ級増幅と比較すると、回路構成を大幅に簡素化することができる。
【００２６】
＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。
（１）上述した実施形態の信号処理装置Ａでは、入力信号Ｖｉｎを第２制御入力端子Ｔ４に供給し、入力信号Ｖｉｎの電圧を検出したが、本発明はこれに限定されるものではなく入力信号Ｖｉｎを抵抗分割して第２制御入力端子Ｔ４に供給してもよいことは勿論である。図４に抵抗分割を用いた信号処理装置Ｂの構成を示す。この例では、入力信号Ｖｉｎが抵抗Ｒ４と抵抗Ｒ５で分割されて第２制御入力端子Ｔ４に供給される。これによって、入力信号Ｖｉｎのダイナミックレンジを拡大することができる。
【００２７】
（２）上述した実施形態及び変形例では、第１電源端子Ｔ６に正電源電圧＋Ｖｃｃを供給する一方、第２電源端子Ｔ７に負電源電圧−Ｖｃｃを供給し、増幅回路１００を正負電源で動作させたが、単一電源を供給してもよい。例えば、第１電源端子Ｔ６に第１電圧Ｖｄｄを供給する一方、第２電源端子Ｔ７に第２電圧Ｖｅｅを供給してもよい。この場合、入力信号Ｖｉｎの振幅中心電圧、正入力端子Ｔ１に供給する電圧、及び第１制御入力端子Ｔ３に供給する電圧は、（Ｖｄｄ＋Ｖｅｅ）／２とすることが好ましい。
【００２８】
（３）上述した実施形態及び変形例の増幅回路１００において、ＮＭＯＳの替わりにＰＭＯＳを用い、ＰＭＯＳに替わりにＮＭＯＳを用いてもよい。この場合、第１電源端子Ｔ６に低電位電圧を供給する一方、第２電源端子Ｔ７に高電位電圧を供給すればよい。
【符号の説明】
【００２９】
１０……差動増幅部、２０……入力電圧検出部、２１……ＰＭＯＳ（第１のＰチャネルトランジスタ）、２２…ＰＭＯＳ（第２のＰチャネルトランジスタ）、２３……ＮＭＯＳ（第１のＮチャネルトランジスタ）、２４……ＮＭＯＳ（第２のＮチャネルトランジスタ）、２５……抵抗、２６……ＮＭＯＳ（第１の定電流源）、２７……ＮＭＯＳ（第２の定電流源）、３０……出力部、１００……増幅回路、Ｔ１……正入力端子、Ｔ２……負入力端子、Ｔ３……第１制御入力端子、Ｔ４……第２制御入力端子、Ｔ５……第３制御入力端子、Ｔ６……第１電源端子、Ｔ７……第２電源端子、Ｔｉｎ……入力端子、Ｔｏｕｔ……出力端子、＋Ｖｃｃ……正電源電圧、−Ｖｃｃ……負電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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