(57)【要約】      （修正有）【課題】磁電変換素子やアンプのオフセット電圧をキャンセルし、磁界の高速サンプリングやジッタ改善を実現することが可能な磁気センサを提供する。【解決手段】磁気センサ１００は、磁電変換素子１０１と、磁電変換素子１０１の第１バイアス状態φ１と第２バイアス状態φ２を切り替える切替スイッチ回路１０２と、磁電変換素子１０１の出力電圧を増幅して増幅電圧ＶＰ、ＶＮを生成する増幅回路１０３と、第２バイアス状態φ２で得られた増幅電圧から直前の第１バイアス状態φ１で得られた増幅電圧を減算して第１減算電圧ＳＨＡ、ＳＨＣを生成する第１減算処理と、第１バイアス状態φ１で得られた増幅電圧から直前の第２バイアス状態φ２で得られた増幅電圧を減算して第２減算電圧ＳＨＢ、ＳＨＤを生成する第２減算処理と、を並行して行う減算回路１０４と、第１減算電圧と第２減算電圧を選択して選択電圧ＳＨＥ、ＳＨＦを出力する選択回路１０５と、を有する。【選択図】図７
2012181128.tif 000002
【特許請求の範囲】
【請求項１】
磁界強度に応じた出力電圧を生成する磁電変換素子と；
前記磁電変換素子に第１方向のバイアス電圧を印加して前記出力電圧を取得する第１バイアス状態と、前記磁電変換素子に前記第１方向と直交する第２方向のバイアス電圧を印加して前記出力電圧を取得する第２バイアス状態と、を交互に切り替える切替スイッチ回路と；
前記出力電圧を増幅して増幅電圧を生成する増幅回路と；
前記第２バイアス状態で得られた前記増幅電圧から直前の前記第１バイアス状態で得られた前記増幅電圧を減算して第１減算電圧を生成する第１減算処理と、前記第１バイアス状態で得られた前記増幅電圧から直前の前記第２バイアス状態で得られた前記増幅電圧を減算して第２減算電圧する第２減算処理と、を順次並行して行う減算回路と；
前記第１減算電圧と前記第２減算電圧とを交互に選択して選択電圧を出力する選択回路と；
を有することを特徴とする磁気センサ。
【請求項２】
前記選択電圧を平滑して平滑電圧を生成するフィルタ回路をさらに有することを特徴とする請求項１に記載の磁気センサ。
【請求項３】
前記増幅回路は、前記増幅電圧として、互いに逆位相の正相増幅電圧と逆相増幅電圧を生成することを特徴とする請求項２に記載の磁気センサ。
【請求項４】
前記減算回路は、
前記第１減算電圧として、前記第２バイアス状態で得られた前記正相増幅電圧から直前の前記第１バイアス状態で得られた前記正相増幅電圧を減算した第１正相減算電圧と、前記第２バイアス状態で得られた前記逆相増幅電圧から直前の前記第１バイアス状態で得られた前記逆相増幅電圧を減算した第１逆相減算電圧と、を生成し、
前記第２減算電圧として、前記第１バイアス状態で得られた前記正相増幅電圧から直前の前記第２バイアス状態で得られた前記正相増幅電圧を減算した第２正相減算電圧と、前記第１バイアス状態で得られた前記逆相増幅電圧から直前の前記第２バイアス状態で得られた前記逆相増幅電圧を減算した第２逆相減算電圧と、を生成することを特徴とする請求項３に記載の磁気センサ。
【請求項５】
前記選択回路は、
前記選択電圧として、前記第１正相減算電圧と前記第２逆相減算電圧を交互に選択した第１選択電圧と、前記第１逆相減算電圧と前記第２正相減算電圧を交互に選択した第２選択電圧と、を生成することを特徴とする請求項４に記載の磁気センサ。
【請求項６】
前記フィルタ回路は、
前記平滑電圧として、前記第１選択電圧を平滑した第１平滑電圧と、前記第２選択電圧を平滑した第２平滑電圧と、を生成することを特徴とする請求項５に記載の磁気センサ。
【請求項７】
所定周波数のクロック信号に同期して、前記切替スイッチ回路、前記減算回路、及び、前記選択回路の動作タイミングを制御するタイミングロジック回路をさらに有することを特徴とする請求項６に記載の磁気センサ。
【請求項８】
前記減算回路は、
第１端が前記正相増幅電圧の印加端に接続され、第２端が前記第１正相減算電圧の印加端に接続された第１キャパシタと；
第１端が前記逆相増幅電圧の印加端に接続され、第２端が前記第２逆相減算電圧の印加端に接続された第２キャパシタと；
第１端が前記逆相増幅電圧の印加端に接続され、第２端が前記第１逆相減算電圧の印加端に接続された第３キャパシタと；
第１端が前記正相増幅電圧の印加端に接続され、第２端が前記第２正相減算電圧の印加端に接続された第４キャパシタと；
前記第１キャパシタの第２端と第２基準電圧の印加端との間に接続された第１スイッチと；
前記第２キャパシタの第２端と前記第２基準電圧の印加端との間に接続された第２スイッチと；
前記第３キャパシタの第２端と第１基準電圧の印加端との間に接続された第３スイッチと；
前記第４キャパシタの第２端と前記第１基準電圧の印加端との間に接続された第４スイッチと；
を含むことを特徴とする請求項７に記載の磁気センサ。
【請求項９】
前記タイミングロジック回路は、
前記切替スイッチ回路を前記第１バイアス状態とするときに前記第１スイッチ及び前記第３スイッチをオンとし、
前記切替スイッチ回路を前記第２バイアス状態とするときに前記第２スイッチ及び前記第４スイッチをオンとすることを特徴とする請求項８に記載の磁気センサ。
【請求項１０】
前記タイミングロジック回路は、
前記切替スイッチ回路を前記第１バイアス状態から前記第２バイアス状態に切り替える前に前記第１スイッチ及び前記第３スイッチをオフとし、
前記切替スイッチ回路を前記第２バイアス状態から前記第１バイアス状態に切り替える前に前記第２スイッチ及び前記第４スイッチをオフとすることを特徴とする請求項９に記載の磁気センサ。
【請求項１１】
前記選択回路は、
前記第１正相減算電圧の印加端と前記第１選択電圧の印加端との間に接続された第５スイッチと；
前記第２逆相減算電圧の印加端と前記第１選択電圧の印加端との間に接続された第６スイッチと；
前記第１逆相減算電圧の印加端と前記第２選択電圧の印加端との間に接続された第７スイッチと；
前記第２正相減算電圧の印加端と前記第２選択電圧の印加端との間に接続された第８スイッチと；
前記第１選択電圧の印加端と接地端との間に接続された第５キャパシタと；
前記第２選択電圧の印加端と接地端との間に接続された第６キャパシタと；
を含むことを特徴とする請求項１０に記載の磁気センサ。
【請求項１２】
前記タイミングロジック回路は、
前記第１スイッチ及び前記第３スイッチをオフとした後に前記第５スイッチ及び前記第７スイッチをオンとし、かつ、前記第１スイッチ及び前記第３スイッチをオンとする前に前記第５スイッチ及び前記第７スイッチをオフとし、
前記第２スイッチ及び前記第４スイッチをオフとした後に前記第６スイッチ及び前記第８スイッチをオンとし、かつ、前記第２スイッチ及び前記第４スイッチをオンとする前に前記第６スイッチ及び前記第８スイッチをオフとすることを特徴とする請求項１１に記載の磁気センサ。
【請求項１３】
前記タイミングロジック回路は、
前記切替スイッチ回路を前記第２バイアス状態から前記第１バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第６スイッチ及び前記第８スイッチをオンとし、
前記切替スイッチ回路を前記第１バイアス状態から前記第２バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第５スイッチ及び前記第７スイッチをオンとすることを特徴とする請求項１２に記載の磁気センサ。
【請求項１４】
前記第１基準電圧と前記第２基準電圧の少なくとも一方は、可変電圧値であることを特徴とする請求項８〜請求項１３のいずれか一項に記載の磁気センサ。
【請求項１５】
前記第１平滑電圧と前記第２平滑電圧を比較して比較出力信号を生成する比較回路をさらに有することを特徴とする請求項６〜請求項１４のいずれか一項に記載の磁気センサ。
【請求項１６】
前記第１平滑電圧と前記第２平滑電圧との差分を増幅して差動増幅信号を生成する差動増幅回路をさらに有することを特徴とす請求項６〜請求項１４のいずれか一項に記載の磁気センサ。
【請求項１７】
前記磁電変換素子は、ホール素子であることを特徴とする請求項１〜請求項１６のいずれか一項に記載の磁気センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁電変換素子（ホール素子など）を用いた磁気センサに関するものである。
【背景技術】
【０００２】
従来より、ホール素子を用いた磁気センサが種々開示・提案されている（例えば、特許文献１や特許文献２を参照）。なお、特許文献１は、本願出願人によって開示・提案されたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３２４３１号公報
【特許文献２】特許第３０２２９５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の磁気センサであれば、ホール素子やアンプのオフセット電圧をキャンセルして磁界の強度を高精度に測定することが可能である。しかしながら、特許文献１の磁気センサでは、磁界のサンプリング速度やジッタ特性（量子化ノイズ）に関して、さらなる改善の余地があった。
【０００５】
また、特許文献２の磁気センサは、ホール素子やアンプのオフセット電圧をキャンセルするための手段として、アンプ出力の加算処理を行う加算回路を必要とする点で、本発明に係る磁気センサや特許文献１の磁気センサとは、その本質的な構成を異にするものであった。また、特許文献２の磁気センサでは、加算処理後（差動処理前）の残留オフセットや最終出力信号のゲイン不足など、解決すべき種々の課題があった。
【０００６】
本発明は、本願の発明者により見出された上記の問題点に鑑み、磁電変換素子やアンプのオフセット電圧をキャンセルし、さらに、磁界の高速サンプリングやジッタ改善を実現することが可能な磁気センサを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、本発明に係る磁気センサは、磁界強度に応じた出力電圧を生成する磁電変換素子と；前記磁電変換素子に第１方向のバイアス電圧を印加して前記出力電圧を取得する第１バイアス状態と、前記磁電変換素子に前記第１方向と直交する第２方向のバイアス電圧を印加して前記出力電圧を取得する第２バイアス状態と、を交互に切り替える切替スイッチ回路と；前記出力電圧を増幅して増幅電圧を生成する増幅回路と；前記第２バイアス状態で得られた前記増幅電圧から直前の前記第１バイアス状態で得られた前記増幅電圧を減算して第１減算電圧を生成する第１減算処理と、前記第１バイアス状態で得られた前記増幅電圧から直前の前記第２バイアス状態で得られた前記増幅電圧を減算して第２減算電圧する第２減算処理と、を順次並行して行う減算回路と；前記第１減算電圧と前記第２減算電圧を交互に選択して選択電圧を出力する選択回路と；を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る磁気センサは、前記選択電圧を平滑して平滑電圧を生成するフィルタ回路をさらに有する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る磁気センサにおいて、前記増幅回路は、前記増幅電圧として、互いに逆位相の正相増幅電圧と逆相増幅電圧を生成する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る磁気センサにおいて、前記減算回路は、前記第１減算電圧として、前記第２バイアス状態で得られた前記正相増幅電圧から直前の前記第１バイアス状態で得られた前記正相増幅電圧を減算した第１正相減算電圧と、前記第２バイアス状態で得られた前記逆相増幅電圧から直前の前記第１バイアス状態で得られた前記逆相増幅電圧を減算した第１逆相減算電圧と、を生成し、前記第２減算電圧として、前記第１バイアス状態で得られた前記正相増幅電圧から直前の前記第２バイアス状態で得られた前記正相増幅電圧を減算した第２正相減算電圧と、前記第１バイアス状態で得られた前記逆相増幅電圧から直前の前記第２バイアス状態で得られた前記逆相増幅電圧を減算した第２逆相減算電圧と、を生成する構成（第４の構成）にするとよい。
【００１１】
また、上記第４の構成から成る磁気センサにおいて、前記選択回路は、前記選択電圧として、前記第１正相減算電圧と前記第２逆相減算電圧を交互に選択した第１選択電圧と、前記第１逆相減算電圧と前記第２正相減算電圧を交互に選択した第２選択電圧と、を生成する構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成る磁気センサにおいて、前記フィルタ回路は、前記平滑電圧として、前記第１選択電圧を平滑した第１平滑電圧と、前記第２選択電圧を平滑した第２平滑電圧と、を生成する構成（第６の構成）にするとよい。
【００１３】
また、上記第６の構成から成る磁気センサは、所定周波数のクロック信号に同期して前記切替スイッチ回路、前記減算回路、及び、前記選択回路の動作タイミングを制御するタイミングロジック回路をさらに有する構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成る磁気センサにおいて、前記減算回路は、第１端が前記正相増幅電圧の印加端に接続され、第２端が前記第１正相減算電圧の印加端に接続された第１キャパシタと；第１端が前記逆相増幅電圧の印加端に接続され、第２端が前記第２逆相減算電圧の印加端に接続された第２キャパシタと；第１端が前記逆相増幅電圧の印加端に接続され、第２端が前記第１逆相減算電圧の印加端に接続された第３キャパシタと；第１端が前記正相増幅電圧の印加端に接続され、第２端が前記第２正相減算電圧の印加端に接続された第４キャパシタと；前記第１キャパシタの第２端と第２基準電圧の印加端との間に接続された第１スイッチと；前記第２キャパシタの第２端と前記第２基準電圧の印加端との間に接続された第２スイッチと；前記第３キャパシタの第２端と第１基準電圧の印加端との間に接続された第３スイッチと；前記第４キャパシタの第２端と前記第１基準電圧の印加端との間に接続された第４スイッチと；を含む構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る磁気センサにおいて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第１バイアス状態とするときに前記第１スイッチ及び前記第３スイッチをオンとし、前記切替スイッチ回路を前記第２バイアス状態とするときに前記第２スイッチ及び前記第４スイッチをオンとする構成（第９の構成）にするとよい。
【００１６】
また、上記第９の構成から成る磁気センサにおいて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第１バイアス状態から前記第２バイアス状態に切り替える前に前記第１スイッチ及び前記第３スイッチをオフとし、前記切替スイッチ回路を前記第２バイアス状態から前記第１バイアス状態に切り替える前に前記第２スイッチ及び前記第４スイッチをオフとする構成（第１０の構成）にするとよい。
【００１７】
また、上記第１０の構成から成る磁気センサにおいて、前記選択回路は、前記第１正相減算電圧の印加端と前記第１選択電圧の印加端との間に接続された第５スイッチと；前記第２逆相減算電圧の印加端と前記第１選択電圧の印加端との間に接続された第６スイッチと；前記第１逆相減算電圧の印加端と前記第２選択電圧の印加端との間に接続された第７スイッチと；前記第２正相減算電圧の印加端と前記第２選択電圧の印加端との間に接続された第８スイッチと；前記第１選択電圧の印加端と接地端との間に接続された第５キャパシタと；前記第２選択電圧の印加端と接地端との間に接続された第６キャパシタと；を含む構成（第１１の構成）にするとよい。
【００１８】
また、上記第１１の構成から成る磁気センサにおいて、前記タイミングロジック回路は前記第１スイッチ及び前記第３スイッチをオフとした後に前記第５スイッチ及び前記第７スイッチをオンとし、かつ、前記第１スイッチ及び前記第３スイッチをオンとする前に前記第５スイッチ及び前記第７スイッチをオフとし、また、前記第２スイッチ及び前記第４スイッチをオフとした後に前記第６スイッチ及び前記第８スイッチをオンとし、かつ、前記第２スイッチ及び前記第４スイッチをオンとする前に前記第６スイッチ及び前記第８スイッチをオフとする構成（第１２の構成）にするとよい。
【００１９】
また、上記第１２の構成から成る磁気センサにて、前記タイミングロジック回路は、前記切替スイッチ回路を前記第２バイアス状態から前記第１バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第６スイッチ及び前記第８スイッチをオンとし、前記切替スイッチ回路を前記第１バイアス状態から前記第２バイアス状態に切り替えた後、所定のマスク期間の経過後に前記第５スイッチ及び前記第７スイッチをオンとする構成（第１３の構成）にするとよい。
【００２０】
また、上記第８〜第１３いずれかの構成から成る磁気センサ回路において、前記第１基準電圧と前記第２基準電圧の少なくとも一方は、可変電圧値である構成（第１４の構成）にするとよい。
【００２１】
また、上記第６〜第１４いずれかの構成から成る磁気センサは、前記第１平滑電圧と前記第２平滑電圧を比較して比較出力信号を生成する比較回路をさらに有する構成（第１５の構成）にするとよい。
【００２２】
また、上記第６〜第１４いずれかの構成から成る磁気センサは、前記第１平滑電圧と前記第２平滑電圧との差分を増幅して差動増幅信号を生成する差動増幅回路をさらに有する構成（第１６の構成）にするとよい。
【００２３】
また、上記第１〜第１６いずれかの構成から成る磁気センサにおいて、前記磁電変換素子は、ホール素子である構成（第１７の構成）にするとよい。
【発明の効果】
【００２４】
本発明によれば、磁電変換素子やアンプのオフセット電圧をキャンセルし、さらに、磁界の高速サンプリングやジッタ改善を実現することが可能な磁気センサを提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る磁気センサの第１実施形態を示す図
【図２】増幅回路３０の第１構成例を示す図
【図３】増幅回路３０の第２構成例を示す図
【図４】基準電圧発生回路８０の一構成例を示す図である。
【図５】磁気センサ１の動作を説明するタイムチャート
【図６】第１実施形態の課題を説明するためのタイムチャート
【図７】本発明に係る磁気センサの第２実施形態を示す図
【図８】磁気センサ１００の動作を説明するためのタイムチャート
【図９】各種制御信号の論理切替動作を説明するためのタイムチャート
【図１０】交番磁界検知用の閾値設定例を示すタイムチャート
【図１１】本発明に係る磁気センサの第３実施形態を示す図
【図１２】磁気センサ２００の動作を説明するためのタイムチャート
【発明を実施するための形態】
【００２６】
以下では、本発明に係る磁気センサの実施形態について図面を参照しながら詳細に説明する。本発明に係る磁気センサは、折りたたみ型携帯電話機の開閉検知センサや、モータの回転位置検知センサなど、磁気の状態（磁界の強さ）を検知するセンサとして広い用途に使用される。その磁気センサ素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子や磁気抵抗素子などの磁電変換素子を使用することができる。以下の実施形態では、ホール素子を用いた磁気センサを例に挙げて説明を行う。
【００２７】
＜第１実施形態＞
図１は、本発明に係る磁気センサの第１実施形態を示す図である。第１実施形態の磁気センサ１は、ホール素子１０と、切替スイッチ回路２０と、増幅回路３０と、減算回路４０と、比較回路５０と、ラッチ回路６０と、バッファ回路７０と、基準電圧発生回路８０と、タイミングロジック回路９０と、を有する。なお、第１実施形態の磁気センサ１は、その設置場所の磁界が一定の基準よりも強いか弱いかに応じて、２値（ハイレベルまたはローレベル）の検出信号Ｓｄｅｔを出力する。
【００２８】
ホール素子１０は、４つの端子Ａ〜Ｄに関して、第１端子対Ａ−Ｃと第２端子対Ｂ−Ｄが幾何学的に等価となる形状に形成されている。言い換えると、ホール素子１０は、これを重心周りに９０度だけ回転させると、第１端子対Ａ−Ｃが第２端子対Ｂ−Ｄと一致するような形状に形成されている。なお、第１実施形態の磁気センサ１において、ホール素子１０は、正方形の各頂点に４つの端子Ａ、Ｂ、Ｃ、Ｄが配置された板状とされている。
【００２９】
このようなホール素子１０において、第１端子対Ａ−Ｃに電源電圧Ｖｃｃが印加される第１バイアス状態（φ１）で第２端子対Ｂ−Ｄに生じるホール電圧ΔＶ（φ１）と、第２端子対Ｂ−Ｄに電源電圧Ｖｃｃが印加された第２バイアス状態（φ２）で第１端子対Ａ−Ｃに生じるホール電圧ΔＶ（φ２）とを比較した場合、ホール素子１０の製造ばらつきに起因する素子オフセット成分（素子オフセット電圧）は同相となり、ホール素子１０に印加される磁界の強さに応じた有効信号成分は逆相となる。
【００３０】
切替スイッチ回路２０は、第１切替制御信号ＳＷ１に応じてオン／オフ制御される第１スイッチ群（スイッチ２１、２３、２５、２７）と、第２切替制御信号ＳＷ２に応じてオン／オフ制御される第２スイッチ群（スイッチ２２、２４、２６、２８）と、を有する。切替スイッチ回路２０は、上記各スイッチのオン／オフ制御を行うことにより、ホール素子１０への電源電圧Ｖｃｃの印加方法（バイアス方向）と、ホール素子１０からのホール電圧の取り出し方法を切り替える。
【００３１】
なお、第１切替制御信号ＳＷ１と第２切替制御信号ＳＷ２とは、互いのハイレベル期間（スイッチオン期間）が重ならないように生成される。具体的に述べると、第１切替制御信号ＳＷ１は、電源オン信号ＰＯＷがハイレベル（電源オン時の論理レベル）とされる所定期間の前半部分でハイレベル（スイッチオン時の論理レベル）とされ、その余の期間はローレベル（スイッチオフ時の論理レベル）とされる。一方、第２切替制御信号ＳＷ２は電源オン信号ＰＯＷがハイレベル（電源オン時の論理レベル）とされる所定期間の後半部分でハイレベル（スイッチオン時の論理レベル）とされ、その余の期間はローレベル（スイッチオフ時の論理レベル）とされる。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけハイレベル（電源オン時の論理レベル）とされ、その余の期間はローレベル（電源オフ時の論理レベル）とされる。
【００３２】
第１切替制御信号ＳＷ１がハイレベルとされている第１バイアス状態（φ１）では、端子Ａに電源電圧Ｖｃｃが印加され、端子Ｃがグランドに接続される。このとき、端子Ｂと端子Ｄとの間には、磁界の強さに応じたホール電圧ΔＶ（φ１）が発生する。端子Ｂと端子Ｄとの間に発生するホール電圧ΔＶ（φ１）は、ホール素子１０に印加される磁界の方向に応じて変動するが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、本明細書中において、単に「電圧」と記載した場合には、特に断らない限り、グランドに対する電位を表すものとする。
【００３３】
第１切替制御信号ＳＷ１がハイレベルとされる第１バイアス状態（φ１）から第２切替制御信号ＳＷ２がハイレベルとされる第２バイアス状態（φ２）への切り替えは、高速度で行われる。従って、第２バイアス状態（φ２）で検出される磁界方向は、第１バイアス状態（φ１）で検出される磁界方向と同一であるものと仮定する。
【００３４】
ここで、第２切替制御信号ＳＷ２がハイレベルとされている第２バイアス状態（φ２）では、端子Ｂに電源電圧Ｖｃｃが印加され、端子Ｄがグランドに接続される。このとき、端子Ａと端子Ｃとの間には、磁界の強さに応じたホール電圧ΔＶ（φ２）が発生する。端子Ａと端子Ｃとの間に発生するホール電圧ΔＶ（φ２）は、ホール素子１０に印加される磁界の方向に応じて変動するが、ここでは、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高い場合を想定する。
【００３５】
上記のスイッチ動作により、切替スイッチ回路２０の第１出力端ｉの電圧は、第１バイアス状態（φ１）では電圧Ｖｂとなり、第２バイアス状態（φ２）では電圧Ｖａとなる。一方、切替スイッチ回路２０の第２出力端ｉｉの電圧は、第１バイアス状態（φ１）では電圧Ｖｄとなり、第２バイアス状態（φ２）では電圧Ｖｃとなる。
【００３６】
増幅回路３０は、第１増幅器３１と、第２増幅器３２と、スイッチ３４及び３５とを有する。第１増幅器３１は、第１出力端ｉの電圧（ＶｂまたはＶａ）を所定のゲインαで増幅することにより、第１増幅出力端ｉｉｉに第１増幅電圧を生成する。ただし、第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在する。従って、第１増幅器３１では、第１出力端ｉの電圧（ＶｂまたはＶａ）に第１増幅器３１の入力オフセット電圧Ｖｏｆｆａ１を加算（または減算）した電圧が所定のゲインαで増幅される。第２増幅器３２は、第２出力端ｉｉの電圧（ＶｄまたはＶｃ）を所定のゲインαで増幅することにより、第２増幅出力端ｉｖに第２増幅電圧を生成する。ただし、第２増幅器３２には入力オフセット電圧Ｖｏｆｆａ２が存在する。従って、第２増幅器３２では、第２出力端ｉｉの電圧（ＶｄまたはＶｃ）に第２増幅器３２の入力オフセット電圧Ｖｏｆｆａ２を加算（または減算）した電圧が所定のゲインαで増幅される。
【００３７】
第１増幅器３１には、電源オン信号ＰＯＷによってオン／オフ制御されるスイッチ３４を介して電源電圧Ｖｃｃが供給されている。また、第２増幅器３２には、電源オン信号ＰＯＷによってオン／オフ制御されるスイッチ３５を介して電源電圧Ｖｃｃが供給されている。従って、増幅回路３０は、電源オン信号ＰＯＷに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、第１増幅器３１及び第２増幅回路３２が電流駆動型である場合、スイッチ３４及び３５は、スイッチ機能付きの電流源回路であってもよい。
【００３８】
減算回路４０は、第１キャパシタ４１と、第２キャパシタ４２と、スイッチ４３及び４４と、基準電圧切替部４５と、を有する。第１キャパシタ４１の第１端は、増幅回路３０の第１増幅出力端ｉｉｉに接続されている。第１キャパシタ４１の第２端は、比較回路５０の第１比較入力端ｖに接続されている。第２キャパシタ４２の第１端は、増幅回路３０の第２増幅出力端ｉｖに接続されている。第２キャパシタ４２の第２端は、比較回路５０の第２比較入力端ｖｉに接続されている。
【００３９】
また、第１キャパシタ４１の第２端（比較回路５０の第１比較入力端ｖ）は、第１切替制御信号ＳＷ１によってオン／オフ制御されるスイッチ４３を介して、基準電圧切替部４５に接続されている。基準電圧切替部４５は、磁気センサ１の検出信号Ｓｄｅｔに応じて第１基準電圧Ｖｒｅｆ１と修正第１基準電圧Ｖｒｅｆ１Ａのいずれか一方を第１キャパシタ４１の第２端（比較回路５０の第１比較入力端ｖ）に印加する。一方、第２キャパシタ４２の第２端（比較回路５０の第２比較入力端ｖｉ）は、第１切替制御信号ＳＷ１によってオン／オフ制御されるスイッチ４４を介して、第２基準電圧Ｖｒｅｆ２の印加端に接続されている。なお、第１基準電圧Ｖｒｅｆ１は、修正第１基準電圧Ｖｒｅｆ１Ａよりも所定値だけ低い値に設定されている。また、修正第１基準電圧Ｖｒｅｆ１Ａは、第２基準電圧Ｖｒｅｆ２よりも所定値だけ低い値に設定するとよい。ただし、修正第１基準電圧Ｖｒｅｆ１Ａとして、第２基準電圧Ｖｒｅｆ２を用いることも可能である。
【００４０】
比較回路５０は、比較器５１と、スイッチ５２と、を有する。比較器５１は、第１比較入力端ｖ（非反転入力端（＋））に入力される第１比較電圧ＩＮＣ１と、第２比較入力端ｖｉ（反転入力端（−））に入力される第２比較電圧ＩＮＣ２とを比較して比較出力信号ＯＵＴＣを生成する。この比較出力信号ＯＵＴＣは、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときにハイレベルとなり、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときにローレベルとなる。なお、比較器５１は、極めて高い入力インピーダンスを持つように構成されている。例えば、比較器５１の入力段は、ＭＯＳトランジスタ回路で構成される。また、比較器５１には、電源オン信号ＰＯＷによってオン／オフ制御されるスイッチ５２を介して、電源電圧Ｖｃｃが供給されている。従って、比較回路５０は、電源オン信号ＰＯＷに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、スイッチ５２はスイッチ機能付きの電流源回路であってもよい。
【００４１】
また、先述の基準電圧切替部４５の働きにより、比較回路５０の比較出力信号ＯＵＴＣがハイレベルでないとき（磁気センサ１で磁界が検出されていないとき）には、比較回路５０の第１比較入力端ｖに対して、第１基準電圧Ｖｒｅｆ１が印加される。また、比較回路５０の比較出力信号ＯＵＴＣがハイレベルであるとき（磁気センサ１で磁界が検出されたとき）には、比較回路５０の第１比較入力端ｖに対して、修正第１基準電圧Ｖｒｅｆ１Ａが印加される。このような構成とすることにより、比較回路５０の動作にヒステリシス特性を付与することができるので、磁界の検出を安定して行うことが可能となる。また、比較回路５０のヒステリシス幅は、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ａ、及び、第２基準電圧Ｖｒｅｆ２のレベルを調整することにより、容易に変更することが可能である。
【００４２】
ラッチ回路６０は、比較回路５０の比較出力信号ＯＵＴＣをクロック信号ＣＫのパルスエッジが到来するタイミングでラッチする。このラッチ回路６０としては、Ｄ型フリップフロップが好適である。
【００４３】
バッファ回路７０は、ラッチ回路７０のラッチ出力から検出信号Ｓｄｅｔを生成する。
【００４４】
基準電圧発生回路８０は、電源電圧Ｖｃｃから基準電圧Ｖｒｅｆ０、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ａ、及び、第２基準電圧Ｖｒｅｆ２を生成する。
【００４５】
タイミングロジック回路９０は、所定周波数のクロック信号ＣＬＫに同期して、第１切替制御信号ＳＷ１と第２切替制御信号ＳＷ２を生成する。
【００４６】
図２は、増幅回路３０の第１構成例を示す図である。第１構成例の増幅回路３０Ａは、第１増幅器３１Ａと、第２増幅器３２Ａと、を有する。
【００４７】
第１増幅器３１Ａは、オペアンプ３１−１と、抵抗３１−２及び３１−３とを有する。抵抗３１−２は、オペアンプ３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間に接続されている。抵抗３１−３は、オペアンプ３１−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間に接続されている。オペアンプ３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。上記構成から成る第１増幅器３１Ａは、第１出力端ｉの電圧（ＶｂまたはＶａ）を所定のゲインαで増幅することにより、第１増幅出力端ｉｉｉに第１増幅電圧を出力する。
【００４８】
第２増幅器３２Ａは、オペアンプ３２−１と、抵抗３２−２及び３２−３とを有する。抵抗３２−２は、オペアンプ３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間に接続されている。抵抗３２−３は、オペアンプ３２−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間に接続されている。オペアンプ３２−１の非反転入力端（＋）は切替スイッチ回路２０の第２出力端ｉｉに接続されている。上記構成から成る第２増幅器３２Ａは、第２出力端ｉｉの電圧（ＶｄまたはＶｃ）を所定のゲインαで増幅することにより、第２増幅出力端ｉｖに第２増幅電圧を出力する。
【００４９】
第１構成例の増幅回路３０Ａにおいて、抵抗３１−２及び抵抗３２−２の抵抗値をいずれもＲ２とし、抵抗３１−３及び抵抗３２−３の抵抗値をいずれもＲ１とすると、第１増幅器３１Ａ及び第２増幅器３２Ａのゲインαは、いずれも約Ｒ２／Ｒ１（ただしＲ２≫Ｒ１）となる。
【００５０】
図３は、増幅回路３０の第２構成例を示す図である。第２構成例の増幅回路３０Ｂは、第１増幅器３１Ｂと、第２増幅器３２Ｂと、抵抗３３と、を有する。
【００５１】
第１増幅器３１Ｂは、オペアンプ３１−１と、抵抗３１−２と、を有しており、第２増幅器３２Ｂは、オペアンプ３２−１と、抵抗３２−２と、を有している。また、第１増幅器３１Ｂと第２増幅器３２Ｂは、抵抗３３を共有している。抵抗３１−２は、オペアンプ３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間に接続されている。オペアンプ３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。抵抗３２−２は、オペアンプ３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間に接続されている。オペアンプ３２−１の非反転入力端（＋）は、切替スイッチ回路２０の第２出力端ｉｉに接続されている。抵抗３３は、オペアンプ３１−１の反転入力端（−）とオペアンプ３２−１の反転入力端（−）との間に接続されている。
【００５２】
このように、第２構成例の増幅回路３０Ｂは、第１増幅器３１Ｂと第２増幅器３２Ｂとで抵抗３３を共有する形式、すなわち平衡入力−平衡出力形式の増幅回路とされている。第２構成例の増幅回路３０Ｂであれば、第１構成例の増幅回路３０Ａと比べて、抵抗素子の個数を削減することが可能となる。また、第２構成例の増幅回路３０Ｂであれば、第１構成例の増幅回路３０Ａと異なり、第１増幅器３１Ａと第２増幅器３１Ｂの基準電圧が増幅回路３０Ｂの内部で自動的に設定されるので、基準電圧Ｖｒｅｆ０を設定せずに済む。
【００５３】
また、第２構成例の増幅回路３０Ｂであれば、特有の構成を用いた平衡入力−平衡出力型とすることにより、第１構成例の増幅回路３０Ａと比べて、ゲインαを高めることが可能となる。具体的に述べると、第２構成例の増幅回路３０Ｂにおいて、抵抗３１−２及び抵抗３２−２の抵抗値をいずれもＲ２とし、抵抗３３の抵抗値をＲ１とすると、第１増幅器３１Ｂ及び第２増幅器３２Ｂのゲインαは、いずれも約２×Ｒ２／Ｒ１（ただしＲ２≫Ｒ１）となる。すなわち、第２構成例の増幅回路３０Ｂであれば、第１構成例の増幅回路３０Ａと比べて、そのゲインαを２倍に高めることが可能となる。ゲインαが２倍になれば、回路設計を容易に行うことができるし、また、感度の低いホール素子も使いこなしやすくなる。
【００５４】
図４は、基準電圧発生回路８０の一構成例を示す図である。本構成例の基準電圧発生回路８０では、電源電圧Ｖｃｃを抵抗ラダー（抵抗８１〜８５）で分圧することにより、基準電圧Ｖｒｅｆ０、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ａ、及び、第２基準電圧Ｖｒｅｆ２が生成される。これらの基準電圧は、抵抗ラダーの上側（電源電圧Ｖｃｃ側）に設けられたＰチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ８６と、抵抗ラダーの下側（接地端側）に設けられたＮチャネル型ＭＯＳ電界効果トランジスタ８７がいずれもオンされているときに生成される。トランジスタ８６はインバータ８８を介して反転入力される電源オン信号ＰＯＷに応じてオン／オフ制御される。一方、トランジスタ８７は、インバータ８８及び８９を介して非反転入力される電源オン信号ＰＯＷに応じてオン／オフ制御される。ただし、トランジスタ８６及び８７のオン／オフ制御信号としては、電源オン信号ＰＯＷに代えて、第１切替制御信号ＳＷ１を用いても構わない。
【００５５】
さて、磁気センサ１の検出精度を高めるためには、増幅回路３０の出力信号に含まれるオフセット信号成分を抑制する必要がある。このオフセット信号成分としては、ホール素子１０の出力電圧に含まれるオフセット信号成分（以下「素子オフセット電圧」と呼ぶ）と、増幅回路３０の入力段で発生するオフセット信号成分（以下「入力オフセット電圧」と呼ぶ）を挙げることができる。なお、ホール素子１０の素子オフセット電圧は、主に、ホール素子１０の本体がパッケージから受ける応力等によって発生する。また、増幅回路３０の入力オフセット電圧は、主に、増幅回路３０の入力段を構成する素子の特性ばらつき等によって発生する。
【００５６】
第１実施形態の磁気センサ１は、上記したホール素子１０の素子オフセット電圧と、増幅回路３０の入力オフセット電圧をいずれもキャンセルして、正確な検出信号Ｓｄｅｔを生成することが可能な構成とされている。以下では、図５を参照しながら磁気センサ１の動作を説明する。図５は、磁気センサ１の動作を説明するためのタイムチャートであり、上から順に、電源オン信号ＰＯＷ、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、及び、クロック信号ＣＫが描写されている。
【００５７】
まず、電源オン信号ＰＯＷが、第１周期Ｔ１毎に、所定時間Ｔ２だけハイレベルとされる。これにより、磁気センサ１の各部（増幅回路３０、比較回路５０、基準電圧発生回路８０など）は、間欠的に電源電圧Ｖｃｃの供給を受けて動作可能状態となる。例えば、携帯電話機の開閉検出のためには、第１周期Ｔ１を５０ｍｓとし、所定時間Ｔ２を２５μｓとすることができる。このような設定を行うことにより、開閉状態の検出動作に不具合を生じることなく、携帯電話機の消費電力を抑えて電池による駆動時間を延ばすことが可能となる。このように、第１周期Ｔ１や所定時間Ｔ２の長さは、磁気センサ１が適用される用途に応じて、適切な長さに設定すればよい。なお、磁気センサ１は、間欠的に動作させるのではなく連続的に動作させることとしてもよい。
【００５８】
さて、時点ｔ１で電源オン信号ＰＯＷがハイレベルとされると、ほぼ同時に第１切替制御信号ＳＷ１もハイレベルとされる。第１切替制御信号ＳＷ１がハイレベルとされることにより、切替スイッチ回路２０は、第１スイッチ群（スイッチ２１、２３、２５、２７）をオンとして第１バイアス状態（φ１）となる。また、第１切替制御信号ＳＷ１がハイレベルとされることにより、減算回路４０に含まれるスイッチ４３及び４４がオンとなる。
【００５９】
第１バイアス状態（φ１）では、ホール素子１０の第１端子対Ａ−Ｃに電源電圧Ｖｃｃが印加され、第２端子対Ｂ−Ｄにホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。なお、電圧Ｖｂ及びＶｄには、先述の素子オフセットが含まれている。
【００６０】
ホール素子１０の第２端子対Ｂ−Ｄに発生されたホール電圧は、切替スイッチ回路２０を介して増幅回路３０に入力される。その結果、増幅回路３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧α（Ｖｂ−Ｖｏｆｆａ１）が発生し、また、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧α（Ｖｄ−Ｖｏｆｆａ２）が発生する。なお、上記の符号αは増幅回路３０のゲインであり、符号Ｖｏｆｆａ１及びＶｏｆｆａ２はそれぞれ、第１増幅器３１及び第２増幅器３２の入力オフセット電圧である。
【００６１】
また、第１バイアス状態（φ１）では、減算回路４０に含まれるスイッチ４３及び４４がオンされる。ここで、比較回路５０の比較出力信号ＯＵＴＣ（延いては磁気センサ１の検出信号Ｓｄｅｔ）がハイレベルでない場合には、基準電圧切替部４５に含まれるスイッチ４５１がオフとされ、スイッチ４５２がオンとされる。従って、比較回路５０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、比較回路５０の第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加される。
【００６２】
その結果、第１バイアス状態（φ１）において、第１キャパシタ４１の両端間には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧α（Ｖｂ−Ｖｏｆｆａ１）との差電圧（＝Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１））に相当する電荷が蓄えられる。一方、第２キャパシタ４２の両端間には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧α（Ｖｄ−Ｖｏｆｆａ２）との差電圧（＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２））に相当する電荷が蓄えられる。
【００６３】
時点ｔ２になると、第１切替制御信号ＳＷ１がローレベルとされて、第１バイアス状態（φ１）が終了する。その後、所定の短時間τだけ遅れた時点ｔ３になると、第２切替制御信号ＳＷ２がハイレベルとされる。この所定の短時間τを設けることにより、切替スイッチ回路２０の第１バイアス状態（φ１）と第２バイアス状態（φ２）との間に、どちらのバイアス状態でもない期間が設定される。従って、ホール素子１０から意図しない出力成分（電源電圧Ｖｃｃやグランド電位）が出力されることを防止することが可能となる。
【００６４】
なお、時点ｔ３で第２切替制御信号ＳＷ２がハイレベルとされることにより、切替スイッチ回路２０は第２スイッチ群（スイッチ２２、２４、２６、２８）をオンとして第２バイアス状態（φ２）となる。また、第２切替制御信号ＳＷ２がハイレベルとされることにより、減算回路４０に含まれるスイッチ４３及び４４がオフとなる。
【００６５】
第２バイアス状態（φ２）では、ホール素子１０の第２端子対Ｂ−Ｄに電源電圧Ｖｃｃが印加され、第１端子対Ａ−Ｃにホール電圧が発生する。このとき、端子Ａには電圧Ｖａが発生し、端子Ｃには電圧Ｖｃが発生する。なお、電圧Ｖａ及びＶｃには、先述の素子オフセットが含まれている。
【００６６】
ホール素子１０の第１端子対Ａ−Ｃに発生されたホール電圧は、切替スイッチ回路２０を介して増幅回路３０に入力される。その結果、増幅回路３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧α（Ｖａ−Ｖｏｆｆａ１）が発生し、また、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧α（Ｖｃ−Ｖｏｆｆａ２）が発生する。
【００６７】
なお、第２バイアス状態（φ２）では、減算回路４０に含まれるスイッチ４３及び４４がオフされる。また、この時点では、比較回路５０の比較出力信号ＯＵＴＣ（延いては、磁気センサ１の検出信号Ｓｄｅｔ）が未だハイレベルとなっていないので、基準電圧切替部４５ではスイッチ４５２のオン状態が維持されている。
【００６８】
このとき、先の第１バイアス状態（φ１）で第１キャパシタ４１と第２キャパシタ４２の両端間に各々蓄えられた電荷は、第２バイアス状態（φ２）でも変化することなく保持されている。従って、比較回路５０の第１比較入力端ｖに印加される第１比較電圧ＩＮＣ１は、次の（１−１）式で表される。また、比較回路５０の第２比較入力端ｖｉに印加される第２比較電圧ＩＮＣ２は、次の（１−２）式で表される。
INC1={Vref1-α(Vb-Voffa1}-α(Va-Voffa1)=Vref1-α(Vb-Va)  …  （１−１）
INC2={Vref2-α(Vd-Voffa2}-α(Vx-Voffa2)=Vref2-α(Vd-Vc)  …  （１−２）
【００６９】
上記の（１−１）式と（１−２）式で示されるように、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、増幅回路３０の入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１バイアス状態（φ１）と第２バイアス状態（φ２）の切替操作（減算回路４０での減算処理）を通じて相殺されている。
【００７０】
その後、比較回路５０では、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２が比較されて比較出力信号ＯＵＴＣが生成される。この比較出力信号ＯＵＴＣは、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときにハイレベルとなり、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときにローレベルとなる。なお、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との間には、次の（１−３）式が成立する。
INC1-INC2=Vref1-Vref2-α(Vb-Va)+α(Vd-Vc)  …  （１−３）
【００７１】
ところで、先にも述べたように、ホール素子１０から発生されるホール電圧には、ホール素子１０に印加される磁界の強さに応じた有効信号成分と、ホール素子１０の製造ばらつきに起因する素子オフセット成分が含まれている。ここで、第１バイアス状態（φ１）でホール素子１０の第２端子対Ｂ−Ｄに生じる電圧と、第２バイアス状態（φ２）で第１端子対Ａ−Ｃに生じる電圧とを比較した場合、ホール素子１０の製造ばらつきに起因する素子オフセット成分（素子オフセット電圧）は同相となり、ホール素子１０に印加される磁界の強さに応じた有効信号成分は逆相となる。
【００７２】
すなわち、電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、それぞれＶｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、ホール素子の９０°キャンセル式は、次の（１−４）式となり、この（１−４）式を変形することにより、次の（１−５）式が得られる。
Vboffe-Vdoffe=Vaoffe-Vcoffe  …  （１−４）
Vboffe-Vaoffe=Vdoffe-Vcoffe  …  （１−５）
【００７３】
この（１−５）式は、先出の（１−３）式で示した第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との関係式において、ホール素子１０の素子オフセット電圧がキャンセルされていることを示している。
【００７４】
このように、第１実施形態の磁気センサ１であれば、切替スイッチ回路２０によるバイアス切替処理と、減算回路４０による減算処理により、ホール素子１０の素子オフセット電圧と、増幅回路３０の入力オフセット電圧をいずれもキャンセルすることができる。
【００７５】
次に、時点ｔ４において、クロック信号ＣＫがハイレベルに立ち上がる。ラッチ回路６０は、このクロック信号ＣＫの立ち上がりエッジをトリガとして、比較回路５０からの比較出力信号ＯＵＴＣをラッチする。バッファ回路７０は、ラッチ回路６０のラッチ出力を検出信号Ｓｄｅｔとして出力する。
【００７６】
その後、時点ｔ５では、電源オン信号ＰＯＷがローレベルとされる。また、時点ｔ５で電源オン信号ＰＯＷがローレベルとされると、ほぼ同時に第２切替制御信号ＳＷ２もローレベルとされる。なお、ここでは、クロック信号ＣＫを、反転し且つ遅延させて、第２切替制御信号ＳＷ２を形成している。
【００７７】
さて、第２バイアス状態（φ２）において、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときには、比較出力信号ＯＵＴＣがローレベルとなるので、検出信号Ｓｄｅｔもローレベルとなる。一方、第１比較電圧ＩＮＣ１が第２比較電圧Ｖｃｏｍｐ２よりも高いときには、比較出力信号ＯＵＴＣがハイレベルとなるので、検出信号Ｓｄｅｔもハイレベルとなる。
【００７８】
検出信号Ｓｄｅｔがハイレベルになると、基準電圧切替部４５では、スイッチ４５２がオフとされ、スイッチ４５１がオンとされる。これにより、比較回路５０の第１比較入力端ｖには、第１バイアス状態（φ１）において、修正第１基準電圧Ｖｒｅｆ１Ａが印加されるようになる。従って、次の周期における所定時間Ｔ２においては、比較回路５０における比較動作の閾値がより低く設定される。すなわち、比較回路５０は、ヒステリシス動作を行うことになる。そのヒステリシス幅は、Ｖｒｅｆ１Ａ−Ｖｒｅｆ１である。また、そのヒステリシス幅も、第１基準電圧Ｖｒｅｆ１と修正第１基準電圧Ｖｒｅｆ１Ａを設定するだけでよいから、設計及び調整が容易である。
【００７９】
また、第１、第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は、電源電圧Ｖｃｃの中点電圧（Ｖｃｃ／２）（またはこれに可能な限り近い電圧）に設定するとよい。このような設定を行うことにより、磁気センサ１の入力ダイナミックレンジを大きく設定することができる。
【００８０】
また、増幅回路３０や比較回路５０など、主要な回路ブロックに対する電源電圧Ｖｃｃの供給を第１周期Ｔ１毎の間欠動作とし、この間欠動作と検出信号Ｓｄｅｔによるラッチ動作とを結合させることにより、磁気検出の安定性を損なうことなく、磁気センサ１の電力消費を低減することが可能となる。
【００８１】
このように、間欠動作により電力消費が低減されること、安定して磁気を検出できることにより、第１実施形態の磁気センサ１は、電池等を電源とする携帯端末（例、折りたたみ型や回転型などの携帯電話機）への搭載に特に適している。
【００８２】
なお、上記では、ホール素子１０に印加される磁界が所定の一方向に向いていることを前提として説明を行ったが、ホール素子１０に印加される磁界が上記とは逆方向に向いている場合には、当然ながらホール素子１０で生成されるホール電圧も逆極性になる。この場合には、ホール素子１０で生成されるホール電圧の極性に合わせて、磁気センサ１の回路設計（基準電圧の適宜設定など）を行えばよい。
【００８３】
＜第２実施形態＞
図６は、第１実施形態の課題を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、第２比較電圧ＩＮＣ２、第１比較電圧ＩＮＣ１、及び、比較出力信号ＯＵＴＣが描写されている。
【００８４】
先にも説明したように、第１実施形態の磁気センサ１は、ホール素子１０のバイアス状態として、第１端子対Ａ−Ｃに電源電圧Ｖｃｃを印加する第１バイアス状態（φ１）と、第２端子対Ｂ−Ｄに電源電圧Ｖｃｃを印加する第２バイアス状態（φ２）とを交互に切り替えつつ、第２バイアス状態（φ２）で得られたアンプ出力から、直前の第１バイアス状態（φ１）で得られたアンプ出力を差し引くことにより、オフセットキャンセルを行う構成とされている。
【００８５】
このような構成とすることにより、ホール素子１０の素子オフセット電圧や増幅回路３０の入力オフセット電圧をキャンセルして、磁界の強度を高精度に測定することが可能である。また、第１実施形態の磁気センサ１であれば、特許文献２の従来技術と異なり、アンプ出力の加算処理を行う加算回路を必要としないので、加算処理後（差動処理前）の残留オフセットや最終出力信号のゲイン不足などを解消することも可能となる。
【００８６】
しかしながら、第１実施形態の磁気センサ１では、減算回路４０における減算処理の方向が「φ２−φ１」のみに限定されていた。そのため、第１実施形態の磁気センサ１において、オフセットキャンセル済み（減算処理済み）の第１比較電圧ＩＮＣ１及び第２比較電圧ＩＮＣ２を得るためには、２周期分のクロック信号ＣＬＫが必要であり、磁界のサンプリング速度やジッタ特性（量子化ノイズ）に関して、さらなる改善の余地があった。
【００８７】
図７は、本発明に係る磁気センサの第２実施形態を示す図である。第２実施形態の磁気センサ１００は、ホール素子１０１と、切替スイッチ回路１０２と、増幅回路１０３と、減算回路１０４と、選択回路１０５と、ローパスフィルタ回路１０６と、比較回路１０７と、出力制御回路１０８と、出力回路１０９と、電流制限回路１１０と、発振回路１１１と、タイミングロジック回路１１２と、を有する。
【００８８】
ホール素子１０１は、自身に印加される磁界強度に応じたホール電圧を生成する磁電変換素子である。なお、ホール素子１０１の構成や動作については、第１実施形態のホール素子１０と同一であるため、重複した説明は割愛する。
【００８９】
切替スイッチ回路１０２は、ホール素子１０１に第１方向のバイアス電圧を印加してホール電圧を取得する第１バイアス状態（φ１）と、ホール素子１０１に第１方向と直交する第２方向のバイアス電圧を印加してホール電圧を取得する第２バイアス状態（φ２）とを交互に切り替える。なお、切替スイッチ回路１０２の構成や動作については、第１実施形態の切替スイッチ回路２０と同一であるため、重複した説明は割愛する。
【００９０】
増幅回路１０３は、切替スイッチ回路１０２を介して入力されるホール電圧を増幅して増幅電圧（互いに逆位相の正相増幅電圧ＶＰと逆相増幅電圧ＶＮ）を生成する。なお、増幅回路１０３の構成や動作については、第１実施形態の増幅回路３０と同一であるため、重複した説明は割愛する。
【００９１】
減算回路１０４は、キャパシタＣＡ〜ＣＤと、スイッチＳＷＡ〜ＳＷＤと、バッファＢＡ〜ＢＤとを含む。キャパシタＣＡの第１端は、正相増幅電圧ＶＰの印加端に接続されている。キャパシタＣＡの第２端は、第１正相減算電圧ＳＨＡの印加端に接続されている。キャパシタＣＢの第１端は、逆相増幅電圧ＶＮの印加端に接続されている。キャパシタＣＢの第２端は、第２逆相減算電圧ＳＨＢの印加端に接続されている。キャパシタＣＣの第１端は、逆相増幅電圧ＶＮの印加端に接続されている。キャパシタＣＣの第２端は、第１逆相減算電圧ＳＨＣの印加端に接続されている。キャパシタＣＤの第１端は、正相増幅電圧ＶＰの印加端に接続されている。キャパシタＣＤの第２端は、第２正相減算電圧ＳＨＤの印加端に接続されている。スイッチＳＷＡは、キャパシタＣＡの第２端と第２基準電圧Ｖｒｅｆ１２の印加端との間に接続されている。スイッチＳＷＢは、キャパシタＣＢの第２端と第２基準電圧Ｖｒｅｆ１２の印加端との間に接続されている。スイッチＳＷＣは、キャパシタＣＣの第２端と第１基準電圧Ｖｒｅｆ１１の印加端との間に接続されている。スイッチＳＷＤは、キャパシタＣＤの第２端と第１基準電圧Ｖｒｅｆ１１の印加端との間に接続されている。バッファＢＡは、第１正相減算電圧ＳＨＡの印加端と選択回路１０５との間に接続されている。バッファＢＢは、第２逆相減算電圧ＳＨＢの印加端と選択回路１０５との間に接続されている。バッファＢＣは、第１逆相減算電圧ＳＨＣの印加端と選択回路１０５との間に接続されている。バッファＢＤは、第２正相減算電圧ＳＨＤの印加端と選択回路１０５との間に接続されている。
【００９２】
上記構成から成る減算回路１０４は、第１減算処理（φ２−φ１）と第２減算処理（φ１−φ２）を順次並行して行う第１サンプル／ホールド回路である。なお、第１減算処理（φ２−φ１）とは、第２バイアス状態（φ２）で得られた正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）から、直前の第１バイアス状態（φ１）で得られた正相増幅電圧ＶＰ（φ１）及び逆相増幅電圧ＶＮ（φ１）を各々減算して、第１正相減算電圧ＳＨＡ及び第１逆相減算電圧ＳＨＣを生成する減算処理である。一方、第２減算処理（φ１−φ２）とは、第１バイアス状態（φ１）で得られた正相増幅電圧ＶＰ（φ１）及び逆相増幅電圧ＶＮ（φ１）から、直前の第２バイアス状態（φ２）で得られた正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）を各々減算して、第２正相減算電圧ＳＨＤ及び第２逆相減算電圧ＳＨＢを生成する減算処理である。
【００９３】
選択回路１０５は、スイッチＳＷＥ（Ａ）及びＳＷＥ（Ｂ）と、スイッチＳＷＦ（Ｃ）及びＳＷＦ（Ｄ）と、キャパシタＣＥ及びＣＦと、バッファＢＥ及びＢＦと、を含む。スイッチＳＷＥ（Ａ）は、第１正相減算電圧ＳＨＡの印加端（バッファＢＡの出力端）と第１選択電圧ＳＨＥの印加端との間に接続されている。スイッチＳＷＥ（Ｂ）は、第２逆相減算電圧ＳＨＢの印加端（バッファＢＢの出力端）と第１選択電圧ＳＨＥの印加端との間に接続されている。スイッチＳＷＦ（Ｃ）は、第１逆相減算電圧ＳＨＣの印加端（バッファＢＣの出力端）と第２選択電圧ＳＨＦの印加端との間に接続されている。スイッチＳＷＦ（Ｄ）は、第２正相減算電圧ＳＨＤの印加端（バッファＢＤの出力端）と第２選択電圧ＳＨＦの印加端との間に接続されている。キャパシタＣＥは、第１選択電圧ＳＨＥの印加端と接地端との間に接続されている。キャパシタＣＦは、第２選択電圧ＳＨＦの印加端と接地端との間に接続されている。バッファＢＥは、第１選択電圧ＳＨＥの印加端とローパスフィルタ回路１０６との間に接続されている。バッファＢＦは、第２選択電圧ＳＨＦの印加端とローパスフィルタ回路１０６との間に接続されている。上記構成から成る選択回路１０５は、第１正相減算電圧ＳＨＡと第２逆相減算電圧ＳＨＢを交互に選択した第１選択電圧ＳＨＥと、第１逆相減算電圧ＳＨＣと第２正相減算電圧ＳＨＤを交互に選択した第２選択電圧ＳＨＦと、を生成する第２サンプル／ホールド回路として機能する。
【００９４】
ローパスフィルタ回路１０６は、抵抗ＲＳ１及びＲＳ２と、キャパシタＣＳ１及びＣＳ２とを含む。抵抗ＲＳ１の第１端は、第１選択電圧ＳＨＥの印加端（バッファＢＥの出力端）に接続されている。抵抗ＲＳ１の第２端は、第１平滑電圧（第１比較電圧）ＩＮＣ１１の印加端に接続されている。抵抗ＲＳ２の第１端は、第２選択電圧ＳＨＦの印加端（バッファＢＦの出力端）に接続されている。抵抗ＲＳ２の第２端は、第２平滑電圧（第２比較電圧）ＩＮＣ１２の印加端に接続されている。キャパシタＣＳ１は、第１平滑電圧ＩＮＣ１１の印加端と接地端との間に接続されている。キャパシタＣＳ２は、第２平滑電圧ＩＮＣ１２の印加端と接地端との間に接続されている。上記構成から成るローパスフィルタ回路１０６は、第１選択電圧ＳＨＥを平滑した第１平滑電圧ＩＮＣ１１と、第２選択電圧ＳＨＦを平滑した第２平滑電圧ＩＮＣ１２と、を生成する。
【００９５】
比較回路１０７は、第１平滑電圧ＩＮＣ１１と第２平滑電圧ＩＮＣ１２を比較して比較出力信号ＯＵＴＣを生成する。
【００９６】
出力制御回路１０８は、比較回路１０７から入力される比較出力信号ＯＵＴＣに応じて出力回路１０９の駆動制御（トランジスタＮ１のオン／オフ制御）を行う。また、出力制御回路１０８は、電流制限回路１１０から入力される電流制限信号ＩＬＩＭに応じて出力回路１０９の駆動制御（トランジスタＮ１の導通度制御（オン抵抗値制御））を行う。
【００９７】
出力回路１０９は、オープンドレイン出力段を形成するＮチャネル型ＭＯＳ電界効果トランジスタＮ１と、静電破壊保護用のツェナダイオードＤ１と、トランジスタＮ１に流れる電流Ｉを電圧信号として検出するためのセンス抵抗Ｒｓと、を含む。トランジスタＮ１は、出力制御回路１０８の指示に応じて、比較出力信号ＯＵＴＣがハイレベルであるときにオフとされ、比較出力信号ＯＵＴＣがローレベルであるときにオンとされる。このようなオン／オフ制御により、比較出力信号ＯＵＴＣと同一論理レベルの出力信号ＯＵＴが磁気センサ１から外部に出力される。
【００９８】
電流制限回路１１０は、トランジスタＮ１に流れる電流Ｉが所定の上限値を上回ると、トランジスタＮ１のゲート電圧を引き下げてトランジスタＮ１のオン抵抗値を高めるように、電流制限信号ＩＬＩＭを出力制御回路１０８に出力する。
【００９９】
発振回路１１１は、所定周波数のクロック信号ＣＬＫを生成してタイミングロジック回路１１２に供給する。
【０１００】
タイミングロジック回路１１２は、クロック信号ＣＬＫに同期して、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、第１減算制御信号ＶＲＥＦ＿ＥＮ１、第２減算制御信号ＶＲＥＦ＿ＥＮ２、第１選択制御信号ＳＨ＿ＥＮ１、及び、第２選択制御信号ＳＨ＿ＥＮ２を生成し、切替スイッチ回路１０２、減算回路１０４、及び、選択回路１０５の動作タイミングを制御する。
【０１０１】
第１切替制御信号ＳＷ１及び第２切替制御信号ＳＷ２は、ホール素子１０１のバイアス方向を垂直（０°／９０°）に切り替えるための制御信号である。第１切替制御信号ＳＷ１及び第２切替制御信号ＳＷ２は、いずれも切替スイッチ回路１０２に供給される。第１減算制御信号ＶＲＥＦ＿ＥＮ１は、スイッチＳＷＡ及びＳＷＣのオン／オフ制御信号である。第２減算制御信号ＶＲＥＦ＿ＥＮ２は、スイッチＳＷＢ及びＳＷＤのオン／オフ制御信号である。第１減算制御信号ＶＲＥＦ＿ＥＮ１及び第２減算制御信号ＶＲＥＦ＿ＥＮ２は、いずれも減算回路１０４に供給される。第１選択制御信号ＳＨ＿ＥＮ１は、スイッチＳＷＥ（Ｂ）及びＳＷＦ（Ｄ）のオン／オフ制御信号である。第２選択制御信号ＳＨ＿ＥＮ２は、スイッチＳＷＥ（Ａ）及びＳＷＦ（Ｃ）のオン／オフ制御信号である。第１選択制御信号ＳＨ＿ＥＮ１及び第２選択制御信号ＳＨ＿ＥＮ２は、いずれも選択回路１０５に供給される。
【０１０２】
次に、上記構成から成る磁気センサ１００の動作について、図８を適宜参照しながら説明する。図８は、磁気センサ１００の動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、正相増幅電圧ＶＰ、逆相増幅電圧ＶＮ、第１減算制御信号ＶＲＥＦ＿ＥＮ１、第２減算制御信号ＶＲＥＦ＿ＥＮ２、第１正相減算電圧ＳＨＡ、第１逆相減算電圧ＳＨＣ、第２逆相減算電圧ＳＨＢ、第２正相減算電圧ＳＨＤ、第１選択制御信号ＳＨ＿ＥＮ１、第２選択制御信号ＳＨ＿ＥＮ２、第１選択電圧ＳＨＥ、第２選択電圧ＳＨＦ、第１平滑電圧ＩＮＣ１１、及び、第２平滑電圧ＩＮＣ１２が描写されている。
【０１０３】
［減算回路１０４での第１減算処理（φ２−φ１）］
第１切替制御信号ＳＷ１がハイレベルとされる第１バイアス状態（φ１）（例えば、図８の時刻ｔ２０５〜ｔ２０７を参照）において、ホール素子１０１でホール出力電圧ΔＶ（φ１）＝ＶＨ１＋ΔＶＯＦＦ１が発生した場合を想定する。なお、符号ＶＨ１は有効信号成分であり、ΔＶＯＦＦ１は素子オフセット成分（素子オフセット電圧）である。
【０１０４】
ここで、増幅回路１０３から出力される正相増幅電圧ＶＰ（φ１）及び逆相増幅電圧ＶＮ（φ１）は、それぞれ、次の（２−１）式及び（２−２）式で表される。なお、符号αは増幅回路１０３の差動ゲインであり、ΔＶＯＦＦ＿ＡＭＰは増幅回路１０３の入力オフセット電圧である。また、ＶＰ０、ＶＮ０は差動入力電圧０Ｖ時の理想アンプ出力電圧とする。例えば、図８の時刻ｔ２０５〜ｔ２０７において、正相増幅電圧ＶＰ（φ１）の値は「Ｐ３」であり、逆相増幅電圧ＶＮ（φ１）の値は「Ｍ３」である。
VP(φ1)=+(α/2)×(VH1+ΔVOFF1+ΔVOFF_AMP)+VP0  …  （２−１）
VN(φ1)=-(α/2)×(VH1+ΔVOFF1+ΔVOFF_AMP)+VN0  …  （２−２）
【０１０５】
このとき、第１減算制御信号ＶＲＥＦ＿ＥＮ１がハイレベルとされると、スイッチＳＷＡ及びＳＷＣがオンされて、減算回路１０４が第１サンプリング状態（φ３））となる。その結果、キャパシタＣＡの両端間には、第２基準電圧Ｖｒｅｆ１２と正相増幅電圧ＶＰ（φ１）との差電圧（＝ＶＰ（φ１）−Ｖｒｅｆ１２）が充電されて、キャパシタＣＣの両端間には、第１基準電圧Ｖｒｅｆ１１と逆相増幅電圧ＶＮ（φ１）との差電圧（＝ＶＮ（φ１）−Ｖｒｅｆ１１）が充電される。
【０１０６】
その後、第１減算制御信号ＶＲＥＦ＿ＥＮ１がローレベルとされると、スイッチＳＷＡ及びＳＷＣがオフされて、減算回路１０４が第１ホールディング状態（ｎφ３）となる。その結果、第１正相減算電圧ＳＨＡの印加端、及び、第１逆相減算電圧ＳＨＣの印加端がそれぞれフローティングとなるので、キャパシタＣＡ及びＣＣに蓄えられた電荷が保存される。これによって、第１バイアス状態（φ１）で得られた正相増幅電圧ＶＰ（φ１）及び逆相増幅電圧ＶＮ（φ１）がそれぞれ減算回路１０４でホールディングされる。
【０１０７】
次に、第２切替制御信号ＳＷ２がハイレベルとされる第２バイアス状態（φ２）（例えば図８の時刻ｔ２０７〜ｔ２０９を参照）では、バイアス電圧の印加方向がそれまでとは垂直に切り替えられる。従って、ホール素子１０１で生成されるホール出力電圧ΔＶ（φ２）は、ΔＶ（φ２）＝−ＶＨ２＋ΔＶＯＦＦ２となる。なお、符号ＶＨ２は有効信号成分であり、ΔＶＯＦＦ２は素子オフセット成分（素子オフセット電圧）である。
【０１０８】
ここで、増幅回路１０３から出力される正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）は、それぞれ、次の（２−３）式及び（２−４）式で表される。なお、符号αは増幅回路１０３の差動ゲインであり、ΔＶＯＦＦ＿ＡＭＰは増幅回路１０３の入力オフセット電圧である。また、ＶＰ０、ＶＮ０は差動入力電圧０Ｖ時の理想アンプ出力電圧とする。例えば、図８の時刻ｔ２０７〜ｔ２０９において、正相増幅電圧ＶＰ（φ２）の値は「Ｐ４」であり、逆相増幅電圧ＶＮ（φ２）の値は「Ｍ４」である。
VP(φ2)=+(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)+VP0  …  （２−３）
VN(φ2)=-(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)+VN0  …  （２−４）
【０１０９】
このとき、第１減算制御信号ＶＲＥＦ＿ＥＮ１がローレベルとされている状態、すなわち、減算回路１０４の第１ホールディング状態（ｎφ３）において、キャパシタＣＡ及びＣＣでの電荷保存により、第１正相減算電圧ＳＨＡ及び第１逆相減算電圧ＳＨＣは、それぞれ、次の（２−５）式及び（２−６）式で表される。例えば、図８の時刻ｔ２０７〜ｔ２０９において、第１正相減算電圧ＳＨＡの値は「Ｐ４−Ｐ３＋Ｖｒｅｆ１２」であり、第１逆相減算電圧ＳＨＣの値は「Ｍ４−Ｍ３＋Ｖｒｅｆ１１」である。
SHA=VP(φ2)-{VP(φ1)-Vref12}  …  （２−５）
SHC=VN(φ2)-{VN(φ1)-Vref11}  …  （２−６）
【０１１０】
なお、上記の（２−５）式に（２−１）式と（２−３）式を代入することにより、第１正相減算電圧ＳＨＡは次の（２−７）式で表される。また、上記の（２−６）式に（２−２）式と（２−４）式を代入することにより、第１逆相減算電圧ＳＨＣは次の（２−８）式で表される。ただし、VH1=VH2=VHとし、ΔVOFF1=ΔVOFF2とする。
SHA=+(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)+VP0-(α/2)×(VH1+ΔVOFF1+ΔVOFF_AMP)-VP0+Vref12
=-α×VH+Vref12  …  （２−７）
SHC=-(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)+VN0+(α/2)×(VH1+ΔVOFF1+ΔVOFF_AMP)-VN0+Vref11
=+α×VH+Vref11  …  （２−８）
【０１１１】
上記の（２−７）式及び（２−８）式から分かるように、減算回路１０４の第１減算処理（φ２−φ１）により、ホール素子１０の素子オフセット電圧（ΔＶＯＦＦ１、ΔＶＯＦＦ２）と増幅回路１０３の入力オフセット電圧（ΔＶＯＦＦ＿ＡＭＰ）がいずれもキャンセルされる。
【０１１２】
なお、ホール素子１０１から差動入力される有効信号成分（ＶＨ）に対して、減算回路１０４から差動出力される有効信号成分（ＳＨＡ−ＳＨＣ）は、ＳＨＡ−ＳＨＣ＝−α×２×ＶＨ＋（Ｖｒｅｆ１２−Ｖｒｅｆ１１）となる。すなわち、減算回路１０４を用いたオフセットキャンセル方式であれば、特許文献２のオフセットキャンセル方式（加算回路を用いたオフセットキャンセル方式）に比べて、検出信号のゲインを２倍（＋６ｄＢ）に高めることが可能となる。
【０１１３】
また、減算回路１０４を用いたオフセットキャンセル方式であれば、第１基準電圧Ｖｒｅｆ１１と第２基準電圧Ｖｒｅｆ１２との間に所定の電圧差を設定することにより、比較回路１０７にヒステリシス特性を付与することが可能となる。従って、比較回路１０７を用いる単極磁界検出タイプや交番磁界検出タイプでは、第１基準電圧Ｖｒｅｆ１１と第２基準電圧Ｖｒｅｆ１２との電圧差を適宜設定することにより、磁界強度の検出閾値を任意に調整することが可能となる。
【０１１４】
例えば、磁界の検出有無に応じて第１基準電圧Ｖｒｅｆ１１と第２基準電圧Ｖｒｅｆ１２との高低関係が逆転するように、第１基準電圧Ｖｒｅｆ１１と第２基準電圧Ｖｒｅｆ１２の少なくとも一方を可変制御する構成とすることにより、図１０で示すように、ゼロ値を跨いだヒステリシス特性を比較回路１０７に付与することができるので、交番磁界検出タイプで安定した磁気検出を行うことが可能となる。
【０１１５】
一方、比較回路１０７に代えて差動増幅回路を用いるアナログリニア出力タイプであれば、第１基準電圧Ｖｒｅｆ１１と第２基準電圧Ｖｒｅｆ１２との間に電圧差を設けることなく互いの電圧値を一致させておけばよい。なお、図７では、図１の基準電圧生成回路８０や基準電圧切替部４５を明示していないが、第２実施形態の磁気センサ１００にも、必要に応じてこれらの回路ブロックが設けられることは言うまでもない。
【０１１６】
［減算回路１０４での第２減算処理（φ１’−φ２）］
第２切替制御信号ＳＷ２がハイレベルとされる第２バイアス状態（φ２）（例えば、図８の時刻ｔ２０７〜ｔ２０９を参照）において、減算回路１０４では、キャパシタＣＡ及びＣＣを用いた第１減算処理（φ２−φ１）と並行してキャパシタＣＢ及びＣＤを用いた第２減算処理（φ１’−φ２）が行われる。なお、ここでは、φ１→φ２→φ１’の順でバイアス状態の切り替えが行われるものとする。
【０１１７】
先にも述べたように、第２切替制御信号ＳＷ２がハイレベルとされる第２バイアス状態（φ２）において、増幅回路１０３から出力される正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）は、それぞれ、先の（２−３）式及び（２−４）式で表される。例えば、図８の時刻ｔ２０７〜ｔ２０９において、正相増幅電圧ＶＰ（φ２）の値は「Ｐ４」であり、逆相増幅電圧ＶＮ（φ２）の値は「Ｍ４」である。
【０１１８】
このとき、第２減算制御信号ＶＲＥＦ＿ＥＮ２がハイレベルとされると、スイッチＳＷＢ及びＳＷＤがオンされて、減算回路１０４が第２サンプリング状態（φ４）となる。その結果、キャパシタＣＢの両端間には第２基準電圧Ｖｒｅｆ１２と逆相増幅電圧ＶＮ（φ２）との差電圧（＝ＶＮ（φ２）−Ｖｒｅｆ１２）が充電されて、キャパシタＣＤの両端間には、第１基準電圧Ｖｒｅｆ１１と正相増幅電圧ＶＰ（φ２）との差電圧（＝ＶＰ（φ２）−Ｖｒｅｆ１１）が充電される。
【０１１９】
なお、第１バイアス状態（φ１／φ１’）と第２バイアス状態（φ２）を比較すると、ホール電圧の位相が反転している。従って、第１減算処理（φ２−φ１）と第２減算処理（φ１’−φ２）を比較すると、第１基準電圧Ｖｒｅｆ１１及び第２基準電圧Ｖｒｅｆ１２の印加先が互いに反転されている。
【０１２０】
その後、第２減算制御信号ＶＲＥＦ＿ＥＮ２がローレベルとされると、スイッチＳＷＢ及びＳＷＤがオフされて、減算回路１０４が第２ホールディング状態（ｎφ４）となる。その結果、第２正相減算電圧ＳＨＤの印加端、及び、第２逆相減算電圧ＳＨＢの印加端がそれぞれフローティングとなるので、キャパシタＣＤ及びＣＢに蓄えられた電荷が保存される。これによって、第２バイアス状態（φ２）で得られた正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）がそれぞれ減算回路１０４でホールディングされる。
【０１２１】
次に、第１切替制御信号ＳＷ１がハイレベルとされる第１バイアス状態（φ１’）（例えば、図８の時刻ｔ２０９〜ｔ２１１を参照）では、バイアス電圧の印加方向がそれまでとは垂直に切り替えられる。従って、ホール素子１０１で生成されるホール出力電圧ΔＶ（φ１’）は、ΔＶ（φ１’）＝ＶＨ１’＋ΔＶＯＦＦ１’となる。なお、符号ＶＨ１’は有効信号成分であり、ΔＶＯＦＦ１’は素子オフセット成分（素子オフセット電圧）である。
【０１２２】
ここで、増幅回路１０３から出力される正相増幅電圧ＶＰ（φ１’）及び逆相増幅電圧ＶＮ（φ１’）は、それぞれ、次の（２−９）式及び（２−１０）式で表される。なお、符号αは、増幅回路１０３の差動ゲインであり、ΔＶＯＦＦ＿ＡＭＰは増幅回路１０３の入力オフセット電圧である。また、ＶＰ０、ＶＮ０は差動入力電圧０Ｖ時の理想アンプ出力電圧とする。例えば、図８の時刻ｔ２０９〜ｔ２１１において、正相増幅電圧ＶＰ（φ１’）の値は「Ｐ５」であり、逆相増幅電圧ＶＮ（φ１’）の値は「Ｍ５」である。
VP(φ1')=+(α/2)×(VH1'+ΔVOFF1'+ΔVOFF_AMP)+VP0  …  （２−９）
VN(φ1')=-(α/2)×(VH1'+ΔVOFF1'+ΔVOFF_AMP)+VN0  …  （２−１０）
【０１２３】
このとき、第２減算制御信号ＶＲＥＦ＿ＥＮ２がローレベルとされている状態、すなわち、減算回路１０４の第２ホールディング状態（ｎφ４）において、キャパシタＣＤ及びＣＢでの電荷保存により、第２正相減算電圧ＳＨＤ及び第２逆相減算電圧ＳＨＢは、それぞれ、次の（２−１１）式及び（２−１２）式で表される。例えば、図８の時刻ｔ２０９〜ｔ２１１において、第２正相減算電圧ＳＨＤの値は「Ｐ５−Ｐ４＋Ｖｒｅｆ１１」であり、第２逆相減算電圧ＳＨＢの値は「Ｍ５−Ｍ４＋Ｖｒｅｆ１２」である。
SHD=VP(φ1')-{VP(φ2)-Vref11}  …  （２−１１）
SHB=VN(φ1')-{VN(φ2)-Vref12}  …  （２−１２）
【０１２４】
なお、上記の（２−１１）式に（２−３）式と（２−９）式を代入することにより、第２正相減算電圧ＳＨＤは、次の（２−１３）式で表される。また、上記の（２−１２）式に（２−４）式と（２−１０）式を代入することにより、第２逆相減算電圧ＳＨＢは、次の（２−１４）式で表される。ただし、VH1'=VH2=VHとし、ΔVOFF1'=ΔVOFF2とする。
SHD=+(α/2)×(VH1'+ΔVOFF1'+ΔVOFF_AMP)+VP0-(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)-VP0+Vref11
=+α×VH+Vref11  …  （２−１３）
SHB=-(α/2)×(VH1'+ΔVOFF1'+ΔVOFF_AMP)+VN0+(α/2)×(-VH2+ΔVOFF2+ΔVOFF_AMP)-VN0+Vref12
=-α×VH+Vref12  …  （２−１４）
【０１２５】
上記の（２−１３）式及び（２−１４）式から分かる通り、減算回路１０４の第２減算処理（φ１’−φ２）により、ホール素子１０の素子オフセット電圧（ΔＶＯＦＦ１’、ΔＶＯＦＦ２）と増幅回路１０３の入力オフセット電圧（ΔＶＯＦＦ＿ＡＭＰ）がいずれもキャンセルされる。
【０１２６】
なお、ホール素子１０１から差動入力される有効信号成分（ＶＨ）に対して、減算回路１０４から差動出力される有効信号成分（ＳＨＢ−ＳＨＤ）は、ＳＨＢ−ＳＨＤ＝−α×２×ＶＨ＋（Ｖｒｅｆ１２−Ｖｒｅｆ１１）となる。これは第１減算処理（φ２−φ１）で得られる差動出力と同一である。
【０１２７】
従って、第２実施形態の磁気センサ１００であれば、不必要な待機時間を要することなく、第１減算処理（φ２−φ１）と第２減算処理（φ１’−φ２）を順次並行して行うことができるので、クロック信号ＣＬＫのパルス周期毎に、オフセットキャンセル済みの磁界検出信号（減算処理済みの磁界検出信号）を得ることが可能となる。すなわち、第２実施形態の磁気センサ１００であれば、第１実施形態の磁気センサ１と比べて、実効的な磁界のサンプリング速度（サンプリング周波数）を２倍に向上させることができるので、ジッタ特性の改善（量子化ノイズの低減）を実現することが可能となり、延いては、高速な磁界の変動にも対応することが可能となる。
【０１２８】
［選択回路１０５での信号選択処理］
減算回路１０４は、第１切替制御信号ＳＷ１と第２切替制御信号ＳＷ２の論理レベル反転が行われる毎に、第１減算電圧（第１正相減算電圧ＳＨＡと第１逆相減算電圧ＳＨＣ）と、第２減算電圧（第２正相減算電圧ＳＨＤと第２減算逆相電圧ＳＨＢ）と、を交互に出力する。そこで、選択回路１０５は、第１選択制御信号ＳＨ＿ＥＮ１及び第２選択制御信号ＳＨ＿ＥＮ２に応じて、上記した第１減算電圧と第２減算電圧のいずれか一方を選択的に出力する構成とされている。
【０１２９】
具体的に述べると、第１選択制御信号ＳＨ＿ＥＮ１がハイレベルとされる第１選択状態（φ５）（例えば、図８の時刻ｔ２０６〜ｔ２０７を参照）では、スイッチＳＷＥ（Ｂ）及びＳＷＦ（Ｄ）がオンされる。従って、選択回路１０５は、第２逆相減算電圧ＳＨＢをキャパシタＣＥに充電しながら第１選択電圧ＳＨＥとして出力し、第２正相減算電圧ＳＨＤをキャパシタＣＦに充電しながら第２選択電圧ＳＨＦとして出力する。一方、第２選択制御信号ＳＨ＿ＥＮ２がハイレベルとされる第２選択状態（φ６）（例えば図８の時刻ｔ２０８〜ｔ２０９を参照）では、スイッチＳＷＥ（Ａ）及びＳＷＦ（Ｃ）がオンされる。従って、選択回路１０５は、第１正相減算電圧ＳＨＡをキャパシタＣＥに充電しながら第１選択電圧ＳＨＥとして出力し、第１逆相減算電圧ＳＨＣをキャパシタＣＦに充電しながら第２選択電圧ＳＨＦとして出力する。
【０１３０】
すなわち、第１選択制御信号ＳＨ＿ＥＮ１のハイレベル期間（例えば、図８の時刻ｔ２０６〜ｔ２０７を参照）は、第２減算電圧（第２正相減算電圧ＳＨＤ及び第２減算逆相電圧ＳＨＢ）をサンプリングしながら、第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦとして出力する期間となる。一方、第２選択制御信号ＳＨ＿ＥＮ２のハイレベル期間（例えば、図８の時刻ｔ２０８〜ｔ２０９を参照）は、第１減算電圧（第１正相減算電圧ＳＨＡ及び第１減算逆相電圧ＳＨＣ）をサンプリングしながら、第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦとして出力する期間となる。
【０１３１】
また、第１選択制御信号ＳＨ＿ＥＮ１がローレベルとされてから、第２選択制御信号ＳＨ＿ＥＮ２がハイレベルとされるまでの期間（例えば、図８の時刻ｔ２０７〜ｔ２０８を参照）は、第２減算電圧（第２正相減算電圧ＳＨＤ及び第２減算逆相電圧ＳＨＢ）をホールドしながら、第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦとして出力する期間となる。一方、第２選択制御信号ＳＨ＿ＥＮ２がローレベルとされてから、第１選択制御信号ＳＨ＿ＥＮ１がハイレベルとされるまでの期間（例えば、図８の時刻ｔ２０９〜ｔ２１０を参照）は、第１減算電圧（第１正相減算電圧ＳＨＡ及び第１減算逆相電圧ＳＨＣ）をホールドしながら、第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦとして出力する期間となる。
【０１３２】
上記のサンプル／ホールド動作により、第１選択電圧ＳＨＥは、第１正相減算電圧ＳＨＡと第２逆相減算電圧ＳＨＢとが交互に選択された電圧信号（例えば、図８では第２基準電圧Ｖｒｅｆ１２を基準として、Ｐ２−Ｐ１、Ｍ３−Ｍ２、Ｐ４−Ｐ３、Ｍ５−Ｍ４、Ｐ６−Ｐ５、Ｍ７−Ｍ６、Ｐ８−Ｐ７、…）となる。また、第２選択電圧ＳＨＦは、第１逆相減算電圧ＳＨＣと第２正相減算電圧ＳＨＤとが交互に選択された電圧信号（例えば、図８では第１基準電圧Ｖｒｅｆ１１を基準として、Ｍ２−Ｍ１、Ｐ３−Ｐ２、Ｍ４−Ｍ３、Ｐ５−Ｍ４、Ｍ６−Ｍ５、Ｐ７−Ｐ６、Ｍ８−Ｍ７、…）となる。
【０１３３】
このような選択回路１０５を設けたことにより、第１減算電圧（ＳＨＡ、ＳＨＣ）と第２減算電圧（ＳＨＢ、ＳＨＤ）を適切に組み合わせて、連続的な第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦを生成することができるので、アナログリニア出力タイプのホールＩＣへの展開が可能となる。
【０１３４】
なお、選択回路１０５には、上記した第１減算電圧（ＳＨＡ、ＳＨＣ）と第２減算電圧（ＳＨＢ、ＳＨＤ）の選択出力機能のほか、バイアス状態の切替時に生じる不要な過渡波形のマスク機能も備えられている。このマスク機能については、後ほど詳細に説明する。
【０１３５】
［ローパスフィルタ回路１０６での平滑処理］
選択回路１０５では、第１選択制御信号ＳＨ＿ＥＮ１及び第２選択制御信号ＳＨ＿ＥＮ２に応じたサンプル／ホールド動作が行われるので、第１選択電圧ＳＨＥ及び第２選択電圧ＳＨＦは、いずれも離散的なサンプリング電圧信号となる。そのため、減算回路１０４のサンプリング速度をどれだけ高めても、量子化ノイズによるジッタ特性の悪化を完全に払拭することはできない。
【０１３６】
そこで、第２実施形態の磁気センサ１００は、第１選択電圧ＳＨＥ及びＳＨＦを平滑して第１平滑電圧ＩＮＣ１１及び第２平滑電圧ＩＮＣ１２を生成するローパスフィルタ回路１０６を有する構成とされている。このような構成とすることにより、離散的な第１選択電圧ＳＨＥ及びＳＨＦの波形整形を行い、サンプリング動作によって失われた中間値を補うことができるので、より理想的なリニア出力を得ることが可能となる。
【０１３７】
なお、ローパスフィルタ回路１０６のカットオフ周波数は、検出磁界の周波数が減衰しない程度（例えば１００ｋＨｚ程度）に設定することが望ましい。
【０１３８】
ただし、ローパスフィルタ回路１０６は、回路面積の増加を伴うので、磁気センサ１００に要求されている仕様に応じて、これを削除しても構わない。
【０１３９】
［比較回路１０７での比較処理］
ローパスフィルタ回路１０６から入力される第１平滑電圧ＩＮＣ１１及び第２平滑電圧ＩＮＣ１２を常時モニタ（第１実施形態ではサンプリングモニタ）することにより、さらなるジッタ特性の改善が可能となり、延いては、高速な磁界の変動にも対応することが可能となる。なお、閾値に対する比較論理出力を行う場合には、比較回路１０７としてコンパレータを用いればよい。一方、アナログリニア出力を行う場合には、比較回路１０７に代えて、第１平滑電圧ＩＮＣ１１と第２平滑電圧ＩＮＣ１２との差分を増幅して差動増幅信号を生成する差動増幅回路を用いればよい。
【０１４０】
［タイミングロジック回路１１２での信号生成処理］
図９は、タイミングロジック回路１１２による各種制御信号の論理切替動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、第１減算制御信号ＶＲＥＦ＿ＥＮ１、第２減算制御信号ＶＲＥＦ＿ＥＮ２、第１選択制御信号ＳＨ＿ＥＮ１、及び、第２選択制御信号ＳＨ＿ＥＮ２が描写されている。
【０１４１】
図９で示した通り、タイミングロジック回路１１２は、第１切替制御信号ＳＷ１と第１減算制御信号ＶＲＥＦ＿ＥＮ１を同時（またはほぼ同時）にハイレベルに立ち上げる。また、タイミングロジック回路１１２は、第２切替制御信号ＳＷ２と第２減算制御信号ＶＲＥＦ＿ＥＮ２を同時（またはほぼ同時）にハイレベルに立ち上げる。一方、タイミングロジック回路１１２は、第１切替制御信号ＳＷ１をローレベルに立ち下げるよりも先に、第１減算制御信号ＶＲＥＦ＿ＥＮ１をローレベルに立ち下げる。また、タイミングロジック回路１１２は、第２切替制御信号ＳＷ２をローレベルに立ち下げるよりも先に、第２減算制御信号ＶＲＥＦ＿ＥＮ２をローレベルに立ち下げる。
【０１４２】
すなわち、タイミングロジック回路１１２は、切替スイッチ回路１０２を第１バイアス状態（φ１）から第２バイアス状態（φ２）に切り替える前に、スイッチＳＷＡ及びＳＷＣをオフとする。また、タイミングロジック回路１１２は、切替スイッチ回路１０２を第２バイアス状態（φ２）から第１バイアス状態（φ１）に切り替える前に、スイッチＳＷＢ及びＳＷＤをオフとする。このような構成とすることにより、減算回路１０４での第１減算処理（φ２−φ１）と第２減算処理（φ１−φ２）を誤りなく確実に実行することが可能となる。
【０１４３】
ただし、第１減算制御信号ＶＲＥＦ＿ＥＮ１及び第２減算制御信号ＶＲＥＦ＿ＥＮ２の立ち上げタイミングについては、上記に限定されるものではない。例えば、タイミングロジック回路１１２は、第１切替制御信号ＳＷ１をハイレベルに立ち上げてから第１減算制御信号ＶＲＥＦ＿ＥＮ１をハイレベルに立ち上げる構成としても構わない。同様に、タイミングロジック回路１１２は、第２切替制御信号ＳＷ２をハイレベルに立ち上げてから第２減算制御信号ＶＲＥＦ＿ＥＮ２をハイレベルに立ち上げる構成としても構わない。
【０１４４】
また、タイミングロジック回路１１２は、第２減算制御信号ＶＲＥＦ＿ＥＮ２をローレベルに立ち下げた後に第１選択制御信号ＳＨ＿ＥＮ１をハイレベルに立ち上げ、かつ、第２減算制御信号ＶＲＥＦ＿ＥＮ２をハイレベルに立ち上げる前に第１選択制御信号ＳＨ＿ＥＮ１をローレベルに立ち下げる。また、タイミングロジック回路１１２は、第１減算制御信号ＶＲＥＦ＿ＥＮ１をローレベルに立ち下げた後に第２選択制御信号ＳＨ＿ＥＮ２をハイレベルに立ち上げ、かつ、第１減算制御信号ＶＲＥＦ＿ＥＮ１をハイレベルに立ち上げる前に第２選択制御信号ＳＨ＿ＥＮ２をローレベルに立ち下げる。
【０１４５】
すなわち、タイミングロジック回路１１２は、スイッチＳＷＡ及びＳＷＣをオフとした後にスイッチＳＷＥ（Ａ）及びＳＷＦ（Ｃ）をオンとし、かつ、スイッチＳＷＡ及びＳＷＣをオンとする前にスイッチＳＷＥ（Ａ）及びＳＷＦ（Ｃ）をオフとする。また、タイミングロジック回路１１２は、スイッチＳＷＢ及びＳＷＤをオフとした後にスイッチＳＷＥ（Ｂ）及びＳＷＦ（Ｄ）をオンとし、かつ、スイッチＳＷＢ及びＳＷＤをオンとする前にスイッチＳＷＥ（Ｂ）及びＳＷＦ（Ｄ）をオフとする。このような構成とすることにより選択回路１０５での選択処理を誤りなく確実に実行することが可能となる。
【０１４６】
また、タイミングロジック回路１１２は、第１切替制御信号ＳＷ１がハイレベルに立ち上げられた後、所定のマスク期間が経過した後に第１選択制御信号ＳＨ＿ＥＮ１をハイレベルに立ち上げる。また、タイミングロジック回路１１２は、第２切替制御信号ＳＷ２がハイレベルに立ち上げられた後、所定のマスク期間が経過した後に第２選択制御信号ＳＨ＿ＥＮ２をハイレベルに立ち上げる。このような構成とすることにより、バイアス切替時に生じる増幅回路１０３の不必要な過渡出力波形を適切にマスクすることが可能となる。
【０１４７】
＜第３実施形態＞
図１１は本発明に係る磁気センサの第３実施形態を示す図である。第３実施形態の磁気センサ２００は、ホール素子２０１と、切替スイッチ回路２０２と、増幅回路２０３と、減算回路２０４と、サンプル／ホールド回路２０５と、ローパスフィルタ回路２０６と、比較回路２０７と、タイミングロジック回路２０８と、を有する。
【０１４８】
ホール素子２０１は、自身に印加される磁界強度に応じたホール電圧を生成する磁電変換素子である。なお、ホール素子２０１の構成や動作については、第１実施形態のホール素子１０と同一であるため、重複した説明は割愛する。
【０１４９】
切替スイッチ回路２０２は、ホール素子２０１に第１方向のバイアス電圧を印加してホール電圧を取得する第１バイアス状態（φ１）と、ホール素子２０１に第１方向と直交する第２方向のバイアス電圧を印加してホール電圧を取得する第２バイアス状態（φ２）とを交互に切り替える。なお、切替スイッチ回路２０２の構成や動作については、第１実施形態の切替スイッチ回路２０と同一であるため、重複した説明は割愛する。
【０１５０】
増幅回路２０３は、切替スイッチ回路２０２を介して入力されるホール電圧を増幅して増幅電圧（互いに逆位相の正相増幅電圧ＶＰと逆相増幅電圧ＶＮ）を生成する。なお、増幅回路２０３の構成や動作については、第１実施形態の増幅回路３０と同一であるため、重複した説明は割愛する。
【０１５１】
減算回路２０４は、第２バイアス状態（φ２）で得られた正相増幅電圧ＶＰ（φ２）及び逆相増幅電圧ＶＮ（φ２）から、直前の第１バイアス状態（φ１）で得られた正相増幅電圧ＶＰ（φ１）及び逆相増幅電圧ＶＮ（φ１）を各々減算して、正相減算電圧ＳＨａ及び逆相減算電圧ＳＨｂを生成する。なお、減算回路２０４の構成や動作については、第１実施形態の減算回路４０と同一であるため、重複した説明は割愛する。
【０１５２】
サンプル／ホールド回路２０５は、正相減算電圧ＳＨａをサンプル／ホールドした正相サンプル／ホールド電圧ＳＨｃと、逆相減算電圧ＳＨｂをサンプル／ホールドした逆相サンプル／ホールド電圧ＳＨｄを生成する。
【０１５３】
ローパスフィルタ回路２０６は、正相サンプル／ホールド電圧ＳＨｃを平滑した第１平滑電圧（第１比較電圧）ＩＮＣ２１と、逆相サンプル／ホールド電圧ＳＨｄを平滑した第２平滑電圧（第２比較電圧）ＩＮＣ２２と、を生成する。
【０１５４】
比較回路２０７は、第１平滑電圧ＩＮＣ２１と第２平滑電圧ＩＮＣ２２を比較して比較出力信号を生成する。なお、比較回路２０７の構成や動作については、第１実施形態の比較回路５０と同一であるため、重複した説明は割愛する。
【０１５５】
タイミングロジック回路２０８は、所定周波数のクロック信号ＣＬＫに同期して、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、減算制御信号ＶＲＥＦ＿ＥＮ、及び、サンプル／ホールド制御信号ＳＨ＿ＥＮを生成し、切替スイッチ回路２０２、減算回路２０４、及び、サンプル／ホールド回路２０５の動作タイミングを制御する。
【０１５６】
第１切替制御信号ＳＷ１と第２切替制御信号ＳＷ２は、ホール素子２０１のバイアス方向を垂直（０°／９０°）に切り替えるための制御信号であり、切替スイッチ回路２０２に供給される。減算制御信号ＶＲＥＦ＿ＥＮは、減算回路２０４に含まれるスイッチのオン／オフ制御信号であり、減算回路２０４に供給される。サンプル／ホールド制御信号ＳＨ＿ＥＮは、サンプル／ホールド回路２０５に含まれるスイッチのオン／オフ制御信号であり、サンプル／ホールド回路２０５に供給される。
【０１５７】
図１２は、磁気センサ２００の動作を説明するためのタイムチャートであり、上から順に、クロック信号ＣＬＫ、第１切替制御信号ＳＷ１、第２切替制御信号ＳＷ２、正相増幅電圧ＶＰ、逆相増幅電圧ＶＮ、減算制御信号ＶＲＥＦ＿ＥＮ、正相減算電圧ＳＨａ、逆相減算電圧ＳＨｂ、サンプル／ホールド制御信号ＳＨ＿ＥＮ、正相サンプル／ホールド電圧ＳＨｃ、逆相サンプル／ホールド電圧ＳＨｄ、第１比較電圧ＩＮＣ２１、及び、第２比較電圧ＩＮＣ２２が描写されている。
【０１５８】
上記したように、第３実施形態の磁気センサ２００は、第１実施形態の磁気センサ１０を基礎として、減算回路２０４と比較回路２０７との間に、サンプル／ホールド回路２０５とローパスフィルタ回路２０６を挿入した構成とされている。
【０１５９】
従って、第３実施形態の磁気センサ２００であれば、サンプル／ホールド回路２０５の挿入によって、バイアス状態の切替時に生じる不要な過渡波形のマスク処理を行うことが可能となる。
【０１６０】
また、第３実施形態の磁気センサ２００であれば、ローパスフィルタ回路２０６の挿入によって、ジッタ特性の改善（量子化ノイズの低減）を実現することが可能となる。
【０１６１】
なお、第３実施形態の磁気センサ２００では、第２実施形態の磁気センサ１００と異なり、減算回路２０４における減算処理の方向が「φ２−φ１」のみに限定されている。そのため、第３実施形態の磁気センサ２００では、第１実施形態の磁気センサ１と同じく、オフセットキャンセル済み（減算処理済み）の第１比較電圧ＩＮＣ２１及び第２比較電圧ＩＮＣ２２を得るために、２周期分のクロック信号ＣＬＫが必要である。従って、磁界のサンプリング速度向上やジッタ特性の改善（量子化ノイズの低減）を重要視するのであれば、第２実施形態の構成を採用することが望ましい。一方、磁界のサンプリング速度向上よりも、磁気センサ２００の回路規模縮小を優先するのであれば、第３実施形態の構成を採用する意義があると言える。
【０１６２】
＜その他の変形例＞
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１６３】
本発明は、磁気センサの検出速度や検出精度の向上を実現するための技術として利用することが可能である。例えば、本発明に係る磁気センサは、モータ等の高速回転を検知する手段として利用することが可能である。例えば、自動車分野においては、カムシャフトやクランクシャフトの回転速度センサ、車輪速センサ、車速センサ、或いは、パワーウィンドウ駆動モータの回転速度センサなどに利用することが可能である。また、本発明に係る磁気センサは、対象物の位置や角度を検知するための手段としても利用することが可能である。例えば、自動車分野においては、電子スロットル開度、アクセルペダルポジション、ブレーキペダルポジション、ワイパー角度、或いは、ミラー角度を検知するための各種センサとして利用することが可能である。また、民生分野においては、オートフォーカス用レンズの位置を検知するための手段としても利用することが可能である。さらに、本発明に係る磁気センサは、対象物の近接（開閉）を検知するための手段としても利用することが可能である。例えば、自動車分野においては、ショートベルトの装着検知スイッチとして利用することが可能である。また、民生分野においては、折り畳み型携帯電話機やスライド型携帯電話機の開閉検知スイッチとして利用することが可能である。
【符号の説明】
【０１６４】
１    磁気センサ
１０    ホール素子
２０    切替スイッチ回路
２１〜２８    スイッチ
３０、３０Ａ、３０Ｂ    増幅回路
３１、３１Ａ、３１Ｂ    第１増幅器
３２、３２Ａ、３２Ｂ    第２増幅器
３４、３５    スイッチ
４０    減算回路
４１    第１キャパシタ
４２    第２キャパシタ
４３    スイッチ
４４    スイッチ
４５    基準電圧切替部
５０    比較回路
５１    比較器
５２    スイッチ
６０    ラッチ回路
７０    バッファ回路
８０    基準電圧発生回路
９０    タイミングロジック回路
１００    磁気センサ
１０１    ホール素子
１０２    切替スイッチ回路
１０３    増幅回路
１０４    減算回路（第１サンプル／ホールド回路）
１０５    選択回路（第２サンプル／ホールド回路）
１０６    ローパスフィルタ回路
１０７    比較回路
１０８    出力制御回路
１０９    出力回路
１１０    電流制限回路
１１１    発振回路
１１２    タイミングロジック回路
２００    磁気センサ
２０１    ホール素子
２０２    切替スイッチ回路
２０３    増幅回路
２０４    減算回路
２０５    サンプル／ホールド回路
２０６    ローパスフィルタ回路
２０７    比較回路
２０８    タイミングロジック回路
Ｖｃｃ  電源電圧
ＰＯＷ  電源オン信号
ＳＷ１  第１切替信号
ＳＷ２  第２切替信号
Ｖｒｅｆ１、Ｖｒｅｆ１１、Ｖｒｅｆ２１  第１基準電圧
Ｖｒｅｆ１Ａ  修正第１基準電圧
Ｖｒｅｆ２、Ｖｒｅｆ１２、Ｖｒｅｆ２２  第２基準電圧
Ｓｄｅｔ  検出信号
【図１】
2012181128.tif 000003
【図２】
2012181128.tif 000004
【図３】
2012181128.tif 000005
【図４】
2012181128.tif 000006
【図５】
2012181128.tif 000007
【図６】
2012181128.tif 000008
【図７】
2012181128.tif 000009
【図８】
2012181128.tif 000010
【図９】
2012181128.tif 000011
【図１０】
2012181128.tif 000012
【図１１】
2012181128.tif 000013
【図１２】
2012181128.tif 000014