(57)【要約】【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。【選択図】図３
2012023119.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、シリコン酸化物を含む第１絶縁層を形成する工程（ａ）と、
前記第１絶縁層上に第１金属層を形成する工程（ｂ）と、
前記第１金属層上にゲート電極を形成する工程（ｃ）とを備え、
少なくとも前記第１絶縁層及び前記第１金属層からゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１の半導体装置の製造方法において、
前記工程（ｂ）の後に、前記第１金属層上に、金属酸化物を含む第２絶縁層を形成する工程（ｄ）を更に備え、
前記工程（ｃ）において、前記第２絶縁層上に前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記第２絶縁層上に、第２金属層を形成する工程（ｅ）を更に備え、
前記工程（ｃ）において、前記第２金属層上に前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１の半導体装置の製造方法において、
前記工程（ｂ）の後に、前記第１金属層上にキャップ層を形成する工程（ｆ）を更に備え、
前記工程（ｃ）において、前記キャップ層上に前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項２の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記第２絶縁層上にキャップ層を形成する工程（ｇ）を更に備え、
前記工程（ｃ）において、前記キャップ層上に前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項３の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記第２金属層上にキャップ層を形成する工程（ｈ）を更に備え、
前記工程（ｃ）において、前記キャップ層上に前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか１つの半導体装置の製造方法において、
前記工程（ｃ）の後に、熱処理を行ない、前記第１金属層により前記第１絶縁層を還元して前記第１絶縁層を薄膜化する工程（ｉ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記ゲート電極の両側部分の前記半導体基板に不純物を導入する工程を更に備え、
前記工程（ｉ）は、前記不純物の活性化と同時に行なわれることを特徴とする半導体装置の製造方法。
【請求項９】
請求項２、３又は５において、
前記工程（ｂ）の後で且つ前記工程（ｄ）の前に、前記第１金属層を酸化する工程（ｊ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記工程（ｊ）において、プラズマ酸化により前記第１金属層を酸化することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１〜１０のいずれか１つの半導体装置の製造方法において、
熱処理を行なう工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１１のいずれか１つに記載の半導体装置の製造方法において、
Ｓｉよりも酸化物の生成熱の絶対値が大きい金属元素を用いることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２の半導体装置の製造方法において、
前記金属元素は、酸化物がHigh-k絶縁層となる元素であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項３又は６において、
前記第１金属層及び前記第２金属層は、同じ金属元素からなることを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板と、
前記半導体基板上に形成され、Ｓｉ及び金属元素を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜に含まれる前記金属元素の濃度は、前記ゲート絶縁膜の厚さ方向に変化しており、前記半導体基板側の部分において前記ゲート電極側の部分よりも高いことを特徴とする半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板上に形成され、Ｓｉ及び金属元素を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜に含まれる前記金属元素の濃度は、前記ゲート絶縁膜の厚さ方向に変化しており、前記半導体基板側の部分及び前記ゲート電極側の部分において、前記ゲート絶縁膜の厚さ方向の中央部分よりも高いことを特徴とする半導体装置。
【請求項１７】
請求項１５又は１６の半導体装置において、
前記金属元素は、Ｓｉよりも酸化物の生成熱の絶対値が大きいことを特徴とする半導体装置。
【請求項１８】
請求項１５〜１７のいずれか１つの半導体装置において、
前記ゲート絶縁膜の下部は、シリコン酸化膜からなり、
前記シリコン酸化膜の膜厚は０．７ｎｍ以下であることを特徴とする半導体装置。
【請求項１９】
請求項１５〜１８のいずれか１つの半導体装置において、
前記ゲート絶縁膜の酸化膜換算膜厚が１．０ｎｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置とその製造方法に関し、特に、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）の増大と、信頼性劣化及びチャネル移動度低下を抑制するための半導体装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Feild Effect Transistor ）の微細化技術の進展に伴い、それを支える材料技術も開発されている。例えば、ゲート絶縁層について、従来のシリコン酸化膜よりも比誘電率の高い金属酸化物（High-k）材料を採用したデバイスの開発が進められている。
【０００３】
High-k材料をゲート絶縁層として用いたHigh-kゲート絶縁層の場合、誘電率が高い分、物理的な膜厚を厚くしてもゲート容量を維持し、高い駆動電流を得ることができる。また、物理的な膜厚を厚くすることができるので、その分リーク電流を減少できるという効果も得られる。
【０００４】
但し、High-kゲート絶縁層を半導体基板上に直接堆積した場合、熱酸化により形成された従来のシリコン酸化膜と比べ、界面不整合による界面準位の量が多くなる。これが原因となり、当初想定していたようには電気特性を改善させることができないことが分ってきた。
【０００５】
これに対応するために、High-kゲート絶縁層をゲートスタック構造に適用する時は、まず半導体基板上に界面層としてシリコン酸化膜、シリコン酸窒化膜などを形成する。これにより半導体基板との界面を安定化して、それからその上にHigh-kゲート絶縁層を形成する方法が主流になっている。
【０００６】
しかし、この方法を採用する場合、High-kゲート絶縁層の下に低誘電率の膜が挿入されることになる。その結果として、ＭＯＳＦＥＴの容量はHigh-kゲート絶縁層と界面層との合成容量となり、駆動電流は低下してしまう。
【０００７】
そこで、高い駆動電流を得るためには、High-kゲート絶縁層単体の場合に得られる高い容量値に近づけるように、できるだけ界面層を薄くすることが求められる。
【０００８】
例えば、先行文献１では、界面層のシリコン酸化膜が厚くなってＥＯＴが増加するのを防ぐために、耐酸化性に優れた窒素と金属とを含んだ高誘電率膜（例えば、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、ＡｌＳｉＯＮ）をシリコン酸化膜の代わりの界面層としてHigh-kゲート絶縁層の下に形成する。これによりＥＯＴの増膜を抑制することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３４２７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の構成において、ＮＢＴＩ（Negative Bias Temperature Instability）等の信頼性劣化が増加し、また、チャネル移動度が低下する問題が生じる。
【００１１】
この点に鑑み、本開示の技術の目的は、High-k絶縁膜を有する半導体装置及びその製造方法において、ＥＯＴの増加を抑制しながら、信頼性の劣化及びチャネル移動度の低下についても抑制することである。
【課題を解決するための手段】
【００１２】
本願発明者らは、前記の目的を達成するための検討を行ない、多量の窒素を含む界面層がＮＢＴＩ等の信頼性劣化の原因となること、また、界面層に含まれる多量の窒素がチャネル移動度を低下させる原因となることに着目した。特に、窒素の量が７％（組成比）を越える場合には信頼性の劣化及びチャネル移動度の低下が顕著になることを見出しており、これを避けることを着想した。
【００１３】
具体的に、本開示の半導体装置の製造方法は、半導体基板上に、シリコン酸化物を含む第１絶縁層を形成する工程（ａ）と、第１絶縁層上に第１金属層を形成する工程（ｂ）と、第１金属層上にゲート電極を形成する工程（ｃ）とを備え、少なくとも第１絶縁層及び第１金属層からゲート絶縁膜を形成する。
【００１４】
このような半導体装置の製造方法によると、第１絶縁層を第１金属膜によって還元してＥＯＴを小さくすることができると共に、多量の窒素を含む界面層の使用を避けることにより信頼性劣化及びチャネル移動度の低下を抑制することができる。
【００１５】
尚、工程（ｂ）の後に、第１金属層上に、金属酸化物を含む第２絶縁層を形成する工程（ｄ）を更に備え、工程（ｃ）において、第２絶縁層上にゲート電極を形成しても良い。
【００１６】
このようにすると、第１金属層及び第１絶縁層に、更に第２絶縁層を加えてゲート絶縁膜を形成し、ＥＯＴ及びしきい値の調整が可能となる。
【００１７】
また、工程（ｄ）の後に、第２絶縁層上に、第２金属層を形成する工程（ｅ）を更に備え、工程（ｃ）において、第２金属層上にゲート電極を形成しても良い。
【００１８】
このようにすると、更に第２金属層を加えてゲート絶縁膜を形成し、ＥＯＴ及びしきい値の調整が可能となる。更に、第２金属層は、雰囲気中の酸素が第２金属層よりも下の層に侵入するのを抑制するバリア層として機能する。
【００１９】
また、工程（ｂ）の後に、第１金属層上にキャップ層を形成する工程（ｆ）を更に備え、工程（ｃ）において、キャップ層上にゲート電極を形成しても良い。
【００２０】
また、工程（ｄ）の後に、第２絶縁層上にキャップ層を形成する工程（ｇ）を更に備え、工程（ｃ）において、キャップ層上にゲート電極を形成しても良い。
【００２１】
また、工程（ｅ）の後に、第２金属層上にキャップ層を形成する工程（ｈ）を更に備え、工程（ｃ）において、キャップ層上にゲート電極を形成しても良い。
【００２２】
このようにすると、更にキャップ層を加えてゲート絶縁膜を形成し、ＥＯＴ及びしきい値を調整することが可能となる。
【００２３】
また、工程（ｃ）の後に、熱処理を行ない、第１金属層により第１絶縁層を還元して第１絶縁層を薄膜化する工程（ｉ）を更に備えても良い。
【００２４】
このようにすると、ＥＯＴを小さくすることができる。
【００２５】
また、工程（ｃ）の後に、ゲート電極の両側部分の半導体基板に不純物を導入する工程を更に備え、工程（ｉ）は、不純物の活性化と同時に行なわれるのであってもよい。
【００２６】
このようにすると、第１ゲート絶縁膜を薄膜化するために新たな工程を追加することは不要になる。
【００２７】
また、工程（ｂ）の後で且つ工程（ｄ）の前に、第１金属層を酸化する工程（ｊ）を更に備えても良い。
【００２８】
また、工程（ｊ）において、プラズマ酸化により第１金属層を酸化しても良い。
【００２９】
このようにすると、絶縁層中に未反応の金属層が残留して絶縁層の信頼性が劣化するのを避けることができる。第１金属層を酸化する方法の例としては、プラズマ酸化が挙げられる。
【００３０】
また、熱処理を行なう工程を更に備えてもよい。
【００３１】
熱処理により、形成した膜を緻密化する等の効果が得られる。この際、処理雰囲気中の酸素による第１絶縁層の膜厚の増加は、第１金属層、第２金属層が代りに酸化されることにより回避されるので、ＥＯＴの増加を抑制することができる。
【００３２】
また、Ｓｉよりも酸化物の生成熱の絶対値が大きい金属元素を用いてもよい。
【００３３】
このような金属元素により、第１金属層、第２金属層等を構成すると、より確実にＥＯＴを小さくすることができる。
【００３４】
また、金属元素は、酸化物がHigh-k絶縁層となる元素であっても良い。
【００３５】
これにより、ゲート絶縁膜をHigh-k絶縁層とすることができる。
【００３６】
また、第１金属層及び第２金属層は、同じ金属元素からなっていても良い。
【００３７】
次に、本開示の第１の半導体装置は、半導体基板と、半導体基板上に形成され、Ｓｉ及び金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜に含まれる金属元素の濃度は、ゲート絶縁膜の厚さ方向に変化しており、半導体基板側の部分においてゲート電極側の部分よりも高い。
【００３８】
次に、本開示の第２の半導体装置は、半導体基板と、半導体基板上に形成され、Ｓｉ及び金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、絶縁層に含まれる金属元素の濃度は、ゲート絶縁膜の厚さ方向に変化しており、半導体基板側の部分及びゲート電極側の部分において、ゲート絶縁膜の厚さ方向の中央部分よりも高い。
【００３９】
このような半導体装置によると、窒素を含む界面層を用いることなくＥＯＴを小さくすることができ、ＮＢＴＩ等の信頼性劣化及びチャネル移動度の低下を抑制しながらＥＯＴを小さくすることができる。
【００４０】
尚、金属元素は、Ｓｉよりも酸化物の生成熱の絶対値が大きくても良い。
【００４１】
このようにすると、前記の製造工程において第１絶縁層として用いるＳｉＯ2 を金属元素により還元することができ、ＥＯＴを小さくすることができる。
【００４２】
また、ゲート絶縁膜の下部は、シリコン酸化膜からなり、シリコン酸化膜の膜厚は０．７ｎｍ以下であっても良い。
【００４３】
また、ゲート絶縁膜の酸化膜換算膜厚が１．０ｎｍ以下であっても良い。
【００４４】
シリコン酸化膜からなる第１絶縁層の膜厚を０．７ｎｍ以下とすることにより、第２絶縁層を含むゲート絶縁膜全体としての酸化膜換算膜厚を１．０ｎｍ以下に設定することができる。このようにすると、より確実に、信頼性劣化及びチャネル移動度の低下が抑制され且つＥＯＴが小さくなった半導体装置が実現する。
【発明の効果】
【００４５】
本開示の技術によると、ＥＯＴの増加が抑制され且つHigh-k絶縁膜を適用したＭＯＳＦＥＴを含み、ＮＢＴＩ等の信頼性劣化及びチャネル移動度の低下が抑制された半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）〜（ｄ）は、本開示の第１の実施形態に係る例示的半導体装置及びその製造方法を模式的に示す図である。
【図２】図２は、第１の実施形態において第１及び第２金属層に含まれる金属元素について示す表である。
【図３】図３は、第１の実施形態の例示的半導体装置の層間絶縁膜における金属元素の濃度分布を示す図である。
【図４】図４は、第１の実施形態の例示的半導体装置について、ＥＯＴの累積度数分布を示す図である。
【図５】図５（ａ）〜（ｄ）は、本開示の第２の実施形態に係る例示的半導体装置及びその製造方法を模式的に示す図である。
【図６】図６（ａ）〜（ｄ）は、本開示の第３の実施形態に係る例示的半導体装置及びその製造方法を模式的に示す図である。
【発明を実施するための形態】
【００４７】
以下に、本開示の実施形態について、図面を参照しながら説明する。
【００４８】
（第１の実施の形態）
第１の実施形態について説明する。図１（ａ）〜（ｄ）は、本実施形態の例示的半導体装置１００及びその製造方法について模式的に示す図である。
【００４９】
本実施形態では、例えばシリコン酸化物を含む第１絶縁層と、金属元素を含む第１金属層と、金属酸化物を含む第２絶縁層と、金属元素を含む第２金属層と、金属元素を含むゲート電極とを含む積層構造を形成する。
【００５０】
半導体装置１００の製造方法を図１（ａ）の工程から順に説明する。まず、半導体基板１０１に素子分離領域１０２を形成する。例えば、シリコン基板である半導体基板１０１にエッチングによりトレンチを形成した後、ＣＶＤ（Chemical Vapor Deposition ）法によりＳｉＯ2 を埋め込むことにより素子分離領域１０２とする。次に、素子分離領域１０２により区画された半導体基板１０１にｎ型不純物を注入することによりｎ型ウェル領域１０３を形成する。
【００５１】
続いて、半導体基板１０１上に、第１絶縁層１０４として、例えば、熱酸化法、プラズマ酸化法等によるＳｉＯ2 膜を１．０ｎｍ以下の膜厚に堆積する。
【００５２】
続いて、第１絶縁層１０４上に、第１金属層１０５として、例えば、ＰＶＤ（Physical Vapor Deposition ）法、ＡＬＤ（Atomic Layer Deposition ）法等により、Ｈｆ、Ｚｒ、Ｔｉ等の金属材料を１．０ｎｍ以下の膜厚に堆積する。第１金属層１０５を構成する元素としては、これらの他に、酸化物の生成熱の絶対値がＳｉよりも大きい元素（例えば図２に示す元素）を用いることができる。
【００５３】
続いて、第１金属層１０５上に、第２絶縁層１０６として、例えば、ＡＬＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法等により、ＨｆＯ2 、ＺｒＯ2 、ＨｆＺｒＯ等のHigh-k材料を１．０ｎｍ以下の膜厚に堆積する。ここで、第２絶縁層１０６を堆積する前に、プラズマ酸化法により第１金属層１０５を酸化する工程を追加しても良い。これにより、未反応の金属層が残留して絶縁層の信頼性が劣化するのを避けることができる。
【００５４】
続いて、第２絶縁層１０６上に、第２金属層１０７として、ＰＶＤ法、ＡＬＤ法等により、Ｈｆ、Ｚｒ、Ｔｉ等の金属材料を１．０ｎｍ以下の膜厚に堆積する。第２金属層１０７を構成する元素としても、これらの他に、酸化物の生成熱の絶対値がＳｉよりも大きい元素（例えば図２に示す元素）を用いることができる。また、第１金属層１０５及び第２金属層１０７が金属材料を含んでいても良いし、異なる金属材料を含んでいても良い。
【００５５】
続いて、第２金属層１０７上に、ゲート電極１０８として、ＰＶＤ法、ＡＬＤ法等により、ＴｉＮ、ＴａＮ等の金属元素を含む膜を１０ｎｍ以下の膜厚に形成する。更にその上に、ｐチャネルのゲート領域を画定するためのマスク材料１０９を形成する。マスク材料１０９は、例えば、レジストである。
【００５６】
次に、図１（ｂ）の工程を行なう。ここでは、マスク材料１０９をマスクとして用い、ゲート電極１０８、第２金属層１０７、第２絶縁層１０６、第１金属層１０５及び第１絶縁層１０４をエッチングすることにより、パターニングされたこれらの層からなるゲートスタック構造１２０を形成する。この後、マスク材料１０９を除去する。
【００５７】
続いて、ゲートスタック構造１２０の側面に、例えばＳｉＯ2 、ＳｉＯＮ、ＳｉＮ等からなるオフセットスペーサ１１０を形成する。更に、半導体基板１０１におけるゲートスタック構造１２０の両側の領域に、当該オフセットスペーサ１１０越しに不純物注入としてイオン注入を行なうことにより、エクステンション・ポケット領域１１１を形成する。
【００５８】
次に、図１（ｃ）の工程を行なう。ここでは、ゲートスタック構造１２０の側面に、オフセットスペーサ１１０を覆うように、例えばＳｉＯ2 、ＳｉＯＮ、ＳｉＮ等からなるサイドウォール１１２を形成する。その後、ゲートスタック構造１２０、オフセットスペーサ１１０及びサイドウォール１１２をマスクとして用い、半導体基板１０１の表面に不純物注入としてイオン注入を行なうことにより、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域１１３を形成する。
【００５９】
次に、図１（ｄ）の工程を行なう。ここでは、アニール（例えばスパイクアニール、レーザーアニール、フラッシュランプアニール）等の不純物活性化処理を行なうことにより、エクステンション・ポケット領域１１１及びソース・ドレイン領域１１３の活性化を行なう。この際、第１金属層１０５が第１絶縁層１０４を還元し、酸素を抜き取ることにより、第１絶縁層１０４が薄膜化される。この際、第２金属層１０７がバリア層として機能することにより、雰囲気中からゲートスタック構造１２０中への酸素の拡散は抑制される。
【００６０】
より具体的には、各層は次のように反応する。
【００６１】
第１絶縁層１０４がＳｉＯ2 からなる場合、還元により、酸素の少ない酸化シリコン又はシリコンの層が（第１絶縁層１０４の第１金属層１０５側に）生じる。この結果として、ＳｉＯ2 からなる層は薄くなる。還元されたＳｉは、半導体基板１０１に吸収されるか、又は、第１金属層１０５に取り込まれて金属シリコン酸化物を形成する。
【００６２】
第１金属層１０５は、一部（第１絶縁層１０４側の部分）が酸化されて金属酸化物の層が生じる。又は、前記の第１絶縁層１０４の還元により生じたＳｉを取り込んで金属シリコン酸化物を形成する。
【００６３】
第２絶縁層１０６（High-k層）は、第１金属層１０５及び第２金属層１０７に含まれる金属元素の種類により、還元される場合がある。
【００６４】
第２金属層１０７は、金属元素の種類によっては第２絶縁層１０６を還元した結果としていくらか酸化される。このことにより、第２金属層１０７よりも下方の層の酸化を抑制する。
【００６５】
このようにして、アニールにより第１絶縁層１０４、第１金属層１０５、第２絶縁層１０６及び第２金属層１０７からゲート絶縁膜１２１が形成される。尚、図１（ｄ）には一層のゲート絶縁膜１２１が示されているが、ゲート絶縁膜１２１を構成する元素には分布がある。また、アニールによって金属元素は元の位置から相互拡散しているが、濃度ピーク自体の位置は実質的には変化しない。
【００６６】
第１金属層１０５及び第２金属層１０７が同じ金属元素を含んでいた場合、当該金属元素の濃度分布は、図３に示すようにゲート絶縁膜１２１の厚さ方向に変化しており、上部（ゲート電極１０８側）と下部（半導体基板１０１側）とにおいて、それらの間の中央部よりも濃度が高くなっている。
【００６７】
以上のようにして、半導体基板１０１上にゲート絶縁膜１２１を介してゲート電極１０８が形成されたＭＯＳ構造を含む半導体装置１００が製造される。本実施形態の半導体装置の製造方法によると、ＳｉＯ2 等からなる第１絶縁層１０４を半導体基板１０１との界面を安定化するための界面層として利用し、且つ、第１絶縁層１０４を還元により薄膜化する。これにより、界面不整合による電気特性の劣化を抑制し、且つ、ＥＯＴを小さくすることができる。また、窒素を含まない界面層を用いるので、窒素に起因するＮＢＴ等の信頼性劣化及びチャネル移動度の低下を避けることができる。
【００６８】
本実施形態の半導体装置１００において、ＥＯＴは１．０ｎｍ以下となり、元々の第１絶縁層１０４の膜厚は０．７ｎｍ以下となる。半導体装置１００についてのＥＯＴの累積度数分布を図４に示している。
【００６９】
尚、以上に説明した半導体装置１００の製造方法において、第２金属層１０７の形成を省略しても良い。これにより、ＭＯＳＦＥＴのしきい値電圧、ＥＯＴ等を調整することができる。このような場合、ゲート絶縁膜１２１中における第１金属層１０５を構成していた金属元素の濃度分布は、ゲート絶縁膜１２１の下部（半導体基板１０１側）において、中央部及び上部よりも大きくなる。
【００７０】
更に、第２絶縁層１０６及び第２金属層１０７の形成を共に省略しても良い。これによっても、ＭＯＳＦＥＴのしきい値電圧、ＥＯＴ等を調整することができる。
【００７１】
尚、第２金属層１０７の形成を省略した場合、ゲート絶縁膜１２１の厚さ方向に関する金属元素の濃度分布は、ゲート電極１０８の側において、半導体基板１０１の側よりも高い分布となる。
【００７２】
また、第２絶縁層１０６の形成を省略する場合、第１貴金属層としては、酸化物がHigh-k絶縁膜となる金属元素（Ｈｆ、Ｚｒ等）を用いる。これにより、第１金属層１０５が第１絶縁層１０４を還元し、ＨｆＯ2 等のHigh-k絶縁膜となる。
【００７３】
また、第１金属層１０５と第２金属層１０７とが異なる金属元素を含んでいる構成でも良い。この場合にも、ゲート絶縁膜１２１中における第１金属層１０５を構成していた金属元素の濃度分布は、ゲート絶縁膜１２１の下部において、中央部及び上部よりも大きくなる。
【００７４】
尚、第１金属層１０５及び第２金属層１０７について同じ金属元素を用いると、半導体装置１００及びその製造プロセスを簡単にすることができる。また、第１金属層１０５及び第２金属層１０７について異なる金属元素を用いると、しきい値の調整を更に行なうことが可能となる。
【００７５】
（第２の実施の形態）
次に、第２の実施形態について説明する。図５（ａ）〜（ｄ）は、本実施形態の例示的半導体装置２００及びその製造方法について説明する図である。本実施形態では、半導体基板上に、例えばシリコン酸化物、シリコン酸窒化物（窒素の量が比較的少ない（特に、組成比が７％以下の）もの）を含む第１ゲート絶縁膜と、金属元素を含む第１金属層と、金属酸化物を含む第２絶縁層と、金属元素を含む第２金属層と、金属元素を含むキャップ層と、金属元素を含むゲート電極とを含む積層構造を形成する。
【００７６】
半導体装置２００の製造方法を図５（ａ）の工程から順に説明する。まず、半導体基板２０１に素子分離領域２０２を形成する。例えば、シリコン基板である半導体基板２０１にエッチングによりトレンチを形成した後、ＣＶＤ法によりＳｉＯ2 を埋め込むことにより素子分離領域２０２とする。次に、素子分離領域２０２により区画された半導体基板２０１にｐ型不純物を注入することにより、ｐ型ウェル領域２０３を形成する。
【００７７】
続いて、半導体基板２０１上に、第１絶縁層２０４、第１金属層２０５、第２絶縁層２０６、第２金属層２０７を順次形成する。これらは、第１の実施形態において半導体基板１０１上に順次形成した、第１絶縁層１０４、第１金属層１０５、第２絶縁層１０６、第２金属層１０７と同様に形成すればよい。また、第２絶縁層２０６を堆積する前に、プラズマ酸化法により第１金属層２０５を酸化する工程を追加しても良い。
【００７８】
次に、第２金属層２０７上に、キャップ層２３０として、ＰＶＤ法、ＡＬＤ法等により、ＡｌＯ、Ａｌ等からなる膜を０．５ｎｍ以下の膜厚に堆積する。
【００７９】
続いて、キャップ層２３０上に、ゲート電極２０８として、ＰＶＤ法、ＡＬＤ法等により、ＴｉＮ、ＴａＮ等の金属元素を含む膜を１０ｎｍ以下の膜厚に形成する。更にその上に、ｎチャネルのゲート領域を画定するためのマスク材料２０９を形成する。マスク材料２０９は、例えば、レジストである。
【００８０】
次に、図５（ｂ）の工程を行なう。ここでは、マスク材料２０９をマスクとして用い、ゲート電極２０８、キャップ層２３０、第２金属層２０７、第２絶縁層２０６、第１金属層２０５及び第１絶縁層２０４をエッチングすることにより、パターニングされたこれらの層からなるゲートスタック構造２２０を形成する。この後、マスク材料２０９は除去する。
【００８１】
続いて、ゲートスタック構造２２０の側面に、例えばＳｉＯ2 、ＳｉＯＮ、ＳｉＮ等からなるオフセットスペーサ２１０を形成する。更に、半導体基板２０１におけるゲートスタック構造２２０の両側の領域に、当該オフセットスペーサ２１０越しに不純物注入としてイオン注入を行なうことにより、エクステンション・ポケット領域２１１を形成する。
【００８２】
次に、図５（ｃ）の工程を行なう。ここでは、ゲートスタック構造２２０の側面に、オフセットスペーサ２１０を覆うように、例えばＳｉＯ2 、ＳｉＯＮ、ＳｉＮ等からなるサイドウォール２１２を形成する。その後、ゲートスタック構造１２０、オフセットスペーサ２１０及びサイドウォール２１２をマスクとして用い、半導体基板２０１の表面に不純物注入としてイオン注入を行なうことにより、ｎチャネルＭＯＳＦＥＴのソース・ドレイン領域２１３を形成する。
【００８３】
次に、図５（ｄ）の工程を行なう。ここでは、スパイクアニール、レーザーアニール、フラッシュランプアニール等の不純物活性化処理を行なうことにより、エクステンション・ポケット領域２１１及びソース・ドレイン領域２１３の活性化を行なう。この際、第１金属層２０５が第１絶縁層２０４を還元し、酸素を抜き取ることにより、第１絶縁層２０４が薄膜化される。雰囲気中からゲートスタック構造２２０中への酸素の拡散は、第２金属層２０７がバリア層として機能することにより抑制される。
【００８４】
半導体装置２００においても、ゲート絶縁膜２２１（図５（ｄ）において一層に示されている）を構成する元素には濃度分布がある。第１金属層２０５及び第２金属層２０７が同じ金属元素を含んでいた場合、当該金属元素の濃度分布は、第１の実施形態において図３に示したのと同様に、上部（ゲート絶縁膜２２１側）と下部（半導体基板２０１側）とにおいて、それらの間の中央部よりも濃度が高くなっている。
【００８５】
以上のようにして、半導体基板２０１上にゲート絶縁膜２２１を介してゲート電極２０８が形成されたＭＯＳ構造を含む半導体装置２００が製造される。本実施形態の半導体装置の製造方法によると、ＳｉＯ2 等からなる第１絶縁層２０４を半導体基板２０１との界面を安定化するための界面層として利用し、且つ、第１絶縁層２０４を還元により薄膜化する。これにより、界面不整合による電気特性の劣化を抑制し、且つ、ＥＯＴを小さくすることができる。また、窒素を含まない界面層、又は、窒素の量が十分に少ない（特に、組成比が７％以下の）界面層を用いるので、界面層に多量の窒素が含まれていることに起因するＮＢＴ等の信頼性劣化及びチャネル移動度の低下を避けることができる。
【００８６】
本実施形態の半導体装置２００において、ＥＯＴは１．０ｎｍ以下となり、元々の第１絶縁層２０４の膜厚は０．７ｎｍ以下となる。
【００８７】
また、本実施形態の場合、キャップ層２３０を設けていることにより、ＭＯＳＦＥＴのしきい値電圧、ＥＯＴを更に調整することができる。
【００８８】
また、第２金属層２０７の形成を省略しても良いこと、更には、第２絶縁層２０６及び第２金属層２０７の形成を共に省略しても良いことについても、第１の実施形態の場合と同様である。
【００８９】
また、第１金属層２０５と第２金属層２０７とが異なる金属元素を含んでいる構成でも良い。この場合にも、ゲート絶縁膜２２１中における第１金属層２０５を構成していた金属元素の濃度分布は、ゲート絶縁膜２２１の下部において、中央部及び上部よりも大きくなる。
【００９０】
（第３の実施の形態）
次に、第３の実施形態について説明する。図６（ａ）〜（ｄ）は、本実施形態の例示的半導体装置３００及びその製造方法について説明する図である。
【００９１】
本実施形態は、第１の実施形態にて説明したｐチャネルＭＯＳＦＥＴと、第２の実施形態にて説明したｎチャネルＭＯＳＦＥＴとを組み合わせたＣＭＯＳＦＥＴ（complementary ＭＯＳＦＥＴ）に関するものである。
【００９２】
半導体装置３００の製造方法について、図６（ａ）の工程から順に説明する。まず、半導体基板３０１に対してエッチングによりトレンチを形成した後、当該トレンチにＣＶＤ法等によりＳｉＯ2 を埋め込むことにより素子分離領域３０２を形成する。次に、次に、素子分離領域３０２により区画された半導体基板３０１に対し、ｎ型不純物を注入することによりｎ型ウェル領域３０３を形成すると共に、ｐ型不純物を注入することによりｐ型ウェル領域３３３を形成する。
【００９３】
続いて、ｎ型ウェル領域３０３及びｐ型ウェル領域３３３上に亘って、第１絶縁層３０４として、熱酸化法、プラズマ酸化法等により、例えばＳｉＯ2 を０．１ｎｍ以下の膜厚に堆積する。
【００９４】
続いて、第１絶縁層３０４上に、第１金属層３０５として、ＰＶＤ法、ＡＬＤ法等により、Ｈｆ、Ｚｒ、Ｔｉ等の金属材料を１．０ｎｍ以下の膜厚に堆積する。第１金属層１０５を構成する元素としては、これらの他に、酸化物の生成熱の絶対値がＳｉよりも大きい元素（例えば図２に示す元素）を用いることができる。
【００９５】
続いて、第１金属層３０５上に、第２絶縁層３０６として、ＡＬＤ法、ＭＯＣＶＤ法等により、ＨｆＯ2 、ＺｒＯ2 、ＨｆＺｒＯ等のHigh-k材料を１．０ｎｍ以下の膜厚に堆積する。ここで、第２絶縁層３０６を堆積する前に、プラズマ酸化法により第１金属層３０５を酸化する工程を追加しても良い。
【００９６】
続いて、第２絶縁層３０６上に、第２金属層３０７として、ＰＶＤ法、ＡＬＤ法等により、Ｈｆ、Ｚｒ、Ｔｉ等の金属材料を１．０ｎｍ以下の膜厚に堆積する。第２金属層３０７を構成する元素としても、これらの他に、酸化物の生成熱の絶対値がＳｉよりも大きい元素（例えば図３に示す元素）を用いることができる。
【００９７】
続いて、第２金属層３０７上に、キャップ層３３０として、ＰＶＤ法、ＡＬＤ法等により、ＡｌＯ、Ａｌ等からなる膜を０．５ｎｍ以下の膜厚に堆積する。更に、ｎ型ウェル領域３０３上方部分において、キャップ層３３０上に、マスク３３４を堆積する。
【００９８】
次に、図６（ｂ）の工程を行なう。まず、マスク３３４を利用してエッチングを行ない、ｐ型ウェル領域３３３上方部分のキャップ層３３０を除去する。その後、マスク３３４を除去する。
【００９９】
続いて、ｎ型ウェル領域３０３上方及びｐ型ウェル領域３３３上方について、ゲート電極３０８として、ＰＶＤ法、ＡＬＤ法等により、ＴｉＮ、ＴａＮ等の金属元素を含む膜を１０ｎｍ以下の膜厚に形成する。
【０１００】
次に、図６（ｃ）の工程を行なう。ここでは、ｎ型ウェル領域３０３上方及びｐ型ウェル領域３３３上方においてゲート電極３０８上にマスク（図示省略）を形成してゲートパターニングを行ない、それぞれゲートスタック構造３２０ａ及び３２０ｂを形成する。更に、それぞれのゲートスタック構造３２０ａ及び３２０ｂの側面を覆うオフセットスペーサ３１０を形成し、ゲートスタック構造及びオフセットスペーサ３１０をマスクとする不純物注入により、エクステンション・ポケット領域３１１を形成する。
【０１０１】
続いて、ゲートスタック構造３２０ａ及び３２０ｂの側面に、オフセットスペーサ３１０を覆うように、サイドウォール３１２を形成する。更に、ゲートスタック構造３２０ａ及び３２０ｂ、オフセットスペーサ３１０、サイドウォール３１２をマスクとして半導体基板３０１に不純物を注入し、ソース・ドレイン領域３１３を形成する。
【０１０２】
次に、図６（ｄ）の工程を行なう。ここでは、スパイクアニール、レーザーアニール、フラッシュランプアニール等の不純物活性化処理を行なうことにより、エクステンション・ポケット領域３１１及びソース・ドレイン領域３１３の活性化を行なう。この際、第１金属層３０５が第１絶縁層３０４を還元し、酸素を抜き取ることにより、第１絶縁層３０４が薄膜化される。雰囲気中からゲートスタック構造３２０ａ及び３２０ｂ中への酸素の拡散は、第２金属層２０７がバリア層として機能することにより抑制される。
【０１０３】
半導体装置３００においても、ゲート絶縁膜３２１（図６（ｄ）において一層に示されている）を構成する元素には濃度分布がある。第１金属層３０５及び第２金属層３０７が同じ金属元素を含んでいた場合、当該金属元素の濃度分布は、第１の実施形態において図３に示したのと同様に、上部（ゲート絶縁膜３２１側）と下部（半導体基板３０１側）とにおいて、それらの間の中央部よりも濃度が高くなっている。
【０１０４】
以上のようにして、半導体基板３０１上にゲート絶縁膜３２１を介してゲート電極３０８が形成されたｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを共に有する半導体装置３００が製造される。
【０１０５】
本実施形態の半導体装置の製造方法によると、ＳｉＯ2 等からなる第１絶縁層３０４を半導体基板３０１との界面を安定化するための界面層として利用し、且つ、第１絶縁層３０４を還元により薄膜化する。これにより、界面不整合による電気特性の劣化を抑制し、且つ、ＥＯＴを小さくすることができる。また、窒素を含まない界面層を用いるので、窒素に起因するＮＢＴ等の信頼性劣化及びチャネル移動度の低下を避けることができる。
【０１０６】
本実施形態の半導体装置３００において、ＥＯＴは１．０ｎｍ以下となり、元々の第１絶縁層２０４の膜厚は０．７ｎｍ以下となる。
【０１０７】
また、第２金属層３０７の形成を省略しても良いこと、更には、第２絶縁層３０６及び第２金属層３０７の形成を共に省略しても良いことについても、第１の実施形態の場合と同様である。
【０１０８】
また、第１金属層３０５と第２金属層３０７とが異なる金属元素を含んでいる構成でも良い。この場合にも、ゲート絶縁膜３２１中における第１金属層３０５を構成していた金属元素の濃度分布は、ゲート絶縁膜３２１の下部において、中央部及び上部よりも大きくなる。
【産業上の利用可能性】
【０１０９】
以上説明したように、本開示の半導体装置及びその製造方法は、High-k絶縁膜を適用したＭＯＳＦＥＴにおいてＥＯＴの増加を抑制することができると共に、ＮＢＴＩ等の信頼性劣化及びチャネル移動度の低下を抑制できるので、微細化の進んだＭＯＳＦＥＴを含む半導体装置の性能向上にも有用である。
【符号の説明】
【０１１０】
１００、２００、３００                半導体装置
１０１、２０１、３０１                半導体基板
１０２、２０２、３０２                素子分離領域
１０３、        ３０３                ｎ型ウェル領域
１０４、２０４、３０４                第１絶縁層
１０５、２０５、３０５                第１金属層
１０６、２０６、３０６                第２絶縁層
１０７、２０７、３０７                第２金属層
１０８、２０８、３０８                ゲート電極
１０９、２０９、３０９                マスク材料
１１０、２１０、３１０                オフセットスペーサ
１１１、２１１、３１１                エクステンション・ポケット領域
１１２、２１２、３１２                サイドウォール
１１３、２１３、３１３                ソース・ドレイン領域
１２０、２２０、３２０ａ、３２０ｂ    ゲートスタック構造
１２１、２２１、３２１                ゲート絶縁膜
２３０、３３０                キャップ層
２０３、３３３                ｐ型ウェル領域
３３４                マスク
【図１】
2012023119.tif 000003
【図２】
2012023119.tif 000004
【図３】
2012023119.tif 000005
【図４】
2012023119.tif 000006
【図５】
2012023119.tif 000007
【図６】
2012023119.tif 000008