(57)【要約】【課題】面積の増加を抑制しつつ、複数の周波数帯域の信号を対象としたインピーダンス整合が可能なインピーダンス整合回路を提供する。【解決手段】本発明のインピーダンス整合回路１は、入出力端である一端２と他端３との間に直列に接続されるように構成された整合素子ブロック５１及びスイッチ５４と、一端２と他端３との間で、整合素子ブロック５１及びスイッチ５４に並列に接続されるように構成されたスイッチ５５と、整合素子ブロック５１とスイッチ５４とを互いに接続するノードとグランドとの間に設けられるように構成されたスイッチ５６と、を備える。【選択図】図２
2012165163.tif 000002
【特許請求の範囲】
【請求項１】
入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、
前記一端と前記他端との間で、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、
前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、
前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、
前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、
前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、
を選択的に切替えるように構成されたインピーダンス整合回路。
【請求項２】
前記整合素子ブロックは、直列に接続された第４のスイッチ及び整合素子の組を複数有し、かつそれらの複数の組を並列に接続して構成されており、
複数の前記第４のスイッチそれぞれのＯＮ−ＯＦＦ状態を選択的に切替えるように構成されている、請求項１に記載のインピーダンス整合回路。
【請求項３】
前記整合素子ブロック及び前記第１のスイッチと、前記第２のスイッチと、前記第３のスイッチとを備えたインピーダンス整合ブロックを複数有し、かつそれらの複数のインピーダンス整合ブロックが直列に接続されるように構成された、請求項１又は２に記載のインピーダンス整合回路。
【請求項４】
前記整合素子ブロック及び前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチが単一の基板上に形成されている、請求項１乃至３のいずれか１項に記載のインピーダンス整合回路。
【請求項５】
前記基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、請求項４に記載のインピーダンス整合回路。
【請求項６】
請求項１乃至３のいずれか１項に記載のインピーダンス整合回路が入力端側又は出力端側の少なくともいずれか一方に設けられた電力増幅器。
【請求項７】
前記インピーダンス整合回路と共に単一の基板上に形成されている、請求項６に記載の電力増幅器。
【請求項８】
前記基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、請求項７に記載の電力増幅器。
【請求項９】
請求項１乃至３のいずれか１項に記載のインピーダンス整合回路が入力端側又は出力端側の少なくともいずれか一方に設けられた低雑音増幅器。
【請求項１０】
前記インピーダンス整合回路と共に単一の基板上に形成されている、請求項９に記載の低雑音増幅器。
【請求項１１】
前記基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、請求項１０に記載の低雑音増幅器。
【請求項１２】
アンテナと、
前記アンテナを介して送受信される高周波信号を処理する高周波信号処理回路と、
前記高周波信号処理回路から出力される前記高周波信号の電力を増幅して前記アンテナに向けて出力する電力増幅器と、を備えた無線通信機器において、
前記高周波信号処理回路と前記電力増幅器との間、又は前記電力増幅器と前記アンテナとの間の少なくともいずれか一方にインピーダンス整合回路が設けられ、
前記インピーダンス整合回路は、
入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、
前記一端と前記他端との間に、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、
前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、
前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、
前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、
前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端とが連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、
を選択的に切替えるように構成された、無線通信機器。
【請求項１３】
アンテナと、
前記アンテナを介して送受信される高周波信号を処理する高周波信号処理回路と、
前記アンテナにおいて受信された前記高周波信号の電力を増幅して前記高周波信号処理回路に向けて出力する低雑音増幅器と、を備えた無線通信機器において、
前記アンテナと前記低雑音増幅器との間、又は前記低雑音増幅器と前記高周波信号処理回路との間の少なくともいずれか一方にインピーダンス整合回路が設けられ、
前記インピーダンス整合回路は、
入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、
前記一端と前記他端との間に、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、
前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、
前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、
前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、
前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、
を選択的に切替えるように構成された、無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス整合回路とそれを用いた電力増幅器、低雑音増幅器及び無線通信機器に関し、特に携帯電話などの無線通信機器の高周波回路において複数の周波数帯域や複数の通信システムに対応可能なインピーダンス整合回路とそれを用いた電力増幅器、低雑音増幅器及び無線通信機器に関するものである。
【背景技術】
【０００２】
携帯電話に代表される無線通信機器は、サービスの多様化に伴い、複数の周波数帯域の信号が処理されるマルチバンド化や、ＷｉｒｅｌｅｓｓＬＡＮやＢｌｕｅｔｏｏｔｈ（登録商標）などの通信システムが複数搭載されるマルチモード化が要求されている。マルチバンド化やマルチモード化の場合、周波数帯域数や通信システム数に応じた複数の高周波回路が必要となっている。また、複数の高周波回路それぞれに対して電力効率を最適化するためのインピーダンス整合回路が必須の構成要素となっている。なお、広帯域対応の電力増幅器や低雑音増幅器が採用される場合であっても、周波数帯域ごとに電力効率を最適化すべくインピーダンス整合回路が必要である。
【０００３】
複数のインピーダンス整合回路は、ＳＰｎＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  ｎ  Ｔｈｒｏｗ）スイッチによって切り替えられ、かつ選択されるように構成されている。このため、マルチバンド化やマルチモード化が進行するにつれて、無線通信機器に搭載されるインピーダンス整合回路の数は、周波数帯域数並びに通信システム数に応じて増加する問題が生じている。
【０００４】
そこで、例えば特許文献１には、広帯域対応の電力増幅器向けのインピーダンス整合回路として、図１６に示される２つの周波数帯域の信号に対して選択的に対応可能なインピーダンス整合回路が提案されている。
【０００５】
具体的には、インピーダンス整合回路９０は、信号経路に挿入された主整合ブロック９５と、上記信号経路に主整合ブロック９５と直列に挿入された直列整合ブロック９６と、直列整合ブロック９６の主整合ブロック９５側とは反対の一端において上記信号経路に接続されたスイッチ９１及び並列整合ブロック９２と、を備えている。
【０００６】
スイッチ９１がＯＦＦ状態の時には、主整合ブロック９５及び直列整合ブロック９６のみで、ある中心周波数ｆｂ１の周波数帯域の信号を対象としたインピーダンス整合が行われる。なお、主整合ブロック９５は、ある中心周波数ｆｂ１の周波数帯域の信号を対象として、他端から負荷回路９４を見たときのインピーダンスを、一端から信号源９３を見たときのインピーダンスに整合させる回路であり、例えば、集中定数素子及び伝送線路によって構成される。また、直列整合ブロック９６は、負荷回路９４に対して直列に挿入され、中心周波数ｆｂ１の信号伝送に影響しないように、例えば信号源９３のインピーダンスに等しい特性インピーダンスを有した伝送線路等で構成されている。
【０００７】
スイッチ９１がＯＮ状態の時には、主整合ブロック９５及び直列整合ブロック９６に加えて、並列整合ブロック９２が負荷回路９４に対して並列に挿入されることにより、中心周波数ｆｂ１とは異なる中心周波数ｆｂ２の周波数帯域の信号を対象としたインピーダンス整合が行われる。なお、スイッチ９１をＯＮ状態とした場合に、直列整合ブロック９６の電気長と並列整合ブロック９２の中心周波数ｆｂ２におけるリアクタンスを予め適当に決めておくことにより、中心周波数ｆｂ２の周波数帯域の信号を対象として、負荷回路９４のインピーダンスを、信号源９３のインピーダンスに整合させることができる。
【０００８】
このように、インピーダンス整合回路９０は、スイッチ９１のＯＮ状態とＯＦＦ状態とを適宜切替える（換言すると、並列整合ブロック９２の挿入の有無を切替える）ことにより、図１７で示されるように２つの異なった周波数帯域の信号を対象としたインピーダンス整合が行われることを可能としている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４４６４９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のインピーダンス整合回路の場合では、ある任意の中心周波数の周波数帯域の信号のみを対象とした主整合ブロックを設けることを前提とした構成となっており、２つの異なった周波数帯域の信号を対象としたインピーダンス整合が行われるために、該主整合ブロックの周辺ブロックとして直列整合ブロック、並列整合ブロック及びスイッチが設けられるように構成されている。つまり、従来のインピーダンス整合回路の場合、周波数帯域数並びに通信システム数の増加に伴い、インピーダンス整合の対象が増加するような場合には、主整合ブロックの周辺ブロックである直列整合ブロック、並列整合ブロック及びスイッチの組み合わせの数が増加することになり、ひいてはインピーダンス整合回路の面積が増加するという問題が生じることになる。
【００１１】
本発明は上記従来の問題点を解決するもので、面積の増加を抑制しつつ、複数の周波数帯域の信号を対象としたインピーダンス整合が可能なインピーダンス整合回路及びそれを用いた電力増幅器、低雑音増幅器及び無線通信機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の一つの形態（ａｓｐｅｃｔ）に係るインピーダンス整合回路は、入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、前記一端と前記他端との間で、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、を選択的に切替えるように構成された、ものである。
【００１３】
この構成によれば、従来技術の主整合ブロックを設けることなく、複数の周波数帯域の信号を対象としたインピーダンス整合が可能である。このため、周波数帯域数並びに通信システム数の増加に伴い、インピーダンス整合の対象が増加する場合に、インピーダンス整合回路の面積の増加を抑制しながら実現することができる。
【００１４】
上記のインピーダンス整合回路において、前記整合素子ブロックは、直列に接続された第４のスイッチ及び整合素子の組を複数有し、かつそれらの複数の組を並列に接続して構成されており、複数の前記第４のスイッチそれぞれのＯＮ−ＯＦＦ状態を選択的に切替えるように構成されている、としてもよい。
【００１５】
この構成によれば、インピーダンス整合回路内の整合素子ブロックでは、複数の第４のスイッチのＯＮ状態とＯＦＦ状態との切り替えにより、一組の整合素子及び第４のスイッチで構成された直列回路としての機能と複数組の整合素子及び第４のスイッチで構成された並列回路としての機能とを選択することができる。このため、従来技術のように、インピーダンス整合の対象毎に、直列整合ブロックや並列整合ブロックを配置する必要がなくなるので、インピーダンス整合回路の面積の増加を抑制することができる。
【００１６】
上記のインピーダンス整合回路において、前記整合素子ブロック及び前記第１のスイッチと、前記第２のスイッチと、前記第３のスイッチとを備えたインピーダンス整合ブロックを複数有し、かつそれらの複数のインピーダンス整合ブロックが直列に接続されるように構成されている、としてもよい。
【００１７】
この構成によれば、インピーダンス整合ブロックの段数に応じて回路構成の総数が増加するため、回路面積の増加を抑制しながら、インピーダンス整合の対象の増加に対応し易くなる。
【００１８】
上記のインピーダンス整合回路において、前記整合素子ブロック及び前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチが単一の基板上に形成されている、としてもよい。また、上記のインピーダンス整合回路において、前記基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、としてもよい。
【００１９】
上記の課題を解決するために、その他の一つの形態（ａｓｐｅｃｔ）に係る電力増幅器は、上記のインピーダンス整合回路が入力端側又は出力端側の少なくともいずれか一方に設けられたものである。なお、この電力増幅器は、インピーダンス整合回路と共に単一の基板上に形成されている、としてもよい。また、この基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、としてもよい。
【００２０】
この構成によれば、回路面積の増加を抑制しながら、インピーダンス整合の対象の増加に対応することが可能な低損失の電力増幅器を提供することができる。
【００２１】
上記の課題を解決するために、さらにその他の一つの形態（ａｓｐｅｃｔ）に係る低雑音増幅器は、上記のインピーダンス整合回路が入力端側又は出力端側の少なくともいずれか一方に設けられたものである。なお、この低雑音増幅器は、インピーダンス整合回路と共に単一の基板上に形成されている、としてもよい。また、この基板はシリコンオンサファイア（ＳＯＳ）構造又はシリコンオンインシュレータ（ＳＯＩ）構造の基板である、としてもよい。
【００２２】
この構成によれば、回路面積の増加を抑制しながら、インピーダンス整合の対象の増加に対応することが可能な低損失の低雑音増幅器を提供することができる。
【００２３】
上記の課題を解決するために、さらにその他の一つの形態（ａｓｐｅｃｔ）に係る無線通信機器は、アンテナと、前記アンテナを介して送受信される高周波信号を処理する高周波信号処理回路と、前記高周波信号処理回路から出力される前記高周波信号の電力を増幅して前記アンテナに向けて出力する電力増幅器と、を備えた無線通信機器において、前記高周波信号処理回路と前記電力増幅器との間、又は前記電力増幅器と前記アンテナとの間の少なくともいずれか一方にインピーダンス整合回路が設けられ、前記インピーダンス整合回路は、入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、前記一端と前記他端との間に、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端とが連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、を選択的に切替えるように構成された、ものである。
【００２４】
この構成によれば、回路面積の増加を抑制しながら、インピーダンス整合の対象の増加に対応することが可能な電力増幅器を備えた無線通信機器を提供することができる。
【００２５】
上記の課題を解決するために、さらにその他の一つの形態（ａｓｐｅｃｔ）に係る無線通信機器は、アンテナと、前記アンテナを介して送受信される高周波信号を処理する高周波信号処理回路と、前記アンテナにおいて受信された前記高周波信号の電力を増幅して前記高周波信号処理回路に向けて出力する低雑音増幅器と、を備えた無線通信機器において、前記アンテナと前記低雑音増幅器との間、又は前記低雑音増幅器と前記高周波信号処理回路との間の少なくともいずれか一方にインピーダンス整合回路が設けられ、前記インピーダンス整合回路は、入出力端である一端と他端との間に直列に接続されるように構成された整合素子ブロック及び第１のスイッチと、前記一端と前記他端との間に、前記整合素子ブロック及び前記第１のスイッチに並列に接続されるように構成された第２のスイッチと、前記整合素子ブロックと前記第１のスイッチとを互いに接続するノードとグランドとの間に設けられるように構成された第３のスイッチと、を備え、前記第１のスイッチがＯＮ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端との間に前記整合素子ブロックが直列に挿入された第１の回路構成と、前記第１のスイッチがＯＦＦ状態、かつ前記第２のスイッチ及び前記第３のスイッチがＯＮ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端がグランド電位に維持された第２の回路構成と、前記第１のスイッチがＯＦＦ状態、前記第２のスイッチがＯＮ状態かつ前記第３のスイッチがＯＦＦ状態となり、前記一端と前記他端と前記整合素子ブロックの一端が連結され、前記整合素子ブロックの他端が開放端となる第３の回路構成と、を選択的に切替えるように構成された、ものである。
【００２６】
この構成によれば、回路面積の増加を抑制しながら、インピーダンス整合の対象の増加に対応することが可能な低雑音増幅器を備えた無線通信機器を提供することができる。
【発明の効果】
【００２７】
本発明によれば、面積の増加を抑制しつつ、複数の周波数帯域の信号を対象としたインピーダンス整合が可能なインピーダンス整合回路及びそれを用いた電力増幅器、低雑音増幅器及び無線通信機器を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は本発明の実施の形態１に係るインピーダンス整合回路のシステム構成例を示したブロック図である。
【図２】図２は図１に示すインピーダンス整合回路の構成例を示した機能ブロック図である。
【図３】図３は図２に示すインピーダンス整合回路の第１の等価回路の構成を示したブロック図である。
【図４】図４は図２に示すインピーダンス整合回路の第２の等価回路の構成を示したブロック図である。
【図５】図５は図２に示すインピーダンス整合回路の第３の等価回路の構成を示したブロック図である。
【図６Ａ】図６Ａは図２に示す整合素子ブロック５１の構成例を示したブロック図である。
【図６Ｂ】図６Ｂは図２に示す整合素子ブロック５１のその他の構成例を示したブロック図である。
【図７】図７は本発明の実施の形態１における各スイッチの設定条件を示した図である。
【図８】図８は図７の各スイッチの設定条件に従い７つの周波数それぞれに対してインピーダンス整合が行われた場合の周波数−電力特性を示した図である。
【図９】図９は本発明の実施の形態２に係るインピーダンス整合回路の構成例を示したブロック図である。
【図１０】図１０は図９に示すインピーダンス整合回路の第１の等価回路の構成を示したブロック図である。
【図１１】図１１は図９に示すインピーダンス整合回路の第２の等価回路の構成を示したブロック図である。
【図１２】図１２は６×２のＮ乗パターンの周波数それぞれに対してインピーダンス整合が行われた場合の周波数−電力特性を示した図である。
【図１３】図１３は本発明の実施の形態３に係るインピーダンス整合回路の構成を示したブロック図である。
【図１４】図１４は本発明の実施の形態１〜３に係るインピーダンス整合回路を適用した無線通信機器の構成例を示したブロック図である。
【図１５】図１５は本発明の実施の形態１〜３に係るインピーダンス整合回路を適用した無線通信機器のその他の構成例を示したブロック図である。
【図１６】図１６は従来のインピーダンス整合回路の構成を示したブロック図である。
【図１７】図１７は従来のインピーダンス整合回路の周波数−電力特性を示したグラフである。
【発明を実施するための形態】
【００２９】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（実施の形態１）
[インピーダンス整合回路]
図１は本発明の実施の形態１に係るインピーダンス整合回路のシステム構成例を示したブロック図である。図２は図１に示すインピーダンス整合回路の構成例を示した機能ブロック図である。  図３、図４、図５は図２に示すインピーダンス整合回路における３つのスイッチそれぞれのＯＮ−ＯＦＦ状態に応じた３パターンの等価回路の構成図である。
【００３０】
インピーダンス整合回路１は、２つの入出力端のうち一端２に接続された信号源５のインピーダンスと、該２つの入出力端のうち他端３に接続された負荷回路６のインピーダンスとを整合させる回路である。本実施の形態１では、１段のインピーダンス整合ブロック１１で構成されている。
【００３１】
インピーダンス整合ブロック１１は、２つの入出力端である一端２１及び他端３１と、１つの整合素子ブロック５１と、３つのスイッチ５４〜５６とにより構成されている。インピーダンス整合ブロック１１の一端２１はインピーダンス整合回路１の一端２と接続され、インピーダンス整合ブロック１１の他端３１はインピーダンス整合回路１の他端３と接続されている。また、インピーダンス整合ブロック１１の一端２１は整合素子ブロック５１の一端５２と接続され、整合素子ブロック５１の他端５３はスイッチ５４を介してインピーダンス整合ブロック１１の他端３１に接続されるとともにスイッチ５６を介してグランド電位に維持されている。さらに、インピーダンス整合ブロック１１の一端２１は整合素子ブロック５１及びスイッチ５４を迂回する経路上のスイッチ５５を介してインピーダンス整合ブロック１１の他端３１に接続されている。
【００３２】
スイッチ５４がＯＮ状態であり、かつスイッチ５５、５６がＯＦＦ状態の時には、インピーダンス整合ブロック１１は、図３の等価回路の構成図に示されるように、一端２と他端３との間に整合素子ブロック５１が直列に挿入された第１の回路構成に設定される。つまり、第１の回路構成では、整合素子ブロック５１は負荷回路６に対して直列に接続されている。
【００３３】
スイッチ５４がＯＦＦ状態であり、かつスイッチ５５、５６がＯＮ状態の時には、インピーダンス整合ブロック１１は、図４の等価回路の構成図に示されるように、一端２と他端３と整合素子ブロック５１の一端５２が連結され、整合素子ブロック５１の他端５３がグランド電位に維持された第２の回路構成に設定される。なお、第２の回路構成では、整合素子ブロック５１は負荷回路６に対して並列に接続されている。
【００３４】
スイッチ５５がＯＮ状態であり、かつスイッチ５４、５６がＯＦＦ状態の時には、インピーダンス整合ブロック１１は、図５の等価回路の構成図に示されるように、一端２と他端３と整合素子ブロック５１の一端５２が連結され、整合素子ブロック５１の他端５３が開放端となる第３の回路構成に設定される。つまり、第３の回路構成では、整合素子ブロック５１は信号源５から負荷回路６に向う信号経路に対して開放端として接続されている。例えば、整合素子ブロック５１が伝送線路で構成されている場合には、整合素子ブロック５１はオープンスタブとして整合状態に影響を与えるブロックとなる。
【００３５】
以上、スイッチ５４〜５６それぞれのＯＮ−ＯＦＦ状態を任意に切り替えることで、インピーダンス整合ブロック１１の３つの回路構成を選択的に切替えることができる。
【００３６】
[整合素子ブロック]
図６Ａは図２に示す整合素子ブロック５１の構成例を示したブロック図である。
【００３７】
整合素子ブロック５１の一端５２と他端５３の間には、直列に接続されたスイッチ６０＋Ｋ（１≦Ｋ≦Ｎ）と整合素子７０＋Ｋ（１≦Ｋ≦Ｎ）との組がＮ（Ｎ≧１）段並列に接続されている。整合素子７０＋Ｋは、容量性もしくは誘導性の集中定数素子や伝送線路により構成される。
【００３８】
整合素子ブロック５１において、スイッチ６０＋Ｋ（１≦Ｋ≦Ｎ）それぞれのＯＮ−ＯＦＦ状態を任意に切り替えることにより、一端５２と他端５３の間を連結する整合素子７０＋Ｋ（１≦Ｋ≦Ｎ）の組み合わせを任意に選択することができる。したがって、スイッチ６０＋Ｋ（１≦Ｋ≦Ｎ）それぞれのＯＮ−ＯＦＦ状態の組み合わせを選択的に切替えることにより、整合素子ブロック５１の回路構成は最大で２のＮ乗パターン存在することになる。
【００３９】
なお、Ｎ＝１の場合、整合素子ブロック５１は１組のスイッチ６１及び整合素子７１で構成することができる。ただし、図６Ｂで示す整合素子ブロック５１のその他の構成例を示したブロック図のように、整合素子ブロック５１は１つの整合素子７１のみで構成されスイッチ６１を不要にすることができる。
【００４０】
以上、スイッチ５４〜５６それぞれのＯＮ−ＯＦＦ状態に応じてインピーダンス整合回路１の回路構成のパターンを選択的に切替えるとともに、スイッチ６０＋Ｋ（１≦Ｋ≦Ｎ）それぞれのＯＮ−ＯＦＦ状態に応じて整合素子ブロック５１の一端５２と他端５３との間を連結する整合素子７０＋Ｋ（１≦Ｋ≦Ｎ）の組み合わせを選択的に切替える。これにより、インピーダンス整合回路１は、最大で（３×２のＮ乗）パターンの回路構成を実現することができる。
【００４１】
以下では、具体例として、スイッチ６１及び整合素子７１の組とスイッチ６２及び整合素子７２の組との並列接続によって整合素子ブロック５１が構成される場合（Ｎ＝２）のインピーダンス整合回路１の動作を説明する。
【００４２】
まず、信号源５のインピーダンスＺｓは、周波数によらず“５０Ω”に定め、負荷回路６のインピーダンスＺｌは、周波数に応じて変化するので、一例として、５００ＭＨｚ，６００ＭＨｚ，７００ＭＨｚ，８００ＭＨｚ，９００ＭＨｚ，１０００ＭＨｚ，１１００ＭＨｚそれぞれのインピーダンスＺｌ（５００），Ｚｌ（６００），Ｚｌ（７００），Ｚｌ（８００），Ｚｌ（９００），Ｚｌ（１０００），Ｚｌ（１１００）を次式のように定める。
【００４３】
Ｚｌ（５００）＝（３０．９＋ｊ２４．３）Ω  ・・・（式１）
Ｚｌ（６００）＝（５０．０＋ｊ５３．１）Ω  ・・・（式２）
Ｚｌ（７００）＝（５０．０−ｊ１５５．６）Ω  ・・・（式３）
Ｚｌ（８００）＝５０Ω  ・・・（式４）
Ｚｌ（９００）＝（４５．７＋ｊ１４．１）Ω  ・・・（式５）
Ｚｌ（１０００）＝（５０．０−ｊ５０．３）Ω  ・・・（式６）
Ｚｌ（１１００）＝（２７．５−ｊ２４．９）Ω  ・・・（式７）
また、整合素子ブロック５１の整合素子７１として５．０（ｐＦ）の容量性の集中定数素子を配置するとともに、整合素子ブロック５１の整合素子７２として８．０（ｎＨ）の誘導性の集中定数素子を配置するものとする。ここで、図７に示されるように、スイッチ５４〜５６及び整合素子ブロック５１のスイッチ６１、６２それぞれのＯＮ−ＯＦＦ状態を設定した場合には、７つの周波数それぞれに対するインピーダンス整合が可能となる。
【００４４】
例えば、５００ＭＨｚの場合、スイッチ５４をＯＦＦ状態、スイッチ５５をＯＮ状態、スイッチ５６をＯＮ状態、スイッチ６１をＯＮ状態、スイッチ６２をＯＦＦ状態に設定する。このとき、インピーダンス整合回路１は、図４に示したような並列型の回路構成となり、整合素子ブロック５１の合成インピーダンスは整合素子７１の５．０（ｐＦ）となる。
【００４５】
６００ＭＨｚの場合、スイッチ５４をＯＮ状態、スイッチ５５をＯＦＦ状態、スイッチ５６をＯＦＦ状態、スイッチ６１をＯＮ状態、スイッチ６２をＯＦＦ状態に設定する。このとき、インピーダンス整合回路１は、図３に示したような直列形の回路構成となり、整合素子ブロック５１の合成インピーダンスは整合素子７１の５．０（ｐＦ）となる。
【００４６】
７００ＭＨｚの場合、スイッチ５４をＯＮ状態、スイッチ５５をＯＦＦ状態、スイッチ５６をＯＦＦ状態、スイッチ６１をＯＮ状態、スイッチ６２をＯＮ状態に設定する。このとき、インピーダンス整合回路１は、図３に示したような直列型の回路構成となり、整合素子ブロック５１の合成インピーダンスは、整合素子７１の５．０（ｐＦ）と整合素子７２の８．０（ｎＨ）とを並列に接続した場合の合成インピーダンスとなる。
【００４７】
８００ＭＨｚの場合、スイッチ５４をＯＦＦ状態、スイッチ５５をＯＮ状態、スイッチ５６をＯＦＦ状態、スイッチ６１をＯＦＦ状態、スイッチ６２をＯＦＦ状態に設定する。このとき、インピーダンス整合回路１は、図５に示したような開放端型の回路構成となる。また、整合素子ブロックのスイッチ６１及び６２がＯＦＦ状態であるので、整合素子７１及び７２をインピーダンス整合回路１から切り離すことができる。
【００４８】
９００ＭＨｚの場合、スイッチ５４をＯＦＦ状態、スイッチ５５をＯＮ状態、スイッチ５６をＯＮ状態、スイッチ６１をＯＮ状態、スイッチ６２をＯＮ状態に設定する。このとき、インピーダンス整合回路１は、図４に示したような並列型の回路構成となり、整合素子ブロック５１の合成インピーダンスは整合素子７１の５．０（ｐＦ）と整合素子７２の８．０（ｎＨ）とを並列に接続した場合の合成インピーダンスとなる。
【００４９】
１０００ＭＨｚの場合、スイッチ５４をＯＮ状態、スイッチ５５をＯＦＦ状態、スイッチ５６をＯＦＦ状態、スイッチ６１をＯＦＦ状態、スイッチ６２をＯＮ状態に設定する。このとき、インピーダンス整合回路１は、図３に示したような直列型の回路構成となり、整合素子ブロック５１の合成インピーダンスは整合素子７２の８．０（ｎＨ）となる。
【００５０】
１１００ＭＨｚの場合、スイッチ５４をＯＦＦ状態、スイッチ５５をＯＮ状態、スイッチ５６をＯＮ状態、スイッチ６１をＯＦＦ状態、スイッチ６２をＯＮ状態に設定する。このとき、インピーダンス整合回路１は、図４に示したような並列型の回路構成となり、整合素子ブロック５１の合成インピーダンスは整合素子７２の８．０（ｎＨ）となる。
【００５１】
上記のとおり、７つの周波数それぞれに対して、スイッチ５４〜５６及び整合素子ブロック５１のスイッチ６１、６２それぞれのＯＮ−ＯＦＦ状態を適切に設定することで、図８に示すような周波数帯域毎に電力効率が最適化された周波数特性を実現することができる。
【００５２】
以上、本実施の形態によれば、従来技術の主整合ブロック９５を設けることなく、複数の周波数帯域の信号を対象としたインピーダンス整合が可能である。このため、周波数帯域数並びに通信システム数の増加に伴い、インピーダンス整合の対象が増加する場合に、インピーダンス整合回路１の面積の増加を抑制しながら実現することができる。さらに、インピーダンス整合回路１内の整合素子ブロック５１では、複数のスイッチ６０＋Ｋ（（１≦Ｋ≦Ｎ）のＯＮ−ＯＦＦ状態の切り替えにより、一つの整合素子で構成された直列回路としての機能又は複数の整合素子で構成された並列回路としての機能を選択的に切替えることができる。このため、従来技術のように、インピーダンス整合の対象毎に、直列整合ブロック９６や並列整合ブロック９２を配置する必要がなくなるので、インピーダンス整合回路１の面積の増加を抑制することができる。
【００５３】
（実施の形態２）
図９は本発明の実施の形態２に係るインピーダンス整合回路の構成例を示したブロック図である。
【００５４】
インピーダンス整合回路１は、２つのインピーダンス整合ブロック１１、１２が直列に接続されるように構成されている。インピーダンス整合回路１の一端２はインピーダンス整合ブロック１１の一端２１に接続され、インピーダンス整合回路１の他端３は、インピーダンス整合ブロック１２の他端３２と接続されている。インピーダンス整合ブロック１１の他端３１は、インピーダンス整合ブロック１２の一端２２に接続されている。
【００５５】
インピーダンス整合ブロック１１の一端２１は、整合素子ブロック５１１とスイッチ５４１を介してインピーダンス整合ブロック１１の他端３１に接続されるとともに、整合素子ブロック５１１及びスイッチ５４１を迂回する経路上のスイッチ５５１を介してインピーダンス整合ブロック１１の他端３１に接続されている。整合素子ブロック５１１とスイッチ５４１との間を互いに接続するノードは、スイッチ５６１を介してグランド電位に維持されている。
【００５６】
インピーダンス整合ブロック１２の一端２２は、整合素子ブロック５１２とスイッチ５４２を介してインピーダンス整合ブロック１２の他端３２に接続されるとともに、整合素子ブロック５１２及びスイッチ５４２を迂回する経路上のスイッチ５５２を介してインピーダンス整合ブロック１２の他端３２に接続されている。整合素子ブロック５１２とスイッチ５４２との間を互いに接続するノードは、スイッチ５６２を介してグランド電位に維持されている。
【００５７】
インピーダンス整合ブロック１１、１２の動作は、実施の形態１のインピーダンス整合回路１の動作と同様である。但し、実施の形態２では、インピーダンス整合ブロック１１、１２による２段構成のため、インピーダンス整合回路１において実現可能な回路構成のパターンは最大で２倍に増加している。
【００５８】
例えば、インピーダンス整合ブロック１１、１２のスイッチ５４１、５５２、５６２をＯＮ状態に設定し、かつインピーダンス整合ブロック１１、１２のスイッチ５５１、５６１、５４２をＯＦＦ状態に設定することで、図１０に示すように、一端２と他端３との間に整合素子ブロック５１１が直列に挿入されるとともに、整合素子ブロック５１１の他端が整合素子ブロック５１２を介してグランド電位に維持された回路構成を実現できる。
【００５９】
また、インピーダンス整合ブロック１１、１２のスイッチ５５１、５６１、５４２をＯＮ状態に設定し、かつインピーダンス整合ブロック１１、１２のスイッチ５４１、５５２、５６２をＯＦＦ状態に設定することで、図１１のように、一端２と他端３との間に整合素子ブロック５１２が直列に挿入されるとともに、整合素子ブロック５１２の一端が整合素子ブロック５１１を介してグランド電位に維持された回路構成を実現できる。
【００６０】
これにより、実施の形態２では、実施の形態１と比較して、さらに広範囲の周波数帯域でインピーダンス整合を行うことが可能となっている。さらに、インピーダンス整合回路１の回路構成の組み合わせは、最大で（６×２のＮ乗）パターンとなっている。つまり、最大で（６×２のＮ乗）の周波数帯域の信号を対象としたインピーダンス整合が可能となっており、図１２に示すような周波数帯域毎に電力効率が最適化された周波数特性を実現することができる。
【００６１】
（実施の形態３）
図１３は本発明の実施の形態３に係るインピーダンス整合回路１の構成例を示した機能ブロック図である。
【００６２】
図１３のインピーダンス整合回路１は、Ｍ個（Ｍ≧３）のインピーダンス整合ブロック１０＋Ｌ（（１≦Ｌ≦Ｍ）が直列に接続されるように構成されている。なお、インピーダンス整合回路１の一端２は初段のインピーダンス整合ブロック１１の一端２１に接続され、インピーダンス整合回路１の他端３は最終段（Ｍ段目）のインピーダンス整合ブロック１０＋Ｍの他端３０＋Ｍと接続されている。初段のインピーダンス整合ブロック１１の他端３１は、２段目のインピーダンス整合ブロック１２の一端２２に接続され、２段目のインピーダンス整合ブロック１２の他端３２は３段目のインピーダンス整合ブロック１３の一端２３に接続されている。３段目以降も同様の接続がなされ、最終的には、（Ｍ−１）番目のインピーダンス整合ブロック１０＋（Ｍ−１）の他端３０＋（Ｍ−１）が最終段のインピーダンス整合ブロック１０＋Ｍの一端２０＋Ｍに接続されている。
【００６３】
インピーダンス整合ブロック１０＋Ｌ（１≦Ｌ≦Ｍ）それぞれの構成は、図２に示した構成と同じである。例えば最終段のインピーダンス整合ブロック１０＋Ｍの一端２０＋Ｍは、整合素子ブロック５１０＋Ｍとスイッチ５４０＋Ｍを介してインピーダンス整合ブロック１０＋Ｍの他端３０＋Ｍに接続されるとともに、整合素子ブロック５１０＋Ｍ及びスイッチ５４０＋Ｍを迂回した経路上のスイッチ５５０＋Ｍを介してインピーダンス整合ブロック１０＋Ｍの他端３０＋Ｍに接続されている。整合素子ブロック５１０＋Ｍとスイッチ５４０＋Ｍとの間を互いに接続するノードは、スイッチ５６０＋Ｍを介してグランド電位に維持されている。
【００６４】
インピーダンス整合ブロック１０＋Ｍの動作は、実施の形態１，２と同様である。但し、実施の形態３では各スイッチのＯＮ−ＯＦＦ状態の組み合わせにより、インピーダンス整合回路１の回路構成の組み合わせ数は最大で（３×Ｍ×２のＮ乗）パターンとなる。つまり、最大で（３×Ｍ×２のＮ乗）の周波数帯域の信号を対象としたインピーダンス整合が可能となっている。
【００６５】
（無線通信機器への適用例）
図１４は上記の実施の形態に係るインピーダンス整合回路が搭載された無線通信機器の構成例を示すブロック図である。なお、説明の簡略化のために同図において送信側の構成のみを示し受信側の構成は省略する。
【００６６】
図１４に示す無線通信機器は、ＲＦＩＣ８１と、電力増幅器８２と、アンテナ８３と、ＲＦＩＣ８１と電力増幅器８２との間に設けられたインピーダンス整合回路１ａと、電力増幅器８２とアンテナ８３との間に設けられたインピーダンス整合回路１ｂと、を備えている。ＲＦＩＣ８１は、アンテナ８３を介して送受信される高周波信号（ＲＦ）を変調又は復調処理する集積回路（ＩＣ）のことであり、マルチバンドやマルチモードに対応可能である。電力増幅器８２は、入力された高周波信号を所要の電力になるまで増幅して出力する増幅器のことである。
【００６７】
ＲＦＩＣ８１において変調処理されて出力された高周波信号は、インピーダンス整合回路１ａを介して電力増幅器８２に入力される。電力増幅器８２によって所望の電力になるまで増幅された信号は、インピーダンス整合回路１ｂを介してアンテナ８３から放射されることになる。インピーダンス整合回路１ａ、１ｂは図２に示した実施の形態１の構成であり、整合素子ブロック５１は図６Ａまたは図６Ｂに示した構成である。ここで、スイッチ５４〜５６それぞれのＯＮ−ＯＦＦ状態を任意に切り替えることにより、複数の周波数帯域それぞれを対象とするインピーダンス整合が行われ、インピーダンス整合回路１ａ、１ｂの回路面積を抑制しつつ電力効率の高い電力増幅器を実現できる。
【００６８】
なお、インピーダンス整合回路１は、図９に示した実施の形態２の構成であってもよいし、図１３に示した実施の形態３の構成であってもよい。また、インピーダンス整合回路１が電力増幅器８２の入力端側又は出力端側のいずれか一方に設けられてもよい。
【００６９】
図１５は上記の実施の形態に係るインピーダンス整合回路が搭載された無線通信機器のその他の構成例を示すブロック図である。なお、説明の簡略化のため、同図において受信側の構成のみを示し送信側の構成は省略する。
【００７０】
図１５に示す無線通信機器は、高周波信号（ＲＦ信号）を信号処理するＩＣであるＲＦＩＣ８１と、低雑音増幅器８４と、アンテナ８３と、低雑音増幅器８４とアンテナ８３との間に設けられたインピーダンス整合回路１ｃと、ＲＦＩＣ８１と低雑音増幅器８４との間に設けられたインピーダンス整合回路１ｄと、を備えている。
【００７１】
アンテナ８３で受信された高周波信号は、インピーダンス整合回路１ｃを介して低雑音増幅器８４に入力される。低雑音増幅器８４で所望の電力になるまで増幅された高周波信号は、インピーダンス整合回路１ｄを介してＲＦＩＣ８１へ入力されて復調処理される。インピーダンス整合回路１ｃ、１ｄは図２に示した実施の形態１の構成であり、整合素子ブロック５１は図６Ａまたは図６Ｂに示した構成である。ここで、スイッチ５４〜５６それぞれのＯＮ−ＯＦＦ状態を任意に切り替えることにより、複数の周波数帯域それぞれを対象とするインピーダンス整合が行われ、インピーダンス整合回路１ｃ、１ｄの回路面積を抑制しつつ雑音指数の低い無線通信機器を実現できる。
【００７２】
なお、インピーダンス整合回路１は、図９に示した実施の形態２の構成であってもよいし、図１３に示した実施の形態３の構成であってもよい。また、インピーダンス整合回路１が低雑音増幅器８４の入力端側又は出力端側のいずれか一方に設けられてもよい。
【００７３】
図１４、図１５に示された無線通信機器のインピーダンス整合回路１、電力増幅器８２及び低雑音増幅器８４は単一の基板上に形成されてもよい。また、この基板は、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）構造又はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の基板であってもよい。これらは、基板の比抵抗率が高く、スイッチ５４〜５６のＯＮ状態での通過損失を抑え、ＯＦＦ状態でのアイソレーションを抑えることが可能であり、低損失なインピーダンス整合回路１ａ，１ｂ，１ｃ，１ｄを実現する事ができる。
【００７４】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００７５】
本発明のインピーダンス整合回路は、携帯電話などの無線通信機器の高周波回路に用いられるものであり、特に複数の周波数帯域や複数の通信システムを小面積で実現する場合に有用である。
【符号の説明】
【００７６】
１、１ａ〜１ｄ  インピーダンス整合回路
１１〜１０＋Ｎ  インピーダンス整合ブロック
２、５２、２１〜２０＋Ｎ  一端
３、５３、３１〜３０＋Ｎ  他端
５  信号源
６  負荷回路
５１、５１１〜５１０＋Ｎ  整合素子ブロック
５４、５４１〜５４０＋Ｎ  スイッチ（第１のスイッチ）
５５、５５１〜５５０＋Ｎ  スイッチ（第２のスイッチ）
５６、５６１〜５６０＋Ｎ  スイッチ（第３のスイッチ）
６１〜６０＋Ｎ  スイッチ（第４のスイッチ）
７１〜７０＋Ｎ  整合素子
８１  ＲＦＩＣ
８２  電力増幅器
８３  アンテナ
８４  低雑音増幅器
【図１】
2012165163.tif 000003
【図２】
2012165163.tif 000004
【図３】
2012165163.tif 000005
【図４】
2012165163.tif 000006
【図５】
2012165163.tif 000007
【図６Ａ】
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【図６Ｂ】
2012165163.tif 000009
【図７】
2012165163.tif 000010
【図８】
2012165163.tif 000011
【図９】
2012165163.tif 000012
【図１０】
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【図１１】
2012165163.tif 000014
【図１２】
2012165163.tif 000015
【図１３】
2012165163.tif 000016
【図１４】
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【図１５】
2012165163.tif 000018
【図１６】
2012165163.tif 000019
【図１７】
2012165163.tif 000020