(57)【要約】【課題】  装置構成が単純で、アスペクト比を維持したまま解像度の切り替えが可能で、低解像度画像の取込み時間が短い２次元撮像装置を得る。【解決手段】  光電変換手段（１０５）を有する画素（１４）が行列状に配置し、その画素内に配置されたＴＦＴ（１０４、１１４）を走査配線（１０３、１１３）により供給される走査信号（Ｇｙ、Ｇｙ＋１）によってデータ配線（１０２）と光電変換手段とを導通制御するようにしたマトリクス基板と、走査配線にゲート選択信号を供給する垂直走査回路部（１１）と、データ配線を介して光電変換手段に初期化電圧を供給し、その後にデータ配線を介して光電変換手段の放電電位を読み込む水平走査回路部（１２）とを具備しており、さらに走査配線は行列状に配置された画素一行あたり２本配置され、データ配線は、一行あたり２つの画素がそれぞれＴＦＴを介して接続される。【選択図】  図１
2012023444.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査配線および複数のデータ配線とで囲まれた交差部に、光電変換手段を有する複数の画素が行列状に配置され、
前記画素内に配置された薄膜トランジスタを前記走査配線により供給される走査信号によって前記データ配線と光電変換手段とを導通制御するように構成したマトリクス基板と、
前記走査配線に前記ゲート選択信号を供給する垂直走査回路部と、
前記データ配線を介して前記光電変換手段に初期化電圧を供給し、その後に前記データ配線を介して前記光電変換手段の放電電位を読み込む水平走査回路部と、を具備し、
前記複数の走査配線は前記行列状に配置された画素一行あたり２本以上配置され、
前記複数のデータ配線は、一行あたり前記画素２以上がそれぞれ前記薄膜トランジスタを介して接続されることを特徴とする２次元撮像装置。
【請求項２】
前記データ配線の一本に接続される画素数が、一行あたり２であることを特徴とする請求項１に記載の２次元撮像装置。
【請求項３】
前記行列状に配置された画素一行に対応して複数配置された走査配線を、Ｎ行分（Ｎは１以上の自然数）同時に駆動することにより水平および垂直解像度を減じたことを特徴とする請求項１または２に記載の２次元撮像装置。
【請求項４】
複数の走査配線および複数のデータ配線とで囲まれた交差部に、光電変換手段を有する複数の画素が行列状に配置され、
前記画素内に配置された薄膜トランジスタを前記走査配線により供給される走査信号によって前記データ配線と光電変換手段とを導通制御するように構成したマトリクス基板と、
前記走査配線に前記ゲート選択信号を供給する垂直走査回路部と、
前記データ配線を介して前記光電変換手段に初期化電圧を供給し、その後に前記データ配線を介して前記光電変換手段の放電電位を読み込む水平走査回路部と、を具備し、
前記複数の走査配線は前記行列状に配置された画素一行あたり２本以上配置され、
前記水平走査回路部は、第一の水平走査回路と第二の水平走査回路とから成り、
前記第一の水平走査回路は、１以上の所定の数おきに前記データ配線と接続していることを特徴とする２次元撮像装置。
【請求項５】
前記第二の水平走査回路は、前記データ配線のうち、前記第一の水平走査回路と接続されない残余のデータ配線と接続されていることを特徴とする請求項４記載の２次元撮像装置。
【請求項６】
前記第二の水平走査回路は、全ての前記データ配線と接続されていることを特徴とする請求項４記載の２次元撮像装置。
【請求項７】
第一の水平走査回路と第二の水平走査回路の動作非動作を選択することにより、水平解像度を切り替える水平解像度切替手段を備える請求項４ないし６のいずれか一項に記載の２次元撮像装置。
【請求項８】
前記複数の走査配線を１以上の所定の列数に対応した配線おきに駆動することにより、垂直解像度を切替える垂直解像度切替手段を備えることを特徴とする請求項４ないし７のいずれか一項に記載の２次元撮像装置。
【請求項９】
光透過性を有する基板上に構成される、請求項１ないし８のいずれか一項に記載の２次元撮像装置。
【請求項１０】
前記マトリクス基板の上層にシンチレーター層が形成されたことを特徴とする請求項１ないし９のいずれか一項に記載の２次元撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ファクシミリ、光学文字読取装置等の画像入力装置に供される２次元撮像装置に関するものである。
【背景技術】
【０００２】
現在、パーソナルコンピュータやファクシミリ等に代表される画像入力装置には、１次元イメージセンサ（撮像素子）と機械的走査を組み合わせた、コンタクトイメージセンサ等の撮像装置が用いられている。１次元イメージセンサによる画像取込は、原稿を移動させるか、センサそのものを移動させる必要があり、機械的な走査を要することから、装置の小型化・軽量化が制限されていた。
【０００３】
近年、これに対して機械的走査を必要としない様々な密着型の等倍方式（読取対象とイメージセンサのサイズが同じ）２次元イメージセンサが提案されている。これら２次元イメージセンサは、画素選択トランジスタ（以降ＴＦＴと称す）と、撮像素子（イメージセンサ：光電変換素子）としてのフォトトランジスタやフォトダイオード（以降ＰＤと称す）とで１画素が形成し、この各画素が平面基板上で行（水平・横）方向、及び、列（垂直・縦）方向に２次元マトリックス状に多数並列配列した構成が周知である（特許文献１の図１）。
【０００４】
前述の等倍方式２次元イメージセンサの動作は、面内に多数配列した全画素に電荷を蓄積し、一定量の光を照射した後、行方向に伸びる駆動線を順次選択し、各ＴＦＴを導通状態へと移行させ、撮像素子から受光量に応じ放出された電荷を、列方向に伸びる信号線に転送し、検出回路にて順次信号電荷を取り込むことで画像情報を得る。前述の等倍方式２次元イメージセンサは、撮像サイズが等しい場合、高解像度になると受光素子部の面積が減少する為に感度が低下し、その対策として蓄積時間を増大させる必要があるため、取込速度の低下を招く。また、高解像度の場合、画像データ量も増加するため、取込時間を増大させる別要因であった。
【０００５】
このような高解像度取込が可能な２次元イメージセンサ（２次元撮像装置）においては、例えば原稿の位置補正や読取範囲の決定などの高い解像度を必要としない画像の取込（プリスキャン）の場合であっても、一旦高い解像度で取り込む必要があったため、長い読取り時間を要していた。また、駆動走査配線を間引くことによる画像取込による解像度切り替え手段を用いることで高速化する手法も周知であるが、この場合においても走査配線に接続される画素数は等しいため出力時間を減少させることは出来ず、読取り時間の増大につながっていた。
【０００６】
そこで、この問題を解決するため、近傍する受光素子の和を出力することで低解像度化させ取込時間を減少させる方法（特許文献２）や、解像度を切り替えた撮像素子を作りこむ構造（特許文献３）などが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６１−１２７１６４号広報
【特許文献２】特開平６−２７６３６５号広報
【特許文献３】特開２０００−９２２９２号広報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、特許文献２の方法では、解像度切り替えに伴う取込速度の向上は可能となるが、一方向のみの解像度切り替えしか出来ない。このため、アスペクト比を維持したまま解像度を切り替える為には、別途信号処理などを行う必要があり、取込時間増大の別要因となった。また、特許文献３の方法では、必要とする解像度に応じて検出エリアを複数設けなければならず、取込時間は最適化されるが、装置の大型化や複雑化を招く問題があった。
【０００９】
以上を鑑み、本発明は前記の問題を解消するためになされたもので、検出エリアを複数設けることなく装置構成が単純であり、かつ、アスペクト比を維持したまま解像度の切り替えが可能であり、低解像度画像の取込み時間が短い２次元撮像装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明による２次元撮像装置は、複数の走査配線および複数のデータ配線とで囲まれた交差部に、光電変換手段を有する複数の画素が行列状に配置されており、前記画素内に配置された薄膜トランジスタを前記走査配線により供給される走査信号によって前記データ配線と光電変換手段とを導通制御するように構成したマトリクス基板と、前記走査配線に前記ゲート選択信号を供給する垂直走査回路部と、前記データ配線を介して前記光電変換手段に初期化電圧を供給し、その後に前記データ配線を介して前記光電変換手段の放電電位を読み込む水平走査回路部とを具備しており、さらに前記複数の走査配線は前記行列状に配置された画素一行あたり２本以上配置され、前記複数のデータ配線は、一行あたり前記画素２以上がそれぞれ前記薄膜トランジスタを介して接続されるものである。
【００１１】
また、別の局面での２次元撮像装置は、複数の走査配線および複数のデータ配線とで囲まれた交差部に、光電変換手段を有する複数の画素が行列状に配置されており、前記画素内に配置された薄膜トランジスタを前記走査配線により供給される走査信号によって前記データ配線と光電変換手段とを導通制御するように構成したマトリクス基板と、前記走査配線に前記ゲート選択信号を供給する垂直走査回路部と、前記データ配線を介して前記光電変換手段に初期化電圧を供給し、その後に前記データ配線を介して前記光電変換手段の放電電位を読み込む水平走査回路部とを具備しており、さらに前記複数の走査配線は前記行列状に配置された画素一行あたり２本以上配置されており、前記水平走査回路部は、第一の水平走査回路と第二の水平走査回路とから成り、前記第一の水平走査回路は、１以上の所定の数おきに前記データ配線と接続していることを特徴とするものである。
【発明の効果】
【００１２】
本発明による２次元撮像装置は、その装置構成が平易であり、さらにアスペクト比を維持したまま解像度の切り替えが可能であり、低解像度画像の取込み時間を短くすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る実施の形態１における２次元撮像装置の概略構成図
【図２】図１におけるフォトセンサ部の詳細構成図
【図３】フォトセンサ部の読込手順を表したフロー図
【図４】フォトセンサ部中の代表的な２行分の読取動作波形図
【図５】読取解像度を半分した場合の代表的な２行分の読取動作波形図
【図６】４画素連結読取手順を示した読取動作波形図
【図７】本発明に係る実施の形態１における読取シーケンス図
【図８】フォトセンサ部における画素と走査配線、データ配線の他の接続例
【図９】本発明に係る実施の形態２における２次元撮像装置の概略構成図
【図１０】フォトセンサ部中の４画素分の詳細構成図
【図１１】本発明に係る実施の形態２における他の２次元撮像装置の概略構成図
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。
【００１５】
実施の形態１．
図１は本発明の実施の形態1に係る２次元撮像装置１の主要部１０を示す概略構成図である。図１において２次元撮像装置１は、画素選択を実施する垂直走査回路部１１と、画素に蓄積された電荷を読取るための水平走査回路部１２と、垂直走査回路部１１や水平走査回路部１２を制御し、水平走査回路部１２から入力する画像信号を処理する信号処理回路１５と、光量に応じて電荷を発生・蓄積するフォトセンサ部１３とが設けらている。さらに、フォトセンサ部１３は、例えばＴＦＴ１０４及びＰＤ１０５を１画素とし、その画素が行列状（マトリクス状）に複数配置されている。ここで、ＰＤ（フォトダイオード）が撮像素子に相当する。
【００１６】
本実施の形態では、フォトセンサ部１３はその画素がｍ行ｎ列の２次元行列状に配列されている。また配列された各画素の一例として、破線で示した画素群１０１は２つの画素で構成され、１本のデータ配線１０２（Ｓｘ）を跨ぐように配置されており、そのデータ配線１０２（Ｓｘ）と２本の走査配線１０３（Ｇｙ）および１１３（Ｇｙ＋１）との交差部に位置し、その画素群１０３の左半分に画素選択用スイッチング素子としてＴＦＴ１０４とＰＤ１０５が配置され、右半分にＴＦＴ１１４とＰＤ１１５が配置されている。また、夫々のＰＤのカソード側は、それを駆動するＴＦＴのドレイン電極に接続されており、また、全てのＰＤのアノード側は、共通に接続されて共通配線（非図示）として接地電位（ＧＮＤ）に接続されている。
【００１７】
フォトセンサ部１３の詳細構成を図示した図２において、上記画素群１０１は、２次元行列状の画素配列を構成しており、１行に対して２本の走査配線と、各２列毎に１本ずつデータ配線を有し、各データ配線は各々両側に接する２ｍ個のフォトセンサ部１３（データ配線１本あたり２列分のＰＤ）に接続されている。
【００１８】
走査配線１０３、１１３は各行を構成するｎ個の画素を上下から挟むような構成をとっており、これら画素に属するＴＦＴ１０４、１１４対して交互に接続されている。例えば、フォトセンサ部１３中の画素群１０１の奇数列（データ配線１０２の左側の画素）では上段の走査配線１０３（Ｇｙ）からＴＦＴ１０４にゲート制御電圧が供給され、偶数列（データ配線１０２の右側の画素）では下段の走査配線１１３（Ｇｙ＋１）からＴＦＴ１１４にゲート制御電圧が供給されており、夫々のゲート制御電圧が活性化される（Ｈｉｇｈとなる）と、ＴＦＴ１０４、１１４がＯＮし、ＰＤのカソードとデータ配線１０２が接続される。一方、ゲート制御電圧が非活性化される（Ｌｏｗとなる）と、ＴＦＴ１０４、１１４がＯＦＦし、ＰＤのカソードとデータ配線１０２間は非接続状態となる。このような上記画素群１０１の構成が図２のように行列状に繰り返されてｍ行ｎ列の２次元の画素配列を成しており、この画素にデータ配線１０２と走査配線１０３、１１３が接続されている。なお、図２に記載の４画素（２行２列）、すなわち画素群１０１と１２１において、符号Ｇｙ、Ｇｙ＋１、Ｇｙ＋２、Ｇｙ＋３は走査配線、符号１０４、１１４、１２４、１３４は画素選択用ＴＦＴ、符号１０５、１１５、１２５、１３５はＰＤを示す。
【００１９】
次に図３を用いて、本実施の形態に係る画像読取動作について一部画素列に関する動作を先ず説明し、その後、全体の動作について説明する。
【００２０】
先ず図３にフォトセンサ部１３の読込手順を表したフローチャートを図示した。本実施の形態１では、走査線毎の線順次読込方式を採用しており、走査線一本に対応した一行分の画素の読込に要する期間は１水平周期に相当する。
先ず初期充電ステップで、ＴＦＴをＯＮしてデータ配線を通じ、フォトセンサ部１３中の一行分の画素のＰＤのカソードを初期電位に充電する。次に、露光ステップで、ＴＦＴをＯＦＦし、一定期間ＰＤに光を当てて、当たった光量に応じてＰＤのカソード電位が初期値から減少（放電）する。なお、本実施の形態では、初期充電ステップがあるので、シャッタ機構などで露光を制限する必要は特になく、所定の期間光を当てるだけでよい。次に、検出ステップで、再度ＴＦＴをＯＮし、データ配線を通じてＰＤのカソード電位を水平走査回路内のサンプルホールド回路に読込み、保持する。次に、出力ステップで、水平走査回路に保持されている読取データをＡ／Ｄ変換し、画像データとして信号処理回路１５へ出力する。以上で、一行分の画素の画像データの読込が終了する。フォトセンサ部１３の全画素を読込むために、上記の一行毎の読込フローを全行分に亘り繰り返す。
【００２１】
次に、図４にフォトセンサ部１３中の代表的な２行分、画素群１０１と１２１の読取動作波形を示した。ここで上記２行分は、図２に示した走査配線１０３（Ｇｙ）または１１３（Ｇｙ＋１）にて制御される画素が行状に配列された第１の画素列（画素群１０１が属する）と、走査配線１０３（Ｇｙ＋２）、１１３（Ｇｙ＋３）にて制御される画素が行状に配列された第２の画素列（画素群１２１が属する。）から成る。符号Ｔ１、ｔ１は初期充電時間、Ｔ２、ｔ２は露光時間、Ｔ３ａ、ｔ３ａ、Ｔ３ｂおよびｔ３ｂは検出時間、Ｔ４ａ、ｔ４ａ、Ｔ４ｂおよびｔ４ｂは出力時間を表す。（なお、以降ＰＤの電位波形中で破線で示した波形部はＰＤのカソードはハイ・インピーダンス状態で、その電位が不定であることを表す。）
【００２２】
＜通常読取例：等倍解像度＞
図２で、明らかなように本実施の形態では、一本のデータ配線１０２に接続される画素数は前述の従来技術（例えば前述の特許文献１）の２倍であるため、所定の期間内における出力時間は従来の半分になる。図４に示した波形図を参照して、２ライン分の読取動作の詳細を説明する。先ず、１ライン目の読取手順を以下に示す。
【００２３】
＜１ライン目＞
Ｔ１：Ｇｙ、Ｇｙ＋１ライン駆動、Ｇｙ、Ｇｙ＋１ラインに接続された２つのＴＦＴ１０４、１１４を導通状態にし、ＰＤ１０５、１１５に電荷を蓄積。
Ｔ２：ＰＤ１０５、１１５から受光量に応じた電荷が放出。
Ｔ３ａ：Ｇｙライン駆動、ＰＤ１０５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
Ｔ４ａ:Ｔ３ａで得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
Ｔ３ｂ：Ｇｙ＋１ライン駆動、ＰＤ１１５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報として保持。
Ｔ４ｂ:Ｔ３ｂで得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
以上で１ライン目の読取動作が完了した。上記Ｔ１〜Ｔ４ｂの合計期間が、１ライン目の検出期間長であり、1水平走査期間（以降１Ｈと称する）に相当する。
【００２４】
次に、２ライン目の読取手順を以下に示す。
＜２ライン目＞
ｔ１：Ｇｙ＋２、Ｇｙ＋３ライン駆動、Ｇｙ＋２、Ｇｙ＋３ラインに接続された２つのＴＦＴ１２４、１３４を導通状態にし、ＰＤ１２５、１３５に電荷を蓄積。
ｔ２：ＰＤ１２５、１３５から受光量に応じた電荷が放出。
ｔ３ａ：Ｇｙ＋２ライン駆動、ＰＤ１２５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
ｔ４ａ:ｔ３ａで得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
ｔ３ｂ:Ｇｙ＋３ライン駆動、ＰＤ１３５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
ｔ４ｂ:ｔ３ｂで得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
以上で、２ライン目の読取動作が完了した。上記ｔ１〜ｔ４ｂの合計期間が、２ライン目の検出期間長であり、１ライン目と同様に1Ｈに相当する。
【００２５】
上記手順と同様の１ライン毎の読取動作を水平ライン毎に繰り返してフォトセンサ部１３内の全画素の読取を完了する。
【００２６】
＜変形例１：低解像度（１／２）＞
図１に示したフォトセンサ部１３は、一本のデータ配線１０２に接続される画素数が、一行当たり２個であるため、容易に読取水平解像度を半分にすることができる。読取解像度を半分した場合の代表的な２ライン分、とりわけ画素群１０１と１２１の読取動作波形を図５に示した。この波形図を参照して、水平解像度を半分にした２ライン分の読取動作の詳細を説明する。先ず、１ライン目の読取手順を以下に示す。
＜１ライン目＞
Ｔ１：Ｇｙ、Ｇｙ＋１ライン駆動、Ｇｙ、Ｇｙ＋１ラインに接続された２つのＴＦＴ１０４、１１５を導通状態にし、ＰＤ１０５、１１５に電荷を蓄積。
Ｔ２：ＰＤ１０５、１１５から受光量に応じた電荷が放出。
Ｔ３：Ｇｙ、Ｇｙ＋１ライン駆動、ＰＤ１０５、１１５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
Ｔ４：Ｔ３で得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
以上で１ライン目の読取動作が完了した。上記Ｔ１〜Ｔ４の合計期間が、１ライン目の検出期間長であり、1Ｈに相当する。
＜２ライン目＞
ｔ１：Ｇｙ＋２、Ｇｙ＋３ライン駆動、Ｇｙ＋２、Ｇｙ＋３ラインに接続されたＴＦＴ１２４、１３４を導通状態にし、ＰＤ１２５、１３５に電荷を蓄積。
ｔ２：ＰＤ１２５、１３５から受光量に応じた電荷が放出。
ｔ３：Ｇｙ＋２、Ｇｙ＋３ライン駆動、ＰＤ１２５、１３５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
ｔ４:ｔ３で得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
以上で、２ライン目の読取動作が完了した。上記ｔ１〜ｔ４の合計期間が、２ライン目の検出期間長であり、１ライン目と同様に1Ｈに相当する。上記手順と同様の１ライン毎の読取動作を水平ライン毎に繰り返してフォトセンサ部１３内の全画素の読取を完了する。
【００２７】
フォトセンサ部１３実施の形態１と同一なので、初期充電時間、露光時間、検出時間、出力時間の必要時間も実施の形態１と変わらない。従って上述の実施の形態１と読取シーケンスを比較すると、１ライン分の画像データ出力に要する時間Ｔ１〜Ｔ４、ｔ１〜ｔ４（１Ｈ）は半分とすることが可能となる。
【００２８】
さらに２画素連結（ＰＤ１０５と１１５、１２５と１３５のカソードを夫々連結する）により、画素面積が２倍となるので、光感度２倍になり、さらに露光時間（Ｔ２、ｔ２）を半減することも可能である。
【００２９】
＜変形例２：低解像度（１／４）＞
前述の変形例１では、１ライン分の画像データ出力に要する時間Ｔ１〜Ｔ４、ｔ１〜ｔ４を実施の形態１と比較して半分とすることが可能となったが、さらに４画素連結することにより、画素面積が４倍となり、光感度４倍になるため、露光時間Ｔ２を１／４とすることも可能となる。上記４画素連結読取手順を図６の波形図を参照して以下説明する。
＜１ライン目＋２ライン目＞
Ｔ１：Ｇｙ、Ｇｙ＋１、Ｇｙ＋２、Ｇｙ＋３ライン駆動、Ｇｙ、Ｇｙ＋１、Ｇｙ＋２、Ｇｙ＋３ラインに接続されたＴＦＴ１０４、１１４、１２４、１３４を導通状態にし、ＰＤ１０５、１１５、１２５、１３５に電荷を蓄積。
Ｔ２：ＰＤ１０５、１１５、１２５、１３５から受光量に応じた電荷が放出。
Ｔ３: Ｇｙ、Ｇｙ＋１、Ｇｙ＋２、Ｇｙ＋３ライン駆動、ＰＤ１０５、１１５、１２５、１３５にデータ配線１０２（Ｓｘ）を通じ電荷が流れ込み、再度蓄積。書き込み電荷量を検出し、画素情報を保持。
Ｔ４:Ｔ３で得られた画素情報を水平走査回路を通じ信号処理回路１５へ出力する。
【００３０】
以上で２ライン分の読取動作が一度の水平走査で完了した。上記Ｔ１〜Ｔ４の合計期間が、１ライン分の検出期間長であり、1Ｈに相当する。
【００３１】
以上をまとめると、各々の読取シーケンスにおいて1ライン分の取込時間は図７に示すシーケンス図の通りとなる。本実施の形態を適用することで、データ配線本数は従来技術（例えば前述の特許文献１）と比較して１／２本でよく、さらに４本の走査配線（２行分）を同時に駆動することで、１本のデータ配線毎に４画素同時に検出することが可能となる。従って、従来技術と比較して、高速にデータの取込が可能となる。また、解像度の異なる領域を複数持つことなく装置構成が簡易であり、かつ、読取データのアスペクト比を維持したまま低解像度・高速で読取することも可能となる。
【００３２】
なお、実施の形態１で示したフォトセンサ部１３である画素と走査配線、データ配線の接続関係はこれに限るものではなく、例えば図８の（ａ）で示されるＧｙにソース配線１０１の右側のＰＤ１１５が接続され、Ｇｙ＋１にソース配線１０１の左側のＰＤ１０５が接続されるような構造や、図８の（ｂ）で示された１行ごとにＴＦＴの上下配置が反転する構造であっても良い。この場合においても、実施の形態１と同様の効果を得ることが可能となる。
【００３３】
さらに、実施の形態１では一本のデータ配線に隣接した２画素を接続しているが、これ以外にも例えばデータ配線に隣接した画素のさらに外周部に一本のデータ配線に隣接する計４画素を接続する構造も可能である。但し、この場合、一行に走査配線が４本必要となる。
【００３４】
また、例えば奇数行もしくは偶数行のみの走査配線を複数同時に選択することによって、１フレーム内に走査するライン数を減らし、その結果垂直方向の解像度のみを１／ｎに減少し、読取り時間を短縮することも可能である。
【００３５】
また、フォトセンサ部、特に画素や接続配線の引き回し構成が可能であれば、一行当たりＭ倍（Ｍは２以上の自然数）の数の走査配線を配設し、一本のデータ配線に隣接するＮ倍（Ｎは２以上の自然数）の画素を接続して時分割読込も可能である。
【００３６】
実施の形態２．
図９は本発明の実施の形態２に係る２次元撮像装置１の主要部１０を示す平面概略図である。図９において２次元撮像装置１は、画素選択を実施する垂直走査回路部１１と、画素に蓄積された電荷を読取るための水平走査回路部１２ａ、１２ｂと、信号処理回路１５と、光量に応じて電荷を発生・蓄積するフォトセンサ部１３とが設けられる。さらに、フォトセンサ部１３は、ＴＦＴ１０４及びＰＤ１０５を一つの画素１４としてｍ行ｎ列の２次元行列状に配列されて構成されている。
【００３７】
本実施の形態では、例えば上下に水平走査回路１（１２ａ）、水平走査回路２（１２ｂ）を設け、一列おきにデータ配線１０２ａ、１０２ｂを引き出す構成となっている。これにより、水平走査回路１（１２ａ）または水平走査回路２（１２ｂ）のどちらか一方のみから画素情報を読出すことにより、平易に水平方向に並んだ画素の読出し時の間引きが可能となった。
【００３８】
フォトセンサ部１３の一部を抜き出して４つの画素１４（破線部）の構成を図１０に示す。図１０において、上部の水平走査回路１（１２ａ）にＰＤ１、下部の水平走査回路２（１２ｂ）にＰＤ２の情報がそれぞれ検出されるようになる。この構成をとる場合、データ配線１０２ａと１０２ｂを経由して、水平走査回路１（１２ａ）、水平走査回路２（１２ｂ）から共に画素情報を出力させた場合と比較し、片側のみから出力させることで水平方向の解像度を１／２に間引くことが可能となる。
【００３９】
さらにこの時、走査配線を１行おきに駆動させることで垂直方向の各画素のＴＦＴを１列置きにＯＮすることができ、垂直方向の解像度が１／２となり、前記の水平方向の解像度１／２と組み合わされることで、全体の解像度が１／４となり、アスペクト比を維持したままの画像取込を可能とする。さらには、走査配線を複数行おきに駆動させることで、垂直方向の解像度をさらに減ずることも容易である。
【００４０】
本実施の形態を適用することで、垂直方向の取込上方を間引くことによる解像度変化が可能となり、それに応じて取込時間の短縮を可能とする。さらに、走査配線の間引き駆動を組み合わせることで、アスペクト比を維持した取り込みも可能となる。
【００４１】
なお、実施の形態２の構造は、必ずしもデータ配線を交互に入れる必要は無く一定周期で繰り返す構成をとることで解像度の変更が可能となる。例えば、上部、下部の水平走査回路に左端のデータ配線を１としナンバリング（符号付けを）した場合において、３ｎ、３ｎ＋１のときは上部へ、３ｎ＋２のときは下部へ出力する構成をとることで水平方向の解像度を１／３に変化させることが可能となる。
＜変形例＞
また、図１１に示したように、一旦、全ての列において水平走査回路２（１２ｂ）側にデータ配線を引き出し、もう片側の水平走査回路１（１２ａ）へ一定周期で出力する（図１１の例では一列おき）構成でも実施の形態２と同様の効果を得ることが可能である。
【００４２】
なお、上述の実施の形態１および２では、撮像素子の一例としてフォトダイオード（ＰＤ）を用いて発明の詳細を説明したが、光電変換素子として必ずしもフォトダイオードで有る必要はなく、例えばフォトトランジスタであってもよい。さらにはフォトセンサ部の上層に放射線によって蛍光するシンチレータを積層した構成であってもよい。
また、
【００４３】
また、上記実施の形態１においては例えば図１、図２に示したように、走査配線１０３、１１３が各行を構成するｎ個の画素を上下から挟むように配置した例を示したが、これら画素に対する走査配線の配置は、特に画素を挟むように配置する必要はなく、画素を貫いて配置してもよく、一行あたり２本配置されていればよく、ＴＦＴ１０４、１１４対して交互に接続する。
【００４４】
さらに、本実施の形態１では、データ配線の画素データ読込スキームとして、走査線毎の線順次読込方式を例示して発明の詳細を説明したが、読出スキームとして、特に線順次読込方式が必須であるわけではなく、例えは水平走査回路内にデータ配線に対応したサンプルホールド回路を設けてデータ配線の列毎に順次読出を行う点順次読込方式であっても、本発明が採用可能である。
【符号の説明】
【００４５】
１０  ２次元撮像装置の主要部
１１  垂直走査回路部
１２、１２ａ、１２ｂ  水平走査回路部
１３  フォトセンサ部
１４  画素
１５  信号処理回路
１０１、１２１  画素群
１０２、１０２ａ、１０２ｂ、Ｓｘ  データ配線
１０３、１１３、Ｇｙ、Ｇｙ＋１、Ｇｙ＋２、Ｇｙ＋３  走査配線
１０４、１１４、１２４、１３４  薄膜トランジスタ（ＴＦＴ）
１０５、１１５、１２５、１３５  フォトダイオード（ＰＤ）
Ｔ１、ｔ１  初期充電時間
Ｔ２、ｔ２  露光時間
Ｔ３、ｔ３、Ｔ３ａ、ｔ３ａ、Ｔ３ｂ、ｔ３ｂ  検出時間
Ｔ４、ｔ４、Ｔ４ａ、ｔ４ａ、Ｔ４ｂ、ｔ４ｂ  出力時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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