(57)【要約】【課題】LCDパネルのソースドライバの提供。【解決手段】本液晶ディスプレイパネルのソースドライバは、正極性チャネルと負極性チャネルを包含しそれぞれ正極性の出力電圧と負極性の出力電圧を第１ソース走査線と第２ソース走査線に提供する。該ソースドライバが極性変換モードに進入する時、該正極性チャネルのデータバッファと該負極性チャネルのデータバッファの出力はそれぞれ該負極性チャネルのレベルシフタと該正極性チャネルのレベルシフタに切り換えられ、該正極性チャネルの正極性デジタルアナログ変換器及び該負極性チャネルの負極性デジタルアナログ変換器の出力がそれぞれ該負極性チャネルの入力増幅器及び該正極性チャネルの入力増幅器に切り換えられ、該正極性チャネルの出力バッファの出力する正極性の出力電圧及び該負極性チャネルの出力バッファの出力する負極性の出力電圧がそれぞれ該第２ソース走査線及び該第１ソース走査線に提供され、こうして液晶分子の分極を防止する。【選択図】図４
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【特許請求の範囲】
【請求項１】
LCDパネルのソースドライバにおいて、該ソースドライバは第１電圧範囲内の第１出力  電圧及び第２電圧範囲内の第２出力電圧を該LCDパネルの二つのソース走査線に提供し、
該第１電圧範囲は該第２電圧範囲とは異なり、該ソースドライバは、
第１デジタルグレースケール信号を受け取り保存する第１データバッファと、
第２デジタルグレースケール信号を受け取り保存する第２データバッファと、
正常動作モードにおいて、該第１データバッファに接続されて該第１デジタルグレースケール信号を取得し、極性変換モードにおいて、該第２データバッファに接続されて該第２デジタルグレースケール信号を受け取り、取得した該第１及び第２デジタルグレースケール信号を、よりハイレベルの第３及び第４デジタルグレースケール信号にそれぞれ変換する第１レベルシフタと、
該正常動作モードにおいて、該第２データバッファに接続されて該第２デジタルグレースケール信号を取得し、該極性変換モードにおいて、該第１データバッファに接続されて該第１デジタルグレースケール信号を受け取り、取得した該第１及び第２デジタルグレースケール信号を、よりハイレベルの該第３及び第４デジタルグレースケール信号にそれぞれ変換する第２レベルシフタと、
該第１レベルシフタに接続されて、該第１レベルシフタの出力を正極性アナログ電圧に変換する正極性デジタルアナログ変換器と、
該第２レベルシフタに接続されて、該第２レベルシフタの出力を負極性アナログ電圧に変換する負極性デジタルアナログ変換器と、
該正常動作モードにおいて、該正極性アナログ電圧と該第１出力電圧の間の差の値を増幅し、該極性変換モードにおいて、該負極性アナログ電圧と該第２出力電圧の間の差の値を増幅する第１入力増幅器と、
該正常動作モードにおいて、該負極性アナログ電圧と該第２出力電圧の間の差の値を増幅し、該極性変換モードにおいて、該正極性アナログ電圧と該第１出力電圧の間の差の値を増幅する第２入力増幅器と、
該正常動作モードにおいて、該第１入力増幅器に接続され、該第１入力増幅器の出力に基づき該第１出力電圧を発生して該二つのソース走査線のうちの第１ソース走査線に提供し、該極性変換モードにおいて、該第２入力増幅器に接続され、該第２入力増幅器の出力に基づき該第１出力電圧を発生して該二つのソース走査線のうちの第２ソース走査線に提供する第１出力バッファと、
該正常動作モードにおいて、該第２入力増幅器に接続され、該第２入力増幅器の出力に基づき該第２出力電圧を発生して該第２ソース走査線に提供し、該極性変換モードにおいて、該第１入力増幅器に接続され、該第１入力増幅器の出力に基づき該第２出力電圧を発生して該第１ソース走査線に提供する第２出力バッファと、
を包含したことを特徴とする、LCDパネルのソースドライバ。
【請求項２】
請求項１記載のLCDパネルのソースドライバにおいて、
該第１入力増幅器の入力端及び該第１出力バッファの出力端の間に接続され、該正常動作モードにおいて導通させられる第１スイッチと、
該第１入力増幅器の入力端及び該第２出力バッファの出力端の間に接続され、該極性変換モードにおいて導通させられる第２スイッチと、
該第２入力増幅器の入力端及び該第２出力バッファの出力端の間に接続され、該正常動作モードにおいて導通させられる第３スイッチと、
該第２入力増幅器の入力端及び該第１出力バッファの出力端の間に接続され、該極性変換モードにおいて導通させられる第４スイッチと、
該第１入力増幅器の出力端及び該第１出力バッファの入力端の間に接続され、該正常動作モードにおいて導通させられる第５スイッチと、
該第１入力増幅器の出力端及び該第２出力バッファの入力端の間に接続され、該極性変換モードにおいて導通させられる第６スイッチと、
該第２入力増幅器の出力端及び該第２出力バッファの入力端の間に接続され、該正常動作モードにおいて導通させられる第７スイッチと、
該第２入力増幅器の出力端及び該第１出力バッファの入力端の間に接続され、該極性変換モードにおいて導通させられる第８スイッチと、
をさらに包含したことを特徴とする、LCDパネルのソースドライバ。
【請求項３】
請求項１記載のLCDパネルのソースドライバにおいて、
該第１入力増幅器はそれぞれ第１電圧及び該第１電圧より小さい第２電圧を受け取る二つの電源電圧端を具え、
該第２入力増幅器はそれぞれ該第１電圧及び該第２電圧を受け取る二つの電源電圧端を具え、
該第１出力バッファはそれぞれ該第１電圧及び第３電圧を受け取る二つの電源電圧端を具え、該第３電圧は該第１電圧より小さく且つ該第２電圧と等しいか該第２電圧より大きく、
該第２出力バッファは第４電圧と該第２電圧を受け取る二つの電源電圧端を具え、該第４電圧は該第１電圧と等しいか或いは該第１電圧より小さく且つ該第２電圧より大きいことを特徴とする、LCDパネルのソースドライバ。
【請求項４】
請求項１記載のLCDパネルのソースドライバにおいて、
該第１入力増幅器の第１入力端は、該正常動作モードにおいて該第１出力電圧を受け取り、該極性変換モードにおいて該第２出力電圧を受け取り、該第１入力増幅器の第２入力端は該正常動作モードにおいて該正極性アナログ電圧を受け取り、該極性変換モードにおいて該負極性アナログ電圧を受け取り、該第１入力増幅器の第１出力端は、該正常動作モードにおいて該第１出力バッファの第１入力端に接続され、該極性変換モードにおいて該第２出力バッファの第１入力端に接続され、該第１入力増幅器の第２出力端は、正常動作モードにおいて該第１出力バッファの第２入力端に接続され、該極性変換モードにおいて該第２出力バッファの第２入力端に接続され、
該第２入力増幅器の第１入力端は、該正常動作モードにおいて該第２出力電圧を受け取り、該極性変換モードにおいて該第１出力電圧を受け取り、該第２入力増幅器の第２入力端は該正常動作モードにおいて該負極性アナログ電圧を受け取り、該極性変換モードにおいて該正極性アナログ電圧を受け取り、該第２入力増幅器の第１出力端は、該正常動作モードにおいて該第２出力バッファの第１入力端に接続され、該極性変換モードにおいて該第１出力バッファの第１入力端に接続され、該第２入力増幅器の第２出力端は、該正常動作モードにおいて該第２出力バッファの第２出力端に接続され、該極性変換モードにおいて該第１出力バッファの第２出力端に接続されることを特徴とする、LCDパネルのソースドライバ。
【請求項５】
請求項４記載のLCDパネルのソースドライバにおいて、該第１入力増幅器は、
それぞれ該第１入力増幅器の第１入力端及び第２入力端に接続された二つの入力端を具えた第１差動入力対と、
それぞれ該第１入力増幅器の第１入力端及び第２入力端に接続された二つの入力端を具えた第２差動入力対と、
該第１差動入力対の第１出力端に接続された参考分岐と、該第１差動入力対の第２出力端及び該第１入力増幅器の第１出力端に接続されたミラー分岐とを具えた第１電流ミラー回路と、
該第２差動入力対の第１出力端に接続された参考分岐と、該第２差動入力対の第２出力端及び該第１入力増幅器の第２出力端に接続されたミラー分岐とを具えた第２電流ミラー回路と、
該第１電流ミラー回路の参考分岐と該第２電流ミラー回路の参考分岐の間に接続されたバイアス電流源と、
を包含することを特徴とする、LCDパネルのソースドライバ。
【請求項６】
請求項５記載のLCDパネルのソースドライバにおいて、該第１出力バッファは、
該第１出力バッファの第１入力端及び第２入力端の間に接続された第２バイアス電流源と、
該第１出力バッファの第１電源電圧端及び該第１出力バッファの出力端の間に接続されて、該第１出力バッファの第１入力端の電圧に制御される第１スイッチと、
該第１出力バッファの第２電源電圧端及び該第１出力バッファの出力端の間に接続されて、該第１出力バッファの第２入力端の電圧に制御される第２スイッチと、
を包含することを特徴とする、LCDパネルのソースドライバ。
【請求項７】
請求項４記載のLCDパネルのソースドライバにおいて、該第２入力増幅器は、
それぞれ該第２入力増幅器の第１入力端及び第２入力端に接続された二つの入力端を具えた第１差動入力対と、
それぞれ該第２入力増幅器の第１入力端及び第２入力端に接続された二つの入力端を具えた第２差動入力対と、
該第１差動入力対の第１出力端に接続された参考分岐と、該第１差動入力対の第２出力端及び該第２入力増幅器の第１出力端に接続されたミラー分岐とを具えた第１電流ミラー回路と、
該第２差動入力対の第１出力端に接続された参考分岐と、該第２差動入力対の第２出力端及び該第２入力増幅器の第２出力端に接続されたミラー分岐とを具えた第２電流ミラー回路と、
該第１電流ミラー回路の参考分岐と該第２電流ミラー回路の参考分岐の間に接続されたバイアス電流源と、
を包含することを特徴とする、LCDパネルのソースドライバ。
【請求項８】
請求項７記載のLCDパネルのソースドライバにおいて、該第２出力バッファは、
該第２出力バッファの第１入力端及び第２入力端の間に接続された第２バイアス電流源と、
該第２出力バッファの第１電源電圧端及び該第２出力バッファの出力端の間に接続されて、該第２出力バッファの第１入力端の電圧に制御される第１スイッチと、
該第２出力バッファの第２電源電圧端及び該第２出力バッファの出力端の間に接続されて、該第２出力バッファの第２入力端の電圧に制御される第２スイッチと、
を包含することを特徴とする、LCDパネルのソースドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種の液晶ディスプレイ（ＬＣＤ）パネルのソースドライバに関する。
【背景技術】
【０００２】
ＬＣＤの表示原理は、電圧を利用して液晶分子の回転角度を制御することでその透光度を変化させ、これにより異なる輝度を発生させることにある。図１は一つのＬＣＤ画素の等価回路であり、その内、ＭＯＳＦＥＴ  Ｍ１のゲート及びドレインはそれぞれゲート走査線１０及びソース走査線１２を介してゲートドライバ１６及びソースドライバ２０に接続され、コンデンサＣｓがＭＯＳＦＥＴ  Ｍ１のソース及び共同電圧端Ｖｃｏｍの間に接続され、ゲートドライバ１６がＭＯＳＦＥＴ  Ｍ１のオン或いはオフを制御し、ソースドライバ２０はコンデンサＣｓに印加される電圧Ｖｓを決定する。ＭＯＳＦＥＴ  Ｍ１がオン状態の時、コンデンサＣｓの両端の電圧差（Ｖｓ−Ｖｃｏｍ）が液晶分子の回転角度を決定し、これによりこの画素の透光度が決定され、これにより電圧差（Ｖｓ−Ｖｃｏｍ）の大きさを制御することで該画素の輝度を制御できる。この電圧差（Ｖｓ−Ｖｃｏｍ）は正の値或いは負の値となり得て、電圧Ｖｓが共同電圧端Ｖｃｏｍより高い時、正極性と称され、電圧Ｖｓが共同電圧端Ｖｃｏｍより小さい時、負極性と称される。正極性、負極性の違いは液晶分子の回転方向の違いをもたらすが、ただし、電圧差（Ｖｓ−Ｖｃｏｍ）の絶対値が等しければ、同じ透光量を得ることができる。たとえば、＋１Ｖ及び−１Ｖの電圧差は同じ透光量を有し得る。しかし、液晶分子はある特性を有しており、すなわち、長時間に同一の電圧が印加される時に分極して、電圧の変化に基づいて回転不能となってしまうことである。そのため、長時間同一の輝度を表示する必要があれば、反復して正極性と負極性の電圧を交替させることで液晶分子の分極を防止できる。
【０００３】
ソースドライバ２０内は、多くのチャネルで構成され、チャネルの出力はソース走査線、たとえば符号１２、１４に接続される。図２は二つのチャネルの表示図であり、データバッファ２２、レベルシフタ２４、正極性デジタルアナログ変換器２６、入力増幅器２８及び出力バッファ３０で正極性チャネルが構成され、正極性の出力電圧ＶｓＰをソース走査線１２に提供するのに用いられる。データバッファ３２、レベルシフタ３４、負極性デジタルアナログ変換器３６、入力増幅器３８及び出力バッファ４０で構成された負極性チャネルが、負極性の出力電圧ＶｓＮをソース走査線１４に提供するのに用いられる。
【０００４】
正常な動作モードでは、ソースドライバ２０のデータバッファ２２及び３２はそれぞれデジタルグレースケール信号Ｄｇｒａｙ１及びＤｇｒａｙ２を受け取り、レベルシフタ２４及び３４はそれぞれデータバッファ２２及び３２よりデジタルグレースケール信号Ｄｇｒａｙ１及びＤｇｒａｙ２を取得し、並びにそれぞれデジタルグレースケール信号Ｄｇｒａｙ１及びＤｇｒａｙ２を比較的ハイレベルのデジタルグレースケール信号Ｄｇｒａｙ３及びＤｇｒａｙ４に変換する。
【０００５】
正極性デジタルアナログ変換器２６はデジタルグレースケール信号Ｄｇｒａｙ３を正極性アナログ電圧ＶＩＰに変換し、負極性デジタルアナログ変換器３６はデジタルグレースケール信号Ｄｇｒａｙ４を負極性アナログ電圧ＶＩＮに変換する。
【０００６】
入力増幅器２８及び３８はそれぞれ出力バッファ３０及び４０とシングルゲインバッファ３１及び４１を構成する。
【０００７】
そのうち、入力増幅器２８は電源電圧端ＶＤＤＡ及びＧＮＤＡを具え、正極性アナログ電圧ＶＩＰとシングルゲインバッファ３１の出力電圧ＶｓＰの間の差の値を信号Ｓｄ１となすのに用いられる。入力増幅器３８は電源電圧端ＶＤＤＡ及びＧＮＤＡを具え、負極性アナログ電圧ＶＩＮとシングルゲインバッファ４１の出力電圧ＶｓＮの間の差の値を信号Ｓｄ２となすのに用いられる。
【０００８】
出力バッファ３０は電源電圧端ＶＤＤＡ及びＧＮＤＡを具え、信号Ｓｄ１に基づき正極性の出力電圧ＶｓＰを発生してソース走査線１２に提供し、出力バッファ４０は電源電圧端ＶＤＤＡ及びＧＮＤＡを具え、信号Ｓｄ２に基づき負極性の出力電圧ＶｓＮを発生してソース走査線１４に提供する。
【０００９】
ＬＣＤパネル上の画面が所定の時間静止状態を続ける時、液晶分子の分極を防止するため、ソースドライバ２０は極性変換モードに進入する。図３に示されるように、データバッファ２２に保存されたデジタルグレースケール信号Ｄｇｒａｙ１はレベルシフタ３４に送られるように改められて、これによりデジタルグレースケール信号Ｄｇｒａｙ３を生成し、データバッファ３２に保存されたデジタルグレースケール信号Ｄｇｒａｙ２はレベルシフタ２４に送られるように改められて、これによりデジタルグレースケール信号Ｄｇｒａｙ４を生成する。
【００１０】
正極性デジタルアナログ変換器２６は、デジタルグレースケール信号Ｄｇｒａｙ４を正極性アナログ電圧ＶＩＰへと変換し、負極性デジタルアナログ変換器３６はデジタルグレースケール信号Ｄｇｒａｙ３を負極性アナログ電圧ＶＩＮへと変換する。
【００１１】
シングルゲインバッファ３１は負極性アナログ電圧ＶＩＮに基づき負極性の出力電圧ＶｓＮを発生してソース走査線１２に提供し、シングルゲインバッファ４１は正極性アナログ電圧ＶＩＰに基づき正極性の出力電圧ＶｓＰを発生してソース走査線１４に提供する。
【００１２】
図１及び図２を参照されたい。共同電圧Ｖｃｏｍの大きさは、ソースドライバ２０の高電圧源ＶＤＤＡ及び低電圧源ＧＮＤＡの間であり、正極性アナログ電圧ＶＩＰ及び正極性の出力電圧ＶｓＰはＶｃｏｍからＶＤＤＡの範囲にあり、負極性アナログ電圧ＶＩＮ及び負極性の出力電圧ＶｓＮはＧＮＤＡからＶｃｏｍの範囲にある。図２中、出力バッファ３０は正極性の電圧ＶｓＰを発生し、それはＶｃｏｍからＶＤＤＡの範囲にある。図３中、出力バッファ３０は負極性の電圧ＶｓＮを発生し、それはＧＮＤＡからＶｃｏｍの範囲にある。これにより、出力バッファ３０が発生しなければならない電圧はＧＮＤＡからＶＤＤＡの範囲にあり、その内部のＭＯＳＦＥＴは、電圧差（ＶＤＤＡ−ＧＮＤＡ）に耐えられなければならず、このため、出力バッファ３０及び４０は比較的大きなチップ面積を必要とし、製造コストも比較的高くなる。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的の一つは、ＬＣＤパネルのソースドライバを提供することにある。
【００１４】
本発明の目的の一つは、製造コストとチップ面積が減らされたソースドライバを提供することにある。
【課題を解決するための手段】
【００１５】
本発明によると、LCDパネルのソースドライバは、第１電圧範囲内の第１出力電圧及び第２電圧範囲内の第２出力電圧をLCDパネルの二つのソース走査線に提供する。該ソースドライバは、
正常動作モード及び極性変換モードにおいて第１デジタルグレースケール信号及び第２デジタルグレースケール信号をそれぞれ高レベルの第３及び第４デジタルグレースケール信号に変換する第１レベルシフタと、
該正常動作モード及び該極性変換モードにおいて該第２デジタルグレースケール信号及び該第１デジタルグレースケール信号をそれぞれ高レベルの該第４及び第３デジタルグレースケール信号に変換する第２レベルシフタと、
該第１レベルシフタの出力を正極性アナログ電圧に変換する正極性デジタルアナログ変換器と、
該第２レベルシフタの出力を負極性アナログ電圧に変換する負極性デジタルアナログ変換器と、
該正常動作モードにおいて該正極性アナログ電圧と該第１出力電圧との差の値を増幅し、該極性変換モードにおいて該負極性アナログ電圧と該第２出力電圧との差の値を増幅する第１入力増幅器と、
該正常動作モードにおいて該負極性アナログ電圧と該第２出力電圧との差の値を増幅し、該極性変換モードにおいて該正極性アナログ電圧と該第１出力電圧との差の値を増幅する第２入力増幅器と、
該正常動作モードにおいて該第１入力増幅器の出力に基づき該第１出力電圧を発生して該二つのソース走査線のうち第１ソース走査線に提供し、該極性変換モードにおいて、該第２入力増幅器の出力に基づき該第１出力電圧を発生して該二つのソース走査線のうち第２ソース走査線に提供する第１出力バッファと、
該正常動作モードにおいて該第２入力増幅器の出力に基づき該第１出力電圧を発生して該二つのソース走査線のうち第２ソース走査線に提供し、該極性変換モードにおいて、該第１入力増幅器の出力に基づき該第２出力電圧を発生して該二つのソース走査線のうち第１ソース走査線に提供する第２出力バッファと、
を包含する。
【発明の効果】
【００１６】
本発明は、ＬＣＤパネルのソースドライバを提供し、それは、製造コストとチップ面積が減らされたソースドライバである。
【図面の簡単な説明】
【００１７】
【図１】一つのLCD画素の等価回路である。
【図２】ソースドライバの正常動作モードにおける表示図である。
【図３】周知の極性変換モードにおけるソースドライバ表示図である。
【図４】本発明のソースドライバの極性変換モードにおける二つのチャネルの表示図である。
【図５】図４中の入力増幅器と出力バッファの経路切換え制御回路表示図である。
【図６】図５中の入力増幅器と出力バッファの実施例図である。
【図７】図５中の入力増幅器と出力バッファの実施例図である。
【発明を実施するための形態】
【００１８】
本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。
【００１９】
図４は本発明のソースドライバ２０の極性変換モードでの二つのチャネルの表示図である。該ソースドライバ２０は、正常動作モードでは図２と同様であるが、極性変換モードに進入した後は、図４のようであり、データバッファ２２に保存されたデジタルグレースケール信号Ｄｇｒａｙ１をレベルシフタ３４に伝送し、データバッファ３２に保存されたデジタルグレースケール信号Ｄｇｒａｙ２をレベルシフタ２４に伝送する。
【００２０】
正極性デジタルアナログ変換器２６はデジタルグレースケール信号Ｄｇｒａｙ４を変換してなる正極性アナログ電圧ＶＩＰを入力増幅器３８に提供し、負極性デジタルアナログ変換器３６はデジタルグレースケール信号Ｄｇｒａｙ３を変換してなる負極性アナログ電圧ＶＩＮを入力増幅器２８に提供する。
【００２１】
入力増幅器２８は負極性アナログ電圧ＶＩＮと負極性の出力電圧ＶｓＮとの間の差の値を増幅して信号Ｓｄ１を生成し、出力バッファ４０と入力増幅器２８が構成するシングルゲインバッファが、信号Ｓｄ１に基づき負極性の出力電圧ＶｓＮを発生してソース走査線１２に提供する。入力増幅器３８は正極性アナログ電圧ＶＩＰと正極性の出力電圧ＶｓＰとの間の差の値を増幅して信号Ｓｄ２を生成し、出力バッファ３０と入力増幅器３８が構成するシングルゲインバッファが、信号Ｓｄ２に基づき正極性の出力電圧ＶｓＰを発生してソース走査線１４に提供する。
【００２２】
図４中、入力増幅器２８及び３８の電源電圧端ＶＧＨＰ及びＶＧＨＮはソースドライバ２０の高電圧源ＶＤＤＡに接続され、入力増幅器２８及び３８の電源電圧端ＶＧＬＰ及びＶＧＬＮはソースドライバ２０の低電圧源ＧＮＤＡに接続される。ただしこの二組の電源電圧端は各自異なるレベルの電圧源に接続されてもよく、ただその提供する電圧が正極性デジタルアナログ変換器２６及び負極性デジタルアナログ変換器３６の出力する電圧区間より大きい必要がある。
【００２３】
図２及び図４を参照されたい。正常動作モード或いは極性変換モードのいずれであっても、出力バッファ３０はＶｃｏｍからＶＤＤＡの電圧範囲内の正極性の出力電圧ＶｓＰを出力し、出力バッファ４０はＧＮＤＡからＶｃｏｍの電圧範囲内の負極性の出力電圧ＶｓＮを出力する。これにより出力バッファ３０、４０内部に、耐えられる電圧が比較的小さいＭＯＳＦＥＴを使用でき、これにより出力バッファ３０及び４０のチップ面積を縮小できる。このほか、出力バッファ３０はただ正極性の出力電圧ＶｓＰを出力し、これにより電源電圧端ＶＯＬＰは異なるレベルの電圧源に接続可能であり、ただその電圧が正極性デジタルアナログ変換器２６の出力する最低電圧より小さければよい。同様に、出力バッファ４０はただ負極性の出力電圧ＶｓＮを出力し、これにより電源電圧端ＶＯＨＮは異なるレベルの電圧源に接続可能で、ただその電圧が負極性デジタルアナログ変換器３６の出力の最高電圧より大きければよい。
【００２４】
図５は図４中の入力増幅器２８及び３８と出力バッファ３０及び４０の経路切換え制御回路を示す。そのうち、スイッチＳ１は入力増幅器２８の入力端４２と出力バッファ３０の出力端ＶｓＰの間に接続される。スイッチＳ２は入力増幅器２８の入力端４２と出力バッファ４０の出力端ＶｓＮの間に接続される。スイッチＳ３は入力増幅器３８の入力端４８と出力バッファ４０の出力端ＶｓＮの間に接続される。スイッチＳ４は、入力増幅器３８の入力端４８及び出力バッファ３０の出力端ＶｓＰの間に接続される。スイッチＳ５は入力増幅器２８の出力端と出力バッファ３０の入力端の間に接続される。スイッチＳ６は入力増幅器２８の出力端と出力バッファ４０の入力端の間に接続される。スイッチＳ７は入力増幅器３８の出力端と出力バッファ４０の入力端の間に接続される。スイッチＳ８は入力増幅器３８の出力端と出力バッファ３０の入力端の間に接続される。
【００２５】
正常動作モードにおいて、入力増幅器２８及び３８の入力端４４及び４６はそれぞれ正極性アナログ電圧ＶＩＰと負極性アナログ電圧ＶＩＮを受け取り、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７が導通（ｏｎ）し、スイッチＳ２、Ｓ４、Ｓ６、Ｓ８が切断（ｏｆｆ）される。極性変換モードにおいて、入力増幅器２８及び３８の入力端４４及び４６がそれぞれ負極性アナログ電圧ＶＩＮ及び正極性アナログ電圧ＶＩＰを受け取り、スイッチＳ１、Ｓ３、Ｓ５、Ｓ７が切断（ｏｆｆ）され、スイッチＳ２、Ｓ４、Ｓ６、Ｓ８が導通（ｏｎ）する。
【００２６】
図６は図５中の入力増幅器２８及び出力バッファ３０の実施例を示す。正常動作モードにおいて、入力増幅器２８の出力端５０及び５２はそれぞれスイッチＳ５Ａ及びＳ５Ｂを介して出力バッファ３０の入力端ＸＰ１及びＸＰ２に接続される。極性変換モードにおいて、入力増幅器２８の出力端５０及び５２はそれぞれスイッチＳ６Ａ及びＳ６Ｂを介して出力バッファ４０の入力端ＸＮ１及びＸＮ２に接続される。
【００２７】
入力増幅器２８は差動入力対６０及び６２、電流ミラー回路６４及び６６、及び、該電流ミラー回路６４及び６６の参考分岐の間に接続されたバイアス電流源６８を包含する。
【００２８】
差動入力対６０はＮＭＯＳＦＥＴ  ＰＮ１、ＰＮ２及びＰＮ３を包含する。ＮＭＯＳＦＥＴ  ＰＮ１のゲートはバイアス電圧ＶＢＮ１を受け取り、ＮＭＯＳＦＥＴ  ＰＮ２のゲートは差動入力対６０の二つの入力端のうち一つであり、入力増幅器２８の入力端４２に接続され、ＮＭＯＳＦＥＴ  ＰＮ２のソースはＮＭＯＳＦＥＴ  ＰＮ１のドレインに接続され、ＮＭＯＳＦＥＴ  ＰＮ２のドレインは差動入力対６０の二つの出力端のうち一つであり、電流ミラー回路６４に節即される。ＮＭＯＳＦＥＴ  ＰＮ３のゲートは差動入力対６０のもう一つの入力端であり、入力増幅器２８の入力端４４に接続され、ＮＭＯＳＦＥＴ  ＰＮ３のソースはＮＭＯＳＦＥＴ  ＰＮ１のドレインに接続され、ＮＭＯＳＦＥＴ  ＰＮ３のドレインは差動入力対６０のもう一つの出力端であり、電流ミラー回路６４に接続される。
【００２９】
差動入力対６２はＰＭＯＳＦＥＴ  ＰＰ１、ＰＰ２及びＰＰ３を包含する。ＰＭＯＳＦＥＴ  ＰＰ１のソースは電源電圧端ＶＧＨＰに接続され、ＰＭＯＳＦＥＴ  ＰＰ１のゲートはバイアス電圧ＶＢＰ１を受け取り、ＰＭＯＳＦＥＴ  ＰＰ１のドレインはＰＭＯＳＦＥＴ  ＰＰ２及びＰＭＯＳＦＥＴ  ＰＰ３のソースに接続され、ＰＭＯＳＦＥＴ  ＰＰ２のゲートは差動入力対６２の二つの入力端のうち一つであり、入力増幅器２８の入力端４２に接続され、ＰＭＯＳＦＥＴ  ＰＰ２のドレインは差動入力対６２の二つの入力端の一つであり、電流ミラー回路６６に接続され、ＰＭＯＳＦＥＴ  ＰＰ３のゲートは差動入力対６２のもう一つの入力端であり、入力増幅器２８の入力端４４に接続され、ＰＭＯＳＦＥＴ  ＰＰ３のドレインは差動入力対６２の別の出力端であり、電流ミラー回路６６に接続される。
【００３０】
電流ミラー回路６４はＰＭＯＳＦＥＴ  ＰＰ４、ＰＰ５及びＰＰ６を包含し、ＰＭＯＳＦＥＴ  ＰＰ４及びＰＰ５のソースは電源電圧端ＶＧＨＰに接続され、ＰＭＯＳＦＥＴ
ＰＰ４のゲートはＰＭＯＳＦＥＴ  ＰＰ５のゲート及びＰＭＯＳＦＥＴ  ＰＰ６のドレインに接続される。ＰＭＯＳＦＥＴ  ＰＰ４のドレインはＮＭＯＳＦＥＴ  ＰＮ２のドレイン及びＰＭＯＳＦＥＴ  ＰＰ６のソースに接続され、ＰＭＯＳＦＥＴ  ＰＰ５のドレインはＮＭＯＳＦＥＴ  ＰＮ３のドレイン及び入力増幅器２８の出力端５０に接続される。ＰＭＯＳＦＥＴ  ＰＰ６のゲートはバイアス電圧ＶＢＰ２を受け取る。そのうちＰＭＯＳＦＥＴ  ＰＰ４及びＰＰ５はそれぞれ電流ミラー回路６４の参考分岐及びミラー分岐とされる。
【００３１】
電流ミラー回路６６はＮＭＯＳＦＥＴ  ＰＮ４、ＰＮ５及びＰＮ６を包含し、ＮＭＯＳＦＥＴ  ＰＮ４及びＰＮ５のソースは電源電圧端ＶＧＬＰに接続され、ＮＭＯＳＦＥＴ
ＰＮ４のゲートはＮＭＯＳＦＥＴ  ＰＮ５のゲート及びＮＭＯＳＦＥＴ  ＰＮ６のドレインに接続される。ＮＭＯＳＦＥＴ  ＰＮ４のドレインはＰＭＯＳＦＥＴ  ＰＰ２のドレイン及びＮＭＯＳＦＥＴ  ＰＮ６のソースに接続され、ＮＭＯＳＦＥＴ  ＰＮ５のドレインはＰＭＯＳＦＥＴ  ＰＰ３のドレイン及び入力増幅器２８の出力端５２に接続される。ＮＭＯＳＦＥＴ  ＰＮ６のゲートはバイアス電圧ＶＢＮ２を受け取る。そのうち、ＮＭＯＳＦＥＴ  ＰＮ４及びＰＮ５はそれぞれ電流ミラー回路６６の参考分岐及びミラー分岐とされる。差動入力対６０及び６２は入力増幅器２８の入力端４２及び４４上の電圧差に基づき、電流Ｉ１、Ｉ２、Ｉ３及びＩ４を決定し、さらには入力増幅器２８の出力端５０及び５２の信号Ｓｄ１−１及び信号Ｓｄ１−２を決定する（図中、符号中に用いられる下線は発明の詳細な説明においてハイフン「−」で表示している。）。
【００３２】
図６の実施例中、出力バッファ３０はＰＭＯＳＦＥＴ  ＰＰ７及びＰＰ８、ＮＭＯＳＦＥＴ  ＰＮ７及びＰＮ８及びバイアス電流源７０を包含する。ＰＭＯＳＦＥＴ  ＰＰ７のソースは出力バッファ３０の入力端ＸＰ１に接続され、ＰＭＯＳＦＥＴ  ＰＰ７のゲートはバイアス電圧ＶＢＰ２を受け取り、ＰＭＯＳＦＥＴ  ＰＰ７のドレインはバイアス電流源７０及びＰＭＯＳＦＥＴ  ＰＰ８のドレインに接続され、ＰＭＯＳＦＥＴ  ＰＰ７のソースは出力バッファ３０の入力端ＸＰ２に接続される。ＮＭＯＳＦＥＴ  ＰＮ７のゲートはバイアス電圧ＶＢＮ２を受け取り、ＮＭＯＳＦＥＴ  ＰＮ７のドレインはバイアス電流源７０及びＮＭＯＳＦＥＴ  ＰＮ８のゲートに接続される。ＰＭＯＳＦＥＴ  ＰＰ８のソースは電源電圧端ＶＯＨＰに接続され、ＰＭＯＳＦＥＴ  ＰＰ８のドレインは出力バッファ３０の出力端ＶｓＰに接続され、ＮＭＯＳＦＥＴ  ＰＮ８のソースは電源電圧端ＶＯＬＰに接続され、ＮＭＯＳＦＥＴ  ＰＮ８のドレインは出力バッファ３０の出力端ＶｓＰに接続される。出力バッファ３０の入力端ＸＰ１及びＸＰ２上の電圧はそれぞれＰＭＯＳＦＥＴ  ＰＰ８及びＮＭＯＳＦＥＴ  ＰＮ８の切換えを制御し、これにより出力電圧ＶｓＰを発生する。
【００３３】
図７は図５中の入力増幅器３８及び出力バッファ４０の実施例を示す。正常動作モード期間に、入力増幅器３８の出力端５４及び５６はそれぞれスイッチＳ７Ａ及びＳ７Ｂを介して出力バッファ４０の入力端ＸＮ１及びＸＮ２に接続される。極性変換モード期間に、入力増幅器３８の出力端５４及び５６はそれぞれスイッチＳ８Ａ及びＳ８Ｂを介して出力バッファ３０の入力端ＸＰ１及びＸＰ２に接続される。
【００３４】
入力増幅器３８は差動入力対７２及び７４、電流ミラー回路７６及び７８、及び電流ミラー回路７６及び７８の参考分岐の間に接続されたバイアス電流源８０を包含する。
【００３５】
差動入力対７２はＮＭＯＳＦＥＴ  ＮＮ１、ＮＮ２及びＮＮ３を包含する。ＮＭＯＳＦＥＴ  ＮＮ１のソースは電源電圧端ＶＧＬＮに接続され、ＮＭＯＳＦＥＴ  ＮＮ１のゲートはバイアス電圧ＶＢＮ３を受け取る。ＮＭＯＳＦＥＴ  ＮＮ２のゲートは差動入力対７２の二つの入力端のうち一つであり、入力増幅器３８の入力端４８に接続され、ＮＭＯＳＦＥＴ  ＮＮ２のドレインは差動入力対７２の二つの出力端のうち一つであり、電流ミラー回路７６に接続される。ＮＭＯＳＦＥＴ  ＮＮ３のゲートは差動入力対７２のもう一つの入力端であり、入力増幅器３８の出力端４６に接続され、ＮＭＯＳＦＥＴ  ＮＮ３のドレインは差動入力対７２のもう一つの出力端であり、電流ミラー回路７６に接続される。
【００３６】
差動入力対７４はＰＭＯＳＦＥＴ  ＮＰ１、ＮＰ２及びＮＰ３を包含する。ＰＭＯＳＦＥＴ  ＮＰ１のソースは電源電圧端ＶＧＨＮに接続され、ＰＭＯＳＦＥＴ  ＮＰ１のゲートはバイアス電圧ＶＢＰ３を受け取り、ＰＭＯＳＦＥＴ  ＮＰ１のドレインはＰＭＯＳＦＥＴ  ＮＰ２及びＮＰ３のソースに接続される。ＰＭＯＳＦＥＴ  ＮＰ２のゲートは差動入力対７４の二つの入力端のうち一つであり、入力増幅器３８の入力端４８に接続され、ＰＭＯＳＦＥＴ  ＮＰ２のドレインは差動入力対７４の二つの出力端の一つであり、電流ミラー回路７８に接続される。ＰＭＯＳＦＥＴ  ＮＰ３のゲートは差動入力対７４の別の入力端であり、入力増幅器３８の入力端４６に接続され、ＰＭＯＳＦＥＴ  ＮＰ３のドレインは差動入力対７４の別の出力端であり、電流ミラー回路７８に接続される。
【００３７】
電流ミラー回路７６はＰＭＯＳＦＥＴ  ＮＰ４、ＮＰ５及びＮＰ６を包含する。ＰＭＯＳＦＥＴ  ＮＰ４及びＮＰ５のソースは電源電圧端ＶＧＨＮに接続され、ＰＭＯＳＦＥＴ  ＮＰ４のゲートはＰＭＯＳＦＥＴ  ＮＰ５のゲート及びＰＭＯＳＦＥＴ  ＮＰ６のドレインに接続され、ＰＭＯＳＦＥＴ  ＮＰ４のドレインはＮＭＯＳＦＥＴ  ＮＮ２のドレイン及びＰＭＯＳＦＥＴ  ＮＰ６のソースに接続される。ＰＭＯＳＦＥＴ  ＮＰ５のドレインはＮＭＯＳＦＥＴ  ＮＮ３のドレイン及び入力増幅器３８の出力端５４に接続され、ＰＭＯＳＦＥＴ  ＮＰ６のゲートはバイアス電圧ＶＢＰ４を受け取る。そのうち、ＰＭＯＳＦＥＴ  ＮＰ４及びＮＰ５はそれぞれ電流ミラー回路７６の参考分岐及びミラー分岐とされる。
【００３８】
電流ミラー回路７８はＮＭＯＳＦＥＴ  ＮＮ４、ＮＮ５及びＮＮ６を包含する。ＮＭＯＳＦＥＴ  ＮＮ４及びＮＮ５のソースは電源電圧端ＶＧＬＮに接続され、ＮＭＯＳＦＥＴ  ＮＮ４のゲートはＮＭＯＳＦＥＴ  ＮＮ５のゲート及びＮＭＯＳＦＥＴ  ＮＮ６のドレインに接続され、ＮＭＯＳＦＥＴ  ＮＮ４のドレインはＰＭＯＳＦＥＴ  ＮＰ２のドレイン及びＮＭＯＳＦＥＴ  ＮＮ６のソースに接続される。ＮＭＯＳＦＥＴ  ＮＮ５のドレインはＰＭＯＳＦＥＴ  ＮＰ３のドレイン及び入力増幅器２８の出力端５６に接続される。ＮＭＯＳＦＥＴ  ＮＮ６のゲートはバイアス電圧ＶＢＮ４を受け取る。そのうち、ＮＭＯＳＦＥＴ  ＮＮ４及びＮＮ５はそれぞれ電流ミラー回路７８の参考分岐及びミラー分岐とされる。差動入力対７２及び７４は入力増幅器３８の入力端４６及び４８上の電圧差に基づき電流Ｉ５、Ｉ６、Ｉ７及びＩ８を決定し、ひいては入力増幅器３８の出力端５４及び５６の信号Ｓｄ２−１及びＳｄ２−２を決定する。
【００３９】
図７の実施例中、出力バッファ４０はＰＭＯＳＦＥＴ  ＮＰ７及びＮＰ８、ＮＭＯＳＦＥＴ  ＮＮ７及びＮＮ８及びバイアス電流源８２を包含する。ＰＭＯＳＦＥＴ  ＮＰ７のソースは出力バッファ４０の入力端ＸＮ１に接続され、ＰＭＯＳＦＥＴ  ＮＰ７のゲートはバイアス電圧ＶＢＰ４を受け取り、ＰＭＯＳＦＥＴ  ＮＰ７のドレインはバイアス電流源８２及びＰＭＯＳＦＥＴ  ＮＰ８のゲートに接続され、ＮＭＯＳＦＥＴ  ＮＮ７のソースは出力バッファ４０の入力端ＸＮ２に接続され、ＮＭＯＳＦＥＴ  ＮＮ７のゲートはバイアス電圧ＶＢＮ４を受け取り、ＮＭＯＳＦＥＴ  ＮＮ７のドレインはバイアス電流源８２及びＮＭＯＳＦＥＴ  ＮＮ８のゲートに接続される。ＰＭＯＳＦＥＴ  ＮＰ８のソースは電源電圧端ＶＯＨＮに接続され、ＰＭＯＳＦＥＴ  ＮＰ８のドレインは出力バッファ４０の出力端ＶｓＮに接続され、ＮＭＯＳＦＥＴ  ＮＮ８のソースは電源電圧端ＶＯＬＮに接続され、ＮＭＯＳＦＥＴ  ＮＮ８のドレインは出力バッファ４０の出力端ＶｓＮに接続される。出力バッファ４０の入力端ＸＮ１及びＸＮ２上の電圧はそれぞれＰＭＯＳＦＥＴ  ＮＰ８及びＮＭＯＳＦＥＴ  ＮＮ８の切換えを制御し、これにより出力電圧ＶｓＮを発生する。
【符号の説明】
【００４０】
１０  ゲート走査線
１２  ソース走査線
１４  ソース走査線
１６  ゲートドライバ
２０  ソースドライバ
２２  データバッファ
２４  レベルシフタ
２６  正極性デジタルアナログ変換器
２８  入力増幅器
３０  出力バッファ
３１  シングルゲインバッファ
３２  データバッファ
３４  レベルシフタ
３６  負極性デジタルアナログ変換器
３８  入力増幅器
４０  出力バッファ
４１  シングルゲインバッファ
４２  入力増幅器２８の入力端
４４  入力増幅器２８の入力端
４６  入力増幅器３８の入力端
４８  入力増幅器３８の入力端
５０  入力増幅器２８の出力端
５２  入力増幅器２８の出力端
５４  入力増幅器３８の出力端
５６  入力増幅器３８の出力端
６０  差動入力対
６２  差動入力対
６４  電流ミラー回路
６６  電流ミラー回路
６８  バイアス電流源
７０  バイアス電流源
７２  差動入力対
７４  差動入力対
７６  電流ミラー回路
７８  電流ミラー回路
８０  バイアス電流源
８２  バイアス電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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