(57)【要約】【課題】多数の同一構成の回路のキャリブレーションを小面積・低電力・高精度に行う技術を提供する。【解決手段】キャリブレーション回路において、各コンパレータ２１〜２Ｎ毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含むアナログ電圧保持回路１５１〜１５Ｎと、各コンパレータ２１〜２Ｎ毎に有する、現在のデジタル制御値を記憶するデジタルメモリ１２１〜１２Ｎと、デジタルメモリ１２１〜１２Ｎに記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する１個の高精度なＤＡＣ２０と、ＤＡＣ２０に各コンパレータ２１〜２Ｎのデジタルメモリ１２１〜１２Ｎに記憶されている現在のデジタル制御値を順番にセットし、アナログ電圧保持回路１５１〜１５Ｎの容量を定期的にリフレッシュするコントローラ３０とを有する。【選択図】図４
2012165125.tif 000002
【特許請求の範囲】
【請求項１】
多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路であって、
前記多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、
前記各回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、
前記各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、
前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力する１個のＤＡＣと、
前記ＤＡＣに前記各回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするキャリブレーション回路。
【請求項２】
請求項１記載のキャリブレーション回路において、
前記各回路は、コンパレータ回路であることを特徴とするキャリブレーション回路。
【請求項３】
請求項２記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。
【請求項４】
請求項２記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるＬＰＦ及び２値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。
【請求項５】
請求項２記載のキャリブレーション回路において、
前記ＤＡＣと前記各コンパレータ回路との間に、前記ＤＡＣ側から前記各コンパレータ回路側へ順に、第１容量と第２容量とが各スイッチを介して接続され、
前記第１容量の容量値は、前記第２容量の容量値に比べて小さい値であることを特徴とするキャリブレーション回路。
【請求項６】
請求項２記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時には、
前記各コンパレータ回路に同電圧を入力し、
前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±１していくことを特徴とするキャリブレーション回路。
【請求項７】
Ｎ個（Ｎは３以上の整数）の同一構成の回路の特性ばらつきを補償するキャリブレーション回路であって、
前記Ｎ個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、
前記各回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、
前記各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、
前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力するＭ個（Ｍは２以上の整数で、Ｍ＜Ｎ）のＤＡＣと、
前記Ｍ個のＤＡＣのうちの第１ＤＡＣに前記Ｎ個の各回路うちの第１回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュし、前記Ｍ個のＤＡＣのうちの前記第１ＤＡＣとは異なる第２ＤＡＣに前記Ｎ個の各回路うちの前記第１回路とは異なる第２回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするキャリブレーション回路。
【請求項８】
請求項７記載のキャリブレーション回路において、
前記各回路は、コンパレータ回路であることを特徴とするキャリブレーション回路。
【請求項９】
請求項８記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。
【請求項１０】
請求項８記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるＬＰＦ及び２値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。
【請求項１１】
請求項８記載のキャリブレーション回路において、
前記ＤＡＣと前記各コンパレータ回路との間に、前記ＤＡＣ側から前記各コンパレータ回路側へ順に、第１容量と第２容量とが各スイッチを介して接続され、
前記第１容量の容量値は、前記第２容量の容量値に比べて小さい値であることを特徴とするキャリブレーション回路。
【請求項１２】
請求項８記載のキャリブレーション回路において、
前記各コンパレータ回路のキャリブレーション動作時には、
前記各コンパレータ回路に同電圧を入力し、
前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±１していくことを特徴とするキャリブレーション回路。
【請求項１３】
多数の同一構成のコンパレータ回路と、
前記多数のコンパレータ回路の特性ばらつきを補償するキャリブレーション回路とを有するアナログ−デジタル変換器であって、
前記キャリブレーション回路は、
前記多数の各コンパレータ回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、
前記各コンパレータ回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、
前記各コンパレータ回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、
前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力する、１個または前記コンパレータ回路の合計数未満の複数個のＤＡＣと、
前記ＤＡＣに前記各コンパレータ回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするアナログ−デジタル変換器。
【請求項１４】
請求項１３記載のアナログ−デジタル変換器において、
前記キャリブレーション回路は、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするアナログ−デジタル変換器。
【請求項１５】
請求項１３記載のアナログ−デジタル変換器において、
前記キャリブレーション回路は、
前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるＬＰＦ及び２値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするアナログ−デジタル変換器。
【請求項１６】
請求項１３記載のアナログ−デジタル変換器において、
前記ＤＡＣと前記各コンパレータ回路との間に、前記ＤＡＣ側から前記各コンパレータ回路側へ順に、第１容量と第２容量とが各スイッチを介して接続され、
前記第１容量の容量値は、前記第２容量の容量値に比べて小さい値であることを特徴とするアナログ−デジタル変換器。
【請求項１７】
請求項１３記載のアナログ−デジタル変換器において、
前記各コンパレータ回路のキャリブレーション動作時には、
前記各コンパレータ回路に同電圧を入力し、
前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がＬレベルとＨレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±１していくことを特徴とするアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の同一構成の回路の特性ばらつきを補償するキャリブレーション技術に関し、特に、多数のコンパレータ回路などの特性ばらつきを補償するキャリブレーション回路、およびこのキャリブレーション回路を有するＡＤＣ（アナログ−デジタル変換器）に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、多数のコンパレータ回路などを有するＡＤＣとしては、全並列型ＡＤＣなどが一例として挙げられる。一般的な全並列型ＡＤＣの基本構成は、例えば図１に一例を示すように、電源電位と接地電位間に接続されるラダー抵抗１１〜１Ｎ＋１と、入力のアナログ信号が正入力端子（＋）に入力され、ラダー抵抗１１〜１Ｎ＋１の各接続ノードの参照電圧が各負入力端子（−）に入力される複数のコンパレータ２１〜２Ｎと、これらのコンパレータ２１〜２Ｎからの出力に基づいて処理し、バブル除去と共に温度計コードをバイナリコードに変換して、このバイナリコードをデジタル信号として出力するバブル除去回路・エンコーダ３などから構成される。
【０００３】
このような全並列型ＡＤＣにおいては、例えば、半導体基板上に形成してＬＳＩとして製造される。このＡＤＣをＬＳＩとして製造する際には、製造プロセスの微細化に伴い、多数あるコンパレータの特性ばらつきが増大し、ＡＤ変換の精度に悪影響を与えることがある。そこで、コンパレータの特性ばらつきを補償するためのキャリブレーションを行う必要がある。このコンパレータのキャリブレーションを行う技術としては、例えば非特許文献１に記載される技術などが挙げられる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｍ．Ｍｉｙａｈａｒａ，Ｙ．Ａｓａｄａ，Ｄ．Ｐａｒｋ，  ａｎｄ  Ａ．Ｍａｔｓｕｚａｗａ，“Ａ  Ｌｏｗ−Ｎｏｉｓｅ  Ｓｅｌｆ−Ｃａｌｉｂｒａｔｉｎｇ  Ｄｙｎａｍｉｃ  Ｃｏｍｐａｒａｔｏｒ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＡＤＣｓ，”ＡＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６９−２７２，Ｎｏｖ．２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、前述した一般的な全並列型ＡＤＣにおいて、コンパレータのばらつき補償方法では、例えば図２に一例を示すように、コンパレータ２１〜２Ｎの正入力端子（＋）と負入力端子（−）に接続されるキャリブレーションモード切り替え用の第１スイッチ４１〜４Ｎ＋１と、コンパレータ２１〜２Ｎの出力端子に接続されるキャリブレーションコントローラ５を用いて、コンパレータ２１〜２Ｎのキャリブレーションが行われる。キャリブレーション時には、第１スイッチ４１〜４Ｎ＋１によって、全てのコンパレータ２１〜２Ｎを正負入力ともコモン電圧（Ｖｃｍ）にショートさせる。この状態で、コンパレータ２１〜２Ｎを動作させて、コンパレータ２１〜２Ｎの出力がＨレベルとＬレベルとを等確率で出力するように、コンパレータ２１〜２Ｎのオフセットを調整する。これにより、コンパレータ２１〜２Ｎのばらつきを補償している。
【０００６】
このようなコンパレータ２１〜２Ｎのばらつき補償方法として、前述した非特許文献１の技術では、その概要を図３に一例を示すように、デジタル方式のキャリブレーション方法（図３（ａ））と、アナログ方式のキャリブレーション方法（図３（ｂ））が用いられている。
【０００７】
図３（ａ）に示すデジタル方式のキャリブレーション方法は、コンパレータ２１（２２〜２Ｎも同様）の出力（Ｄｏｕｔ）にコントローラ５ａが接続され、このコントローラ５ａにより制御（ＵＰ／ＤＯＷＮ）されるデジタルメモリ５ｂと、このデジタルメモリ５ｂに接続されるＤＡＣ（デジタル−アナログ変換器）５ｃを備え、このＤＡＣ５ｃからの電圧（Ｖｃａｌ）によりコンパレータ２１をキャリブレーションする構成である。このデジタル方式のキャリブレーション方法では、デジタルメモリ５ｂを用いているためにリフレッシュが不要であるという利点があるが、その反面、ＤＡＣ５ｃを用いているために、このＤＡＣ５ｃがコンパレータ２１〜２Ｎの１個につき１個必要であり、面積が大きくなるという欠点がある。
【０００８】
図３（ｂ）に示すアナログ方式のキャリブレーション方法は、コンパレータ２１（２２〜２Ｎも同様）の出力（Ｄｏｕｔ）にコントローラ５ｄが接続され、このコントローラ５ｄにより制御（ＵＰ／ＤＯＷＮ）されるチャージポンプ回路５ｅと、このチャージポンプ回路５ｅに接続されるアナログ電圧保持回路５ｆを備え、このアナログ電圧保持回路５ｆの容量Ｃｈｏｌｄに蓄積した電圧（Ｖｃａｌ）によりコンパレータ２１をキャリブレーションする構成である。このアナログ方式のキャリブレーション方法では、チャージポンプ回路５ｅを用いているために細かな制御が可能であるという利点があるが、その反面、アナログ電圧保持回路５ｆに容量Ｃｈｏｌｄを用いているために、この容量Ｃｈｏｌｄのリフレッシュが必要であり、電力を低減できないという欠点がある。
【０００９】
そこで、本願発明は前述したデジタル方式のキャリブレーション方法とアナログ方式のキャリブレーション方法の利点を活かし、コンパレータ回路などの多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路において、この多数の同一構成の回路のキャリブレーションを小面積・低電力・高精度に行う技術を提供することを主な目的とするものである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、多数の同一構成の回路（例えばコンパレータ回路）の特性ばらつきを補償するキャリブレーション回路において、多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する１個のＤＡＣと、ＤＡＣに各回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。
【００１３】
また、ＤＡＣは１個に限らず、例えば複数個とする場合には、以下の構成となる。Ｎ個（Ｎは３以上の整数）の同一構成の回路（例えばコンパレータ回路）の特性ばらつきを補償するキャリブレーション回路において、Ｎ個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するＭ個（Ｍは２以上の整数で、Ｍ＜Ｎ）のＤＡＣと、Ｍ個のＤＡＣのうちの第１ＤＡＣにＮ個の各回路うちの第１回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュし、Ｍ個のＤＡＣのうちの第１ＤＡＣとは異なる第２ＤＡＣにＮ個の各回路うちの第１回路とは異なる第２回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。
【００１４】
また、キャリブレーション回路を有するＡＤＣにおいて、多数の同一構成のコンパレータ回路と、多数のコンパレータ回路の特性ばらつきを補償するキャリブレーション回路とを有し、キャリブレーション回路は、多数の各コンパレータ回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各コンパレータ回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各コンパレータ回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する、１個またはコンパレータ回路の合計数未満の複数個のＤＡＣと、ＤＡＣに各コンパレータ回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
すなわち、コンパレータ回路などの多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路において、この多数の同一構成の回路のキャリブレーションを小面積・低電力・高精度に行う技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】一般的な全並列型ＡＤＣの基本構成の一例を示す図である。
【図２】図１の一般的な全並列型ＡＤＣにおいて、コンパレータのばらつき補償方法の一例を説明するための図である。
【図３】非特許文献１のコンパレータのばらつき補償方法として、（ａ）はデジタル方式のキャリブレーション方法、（ｂ）はアナログ方式のキャリブレーション方法の概要の一例を説明するための図である。
【図４】本発明の実施の形態１の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例を示す図である。
【図５】本発明の実施の形態２の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例として、（ａ）はコンパレータスライスの構成、（ｂ）はＬＰＦの構成を示す図である。
【図６】本発明の実施の形態３の全並列型ＡＤＣにおいて、（ａ）はコンパレータのキャリブレーション回路を構成するアナログ電圧保持回路部分の構成の一例を示し、（ｂ）はキャリブレーション電圧の保持時間の比較とノードの電圧変化速度の一例を説明するための図である。
【図７】本発明の実施の形態４の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
＜本発明の実施の形態の概要＞
［実施の形態の第１の概要］
本発明の実施の形態のキャリブレーション回路は、多数の同一構成の回路（コンパレータ）の特性ばらつきを補償するキャリブレーション回路において、多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路（アナログ電圧保持回路）と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路（デジタルメモリ）と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する１個のＤＡＣ（高精度なＤＡＣ）と、ＤＡＣに各回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路（コントローラ）とを有する。このキャリブレーション回路を有するＡＤＣ（全並列型ＡＤＣ）を特徴とする。本実施の形態の第１の概要は、後述する実施の形態１〜３に対応する。
【００２２】
［実施の形態の第２の概要］
本発明の実施の形態のキャリブレーション回路は、Ｎ個（Ｎは３以上の整数）の同一構成の回路（コンパレータ）の特性ばらつきを補償するキャリブレーション回路において、Ｎ個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路（アナログ電圧保持回路）と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路（デジタルメモリ）と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するＭ個（Ｍは２以上の整数で、Ｍ＜Ｎ）のＤＡＣ（高精度なＤＡＣ）と、Ｍ個のＤＡＣのうちの第１ＤＡＣにＮ個の各回路うちの第１回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュし、Ｍ個のＤＡＣのうちの第１ＤＡＣとは異なる第２ＤＡＣにＮ個の各回路うちの第１回路とは異なる第２回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路（コントローラ）とを有する。このキャリブレーション回路を有するＡＤＣ（全並列型ＡＤＣ）を特徴とする。本実施の形態の第２の概要は、後述する実施の形態４に対応する。
【００２３】
以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。
【００２４】
［実施の形態１］
本発明の実施の形態１を、図４に基づいて説明する。
【００２５】
＜キャリブレーション回路の構成＞
まず、図４に基づいて、本実施の形態１の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図４は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。
【００２６】
図４に示すコンパレータのキャリブレーション回路は、コンパレータの数量に対応するＮ個のコンパレータスライス（１）１０１〜（Ｎ）１０Ｎと、これらのコンパレータスライス１０１〜１０Ｎに共通の１個の高精度なＤＡＣ２０と、これらのコンパレータスライス１０１〜１０Ｎのキャリブレーションを制御するコントローラ３０などから構成される。
【００２７】
コンパレータスライス（１）１０１〜（Ｎ）１０Ｎにおいて、例えばコンパレータスライス（１）１０１は、コンパレータ２１と、このコンパレータ２１の正入力端子（＋）、負入力端子（−）にそれぞれ接続されるキャリブレーションモード切り替え用の第１スイッチ４１，４２と、コンパレータ２１の出力端子に入力端子が接続されるデジタルカウンタ１１１と、このデジタルカウンタ１１１の出力端子に入力端子が接続されるデジタルメモリ１２１と、このデジタルメモリ１２１の出力端子に一端が接続され、他端がＤＡＣ２０の入力端子に接続されるキャリブレーションモード切り替え用の第２スイッチ１３１と、ＤＡＣ２０の出力端子に一端が接続されるキャリブレーションモード切り替え用の第３スイッチ１４１と、この第３スイッチ１４１の他端に一端が接続されると共にコンパレータ２１の制御端子に接続される容量Ｃｈｏｌｄを含むアナログ電圧保持回路１５１などから構成される。
【００２８】
このコンパレータスライス（１）１０１以外の他のコンパレータスライス（２）１０２〜（Ｎ）１０Ｎについても、コンパレータスライス（１）１０１と同様の構成（コンパレータ２２〜２Ｎ、第１スイッチ４３〜４Ｎ＋１、デジタルカウンタ１１２〜１１Ｎ、デジタルメモリ１２２〜１２Ｎ、第２スイッチ１３２〜１３Ｎ、第３スイッチ１４２〜１４Ｎ、アナログ電圧保持回路１５２〜１５Ｎ）となっている。以下においては、主にコンパレータスライス（１）１０１を例に説明する。
【００２９】
第１スイッチ４１，４２は、コントローラ３０の制御により、コンパレータ２１の正入力端子（＋）側は入力アナログ信号またはコモン電圧（Ｖｃｍ）に切り替えられ、コンパレータ２１の負入力端子（−）側は参照電圧入力またはコモン電圧（Ｖｃｍ）に切り替えられるキャリブレーションモード切り替え用のスイッチである。第１スイッチ４１，４２が入力アナログ信号、参照電圧入力に切り替えられた状態では、アナログ信号をコンパレータ２１の正入力端子（＋）に入力させ、参照電圧をコンパレータ２１の負入力端子（−）に入力させる。一方、第１スイッチ４１，４２がコモン電圧（Ｖｃｍ）に切り替えられた状態では、コンパレータ２１の正入力端子（＋）及び負入力端子（−）ともにコモン電圧（Ｖｃｍ）にショートさせる。
【００３０】
デジタルカウンタ１１１は、コンパレータ２１の比較結果に基づいてデジタルメモリ１２１に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタであって、コンパレータ２１からの出力信号（Ｄｏｕｔ１）に基づいて、ＨレベルまたはＬレベルをカウントし、ＨレベルとＬレベルとが等確率となるように、ＵＰ信号またはＤＯＷＮ信号をデジタルメモリ１２１に出力するカウンタである。
【００３１】
デジタルメモリ１２１は、現在のデジタル制御値を記憶する記憶回路であって、デジタルカウンタ１１１からのＵＰ信号またはＤＯＷＮ信号に基づいて、ＵＰ信号の場合は校正値が＋１され、ＤＯＷＮ信号の場合は校正値が−１されて、この＋１または−１された後の校正値を第２スイッチ１３１を介してＤＡＣ２０に出力するメモリである。
【００３２】
第２スイッチ１３１は、コントローラ３０の制御により、ＯＮ／ＯＦＦが制御されるキャリブレーションモード切り替え用のスイッチである。第２スイッチ１３１がＯＮ状態では、デジタルメモリ１２１の出力端子をＤＡＣ２０の入力端子に接続して、デジタルメモリ１２１からの校正値をＤＡＣ２０に出力させる。一方、第２スイッチ１３１がＯＦＦ状態では、デジタルメモリ１２１の出力端子とＤＡＣ２０の入力端子との間は遮断される。
【００３３】
第３スイッチ１４１は、コントローラ３０の制御により、ＯＮ／ＯＦＦが制御されるキャリブレーションモード切り替え用のスイッチである。第３スイッチ１４１がＯＮ状態では、ＤＡＣ２０の出力端子とアナログ電圧保持回路１５１とを接続して、ＤＡＣ２０からのアナログ信号に基づいたアナログ電圧をアナログ電圧保持回路１５１の容量Ｃｈｏｌｄに蓄積させる。一方、第３スイッチ１４１がＯＦＦ状態では、ＤＡＣ２０の出力端子とアナログ電圧保持回路１５１との間は遮断される。
【００３４】
アナログ電圧保持回路１５１は、アナログ制御電圧値を一定時間保持可能な容量Ｃｈｏｌｄを含む電圧保持回路であって、このアナログ電圧保持回路１５１に含まれる容量Ｃｈｏｌｄに蓄積した電圧によりコンパレータ２１をキャリブレーションする回路である。
【００３５】
ＤＡＣ２０は、デジタルメモリ１２１に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するＤＡＣであって、デジタルメモリ１２１からの校正値のデジタル信号をアナログ信号に変換し、このアナログ信号の電圧を、第３スイッチ１４１を介して接続されるアナログ電圧保持回路１５１の容量Ｃｈｏｌｄに蓄積させる高精度なデジタル−アナログ変換器である。このＤＡＣ２０は、例えばビット数が多いことで高精度となっている。
【００３６】
コントローラ３０は、ＤＡＣ２０にデジタルメモリ１２１に記憶されている現在のデジタル制御値を順番にセットし、アナログ電圧保持回路１５１の容量Ｃｈｏｌｄを定期的にリフレッシュする制御回路であって、第１〜第３スイッチ４１，４２，１３１，１４１を選択制御信号（ＳＥＬ１）により制御するキャリブレーション用のコントローラである。第１スイッチ４１，４２は、アナログ信号がコンパレータ２１の正入力端子（＋）に入力され、参照電圧がコンパレータ２１の負入力端子（−）に入力される状態に制御される。第２スイッチ１３１及び第３スイッチ１４１は、それぞれＯＮ／ＯＦＦ状態に制御される。
【００３７】
以上のようなコンパレータ２１〜２Ｎのキャリブレーション回路は、このキャリブレーション回路を有する全並列型ＡＤＣとして構成される。この全並列型ＡＤＣは、電源電位と接地電位間に接続されるラダー抵抗１１〜１Ｎ＋１と、入力のアナログ信号が正入力端子（＋）に入力され、ラダー抵抗１１〜１Ｎ＋１の各接続ノードの参照電圧が各負入力端子（−）に入力される前述したコンパレータ２１〜２Ｎと、これらのコンパレータ２１〜２Ｎからの出力（Ｄｏｕｔ１〜ＤｏｕｔＮ）に基づいて処理し、バブル除去と共に温度計コードをバイナリコードに変換して、このバイナリコードをデジタル信号として出力する図示しない（図１に図示）バブル除去回路・エンコーダなどから構成される。
【００３８】
ラダー抵抗１１〜１Ｎ＋１において、例えば電源電位に接続されたラダー抵抗１１と接地電位に接続されたラダー抵抗１Ｎ＋１は、それらの間に接続されるラダー抵抗１２〜１Ｎに比べて、抵抗値がＲ／２の値に設定されている。
【００３９】
このような全並列型ＡＤＣにおいては、例えば、半導体集積回路製造技術により、単結晶シリコン基板などの半導体基板上に形成して、１個のＬＳＩ（半導体装置）として製造される。
【００４０】
＜キャリブレーションサイクル（ＡＤＣ通常動作時）＞
キャリブレーションサイクルにおけるＡＤＣ通常動作時には、コンパレータ２１〜２Ｎは、高精度なＤＡＣ２０からのアナログ電圧とアナログ電圧保持回路１５１〜１５Ｎの容量Ｃｈｏｌｄに蓄積した電圧でキャリブレーションを行う。この高精度なＤＡＣ２０の出力を、各コンパレータ２１〜２Ｎのキャリブレーション電圧になるように、順番を切り替え、多数あるコンパレータ２１〜２Ｎのキャリブレーションのためのアナログ電圧を周期的にリフレッシュする。このキャリブレーションサイクルにおけるＡＤＣ通常動作時には、以下の動作シーケンスとなる。
【００４１】
（１）各コンパレータスライス（１）１０１〜（Ｎ）１０Ｎの第２スイッチ１３１〜１３Ｎ、第３スイッチ１４１〜１４Ｎを全てＯＦＦにする。
【００４２】
（２）コンパレータスライス（１）１０１のコンパレータ２１の校正値をデジタルメモリ１２１から読み出して、この校正値のデジタル信号を高精度なＤＡＣ２０でアナログ信号に変換し、このアナログ電圧を出力する。
【００４３】
（３）コンパレータスライス（１）１０１の第２スイッチ１３１、第３スイッチ１４１をＯＮにする。この第２スイッチ１３１、第３スイッチ１４１をＯＮにするタイミングは、高精度なＤＡＣ２０の値が切り替わってからとする。
【００４４】
上記（１）〜（３）を、コンパレータスライス（１）１０１のコンパレータ２１から、コンパレータスライス（Ｎ）１０Ｎのコンパレータ２Ｎまで繰り返して行う。
【００４５】
以上のようにして、キャリブレーションサイクルにおけるＡＤＣ通常動作を行う。
【００４６】
＜キャリブレーションサイクル（キャリブレーション動作時）＞
キャリブレーションサイクルにおけるキャリブレーション動作時には、各コンパレータスライス（１）１０１〜（Ｎ）１０Ｎの全てのコンパレータ２１〜２Ｎに正入力端子（＋）＝負入力端子（−）＝０．５Ｖを入力する。そして、コンパレータ２１〜２Ｎを動作させて、比較結果がＬレベルとＨレベルとが等確率になるように、キャリブレーションする。このキャリブレーションサイクルにおけるキャリブレーション動作時には、以下の動作シーケンスとなる。
【００４７】
（１）各コンパレータスライス（１）１０１〜（Ｎ）１０Ｎの第２スイッチ１３１〜１３Ｎ、第３スイッチ１４１〜１４Ｎを全てＯＦＦにする。また、デジタルカウンタ１１１〜１１Ｎをリセットする。
【００４８】
（２）コンパレータスライス（１）１０１のコンパレータ２１の現在の校正値をデジタルメモリ１２１から読み出して、この校正値のデジタル信号を高精度なＤＡＣ２０でアナログ信号に変換し、このアナログ電圧を出力する。
【００４９】
（３）コンパレータスライス（１）１０１の第３スイッチ１４１をＯＮにする。この第３スイッチ１４１をＯＮにするタイミングは、高精度なＤＡＣ２０の値が切り替わってからとする。
【００５０】
（４）コンパレータスライス（１）１０１の第２スイッチ１３１をＯＮにする。また、デジタルカウンタ１１１をリセットする。
【００５１】
（５）デジタルカウンタ１１１の出力のＨレベル／Ｌレベルに応じて校正値を±１して、デジタルメモリ１２１に書き戻す。
【００５２】
（６）コンパレータスライス（１）１０１の第２スイッチ１３１をＯＦＦにし、続いて第３スイッチ１４１をＯＦＦにする。
【００５３】
上記（１）〜（６）をコンパレータスライス（１）１０１のコンパレータ２１から、コンパレータスライス（Ｎ）１０Ｎのコンパレータ２Ｎまで繰り返して行う。
【００５４】
以上のようにして、キャリブレーションサイクルにおけるキャリブレーション動作を行う。
【００５５】
＜実施の形態１の効果＞
以上説明した本実施の形態１の全並列型ＡＤＣにおけるコンパレータ２１〜２Ｎのキャリブレーション回路によれば、コンパレータ２１〜２Ｎの数量に対応するＮ個のコンパレータスライス（１）１０１〜（Ｎ）１０Ｎと、これらのコンパレータスライス１０１〜１０Ｎに共通の１個の高精度なＤＡＣ２０と、これらのコンパレータスライス１０１〜１０Ｎのキャリブレーションを制御するコントローラ３０などを有することで、高精度なＤＡＣ２０を時分割しながら使用して、多数のコンパレータ２１〜２Ｎのキャリブレーションを精度良く行うことができる。また、１個の高精度なＤＡＣ２０により、コンパレータ２１〜２Ｎのキャリブレーションのための容量Ｃｈｏｌｄを周期的にリフレッシュすることができる。また、高精度なＤＡＣ２０が１個なので、面積を小さくすることができる。
【００５６】
［実施の形態２］
本発明の実施の形態２を、図５に基づいて説明する。
【００５７】
本実施の形態２においては、前記実施の形態１に対して、デジタルカウンタの代わりに、アナログのＬＰＦと２値量子化器を使って、ＵＰ／ＤＯＷＮの平均化処理を行う点が異なり、以下においては、主にこの異なる点について説明する。
【００５８】
＜キャリブレーション回路の構成＞
図５に基づいて、本実施の形態２の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図５は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。
【００５９】
図５（ａ）に示すコンパレータのキャリブレーション回路は、各コンパレータスライス（１）１０１〜（Ｎ）１０Ｎ（ここではコンパレータスライス（１）１０１を図示、他のコンパレータスライス（２）１０２〜（Ｎ）１０Ｎについても同様）において、コンパレータ２１の出力端子にＬＰＦ（ロウパスフィルタ）１６１の入力端子が接続され、このＬＰＦ１６１の出力端子に２値量子化器１７１の入力端子が接続され、この２値量子化器１７１の出力端子にデジタルメモリ１２１の入力端子が接続された構成となっている。
【００６０】
ＬＰＦ１６１は、インバータを使ったアクティブＬＰＦであり、詳細には図５（ｂ）に示すように、インバータ１６ａの入力端子に抵抗１６ｂの一端が接続され、またインバータ１６ａの入力端子と出力端子との間に、コンデンサ１６ｃとリセット（Ｒｅｓｅｔ）入力用のスイッチ１６ｄが並列に接続されて構成されている。リセット入力用のスイッチ１６ｄは、コントローラ３０からの選択制御信号（ＳＥＬ１）によりＯＮ／ＯＦＦが制御される。
【００６１】
２値量子化器１７１は、インバータによる２値量子化器である。
【００６２】
このＬＰＦ１６１と２値量子化器１７１には、例えばＣＭＯＳインバータなどを用いることができる。
【００６３】
このＬＰＦ１６１と２値量子化器１７１を使ってＵＰ／ＤＯＷＮの平均化処理を行い、この処理結果をデジタルメモリ１２１に出力することで、デジタルメモリ１２１の校正値が＋１または−１される。
【００６４】
＜実施の形態２の効果＞
以上説明した本実施の形態２の全並列型ＡＤＣにおけるコンパレータ２１〜２Ｎのキャリブレーション回路においても、前記実施の形態１と同様の効果が得られると共に、ＬＰＦ１６１〜１６Ｎと２値量子化器１７１〜１７ＮにＣＭＯＳインバータを用いることで、通常の電流駆動オペアンプを用いる構成に比べて、小面積・低電力にすることができる。
【００６５】
［実施の形態３］
本発明の実施の形態３を、図６に基づいて説明する。
【００６６】
本実施の形態３においては、前記実施の形態１及び２に対して、高精度なＤＡＣとアナログ電圧保持回路の前段の第３スイッチとの間に、第４スイッチと容量を追加して、電荷が抜けにくい容量配置にしている点が異なり、以下においては、主にこの異なる点について説明する。
【００６７】
＜キャリブレーション回路の構成＞
図６に基づいて、本実施の形態３の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路を構成するアナログ電圧保持回路部分の構成の一例と、キャリブレーション電圧の保持時間の比較とノードの電圧変化速度の一例について説明する。図６（ａ）は、このコンパレータのキャリブレーション回路を構成するアナログ電圧保持回路部分の構成の一例を示す図である。
【００６８】
図６（ａ）に示すコンパレータのキャリブレーション回路は、各コンパレータスライス（１）１０１〜（Ｎ）１０Ｎ（ここではコンパレータスライス（１）１０１を図示、他のコンパレータスライス（２）１０２〜（Ｎ）１０Ｎについても同様）において、高精度なＤＡＣ２０の出力端子に第４スイッチ１８１の一端が接続され、この第４スイッチ１８１の他端に容量Ｃ２の一端が接続されると共に第３スイッチ１４１の一端が接続され、この第３スイッチ１４１の他端に容量Ｃｍａｉｎの一端が接続されると共にコンパレータ２１の制御端子が接続された構成となっている。
【００６９】
すなわち、容量Ｃｍａｉｎの前段に、この容量Ｃｍａｉｎよりも小さな容量値（例えば容量Ｃｍａｉｎの容量値の１０％〜３０％程度の容量値）の容量Ｃ２を接続して、スイッチを第３スイッチ１４１と第４スイッチ１８１の２つに分ける。この第３スイッチ１４１と第４スイッチ１８１は、コントローラ３０からの同一の制御信号（ＳＥＬ１）でＯＮ／ＯＦＦする。
【００７０】
このようにすると、２つのスイッチが完全にＯＦＦせずにリークがある場合でも、ノードｎ２の電圧変化が、容量Ｃ２によってゆっくりになるため、容量Ｃｍａｉｎの電荷が抜ける速度が遅くなり、キャリブレーション電圧（Ｖｃａｌ）の保持時間が長くなる。これを説明するための図が図６（ｂ）である。
【００７１】
図６（ｂ）は、本実施の形態３によるキャリブレーション電圧（Ｖｃａｌ）と前記実施の形態１及び２によるキャリブレーション電圧（Ｖｃａｌ）の保持時間の比較と、本実施の形態３によるノードｎ２の電圧変化速度の一例を説明するための図である。図６（ｂ）の例では、本実施の形態３のように２つの容量Ｃ２と容量Ｃｍａｉｎの場合と、前記実施の形態１及び２のように１つの容量Ｃｈｏｌｄの場合において、容量値の総和は同じにしている。すなわち、容量Ｃ２の容量値＋容量Ｃｍａｉｎの容量値と、容量Ｃｈｏｌｄの容量値が等しい。
【００７２】
図６（ｂ）から分かるように、本実施の形態３によるキャリブレーション電圧（Ｖｃａｌ）の保持時間は、前記実施の形態１及び２によるキャリブレーション電圧（Ｖｃａｌ）に比べて長くすることができる。
【００７３】
＜実施の形態３の効果＞
以上説明した本実施の形態３の全並列型ＡＤＣにおけるコンパレータ２１〜２Ｎのキャリブレーション回路においても、前記実施の形態１及び２と同様の効果が得られると共に、第４スイッチ１８１〜１８Ｎと容量Ｃ２を追加して、電荷が抜けにくい容量配置の構成とすることで、キャリブレーション電圧（Ｖｃａｌ）の保持時間を長くすることができる。
【００７４】
［実施の形態４］
本発明の実施の形態４を、図７に基づいて説明する。
【００７５】
本実施の形態４においては、前記実施の形態１〜３に対して、ＤＡＣを複数個（コンパレータの合計数未満の複数個）としている点が異なり、以下においては、主にこの異なる点について説明する。
【００７６】
＜キャリブレーション回路の構成＞
図７に基づいて、本実施の形態４の全並列型ＡＤＣにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図７は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。
【００７７】
図７に示すコンパレータのキャリブレーション回路は、コンパレータの数量に対応するＮ個のコンパレータスライス（１）１０１〜（Ｎ）１０Ｎと、これらのコンパレータスライス（１）１０１〜（Ｎ）１０Ｎのうちの、コンパレータスライス（１）１０１〜（Ｎ／２）１０Ｎ／２に共通の１個の高精度なＤＡＣ２０ａ、及びコンパレータスライス（Ｎ／２＋１）１０Ｎ／２＋１〜（Ｎ）１０Ｎに共通の１個の高精度なＤＡＣ２０ｂと、これらのコンパレータスライス（１）１０１〜（Ｎ）１０Ｎのキャリブレーションを制御するコントローラ３０などから構成される。
【００７８】
すなわち、本実施の形態４では、２個のＤＡＣ２０ａ，２０ｂを備え、コンパレータスライス（１）１０１〜（Ｎ／２）１０Ｎ／２に対しては一方のＤＡＣ２０ａからアナログ信号の電圧を出力し、コンパレータスライス（Ｎ／２＋１）１０Ｎ／２＋１〜（Ｎ）１０Ｎに対しては他方のＤＡＣ２０ｂからアナログ信号の電圧を出力する構成となっている。他は、前記実施の形態１と同様であるので、ここでの説明は省略する。
【００７９】
また、本実施の形態４では、前記実施の形態２のように、アナログのＬＰＦと２値量子化器を使って、ＵＰ／ＤＯＷＮの平均化処理を行う構成、前記実施の形態３のように、高精度なＤＡＣとアナログ電圧保持回路の前段の第３スイッチとの間に、第４スイッチと容量を追加して、電荷が抜けにくい容量配置の構成とすることも可能であることは言うまでもない。
【００８０】
＜実施の形態４の効果＞
以上説明した本実施の形態４の全並列型ＡＤＣにおけるコンパレータ２１〜２Ｎのキャリブレーション回路においても、高精度なＤＡＣ２０ａ，２０ｂは２個に増えて面積は多少大きくなるものの、前記実施の形態１〜３と同様の効果を得ることができる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
例えば、前記実施の形態１〜４においては、全並列型ＡＤＣにおけるコンパレータのキャリブレーション回路を例に説明したが、他の型のＡＤＣにおけるコンパレータのキャリブレーション回路や、ＡＤＣに限らず、ＤＡＣなどにも適用可能であり、本発明は多数の同一構成の回路を有し、これらの回路の特性ばらつきを補償するキャリブレーション技術に広く適用することができる。
【産業上の利用可能性】
【００８３】
本発明のキャリブレーション技術は、多数のコンパレータ回路などの特性ばらつきを補償するキャリブレーション回路、およびこのキャリブレーション回路を有するＡＤＣに適用して有効であり、さらにはＤＡＣなどにも広く利用可能である。
【符号の説明】
【００８４】
１１〜１Ｎ＋１…ラダー抵抗、２１〜２Ｎ…コンパレータ、３…バブル除去回路・エンコーダ、４１〜４Ｎ＋１…第１スイッチ、５…キャリブレーションコントローラ、５ａ…コントローラ、５ｂ…デジタルメモリ、５ｃ…ＤＡＣ、５ｄ…コントローラ、５ｅ…チャージポンプ回路、５ｆ…アナログ電圧保持回路、
１０１〜１０Ｎ…コンパレータスライス、１１１〜１１Ｎ…デジタルカウンタ、１２１〜１２Ｎ…デジタルメモリ、１３１〜１３Ｎ…第２スイッチ、１４１〜１４Ｎ…第３スイッチ、１５１〜１５Ｎ…アナログ電圧保持回路、１６１〜１６Ｎ…ＬＰＦ、１６ａ…インバータ、１６ｂ…抵抗、１６ｃ…コンデンサ、１６ｄ…スイッチ、１７１〜１７Ｎ…２値量子化器、１８１〜１８Ｎ…第４スイッチ、
２０…ＤＡＣ、２０ａ，２０ｂ…ＤＡＣ、
３０…コントローラ。
【図１】
2012165125.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012165125.tif 000008
【図７】
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