(57)【要約】【課題】本発明の実施形態は、ビット線の配線抵抗を低減させることができる半導体記憶装置を提供する。【解決手段】実施形態によれば、それぞれが複数のメモリセルを有し第１方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第１方向と交差する第２方向に配置された複数のメモリセルブロックと、前記第２方向に延在するとともに、前記第１方向に所定の間隔で設けられた複数の第１配線と、前記第１配線の上方、及び前記第１配線の下方の少なくともいずれかに設けられた第２配線と、前記第２配線の前記第２方向の両端部に設けられた前記第１配線と前記第２配線とを接続するコンタクトと、を備え、前記第２配線の前記第１方向に沿った幅寸法は、前記第１配線の前記第１方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。【選択図】図１
2012019077.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを有し第１方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第１方向と交差する第２方向に配置された複数のメモリセルブロックと、
前記第２方向に延在するとともに、前記第１方向に所定の間隔で設けられた複数の第１配線と、
前記第１配線の上方、及び前記第１配線の下方の少なくともいずれかに設けられた第２配線と、
前記第２配線の前記第２方向の両端部に設けられた前記第１配線と前記第２配線とを接続するコンタクトと、
を備え、
前記第２配線の前記第１方向に沿った幅寸法は、前記第１配線の前記第１方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置。
【請求項２】
前記第２配線は、１つ以上の前記メモリセルブロック毎に設けられる位置が変化していること、を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１配線の上方に設けられた前記第２配線は、複数の前記メモリセルブロックに跨って設けられること、を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１方向に延在するとともに前記第１配線の下方に設けられたソース線をさらに備え、
前記第１配線の下方に設けられた前記第２配線は、前記ソース線と同層に設けられたこと、を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記コンタクトは、平面視において前記メモリセルと重ならない位置に設けられたこと、を特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置（メモリ）の高密度化、高集積化が進むことによりメモリセルに接続されたビット線が細く且つ長くなり、配線抵抗が増加する傾向にある。  
そのため、ビット線に低抵抗金属線を裏打ちする技術が提案されている。  
しかしながら、ビット線に低抵抗金属線を単に裏打ちするだけでは、細線効果などによりビット線の総配線抵抗を低減させることができない場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３５３３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、ビット線の総配線抵抗を低減させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、それぞれが複数のメモリセルを有し第１方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第１方向と交差する第２方向に配置された複数のメモリセルブロックと、前記第２方向に延在するとともに、前記第１方向に所定の間隔で設けられた複数の第１配線と、前記第１配線の上方、及び前記第１配線の下方の少なくともいずれかに設けられた第２配線と、前記第２配線の前記第２方向の両端部に設けられた前記第１配線と前記第２配線とを接続するコンタクトと、を備え、前記第２配線の前記第１方向に沿った幅寸法は、前記第１配線の前記第１方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式図である。
【図２】図１におけるＡ−Ａ’線断面図である。
【図３】図１におけるＢ−Ｂ’線断面図である。
【図４】第２の実施形態に係る半導体記憶装置を例示する模式図である。
【図５】第２の実施形態に係る半導体記憶装置を例示する模式図である。
【図６】第３の実施形態に係る半導体記憶装置を例示する模式図である。
【図７】図６におけるＣ−Ｃ’線断面図である。
【図８】図６におけるＤ−Ｄ’線断面図である。
【図９】第４の実施形態に係る半導体記憶装置を例示する模式図である。
【図１０】第４の実施形態に係る半導体記憶装置を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、一例として、本実施の形態に係る半導体記憶装置１がＮＡＮＤ型ＥＥＰＲＯＭである場合について例示をする。また、「ビット線の総配線抵抗」とは、ビット線とビット線に接続される裏打ち配線を含めた配線抵抗を意味する。また、「ビット線の総配線抵抗」を単に「ビット線の配線抵抗」と称する場合もある。  
また、図中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表している。
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置を例示する模式図である。  
図２は、図１におけるＡ−Ａ’線断面図である。  
図３は、図１におけるＢ−Ｂ’線断面図である。  
図１〜図３に表したように、半導体記憶装置１には、それぞれが複数のメモリセルＭＣを有しＹ方向（第１方向）に沿って設けられた複数のメモリセルユニット４と、Ｙ方向と直交するＸ方向（第２方向）に延在するとともにＹ方向に沿って設けられた複数のビット線ＢＬ（第１配線）と、を有する複数のメモリセルブロック１０が設けられている。  
ここで、メモリセルＭＣの数は、ｂ個（ｂは２以上の整数）である。例えば、メモリセルＭＣの数ｂを１６、３２、３４、６６、６８、１３０または１３２とすることができる。
【０００８】
メモリセルＭＣは、不揮発性のメモリセルである。Ｘ方向において、複数のメモリセルＭＣは直列に接続され、複数のメモリセルＭＣの一端が、選択トランジスタ（第１選択トランジスタ）Ｓ１を介してビット線ＢＬに接続される。複数のメモリセルＭＣの他端が、選択トランジスタ（第２選択トランジスタ）Ｓ２を介してソース線ＳＬに接続される。
【０００９】
ここで、選択トランジスタＳ１と選択トランジスタＳ２に挟まれ、かつ、直列に接続された複数のメモリセルＭＣをメモリセルユニット４と定義する。ここで、それぞれのメモリセルユニット４はビット線ＢＬの直下に配置され、メモリセルユニット４のＹ方向における寸法は、ビット線ＢＬのＹ方向における寸法とほぼ等しい。また、メモリセルユニット４のＹ方向におけるピッチ寸法は、ビット線ＢＬのＹ方向におけるピッチ寸法とほぼ等しい、とも言える。ここで、「ピッチ寸法」とは、レイアウトの繰り返し単位の寸法を指す。例えば、ビット線ＢＬのピッチ寸法は、Ｙ方向におけるビット線ＢＬの寸法幅と、隣接するビット線ＢＬ間の間隔を足した寸法である。
【００１０】
ソース線ＳＬは、Ｙ方向に延在するとともにビット線ＢＬの下方に設けられている。  
また、ブロック１０はＸ方向に、ソース線ＳＬ、または、ビット線ＢＬに接続されるコンタクト１３９を挟んで複数個配置されている。  
複数のメモリセルＭＣのトランジスタは、同一のウェル上に形成されている。
【００１１】
また、ビット線ＢＬに沿った複数のメモリセルユニット４から１つのメモリセルユニット４を選択してビット線ＢＬに接続するために、選択トランジスタＳ１の制御ゲート１２７がＹ方向に共通接続されブロック選択線ＳＧＤを構成している。  
また、選択トランジスタＳ２の制御ゲート１２７がＹ方向に共通接続されブロック選択線ＳＧＳを構成している。  
また、メモリセルＭＣの制御ゲート１２７がＹ方向に共通接続されワード線ＷＬを構成している。  
すなわち、メモリセルユニット４は、ＮＡＮＤ型メモリセルユニットである。
【００１２】
次に、メモリセルＭＣの構成について例示をする。
【００１３】
図１に表したように、ｐ形シリコン領域１２３上にトンネルゲート絶縁膜１２５を介して浮遊ゲート１２６が形成されている。浮遊ゲート１２６上にはゲート間絶縁膜１２７Ｉを介して制御ゲート１２７が形成されている。
【００１４】
次に、選択ゲートトランジスタＳ１及びＳ２の構成について例示をする。
【００１５】
図１に表したように、ｐ形シリコン領域１２３上にトンネルゲート絶縁膜１２５を介して浮遊ゲート１２６が形成されている。浮遊ゲート１２６上にはゲート間絶縁膜１２７Ｉを介して制御ゲート１２７が形成されている。ここでゲート間絶縁膜１２７Ｉには開口ＥＩが形成されており、開口ＥＩを通じて制御ゲート１２７と浮遊ゲート１２６が電気的に接続されている。
【００１６】
ここで、トンネルゲート絶縁膜１２５の厚みは、例えば、１ｎｍ（ナノメートル）〜２０ｎｍとすることができる。浮遊ゲート１２６の材料には、例えば、ポリシリコンを用いることができる。浮遊ゲート１２６の厚みは、例えば１０ｎｍ〜５００ｎｍとすることができる。
【００１７】
ゲート間絶縁膜１２７Ｉの材料には、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜、シリコン酸化膜／ＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＡｌＯｘ膜／シリコン酸化膜の積層膜、シリコン酸化膜／ＨｆＯｘ膜／シリコン酸化膜の積層膜、または、シリコン酸化膜などを用いることができる。ゲート間絶縁膜１２７Ｉの厚みは、例えば、２ｎｍ〜３０ｎｍとすることができる。
【００１８】
制御ゲート１２７の材料には、例えば、ポリシリコン、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ(コバルトシリサイド)、ＮｉＳｉ(ニッケルシリサイド)、または、タングステンとポリシリコンとの積層膜などを用いることができる。制御ゲート１２７の厚みは、例えば、１０ｎｍ〜５００ｎｍとすることができる。
【００１９】
次に、メモリセルユニット４の構成について例示をする。  
図１に表したように、ｐ形シリコン基板１２１の上にｎ形シリコン領域１２２が設けられ、ｎ形シリコン領域１２２の上にｐ形シリコン領域１２３が設けられる。ｐ形シリコン領域１２３は、Ｙ方向において図示しない素子分離絶縁膜によって複数の領域に分断されている。
【００２０】
ｐ形シリコン領域１２３においては、例えば、ボロン不純物濃度が１０１４ｃｍ−３〜１０１９ｃｍ−３とされる。トンネルゲート絶縁膜１２５には、例えば、シリコン酸化膜、シリコン酸窒化膜、及び、シリコン窒化膜のいずれか、または、それらを含む積層膜を用いることができる。
【００２１】
浮遊ゲート１２６と制御ゲート１２７のＸ方向における両側側面には、図示しない側壁絶縁膜が設けられる。図示しない側壁絶縁膜には、例えば、シリコン窒化膜またはシリコン酸化膜を用いることができ、その厚みは、例えば５ｎｍ〜２００ｎｍとすることができる。
【００２２】
また、浮遊ゲート１２６のＸ方向の両側におけるｐ形シリコン領域１２３には、ソース・ドレイン電極となるｎ形拡散層１２８が設けられる。  
ｎ形拡散層１２８と、浮遊ゲート１２６と、制御ゲート１２７と、により、浮遊ゲート型不揮発性ＥＥＰＲＯＭセルトランジスタが形成される。
【００２３】
このセルは、チャネルからトンネルゲート絶縁膜１２５を介してトンネル電流によって浮遊ゲート１２６に注入した電荷をデジタルビットの情報として格納し、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体記憶装置（メモリ）である。なお、浮遊ゲート１２６は、例えばシリコン窒化膜などの絶縁膜としても良い。
【００２４】
浮遊ゲート１２６のゲート長（Ｘ方向における浮遊ゲート１２６の幅寸法）は、例えば０．０１μｍ（マイクロメートル）〜０．５μｍとすることができる。  
ソース・ドレイン領域となるｎ形拡散層１２８においては、例えば、リン、砒素及びアンチモンの少なくともいずれかが、表面濃度が１０１７ｃｍ−３〜１０２１ｃｍ−３となるように、ドープされる。ｎ形拡散層１２８の深さは、例えば１０ｎｍ〜５００ｎｍである。  
ｎ形拡散層１２８は、隣接するメモリセルＭＣどうしで共有され、ＮＡＮＤ接続が実現されている。  
また、ｎ形拡散層１２８の１つであるビット線側拡散層１２８ｄは、コンタクト１３０ｄ、中間配線層１３３ｄ、コンタクト１３９を介して、ビット線ＢＬと、接続される。
【００２５】
ビット線ＢＬは、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどから形成されるものとすることができる。  
コンタクト１３９は、ビット線ＢＬと中間配線層１３３ｄとの間のコンタクトであり、コンタクト１３０ｄは、中間配線層１３３ｄとビット線側拡散層１２８ｄとの間のコンタクトである。
【００２６】
また、ｎ形拡散層１２８の１つであるソース線側拡散層１２８ｓは、コンタクト１３０ｓを介して、ソース線ＳＬと接続される。ソース線ＳＬは、Ｙ方向に連続して設けられている。  
コンタクト１３９、コンタクト１３０ｄ、コンタクト１３０ｓは、例えば、ｎ形にドープされたポリシリコン、ｐ形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタン（ＴｉＮ）などから形成されるものとすることができる。  
これらのコンタクトは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
【００２７】
中間配線層１３３ｄ、ソース線ＳＬは、例えば、ｎ形にドープされたポリシリコン、ｐ形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタン（ＴｉＮ）などから形成されるものとすることができる。  
ビット線ＢＬは、Ｙ方向に所定の間隔で配置されＸ方向に延びている。
【００２８】
裏打ち配線（第２配線）ＢＬＵは、ビット線ＢＬの下方に設けられている。また、ビット線ＢＬと裏打ち配線ＢＬＵとを接続するコンタクト１３９ａが、裏打ち配線ＢＬＵのＸ方向の両端部に設けられている。
【００２９】
裏打ち配線ＢＬＵは、例えば、ｎ形にドープされたポリシリコン、ｐ形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタン（ＴｉＮ）などから形成されるものとすることができる。この場合、裏打ち配線ＢＬＵと、中間配線層１３３ｄ、ソース線ＳＬとが同じ材料から形成されるものとすることができる。また、裏打ち配線ＢＬＵと、中間配線層１３３ｄは同じ層に形成することができる。    
なお、裏打ち配線ＢＬＵに関する詳細は後述する。
【００３０】
コンタクト１３９ａは、例えば、ｎ形にドープされたポリシリコン、ｐ形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、窒化チタン（ＴｉＮ）などから形成されるものとすることができる。  
コンタクト１３９ａは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
【００３１】
ソース線ＳＬ、ビット線ＢＬ、裏打ち配線ＢＬＵ、メモリセルＭＣのトランジスタなどの間には、例えばＳｉＯ２やＳｉＮなどから形成される層間絶縁膜１６８が設けられる。  なお、図示はしていないが、ビット線ＢＬの上部には、ＳｉＯ２やＳｉＮなどから形成される層間絶縁膜を介して配線などを設けるようにすることができる。
【００３２】
次に、裏打ち配線ＢＬＵに関してさらに例示をする。  
近年、半導体記憶装置の高密度化、高集積化が進むことによりメモリセルＭＣに接続されたビット線ＢＬが細く且つ長くなり、配線抵抗が増加する傾向にある。  
この場合、ビット線ＢＬに裏打ち配線ＢＬＵを裏打ちすれば配線抵抗を低減させることができる。
【００３３】
しかしながら、ビット線ＢＬに裏打ち配線ＢＬＵを単に裏打ちするようにしても配線抵抗を低減させる効果が減殺される場合がある。  
すなわち、半導体記憶装置の高密度化、高集積化により配線が細くなった場合、細線効果が生じる。ここで、細線効果とは、配線の幅寸法を短くして行くと配線材料の抵抗率が急激に高くなることをいう。特に、配線の幅寸法を電子平均自由工程付近の値とすれば、配線材料の抵抗率が急激に増大する傾向にある。なお、細線効果が生じる寸法は配線の材質などによって異なる。  
そのため、裏打ち配線ＢＬＵを設ける場合には、裏打ち配線ＢＬＵのＹ方向に沿った幅寸法（以下、適宜、配線幅寸法と称する）は、細線効果が発生しない長さとすることが好ましい。
【００３４】
ここで、ビット線ＢＬの配線幅寸法は大きくすることができない。  
それぞれのビット線ＢＬはメモリセルユニット４（ＮＡＮＤストリング）に接続されている。そのため、ビット線ＢＬの配線幅寸法を大きくするためには、メモリセルユニット４（ＮＡＮＤストリング）のＹ方向の間隔を大きくしなくてはならない。その結果、半導体装置１の微細化を妨げてしまうことになるからである。そのため、ビット線ＢＬは細線効果が発生しやすく、ビット線ＢＬの配線抵抗は高くなる傾向にある。
【００３５】
この場合、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬの配線幅寸法よりも短くすると、ビット線ＢＬよりも抵抗値の高い裏打ち配線ＢＬＵを並列に接続したことになるので、配線抵抗を低減させる効果が減殺されることになる。  
以上のことにより、裏打ち配線ＢＬＵの配線幅寸法はビット線ＢＬの配線幅寸法よりも長くなっている。
【００３６】
また、裏打ち配線ＢＬＵのＺ方向の位置と、中間配線層１３３ｄ及びソース線ＳＬのＺ方向の位置とを略同一とすれば、同一工程においてこれらを形成、加工することができる。  ここで、裏打ち配線ＢＬＵと中間配線層１３３ｄは伸びる方向が異なるなど、形状が大きく異なっている。しかし、裏打ち配線ＢＬＵの配線幅寸法はビット線ＢＬの配線幅寸法よりも長くなっているので、裏打ち配線ＢＬＵは比較的ラフなリソグラフィ条件で加工することができる。  
そのため、ビット線ＢＬの下方に設けられた裏打ち配線ＢＬＵを中間配線層１３３ｄ及びソース線ＳＬと同層に設けることが可能である。その結果、半導体装置１の生産性を向上させることができる。
【００３７】
前述したように、裏打ち配線ＢＬＵの配線幅寸法を長くするほど配線抵抗の低減効果を高めることができる。しかしながら、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬのピッチ寸法よりも長くすれば、隣接するビット線ＢＬの下方に設けられた裏打ち配線ＢＬＵ同士が干渉することになる。
【００３８】
本実施の形態においては、１つ以上のメモリセルブロック１０内においてビット線ＢＬのピッチ寸法を超える長さのピッチ寸法で裏打ち配線ＢＬＵを設けるとともに、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵを設ける位置を変化させるようにしている。その結果、すべてのビット線ＢＬに裏打ち配線ＢＬＵを設けることができる。  
また、裏打ち配線ＢＬＵのピッチ寸法をビット線ＢＬのピッチ寸法の整数倍とし、Ｙ方向において等ピッチ寸法で配置することにより、それぞれのビット線ＢＬに裏打ち配線ＢＬＵを規則的に接続することが出来る。その結果、それぞれのビット線ＢＬの配線抵抗を容易に一致させることが出来る。
【００３９】
図２、図３に例示をしたものは、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬの配線幅寸法の約２倍とした場合である。ここで、ビット線ＢＬのピッチ寸法がビット線ＢＬの配線幅寸法の約２倍となっている場合に、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬの配線幅寸法の約２倍とすれば隣接する裏打ち配線ＢＬＵ同士が干渉するおそれがある。すなわち、裏打ち配線ＢＬＵの配線幅をビット線ＢＬの配線幅寸法の約２倍以上とする場合には、裏打ち配線ＢＬＵのピッチ寸法をビット線ＢＬのピッチ寸法よりも長くする必要がある。  
そのため、図２、図３に表したように、１つのメモリセルブロック１０内においてビット線ＢＬのピッチ寸法の２倍のピッチ寸法で裏打ち配線ＢＬＵを設けるようにしている。すなわち、１つのメモリセルブロック１０内において１つ置きのビット線ＢＬに裏打ち配線ＢＬＵを設けるようにしている。  
そして、メモリセルブロック１０毎に裏打ち配線ＢＬＵを設ける位置を変化させるようにしている。すなわち、メモリセルブロック１０毎に、Ｙ方向において、ビット線ＢＬの１ピッチ寸法ずれた位置に裏打ち配線ＢＬＵを設けるようにしている。
【００４０】
なお、図２、図３に例示をしたものにおいては、メモリセルブロック１０毎に裏打ち配線ＢＬＵを設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、２つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵを設ける位置を変化させるようにしてもよい。すなわち、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵを設ける位置を変化させるようにすればよい。例えば、裏打ち配線ＢＬＵは、１つ以上のメモリセルブロック１０毎にビット線ＢＬの１ピッチ寸法ずれた位置に設けられるようにすることができる。
【００４１】
ここで、前述したように裏打ち配線ＢＬＵとソース線ＳＬとが同層に設けられる場合がある。この様な場合には、裏打ち配線ＢＬＵは、ソース線ＳＬを挟んで分割して設けられるようにすることができる。  
この場合、裏打ち配線ＢＬＵの端部近傍にはコンタクト１３９ａが設けられる場合がある。そこで、裏打ち配線ＢＬＵを分割する位置は、コンタクト１３９ａを設ける際の配線加工プロセスによるメモリセルＭＣへの影響がないか、もしくは、極めて影響が少ない箇所とすることが好ましい。すなわち、メモリセルＭＣの上方を避けた位置で裏打ち配線ＢＬＵを分割するようにすることが好ましい。
【００４２】
例えば、図１に例示をするように、裏打ち配線ＢＬＵのＸ方向の端部は、選択トランジスタＳ１及び選択トランジスタＳ２の少なくともいずれかの上方に設けられるようにすることができる。また、裏打ち配線ＢＬＵのＸ方向の端部は、選択トランジスタＳ１と隣接するワード線ＷＬとの間の上方、選択トランジスタＳ２と隣接するワード線ＷＬとの間の上方などに設けられるようにすることもできる。すなわち、裏打ち配線ＢＬＵのＸ方向の端部は、平面視においてメモリセルＭＣと重ならない位置に設けられるようにすることができる。  
この場合、裏打ち配線ＢＬＵのＸ方向の両端部は、１つのメモリセルブロック１０内に設けられるようにすることができる。
【００４３】
また、コンタクト１３９ａは、選択トランジスタＳ１及び選択トランジスタＳ２の少なくともいずれかの上方に設けられるようにすることができる。また、コンタクト１３９ａは、選択トランジスタＳ１と隣接するワード線ＷＬとの間の上方、選択トランジスタＳ２と隣接するワード線ＷＬとの間の上方などに設けられるようにすることもできる。すなわち、コンタクト１３９ａは、平面視においてメモリセルＭＣと重ならない位置に設けられるようにすることができる。
【００４４】
なお、第１の実施形態に係る半導体記憶装置の製造方法には、既知の技術を適用させることができるのでその説明は省略する。
［第２の実施形態］
図４、図５は、第２の実施形態に係る半導体記憶装置を例示する模式図である。  
この場合、図４は図１におけるＡ−Ａ’線断面図に相当し、図５は図１におけるＢ−Ｂ’線断面図に相当する。  
第２の実施形態に係る半導体記憶装置１ａにおいても裏打ち配線ＢＬＵ１と、中間配線層１３３ｄ及びソース線ＳＬと、が同層に設けられている。
【００４５】
また、図５に表すように、第２の実施形態に係る半導体記憶装置１ａにおいては、裏打ち配線ＢＬＵ１の配線幅寸法をビット線ＢＬの配線幅寸法の約５倍としている。  
そのため、前述した半導体記憶装置１の場合と比べて、配線抵抗をさらに低減させることができる。
【００４６】
図４、図５に表すように、本実施の形態においても、１つ以上のメモリセルブロック１０内において裏打ち配線ＢＬＵ１の配線幅寸法を超える長さのピッチ寸法で裏打ち配線ＢＬＵ１を設けるとともに、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ１を設ける位置を変化させるようにしている。  
すなわち、図５に表すように、１つのメモリセルブロック１０内においてビット線ＢＬのピッチ寸法の３倍のピッチ寸法で裏打ち配線ＢＬＵ１を設けるようにしている。つまり、１つのメモリセルブロック１０内において２つ置きのビット線ＢＬに裏打ち配線ＢＬＵ１を接続するようにしている。  
そして、メモリセルブロック１０毎に裏打ち配線ＢＬＵ１を設ける位置を変化させるようにしている。すなわち、Ｙ方向において、メモリセルブロック１０毎にビット線ＢＬの１ピッチ寸法ずれた位置に裏打ち配線ＢＬＵ１を設けるようにしている。  
そのため、裏打ち配線ＢＬＵ１同士が干渉することを防止することができる。また、３つ以上のブロック１０が配置された場合、すべてのビット線ＢＬに裏打ち配線ＢＬＵ１を設けることができる。
【００４７】
本実施形態は、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬの配線幅寸法の約２倍とした場合でも、細線効果により、裏打ち配線ＢＬＵの配線抵抗が上昇してしまう場合に有効である。
【００４８】
なお、図４、図５に例示をしたものにおいては、メモリセルブロック１０毎に裏打ち配線ＢＬＵ１を設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、２つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ１を設ける位置を変化させるようにしてもよい。すなわち、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ１を設ける位置を変化させるようにすればよい。
【００４９】
また、メモリセルブロック１０のＹ方向の両側に設けられる裏打ち配線ＢＬＵ１ａ、裏打ち配線ＢＬＵ１ｂの配線幅寸法も配線幅寸法の５倍とすることが好ましい。この場合には、Ｙ方向において裏打ち配線ＢＬＵ１ａ、１ｂが最外のビット線ＢＬよりもはみ出してしまう。そこで、Ｙ方向において半導体記憶装置の高密度化、高集積化を行うため、Ｙ方向の両側に設けられる裏打ち配線ＢＬＵ１ａ、裏打ち配線ＢＬＵ１ｂの配線幅寸法をビット線ＢＬの配線幅寸法の５倍よりも短くする場合がある。その様な場合であっても、裏打ち配線ＢＬＵ１ａ、裏打ち配線ＢＬＵ１ｂの配線幅寸法はビット線ＢＬの配線幅寸法よりも長くなるので、配線抵抗を低減させる効果を発揮させることができる。
【００５０】
図４、図５に表すように、本実施の形態においても、裏打ち配線ＢＬＵ１とソース線ＳＬとが同層に設けられる場合がある。この様な場合には、裏打ち配線ＢＬＵ１は、ソース線ＳＬを挟んで分割して設けられるようにすることができる。  
なお、裏打ち配線ＢＬＵ１の分割に関しては、前述した裏打ち配線ＢＬＵの分割の場合と同様のため、その説明は省略する。
［第３の実施形態］
図６は、第３の実施形態に係る半導体記憶装置を例示する模式図である。  
図７は、図６におけるＣ−Ｃ’線断面図である。  
図８は、図６におけるＤ−Ｄ’線断面図である。  
図６に表すように、第３の実施形態に係る半導体記憶装置１ｂにおいては、ビット線ＢＬの上方に裏打ち配線ＢＬＵ２を設けるようにしている。すなわち、ソース線ＳＬ及び中間配線層１３３ｄよりも上方の層に裏打ち配線ＢＬＵ２を設けている。
【００５１】
そのため、ソース線ＳＬが配設されていても裏打ち配線ＢＬＵ２が分割されることがなく、複数のメモリセルブロック１０に跨る長さの長い裏打ち配線ＢＬＵ２を設けることができる。すなわち、ビット線ＢＬの上方に設けられた裏打ち配線ＢＬＵ２は、平面視においてソース線ＳＬを跨ぐように設けることができる。  
そのため、コンタクト１３９ａの配設数を少なくすることができるので、配線抵抗を低減させることができる。また、裏打ち配線ＢＬＵ２の配設設計に関する自由度を高めることができる。
【００５２】
図７に表すように、本実施の形態においても、１つ以上のメモリセルブロック１０内において裏打ち配線ＢＬＵ２の配線幅寸法を超える長さのピッチ寸法で裏打ち配線ＢＬＵ２を設けるとともに、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ２を設ける位置を変化させるようにしている。  
すなわち、図７に表すように、１つまたは２つ以上のメモリセルブロック１０内においてビット線ＢＬのピッチ寸法の約２倍のピッチ寸法で裏打ち配線ＢＬＵ２を設けるようにしている。つまり、１つまたは２つ以上のメモリセルブロック１０内において１つ置きのビット線ＢＬに裏打ち配線ＢＬＵ２を設けるようにしている。  
そして、１つまたは２つ以上のメモリセルブロック１０において裏打ち配線ＢＬＵ２を設ける位置を変化させるようにしている。すなわち、Ｙ方向において、１つまたは２つ以上のメモリセルブロック１０においてビット線ＢＬの１ピッチ寸法ずれた位置に裏打ち配線ＢＬＵ２を設けるようにしている。  
そのため、裏打ち配線ＢＬＵ２の配線幅寸法がビット線ＢＬの配線幅寸法よりも長くなった場合でも、裏打ち配線ＢＬＵ２同士が干渉することを防止することができる。また、すべてのビット線ＢＬに裏打ち配線ＢＬＵ２を設けることができる。
【００５３】
また、図６、図８に表すように、ビット線ＢＬとソース線ＳＬとの間に絶縁層１７０が設けられている。  
絶縁層１７０は、例えば、ＳｉＯ２やＳｉＮなどから形成されるものとすることができる。この場合、絶縁層１７０は、一層であってもよいし、二層以上であってもよい。また、絶縁層１７０と前述した層間絶縁膜１６８とが一体的に設けられていてもよい。すなわち、ビット線ＢＬとソース線ＳＬとの間にも層間絶縁膜１６８が設けられるようにしてもよい。
【００５４】
次に、図６〜８に例示をした第３の実施形態に係る半導体記憶装置の製造方法について例示をする。  
なお、メモリセルＭＣ及び選択トランジスタＳ１、Ｓ２を形成するまでは、既知の製造方法を適用させることができるのでその説明は省略する。  
まず、メモリセルＭＣ及び選択トランジスタＳ１、Ｓ２を第１層間絶縁膜で覆う。その後、ソース線ＳＬとコンタクト１３０ｄを形成する位置において、第１層間絶縁膜にｐ形シリコン領域１２３が露出する開口を形成する。その後、この開口に導電材を埋め込み、第１層間絶縁膜の上面までエッチバックすることにより、ソース線ＳＬとコンタクト１３０ｄを形成する。
【００５５】
次に、第１層間絶縁膜、ソース線ＳＬ及びコンタクト１３０ｄの上面に絶縁層１７０を形成する。そして、ソース線ＳＬ上方の領域以外に形成されている絶縁層１７０を除去する。この際、プロセスのバラツキを考慮して、ソース線ＳＬよりもやや広い領域に絶縁層１７０を残すようにすることが好ましい。
【００５６】
次に、絶縁層１７０及び第１層間絶縁膜に第２層間絶縁膜を堆積させる。その後、ビット線ＢＬを形成する位置において、第２層間絶縁膜にコンタクト１３０ｄの上面が露出する溝を形成する。その後、溝に導電材を埋め込み、第２層間絶縁膜の上面までエッチバックすることにより、ビット線ＢＬを形成する。なお、その後の工程は、既知の製造方法を適用させることができるのでその説明は省略する。
［第４の実施形態］
図９、図１０は、第４の実施形態に係る半導体記憶装置を例示する模式図である。  
この場合、図９は図６におけるＣ−Ｃ’線断面図に相当し、図１０は図６におけるＤ−Ｄ’線断面図に相当する。  
第４の実施形態に係る半導体記憶装置１ｃにおいても、ビット線ＢＬの上方に裏打ち配線ＢＬＵ３が設けられている。すなわち、ソース線ＳＬよりも上方の層に裏打ち配線ＢＬＵ３を設けている。
【００５７】
また、図９に表すように、裏打ち配線ＢＬＵ３の配線幅寸法をビット線ＢＬの配線幅寸法の約５倍としている。  
そのため、前述した半導体記憶装置１ｂの場合と比べて、配線抵抗をさらに低減させることができる。
【００５８】
図９、図１０に表すように、本実施の形態においても、１つ以上のメモリセルブロック１０内において裏打ち配線ＢＬＵ３の配線幅寸法を超える長さのピッチ寸法で裏打ち配線ＢＬＵ３を設けるとともに、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ３を設ける位置を変化させるようにしている。  
すなわち、図９に表すように、１つ以上のメモリセルブロック１０内においてビット線ＢＬのピッチ寸法の３倍のピッチ寸法で裏打ち配線ＢＬＵ３を設けるようにしている。つまり、１つ以上のメモリセルブロック１０内において２つ置きのビット線ＢＬに裏打ち配線ＢＬＵ３を接続するようにしている。  
そして、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ３を設ける位置を変化させるようにしている。すなわち、Ｙ方向において、１つ以上のメモリセルブロック１０毎にビット線ＢＬの１ピッチ寸法ずれた位置に裏打ち配線ＢＬＵ３を設けるようにしている。  
そのため、裏打ち配線ＢＬＵ３同士が干渉することを防止することができる。また、３つ以上のブロック１０が配置された場合、すべてのビット線ＢＬに裏打ち配線ＢＬＵ３を設けることができる。
【００５９】
本実施形態は、裏打ち配線ＢＬＵの配線幅寸法をビット線ＢＬの配線幅寸法の約２倍とした場合でも、細線効果により、裏打ち配線ＢＬＵの配線抵抗が上昇してしまう場合に有効である。
【００６０】
なお、図９、図１０に例示をしたものにおいては、２つのメモリセルブロック１０毎に裏打ち配線ＢＬＵ３を設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、１つのメモリセルブロック１０毎、あるいは３つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ３を設ける位置を変化させるようにしてもよい。すなわち、１つ以上のメモリセルブロック１０毎に裏打ち配線ＢＬＵ３を設ける位置を変化させるようにしてもよい。
【００６１】
また、メモリセルブロック１０のＹ方向の両側に設けられる裏打ち配線ＢＬＵ３ａ、裏打ち配線ＢＬＵ３ｂの配線幅寸法も配線幅寸法の５倍とすることが好ましい。この場合には、Ｙ方向において裏打ち配線ＢＬＵ３ａ、３ｂが最外のビット線ＢＬよりもはみ出してしまう。そこで、Ｙ方向において半導体記憶装置の高密度化、高集積化を行うために、Ｙ方向の両側に設けられる裏打ち配線ＢＬＵ３ａ、裏打ち配線ＢＬＵ３ｂの配線幅寸法をビット線ＢＬの配線幅寸法の５倍よりも短くする場合がある。その様な場合であっても、裏打ち配線ＢＬＵ３ａ、裏打ち配線ＢＬＵ３ｂの配線幅寸法はビット線ＢＬの配線幅寸法よりも長くなるので、配線抵抗を低減させる効果を発揮させることができる。
【００６２】
以上、実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。  
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。  
例えば、裏打ち配線の配線幅寸法がビット線の配線幅寸法の２倍、５倍の場合を例示したが、これらに限定されるわけではない。裏打ち配線の配線幅寸法は、ビット線の配線幅寸法よりも長くなっていればよい。また、裏打ち配線のＸ方向の長さ、配設数なども例示をしたものに限定されるわけではなく適宜変更することができる。  
また、実施形態においては、裏打ち配線間の間隔がビット線ＢＬ間の間隔とほぼ同じとなる例で説明したが、裏打ち配線間の間隔はビット線ＢＬ間の間隔と同じ場合に限られない。また、裏打ち配線の配線は等間隔で配置されている場合に限られない。例えば、メモリセルブロック１０内においてランダムに配置されていても良いし、裏打ち配線の間に、裏打ち配線と同じ層で他の配線が配置されていても良い。  
また、本実施の形態に係る半導体記憶装置がＮＡＮＤ型ＥＥＰＲＯＭである場合について例示をしたがこれに限定されるわけではない。各種の不揮発性半導体記憶装置や、各種の揮発性半導体記憶装置などであってもよい。  
また、前述した半導体記憶装置が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００６３】
１  半導体記憶装置、１ａ  半導体記憶装置、１ｂ  半導体記憶装置、１ｃ  半導体記憶装置、４  メモリセルユニット、１０  メモリセルブロック、１３９ａ  コンタクト、１７０  絶縁層、ＢＬ  ビット線、ＢＬＵ  裏打ち配線、ＢＬＵ１  裏打ち配線、ＢＬＵ２  裏打ち配線、ＢＬＵ３  裏打ち配線、ＭＣ  メモリセル、ＳＬ  ソース線、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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