(57)【要約】      （修正有）【課題】超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因であるが、コンピュータによる設計の高度な自動化（ＥＤＡ）手段の様々なプロセスが存在する中でのスキュー調和がとれたクロックツリーを実現する。【解決手段】参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有しており、前記制御信号に応じてホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに掛けてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させる。【選択図】図３
2012165294.tif 000002
【特許請求の範囲】
【請求項１】
参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、  位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【請求項２】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項３】
ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える請求項１に記載の信号デスキュー装置。
【請求項４】
一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える請求項１〜３のいずれかひとつに記載の信号デスキュー装置。
【請求項５】
印加電圧が交流電圧である請求項２〜４のいずれかひとつに記載の信号デスキュー装置。
【請求項６】
参照信号とローカル信号のそれぞれがクロック信号である、請求項１〜５のいずれかひとつに記載の信号デスキュー装置。
【請求項７】
請求項１〜６のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【請求項８】
スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする請求項７に記載の低スキュー信号回路。
【請求項９】
信号デスキュー装置がＨ字状ツリーとなって繋がっている請求項７または８に記載の低スキュー信号回路。
【請求項１０】
ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【請求項１１】
参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【請求項１２】
請求項１〜６に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【請求項１３】
設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する請求項１２に記載の信号デスキュー方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号デスキュー装置および信号デスキュー方法に関する。より詳細に、本発明はサブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のオンチップスキューモニタリングおよび自動ストレス印加スキームを備えたホットキャリアインジェクション（ＨＣＩ）ストレス印加を用いた信号デスキュー装置および信号デスキュー方法に関する。
【背景技術】
【０００２】
プロセッサやメモリー装置などの集積回路は、一般に、デジタルデータ信号とクロック信号を用いて、相互に通信できるようになっている。クロック信号とデータ信号は、通常、相互に同期して位相を揃えてクロック信号によってデータをラッチすることができる。
【０００３】
高機能デジタルシステムではデータ通信速度が速くなっており、また、そのような高機能デジタルシステムの電子部品を繋ぐ銅線や光ケーブルやプリント回路基板配線などの信号線の長さが長くなっているので、並列インターコネクションのためにそれぞれの信号線の受信末端におけるデータ到達時間のスキューが重要になっている。信号線それぞれのスキューはケーブル、接続器またはプリント回路基板配線におけるそれぞれの特性や長さの相違から生じる。さらにスキューは高速データ転送になるほど悪化する。
【０００４】
従来のデスキュー技術として、特許文献１は、可変遅延モジュールと制御モジュールとを有するクロックデスキュー回路を開示している。可変遅延モジュールにはデジタル入力クロック信号を受け取るための入力端子と、アナログ制御信号を受け取るための制御端子と、制御信号の値によって連続的に変化される時間間隔で典型的な信号エッジ（すなわち、立上りエッジまたは立下りエッジ）が遅れるように入力端子からバッファーに入力クロック信号を伝えるための遅延回路とが備わっている。制御モジュールには、遅れたクロック信号を遅延モジュールのバッファーから受け取るためのフィードバック線と、入力クロック信号を伝送するためのもう一つの線と、制御信号生成回路とが備わっている。  この制御信号生成回路は、バッファーからの遅れたクロックエッジが入力クロックエッジに比べて１クロック周期未満で遅れたときまたは進んだときに、遅延時間間隔を増加させる大きさを持った制御信号を遅延モジュールの制御端子に送る。
【０００５】
また、特許文献２は、ある値のストリングと補完値のストリングとの間の転移点を含むデジタルデータストリームを受け取る過程、大体の転移点を検出して転移点を概算する過程、  内部データシーケンスを概算転移点に時間的に整合させ線形フィードバックシフト記録器を起動させる過程、トレーニングシーケンスを受け取って入力振幅オフセットをスイープする過程、および  トレーニングシーケンスからのデータと線形フィードバックシフト記録器からのデータとを比較する過程を有する方法を開示している。
【０００６】
ところで、超低圧ＶDDデジタル回路においては、クロックスキューは厳密な時間収率の劣化を招く大きな原因である。コンピュータによる設計の高度な自動化（ＥＤＡ）手段は平衡ＲＬＣ回路網を持つクロックツリーを合成することができるが、様々なプロセスが存在する中でスキュー調和がとれたクロックツリーを実現することは困難である。
【０００７】
スキューを緩和するために、非特許文献１はローカルクロックバッファーにクロックバーニアデバイス（ＣＶＤｓ）を挿入したインテル社製イタニウムファミリー・プロセッサー（図１）を開示している。クロック位相を比較した後、ＣＶＤｓが進んだクロックを遅らせて最も遅れているクロックに合わせる。しかしながら、この手法は、i) 遅延がVthに対して指数的に変動するのでゲートサイジングによる遅れ調整は無力であること、ii) クロックスキューの３σ／μは通常のＶDDにおけるものに比べて１０倍に悪化するので、そのような広いレンジのスキューに対応するにはクロックバッファー内のＣＶＤｓを実現困難な個数にしなければならないこと（図２）、iii) ＣＶＤｓでは設定ビットを書き込むためにファームウェア（たとえば  電気的に設定可能なフューズ）が必要であるため  面積オーバーヘッドを悪化させることから、超低圧ＶDD領域に移行することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許５８９８２４２
【特許文献２】米国特許７３６２８３７
【非特許文献】
【０００９】
【非特許文献１】P. Mahoney, E. Fetzer, B. Doyle, S. Naffziger, "Clock Distribution on a Dual-Core, Multi-Threaded Itanium-Family Processor," ISSCC Dig. of Tech. Papers, pp. 292-293, Feb. 2005.
【非特許文献２】T. Ong, M. Levi, P. Ko, C. Hu, "Recovery of Threshold Voltage After Hot-Carrier Stressing," IEEE Transactions on Electron Devices, vol. 35, no. 7, pp. 978-984, Jul. 1988.
【非特許文献３】J. Hicks, D. Bergstrom, M. Hattendorf, J. Jopling, J. Maiz, S. Pae, C. Prasad, J. Wiedemer, "45nm Transistor Reliability," Intel Technology Journal, vol. 12, issue 2, pp. 131-144, Jun. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、サブスレッショルドデジタル回路またはニアスレッショルドデジタル回路のためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持ったホットキャリアインジェクション（ＨＣＩ）ストレス印加を利用することによる信号デスキュー装置および信号デスキュー方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明者は上記目的を達成するためにホットキャリアインジェクションの検討を進めた結果、参照信号とローカル信号を受け取り、参照信号とローカル信号を比較して位相差を検出し、次いで位相差の値に従ってホットキャリアインジェクションストレスをローカル信号バッファーに加えると、ローカル信号が遅延されて信号の位相を一致させることができることを見出した。本発明はこれらの知見に基づいてさらに検討を重ねた結果完成するに至った。
【００１２】
すなわち、本発明は以下の態様を含む。
〔１〕  参照信号およびローカル信号を受信し、それらを比較して位相差を検出するための位相比較器、  位相差の値に関連して制御信号のオン／オフを切り替えるための制御回路、およびローカル信号バッファーを有し、
前記ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有し、前記制御信号に従ってホットキャリアインジェクションストレスをｎＭＯＳトランジスタまたはｐＭＯＳトランジスタに加えてｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのしきい値電圧を増加させることを特徴とする信号デスキュー装置。
【００１３】
〔２〕  ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも高くなるようにｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１４】
〔３〕  ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに電圧を印加することによってホットキャリアインジェクションストレスを加える〔１〕に記載の信号デスキュー装置。
【００１５】
〔４〕  一回あたり０．１〜１００秒間のホットキャリアインジェクションストレスを繰り返し加える〔１〕〜〔３〕のいずれかひとつに記載の信号デスキュー装置。
【００１６】
〔５〕  印加電圧が交流電圧である〔２〕〜〔４〕のいずれかひとつに記載の信号デスキュー装置。
【００１７】
〔６〕  参照信号とローカル信号のそれぞれがクロック信号である、〔１〕〜〔５〕のいずれかひとつに記載の信号デスキュー装置。
【００１８】
〔７〕  〔１〕〜〔６〕のいずれかひとつに記載の信号デスキュー装置を複数有し且つ該信号デスキュー装置に接続されたスキャンチェインをさらに有する回路であって、該スキャンチェインはすべての設定ビットを初期化する機能、候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有し、そしてホットキャリアインジェクションストレスを制御信号に従って信号デスキュー装置のそれぞれに加えることを特徴とする低スキュー信号回路。
【００１９】
〔８〕  スキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有し、それによって総ストレス印加電流が信号デスキュー装置の最大許容電流を超えないようにする〔７〕に記載の低スキュー信号回路。
【００２０】
〔９〕  信号デスキュー装置がＨ字状ツリーとなって繋がっている〔７〕または〔８〕に記載の低スキュー信号回路。
【００２１】
〔１０〕  ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する信号バッファーであって、
入力信号が第一インバータに入力され、第一インバータからの出力信号が第二インバータに入力され、前記スイッチが、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにまたはドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるように、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに印加される電圧を制御することを特徴とする信号バッファー。
【００２２】
〔１１〕  参照信号とローカル信号を受け取る過程、参照信号とローカル信号とを比較して位相差を検出する過程、ローカル信号バッファーにホットキャリアインジェクションストレスを加えて位相差の値に従ってローカル信号を遅らせる過程を有する、信号デスキュー方法。
【００２３】
〔１２〕  〔１〕〜〔６〕に記載のいずれかひとつの信号デスキュー装置のすべての設定ビットを初期化する過程、信号デスキュー装置のうちから候補となる信号デスキュー装置を探すために設定ビットをスキャンアウトする過程、候補となる信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする過程、および制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える過程を有する信号デスキュー方法。
【００２４】
〔１３〕  設定ビットをスキャンインする前に設定ビットの一部をマスクする過程をさらに有する〔１２〕に記載の信号デスキュー方法。
【発明の効果】
【００２５】
本発明によれば、ホットキャリアインジェクション（ＨＣＩ）ストレスを利用した信号デスキュー装置および信号デスキュー方法が提供される。本発明によれば、サブスレッショルドまたはニアスレッショルドデジタル回路などのためのオンチップスキューモニタリングおよび自動ストレス印加スキームを持つ低スキュー信号回路が提供される。さらに本発明に係る信号デスキュー装置および信号デスキュー方法を用いることによって、超低圧VDDデジタル回路における時間収率損を減らすし、また低スキュー回路を容易に設計することができる。
【図面の簡単な説明】
【００２６】
【図１】クロックバーリエデバイス（ＣＶＤｓ）を有する従来のクロックバッファーを示す回路図である。
【図２】VDDに対するクロックバッファー中のＣＶＤｓの必要数が急激に増加することを示す図である。
【図３】本発明によって提供される、ＨＣＩで調整されるクロックバッファー（ＨＴＣＢ）の概念を示す回路図である。
【図４】図３中のトランジスタＭ1におけるVthシフトを示す図である。
【図５】ＨＣＩストレスを加えた後にCKLOCALにおける遅延の増加を示す図である。
【図６】領域毎にオンチップスキューモニタリングおよび自動ストレス印加スキームを有するＨ字状クロックツリーの一態様を示す図である。
【図７】オンチップスキューモニタリング用の位相比較器とＨＴＣＢの実行を示す回路図である。
【図８】自動化されたストレス印加過程のフローチャートを示す図である。
【図９】（ａ）ストレス電流に対するストレス電圧VDD、（ｂ）１０個のチップのストレス時間、および（ｃ）ＨＣＩ調整の前後における０．４Ｖ  VDDで正規化されたスキューを示す図である。
【図１０】（ａ）ＨＣＩ調整前の、（ｂ）ＨＣＩ調整後の、（ｃ）CKREFの上昇時間がほとんど影響を受けないことを示すために（ｂ）のCKREF上に（ａ）のCKREFを重ね合わたときの、および（ｄ）ＨＣＩ調整によって遅延されたCKLOCALを、０．５Ｖ  VDDにおいて測定されたクロック波形で示す図である。
【図１１】４０ｎｍＣＭＯＳにクロックツリーのダイ顕微鏡写真の一例を示す図である。
【図１２】ｎＭＯＳトランジスタ上において一般的に生じるＨＣＩ効果を示す図である。
【発明を実施するための形態】
【００２７】
本発明の詳細を以下に説明する。
【００２８】
図１２に、ｎＭＯＳトランジスタにおいて一般的に生じるＨＣＩ効果を示す。ホットキャリアインジェクション（ＨＣＩ）は、ソリッドステート電子素子または半導体電子素子において電子または正孔のいずれかが、ポテンシャル障壁を乗り越えるのに必要十分な動的エネルギーを得て、界面準位を壊す現象である。酸化物の中にそのような可動性キャリアが在ると多数の物理的ストレス作用を引き起こす。該作用は長期に亘って素子の特性を大幅に変化させる。ストレスの蓄積によって、しきい値電圧などの回路パラメータにずれを最終的に引き起こす。
【００２９】
ＨＣＩストレス印加を実施するためには、(i) 大電流をＭＯＳトランジスタのチャネルを通して流して電子を活性化し、その電子をホットキャリアにするか、または(ii) 高圧VDSを印加してチャネルキャリアを加速するためにドレインの高電子領域を形成し、それによって電離衝突と電子なだれの増大が生じて、電子−正孔対を生じさせる。当該対をゲート−酸化物に注入することができる。具体的に、ホットキャリアインジェクションストレスを実行するために、電圧をｎＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるようにするか、または電圧をｐＭＯＳトランジスタのドレイン、ゲートおよび／またはソースに印加してドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧よりも低くなるようにする。
【００３０】
ＨＣＩストレスを加えると、最終的に、しきい値電圧Vthが増加する結果となる。図４に示すとおり、ストレスを除去するとVthはある程度に回復する。有意な量のキャリアを素子の総寿命が捕らえるので、このVthの増加は記憶される（非特許文献２参照）。ＨＣＩストレスは繰り返し加えてもよい。該繰り返される２つのストレス印加の間の待機時間は数分間であってもよい。注入されたキャリアが捕捉されなくてもよい。復帰効果は次のストレス印加の際に考慮することができる。Vthの増加は図５に示すようにＭＯＳトランジスタの応答時間を長引かせる。印加毎のストレス印加時間が短くなるほど、加えられる遅延の解消効果が高く、過剰なストレス印加を防ぐ。ホットキャリアインジェクションストレスの印加時間は、一印加につき、好ましくは０．１〜１００秒間、より好ましくは１〜１０秒間である。温度を上げるとＨＣＩ効果を増大させることができるけれどあまり推奨しない。ＡＣストレスの印加はＤＣストレスの印加に比べて効果的である。通常、ＨＣＩはｐＭＯＳトランジスタよりもｎＭＯＳトランジスタにおいて強い効果をもたらす。
【００３１】
（信号バッファー）
本発明に係る信号バッファーは、ｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有する第一インバータ、第二インバータ、およびスイッチを有する。本発明に係る信号バッファーのコンセプトを図３に示す。
【００３２】
本発明の信号バッファーにおいては、スイッチが、第一インバータの中にあるｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのドレイン、ソースおよび／またはゲートに掛かる電圧を制御する。ｎＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より高くなるときに、ホットキャリアインジェクションストレスがｎＭＯＳトランジスタに加わる。ｐＭＯＳトランジスタでは、ドレイン電圧がソース電圧とほぼ同じになり且つゲート電圧がドレイン電圧より低くなるときに、ホットキャリアインジェクションストレスがｐＭＯＳトランジスタに加わる。入力信号が第一インバータに入力される。入力信号は、ＨＣＩストレスが加えられたＭＯＳトランジスタを有する第一インバータにおいて遅れる。第二インバータにおいて、第一インバータからの出力信号を再びはっきりさせてスルーレートを高めることができる。
【００３３】
結果的に、図５に示すように、ＨＣＩストレスが加えられた信号バッファー（以下、ＨＴＣＢ）の遅れも増えるので、サブスレッショルド／ニアスレッショルド領域で特に優れている。図５に示すＨＴＣＢにおいては、回路の中にあるタイミング素子が立上りクロックエッジによって引き起こされ、クロック負荷変化に依拠しないので、第一インバータ内のＭ1だけがストレスを掛けられる必要がある。
【００３４】
（信号デスキュー装置）
本発明に係る信号デスキュー装置は、位相比較器、制御回路、およびローカル信号バッファーを有するものである。本発明に係る信号デスキュー装置の一形態を図７に示す。位相比較器は、参照信号およびローカル信号を受信し、それらを比較して位相差を検出するためのものである。位相比較器は、スタンダードセルから構成されるものであってもよく、それゆえに統合できるものであってもよい。制御回路は、位相差の値に関連してCONFIG BITなどの制御信号のオン／オフを切り替えるためのものである。ローカル信号バッファーはｎＭＯＳトランジスタおよび／またはｐＭＯＳトランジスタを有するもので、前に述べた本発明に係る信号バッファーであってもよい。制御信号によって信号バッファーのスイッチを操作する。位相差の値が所定のしきい値を超えた場合は、制御信号がオンに切り替わり、ＭＯＳトランジスタにＨＣＩストレスが加わる。参照信号とローカル信号のそれぞれは、通常、クロック信号である。
【００３５】
（低スキュー信号回路）
本発明に係る低スキュー信号回路は複数の信号デスキュー装置と、該信号デスキュー装置に接続されたスキャンチェインを有するものである。信号デスキュー装置は前述の本発明に係る装置である。
【００３６】
スキャンチェインはすべての設定ビットを初期化する機能、前記信号デスキュー装置の中から候補となる信号デスキュー装置を見つけ出すために設定ビットをスキャンアウトする機能、および候補となった信号デスキュー装置に制御信号を出力するために設定ビットをスキャンインする機能を有する。制御信号に従って候補となった信号デスキュー装置にホットキャリアインジェクションストレスを加える。好ましいスキャンチェインは設定ビットをスキャンインする前に設定ビットの一部をマスクする機能をさらに有する。マスクキングによってホットキャリアインジェクションストレスが候補装置に加わるのを部分的に止めて、総ストレス電流が信号デスキュー装置の最大許容電流を超えないようにすることができる。スキャニング操作毎にマスキング領域を変更してもよい。ＨＣＩストレスを印加された信号デスキュー装置のそれぞれはそれぞれのローカル信号を遅らせてグローバルクロック信号または参照クロック信号のような最も遅延した信号に揃える。本発明の低スキュー信号回路では、信号デスキュー装置がＨ字状ツリーとなって繋がっていることが好ましい。
【００３７】
たとえば、平衡負荷を用いたグリッドベースのＨ字状クロックツリーは図６に示すような広がりをしている。領域０、１および２で組み立てられている。各領域において、遅延素子がローカル参照クロック（CKREF）を出力する。CKREFは設計時にいずれのローカルクロック（CKLOCAL）よりも相対的に遅れるように予め定められた、人為的な最遅延クロックである。そうでなければ、参照としての最遅延ローカルクロックを探す作業を行わなければならない。CKREFの位相情報はその領域に送られ、ＨＴＣＢがストレスを印加されてCKREFにCKLOCALを合わせ込む。デスキューはチップ上の同じ領域にあるCKLOCALにだけ適用され、本発明の有効性が証明されたことがわかる。ここに提案したデスキュー調整スキームは他のクロックツリーレベルにも展開することができる。
【００３８】
図８は自動化されたストレス印加過程のフローチャートを示す図である。初期において、位相比較器内のすべてのCONFIGビットがスキャンチェインによって「１」に初期化される。評価時において、図７に示すＤ−フリップフロップＩ1およびＩ2をクロスサンプリングしてCKREFとCKLOCALの位相を比較する。位相差を検出した場合はCONFIGビットを「０」にリセットする。Ｉ1およびＩ2のセットアップ時間によって準安定状態を回避するための保護周波数帯を規定し、遅延の解消度合を保護周波数帯に制限する。低活性CONFIGビットは、接続されたＨＴＣＢにストレスを印加すべきかどうかを表示する。ストレス印加時において、GLOBAL SIGNAL STRESSは「０」にアサートされる。通常電圧１．１Ｖ  VDDより大きく高くなるほどにVDDが上昇する。「０」CONFIGビットはグランドレベルで維持される。「１」CONFIGビットはＩ3中のラッチの結果VDDレベルに応じて従う。したがって、レベルシフターは必要ない。０ＶとVDDの間で振幅するＡＣ信号はSEMI-GLOBAL CLKに適用される。CONFIGが「０」の場合、Ｍ1およびＭ2は同時にオンに切り替えられ、大電流が図７に示すＨＴＣＢの中にあるｎＭＯＳトランジスタＭ4に流入し、ＨＣＩストレス印加状態になる。
【００３９】
ストレス印加の間ずっと大きな電流が流れる（図９（ａ）参照）。ストレス印加電流は一つのＨＴＣＢにつき１ｍＡを超えるかもしれない。１００以上のＨＴＣＢを有する大型回路では、総ストレス印加電流はパワーグリッドによって許容される最大電流を超えるかもしれない。この問題を解決するために、III-V過程で位相比較器のCONFIGビットをスキャンアウトし、「０」ビットの部分を「１」としてマスクし、CONFIGビットを再度スキャンインする。そのようなことで連続してチップにストレスを印可する。I、IIIおよびV過程が通常電圧１．１Ｖ  VDDで行われて正確なスキャン機能が保証される。II過程が目標とされる超低圧VDDで行われる。ホールドタイムのデバックのように、設計調整において選択的ストレス印加のためにスタンドアロンでVおよびVI過程を使用することもできる。
【実施例】
【００４０】
本発明の実施例を示して本発明をより具体的に説明する。これらは本発明を説明するためだけの例であって、本発明はこれらによって限定されない。
【００４１】
図１１に示すように、グリッドベースの平衡負荷を有するＨ型クロックツリーを４０ｎｍ  高ｋＣＭＯＳプロセスの１．１×０．８ｍｍ2ダイの上に配線した。
【００４２】
適切なストレス印加電圧VDDは個別のプロセス技術に従う。本実施例では、２．５Ｖ  VDDを採用し、デバイスは３．０Ｖ  VDD超でも耐え得る。毎回のストレス印加時間は５秒とした。面積オーバーヘッドを最小化するために、ＨＴＣＢに別のパワーネットを適用しないので、バイアス温度不安定性［ＢＴＩ］（非特許文献３）が起きて、同じパワーグリッドを共同で使用する他の論理ゲートを劣化するかもしれない。他のゲートにおけるＢＴＩを軽減するために、この実験では２５℃室温にてＡＣストレス印加をＨＴＣＢに適用した。０．４Ｖ  VDDにおける測定結果を図９に示した。平均して、ＨＣＩ調整によって８倍以上スキューが低減された（図９（ｃ））。ダイあたり１３５秒のストレス印加時間を要した（図９（ｂ））。なお、高ｋプロセスを使用した。高ｋ誘電体以外のプロセスでは、ストレス印加時間はより短くすることができる。
【００４３】
図９（ｃ）に示すように、調整から２週間経過時においても、大きな立ち直りは観測されなかった。図９（ｃ）中の線を外挿することによって、多くの民生用電子デバイスの耐用年数をカバーするのに十分な期間、すなわち数年間はずっと注入されたキャリアが捕らわれているであろう。
【００４４】
図１０（ａ）および（ｂ）に、０．５Ｖ  VDDにて調整する前および調整した後のクロック立ち上がりエッジとスキューの測定結果を示す。クロック信号はプローブパッドを介して入力されるので、立ち上がり時間とスキューの絶対値は大きくなる。図１０（ｃ）および（ｄ）に、図１０（ａ）と図１０（ｂ）とを重ねたものを示す。図１０（ｃ）に示すとおり、ＨＣＩストレス印加後、CKREFの立ち上がり時間と波形はほとんど影響を受けない。一方、図１０（ｄ）に示すとおり、CKLOCALは遅れる。これによって、ＨＴＣＢに選択的にストレス印加したときの効果が確認された。将来的には、提案したＨＣＩストレス印加方法は、ウェハー・バーインテストの形で組み込むことがたぶんできる。
【産業上の利用可能性】
【００４５】
本発明の信号バッファー、デスキュー信号装置、および低デスキュー信号回路は、集積回路に、好ましくは高速で相互に通信を行うプロセッサやメモリー素子などの超低圧ＶDDデジタル回路に有用である。
【図１】
2012165294.tif 000003
【図２】
2012165294.tif 000004
【図３】
2012165294.tif 000005
【図４】
2012165294.tif 000006
【図５】
2012165294.tif 000007
【図６】
2012165294.tif 000008
【図７】
2012165294.tif 000009
【図８】
2012165294.tif 000010
【図９】
2012165294.tif 000011
【図１０】
2012165294.tif 000012
【図１１】
2012165294.tif 000013
【図１２】
2012165294.tif 000014
【外国語明細書】
SPECIFICATION
METHOD AND APPARATUS FOR SIGNAL DESKEW
TECHNICAL FIELD
[0001]        The present invention relates to a signal deskew apparatus and a method of signal deskew.  More particularly, the present invention relates to a signal deskew apparatus and a method of signal deskew by employing hot-career injection (HCI) stressing with on-chip skew monitoring and an auto-stressing scheme for sub / near threshold digital circuits.
BACKGROUND ART
[0002]        Integrated circuits such as processors and memory devices typically communicate with each other using digital data signals and clock signals.  Clock signals and data signals are typically timed or phase aligned with respect to each other, so that the clock signals can be used to latch the data.
[0003]        As data communication speeds increase in high performance digital systems and as the length of signal lines, for examples copper or optical cables or printed circuit board traces, connecting the components of such high performance digital systems increases, the skew of the data arrival time at the receiving end of each signal line for parallel interconnections becomes significant.   The skew on each signal line results from differences in the characteristics and length of each cable, connector or printed circuits board trace.  Moreover, the skew is aggravated by the high data transfer rates.
[0004]        As conventional deskew technique, PLT 1 discloses a clock deskew circuit comprising a variable delay module and a control module.  Included in the variable delay module are an input terminal for receiving a digital input clock signal, a control terminal for receiving an analog control signal, and a delay circuit which propagates the input clock signal from the input terminal to a buffer such that certain type signal edges (i.e., rising edges or falling edges) are delayed for a time interval which is varied in a continuous fashion by the magnitude of the control signal.  Included in the control module is a feedback lead which receives the delayed clock signal from the buffer of the delay module, another lead which carries the input clock signal, and a control signal generating circuit.  This control signal generating circuit sends the control signal to the control terminal of the delay module with a magnitude that increases the delay time interval when the delayed clock edges from the buffer lag the corresponding input clock edges by less than one clock cycle, and vice versa.
[0005]        Also, PLT 2 discloses a method comprising the steps of : receiving a digital data stream that includes a transition point between a string of one value and a string of a complementary value;  detecting an estimated transition point to approximate the transition point;  time aligning an internal data sequence to the estimated transition point, wherein time aligning comprises starting a linear feedback shift register;   receiving a training sequence, wherein receiving a training sequence comprises sweeping an input amplitude offset;  and comparing data from the training sequence and data from the linear feed back shift register.
[0006]        By the way, for ultra-low-VDD digital circuits, clock skew is a major cause of severe timing yield degradation.  Although advanced electronic design automation (EDA) tools can synthesize clock trees with balanced RLC networks, achieving skew-matched clock trees in the presence of process variations is still difficult.
[0007]        To alleviate skew, NPL 1 discloses the Intel's Itanium-family processors insert clock vernier devices (CVDs) at local clock buffers (Fig. 1).   After comparing clock phases,  CVDs can add delay to any fast clock,  hence accommodating the latest clock.  Unfortunately, this approach cannot migrate to the ultra-low-VDD regime because :  i) tuning delay by gate sizing is ineffective since delay is exponentially affected by Vth variations.  ii) 3σ/μ of clock skew becomes tens of times worse compared to at the nominal VDD.  Such a wide spread implies an impractically large number of CVDs in a clock buffer (Fig. 2).  iii) CVDs require firmware (e.g., electrical fuse) to edit configuration bits, which also exacerbates area overhead.
PRIOR ART DOCUMENTS
PATENT LITERATURE
[0008]        PLT 1 : US 5898242 A
PLT 2 : US 7362837 B2
NON PATENT LITERATURE
[0009]        NPL 1 : P. Mahoney, E. Fetzer, B. Doyle, S. Naffziger, "Clock Distribution on a Dual-Core, Multi-Threaded Itanium-Family Processor," ISSCC Dig. of Tech. Papers, pp. 292-293, Feb. 2005.
NPL 2 : T. Ong, M. Levi, P. Ko, C. Hu, "Recovery of Threshold Voltage After Hot-Carrier Stressing," IEEE Transactions on Electron Devices, vol. 35, no. 7, pp. 978-984, Jul. 1988.
NPL 3 : J. Hicks, D. Bergstrom, M. Hattendorf, J. Jopling, J. Maiz, S. Pae, C. Prasad, J. Wiedemer, "45nm Transistor Reliability," Intel Technology Journal, vol. 12, issue 2, pp. 131-144, Jun. 2008. 
SUMMARY OF THE INVENTION
PROBLEMS TO BE RESOLVED BY THE INVENTION
[0010]        An object of the present invention is to provide a signal deskew apparatus and a method of signal deskew by employing hot-career injection (HCI) stressing with on-chip skew monitoring and an auto-stressing scheme for sub / near threshold digital circuits.
MEANS OF SOLVING THE PROBLEMS
[0011]        The present inventor has earnestly proceeded with studies of a hot-carrier injection in order to achieve the above objects.   As a result, he found out that receiving a reference signal and a local signal, comparing the reference signal and the local signal to detect phase difference, and then putting a hot-carrier injection stress on a local signal buffer depending on the value of the phase difference can delay the local signal so as to phase align the signals.  The present invention has been completed by further research based on the findings.
[0012]        That is, the present invention includes :
[1] A signal deskew apparatus comprising :
a phase comparator for receiving and comparing a reference signal and a local signal so as to detect phase difference, 
a control circuit for turning on or off a control signal relative to the value of the phase difference, and
a local signal buffer;
in which the local signal buffer comprises an nMOS transistor and / or a pMOS transistor,  and  
a hot-carrier injection stress is put on the nMOS transistor or the pMOS transistor so as to increase threshold voltage of the nMOS transistor or the pMOS transistor depending on the control signal.
[0013]        [2] The signal deskew apparatus according to [1], in which the hot-carrier injection stress is achieved by applying a voltage on a drain, a gate and / or a source in the nMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage.
[0014]        [3] The signal deskew apparatus according to [1], in which the hot-carrier injection stress is achieved by applying a voltage on a drain, a gate and / or a source in the pMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is smaller than the drain voltage.
[0015]        [4] The signal deskew apparatus according to any one of [1] to [3], in which the hot-carrier injection stress is reiterated, and period of the hot-carrier injection stress is 0.1 to 100 seconds per iteration.
[0016]        [5] The signal deskew apparatus according to any one of [2] to [4], in which the applied voltage is alternate current voltage.
[0017]        [6] The signal deskew apparatus according to any one of [1] to [5], in which each of the reference signal and the local signal is a clock signal.
[0018]        [7] A low skew signal circuit comprising :
a plurality of signal deskew apparatuses according to any one of [1] to [6], and
a scan chain connected to the signal deskew apparatuses;
in which the scan-chain has workings of initializing all configuration bits, scanning out the configuration bits to look for a candidate signal deskew apparatus, and then scanning in the configuration bits to output a control signal to the candidate signal deskew apparatus;  in which a hot-carrier injection stress is put on each of the signal deskew apparatuses depending on the control signal.
[0019]        [8] The low skew signal circuit according to [7], in which the scan chain further has a working of masking a part of the configuration bits before scanning in the configuration bits, whereby the total stressing current is avoided from exceeding the maximum allowed current of the signal deskew apparatuses.
[0020]        [9] The low skew signal circuit according to [7] or [8],  in which the signal deskew apparatuses are connected in zygal tree.
[0021]        [10] A signal buffer comprising : 
a first inverter comprising an nMOS transistor and / or a pMOS transistor,
a second inverter, and
a switch;
in which input signal inputs to the first inverter,  the signal output from the first inverter inputs to the second inverter, and the switch controls voltage applied on a drain, a source and / or a gate in the nMOS transistor or the pMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage, or  so that the drain voltage is almost the same as the source voltage and the gate voltage is smaller than the drain voltage.
[0022]        [11] A method of signal deskew comprising the steps of :
receiving a reference signal and a local signal,
comparing the reference signal and the local signal to detect phase difference, and
putting a hot-carrier injection stress on a local signal buffer so as to delay the local signal depending on the value of the phase difference.
[0023]        [12] A method of signal deskew comprising the steps of :
initializing all configuration bits of signal deskew apparatuses according to any one of [1] to [6],
scanning out the configuration bits to look for a candidate signal deskew apparatus in the signal deskew apparatuses,
scanning in the configuration bits to output a control signal to the candidate signal deskew apparatus, and 
putting a hot-carrier injection stress on the candidate signal deskew apparatus depending on the control signal.
[0024]        [13] The method of signal deskew according to [12], further comprising the step of masking a part of the configuration bits before scanning in the configuration bits.
ADVANTAGEOUS EFFECTS OF THE INVENTION
[0025]        The present invention provides a signal deskew apparatus and a method of signal deskew by employing hot-career injection (HCI) stress.  The present invention provides a low skew signal circuit with on-chip skew monitoring and an auto-stressing scheme for sub / near threshold digital circuits and the like.   Moreover, for ultra-low-VDD digital circuits, a signal deskew apparatus or a method of signal deskew in the present invention makes less timing yield loss and results in easily designing a low skew circuit.
BRIEF DESCRIPTION OF DRAWINGS
[0026]         Fig. 1 is a schematic diagram illustrating a conventional clock buffer with clock vernier devices (CVDs).
Fig. 2 is a diagram showing the required number of CVDs in a clock buffer quickly increases as VDD scales.
Fig. 3 is a schematic diagram illustrating concept of the HCI trimmed clock buffer (HTCB) provided by the present invention.
Fig. 4 is a diagram showing Vth shift on transistor M1 in Fig. 3.
Fig. 5 is a diagram showing delay increase on CKLOCAL after HCI stressing.
Fig. 6 is a diagram illustrating one embodiment of the zygal clock tree, with region-based, on-chip skew monitoring and auto-stressing scheme.
Fig. 7 is a schematic diagram illustrating the phase-comparator for on-chip skew monitoring and the HTCB implementation.
Fig. 8 is a diagram illustrating a flow chart of the automated stressing procedures.
Fig. 9 is a diagram showing (a) stress current vs. stress VDD., (b) Stress time of 10 chips, (c) Normalized skew at 0.4V VDD, before and after HCI trimming.
Fig. 10 is a diagram showing measured clock waveforms at 0.5V VDD, (a) Before HCI trimming, (b) After HCI trimming, (c) By superimposing CKREF of (a) on (b), the rise time of CKREF is almost unaffected, and (d) Delayed CKLOCAL due to HCI trimming. 
Fig. 11 is a diagram illustrating one embodiment of  die micrograph of the clock tree in a 40nm CMOS.
Fig. 12 is a diagram illustrating HCI effect typically showing up on nMOS transistor.  
EMBODIMENT OF THE INVENTION
[0027]        The present invention will be described below in detail.
[0028]        In Fig. 12, illustrated is HCI effect typically showing up on nMOS transistor.
Hot carriers injection (HCI) is the phenomenon in solid-state or semiconductor electronic devices where either an electron or a "hole" gains sufficient kinetic energy to overcome a potential barrier necessary to break an interface state.  The presence of such mobile carriers in the oxides triggers numerous physical stress processes that can drastically change the device characteristics over prolonged periods.   The accumulation of stress can eventually cause the circuit parameters such as threshold voltage shift.
[0029]        For achieving an HCI stressing, (i) a large current flows through the channel in a MOS transistor to energize electrons and the electrons become hot-carriers;  or (ii) a high VDS exists to form a high electric field of the drain for accelerating the channel carriers, so ionization collision and avalanche multiplication can occur and cause electron-hole pairs.   The pairs can be injected into gate-oxide.
Specifically, for achieving the hot-carrier injection stress, a voltage is applied on a drain, a gate and / or a source in the nMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage; or a voltage is applied on a drain, a gate and / or a source in the pMOS transistor so that the drain voltage is almost the same as the source voltage and  the gate voltage is smaller than the drain voltage. 
[0030]        The net result of HCI stressing is an increase in the threshold voltage Vth.  As shown in Fig. 4, removing of the stress causes Vth to be partially recovered.  This Vth increase can be memorized because a significant amount of carriers can be trapped for the device's entire lifetime [see NPL 2].   The HCI stress may be reiterated.  The idle time between two iterations may be a few minutes and allow the injected carriers to get un-trapped, so some recovery effect can be taken into account in the next iteration.  The Vth increase results in prolonging response time of the MOS transistor as shown in Fig. 5.   Shorter stressing period per iteration provides a higher resolution of added delay and avoids over-stressing.  Period of the hot-carrier injection stress is preferably 0.1 to 100 seconds, more preferably 1 to 10 seconds per iteration.  Raising temperature can accelerate HCI effect but is not suggested.   AC stressing can be more effective than DC stressing.   Normally, HCI effect is much stronger on nMOS transistor than on pMOS transistor.
[0031]        [SIGNAL BUFFER]
A signal buffer in the present invention comprises a first inverter comprising an nMOS transistor and / or a pMOS transistor, a second inverter, and a switch.   The concept of the signal buffer in the present invention is shown in Fig. 3.
[0032]        In a signal buffer of the present invention, the switch controls voltage applied on a drain, a source and / or a gate of the nMOS transistor or the pMOS transistor in the first inverter.   In nMOS transistor, when the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage, a hot-carrier injection stress is put on the nMOS transistor. In pMOS transistor, when the drain voltage is almost the same as the source voltage and  the gate voltage is smaller than the drain voltage,  a hot-carrier injection stress is put on the pMOS transistor.   Input signal inputs to the first inverter, the input signal lags in the first inverter comprising the HCI-stressed MOS transistor.  And the second inverter can reshape the output signals of the first inverter to improve its slew rate.
[0033]        Consequently, as shown in Fig. 5, the HCI-stressed signal buffer (henceforth, HTCB) delay is also increased, which is especially prominent at the sub / near threshold region.  In the HTCB shown in Fig. 5, only M1 in the first inverter needs to be stressed, because the timing elements in the circuits are triggered by positive clock edges and don't care clock duty changes.
[0034]        [SIGNAL DESKEW APPARATUS]
A signal deskew apparatus in the present invention comprises a phase comparator, a control circuit, and a local signal buffer.  One embodiment of the signal deskew apparatus in the present invention is shown in Fig. 7.   The phase comparator is for receiving and comparing a reference signal and a local signal so as to detect phase difference.  The phase comparator may be composed of standard cells and thus may be synthesizable.  The control circuit is for turning on or off a control signal such as CONFIG BIT relative to the value of the phase difference.   The local signal buffer comprises an nMOS transistor and / or a pMOS transistor, and may be the above-described signal buffer of the present invention.  The control signal drives the switch in the signal buffer.  If the value of the phase difference exceeds a predetermined threshold value, the control signal is turned on so as to put a HCI stress on the MOS transistor.  Each of the reference signal and the local signal is usually a clock signal.
[0035]        [LOW SKEW SIGNAL CIRCUIT]
A low skew signal circuit in the present invention comprises a plurality of signal deskew apparatuses, and a scan chain connected to the signal deskew apparatuses.  The signal deskew apparatuses are the above-described apparatus of the invention.
[0036]        The scan-chain has workings of initializing all configuration bits, scanning out the configuration bits to look for a candidate signal deskew apparatus in the signal deskew apparatuses, and then scanning in the configuration bits to output a control signal to the candidate signal deskew apparatus.  A hot-carrier injection stress is put on the candidate signal deskew apparatus depending on the control signal.  The preferred scan chain further has a working of masking a part of the configuration bits before scanning in the configuration bits.   The masking can partially halt the hot-carrier injection stress put on the candidate, and can avoid the total stressing current from exceeding the maximum allowed current of the signal deskew apparatuses.  A region of the masking may be changed  at every scanning procedures.   And each of the signal deskew apparatuses which the HCI stress is put delays the each local signal so as to align with the latest signal such as a global clock signal or a reference clock signal.   In the low skew signal circuit of the present invention, the signal deskew apparatuses are preferably connected in zygal tree.
[0037]        For example, a grid-based, zygal clock tree with balanced loadings is distributed as shown in Fig. 6.  Regions 0, 1, and 2 are fabricated.  In each region, delay elements generate the local reference clock (CKREF).  CKREF is predetermined to be slightly later than any local clock (CKLOCAL) during design time, so it is artificially the latest clock. Otherwise an effort should be made to find the latest local clocks as references.  The phase information of CKREF is forwarded in its region and the HTCBs are stressed to lock their CKLOCALs with CKREF.  Please be aware that, deskew is only applied to CKLOCALs in the same region on the chip, just to prove the effectiveness of the present invention.  The proposed deskew trimming scheme may be extended to other clock tree levels.
[0038]        Fig. 8 is a diagram illustrating a flow chart of the automated stressing procedures.  During initialization, all the CONFIG bits in the phase-comparators are initialized to "1" via a scan-chain.  During evaluation, the cross sampling D-flip-flop I1 and I2 shown in Fig. 7 compare the phases of CKREF and CKLOCAL, and reset the CONFIG bit to "0" if any phase difference is detected.  The setup time of I1 and I2 provides a guard-band to avoid meta-stability, so the resolution of added delay should be confined to this guard-band.  The low-active CONFIG bit indicates whether the connected HTCB should be stressed.  During stressing, the global signal STRESS is asserted to "0". VDD is raised to be greatly higher than the nominal 1.1V VDD.  A "0" CONFIG bit remains at ground level and a "1" CONFIG bit follows the VDD level accordingly, thanks to the latch in I3.  Therefore, level-shifter is not needed. An AC signal with 0 - VDD amplitude is applied to SEMI-GLOBAL CLK.  If CONFIG is "0", M1 and M2 are turned on simultaneously, so a large current goes into the nMOS transistor M4 in the HTCB shown in Fig. 7 and the HCI stressing conditions are fulfilled.
[0039]        We are aware of a large current during stressing (refer to Fig. 9(a)).  The stressing current per HTCB may exceed 1mA.  For large size circuits with hundreds or even more HTCBs, the total stressing current may exceed the maximum current tolerated by power grids. To solve this issue, Step III-V scan out the CONFIG bits of phase-comparators, mask part of "0" bits as "1" and scan in the CONFIG bits again, hence allowing stressing a chip sequentially.  Step I, III, and V are operated with the nominal 1.1V VDD to guarantee correct scan functioning.  Step II is operated at the targeted ultra-low-VDD.  Step V and VI can also be used stand-alone for selective stressing in design rectification, such as hold-time debugging.
EXAMPLES
[0040]        Examples of the present invention will be shown to explain the present invention more specifically.  They are only exemplification to explain the present invention, and the present invention is not limited by them.
[0041]        A grid-based, H-type clock tree with balanced loadings was distributed on a 1.1 × 0.8 mm2 die in a 40 nm high-k CMOS process as shown in Fig. 11.
[0042]        The appropriate stressing VDD depends on individual process technology.  In this example, a 2.5V VDD was used, while the device can tolerate an over 3.0V VDD.  The stressing period per iteration was 5 seconds.  Bias Temperature Instability (BTI)[NPL 3] may occur and degrade other logic gates that share the same power grids, since a separate power net was not applied to the HTCBs in order to minimize the area overhead.  To mitigate BTI on other gates, AC stressing at 25 deg. C room temperature was applied to HTCBs in this experiment. Measurement results at 0.4V VDD were provided in Fig. 9.  On average, HCI trimming renders an over 8 times skew reduction (Fig. 9(c)), while consuming 135 seconds stressing time per die (Fig. 9(b)).  Note that high-k process was used.  For processes without high-k dielectric, the stressing time can be shorter.
[0043]        In Fig. 9(c), two weeks after trimming,  no significant recovery had been observed.  By extrapolating the line in Fig. 9(c), the injected carriers could be trapped for several years, which was long enough to cover the lifetime of many consumer electronic devices.
[0044]        Figs. 10(a) and (b) show the measured clock rise edges and skews before and after trimming at 0.5V VDD. Because the clock signals drive probe pads, the absolute values of the rise time and skews were magnified.  In Figs. 10(c) and (d), Fig. 10(a) is superimposed on Fig. 10(b).  After HCI stressing, the rise time and the shape of CKREF were almost unaffected, as shown in Fig. 10(c).   Meanwhile, CKLOCAL was delayed, as shown in Fig. 10(d).   Therefore, the effectiveness of selective stressing at HTCBs was confirmed.   Looking to the future, the proposed HCI stressting method can be possibly incorporated in a wafer burn-in test.
INDUSTRIAL APPLICABILITY
[0045]        The signal buffer, deskew signal apparatus, and low deskew signal circuit in the present invention are useful for integrated circuits, preferably ultra-low-VDD digital circuits such as processors and memory devices communicating with each other at high speeds.
CLAIMS
1.            A signal deskew apparatus comprising :
a phase comparator for receiving and comparing a reference signal and a local signal so as to detect phase difference, 
a control circuit for turning on or off a control signal relative to the value of the phase difference, and
a local signal buffer;
in which the local signal buffer comprises an nMOS transistor and / or a pMOS transistor,  and  
a hot-carrier injection stress is put on the nMOS transistor or the pMOS transistor so as to increase threshold voltage of the nMOS transistor or the pMOS transistor depending on the control signal.
2.            The signal deskew apparatus according to claim 1, in which the hot-carrier injection stress is achieved by applying a voltage on a drain, a gate and / or a source in the nMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage.
3.            The signal deskew apparatus according to claim 1, in which the hot-carrier injection stress is achieved by applying a voltage on a drain, a gate and / or a source in the pMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is smaller than the drain voltage.
4.            The signal deskew apparatus according to any one of claims 1 to 3, in which the hot-carrier injection stress is reiterated, and period of the hot-carrier injection stress is 0.1 to 100 seconds per iteration.
5.            The signal deskew apparatus according to any one of claims 2 to 4, in which the applied voltage is alternate current voltage.
6.            The signal deskew apparatus according to any one of claims 1 to 5, in which each of the reference signal and the local signal is a clock signal.
7.            A low skew signal circuit comprising :
a plurality of signal deskew apparatuses according to any one of claims 1 to 6, and
a scan chain connected to the signal deskew apparatuses;
in which the scan-chain has workings of initializing all configuration bits, scanning out the configuration bits to look for a candidate signal deskew apparatus, and then scanning in the configuration bits to output a control signal to the candidate signal deskew apparatus;  in which a hot-carrier injection stress is put on each of the signal deskew apparatuses depending on the control signal.
8.            The low skew signal circuit according to claim 7, in which the scan chain further has a working of masking a part of the configuration bits before scanning in the configuration bits, whereby the total stressing current is avoided from exceeding the maximum allowed current of the signal deskew apparatuses.
9.            The low skew signal circuit according to claim 7 or 8,  in which the signal deskew apparatuses are connected in zygal tree.
10.            A signal buffer comprising : 
a first inverter comprising an nMOS transistor and / or a pMOS transistor,
a second inverter, and
a switch;
in which input signal inputs to the first inverter,  the signal output from the first inverter inputs to the second inverter, and the switch controls voltage applied on a drain, a source and / or a gate in the nMOS transistor or the pMOS transistor so that the drain voltage is almost the same as the source voltage and the gate voltage is bigger than the drain voltage, or  so that the drain voltage is almost the same as the source voltage and the gate voltage is smaller than the drain voltage.
11.            A method of signal deskew comprising the steps of :
receiving a reference signal and a local signal,
comparing the reference signal and the local signal to detect phase difference, and
putting a hot-carrier injection stress on a local signal buffer so as to delay the local signal depending on the value of the phase difference.
12.            A method of signal deskew comprising the steps of :
initializing all configuration bits of signal deskew apparatuses according to any one of claims 1 to 6,
scanning out the configuration bits to look for a candidate signal deskew apparatus in the signal deskew apparatuses,
scanning in the configuration bits to output a control signal to the candidate signal deskew apparatus, and 
putting a hot-carrier injection stress on the candidate signal deskew apparatus depending on the control signal.
13.            The method of signal deskew according to claim 12, further comprising the step of masking a part of the configuration bits before scanning in the configuration bits.
ABSTRACT
A signal deskew apparatus comprising :  a phase comparator for receiving and comparing a reference signal and a local signal so as to detect phase difference,  a control circuit for turning on or off a control signal relative to the value of the phase difference, and  a local signal buffer;   in which the local signal buffer comprises an nMOS transistor and / or a pMOS transistor,  and   a hot-carrier injection stress is put on the nMOS transistor or the pMOS transistor so as to increase threshold voltage of the nMOS transistor or the pMOS transistor depending on the control signal.
DRAWINGS
[Fig. 1]
2012165294.tif 000015
[Fig. 2]
2012165294.tif 000016
[Fig. 3]
2012165294.tif 000017
[Fig. 4]
2012165294.tif 000018
[Fig. 5]
2012165294.tif 000019
[Fig. 6]
2012165294.tif 000020
[Fig. 7]
2012165294.tif 000021
[Fig. 8]
2012165294.tif 000022
[Fig. 9]
2012165294.tif 000023
[Fig. 10]
2012165294.tif 000024
[Fig. 11]
2012165294.tif 000025
[Fig. 12]
2012165294.tif 000026