(57)【要約】【課題】入／出力ユニットの台数が増加してもプログラマブルコントローラの信号伝送バスを高速化を図ること。【解決手段】メインＣＰＵユニット１１から信号伝送バスが延びる方向の所定数のスロットごとにサブＣＰＵユニット１２，１３を配置するステップと、各ＣＰＵユニット１１，１２，１３はラダープログラムを分割実行すると共に、順次に次段のＣＰＵユニットに通信するステップと、各ＣＰＵユニット１１，１２，１３は自身が管理する入／出力ユニット１８，２０，２２との間で分割ラダープログラムの実行上の信号の入／出力を行うステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＰＵユニットと、このＣＰＵユニットとの間で信号伝送する１ないし複数の入／出力ユニットと、上記各ユニットが挿入される複数のスロットおよびこれらユニット間の信号伝送用のバスを有するベース基板とを備えたプログラマブルコントローラにおいて上記入／出力ユニットの増設に伴い上記ベース基板が延長される場合のバス高速化方法であって、
上記ベース基板が所定距離分、延長されるとその延長元のベース基板をメインベース基板、延長先のベース基板をサブ基板としそのサブ基板上に複数のスロットと信号伝送用のバスとを設けるステップと、
上記サブ基板ごとに上記ＣＰＵユニットをメインＣＰＵユニットとして該メインＣＰＵユニットと通信可能なサブＣＰＵユニットとこのサブＣＰＵユニットとの間で信号伝送する１ないし複数の入／出力ユニットとを配置するステップと、
メインとサブの各ＣＰＵユニットはラダープログラムを分割実行してそれぞれのメインとサブ基板内のスロットに挿入した入／出力ユニットとの間で信号の伝送を行うと共に、他のＣＰＵユニットとの間でラダープログラムの実行に関する通信を行うステップと、
を含むことを特徴とするプログラマブルコントローラのバス高速化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラ（ＰＬＣ）においてベース基板が延長される場合においてそのベース基板上に設けた信号伝送用のバスに対するバス高速化方法に関するものである。
【背景技術】
【０００２】
生産工場等に設置されるファクトリーオートメーション（ＦＡ）の制御装置として、プログラマブルコントローラが用いられている。このプログラマブルコントローラは、複数のユニットから構成される。この複数のユニットとしては、例えばＣＰＵユニット、入／出力ユニット等がある。
【０００３】
ＣＰＵユニットは、内部にＣＰＵ、Ｉ／Ｏメモリ、プログラムメモリ等を有し、このＣＰＵは、入力ユニットで入力した信号をＩ／Ｏメモリに取り込むＩＮリフレッシュ処理を行い、プログラムメモリ内のシーケンスプログラムに基づき演算実行し、その演算実行結果をＩ／Ｏメモリに書き込んで出力ユニットに送り出すＯＵＴリフレッシュ処理を行い、その後、通信ユニットを介して通信ネットワーク上の他のＰＬＣとデータ送受信を行ったり、ＣＰＵユニットに備えられた通信ポートを介して外部のＰＣ等とデータ送受信などを行ったりする周辺処理を行う一連の処理をサイクリックに繰り返す（例えば特許文献１参照）。
【０００４】
入／出力ユニットにはセンサやアクチュエータ等が接続される。センサ等は制御装置の状態をセンシングしその情報を入／出力ユニットに入力し、アクチュエータ等は入／出力ユニットからの出力に応答して制御装置を駆動する。なお、本明細書では入力ユニット機能だけのもの、出力ユニット機能だけのもの、それら両機能を有するものを含め、入／出力ユニットと称する。さらに、広くは通信ユニットやその他のユニット等もＣＰＵユニットとの間でデータ等の入／出力を行う点では入／出力ユニットに含めることができる。
【０００５】
シーケンスプログラムには各種あり、例えばラダー図方式、ステージ方式、ＳＦＣ方式等によるシーケンスプログラムがある。そしてこれらシーケンスプログラムのうち、例えば、ラダープログラムは、ラダー図を用いて作成されるプログラムであり、たとえば、パーソナルコンピュータを用いて作成される。なお、パーソナルコンピュータにおいて作成されたラダープログラムは、パーソナルコンピュータ内でニ−モニックコードに変換され、ニ−モニックプログラムが生成される。そして、パーソナルコンピュータをプログラマブルコントローラに接続し、ニ−モニックプログラムをパーソナルコンピュータからプログラマブルコントローラに送ると、そのニ−モニックプログラムがプログラマブルコントローラ内でマシンコードに変換され、プログラマブルコントローラ内のプログラムメモリに記憶される。
【０００６】
これにより、プログラマブルコントローラは、プログラムメモリ内に記憶されているマシンコードに変換されたプログラムに基づいて制御装置の動作を制御することが可能になる。
【０００７】
以上のプログラマブルコントローラにおいては、その高速化の要求が高まっている。このような要求がある一方で、ＣＰＵユニットに接続される入／出力ユニットの接続段数が増加してくる。
【０００８】
このことを図４（ａ）（ｂ）を参照して説明すると、まず図４（ａ）で示すようにＣＰＵユニット１に対してベース基板２が一体に設けられている。このベース基板２上にはユニット挿入用のスロット３と信号伝送バス４とが形成されている。スロット３は入／出力ユニットの横幅で一定間隔ごとに形成されている。各入／出力ユニット５は各スロット３に挿入され、この挿入により各入／出力ユニット５はベース基板２上の信号伝送バス４に共通接続され、ＣＰＵユニット１に接続される。各スロット３は番号（スロット番号）付けされ、ＣＰＵユニット１内のＣＰＵはスロット番号により入／出力ユニット５を識別してこれら入／出力ユニット５との間の信号の入／出力を行ってシーケンス制御を実行するようになっている。例えばＣＰＵユニット１は、入／出力ユニット５に対してそのスロット番号等で識別してデータ送信要求を行い、入／出力ユニット５はこれに応答してスロット番号と共にセンサなどの入力デバイスデータをＣＰＵユニット１に送信するなどの制御を行う（例えば特許文献２参照）。
【０００９】
しかしながら、以上のプログラマブルコントローラの構成においては、ＣＰＵユニット１と信号の入／出力を行う入／出力ユニット５の台数が増加してくると、ベース基板２の全長が長くなってくると共に当該ベース基板２上に形成される信号伝送バス４も入／出力ユニット５の接続方向に延長されて長くなり、これに伴いＣＰＵユニット１と各入／出力ユニット５との間での信号の伝送にも時間が長く要するようになり、そのことがプログラマブルコントローラにおける制御動作の高速化に大きく影響してくるようになるという課題があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２５９０７９号公報
【特許文献２】特開２０１０−０３９７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上から、本発明は、ベース基板上での入／出力ユニットの接続台数が増加してもＣＰＵユニットと入／出力ユニットとの間における信号の伝送に時間が長くならないバス高速化方法を提供することを解決すべき課題としている。
【課題を解決するための手段】
【００１２】
本発明によるプログラマブルコントローラのバス高速化方法は、ＣＰＵユニットと、このＣＰＵユニットとの間で信号伝送する１ないし複数の入／出力ユニットと、上記各ユニットが挿入される複数のスロットおよびこれらユニット間の信号伝送用のバスを有するベース基板とを備えたプログラマブルコントローラにおいて上記入／出力ユニットの増設に伴い上記ベース基板が延長される場合のバス高速化方法であって、上記ベース基板が所定距離分、延長されるとその延長元のベース基板をメインベース基板、延長先のベース基板をサブ基板としそのサブ基板上に複数のスロットと信号伝送用のバスとを設けるステップと、上記サブ基板ごとに上記ＣＰＵユニットをメインＣＰＵユニットとして該メインＣＰＵユニットと通信可能なサブＣＰＵユニットとこのサブＣＰＵユニットとの間で信号伝送する１ないし複数の入／出力ユニットとを配置するステップと、メインとサブの各ＣＰＵユニットはラダープログラムを分割実行してそれぞれのメインとサブ基板内のスロットに挿入した入／出力ユニットとの間で信号の伝送を行うと共に、他のＣＰＵユニットとの間でラダープログラムの実行に関する通信を行うステップと、を含むことを特徴とするものである。
【００１３】
本発明によるバス高速化方法では、ベース基板上のスロットに挿入する入／出力ユニットの接続台数が増加しても、入／出力ユニットはメインとサブのベース基板ごとにＣＰＵユニットと、１ないし複数の入／出力ユニットとを配置すると共に各ＣＰＵユニットごとにそれぞれに対応する入／出力ユニットとの間でラダープログラム実行上の信号の入／出力を行うので、各ＣＰＵユニットが管理する入／出力ユニットがベース基板上で接続される信号伝送バスの長さはメインベース基板とサブベース基板それぞれのベース基板長さ以下に管理制限することができるようになる。
【００１４】
その結果、本発明では、入／出力ユニットの全接続台数が増加し、これに伴い信号伝送バスの全長が全体では長くなっても、ＣＰＵユニットごとではバスの長さは限定されて短く済むので、信号の伝送時間の遅れが解消され、バス高速化に大きく貢献することができるようになる。
【発明の効果】
【００１５】
本発明では、入／出力ユニットの台数が増加してもプログラマブルコントローラの信号伝送用のバスの高速化が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施形態に係る信号伝送バス高速化方法を実施するプログラマブルコントローラにおいてベース基板に入／出力ユニットを挿入していない状態での概略構成を示す図である。
【図２】図２は図１においてベース基板に入／出力ユニットを挿入した状態での実施形態のプログラマブルコントローラの概略構成を示す図である。
【図３】図３は図１の各ＣＰＵユニットにより実行されるラダープログラムを示す図である。
【図４】図４（ａ）は従来のプログラマブルコントローラにおいてベース基板に入／出力ユニットを挿入していない状態での概略構成を示す図、図４（ｂ）は図４（ａ）においてベース基板に入／出力ユニットを挿入した状態での実施形態のプログラマブルコントローラの概略構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付した図面を参照して、本発明の実施の形態に係る信号伝送バス高速化方法を詳細に説明する。図１にプログラマブルコントローラのベース基板に入／出力ユニットを挿入していない状態での概略構成を示し、図２にベース基板に入／出力ユニットを挿入した状態での概略構成を示し、図３に図１の各ＣＰＵユニットにより実行されるラダープログラムを示す。
【００１８】
これらの図を参照して、実施形態のプログラマブルコントローラ１０は、メインＣＰＵユニット１１、および複数の第１、第２サブＣＰＵユニット１２，１３を有する。メインＣＰＵユニット１１からメインベース基板１４が延び、第１サブＣＰＵユニット１２から第１サブベース基板１５が延び、第２サブＣＰＵユニット１３から第２サブベース基板１６が延びている。このプログラマブルコントローラ１０におけるベース基板の全長は上記各ベース基板１４，１５，１６の基板長の合計である。
【００１９】
メインベース基板１４にはメインＣＰＵユニット１１挿入用の図示略のスロットと共に入／出力ユニット挿入用の所定数の実施形態では４つのスロット１７ａ−１７ｄが一定間隔で形成されている。これら各スロット１７ａ−１７ｄのうちスロット１７ｂに入／出力ユニット１８が挿入される。もちろん、他のスロットにも使用の形態に応じて図示略の入／出力ユニットが挿入される。
【００２０】
第１サブベース基板１５にはサブＣＰＵユニット１２挿入用の図示略のスロットと共に入／出力ユニット挿入用の所定数の実施形態では４つのスロット１９ａ−１９ｄが一定間隔で形成されている。これら各スロット１９ａ−１９ｄのうちスロット１９ｂに入／出力ユニット２０が挿入される。もちろん、他のスロットにも使用の形態に応じて図示略の入／出力ユニットが挿入される。
【００２１】
第２サブベース基板１６には、サブＣＰＵユニット１３挿入用の図示略のスロットと共に入／出力ユニット挿入用の所定数の実施形態では４つのスロット２１ａ−２１ｄが一定間隔で形成されている。これら各スロット２１ａ−２１ｄのうちスロット２１ｂに入／出力ユニット２２が挿入される。もちろん、他のスロットにも使用の形態に応じて図示略の入／出力ユニットが挿入される。
【００２２】
各ＣＰＵユニット１１，１２，１３それぞれのメモリにはラダープログラムを分割した分割ラダープログラムＡ，Ｂ，Ｃが格納されている。そして、分割ラダープログラムＡはＣＰＵユニット１１、分割ラダープログラムＢはＣＰＵユニット１２、分割ラダープログラムＣはＣＰＵユニット１３でそれぞれ実行するようになっている。この場合、メインＣＰＵユニット１１は，ラダープログラム全体を格納する一方、サブＣＰＵユニット１２，１３に分割ラダープログラムを格納するようにしてもよく、その格納形態は上記に限定されない。
【００２３】
図２を参照して、メインＣＰＵユニット１１におけるメインベース基板１４のスロット１７ｂには入／出力ユニット１８が挿入されている。そして、メインＣＰＵユニット１１は、ＣＰＵ１１ａ、メモリ１１ｂ、通信インターフェース（Ｉ／Ｆ）１１ｃ、入／出力インターフェース（Ｉ／Ｆ）１１ｄを有し、入／出力ユニット１８は、メインＣＰＵユニット１１との間で信号の伝送を行うもので、ＣＰＵ１８ａ、メモリ１８ｂ、入／出力インターフェース１８ｃを有する。メインＣＰＵユニット１１は、メモリ１１ｂにラダープログラムを格納し、スロット１７ａ−１７ｄに挿入された入／出力ユニットに対して分割ラダープログラムＡを実行する。ただし、実施形態ではこれらスロット１７ａ−１７ｄのうちスロット１７ｂにのみ入／出力ユニット１８が挿入されている状態で示されている。
【００２４】
さらに、図２には第１、第２サブＣＰＵユニット１２，１３のうち第１サブＣＰＵユニット１２と、入／出力ユニット２０のブロック構成が示されている。第１サブＣＰＵユニット１２は、メインＣＰＵユニット１１と同様に、ＣＰＵ１２ａ、メモリ１２ｂ、通信インターフェース１２ｃ、入／出力インターフェース１２ｄを有し、入／出力ユニット２０は、ＣＰＵ２０ａ、メモリ２０ｂ、入／出力インターフェース２０ｃを有する。第１サブＣＰＵユニット１２は、メモリ１２ｂに分割ラダープログラムＢを格納し、スロット１９ａ−１９ｄに挿入された入／出力ユニットに対して分割ラダープログラムＢを実行する。ただし、実施形態ではこれらスロット１９ａ−１９ｄのうちスロット１９ｂにのみ入／出力ユニット２０が挿入されている状態で示されている。第２サブＣＰＵユニット１３のブロック構成および入／出力ユニット２２のブロック構成はそれぞれ第１サブＣＰＵユニット１２と入／出力ユニット２０のそれらと同様であるので図示を略している。
【００２５】
メインＣＰＵユニット１１は第１サブＣＰＵユニット１２との間で通信インターフェース１１ｃを介して、また、第１サブＣＰＵユニット１２は、第２サブＣＰＵユニット１３との間で通信インターフェース１２ｃを介して通信することができるようになっている。この通信は、メインＣＰＵユニット１１で分割ラダープログラムＡの実行が終了したことを第１サブＣＰＵユニット１２に知らせ、第１サブＣＰＵユニット１２は、分割ラダープログラムＢの実行が終了したことを第２サブＣＰＵユニット１３に知らせることができるようになっている。
【００２６】
メインＣＰＵユニット１１は、自身が管理する入／出力ユニットの台数はそのスロット１７ａ−１７ｄの数に対応した最大４台であり、第１、第２サブＣＰＵユニット１２，１３もそれぞれ同様に自身が管理する入／出力ユニットの台数は最大４台であることを認識し、この認識に従い互いの間および入／出力ユニットとの間での信号の伝送を管理する。
【００２７】
図３を参照してメインＣＰＵユニット１１は、入／出力ユニット１８から接点Ｃ１のオンオフに対応するラダープログラムＡを実行し、第１サブＣＰＵユニット１２は入／出力ユニット２０から接点Ｃ２のオンオフに対応するラダープログラムＢを実行し、第２サブＣＰＵユニット１３は入／出力ユニット２２から接点Ｃ３のオンオフに対応するラダープログラムＣを実行する。
【００２８】
以上により、実施形態においては、メインＣＰＵユニット１１から信号伝送バスが延びる方向の所定数のスロットごとに第１、第２サブＣＰＵユニット１２，１３を配置し、各ＣＰＵユニット１１，１２，１３は分割ラダープログラムＡ，Ｂ，Ｃを実行すると共に、順次に次段のＣＰＵユニットに通信し、各ＣＰＵユニット１１，１２，１３は自身が管理する入／出力ユニットとの間で分割ラダープログラムＡ，Ｂ，Ｃの実行上の信号の入／出力を行うようにしたので、各ベース基板１４，１５，１６上のスロットに挿入する入／出力ユニットの接続台数が増加しても、入／出力ユニットは所定台数ごとに配置したＣＰＵユニット１１，１２，１３との間でラダープログラム実行上の信号の入／出力を行ない、各ＣＰＵユニット１１，１２，１３が管理する入／出力ユニットに対応下信号伝送バスの長さは一定長さ以下にすることができるようになる。それにより、本発明では、従来とは異なって、プログラマブルコントローラ全体での入／出力ユニットの接続台数が増加しても、ＣＰＵユニットが管理する信号伝送バスが長くなるようなことがなくなり、ＣＰＵユニットと入／出力ユニットとの間で課題となっていた信号の伝送時間の遅れが解消され、プログラマブルコントローラの高速化を図ることができるようになる。
【符号の説明】
【００２９】
１０  プログラマブルコントローラ
１１  メインＣＰＵユニット
１２  第１サブＣＰＵユニット
１３  第２サブＣＰＵユニット
１４，１５，１６  ベース基板
１８，２０，２２  入／出力ユニット
【図１】
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【図２】
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【図３】
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【図４】
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