(57)【要約】【課題】簡易な構成で発光素子の高密度化を図る発光素子アレイ及びこれを備えるプリントヘッドを提供する。【解決手段】発光素子アレイは、半絶縁性基板上に、順次、Ｐ型の第１半導体層、Ｎ型の第２半導体層、Ｐ型の第３半導体層、Ｎ型の第４半導体層が形成され、第１半導体層上にアノード電極が形成され、第４半導体層上にカソード電極が形成されて構成される。アノード電極は、２本の共通のアノード配線１１５，１１６としてパターニングされて形成される。各発光素子は、２本のアノード配線１１５，１１６により異なる２つの領域において発光する。【選択図】図３
2012019003.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
第２半導体層上に形成された第１導電型の第３半導体層と、
前記第３半導体層上に形成された第２導電型の第４半導体層と、
前記第３半導体層上に形成されゲート電極として機能する第１電極と、
前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、
前記第１半導体層上に形成されアノード電極あるいはカソード電極として機能する第３電極と、
を備える発光素子が複数個１次元に配列され、
前記発光素子アレイを構成する各発光素子の各第３電極は、複数の発光素子に共通の給電ラインとしてパターニングされ、かつ、各発光素子の各第３電極は、各発光素子の各第２電極が形成されるメサ領域の同一若しくは互いに異なる複数の側面にそれぞれ対向するように複数形成され、前記メサ領域の互いに異なる領域が発光する
ことを特徴とする発光素子アレイ。
【請求項２】
各発光素子毎に前記第３電極は２個形成され、２個の前記第３電極のうちの一つは、隣接する発光素子間で共有されることを特徴とする請求項１記載の発光素子アレイ。
【請求項３】
各発光素子毎に複数形成される前記第３電極は、複数の発光素子が配列する方向に沿って形成されることを特徴とする請求項１，２のいずれかに記載の発光素子アレイ。
【請求項４】
請求項１乃至３のいずれかに記載の発光素子アレイを備えるプリントヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子アレイ及びプリントヘッドに関する。
【背景技術】
【０００２】
電子写真方式を採用したプリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に静電潜像を形成し、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着させる。静電潜像を形成するための記録手段として、最近では、発光素子としての発光ダイオード（ＬＥＤ）を主走査方向に複数配置してなる、ＬＥＤプリントヘッドが採用される場合が多い。
【０００３】
下記の特許文献１には、絶縁基板上に設けられたＰ型の第１半導体層と、この第１半導体層上に設けられたＮ型の第２半導体層と、この第２半導体層上に設けられたＰ型の第３半導体層と、この第３半導体層上に設けられたＮ型の第４半導体層と、第１半導体層上に設けられたアノード電極と、第３半導体層上に設けられたゲート電極と、第４半導体層上に設けられたカソード電極を備え、第４半導体層のシート抵抗値を第１半導体層のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる構成が開示されている。
【０００４】
また、特許文献２には、ＰＮＰＮ構造の発光サイリスタが複数個１次元に配列された発光素子アレイと、最下層の半導体層上に形成された各発光サイリスタのアノード電極／カソード電極を兼ねる第１の給電ラインと、最上層の半導体層上に形成された各発光サイリスタのカソード電極／アノード電極を接続する第２の給電ラインを備える自己走査型発光素子アレイにおいて、第１の給電ラインに接続されるボンディングパッドと、第２の給電ラインに接続されるボンディングパッドとが、発光素子アレイの両端に分かれて配置される構成が開示されている。
【０００５】
図１３及び図１４に、特許文献２に開示された自己走査型発光素子アレイの側面図及び平面図を示す。
【０００６】
図１３において、自己走査型発光素子アレイは、スイッチ部（転送部）と発光部から構成され、それぞれ３端子のサイリスタから構成される。発光部を構成する発光素子は、半絶縁性基板（ＳＩ）４０上に、順次、Ｐ型半導体層２２、Ｎ型半導体層２４、Ｐ型半導体層２６、Ｎ型半導体層２８が形成される。Ｐ型半導体層２２上にアノード電極４４が形成され、Ｐ型半導体層２６上にゲート電極３２が形成され、Ｎ型半導体層２８上にカソード電極３０が形成される。アノード電極４４は、１本の共通のアノード配線としてパターニングされて形成される。このアノード配線は、発光素子との距離を最短とするために、発光素子に並置する構成となっている。
【０００７】
図１４において、各スイッチ部のゲート電極３２に接続されるΦ１ライン１１、Φ２ライン１２と、各発光素子のカソード電極に接続される給電ライン１４と、各発光素子のアノード電極として機能する給電ライン（アノード配線）１５が形成される。ＶＧＡライン１３は電源であり、負荷抵抗を経てスイッチ部のゲート電極に接続される。ライン１１，１２，１３，１４それぞれのボンディングパッド５１，５２，５３，５４は発光素子の一方の側に配置され、給電ライン（アノード配線）１５のボンディングパッド５５は発光素子の他方側に配置される。また、給電ライン（アノード配線）１５は、発光素子に対して並置して設けられる。
【０００８】
一方、ＬＥＤプリントヘッドの高密度化を図る技術として、発光素子を千鳥状に配置する構成や、基板の表裏を用いて発光素子を配置する技術が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−２８３７９４号公報
【特許文献２】特開２００４−１６５５３５号公報
【特許文献３】特開平８−７８７２４号公報
【特許文献４】特開平８−２０４２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、給電ラインとしてのアノード配線１５を発光素子に対して並置して設けることにより外部発光効率が向上するが、発光領域がアノード配線１５寄りに偏る傾向がある。
【００１１】
図１５に、図１４に示した平面図の一部拡大図を示す。カソード電極３０近傍の拡大図である。電流分布は、カソード電極３０が形成されるメサ領域のうちアノード配線１５側において大きくなり、発光領域（図においてＬで示す領域）もメサ領域のうちアノード配線側の一部の領域のみに限定される。そして、メサ領域のアノード配線１５側側壁の電流密度が高くなり非発光再結合の影響が大きくなる。さらに、電流経路が狭いために発光素子の抵抗値が増大する。
【００１２】
また、メサ領域のうちアノード配線側の領域の一部しか発光部として利用されておらず、利用効率が低い。
【００１３】
さらに、発光素子の高密度化を簡易な構成で実現することが望まれる。
【００１４】
本発明は、簡易な構成で発光素子の高密度化を図る発光素子アレイ及びこれを備えるプリントヘッドを提供することを目的とする。
【課題を解決するための手段】
【００１５】
請求項１記載の発明は、基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、第２半導体層上に形成された第１導電型の第３半導体層と、前記第３半導体層上に形成された第２導電型の第４半導体層と、前記第３半導体層上に形成されゲート電極として機能する第１電極と、前記第４半導体層上に形成されカソード電極あるいはアノード電極として機能する第２電極と、前記第１半導体層上に形成されアノード電極あるいはカソード電極として機能する第３電極とを備える発光素子が複数個１次元に配列され、前記発光素子アレイを構成する各発光素子の各第３電極は、複数の発光素子に共通の給電ラインとしてパターニングされ、かつ、各発光素子の各第３電極は、各発光素子の各第２電極が形成されるメサ領域の同一若しくは互いに異なる複数の側面にそれぞれ対向するように複数形成され、前記メサ領域の互いに異なる領域が発光することを特徴とする発光素子アレイである。
【００１６】
請求項２記載の発明は、各発光素子毎に前記第３電極は２個形成され、２個の前記第３電極のうちの一つは、隣接する発光素子間で共有されることを特徴とする請求項１記載の発光素子アレイである。
【００１７】
請求項３記載の発明は、各発光素子毎に複数形成される前記第３電極は、複数の発光素子が配列する方向に沿って形成されることを特徴とする請求項１，２のいずれかに記載の発光素子アレイである。
【００１８】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の発光素子アレイを備えるプリントヘッドである。
【発明の効果】
【００１９】
請求項１記載の発明によれば、本構成を有しない場合に比べて、発光素子（発光領域）が高密度化される。
【００２０】
請求項２記載の発明によれば、本構成を有しない場合に比べて、構成が簡易化される。
【００２１】
請求項３記載の発明によれば、本構成を有しない場合に比べて、複数の発光素子が配列する方向（主走査方向）の解像度が向上する。
【００２２】
請求項４記載の発明によれば、本構成を有しない場合に比べて、解像度が向上することに伴ってプリント品質が向上する。
【図面の簡単な説明】
【００２３】
【図１】実施形態の基本原理を説明する側面図である。
【図２】実施形態の基本原理を説明する平面図である。
【図３】第１実施形態の平面図である。
【図４】第１実施形態の等価回路図である。
【図５】第１実施形態のタイミングチャートである。
【図６】第１実施形態の動作説明図である。
【図７】第１実施形態の他のタイミングチャートである。
【図８】第１実施形態の他の動作説明図である。
【図９】第２実施形態の一部拡大平面図である。
【図１０】第３実施形態の一部拡大平面図である。
【図１１】第３実施形態の一部拡大断面図である。
【図１２】プリントヘッドの構成図である。
【図１３】従来技術の側面図である。
【図１４】従来技術の平面図である。
【図１５】従来技術の一部拡大図である。
【図１６】さらに他の実施形態のタイミングチャートである。
【図１７】さらに他の実施形態の一部拡大平面図である。
【発明を実施するための形態】
【００２４】
以下、図面に基づき本発明の実施形態について説明する。
【００２５】
＜基本原理＞
まず、本実施形態の基本原理について説明する。
【００２６】
図１に、本実施形態の自己走査型発光素子の側面図を示す。本実施形態においても、外部発光効率を増大するために、ＰＮＰＮ構造の発光素子において抵抗値を調整する。すなわち、半絶縁性基板（ＳＩ）４０上に、順次、Ｐ型の第１半導体層２２、Ｎ型の第２半導体層２４、Ｐ型の第３半導体層２６、Ｎ型の第４半導体層２８が形成される。第１半導体層２２上にアノード電極４４が形成され、第３半導体層２６上にゲート電極３２が形成され、第４半導体層２８上にカソード電極３０が形成される。アノード電極４４は、２本のアノード配線としてパターニングされて形成される。半絶縁性基板４０はＧａＡｓで構成され、各半導体層はＧａＡｓやＡｌＧａＡｓで構成され、各電極はＡｕ合金で構成される。
【００２７】
アノード配線をそれぞれ独立した２本の配線パターンで構成する理由については後述する。
【００２８】
自己走査型発光素子アレイの基本構成は公知であり、以下に簡単に説明すると、自己走査型発光素子アレイは、スイッチ素子からなるスイッチ部と、発光素子からなる発光部とを備える。スイッチ素子及び発光素子はいずれも３端子サイリスタから構成され、スイッチ素子のゲート電極はダイオードで接続される。電源ラインＶＧＡは負荷抵抗を経て各スイッチ素子のゲート電極に接続される。スイッチ素子のゲート電極は、発光素子のゲート電極３２にも接続される。スイッチ素子のカソード電極は、交互に転送用クロックパルス端子Φ１、Φ２に接続される。発光素子のカソード電極は、発光素子給電端子ΦＩに接続される。
【００２９】
このような構成において、まず、第４半導体層２８のシート抵抗値を第１半導体層２２のシート抵抗値以下とすることで、流れる電流を端に集中させて外部発光効率を向上させる。各半導体層のシート抵抗値は、各半導体層のサイズ及び不純物濃度で決定され、第１半導体層２２及び第４半導体層２８のサイズ及び不純物濃度を調整することで、第４半導体層２８のシート抵抗値を第１半導体層２２のシート抵抗値以下とする。本願出願人は、第１半導体層２２、すなわちアノード電極４４が形成されるアノード層のキャリア濃度を順次変化させることで、電流密度分布のピーク位置がシフトすることを確認しており、第１半導体層２２のキャリア濃度が低いほど、電流分布のピーク位置がカソード電極３０の位置から遠ざかることを確認している。このことは、第１半導体層２２の抵抗値を第４半導体層２８に対して相対的に増大させることで、電流密度分布をカソード電極３０の位置から遠ざけ、メサ領域の端部に電流を集中させて外部発光効率を向上し得ることを示す。
【００３０】
次に、図２の平面図に示すように、単にアノード配線１５を発光素子に近い位置に並置させる構成では、メサ領域のうちアノード配線１５寄りの領域（図中Ａ領域）のみに電流が集中し、この部分で発光するだけにすぎない。メサ領域が平面形状において矩形形状である場合、図２に示すように、領域Ａのみならず、矩形の他の面に面する領域Ｂや領域Ｃにおいても、本来的に発光領域として使用し得るはずである。なお、領域Ａに対向する領域も本来的に発光領域として使用し得るが、カソード電極３０に接続される配線が存在するため、この領域から発光した光は配線で遮られて外部に射出しない。従って、領域Ａだけでなく、領域Ｂと領域Ｃにも電流分布を生ぜしめ、発光領域として活用することが望ましい。領域Ｂと領域Ｃをともに発光領域として機能させることで、領域Ａのみを発光領域として機能させる場合に比べて解像度を２倍にすることができる。すなわち、領域Ａのみを発光させる場合には、１個のメサ領域で１ビットとなるが、領域Ｂと領域Ｃを発光させる場合には、１個のメサ領域で２ビットが実現される。
【００３１】
領域Ｂと領域Ｃを利用するためには、図２に示すようにアノード配線１５のかわりに、メサ領域の他の２面にそれぞれ対向するようにアノード配線１５ｂ及びアノード配線１５ｃを形成すればよい。上記の２本のアノード配線は、これらアノード配線１５ｂ及びアノード配線１５ｃとして機能するものである。言い換えれば、発光素子の互いに異なる部位に複数のアノード電極を形成し、これら複数のアノード電極とカソード電極との間で発光させる。
【００３２】
以下、各実施形態について説明する。
【００３３】
１．第１実施形態
図３に、本実施形態における自己走査型発光素子アレイの平面図を示す。発光素子アレイは、図１と同様に、半絶縁性基板（ＳＩ）４０上に、順次、Ｐ型の第１半導体層２２、Ｎ型の第２半導体層２４、Ｐ型の第３半導体層２６、Ｎ型の第４半導体層２８が形成され、第１半導体層２２上にアノード電極４４が形成され、第３半導体層２６上にゲート電極３２が形成され、第４半導体層２８上にカソード電極３０が形成されて構成される。アノード電極４４は、それぞれ独立した２本の共通のアノード配線としてパターニングされて形成される。また、各スイッチ部のゲート電極に接続されるΦ１ライン１１１、Φ２ライン１１２と、各発光素子のカソード電極３０に接続される給電ライン１１４が形成される。また、各発光素子のアノード電極４４として機能する給電ライン（アノード配線）１１５、１１６が形成される。ＶＧＡライン１１３は電源であり、負荷抵抗を経てスイッチ素子のゲート電極３２に接続される。ライン１１１，１１２，１１３，１１４それぞれのボンディングパッド１５１，１５２，１５３，１５４は発光素子の一方の側に配置され、給電ライン（アノード配線）１１５のボンディングパッド１５５、及び給電ライン（アノード配線）１１６のボンディングパッド１５６は、発光素子の他方側に配置される。
【００３４】
本実施形態において、第１に、第４半導体層２８の抵抗値が、第１半導体層２２の抵抗値以下となるようにそれぞれの膜厚あるいは不純物濃度が調整される。これにより、流れる電流を電極下部ではなく電極から離れた端部に集中させて外部発光効率を向上させる。
【００３５】
第２に、給電ライン１１４のボンディングパッド１５４が発光素子の一方の側に配置され、アノード配線１１５のボンディングパッド１５５、及びアノード配線１１６のボンディングパッド１５６が発光素子の他方側に配置される。これにより、一方のボンディングパッドから他方のボンディングパッドに至る配線長が全ての発光素子で略同一となり、発光光量が均一化される。
【００３６】
第３に、アノード配線１１５及びアノード配線１１６は、各発光素子に対して近接して並置して設けられ、かつ、それぞれ発光素子に対して１個おきにその分岐配線がメサ領域の他の面に対向するように延在する。すなわち、複数の発光素子を順次Ｌ１，Ｌ２，Ｌ３、・・・とすると、アノード配線１１５は、これらの発光素子に対して近接して並置して設けられるとともに、１個おきの発光素子Ｌ１，Ｌ３、Ｌ５，・・・に対して他の面に対向するように分岐配線１１５ａが延在する。また、アノード配線１１６は、これらの発光素子に対して近接して並置して設けられるとともに、１個おきの発光素子Ｌ２，Ｌ４，Ｌ６，・・・に対して他の面に対向するように分岐配線１１６ａが延在する。この結果として、分岐配線１１５ａは、発光素子Ｌ２とＬ３との間、発光素子Ｌ４とＬ５との間、発光素子Ｌ６とＬ７との間等に延在し、その一方で分岐配線１１６ａは、発光素子Ｌ１とＬ２との間、発光素子Ｌ３とＬ４との間、発光素子Ｌ５とＬ６との間等に延在する。図２との対比で説明すると、発光素子Ｌ１に対して分岐配線１１５ａがアノード配線１５ｃに対応し、分岐配線１１６ａがアノード配線１５ｂに対応する。アノード配線１１５と給電ライン１１４との間で電流を流すと領域ｃが発光し、アノード配線１１６と給電ライン１１４との間で電流を流すと領域ｂが発光する。
【００３７】
図４に、本実施形態の等価回路図を示す。自己走査型発光素子アレイは、転送サイリスタＴ１，Ｔ２、Ｔ３、・・・と発光サイリスタＬ１、Ｌ２，Ｌ３，・・・を備える。転送サイリスタＴ１，Ｔ２，Ｔ３，・・・を総称して転送サイリスタＴ，発光サイリスタＬ１，Ｌ２，Ｌ３，・・・を総称して発光サイリスタＬとする。転送サイリスタＴのアノード端子はチップの基板４０に接続される（アノードコモン）。これらのアノード端子には基準電位Ｖｓｕｂが供給される。転送サイリスタＴのゲート端子は抵抗を介してゲートラインＶｇａに接続される。ゲートラインＶｇａには電源電位Ｖｇａが供給される。また、転送サイリスタＴのゲート端子間は、接続ダイオードＤ１で接続され、１番目の接続ダイオードは抵抗Ｒｓを介してスタートラインΦｓに接続される。スタートラインΦｓにはスタート信号が供給される。また、各転送サイリスタのゲート端子は、対応する各発光サイリスタＬのゲート端子に接続される。また、奇数番目の転送サイリスタＴ１，Ｔ３，・・・のカソード端子は第１転送ラインΦ１に接続され、偶数番目の転送サイリスタＴ２，Ｔ４，・・・のカソード端子は第２転送ラインΦ２に接続される。第１転送ラインΦ１及び第２転送ラインΦ２には、それぞれ抵抗Ｒｆを介して第１転送信号及び第２転送信号が供給される。
【００３８】
一方、発光サイリスタＬのアノード端子はアノード配線ΦＡ１、ΦＡ２に接続される。アノード配線ΦＡ１、ΦＡ２は、図３におけるアノード配線１１５，１１６に対応するものである。発光サイリスタＬのゲート端子は、上記のように対応する各転送サイリスタＬのゲート端子に接続される。発光サイリスタＬのカソード端子は発光ラインΦＩに接続される。従来においては、各発光サイリスタＬのアノード端子には、共通のアノード配線が接続され、基準電位Ｖｓｕｂが供給されるが、本実施形態では、各発光サイリスタＬにそれぞれ２本のアノード配線ΦＡ１、ΦＡ２が接続される点に留意されたい。例えば、発光サイリスタＬ１のアノード端子にはアノード配線ΦＡ１及びΦＡ２が接続されるが、これは図３において、発光サイリスタＬ１の一面に対向して延在する分岐配線１１５ａと、その一面に対向する面に対向して延在する分岐配線１１６ａに相当する。
【００３９】
図５に、本実施形態の基本的な動作タイミングチャートを示す。ΦＳ〜ΦＡ２のそれぞれの信号のタイミングチャートが示されており、それぞれハイレベル「Ｈｉ」とローレベル「Ｌｏｗ」との間で移行する。なお、「Ｈｉ」は例えば０Ｖであり、「Ｌｏｗ」は例えば−４Ｖである。発光ラインΦＩの信号（発光信号）が「Ｈｉ」から「Ｌｏｗ」になり、アノード配線ΦＡ１あるいはΦＡ２のいずれかが「Ｈｉ」になると、発光素子は順方向バイアスとなって発光する。もちろん、発光制御をΦＩの「Ｈｉ」、「Ｌｏｗ」の移行で行うこともでき、ΦＩとΦＡ１，ΦＡ２の組み合わせでもよい。発光時の光量補正は、ΦＩの「Ｌｏｗ」となる時間を増減調整することで実行される。図６（ａ）、（ｂ）に、ΦＡ１とΦＡ２のレベルと発光領域との関係を示す。図６（ａ）は、ΦＡ１が「Ｈｉ」、ΦＡ２が「Ｌｏｗ」となった場合であり、このとき領域Ｌａが発光する。また、図６（ｂ）はΦＡ１が「Ｌｏｗ」、ΦＡ２が「Ｈｉ」となった場合であり、このとき領域Ｌｂが発光する。従って、ΦＡ１、ΦＡ２のレベルを制御することで、１個の発光素子について２つの領域Ｌａ，Ｌｂの発光を制御することができ、解像度が２倍になる。
【００４０】
一方、本実施形態では、図３から分かるように、隣接する発光素子Ｌ１及びＬ２を例にとると、発光素子Ｌ１にとっては分岐配線１１５ａがΦＡ１、分岐配線１１６ａがΦＡ２として機能すると同時に、発光素子Ｌ２にとっては分岐配線１１６ａがΦＡ２、分岐配線１１５ａがΦＡ１として機能することになる。すなわち、分岐配線１１６ａは、発光素子Ｌ１と発光素子Ｌ２で共用される。この場合の動作タイミングチャートを図７に示す。図７において、Φｓ、Φ１、Φ２、ΦＩ、ΦＡ１は図５におけるタイミングと同じであるが、ΦＩが「Ｌｏｗ」となって発光素子に順方向バイアスが印加される期間の前半においてΦＡ１が「Ｌｏｗ」、ΦＡ２が「Ｈｉ」となる。この場合、図８（ａ）に示すように隣接する発光素子をＮ及びＮ＋１とすると発光素子Ｎの領域Ｌｂが発光するとともに発光素子Ｎ＋１の領域Ｌａが発光する。また、ΦＩが「Ｌｏｗ」となる期間の後半においてΦＡ１が「Ｈｉ」、ΦＡ２が「Ｌｏｗ」となる。この場合、図８（ｂ）に示すように発光素子Ｎの領域Ｌａが発光するとともに発光素子Ｎ＋１の領域Ｌｂが発光する。
【００４１】
以上のように、メサ領域の異なる２つの面にそれぞれ対向させるように２本のアノード配線１１５，１１６（あるいはアノード分岐配線１１５ａ、１１６ａ）を延在させることで、複数の発光素子が配列する主走査方向における解像度が向上する。
【００４２】
なお、本実施形態では、半絶縁性基板上４０上に、順次、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層、Ｎ型半導体層を積層しているが、半絶縁性基板４０上に、順次、Ｎ型の第１半導体層、Ｐ型の第２半導体層、Ｎ型の第３半導体層、Ｐ型の第４半導体層を積層してもよく、この場合には第１半導体層上にカソード電極が形成され、第４半導体層上にアノード電極が形成される。従って、この場合、図３におけるアノード配線１１５，１１６はカソード配線として機能する。
【００４３】
また、本実施形態では、発光素子Ｌ１，Ｌ２を例にとると、分岐配線１１６ａが発光素子Ｌ１とＬ２とで共用されており、また、発光素子Ｌ２，Ｌ３を例にとると、分岐配線１１５ａが共用されているが、分岐配線を共用することなく各発光素子毎に少なくとも２本の分岐配線を形成してもよい。図３に即して説明すると、発光素子Ｌ１に対して分岐配線１１５ａと１１６ａが存在するが、他の発光素子Ｌ２，Ｌ３・・に対しても、発光素子Ｌ１と同様に分岐配線１１５ａと１１６ａが形成されるようにパターニングしてもよい。パターニングされた少なくとも２本の分岐配線は、それぞれの発光素子に対して互いに異なる領域を発光させる。発光素子のメサ領域が平面形状において矩形状である場合、２本の分岐配線はメサ領域の互いに対向する面にそれぞれ対向するようにパターニングされるのが好適であり、３本の分岐配線は、メサ領域の３つの面にそれぞれ対向するようにパターニングされる。メサ領域が平面形状において４角形以上の多角形である場合、メサ領域の各面にそれぞれ対向するように複数の分岐配線がパターニングされる。
【００４４】
２．第２実施形態
第１実施形態では、図８（ａ）、（ｂ）に示すように、ある発光素子Ｎに着目すると、領域Ｌａ及び領域Ｌｂを発光させることで主走査方向の解像度を向上させているが、例えば図８（ａ）の場合において、ΦＡ１を「Ｌｏｗ」、ΦＡ２を「Ｈｉ」として領域Ｌｂを発光させる場合、この領域Ｌｂの近傍の領域まで電流が流れてしまい、発光してしまう場合がある。この場合、本来的に領域Ｌｂのみの発光でよいところ、余分な部分の領域も発光することになるため発光素子間で光量ばらつきが生じ得る。本実施形態では、これをクロストークと称する。
【００４５】
そこで、このようなクロストークを抑制するために、図９の平面図に示すように、カソード電極３０を分岐配線１１５ａ、１１６ａの延在方向と略平行な方向に延在させる。言い換えれば、カソード電極３０が形成されるメサ領域の異なる３つの側面をＳａ、Ｓｂ，Ｓｃとし、面Ｓａに対向して分岐配線１１５ａが延在し、面Ｓｂに対向して分岐配線１１６ａが延在しているものとすると、残りの面Ｓｃの方向にカソード電極３０を延在させる。このようにカソード電極３０を延在させることで、領域Ｌａ、Ｌｂがともにそれぞれ面Ｓａ、Ｓｂに沿って面Ｓｃの方向に延在するので、その方向にさらに領域が延在することを規制し、クロストークが抑制される。従って、発光素子間の光量ばらつきが抑制される。
【００４６】
３．第３実施形態
第２実施形態では、カソード電極３０を分岐配線１１５ａ、１１６ａに略平行な方向に延在させることで電流の回り込みを抑制し、クロストークを抑制しているが、本実施形態ではさらに別の構成によりクロストークを抑制する。
【００４７】
図１０に、本実施形態におけるメサ領域の平面図を示す。カソード電極３０及び給電ライン１１４は図３に示すものと同一であるが、カソード電極３０と面Ｓｃとの間に、面Ｓｃの方向に延在する溝２００が形成される。図１１に、図１０におけるＩ−Ｉ断面を示す。溝２００は、ゲート層として機能する第３半導体層２６まで到達する溝であり、この溝２００により第４半導体層２８は分離される。従って、領域Ｌａあるいは領域Ｌｂが発光する際に、この溝２００により電流の回り込みが阻止され、クロスロークが抑制される。よって、発光素子間の光量ばらつきが抑制される。
【００４８】
以上、各実施形態について説明したが、本発明はこれらに限定されるものではなく、他の変形例も可能である。
【００４９】
例えば、第１実施形態乃至第３実施形態では、発光素子のカソード電極が形成されるメサ領域の平面形状が矩形形状である場合を例にとり説明したが、メサ領域は必ずしも矩形形状である必要はなく、他の形状、例えば円形状や楕円形状であってもよい。
【００５０】
また、第１実施形態では、第１、第２及び第３の技術的要件の組み合わせについて示したが、第１及び第２の技術的要件は必ずしも必須ではなく、少なくとも第３の技術的要件を備えていればよい。他の実施形態についても同様である。
【００５１】
また、各実施形態では、自己走査型発光素子アレイとして説明したが、必ずしも自己走査型発光素子アレイに限定されるものではなく、他の発光素子アレイにも同様に適用し得る。すなわち、Ｐ型半導体層とＮ型半導体層とを積層し、Ｐ型半導体層上にＰ型電極、Ｎ型半導体層上にＮ型電極を形成してなる半導体発光素子を複数個１次元に配列して発光素子アレイを構成し、Ｐ型電極（アノード電極）あるいはＮ型電極（カソード電極）を共通の給電ラインとしてパターン形成する場合においても同様に適用し得る。
【００５２】
各実施形態の自己走査型発光素子アレイは、画像形成装置のプリントヘッドの回路基板に組み込まれるが、以下、このプリントヘッドの回路基板について簡単に説明しておく。
【００５３】
図１２に、画像形成装置のプリントヘッドに搭載される回路基板及び発光部の平面図を示す。発光部は、回路基板上に、発光素子アレイチップＣ１〜Ｃ６０を主走査方向に二列に対向させて千鳥状に配置される。信号発生回路１００は、回路基板上の所定位置に設けられ、発光部に対して各種駆動信号を供給する。信号発生回路１００には、画像処理された画像データ及び各種制御信号が供給される。信号発生回路１００は、画像データ及び各種制御信号に基づいて、画像データの並び替え等を行う。信号発生回路１００は、各発光チップＣ１〜Ｃ６０に対して点灯信号を出力する。また、信号発生回路１００は、画像データに基づいて、各発光チップＣ１〜Ｃ６０において点灯させるべき発光素子を指定し、記憶するための記憶信号を出力する。さらに、信号発生回路１００は、各種制御信号に基づいて、各発光チップＣ１〜Ｃ６０に対して転送信号を出力する。発光チップＣ１は、複数の発光素子（発光サイリスタ）を組（ブロック）にし、組（ブロック）を単位として点灯／消灯を制御する。例えば、８個の発光素子で１つの組を構成する。発光チップＣ１は、一例として２個のＳＬＥＤ（自己走査型発光素子アレイ）を備える。これらのＳＬＥＤは、それぞれ１２８個の発光サイリスタＬ１〜Ｌ１２８を備える。
【００５４】
なお、第１実施形態では、２本のアノード配線１１５，１１６を形成して主走査方向の解像度を向上させているが、本発明はこれに限定されるものではなく、２本以上のアノード配線を用いてもよい。以下、３本のアノード配線を用いる場合を例示するが、同様に４本あるいはそれ以上のアノード配線にも同様に拡張し得ることは容易に理解できよう。
【００５５】
図１６及び図１７に、３本のアノード配線１１５，１１６，１１７を形成する場合のタイミングチャート及び平面図を示す。図１６は各信号の動作タイミングチャートであり、図１６は平面図である。図３に示す第１実施形態では２本のアノード配線１１５，１１６が形成されているが、図１７では２本のアノード配線１１５，１１６に加えてさらにアノード配線１１７が形成される。アノード配線１１５，１１６，１１７はそれぞれ互いに略平行にパターニングされ、ある発光素子の一つの側面に対向するように分岐配線１１５ａ、１１６ａ、１１７ａを備える。
【００５６】
すなわち、アノード配線１１５の分岐配線１１５ａは、アノード配線１１５から分岐して発光素子のメサ領域の側面のうちアノード配線側に面した側面に向けて延在し、その先端部において第１のアノード電極が接続される。また、アノード配線１１６の分岐配線１１６ａは、アノード配線１１６から分岐して発光素子のメサ領域の同一側面に向けて延在し、その先端部において第２のアノード電極が接続される。また、アノード配線１１７の分岐配線１１７ａは、アノード配線１１７から分岐して発光素子のメサ領域の同一側面に向けて延在し、その先端部において第３のアノード電極が接続される。
【００５７】
第１、第２及び第３のアノード電極は、図１におけるアノード電極４４に相当し、一つの発光素子に対してアノード電極４４が所定距離だけ離間して３つ形成される。
【００５８】
給電ライン１１４とアノード配線１１５との間で電流を流すと領域Ｌａが発光し、給電ライン１１４とアノード配線１１６との間で電流を流すと領域Ｌｂが発光し、給電ライン１１４とアノード配線１１７との間で電流を流すと領域Ｌｃが発光する。従って、主走査方向に発光領域がＬａ〜Ｌｃの３つ存在することになり、主走査方向の解像度がさらに向上する。
【００５９】
図１６の動作タイミングチャートに即して説明すると、アノード配線１１５，１１６，１１７にそれぞれ供給される信号をΦＡ１，ΦＡ２、ΦＡ３とすると、発光ラインΦＩの信号が「Ｈｉ」から「Ｌｏｗ」になり、ΦＡ１、ΦＡ２、ΦＡ３のいずれかが「Ｈｉ」になると、発光素子は順方向バイアスとなって発光する。図１６では、まずΦＡ１が「Ｈｉ」となって領域Ｌａが発光し、次にΦＡ２が「Ｈｉ」となって領域Ｌｂが発光し、次にΦＡ３が「Ｈｉ」となって領域Ｌｃが発光する。
【００６０】
もちろん、図１６のように信号ΦＡ１，ΦＡ２、ΦＡ３の「Ｈｉ」タイミングが互いにずれている必要はなく、「Ｈｉ」のタイミングが互いに重なっていてもよい。また、発光時の光量補正は、ΦＩの「Ｌｏｗ」となる時間を増減調整することで実行される。
【符号の説明】
【００６１】
４０  半絶縁性基板、２２  第１半導体層、２４  第２半導体層、２６  第３半導体層、２８  第４半導体層、３０  カソード電極、３２  ゲート電極、４４  アノード電極、１１５，１１６  アノード配線、２００  溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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