(57)【要約】【課題】チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにする。【解決手段】半導体装置は、シリコンからなる半導体基板１０に形成され、周囲を素子分離領域１１により囲まれてなる第２の活性領域１０ｂと、該第２の活性領域１０ｂ及び素子分離領域１１の上に、ゲート絶縁膜１３を介在させて形成されたゲート電極１４とを有している。第２の活性領域１０ｂには、ゲート電極１４の両側方の領域が掘り込まれてなるリセス領域１９ｃにｐ型シリコン混晶層２１が形成されており、該ｐ型シリコン混晶層２１における素子分離領域１１と接触する接触位置の上端２１ｂは、第２の活性領域１０ｂの上面におけるゲート絶縁膜１３の下側部分よりも低い。【選択図】図２
2012019004.tif 000002
【特許請求の範囲】
【請求項１】
シリコンからなる半導体領域に形成され、周囲を素子分離領域により囲まれてなる第１の活性領域と、
前記第１の活性領域及び前記素子分離領域の上に、第１のゲート絶縁膜を介在させて形成された第１のゲート電極とを備え、
前記第１の活性領域には、前記第１のゲート電極の両側方の領域が掘り込まれてなる凹部に第１導電型のシリコン混晶層が形成されており、
前記シリコン混晶層における前記素子分離領域と接触する接触位置の上端は、前記第１の活性領域の上面における前記第１のゲート絶縁膜の下側部分よりも低いことを特徴とする半導体装置。
【請求項２】
前記シリコン混晶層は、前記第１のゲート電極側の側面が該第１のゲート電極の下側に突き出す凸部を有しており、
前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記凸部よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域の上面の面方位は｛１００｝であり、
前記シリコン混晶層における前記凸部を構成する面の面方位は｛１１１｝面であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記シリコン混晶層における最も厚い部分の表面から深さ方向の２分の１の位置よりも低いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコン混晶層は、第１のソースドレイン領域として形成され、
前記第１の活性領域の上部における前記第１のゲート電極の両側方部分に、前記第１のソースドレイン領域と接続されて形成された第１導電型を有するエクステンション領域をさらに備え、
前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記エクステンション領域よりも深いことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート電極におけるゲート長方向の両側面上に形成された絶縁膜からなるサイドウォールをさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１導電型のシリコン混晶層は、ｐ型のシリコンゲルマニウムからなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体領域における前記第１の活性領域との間に前記素子分離領域を介在させて形成された第２の活性領域と、
前記第２の活性領域及び前記素子分離領域の上に、第２のゲート絶縁膜を介在させて形成された第２のゲート電極とをさらに備え、
前記第２の活性領域の上部には、第２導電型の不純物拡散層からなる第２のソースドレイン領域が形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１導電型のシリコン混晶層は、ｎ型のシリコンカーバイドからなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項１０】
前記シリコン混晶層における最も厚い部分は、前記第１の活性領域の上面における前記第１のゲート絶縁膜の下側部分よりも高いことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体領域に素子分離領域を選択的に形成することにより、活性領域を形成する工程（ａ）と、
前記活性領域の上を含む前記素子分離領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程（ｂ）と、
少なくとも前記ゲート電極をマスクとして前記活性領域に対してエッチングを行って、前記活性領域における前記ゲート電極の両側方の領域にそれぞれ凹部を形成する工程（ｃ）と、
前記凹部に第１導電型のシリコン混晶層を形成する工程（ｄ）とを備え、
前記シリコン混晶層における前記素子分離領域と接触する接触位置の上端は、前記活性領域の上面における前記ゲート絶縁膜の下側部分よりも低いことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記ゲート電極をマスクとして、前記活性領域に対して第１導電型の不純物を注入することにより、前記活性領域の上部にエクステンション領域を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記ゲート電極におけるゲート長方向の両側面上に絶縁膜からなるサイドウォールを形成する工程（ｆ）と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記活性領域に対して第１導電型の不純物を注入することにより、前記活性領域の上部に接合深さが前記エクステンション領域よりも深いソースドレイン領域を形成する工程（ｇ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１導電型のシリコン混晶層は、ｐ型のシリコンゲルマニウムからなることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、活性領域にシリコン混晶層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴い、システムＬＳＩ（Sysytem Large Scale Integration）等の半導体装置に高い処理能力が求められている。このため、トランジスタの動作速度の高速化が図られている。例えば、ｎ型ＭＩＳ（Metal Insulator Semiconductor）トランジスタとｐ型ＭＩＳトランジスタとから構成されるＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタは低消費電力であることから、広く用いられており、その高速化は主として構造の微細化による。すなわち、ＣＭＩＳトランジスタの高速化は、半導体素子を加工するリソグラフィ技術の進歩に支えられている。しかしながら、近年、要求される加工寸法の最小値がリソグラフィに用いる光の波長以下となってきており、その結果、ＣＭＩＳトランジスタに対してより一層の微細化加工を施すことは困難となりつつある。
【０００３】
そこで、トランジスタの構造の微細化を図ることなく、トランジスタの性能を向上させる技術が求められている。その技術の１つとして、シリコン結晶を歪ませることによりキャリアの移動度を向上させるという歪シリコン技術がある。歪シリコン技術を用いたトランジスタは、バルクシリコンで構成されるトランジスタと比べて、大きいキャリア移動度を得られる可能性がある。よって、歪シリコン技術を用いたトランジスタは、構造の微細化を図ることなく性能を向上させることができる。
【０００４】
この歪シリコン技術を用いて、ＣＭＩＳトランジスタの電流駆動能力が向上するということが知られており、以下に示す技術が注目されている。すなわち、シリコン（Ｓｉ）からなる半導体基板に形成されたＣＭＩＳトランジスタのｐ型ＭＩＳトランジスタ形成領域におけるソースドレイン領域にシリコンよりも格子定数が大きい材料を埋め込むと、ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力が印加される。このため、ｐ型ＭＩＳトランジスタのキャリア移動度を向上することができる。具体的には、ＣＭＩＳトランジスタにおけるｐ型ＭＩＳトランジスタ形成領域のソースドレイン領域をシリコンよりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）等のシリコン混晶で形成する。これにより、ｐ型ＭＩＳトランジスタのチャネル領域を構成するシリコン結晶に圧縮応力が印加されるため、ｐ型ＭＩＳトランジスタのキャリア移動度（正孔の移動度）が大きくなる。その結果、ＣＭＩＳトランジスタにおけるｐ型ＭＩＳトランジスタの電流駆動能力を改善することができる。
【０００５】
以下に、図８及び図９を参照しながら、従来の歪シリコン技術を用いて作製されたｐ型ＭＩＳトランジスタを含む半導体装置を説明する。
【０００６】
図８及び図９（ａ）〜図９（ｄ）に示すように、従来の半導体装置は、半導体基板１１０の上部に形成された素子分離領域１１１に囲まれると共に、チャネル幅方向に並んで配置された第１の活性領域１１０ａと第２の活性領域１１０ｂとを有している。第１の活性領域１１０ａには、ｐ型ウェル領域１１２ａが形成されており、第２の活性領域１１０ｂには、ｎ型ウェル領域１１２ｂが形成されている。これにより、半導体基板１１０におけるｎ型ＭＩＳトランジスタ形成領域ＮＴｒを構成する第１の活性領域１１０ａには、ｐ型ウェル領域１１２ａを含むｎ型ＭＩＳトランジスタが形成され、半導体基板１１０におけるｐ型ＭＩＳトランジスタ形成領域ＰＴｒを構成する第２の活性領域１１０ｂには、ｎ型ウェル領域１１２ｂを含むｐ型ＭＩＳトランジスタが形成されている。
【０００７】
ｎ型ＭＩＳトランジスタ形成領域ＮＴｒのｎ型ＭＩＳトランジスタには、第１の活性領域１１０ａの上に、ゲート絶縁膜１１３及びゲート電極１１４が順次形成され、該ゲート電極１１４の両側面上にはサイドウォール１１８が形成されている。各サイドウォール１１８は、内側サイドウォール１１６と外側サイドウォール１１７とから構成される。具体的には、内側サイドウォール１１６はゲート電極１１４の側面上に設けられており、外側サイドウォール１１７は内側サイドウォール１１６を介してゲート電極１１４の側面上に設けられている。第１の活性領域１１０ａの上部におけるゲート電極１１４の両側方には、ｎ型エクステンション領域１１５ａが設けられており、その外側で且つサイドウォール１１８の両側方には、ｎ型ソースドレイン領域１１９ａが設けられている。ここで、ゲート電極１１４の上部及びｎ型ソースドレイン領域１１９ａの上部には、それぞれシリサイド層１２２が形成されている。なお、図８において、シリサイド層１２２を省略している。
【０００８】
ｐ型ＭＩＳトランジスタ形成領域ＰＴｒのｐ型ＭＩＳトランジスタには、第２の活性領域１１０ｂの上に、ゲート絶縁膜１１３及びゲート電極１１４が順次形成され、該ゲート電極１１４の両側面上にはサイドウォール１１８が形成されている。ここでのサイドウォール１１８は、ｎ型ＭＩＳトランジスタ形成領域ＮＴｒにおけるサイドウォール１１８と同一の構成を有している。第２の活性領域１１０ｂの上部におけるゲート電極１１４の両側方には、ｐ型エクステンション領域１１５ｂが設けられており、その外側で且つサイドウォール１１８の両側方には、ｐ型ソースドレイン領域１１９ｂが設けられている。
【０００９】
さらに、図９（ａ）及び図９（ｄ）に示すように、ｐ型ソースドレイン領域１１９ｂの上には、ｐ型シリコンゲルマニウム（ＳｉＧｅ）層１２１がエピタキシャル成長により形成されている。このとき、ＳｉＧｅ層１２１は、素子分離領域１１１との界面まで厚く形成されており、ＳｉＧｅ層における素子分離領域１１１との界面における上面の高さは、素子分離領域１１１の上面の高さよりも高く形成される。このため、素子分離領域１１１におけるＳｉＧｅ層１２１との界面側の側面は、上端までＳｉＧｅ層１２１と接している。また、ｎ型ＭＩＳトランジスタと同様に、ゲート電極１１４の上部及びｐ型ＳｉＧｅ層１２１の上部には、それぞれシリサイド層１２２が形成されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６７９７５５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来例に係る半導体装置のように、ＣＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを有している。従って、ＣＭＩＳトランジスタにおいては、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの双方が高い電流駆動能力を示すことが望ましい。
【００１２】
ところで、図８に示すように、ＣＭＩＳトランジスタは、通常、各ＭＩＳトランジスタの周囲に素子分離領域が形成されている。従って、ｐ型ＭＩＳトランジスタにおいては、素子分離領域とＳｉＧｅ層とからそれぞれに応力が加わる両者の境界部分に、応力集中部が形成されて複雑な歪みが生じる。この応力は、活性領域を構成するシリコン（Ｓｉ）と素子分離領域を構成するシリコン酸化（ＳｉＯ２）膜との熱膨張係数の差によって、製造プロセスの熱処理により複雑な挙動を示す。さらに、この歪みに起因して、低温での熱処理によってドーパントが異常拡散する。このため、ゲート長が小さくなると、活性領域におけるゲート電極の下側の端部においてリーク電流が増大するという問題がある。
【００１３】
具体的には、活性領域におけるゲート幅方向の端部と素子分離領域との界面に、ＳｉＧｅ層の応力によって活性領域が素子分離領域を外側に押し出す方向の力が作用する。しかしながら、ゲート電極の下側には、ＳｉＧｅ層が形成されていないため、活性領域におけるゲート電極の下側の端部と素子分離領域との界面には、活性領域と素子分離領域とを互いに引き離す方向の力が作用する。その結果、活性領域と素子分離領域との間の界面準位が増大して、高温時にはｐ型ソースドレイン領域にドーピングされた不純物の拡散が加速される現象、及び界面準位を介したキャリアの移動が発生する現象によって、互いに隣接するｐ型ソースドレイン領域同士の間の、特にスタンバイ時のリーク電流が増大するという問題がある。
【００１４】
本発明は、前記の問題を解決し、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置を、活性領域に設けるシリコン混晶層における該シリコン混晶層を囲む素子分離領域との接触部分の接触位置の上端を活性領域の上面（ゲート電極の下側部分）よりも低くする構成とする。
【００１６】
具体的に、本発明に係る半導体装置は、シリコンからなる半導体領域に形成され、周囲を素子分離領域により囲まれてなる第１の活性領域と、第１の活性領域及び素子分離領域の上に、第１のゲート絶縁膜を介在させて形成された第１のゲート電極とを備え、第１の活性領域には、第１のゲート電極の両側方の領域が掘り込まれてなる凹部に第１導電型のシリコン混晶層が形成されており、シリコン混晶層における素子分離領域と接触する接触位置の上端は、第１の活性領域の上面における第１のゲート絶縁膜の下側部分よりも低い。
【００１７】
本発明の半導体装置によると、シリコン混晶層における素子分離領域と接触する接触位置の上端は、第１の活性領域の上面における第１のゲート絶縁膜の下側部分よりも低いため、シリコン混晶層における素子分離領域との接触面積が小さくなる。このため、第１の活性領域におけるゲート幅方向の端部と素子分離領域との界面では、シリコン混晶層の応力によって第１の活性領域が素子分離領域を外側に押し出す方向の力が弱くなる。その結果、第１の活性領域と素子分離領域とを互いに引き離す方向の力も弱まるので、第１の活性領域にドーピングされた不純物の拡散や、界面準位を介したキャリアの移動等が抑制されるので、電流駆動能力が向上すると共にリーク電流を抑制することができる。
【００１８】
本発明の半導体装置において、シリコン混晶層は、第１のゲート電極側の側面が該第１のゲート電極の下側に突き出す凸部を有しており、シリコン混晶層における素子分離領域との接触位置の上端は、該凸部よりも低いことが好ましい。
【００１９】
このようにすると、シリコン混晶層の素子分離領域に対する応力を抑制したまま、シリコン混晶層における互いに対向する第１のゲート電極側の側面に形成された凸部によって、チャネル領域にゲート長方向の応力がより確実に印加されるようになる。
【００２０】
この場合に、半導体領域の上面の面方位は｛１００｝であり、シリコン混晶層における凸部を構成する面の面方位は｛１１１｝面であってもよい。
【００２１】
本発明の半導体装置において、シリコン混晶層における素子分離領域との接触位置の上端は、シリコン混晶層における最も厚い部分の表面から深さ方向の２分の１の位置よりも低くてもよい。
【００２２】
このようにすると、シリコン混晶層における素子分離領域との接触面積を確実に小さくすることができる。
【００２３】
本発明の半導体装置において、シリコン混晶層は、第１のソースドレイン領域として形成され、第１の活性領域の上部における第１のゲート電極の両側方部分に、第１のソースドレイン領域と接続されて形成された第１導電型を有するエクステンション領域をさらに備え、シリコン混晶層における素子分離領域との接触位置の上端は、エクステンション領域よりも深くてもよい。
【００２４】
本発明の半導体装置において、第１のゲート電極におけるゲート長方向の両側面上に形成された絶縁膜からなるサイドウォールをさらに備えていてもよい。
【００２５】
本発明の半導体装置において、第１導電型のシリコン混晶層は、ｐ型のシリコンゲルマニウムからなることが好ましい。
【００２６】
このようにすると、半導体装置は、ゲート長方向にチャネル領域の両側から圧縮応力が印加されるｐ型のトランジスタとなる。
【００２７】
この場合に、本発明の半導体装置は、半導体領域における第１の活性領域との間に素子分離領域を介在させて形成された第２の活性領域と、第２の活性領域及び素子分離領域の上に、第２のゲート絶縁膜を介在させて形成された第２のゲート電極とをさらに備え、第２の活性領域の上部には、第２導電型の不純物拡散層からなる第２のソースドレイン領域が形成されていてもよい。
【００２８】
また、本発明の半導体装置において、第１導電型のシリコン混晶層は、ｎ型のシリコンカーバイドからなっていてもよい。
【００２９】
このようにすると、半導体装置は、ゲート長方向にチャネル領域の両側から引っ張り応力が印加されるｎ型のトランジスタとなる。
【００３０】
本発明の半導体装置において、シリコン混晶層における最も厚い部分は、第１の活性領域の上面における第１のゲート絶縁膜の下側部分よりも高くてもよい。
【００３１】
このようにすると、第１のゲート電極の下に形成されるチャネル領域に印加される応力を確実に生成することができる。
【００３２】
本発明に係る半導体装置の製造方法は、半導体領域に素子分離領域を選択的に形成することにより、活性領域を形成する工程（ａ）と、活性領域の上を含む素子分離領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程（ｂ）と、少なくともゲート電極をマスクとして活性領域に対してエッチングを行って、該活性領域におけるゲート電極の両側方の領域にそれぞれ凹部を形成する工程（ｃ）と、凹部に第１導電型のシリコン混晶層を形成する工程（ｄ）とを備え、シリコン混晶層における素子分離領域と接触する接触位置の上端は、活性領域の上面におけるゲート絶縁膜の下側部分よりも低い。
【００３３】
本発明の半導体装置の製造方法によると、シリコン混晶層における素子分離領域と接触する接触位置の上端は、活性領域の上面におけるゲート絶縁膜の下側部分よりも低いため、シリコン混晶層における素子分離領域との接触面積が小さくなる。このため、活性領域におけるゲート幅方向の端部と素子分離領域との界面では、シリコン混晶層の応力によって活性領域が素子分離領域を外側に押し出す方向の力が弱くなる。その結果、活性領域と素子分離領域とを互いに引き離す方向の力も弱まるので、活性領域にドーピングされた不純物の拡散や、界面準位を介したキャリアの移動等が抑制されるので、電流駆動能力が向上すると共にリーク電流を抑制することができる。
【００３４】
本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、ゲート電極をマスクとして、活性領域に対して第１導電型の不純物を注入することにより、活性領域の上部にエクステンション領域を形成する工程（ｅ）と、工程（ｅ）よりも後に、ゲート電極におけるゲート長方向の両側面上に絶縁膜からなるサイドウォールを形成する工程（ｆ）と、ゲート電極及びサイドウォールをマスクとして、活性領域に対して第１導電型の不純物を注入することにより、活性領域の上部に接合深さがエクステンション領域よりも深いソースドレイン領域を形成する工程（ｇ）とをさらに備えていてもよい。
【００３５】
本発明の半導体装置の製造方法において、第１導電型のシリコン混晶層は、ｐ型のシリコンゲルマニウムからなることが好ましい。
【発明の効果】
【００３６】
本発明に係る半導体装置によると、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた場合に、電流駆動能力の向上とリーク電流の低下とを図ることができる。
【図面の簡単な説明】
【００３７】
【図１】図１は本発明の一実施形態に係る半導体装置を示す平面図である。
【図２】図２（ａ）は図１のIIａ−IIａ線における断面図であり、図２（ｂ）は図１のIIｂ−IIｂ線における断面図であり、図２（ｃ）は図１のIIｃ−IIｃ線における断面図であり、図２（ｄ）は図１のIIｄ−IIｄ線における断面図である。
【図３】図３（ａ）は図１のIIIａ−IIIａ線における断面図であり、図３（ｂ）は図１のIIIｂ−IIIｂ線における断面図である。
【図４】図４（ａ１）及び図４（ｂ１）は本発明の一実施形態に係る半導体装置の製造方法であって、図１のIIｃ−IIｃ線における断面に相当する工程順の構成断面図である。図４（ａ２）及び図４（ｂ２）は本発明の一実施形態に係る半導体装置の製造方法であって、図１のIIｄ−IIｄ線における断面に相当する工程順の構成断面図である。
【図５】図５（ａ１）及び図５（ｂ１）は本発明の一実施形態に係る半導体装置の製造方法であって、図１のIIｃ−IIｃ線における断面に相当する工程順の構成断面図である。図５（ａ２）及び図５（ｂ２）は本発明の一実施形態に係る半導体装置の製造方法であって、図１のIIｄ−IIｄ線における断面に相当する工程順の構成断面図である。
【図６】図６は本発明の一実施形態に係る半導体装置の製造方法であって、シリコン混晶層を形成するリセス領域のエッチング方法の一変形例を示す断面図である。
【図７】図７は本発明の一実施形態に係る半導体装置におけるソースのオフリーク電流のゲート長依存性を従来例と共に示すグラフである。
【図８】図８は従来の半導体装置を示す平面図である。
【図９】図９（ａ）は図８のIXａ−IXａ線における断面図であり、図９（ｂ）は図８のIXｂ−IXｂ線における断面図であり、図９（ｃ）は図８のIXｃ−IXｃ線における断面図であり、図９（ｄ）は図８のIXｄ−IXｄ線における断面図である。
【発明を実施するための形態】
【００３８】
本発明の一実施形態について説明する。なお、本発明は、以下に示す一実施形態に限定されない。例えば、半導体装置の構成材料は以下に示す材料に限定されず、膜厚及び濃度等もそれぞれ以下に示す数値に限定されない。また、成膜方法及びエッチング方法等も以下に示す方法に限定されない。
【００３９】
（一実施形態）
本発明の一実施形態に係る半導体装置について図１〜図３を参照しながら説明する。
【００４０】
図１、図２（ａ）〜図２（ｄ）、図３（ａ）及び図３（ｂ）に示すように、本実施形態に係る半導体装置は、半導体基板１０の上部に形成された素子分離領域１１に囲まれると共に、チャネル幅方向に並んで配置された第１の活性領域１０ａと第２の活性領域１０ｂとを有している。第１の活性領域１０ａには、ｐ型ウェル領域１２ａが形成されており、第２の活性領域１０ｂには、ｎ型ウェル領域１２ｂが形成されている。これにより、半導体基板１０におけるｎ型ＭＩＳトランジスタ形成領域ＮＴｒを構成する第１の活性領域１０ａには、ｐ型ウェル領域１２ａを含むｎ型ＭＩＳトランジスタが形成され、半導体基板１０におけるｐ型ＭＩＳトランジスタ形成領域ＰＴｒを構成する第２の活性領域１０ｂには、ｎ型ウェル領域１２ｂを含むｐ型ＭＩＳトランジスタが形成されている。
【００４１】
図１、図２（ａ）及び図２（ｃ）に示すように、ｎ型ＭＩＳトランジスタ形成領域ＮＴｒのｎ型ＭＩＳトランジスタには、第１の活性領域１０ａの上に、ゲート絶縁膜１３及びゲート電極１４が順次形成され、該ゲート電極１４の両側面上には２層の絶縁膜からなるサイドウォール１８が形成されている。例えば、各サイドウォール１８は、内側サイドウォール１６と外側サイドウォール１７とから構成される。具体的には、断面Ｌ字状の内側サイドウォール１６はゲート電極１４の両側面上に設けられており、外側サイドウォール１７は内側サイドウォール１６を介してゲート電極１４の両側面上に設けられている。
【００４２】
第１の活性領域１０ａの上部におけるゲート電極１４の両側方部分には、ｎ型エクステンション領域１５ａが形成されている。さらに、ｎ型エクステンション領域１５ａの両外側の領域には、該ｎ型エクステンション領域１５ａと接続されると共に、その接合深さがｎ型エクステンション領域１５ａよりも深いｎ型ソースドレイン領域１９ａが形成されている。また、ゲート電極１４の上部及びｎ型ソースドレイン領域１９ａの上部には、それぞれシリサイド層２２が形成されている。なお、図１においては、シリサイド層２２を省略している。
【００４３】
ここで、ゲート絶縁膜１３には、例えば厚さが２ｎｍ〜４ｎｍ程度の酸化シリコン（ＳｉＯ２）を用いることができる。ゲート電極１４には、例えば厚さが５０ｎｍ〜１００ｎｍ程度のポリシリコンを用いることができる。内側サイドウォール１６は、例えば酸化シリコンを用いることができ、外側サイドウォール１７は、例えば窒化シリコン（ＳｉＮ）を用いることができる。なお、ゲート絶縁膜には、いわゆるｈｉｇｈ−ｋ膜と呼ばれる高誘電率絶縁膜、例えば比誘電率が８以上の酸化ハフニウム（ＨｆＯ２）又は窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）等を用いてもよく、この場合には、ゲート電極１４として、ゲート絶縁膜１３の上に形成された窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）等の金属膜と、該金属膜の上に形成されたポリシリコン等のシリコン膜とからなる積層膜を用いることが好ましい。
【００４４】
また、ｎ型エクステンション領域１５ａには、ヒ素（Ａｓ）等のｎ型不純物がドープされており、そのドーズ量は１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度である。ｎ型ソースドレイン領域１９ａにも、ヒ素（Ａｓ）等のｎ型不純物がドープされており、そのドーズ量は１×１０１６／ｃｍ２程度である。また、シリサイド層２２は、例えば厚さが２０ｎｍ程度のニッケルシリサイド（ＮｉＳｉ）により構成されている。
【００４５】
図１、図２（ａ）及び図２（ｄ）に示すように、ｐ型ＭＩＳトランジスタ形成領域ＰＴｒのｐ型ＭＩＳトランジスタには、第２の活性領域１０ｂの上に、ｎ型ＭＩＳトランジスタと同一材料からなるゲート絶縁膜１３及びゲート電極１４が順次形成されている。ゲート電極１４の両側面上には、ｎ型ＭＩＳトランジスタと同一構成の内側サイドウォール１６と外側サイドウォール１７とからなるサイドウォール１８が形成されている。
【００４６】
第２の活性領域１０ｂの上部におけるゲート電極１４の両側方部分には、ｐ型エクステンション領域１５ｂが形成されている。さらに、ｐ型エクステンション領域１５ｂの両外側の領域には、該ｐ型エクステンション領域１５ｂと接続されると共に、その接合深さがｐ型エクステンション領域１５ｂよりも深いｐ型ソースドレイン領域１９ｂが形成されている。また、ｎ型ＭＩＳトランジスタと同様に、ゲート電極１４の上部にはシリサイド層２２が形成されている。
【００４７】
ｐ型エクステンション領域１５ｂには、ボロン（Ｂ）等のｐ型不純物がドープされており、そのドーズ量は１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度である。ｐ型ソースドレイン領域１９ｂにも、ボロン（Ｂ）等のｐ型不純物が注入されており、そのドーズ量は例えば１×１０１６／ｃｍ２程度である。
【００４８】
さらに、図２（ｄ）に示すように、ｐ型ＭＩＳトランジスタにおいては、ｐ型ソースドレイン領域１９ｂの上部に、ｐ型シリコン混晶層２１がエピタキシャル成長によりその最上面（最も高い位置にある上面）が半導体基板１０の主面（ゲート絶縁膜１３の直下に位置する半導体基板１０の表面）よりも高くなるように形成されている。
【００４９】
ｐ型シリコン混晶層２１は、シリコン（Ｓｉ）よりも大きい格子定数を有するシリコン混晶（例えばＳｉＧｅ）からなり、圧縮応力をゲート長方向に生じさせる。また、ｐ型シリコン混晶層２１は、１２０ｎｍ程度を有しており、重量比でシリコン（Ｓｉ）に対して２０％〜３０％程度のゲルマニウム（Ｇｅ）を含んでいる。なお、ｐ型シリコン混晶層２１における少なくともゲート電極１４側の側面は、その面方位がシリコン結晶の｛１１１｝面であり、ゲート電極１４側に突き出す凸部２１ａを有している。以下、凸部２１ａと該凸部２１ａを形成するリセス領域（後述）の壁面の付き出し部をΣ先端部とも呼ぶ。
【００５０】
ｐ型シリコン混晶層２１にも、ボロン（Ｂ）等のｐ型不純物が、例えば１×１０１６／ｃｍ２程度にドープされている。すなわち、ｐ型シリコン混晶層２１におけるｐ型不純物の濃度は、ｐ型ソースドレイン領域１９ｂにおけるｐ型不純物の濃度と同程度であることが好ましい。このように、ｐ型ソースドレイン領域１９ｂの内部すなわち上部に、ｐ型シリコン混晶層２１が形成されているため、ｐ型ＭＩＳトランジスタのチャネル領域にはゲート長方向の圧縮応力が印加される。これにより、ｐ型ＭＩＳトランジスタにおけるキャリア移動度（正孔の移動度）の向上を図ることができる。従って、本実施形態においては、ｐ型ＭＩＳトランジスタにおける電流駆動能力を向上することができる。なお、図２（ｃ）に示すように、ｐ型シリコン混晶層２１は、ｐ型ソースドレイン領域１９ｂにのみ形成されており、ｎ型ＭＩＳトランジスタを構成するｎ型ソースドレイン領域１９ａには形成されない。
【００５１】
本実施形態の特徴して、図３（ａ）及び図３（ｂ）に示すように、本実施形態に係る半導体装置においては、ｐ型シリコン混晶層２１における素子分離領域１１と接触する界面での接触位置の上端２１ｂは、第２の活性領域１０ｂの上面におけるゲート絶縁膜１３の下側部分よりも低くなるように形成されている。その上、本実施形態に係る半導体装置におけるｐ型シリコン混晶層２１の素子分離領域１１との接触位置の上端２１ｂは、Σ先端部である凸部２１ａよりも低い位置に形成されている。さらに、該接触位置の上端２１ｂは、ｐ型シリコン混晶層２１の最も厚い部分の表面から深さ方向の２分の１よりも低い位置に形成されている。また、該接触位置の上端２１ｂは、ｐ型エクステンション領域１５ｂの接合面よりも深く形成されている。また、該接触位置の上端２１ｂは、素子分離領域１１の上面よりも低い位置に形成されており、素子分離領域１１のｐ型シリコン混晶層２１との界面側の側面の上部には、ｐ型シリコン混晶層２１が形成されておらず、ｐ型シリコン混晶層２１と接していない。これに対し、ｐ型シリコン混晶層２１の上面は、素子分離領域１１から第２の活性領域１０ｂの内側、すなわち中央部に向けて高くなるように形成されている。なお、本発明において、ｐ型シリコン混晶層２１は、その上のシリサイド層２２を含まない。
【００５２】
上述したように、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂの上部に設けたｐ型シリコン混晶層２１は、チャネル領域に対する圧縮応力をゲート長方向に生じさせる半導体膜である。
【００５３】
本実施形態においては、図２（ｄ）及び図３（ａ）に示すように、ｐ型シリコン混晶層２１の表面は、ファセットが形成されることにより基板面から傾斜した傾斜面となる。これは、ｐ型シリコン混晶層２１をエピタキシャル成長する際に、結晶の表面エネルギーが最小となるように面方位における低指数面にファセットが優先的に形成されるからである。なお、ｐ型シリコン混晶層２１を、素子分離領域１１との界面において薄く成長させるには、例えば、成長時の堆積レート（デポレート）を下げ、且つ塩化水素（ＨＣｌ）の供給量を増やす条件にするとよい。すなわち、ｐ型シリコン混晶層２１における素子分離領域１１との界面における成長レートは、ファセット面での形成とデポレートとが選択性の競合を示す。従って、シリコン結晶の面方位における｛１１１｝面が形成されるような条件とすることにより、ｐ型シリコン混晶層２１の成長レートを遅くすることができ、その結果、ｐ型シリコン混晶層２１における素子分離領域１１との界面での膜厚を薄くすることができる。これにより、本実施形態に係るｐ型シリコン混晶層２１は、素子分離領域１１との界面において生成される核密度が下がり、その膜厚が薄くなる。
【００５４】
このように、本実施形態に係るｐ型ＭＩＳトランジスタにおいては、ｐ型ソースドレイン領域１９ｂに形成されたｐ型シリコン混晶層２１から素子分離領域１１に印加される圧縮応力を抑制することができる。
【００５５】
この効果について、図８及び図９（ａ）〜図９（ｄ）に示した従来の半導体装置と比較しながら、以下に説明する。
【００５６】
従来の半導体装置においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１９ｂにｐ型ＳｉＧｅ層１２１が形成されていることから、ｐ型ＭＩＳトランジスタのチャネル領域にはゲート長方向から圧縮応力が印加される。従って、ｐ型ＭＩＳトランジスタにおけるキャリア移動度を向上することができる。しかしながら、圧縮応力を有するｐ型ＳｉＧｅ層１２１から素子分離領域１１１に印加される応力を抑制することができない。このため、ｐ型ＭＩＳトランジスタのドーパントの異常拡散が発生して、該ｐ型ＭＩＳトランジスタに、ソースにおけるオフリーク電流の増大を招く。
【００５７】
これに対し、本実施形態に係る半導体装置は、従来の半導体装置と同様に、ｐ型ＭＩＳトランジスタにおけるｐ型ソースドレイン領域１９ｂにｐ型シリコン混晶層２１を設けている。しかしながら、本実施形態においては、ｐ型シリコン混晶層２１における素子分離領域１１との接触位置の上端２１ｂを、第２の活性領域１０ｂの上面におけるゲート電極１４の下側部分よりも低くなるように、すなわち素子分離領域１１との接触部分が薄くなるように形成している。
【００５８】
このように、本実施形態においては、素子分離領域１１からの応力の少なくとも一部を、ｐ型シリコン混晶層２１における端部の膜厚を薄く形成することによって相殺することができる。すなわち、ｐ型シリコン混晶層２１及び素子分離領域１１からの複合的な応力がｐ型ＭＩＳトランジスタのチャネル領域に印加されることを抑制することができる。
【００５９】
従って、本実施形態に係る半導体装置は、ｐ型ＭＩＳトランジスタの電流駆動能力を向上させることができるだけでなく、ｐ型ＭＩＳトランジスタのソースにおけるオフリーク電流の増大を抑制することができる。
【００６０】
なお、ｐ型シリコン混晶層２１における素子分離領域１１との接触位置の上端２１ｂは、ゲート電極１４側の凸部２１ａよりも低いことが好ましい。
【００６１】
また、シリサイド層２２の厚さが２０ｎｍ程度であり、ｐ型シリコン混晶層２１の厚さが１２０ｎｍ程度であることを考慮すると、ｐ型シリコン混晶層２１の素子分離領域１１との接触位置の上端２１ｂの深さは１０ｎｍ〜６０ｎｍ程度であればよい。これにより、第１の活性領域１０ａと第２の活性領域１０ｂとの絶縁性を確保しつつ、素子分離領域１１からの応力がｐ型ＭＩＳトランジスタのチャネル領域に印加されることを防止できる。
【００６２】
以上をまとめると、本実施形態に係る半導体装置は、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂにｐ型シリコン混晶層２１を形成し、さらに、ｐ型シリコン混晶層２１における素子分離領域１１との接触部分の厚さを薄く形成している。言い換えれば、ｐ型シリコン混晶層２１の表面の高さを、素子分離領域１１と接する端部から第２の活性領域１０ｂの中央部に向けて厚くなるように形成している。これにより、ｐ型ＭＩＳトランジスタにおける駆動電流能力の向上を図る共に、ｐ型ＭＩＳトランジスタにおけるスタンバイ時のリーク電流を抑制することができる。
【００６３】
（一実施形態の製造方法）
以下、前記のように構成された半導体装置の製造方法について図４及び図５を参照しながら説明する。
【００６４】
まず、図４（ａ１）及び図４（ａ２）に示す工程において、例えば、リソグラフィ法により、半導体基板１０の上に素子分離領域形成用のパターンを有するレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて半導体基板１０にエッチングを行って、深さが２００ｎｍ〜３００ｎｍ程度のトレンチを形成する。その後、例えば化学気相堆積（ＣＶＤ）法により、堆積温度を８００℃〜９００℃程度に設定して、形成されたトレンチを含む半導体基板１０の上に、膜厚が１００ｎｍ〜１５０ｎｍ程度のシリコン酸化膜を堆積する。続いて、必要に応じて、例えば９００℃〜１０００℃のアニールを施し、その後、シリコン酸化膜に対して平坦化処理を行う。この平坦化処理により、半導体基板１０の上面のうちｎ型ＭＩＳトランジスタ形成領域ＮＴｒ及びｐ型ＭＩＳトランジスタ形成領域ＰＴｒが露出する一方、トレンチ内に堆積したシリコン酸化膜が残存する。これにより、絶縁性の素子分離領域１１が形成されると共に、ｎ型ＭＩＳトランジスタ形成領域ＮＴｒにおいては、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成される。これと同様に、ｐ型ＭＩＳトランジスタ形成領域ＰＴｒにおいても、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。
【００６５】
次に、図４（ｂ１）及び図４（ｂ２）に示す工程において、半導体基板１０のｎ型ＭＩＳトランジスタ形成領域ＮＴｒに、ボロン（Ｂ）等のｐ型不純物を選択的に注入してｐ型ウェル領域１２ａを形成する。続いて、半導体基板１０のｐ型ＭＩＳトランジスタ形成領域ＰＴｒに、ヒ素（Ａｓ）等のｎ型不純物を選択的に注入してｎ型ウェル領域１２ｂを形成する。その後、半導体基板１０の上面の全体に、例えば熱酸化法を用いて、膜厚が２ｎｍ〜４ｎｍのシリコン酸化膜を形成する。続いて、ＣＶＤ法により、シリコン酸化膜の上に膜厚が５０ｎｍ〜１００ｎｍのポリシリコン膜を形成する。その後、リソグラフィ法及びドライエッチング法により、形成されたポリシリコン膜及びシリコン酸化膜を所望のゲート電極パターンにパターニングする。すなわち、第１の活性領域１０ａ及び第２の活性領域１０ｂの上に、それぞれシリコン酸化膜からゲート絶縁膜１３を形成し、ポリシリコン膜からゲート電極１４を形成する。なお、上述したように、ゲート絶縁膜１３には、酸化シリコンに代えて高誘電率絶縁膜を用いてもよい。さらに、ゲート絶縁膜１３に高誘電率絶縁膜を用いる場合には、ゲート電極１４には金属膜とシリコン膜との積層構造を用いることが好ましい。
【００６６】
次に、図５（ａ１）及び図５（ａ２）に示す工程において、リソグラフィ法により、第２の活性領域１０ｂを覆う第１のマスク（図示せず）を形成し、形成した第１のマスクとｎ型ＭＩＳトランジスタ形成領域ＮＴｒのゲート電極１４とをマスクとして、注入エネルギーが例えば２ｋｅＶ〜５ｋｅＶで、ドーズ量が例えば１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２のヒ素等のｎ型不純物を第１の活性領域１０ａに注入する。これにより、第１の活性領域１０ａにおけるゲート電極１４の両側方の領域に、それぞれ接合深さが浅いｎ型エクステンション領域１５ａが形成される。その後、第１のマスクを除去する。続いて、リソグラフィ法により、第１の活性領域１０ａを覆う第２のマスク（図示せず）を形成し、形成した第２のマスクとｐ型ＭＩＳトランジスタ形成領域ＰＴｒのゲート電極１４とをマスクとして、注入エネルギーが例えば２ｋｅＶ〜５ｋｅＶで、ドーズ量が例えば１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２のボロン等のｐ型不純物を第２の活性領域１０ｂに注入する。これにより、第２の活性領域１０ｂにおけるゲート電極１４の両側方の領域に、それぞれ接合深さが浅いｐ型エクステンション領域１５ｂが形成される。その後、第２のマスクを除去する。ここでも、ｎ型エクステンション領域１５ａとｐ型エクステンション領域１５ｂとの形成順序は特に問われない。続いて、ＣＶＤ法により、半導体基板１０の上にゲート絶縁膜１３及びゲート電極１４を覆うように全面にわたって、例えば膜厚が１０ｎｍのシリコン酸化膜と膜厚が５０ｎｍのシリコン窒化膜とを順次堆積する。その後、堆積したシリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを行う。これにより、ゲート電極１４の両側面上にサイドウォール１８が形成される。すなわち、シリコン酸化膜から断面形状がＬ字状である内側サイドウォール１６がゲート電極１４の両側面上に形成され、これと同時に、シリコン窒化膜から外側サイドウォール１７が内側サイドウォール１６を介してゲート電極１４の両側面上に形成される。
【００６７】
続いて、リソグラフィ法により、第２の活性領域１０ｂを覆う第３のマスク（図示せず）を形成し、形成した第３のマスクとｎ型ＭＩＳトランジスタ形成領域ＮＴｒにおけるゲート電極１４及びサイドウォール１８とをマスクとして、注入エネルギーが例えば３０ｋｅＶで、ドーズ量が例えば１×１０１６／ｃｍ２のヒ素等のｎ型不純物を第１の活性領域１０ａにおけるサイドウォール１８の両側方の領域に注入する。これにより、第１の活性領域１０ａにおけるサイドウォール１８の両側方であって接合深さがｎ型エクステンション領域１５ａよりも深いｎ型ソースドレイン領域１９ａをそれぞれ形成する。その後、第３のマスクを除去する。続いて、リソグラフィ法により、第１の活性領域１０ａを覆う第４のマスク（図示せず）を形成し、形成した第４のマスクとｐ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるゲート電極１４及びサイドウォール１８とをマスクとして、注入エネルギーが例えば３０ｋｅＶで、ドーズ量が例えば１×１０１６／ｃｍ２のボロン等のｐ型不純物を第２の活性領域１０ｂにおけるサイドウォール１８の両側方の領域に注入する。これにより、第２の活性領域１０ｂにおけるサイドウォール１８の両側方であって接合深さがｐ型エクステンション領域１５ｂよりも深いｐ型ソースドレイン領域１９ｂをそれぞれ形成する。その後、第４のマスクを除去する。なお、ｎ型ソースドレイン領域１９ａとｐ型ソースドレイン領域１９ｂとの形成順序は特に問われない。
【００６８】
次に、図５（ｂ１）及び図５（ｂ２）に示す工程において、例えばＣＶＤ法により、半導体基板１０の全面に、酸化シリコン又は窒化シリコン等からなるハードマスク形成膜を堆積する。例えば、図２に示すように、外側サイドウォール１７をそのまま残存させる場合には、酸化シリコンからなるハードマスク形成膜を形成し、また、外側サイドウォール１７を除去し内側サイドウォール１６のみ残存させる場合には、窒化シリコンからなるハードマスク形成膜を形成することが望ましい。その後、リソグラフィ法及びエッチング法により、ハードマスク形成膜からｎ型ＭＩＳトランジスタ形成領域ＮＴｒの第１の活性領域１０ａを覆い、ｐ型ＭＩＳトランジスタ形成領域ＰＴｒの第２の活性領域１０ｂを露出する開口パターンを有するハードマスクを形成する。続いて、形成したハードマスクとｐ型ＭＩＳトランジスタ形成領域ＰＴｒにおけるゲート電極１４及びサイドウォール１８とをマスクとして、ｐ型ＭＩＳトランジスタ形成領域ＰＴｒの第２の活性領域１０ｂに対して、例えば臭化水素（ＨＢｒ）と四フッ化炭素（ＣＦ４）とをエッチングガスとする異方性のドライエッチングを行う。続いて、ハードマスクを残したまま、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液をエッチャントとする異方性のウェットエッチングを行う。これにより、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１９ｂの上部に、ｐ型シリコン混晶層を形成するための凹部であるリセス領域１９ｃが形成される。なお、図示はしていないが、このエッチング工程により、素子分離領域１１における各上端の角部が丸くエッチングされる場合がある。エッチングによって形成されたリセス領域１９ｃは、その壁面がシリコン結晶の面方位の｛１１１｝面となり、該壁面のほぼ中央部がサイドウォール１８の下方においてゲート電極側に突き出すΣ先端部が形成される。この場合、Σ先端部の先端位置は、半導体基板１０の上面、すなわち第２の活性領域１０ｂの上面におけるゲート絶縁膜１３の下側部分から１８ｎｍ〜２３ｎｍ程度の深さが好ましく、ここでは２０ｎｍとしている。
【００６９】
なお、半導体基板１０に形成されるリセス領域１９ｃは、エッチングガスにＨＢｒ及びＣＦ４を用いる異方性ドライエッチングと、エッチングガスにＣＦ４を用いる等方性ドライエッチングと、エッチャントにＴＭＡＨ溶液を用いる異方性ウェットエッチングとを適宜組み合わせて行ってもよい。例えば、リセス領域１９ｃの形成には、ＨＢｒ及びＣＦ４を用いる異方性ドライエッチングのみでもよく、上述した工程のように、異方性ドライエッチングに異方性ウェットエッチングを組み合わせてもよい。また、異方性ドライエッチングにＣＦ４を用いる等方性ドライエッチングを組み合わせてもよい。図６に異方性ドライエッチングと等方性ドライエッチングとを組み合わせた場合の断面構成を示す。この場合に、さらに異方性ウェットエッチングを組み合わせてもよい。すなわち、例えば半導体基板１０の主面の面方位が｛１００｝面であるシリコン基板を用いた場合には、Σ先端部を含む｛１１１｝面の壁面が形成されるエッチング法を採用すればよい。なお、リセス領域１９ｃの深さは、例えば５０ｎｍ〜８０ｎｍである。
【００７０】
その後、ハードマスクを残した状態で、例えば減圧熱ＣＶＤ法を用いて、ｐ型ＭＩＳトランジスタ形成領域ＰＴｒの第２の活性領域１０ｂに形成されたリセス領域１９ｃに、ｐ型のシリコン混晶、例えばシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長する。シリコン混晶がＳｉＧｅである場合には、ゲルマニウム（Ｇｅ）のソースガスとしてゲルマン（ＧｅＨ４）等を用いることができる。このとき、ｐ型の不純物であるボロン（Ｂ）をドーピングするため、ジボラン（Ｂ２Ｈ６）ガスを供給しながら、シリコン混晶をエピタキシャル成長することが好ましい。これにより、リセス領域１９ｃにｐ型シリコン混晶層２１が形成され、形成されたｐ型シリコン混晶層２１は第２の活性領域１０ｂの一部、すなわちｐ型ソースドレイン領域１９ｂの一部となる。形成されたｐ型シリコン混晶層２１は１２０ｎｍ程度の厚さを有し、ｐ型シリコン混晶層２１におけるＧｅの濃度は２０重量％〜３０重量％程度である。
【００７１】
ここで、ｐ型シリコン混晶層２１を素子分離領域１１との界面で薄く成長させる一例として、成長時のデポレートを下げる一方、塩化水素（ＨＣｌ）の供給量を増やす条件にするとよい。例えば、ＳｉＧｅ混晶をエピタキシャル成長する条件として、温度は６００℃〜８００℃とし、ゲルマニウム（Ｇｅ）のソースガスであるＧｅＨ４等の流量は１４ｍｌ／ｍｉｎ（標準状態）〜４０ｍｌ／ｍｉｎ（標準状態）程度とし、ジクロロシランの流量は１０ｍｌ／ｍｉｎ（標準状態）〜４０ｍｌ／ｍｉｎ（標準状態）とする。また、ＨＣｌガスの流量は２０ｍｌ／ｍｉｎ（標準状態）〜１２０ｍｌ／ｍｉｎ（標準状態）の範囲が好ましく、本実施形態においては、温度を６５０℃、ジクロロシランの流量を２５ｍｌ／ｍｉｎ（標準状態）、ＧｅＨ４を２０ｍｌ／ｍｉｎ（標準状態）及びＨＣｌを１００ｍｌ／ｍｉｎ（標準状態）としている。これにより、シリコンゲルマニウムの素子分離領域１１近傍でのデポレートが下がるため、ｐ型シリコン混晶層２１は、素子分離領域１１との界面での膜厚が薄くなる。
【００７２】
その後、ハードマスクを除去し、半導体基板１０に対して温度が８００℃で１０分間の熱処理を行う。この熱処理により、各エクステンション領域１５ａ、１５ｂ並びに各ソースドレイン領域１９ａ、１９ｂ及びｐ型シリコン混晶層２１にドープされたｎ型不純物及びｐ型不純物がそれぞれ活性化される。
【００７３】
続いて、例えばスパッタ法により、半導体基板１０の上にゲート電極１４、サイドウォール１８及びｐ型シリコン混晶層２１を覆うように、厚さが２０ｎｍ程度のニッケル（Ｎｉ）膜を堆積する。その後、半導体基板１０に対して温度が５００℃の窒素雰囲気で１０秒間の熱処理を行う。これにより、ｎ型ＭＩＳトランジスタにおけるｎ型ソースドレイン領域１９ａの上部と、ｐ型ＭＩＳトランジスタにおけるｐ型ソースドレイン領域（ｐ型混晶層２１）の上部と、ゲート電極１４の上部とに、ニッケルシリサイド（ＮｉＳｉ）が形成される。続いて、素子分離領域１１の上及びサイドウォール１８の上に未反応の状態で残存するニッケル膜を酸性溶液等で除去し、その後、シリサイドを安定化させるための熱処理を行う。これにより、ｎ型ソースドレイン領域１９ａの上部とｐ型シリコン混晶層２１の上部とゲート電極１４の上部とに、膜厚が２０ｎｍ程度のシリサイド層２２が形成される。なお、本実施形態の特徴として、ｐ型シリコン混晶層２１における素子分離領域１１との境界部の上面は、第２の活性領域１０ｂの上面よりも低く形成される。このとき、ｐ型混晶層２１の素子分離領域１１との接触位置の上端２１ｂの深さは１０ｎｍ〜６０ｎｍ程度となるように、ｐ型シリコン混晶層２１を形成することが好ましい。
【００７４】
なお、この後、図示はしていないが、少なくとも半導体基板１０上のｎ型ＭＩＳトランジスタ形成領域ＮＴｒに、引っ張り応力を有する応力絶縁膜を形成してもよい。
【００７５】
以上説明したように、本実施形態に係る半導体装置の製造方法においては、図５（ｂ２）に示す工程において、ｐ型ソースドレイン領域１９ｂの上部にｐ型シリコン混晶層２１を形成する。これにより、ｐ型ＭＩＳトランジスタのチャネル領域には圧縮応力が印加されるため、キャリア移動度を向上させることができる。その上、形成されたｐ型シリコン混晶層２１は、素子分離領域１１との界面での応力が抑制されるため、ｐ型ＭＩＳトランジスタにおけるドーパントの異常拡散が抑制されて、リーク電流、特にスタンバイ時のリーク電流を抑制することができる。
【００７６】
なお、本実施形態においては、チャネル領域に圧縮応力を印加する歪み構造を採るＭＩＳトランジスタをｐ型トランジスタとしたが、本発明はｐ型トランジスタに限られない。すなわち、ｎ型ＭＩＳトランジスタに対して、そのチャネル領域に引っ張り応力を印加する構成としてもよい。この場合には、ｎ型ソースドレイン領域を構成するｎ型シリコン混晶層として、シリコン（Ｓｉ）と炭素（Ｃ）との混晶層であるシリコンカーバイド（ＳｉＣ）を用いることができる。
【００７７】
図７に従来例に係るｐ型ＭＩＳトランジスタと、本実施形態に係るｐ型ＭＩＳトランジスタとの電気的特性である、ゲート長寸法（Ｌｇ）に対するドレインのオン電流とソースのオフリークとの関係を示している。図７に示すように、ゲート長寸法（Ｌｇ）が６０ｎｍよりも小さくなると、ソースにおけるオフリーク電流が増大する傾向がみられるものの、本発明においては、従来例と比べてオフリーク電流の増大が抑制されていることが分かる。
【産業上の利用可能性】
【００７８】
本発明に係る半導体装置及びその製造方法は、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた構成において電流駆動能力の向上とリーク電流の低下とを両立でき、例えばシステムＬＳＩ等を構成する半導体装置等に有用である。
【符号の説明】
【００７９】
ＮＴｒ  ｎ型ＭＩＳトランジスタ形成領域
ＰＴｒ  ｐ型ＭＩＳトランジスタ形成領域
１０    半導体基板 
１０ａ  第１の活性領域 
１０ｂ  第２の活性領域 
１１    素子分離領域 
１２ａ  ｐ型ウェル領域 
１２ｂ  ｎ型ウェル領域 
１３    ゲート絶縁膜 
１４    ゲート電極 
１５ａ  ｎ型エクステンション領域 
１５ｂ  ｐ型エクステンション領域 
１６    内側サイドウォール 
１７    外側サイドウォール 
１８    サイドウォール 
１９ａ  ｎ型ソースドレイン領域 
１９ｂ  ｐ型ソースドレイン領域 
１９ｃ  リセス領域（凹部）
２１    ｐ型シリコン混晶層 
２１ａ  凸部（Σ先端部）
２１ｂ  接触位置の上端
２２    シリサイド層 
【図１】
2012019004.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012019004.tif 000009
【図８】
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【図９】
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