(57)【要約】【課題】消費電流の増加を抑えつつ発振周波数の高周波化を実現した電圧制御発振器を提供する。【解決手段】第１の基準電位付与手段（Ｖｄｄ又はＶｓｓ）に直接又は間接に接続され、制御電圧（Ｖｃｏｎｔ）に応じた駆動電流を生成する第１の電圧制御電流源（１０）と、遅延時間Ｔｄであって奇数Ｎ段のインバータ（Ｘ１〜ＸＮ）を最終段の出力が初段に入力されるようにリング状に接続して構成され、インバータそれぞれの一対の通電端子の一方が互い並列に第１の電圧制御電流源に接続され、かつ一対の通電端子の他方が第２の基準電位付与手段（Ｖｓｓ又はＶｄｄ）に互いに並列に直接又は間接に接続され、２＊Ｎ＊Ｔｄで表される周期で発振するリングオシレータ（２０）と、一対の通電端子の一方の端子電圧に応じた周期が２＊Ｔｄである発振信号を出力するコンパレータ（３０）と、を備える電圧制御発振器【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の基準電位付与手段に直接又は間接に接続され、制御電圧に応じた駆動電流を生成する第１の電圧制御電流源と、
遅延時間Ｔｄであって奇数Ｎ段のインバータを最終段の出力が初段に入力されるようにリング状に接続して構成され、前記奇数Ｎ段のインバータそれぞれの一対の通電端子の一方が互い並列に前記第１の電圧制御電流源に接続され、かつ前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が前記第１の基準電位付与手段と異なる基準電位を付与する第２の基準電位付与手段に互いに並列に直接又は間接に接続され、２＊Ｎ＊Ｔｄで表される周期で発振するリングオシレータと、
前記奇数Ｎ段インバータそれぞれの一対の通電端子の一方の端子電圧に応じた、周期が２＊Ｔｄである発振信号を出力するコンパレータと、
を備える電圧制御発振器。
【請求項２】
前記第１の電圧制御電流源は前記第１の基準電位付与手段に直接に接続され、
前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が、前記第２の基準電位付与手段に直接に接続される、請求項１に記載の電圧制御発振器。
【請求項３】
前記第１の電圧制御電流源は抵抗を介して前記第１の基準電位付与手段に接続され、
前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が、前記第２の基準電位付与手段に直接に接続され、
前記抵抗と前記第１の電圧制御電流源との間の接続ノードの電圧に応じた、前記コンパレータから出力される発振信号と同相かつ同周期の発振信号を生成する他のコンパレータを備える請求項１に記載の電圧制御発振器。
【請求項４】
前記第２の基準電位付与手段に直接に接続され、制御電圧に応じた駆動電流を生成する第２の電圧制御電流源を備える、請求項１に記載の電圧制御発振器。
【請求項５】
請求項１乃至４のいずれか１項に記載の電圧制御発振器を含むＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器、ＰＬＬ回路に関する。
【背景技術】
【０００２】
少なくともＣＰＵとメモリとから成る情報処理装置において膨大な情報が処理される為には、高速なクロックでＣＰＵを駆動する必要がある。また、アナログ信号をデジタル信号に高精度に変換する場合や、その逆の変換の場合であっても、高速なクロックが必要となる。そのため、任意のクロックを生成する周波数シンセサイザであるＰＬＬ回路の高速化、特にＰＬＬ回路を構成する電圧制御発振器の高周波化が求められている。
【０００３】
図１０は、特許文献１に示された従来のリングオシレータ型の電圧制御発振器の構成を示す図である。図１０に示される電圧制御発振器は、電圧制御電流源２とリングオシレータ４とから構成されている。電圧制御電流源２は、Ｐ型トランジスタＭ２、Ｍ３からなる電流ミラー回路とＮ型トランジスタＭ１とから構成されており、入力電圧端子Ｖｃｏｎｔに印加された入力電圧Ｖｃｏｎｔに応じた駆動電流をリングオシレータ４に供給する。
【０００４】
リングオシレータ４は、Ｐ型トランジスタＭ４及びＮ型トランジスタＭ５から成るインバータと、Ｐ型トランジスタＭ６及びＮ型トランジスタＭ７から成るインバータと、Ｐ型トランジスタＭ８及びＮ型トランジスタＭ９から成るインバータと、をリング状に結合して構成されている。
【０００５】
電圧制御電流源２からリングオシレータ４に供給される駆動電流の電流量に応じて、リングオシレータ４の各インバータの遅延時間及びリングオシレータ４の発振周波数が制御される。一般的に、電圧制御電流源２からリングオシレータ４に供給される駆動電流の電流量の増加に従って、リングオシレータ４の各インバータの遅延時間が短くなるとともに、リングオシレータ４の発振周波数が高くなることが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−８０５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１０に示されるような従来の電圧制御発振器の構成では、リングオシレータにより生成される発振信号を高周波化するためには、電圧制御発振器の消費電流が増加するという問題があった。
【０００８】
本発明は、上記のような課題を解決するためになされたものであり、消費電流の増加を抑えつつ発振周波数の高周波化を実現した電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る電圧制御発振器は、第１の基準電位付与手段に直接又は間接に接続され、制御電圧に応じた駆動電流を生成する第１の電圧制御電流源と、遅延時間Ｔｄであって奇数Ｎ段のインバータを最終段の出力が初段に入力されるようにリング状に接続して構成され、前記奇数Ｎ段のインバータそれぞれの一対の通電端子の一方が互い並列に前記第１の電圧制御電流源に接続され、かつ前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が前記第１の基準電位付与手段と異なる基準電位を付与する第２の基準電位付与手段に互いに並列に直接又は間接に接続され、２＊Ｎ＊Ｔｄで表される周期で発振するリングオシレータと、前記奇数Ｎ段インバータそれぞれの一対の通電端子の一方の端子電圧に応じた、周期が２＊Ｔｄである発振信号を出力するコンパレータと、を備えるものである。
【００１０】
この構成によれば、コンパレータから出力される発振信号の周期２＊Ｔｄが、リングオシレータ自体の発振周期２＊Ｎ＊Ｔｄの１／Ｎ倍となり、従来のようにリングオシレータから発振信号を抽出する場合と比べて、リングオシレータの発振周波数に対してインバータの段数倍（Ｎ倍）の高周波化を実現できる。なお、このとき、電圧制御電流源からリングオシレータに供給される駆動電流の電流量を増加させる必要はない。また、従来の電圧制御発振器の構成と比べて、コンパレータを追加した程度の構成上の相違であるので、電圧制御発振器全体の消費電流が特段に増加することもない。従って、上記の構成によれば、消費電流の増加を抑えつつ発振周波数の高周波化を実現した単相出力型の電圧制御発振器を提供することができる。
【００１１】
上記の電圧制御発振器において、前記第１の電圧制御電流源は前記第１の基準電位付与手段に直接に接続され、前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が、前記第２の基準電位付与手段に直接に接続される、としてもよい。
【００１２】
上記の電圧制御発振器において、前記第１の電圧制御電流源は抵抗を介して前記第１の基準電位付与手段に接続され、前記奇数Ｎ段のインバータそれぞれの当該一対の通電端子の他方が、前記第２の基準電位付与手段に直接に接続され、前記抵抗と前記第１の電圧制御電流源との間の接続ノードの電圧に応じた、前記コンパレータから出力される発振信号と同相かつ同周期の発振信号を生成する他のコンパレータを備える、としてもよい。
【００１３】
上記の電圧制御発振器において、前記第２の基準電位付与手段に直接に接続され、制御電圧に応じた駆動電流を生成する第２の電圧制御電流源を備える、としてもよい。  
【００１４】
また、本発明に係るＰＬＬ回路は、上記の電圧制御発振器のいずれかを含むＰＬＬ回路である。
【発明の効果】
【００１５】
本発明によれば、消費電流の増加を抑えつつ発振周波数の高周波化を実現した電圧制御発振器を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の第１の実施の形態に係る電圧制御発振器の全体構成を示す回路図である。
【図２】図２は図１に示される電圧制御発振器１００の詳細な構成例を示す回路図である。
【図３】図３は図２に示される電圧制御発振器１００の主要信号の波形図である。
【図４】図４は従来の電圧制御発振器及び図２に示される電圧制御発振器それぞれの周波数特性を表したグラフである。
【図５】図５は図１に示される電圧制御発振器１００の変形例を示す回路図である。
【図６】図６は図１に示される電圧制御発振器１００のその他の変形例を示す回路図である。
【図７】図７は図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。
【図８】図８は図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。
【図９】図９は図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。
【図１０】図１０は従来のリングオシレータ型の電圧制御発振器の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００１８】
（第１の実施の形態）
[電圧制御発振器の構成]
図１は、本発明の第１の実施の形態に係る電圧制御発振器の全体構成を示す回路図である。
【００１９】
図１に示される電圧制御発振器１００は、電圧制御電流源１０と、リングオシレータ２０と、コンパレータ３０と、により構成される単相出力型の電圧制御発振器であり、例えば周波数シンセサイザであるＰＬＬ回路に搭載される。
【００２０】
電圧制御電流源１０は、制御電圧Ｖｃｏｎｔに基づいてリングオシレータ２０を駆動するための駆動電流Ｉｔｏｐを生成する電流源である。
【００２１】
リングオシレータ２０は、遅延時間Ｔｄである奇数Ｎ段のインバータＸ１〜ＸＮを最終段の出力が初段に入力されるようにリング状に接続して構成される発振回路である。インバータＸ１〜ＸＮの各遅延時間Ｔｄは、電圧制御電流源１０から供給された駆動電流Ｉｔｏｐに基づいて制御される。これにより、リングオシレータ２０は、周期２＊Ｎ＊Ｔｄで発振する。
【００２２】
コンパレータ３０は、電圧制御電流源１０とリングオシレータ２０との接続ノードの微小電圧である端子電圧Ｖｔｏｐが入力され、この端子電圧Ｖｔｏｐを増幅して得られる発振信号Ｖｏを出力する。なお、発振信号Ｖｏの周期は、リングオシレータ２０の発振周期２＊Ｎ＊Ｔｄを１／Ｎ倍した２＊Ｔｄである。つまり、コンパレータ３０の出力端から従来の電圧制御発振器の発振周波数と比べてＮ倍の発振周波数の発振信号Ｖｏが得られる。
【００２３】
図２は、図１に示される電圧制御発振器１００の詳細な構成例を示す回路図である。なお、図２に示される例ではリングオシレータ２０を構成するインバータＸ１〜ＸＮの段数が３段の場合を表している。
【００２４】
また、以下の説明では、トランジスタの充電電流が流れる端子（例えば、電界効果トランジスタにおけるソース及びドレインや、バイポーラトランジスタにおけるエミッタ及びコレクタ）のことを「主端子」と呼ぶ。また、トランジスタの制御電圧が印加される端子（例えば、電界効果トランジスタにおけるゲートや、バイポーラトランジスタにおけるベース）のことを「制御端子」と呼ぶ。
【００２５】
さらに、電界効果トランジスタのうちゲートに負電圧（ソースより低い電圧）を印加してオンさせるＰ型トランジスタや、バイポーラトランジスタのうちエミッタ電圧に対してベース電圧を低くしてベースから電流を引き出すＰＮＰトランジスタのことを「Ｐ型トランジスタ」と呼ぶ。また、電界効果トランジスタのうちゲートに正電圧（ソースより高い電圧）を印加してオンさせるＮ型トランジスタや、バイポーラトランジスタのうちエミッタ電圧に対してベース電圧を高くしてベースに電流を流し込むＮＰＮトランジスタのことを「Ｎ型トランジスタ」と呼ぶ。
【００２６】
電圧制御電流源１０は、Ｐ型トランジスタＭ２とＮ型トランジスタＭ３とから成るカレントミラー回路と、Ｐ型トランジスタＭ２のグランド(ground)（基準電位付与手段）Ｖｓｓ側の主端子とグランドＶｓｓとの間に設けられ、かつ制御端子に制御電圧Ｖｃｏｎｔが印加されるＮ型トランジスタＭ１と、により構成されている。なお、カレントミラー回路は、Ｐ型トランジスタＭ２、Ｍ３の制御端子同士を接続するともに、Ｐ型トランジスタＭ２における制御端子とグランドＶｓｓ側の主端子とをダイオード接続することにより構成されている。
【００２７】
電圧制御電流源１０では、Ｎ型トランジスタＭ１の制御端子に制御電圧Ｖｃｏｎｔが印加されて、Ｎ型トランジスタＭ１がオンするとき、Ｐ型トランジスタＭ２、Ｎ型トランジスタＭ１を介して正電圧源（基準電位付与手段）ＶｄｄからグランドＶｓｓに向けて充電電流が流れる。そして、この充電電流がＰ型トランジスタＭ３の充電電流として複製されて、リングオシレータ２０を駆動するための駆動電流Ｉｔｏｐとなる。
【００２８】
リングオシレータ２０は、Ｐ型トランジスタＭ４とＮ型トランジスタＭ５とから成るインバータＸ１と、Ｐ型トランジスタＭ６とＮ型トランジスタＭ７とから成るインバータＸ２と、Ｐ型トランジスタＭ８とＮ型トランジスタＭ９とから成るインバータＸ３と、を多段に接続して構成されている。インバータＸ１では、Ｐ型トランジスタＭ４のグランドＶｓｓ側の主端子とＮ型トランジスタＭ７の正電圧源Ｖｄｄ側の主端子とが接続され、Ｐ型トランジスタＭ４及びＮ型トランジスタＭ５の制御端子が互いに接続されている。インバータＸ２、インバータＸ３についても同様である。換言すると、インバータＸ１〜Ｘ３は、それぞれ、相補トランジスタ(complementary transistor）（Ｍ４，Ｍ５）、（Ｍ６，Ｍ７）、（Ｍ８，Ｍ９）で構成されており、前段の相補トランジスタの出力が後段の相補トランジスタに入力されている。但し、初段の前段は最終段である。
【００２９】
インバータＸ１〜Ｘ３の各遅延時間Ｔｄは、電圧制御電流源１０からの駆動電流Ｉｔｏｐによって制御され、リングオシレータ２０自体は６＊Ｔｄの周期で発振する。なお、インバータＸ１は、Ｐ型トランジスタＭ４の正電圧源Ｖｄｄ側の主端子（一方の通電端子）と、Ｎ型トランジスタＭ５のグランドＶｓｓ側の主端子（他方の通電端子）を備えている。インバータＸ２、Ｘ３についても同様である。図２の中で、インバータＸ１〜Ｘ３の入力電圧はそれぞれＶ１〜Ｖ３と表現され、Ｐ型トランジスタＭ４、Ｍ６、Ｍ８の各寄生容量Ｃｄｓを充電させる充電電流はＩ１〜Ｉ３と表現される。  
【００３０】
コンパレータ３０は、リングオシレータ２０の端子電圧Ｖｔｏｐを所定の閾値電圧と比較してその比較結果を増幅することにより、端子電圧Ｖｔｏｐに応じた発振信号Ｖｏを生成する。コンパレータ３０は、例えば演算増幅器で実現される。なお、発振信号Ｖｏの周期は、リングオシレータ２０の発振周期６＊Ｔｄを１／３倍した２＊Ｔｄとなる。  
【００３１】
なお、リングオシレータ２０のインバータＸ１〜ＸＮの段数として３段の場合を例に挙げているが、奇数段であれば何段であってもよい。また、電圧制御電流源１０のカレントミラー回路の構成として、Ｐ型トランジスタＭ２、Ｍ３から成る構成に限定されず、例えばＰ型トランジスタＭ２、Ｍ３から成るカレントミラー回路を縦積みしたカスコードカレントミラー回路であってもよい。また、制御端子に制御電圧Ｖｃｏｎｇが印加されるＮ型トランジスタＭ１の構成として、複数のＮ型トランジスタＭ１をカスコード接続して構成してもよい。
【００３２】
[電圧制御発振器の動作（高周波化の説明）]
図１に示される電圧制御発振器１００が従来の電圧制御発振器の発振周波数と比べてＮ倍の発振周波数を得られることを、図２に示される電圧制御発振器１００の構成を例に挙げて説明する。
【００３３】
図３は、図２に示される電圧制御発振器１００の主要信号の波形図である。
【００３４】
インバータＸ１では、入力電圧Ｖ１に対して遅延時間Ｔｄ遅れて、かつその論理レベルを反転した信号が出力電圧Ｖ２として出力される。インバータＸ２における入力電圧Ｖ２及び出力電圧Ｖ３の関係や、インバータＸ３における入力電圧Ｖ３及び出力電圧Ｖ１の関係についても同様のことがいえる。
【００３５】
インバータＸ３の入力電圧Ｖ３が立ち上がってから遅延時間Ｔｄを経過した後でインバータＸ１の入力電圧Ｖ１が立ち下がる（Ｐ型トランジスタＭ４がオンする）タイミングで、Ｐ型トランジスタＭ４にはＬｏｗレベルのドレイン電圧Ｖ２をＨｉレベルに充電するための充電電流Ｉ１が流れ始める。そして、インバータＸ２の入力電圧Ｖ２が立ち上がるタイミングで充電電流Ｉ１の流れが止まる。よって、パルス状の充電電流Ｉ１が発生する期間はインバータＸ１の遅延時間Ｔｄである。
【００３６】
同様に、インバータＸ１の入力電圧Ｖ１が立ち上がってから遅延時間Ｔｄを経過した後でインバータＸ２の入力電圧Ｖ２が立ち下がる（Ｐ型トランジスタＭ６がオンする）タイミングで、Ｐ型トランジスタＭ６にはＬｏｗレベルのドレイン電圧Ｖ３をＨｉレベルに充電するための充電電流Ｉ２が流れ始める。そして、インバータＸ３の入力電圧Ｖ３が立ち上がるタイミングで充電電流Ｉ２の流れが止まる。よって、パルス状の充電電流Ｉ２が発生する期間はインバータＸ２の遅延時間Ｔｄである。
【００３７】
また、インバータＸ２の入力電圧Ｖ２が立ち上がってから遅延時間Ｔｄを経過した後でインバータＸ３の入力電圧Ｖ３が立ち下がる（Ｐ型トランジスタＭ８がオンする）タイミングで、Ｐ型トランジスタＭ８にはＬｏｗレベルのドレイン電圧Ｖ１をＨｉレベルに充電するための充電電流Ｉ３が流れ始める。そして、インバータＸ１の入力電圧Ｖ１が立ち上がるタイミングで充電電流Ｉ３の流れが止まる。よって、パルス状の充電電流Ｉ３が発生する期間はインバータＸ３の遅延時間Ｔｄである。
【００３８】
ここで、パルス状の充電電流Ｉ１、Ｉ２、及びＩ３が流れない期間では、Ｐ型トランジスタＭ４、Ｍ６、及びＭ８は完全にオン又はオフの状態である。端子電圧Ｖｔｏｐは、オン状態にあるＰ型トランジスタＭ４、Ｍ６、Ｍ８のドレイン電圧Ｖ１、Ｖ２、Ｖ３のいずれかと等しくなり、Ｈｉレベルに固定される。
【００３９】
例えば、図３中の時刻Ｔａでは、Ｐ型トランジスタＭ４のドレイン電圧Ｖ２がＬｏｗレベルのため、Ｐ型トランジスタＭ６がオンしている。従って、端子電圧ＶｔｏｐとＰ型トランジスタＭ６のドレイン電圧Ｖ３（Ｈｉレベル）とはショートされ、端子電圧Ｖｔｏｐは、Ｐ型トランジスタＭ６のドレイン電圧Ｖ３（Ｈｉレベル）と等しくなる。
【００４０】
一方、パルス状の充電電流Ｉ１、Ｉ２、又はＩ３が流れる期間では、パルス状の充電電流Ｉ１、Ｉ２、又はＩ３が流れるＰ型トランジスタＭ４、Ｍ６、又はＭ８がＬｏｗレベルに下がったドレイン電圧を充電しているため、端子電圧ＶｔｏｐはＨｉレベルからＬｏｗレベルに低下する。
【００４１】
例えば、図３中の時刻Ｔｂでは、Ｐ型トランジスタＭ８のドレイン電圧Ｖ１とＰ型トランジスタＭ４のドレイン電圧Ｖ２とがＬｏｗレベルのため、Ｐ型トランジスタＭ４及びＭ６がオンしている。従って、端子電圧ＶｔｏｐとＰ型トランジスタＭ４のドレイン電圧Ｖ２（Ｌｏｗレベル）とＰ型トランジスタＭ６のドレイン電圧Ｖ３（Ｈｉレベル）とはショートされる。ここで、Ｐ型トランジスタＭ４のドレイン電圧Ｖ２はＬｏｗレベルであり、かつＰ型トランジスタＭ６のドレイン電圧Ｖ３はＨｉレベルであるため、時刻Ｔａの状態に比べて、端子電圧ＶｔｏｐはＰ型トランジスタＭ４のドレイン電圧Ｖ２（Ｌｏｗレベル）がさらにショートされている分だけ低下する。
【００４２】
ここで、パルス状の充電電流Ｉ１、Ｉ２、又はＩ３が流れる状態と流れない状態とが遅延時間Ｔｄで繰り返されるので、端子電圧Ｖｔｏｐは、ＨｉレベルとＬｏｗレベルとを遅延時間Ｔｄで交互に繰り返す波形となる。従って、周期２＊Ｔｄである端子電圧Ｖｔｏｐが発生する。
【００４３】
コンパレータ３０は、端子電圧Ｖｔｏｐを増幅して矩形波に整形することにより発振信号Ｖｏを生成して出力する。この発振信号Ｖｏは、端子電圧Ｖｔｏｐと同じ周期２＊Ｔｄであるため、従来の電圧制御発振器と比べて３倍の発振周波数で発振することが分かる。
【００４４】
図４は、従来の電圧制御発振器及び図２に示される電圧制御発振器それぞれの周波数特性を表したグラフである。図３に示されるとおり、従来のリングオシレータ型の電圧制御発振器の発振周波数と比べると３倍の発振周波数を得ることが可能となる。なお、電圧制御発振器１００は、従来の電圧制御発振器に対して主に付加された回路はコンパレータ３０のみであり、駆動電流Ｉｔｏｐを増加することなく３倍の発振周波数が得られる。従って、消費電流については従来の電圧制御発振器と略同様となる。  
【００４５】
以上より、消費電流を抑えつつ発振周波数の高周波化を実現した電圧制御発振器を提供することが可能となる。
【００４６】
[変形例]
以下、本発明の第１の実施の形態に係る電圧制御発振器の変形例を図５乃至図７を用いて説明する。
【００４７】
図５は、図１に示される電圧制御発振器１００の変形例を示す回路図である。図５に示される電圧制御発振器１０１は、図１に示される電圧制御発振器１００と比べて、正電圧源Ｖｄｄとリングオシレータ２０との間に設けられた正電圧源Ｖｄｄ側の電圧制御電流源１０を、リングオシレータ２０とグランドＶｓｓとの間に設けたグランドＶｓｓ側の電圧制御電流源１２に置換した点が相違する。
【００４８】
さらに、図５に示される電圧制御発振器１０１は、リングオシレータ２０の端子電圧Ｖｔｏｐに応じた発振信号Ｖｏを出力するコンパレータ３０を、リングオシレータ２０の端子電圧Ｖｔａｉｌに応じた発振信号Ｖｏを出力するコンパレータ３２に置換した点が相違する。なお、電圧制御電流源１２は、電圧制御電流源１０と同様にカレントミラー回路によって実現される。また、コンパレータ３２は、コンパレータ３０と同様に、演算増幅器などで実現される。
【００４９】
図５の中では、リングオシレータ２０からグランドＶｓｓ側の電圧制御電流源１２に向けて流れる駆動電流をＩｔａｉｌと表している。図１に示される駆動電流Ｉｔｏｐはリングオシレータ２０の各インバータＸ１〜ＸＮの立ち上がりを駆動するための電流であるのに対し、図５に示される駆動電流Ｉｔａｉｌは、リングオシレータ２０の各インバータＸ１〜ＸＮの立ち下がりを駆動するための電流である。この駆動電流Ｉｔａｉｌが流れることにより、リングオシレータ２０と電圧制御電流源１２との接続ノードの微小電圧である端子電圧Ｖｔａｉｌが発生する。
【００５０】
コンパレータ３２は、この接続ノードの端子電圧Ｖｔａｉｌを増幅することにより、端子電圧Ｖｔａｉｌに応じた発振信号Ｖｏを生成する。コンパレータ３２から出力される発振信号Ｖｏの周期は、コンパレータ３０から出力される発振信号Ｖｏと同じであるので、従来の電圧制御発振器の発振周波数と比べてＮ倍の発振周波数が得られる。このように、図５に示される電圧制御発振器１００の構成であっても図１に示される電圧制御発振器１００と同様の効果を奏する。
【００５１】
図６は、図１に示される電圧制御発振器１００のその他の変形例を示す回路図である。図６に示される電圧制御発振器１０２は、図１に示される電圧制御発振器１００と比べて、リングオシレータ２０とグランドＶｓｓとのグランドＶｓｓ側の電圧制御電流源１２を追加した点が相違する。つまり、図６に示される構成では、リングオシレータ２０の正電圧源Ｖｄｄ側とグランドＶｓｓ側の両方に電圧制御電流源１０、１２が設けられており、コンパレータ３０の出力端から従来の電圧制御発振器の発振周波数と比べてＮ倍の発振周波数が得られる。また、リングオシレータ２０の各インバータＸ１〜ＸＮの駆動能力が向上され、リングオシレータ２０を構成するインバータＸ１〜ＸＮの段数の増加に容易に対応できる。従って、図６に示される電圧制御発振器１０２の構成であっても図１に示される電圧制御発振器１００と同様の効果を奏する。
【００５２】
図７は、図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。図７に示される電圧制御発振器１０３は、図１に示される電圧制御発振器１００と比べて、リングオシレータ２０とグランドＶｓｓとの間にグランドＶｓｓ側の電圧制御電流源１２を追加した点と、リングオシレータ２０の端子電圧Ｖｔｏｐに応じた発振信号Ｖｏを出力するコンパレータ３０を、リングオシレータ２０の端子電圧Ｖｔａｉｌに応じた発振信号Ｖｏを出力するコンパレータ３２に置換した点とが相違する。つまり、図７に示される構成では、リングオシレータ２０の正電圧源Ｖｄｄ側とグランドＶｓｓ側の両方に電圧制御電流源１０、１２が設けられており、コンパレータ３２の出力端から従来の電圧制御発振器の発振周波数と比べてＮ倍の発振周波数が得られる。従って、図７に示される電圧制御発振器１０３であっても図１に示される電圧制御発振器１００と同様の効果を奏する。
【００５３】
図８は、図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。図８に示される電圧制御発振器１０４は、図１に示される電圧制御発振器１００と比べて、正電圧源Ｖｄｄと電圧制御電流源１０との間に抵抗Ｒｔｏｐ２を介挿した点と、抵抗Ｒｔｏｐ２と電圧制御電流源１０との接続ノードの端子電圧Ｖｔｏｐ２をコンパレータ３１で増幅して発振信号Ｖｏ２を生成する点とが相違する。なお、コンパレータ３０から出力される発振信号Ｖｏとコンパレータ３１から出力される発振信号Ｖｏ２とは位相が同相であり、かつ周期が２＊Ｔｄで同じである。以上の構成により、同相かつ同期した２つの発振信号Ｖｏ１、Ｖｏ２を得ることができる。
【００５４】
図９は、図１に示される電圧制御発振器１００のさらにその他の変形例を示す回路図である。図９に示される電圧制御発振器１０５は、図１に示される電圧制御発振器１００と比べて、低電位側の電圧制御電流源１２とグランドＶｓｓとの間に抵抗Ｒｔａｉｌ２を介挿した点と、抵抗Ｒｔａｉｌ２と電圧制御電流源１２との接続ノードの端子電圧Ｖｔａｉｌ２をコンパレータ３３で増幅して発振信号Ｖｏ２を生成する点とが相違する。なお、コンパレータ３２から出力される発振信号Ｖｏとコンパレータ３３から出力される発振信号Ｖｏ２とは位相が同相であり、かつ周期が２＊Ｔｄで同じである。以上の構成により、同相かつ同期した２つの発振信号Ｖｏ１、Ｖｏ２を得ることができる。
【００５５】
上記の説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【００５６】
本発明は、低消費電力で広帯域化且つ高周波化した電圧制御発振器を実現するものであり、特に携帯用の電子機器に搭載されるＰＬＬ回路にとって有用である。
【符号の説明】
【００５７】
Ｖｄｄ…正電圧源（基準電位付与手段）
Ｖｓｓ…グランド（基準電位付与手段）
Ｘ１〜Ｘ３…インバータ
Ｖ１〜Ｖ３…インバータＸ１〜Ｘ３の入力電圧
Ｉ１〜Ｉ３…充電電流
１０…電圧制御電流源
１２…電圧制御電流源
１００〜１０５…電圧制御発振器
Ｖｏ、Ｖｏ１、Ｖｏ２…発振信号
Ｖｔｏｐ、Ｖｔｏｐ２…端子電圧
Ｖｔａｉｌ、Ｖｔａｉｌ２…端子電圧
Ｒｔｏｐ２…抵抗
Ｒｔａｉｌ２…抵抗
３０〜３３…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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