(57)【要約】【課題】動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置の製造方法が提供される。半導体層１１の主面上に、第１方向に沿って延在し電極となる帯状の複数の凸部２１を形成する。凸部及び凸部同士の間の溝１３ｔの内面を覆う層間絶縁膜３０を形成する。溝内において、層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部４０を形成する。埋め込み導電部を第１方向に沿って分断して、埋め込み導電部の第２方向に沿った埋め込み導電部側面４０ｓｆを露出させる。埋め込み導電部側面に露出する空洞５１中に第２導電材料を埋め込む。第２導電材料の一部を除去する。【選択図】図１
2012019009.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の主面上に、前記主面に対して平行な第１方向に沿って延在し、電極となる帯状の複数の凸部を形成し、
前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成し、
前記溝内において、前記層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部を形成し、
前記埋め込み導電部を前記第１方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第１方向と非平行な第２方向に沿った埋め込み導電部側面を露出させ、
前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第２導電材料を埋め込み、
前記第２導電材料の一部を除去することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体層の主面上に、前記主面に対して平行な第１方向に沿って延在し、電極となる帯状の複数の凸部を形成し、
前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成し、
前記溝内において、前記層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部を形成し、
前記埋め込み導電部を前記第１方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第１方向と非平行な第２方向に沿った埋め込み導電部側面を露出させ、
前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第２導電材料を埋め込み、
前記層間絶縁膜及び前記複数の凸部を前記第１方向に沿って分断することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記層間絶縁膜及び前記複数の凸部の前記分断は、前記埋め込み導電部の前記分断に用いられたマスクをマスクにして分断することを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記凸部の前記主面に対して垂直な第３方向に沿った長さは、前記凸部の前記第２方向に沿った長さよりも長いことを特徴とする請求項１〜３に記載の半導体記憶装置の製造方法。
【請求項５】
半導体層の主面に設けられた第１ソース領域と、
前記主面に設けられ、第１方向において第１ソース領域に対向する第１ドレイン領域と、
前記主面において前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１トンネル絶縁膜と、
前記第１トンネル絶縁膜の上に設けられた第１電極と、
を含む第１トランジスタ部と、
前記第１方向に対して非平行な第２方向において、前記第１トランジスタ部と並び、
前記主面に設けられた第２ソース領域と、
前記主面に設けられ、前記第１方向において前記第２ソース領域に対向する第２ドレイン領域と、
前記主面において前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、
前記第２チャネル領域の上に設けられた第２トンネル絶縁膜と、
前記第２トンネル絶縁膜の上に設けられた第２電極と、
を含む第２トランジスタ部と、
前記第１電極の前記第２電極側の側壁に接する第１側壁部分と、前記第１電極の上面に接する第１頂部分と、前記第２電極の前記第１電極側の側壁に接する第２側壁部分と、前記第２電極の上面に接する第２頂部分と、を有する層間絶縁層と、
前記第１側壁部分と前記第２側壁部分との間に埋め込まれた埋め込み導電部を含む制御ゲート電極と、
を有する半導体記憶装置であって、
前記埋め込み導電部は、空洞に導電材料が埋め込まれた芯導電部を有し、
前記第１電極の前記第２方向に沿った側面は、前記層間絶縁膜の前記第２方向に沿った層間絶縁膜側面から後退していることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化及び低コスト化の実現のために、記憶素子が微細化される。例えば、ＮＡＮＤフラッシュメモリの記憶素子においても微細化が進み、浮遊ゲートの形状は高アスペクト化される。
【０００３】
例えばＮＡＮＤフラッシュメモリにおいて、良好な書き込み特性を確保するために浮遊ゲート同士の間に制御ゲートの一部が埋め込まれる。浮遊ゲートのアスペクト比が高くなり、浮遊ゲート同士の間の間隔が狭まると、この埋め込み部分に制御ゲートとなる導電材料を堆積させる際に、埋め込み部分に空洞が発生しやすくなる。制御ゲートに空洞が発生すると、空洞が発生した部分において制御ゲートが空乏化され、書き込み不良などの動作不良を引き起こす。
【０００４】
なお、浮遊ゲートの壁面を傾斜させることで、上記の空洞の発生を抑制することができるが、この構成においては、浮遊ゲートの体積が減少するため、浮遊ゲートに蓄積される電荷量が減少する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体記憶装置の製造方法が提供される。前記製造方法においては、半導体層の主面上に、前記主面に対して平行な第１方向に沿って延在し、電極となる帯状の複数の凸部を形成する。前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する。前記溝内において、前記層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部を形成する。前記埋め込み導電部を前記第１方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第１方向と非平行な第２方向に沿った埋め込み導電部側面を露出させる。前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第２導電材料を埋め込む。前記第２導電材料の一部を除去する。
【０００８】
本発明の別の実施形態によれば、半導体記憶装置の製造方法が提供される。本製造方法においては、半導体層の主面上に、前記主面に対して平行な第１方向に沿って延在し、電極となる帯状の複数の凸部を形成する。前記複数の凸部、及び、前記複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する。前記溝内において、前記層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部を形成する。前記埋め込み導電部を前記第１方向に沿って分断して、前記埋め込み導電部の前記主面に対して平行で前記第１方向と非平行な第２方向に沿った埋め込み導電部側面を露出させる。前記埋め込み導電部側面に露出する前記埋め込み導電部の空洞中に第２導電材料を埋め込む。前記層間絶縁膜及び前記複数の凸部を前記第１方向に沿って分断する。
【０００９】
本発明の別の実施形態によれば、第１トランジスタ部と、第２トランジスタ部と、層間絶縁膜と、制御ゲート電極と、を備えた半導体記憶装置が提供される。前記第１トランジスタ部は、半導体層の主面に設けられた第１ソース領域と、前記主面に設けられ、第１方向において第１ソース領域に対向する第１ドレイン領域と、前記主面において前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、前記第１チャネル領域の上に設けられた第１トンネル絶縁膜と、前記第１トンネル絶縁膜の上に設けられた第１電極と、を含む。前記第２トランジスタ部は、前記第１方向に対して非平行な第２方向において、前記第１トランジスタ部と並び、前記主面に設けられた第２ソース領域と、前記主面に設けられ、前記第１方向において前記第２ソース領域に対向する第２ドレイン領域と、前記主面において前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、前記第２チャネル領域の上に設けられた第２トンネル絶縁膜と、前記第２トンネル絶縁膜の上に設けられた第２電極と、を含む。前記層間絶縁膜は、前記第１電極の前記第２電極側の側壁に接する第１側壁部分、前記第１電極の上面に接する第１頂部分、前記第２電極の前記第１電極側の側壁に接する第２側壁部分、及び、前記第２電極の上面に接する第２頂部分、を有する。前記制御ゲート電極は、前記第１側壁部分と前記第２側壁部分との間に埋め込まれた埋め込み導電部を含む。前記前記埋め込み導電部は、空洞に導電材料が埋め込まれた芯導電部を有する。前記第１電極の前記第２方向に沿った側面は、前記層間絶縁膜の前記第２方向に沿った層間絶縁膜側面から後退している。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【図２】第１の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的平面図である。
【図３】第１の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図５】図５（ａ）及び図５（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図６】図６（ａ）及び図６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】図８（ａ）及び図８（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図９】図９（ａ）及び図９（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１２】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図１３】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図１４】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、参考例の半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。
【図１７】第１の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。
【図１８】第２の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２０】図２０（ａ）及び図２０（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２３】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図２４】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図２５】第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、第３の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。  
図２は、第１の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的平面図である。  
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図３（ａ）は、図２のＡ１−Ａ２線断面図であり、図３（ｂ）は、図２のＢ１−Ｂ２線断面図である。
【００１３】
以下、本実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合について説明する。
【００１４】
まず、図２、図３（ａ）及び図３（ｂ）により、本実施形態に係る半導体記憶装置の製造方法によって製造される半導体記憶装置の構成の概要について説明する。
【００１５】
図２に表したように、本実施形態に係る半導体記憶装置１１０においては、セルアレイ領域ＣＡが設けられる。セルアレイ領域が設けられる平面をＸ−Ｙ平面とし、Ｘ−Ｙ平面に対して垂直な方向をＺ軸方向とする。
【００１６】
すなわち、セルアレイが設けられる半導体層の主面に対して垂直な方向をＺ軸方向（第３方向）とし、主面に対して平行な１つの方向をＸ軸方向（第１方向）とし、主面に対して平行でＸ軸方向に対して垂直な方向をＹ軸方向（第２方向）とする。
【００１７】
セルアレイ領域ＣＡにおいては、例えば、複数のワード線ＷＬと、複数のビット線基板ＢＬと、が設けられる。複数のワード線ＷＬのそれぞれは、例えばＹ軸方向に沿って延在する帯状の形状を有する。複数のビット線基板ＢＬのそれぞれは、例えばＸ軸方向に沿って延在する帯状の形状を有する。すなわち、複数のワード線ＷＬ及び複数のビット線基板ＢＬは、格子状に設けられる。複数のワード線ＷＬのそれぞれの幅（Ｘ軸方向に沿った長さ）は例えば３０ナノメートル（ｎｍ）である。複数のワード線ＷＬ同士の間隔は例えば３０ｎｍである。複数のビット線基板ＢＬの幅（Ｙ軸方向に沿った長さ）は、例えば３０ｎｍである。複数のビット線基板ＢＬ同士の間隔は、例えば３０ｎｍである。例えば、１つのＮＡＮＤ列ＣＬは、例えば、６４本のワード線ＷＬの組を有する。
【００１８】
ＮＡＮＤ列ＣＬの一端には、ビット線コンタクトＢＣが設けられ、ＮＡＮＤ列ＣＬの他端には、ソース線コンタクトＳＣが設けられる。ＮＡＮＤ列ＣＬにおいて、ビット線コンタクトＢＣとワード線ＷＬとの間にドレイン側選択ゲートＳＧＤが設けられ、ソース線コンタクトＳＣとワード線ＷＬとの間にソース側選択ゲートＳＧＳが設けられる。
【００１９】
図３（ａ）及び図３（ｂ）に表したように、半導体層１１の主面１１ｍｓの側において、半導体層１１は、素子分離絶縁膜１３によって複数の領域に分断されている。半導体層１１には、例えば、単結晶シリコンが用いられる。
【００２０】
すなわち、半導体層１１の主面１１ｍｓの側において、複数の半導体領域である例えば第１半導体層１１ａ及び第２半導体層１１ｂが設けられる。第１半導体層１１ａ及び第２半導体層１１ｂは、素子分離絶縁膜１３によって電気的に分離されている。素子分離絶縁膜１３には、例えば酸化シリコンが用いられる。
【００２１】
第１半導体層１１ａ及び第２半導体層１１ｂは、ビット線基板ＢＬに相当する。第１半導体層１１ａ及び第２半導体層１１ｂは、Ｘ軸方向に沿って延在する。
【００２２】
第１半導体層１１ａ及び第２半導体層１１ｂの上方において、Ｙ軸方向に延在する複数の制御ゲート配線４５が設けられている。制御ゲート配線４５は、ワード線ＷＬに相当する。
【００２３】
以下では、説明の便宜上、半導体層１１（シリコン基板）から制御ゲート配線４５に向かう方向（＋Ｚ軸方向）を上方向として説明する。
【００２４】
半導体層１１（例えば第１半導体層１１ａ及び第２半導体層１１ｂ）の制御ゲート配線４５と３次元的に交差する部分の上に、トンネル絶縁膜１２が設けられる。トンネル絶縁膜１２の上に浮遊ゲート電極２０が設けられる。トンネル絶縁膜１２には、例えば酸化シリコンが用いられる。浮遊ゲート電極２０には、例えばポリシリコンが用いられる。
【００２５】
浮遊ゲート電極２０同士の間の下部には、素子分離絶縁膜１３の上部が配置される。素子分離絶縁膜１３の上面は、浮遊ゲート電極２０の下面よりも上方に位置する。素子分離絶縁膜１３の上面は、浮遊ゲート電極２０の上面よりも下方に位置する。素子分離絶縁膜１３は、複数の半導体層１１同士を電気的に分離しつつ、複数の浮遊ゲート電極２０を電気的に分離する。
【００２６】
浮遊ゲート電極２０の上面、浮遊ゲート電極２０の側面のうちの素子分離絶縁膜１３の上面よりも上側の部分、及び、素子分離絶縁膜１３の上面のうちのワード線ＷＬと交差する部分の上には、層間絶縁膜３０（制御ゲート−浮遊ゲート間絶縁膜）が設けられる。層間絶縁膜３０は、浮遊ゲート電極２０の上面、浮遊ゲート電極２０の側面のうちの素子分離絶縁膜１３の上面よりも上側の部分、及び、素子分離絶縁膜１３の上面のうちのワード線ＷＬと交差する部分の上を覆うように、例えば連続的に設けられる。層間絶縁膜３０には、例えば酸化シリコンが用いられる。
【００２７】
例えば、層間絶縁膜３０は、第１浮遊ゲート電極２０ａの第２浮遊ゲート電極２０ｂ側の側壁に接する第１側壁部分３０ａｓと、第１浮遊ゲート電極２０ａの上面に接する第１頂部分３０ａｔと、第２浮遊ゲート電極２０ｂの第１浮遊ゲート電極２０ａ側の側壁に接する第２側壁部分３０ｂｓと、第２浮遊ゲート電極２０ｂの上面に接する第２頂部分３０ｂｔと、を有する。
【００２８】
層間絶縁膜３０を覆うように、制御ゲート電極４２が設けられる。制御ゲート電極４２は、浮遊ゲート電極２０同士の間の部分（浮遊ゲート電極２０同士の間に埋め込まれた埋め込み導電部４０）を有する。制御ゲート電極４２は、浮遊ゲート電極２０のそれぞれの上、及び、埋め込み導電部の上に設けられた浮遊ゲート電極上導電部４１（第１浮遊ゲート電極上導電部４１ａ及び第２浮遊ゲート電極上導電部４１ｂを含む）をさらに有する。埋め込み導電部４０と浮遊ゲート電極上導電部４１とは一体的に設けられている。埋め込み導電部４０及び浮遊ゲート電極上導電部４１には、例えばポリシリコンが用いられる。
【００２９】
制御ゲート電極４２（具体的には浮遊ゲート電極上導電部４１）の上には、上層制御ゲート電極６０が設けられる。上層制御ゲート電極６０には、例えばポリシリコンやシリサイドが用いられる。
【００３０】
制御ゲート電極４２のうちの浮遊ゲート電極上導電部４１、及び、上層制御ゲート電極６０は、Ｙ軸方向に沿って延在する。浮遊ゲート電極上導電部４１及び上層制御ゲート電極６０が、例えば、制御ゲート配線４５（すなわちワード線ＷＬ）に相当する。
【００３１】
制御ゲート電極４２のうちの埋め込み導電部４０は、空洞に導電材料が埋め込まれた芯導電部５０を有する。
【００３２】
芯導電部５０には、埋め込み導電部４０と同じようにポリシリコンを用いることができる。また、芯導電部５０には、ＷＳｉなどのシリサイドを用いることができる。また、芯導電部５０にはＴｉＮなどの金属窒化物を用いることもできる。芯導電部５０には、金属を用いることができる。芯導電部５０には、単層膜だけでなく、半導体、金属、合金、シリサイド、及び、金属化合物（金属窒化物を含む）を含む積層膜を用いても良い。
【００３３】
この芯導電部５０は、後述するように、浮遊ゲート電極２０同士の間に、埋め込み導電部４０を形成する際に、埋め込み導電部４０に空洞が形成され、その空洞に導電材料を埋め込むことによって形成される。芯導電部５０及び埋め込み導電部４０に用いられる材料及びその形成条件によって、芯導電部５０と埋め込み導電部４０との境界が明確である場合と、明確でない場合が存在し得る。
【００３４】
図３（ｂ）に表したように、半導体層１１の上面近傍の浮遊ゲート電極２０同士の間の領域に不純物拡散領域１１ｄが設けられる。半導体層１１のそれぞれと、トンネル絶縁膜１２と、浮遊ゲート電極２０と、層間絶縁膜３０と、制御ゲート電極４２と、不純物拡散領域１１ｄと、によって、浮遊ゲート型メモリトランジスタが形成される。Ｘ軸方向に並ぶ浮遊ゲートメモリトランジスタにおいて、不純物拡散領域１１ｄは、共有される。
【００３５】
制御ゲート電極４２の一部である埋め込み導電部４０は、浮遊ゲート電極２０同士の間に設けられる。埋め込み導電部４０は、浮遊ゲート電極上導電部４１と共に、電気的に制御ゲートとして機能する。これにより、制御ゲート電極４２と浮遊ゲート電極２０とが層間絶縁膜３０を介して互いに対向する面積が大きくなり、制御ゲート電極４２と浮遊ゲート電極２０との間の電気容量Ｃ１が増加する。
【００３６】
ＮＡＮＤフラッシュメモリにおいて良好な書き込み特性を得るためには、電気容量Ｃ１は、浮遊ゲート電極２０と半導体層１１（シリコン基板）との間の電気容量Ｃ２の１．５倍程度以上とすることが望まれる。
【００３７】
層間絶縁膜３０の厚さは、リーク電流を抑制するために、トンネル絶縁膜１２と比較して、十分に厚く設定される。このため、電気容量Ｃ１を所望の大きな値とするために、制御ゲート電極４２に埋め込み導電部４０を設ける構成を採用して、制御ゲート電極４２と浮遊ゲート電極２０とが互いに対向する面積が増大される。
【００３８】
ここで、制御ゲート電極４２と浮遊ゲート電極２０との間の電気容量Ｃ１と、浮遊ゲート電極２０と半導体層１１（シリコン基板）との間の電気容量Ｃ２と、の合計に対する、電気容量Ｃ１の比率（Ｃ１／（Ｃ１＋Ｃ２））は、カップリング比と呼ばれる。カップリング比が高いと書き込み特性が良好である。
【００３９】
浮遊ゲート電極２０同士の間において、制御ゲート電極４２の下面（埋め込み導電部４０の下面）が下方に位置するほど、電気容量Ｃ１が増大し、カップリング比が高まり、セル書き込み特性が向上する。
【００４０】
一方、制御ゲート電極４２の下面（埋め込み導電部４０の下面）が過度に下方に位置した場合は、制御ゲート電極４２と半導体層１１（シリコン基板）との間のリーク電流が発生する。
【００４１】
上記の観点に基づいて、制御ゲート電極４２の下面（埋め込み導電部４０の下面）の位置は、適切に設定される。
【００４２】
なお、図３（ｂ）に例示したように、Ｘ軸方向に沿って互いに隣り合う、トンネル絶縁膜１２同士の間、浮遊ゲート電極２０同士の間、層間絶縁膜３０同士の間、制御ゲート電極４２（浮遊ゲート電極上導電部４１）同士の間、及び、上層制御ゲート電極６０同士の間には、層間絶縁層７０が設けられている。層間絶縁層７０には、例えば酸化シリコンが用いられる。
【００４３】
以下、本実施形態に係る半導体記憶装置の製造方法について説明する。  
図１に表したように、本実施形態に半導体記憶装置の製造方法においては、半導体層１１の主面１１ｍｓ上に、主面１１ｍｓに対して平行な第１方向（例えばＸ軸方向）に沿って延在し、浮遊ゲート電極２０となる帯状の複数の凸部を形成する（ステップＳ１１０）。
【００４４】
複数の凸部、及び、複数の凸部同士の間の溝の内面を覆う層間絶縁膜を形成する（ステップＳ１２０）。
【００４５】
上記の溝内において、層間絶縁膜で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部を形成する（ステップＳ１３０）。
【００４６】
そして、埋め込み導電部をＸ軸方向に沿って分断して、埋め込み導電部のＹ軸方向（主面１１ｍｓに対して平行で第１方向と非平行な第２方向）に沿った埋め込み導電部側面を露出させる（ステップＳ１４０）。  
このとき、埋め込み導電部の分断と共に上記の複数の凸部及び層間絶縁膜をＸ軸方向に沿って分断して、上記の凸部のＹ軸方向に沿った第２凸部側面、及び、層間絶縁膜のＹ軸方向に沿った層間絶縁膜側面を露出させる。
【００４７】
そして、埋め込み導電部側面に露出する埋め込み導電部の空洞中に第２導電材料を埋め込む（ステップＳ１５０）。第２導電材料は、第１導電材料と同じでも良く、また、第１導電材料と異なっていても良い。
【００４８】
そして、第２導電材料のうち一部（不要な部分）を除去する（ステップＳ１６０）。例えば、空洞中に第２導電材料を埋め込む際に、第２凸部側面上、複数の凸部の上面上、層間絶縁膜側面上、層間絶縁膜の上面上、埋め込み導電部側面上、及び、埋め込み導電部４０の上面上に形成された第２導電材料を除去する。
【００４９】
このように、本実施形態に係る製造方法においては、埋め込み導電部４０に形成された空洞に導電材料を埋め込み、芯導電部５０を形成する。これにより、動作不良の発生を抑制できる半導体記憶装置が製造できる。
【００５０】
以下、本実施形態に係る半導体記憶装置の製造方法の具体例について説明する。  
図４（ａ）及び図４（ｂ）、図５（ａ）及び図５（ｂ）、図６（ａ）及び図６（ｂ）、図７（ａ）及び図７（ｂ）、図８（ａ）及び図８（ｂ）、図９（ａ）及び図９（ｂ）、図１０（ａ）及び図１０（ｂ）、並びに、図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）及び図１１（ａ）は、図２のＡ１−Ａ２線断面に相当する断面図であり、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）及び図１１（ｂ）は、図２のＢ１−Ｂ２線断面に相当する断面図である。
【００５１】
図１２、図１３及び図１４は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。  
図１２は、図９（ａ）及び図９（ｂ）に例示する工程に相当し、図１３は、図１０（ａ）及び図１０（ｂ）に例示する工程に相当し、図１４は、図１１（ａ）及び図１１（ｂ）に例示する工程に相当する。
【００５２】
図４（ａ）及び図４（ｂ）に表したように、半導体層１１（例えばシリコン基板）の主面１１ｍｓの上に、トンネル絶縁膜１２となる絶縁膜１２ｆを形成し、その上に浮遊ゲート電極２０となる浮遊ゲート膜２０ｆを形成する。浮遊ゲート膜２０ｆには、例えばポリシリコンが用いられる。
【００５３】
図５（ａ）及び図５（ｂ）に表したように、半導体層１１、絶縁膜１２ｆ及び浮遊ゲート膜２０ｆを、リソグラフィ技術及びエッチング技術により加工して、複数の溝１３ｔを形成する。溝１３ｔはＸ軸方向に沿って延在する。これにより、半導体層１１の主面１１ｍｓの側の部分が分断され、Ｘ軸方向に沿って延在する複数のビット線基板ＢＬが形成される。すなわち、例えば第１半導体層１１ａ及び第２半導体層１１ｂなどが形成される。
【００５４】
絶縁膜１２ｆはＸ軸方向に延在する帯状に加工される。さらに、浮遊ゲート膜２０ｆは、Ｘ軸方向に延在する帯状に加工される。帯状に加工された浮遊ゲート膜２０ｆは、複数の浮遊ゲート電極２０となる複数の凸部２１に相当する。凸部２１のそれぞれ（例えば第１凸部２１ａ及び第２凸部２１ｂ）は、帯状の形状を有する。  
この工程が上記のステップＳ１１０に相当する。
【００５５】
なお、溝１３ｔのアスペクト比は高く、溝１３ｔの深さ（主面１１ｍｓに対して垂直なＺ軸方向に沿った深さ）は、溝１３ｔのＹ軸方向に沿った幅よりも深い。  
また、凸部２１の高さ（Ｚ軸方向に沿った長さ）は、凸部２１の幅（Ｙ軸方向に沿った長さ）よりも長い。
【００５６】
図６（ａ）及び図６（ｂ）に表したように、浮遊ゲート膜２０ｆの上、及び、溝１３ｔの内部に、素子分離絶縁膜１３となる絶縁膜（例えば酸化シリコン膜）を形成し、その後、浮遊ゲート膜２０ｆの上の絶縁膜を除去し平坦化して浮遊ゲート膜２０ｆを露出させる。この絶縁膜の形成には、例えばＣＶＤ（Chemical Vapor Deposition）技術またはＳＯＧ（Spin on Glass）技術を用いることができる。上記の絶縁膜の除去と平坦化には、例えばＣＭＰ（Chemical Mechanical Polishing）技術を用いることができる。溝１３ｔに素子分離絶縁膜１３が埋め込まれることにより、複数のビット線基板ＢＬ（例えば第１半導体層１１ａ及び第２半導体層１１ｂ）が電気的に分離される。
【００５７】
図７（ａ）及び図７（ｂ）に表したように、素子分離絶縁膜１３を後退させ、素子分離絶縁膜１３の上面を、浮遊ゲート膜２０ｆの上面（凸部２１の上面）よりも下側に位置させる。例えば、素子分離絶縁膜１３が選択的に除去され、浮遊ゲート膜２０ｆが除去されにくい条件のエッチング処理が行われる。これにより、複数の凸部２１同士の間の溝２１ｔが形成される。
【００５８】
このように、素子分離絶縁膜１３の上面は、浮遊ゲート膜２０ｆの上面と、浮遊ゲート膜２０ｆの下面と、の間に配置される。これにより、既に説明したように、良好な書き込み特性が確保でき、また、制御ゲート電極４２と半導体層１１との間の電流リークが抑制される。
【００５９】
図８（ａ）及び図８（ｂ）に表したように、層間絶縁膜３０となる絶縁膜３０ｆ（例えばシリコン酸化膜）を形成し、さらに、制御ゲート電極４２となる導電膜４２ｆ（例えばポリシリコン膜）、及び、上層制御ゲート電極６０となる導電膜６０ｆ（例えばポリシリコン膜やシリサイド膜）を形成する。絶縁膜３０ｆ、導電膜４２ｆ及び導電膜６０ｆの形成には、例えば、拡散成膜技術やＣＶＤ技術が用いられる。導電膜４２ｆのうちで浮遊ゲート電極２０となる凸部２１同士の間（例えば第１凸部２１ａ及び第２凸部２１ｂの間）の部分が、埋め込み導電部４０になり、導電膜４２ｆのうちで凸部２１の上の部分が、浮遊ゲート電極上導電部４１となる。
【００６０】
この工程が、層間絶縁膜（絶縁膜３０ｆ）の形成のステップＳ１２０と、埋め込み導電部４０の形成のステップＳ１３０に相当する。
【００６１】
このとき、図８（ａ）に表したように、埋め込み導電部４０には、空洞５１が形成される。
【００６２】
例えば、浮遊ゲート電極２０となる凸部２１の高さに比べて凸部２１同士の間隔が十分に広い場合や、凸部２１の側壁が傾斜している場合などにおいては、空洞５１が形成され難いが、素子が微細化され凸部２１の高さに比べて凸部２１同士の間隔が狭くなり、また、浮遊ゲート電極２０の大きさを十分に確保するために凸部２１の側壁が実質的に垂直である場合には、空洞５１が発生しやすい。
【００６３】
本実施形態に係る製造方法が適用される半導体記憶装置は、素子が微細化され、埋め込み導電部４０に空洞５１が形成される。また、良好な動作を確保するために凸部２１の側壁が実質的に垂直であり、埋め込み導電部４０に空洞５１が形成される。この空洞５１は、Ｘ軸方向に延在する埋め込み導電部４０に沿って、Ｘ軸方向に延在する管状である。または、埋め込み導電部４０の中に、Ｘ軸方向に並ぶ複数の空洞５１が形成される。空洞５１は、１つの連続した管状の形状を有する場合もあり、また、空洞５１は、独立した複数の空間である場合がある。
【００６４】
空洞５１の径は、例えば３ｎｍ程度である。空洞５１の断面（Ｙ−Ｚ平面で切断したときの断面）が扁平円形である場合は、扁平円の短軸方向の径（短径）は、例えば３ｎｍ程度となる。
【００６５】
なお、例えば、上記の導電膜４２ｆの形成の後に、周辺回路部においては、導電膜４２ｆと浮遊ゲート膜２０ｆとを含む導電膜を利用してトランジスタゲートを形成するための、リソグラフィ工程およびエッチング工程が行われ、その後、上記の導電膜６０ｆの形成が行われる。
【００６６】
図９（ａ）及び図９（ｂ）に表したように、導電膜６０ｆ、導電膜４２ｆ、絶縁膜３０ｆ、浮遊ゲート膜２０ｆ、及び、絶縁膜１２ｆを、Ｘ軸方向に沿って分断する。これにより、導電膜６０ｆによってＹ軸方向に延在する帯状の上層制御ゲート電極６０が形成され、導電膜４２ｆによってＹ軸方向に延在する帯状の制御ゲート電極４２（浮遊ゲート電極上導電部４１）が形成される。そして、浮遊ゲート膜２０ｆにより、柱状の浮遊ゲート電極２０が形成される。浮遊ゲート電極２０の上面と、浮遊ゲート電極２０のＸ軸方向に沿った側面と、を覆う層間絶縁膜３０が形成される。絶縁膜１２ｆによりトンネル絶縁膜１２が形成される。
【００６７】
この工程では、複数の凸部２１、層間絶縁膜（絶縁膜３０ｆ）及び埋め込み導電部４０が、Ｘ軸方向に沿って分断される。
【００６８】
これにより、図９（ａ）、図９（ｂ）及び図１２に表したように、凸部２１（浮遊ゲート電極２０）のＹ軸方向に沿った第２凸部側面２０ｓｆ、層間絶縁膜３０（絶縁膜３０ｆ）のＹ軸方向に沿った層間絶縁膜側面３０ｓｆ、及び、埋め込み導電部４０のＹ軸方向に沿った埋め込み導電部側面４０ｓｆが露出される。すなわち、この工程がステップＳ１４０に相当する。
【００６９】
本製造方法においては、埋め込み導電部側面４０ｓｆに露出する埋め込み導電部４０の空洞５１中に第２導電材料を埋め込むステップＳ１５０が、例えば以下のようにして行われる。
【００７０】
図１０（ａ）、図１０（ｂ）及び図１３に表したように、第２導電材料の埋め込み膜５０ｆを形成する。埋め込み膜５０ｆとして、例えば、ポリシリコンが用いられる。これにより、埋め込み導電部側面４０ｓｆに露出する埋め込み導電部４０の空洞５１中に、埋め込み膜５０ｆが形成され、空洞５１に芯導電部５０が形成される。
【００７１】
埋め込み膜５０ｆの厚さは例えば２ｎｍ程度とされる。上記の空洞５１の径は、例えば３ｎｍであるため、２ｎｍ程度の厚さの埋め込み膜５０ｆの成膜により、空洞５１は、ポリシリコン膜によって埋め込まれ、ポリシリコンが空洞５１中に充填される。
【００７２】
この埋め込み膜５０ｆの形成には、埋め込み性の高い成膜方法が採用される。例えば、埋め込み膜５０ｆであるポリシリコンの成膜としては、例えば反応律速な成膜条件のＣＶＤ法による成膜や、ＡＬＤ(Atomic Layer Deposition)法による成膜が適用される。
【００７３】
この後、図１１（ａ）、図１１（ｂ）及び図１４に表したように、埋め込み膜５０ｆのうちの一部（不要な部分）を除去する。すなわち、上記のステップＳ１５０（空洞５１中に第２導電材料の埋め込み膜５０ｆを埋め込む工程）の際に、第２凸部側面２０ｓｆ上、複数の凸部２１の上面上、層間絶縁膜側面３０ｓｆ上、層間絶縁膜３０の上面上、埋め込み導電部側面４０ｓｆ上、及び、埋め込み導電部４０の上面上に形成された埋め込み膜５０ｆを除去する。埋め込み膜５０ｆのうちの不要な部分の除去には、例えば、ウェットエッチングが用いられる。これにより、埋め込み膜５０ｆを２ｎｍ後退させる。これにより、埋め込み膜５０ｆのうちの不要な部分が除去される。そして、空洞５１の内部に埋め込まれた埋め込み膜５０ｆは２ｎｍ後退するが、空洞５１の奥部分の埋め込み膜５０ｆはそのまま残る。これにより、空洞５１の内部の実質的に全領域が導電材料によって埋め込まれ、芯導電部５０が形成される。
【００７４】
埋め込み膜５０ｆのうちの不要な部分を除去することで、浮遊ゲート電極２０と制御ゲート電極４２（及び上層制御ゲート電極６０）との絶縁、半導体層１１（シリコン基板）と浮遊ゲート電極２０との絶縁、及び、半導体層１１（例えば第１半導体層１１ａ及び第２半導体層１１ｂなど）同士の絶縁が確保できる。
【００７５】
埋め込み膜５０ｆとしてポリシリコンを用いた場合には、埋め込み膜５０ｆのうちの不要な部分の除去には、例えば、アンモニアやコリンを含むアルカリ性溶液によるウェットエッチングが用いられる。また、埋め込み膜５０ｆのうちの不要な部分の除去には、等方性が高いドライエッチング技術などを用いても良い。
【００７６】
その後、例えば、上層制御ゲート電極６０及び制御ゲート電極４２をマスクにして、半導体層１１に不純物を導入し、不純物拡散領域１１ｄを形成する。その後、トンネル絶縁膜１２同士の間、浮遊ゲート電極２０同士の間、層間絶縁膜３０同士の間、制御ゲート電極４２（浮遊ゲート電極上導電部４１）同士の間、及び、上層制御ゲート電極６０同士の間に、絶縁材料を埋め込み、平坦化して層間絶縁層７０を形成する。  
これにより、図２、図３（ａ）及び図３（ｂ）に例示した半導体記憶装置１１０が製造される。
【００７７】
図１５（ａ）及び図１５（ｂ）は、参考例の半導体記憶装置の製造方法によって製造される半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図１５（ａ）は、図１５（ｂ）のＡ１−Ａ２線断面図であり、図１５（ｂ）は、図１５（ａ）のＢ１−Ｂ２線断面図である。
【００７８】
図１５（ａ）及び図１５（ｂ）に表したように、参考例の半導体記憶装置１１９においては、埋め込み導電部４０に空洞５１が存在している。参考例の半導体記憶装置１１９の製造方法においては、図１に例示したステップＳ１５０（及びステップＳ１６０）が実施されない。
【００７９】
すなわち、図９（ａ）、図９（ｂ）及び図１２に関して説明した工程（上層制御ゲート電極６０、制御ゲート電極４２、層間絶縁膜３０、浮遊ゲート電極２０及びトンネル絶縁膜１２の形成）の後、埋め込み導電部４０に形成された空洞５１中に導電材料を埋め込まないで、不純物拡散領域１１ｄ及び層間絶縁層７０が形成されて、半導体記憶装置１１９が作製される。
【００８０】
参考例の半導体記憶装置１１９においては、制御ゲート電極４２の埋め込み導電部４０に空洞５１が形成されたままなので、埋め込み導電部４０は電極として機能せず、埋め込み導電部４０の空乏化を引き起こし、書き込み不良を引き起こす。このように半導体記憶装置１１９においては、動作不良が発生し易い。
【００８１】
これに対し、本実施形態に係る製造方法で製造された半導体記憶装置１１０においては、空洞５１中に導電材料が埋め込まれて芯導電部５０が形成されているので、空乏化が抑制され、埋め込み導電部４０の全体が電極として動作し、良好な書き込み特性が得られる。
【００８２】
浮遊ゲート電極２０となる凸部２１の形状をテーパ形状（凸部２１の上部の幅が下部よりも狭い形状）にすることで、埋め込み導電部４０に空洞５１を発生し難くする方法が考えられるが、この場合には、浮遊ゲート電極２０の体積が小さくなるため浮遊ゲート電極２０に蓄積される電荷量が減少する。このため、この方法では、書き込み特性や読み出し特性が悪化し易くなる。さらには、蓄積された電荷の量が時間経過に伴って変化しデータリテンション特性が悪化し易くなる。また、この構造においては、浮遊ゲート電極２０の先端が細くなる形状であるため、電界集中を引き起こす副作用もある。
【００８３】
これに対し、本実施形態に係る製造方法で製造された半導体記憶装置１１０においては、浮遊ゲート電極２０となる凸部２１の形状が実質的に垂直形状で、空洞５１が発生し易い形状であっても、形成された空洞５１に後から導電材料を埋め込んで電極として正常に動作させることができる。これにより、浮遊ゲート電極２０の体積を必要な値に設定できるため、良好な書き込み特性、良好な読み出し特性、及び、良好なデータリテンション特性が得られる。
【００８４】
そして、低コスト化や素子の高速化のために微細化を進め、素子が高アスペクト比の形状になり、埋め込み導電部４０に空洞５１が発生し易い状態になった場合にも、本実施形態に係る半導体記憶装置の製造方法を採用することで、空洞５１の発生を考慮した種々の制約が解除でき、より低コストで、より高速の半導体記憶装置が実現できる。
【００８５】
さらには、凸部２１の形状が逆テーパ（凸部２１の幅が下部よりも広い形状）である場合には、より空洞５１が発生し易くなるが、本製造方法を採用すれば、逆テーパである場合にも対応でき、発生した空洞５１を芯導電部５０に変えて、正常な動作が実現できる。
【００８６】
上記のように、第１導電材料及び第２導電材料としてポリシリコンを用いることができる。このとき、第１導電材料の埋め込み（埋め込み導電部４０の形成であるステップＳ１３０）は、第１非結晶シリコン膜（第１アモルファスシリコン膜）を形成する工程を含み、第２導電材料の埋め込み（ステップＳ１５０）は、第２非結晶シリコン膜（第２アモルファスシリコン膜）を形成する工程を含むことができる。
【００８７】
そして、第２導電材料の埋め込み（ステップＳ１５０）は、第１非結晶シリコン膜及び第２非結晶シリコン膜を多結晶化する工程をさらに含むことができる。または、本製造方法は、第２導電材料の膜のうちの一部（不要な部分）の除去（ステップＳ１６０）の後に、第１非結晶シリコン膜及び第２非結晶シリコン膜を多結晶化する工程をさらに備えても良い。
【００８８】
また、第１導電材料の埋め込み（ステップＳ１３０）は、第１非結晶シリコン膜を形成した後に、第１非結晶シリコン膜を多結晶シリコン化する工程を含むこともできる。そして、第２導電材料の埋め込み（ステップＳ１５０）は、第２非結晶シリコン膜（第２アモルファスシリコン膜）を形成する工程を含むことができる。第２導電材料の埋め込み（ステップＳ１５０）は、第２非結晶シリコン膜を多結晶化する工程をさらに含むことができる。または、本製造方法は、第２導電材料の膜のうちの一部（不要な部分）の除去（ステップＳ１６０）の後に、第２非結晶シリコン膜を多結晶化する工程をさらに備えても良い。
【００８９】
さらに、第１導電材料がポリシリコンである場合に、第２導電材料として、ＷＳｉなどのシリサイド、ＴｉＮなどの金属窒化物、または、金属を用いることもできる。芯導電部５０には、金属を用いることができる。このように、第１導電材料の埋め込み（ステップＳ１３０）は、非結晶シリコン膜または多結晶シリコン膜を形成する工程を含み、第２導電材料の埋め込みは、金属膜または金属化合物膜を形成する工程を含むことができる。
【００９０】
また、第１導電材料は、シリサイドを含むことができる。第１導電材料は、金属を含むことができる。
【００９１】
第１導電材料の埋め込み（ステップＳ１３０）は、ポリシリコン膜とシリサイド膜の積層膜の形成を含むことができ、このとき、第２導電材料の埋め込み（ステップＳ１５０）は、ポリシリコン膜及びシリサイド膜の少なくともいずれかの形成を含むことができる。
【００９２】
第１導電材料の埋め込み（ステップＳ１３０）は、ポリシリコン膜と金属膜の積層膜の形成を含むことができ、このとき、第２導電材料の埋め込み（ステップＳ１５０）は、ポリシリコン膜及び金属膜の少なくともいずれかの形成を含むことができる。
【００９３】
第１導電材料の埋め込み（ステップＳ１３０）は、シリサイド膜と金属膜の積層膜の形成を含むことができ、このとき、第２導電材料の埋め込み（ステップＳ１５０）は、シリサイド膜及び金属膜の少なくともいずれかの形成を含むことができる。
【００９４】
図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図１６（ａ）は、図２のＢ１−Ｂ２線断面に相当する断面図である。ただし、見易くするために、層間絶縁層７０が図示されていない。図１６（ｂ）は、図１６（ａ）の一部を拡大して示している。
【００９５】
図１６（ａ）に表したように、半導体記憶装置１１１においては、凸部２１（浮遊ゲート電極２０）のＹ軸方向に沿った第２凸部側面２０ｓｆ、及び、制御ゲート電極４２の浮遊ゲート電極上導電部４１のＹ軸方向に沿った浮遊ゲート電極上導電部側面４１ｓｆが、層間絶縁膜３０（絶縁膜３０ｆ）のＹ軸方向に沿った層間絶縁膜側面３０ｓｆから後退している。
【００９６】
このような構成は、例えば、埋め込み膜５０ｆのうちの一部（不要な部分）を除去するステップＳ１６０の処理において、埋め込み膜５０ｆと共に、凸部２１（浮遊ゲート電極２０）及び埋め込み導電部４０がエッチングされて形成される。すなわち、凸部２１（浮遊ゲート電極２０）、埋め込み導電部４０、及び、埋め込み膜５０ｆがポリシリコンであり、層間絶縁膜３０が酸化シリコンである場合には、上記の処理における、凸部２１（浮遊ゲート電極２０）及び埋め込み導電部４０のエッチングレートに対し、層間絶縁膜３０のエッチングレートが低い。これにより、層間絶縁膜３０の層間絶縁膜側面３０ｓｆから、凸部２１（浮遊ゲート電極２０）の第２凸部側面２０ｓｆ、及び、浮遊ゲート電極上導電部４１の浮遊ゲート電極上導電部側面４１ｓｆが後退する。
【００９７】
図１６（ｂ）に表したように、層間絶縁膜３０の側面（層間絶縁膜側面３０ｓｆ）から、浮遊ゲート電極２０の側面（第２凸部側面２０ｓｆ）、及び、制御ゲート電極４２の側面（浮遊ゲート電極上導電部側面４１ｓｆ）が後退することで、浮遊ゲート電極２０と制御ゲート電極４２との間の電界によるリーク電流ＬＣを抑制することができる。これにより書き込み特性を向上させることができる。
【００９８】
このように、層間絶縁膜３０の側面（層間絶縁膜側面３０ｓｆ）から、浮遊ゲート電極２０の側面（第２凸部側面２０ｓｆ）、及び、制御ゲート電極４２の側面（浮遊ゲート電極上導電部側面４１ｓｆ）が後退していることがより望ましい。
【００９９】
従って、ステップＳ１６０においては、空洞５１中に第２導電材料を埋め込む際に形成された埋め込み膜５０ｆを除去する際に、浮遊ゲート電極２０となる凸部２１の側面、及び、制御ゲート電極４２となる浮遊ゲート電極上導電部４１部の側面をエッチングすることが望ましい。
【０１００】
図１７は、第１の実施形態に係る半導体記憶装置の製造方法によって製造される別の半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図１７は、図２のＢ１−Ｂ２線断面に相当する断面図である。ただし、見易くするために、層間絶縁層７０が図示されていない。
【０１０１】
図１７に表したように、半導体記憶装置１１２においても、凸部２１の第２凸部側面２０ｓｆ、及び、浮遊ゲート電極上導電部４１の浮遊ゲート電極上導電部側面４１ｓｆが、層間絶縁膜３０）の層間絶縁膜側面３０ｓｆから後退している。
【０１０２】
さらに、Ｘ軸方向に沿って隣り合う浮遊ゲート電極２０同士の間の領域に対応する半導体層１１の上面１１ｕ１は、浮遊ゲート電極２０が設けられている領域（トンネル絶縁膜１２に接する領域）に対応する半導体層１１の上面１１ｕ２よりも下方に位置している。すなわち、上面１１ｕ１は、上面１１ｕ２から後退している。
【０１０３】
半導体層１１の上面１１ｕ１は、例えば、埋め込み膜５０ｆのうちの一部（不要な部分）を除去するステップＳ１６０の処理において、埋め込み膜５０ｆと共に、Ｘ軸方向に沿って隣り合う浮遊ゲート電極２０同士の間の領域に対応する半導体層１１がエッチングされて形成されたものである。
【０１０４】
浮遊ゲート電極２０同士の間の領域に対応する半導体層１１の上面１１ｕ１が、トンネル絶縁膜１２に接する半導体層１１の上面１１ｕ２から後退していても動作上問題はない。
【０１０５】
このように、本製造方法においては、空洞５１を芯導電部５０とするために成膜した埋め込み膜５０ｆのうちの一部（不要な部分）を除去する処理が行われることで、例えば、上記のように、層間絶縁膜３０の層間絶縁膜側面３０ｓｆから、浮遊ゲート電極２０の第２凸部側面２０ｓｆ、及び、浮遊ゲート電極上導電部４１の浮遊ゲート電極上導電部側面４１ｓｆが後退することがある。また、浮遊ゲート電極２０同士の間の領域に対応する半導体層１１の上面１１ｕ１が、トンネル絶縁膜１２に接する半導体層１１の上面１１ｕ２から後退することがある。ただし、実施形態はこれに限らず、用いる材料の組み合わせや、実施する処理（埋め込み膜５０ｆの除去）の条件などによっては、上記の後退が発生しないことがある。
【０１０６】
（第２の実施の形態）
第２の実施形態に係る製造方法によって製造される半導体記憶装置の概要は、図２、図３（ａ）及び図３（ｂ）に関して説明した半導体記憶装置１１０と同様なので説明を省略する。  
図１８は、第２の実施形態に係る半導体記憶装置の製造方法を例示するフローチャート図である。  
図１９（ａ）及び図１９（ｂ）、図２０（ａ）及び図２０（ｂ）、図２１（ａ）及び図２１（ｂ）、並びに、図２２（ａ）及び図２２（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１９（ａ）、図２０（ａ）、図２１（ａ）及び図２２（ａ）は、図２のＡ１−Ａ２線断面に相当する断面図であり、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）及び図２２（ｂ）は、図２のＢ１−Ｂ２線断面に相当する断面図である。  
図２３、図２４及び図２５は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程順模式的斜視図である。  
図２３は、図２０（ａ）及び図２０（ｂ）に例示する工程に相当し、図２４は、図２１（ａ）及び図２１（ｂ）に例示する工程に相当し、図２５は、図２２（ａ）及び図２２（ｂ）に例示する工程に相当する。
【０１０７】
図１８に表したように、本実施形態に係る製造方法においては、半導体層１１の主面１１ｍｓ上に、主面１１ｍｓに対して平行な第１方向（Ｘ軸方向）に沿って延在し、浮遊ゲート電極２０となる帯状の複数の凸部２１を形成する（ステップＳ２１０）。この工程においては、例えば、図４（ａ）及び図４（ｂ）、並びに、図５（ａ）及び図５（ｂ）に関して説明した処理を行う。これにより、複数の凸部２１同士の間の溝２１ｔが形成される。
【０１０８】
そして、複数の凸部２１、及び、複数の凸部２１同士の間の溝２１ｔの内面を覆う層間絶縁膜３０（絶縁膜３０ｆ）を形成する（ステップＳ２２０）。  
そして、溝２１ｔ内において、層間絶縁膜３０（絶縁膜３０ｆ）で囲まれた空間内に第１導電材料を埋め込んで埋め込み導電部４０を形成する（ステップＳ２３０）。
【０１０９】
例えば、図１９に表したように、層間絶縁膜３０となる絶縁膜３０ｆ（例えばシリコン酸化膜）を形成し、さらに、制御ゲート電極４２となる導電膜４２ｆ（例えばポリシリコン膜）を形成する。さらに、その上に、上層制御ゲート電極６０となる導電膜６０ｆ（例えばポリシリコン膜やシリサイド膜）を形成することができるが、説明を簡単にするために、上層制御ゲート電極６０及び導電膜６０ｆに関する説明は省略する。導電膜４２ｆのうちで浮遊ゲート電極２０となる凸部２１同士の間（例えば第１凸部２１ａ及び第２凸部２１ｂの間）の部分が、埋め込み導電部４０になり、導電膜４２ｆのうちで凸部２１の上の部分が、浮遊ゲート電極上導電部４１となる。  
このとき、図１９に表したように、埋め込み導電部４０には、空洞５１が形成される。
【０１１０】
そして、図１８に表したように、埋め込み導電部４０を第１方向（Ｘ軸方向）に沿って分断して、埋め込み導電部４０のＹ軸方向（主面１１ｍｓに対して平行で第１方向と非平行な第２方向）に沿った埋め込み導電部側面４０ｓｆを露出させる（ステップＳ２４０）。
【０１１１】
例えば、図２０（ａ）、図２０（ｂ）及び図２３に表したように、制御ゲート電極４２となる導電膜４２ｆの上に、Ｙ軸方向に沿って延在する帯状のマスク８０（例えばハードマスク）をフォトリソグラフィ技術とエッチング技術により形成し、マスク８０をマスクにして、導電膜４２ｆをＸ軸方向に沿って分断する。このとき、本製造方法では、層間絶縁膜３０となる絶縁膜３０ｆ以下の層は加工しない。この工程により、導電膜４２ｆによってＹ軸方向に延在する帯状の制御ゲート電極４２（浮遊ゲート電極上導電部４１）が形成される。
【０１１２】
そして、埋め込み導電部４０が、Ｘ軸方向に沿って分断され、埋め込み導電部４０のＹ軸方向に沿った埋め込み導電部側面４０ｓｆが露出される。埋め込み導電部側面４０ｓｆにおいて、埋め込み導電部４０の空洞５１が露出する。
【０１１３】
その後、図１８に表したように、埋め込み導電部側面４０ｓｆに露出する埋め込み導電部４０の空洞５１中に第２導電材料を埋め込む（ステップＳ２５０）。
【０１１４】
例えば、図２１（ａ）、図２１（ｂ）及び図２４に表したように、第２導電材料の埋め込み膜５０ｆ（例えば、ポリシリコン膜）を形成する。これにより、埋め込み導電部側面４０ｓｆに露出する埋め込み導電部４０の空洞５１中に、埋め込み膜５０ｆが形成され、空洞５１に芯導電部５０が形成される。この場合も、埋め込み膜５０ｆの形成には、埋め込み性の高い成膜方法（反応律速の成膜条件のＣＶＤ法や、ＡＬＤ法による成膜など）が適用される。
【０１１５】
その後、図１８に表したように、層間絶縁膜３０（絶縁膜３０ｆ）及び複数の凸部２１をＸ軸方向に沿って分断する（ステップＳ２６０）。
【０１１６】
例えば、図２２（ａ）、図２２（ｂ）及び図２５に表したように、マスク８０をマスクにした加工を行うことにより、絶縁膜３０ｆ及び複数の凸部２１（浮遊ゲート膜２０ｆ）をＸ軸方向に沿って分断する。  
すなわち、層間絶縁膜３０（絶縁膜３０ｆ）及び複数の凸部２１の分断は、埋め込み導電部４０の分断に用いられたマスク８０をマスクにした加工である。
【０１１７】
これにより、浮遊ゲート膜２０ｆにより、柱状の浮遊ゲート電極２０が形成される。そして、浮遊ゲート電極２０の上面と、浮遊ゲート電極２０のＸ軸方向に沿った側面と、を覆う層間絶縁膜３０が形成される。絶縁膜１２ｆによりトンネル絶縁膜１２が形成される。
【０１１８】
この加工においては、層間絶縁膜３０（絶縁膜３０ｆ）のうちの埋め込み導電部４０に覆われていない部分と、複数の凸部２１のうちの埋め込み導電部４０に覆われていない部分と、が除去される。
【０１１９】
この加工においては、被加工体の表面の全体に形成されている埋め込み膜５０ｆが同時に除去される。  
この分断の加工により、空洞５１中に第２導電材料（埋め込み膜５０ｆ）を埋め込む際に、埋め込み導電部側面４０ｓｆ上に形成された埋め込み膜５０ｆ、及び、層間絶縁膜３０（絶縁膜３０ｆ）上に形成された埋め込み膜５０ｆが除去される。
【０１２０】
このとき、マスク８０の下に位置する、埋め込み導電部４０の埋め込み導電部側面４０ｓｆの上に埋め込み膜５０ｆが残ることがあるが、この残った埋め込み膜５０ｆは、ウェットエッチングや等方性が高いドライエッチング技術などを用いて除去することができる。また、埋め込み導電部側面４０ｓｆの上の埋め込み膜５０ｆは、後に実施される工程における洗浄処理等によって除去しても良い。
【０１２１】
そして、不純物拡散領域１１ｄ及び層間絶縁層７０を形成することで、半導体記憶装置１２０（図示しない）が製造される。
【０１２２】
（第３の実施の形態）  
図２６（ａ）及び図２６（ｂ）は、第３の実施形態に係る半導体記憶装置の構成を例示する模式的断面図である。  
本実施形態に係る半導体記憶装置１３０の構成の概要は、図２、図３（ａ）及び図３（ｂ）に関して説明した半導体記憶装置１１０の構成の概要と類似している。  
図２６（ａ）は、図２のＢ１−Ｂ２線断面に対応し、図２６（ｂ）は、図２のＢ３−Ｂ４線断面に対応する。  
半導体記憶装置１３０のＡ１−Ａ２線断面の構成は図３（ａ）と同様である。
【０１２３】
図２、図３（ａ）、図２６（ａ）及び図２６（ｂ）に表したように、本実施形態に係る半導体記憶装置１３０は、第１トランジスタ部Ｔｒ１と、第２トランジスタ部Ｔｒ２と、層間絶縁膜３０と、制御ゲート電極４２と、を備える。
【０１２４】
図２６（ａ）に表したように、第１トランジスタ部Ｔｒ１は、第１ソース領域ｓｒ１と、第１ドレイン領域ｄｒ１と、第１チャネル領域ｃｒ１と、第１トンネル絶縁膜１２ａと、第１浮遊ゲート電極２０ａと、を含む。
【０１２５】
第１ソース領域ｓｒ１は、半導体層１１の主面１１ｍｓに設けられる。第１ドレイン領域ｄｒ１は、半導体層１１の主面１１ｍｓに設けられ、Ｘ軸方向（第１方向）において第１ソース領域ｓｒ１に対向する。第１チャネル領域ｃｒ１は、半導体層１１の主面１１ｍｓにおいて第１ソース領域ｓｒ１と第１ドレイン領域ｄｒ１との間に設けられる。第１トンネル絶縁膜１２ａは、第１チャネル領域ｃｒ１の上に設けられる。第１浮遊ゲート電極２０ａは、第１トンネル絶縁膜１２ａの上に設けられる。
【０１２６】
図２及び図３（ａ）に表したように、第２トランジスタ部Ｔｒ２は、Ｘ軸方向に対して非平行なＹ軸方向（第２方向）において、第１トランジスタ部Ｔｒ１と並ぶ。  
図２６（ａ）に表したように、第２トランジスタ部Ｔｒ２は、第２ソース領域ｓｒ２と、第２ドレイン領域ｄｒ２と、第２チャネル領域ｃｒ２と、第２トンネル絶縁膜１２ｂと、第２浮遊ゲート電極２０ｂと、を含む。
【０１２７】
第２ソース領域ｓｒ２は、半導体層１１の主面１１ｍｓに設けられる。第２ドレイン領域ｄｒ２は、半導体層１１の主面１１ｍｓに設けられ、Ｘ軸方向において第２ソース領域ｓｒ２に対向する。第２チャネル領域ｃｒ２は、半導体層１１の主面１１ｍｓにおいて２ソース領域ｓｒ２と第２ドレイン領域ｄｒ２との間に設けられる。第２トンネル絶縁膜１２ｂは、第２チャネル領域ｃｒ２の上に設けられる。第２浮遊ゲート電極２０ｂは、第２トンネル絶縁膜１２ｂの上に設けられる。
【０１２８】
図３（ａ）に表したように、層間絶縁膜３０は、第１浮遊ゲート電極２０ａの第２浮遊ゲート電極２０ｂ側の側壁に接する第１側壁部分３０ａｓと、第１浮遊ゲート電極２０ａの上面に接する第１頂部分３０ａｔと、第２浮遊ゲート電極２０ｂの第１浮遊ゲート電極２０ａ側の側壁に接する第２側壁部分３０ｂｓと、第２浮遊ゲート電極２０ｂの上面に接する第２頂部分３０ｂｔと、を有する。
【０１２９】
制御ゲート電極４２は、第１側壁部分３０ａｓと第２側壁部分３０ｂｓとの間に埋め込まれた埋め込み導電部４０を含む。  
埋め込み導電部４０は、空洞５１に導電材料が埋め込まれた芯導電部５０を有する。
【０１３０】
図２６（ａ）及び図２６（ｂ）に表したように、第１浮遊ゲート電極２０ａのＹ軸方向に沿った側面２０ａｙは、層間絶縁膜３０のＹ軸方向に沿った層間絶縁膜側面３０ｓｆから後退している。そして、第２浮遊ゲート電極２０ｂのＹ軸方向に沿った側面２０ｂｙは、層間絶縁膜３０のＹ軸方向に沿った層間絶縁膜側面３０ｓｆから後退している。
【０１３１】
図３（ａ）に表したように、制御ゲート電極４２は、第１頂部分３０ａｔの上に設けられた第１浮遊ゲート電極上導電部４１ａと、第２頂部分３０ｂｔの上に設けられた第２浮遊ゲート電極上導電部４１ｂと、をさらに含む。
【０１３２】
第１浮遊ゲート電極上導電部４１ａのＹ軸方向に沿った側面４１ａｙ（浮遊ゲート電極上導電部側面４１ｓｆの１つ）、及び、第２浮遊ゲート電極上導電部４１ｂのＹ軸方向に沿った側面４１ｂｙ（浮遊ゲート電極上導電部側面４１ｓｆの別の１つ）は、層間絶縁膜３０のＹ軸方向に沿った層間絶縁膜側面３０ｓｆから後退している。  
すなわち、半導体記憶装置１３０は、図１６（ａ）及び図１６（ｂ）に関して説明した半導体記憶装置１１１と同様の構成を有する。
【０１３３】
これにより、既に説明したように、浮遊ゲート電極２０と制御ゲート電極４２との間の電界によるリーク電流ＬＣを抑制することができる。これにより書き込み特性を向上させることができる。
【０１３４】
さらに、半導体記憶装置１３０は、図１７に関して説明した半導体記憶装置１１２と同様の構成を有しても良い。すなわち、第１浮遊ゲート電極２０ａと第２浮遊ゲート電極２０ｂとの間の領域に対応する半導体層１１の上面１１ｕ１は、第１トンネル絶縁膜１２ａと半導体層１１との境界（例えば半導体層１１の上面１１ｕ２）よりも下方に位置している。また、上面１１ｕ１は、第２トンネル絶縁膜１２ｂと半導体層１１との境界よりも下方に位置している。
【０１３５】
なお、上記においては、浮遊ゲート型の半導体記憶装置に実施形態が適用される場合について説明したが、実施形態はこれに限らず、実施形態が適用される半導体装置は任意である。実施形態に係る半導体装置の製造方法において、半導体層１１の素子形成領域の上に半導体層１１の主面１１ｍｓに対して平行なＸ軸方向（第１方向）に延在する帯状の複数の凸部２１を形成し（例えばステップＳ１１０またはステップＳ２１０）、複数の凸部２１のＸ軸方向に沿った第１凸部側面、及び、複数の凸部２１同士の間の溝の底面で囲まれた空間内に第１膜を形成して埋め込み部（例えば埋め込み導電部４０）を形成し（例えばステップＳ１３０またはステップＳ２３０）、その埋め込み部を、Ｘ軸方向に沿って分断して、埋め込み部（埋め込み導電部４０）のＸ軸方向に沿った埋め込み部側面（例えば埋め込み導電部側面４０ｓｆ）を露出させ（例えばステップＳ１４０またはステップＳ２４０）、埋め込み部側面に露出する空洞中に第２膜を埋め込む（例えばステップＳ１５０またはステップＳ２５０）。
【０１３６】
そして、必要に応じて第２膜のうちの一部（不要な部分）を除去する（ステップＳ１６０）。
【０１３７】
上記の埋め込み部（埋め込み導電部４０）のＹ軸方向に沿った埋め込み部側面（例えば埋め込み導電部側面４０ｓｆ）を露出させる際に、一緒に、第１膜のＹ軸方向に沿った第２凸部側面２０ｓｆを露出させることができる（例えばステップＳ１４０）。
【０１３８】
また、埋め込み導電部側面４０ｓｆに露出する空洞５１中に第２膜を埋め込んだ後に、複数の凸部２１をＸ軸方向に沿って分断する処理（例えばステップＳ２６０）をさらに実施しても良い。この場合には、複数の凸部２１をＸ軸方向に沿って分断する処理中に、第２膜のうちの一部（不要な部分）が一緒に除去される場合もある。また、この場合においても、第２膜のうちの一部（不要な部分）を除去する処理をさらに行っても良い。
【０１３９】
以上のように、実施形態によれば、動作不良の発生を抑制できる半導体記憶装置及びその製造方法を提供することができる。
【０１４０】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１４１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる半導体層、半導体基板、トンネル絶縁膜、浮遊ゲート電極、層間絶縁膜、層間絶縁層、制御ゲート電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４２】
その他、本発明の実施の形態として上述した半導体記憶装置の製造方法及び半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置の製造方法及び半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４５】
１１…半導体層、  １１ａ…第１半導体層、  １１ｂ…第２半導体層、  １１ｄ…不純物拡散領域、  １１ｍｓ…主面、  １１ｕ１、１１ｕ２…上面、  １２…トンネル絶縁膜、  １２ａ…第１トンネル絶縁膜、  １２ｂ…第２トンネル絶縁膜、  １２ｆ…絶縁膜、  １３…素子分離絶縁膜、  １３ｔ…溝、  ２０…浮遊ゲート電極、  ２０ａ…第１浮遊ゲート電極、  ２０ａｙ…側面、  ２０ｂ…第２浮遊ゲート電極、  ２０ｂｙ…側面、  ２０ｆ…浮遊ゲート膜、  ２０ｓｆ…第２凸部側面、  ２１…凸部、  ２１ａ…第１凸部、  ２１ｂ…第２凸部、  ２１ｔ…溝、  ３０…層間絶縁膜、  ３０ａｓ…第１側壁部分、  ３０ａｔ…第１頂部分、  ３０ｂｓ…第２側壁部分、  ３０ｂｔ…第２頂部分、  ３０ｆ…絶縁膜、  ３０ｓｆ…層間絶縁膜側面、  ４０…埋め込み導電部、  ４０ｓｆ…埋め込み導電部側面、  ４１…浮遊ゲート電極上導電部、  ４１ａ…第１浮遊ゲート電極上導電部、  ４１ａｙ…側面、  ４１ｂ…第２浮遊ゲート電極上導電部、  ４１ｂｙ…側面、  ４１ｓｆ…浮遊ゲート電極上導電部側面、  ４２…制御ゲート電極、  ４２ｆ…導電膜、  ４５…制御ゲート配線、  ５０…芯導電部、  ５０ｆ…埋め込み膜、  ５１…空洞、  ６０…上層制御ゲート電極、  ６０ｆ…導電膜、  ７０…層間絶縁層、  ８０…マスク、  １１０、１１１、１１２、１１９、１２０、１３０…半導体記憶装置、  ＢＣ…ビット線コンタクト、  ＢＬ…ビット線基板、  ＣＡ…セルアレイ領域、  ＣＬ…ＮＡＮＤ列、  ＬＣ…リーク電流、  ＳＣ…ソース線コンタクト、  ＳＧＤ…ドレイン側選択ゲート、  ＳＧＳ…ソース側選択ゲート、  Ｔｒ１…第１トランジスタ、  Ｔｒ２…第２トランジスタ、  ＷＬ…ワード線、  ｃｒ１…第１チャネル領域、  ｃｒ２…第２チャネル領域、  ｄｒ１…第１ドレイン領域、  ｄｒ２…第２ドレイン領域、  ｓｒ１…第１ソース領域、  ｓｒ２…第２ソース領域
【図１】
2012019009.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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