(57)【要約】【課題】メモリ内で発見された不良セルに対する情報を利用してリペア解を算出するリペア分析装置および方法を提供する。【解決手段】リペア分析装置は選択部６１０および分析部６２０を備え、選択部６１０は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択し、分析部６２０は、複数のノンスペアピボット不良セルのローアドレスが選択部６１０によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが選択部６１０によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択する選択部と、
複数のノンスペアピボット不良セルのローアドレスが前記選択部によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択部によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する分析部と、
を備えることを特徴とするリペア分析装置。
【請求項２】
マストローアドレスおよびマストカラムアドレスが、前記選択部によって選択されたローアドレスおよびカラムアドレスに含まれているか否かを表す有効信号を生成する有効性チェック部をさらに備えることを特徴とする請求項１に記載のリペア分析装置。
【請求項３】
前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択部によって選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択部によって選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号を生成する余分検査部をさらに備えることを特徴とする請求項２に記載のリペア分析装置。
【請求項４】
前記余分のリダンダンシラインの個数が、
（リダンダンシローの個数＋リダンダンシカラムの個数）−（前記スペアピボット不良セルの個数）であることを特徴とする請求項３に記載のリペア分析装置。
【請求項５】
前記分析信号、前記有効信号、および前記余分信号に応答して、前記制御コードが表すリペア解が正しいリペア解なのかを表す結果信号を生成する結果信号生成部をさらに備えることを特徴とする請求項３に記載のリペア分析装置。
【請求項６】
前記結果信号生成部が、
前記分析信号が活性化（含まれていることを表す）されるか若しくは前記余分信号が活性化（以下であることを表す）され、且つ、前記有効信号が活性化（含まれていることを表す）されると、前記結果信号を活性化して前記リペア解が正しい解であることを表すことを特徴とする請求項５に記載のリペア分析装置。
【請求項７】
前記制御コードのビット数が、
（リダンダンシローの個数＋リダンダンシカラムの個数）と同一であることを特徴とする請求項１に記載のリペア分析装置。
【請求項８】
前記制御コードの活性化ビット数が前記リダンダンシローの個数と同一であり、前記制御コードの非活性化ビット数が前記リダンダンシカラムの個数と同一であることを特徴とする請求項７に記載のリペア分析装置。
【請求項９】
前記複数のスペアピボット不良セル間では、ローアドレス同士およびカラムアドレス同士が互いに重複せず、
前記複数のノンスペアピボット不良セルの各々は、少なくとも１つの前記スペアピボット不良セルと、ローアドレスまたはカラムアドレスが同一であることを特徴とする請求項１に記載のリペア分析装置。
【請求項１０】
制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択するステップと、
複数のノンスペアピボット不良セルのローアドレスが前記選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択されたカラムアドレスに含まれているか否かを確認するステップと、
を含むことを特徴とするリペア分析方法。
【請求項１１】
マストローアドレスおよびマストカラムアドレスが、前記選択されたローアドレスおよび前記選択されたカラムアドレスに含まれているか否かをチェックするステップをさらに含むことを特徴とする請求項１０に記載のリペア分析方法。
【請求項１２】
前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを検査するステップをさらに含むことを特徴とする請求項１１に記載のリペア分析方法。
【請求項１３】
前記確認するステップの結果、前記チェックするステップの結果、および前記検査するステップの結果を利用して、前記制御コードによるリペア解が正しいリペア解であるのかを決定することを特徴とする請求項１２に記載のリペア分析方法。
【請求項１４】
前記余分のリダンダンシラインの個数が、
（リダンダンシローの個数＋リダンダンシカラムの個数）−（前記スペアピボット不良セルの個数）であることを特徴とする請求項１２に記載のリペア分析方法。
【請求項１５】
前記複数のスペアピボット不良セル間では、ローアドレス同士およびカラムアドレス同士が互いに重複せず、
前記複数のノンスペアピボット不良セルの各々は、少なくとも１つの前記スペアピボット不良セルと、ローアドレスまたはカラムアドレスが同一であることを特徴とする請求項１０に記載のリペア分析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ内で発見された不良セルに対する情報を利用してリペア解を算出するリペア分析装置およびその方法に関するものである。
【背景技術】
【０００２】
メモリ半導体産業の草創期には、半導体製造プロセスを通過したメモリチップで、不良セルが１つも存在しないオリジナルグッドダイ（ｏｒｉｇｉｎａｌ  ｇｏｏｄ  ｄｉｅ）がウェハ（ｗａｆｅｒ）上に複数分布した。しかし、メモリの容量が次第に増加するにつれて、不良セルが１つも存在しないメモリチップを作ることが難しくなり、現在にいたっては、このようなチップが製造される確率は無いといっても差し支えない。
【０００３】
このような状況を打開するための手段として、予備メモリ、すなわちリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）メモリを設置して、これにより不良セルを代替する方法が提案された。不良セルをリダンダンシセルに代替するためには、外部装備を利用して代替ソリューションを計算する作業を行われなければならず、最近では、このようなリペア回路（すなわち、メモリ自己リペア回路）をチップ内部に設置しようとする研究が着実に進行している。
【０００４】
メモリ自己リペア回路のために考慮すべき主要な３つの要素としては、面積オーバーヘッドとリペア率とリペア回路の分析速度とを挙げることができる。面積オーバーヘッドは、半導体チップの製造原価と直結する要素であり、リペア率は、半導体の歩留まりと関連した重要な要素である。最後のリペア回路の分析速度はテスト時間と比例関係にあるため、これもまた原価と直結する要素であるということができる。
【０００５】
先行技術１（Ｔ．Ｋａｗａｇｏｅ，  Ｊ．Ｏｈｔａｎｉ，  Ｍ．Ｎｉｉｒｏ，  Ｔ．Ｏｏｉｓｈｉ，  Ｍ．Ｈａｍａｄａ，  ａｎｄ  Ｈ．Ｈｉｄａｋａ、"Ａ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｒｅｐａｉｒ  ａｎａｌｙｚｅｒ  （ＣＲＥＳＴＡ）  ｆｏｒ  ｅｍｂｅｄｄｅｄ  ＤＲＡＭｓ"ｉｎ  Ｐｒｏｃ．Ｉｎｔ．  Ｔｅｓｔ  Ｃｏｎｆ．，  ｐｐ．５６７−５７４，  Ｏｃｔ．２０００．）で提示されたＣＲＥＳＴＡは、現在比較的広く知られたリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）分析演算回路であり、既存のリダンダンシ分析演算回路のうち、最高のリペア率（万一リペア解が存在すれば、１００％の確率で捜し出すことができる）と最も速いリダンダンシ分析演算速度とを有している。与えられたリダンダンシで可能なリダンダンシシーケンス（ｓｅｑｕｅｎｃｅ）に対して、すべての場合の数をそれぞれの補助演算回路で具現することによって、すべての場合に対する分析演算が同時に行われるようにした。これによって、リペア率と分析演算速度とを共に最適化することができた。しかし、ＣＲＥＳＴＡは、全体の場合に対する補助演算回路を各々別に設置しなければならないので、リダンダンシの個数が増加してリダンダンシシーケンス（ｓｅｑｕｅｎｃｅ）の場合の数が多くなるにつれ、面積オーバーヘッドが幾何級数的に増えるという短所がある。
【０００６】
先行技術２（Ｐ．Ｏｈｌｅｒ，  Ｓ．Ｈｅｌｌｅｂｒａｎｄ，  ａｎｄ  Ｈ．−Ｊ．Ｗｕｎｄｅｒｌｉｃｈ，  "Ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｂｕｉｌｔ−ｉｎ  Ｔｅｓｔ  ａｎｄ  Ｒｅｐａｉｒ  Ａｐｐｒｏａｃｈ  ｆｏｒ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ２Ｄ  Ｒｅｄｕｎｄａｎｃｙ"  ｉｎ  Ｐｒｏｃ．  Ｅｕｒｏｐｅａｎ  Ｔｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  （ＥＴＳ），  ｐｐ．９１−９６，  Ｍａｙ  ２００７．）で提案されたＩｎｔｅｌｌｉｇｅｎｔ  ｓｏｌｖｅ  ｆｉｒｓｔ方法は、ブランチアンドバウンド（ｂｒａｎｃｈ−ａｎｄ−ｂｏｕｎｄ）アルゴリズムを利用した比較的最近の方法論であり、マストリペアラインをバイナリー・ツリー構造から除外することによって、相対的に低い水準の面積オーバーヘッドと最適のリペア率とを確保した。しかし、不良の個数が多くなったり、あるいは不良の分布が複雑になる場合、リダンダンシ分析演算に要する時間があまりにも長くなるという短所があった。さらに、Ｉｎｔｅｌｌｉｇｅｎｔ  ｓｏｌｖｅ  ｆｉｒｓｔ方法は、最適のリペア解を保障することもできなかった。
【０００７】
先行技術３（Ｃ．−Ｔ．  Ｈｕａｎｇ，  Ｃ．−Ｆ．  Ｗｕ，  Ｊ．−Ｆ．  Ｌｉ，  ａｎｄ  Ｃ．−Ｗ．  Ｗｕ，  "Ｂｕｉｌｔ−ｉｎ  Ｒｅｄｕｎｄａｎｃｙ  Ａｎａｌｙｓｉｓ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ，  ＩＥＥＥ  Ｔｒａｎｓ．Ｒｅｌｉａｂｉｌｉｔｙ，  ｖｏｌ．５２，  ｐｐ．３８６−３９９，  Ｄｅｃ．２００３．）で提示されたＥｓｓｅｎｔｉａｌ  Ｓｐａｒｅ  Ｐｉｖｏｔ（以下ＥＳＰ）方法は、面積オーバーヘッドを減らすために、不良ビットマップの代わりに、核心的なリペアアドレスのみを要約して保存した。テスト過程が進行される間にリペアアドレスを集める過程が遂行されて、自己リペア回路の分析速度は改善された。しかしながら、リペアアドレスを保存するレジスタの容量が不足して不良現象を正確に再現できなかったので、ＥＳＰ方法は、最適のリペア解および分析結果を保障することができなかった。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｋａｗａｇｏｅ，  Ｊ．Ｏｈｔａｎｉ，  Ｍ．Ｎｉｉｒｏ，  Ｔ．Ｏｏｉｓｈｉ，  Ｍ．Ｈａｍａｄａ，  ａｎｄ  Ｈ．Ｈｉｄａｋａ、"Ａ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｒｅｐａｉｒ  ａｎａｌｙｚｅｒ  （ＣＲＥＳＴＡ）  ｆｏｒ  ｅｍｂｅｄｄｅｄ  ＤＲＡＭｓ"ｉｎ  Ｐｒｏｃ．Ｉｎｔ．Ｔｅｓｔ  Ｃｏｎｆ．，  ｐｐ．５６７−５７４，  Ｏｃｔ．２０００．
【非特許文献２】Ｐ．Ｏｈｌｅｒ，  Ｓ．Ｈｅｌｌｅｂｒａｎｄ，  ａｎｄ  Ｈ．−Ｊ．Ｗｕｎｄｅｒｌｉｃｈ，  "Ａｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｂｕｉｌｔ−ｉｎ  Ｔｅｓｔ  ａｎｄ  Ｒｅｐａｉｒ  Ａｐｐｒｏａｃｈ  ｆｏｒ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ２Ｄ  Ｒｅｄｕｎｄａｎｃｙ"  ｉｎ  Ｐｒｏｃ．  Ｅｕｒｏｐｅａｎ  Ｔｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  （ＥＴＳ），  ｐｐ．９１−９６，  Ｍａｙ  ２００７．
【非特許文献３】Ｃ．−Ｔ．  Ｈｕａｎｇ，  Ｃ．−Ｆ．  Ｗｕ，  Ｊ．−Ｆ．  Ｌｉ，  ａｎｄ  Ｃ．−Ｗ．  Ｗｕ，  "Ｂｕｉｌｔ−ｉｎ  Ｒｅｄｕｎｄａｎｃｙ  Ａｎａｌｙｓｉｓ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｒｅｌｉａｂｉｌｉｔｙ，  ｖｏｌ．５２，  ｐｐ．３８６−３９９，  Ｄｅｃ．２００３．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記した従来技術の問題点を解決するために提案されたもので、その目的は、不良セルに対する情報を分析してリペア解を算出するリペア分析装置の面積を減らし、分析速度を高めることができるリペア分析装置およびその方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記した目的を達成するための、本発明に係るリペア分析装置は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択する選択部と、複数のノンスペアピボット不良セルのローアドレスが前記選択部によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択部によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する分析部と、を備えることができる。
【００１１】
前記リペア分析装置は、マストローアドレスおよびマストカラムアドレスが、前記選択部によって選択されたローアドレスおよびカラムアドレスに含まれているか否かを表す有効信号を生成する有効性チェック部をさらに備えることができる。
【００１２】
前記リペア分析装置は、前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択部によって選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択部によって選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号を生成する余分検査部をさらに備えることができる。
【００１３】
また、本発明に係るリペア分析方法は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択するステップと、複数のノンスペアピボット不良セルのローアドレスが前記選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択されたカラムアドレスに含まれているか否かを確認するステップと、を含むことができる。
【００１４】
前記リペア分析方法は、マストローアドレスおよびマストカラムアドレスが、前記選択されたローアドレスおよび前記選択されたカラムアドレスに含まれているか否かをチェックするステップをさらに含むことができる。
【００１５】
前記リペア分析方法は、前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを検査するステップをさらに含むことができる。
【発明の効果】
【００１６】
本発明によれば、１つの分析回路で全体メモリのリダンダンシ分析演算を短時間に行うことができるようにし、面積オーバーヘッドを大きく減少させることができる。
【００１７】
また、制御コードの変更のみですべての場合の数に対する調査が可能なようにして、高速でリペア解を算出することができる。
【００１８】
また、不良セルに対する情報のみにより、１００％のリペア率を達成することができるようにする。
【図面の簡単な説明】
【００１９】
【図１】８個のロー（ｒｏｗ）および８個のカラム（ｃｏｌｕｍｎ）で構成されたメモリにおいて不良セルを表わした図である。
【図２】不良情報保存装置の一実施形態の構成図である。
【図３】本発明の不良情報保存装置（図２）に不良情報を記録する方法を表したフローチャートである。
【図４】８個のローおよび８個のカラムで構成されて２つのリダンダンシローＲｓと２つのリダンダンシカラムＣｓとを含むメモリで発見された、不良セルおよび不良セルの発見順序を表わした図である。
【図５】図４のような順序で発見された不良セルの情報を不良情報保存装置に記録する過程を示した図である。
【図６】本発明に係るリペア分析装置の一実施形態の構成図である。
【図７】図６に示されたリペア分析装置に有効性チェック部と余分検査部とが追加された実施形態を示した図である。
【図８Ａ】メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図である。
【図８Ｂ】不良セルの情報が保存された不良情報保存装置を示す図である。
【図８Ｃ】リペア分析装置の分析結果を示した図である。
【図９Ａ】図８とは異なるパターンの不良セルが発見された場合の、メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図である。
【図９Ｂ】図８とは異なるパターンの不良セルが発見された場合の、不良セルの情報が保存された不良情報保存装置を示す図である。
【図９Ｃ】図８とは異なるパターンの不良セルが発見された場合の、リペア分析装置の分析結果を示した図である。
【発明を実施するための形態】
【００２０】
以下、本発明が属する技術分野の通常の知識を有する者が本発明を実施することができる程度に、本発明の最も好ましい実施形態を、添付図面を参照して詳細に説明する。
【００２１】
まず、本発明の理解を助けるために、リペア率と不良の分類方法とに関して説明する。
【００２２】
Ａ．リペア率（Ｒｅｐａｉｒ  Ｒａｔｅ）
リペア率は次の数１のように定義される。
【００２３】
【数１】
2012113798.tif 000003
【００２４】
最高のリペア率（ｏｐｔｉｍａｌ  ｒｅｐａｉｒ  ｒａｔｅ）は１００％であり、不良に対するリペアが可能な場合にいつでも１つ以上の解を探し出せるならば、リペア率が１００％となる。リペア率の定義における分母が（リペア可能なチップの個数）であるため、リペアが最初から不可能な場合（不良の個数が、リダンダンシメモリがカバー可能な個数を超過する場合）に解を探し出すことができないものは、リペア率に影響を与えない。リペア率を高めるためには、リペアに必要な完璧な情報が不良情報保存装置に保存されていなければならない。
【００２５】
図１は、８個のロー（ｒｏｗ）および８個のカラム（ｃｏｌｕｍｎ）で構成されたメモリにおいて不良セルを表わした図である。図１を参照して、不良の分類方法に関して説明する。
【００２６】
Ｒｓはリダンダンシローの個数、Ｃｓはリダンダンシカラムの個数を表すが、以下ではＲｓ＝２、Ｃｓ＝２と仮定することにする。
【００２７】
Ｂ．不良の分類（Ｃｌａｓｓｉｆｉｃａｔｉｏｎ  ｏｆ  Ｆａｕｌｔｓ）
（１）シングル不良（ｓｉｎｇｌｅ  ｆａｕｌｔ）
不良セルが位置するローアドレスおよびカラムアドレスに、他の不良セルが無い場合の不良をいう。図１のロー０、カラム５に位置する不良セル（Ａ）が、シングル不良に分類される。
【００２８】
シングル不良の場合、１つのリダンダンシローや１つのリダンダンシカラムで代替することでリペア可能である。例えば、図１のセル（Ａ）は、０番目のローをリダンダンシローで代替するか、或いは５番目のカラムをリダンダンシカラムで代替することでリペア可能である。
【００２９】
（２）ライン不良（ｓｐａｒｓｅ  ｆａｕｌｔｙ  ｌｉｎｅ）
特定のローアドレスにｋ個（１＜ｋ≦Ｃｓ）の不良がある場合に、これをローライン不良という。また、特定のカラムアドレスにｋ個（１＜ｋ≦Ｒｓ）の不良がある場合に、これをカラムライン不良という。したがって、図１の不良セル（Ｂ）はローライン不良に分類される。
【００３０】
ローライン不良の場合、１つのリダンダンシローで代替するか、或いはｋ個のリダンダンシカラムで代替することでリペア可能である。また、カラムライン不良の場合、１つのリダンダンシカラムで代替するか、或いはｋ個のリダンダンシローで代替することでリペア可能である。例えば、図１の不良セル（Ｂ）は、２番目のローをリダンダンシローで代替するか、或いは０番目と２番目のカラムを２個のリダンダンシカラムで代替することでリペア可能である。
【００３１】
（３）マストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ  ｆａｕｌｔｙ  ｌｉｎｅ）
特定のローアドレスにｋ個（ｋ＞Ｃｓ）の不良がある場合、これをローマストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ  ｆａｕｌｔｙ  ｒｏｗ  ｌｉｎｅ）という。また、特定のカラムアドレスにｋ個（ｋ＞Ｒｓ）の不良がある場合、これをカラムマストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ  ｆａｕｌｔｙ  ｃｏｌｕｍｎ  ｌｉｎｅ）という。したがって、図１の不良セル（Ｃ）はローマストリペア不良に分類される。
【００３２】
ローマストリペア不良は、必ずリダンダンシローで代替することでリペアしなければならず、カラムマストリペア不良は、必ずリダンダンシカラムで代替することでリペアしなければならない。例えば、図１の不良セル（Ｃ）は、必ず５番目のローをリダンダンシローで代替したときにのみリペア可能で、他の代替パターンでのリペアは不可能である。
【００３３】
図２は、不良情報保存装置の一実施形態の構成図である。
【００３４】
図２に示されたように、不良情報保存装置は、複数の親メモリＰＭ＿０〜ＰＭ＿Ｘと複数の子メモリＣＭ＿０〜ＣＭ＿Ｙとを含む。複数の親メモリＰＭ＿０〜ＰＭ＿Ｘ各々は、１つの不良セルのローアドレスとカラムアドレスとを保存し、自身（親メモリ）に保存された不良セルのリペアのためにローリペアが必ず必要なのか否かの情報と、カラムリペアが必ず必要なのか否かの情報とを保存する。複数の子メモリＣＭ＿０〜ＣＭ＿Ｙは、自身（子メモリ）が対応する親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルのカラムアドレスと、自身（子メモリ）が対応する親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスとを保存する。
【００３５】
親メモリＰＭ＿０〜ＰＭ＿Ｘは、テスト過程によって発見された不良セル中に、発見当時にすでに他の親メモリに保存されていた不良セルのカラムアドレスおよびローアドレスのうち、そのどれとも重なるアドレスが無い不良セルに対する情報を保存する。すなわち、不良セル（例、ロー０、カラム３）の発見当時に、他の親メモリのどこにもアドレスロー０、カラム３が保存されていなければ、不良セル（ロー０、カラム３）のアドレスが親メモリに保存される。また、自身が保存している不良セルがマストリペアに分類されなければならない場合、これに対する情報を保存する。親メモリＰＭ＿０〜ＰＭ＿Ｘに保存される不良セルを「スペアピボット（ｓｐａｒｅ  ｐｉｖｏｔ）不良セル」と定義する。
【００３６】
図２を参照して親メモリに保存される情報を説明すると次の通りである。
【００３７】
親イネーブルフラグ（Ｐａｒｅｎｔ  Ｅｎａｂｌｅ  Ｆｌａｇ）：
親イネーブルフラグは、該当親メモリに保存されたアドレスが有効なものであるか否かを表示する。親イネーブルフラグが「１」ならば、該当親メモリに保存されたアドレスは有効であり、親イネーブルフラグが「０」ならば、該当親メモリに保存されたアドレスは無効（考慮する対象でない）である。親イネーブルフラグは、１ビットの保存空間を占有する。
【００３８】
ローアドレス（Ｒｏｗ  ａｄｄｒｅｓｓ）：
該当親メモリが保存する不良セルのローアドレスである。ローアドレスを保存するために必要な保存空間は、ローアドレスのビット数に応じて変化する。例えば、ローアドレスが１０ビットで構成されると、これを保存するための保存空間も１０ビットが必要である。図２中の符号Ｍはローの総数を表す。もし、ローの総数Ｍが１０２４個ならば、ローアドレスは１０ビット（ｌｏｇ２１０２４）で構成されるであろう。
【００３９】
カラムアドレス（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）：
該当親メモリが保存する不良セルのカラムアドレスである。カラムアドレスを保存するために必要な保存空間は、カラムアドレスのビット数に応じて変化する。例えば、カラムアドレスが１０ビットで構成されると、これを保存するための保存空間も１０ビットが必要である。図２中のＮはカラムの総数を表す。もし、カラムの総数Ｎが５１２個ならば、カラムアドレスは９ビット（ｌｏｇ２５１２）で構成されるであろう。
【００４０】
ローマストフラグ（Ｒｏｗ  ｍｕｓｔ  ｆｌａｇ）：
該当親メモリに保存されたローアドレスがローマストリペア不良に分類されるか否かを表示する。ローマストフラグが「１」の値を有すれば、ローマストリペア不良を表し、ローマストフラグが「０」の値を有すれば、ローマストリペア不良ではないことを表す。ローマストフラグは１ビットの保存空間を占有する。
【００４１】
カラムマストフラグ（Ｃｏｌｕｍｎ  ｍｕｓｔ  ｆｌａｇ）：
該当親メモリに保存されたカラムアドレスがカラムマストリペア不良に分類されるか否かを表示する。カラムマストフラグが「１」の値を有すれば、カラムマストリペア不良を表し、カラムマストフラグが「０」の値を有すれば、カラムマストリペア不良ではないことを表す。カラムマストフラグは１ビットの保存空間を占有する。
【００４２】
親メモリＰＭ＿０〜ＰＭ＿Ｘは、リダンダンシの総数、すなわちＲｓ＋Ｃｓの分だけの個数が備えられる。したがって、親メモリＰＭ＿０〜ＰＭ＿Ｘが保存できる不良の総数は、リダンダンシの総数と同一である。親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されなければならない不良セルの個数が親メモリの個数Ｒｓ＋Ｃｓよりも多い場合は、これはリペアが不可能なメモリに分類される。
【００４３】
子メモリＣＭ＿０〜ＣＭ＿Ｙは、親メモリＰＭ＿０〜ＰＭ＿Ｘのうち１つに対応（従属）し、親メモリＰＭ＿０〜ＰＭ＿Ｘに対応する子メモリＣＭ＿０〜ＣＭ＿Ｙは、カラムアドレスまたはローアドレスのうち１つを親メモリＰＭ＿０〜ＰＭ＿Ｘと共有する。子メモリＣＭ＿０〜ＣＭ＿Ｙには、テスト過程によって発見される不良のうち、発見当時を基準として親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されたローアドレスまたはカラムアドレスと重なる不良がある不良セルの情報が保存される。不良セルの発見当時に発見された不良セルのローアドレスが、親メモリのうち何れか１つ（Ａ）に保存されていれば、該当不良セルの情報は親メモリ（Ａ）に対応する子メモリに保存される。また、不良セルの発見当時に発見された不良セルのカラムアドレスが、親メモリのうち何れか１つ（Ｂ）に保存されていれば、該当不良セルの情報は親メモリ（Ｂ）に対応する子メモリに保存される。例えば、親メモリＰＭ＿１にロー０およびカラム３がすでに保存されている場合に、不良セル（ロー０、カラム２）が発見されると、不良セル（ロー０、カラム２）のカラムアドレスが、親メモリＰＭ＿１に対応する子メモリに保存される。子メモリＣＭ＿０〜ＣＭ＿Ｙに保存される不良セルを「ノンスペアピボット（ｎｏｎ  ｓｐａｒｅ  ｐｉｖｏｔ）不良セル」と定義する。
【００４４】
図２を参照して子メモリに保存される情報を説明すると次の通りである。
【００４５】
子イネーブルフラグ（Ｃｈｉｌｄ  Ｅｎａｂｌｅ  ｆｌａｇ）：
子イネーブルフラグは、該当子メモリに保存されたアドレスが有効なものであるか否かを表示する。子イネーブルフラグが「１」ならば、該当子メモリに保存されたアドレスは有効であり、子イネーブルフラグが「０」ならば、該当子メモリに保存されたアドレスは無効（考慮する対象でない）である。子イネーブルフラグは１ビットの保存空間を占有する。
【００４６】
ローまたはカラムアドレス（ｒｏｗ  ｏｒ  ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）：
該当子メモリが保存する不良セルのローまたはカラムアドレスである。子メモリには、不良セルのローアドレスまたはカラムアドレスのうち何れかが保存される。アドレスを保存するのに必要な保存空間は、ローアドレスのビット数とカラムアドレスのビット数とのうち大きい方のビット数によって決定される。例えば、ローアドレスが９ビットでカラムアドレスが１０ビットならば、子メモリでアドレスを保存するための保存空間は１０ビットを占有する。
【００４７】
アドレス情報（Ｃｈｉｌｄ  ａｄｄｒｅｓｓ  ｄｅｓｃｒｉｐｔｏｒ）：
アドレス情報は、該当子メモリに保存されているアドレスがローアドレスなのかまたはカラムアドレスなのかを表す。アドレス情報が「０」ならば、該当子メモリに保存されたアドレスはローアドレスであり、アドレス情報が「１」ならば、該当子メモリに保存されたアドレスはカラムアドレスである。アドレス情報は１ビットの保存空間を占有する。
【００４８】
ポインタ情報（Ｐａｒｅｎｔ  ＣＡＭ  ｐｏｉｎｔｅｒ）：
ポインタ情報は、該当子メモリが対応する親メモリを表示する。例えば、ポインタ情報が「４」の値を有すれば、該当子メモリは親メモリＰＭ＿４に対応することを表す。ポインタ情報のビット数は親メモリの個数（＝Ｒｓ＋Ｃｓ）に応じて定められる。詳細には、ポインタ情報のビット数はｌｏｇ２（Ｒｓ＋Ｃｓ）となる。
【００４９】
子メモリは｛Ｒｓ（Ｃｓ−１）＋Ｃｓ（Ｒｓ−１）｝の分だけの個数が備えられる。親メモリの個数と子メモリの個数とを合わせれば、２×Ｒｓ×Ｃｓ個となる。これは、与えられたリダンダンシによって実際にリペアが可能なメモリの最適リペア解を探し出すために保存しなければならない、最大限のリペアアドレスの個数と同じである。
【００５０】
前述した不良情報保存装置は、不良の特徴に応じて不良セルの情報を分類して保存する。親メモリとこれに対応する子メモリとに保存された不良セルは、ライン不良に対応する。対応する子メモリがない親メモリに保存された不良セルは、シングル不良に対応する。また、活性化したマストリペアフラグを保存する親メモリに保存された不良セルは、マストリペア不良に対応する。
【００５１】
図３は、不良情報保存装置（図２）に不良情報を記録する方法を表したフローチャートである。
【００５２】
不良セルが発見されると、発見された不良セルが、既にマストリペアに分類されたローアドレスまたはマストリペアに分類されたカラムアドレスに属するのか否かが確認される（Ｓ３１０）。確認の結果、不良セルが既にマストリペアに属していれば、このような不良セルに対する情報は、これ以上必要がないので無視される。すなわち、既にマストリペアに分類されているローアドレスまたはカラムアドレスで発見された不良セルの情報は、どこにも保存されない。
【００５３】
その後、発見された不良セルのローアドレスまたはカラムアドレスと同一のアドレスが既に親メモリに保存されているのか否かが確認される（Ｓ３２０）。発見された不良セルのローアドレスが親メモリに保存されておらず、且つ、発見された不良セルのカラムアドレスも親メモリに保存されていなければ、その不良セルのローアドレスおよびカラムアドレスが親メモリに記録される（Ｓ３３０）。
【００５４】
発見された不良セルのローアドレスおよびカラムアドレスのうち、何れか一方が既に親メモリに保存されている場合には、新たなマストリペア不良として分類されようとするその不良が、発見された不良セルによって発生されたのか否かが確認される（Ｓ３４０）。もし、発見された不良セルによって、新たにカラムマストリペア不良またはローマストリペア不良に分類される不良が発生すると、発見された不良セルに対応する親メモリ（発見された不良セルと同一のカラムアドレス、または発見された不良セルと同一のローアドレスが保存された親メモリ）のマストリペアフラグを活性化する（Ｓ３６０）。ここで、新たにマストリペアに分類される不良がカラムマストリペア不良であれば、カラムマストリペアフラグが活性化し、新たにマストリペアに分類される不良がローマストリペア不良であれば、ローマストリペアフラグが活性化する。
【００５５】
新たにマストリペアに分類されるべき不良が発生しない場合には、発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存される（Ｓ３５０）。
【００５６】
すなわち、不良セルが発見されると、
（１）発見された不良セルが無視され（Ｓ３１０でＮ）、
（２）発見された不良セルのローアドレスおよびカラムアドレスが親メモリに保存され（Ｓ３３０）、
（３）発見された不良セルによって親メモリのマストリペアフラグが活性化され（Ｓ３６０）、
（４）発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存される（Ｓ３５０）。
【００５７】
図３のフローチャートによって示された動作は、不良セルが発見される度に反復される。
【００５８】
図４は、８個のローおよび８個のカラムで構成されて２つのリダンダンシローＲｓと２つのリダンダンシカラムＣｓとを含むメモリで発見された、不良セルおよび不良セルの発見順序を表わした図であり、図５は、図４のような順序で発見された不良セルの情報を不良情報保存装置に記録する過程を示した図である。図４と図５を参照し、不良セルの情報が不良情報保存装置に記録される過程を詳細に説明する。
【００５９】
図５右側の反復カウント（Ｒｅｐｅａｔ  ｃｏｕｎｔ）値は、不良セルのローアドレスと同一のローアドレスにおいて以前に発見された不良の個数と、不良セルのカラムアドレスと同一のローアドレスにおいて以前に発見された不良の個数とを表す。反復カウント値は、不良セルの情報をどこに保存しなければならないのかを判断するために使用される値で、不良情報保存装置内に記録されなければならない値ではない。
【００６０】
図５の（ａ）を参照すれば、不良セル（＃１）は、最初（１番目）に発見された不良セルである。不良セル（＃１）のローアドレス（５）およびカラムアドレス（０）は、親メモリＰＭ＿０〜ＰＭ＿３に記録されたローアドレスおよびカラムアドレスと比較される。不良セル（＃１）の発見当時には、親メモリＰＭ＿０〜ＰＭ＿３にはどのようなローアドレスまたはカラムアドレスも記録されていないので、不良セル（＃１）のローアドレス（５）およびカラムアドレス（０）は、親メモリＰＭ＿０に記録される。図５の（ａ）を見れば、親メモリＰＭ＿０の親イネーブルフラグ（ｅｎａｂｌｅ）＝「１」、ローアドレス（ａｄｄｒ  Ｒ）＝「５」、カラムアドレス（ａｄｄｒ  Ｃ）＝「０」と記録されたことを確認することができる。
【００６１】
図５の（ｂ）を参照すれば、不良セル（＃２）が発見されると、不良セル（＃２）のローアドレス（５）およびカラムアドレス（３）は、親メモリＰＭ＿０〜ＰＭ＿３に記録されたローアドレスおよびカラムアドレスと比較される。不良セル（＃２）のローアドレス（５）が親メモリＰＭ＿０に記録されたローアドレス（５）と一致するので、不良セル（＃２）のカラムアドレス（３）は子メモリＣＭ＿０に記録される。子メモリＣＭ＿０の子イネーブルフラグ（ｅｎａｂｌｅ）が「１」と記録され、アドレス（ａｄｄｒ）が「３」と記録され、記録されたアドレスがカラムアドレスであることを表すために、アドレス情報（ａｄｄ  ｄｅｓ）が「１」と記録される。また、子メモリＣＭ＿０が親メモリＰＭ＿０に対応することを表すために、ポインタ情報（ｐｏｉｎｔｅｒ）が「０」と記録される。
【００６２】
図５の（ｃ）を参照すれば、不良セル（＃３）のローアドレス（６）およびカラムアドレス（５）は、以前に親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致せず、不良セル（＃４）のローアドレス（０）およびカラムアドレス（３）は、以前に親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致しない。したがって、不良セル（＃３）のローアドレス（６）およびカラムアドレス（５）が親メモリＰＭ＿１に記録され、不良セル（＃４）のローアドレス（０）およびカラムアドレス（３）が親メモリＰＭ＿２に記録される。
【００６３】
図５の（ｄ）を参照すれば、不良セル（＃５）のカラムアドレス（０）が、以前に親メモリＰＭ＿０に記録されていたカラムアドレス（０）と同一である。したがって、不良セル（＃５）のローアドレス（２）が子メモリＣＭ＿１に記録される。子メモリＣＭ＿１の子イネーブルフラグ（ｅｎａｂｌｅ）が「１」と記録されてアドレス（ａｄｄｒ）が「２」と記録され、記録されたアドレスがローアドレスであることを表すために、アドレス情報（ａｄｄ  ｄｅｓ）が「０」と記録され、子メモリＣＭ＿１が親メモリＰＭ＿０に対応することを表すために、ポインタ情報（ｐｏｉｎｔｅｒ）が「０」と記録される。不良セル（＃６）のローアドレス（２）およびカラムアドレス（２）は、親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致しないため、不良セル（＃６）は親メモリＰＭ＿３に記録される。
【００６４】
図５の（ｅ）を参照すれば、不良セル（＃７）のローアドレス（５）が、親メモリＰＭ＿０に記録されていたローアドレス（５）と一致する。この時、反復カウントが（２、０）であることを確認できるが、これは不良セル（＃７）のローアドレス（５）において、すでに以前に発見された不良セルの個数が２個であることを表す。不良セル（＃７）まで含めれば、ローアドレス（５）において発生した不良セルの個数は、リダンダンシカラム（Ｃｓ＝２）の個数を超過する３個となる。それゆえに、ローアドレス（５）を共有するすべての不良セル（＃１、＃２、＃７）はローマストリペア不良に分類されなければならない。したがって、親メモリＰＭ＿０のローマストリペアフラグ（ｍｕｓｔ  Ｒ）が「１」で活性化する。また、ローアドレス（５）において発生した不良セル（＃２）に関する情報はこれ以上保存する必要がないので、子メモリＣＭ＿０の子イネーブルフラグ（ｅｎａｂｌｅ）が「０」で非活性化される。
【００６５】
図５の（ｆ）を参照すれば、不良セル（＃８）のカラムアドレス（５）が、親メモリＰＭ＿１に保存されていたカラムアドレス（５）と一致する。したがって、不良セル（＃８）のローアドレス（１）は子メモリＣＭ＿０に保存される。子メモリＣＭ＿０のイネーブルフラグ（ｅｎａｂｌｅ）が「１」と記録されてアドレス（ａｄｄｒ）が「１」と記録され、記録されたアドレスがローアドレスであることを表すために、アドレス情報（ａｄｄ  ｄｅｓ）が「０」と記録され、子メモリが親メモリＰＭ＿１に対応することを表すために、ポインタ情報（ｐｏｉｎｔｅｒ）が「１」と記録される。
【００６６】
図５の（ａ）〜（ｆ）の過程を経れば、不良セルをリペアするための完璧な情報が不良情報保存装置に保存される。不良情報保存装置に保存された情報によれば、必ずローリペアまたは必ずカラムリペアをしなければならないアドレスがどこであるのかを把握することができ、マストリペア不良以外に他の分類の不良が発生した不良セルのすべての位置を把握することができる。
【００６７】
すなわち、分析する必要がないマストリペア不良がどこで発生したのかを把握することができる。また、分析が必要なシングル不良およびライン不良が発生したすべての不良セルの位置を把握することができるので、把握された不良セルの位置を分析して、シングル不良およびライン不良をどのようにリペアするのかを分析することができる。このような不良情報保存装置に保存された情報を利用すれば、１００％のリペア率を達成することが可能である。
【００６８】
次に、いままで収集された不良セルに関する情報を利用して、リペア解を算出する方法に関して説明する。
【００６９】
不良セルに関する情報収集が完了すると、親メモリＰＭ＿０〜ＰＭ＿Ｘには、スペアピボット不良セルのローアドレスおよびカラムアドレスが保存され、子メモリＣＭ＿０〜ＣＭ＿Ｙには、ノンスペアピボット不良セルのローアドレスおよびカラムアドレスのうち１つのアドレスが保存される。そして、子メモリとこれに対応する親メモリとに保存された情報を参照すれば、ノンスペアピボット不良セルのローアドレスおよびカラムアドレスをすべて把握することができる。メモリ内部のすべてのスペアピボット不良セルのリペアをするためには、スペアピボット不良セルと同一な個数のリダンダンシラインが必要である。それぞれのスペアピボット不良セルは、該当不良セルのローラインがリダンダンシローラインで代替されてリペアされたり、該当不良セルのカラムラインがリダンダンシカラムラインで代替されてリペアされうる。スペアピボット不良セルの個数は親メモリの個数（Ｒｓ＋Ｃｓ）と同じである。また、すべての親メモリに保存された情報が有効であるという仮定の下において、可能なリペア解候補群の個数は（Ｒｓ＋Ｃｓ）！／Ｒｓ！×Ｃｓ！と同じである。もしメモリがリペア可能ならば、リペア解候補群のうち少なくとも１つは、すべてのノンスペアピボット不良セルをカバーすることができなければならない。リペア解候補群は、親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されたローアドレスのうち、リダンダンシローの個数Ｒｓの分だけのローアドレスを選択し、親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されたカラムアドレスのうち、リダンダンシカラムの個数Ｃｓの分だけのカラムアドレスを選択して生成されることができる。
【００７０】
Ｐｘｉ（ｉ＝１，２，．．．Ｒｓ）を、親メモリに保存されたスペアピボット不良セルのローアドレスのうち選択されたローアドレスと呼び、ＰＥｘｉを、Ｐｘｉが保存された親メモリの親イネーブルフラグ（Ｐａｒｅｎｔ  Ｅｎａｂｌｅ  Ｆｌａｇ）値と呼ぶ。同様に、Ｐｙｊ（ｊ＝１，２，．．．，Ｃｓ）を、親メモリに保存されたスペアピボット不良セルのカラムアドレスのうち選択されたカラムアドレスと呼び、ＰＥｙｊを、Ｐｙｊが保存された親メモリの親イネーブルフラグ値と呼ぶ。また、Ｃｘｋ、Ｃｙｋ、ＣＥｋ（ｋ＝１，２，．．．（Ｒｓ（Ｃｓ−１）＋Ｃｓ（Ｒｓ−１））をそれぞれ、子メモリに保存されたノンスペアピボット不良セルのローアドレス、カラムアドレス、子イネーブルフラグと呼ぶ。それで、リペア解候補群に対する分析結果は、次の通りブール演算子（Ｂｏｏｌｅａｎ  ｏｐｅｒａｔｏｒ）で表現される。
【００７１】
Ｒｏｗ＿Ｃｏｖｅｒｋは、すべてのＰｘｉに対してｋ番目の子メモリのローアドレスが含まれるか否かを表す。Ｒｏｗ＿Ｃｏｖｅｒｋは次の数２で表現される。
【００７２】
【数２】
2012113798.tif 000004
【００７３】
Ｒｏｗ＿Ｃｏｖｅｒｋ値は、ｋ番目の子メモリのローアドレスがＰｘｉに含まれているか否かを表す。もしｋ番目の子メモリのローアドレスが、Ｐｘｉのうち何れか１つにでも含まれていれば、Ｒｏｗ＿Ｃｏｖｅｒｋ値は「０」となり、そうでないならば「１」となる。数２にはＰＥｘｉが含まれるが、これはすべての親メモリに保存されたアドレスが有効なものではないからである。
【００７４】
Ｃｏｌ＿Ｃｏｖｅｒｋは、すべてのＰｙｊに対してｋ番目の子メモリのカラムアドレスが含まれるか否かを表す。Ｃｏｌ＿Ｃｏｖｅｒｋは次の数３で表現される。
【００７５】
【数３】
2012113798.tif 000005
【００７６】
Ｃｏｌ＿Ｃｏｖｅｒｋ値は、ｋ番目の子メモリのカラムアドレスがＰｙｊに含まれているか否かを表す。もしｋ番目の子メモリのカラムアドレスが、Ｐｙｊのうち何れか１つにでも含まれていれば、Ｃｏｌ＿Ｃｏｖｅｒｋ値は「０」となり、そうでないならば「１」となる。数３にはＰＥｙｉが含まれるが、これはすべての親メモリに保存されたアドレスが有効なものではないからである。
【００７７】
数２で得られたＲｏｗ＿Ｃｏｖｅｒｋと数３で得られたＣｏｌ＿Ｃｏｖｅｒｋとによって、Ｃｏｖｅｒｋ値が次の数４で表現される。
【００７８】
【数４】
2012113798.tif 000006
【００７９】
ｋ番目の子メモリに保存された不良セル（ノンスペアピボット不良セル）のアドレスが、Ｐｘｉのうち何れか１つに含まれるか、或いはＰｙｊのうち何れか１つに含まれれば、Ｃｏｖｅｒｋ値は「０」となり、そうでないならば「１」となる。数４にはＣＥｋが含まれるが、ｋ番目の子メモリに保存されたアドレスが有効でないならばＣＥｋは「０」となる。ＣＥｋが「０」の場合には、ｋ番目の子メモリに保存された不良セルはリペアされる必要がなく、Ｃｏｖｅｒｋの値は「０」となる。
【００８０】
数４によって得られたＣｏｖｅｒｋ値によって、Ａｎａｌｙｓｉｓ値が次の数５で表現される。
【００８１】
【数５】
2012113798.tif 000007
【００８２】
すべての子メモリに保存された不良セル（すべてのノンスペアピボット不良セル）のアドレスが、Ｐｘｉのうち何れか１つに含まれるか、或いはＰｙｊのうち何れか１つに含まれれば、Ａｎａｌｙｓｉｓ値は「０」となり、そうでないならば「１」となる。Ａｎａｌｙｓｉｓ値が「０」ならば、すべてのノンスペアピボットセルが、スペアピボットセルをリペアする過程において一緒にリペアされうることを表す。
【００８３】
図６は、本発明に係るリペア分析装置の一実施形態の構成図である。図６ではリダンダンシローの個数Ｒｓが２個であり、リダンダンシカラムの個数Ｃｓが２個の場合の形態を示した。
【００８４】
図６に示されたように、リペア分析装置は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞に応答して、複数のスペアピボット不良セルのローアドレスＰａｒｅｎｔ  ｒｏｗ１〜Ｐａｒｅｎｔ  ｒｏｗ４のうち一部を選択し、カラムアドレスＰａｒｅｎｔ  ｃｏｌ１〜Ｐａｒｅｎｔ  ｃｏｌ４のうち一部を選択する選択部６１０と、複数のノンスペアピボット不良セルのローアドレスＣｘ１〜Ｃｘ４が選択部６１０によって選択されたローアドレスＰｘ１、Ｐｘ２に含まれているか否か、複数のノンスペアピボット不良セルのカラムアドレスＣｙ１〜Ｃｙ４が、選択部６１０によって選択されたカラムアドレスＰｙ１〜Ｐｙ４に含まれているか否かを表す分析信号Ａｎａｌｙｓｉｓを生成する分析部６２０とを含む。
【００８５】
ローアドレスＰａｒｅｎｔ  ｒｏｗ１〜Ｐａｒｅｎｔ  ｒｏｗ４は、スペアピボット不良セル（すなわち、親メモリに保存された不良セル）のローアドレスであり、カラムアドレスＰａｒｅｎｔ  ｃｏｌ１〜Ｐａｒｅｎｔ  ｃｏｌ４は、スペアピボット不良セルのカラムアドレスである。制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞は、スペアピボット不良セルをローリダンダンシラインまたはカラムリダンダンシラインのうちどちらでリペアするのかを表すが、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１」ならば、該当スペアピボット不良セルはローリダンダンシラインでリペアされることを表し、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「０」ならば、該当スペアピボット不良セルはカラムリダンダンシラインでリペアされることを表す。例えば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１０１０」ならば、１番目および３番目のスペアピボット不良セルはローリダンダンシでリペアされ、２番目および４番目のスペアピボット不良セルはカラムリダンダンシでリペアされることを表す。制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞において、「１」の値を有するビットの個数はリダンダンシローの個数Ｒｓと一致し、「０」の値を有するビットの個数はリダンダンシカラムの個数Ｃｓと一致する。
【００８６】
選択部６１０は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞に応答して、スペアピボット不良セルのうちリダンダンシローラインでリペアされるスペアピボット不良セルのローアドレスを選択し、スペアピボット不良セルのうちリダンダンシカラムラインでリペアされるスペアピボット不良セルのカラムアドレスを選択する。選択部６１０は、図に示されたように２個のマルチプレクサ６１１、６１２で構成されうる。マルチプレクサ６１１は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞内で「１」の値を有するビットに対応するローアドレスを、Ｐｘ１とＰｘ２とで出力する。例えば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１０１０」の値を有すれば、ローアドレスＰａｒｅｎｔ  ｒｏｗ１がＰｘ１で出力され、ローアドレスＰａｒｅｎｔ  ｒｏｗ３がＰｘ２で出力される。マルチプレクサ６１２は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞内で「０」の値を有するビットに対応するカラムアドレスを、Ｐｙ１とＰｙ２とで出力する。例えば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１１００」の値を有すれば、カラムアドレスＰａｒｅｎｔ  ｃｏｌ３がＰｙ１で出力され、カラムアドレスＰａｒｅｎｔ  ｃｏｌ４がＰｙ２で出力される。
【００８７】
分析部６２０は分析信号Ａｎａｌｙｓｉｓを生成する。分析信号Ａｎａｌｙｓｉｓは、ノンスペアピボット不良セル（子メモリに保存された不良セル）のローアドレスＣｘ１〜Ｃｘ４が、選択部６１０によって選択されたローアドレスＰｘ１、Ｐｘ２にすべて含まれているか否か、ノンスペアピボット不良セルのカラムアドレスＣｙ１〜Ｃｙ４が、選択部６１０によって選択されたカラムアドレスＰｙ１、Ｐｙ２にすべて含まれているか否かを表す。図に示されたように、分析部６１０はＸＯＲゲート６１１〜６２６、ＡＮＤゲート６３１〜６４２、およびＯＲゲート６４３で構成されうる。
【００８８】
ＸＯＲゲート６１１は、Ｐｘ１とＣｘ１とが同一ならば「０」を出力し、異なれば「１」を出力する。ＸＯＲゲート６１２は、Ｐｘ２とＣｘ１とが同一ならば「０」を出力し、異なれば「１」を出力する。したがって、Ｃｘ１がＰｘ１およびＰｘ２のうち何れか１つと同一ならば、ＡＮＤゲート６３１から出力されるＲｏｗ  Ｃｏｖｅｒ１は「０」となる。そしてこれと同じ方式で、Ｒｏｗ  Ｃｏｖｅｒ２、Ｃｏｌ  Ｃｏｖｅｒ１、Ｃｏｌ  Ｃｏｖｅｒ２が生成される。このように生成された、Ｒｏｗ  Ｃｏｖｅｒ１〜２およびＣｏｌ  Ｃｏｖｅｒ１〜２は、［数２］および［数３］に対する説明で上述したことと同一の意味を有する。
【００８９】
ＡＮＤゲート６３９は、Ｒｏｗ  Ｃｏｖｅｒ１およびＣｏｌ  Ｃｏｖｅｒ１値の入力を受けてＣｏｖｅｒ１を出力する。Ｒｏｗ  Ｃｏｖｅｒ１とＣｏｌ  Ｃｏｖｅｒ１とがすべて「１」ならばＣｏｖｅｒ１の値は「１」となり、そうでなければＣｏｖｅｒ１の値は「０」となる。Ｃｏｖｅｒ１の値が「０」ならば、これは、Ｃｘ１、Ｃｙ１のアドレスを有するノンスペアピボット不良セルが、スペアピボット不良セルをリペアする過程において一緒にリペアされる可能性があることを意味する。残りのＣｏｖｅｒ２〜４もＣｏｖｅｒ１と同一の方式で生成され、Ｃｏｖｅｒ１〜４は、［数４］に対する説明で上述したことと同一の意味を有する。
【００９０】
ＯＲゲート６４３は、Ｃｏｌ  Ｃｏｖｅｒ１〜４の入力を受けて、Ｃｏｌ  Ｃｏｖｅｒ１〜４の値がすべて「０」ならば分析信号Ａｎａｌｙｓｉｓを「０」で出力し、そうでなければ分析信号Ａｎａｌｙｓｉｓを「１」で出力する。分析信号Ａｎａｌｙｓｉｓが「０」の値を有するということは、スペアピボット不良セルを制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が提示する方法でリペアする過程において、ノンスペアピボット不良セルが一緒にリペアされることを意味し、分析信号Ａｎａｌｙｓｉｓが「１」の値を有するということは、そうではないことを意味する。例えば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１０１０」であるとき、分析信号Ａｎａｌｙｓｉｓが「０」の値を有すれば、これは、１番目および３番目のスペアピボット不良セルをリダンダンシローでリペアし、２番目および４番目のスペアピボット不良セルをリダンダンシカラムでリペアすれば、すべてのノンスペアピボット不良セルがスペアピボット不良セルと一緒にリペアされうるということを意味する。すなわち、分析信号Ａｎａｌｙｓｉｓは、リペア解の算出において大変重要な意味を有する。分析信号Ａｎａｌｙｓｉｓの意味については、詳述した［数５］とこれに対する説明を参照しても明確に把握されうる。
【００９１】
図６のリペア分析装置は、単に制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞のコード値のみを変えることによって、すべてのリペア候補群に対する分析を可能にする。
【００９２】
図７は、図６に示されたリペア分析装置に有効性チェック部と余分検査部とが追加された実施形態を示した図である。
【００９３】
図７に示されたように、リペア分析装置は、図６の構成以外に有効性チェック部（ｖａｌｉｄｉｔｙ  ｃｈｅｃｋｉｎｇ  ｕｎｉｔ）７１０と余分検査部（ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋｉｎｇ  ｕｎｉｔ）７２０とをさらに含むことができる。
【００９４】
有効性チェック部７１０は、マストローアドレスおよびマストカラムアドレスが、選択部６１０によって選択されたローアドレスＰｘ１〜Ｐｘ４およびカラムアドレスＰｙ１〜Ｐｙ４に含まれているか否かを表す有効信号Ｖａｌｉｄを生成する。先に説明したように、ローマストリペア不良は必ずリダンダンシローで代替されなければならず、カラムマストリペア不良は必ずリダンダンシカラムで代替されなければならない。有効性チェック部７１０は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が提示するリペア方法が、このようなマスト不良のリペア方法と一致するか否かをチェックする。例えば、1番目のスペアピボット不良セルがローマストリペア不良に該当すれば、１番目のスペアピボット不良セルは、必ずリダンダンシローで代替がされなければならない。それゆえに、制御コードの1番目のビットＣＯＮＴＲＯＬ  ＣＯＤＥ＜１＞値は「１」にならなければならず、有効性チェック部７１０は、制御コードの1番目のビットＣＯＮＴＲＯＬ  ＣＯＤＥ＜１＞値が「１」であるか否かをチェックする。
【００９５】
有効性チェック部７１０は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞の入力とマストリペアに関する情報（すなわちマストフラグＭｕｓｔ  ｆｌａｇｓ）の入力とを受けて、制御コードによるリペア方式がマスト不良のリペアに適合するか否かをチェックし、適合しているならば有効信号Ｖａｌｉｄを「０」で出力し、適合していなければ「１」で出力する。したがって、有効信号Ｖａｌｉｄが「０」の値を有すれば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が提示するリペア方式によってマスト不良もリペアが可能であることを表す。
【００９６】
余分検査部７２０は、複数のノンスペアピボット不良セルのローアドレスＣｘ１〜Ｃｘ４のうち、選択部６１０によって選択されたローアドレスＰｘ１〜Ｐｘ４に含まれないものの個数と、複数のノンスペアピボット不良セルのカラムアドレスＣｙ１〜Ｃｙ４のうち、選択部６１０によって選択されたカラムアドレスＰｙ１〜Ｐｙ４に含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号Ｃｏｖｅｒ＿ｍａｔｃｈを生成する。ここで、余分のリダンダンシラインの個数とは、スペアピボット不良セルをリペアして残ったリダンダンシラインの個数、すなわち、｛Ｒｓ＋Ｃｓ−（有効なスペアピボット不良セルの個数）｝を意味する。
【００９７】
もし、ノンスペアピボット不良セルのうち１個のノンスペアピボット不良セルが、スペアピボット不良セルをリペアする過程でリペアできなくても、余分のリダンダンシラインがあるならばこれらをリペアすることが可能である。余分検査部７２０はこのようなことをチェックする。例えば、Ｒｓ＋Ｃｓ＝４でありスペアピボット不良セルの個数が３個である場合に（すなわち、余分のリダンダンシラインが１個）、３個のスペアピボット不良セルをリペアする過程で１個のノンスペアピボット不良セルがリペア不可能であっても、リペア不可能な１個のノンスペアピボット不良セルは、余分のリダンダンシラインでリペアすることが可能である。
【００９８】
余分信号Ｃｏｖｅｒ＿ｍａｔｃｈが「０」の値を有すれば、ノンスペアピボット不良セルのうちスペアピボット不良セルをリペアする過程でリペアできない個数が、余分のリダンダンシラインより小さいことを意味し、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈが「１」の値を有すれば、そうではないことを意味する。すなわち、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈが「０」の値を有すれば、たとえ分析信号Ａｎａｌｙｓｉｓが「１」の値を有するとしても、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が表すリペア方式でリペアが可能であることを表す。
【００９９】
余分検査部７２０は、Ｃｏｖｅｒ１〜Ｃｏｖｅｒ４と、無効な親メモリのうち有効でない不良セルの情報を保存している親メモリの個数（すなわち、親イネーブルフラグが非活性化された親メモリの個数）とを入力として、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈを生成する。Ｃｏｖｅｒ１〜Ｃｏｖｅｒ４のうち「１」の値を有するものの個数が、無効な親メモリのうち有効でない不良セルの情報を保存している親メモリの個数以下ならば、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈは「０」となり、そうでなければ余分信号Ｃｏｖｅｒ＿ｍａｔｃｈは「１」となる。
【０１００】
結果信号生成部７３０は、分析信号Ａｎａｌｙｓｉｓ、有効信号Ｖａｌｉｄ、および余分信号Ｃｏｖｅｒ＿ｍａｔｃｈを利用して、結果信号Ｒｅｓｕｌｔを生成する。結果信号生成部７３０は、分析信号Ａｎａｌｙｓｉｓおよび余分信号Ｃｏｖｅｒ＿ｍａｔｃｈのうち何れか１つが「０」の値を有する状態で、有効信号Ｖａｌｉｄが「０」の値を有すれば、結果信号Ｒｅｓｕｌｔを「０」で出力し、そうでなければ、結果信号Ｒｅｓｕｌｔを「１」で出力する。結果信号Ｒｅｓｕｌｔが「０」の値を有すれば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞により提示されたリペア解が完璧なリペア解であることを表し、結果信号Ｒｅｓｕｌｔが「１」の値を有すれば、そうではないことを表す。結果信号生成部７３０は、図に示されたように、ＡＮＤゲート７３１とＯＲゲート７３２で構成されうる。
【０１０１】
図７のリペア分析装置は、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞によるリペア解がメモリ内部のすべての不良セルのリペアを可能にする正しいリペア解なのか否かを表す結果信号Ｒｅｓｕｌｔを生成する。したがって、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞を変えながら、どんなリペア解が正しいリペア解なのかを導き出すことを可能にする。
【０１０２】
図６および図７で説明した本発明に係るリペア分析装置は、図２ないし図５で説明した不良情報保存装置に従属するものではない。いかなる方式であろうとも、不良セルに対する情報が保存されているならば、不良セルに対する情報をリペア分析装置が分析することができるように加工することができる。
【０１０３】
また、図６および図７では、リダンダンシローの個数Ｒｓおよびリダンダンシカラムの個数Ｃｓがともに２である例示的な場合のリペア分析装置を説明した。しかしこれはあくまで例示であり、リダンダンシローおよびリダンダンシカラムの個数がいくつであろうが、これに対応して図６および図７で説明したリペア分析装置を設計することが可能なことは当然である。
【０１０４】
図８Ａは、メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図、図８Ｂは、不良セルの情報が保存された不良情報保存装置を示す図、図８Ｃは、リペア分析装置の分析結果を示した図である。
【０１０５】
図８ＡおよびＢを参照すれば、スペアピボット不良セルのアドレスは（５、０）、（６、５）、（０、３）、（２、２）であり、ノンスペアピボット不良セルのアドレスは（１、５）、（２、０）である。
【０１０６】
図８Ｃの「８０１」を参照すれば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１００１」の値を有する場合、すなわち１番目および４番目のスペアピボット不良セルをリダンダンシローで代替し、２番目および３番目のスペアピボット不良セルをリダンダンシカラムで代替する場合に、すべての不良セルに対するリペアが可能であることを表す。この場合、有効信号Ｖａｌｉｄは「０」、分析信号Ａｎａｌｙｓｉｓは「０」、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈは「０」の値を有し、その結果、結果信号が「１」の値を有することを確認することができる。
【０１０７】
参考として、図８Ｃ中のＸは、有効ではないカラムアドレスまたはローアドレスを表す。
【０１０８】
図９Ａは、図８Ａ〜Ｃとは異なるパターンの不良セルが発見された場合に、メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図、図９Ｂは、不良セルの情報が保存された不良情報保存装置を示す図、図９Ｃは、リペア分析装置の分析結果を示した図である。
【０１０９】
図９ＡおよびＢを参照すれば、スペアピボット不良セルのアドレスは（２、０）、（５、３）、（６、５）であり、ノンスペアピボット不良セルのアドレスは（１、５）、（０、３）、（２、２）である。
【０１１０】
図９Ｃの「９０１」を参照すれば、制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞が「１１００」の値を有する場合、すなわち１番目および２番目のスペアピボット不良セルをリダンダンシローで代替し、３番目のスペアピボット不良セルをリダンダンシカラムで代替する場合に、すべての不良セルに対するリペアが可能であることを表す。制御コードＣＯＮＴＲＯＬ  ＣＯＤＥ＜１：４＞は「１１００」の値を有するが、制御コードの４番目のビットＣＯＮＴＲＯＬ  ＣＯＤＥ＜４＞値はリペア解とは関係ない。これは、４番目のスペアピボット不良セルは有効な不良セルではないからである。４番目のスペアピボット不良セルが有効な不良セルではないことは、図９Ｂで４番目の親メモリが非活性化されていることから確認することができる。
【０１１１】
この場合は、スペアピボット不良セルのリペア過程においてリペアされていない２番目のノンスペアピボット不良セル（０、３）のカラムラインを、余分のリダンダンシラインのカラムリダンダンシラインで代替すれば良い。図９Ｃの「９０１」を参照すれば、このような代替が可能であることを表すために、余分信号Ｃｏｖｅｒ＿ｍａｔｃｈが「０」の値を有することを確認することができる。
【０１１２】
本発明の技術思想は上記した好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。
【符号の説明】
【０１１３】
６１０：選択部
６２０：分析部
７１０：有効性チェック部
７２０：余分検査部
７３０：結果信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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