(57)【要約】【課題】瞬時電流を低減し、シフト・レジスタユニットの消費電力を低減する。【解決手段】本発明のシフト・レジスタユニットは、第１のクロック信号、第２のクロック信号、フレームスタート信号、高電圧信号および低電圧信号を入力する入力モジュールと、入力モジュールに接続され、複数の薄膜トランジスタを含み、第１のクロック信号、第２クロック信号およびフレームスタート信号に基づいてゲート駆動信号を生成し、薄膜トランジスタが形成した第１のノードのシフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、薄膜トランジスタが形成した第２のノードをリセットするよう制御することを特徴とする。【選択図】図１Ａ
2012113812.tif 000002
【特許請求の範囲】
【請求項１】
シフト・レジスタユニットであって、
第１のクロック信号、第２のクロック信号、フレームスタート信号、高電圧信号および低電圧信号を入力し、中には、１つのフレームの時間間隔の間に、前記第１のクロック信号と前記第２のクロック信号の逆位相の信号が同じである入力モジュールと、
前記入力モジュールに接続され、複数の薄膜トランジスタを含み、前記第１のクロック信号、前記第２クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第２のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも１つの薄膜トランジスタにより形成した瞬時直流通路を適時にカットオフする処理モジュールと、
前記処理モジュールと接続され、前記処理モジュールにより生成された前記ゲート駆動信号を送信する出力モジュールと、
を備えることを特徴とするシフト・レジスタユニット。
【請求項２】
前記処理モジュールは、
前記入力モジュールと接続され、少なくとも値を求める薄膜トランジスタとリセット薄膜トランジスタを含み、前記値を求める薄膜トランジスタのオン又はオフは第１のノードにより駆動され、前記リセット薄膜トランジスタのオン又はオフは第２のノードにより駆動され、前記第１のクロック信号、前記第２のクロック信号及び前記フレームスタート信号に基づいてゲート駆動信号を生成するゲート駆動信号生成ユニットと、
前記ゲート駆動信号生成ユニットと接続され、前記薄膜トランジスタが形成した第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第２のノードをリセットするよう制御することにより、前記高電圧信号の入力端、少なくとも１つの薄膜トランジスタ及び前記低電圧信号の入力端により形成した瞬時直流通路を適時にカットオフするフィードバック制御ユニットと、
を備えることを特徴とする請求項１に記載のシフト・レジスタユニット。
【請求項３】
前記入力モジュールは、
フレームスタート信号を入力するスタート信号入力端と、
第１のクロック信号又は第２のクロック信号を入力する第１のクロック信号入力端と、
第２のクロック信号又は第１のクロック信号を入力する第２のクロック信号入力端と、
高電圧信号を入力する高電圧信号入力端と、
低電圧信号を入力する低電圧信号入力端と、
を備えることを特徴とする請求項２に記載のシフト・レジスタユニット。
【請求項４】
前記出力モジュールは、前記処理モジュールにより生成された前記ゲート駆動信号を送信し、前記ゲート駆動信号を隣接する次のシフト・レジスタユニットのスタート信号入力端に入力する出力端を備えることを特徴とする請求項３に記載のシフト・レジスタユニット。
【請求項５】
前記ゲート駆動信号生成ユニットは、
前記値を求める薄膜トランジスタであって、ソースが前記出力モジュールの出力端に接続され、ドレインが前記第１のクロック信号の入力端に接続された第２の薄膜トランジスタと、
前記リセット薄膜トランジスタであって、ソースが前記出力モジュールの出力端に接続され、ドレインが前記高電圧信号の入力端に接続された第４の薄膜トランジスタと、
を備えることを特徴とする請求項４に記載のシフト・レジスタユニット。
【請求項６】
前記電圧制御ユニットは、
ゲートが前記第２のクロック信号の入力端に接続され、ソースが前記スタート信号の入力端に接続された第１の薄膜トランジスタと、
ゲートとソースが前記第２のクロック信号の入力端に接続された第３の薄膜トランジスタと、
ドレインが前記第２のクロック信号の入力端に接続された第５の薄膜トランジスタと、
を備え、
前記第１の薄膜トランジスタのドレイン、前記第２の薄膜トランジスタのゲート及び前記第５の薄膜トランジスタのゲートの収束点で前記第１のノードが形成され、前記第３の薄膜トランジスタのドレイン、前記第４の薄膜トランジスタのゲート及び前記第５の薄膜トランジスタのソースの収束点で前記第２のノードが形成されていることを特徴とする請求項５に記載のシフト・レジスタユニット。
【請求項７】
前記電圧制御ユニットは、
ゲートが前記第２のクロック信号の入力端に接続され、ソースが前記スタート信号の入力端に接続された第１の薄膜トランジスタと、
ゲートとソースが前記第２のクロック信号の入力端に接続された第３の薄膜トランジスタと、
ドレインが前記高電圧信号の入力端に接続された第５の薄膜トランジスタと、
ゲートが前記第１のクロック信号の入力端に接続された第６の薄膜トランジスタと、
を備え、
前記第１の薄膜トランジスタのドレイン、前記第２の薄膜トランジスタのゲート及び前記第５の薄膜トランジスタのゲートの収束点で前記第１のノードが形成され、前記第３の薄膜トランジスタのドレイン、前記第４の薄膜トランジスタのゲート及び前記第６の薄膜トランジスタのソースの収束点で前記第２のノードが形成され、前記第５の薄膜トランジスタのソース及び前記第６の薄膜トランジスタのドレインの収束点で前記第３のノードが形成されていることを特徴とする請求項５に記載のシフト・レジスタユニット。
【請求項８】
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ及び前記第５の薄膜トランジスタは対応するバックアップ薄膜トランジスタをそれぞれ設置し、各前記バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じであることを特徴とする請求項６に記載のシフト・レジスタユニット。
【請求項９】
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタは対応するバックアップ薄膜トランジスタをそれぞれ設置し、各前記バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じであることを特徴とする請求項７に記載のシフト・レジスタユニット。
【請求項１０】
充電コンデンサがさらに含まれ、前記充電コンデンサの一端が前記第１のノードに接続され、他の端は前記出力端に接続されたことを特徴とする請求項５乃至９のいずれかに記載のシフト・レジスタユニット。
【請求項１１】
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ及び前記第５の薄膜トランジスタはすべてＰ型のトランジスタまたはＮ型のトランジスタであることを特徴とする請求項６または８に記載のシフト・レジスタユニット。
【請求項１２】
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３の薄膜トランジスタ、前記第４の薄膜トランジスタ、前記第５の薄膜トランジスタ及び前記第６の薄膜トランジスタはすべてＰ型のトランジスタまたはＮ型のトランジスタであることを特徴とする請求項７または９に記載のシフト・レジスタユニット。
【請求項１３】
ゲート駆動回路であって、
順次に接続するｎ個のシフト・レジスタユニットを備え、ただし、nが正の整数であり、前記シフト・レジスタユニットは前記請求項１から請求項１２までのいずれか一つに記載される前記シフト・レジスタユニットを用い、
第ｉのシフト・レジスタユニットの出力モジュールは第ｉ＋１のシフト・レジスタユニットの入力モジュールに接続され、これにより、前記第ｉのシフト・レジスタユニットが出力したゲート駆動信号を前記第ｉ＋１のシフト・レジスタユニットのフレームスタート信号として、前記第ｉ＋１のシフト・レジスタユニットに入力し、ただし、ｉ∈（１、n）しかもｉは正の整数であり、
１つのシフト・レジスタユニットの第１のクロック信号の入力端が第１のクロック信号を入力し、その第２のクロック信号の入力端が第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第１のクロック信号の入力端がすべて第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第２のクロック信号の入力端がすべて第１のクロック信号を入力し、
前記ｎ個のシフト・レジスタユニットにおける第１のシフト・レジスタユニットの入力モジュールに外部のフレームスタート入力信号が接続されることをことを特徴とするゲート駆動回路。
【請求項１４】
表示装置であって、前記請求項１３に記載のゲート駆動回路を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動技術分野に係わり、特にシフト・レジスタユニット、ゲート駆動回路及び表示装置に係わるものである。
【背景技術】
【０００２】
表示駆動技術においては、走査線（ｓｃａｎ ｌｉｎｅ）とデータ線（ｄａｔａ ｌｉｎｅ）は交差してアクティブマトリックス（ａｃｔｉｖｅ ｍａｔｒｉｘ）を構成する。走査線の駆動回路は通常シフト・レジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）により実現され、シフト・レジスタはその類型に応じて、通常ダイナミックシフト・レジスタとスタティックシフト・レジスタに分けることができ、ダイナミックシフト・レジスタの構造は比較的に簡単で、より少ない数の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下でＴＦＴと略称される：）部品が必要であり、しかし、その消費電力はわりに大きく、しかも動作の周波数の帯域幅が限りがある。そして、スタティックシフト・レジスタはより多いＴＦＴ部品が必要であり、しかし、その動作の周波数の帯域幅はわりに大きく、しかも消費電力がわりに低いである。シフト・レジスタの性能に対して考慮する時、その消費電力、信頼性及び面積などの要素を総合して考慮しなければならない。しかし、表示パネルのサイズが増大することに伴い、消費電力と信頼度はすでにシフト・レジスタの重要な性能パラメーターの指標になっている。
【０００３】
図面１Ａは既存技術１におけるシフト・レジスタユニットの構成模式図である。図面１Ｂは既存技術１におけるシフト・レジスタユニットの動作シーケンス図である。図面１Aと図面１Ｂに示したように、既存技術1は、出力端とリセット駆動トランジスタＭ５のゲートとの間に接続されているフィードバックトランジスタＭ４を通じてＭ５の自動的なオフを実現する。具体的には、出力端の値を求める段階において、ｃｋ１はハイレベルであり、出力はローレベルであれば、Ｍ４がオンされ、さらにそれによって、Ｍ５をオフさせる。出力端のリセット段階において、ｃｋ１はローレベルであり、Ｍ３をオンさせ、さらにそれによって、Ｍ５をオンさせ、出力端に対して充電する。図面２Ａは既存技術２におけるシフト・レジスタユニットの構成模式図である。図面２Ｂは既存技術２におけるシフト・レジスタユニットの動作シーケンス図である。図面２Aと図面２Ｂに示したように、既存技術２は逆位相のクロック制御を採用し、フィードバックトランジスタＭ５を出力端とＶＤＤとの間に接続する。出力端の値を求める段階において、出力はローレベルになり、Ｍ５がオンされ、そして、Ｍ１がオフされ、出力端をローレベルに維持させる。出力端のリセット段階において、CLKはローレベルになり、Ｍ３をオンさせ、さらにそれによって、Ｍ１をオンさせ、ＶＤＤは出力端に対して充電する。
【０００４】
しかし、出力端に負荷が接続されるため、その電位の変化のスピードは比較的に遅くなる。既存技術１にとっては、出力端の値を求める段階において、出力端はハイレベルからローレベルになるまで一定の時間が必要であり、しかもただ出力端の電圧は予め設定した閾値の電圧より低い場合こそ、Ｍ４はオンさせることができ、そして、Ｍ４がオンさせる前に、Ｍ５は依然としてオン状態にあり、さらにそれによって、ＶＤＤからＭ５、Ｍ２を通じてＶＳＳまでの直流通路が存在している。既存技術２にとっては、出力端のリセット段階で、出力端はローレベルからハイレベルになるまで一定の時間が必要であり、そして、Ｍ５は適時にオフされず、さらにそれによって、ＶＤＤからＭ５、Ｍ３を通じてＶＳＳまでの直流通路が存在している。直流通路の存在は余計な瞬時電流を発生させるのを引き起こし、それによって、シフト・レジスタの消費電力が増加される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、直流通路を取り除くし、瞬時電流を低減し、シフト・レジスタユニットの消費電力を低減するため、シフト・レジスタユニット、ゲート駆動回路及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に提供されるのはシフト・レジスタユニットであって、
第１のクロック信号、第２のクロック信号、フレームスタート信号、高電圧信号および低電圧信号を入力し、中には、１つのフレーム時間間隔の間に、前記第１のクロックと前記第２のクロック信号の逆位相の信号が同じである入力モジュールと、
前記入力モジュールに接続され、複数の薄膜トランジスタを含み、前記第１のクロック信号、前記第２クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第２のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも１つの薄膜トランジスタが形成した瞬時直流通路を適時にカットオフする処理モジュールと、
前記処理モジュールと接続され、前記処理モジュールにより生成された前記ゲート駆動信号を送信する出力モジュールとを備える。
【０００７】
本発明に更に提供されるのはゲート駆動回路であって、
順次に接続するｎ個のシフト・レジスタユニットを備え、ただし、nが正の整数であり、前記シフト・レジスタユニットは前記いずれか一つの前記シフト・レジスタユニットを用い、
第ｉのシフト・レジスタユニットの出力モジュールは第ｉ＋１のシフト・レジスタユニットの出力モジュールに接続され、これにより、前記第ｉのシフト・レジスタユニットが入力したゲート駆動信号を前記第ｉ＋１のシフト・レジスタユニットに入力し、前記第ｉ＋１のシフト・レジスタユニットのフレームスタート信号とし、ただし、ｉ∈（１、n）しかもｉは正の整数であり、
１つのシフト・レジスタユニットの第１のクロック信号の入力端が第１のクロック信号を入力し、その第２のクロック信号の入力端が第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第１のクロック信号の入力端がすべて第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第２のクロック信号の入力端がすべて第１のクロック信号を入力し、
前記ｎ個のシフト・レジスタユニットにおける第１のシフト・レジスタユニットの入力モジュールに外部のフレームスタート入力信号が接続される。
【０００８】
本発明に更に提供されるのは表示装置であって、前記ゲート駆動回路を備える。
本発明に提供されたシフト・レジスタユニット、ゲート駆動回路及び表示装置は、入力モジュール、処理モジュール及び出力モジュールを設置することにより、クロック信号に基づいてゲート駆動信号を生成すると同時に、第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるように、前記薄膜トランジスタの間に形成された第１のノードと第２のノードに対して制御を行い、さらに、第２のノードをリセットするよう制御し、これにより、高電圧信号の入力端、低電圧信号の入力端及び少なくとも１つの薄膜トランジスタが形成した瞬時直流通路を適時にカットオフし、これによって、瞬時電流を低減し、シフト・レジスタユニットの消費電力を低減する。
【図面の簡単な説明】
【０００９】
【図１Ａ】既存技術１におけるシフト・レジスタユニットの構成模式図である。
【図１Ｂ】既存技術１におけるシフト・レジスタユニットの動作シーケンス図である。
【図２Ａ】既存技術２におけるシフト・レジスタユニットの構成模式図である。
【図２Ｂ】既存技術２におけるシフト・レジスタユニットの動作シーケンス図である。
【図３】本発明に提供されたシフト・レジスタユニットにおける第１実施例に係わる構成模式図である。
【図４】本発明に提供されたシフト・レジスタユニットにおける第２実施例に係わる構成模式図である。
【図５】本発明に提供されたシフト・レジスタユニットにおける第３実施例に係わる構成模式図である。
【図６】本発明に提供されたシフト・レジスタユニットにおける第３実施例に係わる動作シーケンス模式図である。
【図７】本発明に提供されたシフト・レジスタユニットにおける第４実施例に係わる構成模式図である。
【図８】本発明に提供されたシフト・レジスタユニットにおける第４実施例に係わる動作シーケンス模式図である。
【図９】本発明に提供されたシフト・レジスタユニットにおける第４実施例においての値を求める段階で発生した瞬時電流のシミュレーションの実験結果に関する模式図である。
【図１０】本発明に提供されたシフト・レジスタユニットにおける第４実施例においてのリセット段階で発生した瞬時電流のシミュレーションの実験結果に関する模式図である。
【図１１】本発明に提供されたゲート駆動回路における第１実施例に係わる構成模式図である。
【図１２】本発明に提供されたゲート駆動回路における第２実施例に係わる構成模式図である。
【図１３】本発明に提供されたゲート駆動回路における第２実施例に係わる動作シーケンス模式図である。
【発明を実施するための形態】
【００１０】
本発明の実施例の目的、手段及びメリットを更に明瞭にするために、以下は、本発明の実施例の図面を結合して、本発明の実施例の手段を明瞭で完全に説明する。下記の実施例は明らかに本発明の一部の実施例に過ぎず、全部の実施例を含まない。本発明の実施例に基づいて、当業者は自明の範囲である他の実施例も、本発明の保護範囲に属する。
【００１１】
図面３は本発明の本発明に提供されたシフト・レジスタユニットにおける第１実施例に係わる構成模式図である。図面３に示したように、本実施例においては、シフト・レジスタユニットが提供され、中には、入力モジュール１、処理モジュール２、出力モジュール３が含まれることができる。入力モジュール１は信号を入力し、当該信号には、第１のクロック信号、第２のクロック信号、フレームスタート信号、高電圧信号および低電圧信号が含むことができる；中には、１フレームの時間間隔の間に、前記第１のクロックと前記第２のクロック信号の逆位相の信号が同じである。処理モジュール２は、入力モジュール１に接続され、複数の薄膜トランジスタを含み、前記第１のクロック信号、前記第２クロック信号および前記フレームスタート信号に基づいてゲート駆動信号を生成し、前記薄膜トランジスタが形成した第１のノードが前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、そして、前記薄膜トランジスタが形成した第２のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、前記低電圧信号の入力端及び少なくとも１つの薄膜トランジスタで形成した瞬時直流通路を適時にカットオフする。出力モジュール３は処理モジュール２に接続され、処理モジュール２により生成された前記ゲート駆動信号を送信する。
【００１２】
本実施例においては、シフト・レジスタユニットが提供され、入力モジュール、処理モジュール、出力モジュールを設置することにより、クロック信号に基づいてゲート駆動信号を生成すると同時に、第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう薄膜トランジスタの間に形成された第１のノードと第２のノードを制御し、さらに、第２のノードをリセットするよう制御し、これにより、高電圧信号の入力端、低電圧信号の入力端、及び少なくとも１つの薄膜トランジスタで形成した瞬時直流通路を適時にカットオフし、これによって、瞬時電流を低減し、シフト・レジスタユニットの消費電力を低減する。
【００１３】
図４は本発明に提供されたシフト・レジスタユニットにおける第２実施例に係わる構成模式図である。図面４に示したように、本実施例においては、シフト・レジスタユニットが提供され、前記図面３に示した内容に基づいて、処理モジュール２は、ゲート駆動信号生成ユニット２１とフィードバック制御ユニット２２を具体的に含むことができる。中には、ゲート駆動信号生成ユニット２１は入力モジュール１と接続され、少なくとも値を求める薄膜トランジスタとリセット薄膜トランジスタを含むことができ、前記値を求める薄膜トランジスタのオン又はオフは第１のノードにより駆動され、前記リセット薄膜トランジスタのオン又はオフは第２のノードにより駆動され、前記第１のクロック信号、前記第２のクロック信号及び前記フレームスタート信号に基づいてゲート駆動信号を生成する。フィードバック制御ユニット２２は前記ゲート駆動信号生成ユニット２１と接続され、前記薄膜トランジスタが形成した第１のノードの前記シフト・レジスタユニットの値を求める段階における電圧を電源信号のローレベルより低くなるよう制御し、前記薄膜トランジスタが形成した第２のノードをリセットするよう制御し、これにより、前記高電圧信号の入力端、少なくとも１つの薄膜トランジスタ及び前記低電圧信号の入力端が形成した瞬時直流通路を適時にカットオフする。
【００１４】
図５は本発明に提供されたシフト・レジスタユニットにおける第３実施例に係わる構成模式図である。図面５に示したように、本実施例に提供されたシフト・レジスタユニットは前記第２実施例に基づいて、入力モジュールが具体的にはスタート信号入力端（ＩＮ）と、第１のクロック信号入力端（ＣＬＫＢ）と、第２のクロック信号入力端（ＣＬＫ）と、高電圧信号入力端（ＶＤＤ）と、低電圧信号入力端（ＶＳＳ）とを含むことができる。中には、スタート信号入力端（ＩＮ）はフレームスタート信号を入力する。第１のクロック信号入力端（ＣＬＫＢ）は第１のクロック信号を入力する。第２のクロック信号入力端（ＣＬＫ）は第２のクロック信号を入力する。高電圧信号入力端（ＶＤＤ）は高電圧信号を入力する。低電圧信号入力端（ＶＳＳ）は低電圧信号を入力する。本実施例におけるシフト・レジスタユニットにおける出力モジュールは、出力端（ＯＵＴ）を具体的に含むことができる。出力端（ＯＵＴ）は、ゲート駆動信号生成ユニットにより生成された前記ゲート駆動信号を送信していくことができ、そして、前記ゲート駆動信号を隣接する次のシフト・レジスタユニットのスタート信号入力端（ＩＮ）に入力する。
【００１５】
具体的に言うと、本実施例に提供されたシフト・レジスタユニットにおけるゲート駆動信号生成ユニットは、第２の薄膜トランジスタＭ２と、第４の薄膜トランジスタＭ４を含むことができる。中には、具体的にいうと、第２の薄膜トランジスタＭ２は本実施例における値を求める薄膜トランジスタになることができ、第２の薄膜トランジスタＭ２のソースが出力モジュールの出力端（ＯＵＴ）に接続され、第２の薄膜トランジスタＭ２のドレインが第１のクロック信号の入力端（ＣＬＫＢ）に接続されている。第４の薄膜トランジスタＭ４は具体的に本実施例におけるリセット薄膜トランジスタになることができ、第４の薄膜トランジスタＭ４のソースが出力端（ＯＵＴ）に接続され、第４の薄膜トランジスタＭ４のドレインが高電圧信号の入力端（ＶＤＤ）に接続されている。
【００１６】
具体的に言うと、図面５に示したように、本実施例に提供されたシフト・レジスタユニットにおけるフィードバック制御ユニットは、第１の薄膜トランジスタＭ１と、第３の薄膜トランジスタＭ３と、第５の薄膜トランジスタＭ５とを含むことができる。中には、第１の薄膜トランジスタＭ１のゲートが第２のクロック信号の入力端（ＣＬＫ）に接続され、第１の薄膜トランジスタＭ１のソースがスタート信号の入力端（ＩＮ）に接続されている。第３の薄膜トランジスタＭ３のゲートとソースのすべては、第２のクロック信号の入力端（ＣＬＫ）に接続されている。第５の薄膜トランジスタＭ５のドレインが第２のクロック信号の入力端（ＣＬＫ）に接続されている。
【００１７】
更に、図面５に示したように、本実施例においては、第１の薄膜トランジスタＭ１のドレイン、第２の薄膜トランジスタＭ２のゲート、第５の薄膜トランジスタＭ５のゲートの収束点で第１のノードＮ１が形成されている。第３の薄膜トランジスタＭ３のドレイン、第４の薄膜トランジスタＭ４のゲート及び第５の薄膜トランジスタＭ５のソースの収束点で第２のノードＮ２が形成されている。
【００１８】
図６は本発明に提供されたシフト・レジスタユニットにおける第３実施例に係わる動作シーケンス図である。図面６に示したように、本実施例においては、シフト・レジスタユニットの入力信号は、２つの位相が逆である且つデューティ比が５０％である第１のクロック信号XＣＬＫＢと第２のクロック信号XＣＬＫであり、当該第１のクロック信号XＣＬＫＢと第２のクロック信号XＣＬＫはそれぞれシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）と第２のクロック信号の入力端（ＣＬＫ）に入力されている。本実施例における隣接する２つのシフト・レジスタユニットのクロック信号は互いに逆位相となり、つまり、１つのシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）は外部の第１のクロック信号XＣＬＫＢを入力し、その第２のクロック信号の入力端（ＣＬＫ）は外部の第２のクロック信号XＣＬＫを入力すると仮定すれば、当該シフト・レジスタユニットに隣接する一つ前のシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）は外部の第２のクロック信号XＣＬＫを入力し、その第２のクロック信号の入力端（ＣＬＫ）は外部の第１のクロック信号XＣＬＫＢを入力し、しかも、当該シフト・レジスタユニットに隣接する次のシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）も外部の第２のクロック信号XＣＬＫを入力し、その第２のクロック信号の入力端（ＣＬＫ）も外部の第１のクロック信号XＣＬＫＢを入力する。ハイレベル信号ＶＤＤはシフト・レジスタユニットの高電圧信号入力端（ＶＤＤ）に入力され、ローレベル信号ＶＳＳはシフト・レジスタユニットの低電圧信号入力端（ＶＳＳ）に入力され、フレームスタート信号ＳＴＶは第１のシフト・レジスタユニットのスタート信号入力端（ＩＮ）に入力され、他のシフト・レジスタユニットのスタート信号入力端（ＩＮ）に入力されたのは隣接する一つ前のシフト・レジスタユニットの出力端（ＯＵＴ）の出力信号である。
【００１９】
更に、本実施例に提供されたシフト・レジスタユニットは、各薄膜トランジスタのそれぞれに対応したバックアップ薄膜トランジスタをさらに含むことができる。即ち、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４及び第５の薄膜トランジスタＭ５は対応するバックアップ薄膜トランジスタをそれぞれ設置し、各バックアップ薄膜トランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じである。即ち、シフト・レジスタユニットにおいては、第１の薄膜トランジスタＭ１の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ１’を設置することができ、すなわち、Ｍ１’のゲートが第２のクロック信号の入力端に接続され、Ｍ１’のソースがスタート信号の入力端に接続されている。第２の薄膜トランジスタＭ２の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ２’を設置することができ、すなわち、Ｍ２’のソースが出力モジュールの出力端に接続され、Ｍ２’のドレインが第１のクロック信号の入力端に接続されている。第３の薄膜トランジスタＭ３の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ３’を設置することができ、すなわち、Ｍ３’のゲートとソースが第２のクロック信号の入力端に接続されている。第４の薄膜トランジスタＭ４の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ４’を設置することができ、すなわち、Ｍ４’のソースが出力モジュールの出力端に接続され、Ｍ４’のドレインが前記高電圧信号入力端に接続されている。第５の薄膜トランジスタＭ５の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ５’を設置することができ、すなわち、Ｍ５’のソースが第２のクロック信号の入力端に接続されている。
【００２０】
更に、本実施例に提供されたシフト・レジスタユニットは、充電コンデンサＣをさらに含むことができる。当該充電コンデンサＣの一端が前記第１のノードＮ１に接続され、他端は出力端（ＯＵＴ）に接続されている。薄膜トランジスタＭ２のサイズが十分大きい時、Ｃｇｄが１つの周期に第１のノードＮ１の電圧を維持することができるため、本実施例における充電コンデンサＣの機能は薄膜トランジスタＭ２それ自身の寄生容量Ｃｇｄにより取り替えられることができ、これにより、シフト・レジスタユニットの面積をさらに節約する。
【００２１】
説明しなければならないのは、本実施例における第１の薄膜トランジスタM１、第２の薄膜トランジスタM２、第３の薄膜のトランジスタＭ３、第４の薄膜トランジスタＭ４、第5の薄膜トランジスタＭ５の全てはローレベルでオンされたＰ型のトランジスタまたはハイレベルでオンされたN型のトランジスタにより実現されることができ、本実施例においては、P型のトランジスタを採用し、それを例として説明を行う。
【００２２】
上に述べた図面5と図面6を引き続き参照して、本実施例の中でのシフト・レジスタユニットにおける各薄膜トランジスタM１〜Ｍ５のすべてはローレベルでオンされ、ハイレベルでオフされている。ここには、第１のシフト・レジスタユニットを例として説明を行う。当該シフト・レジスタユニットにおける第１のクロック信号の入力端（ＣＬＫＢ）は第１のクロック信号XＣＬＫＢを入力し、その第２のクロック信号の入力端（ＣＬＫ）は第２のクロック信号XＣＬＫを入力し、そのスタート信号入力端（ＩＮ）はフレームスタート信号を入力する。
【００２３】
スタート状態で、第１のクロック信号の入力端（ＣＬＫＢ）と第２のクロック信号の入力端（ＣＬＫ）が入力した信号のすべてはローレベルであり、スタート信号入力端（ＩＮ）が入力した信号はハイレベルである。ｔ１の段階で、第１の薄膜トランジスタM１は第２のクロック信号の入力端（ＣＬＫ）のローレベルの駆動によりオンされ、この時のスタート信号入力端（ＩＮ）はハイレベルであり、さらにそれによって、第１のノードＮ１の電位をハイレベルに充電し、第１のノードＮ１のハイレベルは第２の薄膜トランジスタM２と第５の薄膜トランジスタＭ５をオフさせるよう駆動し、これにより、第２ノードN２がフローティング状態になる。第3の薄膜トランジスタＭ３は第１のクロック信号の入力端（ＣＬＫＢ）のローレベルの駆動によりオンされ、さらにそれによって、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）に接続させ、これにより、第２のノードＮ２の電位をフローティング状態からローレベルになる。第4の薄膜トランジスタＭ４は第２のノードN２のローレベルの駆動によりオンされ、これにより、出力端（OUT）はハイレベル入力端（ＶＤＤ）によりハイレベルに充電する。したがって、ｔ１の段階で、トランジスタM１、Ｍ３、Ｍ４はオン状態にあり、一方、トランジスタM２、Ｍ５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２はローレベルであり、そして、ハイレベルを出力する。トランジスタM２がオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。
【００２４】
ｔ２の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はハイレベルである。第１の薄膜トランジスタM１は第２のクロック信号の入力端（ＣＬＫ）のローレベルの駆動によりオンされ、この時のスタート信号入力端（ＩＮ）はハイレベルであり、さらにそれによって、第１のノードＮ１の電位をハイレベルに充電し、第１のノードＮ１のハイレベルは第２の薄膜トランジスタM２と第５の薄膜トランジスタＭ５をオフさせるよう駆動する。第3の薄膜トランジスタＭ３も第２のクロック信号の入力端（ＣＬＫ）のローレベルの駆動によりオンされ、さらにそれによって、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）に接続させ、これにより、第２のノードＮ２の電位をローレベルになる。これによって、第4の薄膜トランジスタＭ４をオンさせるよう駆動して、出力端（OUT）はハイレベル信号入力端（ＶＤＤ）によりハイレベルに充電する。したがって、ｔ２の段階で、トランジスタM１、Ｍ３、Ｍ４はオン状態にあり、一方、トランジスタM２、Ｍ５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２はローレベルであり、そして、ハイレベルを出力する。ＣＬＫＢはハイレベルであるため、且つ、トランジスタM２はオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。
【００２５】
ｔ３の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はローレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はハイレベルであり、スタート信号入力端（ＩＮ）はハイレベルである。第２のクロック信号の入力端（ＣＬＫ）のハイレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオフさせるよう駆動することにより、第１のノードＮ１は依然としてハイレベルを維持し、第２のノードＮ２は依然としてローレベルを維持し、第１のノードＮ１のハイレベルは第２の薄膜トランジスタM２と第５の薄膜トランジスタＭ５をオフさせるよう駆動する。第２のノードＮ２のローレベルは第４の薄膜トランジスタM４をオンさせるよう駆動し、これにより、出力端（OUT）はハイレベル出力を維持する。したがって、ｔ３の段階で、トランジスタM４はオン状態にあり、一方、トランジスタM１、Ｍ２、M３、Ｍ５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２はローレベルであり、そして、ハイレベルを出力する。トランジスタM２はオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。
【００２６】
ｔ４の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はローレベルであり、この時間段階はシフト・レジスタユニットのプレチャージ の段階である。第２のクロック信号の入力端（ＣＬＫ）のローレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオンさせるよう駆動することにより、スタート信号入力端（ＩＮ）のローレベルによってローレベルを第１のノードＮ１に伝え、さらにそれによって、充電コンデンサＣに対して充電し、そして、第２の薄膜トランジスタM２をオンさせるよう駆動し、これによって、ハイレベルを出力端（OUT）に伝える。それと同時に、第１のノードＮ１のローレベルは第５の薄膜トランジスタＭ５をオンさせるよう駆動することにより、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）に接続させ、さらにこれによって、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）のローレベルによってローレベルを維持する。第２のノードＮ２のローレベルは第４の薄膜トランジスタM４をオンさせるよう駆動することにより、ハイレベルを出力端（OUT）にさらに伝える。したがって、ｔ４の段階で、トランジスタM１、Ｍ２、M３、M４、Ｍ５のすべてはオン状態にあり、内部のノードN１とＮ２のすべてはローレベルであり、そして、ハイレベルを出力する。ＣＬＫＢはハイレベルであるため、ＶＤＤからＭ２、M４を通じてＣＬＫＢへの直流通路も取り除かれている。
【００２７】
ｔ５の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はローレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はハイレベルであり、スタート信号入力端（ＩＮ）はハイレベルであり、この時間段階はシフト・レジスタユニットの値を求める段階である。第２のクロック信号の入力端（ＣＬＫ）のハイレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオフさせるよう駆動することにより、第１のノードＮ１はフローティング状態になり、プレチャージ の段階において充電コンデンサＣの両端の電圧差により、第１のノードＮ１の電圧が下がり、第１のノードＮ１のフローティング状態が取り除かれており、これにより、第２の薄膜トランジスタＭ２と第５の薄膜トランジスタＭ５をオンになる。コンデンサのブートストラッピングの効果により、ノードＮ１が下がった後の電圧は電源電圧のローレベルより低く、即ち、ＣＬＫのローレベルにより低く、約ＶＳＳ−ＶＤＤである。第5の薄膜トランジスタＭ５がオンされた後に、その寄生容量の電圧値はＶＳＳ−２ＶＤＤであり、わりに大きいオン状態電流が発生し、第２のノードN２をハイレベルに上げるのを速くする。第２のノードN２のハイレベルはまた第４の薄膜トランジスタＭ４をオフさせるよう駆動することにより、第１のクロック信号の入力端（ＣＬＫＢ）のローレベルを速やかに出力端（ＯＵＴ）に伝える。そのため、ｔ５段階で、トランジスタM２、Ｍ５はオン状態にあり、一方、トランジスタM１、Ｍ３、Ｍ４はオフ状態にある。内部のノードN１はローレベルであり、内部のノードN２はハイレベルであり、そして、ローレベルを出力する。トランジスタＭ４がオフ状態にあるため、ＶＤＤからＭ２、M４を通じてＣＬＫＢへの直流通路も取り除かれている。
【００２８】
ｔ６の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はハイレベルであり、この時間段階はシフト・レジスタユニットのリセットの段階である。第２のクロック信号の入力端（ＣＬＫ）のローレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオンさせるよう駆動することにより、スタート信号入力端（ＩＮ）のハイレベルによってハイレベルを第１のノードＮ１に伝え、そして、第２の薄膜トランジスタM２と第５の薄膜トランジスタＭ５をオフさせるよう駆動する。第３の薄膜トランジスタＭ３をオンさせた後、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）のローレベルによってローレベルを維持する。第２のノードＮ２のローレベルは第４の薄膜トランジスタM４をオンさせるよう駆動することにより、ハイレベルを出力端（OUT）に伝える。したがって、ｔ６の段階で、トランジスタM１、Ｍ３、M４はオン状態にあり、トランジスタM２、M５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２はローレベルであり、そして、ハイレベルを出力する。トランジスタM２はオフ状態にあるため、ＶＤＤからＭ２、M４を通じてＣＬＫＢへの直流通路も取り除かれている。
【００２９】
図面７は本発明に提供されたシフト・レジスタユニットにおける第４実施例に係わる構成模式図である。図面７に示したように、本実施例に提供されたシフト・レジスタユニットは前記第２実施例に基づいて、入力モジュール、出力モジュール及びゲート駆動信号生成ユニットは前記第３実施例と類似することができ、ここに繰り返して記述しない。
【００３０】
具体的に言うと、図面７に示したように、本実施例に提供されたシフト・レジスタユニットにおけるフィードバック制御ユニットは、第１の薄膜トランジスタＭ１と、第３の薄膜トランジスタＭ３と、第５の薄膜トランジスタＭ５と、第６の薄膜トランジスタＭ６とを含むことができる。中には、第１の薄膜トランジスタＭ１のゲートが第２のクロック信号の入力端（ＣＬＫ）に接続され、第１の薄膜トランジスタＭ１のソースがスタート信号の入力端（ＩＮ）に接続されている。第３の薄膜トランジスタＭ３のゲートとソースのすべては、第２のクロック信号の入力端（ＣＬＫ）に接続されている。第５の薄膜トランジスタＭ５のドレインがハイレベル信号の入力端（ＶＤＤ）に接続されている。第６の薄膜トランジスタＭ６のゲートが第１のクロック信号の入力端（ＣＬＫＢ）に接続されている。
【００３１】
更に、図面７に示したように、本実施例においては、第１の薄膜トランジスタＭ１のドレイン、第２の薄膜トランジスタＭ２のゲート、及び第５の薄膜トランジスタＭ５のゲートの収束点で第１のノードＮ１が形成されている。第３の薄膜トランジスタＭ３のドレイン、第４の薄膜トランジスタＭ４のゲート及び第６の薄膜トランジスタＭ６のソースの収束点で第２のノードＮ２が形成されている。第５の薄膜トランジスタＭ５のソース及び第６の薄膜トランジスタＭ６のドレインの収束点で第３のノードＮ３が形成されている。
【００３２】
図８は本発明に提供されたシフト・レジスタユニットにおける第４実施例に係わる動作シーケンス図である。図面８に示したように、本実施例においては、シフト・レジスタユニットの入力信号は、２つの位相が逆である且つデューティ比が５０％である第１のクロック信号XＣＬＫＢと第２のクロック信号XＣＬＫであり、当該第１のクロック信号XＣＬＫＢと第２のクロック信号XＣＬＫはそれぞれシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）と第２のクロック信号の入力端（ＣＬＫ）に入力されている。本実施例においての隣接する２つのシフト・レジスタユニットのクロック信号は互いの位相が逆であり、つまり、１つのシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）は外部の第１のクロック信号XＣＬＫＢを入力し、その第２のクロック信号の入力端（ＣＬＫ）は外部の第２のクロック信号XＣＬＫを入力すると仮定すれば、当該シフト・レジスタユニットに隣接する一つ前のシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）は外部の第２のクロック信号XＣＬＫを入力し、その第２のクロック信号の入力端（ＣＬＫ）は外部の第１のクロック信号XＣＬＫＢを入力し、しかも、当該シフト・レジスタユニットに隣接する次のシフト・レジスタユニットの第１のクロック信号の入力端（ＣＬＫＢ）も外部の第２のクロック信号XＣＬＫを入力し、その第２のクロック信号の入力端（ＣＬＫ）も外部の第１のクロック信号XＣＬＫＢを入力する。ハイレベル信号ＶＤＤはシフト・レジスタユニットの高電圧信号入力端（ＶＤＤ）に入力され、ローレベル信号ＶＳＳはシフト・レジスタユニットの低電圧信号入力端（ＶＳＳ）に入力され、フレームスタート信号ＳＴＶは第１のシフト・レジスタユニットのスタート信号入力端（ＩＮ）に入力され、他のシフト・レジスタユニットのスタート信号入力端（ＩＮ）に入力されたのは隣接する一つ前のシフト・レジスタユニットの出力端（ＯＵＴ）の出力信号である。
【００３３】
更に、本実施例に提供されたシフト・レジスタユニットは、各薄膜トランジスタのそれぞれに対応したバックアップ薄膜トランジスタをさらに含むことができる。即ち、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５及び第６の薄膜トランジスタＭ６は対応するバックアップ薄膜トランジスタをそれぞれ設置し、各バックアップトランジスタの接続方式はそれぞれ対応する薄膜トランジスタの接続方式と同じである。即ち、シフト・レジスタユニットにおいては、第１の薄膜トランジスタＭ１の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ１’を設置することができ、換言すれば、Ｍ１’のゲートが第２のクロック信号の入力端に接続され、Ｍ１’のソースがスタート信号の入力端に接続されている。第２の薄膜トランジスタＭ２の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ２’を設置することができ、換言すれば、Ｍ２’のソースが出力モジュールの出力端に接続され、Ｍ２’のドレインが第１のクロック信号の入力端に接続されている。第３の薄膜トランジスタＭ３の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ３’を設置することができ、換言すれば、Ｍ３’のゲートとソースが第２のクロック信号の入力端に接続されている。第４の薄膜トランジスタＭ４の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ４’を設置することができ、換言すれば、Ｍ４’のソースが出力モジュールの出力端に接続され、Ｍ４’のドレインが前記高電圧信号入力端に接続されている。第５の薄膜トランジスタＭ５の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ５’を設置することができ、換言すれば、Ｍ５’のドレインが高電圧信号入力端に接続されている。第６の薄膜トランジスタＭ６の接続方式と同じである、対応するバックアップ薄膜トランジスタＭ６’を設置することができ、換言すれば、Ｍ６’のゲートが第１のクロック信号の入力端に接続されている。
【００３４】
更に、本実施例に提供されたシフト・レジスタユニットは、充電コンデンサＣをさらに含むことができる。当該充電コンデンサの一端が前記第１のノードＮ１に接続され、他端は出力端（ＯＵＴ）に接続されている。薄膜トランジスタＭ２のサイズが十分大きい時、Ｃｇｄが１つの周期に第１のノードＮ１の電圧を維持することができるため、本実施例における充電コンデンサＣの機能は薄膜トランジスタＭ２それ自身の寄生容量Ｃｇｄに取り替えられることができ、これにより、シフト・レジスタユニットの面積をさらに節約する。
【００３５】
説明しなければならないのは、本実施例における第１の薄膜トランジスタM１、第２の薄膜トランジスタM２、第３の薄膜のトランジスタＭ３、第４の薄膜トランジスタＭ４、第5の薄膜トランジスタＭ５、第６の薄膜トランジスタＭ６の全てはローレベルでオンされたＰ型のトランジスタまたはハイレベルでオンされたN型のトランジスタを利用して実現されることができ、本実施例においては、P型のトランジスタを採用し、それを例として説明を行う。
【００３６】
上に述べた図面７と図面８を引き続き参照して、本実施例の中でのシフト・レジスタユニットにおける各薄膜トランジスタM１〜Ｍ６のすべてはローレベルでオンされ、ハイレベルでオフされている。ここには、第１のシフト・レジスタユニットを例として説明を行う。当該シフト・レジスタユニットにおける第１のクロック信号の入力端（ＣＬＫＢ）は第１のクロック信号XＣＬＫＢを入力し、その第２のクロック信号の入力端（ＣＬＫ）は第２のクロック信号XＣＬＫＢを入力し、そのスタート信号入力端（ＩＮ）はフレームスタート信号ＳＴＶを入力する。
【００３７】
スタート状態で、第１のクロック信号の入力端（ＣＬＫＢ）と第２のクロック信号の入力端（ＣＬＫ）が入力した信号のすべてはローレベルであり、スタート信号入力端（ＩＮ）が入力した信号はハイレベルである。そして、ｔ１の段階で、トランジスタM１、Ｍ３、Ｍ４、Ｍ６はオン状態にあり、一方、トランジスタM２、Ｍ５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２とN３はローレベルであり、そして、ハイレベルを出力する。トランジスタM２がオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。トランジスタM５がオフ状態にあるため、ＶＤＤからＭ５、Ｍ６、M３を通じてＣＬＫへの直流通路が取り除かれている。
【００３８】
ｔ２の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はハイレベルである。したがって、ｔ２の段階で、トランジスタM１、Ｍ３、Ｍ４はオン状態にあり、一方、トランジスタM２、Ｍ５、Ｍ６はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２とN３はローレベルであり、そして、ハイレベルを出力する。ＣＬＫＢはハイレベルであるため、且つ、トランジスタM２はオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。トランジスタM５、Ｍ６はオフ状態にあるため、ＶＤＤからＭ５、Ｍ６、M３を通じてＣＬＫへの直流通路が取り除かれている。
【００３９】
ｔ３の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はローレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はハイレベルであり、スタート信号入力端（ＩＮ）はハイレベルである。したがって、ｔ３の段階で、トランジスタM４、Ｍ６はオン状態にあり、一方、トランジスタM１、Ｍ２、M３、Ｍ５はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２とＮ３はローレベルであり、そして、ハイレベルを出力する。トランジスタM２はオフ状態にあるため、ＶＤＤからＭ４、M２を通じてＣＬＫＢへの直流通路が取り除かれている。ＣＬＫはハイレベルであるため、且つ、トランジスタM３、Ｍ５はオフ状態にあるため、ＶＤＤからＭ５、Ｍ６、M３を通じてＣＬＫへの直流通路が取り除かれている。
【００４０】
ｔ４の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はローレベルであり、この時間段階はシフト・レジスタユニットのプレチャージ の段階である。第２のクロック信号の入力端（ＣＬＫ）のローレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオンさせるよう駆動することにより、スタート信号入力端（ＩＮ）のローレベルによってローレベルを第１のノードＮ１に伝え、さらにそれによって、充電コンデンサＣに対して充電し、このとき、第２の薄膜トランジスタM２もオンさせて、これによって、ハイレベルを出力端（OUT）に伝える。それと同時に、第１のノードＮ１のローレベルは第５の薄膜トランジスタＭ５をオンさせるよう駆動し、これにより、第３のノードＮ３を第２のクロック信号の入力端（ＣＬＫ）に接続させ、さらにこれによって、第３のノードＮ３をハイレベル信号の入力端（ＶＤＤ）のハイレベルによってハイレベルにする。第６の薄膜トランジスタM６が第１のクロック信号の入力端（ＣＬＫB）のハイレベルの駆動によりオフされる。第３の薄膜トランジスタM３のオンは第２のノードＮ２の電圧をプルダウンさせ、これにより、第４の薄膜トランジスタM４をオンさせるよう駆動し、これによって、ハイレベルを出力端（OUT）にさらに伝える。したがって、ｔ４の段階で、トランジスタM１、Ｍ２、M３、M４、Ｍ５のすべてはオン状態にあり、トランジスタM６はオフ状態にあり、内部のノードN１とＮ２のすべてはローレベルであり、Ｎ３はハイレベルであり、そして、ハイレベルを出力する。ＣＬＫＢはハイレベルであるため、ＶＤＤからＭ２、M４を通じてＣＬＫＢへの直流通路も取り除かれている。トランジスタM６はオフ状態にあるため、ＶＤＤからＭ５、M６、Ｍ３を通じてＣＬＫへの直流通路も取り除かれている。
【００４１】
ｔ５の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はローレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はハイレベルであり、スタート信号入力端（ＩＮ）はハイレベルであり、この時間段階はシフト・レジスタユニットの値を求める段階である。第２のクロック信号の入力端（ＣＬＫ）のハイレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオフさせるよう駆動することにより、第１のノードＮ１はフローティング状態になり、プレチャージ の段階における充電コンデンサＣの両端の電圧差により、第１のノードＮ１の電圧が下がり、第１のノードＮ１のフローティング状態が取り除かれており、これにより、第２の薄膜トランジスタＭ２と第５の薄膜トランジスタＭ５をオンになる。コンデンサのブートストラッピングの効果により、ノードＮ１が下がった後の電圧は電源電圧のローレベルより低く、即ち、ＣＬＫのローレベルより低く、約ＶＳＳ−ＶＤＤである。第１のクロック信号の入力端（ＣＬＫＢ）のローレベルは第６の薄膜トランジスタM６をオンさせるよう駆動する。第5の薄膜トランジスタＭ５がオンされた後に、その寄生容量の電圧値はＶＳＳ−２ＶＤＤであり、わりに大きいオン状態電流が発生し、第２のノードN２をハイレベルに上げるのを速くする。第２のノードN２のハイレベルはまた第４の薄膜トランジスタＭ４をオフさせるよう駆動することにより、第１のクロック信号の入力端（ＣＬＫＢ）のローレベルを速やかに出力端（ＯＵＴ）に伝える。そのため、ｔ５段階で、トランジスタM２、Ｍ５、Ｍ６はオン状態にあり、一方、トランジスタM１、Ｍ３、Ｍ４はオフ状態にある。内部のノードN１はローレベルであり、内部のノードN２とN３はハイレベルであり、そして、ローレベルを出力する。トランジスタＭ４がオフ状態にあるため、ＶＤＤからＭ２、M４を通じてＣＬＫＢへの直流通路も取り除かれている。ＣＬＫはハイレベルであるため、且つ、トランジスタM３はオフ状態にあるため、ＶＤＤからM５、Ｍ６、M３を通じてＣＬＫへの直流通路が取り除かれている。
【００４２】
ｔ６の段階で、第１のクロック信号の入力端（ＣＬＫＢ）が入力した信号はハイレベルであり、第２のクロック信号の入力端（ＣＬＫ）が入力した信号はローレベルであり、スタート信号入力端（ＩＮ）はハイレベルであり、この時間段階はシフト・レジスタユニットのリセットの段階である。第２のクロック信号の入力端（ＣＬＫ）のローレベルは第１の薄膜トランジスタM１と第３の薄膜トランジスタＭ３をオンさせるよう駆動することにより、スタート信号入力端（ＩＮ）のハイレベルによってハイレベルを第１のノードＮ１に伝え、そして、第２の薄膜トランジスタM２と第５の薄膜トランジスタＭ５をオフさせるよう駆動する。第１のクロック信号の入力端（ＣＬＫＢ）のハイレベルは第６の薄膜トランジスタM６をオフさせるよう駆動する。第３の薄膜トランジスタＭ３をオンさせた後、第２のノードＮ２を第２のクロック信号の入力端（ＣＬＫ）のローレベルによってローレベルを維持する。第２のノードＮ２のローレベルは第４の薄膜トランジスタM４をオンさせるよう駆動することにより、ハイレベルを出力端（OUT）に伝える。したがって、ｔ６の段階で、トランジスタM１、Ｍ３、Ｍ４はオン状態にあり、トランジスタM２、M５、M６はオフ状態にあり、内部のノードN１はハイレベルであり、内部のノードN２はローレベルであり、そして、ハイレベルを出力する。ＣＬＫＢはハイレベルであるため、且つ、トランジスタM２はオフ状態にあるため、ＶＤＤからM２、M４を通じてＣＬＫＢへの直流通路が取り除かれている。トランジスタM５、Ｍ６はオフ状態にあるため、ＶＤＤからM５、Ｍ６、M３を通じてＣＬＫへの直流通路が取り除かれている。
【００４３】
図面９と図面１０に示したのは、それぞれ、本発明に提供されたシフト・レジスタユニットにおける第４実施例においての値を求める段階とリセット段階で発生した瞬時電流のシミュレーションの実験結果に関する模式図である。中には、点線は既存技術におけるシフト・レジスタユニットの構造を採用することにより発生した瞬時電流の状況を示し、実線は本実施例におけるシフト・レジスタユニットの構造を採用することにより発生した瞬時電流の状況を示す。ここから分かるように、本実施例に提供されたシフト・レジスタユニットが値を求める段階とリセット段階に発生した瞬時電流の全ては既存技術より大いに低いである。シミュレーションの実験結果の比較を経て、１つの２４０ＲＧＢＸ３２０のアクティブＯＬＥＤピクセルマトリックスを駆動するために、本実施例におけるシフト・レジスタユニットの構造を採用することにより消費した平均電流は約２５．２μＡ／フレームであり、一方、既存技術におけるシフト・レジスタユニットの構造を採用することにより消費した平均電流は約３３．５μＡ／フレームである。両者を比べると、本発明は２5%の平均消費電力を節約することができる。
【００４４】
本実施例はシフト・レジスタユニットにおける構造を変えて、第２の薄膜トランジスタM２を駆動するための第１のノードＮ１と第４薄膜トランジスタＭ４を駆動するための第２ノードN２を制御することにより、第１のノードN1が前記シフト・レジスタユニットの値を求める段階に発生した電圧を電源信号のローレベルより低くなるようにし、さらにこれによって、第５の薄膜トランジスタＭ５をオンさせるよう駆動し、これによって、第２ノードN２の電位を向上させるように制御し、それに応じて、第４薄膜トランジスタＭ４を適時にオフする。これにより、内部のノードの電圧を急速にリセットさせることができ、直流通路の瞬時直流を適時に遮断し、既存技術においての、出力端の電圧変化をフィードバックの原因とすることにより引き起こされた瞬時直流の発生を避けるようになる。それと同時に、本実施例は前記第３実施例に基づいて、Ｍ５のソースをＣＬＫからＶＤＤに変更とともに、Ｍ６を追加する。Ｍ６の主要な役割はＶＤＤからＭ５とＭ３を通過する瞬時オン漏れ電流を遮断することにより、これによって、シフト・レジスタユニットの消費電力をさらに低減することができる。
【００４５】
図面１１は本発明に提供されたゲート駆動回路における第１実施例に係わる構成模式図である。図面１１に示したように、本実施例はゲート駆動回路を提供し、順次に接続するｎ個のシフト・レジスタユニットを備えることができ、ただし、nが正の整数であり、本実施例における各シフト・レジスタユニットは前記図面３、図面４、図面５、又は図面７に示した実施例に記述したいかなるシフト・レジスタユニットを採用することができる。中には、第ｉのシフト・レジスタユニットSRiの出力モジュール３は第ｉ＋１のシフト・レジスタユニットの入力モジュール１に接続され、これにより、前記第ｉのシフト・レジスタユニットが出力したゲート駆動信号を前記第ｉ＋１のシフト・レジスタユニットに入力し、前記第ｉ＋１のシフト・レジスタユニットのフレームスタート信号とし、ただし、ｉ∈ (１、n）、かつｉは正の整数である。そして、中においての１つのシフト・レジスタユニットの第１のクロック信号の入力端が第１のクロック信号を入力し、その第２のクロック信号の入力端が第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第１のクロック信号の入力端がすべて第２のクロック信号を入力し、前記シフト・レジスタユニットに隣接する一つ前のと次のシフト・レジスタユニットの第２のクロック信号の入力端がすべて第１のクロック信号を入力する。中には、ｎ個のシフト・レジスタユニットにおける第１のシフト・レジスタユニットの入力モジュールが外部のフレームスタート入力信号に接続される。
【００４６】
図面１２は本発明に提供されたゲート駆動回路における第２実施例に係わる構成模式図である。図面１２に示したように、本実施例はゲート駆動回路を具体的に提供する。本実施例に提供されたゲート駆動回路は、順次に接続するｎ個のシフト・レジスタユニットを備えることができ、ただし、nが正の整数であり、本実施例における各シフト・レジスタユニットは前記図面３、図面４、図面５、又は図面７に示した実施例に記述したいかなるシフト・レジスタユニットを採用することができる。中には、各シフト・レジスタユニットの高電圧信号入力端（ＶＤＤ）の全ては、外部から提供された高電圧の信号ＶＤＤを接続し、各シフト・レジスタユニットの低電圧信号入力端（ＶＳＳ）の全ては、外部から提供された低電圧の信号ＶＳＳを接続する。
【００４７】
第１のシフト・レジスタユニットSR1の第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第１のクロック信号XＣＬＫＢに接続され、第１のシフト・レジスタユニットSR1の第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第２のクロック信号XＣＬＫに接続されている。そうすれば、第２のシフト・レジスタユニットSR2の第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第２のクロック信号XＣＬＫに接続され、第２のシフト・レジスタユニットSR2の第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第１のクロック信号XＣＬＫＢに接続されている。第３のシフト・レジスタユニットSR3の第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第１のクロック信号XＣＬＫＢに接続され、第３のシフト・レジスタユニットSR3の第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第２のクロック信号XＣＬＫに接続されている。順次に類推して、jが奇数である時、第jのシフト・レジスタユニットSRjの第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第１のクロック信号XＣＬＫＢに接続され、第jのシフト・レジスタユニットSRjの第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第２のクロック信号XＣＬＫに接続されている。jが偶数である時、第jのシフト・レジスタユニットSRjの第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第２のクロック信号XＣＬＫに接続され、第jのシフト・レジスタユニットSRjの第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第１のクロック信号XＣＬＫＢに接続されている。当然ながら、第１のシフト・レジスタユニットSR1の第１のクロック信号の入力端（ＣＬＫＢ）は外部から提供された第２のクロック信号XＣＬＫに接続されれば、第１のシフト・レジスタユニットSR1の第２のクロック信号の入力端（ＣＬＫ）は外部から提供された第１のクロック信号XＣＬＫＢに接続され、すると、続いてくる他のシフト・レジスタユニットの入力端（ＣＬＫＢ）と（ＣＬＫ）の接続方式は上に述べた方式と逆になる。
【００４８】
第１のシフト・レジスタユニットにおけるスタート信号の入力端（ＩＮ）は外部から提供されたフレームスタート入力信号ＳＴＶに接続されている。第１のシフト・レジスタユニットにおける出力モジュールの出力端（ＯＵＴ）は第２のシフト・レジスタユニットの入力モジュールにおけるスタート信号の入力端（ＩＮ）に接続され、それによって、第１のシフト・レジスタユニットから出力されたゲート駆動信号を第２のシフト・レジスタユニットに出力して、第２のシフト・レジスタユニットのフレームスタート信号とする。第２のシフト・レジスタユニットにおける出力モジュールの出力端（ＯＵＴ）は第３のシフト・レジスタユニットの入力モジュールにおけるスタート信号の入力端（ＩＮ）に接続され、それによって、第２のシフト・レジスタユニットから出力されたゲート駆動信号を第３のシフト・レジスタユニットに出力して、第３のシフト・レジスタユニットのフレームスタート信号とする。順次に類推して、第ｉのシフト・レジスタユニットの出力モジュールは第ｉ＋１のシフト・レジスタユニットの入力モジュールに接続され、これにより、前記第ｉのシフト・レジスタユニットが出力したゲート駆動信号を前記第ｉ＋１のシフト・レジスタユニットに入力し、前記第ｉ＋１のシフト・レジスタユニットのフレームスタート信号とし、ただし、ｉ∈（１、n）、且ｉは正の整数である。第ｎ−１のシフト・レジスタユニットにおける出力モジュールの出力端（ＯＵＴ）は第ｎのシフト・レジスタユニットにおける入力モジュールにおけるスタート信号の入力端（ＩＮ）に接続され、これにより、前記第ｎ−１のシフト・レジスタユニットが出力したゲート駆動信号を前記第ｎのシフト・レジスタユニットに入力し、前記第ｎのシフト・レジスタユニットのフレームスタート信号とする。
【００４９】
図面１３は本発明に提供されたゲート駆動回路における第２実施例に係わる動作シーケンス図である。図面１３に示したように、本実施例に提供されたゲート駆動回路における各シフト・レジスタユニットの動作プロセスは、前記図面５又は図面７に示したシフト・レジスタユニットの動作プロセスと類似し、ここに繰り返して記述しない。
【００５０】
本実施例には、表示装置も提供され、当該表示装置は前記図面１１又は図面１２に示したゲート駆動回路を備えることができる。
【００５１】
最後に、以下のように説明する必要がある。即ち、上記した実施形態は、本発明の技術案を説明するに用いられるものだけであり、それを制限するものではない。好適な実施例を参照して本発明を詳細に説明したが、依然として前記各実施例に記載された技術案を補正し、或いはその中の技術特徴の一部について同等な取替を行うことができ、この補正又は取替が補正後の技術案の本質を本発明の各実施例の技術案の主旨と範囲から離脱させないことは当業者にとって理解するところである。
【符号の説明】
【００５２】
１  入力モジュール
２  処理モジュール
３  出力モジュール
４  ゲート駆動信号生成ユニット
５  フィードバック制御ユニット
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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