(57)【要約】【課題】占有面積を低減することができる信号処理回路を提供する。【解決手段】信号処理回路１は、図１に示すように、主に、第１のアナログ信号を生成するセンサ１０と、センサ１０から出力された第１のアナログ信号を第１のデジタル信号に変換するＡ／Ｄ変換部１３と、Ａ／Ｄ変換部１３から出力された第１のデジタル信号に処理を施す処理部１５と、処理部１５により処理が施された第２のデジタル信号を第２のアナログ信号に変換して出力端子２６を介して出力するＤ／Ａ変換部１７と、を備えて概略構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のアナログ信号を生成する生成部と、
前記生成部から出力された前記第１のアナログ信号を第１のデジタル信号に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力された前記第１のデジタル信号に処理を施す処理部と、
前記処理部により前記処理が施された第２のデジタル信号を第２のアナログ信号に変換して出力端子を介して出力するＤ／Ａ変換部と、
を備えた信号処理回路。
【請求項２】
前記生成部および前記Ａ／Ｄ変換部に電気的に接続した第１のスイッチと、
前記Ａ／Ｄ変換部および前記処理部に電気的に接続した第２のスイッチと、
前記処理部および前記Ｄ／Ａ変換部に電気的に接続した第３のスイッチと、
前記Ｄ／Ａ変換部および前記出力端子に電気的に接続した第４のスイッチと、
電源端子を介して入力する第１の電圧に基づいて前記第１のスイッチ乃至前記第４のスイッチを制御するスイッチ制御部と、
を備えた請求項１に記載の信号処理回路。
【請求項３】
前記第２のスイッチと電気的に接続し、前記Ａ／Ｄ変換部から出力された前記第１のデジタル信号のエンコードを行ってエンコード信号を生成するエンコーダと、
前記エンコーダと電気的に接続し、前記電源端子を介して入力する前記第１の電圧に基づいて前記エンコーダから出力された前記エンコード信号に基づいた情報を格納するメモリと、
を備えた請求項２に記載の信号処理回路。
【請求項４】
前記スイッチ制御部により制御され、前記処理部および前記メモリに電気的に接続する第５のスイッチを備え、
前記処理部は、前記メモリに格納された前記情報を前記第５のスイッチを介して取得し、取得した前記情報に基づいて前記Ａ／Ｄ変換部から出力された前記第１のデジタル信号に処理を施す請求項３に記載の信号処理回路。
【請求項５】
前記メモリは、前記出力端子、前記第４のスイッチ、前記Ａ／Ｄ変換部、前記第２のスイッチおよび前記エンコーダを介して前記情報を取得する請求項４に記載の信号処理回路。
【請求項６】
前記第３のスイッチおよび前記メモリと電気的に接続し、前記メモリから出力された前記情報にデコードを行ってデコード信号を生成するデコーダを備えた請求項５に記載の信号処理回路。
【請求項７】
前記電源端子を介して入力する前記第１の電圧から第２の電圧を生成するレギュレータを備え、
前記スイッチ制御部は、前記第１の電圧および前記第２の電圧を比較する比較部と、前記比較部の比較結果に基づいて経路を判定し、前記第１のスイッチ乃至前記第５のスイッチを制御して前記経路を形成する判定部と、を有する請求項６に記載の信号処理回路。
【請求項８】
前記スイッチ制御部は、前記生成部、前記第１のスイッチ、前記Ａ／Ｄ変換部、前記第２のスイッチ、前記処理部、前記第３のスイッチ、前記Ｄ／Ａ変換部、前記第４のスイッチおよび前記出力端子を経由する第１の経路と、
前記出力端子、前記第４のスイッチ、前記Ａ／Ｄ変換部、前記第２のスイッチ、前記エンコーダおよび前記メモリを経由する第２の経路と、
前記メモリ、前記デコーダ、前記第３のスイッチ、前記Ｄ／Ａ変換部、前記第４のスイッチおよび前記出力端子を経由する第３の経路と、のいずれか１つを前記比較結果に基づいて判定する請求項７に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関する。
【背景技術】
【０００２】
従来の技術として、データを格納するシリアルＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）と、ＳＰＩ（Serial Peripheral Interface）方式を用いてシリアルＥＥＰＲＯＭとの間でデータ転送を行うシリアルＥＥＰＲＯＭインターフェイスと、を備えたシステムが知られている（例えば特許文献１参照）。
【０００３】
さらに、このシリアルＥＥＰＲＯＭインターフェイスは、ホストＣＰＵからアクセス可能なステータスストアレジスタと、ホストＣＰＵからアクセス可能なコマンド発行間隔設定レジスタと、任意クロックをカウントするタイマと、タイマのタイマ値とコマンド発行間隔設定レジスタ値が等しくなったときに、ステータスリードコマンドを自動発行するステータスリードコマンド自動発行手段と、シリアルＥＥＰＲＯＭのアクセス開始時にスタートし、ステータスストアレジスタのビジービットがネゲートされたときにタイマのカウントを停止するタイマ停止手段と、を有する。
【０００４】
このシステムによれば、煩雑な制御を必要とせず、システム負荷を軽減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１０４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のシステムによると、ＳＰＩ方式のシリアル通信を行うため、シリアルＥＥＰＲＯＭインターフェイス内に、上記のような構成が必要になり、回路面積が大きくなるという問題があった。
【０００７】
従って、本発明の目的は、占有面積を低減することができる信号処理回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１のアナログ信号を生成する生成部と、生成部から出力された第１のアナログ信号を第１のデジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部から出力された第１のデジタル信号に処理を施す処理部と、処理部により処理が施された第２のデジタル信号を第２のアナログ信号に変換して出力端子を介して出力するＤ／Ａ変換部と、を備えた信号処理回路を提供する。
【発明の効果】
【０００９】
本発明によれば、占有面積を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る信号処理回路のブロック図である。
【図２】図２は、実施の形態に係るモード切替部の構成を示す概略図である。
【図３】図３（ａ）は、実施の形態に係るモード切替部に入力する第１の電圧と第１のコンパレータおよび第２のコンパレータが出力する信号の関係を示す表であり、（ｂ）は、信号処理回路に入力する信号と信号処理回路から出力される信号の関係を示す図であり、（ｃ）は、電圧とデジタル値の対応表である。
【発明を実施するための形態】
【００１１】
［実施の形態の要約］
実施の形態に係る信号処理回路は、第１のアナログ信号を生成する生成部と、生成部から出力された第１のアナログ信号を第１のデジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換部から出力された第１のデジタル信号に処理を施す処理部と、処理部により処理が施された第２のデジタル信号を第２のアナログ信号に変換して出力端子を介して出力するＤ／Ａ変換部と、を備える。
【００１２】
[実施の形態]
（信号処理回路１の構成）
図１は、実施の形態に係る信号処理回路のブロック図である。図２は、実施の形態に係るモード切替部の構成を示す概略図である。図３（ａ）は、実施の形態に係るモード切替部に入力する第１の電圧と第１のコンパレータおよび第２のコンパレータが出力する信号の関係を示す表であり、（ｂ）は、信号処理回路に入力する信号と信号処理回路から出力される信号の関係を示す図であり、（ｃ）は、電圧とデジタル値の対応表である。図１のモード切替部１９に接続する矢印ａ〜矢印ｅは、モード切替部１９が、第１のスイッチ１２、第２のスイッチ１４、第３のスイッチ１６、第４のスイッチ１８および第５のスイッチ２３（以下、第１のスイッチ１２〜第５のスイッチ２３と記載する）とそれぞれ電気的に接続していることを示している。図３（ｂ）は、横軸が入力信号（Ｖ）、縦軸が出力信号（Ｖ）である。また、図３（ｂ）に示す実線は、補正後の入力信号と出力信号との関係を示し、点線は、補正前の入力信号と出力信号との関係を示している。
【００１３】
この信号処理回路１は、１つのチップに集積され、シリアル通信に必要な高度な通信プロトコルを用いることなく、メモリ２２に情報の書き込み処理を行うように概略構成されている。以下に、信号処理回路１の具体的な構成を説明する。
【００１４】
信号処理回路１は、図１に示すように、主に、第１のアナログ信号を生成する生成部としてのセンサ１０と、センサ１０から出力された第１のアナログ信号を第１のデジタル信号に変換するＡ／Ｄ変換部１３と、Ａ／Ｄ変換部１３から出力された第１のデジタル信号に処理を施す処理部１５と、処理部１５により処理が施された第２のデジタル信号を第２のアナログ信号に変換して出力端子２６を介して出力するＤ／Ａ変換部１７と、を備えて概略構成されている。
【００１５】
また、信号処理回路１は、図１に示すように、センサ１０およびＡ／Ｄ変換部１３に電気的に接続した第１のスイッチ１２と、Ａ／Ｄ変換部１３および処理部１５に電気的に接続した第２のスイッチ１４と、処理部１５およびＤ／Ａ変換部１７に電気的に接続した第３のスイッチ１６と、Ｄ／Ａ変換部１７および出力端子２６に電気的に接続した第４のスイッチ１８と、を備えている。
【００１６】
また、信号処理回路１は、図１に示すように、処理部１５およびメモリ２２に電気的に接続する第５のスイッチ２３と、電源端子としてのＶｃｃ端子２５を介して入力する第１の電圧に基づいて第１のスイッチ１２〜第５のスイッチ２３を制御するスイッチ制御部としてのモード切替部１９と、を備えている。この第１のスイッチ１２〜第５のスイッチ２３は、例えば、モード切替部１９から出力されるスイッチ制御信号の入力により、他の要素と接続状態となるものとする。
【００１７】
また、信号処理回路１は、第２のスイッチ１４と電気的に接続し、Ａ／Ｄ変換部１３から出力されたデジタル信号のエンコードを行ってエンコード信号を生成するエンコーダ２１と、エンコーダ２１と電気的に接続し、Ｖｃｃ端子２５を介して入力する第１の電圧に基づいてエンコーダ２１から出力されたエンコード信号に基づいた情報としての補正データ２２０を格納するメモリ２２と、を備えている。
【００１８】
また、信号処理回路１は、第３のスイッチ１６およびメモリ２２と電気的に接続し、メモリ２２から出力された補正データ２２０にデコードを行ってデコード信号を生成するデコーダ２４を備えている。
【００１９】
さらに、信号処理回路１は、図１に示すように、Ｖｃｃ端子２５と電気的に接続するレギュレータ２０と、クロック源２７と、ＧＮＤ（接地）に接続されたＧＮＤ端子２８と、を備えている。
【００２０】
センサ１０は、例えば、検出対象物の位置または温度等の状態の変化に応じてアナログ信号を生成するものである。本実施の形態に係るセンサ１０は、例えば、検出対象物に設けられた磁界発生部材（例えば、永久磁石）の移動に基づいてアナログ信号を生成する磁気センサである。なお、アナログ信号を生成する生成部としては、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）等の微小な機械要素、またはアンテナ等の外部の電界に反応してアナログ信号を出力する装置であっても良い。
【００２１】
アナログ処理部１１は、例えば、センサ１０から出力されたアナログ信号の増幅、アナログ信号に含まれるノイズの除去、アナログ信号の形を整える波形成形処理等の処理を行う。このアナログ処理部１１は、センサ１０と第１のスイッチ１２とに電気的に接続されている。
【００２２】
Ａ／Ｄ変換部１３は、例えば、クロック源２７から供給されるクロック信号に同期して、入力するアナログ信号をデジタル信号に変換するように構成されている。具体的には、Ａ／Ｄ変換部１３は、例えば、３Ｖの電圧を有するアナログ信号が入力するとき、図３（ｃ）に示すように、この信号を「１１０」のデジタル信号に変換する。本実施の形態に係る電圧とデジタル値との関係は、一例として、図３（ｃ）の対応表に示すように、電圧０Ｖが「０００」、電圧０．５Ｖが「００１」、電圧１．０Ｖが「０１０」、電圧１．５Ｖが「０１１」、電圧２．０Ｖが「１００」、電圧２．５Ｖが「１０１」、電圧３．０Ｖが「１１０」、電圧３．５Ｖが「１１１」、である。
【００２３】
本実施の形態に係る処理部１５は、例えば、Ａ／Ｄ変換部１３から出力されたデジタル信号を補正する補正処理を行うように構成されている。具体的には、処理部１５は、例えば、Ａ／Ｄ変換部１３から出力された「１１０」のデジタル信号をメモリ２２に格納された補正データ２２０に基づいて「１１１」のデジタル信号に補正するように構成されている。この補正処理は、例えば、補正データ２２０に基づくオフセット処理およびゲイン処理からなる。
【００２４】
オフセット処理は、例えば、処理部１５に入力したデジタル信号の変換前の電圧から予め定められた電圧分、上昇または下降させる処理である。本実施の形態に係るオフセット処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧から０．５Ｖ上昇させるような補正を行う。このオフセット処理は、例えば、信号処理回路１に入力する入力信号の中心値のずれを補正した出力信号を生成する処理である。
【００２５】
ゲイン処理は、例えば、処理部１５に入力したデジタル信号の変換前の電圧を予め定められた定数倍、上昇または下降させる処理である。本実施の形態に係るゲイン処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧を１倍するような補正を行う。このゲイン処理は、例えば、信号処理回路１に入力する入力信号の増幅倍率のずれを補正して出力信号を生成する処理である。上記に示すゲイン処理およびオフセット処理は、連続して行われ、この２つの処理により生成されたデジタル信号が処理部１５から出力される。
【００２６】
Ｄ／Ａ変換部１７は、例えば、クロック源２７から供給されるクロック信号に同期して、入力するデジタル信号をアナログ信号に変換するように構成されている。具体的には、Ｄ／Ａ変換部１７は、例えば、処理部１５から「１１１」のデジタル信号が出力されたとき、図３（ｃ）の対応表に示すように、この信号を３．５Ｖのアナログ信号に変換する。
【００２７】
レギュレータ２０は、例えば、電源３からＶｃｃ端子２５を介して供給された第１の電圧を用いて、信号処理回路１が動作するために必要な第２の電圧を生成して供給するように構成されている。なお、第１の電圧は、一例として、０Ｖ以上２４Ｖ以下の範囲で供給される。また、第２の電圧は、一例として、５Ｖである。
【００２８】
エンコーダ２１は、例えば、供給されるクロック信号に同期して、Ａ／Ｄ変換部１３により変換されたデジタル信号から、メモリ２２に格納できる形式を有するエンコード信号を生成するように構成されている。
【００２９】
メモリ２２は、例えば、電源３およびＶｃｃ端子２５を介して入力する第１の電圧に基づいて補正データ２２０を読み出したり、格納したりするように構成されている。具体的には、メモリ２２は、予め定められた第１のしきい値（例えば、０Ｖ以上２０Ｖ未満）の電圧が印加されるとき、補正データ２２０を読出すように構成されている。つまり、メモリ２２は、例えば、第１の経路および第２の経路において、補正データ２２０を出力するように構成されている。また、メモリ２２は、予め定められた第２のしきい値（例えば、２０Ｖ以上）の電圧が印加されるとき、補正データ２２０を格納するように構成されている。
【００３０】
デコーダ２４は、例えば、クロック源２７から供給されるクロック信号に同期して、メモリ２２から取得した補正データ２２０をデコードしてデコード信号を生成するように構成されている。このデコード信号は、例えば、デジタル信号であり、Ｄ／Ａ変換部１７によりアナログ信号に変換される。
【００３１】
クロック源２７は、例えば、信号処理回路１が動作するために必要なクロック信号を供給するように構成されている。
【００３２】
（モード切替部１９の構成）
モード切替部１９は、例えば、第１のスイッチ１２〜第５のスイッチ２３を制御するスイッチ制御信号を出力する。このモード切替部１９は、例えば、電源３から供給される第１の電圧と、レギュレータ２０から供給される第２の電圧に基づいてモード（経路）を切り替えるものである。
【００３３】
このモード切替部１９は、図２に示すように、電源３から供給される第１の電圧、およびレギュレータ２０から供給される第２の電圧、を比較する比較部１９ａと、比較部１９ａの比較結果に基づいて経路を判定し、第１のスイッチ１２〜第５のスイッチ２３を制御して経路を形成する判定部としてのモード判定部１９ｂと、を備えて概略構成されている。
【００３４】
比較部１９ａは、図２に示すように、第１のコンパレータ１９０と、第２のコンパレータ１９１と、第１の抵抗１９２ａ〜第７の抵抗１９２ｇと、を備えて概略構成されている。
【００３５】
第１の抵抗１９２ａは、一方端がレギュレータ２０と電気的に接続され、他方端が第２の抵抗１９２ｂと電気的に接続されている。また、第２の抵抗１９２ｂは、第１の抵抗１９２ａ側とは反対側の端部が接地されている。この第１の抵抗１９２ａと第２の抵抗１９２ｂとの分圧は、第１のコンパレータ１９０の非反転入力端子（＋端子）に入力する。
【００３６】
第３の抵抗１９２ｃは、一方端が電源３と電気的に接続され、他方端が第４の抵抗１９２ｄと電気的に接続されている。また、第４の抵抗１９２ｄは、第３の抵抗１９２ｃ側とは反対側の端部に第５の抵抗１９２ｅが電気的に接続されている。第５の抵抗１９２ｅは、第４の抵抗１９２ｄ側とは反対側の端部が接地されている。この第３の抵抗１９２ｃと第４の抵抗１９２ｄとの分圧は、第１のコンパレータ１９０の反転入力端子（−端子）に入力する。
【００３７】
第６の抵抗１９２ｆは、一方端がレギュレータ２０と電気的に接続され、他方端が第７の抵抗１９２ｇと電気的に接続されている。また、第７の抵抗１９２ｇは、第６の抵抗１９２ｆ側とは反対側の端部が接地されている。この第６の抵抗１９２ｆと第７の抵抗１９２ｇとの分圧は、第２のコンパレータ１９１の非反転入力端子（＋端子）に入力する。また、第４の抵抗１９２ｄと第５の抵抗１９２ｅとの分圧は、第２のコンパレータ１９１の反転入力端子（−端子）に入力する。
【００３８】
第１の抵抗１９２ａは、一例として、２．０ｋΩである。第２の抵抗１９２ｂは、一例として、３．０ｋΩである。第３の抵抗１９２ｃは、一例として、１７．０ｋΩである。第４の抵抗１９２ｄは、一例として、１．０ｋΩである。第５の抵抗１９２ｅは、一例として、２．０ｋΩである。第６の抵抗１９２ｆは、一例として、３．４ｋΩである。第７の抵抗１９２ｇは、一例として、１．６ｋΩである。
【００３９】
電源３から供給される第１の電圧が０Ｖ以上１６Ｖ未満であるとき、一例として、図３（ａ）に示すように、第１のコンパレータ１９０はＬｏを出力し、第２のコンパレータ１９１はＬｏを出力する。また、電源３から供給される第１の電圧が１６Ｖ以上２０Ｖ未満であるとき、一例として、図３（ａ）に示すように、第１のコンパレータ１９０はＨｉを出力し、第２のコンパレータ１９１はＬｏを出力する。また、電源３から供給される第１の電圧が２０Ｖ以上であるとき、一例として、図３（ａ）に示すように、第１のコンパレータ１９０はＨｉを出力し、第２のコンパレータ１９１はＨｉを出力する。
【００４０】
モード判定部１９ｂは、例えば、図３（ａ）に示すように、第１のコンパレータ１９０および第２のコンパレータ１９１の出力が（Ｌｏ、Ｌｏ）であるとき、第１の経路で信号を流すと判定する。また、モード判定部１９ｂは、例えば、図３（ａ）に示すように、第１のコンパレータ１９０および第２のコンパレータ１９１の出力が（Ｈｉ、Ｌｏ）であるとき、第２の経路で信号を流すと判定する。また、モード判定部１９ｂは、例えば、図３（ａ）に示すように、第１のコンパレータ１９０および第２のコンパレータ１９１の出力が（Ｈｉ、Ｈｉ）であるとき、第３の経路で信号を流すと判定する。なお、図１では、例えば、第１の経路は、ブロックに接続しない１つの線を有する矢印として示され、第２の経路は、２つの線を有する矢印として示され、第３の経路は、３つの線を有する矢印として示されている。
【００４１】
第１の経路は、例えば、図１に示すように、センサ１０から出力されたアナログ信号が、アナログ処理部１１、第１のスイッチ１２、Ａ／Ｄ変換部１３、第２のスイッチ１４、処理部１５、第３のスイッチ１６、Ｄ／Ａ変換部１７、第４のスイッチ１８および出力端子２６により形成される経路である。また、第１の経路では、処理部１５において、メモリ２２に格納される補正データ２２０を用いて補正処理を行うため、第５のスイッチ２３が処理部１５とメモリ２２とに電気的に接続する。従って、第１の経路は、センサ１０から出力されたアナログ信号を、信号処理回路１に予め定められた処理を行って出力する経路である。
【００４２】
第２の経路は、例えば、図１に示すように、メモリ２２、デコーダ２４、第３のスイッチ１６、Ｄ／Ａ変換部１７、第４のスイッチ１８および出力端子２６により形成される経路である。従って、第２の経路は、メモリ２２に格納された補正データ２２０を出力する経路である。
【００４３】
第３の経路は、例えば、図１に示すように、出力端子２６、第４のスイッチ１８、Ａ／Ｄ変換部１３、第２のスイッチ１４、エンコーダ２１およびメモリ２２により形成される経路である。従って、第３の経路は、出力端子２６を介して入力した補正データ２２０をメモリ２２に格納する経路である。
【００４４】
電源３は、Ｖｃｃ端子２５を介して信号処理回路１に第１の電圧を供給している。なお、電源３は、例えば、信号処理回路１の経路を選択する装置により、出力する第１の電圧の電圧値が制御されている。
【００４５】
以下に、本実施の形態に係る信号処理回路１の動作について、まず、第１の経路から説明する。
【００４６】
（実施の形態の動作）
・第１の経路について
信号処理回路１のモード切替部１９の比較部１９ａは、Ｖｃｃ端子２５を介して第１の経路を指定する第１の電圧（０Ｖ以上１６Ｖ未満）が入力すると、第１のコンパレータ１９０および第２のコンパレータ１９１から（Ｌｏ、Ｌｏ）の組み合わせの信号をモード判定部１９ｂに出力する。
【００４７】
次に、モード判定部１９ｂは、この（Ｌｏ、Ｌｏ）の組み合わせの信号に基づいて第１のスイッチ１２〜第５のスイッチ２３を制御するスイッチ制御信号を出力する。この制御により、処理部１５は、Ａ／Ｄ変換部１３、Ｄ／Ａ変換部１７およびメモリ２２に電気的に接続される。
【００４８】
また、アナログ処理部１１は、センサ１０から出力されたアナログ信号に、上述の処理を行い、第１のスイッチ１２を介してＡ／Ｄ変換部１３に、処理を行ったアナログ信号を出力する。
【００４９】
次に、Ａ／Ｄ変換部１３は、入力したアナログ信号をデジタル信号に変換する。
【００５０】
次に、処理部１５は、第５のスイッチ２３を介してメモリ２２から補正データ２２０を取得し、この補正データ２２０に基づいて第２のスイッチ１４を介して入力したデジタル信号の補正処理を行う。
【００５１】
次に、Ｄ／Ａ変換部１７は、第３のスイッチ１６を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、第５のスイッチ２３および出力端子２６を介して出力する。
【００５２】
この補正処理により、例えば、図２（ａ）の点線で示す直線が、図２（ａ）に実線で示す直線へと補正され、所望の入出力の関係を得ることができる。
【００５３】
・第２の経路について
信号処理回路１のモード切替部１９の比較部１９ａは、Ｖｃｃ端子２５を介して第２の経路を指定する第１の電圧（１６Ｖ以上２０Ｖ未満）が入力すると、第１のコンパレータ１９０および第２のコンパレータ１９１から（Ｈｉ、Ｌｏ）の組み合わせの信号をモード判定部１９ｂに出力する。
【００５４】
次に、モード判定部１９ｂは、この（Ｈｉ、Ｌｏ）の組み合わせの信号に基づいて第３のスイッチ１６および第４のスイッチ１８を制御するスイッチ制御信号を出力する。
【００５５】
次に、メモリ２２は、入力する第１の電圧（１６Ｖ以上２０Ｖ未満）に基づいて補正データ２２０をデコーダ２４に出力する。
【００５６】
次に、デコーダ２４は、メモリ２２から出力された補正データ２２０をデコードしてデコード信号を生成し、第３のスイッチ１６を介してＤ／Ａ変換部１７に出力する。
【００５７】
次に、Ｄ／Ａ変換部１７は、デコード信号をアナログ信号に変換し、第４のスイッチ１８および出力端子２６を介して出力する。続いて、この信号処理回路１に接続された電子機器（図示せず）は、出力されたアナログ信号に基づいてメモリ２２に格納された補正データ２２０のチェックを行う。
【００５８】
・第３の経路について
信号処理回路１のモード切替部１９の比較部１９ａは、Ｖｃｃ端子２５を介して第３の経路を指定する第１の電圧（２０Ｖ以上）が入力すると、第１のコンパレータ１９０および第２のコンパレータ１９１から（Ｈｉ、Ｈｉ）の組み合わせの信号をモード判定部１９ｂに出力する。
【００５９】
次に、モード判定部１９ｂは、この（Ｈｉ、Ｈｉ）の組み合わせの信号に基づいて第２のスイッチ１４および第４のスイッチ１８を制御するスイッチ制御信号を出力する。
【００６０】
次に、Ａ／Ｄ変換部１３は、出力端子２６および第４のスイッチ１８を介して入力するアナログ信号をデジタル信号に変換する。
【００６１】
次に、エンコーダ２１は、第２のスイッチ１４を介して入力するデジタル信号をエンコードしてエンコード信号を生成する。
【００６２】
次に、メモリ２２は、入力する第１の電圧（２０Ｖ以上）に基づいてエンコード信号を補正データ２２０として格納する。
【００６３】
（実施の形態の効果）
本実施の形態に係る信号処理回路１によれば、エンコーダおよびデコーダと比べて回路規模が大きくなるシリアル通信を用いてメモリに書き込み処理を行う場合と比べて、回路規模が小さくなるので、チップ上における占有面積が小さくなる。
【００６４】
また、本実施の形態に係る信号処理回路１によれば、メモリとシリアル通信を行うことなく書き込み処理を行うことができるので、シリアル通信を用いて書き込み処理を行う場合と比べて、信号処理回路１で行う処理の時間を短縮することができる。
【００６５】
さらに、本実施の形態に係る信号処理回路１によれば、補正処理の対象となる信号を生成する生成部としてのセンサ１０を回路内に備えているので、外部から信号が入力する場合と比べて、チップ内から外に向けて設けられるピンの数が減ることで集積化が可能となり、占有面積がさらに小さくなる。
【００６６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１…信号処理回路、３…電源、１０…センサ、１１…アナログ処理部、１２…第１のスイッチ、１３…Ａ／Ｄ変換部、１４…第２のスイッチ、１５…処理部、１６…第３のスイッチ、１７…Ｄ／Ａ変換部、１８…第４のスイッチ、１９…モード切替部、１９ａ…比較部、１９ｂ…モード判定部、２０…レギュレータ、２１…エンコーダ、２２…メモリ、２３…第５のスイッチ、２４…デコーダ、２５…Ｖｃｃ端子、２６…出力端子、２７…クロック源、２８…ＧＮＤ端子、１９０…第１のコンパレータ、１９１…第２のコンパレータ、１９２ａ〜１９２ｇ…第１の抵抗〜第７の抵抗、２２０…補正データ
【図１】
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【図２】
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【図３】
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