(57)【要約】【課題】  読み出し性能を向上可能な不揮発性メモリ装置及びその読み出し方法を提供する。【解決手段】  第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する（Ｓ１００）。次に、Ｓ１００での要請に応じて第２ワードラインに接続するメモリセルがプログラムされたか否かを判別する（Ｓ１１０）。第２ワードラインに接続するメモリセルがプログラムされている場合、第１ワードラインのメモリセルから読み出されたデータに基づいて第１ワードラインの読み出し動作を実行する（Ｓ１２０）また、第２ワードラインに接続するメモリセルがプログラムされていない場合、第１ワードラインのメモリセルから読み出されたデータに関係なく第１ワードラインの読み出し動作を実行する（Ｓ１３０）。これにより、閾値電圧ばらつきが広くなることによって生じる読み出しエラーを減少させることができる。【選択図】  図６Ａ
2012113811.tif 000002
【特許請求の範囲】
【請求項１】
第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、
前記要請に応答して第２ワードラインと接続する少なくとも１つのメモリセルに対する第１読み出し動作を実行し、前記第２ワードラインはワードラインプログラム順序で前記第１ワードラインに続いて第１時間の間に前記第１読み出し動作を実行する段階と、
前記第１読み出し動作による出力に基づいて前記第１メモリセルに対する第２読み出し動作を実行する段階と、
を含み、
前記第２読み出し動作は第２時間の間に実行され、前記第１時間と前記第２時間とは異なることを特徴とする不揮発性メモリ装置の読み出し方法。
【請求項２】
前記第１時間は前記第２時間より短いことを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項３】
前記第１読み出し動作中の感知動作の時間は、前記第２読み出し動作中の感知動作の時間より短いことを特徴とする請求項２に記載の不揮発性メモリ装置の読み出し方法。
【請求項４】
前記第１読み出し動作を実行する段階では、前記第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされれば、プログラムされた前記第２ワードラインと接続するフラッグメモリセルを読み出し、
前記第２読み出し動作を実行する段階では、前記第２ワードラインと接続するメモリセルがプログラムされなかったことを前記第１読み出し動作による出力が示すと、第１セットの読み出し電圧を利用して前記第１メモリセルを読み出すことを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項５】
前記第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことが示されると、前記第１メモリセルに対応する前記第２ワードラインと接続するメモリセルに対する第３読み出し動作を実行する段階をさらに含み、
前記第２読み出し動作は、前記第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第１メモリセルを読み出すことを特徴とする請求項４に記載の不揮発性メモリ装置の読み出し方法。
【請求項６】
前記第２読み出し動作は、前記第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第１セットの読み出し電圧、または第２セットの読み出し電圧のいずれか利用して前記第１メモリセルを読み出し、前記第２セットの読み出し電圧の各々は前記第１セットの読み出し電圧より高いことを特徴とする請求項５に記載の不揮発性メモリ装置の読み出し方法。
【請求項７】
前記第２読み出し動作は、前記第１メモリセルに対応するメモリセルがカップリングされなかったことを前記第１メモリセルに対応するメモリセルのプログラムされた状態が示すと、前記第１セットの読み出し電圧を利用して前記第１メモリセルを読み出し、
前記第２読み出し動作は、前記第１メモリセルに対応するメモリセルがカップリングされたことを前記第１メモリセルに対応するメモリセルのプログラムされた状態が示すと、前記第２セットの読み出し電圧を利用して前記第１メモリセルを読み出すことを特徴とする請求項６に記載の不揮発性メモリ装置の読み出し方法。
【請求項８】
前記第１読み出し動作を実行する段階は、前記第１メモリセルに対応する前記第２ワードラインと接続するメモリセルを読み出す段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の読み出し方法。
【請求項９】
前記第２読み出し動作は、前記第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第１セットの読み出し電圧、または第２セットの読み出し電圧のいずれかを利用して前記第１メモリセルを読み出し、前記第２セットの読み出し電圧の各々は前記第１セットの読み出し電圧より高いことを特徴とする請求項８に記載の不揮発性メモリ装置の読み出し方法。
【請求項１０】
前記第２読み出し動作は、
（１）前記第１メモリセルに対応するメモリセルが消去状態にあるか、
または、
（２）前記第１メモリセルが前記第１メモリセルに対応するメモリセルとカップリングされなかったことを前記第１メモリセルに対応するメモリセルにプログラムされると、
前記第１セットの読み出し電圧を利用して前記第１メモリセルを読み出し、
前記第２読み出し動作は、前記第１メモリセルが前記第１メモリセルに対応するメモリセルとカップリングされたことを前記第１メモリセルに対応するメモリセルにプログラムされると、前記第２セットの読み出し電圧を利用して前記第１メモリセルを読み出すことを特徴とする請求項９に記載の不揮発性メモリ装置の読み出し方法。
【請求項１１】
第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、
第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたか否かを判別する段階と、
前記第２ワードラインはワードラインプログラム順序で前記第１ワードラインに続いて、前記第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことを前記判別する段階で判別すると、前記第１メモリセルに対応する前記第２ワードラインと接続するメモリセルに対する第１読み出し動作を実行する段階と、
前記判別する段階が第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたか否かを判別するか、または、前記第１読み出し動作による出力の中で少なくとも１つの出力に基づいて前記第１メモリセルに対する第２読み出し動作を実行すると、前記第１読み出し動作は第１時間の間に実行される段階と、
を含み、
前記第２読み出し動作は、前記第１時間と異なる第２時間の間に行われることを特徴とする不揮発性メモリ装置の読み出し方法。
【請求項１２】
前記判別する段階は、前記第２ワードラインと接続するフラッグメモリセルを読み出す段階を含み、前記第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされると、前記フラッグメモリセルはプログラムされることを特徴とする請求項１１に記載の不揮発性メモリ装置の読み出し方法。
【請求項１３】
前記判別する段階は、マップにアクセスする段階を含み、前記マップはいずれのワードラインがプログラムされた少なくとも１つのメモリセルを有するかを示すことを特徴とする請求項１１に記載の不揮発性メモリ装置の読み出し方法。
【請求項１４】
前記第１読み出し動作のための読み出し命令を伴う前記第２読み出し動作のための読み出し命令を受信する段階をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の読み出し方法。
【請求項１５】
前記第１読み出し動作中の感知動作の時間は、前記第２読み出し動作中の感知動作の時間より少ないことを特徴とする請求項１１に記載の不揮発性メモリ装置の読み出し方法。
【請求項１６】
第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請に応答してワードラインがプログラムされた少なくとも１つのメモリセルを有するかを示すマップにアクセスする段階と、
前記アクセスする段階において、前記第２ワードラインに接続する少なくとも１つのメモリセルがプログラムされたことが示されると、第１読み出し動作及び第２読み出し動作を実行する段階と、
を含み、
前記第１読み出し動作は前記第１メモリセルに対応する第２ワードラインに接続する少なくとも１つのメモリセルを読み出し、前記第２ワードラインはワードラインプログラム順序によって前記第１ワードラインに続いて、前記第２読み出し動作は前記第１読み出し動作による出力に基づいて前記第１メモリセルを読み出すことを特徴とする不揮発性メモリ装置の読み出し方法。
【請求項１７】
前記第１読み出し動作及び前記第２読み出し動作を実行する段階は、前記第１読み出し動作及び前記第２読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置の読み出し方法。
【請求項１８】
前記マップにアクセスする段階において、前記第２ワードラインに接続する少なくとも１つのメモリセルがプログラムされなかったことが示されると、第３読み出し動作を実行することを指示する命令ロジックを前記メモリ素子に伝送する段階をさらに含み、前記第３読み出し動作は前記第１メモリセルを読み出すことを特徴とする請求項１７に記載の不揮発性メモリ装置の読み出し方法。
【請求項１９】
前記第１読み出し動作は、前記第２読み出し動作及び第３読み出し動作より短い時間の間に行われることを特徴とする請求項１８に記載の不揮発性メモリ装置の読み出し方法。
【請求項２０】
前記第１読み出し動作中の感知動作の時間は、前記第２読み出し動作及び前記第３読み出し動作中の感知動作の時間より短いことを特徴とする請求項１９に記載の不揮発性メモリ装置の読み出し方法。
【請求項２１】
前記第２読み出し動作は、前記第１読み出し動作による出力に基づいて所定時間の間に行われることを特徴とする請求項１６に記載の不揮発性メモリ装置の読み出し方法。
【請求項２２】
前記第１読み出し動作は、前記第１メモリセルがカップリングされことを前記第１読み出し動作が示すと、前記第２読み出し動作と同じ時間の間に行われ、前記第１読み出し動作は、前記第１メモリセルがカップリングされなかったことを前記第１読み出し動作が示すと、前記第２読み出し動作の時間より短い時間の間に行われることを特徴とする請求項２１に記載の不揮発性メモリ装置の読み出し方法。
【請求項２３】
前記第１読み出し動作中の感知動作の時間は、前記第１メモリセルがカップリングされなかったことを前記第１読み出し動作が示すと、前記第２読み出し動作及び前記第３読み出し動作中の感知動作の時間より短いことを特徴とする請求項２２に記載の不揮発性メモリ装置の読み出し方法。
【請求項２４】
ワードラインに連結された行とビットラインに連結された列に配列された不揮発性メモリセルと、
第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信するように構成された制御ロジックと、
を備え、
前記制御ロジックは前記要請に応答して第２ワードラインと接続する少なくとも１つのメモリセルに対する第１読み出し動作を実行するように構成され、
前記第２ワードラインはワードラインプログラム順序によって、前記第１ワードラインに続いて前記第１読み出し動作が第１時間の間に実行され、
前記制御ロジックは前記第１読み出し動作による出力に基づいて前記第１メモリセルに対する第２読み出し動作を実行するように構成され、前記第２読み出し動作は第２時間の間に行われ、前記第１時間は前記第１メモリセルがカップリングされなかったことを前記第１読み出し動作が示すと、前記第２時間より短いことを特徴とする不揮発性メモリ装置。
【請求項２５】
請求項２４に記載の不揮発性メモリ装置と、
前記第２読み出し動作による出力を処理するプロセッサーと、
を備えることを特徴とする電子装置。
【請求項２６】
カードインターフェイスと、
前記カードインターフェイスと請求項２４に記載の不揮発性メモリ装置間のデータ交換を制御する制御器と、
を備えることを特徴とするメモリカード。
【請求項２７】
ＲＡＩＤアレイを構成し、それぞれ少なくとも１つのメモリ素子、および接続する前記少なくとも１つのメモリ素子の作動を制御するメモリ制御器を有する複数のメモリモジュールと、
前記複数のメモリモジュールの作動を制御するＲＡＩＤコントローラと、
を備え、
前記メモリ素子は、請求項２４に記載の不揮発性メモリ装置であることを特徴とするデータ格納装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、より具体的には不揮発性メモリ装置及びその読み出し方法に関する。
【背景技術】
【０００２】
半導体メモリは、衛星から大衆消費電化製品まで幅広い範囲に応用されているマイクロプロセッサーやコンピューターのようなデジタルロジック設計にとって最も必要不可欠なマイクロ素子である。したがって、高集積度及び高速化のための縮小によって得られるプロセス技術の向上、及び技術開発を含む半導体メモリの製造技術の進歩は、他のデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、スタティックランダムアクセスメモリの場合、ロジック情報は双安定フリップフロップのロジック状態を設定することによって、格納される。また、ダイナミックランダムアクセスメモリの場合、ロジック情報はキャパシターの充電を通じて格納される。揮発性半導体メモリ装置の場合、電力が印加される間にデータが格納され、または読み出され、電力が遮断されるとデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のような不揮発性半導体メモリ装置は、電力が遮断されてもデータを格納できる。不揮発性メモリに格納されているデータは、永久的に格納できるか、或いは再プログラムできる。不揮発性半導体メモリ装置は、コンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードを格納するために使用されている。単一チップに揮発性メモリ及び不揮発性メモリを組み合わせることにより、読み書きが速く、かつ再プログラムできる不揮発性ＳＲＡＭ（ｎｖＳＲＡＭ）のような装置も使用されている。さらに、応用分野に最適化した性能を有するために幾つかの追加的なロジック回路を含む特別なメモリ構造が開発されてきた。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体的に消去及び書込みが容易でないので、一般の使用者が記憶内容を新しくするのが容易でない。これに反して、ＥＥＰＲＯＭは電気的に消去及び書込みが可能であるので、継続的な更新が必要であるシステムプログラミングや補助記憶装置としての応用が拡大されている。
【０００６】
また、高容量不揮発性メモリに対する要求が増加している。このような要求を満足するために多様な技術が提案されている。このような技術の中の１つは、メモリセルに格納されるデータビットの数を増加させることである。メモリセルに格納されるデータビットの増加又はメモリセルの集積度の増加は多様な干渉を発生させる。このような干渉の１つは、隣接するメモリセルの間に生じる寄生キャパシタンスカップリングである。キャパシタンスカップリングは、一般的に、列方向のビットラインカップリングと行方向のワードラインカップリングを含む。ワードラインカップリングでは、ｎ番目ワードラインに対するプログラム動作が実行された後、（ｎ＋１）番目ワードラインに対するプログラム動作が実行される時、（ｎ＋１）番目ワードラインに連結されたメモリセルの閾値電圧が、ｎ番目ワードラインに連結されたメモリセルの閾値電圧の変化によって変化する。その結果、ｎ番目ワードラインに連結されたメモリセルの閾値電圧ばらつきが広くなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６８５８９０６号公報
【特許文献２】米国公開特許第２００４−０１６９２３８号公報
【特許文献３】米国公開特許第２００６−０１８０８５１号公報
【特許文献４】韓国特許第１０−６７３０２０号公報
【特許文献５】米国特許第７５２９１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、読み出し性能を向上可能な不揮発性メモリ装置及びその読み出し方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、要請に応答して第２ワードラインと接続する少なくとも１つのメモリセルに対する第１読み出し動作を実行する段階と、を含む。第２ワードラインでは、ワードラインプログラム順序によって第１ワードラインに続いて、第１読み出し動作を第１時間の間に実行される。不揮発性メモリ装置の読み出し方法は、第１読み出し動作による出力に基づいて第１メモリセルに対する第２読み出し動作を実行する段階をさらに含む。第２読み出し動作は、第２時間の間に行われ、第１時間と第２時間とは互いに異なる。
【００１０】
また、本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、第２ワードラインの少なくとも１つのメモリセルに対する第１読み出し動作を実行することによって、第１メモリセルがカップリングされた状態であるか否かを判別する段階と、を含む。第２ワードラインでは、ワードラインプログラム順序によって第１ワードラインに続いて、第１読み出し動作を第１時間の間に行われる。不揮発性メモリ装置の読み出し方法は、第１読み出し動作による出力に基づいて第１メモリセルに対する第２読み出し動作を実行する段階をさらに含む。第２読み出し動作は第２時間の間に行われ、第１時間と異なる。
【００１１】
また、本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたか否かを判別する段階と、を含む。第２ワードラインは、ワードラインプログラム順序によって第１ワードラインの次に続いて読み出される。不揮発性メモリ装置の読み出し方法は、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことを判別する段階が示すと、第１メモリセルに対応する第２ワードラインのメモリセルに対する第１読み出し動作を実行する段階をさらに含む。第１読み出し動作は、第１時間の間に行われる。第２読み出し動作は、（１）判別する段階が第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことを判別するか否かと、（２）第１読み出し動作による出力の中で少なくとも１つの出力に基づいて第１メモリセルに対して実行される。
【００１２】
また、本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、要請に応答して第２ワードラインと接続する少なくとも１つのメモリセルに対する第１読み出し動作を実行する段階と、を含む。第２ワードラインは、ワードラインプログラム順序によって第１ワードラインに続いて、第１読み出し動作を第１時間の間に行われる。不揮発性メモリ装置の読み出し方法は、第１読み出し動作による出力に基づいて第１メモリセルに対する第２読み出し動作を実行する段階をさらに含む。第２読み出し動作は、第２時間の間に行われ、第１時間は第１読み出し動作によって第１メモリセルがカップリングされなかったことを示すと、第２時間より短い。
【００１３】
また，本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信する段階と、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたか否かを判別する段階と、を含む。第２ワードラインは、ワードラインプログラム順序によって第１ワードラインの次に続いて読み出される。不揮発性メモリ装置のメモリセルを読み出し方法は、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことを判別する段階が示すと、第１メモリセルに対応する第２ワードラインのメモリセルに対する第１読み出し動作を実行する段階をさらに含む。第１読み出し動作は第１時間の間に行われる。第２読み出し動作は、（１）判別する段階が第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたか否かを判別し、（２）第１読み出し動作による出力の中で少なくとも１つの出力に基づいて第１メモリセルに対して実行される。第２読み出し動作は第２時間の間に行われ、第１時間は第１読み出し動作により第１メモリセルがカップリングされなかったことを示すと、第２時間より短い。
【００１４】
また、本発明によると、不揮発性メモリ装置の読み出し方法は、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請に応答してマップをアクセスする段階を含む。マップはいずれのワードラインがプログラムされた少なくとも１つのメモリセルを有するか否かを示す。不揮発性メモリ装置のメモリセルの読み出し方法は、第２ワードラインに属する少なくとも１つのメモリセルがプログラムされたことを示すと、第１読み出し動作および第２読み出し動作を実行する段階をさらに含む。第１読み出し動作は、第１メモリセルに対応する第２ワードラインに接続する少なくとも１つのメモリセルを読み出し、第２ワードラインはワードラインプログラム順序によって第１ワードラインに続いて第２読み出し動作を第１読み出し動作による出力に基づいて第１メモリセルを読み出す。
【００１５】
また、本発明によると、不揮発性メモリ装置は、ワードラインに連結された複数の行と複数のビットラインに連結された複数の列に配列された不揮発性メモリセルと、第１ワードラインと接続する第１メモリセルに格納されたデータを読み出すための要請を受信するように構成された制御ロジックと、を含む。制御ロジックは、要請に応答して第２ワードラインと接続する少なくとも１つのメモリセルに対する第１読み出し動作を実行するように構成される。第２ワードラインはワードラインプログラム順序によって第１ワードラインに続いて第１読み出し動作を第１時間の間に実行される。制御ロジックは第１読み出し動作による出力に基づいて第１メモリセルに対する第２読み出し動作を実行するように構成される。第２読み出し動作は第２時間の間に行われ、第１時間は第１メモリセルがカップリングされなかったことを第１読み出し動作が示すと、第２時間より短い。
【００１６】
また、本発明によると、不揮発性メモリ装置は、電子装置、メモリカード、データ格納装置等、及びメモリ装置の実施形態を含む関連された動作方法、又は本発明による読み出し方法が適用される。
【００１７】
また、本発明によると、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされたことが示されると、第１メモリセルに対応する第２ワードラインと接続するメモリセルに対する第３読み出し動作を実行する段階をさらに含み、第２読み出し動作は、第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて第１メモリセルを読み出す。
【００１８】
また、本発明によると、第２読み出し動作は、第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて第１セットの読み出し電圧または第２セットの読み出し電圧のいずれかを利用して第１メモリセルを読み出し、第２セットの読み出し電圧の各々は第１セットの読み出し電圧より高い。
【００１９】
また、本発明によると、第２読み出し動作は、第１メモリセルに対応するメモリセルがカップリングされなかったことを第１メモリセルに対応するメモリセルのプログラムされた状態が示すと、第１セットの読み出し電圧を利用して第１メモリセルを読み出し、第１メモリセルに対応するメモリセルがカップリングされたことを第１メモリセルに対応するメモリセルのプログラムされた状態が示すと、第２セットの読み出し電圧を利用して第１メモリセルを読み出す。
【００２０】
また、本発明によると、第２読み出し動作は、第１メモリセルに対応するメモリセルのプログラムされた状態に基づいて第１セットの読み出し電圧または第２セットの読み出し電圧のいずれかを利用して第１メモリセルを読み出し、第２セットの読み出し電圧の各々は第１セットの読み出し電圧より高い。
【００２１】
また、本発明によると、第２読み出し動作は、（１）第１メモリセルに対応するメモリセルが消去状態にあるか、または、（２）第１メモリセルが第１メモリセルに対応するメモリセルとカップリングされなかったことを第１メモリセルに対応するメモリセルにプログラムされると、第１セットの読み出し電圧を利用して第１メモリセルを読み出し、第２読み出し動作は、第１メモリセルが第１メモリセルに対応するメモリセルとカップリングされたことを第１メモリセルに対応するメモリセルにプログラムされると、第２セットの読み出し電圧を利用して第１メモリセルを読み出す。
【００２２】
また、本発明によると、判別する段階は、第２ワードラインと接続するフラッグメモリセルを読み出す段階を含み、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされるとフラッグメモリセルはプログラムされる。
【００２３】
また、本発明によると、判別する段階は、マップにアクセスする段階を含み、マップはいずれのワードラインがプログラムされた少なくとも１つのメモリセルを有するかを示す。
【００２４】
また、本発明によると、第１読み出し動作のための読み出し命令を伴う第２読み出し動作のための読み出し命令を受信する段階をさらに含む。
【００２５】
また、本発明によると、第１読み出し動作中の感知動作の時間は、第２読み出し動作中の感知動作の時間より少ない。
【００２６】
また、本発明によると、第１読み出し動作及び第２読み出し動作を実行する段階は、第１読み出し動作及び第２読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階を含む。
【００２７】
また、本発明によると、アクセスする段階において、第２ワードラインと接続する少なくとも１つのメモリセルがプログラムされなかったことが示されると、第３読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階をさらに含み、第３読み出し動作は第１メモリセルを読み出す。
【００２８】
また、本発明によると、第１読み出し動作は、第２読み出し動作及び第３読み出し動作より短い時間の間に行われる。
【００２９】
また、本発明によると、第１読み出し動作中の感知動作の時間は、第２読み出し動作及び第３読み出し動作中の感知動作の時間より短い。
【００３０】
また、本発明によると、第２読み出し動作は、第１読み出し動作による出力に基づいて所定時間の間に行われる。
【００３１】
また、本発明によると、第１読み出し動作は、第１メモリセルがカップリングされことを第１読み出し動作が示すと、第２読み出し動作と同じ時間の間に行われ、第１読み出し動作は、第１メモリセルがカップリングされなかったことを第１読み出し動作が示すと、第２読み出し動作の時間より短い時間の間に行われる。
【００３２】
また、本発明によると、第１読み出し動作中の感知動作の時間は、第１メモリセルがカップリングされなかったことを第１読み出し動作が示すと、第２読み出し動作及び第３読み出し動作中の感知動作の時間より短い。
【００３３】
また、本発明によると、電子装置は、請求項２４に記載の不揮発性メモリ装置と、第２読み出し動作による出力を処理するプロセッサーと、を備える。
【００３４】
また、本発明によると、メモリカードは、カードインターフェイスと、カードインターフェイスと請求項２４に記載の不揮発性メモリ装置間のデータ交換を制御する制御器と、を備える。
【００３５】
また、本発明によると、データ格納装置は、ＲＡＩＤアレイを構成し、それぞれ少なくとも１つのメモリ素子、および接続する前記少なくとも１つのメモリ素子の作動を制御するメモリ制御器を有する複数のメモリモジュールと、複数のメモリモジュールの作動を制御するＲＡＩＤコントローラと、を備え、複数のメモリモジュールが有するメモリ素子は、請求項２４に記載の不揮発性メモリ装置である。
【発明の効果】
【００３６】
本発明の不揮発性メモリ装置の読み出し方法では、閾値電圧ばらつきが広くなることによって生じる読み出しエラーが減少すると同時に読み出し性能を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の例示的な実施形態による不揮発性メモリ装置の一部を示す図面である。
【図２】ワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
【図３】（ｎ＋１）番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にｎ番目ワードラインのメモリセルと接続する閾値電圧分布を示す図面である。
【図４】カップリングされた、そしてカップリングされなかったメモリセルを含む図３の全体閾値電圧ばらつきを示す図面である。
【図５Ａ】本発明の一実施形態による不揮発性メモリ装置の感知方式を説明するための図面である。
【図５Ｂ】本発明の一実施形態による不揮発性メモリ装置の感知方式を説明するための図面である。
【図６Ａ】本発明の一実施形態による不揮発性メモリ装置のデータリカバリー読み出し方法を説明するためのフローチャートである。
【図６Ｂ】図６ＡのＳ１１０段階を説明するためのフローチャートである。
【図７Ａ】図６Ａ及び図６Ｂで説明された第２ワードラインに対する読み出し動作を説明するための図面である。
【図７Ｂ】図６Ａで説明された第１ワードラインに対する読み出し動作を説明するための図面である。
【図８】選択されたワードラインの上位ワードラインに対して誤って読み出されたメモリセルが選択されたワードラインに対する読み出し動作の時にエラーと判別される確率を示す図面である。
【図９】カップリングされたメモリセルとカップリングされなかったメモリセルを分類するための動作を概略的に説明するための図面である。
【図１０】本発明の一実施形態による不揮発性メモリ装置の読み出し方法が適用される不揮発性メモリ装置を概略的に示すブロック図である。
【図１１】本発明の一施形態による不揮発性メモリ装置のデータリカバリー読み出し方法を説明するためのブロック図である。
【図１２Ａ】図１１で説明されたメモリ制御器の動作を説明するためのフローチャートである。
【図１２Ｂ】図１１で説明されたメモリ制御器によって生成される他の読み出し命令を示す図面である。
【図１３】図１１で説明された不揮発性メモリ装置の動作を説明するためのフローチャートである。
【図１４】本発明の一実施形態による不揮発性メモリ装置を含むデータ格納装置を概略的に示すブロック図である。
【図１５】図１４に示された制御器を概略的に示すブロック図である。
【図１６】本発明の一実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
【図１７】図１６に示された半導体ドライブを利用するストレージを概略的に示すブロック図である。
【図１８】図１６に示された半導体ドライブを利用する格納サーバーを概略的に示すブロック図である。
【図１９】本発明の一実施形態による不揮発性メモリ装置が適用されるデータ格納装置のシステムを概略的に示す図面である。
【図２０】本発明の一実施形態による不揮発性メモリ装置が適用されるデータ格納装置のシステムを概略的に示す図面である。
【図２１】本発明の一実施形態による不揮発性メモリ装置が適用されるデータ格納装置のシステムを概略的に示す図面である。
【図２２】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２３】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２４】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２５】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２６】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【発明を実施するための形態】
【００３８】
本発明の長所及び特徴、及びそれを達成する方法は、添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されることなく他の形態に具体化できる。本実施形態は、単に本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。
【００３９】
図面において、本発明の実施形態は示された特定形態に制限されることはなく、説明を明確にするために誇張されている。また明細書全体において同一な参照番号により表示された部分は同一な構成要素を示す。
【００４０】
本明細書で「及び／又は」という表現は、前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。また、「連結される／結合される」という表現は、他の構成要素と直接的に連結されるか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用される。本明細書で単数形は特別に言及しない限り複数形も含む。また、明細書で使用される「含む」又は「包含する」により言及された構成要素、段階、動作及び素子は、１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。
【００４１】
本明細書で、「ｎ番目ワードライン」、「選択されたワードライン」、「読み出し要請されたワードライン」等は、読み出し要請されたデータが格納されたメモリセルと接続するワードラインを称するために使用される。「（ｎ＋１）番目ワードライン」、「隣接するワードライン」、「読み出し要請されたワードラインの上位ワードライン」、「上位ワードライン」等は、読み出し要請されたデータが格納されたメモリセルにワードラインカップリングを発生させるメモリセルと接続するワードラインを称するために使用される。
【００４２】
（一実施形態）
図１は、一実施形態による不揮発性メモリ装置の一部を示す図面である。図１はＮＡＮＤ構造を有する不揮発性メモリを示している。しかし、ここで説明される一実施形態はこの実施形態に制限されない。図１に示したように、メモリアレイ１００はワードラインＷＬ１〜ＷＬｉとビットラインＢＬ１〜ＢＬｊとを含む。メモリアレイ１００はストリング（又は、ＮＡＮＤストリング）ＳＴＲ１〜ＳＴＲｊを含み、各ＮＡＮＤストリングはメモリセル（又は、不揮発性メモリセル）ＭＣ１〜ＭＣｊを含む。メモリセルはワードラインＷＬ１〜ＷＬｊとビットラインＢＬ１〜ＢＬｊとの交差領域に各々配列される。ＮＡＮＤストリング各々のメモリセルはストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間に直列連結される。ストリング選択トランジスタＳＳＴはビットライン（例えば、ＢＬ１）とストリング選択ラインＳＳＬとの交差領域に配列され、接地選択トランジスタＧＳＴはビットラインＢＬ１と接地選択ラインＧＳＴとの交差領域に配列される。
【００４３】
図１に示したように、各ＮＡＮＤストリングにおいて、接地選択トランジスタＧＳＴのソースは、共通ソースラインＣＳＬに連結され、接地選択トランジスタＧＳＴのドレーンは、対応するＮＡＮＤストリング（例えば、ＳＴＲ１）のメモリセルＭＣ１のソースに連結される。ストリング選択トランジスタＳＳＴのドレーンは、対応するビットラインＢＬ１に連結され、ストリング選択トランジスタＳＳＴのソースは、対応するＮＡＮＤストリングＳＴＲ１のメモリセルＭＣｉのドレーンに連結される。
【００４４】
多様な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中で１つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、複数のアレイが多層に積層されるスタックフラッシュ構造、ソース−ドレーンがないフラッシュ構造、ピン−タイプフラッシュ構造、等を含む。
【００４５】
図１には図示しないが、以後説明するように、メモリアレイ１００は、メモリセルにデータを書込むための、そしてメモリセルからデータを読み出すための多様な回路（図１０参照）に連結される。
【００４６】
図２はワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
【００４７】
ワードラインカップリングを減らすためのプログラム方法は、説明の便宜上、メモリセルが下位ＬＳＢデータと上位ＭＳＢデータとを構成する２ビットデータを格納すると仮定して説明する。しかし、実施形態は２ビットデータを格納するメモリセル（マルチビットメモリセル）に制限されない。実施形態において、マルチビットメモリセルに格納されるデータビットの数が２より大きいか、或いは小さいことがあり得る。図２で、曲線２１０−０、２１０−１は下位ページプログラム手続以後のメモリセルに対する閾値電圧ばらつきを示し、曲線２２０−０、２２０−１、２２０−２、２２０−３は上位ページプログラム手続以後のメモリセルに対する閾値電圧ばらつきを示す。
【００４８】
下位ページ及び上位ページがプログラムされた後、図２に示したように、メモリセルは４つのデータ状態Ｅ、Ｐ１、Ｐ２、Ｐ３の中でいずれか１つにプログラムされる。図２に示された方法において、下位ページがプログラムされた後、閾値電圧ばらつき２１０−０に属するメモリセルは閾値電圧ばらつき２２０−０又は閾値電圧ばらつき２２０−１にプログラムされ、下位ページがプログラムされた後閾値電圧ばらつき２１０−１に属するセルは閾値電圧ばらつき２２０−２又は閾値電圧ばらつき２２０−３にプログラムされる。ｎ番目ワードラインのメモリセルの閾値電圧は、（ｎ＋１）番目ワードラインのメモリセルに上位ページがプログラムされる時、移動される。即ち、ｎ番目ワードラインのメモリセルの閾値電圧ばらつきは（ｎ＋１）番目ワードラインのメモリセルに上位ページがプログラムされる以前と比較すると、ワードラインカップリングによって広くなる。閾値電圧ばらつきが広くなる理由は（ｎ＋１）番目ワードラインのメモリセルに上位ページがプログラムされる時、ｎ番目ワードラインのメモリセルがワードラインカップリングを全て経験することではなく選択的に経験するためである。
【００４９】
一実施形態において、（ｎ＋１）番目ワードラインのメモリセルの中でデータ状態Ｐ１、Ｐ３を有するメモリセルはｎ番目ワードラインのメモリセルにカップリングさせるメモリセルと指称し、（ｎ＋１）番目ワードラインのメモリセルの中でデータ状態Ｅ、Ｐ２を有するメモリセルはｎ番目ワードラインのメモリセルにカップリングさせないメモリセルと指称する。このような定義によれば、ｎ番目ワードラインのメモリセルはカップリングされたメモリセルとカップリングされなかったメモリセルとで構成される。このような理由で、閾値電圧ばらつきが広くなる。ｎ番目ワードラインのメモリセルにワードラインカップリングを発生させる（ｎ＋１）番目ワードラインに対するプログラム動作はアドレススクランブル方式にしたがって可変的に決定される。
【００５０】
図３は、（ｎ＋１）番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にｎ番目ワードラインのメモリセルと接続する閾値電圧分布を示す図面である。
【００５１】
図３に示された例は（ｎ＋１）番目ワードラインのメモリセルがプログラムされる以前（即ち、ワードラインカップリング以前）ｎ番目ワードラインのメモリセルと接続する２つの隣接する閾値電圧分布２３０−０、２３０−１を示す。図３には単なる２つの閾値電圧ばらつきが示されている。しかし、セル当りビット数にしたがってさらに多い閾値電圧ばらつきが存在するのはよく理解できるであろう。閾値電圧ばらつきの数はメモリセルに格納されるデータビットの数に基づいて決定される。例えば、ｍビットデータ（ｍは２又はそれより大きい整数）がメモリセルに格納される時、２ｍ個の閾値電圧ばらつきが生じる。
【００５２】
図３に示された閾値電圧ばらつき２３１−０、２３１−１は（ｎ＋１）番目ワードラインのメモリセルがプログラムされる時、生じるワードラインカップリングに対応する閾値電圧移動を経験した以後のｎ番目ワードラインのメモリセルと接続する閾値電圧ばらつきを示す。閾値電圧ばらつき２３１−０、２３１−１は（ｎ＋１）番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリングを経験し、そして経験しないメモリセルに対する全体閾値電圧ばらつきを示す。
【００５３】
図４はカップリングされたメモリセル及びカップリングされなかったメモリセルを含む図３の全体閾値電圧ばらつきを示す図面である。
【００５４】
図４に示すように、閾値電圧ばらつき２３３−０、２３３−１はワードラインカップリングによる閾値電圧移動を経験しない（又は、カップリングされない）メモリセルの閾値電圧ばらつきを示す。閾値電圧ばらつき２３５−０、２３５−１はワードラインカップリングによる閾値電圧移動を経験した（又は、カップリングされた）メモリセルの閾値電圧ばらつきを示す。即ち、閾値電圧ばらつき２３５−０、２３５−１はデータ状態２３３−０、２３３−１へプログラムされたメモリセルの閾値電圧移動を示す。
【００５５】
ｎ番目ワードラインのプログラムされたメモリセルは、（ｎ＋１）番目ワードラインのメモリセルのプログラムによって経験する閾値電圧移動にしたがって、カップリングされなかった閾値電圧ばらつき２３３−０、２３３−１に又はカップリングされた閾値電圧ばらつき２３５−０、２３５−１に属する。図４に示したように、読み出し電圧ＤＲ１はカップリングされなかったメモリセルを読み出すため、即ち、閾値電圧分布２３３−０、２３３−１内のメモリセルを区分するために使用され得る。読み出し電圧ＤＲ２はカップリングされたメモリセルを読み出すために、即ち、閾値電圧分布２３５−０、２３５−１内のメモリセルを区分するために使用され得る。
【００５６】
ワードラインカップリングによって生じる読み出しエラーを減らすために読み出し電圧ＤＲ１、ＤＲ２を利用して１つの閾値電圧ばらつき（又は、データ状態）（カップリングされた散布とカップリングされなかった散布とで構成される）に対して２回の読み出し動作が行われる。例えば、読み出し電圧ＤＲ１を利用する読み出し動作はカップリングされなかった散布２３３−０、２３３−１に属するメモリセルを区分するために行われ、読み出し電圧ＤＲ２を利用する読み出し動作はカップリングされた散布２３５−１、２３５−１に属するメモリセルを区分するために行われる。読み出し電圧ＤＲ１を利用して読み出すメモリセルと読み出し電圧ＤＲ２を利用して読み出すメモリセルは上位ワードラインのメモリセルがプログラムされたか否かにしたがって区分され、これは以下に詳細に説明される。結果的に、選択されたワードラインのメモリセルに対する読み出し動作に先に選択されたワードラインの上位ワードライン（又は、隣接するワードライン）のメモリセルに対する読み出し動作が先に行われる。上述した一連の読み出し動作を「データリカバリー読み出し動作（ｄａｔａ  ｒｅｃｏｖｅｒ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）」と称する。これは以下に詳細に説明される。
【００５７】
図５Ａ及び図５Ｂは、一実施形態による不揮発性メモリ装置の感知方式を説明するための図面である。
【００５８】
一実施形態による不揮発性メモリ装置の読み出し動作は互に異なる感知方式の中でいずれか１つを利用して行われる。例えば、図５Ａに示したように、感知方式は正常感知方式（ｎｏｒｍａｌ  ｓｅｎｓｉｎｇ  ｍａｎｎｅｒ）と加速感知方式（ａｃｃｅｌｅｒａｔｅｄ  ｓｅｎｓｉｎｇ  ｍａｎｎｅｒ）とを含む。２ステップ感知方式として、正常感知方式は粗い感知動作（ｃｏａｒｓｅ  ｓｅｎｓｉｎｇ  ｏｐｅｒａｔｉｏｎ）と精巧な感知動作（ｆｉｎｅ  ｓｅｎｓｉｎｇ  ｏｐｅｒａｔｉｏｎ）とを含む。粗い感知動作と精巧な感知動作との各々はビットラインプリチャージ（又は、セットアップ）区間、ビットラインデヴェロップ区間、ラッチ区間、及び放電区間を含む。粗い感知動作の間に、選択されたワードラインのメモリセルの各々がオンセルであるか、或いはオフセルであるかが判別される。精巧な感知動作はＣＳＬノイズによって、粗い感知動作の時、オフセルと判別されたメモリセルの中でオンセルを判別するために行われる。この時、粗い感知動作でオンセルと判別されたメモリセルに対するビットラインセットアップは省略される。即ち、オンセルと判別されたメモリセルのビットラインはプリチャージされない。例えば、オンセルと判別されたメモリセルのビットラインは接地電圧に設定される。これは粗い読み出し動作の時、オンセルと判別されたメモリセルは継続してオンセルと維持されることを意味する。
【００５９】
一実施形態による不揮発性メモリ装置において、粗い感知動作と精巧な感知動作とは読み出し電圧が選択されたワードラインへ印加された状態で連続的に行われる。
【００６０】
図５Ａに示したように、１ステップ感知方式として、加速感知方式は共通ソースラインノイズ（以下、「ＣＳＬノイズ」と称する）の観点で正常感知方式と異なる。ＣＳＬノイズはオンセルであるメモリセルがオフセルと判別されるようにする。このような理由で、粗い感知動作の間にオンセルであるメモリセルがＣＳＬノイズによってオフセルと判別され得る。ＣＳＬノイズを発生させる複数のオンセルが粗い感知動作を通じて除去されることによって、オフセルと誤りに判別されたメモリセルは精巧な感知動作の時、再びオンセルと判別される。このような理由で、精巧な感知動作はＣＳＬノイズとは無関係に行われる。したがって、精巧な感知動作を含む正常感知方式はＣＳＬノイズに無関係な（又は、影響を受けない）感知動作として定義され、加速感知方式はＣＳＬノイズに依存する（又は、影響を受ける）感知動作として定義される。即ち、図５Ａに示したように、ＣＳＬノイズに依存する（又は、影響を受ける）感知動作を実行するのにかかる時間Ｔ２はＣＳＬノイズに無関係な（又は、影響を受けない）感知動作を実行するのにかかる時間Ｔ１より短い。
【００６１】
他の例として、複数の感知方式はビットラインのプリチャージ電圧が十分に印加されるのにかかる時間（即ち、ビットラインデヴェロップ時間）を基準として分類され得る。図５Ｂに示したように、読み出し要請されたワードラインの上位ワードラインに対するビットラインデヴェロップ時間Ｔ４ａは読み出し要請されたワードラインに対するビットラインデヴェロップ時間Ｔ３ａより短く設定される。したがって、図５Ｂに示したように、ＣＳＬノイズに依存する（又は、影響を受ける）感知動作を実行するのにかかる時間Ｔ４はＣＳＬノイズに無関係な（又は、影響を受けない）感知動作を実行するのにかかる時間Ｔ３より短い。デヴェロップ時間が相対的に短くなった感知方式はＣＳＬノイズの影響を受ける。即ち、デヴェロップ時間が相対的に短くなった感知方式はＣＳＬノイズに依存する感知方式である。これに反して、読み出し要請されたワードラインに対する感知方式はＣＳＬノイズの影響を受けない感知方式、即ち、ＣＳＬノイズに無関係な感知方式である。
【００６２】
図示しないが、読み出し要請されたワードラインの上位ワードラインに対する読み出し動作は粗い感知動作と精巧な感知動作とを利用して行われることができる。このような場合、粗く、かつ精巧な感知動作の各々の区間（例えば、ビットラインプリチャージ区間、ビットラインデヴェロップ区間、ラッチ区間、等）の中でいずれか１つを行うのにかかる時間を減らすことによって読み出し要請されたワードラインの上位ワードラインに対する読み出し時間を減らすことができる。
【００６３】
図６Ａは、一実施形態による不揮発性メモリ装置の読み出し方法を説明するためのフローチャートであり、図６Ｂは図６ＡのＳ１１０段階を説明するためのフローチャートである。図７Ａは図６Ａ及び図６Ｂで説明された第２ワードラインに対する読み出し動作を説明するための図面であり、図７Ｂは図６Ａで説明された第１ワードラインに対する読み出し動作を説明するための図面である。以下、一実施形態による不揮発性メモリ装置の読み出し方法を図面に基づいて詳細に説明する。
【００６４】
先ず、図６Ａを参照すれば、Ｓ１００段階で、第１ワードラインに対する読み出し要請が入力される。Ｓ１１０段階で、読み出し要請に応答して第１ワードラインに隣接する第２ワードラインに対する読み出し動作が行われる。これと同時に、第２ワードラインのメモリセルがプログラムされたか否かが判別される。第１ワードラインに隣接する第２ワードラインは第１ワードラインのメモリセルにワードラインカップリングを発生させるメモリセルと連結されたワードラインである。例えば、第２ワードラインは第１ワードラインの直ちに上に位置したワードラインである。第２ワードラインに対する読み出し動作は、例えば、図５Ａ及び図５Ｂで説明された加速感知方式を利用して行われる。第２ワードラインに対する読み出し動作が図６Ｂ及び図７Ａを参照して詳細に説明される。
【００６５】
図６Ｂ及び図７Ａを参照すれば、Ｓ１１１段階で、第２ワードラインに読み出し電圧ＲＤ１が印加された状態で第２ワードラインのメモリセルのデータ状態が読み出される。この時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布２３５−１に対応する消去状態Ｅである。Ｓ１１２段階で、読み出し電圧ＲＤ１を利用して行われた読み出し動作を通じて読み出されたデータの一部に基づいて、第２ワードラインのメモリセルがプログラムされたか否かが判別される。例えば、第２ワードラインに対する読み出し動作の時、第２ワードラインに連結されたフラッグセルのデータ状態もやはり読み出される。第２ワードラインのメモリセルがプログラムされたか否かはフラッグセルのデータ状態に基づいて判別される。フラッグセルのデータ状態は第２ワードラインへ読み出し電圧ＲＤ１が印加された状態で第２ワードラインのメモリセルのデータ状態を読み出す時、読み出される。
【００６６】
仮に第２ワードラインのメモリセルがプログラムされたことをフラッグセルのデータ状態が示すと、図６Ｂに示したように、手続はＳ１１３段階へ進行する。Ｓ１１３段階では、第２ワードラインに読み出し電圧ＲＤ２が印加された状態で第２ワードラインのメモリセルのデータ状態が読み出される。この時、以前の読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作は禁止される。これは以前の読み出し動作の時、オンセルと判別されたメモリセルのビットラインを接地電圧に設定することによって達成される。これは以前の読み出し動作の時、オフセルと判別されたメモリセルに対してのみに感知動作が行われることを意味する。読み出し電圧ＲＤ２を利用して行われる読み出し動作の時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布３１０−１に対応するプログラム状態Ｐ１である。
【００６７】
最後に、Ｓ１１４段階で、第２ワードラインに読み出し電圧ＲＤ３が印加された状態で第２ワードラインのメモリセルのデータ状態が読み出される。同等に、読み出し電圧ＲＤ１、ＲＤ２を利用して行われた以前読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作は禁止される。これは以前の読み出し動作の時、オンセルと判別されたメモリセルのビットラインを接地電圧に設定することによって達成される。読み出し電圧ＲＤ３を利用して行われる読み出し動作の時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布３１０−２に対応するプログラム状態Ｐ２である。読み出し電圧ＲＤ３を利用して行われる読み出し動作の時、オフセルと判別されたメモリセルのデータ状態は閾値電圧分布３１０−３に対応するプログラム状態Ｐ３である。
【００６８】
仮にフラッグセルのデータ状態が第２ワードラインのメモリセルがプログラムされなかったことを示すと、手続はＳ１３０段階へ進行する。言い換えれば、仮にフラッグセルのデータ状態が第２ワードラインのメモリセルがプログラムされなかったことを示すと、図６Ｂに示したように、先に説明されたＳ１１３及びＳ１１４段階は省略される。
【００６９】
図２で説明されたように、データ状態Ｐ１、Ｐ３を有するメモリセルはワードラインカップリングを発生させるメモリセルに分類され、データ状態Ｅ、Ｐ２を有するメモリセルはワードラインカップリングを発生させないメモリセルに分類される。例えば、ビットラインに各々連結されたページバッファーは第２ワードラインに対する読み出し動作の結果にしたがって「０」又は「１」に設定されるラッチを各々含む。データ状態Ｐ１、Ｐ３を有するメモリセルに対応するページバッファーのラッチは「０」（又は「１」）に設定され、データ状態Ｅ、Ｐ２を有するメモリセルに対応するページバッファーのラッチは「０」（又は「１」）に設定され得る。
【００７０】
第２ワードラインのメモリセルがプログラムされたと判別される時、即ち、読み出し電圧ＲＤ１、ＲＤ２、ＲＤ３を利用する読み出し動作が実行された後、手続はＳ１２０段階へ進行する。Ｓ１２０段階で行われる読み出し動作はワードラインカップリングされなかったメモリセルとワードラインカップリングされたメモリセルに対して各々行われる。これは図７Ｂを参照して詳細に説明される。
【００７１】
先に説明されたように、そして図７Ｂに示したように、閾値電圧ばらつき２３５−１、３１０−１、３１０−２、３１０−３の各々はワードラインカップリングされなかったメモリセルの散布とワードラインカップリングされたメモリセルの散布とを含む。例えば、閾値電圧ばらつき２３５−１はワードラインカップリングされなかったメモリセルの散布３１３−０とワードラインカップリングされたメモリセルの散布３１５−０とを含む。閾値電圧ばらつき３１０−１はワードラインカップリングされなかったメモリセルの散布３１３−１とワードラインカップリングされたメモリセルの散布３１５−１とを含む。閾値電圧ばらつき３１０−２はワードラインカップリングされなかったメモリセルの散布３１３−２とワードラインカップリングされたメモリセルの散布３１５−２とを含む。閾値電圧ばらつき３１０−３はワードラインカップリングされなかったメモリセルの散布３１３−３とワードラインカップリングされたメモリセルの散布３１５−３とを含む。
【００７２】
読み出し順序は、要請された読み出し動作が下位ページと関連されたか、又は上位ページと関連されたかによって、そしてビット順序（ｂｉｔ  ｏｒｄｅｒｉｎｇ）によって決定される。１つのメモリセルに２ビットデータが格納され、「１１」、「０１」、「００」、「１０」のビット順序が使用されると仮定する。このような仮定によれば、下位ページは読み出し電圧ＤＲ３、ＤＲ４を利用する読み出し動作を通じて読み出され、上位ページは読み出し電圧ＤＲ１、ＤＲ２を利用する読み出し動作と読み出し電圧ＤＲ５、ＤＲ６を利用する読み出し動作を通じて読み出される。ビット順序がここに開示されたことに制限されないことはよく理解できるであろう。説明の便宜上、下位ページに対する読み出し動作が要請されたと仮定する。このような場合、先ず、読み出し電圧ＤＲ３を利用する読み出し動作が閾値電圧分布３１３−１、３１３−２に属するメモリセルを区別するために行われ、その次に読み出し電圧ＤＲ４を利用する読み出し動作が閾値電圧分布３１５−１、３１５−２に属するメモリセルを区別するために行われる。読み出し電圧ＤＲ３、ＤＲ４を利用する読み出し動作は先に説明された正常感知方式を通じて行われる。他の例として、読み出し電圧ＤＲ３を利用する読み出し動作は先に説明された正常感知方式を通じて行われ、読み出し電圧ＤＲ４を利用する読み出し動作は先に説明された加速感知方式を通じて行われる。読み出し電圧ＤＲ４を利用する読み出し動作は第１ワードラインのメモリセルの大部分が読み出し電圧ＤＲ３を通じてオンセルと判別されるので、ＣＳＬノイズに無関係に（又は、影響を受けないように）行われる。
【００７３】
読み出し電圧ＤＲ３を利用する読み出し動作は第１ワードラインのメモリセルの中で一部（即ち、カップリングされなかったメモリセル）に対して行われ、読み出し電圧ＤＲ４を利用する読み出し動作は第１ワードラインのメモリセルの中で残り（カップリングされたメモリセル）に対して行われる。カップリングされなかったメモリセルとカップリングされたメモリセルはＳ１１０段階で行われた読み出し動作の結果にしたがって区分される。即ち、カップリングされなかったメモリセルとカップリングされたメモリセルとは第１ワードラインのメモリセルに対応するページバッファーのラッチに格納された値に基づいて区分される。読み出し電圧ＤＲ３が第１ワードラインに印加される間に、カップリングされたメモリセルのビットラインは対応するラッチの値にしたがって接地電圧に設定される。読み出し電圧ＤＲ４が第１ワードラインに印加される間に、カップリングされなかったメモリセルのビットラインは対応するラッチの値にしたがって接地電圧に設定される。以後、手続はＳ１４０段階へ進行し、Ｓ１４０段階ではＳ１２０段階で読み出されたデータが外部へ提供される。
【００７４】
Ｓ１１０段階に戻って、第２ワードラインのメモリセルがプログラムされなかったと判別される時、即ち、読み出し電圧ＲＤ２、ＲＤ３を利用する読み出し動作が省略された後、手続はＳ１３０段階へ進行する。Ｓ１３０段階では第１ワードラインに対する読み出し動作が行われる。第１ワードラインに対する読み出し動作は図５Ａ及び図５Ｂで説明された正常感知方式を通じて行われる。この時、Ｓ１３０段階で行われる読み出し動作の時、第１ワードラインには読み出し電圧ＤＲ３が印加される。他の例として、Ｓ１３０段階で、第１ワードラインのメモリセルのデータ状態を判別するために読み出し電圧ＲＤ２が使用され得る。以後、手続はＳ１４０段階へ進行し、Ｓ１４０段階ではＳ１３０段階で読み出されたデータが外部へ提供される。
【００７５】
先に説明されたように、第２ワードラインのメモリセルに対する読み出し動作はＣＳＬノイズに無関係の感知方式と比較して見る時、相対的に短い読み出し時間を有するＣＳＬノイズに依存する感知方式（ＣＳＬ  ｎｏｉｓｅ−ｄｅｐｅｎｄｅｎｔ  ｓｅｎｓｉｎｇ  ｍａｎｎｅｒ）を通じて行われる。ＣＳＬノイズに依存する（又は、影響を受ける）感知方式を通じて第２ワードラインのメモリセルから読み出されたデータに含まれるエラービットの数はＣＳＬノイズに無関係な（又は、影響を受けない）感知方式を通じて第２ワードラインのメモリセルから読み出されたデータに含まれるエラービットの数と比較して見る時、増加される。ＣＳＬノイズに依存する感知方式によってエラービットに判別されるメモリセルは閾値電圧ばらつきの尾部分に存在する。しかし、閾値電圧ばらつきの尾部分に存在するメモリセルは多くない。言い換えれば、第２ワードラインに対する読み出し動作の時、誤って読み出されたメモリセルが第１ワードラインに対する読み出し動作の時、閾値電圧ばらつきの尾部分に存在しなければ、そのようなメモリセルは読み出しエラーを発生させない。これは以下に詳細に説明される。
【００７６】
一実施形態による不揮発性メモリ装置において、事前の読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作が禁止されない状態で読み出し電圧ＲＤ１、ＲＤ２、ＲＤ３を利用して読み出し動作を実行することができる。
【００７７】
図８は選択されたワードラインの上位ワードラインに対して誤って読み出されたメモリセルが選択されたワードラインに対する読み出し動作の時にエラーと判別される確率を示す図面である。
【００７８】
図８を参照すれば、ＣＳＬノイズに無関係の感知方式の代わりにＣＳＬノイズに依存する感知方式を利用して第２ワードラインに対して読み出し動作が行われる時、閾値電圧分布４１０の斜線をつけた部分４１０−０に含まれたメモリセルはエラーと判別される。エラーと判別されたメモリセルが第１ワードラインに対する読み出し動作の時にエラーと判別される確率は増加される。例えば、ばらつき４２０はＣＳＬノイズに無関係の感知方式を利用して第２ワードラインに対して読み出し動作が行われる時にエラーと判別されたメモリセルが第１ワードラインに対する読み出し動作の時にエラーと判別される確率を示す。散布４２２はＣＳＬノイズに依存する感知方式を利用して第２ワードラインに対して読み出し動作が行われる時にエラーと判別されたメモリセルが第１ワードラインに対する読み出し動作の時にエラーと判別される確率を示す。図８に示したように、たとえエラー確率がばらつき４２０の曲線から４２２の曲線に増加しても、第１ワードラインに印加される読み出し電圧ＤＲを基準としてオフセル即ち、エラーと読み出す確率は存在しない。また、第２ワードラインのメモリセルから読み出されたデータが読み出し要請されたデータでないので、第２ワードラインのメモリセルから読み出されたデータに含まれたエラーは読み出し要請されたデータのエラーに影響を及ぼさない。
【００７９】
図９はカップリングされたメモリセルとカップリングされなかったメモリセルを分類するための動作を概略的に説明するための図面である。
【００８０】
メモリアレイ１００のビットラインＢＬ１〜ＢＬｊにはページバッファーＰＢ１〜ＰＢｊが各々連結される。ページバッファーＰＢ１〜ＰＢｊの各々は読み出し要請されたワードラインＷＬｎに隣接するワードラインＷＬｎ＋１のメモリセルがカップリングを発生させるメモリセルであるか否かを示す値を格納するためのラッチを含む。例えば、図６のＳ１１０段階の読み出し動作の結果として、データ状態Ｐ１、Ｐ３を有するメモリセルに対応するページバッファーのラッチは「０」（又は、「１」）に設定され、データ状態Ｅ、Ｐ２を有するメモリセルに対応するページバッファーのラッチは「１」（又は、「０」）に設定され得る。「０」（又は、「１」）に設定されたラッチを含むページバッファー（例えば、ＰＢ１は図６のＳ１２０段階で行われるＤＲ１読み出し動作の時、対応するビットラインＢＬ１）を接地電圧に設定する。「１」（又は、「０」）に設定されたラッチを含むページバッファー（例えば、ＰＢ２）は図６のＳ１２０段階で行われるＤＲ２読み出し動作の時、対応するビットラインＢＬ２を接地電圧に設定する。読み出し要請されたワードラインＷＬｎのメモリセルはページバッファーＰＢ１〜ＰＢｊのラッチの値に基づいてカップリングされたメモリセルとカップリングされなかったメモリセルに分類される。
【００８１】
図９に示したように、ワードラインＷＬｎ、ＷＬｎ＋１にはフラッグセルＦＣが各々連結される。フラッグセルＦＣの各々は対応するワードラインのメモリセルＭＣがプログラムされたか否かを示すフラッグ情報を格納する。フラッグセルＦＣと連結されたビットラインＦＢＬとにはページバッファーＦＰＢが連結される。本実施形態において、フラッグセルＦＣは対応するワードラインに対する上位ページプログラム動作が行われたか否かを示すフラッグ情報を格納する。
【００８２】
図９に示されたページバッファーは感知動作が実行される間に複数のビットラインのプリチャージ電圧を一定に維持するように構成される。このような場合、ページバッファーの内部ノード（例えば、感知ノードとして知られる）の電圧が変化され、内部ノードの電圧変化がデータ状態として感知される。図９に示されたビットライン構造はオールビットライン構造（Ａｌｌ  Ｂｉｔｌｉｎｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ）である。しかし、本発明が偶奇ビットライン構造（ＥｖｅｎーＯｄｄ  Ｂｉｔｌｉｎｅ  Ａｒｃｈｉｔｅｃｕｔｒｅ）にも適用されることはよく理解できるであろう。偶奇ビットライン構造によれば、１つのページバッファーは２つのビットラインによって共有され、２つのビットラインの中で１つがページバッファーと連結される。
【００８３】
図１０は、一実施形態による不揮発性メモリ装置の読み出し方法が適用される不揮発性メモリ装置を概略的に示すブロック図である。
【００８４】
図１０を参照すれば、不揮発性メモリ装置はセルアレイ１００、行デコーダー回路２００、読み出し／書込み回路３００、列デコーダー回路４００、入出力インターフェイス５００、及び制御ロジック６００を含む。セルアレイ１００は図１で説明されたことと実質的に同様に構成され、それに対する説明は省略される。行デコーダー回路２００は制御ロジック６００の制御に応答してセルアレイ１００の行に対する選択及び駆動動作を実行する。読み出し／書込み回路３００は制御ロジック６００の制御に応答してセルアレイ１００に対する感知動作を実行する読み出し回路として動作する。また、読み出し／書込み回路３００は制御ロジック６００の制御に応答してセルアレイ１００に対する書込み動作を実行する書込み回路として動作する。読み出し／書込み回路３００は図９で説明されたページバッファーＰＢ１〜ＰＢｊ、ＦＰＢで構成される。列デコーダー回路４００は制御ロジック６００の制御に応答して動作し、セルアレイ１００の列即ち、読み出し／書込み回路３００のページバッファーを選択する。入出力インターフェイス５００は外部（例えば、メモリ制御器又はホスト）とインターフェイスを提供する。
【００８５】
制御ロジック６００は不揮発性メモリ装置１０００の全般的な動作を制御するように構成される。特に、制御ロジック６００は複数の感知方式を利用して読み出し動作を制御するように構成された読み出しスケジューラー６１０を含む。例えば、制御ロジック６００の読み出しスケジューラー６１０は読み出し要請されたワードラインに対する読み出し時間と読み出し要請されたワードラインの上位ワードラインに対する読み出し時間とが互いに異なるように読み出し動作を制御する。読み出し要請されたワードラインに対する読み出し時間は図５で説明された正常感知方式（ＣＳＬノイズに無関係な感知方式）である第１感知方式にしたがって決定され、読み出し要請されたワードラインの上位ワードラインに対する読み出し時間は図５で加速感知方式（ＣＳＬノイズに依存する感知方式）である第２感知方式にしたがって決定される。このような場合、読み出し要請されたワードラインの上位ワードラインに対する読み出し時間は読み出し要請されたワードラインに対する読み出し時間より短い。
【００８６】
一実施形態による不揮発性メモリ装置において、データ状態Ｐ１、Ｐ３を有するメモリセルはカップリングを発生させるメモリセルとして定義され、データ状態Ｅ、Ｐ２を有するメモリセルはカップリングを発生させないメモリセルとして定義された例を説明した。しかし、データ状態Ｐ１、Ｐ２、Ｐ３を有するメモリセルはカップリングを発生させるメモリセルとして定義され、データ状態Ｅを有するメモリセルはカップリングを発生させないメモリセルとして定義することもできる。このような場合、データ状態Ｅ、Ｐ１の間の読み出し電圧を利用する読み出し動作が１回実行され、読み出し要請されたワードラインのメモリセルは１回実行された読み出し動作の結果にしたがってカップリングされたメモリセルとカップリングされなかったメモリセルに分類される。
【００８７】
図１１は一実施形態による不揮発性メモリ装置のデータリカバリー読み出し方法を説明するためのブロック図である。
【００８８】
図１１を参照すれば、メモリシステム２０００はメモリ制御器２２００と不揮発性メモリ装置２４００とを含む。メモリ制御器２２００は、不揮発性メモリ装置２４００を制御するように構成される。特に、メモリ制御器２２００は不揮発性メモリ装置２４００のマッピング情報を管理する。マッピング情報は不揮発性メモリ装置２４００のワードライン（又は、ページ）がプログラムされたか否かを示す情報を含む。外部（例えば、ホスト）から読み出し要請が入力される時、メモリ制御器２４００はマッピング情報に基づいて要請されたデータが格納されたワードラインに隣接するワードラインがプログラムされたか否かを判別する。メモリ制御器２４００は判別結果にしたがって上位ワードラインの読み出し動作を伴う読み出し動作又は上位ワードラインの読み出し動作を伴わない読み出し動作を実行するように不揮発性メモリ装置２４００を制御する。不揮発性メモリ装置２４００はメモリ制御器２２００の制御に応答して上位ワードラインの読み出し動作を伴う読み出し動作又は上位ワードラインの読み出し動作を伴わない読み出し動作を実行する。即ち、不揮発性メモリ装置２４００は上位ワードラインのメモリセルがプログラムされたか否かを判別しない。上述した差異点を除外すれば、図１１に示された不揮発性メモリ装置２４００は図１から図９までにおいて説明された読み出し方法と同様に動作する。
【００８９】
図１２Ａは図１１で説明されたメモリ制御器の動作を説明するためのフローチャートであり、図１２Ｂは図１１で説明されたメモリ制御器によって生成される他の読み出し命令を示す図面である。
【００９０】
図１２Ａを参照すれば、メモリ制御器２２００は読み出し要請を受信する（Ｓ２００）。次に、マッピング情報に基づいて読み出し要請されたワードラインに隣接するワードラインがプログラムされたか否かを判別する（Ｓ２１０）。次に、読み出し要請されたワードラインに隣接するワードラインがプログラムされたことと判別される時、隣接ワードラインに対する読み出し動作を伴う命令を発生する（Ｓ２２０）。読み出し要請されたワードラインに隣接するワードラインがプログラムされなかったと判別される時、隣接ワードラインに対する読み出し動作を伴わない命令を発生する（Ｓ２３０）。例えば、隣接ワードラインに対する読み出し動作を伴う動作は一連の命令００ｈ、アドレス、及び命令３０ｈを通じて指示される。隣接ワードラインに対する読み出し動作を伴わない動作は一連の命令００ｈ、アドレス、及び命令３ｘｈを通じて指示される。
【００９１】
図１３は図１１で説明された不揮発性メモリ装置の動作を説明するためのフローチャートである。
【００９２】
図１３を参照すれば、不揮発性メモリ装置２４００は入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴う命令であるか否かを判別する（Ｓ３００）。次に、入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴う命令として判別される時、隣接するワードラインに対する読み出し動作を実行する（Ｓ３１０）。隣接するワードラインに対する読み出し動作の結果に基づいて、読み出し要請されたワードラインに対する読み出し動作を実行する（Ｓ３２０）。入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴わない命令として判別される時、隣接するワードラインに対する読み出し動作を実行する（Ｓ３３０）。Ｓ３１０段階の読み出し動作は図５Ａ又は図５Ｂで説明された加速感知方式を通じて行われ、隣接するワードラインがプログラムされたか否かを判別する動作が省略される点を除外すれば、図６のＳ１１０段階で説明されたことと実質的に同様に行われる。Ｓ３２０段階の読み出し動作は図５Ａ又は図５Ｂで説明された正常感知方式を通じて行われ、図６のＳ１２０段階で説明されたことと実質的に同様に行われる。Ｓ３３０段階の読み出し動作は図６のＳ１３０段階で説明されたことと実質的に同様に行われる。
【００９３】
図１４は一実施形態による不揮発性メモリ装置を含むデータ格納装置を概略的に示すブロック図である。
【００９４】
図１４を参照すれば、データ格納装置３０００は格納媒体３１００と制御器３２００とを含む。格納媒体３１００はテキスト、グラフィック、ソフトウェアコード等のような多様なデータ形態を有するデータ情報を格納する。格納媒体３１００は図１０で説明された不揮発性メモリ装置で構成され、それに対する説明は省略される。制御器３２００は外部要請に応答して格納媒体３１００を制御するように構成される。
【００９５】
図１５は図１４に示された制御器を概略的に示すブロック図である。図１５を参照すれば、制御器３２００は第１インターフェイス３２１０、第２インターフェイス３２２０、処理ユニット３２３０、バッファー３２４０、ＥＣＣユニット３２５０、及びＲＯＭ３２６０を含む。
【００９６】
第１インターフェイス３２１０は外部（又は、ホスト）とインターフェイスするように構成される。第２インターフェイス３２２０は図１４に示された格納媒体３１００とインターフェイスするように構成される。処理ユニット３２３０、例えば、ＣＰＵは制御器３２００の全般的な動作を制御するように構成される。例えば、ＣＰＵ３２３０はＲＯＭ３２６０に格納されたフラッシュ変換階層（Ｆｌａｓｈ  Ｔｒａｎｓｌａｔｉｏｎ  Ｌａｙｅｒ：ＦＴＬ）のようなファームウェアを運用するように構成される。バッファー３２４０は第１インターフェイス３２１０を通じて外部へ伝達されるデータを臨時格納する。バッファー３２４０は第２インターフェイス３２２０を通じて格納媒体３１００から伝達されるデータを臨時格納する。ＥＣＣユニット３２５０は格納媒体３１００に格納されるデータを符号化するように、そして格納媒体３１００から読み出されたデータを復号化するように構成される。
【００９７】
図１６は一実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
【００９８】
図１６を参照すれば、半導体ドライブ４０００は格納媒体４１００と制御器４２００とを含む。格納媒体４１００は複数のチャンネルを通じて制御器４２００と連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図１０で説明されたメモリに構成される。制御器４２００は格納媒体４１００を制御するように構成される。
【００９９】
図１７は図１６に示された半導体ドライブ４０００を利用するストレージを概略的に示すブロック図であり、図１８は図１６に示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。
【０１００】
一実施形態による不揮発性メモリ装置を適用した半導体ドライブ４０００はストレージを構成するのに使用される。図１７に示したように、ストレージは図１６で説明されたことと実質的に同様に構成される複数の半導体ドライブを含む。実施形態による半導体ドライブ４０００はストレージサーバーを構成するのに使用される。図１８に示したように、ストレージサーバーは図１６で説明されたことと実質的に同様に構成される複数の半導体ドライブ４０００とサーバー４０００Ａとを含む。また、この分野で広く公知されたＲＡＩＤ制御器４０００Ｂがストレージサーバーへ提供され得ることはよく理解できるであろう。
【０１０１】
図１９から図２１までは一実施形態による不揮発性メモリ装置を適用したデータ格納装置が適用されるシステムを概略的に示す図面である。
【０１０２】
一実施形態による不揮発性メモリ装置を適用したデータ格納装置を含む半導体ドライブがストレージに適用される場合、図１９に示したように、システム６０００は有線及び／又は無線でホストと通信するストレージ６１００とを含む。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図２０に示したように、システム７０００は有線及び／又は無線でホストと通信するストレージサーバー７１００、７２００を含む。また、図２１に示したように、実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー８１００にも適用される。
【０１０３】
図２２から図２６までは一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【０１０４】
図２２は一実施形態による不揮発性メモリ装置が適用される携帯電話システムを概略的に示すブロック図である。
【０１０５】
図２２を参照すれば、携帯電話システムは音を圧縮するか、或いは圧縮された音を復元するＡＤＰＣＭコーデック回路９２０２、スピーカー９２０３、マイクロフォン９２０４、デジタルデータを時分割マルチプレクシングするＴＤＭＡ回路９２０６、無線信号のキャリヤー周波数をセッティングするＰＬＬ回路９２１０、無線信号を送信又は受信するためのＲＦ回路９２１１等を包含できる。
【０１０６】
また、携帯電話システムは様々な種類のメモリ装置を包含でき、例えば、携帯電話システムは不揮発性メモリ装置９２０７、ＲＯＭ９２０８、ＳＲＡＭ９２０９を包含できる。携帯電話システムの不揮発性メモリ装置９２０７として、例えば、一実施形態による不揮発性メモリ装置が使用される。ＲＯＭ９２０８はプログラムを格納でき、ＳＲＡＭ９２０９はシステムコントロールマイクロコンピューター９２１２のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピューター９２１２はプロセッサーとして、不揮発性メモリ装置９２０７の書込み動作及び読み出し動作を制御することができる。
【０１０７】
図２３は本発明の実施形態による不揮発性メモリ装置が使用されるメモリカードの例示的な図面である。メモリカードは例えば、マルチメディアカード（ＭＭＣ（登録商標））、ＳＤカード、マルチユース（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ（登録商標））、ＵＳＢカード等であり得る。
【０１０８】
図２３を参照すれば、メモリカードは外部とのインターフェイスを実行するインターフェイス部９２２１、バッファーメモリを有しメモリカードの動作を制御するコントローラ９２２２、本発明の実施形態による不揮発性メモリ装置９２０７を少なくとも１つ包含できる。コントローラ９２２２はプロセッサーに、不揮発性メモリ装置９２０７の書込み動作及び読み出し動作を制御することができる。具体的に、コントローラ９２２２はデータバスとアドレスバスとを通じて不揮発性メモリ装置９２０７、インターフェイス部９２２１とカップリングされている。
【０１０９】
図２４は実施形態による不揮発性メモリ装置が使用されるデジタルスチールカメラの例示的な図面である。
【０１１０】
図２４を参照すれば、デジタルスチールカメラはボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０８にはメモリカード９３３１が挿入され、メモリカード９３３１は本発明の実施形態による不揮発性メモリ装置９２０７を少なくとも１つ包含できる。
【０１１１】
メモリカード９３３１が接触形である場合、メモリカード９３３１がスロット９３０８に挿入される時、メモリカード９３３１と回路基板の上の特定電気回路が電気的に接触するようになる。メモリカード９３３１が非接触形である場合、無線信号を通じてメモリカード９３３１がアクセスされる。
【０１１２】
図２５は図２３のメモリカードが使用される多様なシステムを説明する例示的な図面である。
【０１１３】
図２５を参照すれば、メモリカード２３３１は（ａ）ビデオカメラ、（ｂ）テレビジョン、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピューター、（ｈ）ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダー（ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカード等に使用され得る。
【０１１４】
図２６は本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサー（ｉｍａｇｅ  ｓｅｎｓｏｒ）システムの例示的な図面である。
【０１１５】
図２６を参照すれば、イメージセンサーシステムはイメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、本発明の実施形態による不揮発性メモリ装置９３５４等を包含できる。各構成要素、即ち、イメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、不揮発性メモリ装置９３５４はバス９３５２を通じて互に通信する。イメージセンサー９３３２はフォトゲート、フォトダイオード等のようなフォトセンシング素子を包含できる。各々の構成要素はプロセッサーと共に１つのチップで構成され、プロセッサーと各々別個のチップで構成されることもあり得る。
【０１１６】
本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正や変更され得ることはこの分野に熟練された者に明確である。上述した内容を考慮して見る時、もし本発明の修正及び変更が下の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと見なす。
【符号の説明】
【０１１７】
１００  セルアレイ、
２００  行デコーダー回路、
３００  読み出し／書込み回路、
４００  列デコーダー回路、
５００  入出力インターフェイス、
６００  制御ロジック。
【図１】
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【図２】
2012113811.tif 000004
【図３】
2012113811.tif 000005
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
2012113811.tif 000011
【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
2012113811.tif 000020
【図１５】
2012113811.tif 000021
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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