(57)【要約】【課題】十分な表面積を備えた容量部を有する半導体装置を提供すること。【解決手段】第１のメモリセルを構成する第１のトランジスタ１０と、第１のトランジスタ１０に隣接して形成され、第２のメモリセルを構成する第２のトランジスタ２０と、平面視で、第１のトランジスタ１０および第２のトランジスタ２０と重なり、これらに跨って形成された凹み部を有する層間絶縁層６０と、凹み部内に形成された容量部（７１乃至７５）と、第１のトランジスタ１０と第１電極層７１とを接続する第１コンタクト１２と、第２のトランジスタ２０と第３電極層７５とを接続する第２コンタクト２２と、第２コンタクト２２と第１電極層７１との間、および、第２コンタクト２２と第２電極層７３との間に、第２コンタクト２２の周囲を覆うように設けられた絶縁層８１と、を有する半導体装置。【選択図】図１０
2012019043.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、第１のメモリセルを構成する第１のトランジスタと、
前記基板上に、前記第１のトランジスタに隣接して形成され、第２のメモリセルを構成する第２のトランジスタと、
前記基板上に形成され、平面視で、前記第１のトランジスタおよび前記第２のトランジスタと重なり、前記第１のトランジスタおよび前記第２のトランジスタに跨って形成された凹み部を有する層間絶縁層と、
前記凹み部の側面および底面に沿って、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層をこの順に積層した容量部と、
前記層間絶縁層を貫通し、前記第１のトランジスタと前記第１電極層とを接続する第１コンタクトと、
前記容量部および前記層間絶縁層を貫通し、前記第２のトランジスタと前記第３電極層とを接続する第２コンタクトと、
少なくとも、前記第２コンタクトと前記第１電極層との間、および、前記第２コンタクトと前記第２電極層との間に、前記第２コンタクトの周囲を覆うように設けられた絶縁層と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２電極層は容量対極である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２コンタクトの周囲を覆うように設けられた絶縁層は、前記第２コンタクトと、前記容量部を構成するすべての層と、の間に設けられる半導体装置。
【請求項４】
基板上に、第１のメモリセルを構成する第１のトランジスタと、前記第１のトランジスタに隣接して設けられ、第２のメモリセルを構成する第２のトランジスタと、を構成する工程と、
前記第１のトランジスタおよび前記第２のトランジスタを覆う第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層を貫通し、前記第１のトランジスタおよび前記第２のトランジスタ各々に接続する第１のセルコンタクトおよび第２のセルコンタクトと、を形成する工程と、
前記第１の層間絶縁層の上に、第２の層間絶縁層を形成する工程と、
前記第２の層間絶縁層を貫通し、前記第１のセルコンタクトと接続する第１コンタクトを形成する工程と、
前記第２の層間絶縁層の上に、第３の層間絶縁層を形成する工程と、
前記第３の層間絶縁層を貫通し、平面視で、前記第１のトランジスタおよび前記第２のトランジスタと重なり、かつ、前記第１のトランジスタおよび前記第２のトランジスタに跨がり、前記第１コンタクトが底面に露出する凹み部を形成する工程と、
前記凹み部の側面および底面に沿って、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層をこの順に積層した容量部を形成する工程と、
前記容量部および前記第２の層間絶縁層を貫通し、前記第２のセルコンタクトが露出する開口を形成する工程と、
前記開口の側面に、少なくとも前記開口の側面に露出している前記第２電極層および前記第１電極層を覆う絶縁層を形成する工程と、
前記開口を金属で埋めることで、前記第２のセルコンタクトと前記第３電極層とを接続する第２コンタクトを形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記開口の側面に前記第２電極層および前記第１電極層を覆う絶縁層を形成する工程は、
前記開口の側面に露出している前記容量部を構成するすべての層を覆う絶縁層を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ混載品およびＤＲＡＭ単体メモリにおいて、容量絶縁層を電極層で挟み込んだ構成（ＭＩＭ構造）の容量部は、十分な容量確保のため効率的に表面積を確保する必要がある。
【０００３】
そこで、特許文献１および特許文献２には、平面状の第１の電極層、第１の容量絶縁層、第２の電極層、第２の容量絶縁層、および、第３の電極層を積層した容量部を、隣接するメモリセル間に亘って形成し、１つのメモリセルは前記第１の電極層に接続し、他のメモリセルは第３の電極層に接続した半導体装置が開示されている。また、特許文献３には、各メモリセルの上に筒形状の容量部を形成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２８３６４４号公報
【特許文献２】特開平７−１６１８３２号公報
【特許文献３】特開平１０−１８９９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、セルサイズの微細化が進んでいる。このため、特許文献１乃至３に記載の技術の場合、以下のような問題が生じ得る。
【０００６】
特許文献１および特許文献２に記載の技術の場合、隣接するメモリセル間に亘って容量部を形成しても、なお、十分な表面積を確保できない場合がある。
【０００７】
特許文献３に記載の技術の場合、セルサイズの微細化に伴い、筒形状の開口の内径が小さくなってしまう。かかる場合、筒形状の開口の側面および底面に沿って下部電極層、容量絶縁層および上部電極層をこの順に積層するのが困難となり、以下のような不都合が生じ得る。例えば、下部電極層または容量絶縁層を形成した時点で開口の内部が埋まってしまい、筒形状の容量部を形成できない不都合が生じ得る。または、上部電極層を形成した時点で開口の内部が埋まってしまい、容量値が極めて小さくなる不都合が生じ得る。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、前記基板上に形成され、第１のメモリセルを構成する第１のトランジスタと、前記基板上に、前記第１のトランジスタに隣接して形成され、第２のメモリセルを構成する第２のトランジスタと、前記基板上に形成され、平面視で、前記第１のトランジスタおよび前記第２のトランジスタと重なり、前記第１のトランジスタおよび前記第２のトランジスタに跨って形成された凹み部を有する層間絶縁層と、前記凹み部の側面および底面に沿って、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層をこの順に積層した容量部と、前記層間絶縁層を貫通し、前記第１のトランジスタと前記第１電極層とを接続する第１コンタクトと、前記容量部および前記層間絶縁層を貫通し、前記第２のトランジスタと前記第３電極層とを接続する第２コンタクトと、少なくとも、前記第２コンタクトと前記第１電極層との間、および、前記第２コンタクトと前記第２電極層との間に、前記第２コンタクトの周囲を覆うように設けられた絶縁層と、を有する半導体装置が提供される。
【０００９】
また、本発明によれば、基板上に、第１のメモリセルを構成する第１のトランジスタと、前記第１のトランジスタに隣接して設けられ、第２のメモリセルを構成する第２のトランジスタと、を構成する工程と、前記第１のトランジスタおよび前記第２のトランジスタを覆う第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層を貫通し、前記第１のトランジスタおよび前記第２のトランジスタ各々に接続する第１のセルコンタクトおよび第２のセルコンタクトと、を形成する工程と、前記第１の層間絶縁層の上に、第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層を貫通し、前記第１のセルコンタクトと接続する第１コンタクトを形成する工程と、前記第２の層間絶縁層の上に、第３の層間絶縁層を形成する工程と、前記第３の層間絶縁層を貫通し、平面視で、前記第１のトランジスタおよび前記第２のトランジスタと重なり、かつ、前記第１のトランジスタおよび前記第２のトランジスタに跨がり、前記第１コンタクトが底面に露出する凹み部を形成する工程と、前記凹み部の側面および底面に沿って、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層をこの順に積層した容量部を形成する工程と、前記容量部および前記第２の層間絶縁層を貫通し、前記第２のセルコンタクトが露出する開口を形成する工程と、前記開口の側面に、少なくとも前記開口の側面に露出している前記第２電極層および前記第１電極層を覆う絶縁層を形成する工程と、前記開口を金属で埋めることで、前記第２のセルコンタクトと前記第３電極層とを接続する第２コンタクトを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１０】
本実施形態の半導体装置は、ＤＲＡＭセルの筒形状容量部（ＭＩＭ構造）を、隣接する２つのセルに跨って形成する。このため、筒形状の内径をある程度大きく確保することが可能となる。結果、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層という複数層を積層した筒形状容量部を、筒形状の内部がこれらの層により完全に埋められてしまうことなく、形成することが可能となる。このように、本実施形態の半導体装置は、２つのセルに跨って形成された筒形状容量部を有するので、十分な表面積を有する容量部を実現することができる。
【発明の効果】
【００１１】
本発明によれば、十分な表面積を備えた容量部を有する半導体装置が実現される。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図２】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図３】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図４】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図５】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図６】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図７】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図８】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図９】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図１０】本実施形態の半導体装置の製造工程の一例を説明するための断面図である。
【図１１】本実施形態の半導体装置の製造工程の一例を説明するための平面図である。
【図１２】本実施形態の半導体装置の製造工程の一例を説明するための平面図である。
【図１３】本実施形態の半導体装置の製造工程の一例を説明するための平面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
まず、本実施形態の半導体装置の構成について図１０を用いて説明する。図１０は、本実施形態の半導体装置の構成の一例を模式的に示す断面図である。なお、図１０は、本実施形態の半導体装置の製造途中段階の様子を示す図である。
【００１５】
図１０に示すように、本実施形態の半導体装置は、基板（図示せず）の上に、第１の層間絶縁層４０と、第２の層間絶縁層５０と、第３の層間絶縁層６０と、を有する。
【００１６】
第１の層間絶縁層４０の内部には、第１のメモリセルを構成する第１のトランジスタ１０と、第１のトランジスタ１０に隣接して形成され、第２のメモリセルを構成する第２のトランジスタ２０と、が設けられている。また、第１の層間絶縁層４０の内部には、第１の層間絶縁層４０を貫通し、第１のトランジスタ１０に接続する第１のセルコンタクト１１と、第２のトランジスタ２０に接続する第２のセルコンタクト２１と、第１のトランジスタ１０および第２のトランジスタ２０に接続するビットコンタクト３１と、が設けられている。このような第１の層間絶縁層４０は従来技術に準じて実現することができる。
【００１７】
なお、図１０に示す第１のトランジスタ１０および第２のトランジスタ２０の構成はあくまで一例であり、本実施形態においては、本発明の本質を逸脱しない範囲内において、従来技術に準じたあらゆる構成とすることができる。例えば、ゲート電極の構成は、図示する２層構造に限定されず、その他の構成とすることも可能である。
【００１８】
第２の層間絶縁層５０および第３の層間絶縁層６０は、第１の層間絶縁層４０の上にこの順に形成される。そして、第３の層間絶縁層６０は、凹み部を有し、凹み部の内部には、第１電極層７１、第１容量絶縁層７２、第２電極層７３、第２容量絶縁層７４、および、第３電極層７５をこの順に積層した容量部が設けられている。また、第２の層間絶縁層５０の内部には、第１コンタクト１２および第２コンタクト２２が設けられている。さらに、第２の層間絶縁層５０の内部には、ビット線３０、および、ビット線３０とビットコンタクト３１とを接続するコンタクトが形成されている。
【００１９】
凹み部は１つ以上設けられ、各凹み部は、平面視で、第１のトランジスタ１０および第２のトランジスタ２０と重なり、第１のトランジスタ１０および第２のトランジスタ２０に跨って形成される。なお、凹み部は、前記構成を満たせばその配置手段は特段制限されない。参考までに、図１１および図１２に、凹み部の配置手段の一例を示す。図１１および図１２は、本実施形態の半導体装置の一例を模式的に示した平面図である。図１１に示す例では、例えば真ん中上側に位置する凹み部６１は、第１のセルコンタクト１１に接続する第１のトランジスタおよび第２のセルコンタクト２１に接続する第２のトランジスタと平面視で重なり、これらに跨って形成されている。一方、図１２に示す例では、例えば、図中左側に位置する凹み部６１は、第１のセルコンタクト１１´に接続する第１のトランジスタおよび第２のセルコンタクト２１に接続する第２のトランジスタと平面視で重なり、これらに跨って形成されている。
【００２０】
図１０に戻り、容量部は、凹み部の底面および側面に沿って、第１電極層７１、第１容量絶縁層７２、第２電極層７３、第２容量絶縁層７４、および、第３電極層７５をこの順に積層した構成である。なお、各層の材料および厚さは設計事項である。
【００２１】
第１コンタクト１２は、第２の層間絶縁層５０を貫通し、第１電極層７１と、第１のトランジスタに接続している第１のセルコンタクト１１と、を接続する。このような第１コンタクト１２の構成は従来技術に準じたあらゆる構成とすることができる。
【００２２】
第２コンタクト２２は、容量部および第２の層間絶縁層５０を貫通し、第３電極層７５と、第２のトランジスタに接続している第２のセルコンタクト２１と、を接続する。例えば、第３電極層７５の上に第３電極層７５と接する導電層を形成し、この導電層と第２コンタクト２２とを接続することで、第３電極層７５と第２のセルコンタクト２１とを接続してもよい。なお、第２コンタクト２２と第３電極層７５の上に形成される導電層は一体として構成されてもよい。
【００２３】
ここで、少なくとも、第２コンタクト２２と第１電極層７１との間、および、第２コンタクト２２と第２電極層７３との間には、第２コンタクト２２の周囲を覆うように絶縁層８１が設けられている。すなわち、絶縁層８１は、第２コンタクト２２と第１電極層７１とが導通するのを阻止するとともに、第２コンタクト２２と第２電極層７３とが導通するのを阻止する。この絶縁層８１は、第２コンタクト２２と、容量部を構成するすべての層との間に設けられてもよい。このような構成の場合、絶縁層８１の形成が容易になる。
【００２４】
このような本実施形態の半導体装置においては、第２電極層７３は、容量対極として機能する。そして、第１のトランジスタ１０により構成される第１のメモリセルのデータは、第１のセルコンタクト１１および第１コンタクト１２を介して第１のトランジスタ１０に接続する第１電極層７１、第１容量絶縁層７２および第２電極層７３により形成されるＭＩＭ容量に蓄積される。また、第２のトランジスタ２０により構成される第２のメモリセルのデータは、第２のセルコンタクト２１および第２コンタクト２２を介して第２のトランジスタ２０に接続する第３電極層７５、第２容量絶縁層７４および第２電極層７３により形成されるＭＩＭ容量に蓄積される。
【００２５】
次に、本実施形態の半導体装置の作用効果について説明する。
【００２６】
本実施形態の半導体装置は、ＤＲＡＭセルの筒形状容量部（ＭＩＭ構造）を、隣接する２つのセルに跨って形成する。このため、筒形状の内径をある程度大きく確保することが可能となる。結果、第１電極層、第１容量絶縁層、第２電極層、第２容量絶縁層および第３電極層という複数層を積層した筒形状容量部を、筒形状の内部がこれらの層により完全に埋められてしまうことなく、形成することが可能となる。このように、本実施形態の半導体装置は、２つのセルに跨って形成された筒形状容量部を有するので、十分な表面積を有する容量部を実現することができる。
【００２７】
次に、本実施形態の半導体装置の製造方法の処理の流れの一例について、図面を用いて説明する。
【００２８】
まず、図１に示すように、基板（図示せず）上に、第１のメモリセルを構成する第１のトランジスタ１０、および、第１のトランジスタ１０に隣接して設けられ、第２のメモリセルを構成する第２のトランジスタ２０、を形成し、その後、その上に第１の層間絶縁層４０を形成する。次いで、第１の層間絶縁層４０の内部に、第１の層間絶縁層４０を貫通し、第１のトランジスタ１０および第２のトランジスタ２０各々に接続する第１のセルコンタクト１１および第２のセルコンタクト２１、を形成する。さらに、第１のトランジスタ１０および第２のトランジスタ２０と接続するビットコンタクト３１を形成してもよい。
【００２９】
その後、第１の層間絶縁層４０の上に、第２の層間絶縁層５０を形成し、次いで、第２の層間絶縁層５０を貫通し、第１のセルコンタクト１１と接続する第１コンタクト１２を形成する。なお、第２の層間絶縁層５０の内部には、ビット線３０、および、ビット線３０とビットコンタクト３１とを接続するコンタクトが形成される。
【００３０】
次いで、第１コンタクト１２が露出している第２の層間絶縁層５０の上に、第３の層間絶縁層６０を形成すると、図１に示す状態が得られる。第３の層間絶縁層６０の厚さは、最終的に筒形状容量部の高さに相当するため、所望の容量を得られるような厚さとする。
【００３１】
ここまでの工程の各処理は、従来技術に準じて実現することができる。
【００３２】
次に、図２に示すように、第３の層間絶縁層６０を貫通する凹み部６１を形成する。凹み部６１は１つ以上形成され、各凹み部６１は、平面視で、第１のトランジスタ１０および第２のトランジスタ２０と重なり、かつ、第１のトランジスタ１０および第２のトランジスタ２０に跨がって形成される。なお、凹み部６１の底面には、第１コンタクト１２が露出する。このような凹み部６１は、フォトリソグラフィとドライエッチングにより形成することができる。
【００３３】
次に、図６に示すように、凹み部６１の側面および底面に沿って、第１電極層７１、第１容量絶縁層７２、第２電極層７３、第２容量絶縁層７４および第３電極層７５をこの順に積層して、容量部を形成する。
【００３４】
例えば、図２の状態が得られた後、図３に示すように、基板上に第１電極層７１となる金属層７１´を成膜する。次いで、凹み部６１をレジスト６２で埋めた後、ドライエッチングにより、凹み部６１の側面および底面に沿って成膜された金属層７１´を残してその他の金属層７１´を除去することで、第１電極層７１を形成する。
【００３５】
次いで、レジスト６２を除去後、図４に示すように、基板上に、第１容量絶縁層７２および第２電極層７３をこの順に成膜する。なお、第１容量絶縁層７２および第２電極層７３は、図１１に示すように、基板上に形成された複数のＤＲＡＭセルに跨って形成されてもよい。
【００３６】
その後、図５に示すように、基板上に、第２容量絶縁層７４および第３電極層７５となる、絶縁層７４´および金属層７５´をこの順に成膜する。これらの材料は特段制限されないが、絶縁層７４´は、第１容量絶縁層７２と同じ材料で構成し、金属層７５´は、第１電極層７１と同じ材料で構成してもよい。次いで、凹み部６１´をレジスト６３で埋めると、図５に示す状態が得られる。その後、ドライエッチングにより、凹み部６１´の側面および底面に沿って成膜された絶縁層７４´および金属層７５´を残してその他の絶縁層７４´および金属層７５´を除去することで、図６に示すように、第２容量絶縁層７４および第３電極層７５を形成する。このドライエッチングは、第２電極層７３がエッチングされない条件で行われる。
【００３７】
次に、図７に示すように、第１電極層７１、第１容量絶縁層７２、第２電極層７３、第２容量絶縁層７４および第３電極層７５をこの順に積層した容量部、および、第２の層間絶縁層５０を貫通し、第２のセルコンタクト２１が露出する開口８０を形成する。例えば、開口８０を設ける位置が開口しているレジストパターン６４を形成後、ドライエッチングすることで、図７に示す状態を得ることができる。次いで、レジストパターン６４を除去する。
【００３８】
次に、図８に示すように、開口８０の側面に、少なくとも開口８０の側面に露出している第２電極層７３および第１電極層７１を覆う絶縁層８１を形成する。例えば、絶縁層８１として、開口８０の側面に露出している容量部を構成するすべての層（７１乃至７５）を覆う絶縁層を形成する。このような絶縁層８１を形成する方法としては特段制限されないが、例えば、基板上に絶縁酸化膜を成膜後、エッチバックにより、酸化膜サイドウォールを形成することで実現してもよい。
【００３９】
次に、図９に示すように、開口８０を金属で埋め、第２コンタクト２２を形成する。なお、開口８０に金属を埋め込む処理は、例えば、図９に示すように、基板上に金属層を形成することで、実現してもよい。かかる場合、第２コンタクト２２と一体となった金属層が、第３電極層７５の上に形成され、この金属層を介して、第２コンタクト２２と第３電極層７５とが接続することとなる。その後、凹み部をレジストで埋めると、図９に示す状態が得られる。次いで、ドライエッチングにより、第２コンタクト２２を形成するために成膜された金属層の内、凹み部の側面および底面に沿って成膜された金属層を残してその他の金属層を除去し、その後、凹み部からレジストを除去することで、図１０に示す状態が得られる。なお、金属層を除去するドライエッチングは、第２電極層７３がエッチングされない条件で行われる。
【００４０】
その後、従来技術に準じて、例えば、凹み部を絶縁層で埋めるなどの処理を経ることで、所望の半導体装置が完成する。
【符号の説明】
【００４１】
１０    第１のトランジスタ
１１    第１のセルコンタクト
１２    第１コンタクト
２０    第２のトランジスタ
２１    第２のセルコンタクト
２２    第２コンタクト
３０    ビット線
３１    ビットコンタクト
４０    第１の層間絶縁層
５０    第２の層間絶縁層
６０    第３の層間絶縁層
６１    凹み部
６１´  凹み部
６２    レジスト
６４    レジストパターン
７１    第１電極層
７１´  金属層
７２    第１容量絶縁層
７３    第２電極層
７４    第２容量絶縁層
７４´  絶縁層
７５    第３電極層
７５´  金属層
８０    開口
８１    絶縁層
【図１】
2012019043.tif 000003
【図２】
2012019043.tif 000004
【図３】
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【図４】
2012019043.tif 000006
【図５】
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【図６】
2012019043.tif 000008
【図７】
2012019043.tif 000009
【図８】
2012019043.tif 000010
【図９】
2012019043.tif 000011
【図１０】
2012019043.tif 000012
【図１１】
2012019043.tif 000013
【図１２】
2012019043.tif 000014
【図１３】
2012019043.tif 000015