(57)【要約】      （修正有）【課題】マルチレベルセル（ＭＬＣ）メモリモジュールを含む耐クラッシュメモリ（ＣＰＭ）システムを提供する。【解決手段】プロセッサ１１２がＭＬＣメモリモジュール１１４と通信可能に結合されており、プロセッサは、第１のメモリ部分１１６において、第１のデジタル値を、第１のメモリ部分の各データ記憶セルの第１のレベルに書き込むことと、第１のデジタル値と同じである第２のデジタル値を各データ記憶セルの第２のレベルに書き込むことと、を行うようにプログラムされており、プロセッサは、第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出して、各データ記憶セルに単一のデジタルセル値を決定するようにプログラムされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
耐クラッシュメモリ（ＣＰＭ）システム（１００）であって、
第１のメモリ部分（１１６）を含むマルチレベルセル（ＭＬＣ）メモリモジュール（１１４）と、
前記ＭＬＣメモリモジュールと通信可能に結合されたプロセッサ（１１２）と、
を備え、
前記プロセッサは、前記第１のメモリ部分において、第１のデジタル値を、前記第１のメモリ部分の各データ記憶セルの第１のレベルに書き込むことと、前記第１のデジタル値と同じである第２のデジタル値を各データ記憶セルの第２のレベルに書き込むことと、を行うようにプログラムされ、前記プロセッサは、前記第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出して、各データ記憶セルに単一のデジタルセル値を決定するようにプログラムされた、
システム（１００）。
【請求項２】
各データ記憶セルの各レベルの値は、前記各セル内の電荷によって決まる、請求項１に記載のシステム（１００）。
【請求項３】
各データ記憶セルの各レベルの値は、前記各セル内の磁気配向によって決まる、請求項１に記載のシステム（１００）。
【請求項４】
前記ＭＬＣメモリモジュール（１１４）は、第２のメモリ部分（１１８）を含み、前記プロセッサ（１１２）はさらに、前記第２のメモリ部分において、第１のデジタル値を、前記第１のメモリ部分の各データ記憶セルの第１のレベルに書き込むことと、前記第１のデジタル値と互いに独立している第２のデジタル値を各データ記憶セルの第２のレベルに書き込むことと、を行うようにプログラムされ、前記プロセッサは、前記第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出すようにプログラムされた、請求項１に記載のシステム（１００）。
【請求項５】
前記プロセッサ（１１２）は、前記第１及び第２のレベルの前記デジタル値が同じである場合に、前記第１及び第２のレベルの前記デジタル値と同じであるように、前記第１のメモリ部分（１１６）の各データ記憶セルの単一セル値を決定するようにプログラムされた、請求項１に記載のシステム（１００）。
【請求項６】
前記プロセッサ（１１２）は、
前記第１及び第２のレベルの前記デジタル値が異なる場合に、前記各セルの前記第１のレベルの前記デジタル値と同じであるように、前記第１のメモリ部分の各データ記憶セルの単一セル値を決定することと、
前記第１及び第２のレベルの前記デジタル値が異なる場合に、前記各セルの前記第２のレベルの前記デジタル値と同じであるように、前記第１のメモリ部分（１１６）の各データ記憶セルの単一セル値を決定することと、
を行うようにプログラムされた、請求項１に記載のシステム（１００）。
【請求項７】
前記プロセッサ（１１２）は、
前記セルの前記第１及び第２のレベルが「００」又は「０１」という組み合わせを含む場合に、セル値を「０」と決定することと、
前記セルの前記第１及び第２のレベルが「１０」又は「１１」という組み合わせを含む場合に、セル値を「１」と決定することと、
を行うようにプログラムされた、請求項１に記載のシステム（１００）。
【請求項８】
前記プロセッサ（１１２）はさらに、前記第２のメモリ部分（１１８）において、第１のデジタル値を、前記第１のメモリ部分（１１６）の各データ記憶セルの第１のレベルに書き込むことと、前記第１のデジタル値と互いに独立している第２のデジタル値を各データ記憶セルの第２のレベルに書き込むことと、を行うようにプログラムされ、前記プロセッサは、前記第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出すようにプログラムされた、請求項１に記載のシステム（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に耐クラッシュメモリに関し、より具体的には、耐クラッシュメモリにおいてデータを記憶及び管理するシステム及び方法に関する。
【背景技術】
【０００２】
少なくともいくつかの周知のソリッドステート耐クラッシュメモリ（ＣＰＭ）素子は、シングルレベルセル（ＳＬＣ）フラッシュメモリ技術を利用している。理由は、その信頼性が高いこと、ならびに設計マージン及び動作マージンが広いことである。ＳＬＣ技術はまた、書き込み／消去の耐久性の点でも有利である。ＳＬＣ技術では、１つのバイナリ状態（０又は１）を記憶するが、マルチレベルセル（ＭＬＣ）技術では、各セルに２ビット、すなわち、４つのバイナリ状態（００、０１、１０、１１）を記憶することが可能である。これまでのところ、ＭＬＣ技術では、そのデータを、航空機クラッシュレコーダ用として規定された模擬低温熱傷特性（２６０℃で１０時間）に対して保持することができない。これは、電荷漏洩によって、本来のプログラムされたデータが変化してしまうためである。例えば、バイナリの「１１」として記憶されたセル値が漏洩によって「１０」になる可能性があり、バイナリの「００」として記憶されたセル値が漏洩によって「０１」になる可能性がある。
【０００３】
現在のＳＬＣ技術は、素子内に適用された設計マージンによって、バイナリの０又は１を示す電荷の、ある程度の漏洩（又は不足）に耐えることが可能である。言い換えると、ＳＬＣ素子の各セルを読み出すことにより、各セルが電荷を収容している状態か、ほとんど空の状態（消去された状態）かが判定される。この２つの状態の間のマージンは、時間及び温度に対してかなりの量の漏洩があっても収容されているデータを維持するのに十分なほどの広さである。しかしながら、記憶容量の需要が増え続けているために、フラッシュメモリ市場全体におけるＳＬＣ素子の割合が小さくなり、それにつれて、ＳＬＣ素子は、より不足し、より高価になりつつある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７８１８６１０号明細書
【発明の概要】
【０００５】
一実施形態では、耐クラッシュメモリ（ＣＰＭ）システムが、第１のメモリ部分を含むマルチレベルセル（ＭＬＣ）メモリモジュールと、ＭＬＣメモリモジュールと通信可能に結合されたプロセッサと、を含む。プロセッサは、第１のメモリ部分において、第１のデジタル値を、第１のメモリ部分の各データ記憶セルの第１のレベルに書き込むことと、第１のデジタル値と同じである第２のデジタル値を、各データ記憶セルの第２のレベルに書き込むことと、を行うようにプログラムされている。プロセッサはさらに、第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出して、各データ記憶セルに単一のデジタルセル値を決定するようにプログラムされている。
【０００６】
別の実施形態では、耐クラッシュメモリ（ＣＰＭ）システム内のデータを管理する方法が、プロセッサを用いて、マルチレベルセル（ＭＬＣ）メモリモジュールの第１のメモリ部分の各データ記憶セルの第１のレベルに第１のデジタル値を書き込むステップと、プロセッサを用いて、上記第１のメモリ部分の各データ記憶セルの第２のレベルに、第１のデジタル値と同じである第２のデジタル値を書き込むステップと、第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出すステップと、を含む。本方法はさらに、各データ記憶セルの各レベルから読み出したデジタル値に基づいて各データ記憶セルに単一のデジタルセル値を決定するステップと、決定された値を出力するステップと、を含む。
【０００７】
さらに別の実施形態では、マルチレベルセル（ＭＬＣ）メモリモジュールの第１のメモリ部分において、第１のデジタル値を、第１のメモリ部分の各データ記憶セルの第１のレベルに書き込むことと、第１のデジタル値と同じである第２のデジタル値を、各データ記憶セルの第２のレベルに書き込むことと、第１のメモリ部分の各データ記憶セルの各レベルからデジタル値を読み出し、第１及び第２のデジタル値に基づいて各データ記憶セルに単一デジタルセル値を決定することと、を１つ以上のコンピュータに命令するように構成されたプログラムが、非過渡的コンピュータ可読媒体にエンコードされる。
【図面の簡単な説明】
【０００８】
【図１】本明細書に記載の方法及びシステムの一例示的実施形態を示す図であって、本発明の一例示的実施形態による耐クラッシュメモリ（ＣＰＭ）システムの概略ブロック図である。
【発明を実施するための形態】
【０００９】
以下の詳細な説明では、限定ではなく例として、本発明の実施形態を示す。本発明は、産業用、商用、及び家庭用の用途においてデータを記憶することの分析的かつ方法論的な実施形態に一般的に応用されることが予想される。
【００１０】
本明細書で用いるように、単数形で記載され、単語「ａ」又は「ａｎ」に続く要素又はステップは、複数の要素又はステップを除外することが明示的に記載されない限り、複数の要素又はステップを除外しないものと理解されたい。さらに、本発明の「一実施形態」への参照は、記載された同じ特徴を組み込んだ別の実施形態の存在を除外するものとして解釈されることを意図するものではない。
【００１１】
図１は、本発明の一例示的実施形態による耐クラッシュメモリ（ＣＰＭ）システム１００の概略ブロック図である。本例示的実施形態では、ＣＰＭシステム１００は、ハウジング１０２を含み、ハウジング１０２に含まれる内部空間１０４が、ハウジング１０２の外の周囲空間１０６から密閉可能である。ハウジング１０２はさらに、周囲空間１０６にあって、内部空間１０４内に位置する要素にダメージを与えうる環境的危険から、内部空間１０４を保護する絶縁システム１０８を含む。このような危険は、例えば、火災、塩水や真水による水没、打撃、衝撃などであり、これらに限定されない。
【００１２】
ＣＰＭシステム１００は、データ記録装置１１０を含み、データ記録装置１１０は、音声信号、映像信号、無線トラフィック信号、（例えば、振動、速度、高度、エンジン動作パラメータ、乗り物の１つ以上のシステムからの動作パラメータからの）センサ信号などのデータを受信するように構成されている。ＣＰＭシステム１００は、プロセッサ１１２を含み、プロセッサ１１２は、データ記録装置及びマルチレベルセル（ＭＬＣ）メモリモジュール１１４に通信可能に結合されている。プロセッサ１１２は、図示したようにＣＰＭシステム１００内に位置してもよく、事件後の調査時などにＭＬＣメモリモジュール１１４の読み出しを行うために用いる外部プロセッサであってもよい。外部プロセッサを、フィードスルーコネクタ１１３でＣＰＭシステム１００と通信可能に結合すること、又は、ＭＬＣメモリモジュール１１４を、ＣＰＭシステム１００から取り外して、ＭＬＣメモリモジュール１１４の読み出しを行う装置の中に配置することが可能である。本明細書で用いるように、ＭＬＣは、メモリセル当たり２ビット以上の情報を含むメモリを示す。
【００１３】
各データ記憶セルの各レベルの値は、限定ではなく例として、各セル内の電荷及び各セル内の磁気配向によって決まる。ＭＬＣメモリモジュール１１４は、個別アドレス指定可能な複数のセルを、データ記憶用として含む。本例示的実施形態では、ＭＬＣメモリモジュール１１４は、各セルに２ビット以上のデータ（限定ではなく例として、２ビットのデータ）を記憶する。例えば、各セルは、「００」、「０１」、「１０」、又は「１１」という各組み合わせとしてデジタルに表現されるデータを記憶することが可能である。各セルの各レベルは、プロセッサ１１２による個別アドレス指定も可能である。ＭＬＣメモリモジュール１１４は、第１の部分１１６及び第２の部分１１８に分割可能である。第１の部分１１６は、非クリティカルデータ及び／又は記憶することを監督官庁から要求されないデータのためのＭＬＣメモリモジュールとして使用可能である。第１の部分１１６及び第２の部分１１８の相対的なサイズは、ＣＰＭシステム１００の様々な記憶需要に応じて動的に調節可能である。第２の部分１１８は、ＭＬＣメモリモジュール１１４においてシングルレベルセルに似た方法を利用しており、これは、セル当たり３ビット以上を用いるＭＬＣ素子上での使用に拡張可能である。バイナリ値００、０１、１０、又は１１をセルに書き込むことは、ＭＬＣ素子としては典型的であるが、ＭＬＣメモリモジュール１１４では、そうせずに、第２の部分１１８においてデータを記憶する各セルに００又は１１（０又は３）をプログラムする。従って、時間及び温度による電荷漏洩の、データに対する影響は、以下のルールで読み出しを行った場合には小さくなる。
００又は０１は、０として読み出す
１０又は１１は、１として読み出す
この方法は、記憶容量を犠牲にして、ＳＬＣ素子が利用できる設計マージンをほぼ確保する。
【００１４】
ＣＰＭシステム１００はまた、内部空間１０４内に位置する電源１２０を含む。電源１２０は、ＣＰＭシステム１００の外部からの電力が失われた場合に、一定期間にわたり、ＣＰＭシステム１００に電力を供給するように構成されている。一実施形態では、電源１２０は、乗り物からの供給電力が失われた場合に、少なくとも２０分間にわたり、ＣＰＭシステム１００に電力を供給するように構成されている。
【００１５】
本明細書で用いる「プロセッサ」という用語は、中央処理装置、マイクロプロセッサ、マイクロコントローラ、縮小命令セット回路（ＲＩＳＣ）、特定用途向け集積回路（ＡＳＩＣ）、論理回路、及び他の任意の、本明細書に記載の機能を実行できる回路又はプロセッサを意味する。
【００１６】
本明細書で用いる「ソフトウェア」及び「ファームウェア」という用語は、互換性があり、プロセッサ１１２による実行に備えて、ＲＡＭメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、不揮発性ＲＡＭ（ＮＶＲＡＭ）メモリなどのメモリに記憶される任意のコンピュータプログラムを含む。上述のメモリタイプは、一例に過ぎず、従って、コンピュータプログラムの記憶用メモリのタイプを限定するものではない。
【００１７】
前述の明細に基づいて理解されるように、本開示の前述の実施形態は、コンピュータソフトウェア、ファームウェア、ハードウェア、又はこれらの任意の組み合わせ又はサブセットを含むコンピュータプログラミング技法又はエンジニアリング技法を用いて実装可能であり、その技術的効果は、読み出し時にデータに対する時間及び温度の影響が小さくなるように記憶セルの電荷漏洩効果を改善する方法を用いて、高密度用に設計されたメモリにデータを記憶することである。コンピュータ可読コード手段を有する、そのような任意のプログラム成果物を、１つ以上のコンピュータ可読媒体内で具体化又は提供することが可能であり、これによって、本開示に記載の実施形態に従うコンピュータプログラム製品（すなわち、製造物）を製造することが可能である。コンピュータ可読媒体は、例えば、固定（ハード）ドライブ、ディスケット、光ディスク、磁気テープ、半導体メモリ（読み出し専用メモリ（ＲＯＭ）など）、及び／又は任意の送信／受信媒体（インターネット又は他の通信ネットワーク又はリンクなど）であってよく、これらに限定されない。コンピュータコードを収容した製造物は、１つの媒体から直接コードを実行すること、又は、１つの媒体から別の媒体にコードをコピーすること、又は、コードをネットワーク経由で送信することにより、製造及び／又は使用することが可能である。
【００１８】
データを記憶する方法及びシステムの上述の実施形態は、耐クラッシュメモリ（ＣＰＭ）設計においてＭＬＣ素子の使用を可能にする。記憶容量の需要が増え続けているために、フラッシュメモリ市場全体におけるＳＬＣ素子の割合が小さくなりつつある。そのため、ＳＬＣ素子は、より不足し、より高価になりつつある。ＭＬＣメモリモジュール１１４を使用することにより、ＣＰＭシステム１００は、００／１１記憶方法を用いない場合には、より高い（ロー）容量で非必須クラッシュデータを記憶することが可能になる。言い換えると、より多くの非クリティカルデータをＭＬＣのロー容量で記憶することが可能になるが、その場合、電荷漏洩の影響から良好に保護される恩恵はなくなる。
【００１９】
ＭＬＣ技術は、ＣＰＭ記憶容量を増やしながらＣＰＭコストを下げる、コスト効率及び信頼性の高い手段を提供する。より具体的には、本明細書に記載の方法及びシステムは、クリティカルデータの記憶を、ＭＬＣメモリの、時間及び温度に対する性能を改善する方式で行うことを促進し、一方で、非クリティカルデータの記憶を、より高密度で行うことを可能にする。結果として、本明細書に記載の方法及びシステムは、コスト効率及び信頼性の高い方式でのデータの記憶を促進する。
【００２０】
本明細書は、実施例を使用して、最良の形態を含む本発明を開示し、更にあらゆる装置又はシステムを製作且つ使用すること及びあらゆる組み込まれた方法を実行することを含む本発明の実施を当業者が行なうのを可能にする。本発明の特許性がある技術的範囲は、特許請求の範囲によって規定され、当業者が想到するその他の実施例を含むことができる。そのようなその他の実施例は、それらが特許請求の範囲の文言と相違しない構造的要素を有する場合、又はそれらが特許請求の範囲の文言と本質的でない相違を有する同等な構造的要素を含む場合には、特許請求の範囲の技術的範囲内に属することになるものとする。
【符号の説明】
【００２１】
１００  ＣＰＭシステム
１０２  ハウジング
１０４  内部空間
１０６  周囲空間
１０８  絶縁システム
１１０  データ記録装置
１１２  プロセッサ
１１３  コネクタ
１１４  ＭＬＣメモリモジュール
１１６  第１の部分
１１８  第２の部分
１２０  電源
【図１】
2012113709.tif 000003