(57)【要約】【課題】基板の活性領域と制御ゲート電極との間の高い耐電圧特性を有する不揮発性記憶装置を提供する。【解決手段】素子分離絶縁溝を有する基板と、前記基板上の前記素子分離溝の両側に形成された第１および第２のトンネル絶縁膜、第１および第２の浮遊ゲート電極と、前記第１および第２の浮遊ゲート電極の上面を覆い、かつ前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記素子分離絶縁溝の少なくとも上部を埋めるように形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲート電極と、を有する不揮発性記憶装置を提供する。前記ゲート間絶縁膜は、電子トラップ性を有する第１の絶縁材料からなる電子トラップ層と、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなり、前記電子トラップ層を挟む第１および第２の絶縁層とを含む。【選択図】図２
2012019020.tif 000002
【特許請求の範囲】
【請求項１】
素子分離溝により分離された第１および第２の活性領域を有する基板と、
前記第１および第２の活性領域上にそれぞれ形成された第１および第２のトンネル絶縁膜と、
前記第１および第２のトンネル絶縁膜上にそれぞれ形成された第１および第２の浮遊ゲート電極と、
前記第１および第２の浮遊ゲート電極の上面を覆い、かつ前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記素子分離溝の少なくとも上部を埋めるように形成されたゲート間絶縁膜と、
前記第１および第２の浮遊ゲート電極の上方を通るように前記ゲート間絶縁膜上に形成された制御ゲート電極と、
を有し、
前記ゲート間絶縁膜は、電子トラップ性を有する第１の絶縁材料からなる電子トラップ層、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなる前記電子トラップ層下の第１の絶縁層、および前記第２の絶縁材料からなる前記電子トラップ層上の第２の絶縁層を含み、
前記電子トラップ層が、少なくとも前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、および前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間に位置する、不揮発性記憶装置。
【請求項２】
前記素子分離溝中に形成された、上面の位置が前記第１および第２のトンネル絶縁膜の下面の位置よりも低い素子分離絶縁膜をさらに有し、
前記素子分離溝の前記上部は、前記素子分離溝の前記素子分離絶縁膜上の部分である、
請求項１に記載の不揮発性記憶装置。
【請求項３】
素子分離溝により分離された第１および第２の活性領域を有する基板と、
前記第１および第２の活性領域上にそれぞれ形成された第１および第２のトンネル絶縁膜と、
前記第１および第２のトンネル絶縁膜上にそれぞれ形成された第１および第２の浮遊ゲート電極と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、ならびに前記素子分離溝の内面上に形成された第１の絶縁層と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、ならびに前記素子分離溝の内面上に、前記第１の絶縁層を介して形成された電子トラップ層と、
前記電子トラップ層上に形成された第２の絶縁層と、
前記第１および第２の浮遊ゲート電極の上方を通るように前記第２の絶縁層上に形成された制御ゲート電極と、
を有し、
前記電子トラップ層は、電子トラップ性を有する第１の絶縁材料からなり、
前記第１および第２の絶縁層は、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなり、
前記第１の絶縁層および前記電子トラップ層は、前記素子分離溝内、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間を満たす、
不揮発性記憶装置。
【請求項４】
素子分離溝により分離された第１および第２の活性領域を有する基板と、
前記第１および第２の活性領域上にそれぞれ形成された第１および第２のトンネル絶縁膜と、
前記第１および第２のトンネル絶縁膜上にそれぞれ形成された第１および第２の浮遊ゲート電極と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、ならびに前記素子分離溝の内面上に形成された第１の絶縁層と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、ならびに前記素子分離溝の内面上に、前記第１の絶縁層を介して形成された電子トラップ層と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、ならびに前記素子分離溝の内面上に、前記第１の絶縁層および前記電子トラップ層を介して形成された第２の絶縁層と、
前記第１および第２の浮遊ゲート電極の上方を通るように前記第２の絶縁層上に形成された制御ゲート電極と、
を有し、
前記電子トラップ層は、電子トラップ性を有する第１の絶縁材料からなり、
前記第１および第２の絶縁層は、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなり、
前記第１の絶縁層、前記電子トラップ層、および前記第２の絶縁層は、前記素子分離溝内、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間を満たす、
不揮発性記憶装置。
【請求項５】
素子分離溝により分離された第１および第２の活性領域を有する基板と、
前記第１および第２の活性領域上にそれぞれ形成された第１および第２のトンネル絶縁膜と、
前記第１および第２のトンネル絶縁膜上にそれぞれ形成された第１および第２の浮遊ゲート電極と、
前記素子分離溝中に形成された、上面の位置が前記第１および第２のトンネル絶縁膜の下面の位置よりも低い素子分離絶縁膜と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、前記素子分離溝の内面の前記素子分離絶縁膜に接しない部分上、ならびに前記素子分離絶縁膜の上面上に形成された第１の絶縁層と、
前記第１および第２の浮遊ゲート電極の上面および側面上、前記第１および第２のトンネル絶縁膜の側面上、前記素子分離溝の内面の前記素子分離絶縁膜に接しない部分上、ならびに前記素子分離絶縁膜の前記上面上に、前記第１の絶縁層を介して形成された電子トラップ層と、
前記電子トラップ層上に形成された第２の絶縁層と、
前記第１および第２の浮遊ゲート電極の上方を通るように前記第２の絶縁層上に形成された制御ゲート電極と、
を有し、
前記電子トラップ層は、電子トラップ性を有する第１の絶縁材料からなり、
前記第１および第２の絶縁層は、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなり、
前記第１の絶縁層および前記電子トラップ層は、前記素子分離溝の前記素子分離絶縁膜上の部分内、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間を満たす、
不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性記憶装置として、例えば、図１０に示されるような、浮遊ゲート５１および素子分離絶縁膜５２上にゲート間絶縁膜５３を介して制御ゲート５４が設けられた不揮発性記憶装置５００が知られている。
【０００３】
しかし、この不揮発性記憶装置５００によれば、微細化に伴い、基板５５の浮遊ゲート５１下の活性領域５６と素子分離絶縁膜５２上の制御ゲート電極５４との距離（図中の矢印５７参照）が短くなるため、書き込み、消去動作時にこの領域に高い電界が印加されることになる。このため、絶縁破壊が生じたり活性領域にダメージが発生したりするおそれがある。
【０００４】
また、メモリセル領域のゲート間絶縁膜の一部が基板の素子分離溝内に含まれる不揮発性記憶装置が知られている。この不揮発性記憶装置によれば、制御ゲート電極の一部も素子分離溝内に含まれるため、浮遊ゲート電極の側面の制御ゲート電極と対向する領域が大きい。このため、この不揮発性記憶装置は高いカップリング比を有する。
【０００５】
しかし、この不揮発性装置においては、基板の浮遊ゲート下の活性領域と素子分離絶縁膜上の制御ゲート電極との距離が上述した不揮発性記憶装置５００よりもさらに短いため、微細化に伴い、絶縁破壊が生じたり活性領域にダメージが発生したりするおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１１４１３１号公報
【特許文献２】特開２００８−２７０３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、基板の活性領域と制御ゲート電極との間の高い耐電圧特性を有する不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態は、不揮発性記憶装置を開示する。前記不揮発性記憶装置は、素子分離溝により分離された第１および第２の活性領域を有する基板と、前記第１および第２の活性領域上にそれぞれ形成された第１および第２のトンネル絶縁膜と、前記第１および第２のトンネル絶縁膜上にそれぞれ形成された第１および第２の浮遊ゲート電極と、前記第１および第２の浮遊ゲート電極の上面を覆い、かつ前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間、および前記素子分離絶縁溝の少なくとも上部を埋めるように形成されたゲート間絶縁膜と、前記第１および第２の浮遊ゲート電極の上方を通るように前記ゲート間絶縁膜上に形成された制御ゲート電極と、を有する。前記ゲート間絶縁膜は、電子トラップ層、前記電子トラップ層下の第１の絶縁層、および前記電子トラップ層上の第２の絶縁層を含む。前記電子トラップ層は、電子トラップ性を有する第１の絶縁材料からなる。前記第１および第２の絶縁層は、前記第１の材料よりも電子トラップ性が低い第２の絶縁材料からなる。前記電子トラップ層は、少なくとも前記第１の浮遊ゲート電極と第２の浮遊ゲート電極との間、および前記第１のトンネル絶縁膜と第２のトンネル絶縁膜との間に位置する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る不揮発性記憶装置の上面図。
【図２】図１の線分II−IIに沿った不揮発性記憶装置の垂直断面図。
【図３】図１の線分III−IIIに沿った不揮発性記憶装置の垂直断面図。
【図４Ａ】（ａ）〜（ｃ）は、第１の実施の形態に係る不揮発性記憶装置の製造工程を示す垂直断面図。
【図４Ｂ】（ｄ）〜（ｆ）は、第１の実施の形態に係る不揮発性記憶装置の製造工程を示す垂直断面図。
【図４Ｃ】（ｇ）、（ｈ）は、第１の実施の形態に係る不揮発性記憶装置の製造工程を示す垂直断面図。
【図５】第２の実施の形態に係る不揮発性記憶装置の垂直断面図。
【図６】（ａ）〜（ｃ）は、第２の実施の形態に係る不揮発性記憶装置の製造工程を示す垂直断面図。
【図７】第３の実施の形態に係る不揮発性記憶装置の垂直断面図。
【図８】（ａ）〜（ｃ）は、第３の実施の形態に係る不揮発性記憶装置の製造工程を示す垂直断面図。
【図９】第４の実施の形態に係る不揮発性記憶装置の垂直断面図。
【図１０】従来例に係る不揮発性記憶装置の垂直断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（不揮発性記憶装置の構成）
図１は、第１の実施の形態に係る不揮発性記憶装置１００の上面図である。図２は、図１の線分II−IIに沿った不揮発性記憶装置１００の垂直断面図である。図３は、図１の線分III−IIIに沿った不揮発性記憶装置１００の垂直断面図である。
【００１１】
不揮発性記憶装置１００は、アレイ配置された複数のスタックド・ゲート型のセルトランジスタ１０を有するＮＡＮＤ型メモリ素子である。
【００１２】
メモリセルトランジスタ１０は、半導体基板１上のトンネル絶縁膜２、トンネル絶縁膜２上の浮遊ゲート電極３、浮遊ゲート電極３上のゲート間絶縁膜４、およびゲート間絶縁膜４上の制御ゲート電極５を有する。また、制御ゲート電極５上にはキャップ膜１３が形成され、キャップ膜１３、制御ゲート電極５、ゲート間絶縁膜４、および浮遊ゲート電極３の側面上には側壁１４が形成される。なお、図１においてはキャップ膜１３および側壁１４の図示が省略される。
【００１３】
半導体基板１上のメモリセルトランジスタ１０が形成される活性領域７は、素子分離溝６により分離される。素子分離溝６の深さは、例えば、２００ｎｍである。
【００１４】
メモリセルトランジスタ１０は、活性領域７上でソース・ドレイン領域９を介して直列接続される。また、直列接続されたメモリセルトランジスタ１０の両端には選択トランジスタ１２がソース・ドレイン領域９を介して接続される。また、素子分離溝６を介して隣接したメモリセルトランジスタ１０は、制御ゲート電極５を共有する。
【００１５】
浮遊ゲート電極３は、電荷を蓄積するための電荷蓄積層として機能する。
【００１６】
制御ゲート電極５は、ワード線（図示しない）に接続され、メモリセルトランジスタ１０における活性領域７の表面電位を制御する機能を有する。
【００１７】
メモリセルトランジスタ１０へデータを書き込む際には、制御ゲート電極５を高電位とすることで、活性領域７から浮遊ゲート電極３に電荷を注入する。また、データを消去する際には、制御ゲート電極５に負電位を印加することで、浮遊ゲート電極３に蓄積された電荷を活性領域７に引き出す。
【００１８】
ゲート間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との間に形成され、また、半導体基板１の素子分離溝６内、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域を埋めるように形成される。
【００１９】
また、ゲート間絶縁膜４は、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に形成された絶縁層４ａと、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に、絶縁層４ａを介して形成された電子トラップ層４ｂと、電子トラップ層４ｂ上に形成された絶縁層４ｃを有する。
【００２０】
絶縁層４ａおよび電子トラップ層４ｂは、素子分離溝６内、素子分離溝６上の隣り合うトンネル絶縁膜２の間、および素子分離溝６上の隣り合う浮遊ゲート電極３の間を満たす。そのため、絶縁層４ｃは、浮遊ゲート電極３の上面よりも高い位置に形成される。
【００２１】
なお、ゲート間絶縁膜４が素子分離溝６内の素子分離絶縁膜としての機能を有するため、従来の不揮発性記憶装置のように素子分離溝内に素子分離用の絶縁膜を独立して形成する必要がない。本実施の形態においては従来の素子分離用の絶縁膜を形成しないため、工程数を削減することができる。
【００２２】
電子トラップ層４ｂは、電子トラップ性を有する絶縁材料からなる。絶縁層４ａ、４ｃは、電子トラップ層４ｂの材料よりも電子トラップ性が低い絶縁材料からなる。電子トラップ性を有する絶縁材料として、例えば、窒化シリコン、金属酸化物、金属シリケートを用いることができる。電子トラップ層４ｂの材料よりも電子トラップ性が低い絶縁材料としては、例えば、酸化シリコンを用いることができる。
【００２３】
ゲート間絶縁膜４は、例えば、絶縁層４ａ、４ｃがシリコン酸化膜、電子トラップ層４ｂがシリコン窒化膜であるＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜）である。
【００２４】
電子トラップ層４ｂは電子トラップ性を有するため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に半導体基板１の活性領域７から制御ゲート電極５へ移動しようとする電子をトラップすることができる。電子トラップ層４ｂにトラップされた電子は、活性領域７と制御ゲート電極５の間の電界を緩和することができる。
【００２５】
絶縁層４ａ、４ｃは、電子トラップ層４ｂにトラップされた電子が活性領域７または制御ゲート電極５へ移ることを抑える機能を有する。
【００２６】
電子トラップ層４ｂは、少なくとも素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域内に位置すれば、活性領域７と素子分離溝６上の制御ゲート電極５との間に位置することになるため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に活性領域７から制御ゲート電極５へ移動しようとする電子を効果的にトラップすることができる。
【００２７】
本実施の形態においては、電子トラップ層４ｂ（および絶縁層４ａ）が半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域内に位置するため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に活性領域７から制御ゲート電極５へ移動しようとする電子を効果的にトラップすることができる。
【００２８】
また、電子トラップ層４ｂは、効率よく電子をトラップするため、素子分離溝６の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６の隣り合う浮遊ゲート電極３の間の領域における制御ゲート電極５の長さ方向の幅Ｗ１（図２参照）が３ｎｍ以上であることが好ましい。
【００２９】
また、活性領域７と電子トラップ層４ｂの間には絶縁層４ａのみが存在し、活性領域７と電子トラップ層４ｂとの距離が近いため、効率よく電子をトラップすることができる。
【００３０】
以下に、本実施の形態に係る不揮発性記憶装置１００の製造方法の一例を示す。
【００３１】
（不揮発性記憶装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｆ）、図４ｃ（ｇ）、（ｈ）は、第１の実施の形態に係る不揮発性記憶装置１００の製造工程を示す垂直断面図である。
【００３２】
まず、図４Ａ（ａ）に示すように、半導体基板１上に、膜２０、２１およびハードマスク２２を形成し、その上にフォトレジスト２３を形成する。半導体基板１は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００３３】
膜２０、２１は、後の工程においてそれぞれトンネル絶縁膜２および浮遊ゲート電極３に加工される膜である。膜２０は、ＳｉＯ２等の絶縁材料からなり、例えば、８ｎｍの厚さを有する。膜２１は、導電型不純物を含む多結晶シリコン等の導電材料からなる。ハードマスク２２は、窒化シリコン膜、ＣＶＤ（Chemical Vapor Deposition）により形成された酸化シリコン膜等である。フォトレジスト２３は、素子分離溝６のパターンを開口パターンとして有する。
【００３４】
次に、図４Ａ（ｂ）に示すように、フォトレジスト２３をマスクとしてハードマスク２２にエッチングを施し、フォトレジスト２３のパターンをハードマスク２２に転写する。その後、フォトレジスト２３は、半導体基板１を酸素プラズマ中に曝すことにより除去される。
【００３５】
次に、図４Ａ（ｃ）に示すように、ハードマスク２２をマスクとして膜２１、２０、および半導体基板１にＲＩＥ（Reactive Ion Etching）を施し、ハードマスク２２のパターンをこれらに転写する。これにより、半導体基板１に素子分離溝６が形成され、膜２０がトンネル絶縁膜２に加工される。なお、ハードマスク２２は素子分離溝６の形成終了と同時に消失することが求められるため、ハードマスク２２の膜厚およびＲＩＥ条件を調節する必要がある。素子分離溝６の形成後、ＳＨ溶液（Ｈ２ＳＯ４およびＨ２Ｏ２からなる溶液）等を用いる後処理を行う。
【００３６】
次に、図４Ｂ（ｄ）に示すように、ＣＶＤ、ＰＶＤ（Physical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等により膜２１の上面および側面ならびに素子分離溝６の内面を覆うように絶縁膜２４を形成する。絶縁膜２４は、後の工程において絶縁層４ａに加工される膜である。
【００３７】
次に、図４Ｂ（ｅ）に示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ等により絶縁膜２４の表面を覆うように絶縁膜２５を形成する。絶縁膜２５は、後の工程において電子トラップ層４ｂに加工される膜である。
【００３８】
半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域は、絶縁膜２４、２５により埋められる。
【００３９】
次に、図４Ｂ（ｆ）に示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ等により絶縁膜２５の表面を覆うように絶縁膜２６を形成する。絶縁膜２６は、後の工程において絶縁層４ｃに加工される膜である。
【００４０】
次に、図４Ｃ（ｇ）に示すように、絶縁膜２６上に膜２７を形成する。膜２７は、後の工程において制御ゲート電極５に加工される膜である。膜２７は、導電型不純物を含む多結晶シリコン等の導電材料からなる。
【００４１】
次に、図４Ｃ（ｈ）に示すように、膜２７上に膜２９を形成する。膜２８は、後の工程においてキャップ膜１３に加工される絶縁膜である。
【００４２】
その後、リソグラフィ工程により膜２９、２７、絶縁膜２６、２５、２４、および膜２１に制御ゲート電極５のパターンを形成する。これにより、キャップ膜１３、制御ゲート電極５、絶縁層４ｃ、電子トラップ層４ｂ、絶縁層４ａ、および浮遊ゲート電極３が得られる。
【００４３】
次に、キャップ膜１３、制御ゲート電極５、絶縁層４ｃ、電子トラップ層４ｂ、絶縁層４ａ、および浮遊ゲート電極３の側面上に側壁１４を形成する。側壁１４を形成した後、半導体基板１の露出した領域に不純物を注入し、ソース・ドレイン領域９を形成する。
【００４４】
〔第２の実施の形態〕
第２の実施の形態は、ゲート間絶縁膜４の絶縁層４ｃが素子分離溝６に埋め込まれる点において第１の実施の形態と異なる。なお、制御ゲート電極５、素子分離溝６、活性領域７等のパターンは、第１の実施の形態と同様である（図１参照）。
【００４５】
（不揮発性記憶装置の構成）
図５は、第２の実施の形態に係る不揮発性記憶装置２００の垂直断面図である。
【００４６】
不揮発性記憶装置２００のゲート間絶縁膜４は、第１の実施の形態の不揮発性記憶装置１００のゲート間絶縁膜４と同様に、半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域を埋めるように形成される。
【００４７】
また、不揮発性記憶装置２００のゲート間絶縁膜４は、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に形成された絶縁層４ａと、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に、絶縁層４ａを介して形成された電子トラップ層４ｂと、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に、絶縁層４ａおよび電子トラップ層４ｂを介して形成された絶縁層４ｃを有する。
【００４８】
絶縁層４ａ、電子トラップ層４ｂ、および絶縁層４ｃは、素子分離溝６内、素子分離溝６上の隣り合うトンネル絶縁膜２の間、および素子分離溝６上の隣り合う浮遊ゲート電極３の間を満たす。
【００４９】
本実施の形態においては、電子トラップ層４ｂ（および絶縁層４ａ、４ｃ）が半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域内に位置するため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に活性領域７から制御ゲート電極５へ移動しようとする電子を効果的にトラップすることができる。
【００５０】
また、電子トラップ層４ｂは、効率よく電子をトラップするため、素子分離溝６の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６の隣り合う浮遊ゲート電極３の間の領域における厚さＴ（図５参照）が３ｎｍ以上であることが好ましい。
【００５１】
以下に、本実施の形態に係る不揮発性記憶装置２００の製造方法の一例を示す。
【００５２】
（不揮発性記憶装置の製造）
図６（ａ）〜（ｃ）は、第２の実施の形態に係る不揮発性記憶装置２００の製造工程を示す垂直断面図である。
【００５３】
まず、図４Ａ（ａ）〜図４Ｂ（ｄ）に示した絶縁膜２４を形成するまでの工程を第１の実施の形態と同様に行う。
【００５４】
次に、図６（ａ）に示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ等により絶縁膜２４の表面を覆うように絶縁膜２５を形成する。この段階では、素子分離溝６は埋められない。
【００５５】
次に、図６（ｂ）に示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ等により絶縁膜２５の表面を覆うように絶縁膜２６を形成する。
【００５６】
半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域は、絶縁膜２４、２５、２６により埋められる。
【００５７】
次に、図６（ｃ）に示すように、絶縁膜２６上に膜２７を形成する。
【００５８】
その後、膜２９を形成する工程以降の工程を第１の実施の形態と同様に行い、不揮発性記憶装置２００を得る。
【００５９】
〔第３の実施の形態〕
第３の実施の形態は、素子分離溝６内に素子分離絶縁膜が形成される点において第１の実施の形態と異なる。なお、制御ゲート電極５、素子分離溝６、活性領域７等のパターンは、第１の実施の形態と同様である（図１参照）。
【００６０】
（不揮発性記憶装置の構成）
図７は、第３の実施の形態に係る不揮発性記憶装置３００の垂直断面図である。
【００６１】
不揮発性記憶装置３００においては、半導体基板１の素子分離溝６内に素子分離絶縁膜１１が形成される。素子分離絶縁膜１１の上面の位置はトンネル絶縁膜２の下面の位置よりも低い。素子分離絶縁膜１１は、酸化シリコン等の絶縁材料からなる。
【００６２】
ゲート間絶縁膜４は、素子分離溝６内の素子分離絶縁膜１１上、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域を埋めるように形成される。
【００６３】
浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、素子分離溝６の内面の前記素子分離絶縁膜１１に接しない部分上、ならびに素子分離絶縁膜１１の上面上に形成された絶縁層４ａと、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、素子分離溝６の内面の前記素子分離絶縁膜１１に接しない部分上、ならびに素子分離絶縁膜１１の上面上に、絶縁層４ａを介して形成された電子トラップ層４ｂと、電子トラップ層４ｂ上に形成された絶縁層４ｃを有する。
【００６４】
絶縁層４ａ、電子トラップ層４ｂは、素子分離溝６の上部（素子分離溝６の素子分離絶縁膜１１上の部分）内、素子分離溝６上の隣り合うトンネル絶縁膜２の間、および素子分離溝６上の隣り合う浮遊ゲート電極３の間を満たす。そのため、絶縁層４ｃは、浮遊ゲート電極３の上面よりも高い位置に形成される。
【００６５】
本実施の形態においては、電子トラップ層４ｂ（および絶縁層４ａ）が半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域内に位置するため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に活性領域７から制御ゲート電極５へ移動しようとする電子を効果的にトラップすることができる。
【００６６】
以下に、本実施の形態に係る不揮発性記憶装置３００の製造方法の一例を示す。
【００６７】
（不揮発性記憶装置の製造）
図８（ａ）〜（ｃ）は、第３の実施の形態に係る不揮発性記憶装置３００の製造工程を示す垂直断面図である。
【００６８】
まず、図４Ａ（ａ）〜図４Ａ（ｃ）に示した素子分離溝６を形成するまでの工程を第１の実施の形態と同様に行う。
【００６９】
次に、図８（ａ）に示すように、ＣＶＤにより酸化シリコン等の絶縁材料を半導体基板１上に堆積させ、素子分離溝６を埋めるように絶縁膜２８を形成する。
【００７０】
次に、図８（ｂ）に示すように、上面が膜２０の下面よりも低くなるように絶縁膜２８をＲＩＥによりエッチバックする。これにより、素子分離溝６内の素子分離絶縁膜１１が形成される。
【００７１】
次に、図８（ｃ）に示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ等により膜２１の上面および側面、素子分離溝６の露出した内面、ならびに素子分離絶縁膜１１の上面を覆うように絶縁膜２４を形成する。
【００７２】
その後、絶縁膜２５を形成する工程以降の工程を第１の実施の形態と同様に行い、不揮発性記憶装置３００を得る。
【００７３】
〔第４の実施の形態〕
第４の実施の形態は、ゲート間絶縁膜の有する絶縁層の数において第１の実施の形態と異なる。なお、制御ゲート電極５、素子分離溝６、活性領域７等のパターンは、第１の実施の形態と同様である（図１参照）。
【００７４】
（不揮発性記憶装置の構成）
図９は、第４の実施の形態に係る不揮発性記憶装置４００の垂直断面図である。
【００７５】
不揮発性記憶装置４００は、ゲート間絶縁膜としてゲート間絶縁膜８を有する。ゲート間絶縁膜８は、第１の実施の形態の電子トラップ層４ｂに対応する電子トラップ層８ｂ、絶縁層４ａに対応する絶縁層８ａ、絶縁層４ｃに対応する絶縁層８ｃを有する。さらに、ゲート間絶縁膜８は、絶縁層８ａ下の絶縁層８ｄ、絶縁層８ｃ上の８ｅを有する。
【００７６】
絶縁層８ｄは、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に形成される。絶縁層８ａは、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に、絶縁層８ｄを介して形成される。電子トラップ層８ｂは、浮遊ゲート電極３の上面および側面上、トンネル絶縁膜２の側面上、ならびに素子分離溝６の内面上に、絶縁層８ｄ、８ａを介して形成される。絶縁層８ｃは、電子トラップ層８ｂ上に形成される。絶縁層８ｅは、絶縁層８ｃ上に形成される。
【００７７】
絶縁層８ｄ、８ａ、および電子トラップ層８ｂは、素子分離溝６内、素子分離溝６上の隣り合うトンネル絶縁膜２の間、および素子分離溝６上の隣り合う浮遊ゲート電極３の間を満たす。そのため、絶縁層８ｃ、８ｅは、浮遊ゲート電極３の上面よりも高い位置に形成される。
【００７８】
ゲート間絶縁膜８は、例えば、絶縁層８ａ、８ｃがシリコン酸化膜、電子トラップ層８ｂおよび絶縁層８ｄ、８ｅがシリコン窒化膜であるＮＯＮＯＮ膜（シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜の積層膜）である。
【００７９】
本実施の形態においては、電子トラップ層８ｂ（および絶縁層８ａ、８ｄ）が半導体基板１の素子分離溝６、素子分離溝６上の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６上の隣り合う浮遊ゲート電極３の間の領域内に位置するため、メモリセルトランジスタ１０へのデータの書き込みおよび消去時に活性領域７から制御ゲート電極５へ移動しようとする電子を効果的にトラップすることができる。
【００８０】
また、電子トラップ層８ｂは、効率よく電子をトラップするため、素子分離溝６の隣り合うトンネル絶縁膜２の間の領域、および素子分離溝６の隣り合う浮遊ゲート電極３の間の領域における制御ゲート電極５の長さ方向の幅Ｗ２（図９参照）が３ｎｍ以上であることが好ましい。
【００８１】
なお、ゲート間絶縁膜８は、少なくとも電子トラップ層８ｂおよび絶縁層８ａ、８ｃを有する構造であればよく、例えば、絶縁層８ｄおよび絶縁層８ｅのいずれか一方のみが形成される構造、さらにその他の絶縁層を有する構造であってもよい。
【００８２】
また、ゲート間絶縁膜８を第１の実施の形態の不揮発性記憶装置１００、第２の実施の形態の不揮発性記憶装置２００、または第３の実施の形態の不揮発性記憶装置３００に組み合わせてもよい。
【００８３】
（実施の形態の効果）
第１〜４の実施の形態によれば、ゲート間絶縁膜中の電子トラップ層が、少なくとも素子分離溝上の隣り合う浮遊ゲート電極の間の領域、および素子分離溝上の隣り合うトンネル絶縁膜の間の領域に位置するため、電子トラップ層が活性領域７と素子分離溝６上の制御ゲート電極５との間に位置し、メモリセルトランジスタへのデータの書き込みおよび消去時に半導体基板の活性領域から制御ゲート電極へ移動しようとする電子をトラップすることができる。そして、電子トラップ層にトラップされた電子により、活性領域と制御ゲート電極の間の電界を緩和し、絶縁破壊の発生および基板の活性領域におけるダメージの発生を抑えることができる。
【００８４】
本発明は、第１〜４の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、第１〜４の実施の形態においては、不揮発性記憶装置としてＮＡＮＤ型メモリ素子が用いられるが、スタックド・ゲート型のセルトランジスタを有する他種の不揮発性記憶装置を用いてもよい。
【００８５】
また、第１〜３の実施の形態に示される不揮発性記憶装置の製造工程の順序は、上述したものに限定されない。
【符号の説明】
【００８６】
１  半導体基板、  ２  トンネル絶縁膜、  ３  浮遊ゲート電極、  ４、８  ゲート間絶縁膜、  ４ａ、４ｃ、８ａ、８ｃ  絶縁層、  ４ｂ、８ｂ  電子トラップ層、  ５  制御ゲート電極、  ６  素子分離溝、  １１  素子分離絶縁膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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