(57)【要約】【課題】プロセス条件や動作条件に応じてセンスアンプの動作タイミングにマージンを持たせる。【解決手段】ビット線ＢＬの容量を模擬するｎ本の補助ダミービット線ＤＢＬ１〜ＤＢＬｎと、補助ダミービット線ＤＢＬ１〜ＤＢＬｎを主ダミービット線ＤＢＬ０にそれぞれ接続するスイッチング素子ＳＷ１〜ＳＷｎを設け、スイッチング素子ＳＷ１〜ＳＷｎをオンさせる個数は、プロセス条件または動作条件に応じて設定する。【選択図】      図１
2012113769.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルから読み出された信号を伝送するビット線と、
前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出するセンスアンプ回路と、
前記メモリセルの動作を模擬するダミーセルと、
前記ダミーセルから読み出された信号を伝送する主ダミービット線と、
前記主ダミービット線の電位に基づいて前記センスアンプ回路を動作させるインバータと、
ｎ（ｎは正の整数）本の補助ダミービット線と、
前記ｎ本の補助ダミービット線のうちの少なくとも１本を前記主ダミービット線に接続するスイッチング素子とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記スイッチング素子がオンする個数は、プロセス条件または動作条件に応じて設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチング素子がオンする個数は、セル電流の最も少ないメモリセルに対しても読み出し不良が発生しないマージンが確保されるように設定されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記スイッチング素子は、Ｐチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとが互いに並列接続されたトランスファーゲートであることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記スイッチング素子は、Ｐチャンネル電界効果トランジスタであることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、メモリセルからのデータの読み出し時に、プロセス条件や動作条件の変動に起因するセル電流のばらつきに応じてセンスアンプの動作タイミングを適正化するために、メモリセルに流れるセル電流をレプリカセルに模擬させ、そのレプリカセルにて模擬されたセル電流のモニタ結果に基づいて、センスアンプの動作タイミングを制御する方法がある。
【０００３】
一方、セル電流はメモリセルごとにばらつき、セル電流の最も少ないメモリセルに対しても、読み出し不良が発生しないようにするため、セル電流の分布の幅に応じてセンスアンプの動作タイミングのマージンが設定される。
【０００４】
この時に必要なマージンはプロセス条件や動作条件によって変化する。このため、最悪のプロセス条件や動作条件に対応させてマージンを設定すると、最良のプロセス条件や動作条件ではマージンが過剰となり、アクセスタイムの悪化を招いていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−５２９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、プロセス条件や動作条件に応じてセンスアンプの動作タイミングにマージンを持たせることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、メモリセルと、ビット線と、センスアンプ回路と、ダミーセルと、主ダミービット線と、インバータと、補助ダミービット線と、スイッチング素子とが設けられている。メモリセルは、データを記憶する。ビット線は、前記メモリセルから読み出された信号を伝送する。センスアンプ回路は、前記ビット線にて伝送された信号に基づいて前記メモリセルに記憶されているデータを検出する。ダミーセルは、前記メモリセルの動作を模擬する。主ダミービット線は、前記ダミーセルから読み出された信号を伝送する。インバータは、前記主ダミービット線の電位に基づいて前記センスアンプ回路を動作させる。補助ダミービット線は、ｎ（ｎは正の整数）本だけ設けられている。スイッチング素子は、前記ｎ本の補助ダミービット線のうちの少なくとも１本を前記主ダミービット線に接続する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体記憶装置の読み出し時の各部の電圧波形を示すタイミングチャートである。
【図３】図３は、動作電圧が異なる時のセル電流の確率密度分布とマージンとの関係を示す図である。
【図４】図４は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図５】図５は、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３のオン領域と、ダミービット線電位ＶＤＢとの関係を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ロウデコーダ１３、センスアンプ回路１４、ダミーワード線駆動回路１５、タイミング制御回路１６、ダミーセルアレイ１７、インバータ２０およびスイッチング制御部２１が設けられている。
【００１１】
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセル１２は、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１２】
そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行う信号を伝送するワード線ＷＬが設けられている。また、メモリセルアレイ１１には、メモリセル１２との間でやり取りされるデータを伝送するビット線ＢＬ、ＢＬＢが設けられている。
【００１３】
そして、同一ロウのメモリセル１２は各ワード線ＷＬを介して共通に接続されている。また、同一カラムのメモリセル１２は各ビット線ＢＬ、ＢＬＢを介して共通に接続されている。なお、メモリセル１２に対するリードライト時には、ビット線ＢＬ、ＢＬＢは互いに相補的に動作させることができる。例えば、メモリセル１２に対するリードライト時において、ビット線ＢＬがハイレベルに設定されている時はビット線ＢＬＢをロウレベルに設定し、ビット線ＢＬがロウレベルに設定されている時はビット線ＢＬＢをハイレベルに設定することができる。なお、ビット線ＢＬ、ＢＬＢは、待機時には共にハイレベルにプリチャージされる。
【００１４】
ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１５】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１６】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。
【００１７】
また、ビット線ＢＬは、伝送トランジスタＦ１を介して記憶ノードＮに接続されている。また、ビット線ＢＬＢは、伝送トランジスタＦ２を介して記憶ノードＮＢに接続されている。
【００１８】
ロウデコーダ１３は、ロウアドレスで指定されるメモリセル１２のロウ選択を行うことができる。センスアンプ回路１４は、メモリセル１２からビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセル１２に記憶されているデータを検知することができる。
【００１９】
ダミーセルアレイ１７には、主ダミーセル１８およびｎ（ｎは正の整数）個の補助ダミーセル１９が配置されている。主ダミーセル１８および補助ダミーセル１９は、メモリセル１２の動作を模擬することができ、メモリセル１２と同様に構成することができる。なお、主ダミーセル１８および補助ダミーセル１９とは必ずしも同一の構成である必要はなく、例えば、補助ダミーセル１９はメモリセルアレイ１１のワード線ＷＬをＬレベルに固定した構成でもよい。
【００２０】
また、ダミーセルアレイ１７には、主ダミーセル１８の選択を行う信号を伝送するダミーワード線ＤＷＬ、主ダミーセル１８から読み出された信号を伝送する主ダミービット線ＤＢＬ０、ビット線ＢＬの容量を模擬するｎ本の補助ダミービット線ＤＢＬ１〜ＤＢＬｎ、補助ダミービット線ＤＢＬ１〜ＤＢＬｎを主ダミービット線ＤＢＬ０にそれぞれ接続するスイッチング素子ＳＷ１〜ＳＷｎが設けられている。なお、スイッチング素子ＳＷ１〜ＳＷｎは、Ｐチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとが互いに並列接続されたトランスファーゲートを用いるようにしてもよいし、Ｐチャンネル電界効果トランジスタを単体で用いるようにしてもよい。
【００２１】
ここで、主ダミーセル１８および補助ダミーセル１９には、一対の駆動トランジスタＤＤ１、ＤＤ２、一対の負荷トランジスタＤＬ１、ＤＬ２、一対の伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤＤ１、ＤＤ２および伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２２】
そして、駆動トランジスタＤＤ１と負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤＤ２と負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００２３】
ここで、駆動トランジスタＤＤ１のドレインと負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、駆動トランジスタＤＤ２のドレインと負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。
【００２４】
主ダミーセル１８では、伝送トランジスタＤＦ１、ＤＦ２のゲートはダミーワード線ＤＷＬに接続されている。また、主ダミーセル１８では、ダミーノードＤは、伝送トランジスタＤＦ１を介して主ダミービット線ＤＢＬ０に接続されている。また、ダミーノードＤＢは、伝送トランジスタＤＦ２を介してハイレベル電位Ｈに接続されている。
【００２５】
補助ダミーセル１９では、伝送トランジスタＤＦ１、ＤＦ２のゲートは接地されることで、ロウレベル電位に接続されている。また、補助ダミーセル１９では、ダミーノードＤは、伝送トランジスタＤＦ１を介して補助ダミービット線ＤＢＬ１〜ＤＢＬｎにそれぞれ接続されている。また、ダミーノードＤＢは、伝送トランジスタＤＦ２を介してハイレベル電位Ｈに接続されている。
【００２６】
ダミーワード線駆動回路１５は、ビット線ＢＬ、ＢＬＢが駆動されるタイミングに従ってダミーワード線ＤＷＬを駆動することができる。タイミング制御回路１６は、ビット線ＢＬ、ＢＬＢおよびダミーワード線ＤＷＬを駆動するタイミングを制御することができる。インバータ２０は、主ダミービット線ＤＢＬ０の電位に基づいてセンスアンプ回路１４を動作させることができる。ここで、インバータ２０からは、センスアンプイネーブル信号ＳＡＥを出力することができる。スイッチング制御部２１は、スイッチング素子ＳＷ１〜ＳＷｎをオン状態またはオフ状態に個別に設定することができる。
【００２７】
なお、スイッチング素子ＳＷ１〜ＳＷｎをオンさせる個数は、プロセス条件または動作条件に応じて設定することができる。プロセス条件または動作条件としては、例えば、ＳＲＡＭの動作電圧やＶＩＤを挙げることができる。なお、ＶＩＤは、ＳＲＡＭを所定の周波数で動作させる場合に何ボルトだけ必要かを示す情報である。
【００２８】
具体的には、ＳＲＡＭの動作電圧が低い場合（例えば、０．９Ｖ）は、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を多くし、主ダミービット線ＤＢＬ０に負荷される寄生容量を大きくすることができる。ＳＲＡＭの動作電圧が高い場合（例えば、１．１Ｖ）は、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を少なくし、主ダミービット線ＤＢＬ０に負荷される寄生容量を小さくすることができる。
【００２９】
また、スイッチング素子ＳＷ１〜ＳＷｎのオン状態またはオフ状態に個別に設定する方法としては、ヒューズ素子またはレジスタを用いることができる。ヒューズ素子を用いる場合は、オン状態にされるスイッチング素子ＳＷ１〜ＳＷｎに対応したヒューズ素子を破壊することで、スイッチング素子ＳＷ１〜ＳＷｎをオン状態に設定することができる。レジスタを用いる場合は、どのスイッチング素子ＳＷ１〜ＳＷｎをオン状態に設定するかを示すデータをレジスタに格納し、そのレジスタに格納されたデータに従ってスイッチング素子ＳＷ１〜ＳＷｎをオンさせることができる。
【００３０】
図２は、図１の半導体記憶装置の読み出し時の各部の電圧波形を示すタイミングチャートである。
図２において、ビット線ＢＬ、ＢＬＢおよび主ダミービット線ＤＢＬ０は、待機時には共にハイレベルにプリチャージされる。そして、主ダミービット線ＤＢＬ０の電位がインバータ２０にて反転されることで、センスアンプイネーブル信号ＳＡＥがロウレベルに維持され、センスアンプ回路１４が非動作状態にされる。
【００３１】
そして、読み出し時において、ロウデコーダ１３にてロウ選択されたワード線ＷＬが立ち上がるタイミングでダミーワード線ＤＷＬが立ち上げられる。そして、選択セルの記憶ノードＮには‘０’、記憶ノードＮＢには‘１’が記憶されているものとすると、ワード線ＷＬが立ち上がることによって伝送トランジスタＦ１がオンし、選択カラムのビット線ＢＬにセル電流Ｉｃが流れる。このため、選択カラムのビット線ＢＬの電位は徐々に低下する。
【００３２】
また、ダミーワード線ＤＷＬが立ち上がることによって伝送トランジスタＤＦ１がオンし、主ダミービット線ＤＢＬ０にダミー電流Ｉｄが流れる。このため、主ダミービット線ＤＢＬ０の電位は徐々に低下する。ここで、主ダミービット線ＤＢＬ０はビット線ＢＬの容量を模擬することで、ビット線ＢＬの電位の変化状況を主ダミービット線ＤＢＬ０で模擬することができる。
【００３３】
主ダミービット線ＤＢＬ０の電位がインバータ２０のしきい値に達すると、センスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路１４が動作状態にされる。そして、センスアンプ回路１４において、ビット線ＢＬにて伝送された信号に基づいてメモリセル１２に記憶されているデータが検出され、読み出しデータＲＤとして出力される。
【００３４】
ここで、プロセス条件や動作条件の変動に起因してセル電流Ｉｃが変動した場合においても、セル電流Ｉｃの変動にダミー電流Ｉｄを追従させることができる。このため、ダミー電流Ｉｄに基づいてセンスアンプイネーブル信号ＳＡＥを生成することにより、センスアンプ回路１４の動作タイミングを適正化することができ、読み出し不良の発生を防止しつつ、アクセスタイムを短くすることができる。
【００３５】
また、セル電流Ｉｃはメモリセル１２ごとにばらつく。このため、セル電流Ｉｃの最も少ないメモリセル１２に対しても読み出し不良が発生しないように、セル電流Ｉｃの分布の幅に応じてセンスアンプ回路１４の動作タイミングのマージンが設定される。
【００３６】
ここで、最悪のプロセス条件や動作条件では、セル電流Ｉｃの分布の幅は広くなり、最良のプロセス条件や動作条件では、セル電流Ｉｃの分布の幅は狭くなる。このため、最悪のプロセス条件や動作条件では、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を多くし、センスアンプ回路１４の動作タイミングのマージンを広くすることができる。また、最良のプロセス条件や動作条件では、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を少なく、センスアンプ回路１４の動作タイミングのマージンを狭くすることができる。
【００３７】
これにより、プロセス条件や動作条件に応じてセンスアンプ回路１４の動作タイミングにマージンを持たせることが可能となり、最良のプロセス条件や動作条件においても、センスアンプ回路１４のマージンが過剰となるのを防止することが可能となることから、読み出し不良の発生を防止しつつ、アクセスタイムをより一層短くすることができる。
【００３８】
図３は、動作電圧が異なる時のセル電流の確率密度分布ＰＤＦとマージンとの関係を示す図である。なお、ＶＤＤＬはＳＲＡＭの動作電圧が低い時のセル電流Ｉｃの確率密度分布、ＶＤＤＨはＳＲＡＭの動作電圧が高い時のセル電流Ｉｃの確率密度分布を示す。この確率密度分布は、各セル電流Ｉｃにおけるセルの個数を示すことができる。
【００３９】
図３において、動作電圧が低い時は、セル電流Ｉｃは減少し、セル電流Ｉｃの分布の幅は広くなる。動作電圧が高い時は、セル電流Ｉｃは増加し、セル電流Ｉｃの分布の幅は狭くなる。ここで、ダミー電流Ｉｄは、セル電流Ｉｃの中央値をトレースする。
【００４０】
このため、動作電圧が低い場合において、セル電流Ｉｃの最も少ないメモリセル１２に対しても読み出し不良が発生しないようにするには、セル電流Ｉｃの中央値からマージンＭＬを持たせる必要がある。また、動作電圧が高い場合において、セル電流Ｉｃの最も少ないメモリセル１２に対しても読み出し不良が発生しないようにするには、セル電流Ｉｃの中央値からマージンＭＨを持たせる必要がある。
【００４１】
そして、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を多くすると、センスアンプ回路１４の動作タイミングのマージンを広くすることができる。また、スイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を少なくすると、センスアンプ回路１４の動作タイミングのマージンを狭くすることができる。
【００４２】
このため、動作電圧に応じてスイッチング素子ＳＷ１〜ＳＷｎをオン状態にする個数を変えることにより、センスアンプ回路１４の動作タイミングのマージンを最適化することができる。この結果、動作電圧が高い場合においては、センスアンプ回路１４の動作タイミングのマージンをＭＬからＭＨに変化させることができ、センスアンプ回路１４のマージンが過剰となるのを防止することが可能となることから、読み出し不良の発生を防止しつつ、アクセスタイムをより一層短くすることができる。
【００４３】
（第２実施形態）
図４は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図４において、この半導体記憶装置では、ｎ＝３に設定され、３本の補助ダミービット線ＤＢＬ１〜ＤＢＬ３が設けられている。また、スイッチング素子ＳＷ１〜ＳＷ３として、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３がそれぞれ設けられている。
【００４４】
また、インバータ２０には、Ｐチャンネル電界効果トランジスタＭ４およびＮチャンネル電界効果トランジスタＭ５が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ４のゲートおよびＮチャンネル電界効果トランジスタＭ５のゲートは互いに接続され、Ｐチャンネル電界効果トランジスタＭ４のドレインおよびＮチャンネル電界効果トランジスタＭ５のドレインは互いに接続されている。ここで、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ４のしきい値電圧は同一の値に設定することができる。
【００４５】
そして、インバータ２０には、主ダミービット線ＤＢＬ０の電位ＶＤＢが入力され、インバータ２０からはセンスアンプイネーブル信号ＳＡＥが出力される。そして、主ダミービット線ＤＢＬ０の電位ＶＤＢがＰチャンネル電界効果トランジスタＭ１〜Ｍ４のしきい値電圧に達すると、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ４の導通が遮断される。
【００４６】
図５は、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ４のオン領域と、ダミービット線電位ＶＤＢとの関係を示す図である。なお、ＦＳは、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ４のしきい値電圧が高くなる条件、ＳＦは、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ４のしきい値電圧が低くなる条件を示す。
【００４７】
図５において、ＦＳ条件では、インバータ２０の論理しきい値が低くなり、センスアンプイネーブル信号ＳＡＥが立ち上がるタイミングが遅くなる。一方、ＦＳ条件では、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３のしきい値電圧が高くなり、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３がオフするタイミングが速くなる。このため、主ダミービット線ＤＢＬ０に付加される容量が軽くなり、主ダミービット線ＤＢＬ０の電位ＶＤＢが立ち下がるのにかかる時間が短くなる。このため、インバータ２０の論理しきい値の低下によるセンスアンプイネーブル信号ＳＡＥの立ち上がりタイミングの遅れが緩和され、ＦＳ条件によるセンスアンプ回路１４の動作タイミングの変動を緩和することができる。
【００４８】
一方、ＳＦ条件では、インバータ２０の論理しきい値が高くなり、センスアンプイネーブル信号ＳＡＥが立ち上がるタイミングが速くなる。一方、ＳＦ条件では、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３のしきい値電圧が低くなり、Ｐチャンネル電界効果トランジスタＭ１〜Ｍ３がオフするタイミングが遅くなる。このため、主ダミービット線ＤＢＬ０に付加される容量が重くなり、主ダミービット線ＤＢＬ０の電位ＶＤＢが立ち下がるのにかかる時間が長くなる。このため、インバータ２０の論理しきい値の上昇によるセンスアンプイネーブル信号ＳＡＥの立ち上がりタイミングの進みが緩和され、ＦＳ条件によるセンスアンプ回路１４の動作タイミングの変動を緩和することができる。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１１  メモリセルアレイ、１２  メモリセル、１３  ロウデコーダ、１４  センスアンプ回路、１５  ダミーワード線駆動回路、１６  タイミング制御回路、１７  ダミーセルアレイ、１８  主ダミーセル、１９  補助ダミーセル、２０  インバータ、２１  スイッチング制御部、ＳＷ１〜ＳＷｎ  スイッチング素子、Ｎ、ＮＢ  記憶ノード、Ｄ、ＤＢ  ダミーノード、ＷＬ  ワード線、ＤＷＬ  ダミーワード線、ＢＬ、ＢＬＢ  ビット線、ＤＢＬ０  主ダミービット線、ＤＢＬ１〜ＤＢＬｎ  補助ダミービット線、Ｌ１、Ｌ２、ＤＬ１、ＤＬ２  負荷トランジスタ、Ｄ１、Ｄ２、ＤＤ１、ＤＤ２  駆動トランジスタ、Ｆ１、Ｆ２、ＤＦ１、ＤＦ２  伝送トランジスタ、Ｍ１〜Ｍ４  Ｐチャンネル電界効果トランジスタ、Ｍ５  Ｎチャンネル電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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