(57)【要約】【課題】被試験デバイスのレイテンシに応じて、試験信号を遅延させる。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号のパターンデータ、および、試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換部と、パターン変換部が生成したパターンデータを、基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延部と、データ遅延部が遅延させたパターンデータおよびパターンタイミングデータに応じた波形を有する試験信号を生成して、被試験デバイスに入力する波形生成部とを備える試験装置を提供する。【選択図】図１
2012021820.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに入力すべき試験信号のパターンデータ、および、前記試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、前記基本周期に同期して生成するパターン変換部と、
前記パターン変換部が生成した前記パターンデータを、前記基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延部と、
前記データ遅延部が遅延させた前記パターンデータおよび前記パターンタイミングデータに応じた波形を有する前記試験信号を生成して、前記被試験デバイスに入力する波形生成部と
を備える試験装置。
【請求項２】
前記データ遅延部は、前記パターンデータを、前記パターンタイミングデータの遅延量よりも前記基本周期の整数倍大きい遅延量で遅延させて、前記波形生成部に供給する
請求項１に記載の試験装置。
【請求項３】
前記パターン変換部は、前記被試験デバイスが出力する応答信号の論理値パターンと比較する期待値パターン、および、前記応答信号の論理値をサンプリングするストローブ信号のタイミングを、前記基本周期より小さい分解能で示すストローブタイミングデータを、入力される入力パターンを変換して、基本周期に同期して更に生成し、
前記試験装置は、
前記パターン変換部が生成した前記期待値パターンを、前記基本周期の整数倍の可変設定値に応じて遅延させる期待値遅延部と、
前記期待値遅延部が出力した前記期待値パターンと、前記ストローブ信号のタイミングで前記応答信号の論理値をサンプリングした前記論理値パターンとを比較するパターン比較部と
を更に備える請求項２に記載の試験装置。
【請求項４】
前記期待値遅延部は、前記期待値パターンを、前記ストローブタイミングデータの遅延量よりも前記基本周期の整数倍大きい遅延量で遅延させて、前記パターン比較部に供給する
請求項３に記載の試験装置。
【請求項５】
前記パターン変換部は、前記基本周期の各サイクルにおいて前記波形生成部を動作させるか否かを示す生成イネーブルデータと、前記基本周期の各サイクルにおいて前記パターン比較部を動作させるか否かを示す比較イネーブルデータとを、前記入力パターンに基づいて更に生成し、
前記データ遅延部は、前記生成イネーブルデータを、前記パターンデータと同一の遅延量で遅延させて前記波形生成部に供給し、
前記期待値遅延部は、前記比較イネーブルデータを、前記期待値パターンと同一の遅延量で遅延させて前記パターン比較部に供給する
請求項３に記載の試験装置。
【請求項６】
前記被試験デバイスの複数のピンに対応して、前記パターン変換部、前記データ遅延部、および、前記波形生成部を複数備え、
それぞれの前記データ遅延部における遅延量が、独立に設定可能である請求項１から５のいずれか一項に記載の試験装置。
【請求項７】
前記被試験デバイスの動作の種類を指定するコマンドデータを生成するピンにおける前記データ遅延部の遅延量よりも、前記被試験デバイスの動作において用いられる入力データを生成するピンにおける前記データ遅延部の遅延量を、前記被試験デバイスのレイテンシに応じた値だけ大きく設定する遅延設定部を更に備える
請求項６に記載の試験装置。
【請求項８】
被試験デバイスを試験する試験装置であって、
入力される入力パターンを変換して、前記被試験デバイスが出力する応答信号の論理値パターンと比較する期待値パターン、および、前記応答信号の論理値をサンプリングするストローブ信号のタイミングを示すストローブタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換部と、
前記パターン変換部が生成した前記期待値パターンを、可変に設定される前記基本周期の整数倍の遅延量で遅延させて出力する期待値遅延部と、
前記期待値遅延部が出力した前記期待値パターンと、前記ストローブ信号のタイミングで前記応答信号の論理値をサンプリングした前記論理値パターンとを比較するパターン比較部と
を備える試験装置。
【請求項９】
被試験デバイスを試験する試験方法であって、
前記被試験デバイスに入力すべき試験信号のパターンデータ、および、前記試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、前記基本周期に同期して生成するパターン変換段階と、
前記パターン変換段階で生成した前記パターンデータを、前記基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延段階と、
前記データ遅延段階で遅延させた前記パターンデータおよび前記パターンタイミングデータに応じた波形を有する前記試験信号を生成して、前記被試験デバイスに入力する波形生成段階と
を備える試験方法。
【請求項１０】
被試験デバイスを試験する試験方法であって、
入力される入力パターンを変換して、前記被試験デバイスが出力する応答信号の論理値パターンと比較する期待値パターン、および、前記応答信号の論理値をサンプリングするストローブ信号のタイミングを示すストローブタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換段階と、
前記パターン変換段階で生成した前記期待値パターンを、可変に設定される前記基本周期の整数倍の遅延量で遅延させて出力する期待値遅延段階と、
前記期待値遅延段階で出力した前記期待値パターンと、前記ストローブ信号のタイミングで前記応答信号の論理値をサンプリングした前記論理値パターンとを比較するパターン比較段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関する。
【背景技術】
【０００２】
ＳＯＣ等の被試験デバイスを試験する試験装置として、試験パターンに基づいて、被試験デバイスへの試験信号の波形を生成するものが知られている（例えば、特許文献１参照）。当該試験パターンには、試験信号が有するべき論理値パターンと、試験信号のエッジ位置を規定するタイミング情報が含まれる。
特許文献１  特開２０００−３９４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
論理値パターンの各論理値は、所定周期の試験サイクルの各サイクルにおける、試験信号の論理値を示す。また、タイミング情報は、各サイクルの開始タイミングに対する、試験信号の各エッジの遅延量を示す。試験装置は、論理パターンに応じた信号の各エッジを、対応するタイミング情報に応じて遅延させることで、試験信号の波形を成形する。
【０００４】
また試験装置は、被試験デバイスが出力する応答信号の論理値を、試験サイクルに同期して生成するストローブ信号でサンプリングして、所定の期待値パターンと比較する。各サイクルにおけるストローブ信号の位置を示すタイミング情報も、試験パターンに含まれる。かかる試験装置において、試験信号またはストローブ信号を遅延させたい場合、当該遅延に応じたタイミング情報を試験パターンに設定する。
【０００５】
ここで、被試験デバイスとして、入力されるコマンドに対して、数クロック遅れてデータを入力すべきものが存在する。例えば、ＤＲＡＭでは、ライトコマンドに対して、書き込みデータを数クロック遅れて入力する。
【０００６】
同様に、入力されたコマンドに対して、数クロック遅れてデータを出力するデバイスも存在する。例えばＤＲＡＭは、リードコマンドに対して、読み出しデータが数クロック遅れて出力される。
【０００７】
かかる被試験デバイスを試験する場合、被試験デバイスへの試験信号、および、応答信号をサンプリングするストローブ信号を、同一試験サイクルで生成するコマンドに対して数クロック分遅延させる。しかし、上述した試験装置において、タイミング情報に応じて試験信号およびストローブを遅延させる回路は、試験サイクルの周期以下の遅延を高精細に生成するので、数クロック分の遅延を実現すべく最大遅延量を大きくすると、回路規模が著しく増大してしまう。
【０００８】
このため、従来の試験装置では、試験信号およびストローブ信号に対して生成したい遅延量が、遅延回路における最大遅延量をこえてしまうことが多い。この場合、試験パターンを変更しなければならない。また、試験サイクル単位の遅延を生成したい場合、試験サイクルの周期の数値を知っておき、当該数値の整数倍を、タイミング情報に設定しなければならない。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスに入力すべき試験信号のパターンデータ、および、試験信号の各エッジタイミングを基本周期より小さい分解能で示すパターンタイミングデータを、入力される入力パターンを変換して、基本周期に同期して生成するパターン変換部と、パターン変換部が生成したパターンデータを、基本周期の整数倍の可変設定値に応じて遅延させるデータ遅延部と、データ遅延部が遅延させたパターンデータおよびパターンタイミングデータに応じた波形を有する試験信号を生成して、被試験デバイスに入力する波形生成部とを備える試験装置、ならびに、当該試験装置にかかる試験方法を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】半導体チップ等の被試験デバイス２００を試験する試験装置１００の構成例を示す。
【図２】期待値遅延部２８の動作例を説明するタイミングチャートを示す。
【図３】データ遅延部２６の動作例を説明するタイミングチャートを示す。
【図４】使用者等により生成される試験プログラムの概略を説明する。
【図５】パターン変換部２４に入力される入力パターンの一例を示す。
【図６】データ遅延部２６の構成例を示す。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、半導体チップ等の被試験デバイス２００を試験する試験装置１００の構成例を示す。半導体チップは、ＳＯＣ等のロジック回路を含むチップであってよく、ＤＲＡＭ等のチップであってもよい。試験装置１００は、統括制御部１０および複数の試験モジュール２０−１、２０−２（試験モジュール２０と総称する）を備える。
【００１４】
統括制御部１０は、複数の試験モジュール２０を制御する。例えば統括制御部１０は、使用者等から入力される試験プログラムに応じて、試験モジュール２０を制御する。統括制御部１０は、試験モジュール２０に試験信号を出力させ、また、被試験デバイス２００からの応答信号を測定させる。
【００１５】
それぞれの試験モジュール２０は、被試験デバイス２００の対応する１または複数のピンに接続される。試験モジュール２０は、被試験デバイス２００に試験信号を入力する。また試験モジュール２０は、試験信号に応じて被試験デバイス２００が出力する応答信号の論理値パターンを測定して、期待値パターンと比較する。
【００１６】
期待値パターンは、被試験デバイス２００が出力する応答信号が有するべき論理値パターンを示す。それぞれの試験モジュール２０は、パターン発生部２２、パターン変換部２４、データ遅延部２６、期待値遅延部２８、波形生成部３０、パターン比較部３２、データ遅延設定部３４、および、期待値遅延設定部３６を有する。
【００１７】
パターン発生部２２は、統括制御部１０からの制御信号に応じて、所定の試験パターンを生成する。本例のパターン発生部２２は、被試験デバイス２００に入力すべき試験信号のパターンデータ、試験信号の各エッジのタイミングを示すパターンタイミングデータ、波形生成部３０の生成イネーブルデータ、期待値パターン、応答信号を測定するストローブ信号のタイミングを示すストローブタイミングデータ、および、パターン比較部３２の比較イネーブルデータを生成する入力パターンを含む試験パターンを生成する。
【００１８】
パターン発生部２２は、統括制御部１０からの制御信号に応じて、予め定められたアルゴリズムで試験パターンを生成するアルゴリズムパターン発生器を有してよい。また、パターン発生部２２は、統括制御部１０からの制御信号で順次指定されるパターンデータをシーケンシャルに出力するシーケンスパターン発生器を有してよい。また、パターン発生部２２は、アルゴリズムパターン発生器および試験すパターン発生器を有し、いずれかのパターン発生器を選択して動作させてもよい。
【００１９】
パターン変換部２４は、試験パターンに含まれる入力パターンを変換して、試験信号のパターンデータＰＡＴ、生成イネーブルデータＤＲＥ、試験信号のパターンタイミングデータＰＴＤ、期待値パターンＥＸＰ、比較イネーブルデータＣＰＥ、および、ストローブ信号のストローブタイミングデータＳＴＤを生成する。パターン変換部２４は、予め定められた基本周期に同期してこれらのデータを生成する。
【００２０】
例えばパターン変換部２４は、入力パターンのデータ値が０または１となる基本周期のサイクルでは、パターンデータＰＡＴの論理値を当該データ値に応じて生成し、生成イネーブルデータＤＲＥをイネーブルにし、比較イネーブルデータＣＰＥをアンイネーブルにする。また、入力パターンのデータ値がＬまたはＨとなるサイクルでは、期待値パターンの論理値を当該データ値に応じて生成し、比較イネーブルデータＣＰＥをイネーブルにし、生成イネーブルデータＤＲＥをアンイネーブルにする。
【００２１】
基本周期は、試験装置１００の動作周期を規定する。試験装置１００の各構成要素には、当該基本周期のレート信号が与えられてよい。データ遅延部２６は、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥを、基本周期の整数倍の可変設定値に応じて遅延させる。データ遅延部２６は、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥを、同一の遅延量で遅延させてよい。当該可変設定値は、データ遅延設定部３４に設定される。
【００２２】
なお、データ遅延部２６は、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥを、パターンタイミングデータＰＴＤの遅延量よりも基本周期の整数倍大きい遅延量で遅延させて、波形生成部３０に供給する。パターン変換部２４から波形生成部３０の間におけるパターンタイミングデータＰＴＤの遅延量は略零であってよい。
【００２３】
波形生成部３０は、データ遅延部２６が遅延させた生成イネーブルデータＤＲＥがイネーブルを示すサイクルにおいて、受け取ったパターンデータＰＡＴおよびパターンタイミングデータＰＴＤに応じた波形を生成する。例えば波形生成部３０は、パターンデータＰＡＴの論理値に応じて生成した波形の各エッジを、パターンタイミングデータＰＴＤで示される、基本周期より小さい分解能の遅延量で遅延させる。波形生成部３０は、生成した波形を有する試験信号を、被試験デバイス２００に入力する。
【００２４】
このような構成により、試験モジュール２０が出力する試験信号を、基本周期の整数倍の遅延量で容易に遅延させることができる。なお、被試験デバイス２００の複数のピンに対応して、複数の試験モジュール２０が設けられる。そして、それぞれの試験モジュール２０は、独立してデータ遅延設定部３４を有する。このため、それぞれの試験モジュール２０のデータ遅延部２６における遅延量は、独立に設定できる。
【００２５】
このため、共通の試験パターンで動作する複数の試験モジュール２０において、例えば試験モジュール２０−１が出力する試験信号を、試験モジュール２０−２が出力する試験信号に対して、基本周期の整数倍の遅延量で容易に遅延させることができる。このため、例えば被試験デバイス２００に書き込むデータを、ライトコマンドに対して容易に複数サイクル遅延させることができる。
【００２６】
また、試験装置１００において、パターンデータ等を基本周期の整数倍遅延させる遅延量は、試験パターンと独立して設定できる。このため、異なるレイテンシを有する同種の被試験デバイス２００を試験する場合でも、データ遅延設定部３４における設定値をレイテンシに応じて変更すればよいので、試験パターンおよび試験プログラムを変更しなくともよい。
【００２７】
パターン比較部３２は、被試験デバイス２００が出力する応答信号の論理値パターンを検出する。パターン比較部３２は、基本周期と同一周期のストローブ信号を、ストローブタイミングデータＳＴＤに応じてサイクル毎に遅延させて、応答信号をサンプリングしてよい。ストローブタイミングデータＳＴＤは、基本周期より小さい分解能でストローブ信号の遅延量を示す。パターン比較部３２は、入力される比較イネーブルデータＣＰＥがイネーブルのサイクルにおいて、サンプリングした応答信号の論理値と、入力される期待値パターンの論理値とが一致するか否かを判定する。これにより、被試験デバイス２００の動作が正常か否かを判定する。
【００２８】
期待値遅延部２８は、期待値パターンＥＸＰおよび比較イネーブルデータＣＰＥを、基本周期の整数倍の可変設定値に応じて遅延させる。期待値遅延部２８は、期待値パターンＥＸＰおよび比較イネーブルデータＣＰＥを、同一の遅延量で遅延させてよい。当該可変設定値は、期待値遅延設定部３６に設定される。
【００２９】
なお、期待値遅延部２８は、期待値パターンＥＸＰおよび比較イネーブルデータＣＰＥを、ストローブタイミングデータＳＴＤの遅延量よりも基本周期の整数倍大きい遅延量で遅延させて、パターン比較部３２に供給する。パターン変換部２４からパターン比較部３２の間におけるストローブタイミングデータＳＴＤの遅延量は略零であってよい。
【００３０】
期待値遅延部２８は、期待値パターンＥＸＰを基本周期の整数倍だけ遅延させる。このため、パターン比較部３２は、パターン変換部２４が期待値パターンの各論理値を出力するサイクルから、所定サイクル経過したサイクルにおいて、期待値パターンの各論理値と、応答信号の論理値とを比較する。
【００３１】
このような構成により、パターン比較部３２に入力する期待値パターンを、基本周期の整数倍の遅延量で容易に遅延させることができる。なお、それぞれの試験モジュール２０の期待値遅延部２８における遅延量は、独立に設定できる。
【００３２】
このため、共通の試験パターンで動作する複数の試験モジュール２０において、例えば試験モジュール２０−２における期待値パターンを、試験モジュール２０−１が出力する試験信号に対して、基本周期の整数倍の遅延量で容易に遅延させることができる。このため、例えば被試験デバイス２００にリードコマンドを供給してから、所定のレイテンシで出力される応答信号に対する期待値パターンを、当該レイテンシに応じたサイクル数だけ容易に遅延させることができる。
【００３３】
また、試験装置１００において、期待値パターン等を基本周期の整数倍遅延させる遅延量は、試験パターンと独立して設定できる。このため、異なるレイテンシを有する同種の被試験デバイス２００を試験する場合でも、期待値遅延設定部３６における設定値をレイテンシに応じて変更すればよいので、試験パターンおよび試験プログラムを変更しなくともよい。
【００３４】
図２は、期待値遅延部２８の動作例を説明するタイミングチャートを示す。本例では、リードレイテンシを有する被試験デバイス２００にリードコマンドを入力したときの、期待値パターン等の遅延を説明する。
【００３５】
パターン変換部２４は、基本周期の各サイクルにおいて、期待値パターンＥＸＰおよび比較イネーブルデータＣＰＥを生成する。パターン変換部２４は、リードコマンドを示すパターンデータの出力を開始するサイクルと同一サイクルにおいて、期待値パターンＥＸＰおよび比較イネーブルデータＣＰＥの出力を開始してよい。また、パターン変換部２４は、基本周期の各サイクルにおいて、ストローブタイミングデータＳＴＤを出力する。
【００３６】
パターン比較部３２には、基本周期に同期したストローブ信号が与えられ、各サイクルにおけるストローブ信号は、対応するストローブタイミングデータで遅延される。パターン比較部３２は、遅延後のストローブ信号により、被試験デバイス２００の応答信号の論理値をサンプリングする。
【００３７】
被試験デバイス２００が出力する応答信号は、リードコマンドに対して所定サイクル遅延する（本例では２サイクル）。このため、パターン比較部３２がサンプリングするサンプリングデータは、リードコマンドに対して所定サイクル遅延したサイクルで取得される。
【００３８】
これに対し、期待値遅延部２８は、期待値パターンを、被試験デバイス２００のレイテンシに応じたサイクル数（本例では２サイクル）遅延させて、パターン比較部３２に入力する。このため、パターン比較部３２は、被試験デバイス２００におけるレイテンシを補償して、応答信号の論理値パターンと、期待値パターンとを比較することができる。なお、期待値遅延部２８は、比較イネーブルデータＣＰＥをあわせて遅延させるので、試験信号を出力する試験パターンのサイクルにおいて、期待値比較を行うことを防ぐことができる。
【００３９】
なお、期待値パターンの基本周期の整数倍の遅延と、ストローブ信号のストローブタイミングデータによる遅延とは、組み合わせて使用してよい。この場合、ストローブ信号および期待値パターンの相対位相を、広範囲且つ高精細に制御することができる。
【００４０】
図３は、データ遅延部２６の動作例を説明するタイミングチャートを示す。本例では、ライトレイテンシを有する被試験デバイス２００にライトコマンドを入力したときの、パターンデータ等の遅延を説明する。
【００４１】
パターン変換部２４は、基本周期の各サイクルにおいて、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥを生成する。パターン変換部２４は、他の試験モジュール２０においてライトコマンドを示すパターンデータの出力を開始するサイクルと同一サイクルにおいて、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥの出力を開始してよい。また、パターン変換部２４は、基本周期の各サイクルにおいて、パターンタイミングデータを出力する。
【００４２】
データ遅延部２６は、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥを、被試験デバイス２００のレイテンシに応じたサイクル数（本例では２サイクル）遅延させて、波形生成部３０に入力する。
【００４３】
このため波形生成部３０は、被試験デバイス２００におけるレイテンシを補償して、書き込みデータを被試験デバイス２００に書き込むことができる。なお、データ遅延部２６は、生成イネーブルデータＤＲＥをあわせて遅延させるので、期待値パターンを生成する試験パターンのサイクルにおいて、試験信号が出力されることを防ぐことができる。
【００４４】
図４は、使用者等により生成される試験プログラムの概略を説明する。使用者等は、図４の左に示すように、被試験デバイス２００のレイテンシに基づいて、コマンドデータＣＭＤを生成するサイクルと、書き込みデータＤＡＴＡを生成するサイクルとを異ならせるような試験プログラムを生成することもできる。
【００４５】
本例では、コマンドデータＣＭＤ（Ｗ１）がＤＡＴＡ１に対応し、コマンドデータＣＭＤ（Ｗ２）がＤＡＴＡ２に対応する。しかし、このような試験プログラムを生成すると、どのコマンドデータＣＭＤと、どのデータＤＡＴＡとが対応するかがわからなくなる。このため、試験プログラムのデバック等を行うには、コマンドデータＣＭＤと、データＤＡＴＡとの対応関係を、別途管理しなければならない。
【００４６】
これに対して、試験装置１００によれば、データ遅延設定部３４および期待値遅延設定部３６により、被試験デバイス２００のレイテンシ等に応じた遅延を設定できる。このため、使用者等は、図４の右に示すように、対応するコマンドおよびデータを、同一のサイクルに記述した試験プログラムを生成すればよい。このため、コマンドデータＣＭＤおよびデータＤＡＴＡの対応関係を、試験プログラムから容易に把握することができる。
【００４７】
また、同一のコマンドおよびデータを用いて、レイテンシの異なる被試験デバイス２００を試験する場合であっても、本願の試験装置１００によれば、データ遅延設定部３４および期待値遅延設定部３６の遅延設定値を変更することで、同一の試験パターン、試験プログラムを用いて試験を行うことができる。
【００４８】
なお、それぞれの試験モジュール２０におけるデータ遅延設定部３４は、被試験デバイス２００の動作の種類を指定するコマンドデータＣＭＤを生成する試験モジュール２０のピンにおけるデータ遅延部２６の遅延量よりも、被試験デバイス２００の動作において用いられる入力データＤＡＴＡを生成する試験モジュール２０のピンにおけるデータ遅延部２６の遅延量を、被試験デバイス２００のレイテンシに応じた値だけ大きく設定してよい。
【００４９】
同様に、それぞれの試験モジュール２０における期待値遅延設定部３６は、被試験デバイス２００の動作の種類を指定するコマンドデータＣＭＤを生成する試験モジュール２０のピンにおけるデータ遅延部２６の遅延量よりも、被試験デバイス２００の応答信号を測定する試験モジュール２０のピンにおける期待値遅延部２８の遅延量を、被試験デバイス２００のレイテンシに応じた値だけ大きく設定してよい。
【００５０】
データ遅延設定部３４および期待値遅延設定部３６には、使用者等により遅延量が設定されてよい。また、試験装置１００は、被試験デバイス２００の品種等を示す識別データを取得して、当該識別データに対応する遅延設定値をデータ遅延設定部３４および期待値遅延設定部３６に設定する設定部を更に備えてよい。当該識別データは、被試験デバイス２００から取得してよく、使用者等から入力されてもよい。また、それぞれの識別データに対応する遅延設定値のテーブルは、当該設定部に予め与えられる。
【００５１】
図５は、パターン変換部２４に入力される入力パターンの一例を示す。上述したように入力パターンは、パターンデータＰＡＴの論理値を０または１に制御する試験サイクルでは、データ値が０または１となる。また、期待値パターンＥＸＰの論理値を０または１に制御する試験サイクルでは、データ値がＬまたはＨとなる。パターン変換部２４は、入力パターンの各データ値に応じて、パターンデータＰＡＴ、期待値パターンＥＸＰ、生成イネーブルデータＤＲＥ、および、比較イネーブルデータＣＰＥを生成する。
【００５２】
また、入力パターンには、これらのデータ値に加え、各サイクルのタイミングデータを示す情報が含まれる。当該情報は、予め定められた複数種類のタイミングデータのうち、いずれかのタイミングデータを選択するタイミングセット情報であってよい。
【００５３】
図６は、データ遅延部２６の構成例を示す。なお、期待値遅延部２８も、データ遅延部２６と同様の構成を有してよい。データ遅延部２６は、縦続接続された複数のフリップフロップ３８および選択部４０を有する。複数のフリップフロップ３８は、入力されるパターンデータＰＡＴおよび生成イネーブルデータＤＲＥを、基本周期に応じて順次後段に伝送する。
【００５４】
選択部４０は、いずれかのフリップフロップ３８が出力するパターンデータＰＡＴおよび生成イネーブルデータＤＲＥを選択して、波形生成部３０に入力する。選択部４０は、データ遅延設定部３４に設定される設定値に対応するフリップフロップ３８を選択する。このような構成により、パターンデータＰＡＴおよび生成イネーブルデータＤＲＥ、基本周期の整数倍で遅延させることができる。
【００５５】
なお、パターン変換部２４は、基本周期の１周期内でＮ個のパターンデータＰＡＴ等を生成してよい。この場合、試験装置１００は、基本周期をＮ個に分割したそれぞれの分割サイクルに、複数のパターンデータＰＡＴのそれぞれを割り付けて、試験信号を生成する。これにより、基本周期よりも高周波の試験信号を生成することができ、高速に動作する被試験デバイス２００を試験することができる。
【００５６】
例えば基本周期で試験装置１００が動作した場合の動作周波数が２００ＭＨｚであり、被試験デバイス２００のデータレートが１Ｇｂｐｓの場合、パターン変換部２４は、基本周期の１周期内で５個のパターンデータＰＡＴ等を生成する。例えばパターン変換部２４は、基本周期の１つのサイクルにおいてＤＡＴＡ１〜５を並列に生成する。
【００５７】
データ遅延部２６のそれぞれのフリップフロップ３８は、順次受け取る並列データを、基本周期に応じて順次後段に伝送する。選択部４０は、いずれかのフリップフロップ３８が出力する並列データを選択する。これにより、パターンデータを、基本周期の整数倍の遅延量で遅延させる。
【００５８】
また選択部４０は、選択した並列データに含まれる各データ（例えばＤＡＴＡ１〜５）を、基本周期の１サイクルをＮ個に分割した分割サイクルに順次割り当てて出力する。このとき、いずれの分割サイクルに、先頭のＤＡＴＡ１を割り当てるかを制御することで、データ遅延部２６は、基本周期の１／Ｎの単位でパターンデータを遅延させることができる。
【００５９】
例えば、基本周期の２番目の分割サイクルに先頭のＤＡＴＡ１を割り当てることで、ＤＡＴＡ１が出力されるタイミングを、基本周期の１／Ｎだけ遅延させることができる。なお選択部４０は、基本周期の１サイクルに対応する複数のデータを、基本周期の複数サイクルにまたがって割り当ててよい。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６２】
１０・・・統括制御部、２０・・・試験モジュール、２２・・・パターン発生部、２４・・・パターン変換部、２６・・・データ遅延部、２８・・・期待値遅延部、３０・・・波形生成部、３２・・・パターン比較部、３４・・・データ遅延設定部、３６・・・期待値遅延設定部、３８・・・フリップフロップ、４０・・・選択部、１００・・・試験装置、２００・・・被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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