(57)【要約】【課題】地絡を検出してから出力トランジスタがオフするまでの間の地絡電流を抑制できる電圧出力回路を提供する。【解決手段】電圧出力回路１０では、第１導電型の第１絶縁ゲート電界効果トランジスタ１３が電圧入力端子１１と電圧出力端子１２の間に接続されている。第１絶縁ゲート電界効果トランジスタ１３のゲート電極は第１ノードＮ１に接続されている。ドライブ回路１７は、入力ノードＮｉｎに供給される入力信号に応じて、第１絶縁ゲート電界効果トランジスタ１３の導通を制御する制御信号を第１ノードＮ１に出力する。電流制限手段２２が電圧入力端子１１と電圧出力端子１２の間に接続されている。電流制限手段２２は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶが基準値より大きいときに、第１絶縁ゲート電界効果トランジスタ１３に流れる電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧入力端子と電圧出力端子の間に接続され、ゲート電極が第１ノードに接続された第１導電型の第１絶縁ゲート電界効果トランジスタと、
入力ノードに供給される入力信号に応じて、前記第１絶縁ゲート電界効果トランジスタの導通を制御する制御信号を前記第１ノードに出力するドライブ回路と、
前記電圧入力端子と前記電圧出力端子の間に接続され、前記電圧入力端子と前記電圧出力端子間の電位差が基準値より大きいときに、前記第１絶縁ゲート電界効果トランジスタに流れる電流を低減するように前記第１ノードの電位を制御する電流制限手段と、
を具備することを特徴とする電圧出力回路。
【請求項２】
第１入力端子と第２入力端子と出力端子を有し、前記第１入力端子が前記基準値に応じた第１基準電圧を生成する第１電圧源を介して前記電圧入力端子に接続され、前記第２入力端子が前記電圧出力端子に接続され、前記電圧入力端子と前記電圧出力端子間の電位差と前記第１基準電圧を比較し、前記出力端子に比較結果を出力する第１コンパレータと、
前記出力端子と前記入力ノードの間に接続され、前記コンパレータの比較結果に応じて、前記第１絶縁ゲート電界効果トランジスタをオフするための信号を前記入力信号として前記入力ノードに出力する出力制御回路と、
を具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項３】
前記電流制限手段は、
第１入力端子と第２入力端子と出力端子を有し、前記第１入力端子が前記基準値に応じた第２基準電圧を発生する第２電圧源を介して前記電圧入力端子に接続され、前記第２入力端子が前記電圧出力端子に接続され、前記電圧入力端子と前記電圧出力端子間の電位差と前記第２基準電圧を比較し、前記出力端子に比較結果を出力する第２コンパレータと、
前記電圧入力端子と前記第１ノードの間に接続され、ゲート電極が前記出力端子に接続された第１導電型の第２絶縁ゲート電界効果トランジスタと、
を具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項４】
前記電流制限手段は、
電流入力端子と電流出力端子と共通端子を有し、前記電流出力端子が第２ノードに接続され、前記共通端子が前記電圧出力端子に接続され、ゲート電極同士が接続された第２導電型の第３および第４絶縁ゲート電界効果トランジスタで構成されたカレントミラー回路と、
前記電圧入力端子と前記第２ノードの間に接続された抵抗と、
前記電圧入力端子と前記電流入力端子の間に接続され、ゲート電極が前記第１ノードに接続された第１導電型の第５絶縁ゲート電界効果トランジスタと、
前記電圧入力端子と前記第１ノードの間に接続され、ゲート電極が前記第２ノードに接続された第１導電型の第６絶縁ゲート電界効果トランジスタと、
を具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項５】
前記電圧入力端子と前記第２ノードの間に、ツェナーダイオードが接続されていることを特徴とする請求項４に記載の電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧出力回路に関する。
【背景技術】
【０００２】
従来、比較的大きな電力を供給する電圧出力回路には、電圧出力端子と接地端子の間の短絡、いわゆる地絡に対する保護回路が組み込まれている（例えば、特許文献１参照。）。
【０００３】
地絡保護回路は、電圧出力回路の出力段を構成する出力トランジスタのソース・ドレイン間電圧またはドレイン電流をモニターし、ソース・ドレイン間電圧またはドレイン電流が許容範囲を超えたときに、出力トランジスタをオフするように構成されている。これにより、地絡電流による出力トランジスタの破壊を防止している。
【０００４】
地絡が発生してから出力トランジスタがオフするまでの時間は、短いほど好ましい。ドレイン電流容量の少ない、即ち素子サイズの小さい出力トランジスタを用いることができるためである。
【０００５】
一方、電圧出力回路に接続される負荷に関しては、地絡が発生したときに直ちに電流が遮断されると好ましくない場合がある。負荷となる機器が誤動作する恐れが生じるためである。例えば負荷が記憶素子を含んでおり、記憶素子にデータを書き込み中に電流が遮断されると、記憶するデータが消失する恐れがある。
【０００６】
そのため、地絡保護回路には、地絡が発生したときに、意図的に遅延時間を持たせて出力トランジスタをオフするように構成されているものがある。
【０００７】
この場合、地絡を検出してから出力トランジスタがオフするまでの間に、出力トランジスタが破壊しないように素子サイズの大きな出力トランジスタを用いる必要がある。その結果、チップサイズが増大し、製造コストの上昇を招くという問題がある。
【０００８】
従って、地絡を検出してから出力トランジスタがオフするまでの間の遅延時間を確保するとともに、出力トランジスタの素子サイズの増大を抑制できる電圧出力回路が求められていた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２５２７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、地絡を検出してから出力トランジスタがオフするまでの間の地絡電流を抑制できる電圧出力回路を提供する。
【課題を解決するための手段】
【００１１】
一つの実施形態によれば、電圧出力回路では、第１導電型の第１絶縁ゲート電界効果トランジスタが電圧入力端子と電圧出力端子の間に接続されている。前記第１絶縁ゲート電界効果トランジスタのゲート電極は第１ノードに接続されている。ドライブ回路は、入力ノードに供給される入力信号に応じて、前記第１絶縁ゲート電界効果トランジスタの導通を制御する制御信号を前記第１ノードに出力する。電流制限手段が前記電圧入力端子と前記電圧出力端子の間に接続されている。前記電流制限手段は、前記電圧入力端子と前記電圧出力端子間の電位差が基準値より大きいときに、前記第１絶縁ゲート電界効果トランジスタに流れる電流を低減するように前記第１ノードの電位を制御する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る電圧出力回路を示す回路図。
【図２】本発明の実施例１に係る電圧出力回路の動作を示すタイミングチャート。
【図３】本発明の実施例１に係る比較例の電圧出力回路を示す回路図。
【図４】本発明の実施例１に係る比較例の電圧出力回路の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る電圧出力回路を示す回路図。
【図６】本発明の実施例３に係る電圧出力回路の要部を示す回路図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本実施例に係る電圧出力回路について図１および図２を用いて説明する。図１は本実施例の電圧出力回路を示す回路図、図２は電圧出力回路の動作を示すタイミングチャートである。本実施例は、電圧出力回路がＰＷＭ制御によるスッチングレギュレータである場合の例である。
【００１５】
図１に示すように、本実施例の電圧出力回路１０は、電圧入力端子１１と電圧出力端子１２の間にＰチャネル（第１導電型）の出力ＭＯＳトランジスタ（第１絶縁ゲート電界効果トランジスタ）１３が接続されている。出力ＭＯＳトランジスタ１３のゲート電極は、第１ノードＮ１に接続されている。
【００１６】
電圧入力端子１１は、例えば入力電圧Ｖｉｎが３６Ｖの電源（図示せず）に接続される。電圧出力端子１２は、インダクタとキャパシタを有する平滑回路（図示せず）を通して負荷（図示せず）に接続される。
【００１７】
出力ＭＯＳトランジスタ１３は、例えば２重拡散法により形成された高耐圧のＤＭＯＳトランジスタ（Double-Diffused MOSFET）である。出力ＭＯＳトランジスタ１３のソースは高電位線１４に接続され、高電位線１４が電圧入力端子１１に接続されている。出力ＭＯＳトランジスタ１１のドレインは低電位線１５に接続され、低電位線１５が電圧出力端子１２に接続されている。
【００１８】
出力制御回路１６は、電圧出力端子１２の出力電圧Ｖｏｕｔが目的の電圧になるように、入力ノードＮｉｎに出力制御信号、例えば繰り返し周波数が２０ｋＨｚから２００ＫＨｚ程度のＰＷＭ（Pulse Width Modulation）信号を出力する。ドライブ回路１７は、ＰＷＭ信号に基づいて、出力ＭＯＳトランジスタ１３をオン・オフ駆動する。
【００１９】
ドライブ回路１７は、ゲート電極が相互に接続されたＰチャネルのＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタという）１８と、Ｎチャネル（第２導電型）のＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタという）１９と、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９の間に接続された抵抗Ｒ１からなるＣＭＯＳインバータである。ＰＭＯＳトランジスタ１８およびＮＭＯＳトランジスタ１９は、出力ＭＯＳトランジスタ１３と同様に高耐圧のＤＭＯＳトランジスタである。
【００２０】
ドライブ回路１７は、電圧入力端子１１と、例えば中間電圧Ｖｍが３１Ｖの電源（図示せず）の間に接続されている。これにより、ドライブ回路１７の動作電圧は、入力電圧Ｖｉｎと中間電圧Ｖｍの差の電圧５Ｖになるので、略Ｖｉｎと略Ｖｉｎ−５Ｖの制御信号を第１ノードＮ１に出力する。抵抗Ｒ１は、後述するように地絡を検出したときに出力ＭＯＳトランジスタ１３のゲート電圧をより低下させるために接続されている。
【００２１】
入力ノードＮｉｎの電位がＬｏｗレベルのときに、ＰＭＯＳトランジスタ１８がオン、ＮＭＯＳトランジスタ１９がオフになり、第１ノードＮ１の電位Ｖｎ１がＨｉｇｈレベル（≒Ｖｉｎ）になる。その結果、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が０になり、出力ＭＯＳトランジスタ１３はオフになる。
【００２２】
入力ノードＮｉｎの電位がＨｉｇｈレベルのときに、ＰＭＯＳトランジスタ１８がオフ、ＮＭＯＳトランジスタ１９がオンになり、第１ノードＮ１の電位がＬｏｗレベル（≒Ｖｉｎ−５Ｖ）になる。その結果、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が５Ｖになり、出力ＭＯＳトランジスタ１３はオンになる。
【００２３】
電圧出力回路１０において、地絡保護回路は第１コンパレータ２０と、第１電圧源２１と、出力制御回路１６により構成されている。第１コンパレータ２０と第１電圧源２１により、地絡を検出する。
【００２４】
地絡が検出されると、出力制御回路１６は、内部のロジック回路を介して遅延時間を持たせた後にＰＷＭ信号をＬｏｗレベルに保持する。その結果、出力ＭＯＳトランジスタ１３がオフになり、出力ＭＯＳトランジスタ１３に流れる地絡電流Ｉｄｒが遮断される。
【００２５】
第１コンパレータ２０は、負入力端子（第１入力端子）２０ａが第１基準電圧Ｖｒｅｆ１を生成する第１電圧源２１を介して電圧入力端子１１に接続され、正入力端子（第２入力端子）２０ｂが電圧出力端子１２に接続されている。
【００２６】
第１コンパレータ２０は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶ＝Ｖｉｎ−Ｖｏｕｔ、即ち出力トランジスタ１３のソース・ドレイン間電圧Ｖｄｓ１と第１基準電圧Ｖｒｅｆ１とを比較し、比較結果を出力端子２０ｃから出力制御回路１６に入力する。第１コンパレータ２０は、電位差ΔＶ（Ｖｄｓ１）が第１基準電圧Ｖｒｅｆ１より大きいときに地絡が発生したと判定する。
【００２７】
電流制限手段２２は、電圧入力端子１１と電圧出力端子１２の間に接続され、地絡が発生したときに、出力ＭＯＳトランジスタ１３に流れる地絡電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御するように構成されている。
【００２８】
電流制限手段２２は、第２コンパレータ２３と、第２電圧源２４と、ＰＭＯＳトランジスタ（第２絶縁ゲート電界効果トランジスタ）２５により構成されている。
【００２９】
第２コンパレータ２３は、負入力端子（第１入力端子）２３ａが第２基準電圧Ｖｒｅｆ２を生成する第２電圧源２４を介して電圧入力端子１１に接続され、正入力端子（第２入力端子）２３ｂが電圧出力端子１２に接続されている。
【００３０】
ＰＭＯＳトランジスタ２５は電圧入力端子１１と第１ノードＮ１の間に接続され、ゲート電極が第２コンパレータ２３の出力端子２３ｃに接続されている。
【００３１】
第２コンパレータ２３は、電位差ΔＶ（Ｖｄｓ１）と第２基準電圧Ｖｒｅｆ２とを比較し、比較結果を出力端子２３ｃからＰＭＯＳトランジスタ２５のゲート電極に入力する。第２コンパレータ２３は、電位差ΔＶ（Ｖｄｓ１）が第２基準電圧Ｖｒｅｆ２より大きいときに地絡が発生したと判定する。
【００３２】
地絡が検出されると、第２コンパレータ２３の出力がＬｏｗレベルになるので、ＰＭＯＳトランジスタ２５のゲート電圧Ｖｇｓ２が引き上げられ、ＰＭＯＳトランジスタ２５がオンする。
【００３３】
ＰＭＯＳトランジスタ２５がオンすると、第１ノードＮ１に入力電圧ＶｉｎとＰＭＯＳトランジスタ２５のソース・ドレイン間電圧Ｖｄｓ２の差の電位（Ｖｉｎ−Ｖｄｓ２）が与えられる。
【００３４】
ＰＭＯＳトランジスタ２５のソース・ドレイン間電圧Ｖｄｓ２を、例えば３Ｖとすると、第１ノードＮ１の電位がＶｉｎ−５ＶからＶｉｎ−３Ｖに引き上げられる。従って、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が５Ｖから３Ｖに引き下げられるので、出力ＭＯＳトランジスタ１３の地絡電流Ｉｄｒを抑制することが可能である。
【００３５】
換言すると、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１は、入力電圧Ｖｉｎと中間電圧Ｖｍの差（Ｖｉｎ−Ｖｍ）をＰＭＯＳトランジスタ２５のオン抵抗Ｒｏｎ２５と、ＮＭＯＳトランジスタ１９のオン抵抗Ｒｏｎ１９と抵抗Ｒ１の和の抵抗で分割した値であるＶｇｓ１＝（Ｖｉｎ−Ｖｍ）×Ｒｏｎ２５／（Ｒｏｎ２５＋Ｒ１＋Ｒｏｎ１９）になる。
【００３６】
例えば、Ｒｏｎ２５＝Ｒｏｎ１９＝２０Ω、Ｒ１＝５０Ωとすると、Ｖｉｎ−Ｖｍ＝５Ｖなので、Ｖｇｓ１＝１．１１Ｖになる。一方、抵抗Ｒを有さない場合は、Ｒ＝０なのでＶｇｓ１＝２．５Ｖになる。
【００３７】
次に、電圧出力回路１０の動作について詳しく説明する。図２は電圧出力回路１０の動作を示すタイミングチャートである。
【００３８】
図２に示すように、初期状態として、出力制御回路１６の出力がＨｉｇｈレベルにあるとする。その結果、入力ノードＮｉｎの電位がＨｉｇｈレベル、第１ノードＮ１の電位Ｖｎ１がＬｏｗレベル（≒Ｖｉｎ−５Ｖ）になるので、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が５Ｖになり、出力ＭＯＳトランジスタ１３はオン状態にある。但し、無負荷状態のためドレイン電流Ｉｄｒは０であり、電圧出力端子１２の出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに等しくなる。
【００３９】
電圧入力端子１１と電圧出力端子１２間の電位差ΔＶ（Ｖｄｓ１）は０であり、第１基準電圧Ｖｒｅｆ１より小さいので、第１コンパレータ２０の出力はＨｉｇｈレベルである。第２コンパレータ２３についても同様であり、その説明は省略する。
【００４０】
時間ｔ１で、電圧出力端子１２がＧＮＤ端子と接触し、地絡が発生したとする。地絡により、電圧出力端子１２の電位ＶｏｕｔはＶｉｎから０になる。第１ノードＮ１の電位Ｖｎ１はＶｉｎ−５Ｖのままであり、出力ＭＯＳトランジスタ１３はオン状態を維持している。
【００４１】
その結果、出力ＭＯＳトランジスタ１３に地絡電流Ｉｄｒが流れだす。地絡電流Ｉｄｒは、出力ＭＯＳトランジスタ１３の応答速度に応じた遅延時間τ０をもって立ち上がる。
【００４２】
電圧入力端子１１と電圧出力端子１２間の電位差ΔＶ（Ｖｄｓ１）は、第１基準電圧Ｖｒｅｆ１より大きいので、第１コンパレータ２０の出力は、第１コンパレータ２０の応答速度に応じた遅延時間τ１をもって、ＨｉｇｈレベルからＬｏｗレベルに反転する。第２コンパレータ２３についても同様であり、その説明は省略する。
【００４３】
時間ｔ２で、第１コンパレータ２０の出力がＬｏｗレベルになると、出力制御回路１６の出力は、意図的に設けられた遅延時間τ２をもって、ＨｉｇｈレベルからＬｏｗレベルに変化する。この時点では、地絡保護回はまだ機能していない。
【００４４】
一方、第２コンパレータ２３の出力がＬｏｗレベルになると、即ＰＭＯＳトランジスタ２５はゲート電圧Ｖｇｓ２が引き上げられてオンになるので、第１ノードＮ１の電位Ｖｎ１が引き上げられる。これにより、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が５Ｖから３Ｖに引き下げられる。
【００４５】
その結果、出力ＭＯＳトランジスタ１３の地絡電流Ｉｄｒの立ち上がりが抑制され、最終的な地絡電流Ｉｄｒ２より少ない地絡電流Ｉｄｒ１に抑制することができる。従って、出力ＭＯＳトランジスタ１３が損傷を受け、破壊に至る恐れはなくなる。
【００４６】
時間ｔ３で、出力制御回路１６の出力がＬｏｗレベルになると、入力ノードＮｉｎの電位もＬｏｗレベルになり、ドライブ回路１７の出力（制御信号）は、ドライブ回路１７の応答速度（インバータの動作遅延）に応じた遅延時間τ３をもってＨｉｇｈレベルになる。
【００４７】
時間ｔ４で、第１ノードＮ１の電位Ｖｎ１はＶｉｎになる。出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１は０に引き下げられる。その結果、出力ＭＯＳトランジスタ１３はオフになり、地絡電流Ｉｄｒを０にすることができる。この時点で、ようやく地絡保護回が機能したことになる。
【００４８】
図３は比較例の電圧出力回路を示す図、図４は比較例の電圧出力回路の動作を示すタイミングチャートである。図３に示すように、比較例の電圧出力回路３０とは、電流制限手段２２を有していない電圧出力回路のことである。
【００４９】
図４に示すように、比較例の電圧出力回路３０では、時間ｔ２までの動作に関しては本実施例の電圧出力回路１０と同様である。一方、時間ｔ２を超えても地絡電流Ｉｄｒは立ち上がり続けることが異なっている。時間ｔ４で出力ＭＯＳトランジスタ１３がオフになり、地絡電流ＩｄｒがＩｄｒ２から０になることは本実施例の電圧出力回路１０と同様である。
【００５０】
従って、比較例の電圧出力回路３０では、時間ｔ２から時間ｔ４の間で出力ＭＯＳトランジスタ１３が地絡電流Ｉｄｒ２による発熱により損傷を受け、破壊されるのを防止する必要がある。そのため、出力ＭＯＳトランジスタ１３のチップサイズがより大きくなってしまう。
【００５１】
一方、本実施例の電圧出力回路１０では、地絡電流ＩｄｒはＩｄｒ２より少ないＩｄｒ１に抑制されるので、出力ＭＯＳトランジスタ１３のチップサイズをより小さくすることが可能である。
【００５２】
以上説明したように、本実施例の電圧出力回路１０は、電圧入力端子１２と電圧出力端子１１の間の電位差ΔＶ（Ｖｄｓ１）が基準値より大きいときに、出力ＭＯＳトランジスタ１３に流れる電流を低減するように第１ノードの電位Ｖｎ１を制御する電流制限手段２２を有している。
【００５３】
その結果、地絡が発生してから出力ＭＯＳトランジスタ１３がオフするまでの間に、局部帰還をかけて地絡電流Ｉｄｒを抑制することができる。従って、地絡を検出してから出力トランジスタがオフするまでの間の地絡電流を抑制できる電圧出力回路が得られる。
【００５４】
ここでは、電圧出力回路がＰＷＭ制御のスイッチングレギュレータである場合について説明したが、出力ＭＯＳトランジスタを有するその他の電圧出力回路、たとえばシリーズレギュレータでも同様に実施することができる。
【００５５】
第１、第２導電型がそれぞれＰ型、Ｎ型である場合について説明したが、それぞれＮ型、Ｐ型とすることも可能である。
【００５６】
第１および第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２が等しい場合について説明したが、特に等しくなくても構わない。第１および第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２が等しくない場合は、第１および第２コンパレータ２０、２３が反転するタイミングにずれが生じる。然し、地絡は瞬間的な現象のため、このタイミングのずれが電圧出力回路１０の動作に支障をきたす恐れはないためである。
【００５７】
第１、第２コンパレータ２０、２３は基本的に同じタイミングで動作をしているので、ひとつのコンパレータにまとめることも可能である。コンパレータの出力端子に出力制御回路１６とＰＭＯＳトランジスタ２５を、直接またはバッファ等を介して共通接続すればよい。
【実施例２】
【００５８】
本発明の実施例２に係る電圧出力回路について図５を用いて説明する。図５は本実施例の電圧出力回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、地絡検出を電流で行うようにしたことにある。
【００５９】
即ち、図５に示すように、本実施例の電圧出力回路４０では、電流制限手段４１が出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒを検出して、電流Ｉｄｒが基準値より大きいときに、第１ノードＮ１の電位Ｖｎ１を制御して出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒを低減するように構成されている。
【００６０】
電流制限手段４１は電圧入力端子１１と電圧出力端子１２の間に接続されている。電流制限手段４１は、カレントミラー回路４２と、ＰＭＯＳトランジスタ（第３絶縁ゲート電界効果トランジスタ）４３と、抵抗Ｒ２と、ＰＭＯＳトランジスタ（第４絶縁ゲート電界効果トランジスタ）４４で構成されている。
【００６１】
カレントミラー回路４２は、ゲート電極同士が接続された一対のＮチャネル（第２導電型）のＭＯＳトランジスタ４５、４６で構成されている。ＮＭＯＳトランジスタ４５のゲート電極はドレイン電極に接続されている。
【００６２】
ＰＭＯＳトランジスタ４３は、電圧入力端子１２とカレントミラー回路４２の電流入力端子４２ａとの間に接続され、ゲート電極が第１ノードＮ１に接続されている。ＰＭＯＳトランジスタ４３のしきい値は出力ＭＯＳトランジスタ１３のしきい値に等しく設定されている。
【００６３】
ＰＭＯＳトランジスタ４３のゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）は、出力ＭＯＳトランジスタ１３のゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）より小さく、例えば１：１０００に設定されている。
【００６４】
抵抗Ｒ２は電圧入力端子１１と第２ノードＮ２の間に接続されている。ＰＭＯＳトランジスタ４４は、電圧入力端子１２と第１ノードＮ１の間に接続され、ゲート電極が第２ノードＮ２に接続されている。
【００６５】
カレントミラー回路４２は、電位差ΔＶ（Ｖｄｓ１）が、ＰＭＯＳトランジスタ４３の動作電圧とＮＭＯＳトランジスタ４５の動作電圧の和より小さいときは、オフ状態になり、大きいときはオン状態なるので、スイッチとしての機能を有している。
【００６６】
これは、電圧出力回路４０が通常動作のときは、カレントミラー回路４２をオフ状態にして、電圧制限回路４１で消費される電力を削減するためである。
【００６７】
カレントミラー回路４２がオン状態のとき、ＰＭＯＳトランジスタ４３には、出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒに比例した電流Ｉ１が流れる。その電流比は、上述したように１：１０００である。ＰＭＯＳトランジスタ４３により、出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒが検出される。ＰＭＯＳトランジスタ４３は、所謂電流検出トランジスタとして機能する。
【００６８】
カレントミラー回路４２のＮＭＯＳトランジスタ４６には、ＮＭＯＳトランジスタ４５に流れる電流Ｉ１と等しい電流Ｉ２が流れる。抵抗Ｒ２に流れる電流Ｉ２による電圧降下（Ｉ２×Ｒ２）により、第２ノードＮ２の電位Ｖｎ２がＶｉｎからＶｉｎ−Ｉ２×Ｒ２に低下する。その結果、ＰＭＯＳトランジスタ４４のゲート電圧Ｖｇｓ２は０からＩ２×Ｒ２に引き上げられる。
【００６９】
地絡が発生したとき、カレントミラー回路４２はオン状態である。地絡電流Ｉｄｒの立ち上がりに比例して電流Ｉ２が増加し、ゲート電圧Ｖｇｓ２がＰＭＯＳトランジスタ４４のしきい値より大きくなると、ＰＭＯＳトランジスタ４４がオン状態になる。ＰＭＯＳトランジスタ４４は、所謂出力トランジスタとして機能する。
【００７０】
ＰＭＯＳトランジスタ４４の動作電圧Ｖｄｓ２を、５Ｖより小さい値、例えば３Ｖになるようにすると、第１ノードＮ１の電位Ｖｎ１は、Ｖｉｎ−５ＶからＶｉｎ−３Ｖに引き上げられる。その結果、出力ＭＯＳトランジスタ１３のゲート電圧Ｖｇｓ１が５Ｖから３Ｖに引き下げられるので、地絡電流Ｉｄｒを抑制することができる。
【００７１】
なお、電圧出力回路４０の動作は、図２に示すタイミングチャートと基本的に同じであるので、その説明は省略する。
【００７２】
以上説明したように、本実施例の電圧出力回路４０における電流制限手段４１は、出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒを検出して、電流Ｉｄｒが基準値より大きいときに、第１ノードＮ１の電位Ｖｎ１を制御して出力ＭＯＳトランジスタ１３に流れる電流Ｉｄｒを低減している。
【００７３】
電流制限手段４１は、第２コンパレータ２３に比べて回路構成が簡単なので、容易に実施できる利点が得られる。
【実施例３】
【００７４】
本発明の実施例３に係る電圧出力回路について図６を用いて説明する。図６は本実施例の電圧出力回路の要部を示す回路図である。本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例２と異なる点は、電流制限回路における出力トランジスタの損傷を防止するようにしたことにある。
【００７５】
即ち、図６に示すように、本実施例の電圧出力回路５０における電流制限回路５１は、ツェナーダイオード５２が電圧入力端子１１と第２ノードＮ２の間に逆方向に接続されている。換言すると、ツェナーダイオード５２が抵抗Ｒ２に並列接続されている。
【００７６】
抵抗Ｒ２の電圧降下量Ｉ２×Ｒ２がツェナーダイオード５２のツェナー電圧Ｖｚより大きくなると、ツェナーダイオード５２が降伏し、第２ノードＮ２の電位Ｖｎ２はツェナーダイオード５２によりＶｉｎ−Ｖｚにクランプされる。
【００７７】
その結果、ＰＭＯＳトランジスタ４４のゲート電圧Ｖｇｓ２は最大でもツェナー電圧Ｖｚに抑えられる。従って、地絡電流Ｉｄｒにより抵抗Ｒ２の電圧降下量Ｉ２×Ｒ２が過大になっても、ＰＭＯＳトランジスタ４４が損傷するのを防止することができる。
【００７８】
以上説明したように、本実施例の電圧出力回路５０における電流制限回路５１は、ツェナーダイオード５２が抵抗Ｒ２に並列接続されているので、地絡電流Ｉｄｒにより出力ＭＯＳトランジスタ１３がオフされる前にＰＭＯＳトランジスタ４４が損傷するのを防止できる利点がある。
【００７９】
上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な電圧出力回路は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた電圧出力回路の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。
【００８０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）
前記ドライブ回路は、
前記電圧入力端子と前記第１ノードの間に接続され、ゲート電極が前記入力ノードに接続された第１導電型の絶縁ゲート電界効果トランジスタと、
前記第１ノードと前記電圧入力端子の電位より低い電位を有する電源の間に抵抗を介して接続され、ゲート電極が前記入力ノードに接続された第２導電型の絶縁ゲート電界効果トランジスタと、
を具備する請求項１に記載の電圧出力回路。
【００８１】
（付記２）  前記電圧入力端子と前記中間電圧源の間の電位差が、前記第１絶縁ゲート電界効果トランジスタのしきい値より大きい付記１に記載の電圧出力回路。
【符号の説明】
【００８２】
１０、３０、４０、５０  電圧出力回路
１１  電圧入力端子
１２  電圧出力端子
１３  出力ＭＯＳトランジスタ
１４  高電位線
１５  低電位線
１６  出力制御回路
１７  ドライブ回路
１８、２５、４３、４４  ＰＭＯＳトランジスタ
１９、４５、４６  ＮＭＯＳトランジスタ
２０  第１コンパレータ
２１  第１電圧源
２２、４１、５１  電流制限手段
２３  第２コンパレータ
２４  第２電圧源
４２  カレントミラー回路
４２ａ  電流入力端子
４２ｂ  電流出力端子
４２ｃ  共通端子
５２  ツェナーダイオード
Ｎ１  第１ノード
Ｎ２  第２ノード
Ｎｉｎ  入力ノード
Ｒ１、Ｒ２  抵抗
Ｉ１  入力電流
Ｉ２  出力電流
Ｖｒｅｆ１  第１基準電圧
Ｖｒｅｆ２  第２基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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