(57)【要約】【課題】省電力モードに移行した直後にも通常モードに復帰することが可能な電子機器を提供する。【解決手段】  本発明の電子機器は、メモリを停止した省電力モードを有する電子機器であって第１および第２のメモリとメモリ制御部と中央制御部とを有している。第１および第２のメモリは、個別に停止状態にすることが可能である。メモリ制御部は、第１のメモリへの制御信号と第２のメモリへの制御信号を入れ替える機能を備えている。中央制御部は、省電力モードへ移行するとき、第２のメモリを停止状態へ移行させ、第２のメモリが通常状態に復帰することが可能な停止状態となった後、第１のメモリを停止状態へ移行させ、それと共に、メモリ制御部に、第１のメモリへの制御信号と第２のメモリへの制御信号を入れ替えさせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリを停止した省電力モードを有する電子機器であって、
個別に停止状態にすることが可能な第１および第２のメモリと、
前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替えるメモリ制御部と、
省電力モードへ移行するとき、第２のメモリを停止状態へ移行させ、該第２のメモリが通常状態に復帰することが可能な停止状態となった後、前記第１のメモリを停止状態へ移行させ、それと共に、前記メモリ制御部に、前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替えさせる中央制御部と、
を有する電子機器。
【請求項２】
前記中央制御部は、省電力モードから通常モードへ復帰するとき、最初に前記第２のメモリを通常状態に戻す、請求項１に記載の電子機器。
【請求項３】
前記中央制御部は、更にメモリ容量が必要な場合に前記第１のメモリを通常状態に戻す、請求項２に記載の電子機器。
【請求項４】
前記メモリ制御部が入れ替える前記制御信号はチップセレクト信号とクロックイネーブル信号を含む、請求項１から３のいずれか一項に記載の電子機器。
【請求項５】
前記第１および第２のメモリはＳＤＲＡＭであり、前記停止状態はディープパワーダウンの状態である、請求項１から４のいずれか一項に記載の電子機器。
【請求項６】
前記第１のメモリと前記第２のメモリの少なくとも一方に複数のメモリが含まれる、請求項１から５のいずれか一項に記載の電子機器。
【請求項７】
個別に停止状態にすることが可能な第１および第２のメモリを有し、メモリを停止した省電力モードを有する電子機器の制御方法であって、
省電力モードへ移行するとき、第２のメモリを停止状態へ移行させ、
該第２のメモリが通常状態に復帰することが可能な停止状態となった後、前記第１のメモリを停止状態へ移行させ、それと共に、前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替える、電子機器の制御方法。
【請求項８】
省電力モードから通常モードへ復帰するとき、最初に前記第２のメモリを通常状態に戻す、請求項７に記載の電子機器の制御方法。
【請求項９】
更にメモリ容量が必要な場合に前記第１のメモリを通常状態に戻す、請求項８に記載の電子機器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話端末のような通常モードと省電力モードの２つの動作モードがある電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話端末では高機能が求められ、複雑な処理のアプリケーションを高速で実行するために、大容量ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられる。また、それに対応するために、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）にも、複数のＳＤＲＡＭを制御するようなコントローラが搭載されるようになっている。
【０００３】
また、携帯電話端末では待ち受け時間をできるだけ延ばすために、消費電力を可能な限り抑える方策が採られる。そのため、一般的な携帯電話端末は、発信および着信が可能でアプリケーションプログラムも動作している通常モードと、着信の待ち受けとユーザの操作待ちのみを行う省電力モードという２つの動作モードを持っている。
【０００４】
しかし、上述したＳＤＲＡＭは、携帯電話端末において特に待ち受け時に消費電力の最も大きなデバイスのひとつになっている。そのため様々な方策でＳＤＲＡＭの省電力化が図られる。なかでも、ＳＤＲＡＭのディープパワーダウン（ＤＰＤ）モードは、ＳＤＲＡＭのデータは保持できなくなるが、電流を最も低減することができるので、ＳＤＲＡＭの省電力化には特に有効である（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１３０２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＤＲＡＭのＤＰＤモードは、ディープパワーダウンの状態が続く最小限の時間（ミニマム・ディープパワーダウン・タイム）があり、ＳＤＲＡＭを一旦ＤＰＤモードにエントリすると、ＤＰＤモードを解除するコマンドを受け付けることができるようになるまでに時間がかかる。そのため、携帯電話端末は、省電力モードに移行した直後には通常モードに復帰することができず、それがアプリケーションの動作を制限したり、ユーザの利便性を損ねたりしていた。
【０００７】
例えば、携帯電話端末が省電力モードに移行した直後に着信が発生し、アプリケーションプログラムによってＳＤＲＡＭを使用したくなっても、ＤＰＤモードの解除が受け付けられないので、すぐにはＳＤＲＡＭを使用できず、通常モードに復帰できなかった。また、省電力モードに移行した直後にユーザが何らかの操作を行った場合にもＤＰＤモードの解除が受け付けられないので、すぐにはＳＤＲＡＭを使用できず、通常モードに復帰できなかった。
【０００８】
本発明の目的は、省電力モードに移行した直後にも通常モードに復帰することが可能な電子機器を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の電子機器は、メモリを停止した省電力モードを有する電子機器であって、
個別に停止状態にすることが可能な第１および第２のメモリと、
前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替えるメモリ制御部と、
省電力モードへ移行するとき、第２のメモリを停止状態へ移行させ、該第２のメモリが通常状態に復帰することが可能な停止状態となった後、前記第１のメモリを停止状態へ移行させ、それと共に、前記メモリ制御部に、前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替えさせる中央制御部と、を有している。
【００１０】
本発明の電子機器の制御方法は、個別に停止状態にすることが可能な第１および第２のメモリを有し、メモリを停止した省電力モードを有する電子機器の制御方法であって、
省電力モードへ移行するとき、第２のメモリを停止状態へ移行させ、
該第２のメモリが通常状態に復帰することが可能な停止状態となった後、前記第１のメモリを停止状態へ移行させ、それと共に、前記第１のメモリへの制御信号と前記第２のメモリへの制御信号を入れ替えるものである。
【発明の効果】
【００１１】
本発明によれば、電子機器は省電力モードへ移行するとき、通常状態に復帰することが可能な状態になるだけの時間差をもって、第２のメモリと第１のメモリを停止状態へ移行させるので、どのようなタイミングで通常状態への復帰が要求されても即座に復帰させることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の携帯電話端末の構成を示すブロック図である。
【図２】ＳＤＲＡＭ制御回路１０６の構成を示すブロック図である。
【図３Ａ】ＳＤＲＡＭ制御回路１０６の中のＴｏｇｇｌｅ型フリップフロップ２０５の真理値表３００を示す図である。
【図３Ｂ】ＳＤＲＡＭ制御回路１０６の中のセレクタ部２００の真理値表３１０を示す図である。
【図４】携帯電話端末の省電力モードへの移行時の動作を示すフローチャートである。
【図５】携帯電話端末の省電力モードから通常モードへの復帰時の動作を示すフローチャートである。
【図６】携帯電話端末が省電力モードに移行した直後に着信があった場合のＳＤＲＡＭ制御回路１０６の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
本発明を実施するための形態について図面を参照して詳細に説明する。
【００１４】
図１は、本実施形態の携帯電話端末の構成を示すブロック図である。図１を参照すると、携帯電話端末は、ＣＰＵ１０３、不揮発性メモリ１０５、２つのＳＤＲＡＭ１０１，１０２、周辺回路１０４、およびＳＤＲＡＭ制御回路１０６で構成されている。
【００１５】
不揮発性メモリ１０５にはプログラムコードやデータが格納されている。ＣＰＵ１０３は、不揮発性メモリ１０５のプログラムコードを読み取って実行する。
【００１６】
ＳＤＲＡＭ１０１，１０２は、ＣＰＵ１０３がアプリケーションを実行するときに利用する揮発性メモリであり、具体例としてＬＰＤＤＲ（Ｌｏｗ  Ｐｏｗｅｒ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭであるとする。ＳＤＲＡＭ１０１，１０２は、ＣＰＵ１０３から、個別にＤＰＤモードにすることができる。ＤＰＤモードは停止状態の一種であり、ＳＤＲＡＭのデータは保持できず、そのままではアクセスもできないが、電流を最も低減することができる省電力状態である。
【００１７】
周辺回路１０４は、無線回路、ＬＣＤ、キー入出力装置、カメラ装置などの周辺回路である。各周辺回路は、アプリケーション等の処理で適宜利用される。
【００１８】
ＳＤＲＡＭ制御回路１０６は、ＣＰＵ１０３とＳＤＲＡＭ１０１およびＳＤＲＡＭ１０２との間に設けられており、ＣＰＵ１０３からの省電力モードへの移行を指示するＤＰＤＭ信号１１９を受信すると、ＳＤＲＡＭ１０１への制御信号と、ＳＤＲＡＭ１０２への制御信号を入れ替える。具体的には、ＳＤＲＡＭ制御回路１０６は、ＣＰＵ１０３が出力する２つのＳＤＲＡＭ１０１に対する制御信号の一部であるチップセレクト信号ＣＳ１およびクロックイネーブル信号ＣＫＥ１と、ＳＤＲＡＭ１０２に対する制御信号の一部であるチップセレクト信号ＣＳ２およびクロックイネーブル信号ＣＫＥ２とをＤＰＤＭ信号１１９に応じて入れ替える。
【００１９】
なお、電源投入時には、ＳＤＲＡＭ制御回路１０６は、チップセレクト信号ＣＳ１およびクロックイネーブル信号ＣＫＥ１をＳＤＲＡＭ１０１に接続し、チップセレクト信号ＣＳ２およびクロックイネーブル信号ＣＫＥ２をＳＤＲＡＭ１０２に接続している。
【００２０】
ＣＰＵ１０３は、不揮発性メモリ１０５に格納されているプログラムコードを実行して携帯電話端末の各部を制御したり、アプリケーションの処理を実行したりする。通常モードから省電力モードへ移行するとき、ＣＰＵ１０３は、まずＳＤＲＡＭ１０２の停止状態へ移行する。そして、そのＳＤＲＡＭ１０２が停止状態でかつ通常状態に復帰することが可能な状態になった後、ＣＰＵ１０３は、ＳＤＲＡＭ１０１を停止状態へ移行させ、それとともに、ＳＤＲＡＭ制御回路１０６に、ＳＤＲＡＭ１０１への制御信号とＳＤＲＡＭ１０２への制御信号を入れ替えさせる。
【００２１】
このように、本実施形態では、まず先にチップセレクト２に対応しているＳＤＲＡＭ１０２を停止状態に移行させ、そのＳＤＲＡＭ１０２が通常状態に復帰することが可能な停止状態になったら、ＳＤＲＡＭ１０２がチップセレクト１に対応することになるように、チップセレクト１とチップセレクト２を入れ替えると共に、チップセレクト２に対応しているＳＤＲＡＭ１０１を停止状態に移行させる。停止した直後で通常状態に復帰できないような状態のＳＤＲＡＭがチップセレクト２に接続され、チップセレクト１には、通常状態か、通常状態に復帰が可能な停止状態のＳＤＲＡＭが接続されている状態を常に維持しながら、２つのＳＤＲＡＭを順次停止させるので、どのようなタイミングで通常状態への復帰が要求されても即座に復帰させることができる。
【００２２】
本実施形態の携帯電話端末の動作について説明する。ここではシステム起動後、ＳＤＲＡＭのディープパワーダウンモード機能を使用するまでの動作について、通話動作、カメラ動画記録機能を例にあげて説明する。
【００２３】
システムを起動する時は、ＣＰＵ１０３は、まず不揮発性メモリ１０５に格納してあるアプリケーションプログラムなどを読み出して、ＳＤＲＡＭ１０１に展開する。次に、ＣＰＵ１０３は、ＳＤＲＡＭ１０１に展開されたアプリケーションプログラムを用い、プログラムを実行する。このように、ＣＰＵ１０３は、プログラムコードやアプリケーションプログラムの記述に従って処理を実行し、様々な周辺回路１０４を適宜制御することにより、装置に求められる機能を実現する。
【００２４】
例えば、携帯電話端末における通話動作は以下のように実現される。
【００２５】
ユーザが、通話を開始するために、周辺回路１０４のダイヤルキーと通話ボタンを押すと、周辺回路１０４の中でキー入力操作が検知され、ＣＰＵ１０３に通知される。通知を受けたＣＰＵ１０３が不揮発性メモリ１０５に格納されている、通話に必要なアプリケーションプログラムをＳＤＲＡＭ１０１に展開する。次に、ＣＰＵ１０３は、そのアプリケーションプログラムを時移行することで周辺回路１０４の無線回路を制御し、基地局との無線通信を行う。
【００２６】
また、例えば、携帯電話端末におけるカメラ動画記録機能の動作は以下のように実現される。
【００２７】
ユーザがカメラで動画を撮影するために、カメラ動画機能が割り当てられたキーを押すと、周辺回路１０４の中でキー入力操作が検知され、ＣＰＵ１０３に通知される。通知を受けたＣＰＵ１０３が、不揮発性メモリ１０５に格納されている、カメラ動画記録機能に必要なアプリケーションプログラムをＳＤＲＡＭ１０１に展開する。次に、ＣＰＵ１０３は、そのアプリケーションプログラムを実行することで周辺回路１０４のカメラモジュールを制御し、撮影を行う。
【００２８】
また、撮影された動画データは、ＣＰＵ１０３が周辺回路１０４のカメラモジュールから順次読み出し、ＳＤＲＡＭ１０２に書き込む。そして、ＣＰＵ１０３は、ＳＤＲＡＭ１０２に書き込んだデータを、カメラ動画機能の利用を終了する時に不揮発性メモリ１０５に書き込む。このようにして、カメラ動画の撮影および動画データの保存が実現されている。
【００２９】
次に、携帯電話端末の省電力モード（待ち受けモードともいう）における動作について説明する。
【００３０】
省電力モードではＳＤＲＡＭのディープパワーダウンモードが用いられる。
【００３１】
携帯電話端末では、その基本性能のひとつである「待ち受け時間」を延ばすために、消費電力が可能な限り抑えられる。ユーザが特定のアプリケーションを動作させておらず、キー操作も行っていない場合には、携帯電話端末のシステムは待ち受けモードに移行する。待ち受けモードでは、携帯電話網からの着信を検出するために無線回路からの割り込みを検出するのと、ユーザによるキー操作を検出するために割り込みを検出するのに必要な機能を残し、ＳＤＲＡＭなど消費電力の大きいデバイスが停止されて電力消費が低減される。
【００３２】
ＳＤＲＡＭの消費電力を最も小さくできる機能としてＤＰＤモードへの移行がある。ＤＰＤモードは、ＳＤＲＡＭに格納されているデータは保持されないが、消費電力を大幅に抑えることができる。そのため携帯電話端末で利用されることが多い。ただし、ＳＤＲＡＭ上の必要なデータは不揮発性メモリにバックアップするなどの対応が必要になる。
【００３３】
待ち受けモード中、ＣＰＵ１０３は、容量の大きいアプリケーションを動作させるための大容量の揮発性メモリが使えないため、ＣＰＵ１０３に内蔵されている小容量の揮発性メモリを用いて、割り込みを検出するための割り込み監視プログラムだけを実行している。
【００３４】
以下に、（１）通常モードから待ち受けモードへの移行と、（２）待ち受けモードから通常モードへの復帰について具体的に説明する。
【００３５】
（１）通常モードから待ち受けモードへの移行
前述のとおりの待ち受けモードに移行する条件が整うと、ＣＰＵ１０３は、消費電力の多いＳＤＲＡＭ１０１，１０２をＤＰＤモードに移行する準備を開始する。
【００３６】
ＳＤＲＡＭをＤＰＤモードにすると、ＳＤＲＡＭに格納されているデータは保持されない。そのため、ＣＰＵ１０３は、保持する必要があるデータを不揮発性メモリ１０５へバックアップする。
【００３７】
次に、ＣＰＵ１０３は、チップセレクト２に対応するＳＤＲＡＭにＤＰＤモードのエントリーコマンドを発行する。チップセレクト２に対応するＳＤＲＡＭとは、チップセレクト信号ＣＳ２が実際に接続されているＳＤＲＡＭのことである。ＳＤＲＡＭ制御回路１０６によってチップセレクト信号ＣＳ２の接続先は切り替えられ、ＳＤＲＡＭ１０１の場合とＳＤＲＡＭ１０２の場合がある。システム電源投入後の１回目の待ち受けモードであれば、ＳＤＲＡＭ制御回路１０６の初期状態により、チップセレクト信号ＣＳ２がＳＤＲＡＭ１０２に接続されているため、ＳＤＲＡＭ１０２がＤＰＤモードにエントリする。
【００３８】
ここで、ＣＰＵ１０３は、ＳＤＲＡＭ１０２がＤＰＤモードを解除するコマンドを受け付けることが可能になるまで待つ。ここではミニマム・ディープパワーダウンタイムｔＤＰＤが時間的な制約となる。ＣＰＵ１０３は待っている間、ウェイト処理を行う。
【００３９】
次に、ＣＰＵ１０３は、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭに対して、ＤＰＤモードへのエントリを指示するコマンドを発行する。ここで、システム電源投入後、１回目の待ち受けモードであれば、チップセレクト信号ＣＳ１がＳＤＲＡＭ１０１に接続されている。そのため、ＳＤＲＡＭ１０１がＤＰＤモードにエントリされる。
【００４０】
また、同時に、ＣＰＵ１０３は、ディープパワーダウンモード信号ＤＰＤＭ１１９に１ショットのＨパルスを出力する。
【００４１】
ＳＤＲＡＭ制御回路１０６は、ＤＰＤＭ１１９のパルス信号を受けて、２つのＳＤＲＡＭに対する制御信号を入れ替える動作を行う。
【００４２】
その後、前述したとおり、待ち受けモード中は、ＣＰＵ１０３は、容量の大きいアプリケーションを動作させるための大容量の揮発性メモリを使えないため、ＣＰＵ１０３に内蔵された、小容量の揮発性メモリで割り込み監視プログラムだけを実行する。
【００４３】
（２）待ち受けモードから通常モードへの復帰
次に、待ち受けモードにて携帯電話網からの着信やユーザによるキー操作があった場合、周辺回路１０４からＣＰＵ１０３へ割り込み信号が出力される。割り込み信号を受信すると、ＣＰＵ１０３は、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ１０１にＤＰＤモードの解除コマンドを発行する。システム電源起動後、１回目の待ち受けモードからの復帰であれば、チップセレクト信号ＣＳ１はＳＤＲＡＭ１０２に接続されている。そのため、ＳＤＲＡＭ１０２がＤＰＤモードから復帰する。
【００４４】
ここでは、上記（１）における通常モードから待ち受けモードへの移行動作の中で、チップセレクト信号ＣＳ１に接続されているＳＤＲＡＭ１０２は、ＤＰＤモードへのエントリから、ＳＤＲＡＭ１０２がＤＰＤモードを解除するためコマンドを受け付けることが可能になるまでの時間（ｔＤＰＤ）が既に経過している。そのため、割り込み監視プログラムが割り込みを検出した直後に、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ１０２にＤＰＤモードの解除コマンドを発行することが可能である。
【００４５】
次に、ＣＰＵ１０３は、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ（ここではＳＤＲＡＭ１０２）に対してパワーアップシーケンスを実施し、ＳＤＲＡＭ１０２をアクセス可能な状態にする。
【００４６】
次に、ＣＰＵ１０３は、不揮発性メモリ１０５に格納されているアプリケーションプログラムと、待ち受けモードへの移行時にバックアップしたデータを読み出し、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ１０２に展開する。そして、ＣＰＵ１０３は、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ１０２に展開されたアプリケーションプログラムを用い、着信後の動作を実施する。
【００４７】
さらに、カメラ動画を記録する機能のような大きな容量の揮発性メモリを使用するアプリシーションを実行する場合、ＣＰＵ１０３は、チップセレクト信号ＣＳ２に対応するＳＤＲＡＭ（ここではＳＤＲＡＭ１０１）にＤＰＤモードの解除コマンドを発行し、ＳＤＲＡＭ１０１に対してパワーアップシーケンスを実施する。これにより、チップセレクト信号ＣＳ２に対応するＳＤＲＡＭへのアクセスが可能な状態となる。
【００４８】
本実施形態の携帯電話端末は、上記のとおり、通常モードから待ち受けモードへの移行と、待ち受けモードから通常モードへの復帰の動作を行う。
【００４９】
ＳＤＲＡＭにけるＤＰＤモードの制約で、一旦ＳＤＲＡＭをＤＰＤモード移行させると、そのＳＤＲＡＭは、ＤＰＤモードを解除するコマンドを受け付けることが可能になるまでにｔＤＰＤの時間がかかる。
【００５０】
このため、一般的構成の携帯電話端末では、待ち受けモード移行直後に、携帯電話網からの着信や、ユーザのキー操作があった場合、通常モードで動作するまでにｔＤＰＤの待ち時間が必要になる。すなわち、待ち受けからの復帰に遅延を生じることになる。
【００５１】
それに対して、本実施形態の携帯電話端末では、ＣＰＵ１０３とＳＤＲＡＭ１０１，１０２の間に、ＳＤＲＡＭ制御回路１０６を設け、上記（１）の中で、チップセレクト信号ＣＳ２に対応するＳＤＲＡＭ１０２のＤＰＤモードへ移行してからｔＤＰＤ経過後に、ＳＤＲＡＭ１０２にチップセレクト信号ＣＳ１に割り当て直す。そのため、上記（２）の手順では、チップセレクト信号ＣＳ１に対応するＳＤＲＡＭ１０２はＤＰＤモードを解除するコマンドを直ちに実行することができる。携帯電話端末が省電力モードに移行した直後に通常モードに復帰することが可能となる。
【００５２】
また、携帯電話網からの着信やユーザのキー操作は、（１）の手順の途中でも発生することがある。その場合でも、本実施形態によれば、ＤＰＤモードにエントリ直後のＳＤＲＡＭはチップセレクト信号ＣＳ２に接続されるので、割り込みが発生したときに先に用いられるチップセレクト信号ＣＳ１に対応するＳＤＲＡＭは、ＤＰＤモードの解除コマンドを受け付け可能な状態か、あるいはＤＰＤモードへのエントリの前である。そのため、チップセレクト信号ＣＳ１でのアクセスを短時間で開始することができる。
【００５３】
本実施形態のようにＳＤＲＡＭ制御回路１０６がＳＤＲＡＭ１０１，１０２の制御信号を入れ替えると、物理的には、ＳＤＲＡＭへの書き込みデータや、ＳＤＲＡＭからの読み出しデータが入れ替わる。しかし、上記（１）の手順の中での制御信号を入れ替えるタイミングでは、すでに、ＳＤＲＡＭ１０１とＳＤＲＡＭ１０２は共にＤＰＤモードにエントリ済みであり、ＳＤＲＡＭ内のデータの保持が期待されない状態になっている。そのため、制御信号を入れ替えても全く問題がない。
【００５４】
また、本実施形態のＳＤＲＡＭ制御回路１０６でのＳＤＲＡＭに対する制御信号の入れ替えは、（１）の手順の中で、ＣＰＵ１０３がディープパワーダウンモード信号ＤＰＤＭ１１９に１ショットのＨパルスを出力する度に行われる。ここでは、システム電源起動後の１回目の（１）の手順および（２）の手順について詳細に説明したが、
２回目以降についても基本的には同様である。ただし、システム電源投入後の２回目の動作においては、ＳＤＲＡＭ制御回路１０６で、チップセレクト信号ＣＳ１がＳＤＲＡＭ１０２に接続され、チップセレク信号ＣＳ２がＳＤＲＡＭ１０１に接続されている状態から動作が開始される。
【００５５】
以下、本実施形態の携帯電話端末の構成および動作について詳細に説明する。
【００５６】
図１を参照すると、ＣＰＵ１０３から出力される、ＳＤＲＡＭチップセレクト信号ＣＳ１（１１５）、ＳＤＲＡＭクロックイネーブル信号ＣＫＥ１（１１６）、ＳＤＲＡＭチップセレクト信号ＣＳ２（１１７）、ＳＤＲＡＭクロックイネーブル信号ＣＫＥ２（１１８）、およびディープパワーダウンモード信号ＤＰＤＭ（１１９）は、ＳＤＲＡＭ制御回路１０６へ入力されている。
【００５７】
また、ＳＤＲＡＭ制御回路１０６から出力される、ＳＤＲＡＭ１チップセレクト信号ＣＳ１＿ｍ（１１１）、ＳＤＲＡＭ１クロックイネーブル信号ＣＫＥ１＿ｍ（１１２）が、ＳＤＲＡＭ１（１０１）に入力されている。
【００５８】
また、ＳＤＲＡＭ制御回路１０６から出力される、ＳＤＲＡＭ２チップセレクト信号ＣＳ２＿ｍ（１１３）、およびＳＤＲＡＭ２クロックイネーブル信号ＣＫＥ２＿ｍ（１１４）が、ＳＤＲＡＭ１０２に入力されている。
【００５９】
そのほかのＳＤＲＭの信号は、ＣＳｘ／ＣＫＥｘ以外の各種信号（１２０）が、ＣＰＵ１０３と揮発性メモリであるＳＤＲＡＭ１０１およびＳＤＲＡＭ１０２の間で接続されている。
【００６０】
ＳＤＲＡＭ制御回路１０６は、ＣＰＵ１０３の出力するディープパワーダウンモード信号ＤＰＤＭ（１１９）に応じて、チップセレクト１に対応するＳＤＲＡＭの制御信号（ＣＳ１、ＣＫＥ１）と、チップセレクト２に対応するＳＤＲＡＭの制御信号（ＣＳ２、ＣＫＥ２）を、入れ替える機能を有している。
【００６１】
次に、ＳＤＲＡＭ制御回路１０６の構成を説明する。
【００６２】
図２は、ＳＤＲＡＭ制御回路１０６の構成を示すブロック図である。
【００６３】
ＣＰＵ１０３からのチップセレクト信号ＣＳ１（１１５）とチップセレクト信号ＣＳ２（１１７）は、セレクタ回路２０１のそれぞれ入力端子０と入力端子１に接続されている。
【００６４】
また、ＳＤＲＡＭチップセレクト信号ＣＳ１（１１５）とＳＤＲＡＭチップセレクト信号ＣＳ２（１１７）は、セレクタ回路２０２のそれぞれ入力端子０と入力端子１にも接続されている。
【００６５】
また、ＣＰＵ１０３からのＳＤＲＡＭクロックイネーブル信号ＣＫＥ１（１１６）とＳＤＲＡＭクロックイネーブル信号ＣＫＥ２（１１８）は、セレクタ回路２０３の入力端子０と入力端子１にそれぞれ接続されている。
【００６６】
また、ＣＰＵ１０３からのＳＤＲＡＭクロックイネーブル信号ＣＫＥ１（１１６）とＳＤＲＡＭクロックイネーブル信号ＣＫＥ２（１１８）は、セレクタ回路２０４の入力端子０と入力端子１にもそれぞれ接続されている。
【００６７】
また、ＣＰＵ１０３からのディープパワーダウンモード信号ＤＰＤＭ（１１９）は、Ｔｏｇｇｌｅ型フリップフロップ２０５の入力端子Ｔに接続されている。また、Ｔｏｇｇｌｅ型フリップフロップ２０５の出力Ｑ２０７は、セレクタ回路２０１およびセレクタ回路２０３の入力端子Ｓに接続されている。また、Ｔｏｇｇｌｅ型フリップフロップ２０５の出力Ｑ２０７は、インバータ回路２０６にも接続されている。インバータ回路２０６の出力信号がセレクタ回路２０２およびセレクタ回路２０４の入力端子Ｓに接続されている。
【００６８】
そして、セレクタ回路２０１からのＣＳ１＿ｍ信号は、ＳＤＲＡＭ１デバイスのチップセレクト端子に入力される。セレクタ回路２０３からのＣＫＥ１＿ｍ信号は、ＳＤＲＡＭ１０１のクロックイネーブル端子に入力される。
【００６９】
セレクタ回路２０２からのＣＳ２＿ｍ信号は、ＳＤＲＡＭ１０２のチップセレクト端子に入力される。セレクタ回路２０４の出力であるＣＫＥ２＿ｍ信号は、ＳＤＲＡＭ１０２のクロックイネーブル端子に入力される。
【００７０】
図３Ａは、ＳＤＲＡＭ制御回路１０６の中のＴｏｇｇｌｅ型フリップフロップ２０５の真理値表３００を示す図である。
【００７１】
図３Ａの１行目（３０１）は、携帯電話端末のＰｏｗｅｒＯｎ直後のイニシャル状態におけるＴｏｇｇｌｅ型フリップフロップ２０５の出力が０であることを示している。
【００７２】
２行目（３０２）は、ＣＰＵ１０３からのディープパワーダウンモード信号ＤＰＤＭ（１１９）のＨｉｇｈエッジ信号が検出されると、そのときのＴｏｇｇｌｅ型フリップフロップ２０５の出力が０であれば、１になることを示している。
【００７３】
３行目（３０３）は、ＣＰＵ１０３からのディープパワーダウンモード信号ＤＰＤＭ（１１９）のＨｉｇｈエッジ信号が検出されると、そのときのＴｏｇｇｌｅ型フリップフロップ２０５の出力が１であれば、０になることを示している。
【００７４】
図３Ｂは、ＳＤＲＡＭ制御回路１０６の中のセレクタ部２００の真理値表３１０を示す図である。
【００７５】
図３Ｂの１行目（３１１）は、Ｔｏｇｇｌｅ型フリップフロップ２０５の出力が０であれば、セレクタ部２００は、ＣＳ１＿ｍ＝ＣＳ１、ＣＳ２＿ｍ＝ＣＳ２、ＣＫＥ１＿ｍ＝ＣＫＥ１、ＣＫＥ２＿ｍ＝ＣＫＥ２を接続し、出力することを示している。
【００７６】
Ｔｏｇｇｌｅ型フリップフロップ２０５が図３Ａの１行目（３０１）あるいは３行目（３０３）の状態では、セレクタ部２００は図３Ｂの１行目（３１１）の状態となる。
【００７７】
２行目（３１２）は、Ｔｏｇｇｌｅ型フリップフロップ２０５の出力が１であれば、セレクタ部２００は、ＣＳ１＿ｍ＝ＣＳ２、ＣＳ２＿ｍ＝ＣＳ１、ＣＫＥ１＿ｍ＝ＣＫＥ２、ＣＫＥ２＿ｍ＝ＣＫＥ１を接続し、出力することを示している。
【００７８】
Ｔｏｇｇｌｅ型フリップフロップ２０５が図３Ａの２行目（３０２）の状態では、セレクタ部２００は図３Ｂの２行目（３１２）の状態となる。
【００７９】
ＳＤＲＡＭ制御回路１０６は、図３Ａと図３Ｂから分かるように、ディープパワーダウンモード信号ＤＰＤＭ（１１９）のＨｉｇｈエッジ信号を受信するたびに、ＳＤＲＡＭ１０１，１０２に対する制御信号を入れ替える。チップセレクト信号ＣＳ１とチップセレクト信号ＣＳ２が入れ替わり、クロックイネーブル信号ＣＫＥ１とクロックイネーブル信号ＣＫＥ２が入れ替わる。
【００８０】
次に、本実施形態の携帯電話端末の動作を詳細に説明する。
【００８１】
図４は、携帯電話端末の省電力モードへの移行時の動作を示すフローチャートである。
【００８２】
まず、ＣＰＵ１０３は、一定時間以上、ユーザが特定のアプリケーションを動作させておらず、キー操作も行っていないと判断すると、省電力モードへの移行を開始する（ステップ４０１）。ＣＰＵ１０３は、消費電力の多いデバイスである揮発性メモリのＳＤＲＡＭ１０１，１０２の省電力機能であるＤＰＤモードを使用する準備を行う。
【００８３】
ＳＤＲＡＭをＤＰＤモードにすると、ＳＤＲＡＭに格納されているデータが保持されないため、保持が必要なデータがある場合、ＣＰＵ１０３は、そのデータを不揮発性メモリ１０５へ格納する。
【００８４】
次に、ＣＰＵ１０３は、チップセレクト２に対応するＳＤＲＡＭに、省電力機能であるＤＰＤモードへのエントリのコマンドを発行する（ステップ４０２）。
【００８５】
次に、ＣＰＵ１０３は、ＤＰＤモードへのエントリのコマンドを発行したＳＤＲＡＭが、ＤＰＤモードを解除するコマンドを受け付けることが可能になるまでの時間（ｔＤＰＤ）の分のウェイト処理を行う（ステップ４０３）。
【００８６】
次に、ＣＰＵ１０３は、チップセレクト１に対応するＳＤＲＡＭにＤＰＤモードへのエントリのコマンドを発行する（ステップ４０４）。それとほぼ同時に、ＣＰＵ１０３は、ディープパワーダウンモード信号ＤＰＤＭ（１１９）に１ショットのＨパルスを出力する（ステップ４０５）。
【００８７】
ＳＤＲＡＭ制御回路１０６は、ディープパワーダウンモード信号ＤＰＤＭ（１１９）のＨパルスを受けて、２つのＳＤＲＡＭ１０１，１０２に対する制御信号を入れ替える（ステップ４０６）。これで通常モードから省電力モードへの移行が完了する。
【００８８】
このときには、チップセレクト１に接続されているＳＤＲＡＭは、ｔＤＰＤ時間が経過し、割り込み監視プログラムが割り込みを検出すると、即座に、チップセレクト１のＳＤＲＡＭにＤＰＤモードの解除コマンドを発行することが可能になっている。
【００８９】
なお、省電力モード中は、ＣＰＵ１０３は、容量の大きいアプリケーションを動作させるための大容量の揮発性メモリは使えないため、ＣＰＵ１０３に内蔵された、小容量の揮発性メモリで、割り込み検出に必要な割り込み監視プログラムだけを実行している。
【００９０】
図５は、携帯電話端末の省電力モードから通常モードへの復帰時の動作を示すフローチャートである。
【００９１】
割り込み監視プログラムが割り込みを検出し、携帯電話端末が省電力モードから通常モードに復帰するときの動作について説明する。
【００９２】
省電力モードにおいて、まずＣＰＵ１０３は、携帯電話網からの着信やユーザのキー操作があったことを割り込み監視プログラムによって検出すると、省電力モードからの復帰を開始する（ステップ５０１）。
【００９３】
次に、ＣＰＵ１０３は、チップセレクト１に対応するＳＤＲＡＭに対してＤＰＤモードを解除するコマンドを発行し、必要なパワーアップシーケンスを実施し、チップセレクト１に対応するＳＤＲＡＭをアクセスが可能な状態にする（ステップ５０２）。
【００９４】
そうすると、チップセレクト１に対応するＳＤＲＡＭがアクセス可能になっているので、ＣＰＵ１０３は、不揮発性メモリ１０５に格納してあるアプリケーションプログラムと、待ち受けモードへの移行時にバックアップしたデータを読み出し、チップセレクト１に対応するＳＤＲＡＭに対し展開する（ステップ５０３）。そして、ＣＰＵ１０３は、チップセレクト１に対応するＳＤＲＡＭに展開されたアプリケーションプログラムを実行することにより、携帯電話端末の着信処理などを実施する。
【００９５】
また、ＣＰＵ１０３は、チップセレクト２に対応するＳＤＲＡＭに対しＤＰＤモードを解除するコマンドを発行し、必要なパワーアップシーケンスを実施し、チップセレクト２に対応するＳＤＲＡＭをアクセスが可能な状態にする（ステップ５０４）。
【００９６】
ここでチップセレクト２に対応するＳＤＲＡＭがアクセス可能になっているので、ＣＰＵ１０３は、カメラ動画記録機能のような大きな容量の揮発性メモリを使用するアプリケーションプログラムを、チップセレクト２のＳＤＲＡＭを使用して実行する（ステップ５０５）。
【００９７】
図６は、携帯電話端末が省電力モードに移行した直後に着信があった場合のＳＤＲＡＭ制御回路１０６の動作例を示すタイミングチャートである。
【００９８】
図６の上の５つの信号は、ＳＤＲＡＭ制御回路１０６への入力信号である。入力信号には、ＳＤＲＡＭチップセレクト信号ＣＳ１（１１５）、ＳＤＲＡＭクロックイネーブル信号ＣＫＥ１（１１６）、ＳＤＲＡＭチップセレクト信号ＣＳ２（１１７）、ＳＤＲＡＭクロックイネーブル信号ＣＫＥ２（１１８）、ディープパワーダウンモード信号ＤＰＤＭ（１１９）がある。
【００９９】
図６の下の５つの信号は、ＳＤＲＡＭ制御回路１０６からの出力信号である。出力信号には、ＳＤＲＡＭ１チップセレクト信号ＣＳ１＿ｍ（１１１）、ＳＤＲＡＭ１クロックイネーブル信号ＣＫＥ１＿ｍ（１１２）、ＳＤＲＡＭ２チップセレクト信号ＣＳ２＿ｍ（１１３）、ＳＤＲＡＭ２クロックイネーブル信号ＣＫＥ２＿ｍ（１１４）、および、内部信号のＱ（２０７）がある。
【０１００】
時刻Ｔ１までの間に、省電力モードへの移行の準備として、ＣＰＵ１０３は、チップセレクト１のＳＤＲＡＭのデータへのアクセスを行っている。このとき、ＣＰＵ１０３から入力されるＣＳ１信号（６０１）はＣＳ１＿ｍ信号（６０２）信号に伝達される。
【０１０１】
以上の動作が図４のステップ４０１に相当する。
【０１０２】
時刻Ｔ１で、ＣＰＵ１０３は、チップセレクト２のＳＤＲＡＭにＤＰＤモードのエントリーコマンドを発行する。このとき、ＣＰＵ１０３から入力されるＣＳ２信号（６０５）、ＣＫＥ２信号（６０３）は、それぞれ、ＣＳ２＿ｍ信号（６０６）、ＣＫＥ２＿ｍ信号（６０４）に伝達される。
【０１０３】
この動作が図４のステップ４０２に相当する。
【０１０４】
時刻Ｔ１からＴ２の間、ＣＰＵ１０３は、ｔＤＰＤ時間の分のウェイト処理を行う。その間のチップセレクト２のＳＤＲＡＭは、ＤＰＤモードを解除するコマンドが受け付けられない状態である。一方チップセレクト１のＳＤＲＡＭは、ＤＰＤモードに移行していないため、通常の通りアクセスが可能な状態である。（図４の（４０３））
この動作が図４のステップ４０３に相当する。
【０１０５】
時刻Ｔ２で、ＣＰＵ１０３は、チップセレクト１のＳＤＲＡＭに、ＤＰＤモードのエントリーコマンドを発行する。このとき、ＣＰＵ１０３から入力されるＣＳ１信号（６０９）、ＣＫＥ１信号（６０７）は、それぞれＣＳ１＿ｍ信号（６１０）、ＣＫＥ１＿ｍ信号（６０８）に伝達される。
【０１０６】
この動作が図４のステップ４０４に相当する。
【０１０７】
時刻Ｔ３で、ＣＰＵ１０３は、ディープパワーダウンモード信号ＤＰＤＭ（１１９）に１ショットのＨパルス（６１１）を出力する。このとき、ＳＤＲＡＭ制御回路１０６は、ディープパワーダウンモード信号ＤＰＤＭ（１１９）のＨパルスを受けて、内部信号Ｑ（２０７）がトグルし、２つのＳＤＲＡＭ１０１，１０２に対する制御信号を入れ替える。２つのＳＤＲＡＭ１０１，１０２は共に、ＤＰＤモードにエントリ中なので、ＣＳ１＝ＣＳ２、ＣＫＥ１＝ＣＫＥ２である。そのため、制御信号の切り替え前後で、ＳＤＲＡＭ制御回路１０６の出力であるＣＳ１＿ｍ、ＣＳ２＿ｍ、ＣＫＥ１＿ｍ、ＣＫＥ２＿ｍの信号はレベル変化がない。ただし、時間ｔＤＰＤが経過するまで、チップセレクト２のＳＤＲＡＭは、ＤＰＤモード解除コマンドが受け付けられない状態になる。一方、チップセレクト１のＳＤＲＡＭは、ＤＰＤモードであるが、すでに時間ｔＤＰＤが経過しているため、ＤＰＤモードを解除するコマンドを受け付けることが可能な状態である。
【０１０８】
ここまでの動作が図４のステップ４０５に相当する。
【０１０９】
時刻Ｔ４で、ＣＰＵ１０３は、例えば携帯電話網からの着信を検出すると、省電力モードからの復帰を開始する。ＣＰＵ１０３は、チップセレクト１のＳＤＲＡＭに対してＤＰＤモードを解除するコマンドを発行し、必要なパワーアップシーケンスを実施し、チップセレクト１のＳＤＲＡＭをアクセスが可能な状態にする。このとき、ＣＰＵ１０３から入力されるＣＳ１信号（６１４）、ＣＫＥ１信号（６１２）は、それぞれ、ＣＳ２＿ｍ信号（６１５）、ＣＫＥ２＿ｍ信号（６１３）に伝達される。
【０１１０】
この動作が図４のステップ５０２、５０３に相当する。
【０１１１】
時刻Ｔ５で、ＣＰＵ１０３は、チップセレクト２のＳＤＲＡＭに対してＤＰＤモードを解除するコマンドを発行し、必要なパワーアップシーケンスを実施し、チップセレクト２のＳＤＲＡＭをアクセスが可能な状態にする。このとき、ＣＰＵ１０３から入力されるＣＳ２信号（６１８）、ＣＫＥ２信号（６１６）は、それぞれ、ＣＳ１＿ｍ信号（６１９）、ＣＫＥ１＿ｍ信号（６１７）に伝達される。
【０１１２】
この動作が図５のステップ５０４、５０５に相当する。
【０１１３】
図６のタイミングチャートでは、システム電源投入後の１回目の省電力モードからの復帰動作なので、ＳＤＲＡＭ制御回路１０６の内部信号Ｑが０→１（状態０→状態１（図３Ｂ））となるが、２回目の省電力モードからの復帰動作であれば、内部信号Ｑが１→０（状態１→状態０（図３Ｂ））となる。３回目以降は１回目と２回目の動作がくり返されることになる。
【０１１４】
本実施形態によれば、携帯電話端末で省電力モードに移行した直後の着信などがあっても、チップセレクト１のＳＤＲＡＭがＤＰＤモードの解除のコマンドを受け付けることが可能な状態なので、省電力モードからの復帰にかかる時間が短縮される。
【０１１５】
一般的なＬＰＤＤＲの仕様ではｔＤＰＤ＝５００ｕｓ程度である。また、ＳＤＲＡＭがＤＰＤモードの解除のコマンドを受け付けたら、パワーアップシーケンスで２００ｕｓ程度も必要なので、ＳＤＲＡＭにアクセスできるようになるのは合計で７００ｕｓ（＝５００ｕｓ＋２００ｕｓ）程度後であった。
【０１１６】
本実施形態では、時間ｔＤＰＤの制約が無いため、パワーアップシーケンスの２００ｕｓだけで、ＳＤＲＡＭにアクセスが可能な状態となる。効果としては、３．５倍（７００ｕｓ÷２００ｕｓ）も早くＳＤＲＡＭへのアクセスが可能になり、その結果として、省電力モードからの復帰の処理がそれだけ早くなる。
【０１１７】
例えば、データ通信の着信から回線切断までの時間が５００ｕｓの不連続で間欠的なデータ通信サービスがあると仮定する。本実施形態の構成および動作を用いると、着信からＳＤＲＡＭアクセスまでの時間が５００ｕｓ以下と短いため、省電力モードに移行した状態から復帰しても処理が間に合う。そのため、データ通信を行っていない間は、ＳＤＲＡＭをＤＰＤモードで待機させることができる。
【０１１８】
一方、一般的な構成では、着信からＳＤＲＡＭにアクセスできるようになるまでの時間が５００ｕｓ以上と長くなる。そのため、省電力モードに移行すると復帰が間に合わないので、ＳＤＲＡＭをＤＰＤモード以外の省電力モードにする等が必要である。
【０１１９】
例えば、ＳＤＲＡＭへのアクセスが可能になるまでの時間が短い省電力モードであるセルフリフレッシュモードを使用することになる。
【０１２０】
下り７．２ＭＢｐｓのＨＳＤＰＡの通信速度で、１日あたり１０ＭＢｙｔｅのデータを不連続で間欠的に受信するような場合、実質の通信時間は１０秒強であり、携帯電話端末は、ほとんどの時間でデータ通信を行っていない待機状態になると考えてよい。近年のハイエンドな携帯電話端末で使用されるＳＤＲＡＭの容量である４Ｇｂｉｔでは、ディープパワーダウン電流が１００ｕＡ程度で、セルフリフレッシュモード電流が２０００ｕＡ程度である。そのため、上記仮定したようなデータ通信サービスを利用した、本実施形態によれば、ＳＤＲＡＭ待機電力が１／２０（＝１００ｕＡ／２０００ｕＡ）になる。
【０１２１】
また、省電力モードからの復帰の処理が早くなる利点として、省電力モード中にユーザがキー操作を行った場合も、携帯電話端末の省電力モードからの復帰が早ければ、ユーザのキー操作に応じた画面を表示するまでの時間が短くなる。
【０１２２】
なお、ここまで説明した実施形態では、ＳＤＲＡＭ１０１、ＳＤＲＡＭ１０２という２つのデバイスを備える携帯電話端末を例示した。しかし、本発明がその構成に限定されるものではない。他の例として、携帯電話端末が３つ以上のＳＤＲＡＭデバイスを備えていてもよい。その場合でも、上述の実施形態と同様に、ＳＤＲＡＭをＤＰＤモードに入れるタイミングに時間差をつけ、ｔＤＰＤ時間を経過した後に、後からＤＰＤモードに移行させたデバイスと先にＤＰＤモードに移行させたデバイスの制御信号を入れ替えれば、本実施形態と同様の効果を得ることができる。
【０１２３】
例えば、２ｎ個のＳＤＲＡＭがＣＰＵに接続されていたとする。その場合、ｎ個のＳＤＲＡＭ制御回路１０６を準備し、偶数番目のチップセレクト（２ｎ）と、奇数番目のチップセレクト（２ｎ−１）の制御信号をＳＤＲＡＭ制御回路１０６で入れ替えればよい。すなわち、図１において、ＣＳ１をＣＳ（２ｎ）とし、ＣＳ２をＣＳ（２ｎ−１）とし、ＣＫＥ１をＣＫＥ（２ｎ）とし、ＣＫＥ２をＣＫＥ（２ｎ−１）とし、ＣＳ１＿ｍをＣＳ（２ｎ）＿ｍとし、ＣＳ２＿ｍをＣＳ（２ｎ−１）＿ｍとし、ＣＫＥ１＿ｍをＣＫＥ（２ｎ）＿ｍとし、ＣＫＥ２＿ｍをＣＫＥ（２ｎ−１）＿ｍとすればよい。
【０１２４】
以上、本発明の実施形態について述べてきたが、本発明は、これらの実施形態だけに限定されるものではなく、本発明の技術思想の範囲内において、これらの実施形態を組み合わせて使用したり、一部の構成を変更したりしてもよい。
【符号の説明】
【０１２５】
１０１、１０２  ＳＤＲＡＭ
１０３  ＣＰＵ
１０４  周辺回路
１０５  不揮発性メモリ
１０６  ＳＤＲＡＭ制御回路
２００  セレクタ部
２０１〜２０４  セレクタ回路
２０５  Ｔｏｇｇｌｅ型フリップフロップ
２０６  インバータ回路
【図１】
2012088906.tif 000003
【図２】
2012088906.tif 000004
【図３Ａ】
2012088906.tif 000005
【図３Ｂ】
2012088906.tif 000006
【図４】
2012088906.tif 000007
【図５】
2012088906.tif 000008
【図６】
2012088906.tif 000009