(57)【要約】【課題】回路規模が小さい階層型ＤＲＡＭを提供すること。【解決手段】それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、前記行方向または前記列方向に並べて配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。【選択図】図２
2012252731.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルと、前記メモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路とを有し、行方向及び列方向にマトリクス状に配置された複数のサブアレイと、
前記列方向に沿って延設され、前記サブアレイの列を選択するための列選択信号線と、
前記行方向に沿って延設され、前記サブアレイの行を選択するためのメインワード線と、
前記プリチャージ回路に対してプリチャージ信号を供給するプリチャージ信号線と、を備え、
隣接配置された少なくとも２つの前記サブアレイが前記プリチャージ信号に応じて同一論理で制御される半導体装置。
【請求項２】
前記行方向または前記列方向に隣接配置された全ての前記サブアレイが前記プリチャージ信号に応じて同一論理で制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記同一論理で制御される前記サブアレイが、前記プリチャージ信号線に共通に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記プリチャージ信号を制御する制御部を更に備え、
前記複数のサブアレイは、前記プリチャージ信号を前記サブアレイ内に伝達する内部配線をそれぞれ有し、
前記複数のサブアレイは、前記プリチャージ信号線を介して前記制御部に結合された第１のサブアレイと、前記プリチャージ信号線と前記第１のサブアレイの前記内部配線とを介して前記制御部に結合された第２のサブアレイと、を含み、
前記制御部は前記プリチャージ線を介して前記第１のサブアレイに前記プリチャージ信号を供給することを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記プリチャージ信号線が、前記制御部から前記第１のサブアレイまでの範囲内に配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記プリチャージ信号線が、前記サブアレイの行または列の１つに対し、２本ずつ設けられており、当該２本のプリチャージ信号線に同一論理のプリチャージ信号が入力されることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記サブアレイは、
前記行方向に延設され、前記メモリセルが接続されたサブワード線と、
入力が前記列選択信号線と前記メインワード線とに接続され、出力が前記サブワード線接続された論理ゲートと、を備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項８】
１つの前記メモリセルに２本の前記ビット線が接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記プリチャージ回路がＮＭＯＳトランジスタを含むことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項１０】
前記プリチャージ信号線が単一の配線層から形成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項１１】
前記プリチャージ信号線が前記列選択信号線を兼ねていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項１２】
前記複数の接続配線は、隣接する前記サブアレイの前記内部配線同士を略最短距離で接続するように設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項１３】
前記半導体装置がＤＲＡＭであることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置を備える通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）では、大容量化に伴う高速化、低消費電力化等の要請から、メモリセルアレイを複数のサブアレイに分割し、各サブアレイを個別に制御するのが一般的になってきた。ここで、各サブアレイは、行方向に延設されたメインワード線及び列方向に延設された列選択線により、選択される。各サブアレイの内部には、メモリセルがマトリクス状に配置されるとともに、行方向にサブワード線が、列方向にビット線が延設されている。このような構造のＤＲＡＭは、階層型ＤＲＡＭなどと呼ばれている。特許文献１〜３には、階層型ＤＲＡＭが開示されている。
【０００３】
この階層型ＤＲＡＭでは、サブワード線を駆動するためのサブワードドライバが必要となる。具体的には、メインワード線の信号と列選択線の信号とを入力とする論理回路が必要となる。また、各サブアレイは、センスアンプを備えている。各センスアンプにも、センスイネーブル信号、プリチャージ信号、ビット線選択（Ｙスイッチ選択）信号などが入力される。これらの信号も、メインワード線と並走するメイン信号線（メインセンスイネーブル信号線、メインプリチャージ信号線、メインビット線選択線）の信号と列選択線の信号とを入力とする論理回路により生成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２７３７６４号公報
【特許文献２】特開２０００−０１１６３９号公報
【特許文献３】特開２００１−２４３７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明者は以下の課題を見出した。
上述のように、階層型ＤＲＡＭでは、各種制御信号を生成するための論理回路が必要であるため、回路規模が大きくなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置では、プリチャージ信号線が、複数のサブアレイのうち、行方向に隣接配置された少なくとも２つのサブアレイに共通に接続され、当該２つのサブアレイのプリチャージ回路に対し同一論理のプリチャージ信号が入力される。そのため、メインプリチャージ信号線及びメインプリチャージ信号からプリチャージ信号を生成するための論理回路が不要となり、回路規模を小さくすることができる。
【発明の効果】
【０００７】
本発明によれば、回路規模が小さい半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る階層型ＤＲＡＭの模式的平面図である。
【図２】実施の形態１に係る階層型ＤＲＡＭの１つのサブアレイの回路図である。
【図３】実施の形態１の比較例に係る階層型ＤＲＡＭの１つのサブアレイの回路図である。
【図４】実施の形態１に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。
【図５】実施の形態１の比較例に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。
【図６】実施の形態２に係る階層型ＤＲＡＭの模式的平面図である。
【図７】実施の形態２に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。
【図８】実施の形態３に係る階層型ＤＲＡＭの模式的平面図である。
【図９】実施の形態４に係る階層型ＤＲＡＭの模式的平面図である。
【図１０】実施の形態４に係る他の階層型ＤＲＡＭの模式的平面図である。
【図１１】図２のプリチャージ信号線ＰＤＬ２の長手方向の断面図である。サブアレイＳＡ１２、ＳＡ２２の内部配線が示されている。
【図１２】図３のメインプリチャージ信号線ＭＰＤＬ２及びサブプリチャージ信号線ＳＰＤＬ２の長手方向の断面図である。
【図１３】実施の形態５に係る携帯通信端末のブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１０】
（実施の形態１）
図１を参照して本発明の第１の実施の形態に係る半導体装置、より詳細には、階層型ＤＲＡＭである半導体記憶装置について説明する。図１は、実施の形態１に係る階層型ＤＲＡＭの模式的平面図である。
【００１１】
図１に示すように、この階層型ＤＲＡＭは、行デコーダ（Row Decoder）１０１、列デコーダ（Column Decoder）１０２、セルアレイ１０３を備えている。ここで、セルアレイ１０３は、サブアレイＳＡ１１〜ＳＡ１ｉ、サブアレイＳＡ２１〜ＳＡ２ｉ、サブアレイＳＡ３１〜ＳＡ３ｉ、・・・、サブアレイＳＡｎ１〜ＳＡｎｉの合計ｎ×ｉ個のサブアレイを備えている。換言すると、図１において座標を用いて示すように、ｉ行ｎ列のマトリクス状にサブアレイが配置されている。
【００１２】
図１におけるサブアレイＳＡ１１に代表して示すように、各サブアレイは、列方向の両側（図１におけるサブアレイＳＡ１１の上下）にセンスアンプ部ＳＡＭＰを、行方向の両側（図１におけるサブアレイＳＡ１１の左右）にサブワードドライバＳＷＤを備えている。なお、図示されていないが、各サブアレイ（例えば、ＳＡ１１）の内部には、メモリセルがマトリクス状に配置されるとともに、行方向にサブワード線が、列方向にビット線が延設されている。
【００１３】
さらに、各サブアレイ行（一般に、バンクなどとも呼ばれる）には、行デコーダ１０１からセルアレイ１０３の終端まで行方向（図１における左右方向）に延設された信号線群が設けられている。図１では、この信号線群は、サブアレイＳＡ１２、ＳＡ２２、ＳＡ３２、・・・、ＳＡｎ２からなるサブアレイ行についてのみ描かれており、その他のサブアレイ行については省略されている。
【００１４】
ここで、図１に示すように、この信号線群は、サブアレイＳＡ１２、ＳＡ２２、ＳＡ３２、・・・、ＳＡｎ２の上下に設けられたセンスアンプ部ＳＡＭＰに入力される１対のメイン信号線ＭＳ１、ＭＳ２及びプリチャージ信号線ＰＤＬ１、ＰＤＬ２を含んでいる。
【００１５】
また、この信号線群は、サブアレイＳＡ１２、ＳＡ２２、ＳＡ３２、・・・、ＳＡｎ２の左右に設けられたサブワードドライバＳＷＤに入力されるメインワード線ＭＷＬを含んでいる。なお、本実施の形態において、メイン信号線及びプリチャージ信号線は１対ずつ設けられているが、必須ではなく、それぞれ片方だけ設けられていてもよい。
【００１６】
他方、各サブアレイ列には、列デコーダ１０２からセルアレイ１０３の終端まで列方向（図１における上下方向）に延設された１対の列選択信号線ＣＬ１、ＣＬ２が設けられている。
【００１７】
図１では、この列選択信号線は、サブアレイＳＡ２１、ＳＡ２２、・・・、ＳＡ２ｉからなるサブアレイ列についてのみ描かれており、その他のサブアレイ列については省略されている。このように、行方向に延設された信号線群と、列方向に延設された列選択信号線とにより、各サブアレイを個別に制御することができる。
【００１８】
例えば、図１のサブアレイＳＡ２２は、行方向に延設されたメインワード線ＭＷＬ、メイン信号線ＭＳ１、ＭＳ２、プリチャージ信号線ＰＤＬ１、ＰＤＬ２と列方向に延設された列選択信号線ＣＬ１、ＣＬ２により、制御される。詳細な回路構成については図２を用いて後述する。
【００１９】
行デコーダ１０１は、与えられたアドレス信号に基づいて、選択するサブアレイ行のメインワード線（ＭＷＬ）に対し、メインワード線信号を出力する。また、選択するサブアレイ行のメイン信号線（例えばＭＳ１やＭＳ２）に対し、センスイネーブル信号、Ｙスイッチ信号を出力する。また、選択するサブアレイ行のプリチャージ信号線（例えばＰＤＬ１やＰＤＬ２）に対し、プリチャージ信号を出力する。
【００２０】
一方、列デコーダ１０２は、いずれかのサブアレイ列を選択するための列選択信号を選択するサブアレイ列に設けられた列選択信号線（例えばＣＬ１やＣＬ２）に対して出力する。
【００２１】
次に、図２を用いて、サブアレイＳＡ２２を一例として１つのサブアレイの詳細な回路構成について説明する。図２は、実施の形態１に係る階層型ＤＲＡＭの１つのサブアレイＳＡ２２の回路図である。
【００２２】
サブアレイＳＡ２２は、ｍ本のサブワード線ＷＬ１〜ＷＬｍ、ｍ個のＡＮＤゲートＡＮＤ１〜ＡＮＤｍ、ｍ本のメインワード線ＭＷＬ１〜ＭＷＬｍを含む。メインワード線ＭＷＬ１〜ＭＷＬｍは、それぞれＡＮＤゲートＡＮＤ１〜ＡＮＤｍの一方の入力に接続さている。図２では、ＡＮＤゲートＡＮＤ１の他方の入力は、列選択信号線ＣＬ２に、ＡＮＤゲートＡＮＤｍの他方の入力は、列選択信号線ＣＬ１に、接続されている。そして、ＡＮＤゲートＡＮＤ１〜ＡＮＤｍの出力は、それぞれサブワード線ＷＬ１〜ＷＬｍに接続されている。
【００２３】
図１を用いて説明したとおり、サブアレイＳＡ２２の上下にはセンスアンプ部ＳＡＭＰが設けられている。図２に示すように、サブアレイＳＡ２２の上側と下側とは同様の構成である。従って、サブアレイＳＡ２２の下側の構成について説明する。
【００２４】
このサブアレイＳＡ２２の下側において、メインワード線ＭＷＬ１〜ＭＬｍと平行に行方向に延設されたプリチャージ信号線ＰＤＬ１及びメイン信号線ＭＳ１と、列方向に延設された１対の列選択信号線ＣＬ１、ＣＬ２とが略直交している。
【００２５】
ここで、メイン信号線ＭＳ１は、メインＹスイッチ信号線ＭＹＳＷ１、１対のメインセンスイネーブル信号線ＭＳＥＮ１、ＭＳＥＰ１の３つの制御信号を含む。メイン信号線ＭＳ１に含まれるこれらの信号線は、それぞれ論理回路を介してセンスアンプ部ＳＡＭＰに接続されている。
【００２６】
図２の下側から順により詳細に説明する。まず、メインＹスイッチ信号線ＭＹＳＷ１はＡＮＤゲートＡＮＤ１３の一方の入力に接続さている。ＡＮＤゲートＡＮＤ１３の他方の入力は、列選択信号線ＣＬ２に接続されている。そして、ＡＮＤゲートＡＮＤ１３の出力はサブＹスイッチ信号線ＹＳＷ１に接続されている。
【００２７】
ここで、サブとは、サブアレイ内であることを意味している。他の構成要素についても同様である。なお、列選択信号線ＣＬ２とＣＬ１とは同一論理であるため、ＡＮＤゲートＡＮＤ１３の他方の入力は、論理的には列選択信号線ＣＬ１に接続されていてもよい。その他の論理ゲートについても同様のことが言える。
【００２８】
サブＹスイッチ信号線ＹＳＷ１は、ビット線対ＢＬＮ１、ＢＬＴ１のＹスイッチを構成するＮＭＯＳトランジスタＮ１、Ｎ２のゲートに共通に接続されている。従って、メインＹスイッチ信号線ＭＹＳＷ１と列選択信号線ＣＬ２とがともにＨ（Ｈｉｇｈ）になった場合、サブＹスイッチ信号線ＹＳＷ１はＨとなり、ＮＭＯＳトランジスタＮ１、Ｎ２はともにオンとなる。それ以外の場合、サブＹスイッチ信号線ＹＳＷ１はＬ（Ｌｏｗ）となり、ＮＭＯＳトランジスタＮ１、Ｎ２はともにオフとなる。
【００２９】
ビット線対ＢＬＮ１、ＢＬＴ１は、それぞれＮＭＯＳトランジスタＮ１、Ｎ２を介して、ローカルデータ線ＬＩＯＮ１、ＬＩＯＴ１に接続されている。ローカルデータ線ＬＩＯＮ１、ＬＩＯＴ１は、図示しない読出用データアンプと書込用ライトアンプに接続されている。
【００３０】
次に、メインセンスイネーブル信号線ＭＳＥＮ１はＡＮＤゲートＡＮＤ１２の一方の入力に接続さている。ＡＮＤゲートＡＮＤ１２の他方の入力は、列選択信号線ＣＬ１に接続されている。そして、ＡＮＤゲートＡＮＤ１２の出力はサブセンスイネーブル信号線ＳＥＮ１に接続されている。サブセンスイネーブル信号線ＳＥＮ１は、ビット線対ＢＬＮ１、ＢＬＴ１のセンスアンプのスイッチであるＮＭＯＳトランジスタＮ３のゲートに接続されている。
【００３１】
従って、メインセンスイネーブル信号線ＭＳＥＮ１と列選択信号線ＣＬ１とがともにＨになった場合、サブセンスイネーブル信号線ＳＥＮ１はＨとなり、ＮＭＯＳトランジスタＮ３はオンとなる。それ以外の場合、サブセンスイネーブル信号線ＳＥＮ１はＬとなり、ＮＭＯＳトランジスタＮ３はオフとなる。
【００３２】
次に、メインセンスイネーブル信号線ＭＳＥＰ１はＮＡＮＤゲートＮＡＮＤ１２の一方の入力に接続さている。ＮＡＮＤゲートＮＡＮＤ１２の他方の入力は、列選択信号線ＣＬ２に接続されている。そして、ＮＡＮＤゲートＮＡＮＤ１２の出力はサブセンスイネーブル信号線ＳＥＰ１に接続されている。サブセンスイネーブル信号線ＳＥＰ１は、ビット線対ＢＬＮ１、ＢＬＴ１のセンスアンプのスイッチであるＰＭＯＳトランジスタＰ１のゲートに接続されている。
【００３３】
従って、メインセンスイネーブル信号線ＭＳＥＰ１と列選択信号線ＣＬ２とがともにＨになった場合、サブセンスイネーブル信号線ＳＥＰ１はＬとなり、ＰＭＯＳトランジスタＰ１はオンとなる。それ以外の場合、サブセンスイネーブル信号線ＳＥＰ１はＨとなり、ＰＭＯＳトランジスタＰ１はオフとなる。
【００３４】
ここで、ビット線対ＢＬＮ１、ＢＬＴ１のセンスアンプについて説明する。このセンスアンプは上述の２つのスイッチトランジスタ（ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ１）に加え、ラッチ回路を構成する４つのトランジスタ（ＮＭＯＳトランジスタＮ４、Ｎ５、ＰＭＯＳトランジスタＰ２、Ｐ３）を備えている。
【００３５】
ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２とがインバータを構成している。つまり、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のドレイン同士及びゲート同士が互いに接続されている。また、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３とがインバータを構成している。つまり、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３のドレイン同士及びゲート同士が互いに接続されている。
【００３６】
そして、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のドレイン同士が接続されたノードは、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３のゲート同士が接続されたノード及びビット線ＢＬＮ１に接続されている。同様に、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ３のドレイン同士が接続されたノードは、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ２のゲート同士が接続されたノード及びビット線ＢＬＴ１に接続されている。
【００３７】
また、ＮＭＯＳトランジスタＮ４、Ｎ５のソースはともに、ＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ３のソースはグランド（グランド電圧ＧＮＤ）に接続されている。一方、ＰＭＯＳトランジスタＰ２、Ｐ３ソースはともに、ＰＭＯＳトランジスタＰ１のドレインに接続されている。ＰＭＯＳトランジスタＰ１のソースは電源（電源電圧ＶＣＣ）に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３とが、ともにオンとなった場合、センスアンプが駆動する。
【００３８】
次に、プリチャージ信号線ＰＤＬ１について説明する。プリチャージ信号線ＰＤＬ１は論理ゲートを介さず、直接プリチャージ回路に接続されている。ここで、プリチャージ回路は、３つのＮＭＯＳトランジスタＮ６〜Ｎ８から構成されている。
【００３９】
ＮＭＯＳトランジスタＮ６〜Ｎ８のゲートは、プリチャージ信号線ＰＤＬ１に共通に接続されている。ＮＭＯＳトランジスタＮ６のソース・ドレインの一方はビット線ＢＬＮ１に、他方はビット線ＢＬＴ１に接続されている。ＮＭＯＳトランジスタＮ７のソース・ドレインの一方はビット線ＢＬＮ１に接続され、他方にはプリチャージ電圧ＨＶＣＣ（電源電圧ＶＣＣの半分の電圧）が印加されている。ＮＭＯＳトランジスタＮ８のソース・ドレインの一方はビット線ＢＬＴ１に接続され、他方にはプリチャージ電圧ＨＶＣＣが印加されている。
【００４０】
従って、プリチャージ信号線ＰＤＬ１がＨになった場合、この３つのＮＭＯＳトランジスタＮ６〜Ｎ８はいずれもオンとなり、ビット線対ＢＬＮ１、ＢＬＴ１にプリチャージ電圧ＨＶＣＣが印加される。プリチャージ信号線ＰＤＬ１がＬになった場合、この３つのＮＭＯＳトランジスタＮ６〜Ｎ８はオフとなり、ビット線対ＢＬＮ１、ＢＬＴ１にプリチャージ電圧ＨＶＣＣが印加されない。なお、プリチャージ電圧は特にＨＶＣＣ（電源電圧ＶＣＣの半分の電圧）に限定されるものではない。
【００４１】
ここで、プリチャージ信号線ＰＤＬ１は、サブアレイＳＡ２２の上側のセンスアンプ部ＳＡＭＰにおける全てのビット線対のプリチャージ回路に共通に接続されている。つまり、論理ゲートを介さずに、直接接続されている。詳細には後述するが、これまではメインプリチャージ信号線とサブプリチャージ信号線とを異なる２つの配線層から形成する必要があった。これに対し、本実施の形態では、プリチャージ信号線ＰＤＬ１は単一の配線層から形成することができる。
【００４２】
さらに、プリチャージ信号線ＰＤＬ１は、図１においてサブアレイＳＡ２２と同じサブアレイ列に属するサブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２の上側のセンスアンプ部ＳＡＭＰにおける全てのビット線対のプリチャージ回路に共通に接続されている。
【００４３】
従って、メインワード線ＭＷＬ１と列選択信号線ＣＬ２とがともにＨになった場合、サブワード線ＷＬ１はＨとなり、サブワード線ＷＬ１に接続されたサブアレイＳＡ２２内のメモリセル行が選択される。それ以外の場合、サブワード線ＷＬ１はＬとなり、サブワード線ＷＬ１に接続されたサブアレイＳＡ２２内のメモリセル行は選択されない。
【００４４】
次に、サブアレイＳＡ２２の上側の構成について説明する。このサブアレイＳＡ２２の上側において、メインワード線ＭＷＬ１〜ＭＬｍと平行に行方向に延設されたプリチャージ信号線ＰＤＬ２及びメイン信号線ＭＳ２と、列方向に延設された１対の列選択信号線ＣＬ１、ＣＬ２とが略直交している。
【００４５】
ここで、メイン信号線ＭＳ２は、メインＹスイッチ信号線ＭＹＳＷ２、１対のメインセンスイネーブル信号線ＭＳＥＮ２、ＭＳＥＰ２の３つの制御信号を含む。メイン信号線ＭＳ２に含まれるこれらの信号線は、それぞれ論理回路を介してセンスアンプ部ＳＡＭＰに接続されている。
【００４６】
図２の上側から順により詳細に説明する。上述の通り、全体としてサブアレイＳＡ２２の下側の構成は上側の構成と同様である。まず、メインＹスイッチ信号線ＭＹＳＷ２はＡＮＤゲートＡＮＤ２３の一方の入力に接続さている。ＡＮＤゲートＡＮＤ２３の他方の入力は、列選択信号線ＣＬ２に接続されている。そして、ＡＮＤゲートＡＮＤ２３の出力はサブＹスイッチ信号線ＹＳＷ２に接続されている。
【００４７】
サブＹスイッチ信号線ＹＳＷ２は、ビット線対ＢＬＮ２、ＢＬＴ２のＹスイッチを構成する２つのＮＭＯＳトランジスタのゲートに共通に接続されている。従って、メインＹスイッチ信号線ＭＹＳＷ２と列選択信号線ＣＬ２とがともにＨになった場合、サブＹスイッチ信号線ＹＳＷ２はＨとなり、２つのＮＭＯＳトランジスタはともにオンとなる。それ以外の場合、サブＹスイッチ信号線ＹＳＷ２はＬとなり、２つのＮＭＯＳトランジスタはともにオフとなる。
【００４８】
ビット線対ＢＬＮ２、ＢＬＴ２は、それぞれＮＭＯＳトランジスタを介して、ローカルデータ線ＬＩＯＮ２、ＬＩＯＴ２に接続されている。ローカルデータ線ＬＩＯＮ２、ＬＩＯＴ２は、図示しない読出用データアンプと書込用ライトアンプに接続されている。
【００４９】
次に、メインセンスイネーブル信号線ＭＳＥＰ２はＮＡＮＤゲートＮＡＮＤ２２の一方の入力に接続さている。ＮＡＮＤゲートＮＡＮＤ２２の他方の入力は、列選択信号線ＣＬ２に接続されている。そして、ＮＡＮＤゲートＮＡＮＤ２２の出力はサブセンスイネーブル信号線ＳＥＰ２に接続されている。サブセンスイネーブル信号線ＳＥＰ２は、ビット線対ＢＬＮ２、ＢＬＴ２のセンスアンプのスイッチであるＰＭＯＳトランジスタのゲートに接続されている。
【００５０】
従って、メインセンスイネーブル信号線ＭＳＥＰ２と列選択信号線ＣＬ２とがともにＨになった場合、サブセンスイネーブル信号線ＳＥＰ２はＬとなり、このＰＭＯＳトランジスタはオンとなる。それ以外の場合、サブセンスイネーブル信号線ＳＥＰ２はＨとなり、このＰＭＯＳトランジスタはオフとなる。
【００５１】
次に、メインセンスイネーブル信号線ＭＳＥＮ２はＡＮＤゲートＡＮＤ２２の一方の入力に接続さている。ＡＮＤゲートＡＮＤ２２の他方の入力は、列選択信号線ＣＬ１に接続されている。そして、ＡＮＤゲートＡＮＤ２２の出力はサブセンスイネーブル信号線ＳＥＮ２に接続されている。サブセンスイネーブル信号線ＳＥＮ２は、ビット線対ＢＬＮ２、ＢＬＴ２のセンスアンプのスイッチであるＮＭＯＳトランジスタのゲートに接続されている。
【００５２】
従って、メインセンスイネーブル信号線ＭＳＥＮ２と列選択信号線ＣＬ１とがともにＨになった場合、サブセンスイネーブル信号線ＳＥＮ２はＨとなり、このＮＭＯＳトランジスタはオンとなる。それ以外の場合、サブセンスイネーブル信号線ＳＥＮ２はＬとなり、このＮＭＯＳトランジスタはオフとなる。
【００５３】
ここで、ビット線対ＢＬＮ２、ＢＬＴ２のセンスアンプはビット線対ＢＬＮ１、ＢＬＴ１のセンスアンプと同一構成である。
【００５４】
次に、プリチャージ信号線ＰＤＬ２について説明する。プリチャージ信号線ＰＤＬ２は論理ゲートを介さず、直接プリチャージ回路に接続されている。ここで、プリチャージ回路は、下側のセンスアンプ部ＳＡＭＰと同様に、３つのＮＭＯＳトランジスタから構成されている。
【００５５】
従って、プリチャージ信号線ＰＤＬ２がＨになった場合、この３つのＮＭＯＳトランジスタはいずれもオンとなり、ビット線対ＢＬＮ２、ＢＬＴ２にプリチャージ電圧ＨＶＣＣが印加される。プリチャージ信号線ＰＤＬ２がＬになった場合、この３つのＮＭＯＳトランジスタはオフとなり、ビット線対ＢＬＮ２、ＢＬＴ２にプリチャージ電圧ＨＶＣＣが印加されない。
【００５６】
従って、メインワード線ＭＷＬｍと列選択信号線ＣＬ１とがともにＨになった場合、サブワード線ＷＬ２はＨとなり、サブワード線ＷＬ２に接続されたサブアレイＳＡ２２内のメモリセル行が選択される。それ以外の場合、サブワード線ＷＬ２はＬとなり、サブワード線ＷＬ２に接続されたサブアレイＳＡ２２内のメモリセル行は選択されない。
【００５７】
図２では、サブアレイＳＡ２２の上下にそれぞれ１対のビット線対ＢＬＮ１、ＢＬＴ１、ＢＬＮ２、ＢＬＴ２のみが描かれているが、当然のことながら、複数対ずつビット線対が設けられている。
【００５８】
ここで、サブセンスイネーブル信号線用のＡＮＤゲート（図２におけるＡＮＤ１２、ＡＮＤ２２）及びＮＡＮＤゲート（図２におけるＮＡＮＤ１２、ＮＡＮＤ２２）はメイン信号線毎に必要となる。同様に、サブＹスイッチ信号線用のＡＮＤゲート（図２におけるＡＮＤ１３、ＡＮＤ２３）もメイン信号線毎に必要となる。通常、複数のビット線対はいくつかのブロックに分割され、ブロック毎にメイン信号線及びサブＹスイッチ信号線用のＡＮＤゲートが設けられる。
【００５９】
次に、図３を用いて、実施の形態１の比較例に係る１つのサブアレイの詳細な回路構成について説明する。図３は、実施の形態１の比較例に係る階層型ＤＲＡＭの１つのサブアレイＳＡ２２の回路図である。図２との相違点は、メイン信号線ＭＳ１０にメインプリチャージ信号線ＭＰＤＬ１が、メイン信号線ＭＳ２０にメインプリチャージ信号線ＭＰＤＬ２が、含まれることである。
【００６０】
ここで、メインプリチャージ信号線ＭＰＤＬ１は、ＮＡＮＤゲートＮＡＮＤ１１を介してビット線対ＢＬＮ１、ＢＬＴ１のプリチャージ回路に接続されている。同様に、メインプリチャージ信号線ＭＰＤＬ２は、ＮＡＮＤゲートＮＡＮＤ２１を介してビット線対ＢＬＮ２、ＢＬＴ２のプリチャージ回路に接続されている。
【００６１】
より詳細に説明する。メインプリチャージ信号線ＭＰＤＬ１はＮＡＮＤゲートＮＡＮＤ１１の一方の入力に接続さている。ＮＡＮＤゲートＮＡＮＤ１１の他方の入力は、列選択信号線ＣＬ１に接続されている。そして、ＮＡＮＤゲートＮＡＮＤ１１の出力はサブプリチャージ信号線ＳＰＤＬ１に接続されている。サブプリチャージ信号線ＳＰＤＬ１は、ビット線対ＢＬＮ１、ＢＬＴ１のプリチャージ回路に接続されている。ここで、プリチャージ回路は、図２と同様に、３つのＮＭＯＳトランジスタから構成されている。
【００６２】
従って、サブプリチャージ信号線ＳＰＤＬ１がＨになった場合、この３つのＮＭＯＳトランジスタはいずれもオンとなり、ビット線対ＢＬＮ１、ＢＬＴ１にプリチャージ電圧ＨＶＣＣが印加される。サブプリチャージ信号線ＳＰＤＬ１がＬになった場合、この３つのＮＭＯＳトランジスタはオフとなり、ビット線対ＢＬＮ１、ＢＬＴ１にプリチャージ電圧ＨＶＣＣが印加されない。
【００６３】
同様に、メインプリチャージ信号線ＭＰＤＬ２はＮＡＮＤゲートＮＡＮＤ２１の一方の入力に接続さている。ＮＡＮＤゲートＮＡＮＤ２１の他方の入力は、列選択信号線ＣＬ１に接続されている。そして、ＮＡＮＤゲートＮＡＮＤ２１の出力はサブプリチャージ信号線ＳＰＤＬ２に接続されている。サブプリチャージ信号線ＳＰＤＬ２は、ビット線対ＢＬＮ２、ＢＬＴ２のプリチャージ回路に接続されている。ここで、プリチャージ回路は、図２と同様に、３つのＮＭＯＳトランジスタから構成されている。
【００６４】
従って、サブプリチャージ信号線ＳＰＤＬ２がＨになった場合、この３つのＮＭＯＳトランジスタはいずれもオンとなり、ビット線対ＢＬＮ２、ＢＬＴ２にプリチャージ電圧ＨＶＣＣが印加される。サブプリチャージ信号線ＳＰＤＬ２がＬになった場合、この３つのＮＭＯＳトランジスタはオフとなり、ビット線対ＢＬＮ２、ＢＬＴ２にプリチャージ電圧ＨＶＣＣが印加されない。その他の構成は図２と同様であるため、説明を省略する。
【００６５】
図２の実施の形態では、図３の比較例に比べ、メインプリチャージ信号線（ＭＰＤＬ１、ＭＰＤＬ２）及びサブプリチャージ信号線用のＮＡＮＤゲート（ＮＡＮＤ１１、ＮＡＮＤ２１）が不要となる。その一方で、図３における各サブアレイのサブプリチャージ信号線（ＳＰＤＬ１、ＳＰＤＬ２）がサブアレイ間で互いに接続され、図２におけるプリチャージ信号線（ＰＤＬ１、ＰＤＬ２）を構成している。つまり、差し引きサブプリチャージ信号線（ＳＰＤＬ１、ＳＰＤＬ２）及びサブプリチャージ信号線用のＮＡＮＤゲート（ＮＡＮＤ１１、ＮＡＮＤ２１）の分だけ、回路規模を小さくすることができる。
【００６６】
ここで、図３のサブアレイＳＡ２２におけるサブプリチャージ信号線（ＳＰＤＬ１、ＳＰＤＬ２）及びサブプリチャージ信号線用のＮＡＮＤゲート（ＮＡＮＤ１１、ＮＡＮＤ２１）はサブアレイ毎に必要であるため、図２に示す本実施の形態に係る回路規模削減効果は大きい。
【００６７】
次に、図１１、１２を用いて、図２、３の断面構成について説明する。図１１は、図２のプリチャージ信号線ＰＤＬ２の長手方向の断面図である。サブアレイＳＡ１２、ＳＡ２２の内部配線が示されている。図１２は、図３のメインプリチャージ信号線ＭＰＤＬ２及びサブプリチャージ信号線ＳＰＤＬ２の長手方向の断面図である。サブアレイＳＡ１２、ＳＡ２２の内部配線が示されている。
【００６８】
図１１に示すように、図２のプリチャージ信号線ＰＤＬ２は、各サブアレイ内で複数のコンタクトＣＴを介して、プリチャージ回路を構成するＮＭＯＳトランジスタのゲート配線（ＮＭＯＳ  ＧＡＴＥＰＯＬＹ）に接続されている。つまり、上述の通り、本実施の形態に係るプリチャージ信号線は単一の配線層から形成することができる。
【００６９】
一方、図１２に示すように、図３のメインプリチャージ信号線ＭＰＤＬ２は、各サブアレイ内でコンタクトＣＴ、配線層ＬＬ（図面奥行き方向に延設された配線）を介して、ＮＡＮＤゲートＮＡＮＤ２１に接続されている。ＮＡＮＤゲートＮＡＮＤ２１からメインプリチャージ信号線ＭＰＤＬ２と平行して延設されたサブプリチャージ信号線ＳＰＤＬ２は、複数のコンタクトＣＴを介して、プリチャージ回路を構成するＮＭＯＳトランジスタのゲート配線（ＮＭＯＳ  ＧＡＴＥＰＯＬＹ）に接続されている。このように、比較例に係るプリチャージ信号線は、メインプリチャージ信号線とサブプリチャージ信号線とから構成されている。そして、両者は別々の配線層から形成する必要があり、単一の配線層から形成することができなかった。
【００７０】
次に、図４を用いて、実施の形態１に係る階層型ＤＲＡＭの動作を説明する。図４は、実施の形態１に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。図４はサブアレイＳＡ２２のメモリセルに対する読出動作を示している。図４には、上から順にサブアレイＳＡ１２、ＳＡ２２、ＳＡ３２、ＳＡｎ２の動作を示している。つまり、読出対象であるサブアレイＳＡ２２のみならず、プリチャージ信号線が共通な同一のサブアレイ行に属するサブアレイＳＡ１２、ＳＡ３２、ＳＡｎ２の動作についても併せて示してある。
【００７１】
まず、図４の上から２番目に示されているサブアレイＳＡ２２の動作について説明する。読出・書込動作又はリフレッシュ動作以外の待機状態では、ビット線対ＢＬＴ、ＢＬＮはプリチャージされている。つまり、プリチャージ信号線ＰＤＬがＨであり、ビット線対ＢＬＴ、ＢＬＮにプリチャージ電圧ＨＶＣＣが与えられている。ここで、プリチャージ信号線ＰＤＬのＨ信号の電圧は電源電圧ＶＣＣを昇圧した昇圧電圧Ｖｂｏｏｓｔである。
【００７２】
読出動作時には、プリチャージ信号線ＰＤＬがＬへ切り換わり、ビット線対ＢＬＴ、ＢＬＮへのプリチャージ電圧ＨＶＣＣの供給は遮断される。同時に、サブワード線ＷＬがＬからＨへ切り換わり、読出対象のメモリセルが選択される。ここで、サブワード線ＷＬのＨ信号の電圧も電源電圧ＶＣＣを昇圧した昇圧電圧Ｖｂｏｏｓｔである。これにより、メモリセルのデータにより、ビット線対ＢＬＴ、ＢＬＮに電位差が生じる。このタイミングで、サブセンスイネーブル信号線ＳＥＰがＨ（電源電圧ＶＣＣ）からＬ（グランド電圧ＧＮＤ）へ、サブセンスイネーブル信号線ＳＥＮがＬ（グランド電圧ＧＮＤ）からＨ（電源電圧ＶＣＣ）へ、切り換わる。つまり、ビット線対ＢＬＴ、ＢＬＮのセンスアンプが駆動する。センスアンプは、ビット線対ＢＬＴ、ＢＬＮの電位差を増幅する。
【００７３】
ビット線対ＢＬＴ、ＢＬＮの電位差が十分大きくなるタイミングで、サブＹスイッチ信号線ＹＳＷがＬ（グランド電圧ＧＮＤ）からＨ（電源電圧ＶＣＣ）へ切り換わり、Ｙスイッチがオンとなり、データが読み出される。その後、サブＹスイッチ信号線ＹＳＷがＬからＨへ切り換わり、Ｙスイッチがオフとなる。その後、サブワード線ＷＬがＨからＬへ切り換わり、読出対象のメモリセルが非選択状態に切り換わる。その後、サブセンスイネーブル信号線ＳＥＰがＬからＨへ、サブセンスイネーブル信号線ＳＥＮがＨからＬへ、切り換わる。さらに、プリチャージ信号線ＰＤＬがＬからＨへ切り換わり、再びビット線対ＢＬＴ、ＢＬＮへプリチャージ電圧ＨＶＣＣが与えられる。これにより、読出動作が完了する。なお、書込動作では、上記読出動作においてＹスイッチがオンとなった後、データを書き込むことになる。それ以外の動作は、書込動作も読出動作と同様である。
【００７４】
次に、図４の上から１、３、４番目に示されているサブアレイＳＡ１２、ＳＡ３２、ＳＡｎ２の動作について説明する。図２に示すように、本実施の形態では、プリチャージ信号線ＰＤＬは、サブアレイＳＡ２２と同じサブアレイ列に属するサブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２において共通に接続されている。従って、サブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２もサブアレイＳＡ２２と同じタイミングでプリチャージ信号線ＰＤＬが切り換わる。つまり、一時的にビット線対へのプリチャージ電圧ＨＶＣＣの供給が遮断される。しかしながら、いずれのサブワード線も選択されておらず、センスアンプも非活性であり、わずかな時間でもあるため、ビット線対の電圧はプリチャージ電圧ＨＶＣＣに保持される。従って、メモリセル内のデータの破壊も起こらず、特に問題はない。
【００７５】
次に、図５を用いて、実施の形態１の比較例に係る階層型ＤＲＡＭの動作を説明する。図５は、実施の形態１の比較例に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。図５におけるサブアレイＳＡ２２の動作は、図４におけるサブアレイＳＡ２２の動作と同じである。図４では、サブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２もサブアレイＳＡ２２と同じタイミングでプリチャージ信号線ＰＤＬが切り換わる。
【００７６】
これに対し、図５では、サブアレイＳＡ２２のサブプリチャージ信号線ＳＰＤＬが切り換わっても、他のサブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２のサブプリチャージ信号線ＳＰＤＬは切り換わらない。図３を用いて説明したように、比較例に係る階層型ＤＲＡＭでは、サブプリチャージ信号線ＳＰＤＬが、論理回路を介してメインプリチャージ信号線ＭＰＤＬと列選択信号線ＣＬに接続されているからである。
【００７７】
読出・書込動作時は、図４に示すように、サブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２もサブアレイＳＡ２２と同じタイミングでプリチャージ信号線ＰＤＬが切り換わるため、消費電流は増加すると考えられる。他方、リフレッシュ動作では、複数のサブアレイ例えばＳＡ１２、ＳＡ２２、ＳＡ３２・・・に対して同時にリフレッシュするため、回路規模削減分、消費電流も少なくすることができる。つまり、トータルの消費電流量は削減し得る。
【００７８】
（実施の形態２）
次に、図６を用いて、実施の形態２に係る階層型ＤＲＡＭについて説明する。図６は、実施の形態２に係る階層型ＤＲＡＭの模式的平面図である。図６は図１においてｎ＝４であって、行方向にサブアレイが４つ並んでいる。ここで、図１では、プリチャージ信号線ＰＤＬ１、ＰＤＬ２がそれぞれ同じサブアレイ行に属する全てのサブアレイに共通に接続されていた。
【００７９】
これに対し、図６では、プリチャージ信号線ＰＤＬ１１、ＰＤＬ２１がそれぞれサブアレイＳＡ１２、ＳＡ２２のみに共通に接続されている。他方、プリチャージ信号線ＰＤＬ１２、ＰＤＬ２２がそれぞれサブアレイＳＡ３２、ＳＡ４２のみに共通に接続されており、サブアレイＳＡ１２、ＳＡ２２には接続されていない。その他の構成は、図１と同様である。このように、プリチャージ信号線は、必ずしも同じサブアレイ行に属する全てのサブアレイに共通に接続されている必要はなく、行方向において少なくとも隣接する２つのサブアレイに共通に接続されていればよい。なお、図７では、プリチャージ信号線ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２１、ＰＤＬ２２以外の信号線は省略されている。
【００８０】
次に、図７を用いて、実施の形態２に係る階層型ＤＲＡＭの動作を説明する。図７は、実施の形態２に係る階層型ＤＲＡＭの動作を説明するためのタイミングチャートである。図７におけるサブアレイＳＡ２２の動作は、図４におけるサブアレイＳＡ２２の動作と同じである。図４では、サブアレイＳＡ１２、ＳＡ３２、・・・、ＳＡｎ２もサブアレイＳＡ２２と同じタイミングでプリチャージ信号線ＰＤＬが切り換わる。
【００８１】
これに対し、図７では、サブアレイＳＡ１２については、サブアレイＳＡ２２と同じタイミングでサブプリチャージ信号線ＳＰＤＬが切り換わる。一方、サブアレイＳＡ３２、ＳＡ４２のサブプリチャージ信号線ＳＰＤＬは切り換わらない。図６の階層型ＤＲＡＭでは、上述の通り、プリチャージ信号線ＰＤＬ１１、ＰＤＬ２１がそれぞれサブアレイＳＡ１２、ＳＡ２２のみに共通に接続されている。他方、プリチャージ信号線ＰＤＬ１２、ＰＤＬ２２がそれぞれサブアレイＳＡ３２、ＳＡ４２のみに共通に接続されており、サブアレイＳＡ１２、ＳＡ２２には接続されていないからである。
【００８２】
（実施の形態３）
次に、図８を用いて、実施の形態３に係る階層型ＤＲＡＭについて説明する。図８は、実施の形態３に係る階層型ＤＲＡＭの模式的平面図である。図８は図１においてｎ＝４であって、行方向にサブアレイが４つ並んでいる。ここで、図１では、プリチャージ信号線ＰＤＬ１、ＰＤＬ２がそれぞれ同じサブアレイ行に属する全てのサブアレイに共通に接続されていた。
【００８３】
これに対し、図８では、プリチャージ信号線ＰＤＬ１１、ＰＤＬ２１がそれぞれサブアレイＳＡ１２のみに接続されている。実施の形態３は、従来例のサブアレイにおいても、その内部にプリチャージ信号を伝達する内部配線が必要であることに着目し、隣接する２つのサブアレイの内部配線を結合する複数の接続配線Ｗ１１〜Ｗ１３、Ｗ２１〜Ｗ２３を新たに有している。図８の例では、６本の接続配線Ｗ１１〜Ｗ１３、Ｗ２１〜Ｗ２３が、隣接するサブアレイ間に２本ずつ設けられている。この接続配線Ｗ１１〜Ｗ１３、Ｗ２１〜Ｗ２３によって、隣接する２つのサブアレイの内、プリチャージ信号線に応じて同一論理で制御される内部配線同士を結合することにより、プリチャージ信号線ＰＤＬ１１、ＰＤＬ２１は、行レコーダ１０１の直近に配置されているサブアレイＳＡ１２にのみ供給すれば良い。さらに、各接続配線Ｗ１１〜Ｗ１３、Ｗ２１〜Ｗ２３は、隣接するサブアレイの内部配線同士を略最短距離で接続するように設けられている。
この構成により、従来のサブアレイの構造をそのまま流用した場合であっても、プリチャージ信号線を配置するための実装面積を大幅に削減することができる。
【００８４】
（実施の形態４）
以上、実施の形態１〜３では、行方向に並べられた複数のサブアレイを共通のプリチャージ信号で制御する場合を例示したが、図９に示すように、列方向に並べられた複数のサブアレイＳＡ２１、ＳＡ２２、・・・、ＳＡ２ｉを列選択信号線ＣＬ１、ＣＬ２と平行に延設されたプリチャージ信号ＰＤＬ１１、ＰＤＬ２１で共通に制御するように構成してもよい。この場合、さらに図１０に示すように、プリチャージ信号ＰＤＬ１１、ＰＤＬ２１と列選択信号線ＣＬ１、ＣＬ２を共通化することにより、列選択信号線ＣＬ１、ＣＬ２の分、配線を減らすこともできる。但し、通常、列選択信号線ＣＬ１、ＣＬ２はＨ選択、プリチャージ信号ＰＤＬはＬ選択なので、両者を共通化するには、Ｈ選択またはＬ選択のいずれかに統一する必要がある。
【００８５】
（実施の形態５）
図１３は、本発明の実施の形態に係る記憶装置を適用した電子機器として好適な携帯通信端末の一例を示す。この携帯通信端末は、アンテナ部１、通信部２、制御部３、表示部４、入力部５、および記憶部６を備えている。本実施の形態による記憶装置は、この記憶部６に適用することができる。
通信部２は、アンテナ部１を介して無線通信を行なう。制御部３は、通信部２、表示部４、入力部５、記憶部６を制御する。表示部４は、液晶表示素子や有機ＥＬ表示素子などによって情報を視覚的に伝達するための装置である。入力部５は、例えば、文字や数字を入力するための入力ボタンなどである。記憶部６は、制御部３によって用いられる記憶手段である。
携帯通信端末では、記憶部６へのアクセスが発生しないアイドル期間の割合が比較的高いと考えられる一方、そのアイドル期間も着信への応答に備える必要がある。
本発明に係る記憶装置は、上述の通り、リフレッシュ時の消費電力を削減する効果が期待できるので、リフレッシュ動作を繰り返すアイドル期間における携帯通信端末の消費電力を低減する効果が期待できる。
【００８６】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００８７】
１０１  行デコーダ
１０２  列デコーダ
１０３  セルアレイ
ＡＮＤ１−ＡＮＤｍ、ＡＮＤ１２、ＡＮＤ１３、ＡＮＤ２２、ＡＮＤ２３  ＡＮＤゲート
ＢＬＮ１、ＢＬＮ２  ビット線
ＣＬ１、ＣＬ２  列選択信号線
ＧＮＤ  グランド電圧
ＨＶＣＣ  プリチャージ電圧
ＬＩＯＮ１  ローカルデータ線
ＬＩＯＮ２  ローカルデータ線
ＭＰＤＬ、ＭＰＤＬ１、ＭＰＤＬ２  メインプリチャージ信号線
ＭＳ１、ＭＳ２  メイン信号線
ＭＳＥＮ１、ＭＳＥＮ２、ＭＳＥＰ１、ＭＳＥＰ２  メインセンスイネーブル信号線
ＭＷＬ１−ＭＷＬｍ  メインワード線
ＭＹＳＷ１、ＭＹＳＷ２  メインＹスイッチ信号線
Ｎ１−Ｎ８  ＮＭＯＳトランジスタ
ＮＡＮＤ１１、ＮＡＮＤ１２、ＮＡＮＤ２１、ＮＡＮＤ２２  ＮＡＮＤゲート
Ｐ１−Ｐ３  ＰＭＯＳトランジスタ
ＰＤＬ、ＰＤＬ１、ＰＤＬ２、ＰＤＬ１１、ＰＤＬ１２  プリチャージ信号線
ＳＡ１１−ＳＡｎｉＳＡ１ｉ  サブアレイ
ＳＡＭＰ  センスアンプ部
ＳＷＤ  サブワードドライバ
ＳＥＮ、ＳＥＮ１、ＳＥＮ２  サブセンスイネーブル信号線
ＳＥＰ、ＳＥＰ１、ＳＥＰ２  サブセンスイネーブル信号線
ＳＰＤＬ、ＳＰＤＬ１、ＳＰＤＬ２  サブプリチャージ信号線
Ｖｂｏｏｓｔ  昇圧電圧
ＶＣＣ  電源電圧
ＷＬ１−ＷＬｍ  サブワード線
ＹＳＷ、ＹＳＷ１、ＹＳＷ２  サブＹスイッチ信号線
【図１】
2012252731.tif 000003
【図２】
2012252731.tif 000004
【図３】
2012252731.tif 000005
【図４】
2012252731.tif 000006
【図５】
2012252731.tif 000007
【図６】
2012252731.tif 000008
【図７】
2012252731.tif 000009
【図８】
2012252731.tif 000010
【図９】
2012252731.tif 000011
【図１０】
2012252731.tif 000012
【図１１】
2012252731.tif 000013
【図１２】
2012252731.tif 000014
【図１３】
2012252731.tif 000015