(57)【要約】      （修正有）【課題】プロセスばらつきに起因する電気的特性のばらつきが小さい半導体装置を提供する。【解決手段】半導体基板の上面に形成された第１及び第２のトランジスタ１１，１２と、を備える。第１及び第２のトランジスタは、それぞれ、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極１７と、半導体基板と前記ゲート電極との間に設けられた、半導体基板の上層部分におけるゲート電極の直下域を挟む領域に設けられた第２導電形のソース領域２１及びドレイン領域２２と、上層部分におけるゲート電極の直下域のうち、ソース領域側の領域に形成され、第１導電形であり、実効的な不純物濃度が上層部分の実効的な不純物濃度よりも高い高濃度チャネル領域を有し、第１と第２トランジスタのソース領域からドレイン領域に向かう方向が同じ向きである。【選択図】図１
2012023186.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも上層部分が第１導電形である半導体基板と、
前記半導体基板の上面に形成された第１及び第２のトランジスタと、
を備え、
前記第１及び第２のトランジスタは、それぞれ、
前記半導体基板上に設けられたゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記半導体基板の上層部分における前記ゲート電極の直下域を挟む領域に設けられた第２導電形のソース領域及びドレイン領域と、
前記上層部分における前記ゲート電極の直下域のうち、前記ソース領域側の領域に形成され、第１導電形であり、実効的な不純物濃度が前記上層部分の実効的な不純物濃度よりも高い高濃度チャネル領域と、
を有し、
前記第１のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向は、前記第２のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向と同じ向きであることを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタと前記第２のトランジスタとは、隣り合って配置されており、同一の回路を構成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタの前記ソース領域から前記第２のトランジスタの前記ソース領域に向かう方向は、前記第１のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向と一致していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のトランジスタの前記ソース領域から前記第２のトランジスタの前記ソース領域に向かう方向は、前記第１のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向に対して直交していることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１及び第２のトランジスタは、それぞれ、
前記ゲート電極の側面上に設けられた側壁と、
前記上層部分における前記側壁の直下域に設けられ、実効的な不純物濃度が前記ソース領域及び前記ドレイン領域の実効的な不純物濃度よりも低いＬＤＤ領域と、
をさらに有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記高濃度チャネル領域は、前記半導体基板の上面に垂直な方向に対して、前記第１のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向に対して直交する方向に向かって傾斜した方向から不純物を注入することによって形成されたことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
通常のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果型トランジスタ）においては、例えばｎ形のソース領域とｎ形のドレイン領域との間にｐ形のチャネル領域が形成されている。このような構造においては、不純物濃度が高いｐ形のチャネル領域が、不純物濃度が高いｎ形のドレイン領域に接しているため、ホットキャリア耐性が低いという問題がある。また、ホットキャリア耐性を改善するためにゲート長を長くすると、ゲート容量が増加してしまいスイッチングスピードの高速化が困難になると共に、ＭＯＳＦＥＴの専有面積が増加してしまう。
【０００３】
これらの問題点を解決するために、チャネル領域におけるドレイン側部分の不純物濃度をソース側部分の不純物濃度よりも低くしたＧＣＭＯＳ（Graded Channel MOS）トランジスタが提案されている。ＧＣＭＯＳトランジスタにおいては、チャネル領域における不純物濃度が高い領域をドレイン領域から離すことにより、ソース・ドレイン間に電圧が印加された場合に、チャネル領域とドレイン領域との間の電界が緩和されて、ホットキャリア耐性が向上する。このため、ＧＣＭＯＳトランジスタは、通常のＭＯＳＦＥＴよりも、信頼性を高めることができる。
【０００４】
しかしながら、ＧＣＭＯＳトランジスタは、チャネル領域における不純物濃度が高い領域をドレイン領域から離すため、チャネル領域における不純物濃度が高い領域を、ゲート電極の直下域の一部のみに部分的に形成する必要がある。このため、チャネル領域形成のインプラ工程とゲート電極の形成工程との間で、位置合わせが必要となる。なお、通常のＭＯＳＦＥＴでは、この位置合わせは不要である。つまり、ＧＣＭＯＳではこの位置合わせの必要性から、素子の小型化、特にゲート長の短縮に伴い、プロセスばらつきに起因する電気的特性のばらつきが生じやすいという課題がある。さらに、２つのＧＣＭＯＳトランジスタを対として使用する場合に、これらの間で電気的特性の差が大きくなると、プロセスばらつきの影響が増幅されてしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５６９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態の目的は、プロセスばらつきに起因する電気的特性のばらつきが小さい半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、少なくとも上層部分が第１導電形である半導体基板と、前記半導体基板の上面に形成された第１及び第２のトランジスタと、を備える。前記第１及び第２のトランジスタは、それぞれ、前記半導体基板上に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板の上層部分における前記ゲート電極の直下域を挟む領域に設けられた第２導電形のソース領域及びドレイン領域と、前記上層部分における前記ゲート電極の直下域のうち、前記ソース領域側の領域に形成され、第１導電形であり、実効的な不純物濃度が前記上層部分の実効的な不純物濃度よりも高い高濃度チャネル領域と、を有する。そして、前記第１のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向は、前記第２のトランジスタにおける前記ソース領域から前記ドレイン領域に向かう方向と同じ向きである。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による要部断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】横軸にゲート長をとり、縦軸にしきい値の差分をとって、素子サイズとペア性との関係を例示するグラフ図である。
【図７】第２の実施形態に係る半導体装置を例示する平面図である。
【図８】（ａ）は、第３の実施形態に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による要部断面図である。
なお、図１においては、図示の便宜上、後述するゲート絶縁膜１６、側壁１８、ソース電極２７及びドレイン電極２８は図示を省略している。
【００１０】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、半導体基板１０が設けられている。半導体基板１０においては、少なくとも上層部分が例えばｐ−形の高抵抗半導体層となっている。半導体基板１０は、全体がｐ−形のｐ−形基板であってもよく、ｎ−形基板の上層部分にｐ−形のウェルが形成された基板であってもよく、基板上にｎ−形のエピタキシャル層が形成され、その上層部分にｐ−形のウェルが形成されたものであってもよい。
【００１１】
半導体基板１０の上面には、２つのトランジスタ１１及び１２が形成されている。後述するように、トランジスタ１１及び１２は、相互に同じ設計のｎチャネル形のＧＣＭＯＳトランジスタである。また、トランジスタ１１及び１２は、半導体基板１０の上面における隣り合う領域に形成されており、素子分離絶縁膜１３によって電気的に分離されている。更に、トランジスタ１１及び１２は、同一の回路を構成しており、対をなして使用される。
【００１２】
次に、トランジスタ１１及び１２の構成を説明する。なお、以下の説明ではトランジスタ１１を例に挙げて説明するが、トランジスタ１２の構成も同様である。
トランジスタ１１においては、半導体基板１０上にゲート絶縁膜１６が設けられており、ゲート絶縁膜１６上にはゲート電極１７が設けられている。上方から見て、ゲート電極１７の形状は、一方向に延びるライン状である。また、ゲート電極１７の両側面上には、側壁１８が設けられている。一例では、半導体基板１０は単結晶のシリコンからなり、ゲート絶縁膜１６はシリコン酸化物からなり、ゲート電極１７は多結晶のシリコンからなり、側壁１８はシリコン窒化物若しくはシリコン酸化膜、又はその両方から構成される。また、ゲート電極１７の幅、すなわち、ゲート長は、例えば、２．０μｍ以下であり、例えば、０．８μｍ未満である。
【００１３】
半導体基板１０の上層部分におけるゲート電極１７及び側壁１８の直下域を挟む領域には、導電形がｎ＋形のソース領域２１及びドレイン領域２２が相互に離隔して形成されている。半導体基板１０の上層部分における側壁１８の直下域には、ｎ形のＬＤＤ（Lightly Doped Drain）領域２３及び２４が形成されている。ＬＤＤ領域２３はソース領域２１に接しており、ＬＤＤ領域２４はドレイン領域２２に接している。また、ＬＤＤ領域２３及び２４における実効的な不純物濃度は、ソース領域２１及びドレイン領域２２における実効的な不純物濃度よりも低い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物（以下、「ｎ形不純物」という）とアクセプタとなる不純物（以下、「ｐ形不純物」という）の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１４】
半導体基板１０の上層部分におけるゲート電極１７の直下域、すなわち、ＬＤＤ領域２３とＬＤＤ領域２４との間の領域は、トランジスタ１１のチャネル領域となる。チャネル領域においては、ゲート電極１７にしきい値電圧以上の駆動電圧が印加されたときに、反転層が形成される。そして、このチャネル領域のうち、ソース領域２１側の領域には、高濃度チャネル領域２５が形成されている。高濃度チャネル領域２５の導電形はｐ形であり、その実効的な不純物濃度は、半導体基板１０の上層部分の実効的な不純物濃度よりも高い。また、高濃度チャネル領域２５はＬＤＤ領域２３には接しているが、ＬＤＤ領域２４には接していない。このため、チャネル領域における実効的な不純物濃度は、ソース領域２１側の部分が相対的に高く、ドレイン領域２２側の部分が相対的に低くなるように構成されている。なお、図２においては、ソース領域２１、ドレイン領域２２、ＬＤＤ領域２３及び２４、高濃度チャネル領域２５の下面が同一平面を構成するように描かれているが、必ずしもこれに限定されず、各領域の下面の位置は、不純物の濃度、不純物を注入する際の加速電圧、及び注入後の熱履歴等によって決定される。
【００１５】
半導体基板１０上には、ソース電極２７及びドレイン電極２８が設けられている。ソース電極２７はソース領域２１の直上域に配置され、ソース領域２１に接し、ソース領域２１にオーミック接続されている。ドレイン電極２８はドレイン領域２２の直上域に配置され、ドレイン領域２２に接し、ドレイン領域２２にオーミック接続されている。また、半導体基板１０の上層部分にはｐ＋形のコンタクト領域（図示せず）が形成されており、例えば、ソース電極２７に接続されている。
【００１６】
そして、半導体装置１においては、トランジスタ１１及び１２について、ゲート電極１７の長手方向が相互に同一である。すなわち、トランジスタ１１及び１２において、ライン状のゲート電極１７が相互に平行に配列されている。また、ソース領域２１及びドレイン領域１２がそれぞれ同じ側に配置されている。すなわち、トランジスタ１１におけるゲート電極１７から見てソース領域２１が配置されている側は、トランジスタ１２におけるゲート電極１７から見てソース領域２１が配置されている側と同じである。換言すれば、トランジスタ１１におけるソース領域２１からドレイン領域２２に向かう方向は、トランジスタ１２におけるソース領域２１からドレイン領域２２に向かう方向と同じ向きである。なお、「同じ向き」とは、両方向が完全に一致している場合に限定されず、両方向がなす角度が９０°未満であればよい。図１に示す例では、例えば、トランジスタ１１におけるソース領域２１からドレイン領域２２に向かう方向は、トランジスタ１２におけるソース領域２１からドレイン領域２２に向かう方向と一致している。
【００１７】
また、トランジスタ１１のソース領域２１からトランジスタ１２のソース領域２１に向かう方向は、トランジスタ１１におけるソース領域２１からドレイン領域２２に向かう方向と一致している。すなわち、トランジスタ１１のソース領域２１及びドレイン領域２２、並びに、トランジスタ１２のソース領域２１及びドレイン領域２２は、この順に一列に配列されている。
【００１８】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図３（ａ）に示すように、例えば、ｎ−形の半導体基板の上層部分にｐ形不純物をイオン注入して、ｐ−形のウェルを形成する。これにより、上層部分がｐ−形である半導体基板１０を作製する。次に、半導体基板１０の上層部分に素子分離絶縁膜１３（図１参照）を選択的に形成し、トランジスタ１１及び１２を形成する予定の領域を区画する。
【００１９】
次に、図３（ｂ）に示すように、半導体基板１０の上面にゲート絶縁膜１６を形成する。次に、ゲート絶縁膜１６上にレジスト膜を成膜し、フォトリソグラフィ法によってパターニングすることにより、レジストマスク３１を形成する。レジストマスク３１は、高濃度チャネル領域２５を形成する予定の領域を露出させ、それ以外の領域を覆うように形成する。このとき、レジストマスク３１の形成位置には不可避的に誤差が生じ、半導体基板１０に対するレジストマスク３１の相対的な位置は、一定の範囲内でばらつく。
【００２０】
次に、レジストマスク３１をマスクとして、ｐ形不純物をイオン注入する。このとき、チャネリング効果を抑制するために、イオン注入は、直上方向、すなわち、半導体基板１０の上面に垂直な方向に対して、やや傾斜した方向から行うことが多い。本実施形態においては、このイオン注入は、直上方向に対してゲート電極１７の長手方向に例えば７°傾斜した方向から行う。なお、ゲート電極１７の長手方向とは、ゲート幅方向であり、半導体基板１０の上面に対して平行であって、トランジスタ１１のソース領域２１からドレイン領域２２に向かう方向に対して直交する方向である。図３（ｃ）に示すように、このイオン注入により、半導体基板１０の上層部分の一部に高濃度チャネル領域２５が形成される。その後、レジストマスク３１を除去する。
【００２１】
次に、図４（ａ）に示すように、ゲート絶縁膜１６上に多結晶シリコン等のゲート電極材料を堆積させる。そして、この多結晶シリコン膜上にレジストマスク（図示せず）を形成し、これをマスクとして多結晶シリコン膜をパターニングすることにより、ゲート電極１７を形成する。このとき、ゲート電極１７の加工には、高濃度チャネル領域２５を形成したときのレジストマスク３１とは別のレジストマスクを使用するため、これらのレジストマスクの合わせずれにより、高濃度チャネル領域２５とゲート電極１７との相対的な位置は不可避的に変動してしまう。
【００２２】
次に、図４（ｂ）に示すように、ゲート電極１７をマスクとしてｎ形不純物をイオン注入する。これにより、図４（ｃ）に示すように、ｎ形のＬＤＤ領域２３及び２４が形成される。次に、半導体基板１０上の全面に、ゲート電極１７を覆うように絶縁膜を形成し、エッチバックすることにより、ゲート電極１７の両側面上に側壁１８を形成する。
【００２３】
次に、図５に示すように、ゲート電極１７及び側壁１８をマスクとしてｎ形不純物をイオン注入する。これにより、ＬＤＤ領域２３及び２４の一部にｎ形不純物が重ねて注入されて、ｎ＋形のソース領域２１及びドレイン領域２２が形成される。このとき、半導体基板１０における側壁１８の直下域には不純物が重ね打ちされず、ＬＤＤ領域２３及び２４のまま残留する。次に、ｐ形不純物を選択的にイオン注入して、ｐ＋形のコンタクト領域（図示せず）を形成する。次に、図２に示すように、ソース領域２１上にソース電極２７を形成すると共に、ドレイン領域２２上にドレイン電極２８を形成する。このようにして、半導体基板１０の上面にトランジスタ１１及び１２が形成される。これにより、半導体装置１が製造される。
【００２４】
次に、本実施形態の作用効果について説明する。
本実施形態においては、トランジスタ１１及び１２のチャネル領域において、ソース領域２１側の部分のみに高濃度チャネル領域２５が形成されており、ドレイン領域２２側の部分には形成されていない。これにより、チャネル領域とドレイン領域２２との間の電界を緩和し、ホットキャリア耐性を向上させ、半導体装置１の信頼性を向上させることができる。
【００２５】
また、半導体装置１の製造プロセスにおいては、高濃度チャネル領域２５を形成するためのレジストマスク３１と、ゲート電極１７を形成するためのレジストマスク（図示せず）との間に合わせずれが不可避的に発生する。これにより、高濃度チャネル領域２５とゲート電極１７との相対的な位置関係が変動し、高濃度チャネル領域２５の横方向の長さが変動する。この結果、トランジスタ１１及び１２のしきい値及びオン電圧等の電気的特性が変動してしまう。
【００２６】
そこで、本実施形態においては、ペアで使用するトランジスタ１１及び１２について、ソース領域２１及びドレイン領域２２をそれぞれ同じ側に配置する。これにより、レジストマスク３１の形成位置がずれて、例えば、トランジスタ１１において、高濃度チャネル領域２５の長さが長くなると、トランジスタ１２においても、高濃度チャネル領域２５の長さが長くなる。逆に、トランジスタ１１において、高濃度チャネル領域２５の長さが短くなるときには、トランジスタ１２においても、高濃度チャネル領域２５の長さが短くなる。すなわち、レジストマスク３１の形成位置がずれても、トランジスタ１１及び１２の電気的特性は同じ方向に同じ程度だけ変動するため、ペア性は悪化しない。例えば、トランジスタ１１及び１２のしきい値は、ほぼ同じ量だけ増加又は減少するため、しきい値の差分は増加しない。
【００２７】
以下、この効果を、具体的なデータに基づいて説明する。
図６は、横軸にゲート長をとり、縦軸にしきい値の差分をとって、素子サイズとペア性との関係を例示するグラフ図である。
図６に示す「参考例」は、通常のＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体素子）トランジスタを用いた場合である。チャネル領域内で不純物濃度が一定濃度である通常のＣＭＯＳトランジスタであっても、ゲート長Ｌを短くしていくと、あるところでしきい値の差分ΔＶｔｈが増加する。すなわち、素子サイズを縮小していくと、あるサイズ以下でペア性が低下する。
【００２８】
図６に示す「実施例」は、本実施形態の実施例であり、上述の如く、対となる２つのトランジスタの間で、ソース・ドレインの配列方向を揃えた例である。図６に示すように、本実施形態の実施例によれば、ＣＭＯＳトランジスタと同等のペア性を得ることができた。
図６に示す「比較例」は、対となる２つのトランジスタにおいて、ソース・ドレインの配列方向を相互に逆方向とした例である。図６に示すように、比較例においては、ゲート長Ｌを短くしたときに、しきい値の差分ΔＶｔｈが上述の「参考例」及び「実施例」よりも大きく増加した。すなわち、比較例においては、本実施形態の実施例よりも、素子サイズを縮小した場合のペア性の低下が顕著であった。
【００２９】
更に、本実施形態においては、図３（ｂ）に示す工程において、高濃度チャネル領域２５を形成するためのイオン注入を、直上方向に対して傾斜した方向から行っている。これにより、チャネリング効果を抑制することができる。また、通常のＣＭＯＳの製造プロセスでは、チャネリング効果を抑制するために、既に上述の傾斜した方向からのイオン注入を行っているため、本実施形態のＧＣＭＯＳを形成するためにチャネル形成の工程を変更したり、新たな工程を追加する必要がない。更に、一度のイオン注入によって、高濃度チャネル領域２５を形成することができるため、製造プロセスのスループットが低下しない。そして、本実施形態においては、このイオン注入の方向を直上方向に対してゲート電極１７の長手方向に傾斜した方向とする。これにより、高濃度チャネル領域２５のドレイン領域２２側の端縁の位置が、レジストマスク３１のソース領域２１側の端縁の位置に対してずれることが少ない。すなわち、レジストマスク３１に対して、高濃度チャネル領域２５を高精度に形成することができる。この効果は、特に、ゲート長が短い場合に有効である。
【００３０】
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する平面図である。
図７に示すように、本実施形態は、前述の第１の実施形態と比較して、トランジスタ１１及び１２の配列方向が異なっている。すなわち、本実施形態に係る半導体装置２においては、トランジスタ１１のソース領域２１からトランジスタ１２のソース領域２１に向かう方向が、トランジスタ１１におけるソース領域２１からドレイン領域２２に向かう方向に対して直交している。これにより、トランジスタ１１のソース領域２１及びドレイン領域２２、並びに、トランジスタ１２のソース領域２１及びドレイン領域２２は、２行２列のマトリクス状に配列されている。
【００３１】
本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、トランジスタ１１におけるソース領域２１からドレイン領域２２に向かう方向は、トランジスタ１２におけるソース領域２１からドレイン領域２２に向かう方向と同じ向きである。すなわち、トランジスタ１１におけるゲート電極１７から見てソース領域２１が配置されている側は、トランジスタ１２におけるゲート電極１７から見てソース領域２１が配置されている側と同じである。本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。
【００３２】
次に、第３の実施形態について説明する。
図８（ａ）は、本実施形態に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図８（ａ）は完成後のトランジスタ３を示す図であるが、参考のために、途中の工程で使用するレジストマスク３１も図示している。また、図８（ｂ）及び（ｃ）はトランジスタ３の製造方法を示す図であるが、参考のために、その後の工程において形成されるゲート電極１７等も図示している。
【００３３】
本実施形態は、前述の第１の実施形態と比較して、高濃度チャネル領域２５を形成するためのイオン注入の傾斜方向が異なっている。本実施形態においては、前述の図３（ｂ）に示す工程において、高濃度チャネル領域２５を形成するためのイオン注入を、直上方向に対してゲート長方向、すなわち、ソース領域２１とドレイン領域２２とを結ぶ方向に傾斜した方向から行う。
【００３４】
図８（ａ）に示すように、ＧＣＭＯＳトランジスタ３においては、高濃度チャネル領域２５とＬＤＤ領域２４との距離Ｃを一定にすることが多い。ＧＣＭＯＳトランジスタの製造プロセスにおいては、レジストマスク３１のソース領域２１側の端縁３１ａを、高濃度チャネル領域２５を形成しようとする領域におけるドレイン領域２２側の端縁２５ａの直上域に位置させる。
【００３５】
しかしながら、図８（ｂ）に示すように、高濃度チャネル領域２５を形成するためのイオン注入を、直上方向に対してドレイン領域２２側に傾斜した方向から行うと、実際に形成される高濃度チャネル領域２５の端縁２５ａは、レジストマスク３１の端縁３１ａよりもソース領域２１側にシフトする。すなわち、距離Ｃは設計値よりも大きくなる。
逆に、図８（ｃ）に示すように、イオン注入を、直上方向に対してソース領域２１側に傾斜した方向から行うと、実際に形成される高濃度チャネル領域２５の端縁２５ａは、レジストマスク３１の端縁３１ａよりもドレイン領域２２側にシフトする。すなわち、距離Ｃは設計値よりも小さくなる。
【００３６】
このような場合であっても、本実施形態によれば、トランジスタ１１及び１２において、ソース領域２１及びドレイン領域２２の配列方向が同じであるため、レジストマスク３１の端縁３１ａに対して高濃度領域２５の端縁２５ａがずれる方向及び程度が、両トランジスタ間で同一である。例えば、トランジスタ１１において距離Ｃが大きくなるときは、トランジスタ１２においても距離Ｃが大きくなる。この結果、トランジスタ１１及び１２において、イオン注入方向に起因する電気的特性の変動の傾向が同じとなり、ペア性の低下を防止することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００３７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００３８】
また、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第２の実施形態においても、前述の第３の実施形態と同様に、高濃度チャネル領域２５を形成するためのイオン注入の方向を、直上方向からソース領域側又はドレイン領域側に傾斜させてもよい。また、前述の各実施形態においては、トランジスタ１１及び１２が隣り合って配置されている例を示したが、これに限定されず、トランジスタ１１及び１２の相互間に他の素子が形成されていてもよい。さらに、前述の各実施形態においては、ｐ−形基板の上面にｎチャネル形のトランジスタを形成する例を示したが、これに限定されず、ｎ−形基板の上面にｐチャネル形のトランジスタを形成してもよい。
【００３９】
以上説明した実施形態によれば、プロセスばらつきに起因する電気的特性のばらつきが小さい半導体装置を実現することができる。
【符号の説明】
【００４０】
１、２：半導体装置、１０：半導体基板、１１、１２：トランジスタ、１３：素子分離絶縁膜、１６：ゲート絶縁膜、１７：ゲート電極、１８：側壁、２１：ソース領域、２２：ドレイン領域、２３、２４：ＬＤＤ、２５：高濃度チャネル領域、２５ａ：端縁、２７：ソース電極、２８：ドレイン電極、３１：レジストマスク、３１ａ：端縁、Ｃ：距離
【図１】
2012023186.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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