(57)【要約】【課題】セルフリフレッシュのピーク電流値を低減し、セルリフレッシュからのＥｘｉｔ時間を短縮する半導体装置を提供する。【解決手段】リフレッシュ活性化信号（ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３）が入力されると、内部のメモリセルをリフレッシュする少なくとも２以上のメモリバンク（ｂａｎｋ０〜ｂａｎｋ３）と、オートリフレッシュコマンドが入力されると、メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号をメモリバンク各々に対して出力して第１のリフレッシュ制御動作を行い、セルフリフレッシュコマンドが入力されると、メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第２のリフレッシュ制御動作を行うリフレッシュ制御回路（２２）と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
リフレッシュ活性化信号が入力されると、内部のメモリセルをリフレッシュする少なくとも２以上のメモリバンクと、
オートリフレッシュコマンドが入力されると、前記メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を前記メモリバンク各々に対して出力して第１のリフレッシュ制御動作を行い、
セルフリフレッシュコマンドが入力されると、前記メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第２のリフレッシュ制御動作を行うリフレッシュ制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記リフレッシュ制御回路は、
前記セルフリフレッシュコマンドが入力されると、
前記第１のリフレッシュ制御動作に続いて、前記第２のリフレッシュ制御動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
入力されるオートリフレッシュコマンドまたはセルフリフレッシュコマンドを検知して、第１のリフレッシュ制御信号を出力し、前記セルフリフレッシュコマンドを検知したときは前記第１のリフレッシュ制御信号を出力するとともに第２のリフレッシュ制御信号を出力するコマンドデコーダと、
前記第２のリフレッシュ制御信号が入力されると、第３のリフレッシュ制御信号を所定のセルリフレッシュ周期で発生するオシレータと、
を備え、
前記リフレッシュ制御回路は、
第１のリフレッシュ制御信号または前記第３のリフレッシュ制御信号が入力されると、第４のリフレッシュ制御信号を発生するＭＲＥＦ信号生成回路と、
前記第４のリフレッシュ制御信号が入力されると、前記メモリバンクの数と等しい数の第１のパルス信号を発生するパルス信号発生回路と、
前記ＭＲＥＦ信号生成回路に前記第１のリフレッシュ制御信号が入力されると、前記第１のパルス信号全てを選択して第２のパルス信号を出力する第１の選択動作を行い、
前記ＭＲＥＦ信号生成回路に前記第３のリフレッシュ制御信号が入力されると、前記第１のパルス信号の最初から少なくとも一つのパルス信号を選択して前記第２のパルス信号を出力する第２の選択動作を行うセレクタと、
前記メモリバンク各々に対して設けられ、前記第２のパルス信号に基づいて、前記リフレッシュ活性化信号を発生するＲＥＦ  ＢＡＮＫラッチ回路と、
を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第４のリフレッシュ制御信号が非活性レベル、かつ、前記第２のリフレッシュ制御信号が活性レベルになると、活性レベルになる第５のリフレッシュ制御信号を発生するＳＥＬＦ状態発生回路を備え、
前記セレクタは、前記第５のリフレッシュ制御信号が非活性レベルのとき、前記第１の選択動作を行い、前記第５のリフレッシュ制御信号が活性レベルのとき、前記第２の選択動作を行うことを特徴とする請求項３に記載の半導体装置。
【請求項５】
カウント値により前記メモリバンク各々の半導体装置における位置を示すアドレス、及び前記メモリセルを選択するワード線の半導体装置における位置を示すアドレスを出力するリフレッシュアドレスカウンタを備え、
前記リフレッシュアドレスカウンタは、
前記カウント値の最下位側から少なくとも１ビットに前記メモリバンクの位置を示すアドレスが割り当てられ、前記メモリバンクの位置を示すバンクアドレスを出力するリフレッシュカウンタバンクと、
前記カウント値の残りのビットに前記ワード線の位置を示すアドレスが割り当てられ、前記ワード線の位置を示すロウアドレスを出力するリフレッシュカウンタロウと、を有し、
前記リフレッシュアドレスカウンタは、前記第２のパルス信号をカウントアップして、前記バンクアドレス、及び前記ロウアドレスを出力することを特徴とする請求項３または請求項４いずれか一項に記載の半導体装置。
【請求項６】
前記リフレッシュ制御回路は、前記リフレッシュアドレスカウンタが出力する前記バンクアドレスをデコードするデコーダを更に備え、
前記ＲＥＦ  ＢＡＮＫラッチ回路は、前記デコーダのデコード結果、及び前記第２のパルス信号に基づいて前記リフレッシュ活性化信号を発生することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＳＥＬＦ状態発生回路は、前記第２のリフレッシュ制御信号が非活性レベルになると、前記リフレッシュアドレスカウンタの前記リフレッシュカウンタバンクのカウント値をリセットすることを特徴とする請求項５または請求項６いずれか一項に記載の半導体装置。
【請求項８】
請求項１から請求項７のいずれか一項に記載の半導体装置が複数個積層されて構成され、積層された複数個の半導体装置各々には、前記リフレッシュコマンド、及び前記セルフリフレッシュコマンドが個別に入力される構成となっており、前記複数個の半導体装置各々における前記リフレッシュ制御回路が、入力される前記リフレッシュコマンド、及び前記セルフリフレッシュコマンドに応じて、それぞれ前記第１のリフレッシュ制御動作、前記第２のリフレッシュ制御動作を行うことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にリフレッシュ制御回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、メモリセルの記憶保持のために定期的なリフレッシュを必要とする。このような半導体装置において、オートリフレッシュは、半導体装置にオートリフレッシュコマンド（ＲＥＦコマンド）が入力されることにより実行される。また、セルフリフレッシュは、セルフリフレッシュコマンド（ＳＥＬＦコマンド）が入力されることにより実行される（特許文献１及び特許文献２参照）。
【０００３】
半導体装置は、ＲＥＦコマンドが入力されると、通常、半導体装置を構成する全メモリバンク内の特定ワード線を、各メモリバンク間で所定期間遅延させながら活性化する。具体的には、半導体装置は、ＲＥＦコマンドが入力されると、このＲＥＦコマンドを各メモリバンク内におけるワード線の活性化、及びセンスアンプの活性化を制御するリフレッシュ活性化信号ＲＥＦＡＣＴに変換する。全メモリバンク各々は、リフレッシュ活性化信号ＲＥＦＡＣＴがメモリバンク間で時間差を設けられて入力されると、それぞれ入力されるリフレッシュ活性化信号ＲＥＦＡＣＴに基づいてリフレッシュ動作（第１のリフレッシュ制御動作とする）を行う。
【０００４】
一方、半導体装置は、ＳＥＬＦコマンドが入力されると、このＳＥＬＦコマンドをリフレッシュ活性化信号ＲＥＦＡＣＴに変換し、上述の第１のリフレッシュ制御動作を行う。また、半導体装置は、ＳＥＬＦコマンドが入力されると、内部のオシレータを自励発振させ、このオシレータは周期的にリフレッシュ制御信号を発生する。半導体装置は、このオシレータが発生するリフレッシュ制御信号に基づいて、第１のリフレッシュ制御動作と同様にリフレッシュ活性化信号ＲＥＦＡＣＴを全メモリバンクに対して時間差を設けて出力する。全メモリバンク各々は、第１のリフレッシュ制御動作と同様、各メモリバンク内の特定ワード線を活性化させ、リフレッシュ動作を行う。つまり、半導体装置は、ＳＥＬＦコマンドが入力されると、まずＲＥＦコマンドが入力された場合と同じく、第１のリフレッシュ制御動作を行い、この後、オシレータが周期的に発生するリフレッシュ制御信号に基づいて、第１のリフレッシュ制御動作を繰り返し行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２８７２号公報
【特許文献２】特開平６−２７５０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した半導体装置では、全メモリバンク内の特定ワード線を、各メモリバンク間で所定期間遅延させながら活性化することで、半導体装置全体に供給される電源電流のピークを低減することができる。しかしながら、セルフリフレッシュにおいても、第１のリフレッシュ制御動作を繰り返し行うため、セルフリフレッシュにおける電源電流のピーク値はオートリフレッシュと同じ値になってしまうという問題があった。
また、半導体装置のセルフリフレッシュを終了させるため、セルフリフレッシュイグジットコマンド（ＳＥＬＦ  Ｅｘｉｔコマンド）を半導体装置に供給する必要がある。セルフリフレッシュでは、半導体装置は、上述の通り、オシレータが周期的に発生するリフレッシュ制御信号に基づいて、第１のリフレッシュ動作を行っている。そのため、オシレータがリフレッシュ制御信号を発生するタイミングと一致するように、ＳＥＬＦ  Ｅｘｉｔコマンドを半導体装置に与えた場合、半導体装置は、第１のリフレッシュ動作を完了した後に、セルフリフレッシュを終了する。上述の通り、第１のリフレッシュ動作では、全メモリバンクのリフレッシュを遅延させながら行っているので、各メモリバンク間のリフレッシュ動作の開始時刻をずらすために設定される遅延時間の分だけ、セルリフレッシュの終了が遅くなる。そのため、ＳＥＬＦ  Ｅｘｉｔコマンドを半導体装置に供給してから、半導体装置がセルフリフレッシュを終了し、次のコマンドを受付可能になるまでの時間（セルリフレッシュからのＥｘｉｔ時間）が、長くなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、リフレッシュ活性化信号が入力されると、内部のメモリセルをリフレッシュする少なくとも２以上のメモリバンクと、オートリフレッシュコマンドが入力されると、前記メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を前記メモリバンク各々に対して出力して第１のリフレッシュ制御動作を行い、セルフリフレッシュコマンドが入力されると、前記メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化する前記リフレッシュ活性化信号を当該一部のメモリバンクに対して出力して第２のリフレッシュ制御動作を行うリフレッシュ制御回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明では、リフレッシュ制御回路は、第１のリフレッシュ制御動作において、メモリバンク全てのリフレッシュ動作を活性化するリフレッシュ活性化信号をメモリバンク各々に対して出力する。このリフレッシュ制御回路は、ＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力されると、第２のリフレッシュ制御動作において、第１のリフレッシュ動作においてリフレッシュを行った全てのメモリバンクより少ない数のメモリバンクに対して、リフレッシュ活性化信号を出力する。
そのため、第２のリフレッシュ制御動作においてリフレッシュを行うメモリバンク数を、第１のリフレッシュ制御動作においてリフレッシュを行うメモリバンク数に比べて減らすことで、繰り返し実行する第２のリフレッシュ制御動作における電源電流のピーク値を、第１のリフレッシュ制御動作における値より小さくでき、セルフリフレッシュにおける半導体装置のピーク電流値を低減することができる。
また、第２のリフレッシュ制御動作においては、全メモリバンクをリフレッシュしないので、各メモリバンク間のリフレッシュ動作の開始時刻をずらすために設定される遅延時間を削減でき、セルリフレッシュからのＥｘｉｔ時間を短縮できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】図１に示すＲＥＦ制御回路２２（リフレッシュ制御回路）の回路図である。
【図３】図２に示すパルス信号発生回路２１０を説明するための図である。
【図４】図１に示すＳＥＬＦ状態発生回路２３（ＳＥＬＦ状態発生回路）を説明するための図である。
【図５】図１に示すリフレッシュカウンタ１５（リフレッシュアドレスカウンタ）を説明するための図である。
【図６】ＲＥＦコマンド（オートリフレッシュコマンド）が入力されたときの半導体装置１０及び半導体装置９９の動作タイミングチャートである。
【図７】ＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力されたときの半導体装置１０の動作タイミングチャートである。
【図８】ＳＥＬＦコマンドが入力されたときの半導体装置１０の消費電流を説明するための動作タイミングチャートである。
【図９】半導体装置１０を積層して半導体装置を構成した場合の、当該半導体装置の消費電流を説明するための図である。
【図１０】半導体装置９９の構成を示すブロック図である。
【図１１】図１０に示すＲＥＦ制御回路２２９の回路図である。
【図１２】図１０に示すリフレッシュカウンタ１５９の構成を示すブロック図である。
【図１３】ＳＥＬＦコマンドが入力されたときの半導体装置９９の動作タイミングチャートである。
【図１４】ＳＥＬＦコマンドが入力されたときの半導体装置９９の消費電流を説明するための動作タイミングチャートである。
【図１５】半導体装置９９を積層して半導体装置を構成した場合の、当該半導体装置の消費電流を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。
【００１１】
半導体装置１０は、ロウアドレスコントロール１３、カラムアドレスコントロール１４、リフレッシュカウンタ１５（リフレッシュアドレスカウンタ）、セレクタ１６（ＭＵＸ；マルチプレクサ）、コマンドデコーダ２０、コマンド発生回路２１、ＲＥＦ制御回路２２（リフレッシュ制御回路）、ＳＥＬＦ状態発生回路２３、及びオシレータ２５を含んで構成される。また、半導体装置１０は、ロウデコーダ３１、カラムデコーダ３２、メモリアレイ３４、及びＲｏｗ制御回路３５をそれぞれ含んで構成されるメモリバンクを４個（メモリバンクｂａｎｋ０〜ｂａｎｋ３）備えている。
【００１２】
本発明の半導体装置１０の特徴部分となるＲＥＦ制御回路２２は、コマンドデコーダ２０が出力するリフレッシュ制御信号ＡＲＥＦ、リフレッシュ制御信号ＭＳＥＬＦに応じてリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を、それぞれメモリバンクｂａｎｋ０〜ｂａｎｋ３に出力する。メモリバンクｂａｎｋ０〜ｂａｎｋ３各々は、メモリバンク毎にＲｏｗ制御回路３５を有する。Ｒｏｗ制御回路３５は、リフレッシュ活性化信号ＲＥＦＡＣＴに基づき、ロウデコーダ３１を制御してワード線ＷＬを活性化し、メモリセルＭＣを選択して、メモリセルＭＣのデータをビット線ＢＬへと読み出す。また、Ｒｏｗ制御回路３５は、ワード線ＷＬを活性化してから所定期間経過後、不図示のセンスアンプを駆動して、センスアンプにビット線ＢＬの電位の増幅動作を実行させ、メモリセルＭＣへのデータ再書込み動作（リフレッシュ動作）を実行する。
後述するように、コマンドデコーダ２０は、外部からＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力されると、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）、リフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）を発生する。ＲＥＦ制御回路２２は、第１のリフレッシュ制御動作において、リフレッシュ制御信号ＡＲＥＦに応じて、メモリバンクｂａｎｋ０〜ｂａｎｋ３と同数（すなわち、４）の制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを発生する。ＲＥＦ制御回路２２は、この制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄに基づいて、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を順番に遅延させて、それぞれ対応するメモリバンクｂａｎｋ０〜ｂａｎｋ３のＲｏｗ制御回路３５に対して出力する。メモリバンクｂａｎｋ０〜ｂａｎｋ３では、上述のリフレッシュ動作が時間差をもって実行される。
【００１３】
また、オシレータ２５（タイマー）は、リフレッシュ制御信号ＭＳＥＬＦが入力されると自励発振し、リフレッシュ制御信号ＡＲＥＦＳＥＬＦを周期的に発生する。ＲＥＦ制御回路２２は、第２のリフレッシュ制御動作において、リフレッシュ制御信号ＡＲＥＦＳＥＬＦに応じて、メモリバンクｂａｎｋ０〜ｂａｎｋ３の数より少ない数（本実施形態では、１）の制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを発生する。
ＲＥＦ制御回路２２は、この制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄに基づいて、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３のうちの一つを、当該リフレッシュ活性化信号が入力されるメモリバンクのＲｏｗ制御回路３５に対して出力する。メモリバンクｂａｎｋ０〜ｂａｎｋ３のひとつのメモリバンクでは、リフレッシュ動作が実行される。
このリフレッシュ動作に関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１４】
半導体装置１０は、外部端子として、アドレスパッド１３ｐ、コマンドパッド２０ｐを備えている。その他、クロック端子、データ入出力端子及び電源端子、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
コマンドパッド２０ｐは、それぞれ、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、及びライトイネーブル信号／ＷＥＮが供給されるパッドであり、これらをまとめてコマンドパッド２０ｐとして示している。本明細書において、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
コマンドパッド２０ｐに入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンドデコーダ２０に入力される。コマンドデコーダ２０は、コマンド信号ＣＭＤの保持、デコードなどを行うことによって、各種内部コマンド信号（本実施形態においては、リフレッシュ制御信号ＡＲＥＦ、リフレッシュ制御信号ＭＳＥＬＦを含む）を生成する。生成された内部コマンド信号のうち、リフレッシュ制御信号ＡＲＥＦは、ＲＥＦ制御回路２２に、リフレッシュ制御信号ＭＳＥＬＦは、ＳＥＬＦ状態発生回路２３及びオシレータ２５に供給される。
【００１５】
アドレスパッド１３ｐは、アドレス信号ＡＤＤ（バンクアドレスＢＡ０〜ＢＡ１、及びロウアドレスＸ０〜Ｘ１２、カラムアドレス）が供給される端子であり、供給されたアドレス信号ＡＤＤは、通常の動作（メモリセルＭＣへのデータ書き込み動作、メモリセルＭＣからのデータ読み出し動作）においては、ロウアドレスコントロール１３や、カラムアドレスコントロール１４に供給される。ロウアドレスコントロール１３の出力は、セレクタ１６に入力される。また、後述するリフレッシュカウンタ１５の出力も、セレクタ１６に入力される。
なお、上述したコマンドデコーダ２０が出力する内部コマンド信号には、リードコマンド、或いはライトコマンドがコマンドデコーダ２０に供給された場合に、コマンド発生回路２１が、メモリセルからのデータ読み出し動作、メモリセルへのデータ書込み動作を行う回路に供給する各種内部コマンド信号がある。本実施形態においては、半導体装置１０の特徴部分は、メモリセルからのデータ読み出し動作、メモリセルへのデータ書込み動作にはないので、それらの内部コマンド信号については省略している。ただ、内部コマンド信号には、例えば内部アクト信号があり、この内部アクト信号がコマンド発生回路２１に入力されると、コマンド発生回路２１は、アクト信号ＡＣＴをセレクタ１６に出力する。セレクタ１６は、アクト信号が入力されると、ロウアドレスコントロール１３を介して外部から入力されるロウアドレスを、ロウデコーダ３１に出力する。
本実施形態においては、セレクタ１６は、ＲＥＦ制御回路２２が出力するリフレッシュ制御信号ＭＲＥＦが入力されるとロウアドレスコントロール１３の出力とリフレッシュカウンタ１５の出力のうち、リフレッシュカウンタ１５の出力を選択して、メモリバンクｂａｎｋ０〜ｂａｎｋ３における各ロウデコーダ３１に、ワード線選択のための内部アドレス信号を出力する。
【００１６】
本実施形態において、半導体装置１０は、メモリバンクｂａｎｋ０〜ｂａｎｋ３を含んで構成される。ここで、メモリバンクｂａｎｋは、複数のワード線と、複数のビット線と、それらの交点に設けられた複数のメモリセルからなるメモリセルアレイを複数配列して構成されたメモリアレイ３４を含んで構成される。メモリバンクｂａｎｋとは、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作が可能な一単位をいう。例えば、メモリバンクｂａｎｋ０は、コマンドデコーダ２０にアクティブコマンドが入力されると活性化されて、アクトコマンドに応じた動作（センス動作）を行う。このとき、メモリバンクｂａｎｋ１は、コマンドデコーダ２０や、データ入出力回路等はメモリバンク間で共用されるので、メモリバンクｂａｎｋ０と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクｂａｎｋ０がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクｂａｎｋ１は、コマンドデコーダ２０にアクティブコマンドが入力されると活性化され、アクティブコマンドに応じた動作を行うことができる。
【００１７】
また、メモリバンクｂａｎｋ０〜ｂａｎｋ３各々は、Ｒｏｗ制御回路３５、ロウデコーダ３１、及びカラムデコーダ３２を含んで構成される。
ロウデコーダ３１は、メモリバンクｂａｎｋ０〜ｂａｎｋ３内に含まれるワード線ＷＬを選択する回路である。ロウデコーダ３１は、通常動作においては、ロウアドレスコントロール１３から入力されるアドレスにより、アドレスパッド１３ｐに入力されるロウアドレスＸ０〜Ｘ１２によりその位置が示されるワード線を選択する。一方、ロウデコーダ３１は、コマンドデコーダ２０にＲＥＦコマンド、ＳＥＬＦコマンドが入力されたときは、リフレッシュカウンタ１５が出力する内部ロウアドレスにより、ワード線を選択する。
また、カラムアドレスコントロール１４の出力は、カラムデコーダ３２に供給される。カラムデコーダ３２は、通常動作において、メモリバンクｂａｎｋ０〜ｂａｎｋ３のセンスアンプに含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ３２によって選択されたセンスアンプは、通常動作において、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバス、及びデータ入出力回路を介して、半導体装置外部へ出力する。一方、ライト動作時においては、リードライトバスを介してデータ入出力回路から入力されるライトデータを増幅し、これをセンスアンプに出力する。ただし、コマンドデコーダ２０にＲＥＦコマンド、ＳＥＬＦコマンドが入力されたときは、カラムデコーダを介してのメモリセルへのデータ書込み動作、メモリセルからのデータ読み出し動作は必須ではなく、カラムアドレスコントロール１４、及びカラムデコーダ３２を動作させる必要はない。
メモリバンクｂａｎｋ０〜ｂａｎｋ３各々におけるＲｏｗ制御回路３５は、ＲＥＦ制御回路２２から、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３が入力されると、ロウデコーダ３１を活性化してワード線の選択を行わせ、その後センスアンプを活性化して選択されたワード線に接続されるメモリセルのリフレッシュを行わせる。
【００１８】
本実施形態においては、コマンドデコーダ２０にＲＥＦコマンドが入力されると、メモリバンクｂａｎｋ０〜ｂａｎｋ３におけるＲｏｗ制御回路３５は、ＲＥＦ制御回路２２から、それぞれリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３がメモリバンク間で時間差をもって入力され、リフレッシュ動作をメモリバンク間でずらせつつ、第１のリフレッシュ制御動作を実行する。また、コマンドデコーダ２０にＳＥＬＦコマンドが入力されると、メモリバンクｂａｎｋ０〜ｂａｎｋ３におけるＲｏｗ制御回路３５は、ＲＥＦ制御回路２２から、それぞれリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３がメモリバンク間で時間差をもって連続して入力され、まず、第１のリフレッシュ制御動作を実行する。その後、オシレータ２５が出力するリフレッシュ制御信号ＡＲＥＦＳＥＬＦの周期で決定する時間経過後、メモリバンクｂａｎｋ０〜ｂａｎｋ３の一つ目のメモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５が、第２のリフレッシュ制御動作を実行する。なお、この第２のリフレッシュ制御動作において、メモリバンクｂａｎｋ０において選択されるワード線は、後述するリフレッシュカウンタ１５が出力する内部ロウアドレスが、先の第１のリフレッシュ制御動作から＋１インクリメントされるので、第１のリフレッシュ制御動作において選択されたワード線（ＷＬ０とする）の次のワード線（ＷＬ１とする）となる。また、この第２のリフレッシュ制御動作において、残りの３個のメモリバンクｂａｎｋ１〜ｂａｎｋ３は待機状態（スタンバイ状態）にある。
【００１９】
また、コマンドデコーダ２０にＳＥＬＦ  ＥＸＩＴコマンドが入力されるまで、周期的にリフレッシュ制御信号ＡＲＥＦＳＥＬＦが発生する。
例えば、セルフリフレッシュにエントリして、リフレッシュ制御信号ＡＲＥＦＳＥＬＦが続いて６回発生する場合を例に考える。まず、４個のメモリバンクｂａｎｋ０〜ｂａｎｋ３のワード線（ＷＬｉとする）が、時間差をもってそれぞれ選択され、メモリバンクｂａｎｋ０〜ｂａｎｋ３のワード線ＷＬｉに接続されるメモリセルがリフレッシュされる（第１のリフレッシュ制御動作）。続いて、４個のメモリバンクｂａｎｋ０〜ｂａｎｋ３のワード線ＷＬｊ（ｊ＝ｉ＋１）が、２個のメモリバンクｂａｎｋ０〜ｂａｎｋ１のワード線ＷＬｋ（ｋ＝ｊ＋１）が、リフレッシュ制御信号ＡＲＥＦＳＥＬＦの周期で順番に選択され、ワード線ＷＬｉ、ワード線ＷＬｊに接続されるメモリセルがリフレッシュされる。
なお、本実施形態においては、メモリバンクを４個のメモリバンクｂａｎｋ０〜ｂａｎｋ３として説明しているが、メモリバンクの数は、勿論４個に限られるものではなく、例えば８個、１６個であってもよい。
【００２０】
続いて、図１に示すＲＥＦ制御回路２２、リフレッシュカウンタ１５、及びＳＥＬＦ状態発生回路２３の構成について、図面を参照して、順番に説明する。
図２は、図１に示すＲＥＦ制御回路２２の構成を示す回路図である。
図２に示すように、ＲＥＦ制御回路２２は、ＭＲＥＦ信号生成回路２００、パルス信号発生回路２１０、セレクタ２３０、遅延回路２３５、デコーダ２４０、ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３、及びＮＯＲ回路２８０を含んで構成される。
【００２１】
（ＭＲＥＦ信号生成回路２００の構成）
ＭＲＥＦ信号生成回路２００は、ＯＲ回路２０１、遅延回路２０２、論理回路２０３、遅延回路２０４、論理回路２０５、ＮＡＮＤ回路２０６、及びＮＡＮＤ回路２０７を含んで構成される。
ＯＲ回路２０１は、２入力１出力の論理和回路であり、２入力のうち一方の入力（第１入力）にはリフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）が入力され、他方の入力（第２入力）には、図１に示すオシレータ２５が出力するリフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）が入力される。リフレッシュ制御信号ＡＲＥＦＳＥＬＦは、図１に示すオシレータ２５が、コマンドデコーダ２０からリフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）が入力されると、セルフリフレッシュの周期で、つまり、第２のリフレッシュ制御動作の周期で、周期的に発生する信号である。
ＯＲ回路２０１は、リフレッシュ制御信号ＡＲＥＦとリフレッシュ制御信号ＡＲＥＦＳＥＬＦとのいずれか一方がＨレベルになると、Ｈレベルの出力信号を遅延回路２０２及び論理回路２０３に対して出力する。
【００２２】
遅延回路２０２は、入力がＯＲ回路２０１の出力に接続され、出力が論理回路２０３の第２入力に接続される。遅延回路２０２は、ＯＲ回路２０１の出力信号を遅延させて、遅延させた信号を論理回路２０３に出力する。
論理回路２０３は、２入力１出力の論理回路であり、第１入力がＯＲ回路２０１の出力、第２入力が遅延回路２０２の出力に接続され、出力がＮＡＮＤ回路２０６の第１入力に接続される。論理回路２０３は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、Ｌレベルの出力信号を出力する。また、論理回路２０３は、第１入力がＬレベル、または、第２入力がＨレベルのとき、Ｈレベルの出力信号を出力する。
論理回路２０３は、ＯＲ回路２０１がＨレベルの出力信号を出力すると、このとき遅延回路２０２の出力はＬレベルであるので、Ｌレベルの出力信号をＮＡＮＤ回路２０６の第１入力に対して出力する。
【００２３】
遅延回路２０４は、入力がＮＯＲ回路２８０の出力に接続され、出力が論理回路２０５の第２入力に接続される。遅延回路２０４は、ＮＯＲ回路２８０の出力信号ＲＥＦＡＣＴＯＲＢを遅延させて、遅延させた信号を論理回路２０５に出力する。
論理回路２０５は、２入力１出力の論理回路であり、第１入力がＮＯＲ回路２８０の出力に接続され、第２入力が遅延回路２０４の出力に接続される。また、論理回路２０５の出力は、ＮＡＮＤ回路２０７の第２入力に接続される。
論理回路２０５は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、Ｌレベルの出力信号を出力する。また、論理回路２０５は、第１入力がＬレベル、または、第２入力がＨレベルのとき、Ｈレベルの出力信号を出力する。
論理回路２０５は、ＮＯＲ回路２８０がＨレベルの出力信号ＲＥＦＡＣＴＯＲＢを出力すると、このとき遅延回路２０４の出力はＬレベルであるので、Ｌレベルの出力信号をＮＡＮＤ回路２０７の第２入力に対して出力する。
【００２４】
ＮＡＮＤ回路２０６は、２入力１出力の否定論理積回路であり、第１入力が論理回路２０３の出力に接続され、第２入力がＮＡＮＤ回路２０７の出力に接続される。また、ＮＡＮＤ回路２０６の出力は、パルス信号発生回路２１０における論理回路２１２の第１入力、及び遅延回路２１１に接続される。
ＮＡＮＤ回路２０７は、２入力１出力の否定論理積回路であり、第１入力がＮＡＮＤ回路２０６の出力に接続され、第２入力が論理回路２０５の出力に接続される。また、ＮＡＮＤ回路２０７の出力は、ＮＡＮＤ回路２０６の第２入力に接続される。
ＮＡＮＤ回路２０６は、論理回路２０３がＬレベルの出力信号を出力すると、Ｈレベルのリフレッシュ制御信号ＭＲＥＦを論理回路２１２の第１入力、及び遅延回路２１１に対して出力する。このとき、ＮＡＮＤ回路２０７は、論理回路２０５の出力がＨレベルであれば、Ｌレベルの出力信号をＮＡＮＤ回路２０６の第２入力に対して出力する。これにより、ＮＡＮＤ回路２０６は、論理回路２０３の出力がＨレベルに戻っても、Ｈレベルのリフレッシュ制御信号ＭＲＥＦを出力し続ける。つまり、リフレッシュ制御信号ＭＲＥＦのＨレベルを、ＮＡＮＤ回路２０６及びＮＡＮＤ回路２０７からなるフリップフロップで維持する。
その後、ＮＯＲ回路２８０がＨレベルの出力信号ＲＥＦＡＣＴＯＲＢを出力すると、論理回路２０５の出力がＬレベルとなり、ＮＡＮＤ回路２０７の出力がＨレベルとなる。これにより、ＮＡＮＤ回路２０６は、論理回路２０３の出力がＨレベルであれば、Ｌレベルのリフレッシュ制御信号ＭＲＥＦを出力する。
【００２５】
以上の回路構成により、ＭＲＥＦ信号生成回路２００は、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）とリフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）とのいずれか一方がＨレベルになると、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）をＨレベル（活性レベル）にする。
このとき、ＮＯＲ回路２８０の出力信号ＲＥＦＡＣＴＯＲＢはＨレベル、遅延回路２０４の出力はＨレベルであり、論理回路２０５の出力信号はＨレベルである。これにより、ＮＡＮＤ回路２０７の出力信号はＬレベルとなる。ＮＡＮＤ回路２０６は、リフレッシュ制御信号ＡＲＥＦ及びリフレッシュ制御信号ＡＲＥＦＳＥＬＦのいずれもがＬレベルとなり、論理回路２０３の出力信号がＨレベルとなっても、リフレッシュ制御信号ＭＲＥＦをＨレベルに維持する。
その後、ＮＯＲ回路２８０の出力信号ＲＥＦＡＣＴＯＲＢは後述するようにＬレベルとなるが、論理回路２０５の出力信号はＨレベルのままに維持されるので、ＮＡＮＤ回路２０６はリフレッシュ制御信号ＭＲＥＦをＨレベルに維持する。
ＮＯＲ回路２８０が出力信号ＲＥＦＡＣＴＯＲＢをＨレベルにすると、論理回路２０５の出力信号はＬレベルとなり、ＮＡＮＤ回路２０７の出力信号はＨレベルとなる。このとき、リフレッシュ制御信号ＡＲＥＦ及びリフレッシュ制御信号ＡＲＥＦＳＥＬＦのいずれもがＬレベルとなり、論理回路２０３の出力信号がＨレベルとなっている。これにより、ＮＡＮＤ回路２０６はリフレッシュ制御信号ＭＲＥＦをＬレベルに遷移させる。
【００２６】
（パルス信号発生回路２１０の構成）
パルス信号発生回路２１０は、遅延回路２１１、論理回路２１２、遅延回路２１３、遅延回路２１４、論理回路２１５、遅延回路２１６、遅延回路２１７、論理回路２１８、遅延回路２１９、遅延回路２２０、論理回路２２１、ＮＡＮＤ回路２２２、及びインバータ回路２２３（論理反転回路）を含んで構成される。
遅延回路２１１は、入力がＭＲＥＦ信号生成回路２００におけるＮＡＮＤ回路２０６の出力に接続され、出力が論理回路２１２の第２入力に接続される。遅延回路２１１は、リフレッシュ制御信号ＭＲＥＦを遅延させて、遅延させた信号を論理回路２１２に出力する。
論理回路２１２は、２入力１出力の論理回路であり、第１入力がＭＲＥＦ信号生成回路２００におけるＮＡＮＤ回路２０６の出力に接続され、第２入力が遅延回路２１１の出力に接続される。また、論理回路２１２の出力は、接続点Ｎ２１２を介して、遅延回路２１３の入力、ＮＡＮＤ回路２２２の第１入力、及びインバータ回路２２３の入力に接続される。
論理回路２１２は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、接続点Ｎ２１２をＬレベルにする。また、論理回路２１２は、第１入力がＬレベル、または、第２入力がＨレベルのとき、接続点Ｎ２１２をＨレベルにする。
論理回路２１２は、第１入力に入力されるリフレッシュ制御信号ＭＲＥＦがＨレベルになると、このとき、遅延回路２１１の出力がＬレベルであるので、接続点Ｎ２１２をＨレベルからＬレベルへ遷移させる。また、論理回路２１２は、遅延回路２１１の出力がＨレベルになると、接続点Ｎ２１２をＬレベルからＨレベルへ遷移させる。
【００２７】
遅延回路２１３は、入力が接続点Ｎ２１２を介して論理回路２１２の出力に接続され、出力が遅延回路２１４の入力、及び論理回路２１５の第１入力に接続される。遅延回路２１３は、論理回路２１２の出力を遅延させて、遅延させた信号を論理回路２１５に出力する。
遅延回路２１４は、入力が遅延回路２１３の出力に接続され、出力が論理回路２１５の第２入力に接続される。遅延回路２１４は、遅延回路２１３の出力を遅延させて、遅延させた信号を出力する。
論理回路２１５は、２入力１出力の論理回路であり、第１入力が遅延回路２１３の出力に接続され、第２入力が遅延回路２１４の出力に接続される。また、論理回路２１５の出力は、接続点Ｎ２１５を介して、遅延回路２１６の入力、及びＮＡＮＤ回路２２２の第２入力に接続される。
論理回路２１５は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、接続点Ｎ２１５をＬレベルにする。また、論理回路２１５は、第１入力がＬレベル、または、第２入力がＨレベルのとき、接続点Ｎ２１５をＨレベルにする。
論理回路２１５は、第２入力に入力される遅延回路２１４の出力がＬレベルになると、このとき、遅延回路２１３の出力はＨレベルであるので、接続点Ｎ２１５をＨレベルからＬレベルへ遷移させる。また、論理回路２１５は、遅延回路２１４の出力がＨレベルになると、接続点Ｎ２１５をＬレベルからＨレベルへ遷移させる。
【００２８】
遅延回路２１６は、入力が接続点Ｎ２１５を介して論理回路２１５の出力に接続され、出力が遅延回路２１７の入力、及び論理回路２１８の第１入力に接続される。遅延回路２１６は、論理回路２１５の出力を遅延させて、遅延させた信号を出力する。
遅延回路２１７は、入力が遅延回路２１６の出力に接続され、出力が論理回路２１８の第２入力に接続される。遅延回路２１７は、遅延回路２１６の出力を遅延させて、遅延させた信号を論理回路２１８に出力する。
論理回路２１８は、２入力１出力の論理回路であり、第１入力が遅延回路２１６の出力に接続され、第２入力が遅延回路２１７の出力に接続される。また、論理回路２１８の出力は、接続点Ｎ２１８を介して、遅延回路２１９の入力、及びＮＡＮＤ回路２２２の第３入力に接続される。
論理回路２１８は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、接続点Ｎ２１８をＬレベルにする。また、論理回路２１８は、第１入力がＬレベル、または、第２入力がＨレベルのとき、接続点Ｎ２１８をＨレベルにする。
論理回路２１８は、第２入力に入力される遅延回路２１７の出力がＬレベルになると、このとき、遅延回路２１６の出力はＨレベルであるので、接続点Ｎ２１８をＨレベルからＬレベルへ遷移させる。また、論理回路２１８は、遅延回路２１７の出力がＨレベルになると、接続点Ｎ２１８をＬレベルからＨレベルへ遷移させる。
【００２９】
遅延回路２１９は、入力が接続点Ｎ２１８を介して論理回路２１８の出力に接続され、出力が遅延回路２２０の入力、及び論理回路２２１の第１入力に接続される。遅延回路２１９は、論理回路２１８の出力を遅延させて、遅延させた信号を出力する。
遅延回路２２０は、入力が遅延回路２１９の出力に接続され、出力が論理回路２２１の第２入力に接続される。遅延回路２２０は、遅延回路２１９の出力を遅延させて、遅延させた信号を論理回路２２１に出力する。
論理回路２２１は、２入力１出力の論理回路であり、第１入力が遅延回路２１９の出力に接続され、第２入力が遅延回路２２０の出力に接続される。また、論理回路２２１の出力は、接続点Ｎ２２１を介して、ＮＡＮＤ回路２２２の第４入力に接続される。
論理回路２２１は、第１入力がＨレベル、かつ、第２入力がＬレベルのとき、接続点Ｎ２２１をＬレベルにする。また、論理回路２２１は、第１入力がＬレベル、または、第２入力がＨレベルのとき、接続点Ｎ２２１をＨレベルにする。
論理回路２２１は、第２入力に入力される遅延回路２２０の出力がＬレベルになると、このとき、遅延回路２１９の出力はＨレベルであるので、接続点Ｎ２２１をＨレベルからＬレベルへ遷移させる。また、論理回路２２１は、遅延回路２２０の出力がＨレベルになると、接続点Ｎ２２１をＬレベルからＨレベルへ遷移させる。
【００３０】
ＮＡＮＤ回路２２２は、４入力１出力の否定論理積回路であり、第１入力が接続点Ｎ２１２を介して論理回路２１２の出力に、第２入力が接続点Ｎ２１５を介して論理回路２１５の出力に、第３入力が接続点Ｎ２１８を介して論理回路２１８の出力に、第４入力が接続点Ｎ２２１を介して論理回路２２１の出力に、それぞれ接続される。また、ＮＡＮＤ回路２２２の出力は、セレクタ２３０のＢ端子に接続される。
インバータ回路２２３（論理反転回路）は、入力が接続点Ｎ２１２を介して論理回路２１２の出力に接続され、出力はセレクタ２３０のＡ端子に接続される。
【００３１】
以上の回路構成により、パルス信号発生回路２１０は、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）がＨレベル（活性レベル）になると、メモリバンク数と同じ数（本実施形態では、メモリバンクｂａｎｋ０〜ｂａｎｋ３であるので、４）のパルスをＮＡＮＤ回路２２２から出力する。
図３は、パルス信号発生回路２１０の動作タイミングチャートであり、上記各遅延回路の出力の時間変化、各接続点の時間変化を示している。
時刻ｔ１において、ＭＲＥＦ信号生成回路２００がリフレッシュ制御信号ＭＲＥＦをＨレベルにすると、遅延回路２１１の出力はＬレベルであるので、論理回路２１２は、接続点Ｎ２１２をＨレベルからＬレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力、及びインバータ回路２２３（ＩＮＶ２２３）の出力は、ＬレベルからＨレベルへ遷移する。
【００３２】
時刻ｔ２において、遅延回路２１１が出力をＨレベルにすると、論理回路２１２は、接続点Ｎ２１２をＬレベルからＨレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力、及びインバータ回路２２３（ＩＮＶ２２３）の出力は、ＨレベルからＬレベルへ遷移する。
また、遅延回路２１３の出力は、ＨレベルからＬレベルへ遷移する。
【００３３】
時刻ｔ３において、遅延回路２１３が出力をＨレベル、遅延回路２１４が出力をＬレベルにすると、論理回路２１５は、接続点Ｎ２１５をＨレベルからＬレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＬレベルからＨレベルへ遷移する。
時刻ｔ４において、遅延回路２１４が出力をＨレベルにすると、論理回路２１５は、接続点Ｎ２１５をＬレベルからＨレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＨレベルからＬレベルへ遷移する。
【００３４】
時刻ｔ５において、遅延回路２１６が出力をＨレベル、遅延回路２１７が出力をＬレベルにすると、論理回路２１８は、接続点Ｎ２１８をＨレベルからＬレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＬレベルからＨレベルへ遷移する。
時刻ｔ６において、遅延回路２１７が出力をＨレベルにすると、論理回路２１８は、接続点Ｎ２１８をＬレベルからＨレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＨレベルからＬレベルへ遷移する。
【００３５】
時刻ｔ７において、遅延回路２１９が出力をＨレベル、遅延回路２２０が出力をＬレベルにすると、論理回路２２１は、接続点Ｎ２２１をＨレベルからＬレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＬレベルからＨレベルへ遷移する。
時刻ｔ８において、遅延回路２２０が出力をＨレベルにすると、論理回路２２１は、接続点Ｎ２２１をＬレベルからＨレベルへ遷移させる。これにより、ＮＡＮＤ回路２２２の出力は、ＨレベルからＬレベルへ遷移する。
【００３６】
このように、パルス信号発生回路２１０は、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）がＨレベル（活性レベル）になると、メモリバンク数と同じ数の４個のパルスを、ＮＡＮＤ回路２２２からセレクタ２３０のＢ端子に出力する。このとき、パルス信号発生回路２１０は、図３に示すように、１個のパルスを、ＮＡＮＤ回路２２２が出力する１個目のパルスと同時に、インバータ回路２２３から、セレクタ２３０のＡ端子に出力する。
【００３７】
図２に戻って、セレクタ２３０は、マルチプレクサＭＵＸ０を含んで構成される。
マルチプレクサＭＵＸ０は、ゲート端子ＧＡにリフレッシュ制御信号ＭＳＥＬＦ２が入力され、このリフレッシュ制御信号ＭＳＥＬＦ２の論理により、端子Ａと端子Ｂのいずれか一方を出力端子に接続する。マルチプレクサＭＵＸ０の出力端子は、セレクタ２３０の出力端子であり、この出力端子は遅延回路２３５の入力に接続される。
具体的には、リフレッシュ制御信号ＭＳＥＬＦ２がＨレベルのとき、端子Ａと出力端子を接続し、リフレッシュ制御信号ＭＳＥＬＦ２がＬレベルのとき、端子Ｂと出力端子を接続する。これにより、セレクタ２３０は、リフレッシュ制御信号ＭＳＥＬＦ２がＨレベルのとき、パルス信号発生回路２１０のインバータ回路２２３が出力する１個のパルスを、制御信号ＣＮＴＲ＿ＣＬＫとして、次段の遅延回路２３５、及びＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３に出力する。また、セレクタ２３０は、リフレッシュ制御信号ＭＳＥＬＦ２がＬレベルのとき、パルス信号発生回路２１０のＮＡＮＤ２２２が出力する４個のパルスを、制御信号ＣＮＴＲ＿ＣＬＫとして、次段の遅延回路２３５、及びＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３に出力する。
遅延回路２３５は、入力がセレクタ２３０の出力端子に接続され、出力が図１に示すリフレッシュカウンタ１５に接続される。遅延回路２３５は、制御信号ＣＮＴＲ＿ＣＬＫを遅延させて、遅延させた信号（制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄ）をリフレッシュカウンタ１５に出力する。制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄは、リフレッシュカウンタ１５において、カウンタをカウントアップするためのクロック信号として用いられる（詳細後述）。
【００３８】
デコーダ２４０は、２入力４出力のデコーダであり、２入力は、リフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａに接続され、内部バンクアドレスＲＥＦＢＡ０及び内部バンクアドレスＲＥＦＢＡ１が入力される。
また、デコーダ２４０の４出力は、それぞれ接続点Ｎ２４０＿０〜Ｎ２４０＿３に接続される。
デコーダ２４０は、内部バンクアドレスＲＥＦＢＡ０及び内部バンクアドレスＲＥＦＢＡ１の「０」（Ｌレベル）または「１」（Ｈレベル）の組合せ（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「００」、「１０」、「０１」、「１１」に対して、例えば、下記の様に上記接続点Ｎ２４０＿０〜Ｎ２４０＿３のうちの一つの接続点を、ＬレベルからＨレベルへと遷移させる。
デコーダ２４０は、（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「００」のとき、接続点Ｎ２４０＿０をＬレベルからＨレベルへ遷移させる。また、デコーダ２４０は、（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１０」のとき、接続点Ｎ２４０＿１をＬレベルからＨレベルへ遷移させる。また、デコーダ２４０は、（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「０１」のとき、接続点Ｎ２４０＿２をＬレベルからＨレベルへ遷移させる。また、デコーダ２４０は、（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１１」のとき、接続点Ｎ２４０＿３をＬレベルからＨレベルへ遷移させる。
【００３９】
ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、それぞれメモリバンクｂａｎｋ０〜ｂａｎｋ３に対応して設けられる回路である。ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、デコーダ２４０の出力、及びセレクタ２３０の出力（制御信号ＣＮＴＲ＿ＣＬＫ）に基づいて、それぞれリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を活性レベル（Ｈレベル）にして、活性レベルのリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を、それぞれメモリバンクｂａｎｋ０〜ｂａｎｋ３内のＲｏｗ制御回路３５に出力する。活性レベルのリフレッシュ活性化信号ＲＥＦＡＣＴが入力されるＲｏｗ制御回路３５は、上述の通り、ロウデコーダ３１及びセンスアンプを制御して、メモリバンクにおける選択されたメモリセルのリフレッシュ動作を実行する。
【００４０】
ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３各々は、デコーダ２４０から入力されるデコード信号が異なり、各メモリバンクからフィードバックされるリフレッシュ終了信号ＲＥＦＥＮＤが異なるが、回路構成は同一であるので、以下、ＲＥＦ  ＢＡＮＫラッチ回路２５０について、構成及び動作を説明する。
ＲＥＦ  ＢＡＮＫラッチ回路２５０は、論理回路２６１、ＮＡＮＤ回路２６２、及びＮＡＮＤ回路２６３から構成される。
論理回路２６１は、２入力１出力の論理回路であり、第１入力がメモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５に接続され、第２入力がＮＡＮＤ回路２６３の出力に接続される。また、論理回路２６１の出力は、ＮＡＮＤ回路２６３の第１入力に接続される。
論理回路２６１は、第１入力に入力されるリフレッシュ終了信号ＲＥＦＥＮＤ０がＬレベル、かつ、第２入力に入力されるリフレッシュ活性化信号ＲＥＦＡＣＴ０がＨレベルのとき、Ｌレベルの出力信号をＮＡＮＤ回路２６３の第１入力に出力する。
【００４１】
ＮＡＮＤ回路２６２は、２入力１出力の否定論理積回路であり、第１入力がセレクタ２３０の出力に接続され、第２入力が接続点Ｎ２４０＿０を介してデコーダ２４０に接続される。また、ＮＡＮＤ回路２６２の出力は、ＮＡＮＤ回路２６３の第２入力に接続される。
ＮＡＮＤ回路２６２は、第１入力に入力される制御信号ＣＮＴＲ＿ＣＬＫがＨレベル、かつ、第２入力に入力されるデコーダ２４０の出力信号（接続点Ｎ２４０＿０のレベル）がＨレベルのとき、Ｌレベルの出力信号をＮＡＮＤ回路２６３の第２入力に出力する。
【００４２】
ＮＡＮＤ回路２６３は、２入力１出力の否定論理積回路であり、第１入力が論理回路２６１の出力に接続され、第２入力がＮＡＮＤ回路２６２の出力に接続される。また、ＮＡＮＤ回路２６３の出力は、ＮＯＲ回路２８０の第１入力に接続される。
ＮＡＮＤ回路２６３は、ＮＡＮＤ回路２６２がＬレベルの出力信号を出力すると、Ｈレベルのリフレッシュ活性化信号ＲＥＦＡＣＴ０をＮＯＲ回路２８０に対して出力する。このとき、論理回路２６１は、リフレッシュ終了信号ＲＥＦＥＮＤがＬレベルであれば、Ｌレベルの出力信号をＮＡＮＤ回路２６３の第１入力に対して出力する。これにより、ＮＡＮＤ回路２６３は、ＮＡＮＤ回路２６２の出力がＨレベルに戻っても、Ｈレベルのリフレッシュ活性化信号ＲＥＦＡＣＴ０を出力し続ける。つまり、リフレッシュ活性化信号ＲＥＦＡＣＴ０のＨレベルを、論理回路２６１及びＮＡＮＤ回路２６３からなるフリップフロップで維持する。
【００４３】
その後、メモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５がリフレッシュ制御動作を終了してＨレベルのリフレッシュ終了信号ＲＥＦＥＮＤ０を出力すると、論理回路２６１の出力がＨレベルとなる。このとき、制御信号ＣＮＴＲ＿ＣＬＫのパルス幅は、リフレッシュ活性化信号ＲＥＦＡＣＴ０がＨレベルになってからリフレッシュ終了信号ＲＥＦＥＮＤがＬレベルになるまでの時間（リフレッシュ時間）に比べて十分に短く設定されているため、内部バンクアドレスＲＥＦＢＡ０〜ＲＥＦＢＡ１のパルス幅もリフレッシュ時間に比べて十分短く設定される。そのため、ＮＡＮＤ回路２６２の出力は既にＨレベルとなっており、ＮＡＮＤ回路２６３は、リフレッシュ活性化信号ＲＥＦＡＣＴ０をＨレベルからＬレベルへ遷移させる。
【００４４】
以上の回路構成により、ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、制御信号ＣＮＴＲ＿ＣＬＫとデコーダ２４０の出力に基づいて、それぞれリフレッシュ活性化信号ＲＥＦＡＣＴ０をＬレベルからＨレベル（活性レベル）へ遷移させる。
また、ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、各メモリバンクｂａｎｋ０〜ｂａｎｋ３におけるリフレッシュ期間が終了して、リフレッシュ終了信号ＲＥＦＥＮＤ０〜ＲＥＦＥＮＤ３がＨレベルになると、それぞれリフレッシュ活性化信号ＲＥＦＡＣＴ０をＨレベルからＬレベル（非活性レベル）へ遷移させる。
【００４５】
ＮＯＲ回路２８０は、４入力１出力の否定論理和回路であり、第１入力がＲＥＦ  ＢＡＮＫラッチ回路２５０の出力に、第２入力がＲＥＦ  ＢＡＮＫラッチ回路２５１の出力に、第３入力がＲＥＦ  ＢＡＮＫラッチ回路２５２の出力に、第４入力がＲＥＦ  ＢＡＮＫラッチ回路２５３の出力に、それぞれ接続される。また、ＮＯＲ回路２８０の出力は、ＭＲＥＦ信号生成回路２００における遅延回路２０４の入力、及び論理回路２０５の第１入力に接続される。
ＮＯＲ回路２８０は、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３のいずれか一つの信号がＨレベルになると、出力信号ＲＥＦＡＣＴＯＲＢをＨレベルからＬレベルへ遷移させる。
【００４６】
なお、上述の通り、制御信号ＣＮＴＲ＿ＣＬＫのパルス幅は、リフレッシュ活性化信号ＲＥＦＡＣＴ０がＨレベルになってからリフレッシュ終了信号ＲＥＦＥＮＤがＬレベルになるまでの時間（リフレッシュ時間）に比べて十分に短く設定されている。そのため、制御信号ＣＮＴＲ＿ＣＬＫが連続して４個発生する場合、一つのリフレッシュ活性化信号、例えばリフレッシュ活性化信号ＲＥＦＡＣＴ０が活性レベル（Ｈレベル）になると、リフレッシュ活性化信号ＲＥＦＡＣＴ０がＨレベルの間に、次のリフレッシュ活性化信号ＲＥＦＡＣＴ１もＨレベルとなる。よって、出力信号ＲＥＦＡＣＴＯＲＢが、制御信号ＣＮＴＲ＿ＣＬＫに同期して、ＬレベルとＨレベルの間で遷移を繰り返すことはない。この場合、出力信号ＲＥＦＡＣＴＯＲＢが、ＨレベルからＬレベルへ遷移するのは、リフレッシュ活性化信号ＲＥＦＡＣＴ０がＨレベルになるときであり、ＬレベルからＨレベルへ遷移するのは、リフレッシュ活性化信号ＲＥＦＡＣＴ３がＬレベルになるときである。一方、制御信号ＣＮＴＲ＿ＣＬＫが１個発生する場合、出力信号ＲＥＦＡＣＴＯＲＢは、一つのリフレッシュ活性化信号、例えばリフレッシュ活性化信号ＲＥＦＡＣＴ０が活性レベル（Ｈレベル）になるとＨレベルからＬレベルへ遷移し、リフレッシュ活性化信号ＲＥＦＡＣＴ０がＬレベルになるとＬレベルからＨレベルへ遷移する。
【００４７】
これにより、上述の通り、ＭＲＥＦ信号生成回路２００において、出力信号ＲＥＦＡＣＴＯＲＢがＬレベルの間、リフレッシュ制御信号ＭＲＥＦのＨレベルは維持される。また、ＮＯＲ回路２８０は、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３の全ての信号がＬレベルになると、出力信号ＲＥＦＡＣＴＯＲＢをＬレベルからＨレベルへ遷移させる。これにより、ＭＲＥＦ信号生成回路２００において、リフレッシュ制御信号ＭＲＥＦがＨレベルからＬレベルへ遷移する。
【００４８】
（ＳＥＬＦ状態発生回路２３の構成）
続いて、図１に示すＳＥＬＦ状態発生回路２３の構成について、図４を参照して説明する。
図４（ａ）は、図１に示すＳＥＬＦ状態発生回路２３の構成を示す回路図であり、図４（ｂ）は、図４（ａ）に示すラッチ回路３１２の回路図であり、図４（ｃ）は、ラッチ回路３１２の主要信号等の真理値表である。
図４（ａ）に示すように、ＳＥＬＦ状態発生回路２３は、１ｓｈｏｔリセット信号生成部３００、及び内部ＳＥＬＦ信号生成部３１０を含んで構成される。
【００４９】
１ｓｈｏｔリセット信号生成部３００は、遅延回路３０１、論理回路３０２、及びインバータ回路３０３を含んで構成される。
遅延回路３０１は、入力が図１に示すコマンドデコーダ２０の出力に接続され、出力が論理回路３０２の第２入力に接続される。遅延回路３０１は、リフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）を遅延させて、遅延させた信号（リフレッシュ制御信号ＭＳＥＬＦＤ）を論理回路３０２に出力する。
論理回路３０２は、２入力１出力の論理回路であり、第１入力がコマンドデコーダ２０の出力に接続され、第２入力が遅延回路３０１の出力に接続され、出力がインバータ回路３０３の入力に接続される。論理回路３０２は、第１入力がＬレベル、かつ、第２入力がＨレベルのとき、Ｈレベルの出力信号を出力する。また、論理回路３０２は、第１入力がＨレベル、または、第２入力がＬレベルのとき、Ｌレベルの出力信号を出力する。
論理回路３０２は、リフレッシュ制御信号ＭＳＥＬＦがＨレベルからＬレベルに遷移すると、このとき、遅延回路３０１の出力はＨレベルであるので、出力信号をＬレベルからＨレベルへ遷移させる。
【００５０】
インバータ回路３０３は、入力が論理回路３０２の出力に接続され、出力は図１に示すリフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａに接続される。インバータ回路３０３は、論理回路３０２の出力がＬレベルからＨレベルへ遷移すると、１ショットの（Ｌレベルの期間の短い）カウンタリセット信号ＲＥＦＢＡＲＳＴを、リフレッシュカウンタＢａｎｋ１５ａに出力する。
つまり、１ｓｈｏｔリセット信号生成部３００は、リフレッシュ制御信号ＭＳＥＬＦがＨレベルからＬレベルに遷移すると、１ショットの（Ｌレベルの期間の短い）カウンタリセット信号ＲＥＦＢＡＲＳＴを、リフレッシュカウンタＢａｎｋ１５ａに出力する。
【００５１】
内部ＳＥＬＦ信号生成部３１０は、遅延回路３１１、及びラッチ回路３１２を含んで構成される。
遅延回路３１１は、入力がコマンドデコーダ２０の出力に接続され、出力がラッチ回路３１２のＤ端子に接続される。遅延回路３１１は、リフレッシュ制御信号ＭＳＥＬＦを遅延させて、遅延させた信号（リフレッシュ制御信号ＭＳＥＬＦＤ）をラッチ回路３１２に出力する。
図４（ｂ）は、ラッチ回路３１２の一例を示す回路図である。
ラッチ回路３１２は、インバータ回路３２１、インバータ回路３２２、ＮＡＮＤ回路３２３、ＮＡＮＤ回路３２４、ＮＡＮＤ回路３２５、及びＮＡＮＤ回路３２６を含んで構成される。
インバータ回路３２１は、入力がＥＮ端子に接続され、出力がＥＮＢ端子を介してＮＡＮＤ回路３２３の第１入力、及びＮＡＮＤ回路３２５の第２入力に接続される。インバータ回路３２１は、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）を論理反転して、ＮＡＮＤ回路３２３、及びＮＡＮＤ回路３２５に出力する。
インバータ回路３２２は、入力がＤ端子に接続され、出力が接続点ＲＢを介してＮＡＮＤ回路３２３の第２入力に接続される。インバータ回路３２２は、リフレッシュ制御信号ＭＳＥＬＦＤを論理反転して、ＮＡＮＤ回路３２３に出力する。
【００５２】
ＮＡＮＤ回路３２３は、２入力１出力の否定論理積回路であり、第１入力がＥＮＢ端子を介してインバータ回路３２１の出力に接続され、第２入力が接続点ＲＢを介してインバータ回路３２２の出力に接続される。また、ＮＡＮＤ回路３２３の出力は、接続点Ｎ３２３を介してＮＡＮＤ回路３２４の第２入力に接続される。
ＮＡＮＤ回路３２４は、２入力１出力の否定論理積回路であり、第１入力がＮＡＮＤ回路３２６の出力に接続され、第２入力が接続点Ｎ３２３を介してＮＡＮＤ回路３２３の出力に接続される。また、ＮＡＮＤ回路３２４の出力は、接続点Ｎ３２４を介してＮＡＮＤ回路３２６の第２入力に接続される。
ＮＡＮＤ回路３２５は、２入力１出力の否定論理積回路であり、第１入力がＤ端子に接続され、第２入力がＥＮＢ端子を介してインバータ回路３２１の出力に接続される。また、ＮＡＮＤ回路３２３の出力は、接続点Ｎ３２５を介してＮＡＮＤ回路３２６の第１入力に接続される。
ＮＡＮＤ回路３２６は、２入力１出力の否定論理積回路であり、第１入力が接続点Ｎ３２５を介してＮＡＮＤ回路３２５の出力に接続され、第２入力が接続点Ｎ３２４を介してＮＡＮＤ回路３２４の出力に接続される。また、ＮＡＮＤ回路３２４の出力は、Ｑ端子に接続されるとともに、ＮＡＮＤ回路３２４の第１入力に接続される。
【００５３】
図４（ｃ）は、ラッチ回路３１２の主要信号、及び各接続点のレベルを示す真理値表である。以上の構成により、ラッチ回路３１２の主要信号、及び接続点は、リフレッシュ制御信号ＭＲＥＦ及びリフレッシュ制御信号ＭＳＥＬＦＤのＨレベルまたはＬレベルの組合せにより、図４（ｃ）に示すレベルとなる。
ここで、ラッチ回路３１２において、リフレッシュ制御信号ＭＳＥＬＦでなく、リフレッシュ制御信号ＭＳＥＬＦＤを用いた理由は、コマンドデコーダ２０がＳＥＬＦコマンド（セルフリフレッシュコマンド）を受信したとき、図３（ｃ）に示す組合せ１の状態から組合せ２を経て組合せ３の状態とするためである。そして、図３（ｃ）に示す組合せ３の状態から組合せ４の状態とする。つまり、リフレッシュ制御信号ＭＲＥＦが活性レベル（Ｈレベル）になるときは、リフレッシュ制御信号ＭＳＥＬＦ２を活性レベル（Ｈレベル）にしないで、リフレッシュ制御信号ＭＲＥＦがＨレベルからＬレベルになるとき、リフレッシュ制御信号ＭＳＥＬＦＤがＨレベルであれば、リフレッシュ制御信号ＭＳＥＬＦ２をＨレベルとするためである。
【００５４】
これにより、上述したＲＥＦ制御回路２２において、リフレッシュ制御信号ＡＲＥＦが入力されてリフレッシュ制御信号ＭＲＥＦを出力するときは、パルス信号発生回路２１０は４個のパルスを発生する。セレクタ２３０は、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）がＬレベルであるので、この４個のパルスを制御信号ＣＮＴＲ＿ＣＬＫとして順次出力する。ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、制御信号ＣＮＴＲ＿ＣＬＫ、及びデコーダ２４０の出力に基づいて、メモリバンクｂａｎｋ０〜ｂａｎｋ３にリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を順次出力する。メモリバンクｂａｎｋ０〜ｂａｎｋ３各々において、Ｒｏｗ制御回路３５は、ロウデコーダ３１、センスアンプを制御して、選択されたワード線に接続されたメモリセルのリフレッシュを行う（第１のリフレッシュ制御動作）。
【００５５】
この後、ＭＲＥＦ信号生成回路２００は、上述の通り、リフレッシュ制御信号ＭＲＥＦをいったんＬレベルへリセットする。このとき、リフレッシュ制御信号ＭＳＥＬＦＤがＨレベルであるので、内部ＳＥＬＦ信号生成部３１０は、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）を活性レベル（Ｈレベル）にする。
その後、リフレッシュ制御信号ＡＲＥＦＳＥＬＦが入力されてリフレッシュ制御信号ＭＲＥＦを出力するときは、パルス信号発生回路２１０は４個のパルスを発生する。セレクタ２３０は、リフレッシュ制御信号ＭＳＥＬＦ２がＨレベルであるので、この４個のパルスのうち１番目のパルスを制御信号ＣＮＴＲ＿ＣＬＫとして出力する。ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３のうち一つのＲＥＦ  ＢＡＮＫラッチ回路は、制御信号ＣＮＴＲ＿ＣＬＫ、及びデコーダ２４０の出力に基づいて、対応するメモリバンクｂａｎｋにリフレッシュ活性化信号ＲＥＦＡＣＴを出力する。メモリバンクｂａｎｋ０〜ｂａｎｋ３のうち一つのメモリバンクにおいて、Ｒｏｗ制御回路３５は、ロウデコーダ３１、センスアンプを制御して、選択されたワード線に接続されたメモリセルのリフレッシュを行う（第２のリフレッシュ制御動作）。
【００５６】
（リフレッシュカウンタ１５の構成）
続いて、図１に示すリフレッシュカウンタ１５の構成について、図面を参照して説明する。
図５は、図１に示すリフレッシュカウンタ１５の構成を示すブロック図、そのカウント動作を示すタイミングチャートである。
図５（ａ）に示すように、リフレッシュカウンタ１５は、リフレッシュカウンタＢａｎｋ１５ａ、及びリフレッシュカウンタＲｏｗ１５ｂを含んで構成される。
リフレッシュカウンタＢａｎｋ１５ａは、一例として、２ビットの内部バンクアドレスＲＥＦＢＡ０〜ＲＥＦＢＡ１に対応した２個のＤ型フリップフロップＤＦＦ１ａ、及びＤ型フリップフロップＤＦＦ２ａを含んで構成される。
また、リフレッシュカウンタＲｏｗ１５ｂは、１３ビットの内部ロウアドレスＸＡ０〜ＸＡ１２に対応した１３個のＤ型フリップフロップＤＦＦ３〜ＤＦＦ１５を含んで構成される。
【００５７】
これら１５個のＤ型フリップフロップ各々は、クロック端子であるＣＫ端子に入力されるクロック信号の立下りに同期して、データ出力端子であるＱ端子に出力するデータの論理を反転させる所謂周知のトグル型フリップフロップである。なお、図５（ａ）におけるＤ型フリップフロップにおいて、／Ｑ端子は省略して示している。／Ｑ端子とは、Ｑ端子に出力するデータを論理反転したデータを出力する端子である。
Ｄ型フリップフロップ各々のＣＫ端子は、前段のＤ型フリップフロップのＱ端子に接続される。初段のＤ型フリップフロップＤＦＦ１ａは、クロック端子であるＣＫ端子が図２に示すＲＥＦ制御回路２２における遅延回路２３５の出力に接続され、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄが入力される。
また、図５（ａ）において不図示であるが、Ｄ型フリップフロップ各々の／Ｑ端子は、Ｄ型フリップフロップ自身のＤ端子に接続される。ただし、初段のＤ型フリップフロップＤＦＦ１ａにおいては、図５（ａ）に示すように、Ｄ端子に論理回路４０１の出力が接続される。この論理回路４０１は、２入力１出力の論理回路であり、最終段のＤ型フリップフロップＤＦＦ１５におけるＱ端子に現れる論理の反転論理（／Ｑ端子に現れる論理であってもよい）と、初段のＤ型フリップフロップＤＦＦ１ａにおける／Ｑ端子に現れる論理との論理積を演算して出力する回路である。
【００５８】
また、リフレッシュカウンタＢａｎｋ１５ａにおける２個のＤ型フリップフロップＤＦＦ１ａ及びＤ型フリップフロップＤＦＦ２ａは、Ｑ端子に現れるデータを初期値へリセットするためのＲ端子を備えている。Ｄ型フリップフロップＤＦＦ１ａ及びＤ型フリップフロップＤＦＦ２ａのＲ端子は、ＳＥＬＦ状態発生回路２３における１ｓｈｏｔリセット信号生成部３００の出力に接続され、カウンタリセット信号ＲＥＦＢＡＲＳＴが入力される。Ｄ型フリップフロップＤＦＦ１ａ及びＤ型フリップフロップＤＦＦ２ａは、Ｒ端子にＬレベルのカウンタリセット信号ＲＥＦＢＡＲＳＴが入力されると、Ｑ端子に現れるデータを「０」（Ｌレベル）にリセットする。
【００５９】
以上の回路構成により、リフレッシュカウンタ１５は、ＲＥＦ制御回路２２から制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄが入力されると、カウントアップ動作を実行する。また、リフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａは、内部バンクアドレスＲＥＦＢＡ０、ＲＥＦＢＡ１を、ＲＥＦ制御回路２２におけるデコーダ２４０に対して出力する。また、リフレッシュカウンタ１５におけるリフレッシュカウンタＲｏｗ１５ｂは、内部ロウアドレスＸＡ０〜ＸＡ１２を、図１に示すセレクタ１６を介して、メモリバンクｂａｎｋ０〜ｂａｎｋ３におけるロウデコーダ３１に、共通に出力する。ロウデコーダ３１は、内部ロウアドレスＸＡ０〜ＸＡ１２がその位置を示すワード線を選択する。
【００６０】
図５（ｂ）は、リフレッシュカウンタ１５が行うカウントアップ動作を説明するためのタイミングチャートであり、上記リフレッシュカウンタの出力の時間変化を示している。
なお、図５（ｂ）では、内部ロウアドレスＸＡ０〜ＸＡ１２の初期値は、全て「０」（Ｌレベル）であるとする。また、半導体装置１０のコマンドデコーダ２０には、時刻ｔ１に先立つ時刻において、ＲＥＦコマンド（リフレッシュコマンド）が入力されたものとする。
時刻ｔ１〜時刻ｔ８において、ＲＥＦ制御回路２２が、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）に応じて、図５（ｂ）に示すパルス１〜パルス４として、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを出力する。
これにより、初段のＤ型フリップフロップＤＦＦ１ａは、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄの立下りで、内部バンクアドレスＲＥＦＢＡ０を、時刻ｔ２において「０」（Ｌレベル）から「１」（Ｈレベル）へ、時刻ｔ４において「１」から「０」へ、時刻ｔ６において「０」から「１」へ、時刻ｔ８において「１」から「０」へ遷移させる。
【００６１】
また、２段目のＤ型フリップフロップＤＦＦ２ａは、初段のＤ型フリップフロップＤＦＦ１ａの出力である内部バンクアドレスＲＥＦＢＡ０の立下りで、内部バンクアドレスＲＥＦＢＡ１を、時刻ｔ４において「０」から「１」へ、時刻ｔ８において「１」から「０」へ遷移させる。
この時刻ｔ１〜時刻ｔ８において、ＲＥＦ制御回路２２のデコーダ２４０（図２参照）には、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）として、時刻ｔ２までは（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「００」、時刻ｔ２〜ｔ４は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１０」、時刻ｔ４〜ｔ６は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「０１」、時刻ｔ６〜ｔ８は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１１」が、それぞれリフレッシュカウンタＢａｎｋ１５ａから入力される。
【００６２】
ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５０は、時刻ｔ１より遅延回路２３５の遅延時間に相当する時間（以下Δｔとする）前の時刻（ｔ１−Δｔ）に制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ０を活性レベル（Ｈレベル）に遷移させる。これにより、メモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「００…００」（１３ビット全て「０」）のワード線を活性化する。
同様に、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５１は、時刻（ｔ３−Δｔ）に制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ１をＨレベルに遷移させる。これにより、メモリバンクｂａｎｋ１におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「００…００」のワード線を活性化する。
【００６３】
同様に、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５２は、時刻（ｔ５−Δｔ）に制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ２をＨレベルに遷移させる。これにより、メモリバンクｂａｎｋ２におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「００…００」のワード線を活性化する。
同様に、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５３は、時刻（ｔ７−Δｔ）に制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ３をＨレベルに遷移させる。これにより、メモリバンクｂａｎｋ３におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「００…００」のワード線を活性化する。
【００６４】
このように、リフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａが出力する内部バンクアドレスＲＥＦＢＡ０、ＲＥＦＢＡ１、及びＲＥＦ制御回路で発生する制御信号ＣＮＴＲ＿ＣＬＫに基づいて、４つのメモリバンクｂａｎｋ０〜ｂａｎｋ３において、メモリセルのリフレッシュ動作が時間差をもって実行される（第１のリフレッシュ制御動作）。この時間差は、制御信号ＣＮＴＲ＿ＣＬＫの周期に等しい。制御信号ＣＮＴＲ＿ＣＬＫの周期は、ＲＥＦ制御回路２２におけるパルス信号発生回路２１０において、遅延回路に設定された遅延時間の２倍に相当する。（例えば、パルス信号発生回路２１０において、各遅延回路の遅延時間が等しいとして、１回目のパルスと２回目のパルスの時間差は、遅延回路２１３に設定される遅延時間と遅延回路２１４に設定される遅延時間の和となる）。なお、制御信号ＣＮＴＲ＿ＣＬＫのパルス幅は、パルス信号発生回路２１０における遅延回路２１１に設定された遅延時間である。
【００６５】
次に、また、半導体装置１０のコマンドデコーダ２０に、時刻ｔ１に先立つ時刻において、ＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力された場合について説明する。
この場合、時刻ｔ１〜時刻ｔ８に関しては、上記と同様、ＲＥＦ制御回路２２が、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）に応じて、図５（ｂ）に示すパルス１〜パルス４として、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを出力する。また、ＲＥＦ制御回路２２のデコーダ２４０には、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）として、時刻ｔ２までは（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「００」、時刻ｔ２〜ｔ４は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１０」、時刻ｔ４〜ｔ６は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「０１」、時刻ｔ６〜ｔ８は（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１１」が、それぞれリフレッシュカウンタＢａｎｋ１５ａから入力される。これにより、ＲＥＦ制御回路２２により、上述した第１のリフレッシュ制御動作が行われる。また、時刻ｔ８において、リフレッシュカウンタＲｏｗ１５ｂにおけるＤ型フリップフロップＤＦＦ３は、内部バンクアドレスＲＥＦＢＡ１の立下りで、内部ロウアドレスＸＡ０を「０」から「１」へ遷移させる。これにより、内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」となる。
【００６６】
続いて、時刻ｔ９（時刻ｔ１からオシレータ２５の１周期経過後、すなわちセルフリフレッシュ周期経過後の時刻）において、ＲＥＦ制御回路２２が、リフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）に応じて、図５（ｂ）に示すパルス５として、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを出力する。すなわち、図２に示すＲＥＦ制御回路２２のセレクタ２３０のスイッチはＡ端子側に切り替わっているので、パルス信号発生回路２１０は４つのパルスを発生するが、その一つ目のパルスのみが制御信号ＣＮＴＲ＿ＣＬＫ、及び制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄとして出力される。
この時刻ｔ９より時間Δｔ前の時刻（ｔ９−Δｔ）において、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５０は、制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ０を活性レベル（Ｈレベル）に遷移させる。これにより、メモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」（最下位＝「１」、その他１２ビットは全て「０」）のワード線を活性化する。
時刻ｔ１０において、初段のＤ型フリップフロップＤＦＦ１ａは、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄの立下りで、内部バンクアドレスＲＥＦＢＡ０を、時刻ｔ１０において「０」から「１」へ遷移させる。
【００６７】
同様に、時刻ｔ９からセルフリフレッシュ周期経過後の時刻ｔ１１において、ＲＥＦ制御回路２２が、リフレッシュ制御信号ＡＲＥＦＳＥＬＦに応じて、図５（ｂ）に示すパルス６として、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを出力する。
同様に、時刻ｔ１１より時間Δｔ前の時刻（ｔ１１−Δｔ）において、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５１は、制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ１をＨレベルに遷移させる。これにより、メモリバンクｂａｎｋ１におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」（最下位＝「１」、その他１２ビットは全て「０」）のワード線を活性化する。
時刻ｔ１２において、初段のＤ型フリップフロップＤＦＦ１ａは、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄの立下りで、内部バンクアドレスＲＥＦＢＡ０を、時刻ｔ１０において「１」から「０」へ遷移させる。また、２段目のＤ型フリップフロップＤＦＦ２ａは、この内部バンクアドレスＲＥＦＢＡ０の立下りで、内部バンクアドレスＲＥＦＢＡ１を、「０」から「１」へ遷移させる。
【００６８】
同様に、時刻ｔ１１からセルフリフレッシュ周期経過後の時刻ｔ１３において、ＲＥＦ制御回路２２が、リフレッシュ制御信号ＡＲＥＦＳＥＬＦに応じて、図５（ｂ）に示すパルス７として、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄを出力する。
同様に、時刻ｔ１３より時間Δｔ前の時刻（ｔ１３−Δｔ）において、ＲＥＦ制御回路２２におけるＲＥＦ  ＢＡＮＫラッチ回路２５２は、制御信号ＣＮＴＲ＿ＣＬＫが入力され、この立上がりでリフレッシュ活性化信号ＲＥＦＡＣＴ２をＨレベルに遷移させる。これにより、メモリバンクｂａｎｋ２におけるＲｏｗ制御回路３５は、ロウデコーダ３１を制御して、メモリアレイ３４における内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」（最下位＝「１」、その他１２ビットは全て「０」）のワード線を活性化する。
時刻ｔ１４において、初段のＤ型フリップフロップＤＦＦ１ａは、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄの立下りで、内部バンクアドレスＲＥＦＢＡ０を、時刻ｔ１０において「０」から「１」へ遷移させる。
【００６９】
以降、コマンドデコーダ２０にセルフリフレッシュイグジットコマンド（ＳＥＬＦ  Ｅｘｉｔコマンド）が入力されるまで、リフレッシュカウンタ１５はカウントアップ動作を継続し、出力である内部バンクアドレス、及び内部ロウアドレスをカウントアップする。ＲＥＦ制御回路２２は、この内部バンクアドレスに基づきリフレッシュ活性化信号ＲＥＦＡＣＴを対応するメモリバンクｂａｎｋに出力する。メモリバンクｂａｎｋにおけるＲｏｗ制御回路３５は、入力されるリフレッシュ活性化信号ＲＥＦＡＣＴに基づいて、内部のロウデコーダ３１やセンスアンプを活性化して、リフレッシュ制御動作を実行し、内部ロウアドレスに対応するワード線により選択されたメモリセルのリフレッシュを行う。
【００７０】
このように、リフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａが出力する内部バンクアドレスＲＥＦＢＡ０、ＲＥＦＢＡ１、及びＲＥＦ制御回路で発生する制御信号ＣＮＴＲ＿ＣＬＫに基づいて、４つのメモリバンクｂａｎｋ０〜ｂａｎｋ３各々において、メモリセルのリフレッシュ動作が、他のメモリバンクのリフレッシュ動作と時間的に重ならない状態で実行される（第２のリフレッシュ制御動作）。このメモリバンクにおけるリフレッシュ動作の間隔（時間差）は、リフレッシュ制御信号ＡＲＥＦＳＥＬＦの周期、すなわち、オシレータ２５の周期に等しい。
【００７１】
なお、図５（ｂ）の時刻ｔ１５において、コマンドデコーダ２０にセルフリフレッシュイグジットコマンド（ＳＥＬＦ  Ｅｘｉｔコマンド）が入力された場合、リフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）がＬレベルになる。これにより、１ｓｈｏｔリセット信号生成部３００（図４（ａ）参照）は、カウンタリセット信号ＲＥＦＢＡＲＳＴをＨレベルからＬレベルへ遷移させる。リフレッシュカウンタＢａｎｋ１５ａにおけるＤ型フリップフロップＤＦＦ１ａ及びＤ型フリップフロップＤＦＦ２ａは、それぞれ内部バンクアドレスＲＥＦＢＡ０、ＲＥＦＢＡ１を「０」（Ｌレベル）へリセットする。
【００７２】
これにより、ＳＥＬＦ  Ｅｘｉｔコマンドが入力されて半導体装置１０が待機状態に移行した後、再び半導体装置１０がリフレッシュに移行した場合（ＲＥＦコマンド、ＳＥＬＦコマンドがコマンドデコーダ２０に入力された場合）、第１のリフレッシュ制御動作において、４個のメモリバンクにおいて、同じ内部ロウアドレスが示すワード線を選択してリフレッシュすることができる。
つまり、リセット機能がない場合、上述した時刻ｔ１５において、半導体装置１０がセルフリフレッシュからイグジットすると、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）は、（ＲＥＦＢＡ０、ＲＥＦＢＡ１）＝「１１」、内部ロウアドレスは、内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」（最下位＝「１」、その他１２ビットは全て「０」）がリフレッシュカウンタ１５に保持される。この状態で、次にＲＥＦコマンド、またはＳＥＬＦコマンドが入力された場合、ＲＥＦ制御回路２２は、制御信号ＣＮＴＲ＿ＣＬＫを４パルス出力する。ＲＥＦ制御回路２２は、１番目の制御信号ＣＮＴＲ＿ＣＬＫに応じて、リフレッシュ活性化信号ＲＥＦＡＣＴ３をＨレベルにし、メモリバンクｂａｎｋ３を活性化する。メモリバンクｂａｎｋ３においては、内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。続いて、２番目〜４番目の制御信号ＣＮＴＲ＿ＣＬＫに応じて、メモリバンクｂａｎｋ０〜ｂａｎｋ２を活性化する。メモリバンクｂａｎｋ０〜ｂａｎｋ２各々においては、内部ロウアドレスＸＡ０〜ＸＡ１２＝「０１…００」で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。
【００７３】
しかし、本実施形態の半導体装置１０は、リセット機能を有するので、時刻ｔ１５において、セルフリフレッシュからイグジットし、次にＲＥＦコマンド、またはＳＥＬＦコマンドが入力された場合、１番目〜４番目の制御信号ＣＮＴＲ＿ＣＬＫに応じて、メモリバンクｂａｎｋ０〜ｂａｎｋ３が、この順番に活性化される。そして、メモリバンクｂａｎｋ０〜ｂａｎｋ３各々においては、内部ロウアドレスＸＡ０〜ＸＡ１２＝「１０…００」で示されるワード線が選択され、当該ワード線に接続されたメモリセルがリフレッシュされる。
このように、本実施形態の半導体装置１０は、リフレッシュカウンタＢａｎｋ１５ａを初期値にリセットするリセット機能を有するので、第１のリフレッシュ制御動作において、常に４メモリバンクで同じ内部ロウアドレスのワード線を選択するバンク動作で、当該ワード線に接続されたメモリセルをリフレッシュすることができる。
【００７４】
［オートリフレッシュ動作］
本実施形態の半導体装置１０の各回路は上述の通りの構成を有するが、その特徴と効果を説明するため、まず、半導体装置１０にＲＥＦコマンド（リフレッシュコマンド）が入力された場合のオートリフレッシュ動作について説明する。
図６は、半導体装置１０が、ＲＥＦコマンドを受け取った時に行うオートリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。
時刻ｔ１において、コマンドパッド２０ｐ（コマンドピン）にＲＥＦコマンドが入力されると、コマンドデコーダ２０がＲＥＦコマンドをデコードして、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）をＲＥＦ制御回路２２に出力する。ＲＥＦ制御回路２２におけるＭＲＥＦ信号生成回路２００は、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）を活性レベル（Ｈレベル）にする。ＲＥＦ制御回路２２におけるパルス信号発生回路２１０は、内部の遅延回路に設定された遅延時間のパルス幅を持つパルスを、遅延時間の２倍の周期（図６に時間ｔ１で示す）で４個発生する。このとき、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）はＬレベルであるので、セレクタ２３０は、図６に示すように、４個の制御信号ＣＮＴＲ＿ＣＬＫを発生する。この制御信号ＣＮＴＲ＿ＣＬＫの発生間隔（時間差）も時間ｔ１である。また、リフレッシュカウンタＢａｎｋ１５ａは、上述の通り、４個の制御信号ＣＮＴＲ＿ＣＬＫの立上がり各々において、それぞれ順番に内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）として「００」、「１０」、「０１」、「１１」を出力する。
【００７５】
これにより、ＲＥＦ  ＢＡＮＫラッチ回路２５０〜２５３は、図６に示すようにＲＥＦコマンドが入力された時刻ｔ１からリフレッシュ活性化信号ＲＥＦＡＣＴ０がアクティブになるまでの時間（コマンド受付時間ｔｃとする）が経過した後、時間ｔ１の間隔で、活性レベル（Ｈレベル）のリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３を発生する。Ｈレベルのリフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３がそれぞれ入力されるメモリバンクｂａｎｋ０〜ｂａｎｋ３において、Ｒｏｗ制御回路３５は、ロウデコーダ３１、センスアンプ等を制御して、リフレッシュカウンタＲｏｗ１５ｂが出力する内部ロウアドレスＸＡ０〜ＸＡ１２がメモリアレイ３４内における位置を示すワード線に接続されたメモリセルをリフレッシュする（第１のリフレッシュ制御動作）。
【００７６】
図６において、４番目にオートリフレッシュ動作を開始するメモリバンクｂａｎｋ３にリフレッシュ活性化信号ＲＥＦＡＣＴ３が入力される時刻が時刻ｔ２であり、ここからメモリバンクがアクティブになっている時間（Ｒｏｗアドレスアクティブ時間ｔＲＡＳ１ａとする）が経過した後に、メモリバンクｂａｎｋ３におけるオートリフレッシュ動作が終了する。これにより、メモリバンクｂａｎｋ３におけるＲｏｗ制御回路３５は、リフレッシュ終了信号ＲＥＦＥＮＤ３をＲＥＦ  ＢＡＮＫラッチ回路２５３に出力する。ＲＥＦ  ＢＡＮＫラッチ回路２５３は、リフレッシュ活性化信号ＲＥＦＡＣＴ３を非活性レベル（Ｌレベル）に遷移させる（時刻ｔ３）。
【００７７】
このとき、リフレッシュ活性化信号ＲＥＦＡＣＴ０〜２もＬレベルであるので、ＲＥＦ制御回路２２におけるＮＯＲ回路２８０は、出力信号ＲＥＦＡＣＴＯＲＢをＨレベルへ遷移させる。これにより、ＭＲＥＦ信号生成回路２００はリフレッシュ制御信号ＭＲＥＦをＬレベルへリセットする。その後、オートリフレッシュ動作を最後に行っているメモリバンクｂａｎｋ３において、Ｒｏｗ制御回路３５が、ロウデコーダ３１の非活性化（ワード線のＬレベルへのリセット）、センスアンプの非活性化（センスアンプ活性化信号の初期レベルへのリセット）、ビット線の初期レベルへのプリチャージなどのプリチャージ制御を行う。時刻ｔ３から、メモリバンクのプリチャージを行う時間（Ｒｏｗアドレスプリチャージ時間ｔＲＰ１ａとする）が経過後の時刻ｔ４において、任意のコマンド（ＡＮＹコマンド）の半導体装置１０への入力が可能となる。
半導体装置１０の、オートリフレッシュ動作は、以上の様に実行される。半導体装置１０がＲＥＦコマンドを受け付けてから、次のコマンドを受付可能になるまでの時間ｔＲＦＣは、図６に示すように、ｔＲＦＣ＝ｔｃ＋ｔ１×３＋ｔＲＡＳ１ａ＋ｔＲＰ１ａとなる。
【００７８】
［セルフリフレッシュ動作］
続いて、半導体装置１０にＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力された場合のセルフリフレッシュ動作について説明する。
図７は、半導体装置１０が、ＳＥＬＦコマンドを受け取った時に行うセルフリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。
時刻ｔ１において、コマンドパッド２０ｐ（コマンドピン）にＳＥＬＦコマンドが入力されると、コマンドデコーダ２０はＳＥＬＦコマンドをデコードし、ＲＥＦコマンドが入力されるときと同様に、リフレッシュ制御信号ＡＲＥＦ（第１のリフレッシュ制御信号）をＲＥＦ制御回路２２に対して出力する。
また、コマンドデコーダ２０はＳＥＬＦコマンドデコードし、リフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）を、オシレータ２５及びＳＥＬＦ状態発生回路２３に対して出力する。
【００７９】
オシレータ２５は、リフレッシュ制御信号ＭＳＥＬＦが入力され、自励発振する。そして、発振周期である所定時間経過後（時刻ｔ４ｃ）、リフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）を活性レベル（Ｈレベル）にする。
ＳＥＬＦ状態発生回路２３は、内部のラッチ回路３１２に活性レベル（Ｈレベル）のリフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）が、活性レベル（Ｈレベル）のリフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）を遅延させたリフレッシュ制御信号ＭＳＥＬＦＤより先に入力に入力されるので、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）をＬレベルに維持する（図４（ｃ）における「組合せ３」を参照）。そのため、ＲＥＦ制御回路２２におけるセレクタ２３０は、半導体装置１０にＲＥＦコマンドが入力されるときと同様、図７に示すように、４個の制御信号ＣＮＴＲ＿ＣＬＫを発生する。
以降、上述したオートリフレッシュ動作と同様、メモリバンクｂａｎｋ０〜ｂａｎｋ３において、リフレッシュ動作が実行され、時刻ｔ３にメモリバンクｂａｎｋ３におけるオートリフレッシュ動作が終了する。これにより、ＭＲＥＦ信号生成回路２００はリフレッシュ制御信号ＭＲＥＦをＬレベルへリセットする。
このとき、ＳＥＬＦ状態発生回路２３は、内部のラッチ回路３１２に入力されるリフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）が非活性レベル（Ｌレベル）となり、リフレッシュ制御信号ＭＳＥＬＦ（第２のリフレッシュ制御信号）を遅延させたリフレッシュ制御信号ＭＳＥＬＦＤは活性レベル（Ｈレベル）であるので、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）を活性レベル（Ｈレベル）に遷移させる（図４（ｃ）における「組合せ４」を参照）。これにより、ＲＥＦ制御回路２２におけるセレクタ２３０では、パルス信号発生回路２１０の４個のパルスが入力されるＢ端子から、１個のパルスが入力されるＡ端子へ、入力端子の切り替えが行われる。
【００８０】
オシレータ２５がリフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）を活性レベル（Ｈレベル）にすると、時刻ｔ４ｃにおいて、ＲＥＦ制御回路２２におけるＭＲＥＦ信号生成回路２００は、リフレッシュ制御信号ＭＲＥＦ（第４のリフレッシュ制御信号）を、再び活性レベル（Ｈレベル）へ遷移させる。これにより、ＲＥＦ制御回路２２におけるパルス信号発生回路２１０は、半導体装置１０にＲＥＦコマンドが入力されるときと同様、内部の遅延回路に設定された遅延時間のパルス幅を持つパルスを、遅延時間の２倍の周期（図６に示した時間ｔ１）で４個発生する。このとき、リフレッシュ制御信号ＭＳＥＬＦ２（第５のリフレッシュ制御信号）はＨレベルであるので、セレクタ２３０は、図７に示すように、１個の制御信号ＣＮＴＲ＿ＣＬＫを発生する。また、リフレッシュカウンタＢａｎｋ１５ａは、上述の通り、この１個の制御信号ＣＮＴＲ＿ＣＬＫの立上がりにおいて、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）として「００」を出力する。
【００８１】
これにより、ＲＥＦ  ＢＡＮＫラッチ回路２５０は、活性レベル（Ｈレベル）のリフレッシュ活性化信号ＲＥＦＡＣＴ０を発生する。Ｈレベルのリフレッシュ活性化信号ＲＥＦＡＣＴ０が入力されるメモリバンクｂａｎｋ０において、Ｒｏｗ制御回路３５は、ロウデコーダ３１、センスアンプ等を制御して、リフレッシュカウンタＲｏｗ１５ｂが出力する内部ロウアドレスＸＡ０〜ＸＡ１２がメモリアレイ３４内における位置を示すワード線に接続されたメモリセルをリフレッシュする（第２のリフレッシュ制御動作）。
【００８２】
メモリバンクｂａｎｋ０がアクティブになっている時間が経過した後に、メモリバンクｂａｎｋ０におけるセルフリフレッシュ動作が終了する。これにより、メモリバンクｂａｎｋ０におけるＲｏｗ制御回路３５は、リフレッシュ終了信号ＲＥＦＥＮＤ０をＲＥＦ  ＢＡＮＫラッチ回路２５０に出力する。ＲＥＦ  ＢＡＮＫラッチ回路２５０は、リフレッシュ活性化信号ＲＥＦＡＣＴ０を非活性レベル（Ｌレベル）に遷移させる（時刻ｔ５）。
このとき、リフレッシュ活性化信号ＲＥＦＡＣＴ１〜ＲＥＦＡＣＴ３もＬレベルであるので、ＲＥＦ制御回路２２におけるＮＯＲ回路２８０は、出力信号ＲＥＦＡＣＴＯＲＢをＨレベルへ遷移させる。これにより、ＭＲＥＦ信号生成回路２００はリフレッシュ制御信号ＭＲＥＦをＬレベルへリセットする。その後、セルフリフレッシュ動作を行っているメモリバンクｂａｎｋ０において、Ｒｏｗ制御回路３５が、ロウデコーダ３１の非活性化（ワード線のＬレベルへのリセット）、センスアンプの非活性化（センスアンプ活性化信号の初期レベルへのリセット）、ビット線の初期レベルへのプリチャージなどのプリチャージ制御を行う。
以降、セルフリフレッシュイグジットコマンド（ＳＥＬＦ  Ｅｘｉｔコマンド）が入力されるまで、オシレータ２５が自励発振の周期で（セルフリフレッシュの周期で）リフレッシュ制御信号ＡＲＥＦＳＥＬＦ（第３のリフレッシュ制御信号）を活性レベル（Ｈレベル）にするたびに、１個の制御信号ＣＮＴＲ＿ＣＬＫが発生し、メモリバンクｂａｎｋ１、ｂａｎｋ２、ｂａｎｋ３、ｂａｎｋ０、ｂａｎｋ１、ｂａｎｋ２、ｂａｎｋ３、…の順番で、一つのメモリバンクにおいてメモリセルのセルフリフレッシュが繰り返される。
【００８３】
また、図８は、半導体装置１０におけるメモリバンクｂａｎｋ０〜ｂａｎｋ３各々の動作電流波形、及び全メモリバンクの動作電流波形（電流全体）を示すタイミングチャートである。図８において時間変化を示す時刻ｔ１〜ｔ５は、図７における時刻ｔ１〜ｔ５にそれぞれ対応している。
半導体装置１０では、ＳＥＬＦコマンドが入力され、まずオートリフレッシュ動作を行い、その後、セルフリフレッシュ動作へ移行するが、セルフリフレッシュ動作においては一つのメモリバンク（ここではメモリバンクｂａｎｋ０）においてリフレッシュが行われるため、セルフリフレッシュ動作における電流全体のピーク電流（時刻ｔ４ｃ〜ｔ５における電流の増加）が、オートリフレッシュ動作における電流全体のピーク電流（時刻ｔ１〜ｔ３における電流の増加）に比べ小さくなっている。
【００８４】
また、図９は、半導体装置１０を複数チップ積層し、積層した複数チップをＭＣＰなどのパッケージに封入した半導体装置に、チップ毎にＳＥＬＦコマンドを入力した場合のセルフリフレッシュ動作における電流波形を示している。図９において、チップ１電流、チップ２電流は、図９におけるセルフリフレッシュ動作における電流全体の電流波形に対応する。チップ１に対してチップ２に与えるＳＥＬＦコマンドを遅らせることで、積層品全体のエントリ時のピーク電流（オートリフレッシュ動作におけるピーク電流、この波形は図９において省略している）の発生時刻を分散でき、セルフリフレッシュ動作におけるピーク電流も、それぞれ時刻ｔ１、時刻ｔ２に示すようにピーク電流の発生時刻をずらすことができる。また、セルフリフレッシュの周期がチップ毎に設定可能で、実際にチップ１とチップ２で異なる場合、時刻ｔ３のように、チップ１とチップ２のセルフリフレッシュ動作が重なり、積層品全体電流のピーク値ＩｐＴ１が、各チップのピーク値Ｉｐ１の２倍になることがある。しかしながら、このピーク値ＩｐＴ１の値は、後述するように、各チップ内では１個のメモリバンクでセルフリフレッシュが行われているため、ピーク値Ｉｐ１の値そのものは低く抑えられ、積層品全体電流のピーク値ＩｐＴ１を低くすることができる。
【００８５】
以上、半導体装置１０のオートリフレッシュ動作及びセルフリフレッシュ動作について説明したが、半導体装置１０の奏する効果を説明するため、半導体装置１０の特徴的部分であるＲＥＦ制御回路２２におけるセレクタ２３０、ＳＥＬＦ状態発生回路２３を備えていない半導体装置９９について、図１０〜図１２を用いて説明する。
図１０は、半導体装置９９の構成を示すブロック図であり、図１１は、ＲＥＦ制御回路２２９の回路図であり、図１２は、リフレッシュカウンタ１５９の構成を示すブロック図である。
図１０に示す半導体装置９９において、図１に示す半導体装置１０と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。半導体装置９９が、半導体装置１０と相違する点は、下記の通りである。
すなわち、半導体装置９９において、ＲＥＦ制御回路２２９が半導体装置１０におけるＲＥＦ制御回路２２に、リフレッシュカウンタ１５９が半導体装置１０におけるリフレッシュカウンタ１５に、それぞれ対応する。また、半導体装置９９は、半導体装置１０と相違して、ＳＥＬＦ状態発生回路２３を有していない。
【００８６】
図１１に示すＲＥＦ制御回路２２９において、図２に示す半導体装置１０におけるＲＥＦ制御回路２２と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。ＲＥＦ制御回路２２９が、ＲＥＦ制御回路２２と相違する点は、下記の通りである。
すなわち、ＲＥＦ制御回路２２９において、パルス信号発生回路２１０９がＲＥＦ制御回路２２におけるパルス信号発生回路２１０に対応する。また、ＲＥＦ制御回路２２９は、ＲＥＦ制御回路２２と相違して、セレクタ２３０を有していない。
このため、ＲＥＦ制御回路２２９は、リフレッシュ制御信号ＡＲＥＦまたはリフレッシュ制御信号ＡＲＥＦＳＥＬＦが入力されたとき、いずれの場合においても４個の制御信号ＣＮＴＲ＿ＣＬＫを出力する。つまり、半導体装置９９にＳＥＬＦコマンドが入力された場合、オシレータ２５の周期により周期的に行うセルフリフレッシュ動作において、メモリバンクｂａｎｋ０〜ｂａｎｋ３が、最初のオートリフレッシュ動作と同様に、時間差を持って連続してリフレッシュ動作を行うことになる。
【００８７】
また、図１２に示すリフレッシュカウンタ１５９において、図４に示す半導体装置１０におけるリフレッシュカウンタ１５と同一の部分については同一の符号を付しており、この同一部分については説明を省略する。リフレッシュカウンタ１５９が、リフレッシュカウンタ１５と相違する点は、下記の通りである。
すなわち、リフレッシュカウンタ１５９において、リフレッシュカウンタＢａｎｋ１５９ａがリフレッシュカウンタ１５におけるリフレッシュカウンタＢａｎｋ１５ａに対応する。このリフレッシュカウンタＢａｎｋ１５９ａにおいて、内部バンクアドレスＲＥＦＢＡ０、ＲＥＦＢＡ１をそれぞれ出力するＤ型フリップフロップＤＦＦ１９ａ、Ｄ型フリップフロップＤＦＦ２９ａは、リフレッシュカウンタ１５と相違して、Ｒ端子にリフレッシュ終了信号ＲＥＦＢＡＲＳＴが入力される構成とはなっていない。これは、セルフリフレッシュ動作において、４個の制御信号ＣＮＴＲ＿ＣＬＫが発生し、制御信号ＣＮＴＲ＿ＣＬＫ＿Ｄも４回入力されるので、セルフリフレッシュ動作終了後、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）が常に「００」にリセットされるためである。一方、半導体装置１０におけるリフレッシュカウンタＢａｎｋ１５ａでは、上述の通り、セルフリフレッシュ動作終了後、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）が常に「００」にリセットされるとは限らない。そのため、リフレッシュ終了信号ＲＥＦＢＡＲＳＴをＲ端子に入力する構成とし（図５（ａ）参照）、内部バンクアドレス（ＲＥＦＢＡ０、ＲＥＦＢＡ１）を「００」にリセットしている。
【００８８】
［半導体装置９９のオートリフレッシュ動作、及びセルフリフレッシュ動作］
半導体装置９９は、上述の半導体装置１０とは相違する構成を有する。この半導体装置９９に、ＳＥＬＦコマンド（セルフリフレッシュコマンド）が入力された場合のセルフリフレッシュ動作について説明する。なお、半導体装置９９のオートリフレッシュ動作については、半導体装置１０と同一構成の部分で行うことになるので、図６を用いて説明した半導体装置１０のオートリフレッシュ動作と同じになるため、説明を省略する。半導体装置９９のセルフリフレッシュ動作については、図１３を用いて説明する。
図１３は、半導体装置９９がＳＥＬＦコマンドを受け取った時に行うセルフリフレッシュ動作における主要信号の時間変化を示すタイミングチャートである。
図１３において、時刻ｔ４ｃまでの動作はオートリフレッシュ動作と同じであり、この動作は図６を用いて説明した半導体装置１０のオートリフレッシュ動作と同じであるので説明を省略する。
図１３において、時刻ｔ４は、オートリフレッシュ動作のタイミングチャートを示した図６における時刻ｔ４、つまり任意のコマンド（ＡＮＹコマンド）を受付可能な時刻を示している。半導体装置９９にＳＥＬＦコマンドが入力されたときも、１回目のリフレッシュ動作はＲＥＦコマンドが入力されたときに行うオートリフレッシュ動作と同じであるから、この時刻ｔ４に、半導体装置９９にセルフリフレッシュイグジットコマンド（ＳＥＬＦ  Ｅｘｉｔコマンド）を入力し、半導体装置９９が待機状態へエグジットすることは原理的に可能である。しかしながら、半導体装置９９にＳＥＬＦコマンドが入力されたとき、オートリフレッシュ後のセルフリフレッシュ動作への起動タイミングは、半導体装置１０で説明したように、オシレータ２５が出力するリフレッシュ制御信号ＡＲＥＦＳＥＬＦで決定される。そのため、セルフリフレッシュ動作への起動タイミングと、ＳＥＬＦ  Ｅｘｉｔコマンド入力によるセルフリフレッシュのイグジットタイミング（ＳＥＬＦ  Ｅｘｉｔコマンド入力により、リフレッシュ制御信号ＡＲＥＦＳＥＬＦを非活性化するタイミング）とが重なる場合がある。このタイミングの重なりを考慮して、セルフリフレッシュのイグジット時間ｔＲＦＣ（Ｓｅｌｆ）が定められている。つまり、セルフリフレッシュコマンドを半導体装置９９に入力した場合、時刻ｔ４からイグジット時間ｔＲＦＣ（Ｓｅｌｆ）だけ経過した時刻ｔ６にならなければ、任意のコマンド（ＡＮＹコマンド）を入力することができない。
【００８９】
イグジット時間ｔＲＦＣ（Ｓｅｌｆ）は、図６の例では、ｔＲＦＣ（Ｓｅｌｆ）＝ｔｃｅ＋ｔ１×３＋ｔＲＡＳ１ｓ＋ｔＲＰ１ｓである。ここで、ｔｃｅは、「ＳＥＬＦ  Ｅｘｉｔコマンド入力によりリフレッシュ活性化信号ＲＥＦＡＣＴ０を非活性化することのできる時間」であり、この時間ｔｃｅは、ＲＥＦコマンドまたはＳＥＬＦコマンドを入力してリフレッシュ活性化信号ＲＥＦＡＣＴ０を活性化する時間である時間ｔｃにほぼ等しい。
また、時間ｔ１は、制御信号ＣＮＴＲ＿ＣＬＫのオートリフレッシュ動作における間隔ｔ１と等しく、パルス信号発生回路２１０９の遅延回路に設定される遅延時間の２倍の時間である。また、時間ｔＲＡＳ１ｓは、セルフリフレッシュ動作において、メモリバンクｂａｎｋ０〜ｂａｎｋ３各々においてリフレッシュに要する時間（セルフリフレッシュ時Ｒｏｗアドレスアクティブ時間）であり、オートリフレッシュ動作におけるｔＲＡＳ１ａとほぼ等しい。また、時間ｔＲＰ１ｓは、セルフリフレッシュ動作において、メモリバンクｂａｎｋ３においてリフレッシュを終了して、待機状態へ戻るまでに要する時間（セルフリフレッシュ時Ｒｏｗアドレスプリチャージ時間）であり、オートリフレッシュ動作におけるｔＲＰ１ａとほぼ等しい。
【００９０】
また、図１４は、半導体装置９９におけるメモリバンクｂａｎｋ０〜ｂａｎｋ３各々の動作電流波形、及び全メモリバンクの動作電流波形（電流全体）を示すタイミングチャートである。図８において時間変化を示す時刻ｔ１〜ｔ５’は、図１３における時刻ｔ１〜ｔ５’にそれぞれ対応している。
半導体装置９９では、ＳＥＬＦコマンドが入力され、まずオートリフレッシュ動作を行い、その後、セルフリフレッシュ動作へ移行するが、セルフリフレッシュ動作においては全メモリバンクにおいてリフレッシュが行われるため、セルフリフレッシュ動作における電流全体のピーク電流（時刻ｔ４ｃ〜ｔ５’における電流の増加）が、オートリフレッシュ動作における電流全体のピーク電流（時刻ｔ１〜ｔ３における電流の増加）と同一である。
【００９１】
また、図１５は、半導体装置９９を複数チップ積層し、積層した複数チップをＭＣＰなどのパッケージに封入した半導体装置に、チップ毎にＳＥＬＦコマンドを入力した場合のセルフリフレッシュ動作における電流波形を示している。図１５において、チップ１電流、チップ２電流は、図１４におけるセルフリフレッシュ動作における電流全体の電流波形に対応する。チップ１に対してチップ２に与えるＳＥＬＦコマンドを遅らせることで、積層品全体のエントリ時のピーク電流（オートリフレッシュ動作におけるピーク電流、この波形は図１４において省略している）の発生時刻を分散でき、セルフリフレッシュ動作におけるピーク電流も、それぞれ時刻ｔ１、時刻ｔ２に示すようにピーク電流の発生時刻をずらすことができる。また、セルフリフレッシュの周期がチップ毎に設定可能で、実際にチップ１とチップ２で異なる場合、時刻ｔ３のように、チップ１とチップ２のセルフリフレッシュ動作が重なり、積層品全体電流のピーク値ＩｐＴ０が、各チップのピーク値Ｉｐ０の２倍になることがある。
【００９２】
［半導体装置１０と半導体装置９９との比較］
上述の通り、半導体装置９９では、イグジット時間ｔＲＦＣ（Ｓｅｌｆ）が、ｔＲＦＣ（Ｓｅｌｆ）＝ｔｃｅ＋ｔ１×３＋ｔＲＡＳ１ｓ＋ｔＲＰ１ｓとなる。
これに対して、半導体装置１０では、図７に示すように、ＳＥＬＦコマンドが入力され、全メモリバンクｂａｎｋ０〜ｂａｎｋ３においてオートリフレッシュ動作を実行してから、セルフリフレッシュ動作へ移行したあと、制御信号ＣＮＴＲ＿ＣＬＫをオシレータ２５の周期で１回ずつ発生させ、一つのメモリバンクずつリフレッシュしていく構成である。そのため、上記式イグジット時間ｔＲＦＣを示す式において、「ｔ１×３」は不要となる。つまり、半導体装置１０は、半導体装置９９に比べて、セルフリフレッシュのイグジット時間ｔＲＦＣを短縮でき、セルフリフレッシュ後の任意のコマンド入力を早く入れることが可能となる。
【００９３】
また、半導体装置９９において、セルフリフレッシュ動作におけるピーク電流は、図１４に示すように、オートリフレッシュ動作におけるピーク電流と同一である。
これに対して、半導体装置１０では、セルフリフレッシュ動作において活性化するメモリバンクの数を、オートリフレッシュに動作において活性化するメモリバンク数に対して減らしているので、図８に示すように、セルフリフレッシュ動作におけるピーク電流を、オートリフレッシュ動作におけるピーク電流に比べて低減できる。
【００９４】
また、半導体装置９９により積層チップを構成した場合の各チップのセルフリフレッシュ動作におけるピーク電流値は、図１５に示すように、Ｉｐ０であり、例えば、２チップ積層した場合、積層品全体電流のピーク電流値はＩｐ０の２倍のＩｐＴ０となる。
これに対して、半導体装置１０により積層チップを構成した場合の各チップのセルフリフレッシュ動作におけるピーク電流値は、図９に示すように、Ｉｐ１であり、例えば、２チップ積層した場合、積層品全体電流のピーク電流値はＩｐ１の２倍のＩｐＴ１となる。半導体装置１０では、セルフリフレッシュ動作において活性化するメモリバンクの数を、オートリフレッシュに動作において活性化するメモリバンク数に対して減らしているので、Ｉｐ０＞Ｉｐ１であり、半導体装置１０で構成する積層品全体のピーク電流値を、半導体装置９９で構成する積層品全体のピーク電流値に比べて低減できる。
【００９５】
このように、半導体装置１０は、リフレッシュ活性化信号（リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３）が入力されると、内部のメモリセルをリフレッシュする少なくとも２以上のメモリバンク（ｂａｎｋ０〜ｂａｎｋ３）と、オートリフレッシュコマンド（ＲＥＦコマンド）が入力されると、メモリバンクのうち全てのメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号（リフレッシュ活性化信号ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３）をメモリバンク各々に対して出力して第１のリフレッシュ制御動作を行い、セルフリフレッシュコマンド（ＳＥＬＦコマンド）が入力されると、メモリバンクのうち一部のメモリバンクのリフレッシュ動作を活性化するリフレッシュ活性化信号（ＲＥＦＡＣＴ０〜ＲＥＦＡＣＴ３のうちの一つの信号）を当該一部のメモリバンクに対して出力して第２のリフレッシュ制御動作を行うリフレッシュ制御回路（ＲＥＦ制御回路２２）と、を備えることを特徴とする半導体装置である。
【００９６】
これにより、本発明は、メモリコントローラからのリフレッシュコマンドに基づくオートリフレッシュはメモリバンク数分（本実施形態においては４メモリバンク）実行するが、例えばメモリコントローラからのセルフリフレッシュコマンドに基づきセルフリフレッシュモードに移行した後のメモリ内でのセルフリフレッシュはオートリフレッシュよりも少ないメモリバンク数（本実施形態においては１メモリバンク）しか実行しない。そのため、半導体装置のセルフリフレッシュ時のピーク電流を低減できるとともに、セルフリフレッシュからのイグジット時間（ｔＲＦＣ）を低減できる。
【００９７】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９８】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
例えば、上記実施形態では、オートリフレッシュを行うとき、全メモリバンクについて行い、セルフリフレッシュを行うとき１メモリバンクとしたが、これを２メモリバンク、あるいは３メモリバンクとするように構成してもよい。これは、パルス信号発生回路２１０におけるインバータ回路の入力を接続する接続点を接続点Ｎ２１２から、接続点Ｎ２１５、あるいは接続点Ｎ２１８に切り替えることで実現できる。また、セルフリフレッシュコマンドが入力されるとき、１回目のリフレッシュにおいて全メモリバンクについてリフレッシュを行うこととしたが、このとき、全メモリバンク数より少ないメモリバンクについてリフレッシュを１度行い、その後オシレータの周期で、１度目のリフレッシュより少ないリフレッシュを行う構成してもよい。
【００９９】
また、上記実施形態においてはメモリバンクを一単位として、この一単位のメモリバンクについてセルフリフレッシュを行う場合について説明した。しかしながら、この一単位が複数ワード線を含むブロックであってもよい。例えば、内部ロウアドレスの最上位１ビットの内部ロウアドレスＸＡ１２で、メモリアレイ３４が２つのブロックに分割され、それぞれのブロックでセンスアンプを備えている場合、これらのブロックを一単位としてもよい。この場合、例えば、オートリフレッシュ動作では８ブロックがリフレッシュされ、セルフリフレッシュでは２ブロックがリフレッシュされるように、回路を構成することもできる。例えば、リフレッシュカウンタＢａｎｋ１５ａの最下位に内部ロウアドレスＸＡ１２用のＤ型フリップフロップを含める構成とし（計３ビットの構成とし）、デコーダ２４０にこれら８ビットのアドレス（内部バンクアドレス、及び内部ロウアドレス）が入力される構成とする。また、Ｒｏｗ  ＢＡＮＫラッチ回路は８台設け、各メモリバンク毎に８本のリフレッシュ活性化信号（内部ロウアドレスＸＡ１２と／ＸＡ１２の組み合わせによる２本×メモリバンク数＝８本）が入力される構成とする。また、パルス信号発生回路２１０は、８個のパルスを発生するように、遅延回路２１９、遅延回路２２０、及び論理回路２２１からなる回路を更に４台追加する構成とする（ＮＡＮＤ回路２２２は８入力にし、第８入力に追加した最後の論理回路の出力が接続される）。このようにすれば、オートリフレッシュ動作において８ブロックが、セルフリフレッシュ動作においては１ブロック（ブロック数を増やす場合は、上記の通り、インバータ回路２２３の入力接続を切り替える）がリフレッシュされる構成とすることができる。
【符号の説明】
【０１００】
１０，９９…半導体装置、１３…ロウアドレスコントロール、１４…カラムアドレスコントロール、１５，１５９，Ｂａｎｋ１５ａ，Ｂａｎｋ１５９ａ，Ｒｏｗ１５ｂ…リフレッシュカウンタ、１６，２３０…セレクタ、２０…コマンドデコーダ、２１…コマンド発生回路、２２，２２９…ＲＥＦ制御回路、２３…ＳＥＬＦ状態発生回路、３００…１ｓｈｏｔリセット信号生成部、３１０…内部ＳＥＬＦ信号生成部、２５…オシレータ、ｂａｎｋ，ｂａｎｋ０，ｂａｎｋ１，ｂａｎｋ２，ｂａｎｋ３…メモリバンク、３１…ロウデコーダ、３２…カラムデコーダ、３４…メモリアレイ、３５…Ｒｏｗ制御回路、１３ｐ…アドレスパッド、２０ｐ…コマンドパッド、ＡＲＥＦ，ＭＳＥＬＦ，ＡＲＥＦＳＥＬＦ，ＭＲＥＦ，ＭＳＥＬＦ２，ＭＳＥＬＦＤ…リフレッシュ制御信号、ＣＮＴＲ…制御信号、ＲＥＦＡＣＴ，ＲＥＦＡＣＴ０，ＲＥＦＡＣＴ１，ＲＥＦＡＣＴ２，ＲＥＦＡＣＴ３…リフレッシュ活性化信号、ＲＥＦＢＡ０，ＲＥＦＢＡ１…内部バンクアドレス、ＸＡ０，ＸＡ１２…内部ロウアドレス、２００…ＭＲＥＦ信号生成回路、２１０，２１０９…パルス信号発生回路、２４０…デコーダ、２５０，２５１，２５２，２５３…ＲＥＦ  ＢＡＮＫラッチ回路、３１２…ラッチ回路、２０１…ＯＲ回路、２８０…ＮＯＲ回路、２０２，２０４、２１１，２１３，２１４，２１６，２１７，２１９，２２０，２３５，３０１，３１１…遅延回路、２０３，２０５，２１２，２１５，２１８，２２１，２６１，３０２，４０１…論理回路、２０６，２０７，２２２，２６２，２６３，３２３，３２４，３２５，３２６…ＮＡＮＤ回路、２２３，３０３，３２１，３２２…インバータ回路、ＤＦＦ１ａ，ＤＦＦ１９ａ，ＤＦＦ２ａ，ＤＦＦ２９ａ，ＤＦＦ３，ＤＦＦ１５…Ｄ型フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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