(57)【要約】【課題】半導体集積回路の設計段階で意図していない電流を生じるＤＣパスの有無を検証する。【解決手段】予め設定されたプログラムを実行する中央処理装置（１１）を含むコンピュータ（１０）を用いて、トランジスタを含む半導体集積回路を静的に検証する。上記中央処理装置に、第１処理、第２処理、及び第３処理を実行させる。上記第１処理により、上記トランジスタの伝搬電位値が得られ、上記第２処理により、一つのノードへ複数の固定電位値が伝搬する場合の当該ノードの固定電位値が得られ、上記第３処理により、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。このような情報が得られることにより、半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
予め設定されたプログラムを実行する中央処理装置を含むコンピュータを用いて、トランジスタを含む半導体集積回路を静的に検証するための静的検証方法であって、
上記トランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする第１処理と、
一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする第２処理と、
一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する第３処理と、を上記中央処理装置に実行させることを特徴とする静的検証方法。
【請求項２】
上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする第４処理を、更に上記中央処理装置に実行させる請求項１記載の静的検証方法。
【請求項３】
上記第１処理は、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタである場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理を含む請求項２記載の静的検証方法。
【請求項４】
上記第４処理は、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理を含む請求項３記載の静的検証方法。
【請求項５】
上記第２処理で得られた固定電位値が、後段素子に到達する場合には、上記後段素子で伝搬する固定電位値について、上記第２処理が行われる請求項４記載の静的検証方法。
【請求項６】
上記第３処理は、競合する固定電位値の検出結果とともに、上記検出固定電位値の伝搬経路の情報を得る処理を含む請求項５記載の静的検証方法。
【請求項７】
予め設定されたプログラムを実行する中央処理装置を備えたコンピュータを含み、上記半導体集積回路のネットリストを処理することにより、上記半導体集積回路を静的に検証可能な静的検証システムであって、
上記コンピュータは、上記トランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする第１処理機能と、
一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする第２処理機能と、
一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する第３処理機能と、を含むことを特徴とする静的検証システム。
【請求項８】
上記コンピュータは、上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする第４処理機能を、更に含む請求項７記載の静的検証システム。
【請求項９】
上記第１処理機能は、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタである場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理機能を含む請求項８記載の静的検証システム。
【請求項１０】
上記第４処理機能は、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理機能を含む請求項９記載の静的検証システム。
【請求項１１】
上記第２処理機能によって得られた固定電位値が、後段素子に到達する場合には、上記後段素子で伝搬する固定電位値について、上記第２処理機能による処理が行われる請求項１０記載の静的検証システム。
【請求項１２】
上記第３処理機能は、競合する固定電位値の検出結果とともに、上記検出固定電位値の伝搬経路の情報を得る処理機能を含む請求項１１記載の静的検証システム。
【請求項１３】
半導体集積回路におけるトランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする第１処理と、
一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする第２処理と、
一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する第３処理と、をコンピュータに実行させるためのプログラムが格納された記録媒体。
【請求項１４】
半導体集積回路におけるトランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする第１処理と、
一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする第２処理と、
一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する第３処理と、
上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする第４処理を、コンピュータに実行させるためのプログラムが格納された記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計段階で意図していない電流を生ずるＤＣ（Direct Current；直流）パスの有無を静的に検証するための静的検証技術に関する。
【背景技術】
【０００２】
特許文献１には、レイアウト設計前に、回路中の電圧接続違反を漏れなく効率的に検出する多電源集積回路の検証方法が記載されている。それによれば、集積回路を形成する回路部品の接続情報（ネットリスト情報を用意し、さらに前記回路部品の端子の端子名と前記端子の動作電源電圧情報を前記回路部品の特性情報として用意し、これら情報に基づいて、セルの接続規則を定義することなく、互いに接続されているセルの端子の動作電源電圧情報を参照するだけで動作電圧に関する接続違反を検出する電圧接続違反検証装置を設けるようにしている。
【０００３】
特許文献２には、異なる電源レベルの論理素子の接続部分において、論理信号伝播を確実に実施する方法が記載されている。それによれば、半導体集積回路で使用する素子の入出力電圧特性を登録したデータベースと、半導体集積回路で構成されている素子同士の接続関係を抽出する工程と、すべての素子同士の接続関係について前段素子の出力端子の電圧が後段素子の入力端子の定格電圧に適合するかどうかを判定する工程を備えたことにより、回路中のレベルシフタ挿入もれ個所の検出と警告を行うようにしている。
【０００４】
特許文献３には、設計の段階で電圧接続違反、冗長な接続を検出し、又は検出した違反や接続を自動修正できる多電源集積回路の評価装置が記載されている。この評価装置は、セルライブラリと２電源ネットリストを入力する入力装置と、回路の電圧接続違反を検出する検出手段ならびに検出された違反を登録する登録手段の機能を備えたＣＡＤ部と、登録された電圧接続違反を出力する出力装置を有して構成される。
【０００５】
特許文献４には、設計ミスなどによる意図しない静的な貫通電流の発生有無とトランジスタの耐圧違反の発生有無を検証し、その発生箇所を容易に特定することが可能な回路検証装置が記載されている。それによれば、回路データと、信号電位データと、デバイスパラメータとが入力され、前記回路内のトランジスタ毎にその各端子の接続情報などを整理する回路展開処理部と、電源伝達処理部と、前記電圧値の伝達後の前記トランジスタの各端子の電圧値を参照してエラー判定を行い、エラー報告ファイルを出力するデバイス判定部とが設けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３４５８５３号公報
【特許文献２】特開２００５−２０２８１７号公報
【特許文献３】特開平１１−３２８２３８号公報
【特許文献４】特開２００５−２２８０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体集積回路の一例とされるＭＣＵ（Micro Controller Unit）は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリ、Ｉ／Ｏ（Input/Output）関連など多くの周辺機能が搭載されており、主に電子機器の制御などに用いられる。このようなＭＣＵは低消費電力モードを有する。低消費電力モードとして、スリープモードとスタンバイモードとを挙げることができる。スリープモードでは、発振回路等の動作が停止され、クロック信号の供給が停止される。スタンバイモードでは、特定回路ブロックへの電源供給が遮断され、電源回路等のアナログ回路が非動作状態とされる。そしてこのスタンバイモードでは、電源が供給されている回路ブロックへの不定伝搬が生じないように論理固定が行われる。スタンバイモードの検証では、特定回路ブロックへの電源供給が遮断され、電源回路等のアナログ回路が非動作状態とされることや、電源が供給されている回路ブロックへの不定伝搬が生じないように論理固定が正しく行われていて、設計段階で意図していない不所望な電流を生じるＤＣパスが存在するか否かを検証することが必要とされる。しかし従来技術では、それについての検証が十分に行われていない。例えばＭＯＳトランジスタのゲートに基準電圧ＶＲＥＦが印加される回路において、この基準電圧ＶＲＥＦ供給ノードの固定電位値が決められないため、カットオフされているＭＯＳトランジスタを除いて、ＭＯＳトランジスタのオン／オフ状態が不明となってしまい、設計ミスがあっても、それに起因するＤＣパスを検出することができない。また、定電圧源とされるカレントソース生成回路においては、各ＭＯＳトランジスタのオン／オフ状態が不明となるために、カレントソース生成回路から出力される固定電位値が不明となり、設計ミスがあっても、それに起因するＤＣパスを検出することができない。
【０００８】
本発明の目的は、半導体集積回路の設計段階で意図していない電流を生じるＤＣパスの有無を検証するための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、予め設定されたプログラムを実行する中央処理装置を含むコンピュータを用いて、トランジスタを含む半導体集積回路を静的に検証する。上記中央処理装置は、第１処理、第２処理、及び第３処理を含む。上記第１処理は、上記トランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする。上記第２処理は、一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする。上記第２処理は、一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、半導体集積回路の設計段階で意図していない電流を生じるＤＣパスの有無を検証するための技術を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる静的検証システムの構成例ブロック図である。
【図２】固定電位値認識処理機能による区間区分の説明図である。
【図３】ＭＯＳトランジスタ経由での固定電位値伝搬の説明図である。
【図４】ＭＯＳトランジスタ経由での固定電位値伝搬の説明図である。
【図５】ＭＯＳトランジスタ経由での固定電位値伝搬の説明図である。
【図６】ＭＯＳトランジスタ経由での固定電位値伝搬の説明図である。
【図７】ＭＯＳトランジスタ経由での固定電位値伝搬の説明図である。
【図８】ＭＯＳトランジスタ伝搬処理機能による処理のフローチャートである。
【図９】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１０】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１１】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１２】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１３】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１４】固定電位値のＭＯＳトランジスタ伝搬の説明するための回路図である。
【図１５】固定電位値競合検出機能による処理のフローチャートである。
【図１６】固定電位値競合検出を説明するための回路図である。
【図１７】固定電位値競合検出を説明するための回路図である。
【図１８】固定電位値競合検出を説明するための回路図である。
【図１９】固定電位値競合検出を説明するための回路図である。
【図２０】図１に示される検証システムにおける検証条件設定の説明図である。
【図２１】検証対象とされる半導体集積回路における主要部の構成例回路図である。
【図２２】貫通電流を生ずるようなＤＣパスの検出例の説明図である。
【図２３】ＤＣパスの検出ができない場合を説明するための回路図である。
【図２４】ＤＣパスの検出ができない場合を説明するための回路図である。
【図２５】ＤＣパスの検出ができない場合を説明するための回路図である。
【図２６】ＤＣパスの検出ができない場合を説明するための回路図である。
【図２７】図１に示される検証システムによるＤＣパス検出を説明するための回路図である。
【図２８】図１に示される検証システムによるＤＣパス検出を説明するための回路図である。
【図２９】図１に示される検証システムによるＤＣパス検出を説明するための回路図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係る静的検証方法は、予め設定されたプログラムを実行する中央処理装置（１１）を含むコンピュータ（１０）を用いて、トランジスタを含む半導体集積回路を静的に検証する。第１処理、第２処理、及び第３処理を上記中央処理装置に実行させる。上記第１処理は、上記トランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする。上記第２処理は、一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする。上記第３処理は、一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する。
【００１７】
上記第１処理により、上記トランジスタの伝搬電位値が得られ、上記第２処理により、一つのノードへ複数の固定電位値が伝搬する場合の当該ノードの固定電位値が得られ、上記第３処理により、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。このような情報が得られることにより、半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができる。
【００１８】
〔２〕上記〔１〕において、上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする第４処理を、更に上記中央処理装置に実行させることができる。
【００１９】
〔３〕上記〔２〕において、上記第１処理には、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタである場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理を含めることができる。
【００２０】
〔４〕上記〔３〕において、上記第４処理には、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理を含めることができる。
【００２１】
〔５〕上記〔４〕において、上記第２処理で得られた固定電位値が、後段素子に到達する場合には、上記後段素子で伝搬する固定電位値について、上記第２処理を行うことができる。
【００２２】
〔６〕上記〔５〕において、上記第３処理には、競合する固定電位値の検出結果とともに、上記検出固定電位値の伝搬経路の情報を得る処理を含めることができる。
【００２３】
〔７〕本発明の代表的な実施の形態に係る静的検証システム（１０）は、予め設定されたプログラムを実行する中央処理装置（１１）を備えたコンピュータを含み、上記半導体集積回路のネットリストを処理することにより、上記半導体集積回路を静的に検証することができる。上記コンピュータは、以下の第１処理機能（１１１）、第２処理機能（１１３）、及び第３処理機能（１１４）を含む。上記第１処理機能（１１１）は、上記トランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする。上記第２処理機能（１１３）は、一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする。上記第３処理機能（１１４）は、一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する。
【００２４】
上記第１処理機能により、上記トランジスタの伝搬電位値が得られ、上記第２処理機能により、一つのノードへ複数の固定電位値が伝搬する場合の当該ノードの固定電位値が得られ、上記第３処理機能により、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。このような情報が得られることにより、半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができる。
【００２５】
〔８〕上記〔７〕において、上記中央処理装置には、上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする第４処理機能を含めることができる。
【００２６】
〔９〕上記〔８〕において、上記第１処理機能には、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタである場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理機能を含めることができる。
【００２７】
〔１０〕上記〔９〕において、上記第４処理機能には、上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における上限値から所定の補正値を減算したものを上記トランジスタの伝搬電位とし、上記トランジスタがｎチャンネル型ＭＯＳトランジスタの場合に、上記区間表現における下限値に所定の補正値を加算したものを上記トランジスタの伝搬電位値とする処理機能を含めることができる。
【００２８】
〔１１〕上記〔１０〕において、上記第２処理機能によって得られた固定電位値が、後段素子に到達する場合には、上記後段素子で伝搬する固定電位値について、上記第２処理機能による処理を行うことができる。
【００２９】
〔１２〕上記〔１１〕において、上記第３処理機能には、競合する固定電位値の検出結果とともに、上記検出固定電位値の伝搬経路の情報を得る処理機能を含めることができる。
【００３０】
〔１３〕本発明の代表的な実施の形態に係る記録媒体（１２，１８）は、第１処理、第２処理、及び第３処理とをコンピュータ（１０）に実行させるためのプログラムが格納される。上記第１処理は、半導体集積回路におけるトランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合に、上記トランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の補正値を加算又は減算したものを上記トランジスタの伝搬電位値とする。上記第２処理は、一つのノードへ複数の固定電位値が伝搬する場合に、上記複数の固定電位値を区間マージし、その結果を当該ノードの固定電位値とする。上記第３処理は、一つのノードの属性として複数の固定電位値を持つ場合に、それらを比較して、互いに重なる区間が無い場合の固定電位値を、競合する固定電位値として検出する。
【００３１】
〔１４〕本発明の代表的な実施の形態に係る別の記録媒体（１２，１８）は、上記〔１３〕における第１処理、第２処理、第３処理に加えて、第４処理をコンピュータ（１０）に実行させるためのプログラムが格納される。上記第４処理は、上記トランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合に、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする。
【００３２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３３】
《実施の形態１》
図１には、本発明にかかる静的検証システムの構成例が示される。
【００３４】
図１に示される静的検証システムは、所定のプログラムを実行するコンピュータシステム１０によって形成される。コンピュータシステム１０は、特に制限されないが、ＣＰＵ（Central Processing Unit；中央処理装置）１１、記憶装置１２、入力装置１４、表示装置１５、及メモリ１６を含み、それらが、バス１７を介して互いに結合されて成る。ＣＰＵ１１は、予め設定されたプログラムに従って所定の演算処理を行う。記憶装置１２は、例えば磁気ディスク装置であり、この磁気ディスク装置には、上記ＣＰＵ１１で実行される各種プログラムや、検証の対象となる半導体集積回路のネットリストなど、各種情報が格納される。ここで、「ネットリスト」とは、半導体集積回路における端子間の接続情報のことである。メモリ１６は、上記ＣＰＵ１１での演算処理の作業領域などに利用される。このメモリ１６は、例えばランダムアクセス可能なＲＡＭ（ランダム・アクセス・メモリ）とされる。入力装置１４は、この静的検証システムに対して各種情報の入力を可能とするもので、この入力装置１４には、キーボードやマウス等の各種入力デバイスや、ＣＤ−ＲＯＭ装置などの光ディスク装置が含まれる。例えばＣＤ−ＲＯＭなどの光ディスク１８に格納された情報は、上記光ディスク装置に装着されることによって、記憶情報の読み出しが可能とされる。半導体集積回路の設計段階で意図していない電流を生ずるＤＣパスの有無を静的に検証するための静的検証用プログラムは、記録媒体の一例とされるＣＤ−ＲＯＭなどの光ディスク１８によって提供され、入力装置１４を介して記憶装置１２に転送される。記憶装置１２内の静的検証用プログラムがＣＰＵ１１で実行されることにより、半導体集積回路の設計段階で意図していない電流を生ずるＤＣパスの有無を静的に検証するための静的検証機能が実現される。この静的検証機能には、固定電位値認識処理機能１１１、ＭＯＳトランジスタ経由での固定電位値伝搬処理機能１１２、固定電位値のＭＯＳトランジスタ伝搬処理機能１１３、固定電位値競合検出機能１１４が含まれる。以下、上記各機能について詳述する。
【００３５】
先ず、固定電位値認識処理機能１１１について説明する。
【００３６】
固定電位値認識処理機能１１１によれば、検証の対象とされる半導体集積回路のネットリスト中の任意のノードに対して、当該ノードの属性として、当該ノードの固定電位値を認識することができる。そして固定電位値認識処理機能１１１では、上記固定電位値を示すのに区間表現が許容され、上記固定電位値は数直線上の或る範囲を持って表現される。
【００３７】
図２には、区間区分の表記とその意味（固定電位値のとり得る範囲）が示される。本例では、実数ａｉ，ｂｉ（ただし、ａｉ≦ｂｉ、ｉ＝１，２，…，n）を用いて以下のように表記される。
【００３８】
区間区分は、連続区間と非連続区間とに分けられる。連続区間に属する表記として、[ａｉ〜ｂｉ]、(ａｉ〜ｂｉ]、[ａｉ〜ｂｉ)が挙げられる。[ａｉ〜ｂｉ]は、ａｉ〔Ｖ〕以上、かつ、ｂｉ〔Ｖ〕以下であることを意味する。(ａｉ〜ｂｉ]は、ａｉ〔Ｖ〕より大きい、かつ、ｂｉ〔Ｖ〕以下であることを意味する。[ａｉ〜ｂｉ)は、ａｉ〔Ｖ〕以上、かつ、ｂｉ〔Ｖ〕未満であることを意味する。非連続区間に属する表記として、｛[ａｉ〜ｂｉ]，…，[ａｎ〜ｂｎ]｝を挙げることができる。この｛[ａｉ〜ｂｉ]，…，[ａｎ〜ｂｎ]｝は、各連続区間を論理和（OR operation）した区間を意味する。尚、[ａｉ〜ｂｉ]、(ａｉ〜ｂｉ]、[ａｉ〜ｂｉ)は、ａ＝ｂのときは、それぞれ[ａ〜ａ]、(ａ〜ａ]、[ａ〜ａ)と同義で、単にａと略記することも許容される。
【００３９】
また、ノードが属性として固定電位値を持つケースは、以下の２通りとされる。
【００４０】
すなわち、第１のケースは、検証実行者が入力装置１４を介して入力した固定電位値であり、第２のケースは、検証実行者によって入力された固定電位値が回路素子を介して伝搬した結果としての固定電位値である。ここで、「固定電位値が回路素子を介して伝搬する」とは、本システム１０がＭＯＳトランジスタなどの回路素子の各端子の電圧条件で決定されるルールに基づき、ＯＮ（オン）と判定して固定電位値を伝搬することを意味する。
【００４１】
次に、ＭＯＳトランジスタ経由での固定電位値伝搬処理機能１１２について説明する。
【００４２】
図３及び図４には、ＭＯＳトランジスタ経由での固定電位値伝搬処理機能１１２による伝搬電位決定ルールが示される。
【００４３】
ＭＯＳトランジスタのゲートノードに、区間表現による固定電位値伝搬が有る場合には、図３に示されるように、上記ＭＯＳトランジスタの導電性に応じて上記区間表現における下限値又は上限値に所定の電位補正値を加算又は減算したものが上記ＭＯＳトランジスタの伝搬電位とされる。例えば上記ＭＯＳトランジスタがｐチャンネル型ＭＯＳトランジスタの場合には、区間内に上記ＭＯＳトランジスタがオンする電位を含むことを条件に、上記区間表現における下限値に所定の電位補正値ｖｔを加算したものを上記トランジスタの伝搬電位値とする。上記トランジスタがｎチャンネル型ＭＯＳトランジスタである場合には、区間内に上記ＭＯＳトランジスタがオンする電位を含むことを条件に、上記区間表現における上限値から所定の電位補正値ｖｔを減算したものを上記トランジスタの伝搬電位値とする。
【００４４】
ＭＯＳトランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記トランジスタのゲートノードから見て前方接続パスが存在する場合には、図４に示されるように、上記トランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の電位補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする。例えば上記トランジスタがｐチャンネル型ＭＯＳトランジスタの場合には、被伝搬電位＞０の区間があり、かつＭＯＳトランジスタのゲートノードに前方接続パスが存在することをオン条件として、上記区間表現における上限値から所定の電位補正値ｖｔを減算したものを上記トランジスタの伝搬電位値とする。上記トランジスタがｎチャンネル型ＭＯＳトランジスタの場合には、被伝搬電位≦０の区間が有り、且つＭＯＳトランジスタのゲートノードに前方接続パスが存在することをオン条件として、上記区間表現における下限値に所定の電位補正値ｖｔを加算したものを上記トランジスタの伝搬電位値とする。尚、電位補正値ｖｔは、０以上の値とされる。
【００４５】
図５、図６、及び図７には、ＭＯＳトランジスタ経由での固定電位値伝搬例が示される。図５、図６、及び図７において、電位補正値ｖｔは、０以上、かつ１．５未満とされる。
【００４６】
図５は、区間表現を用いない場合の電位伝搬例である。電源電圧ＶＤＤＲ=１．５とされる。被伝搬電位は、正の定数の場合、及び０〔Ｖ〕の場合がある。また、ゲートは、オープン（Ｏｐｅｎ）の場合、高インピーダンス（Ｈｉ−Ｚ）状態の場合、及び０（オン側）〔Ｖ〕の場合がある。
【００４７】
図６は、区間表現を用いるが従来の電位伝搬で対応する場合の例である。電源電圧ＶＤＤは、区間表現により、[０〜１．５]とされる。ＭＯＳトランジスタを伝搬した電位は、区間表現により、[ｖｔ〜１．５]とされる。
【００４８】
図７には、ＭＯＳトランジスタ経由での固定電位値伝搬処理機能１１２による伝搬例が示される。図７における（Ａ）は、ＭＯＳトランジスタのゲートノードが区間表現される場合の例であり、図７における（Ｂ）は、ＭＯＳトランジスタのゲートノードから見て前方接続パスが存在する場合の例である。図７の（Ａ），（Ｂ）に示される例は、図３及び図４に示される伝搬電位決定ルールに従って伝搬電位値が決定されている。ｐチャネル型ＭＯＳトランジスタ７０１はオン条件とされ、この場合の伝搬電位は、[０〜１．５]とされる。ｐチャネル型ＭＯＳトランジスタ７０２はオン条件とされ、この場合の伝搬電位は１．５とされる。ｐチャネル型ＭＯＳトランジスタ７０３はオン条件とされ、この場合の伝搬電位は[０〜１．５−ｖｔ]とされる。ｐチャネル型ＭＯＳトランジスタ７０５，７０６の結合回路において、ｐチャネル型ＭＯＳトランジスタのゲートノードはオープン、ｐチャネル型ＭＯＳトランジスタ７０６はオン条件とされ、この場合の伝搬電位は[０〜１．５−ｖｔ]とされる。ｐチャネル型ＭＯＳトランジスタ７０７，７０８，７０９，７１０の結合回路において、ｐチャネル型ＭＯＳトランジスタ７０７がオフ状態、ｐチャネル型ＭＯＳトランジスタ７０８，７０９，７１０がオン条件とされ、この場合の伝搬電位は[０〜１．５−ｖｔ]とされる。ｐチャネル型ＭＯＳトランジスタ７１１，７１２，７１３，７１４の結合回路において、前方接続パスを構成するＭＯＳトランジスタ７１１，７１３のオン／オフ状態が未知の場合、オン条件として扱われる。その結果、ｐチャネル型ＭＯＳトランジスタ７１２，７１３の伝搬電位は共に[０〜１．５−ｖｔ]とされる。
【００４９】
尚、電位補正値ｖｔの減算の演算子「−」は、連続区間表記の「〜」よりも優先度が高いものとする。
【００５０】
次に、固定電位値のＭＯＳトランジスタ伝搬処理機能１１３について説明する。
【００５１】
図８には、ＭＯＳトランジスタ伝搬処理機能１１３による処理の流れが示される。
【００５２】
或るノードへ固定電位値が複数伝搬される場合には、以下のように補正が行われる。
【００５３】
先ず、図８に示されるように、或るノードへ複数の電位が伝搬される場合（複数伝搬）時、後段の素子のノードへ伝搬する固定電位値は、それらの論理和をとって区間マージした結果とする（８０１，８０２）。上記ステップ８０２で得られた固定電位値が、後述する第１ケース及び第２ケースにおいて、後段の素子で伝搬する固定電位値を新たに処理、又は補正する（８０３，８０４）。
【００５４】
上記第１ケースは、未だ、後段素子での伝搬を処理しておらず、且つ、上記ステップ８０１で得られた固定電位値によって新たに後段素子での伝搬が生ずるケースとされる。
【００５５】
上記第２ケースは、既に、何らかの固定電位をそのノードの固定電位値として後段へ伝搬させていたケースで、且つ、以下の２条件が成立するケースとされる。第１条件は、区間マージ後の固定電位値がその固定電位値を包含すること、第２条件は、後段素子で伝搬する固定電位値の増加（オン条件への変化）又は、後段素子で既に伝搬していた固定電位値の区間が拡大すること、である。
【００５６】
尚、上記ステップ８０４の処理は、新たに処理又は補正が必要となる後段素子の接続が有る限り、再帰的に行われる。
【００５７】
図９には、或るノードへ固定電位値が複数伝搬される場合の具体例が示される。
【００５８】
図９に示される回路は、ｐチャネル型ＭＯＳトランジスタ９０１とｎチャネル型ＭＯＳトランジスタ９０２とが直列接続され、その直列接続ノード９０４の電位が後段のｐチャネル型ＭＯＳトランジスタ９０３のゲートノードに伝搬されるようになっている。つまり、上記直列接続ノード９０４は、固定電位値が複数伝搬するノードとされる。ｐチャネル型ＭＯＳトランジスタ９０１における固定電位値の伝搬を、伝搬（１）とし、ｎチャネル型ＭＯＳトランジスタ９０２における固定電位値の伝搬を、伝搬（２）とする。図９に示される例では、伝搬機構の処理順が定められていないので、以下の（ａ），（ｂ），（ｃ），（ｄ）の４通りの伝搬が起こり得る。
【００５９】
（ａ）：伝搬（１）→伝搬（２）→伝搬（３）
（ｂ）：伝搬（２）→伝搬（１）→伝搬（３）
（ｃ）：伝搬（１）→伝搬（３）→伝搬（２）
（ｄ）：伝搬（２）→伝搬（３）→伝搬（１）
【００６０】
次に、複数伝搬を生ずる具体例について、図１０、図１１、図１２、図１３、図１４を参照しながら説明する。
【００６１】
図１０には、（ａ），（ｂ）の伝搬例が示される。この伝搬例は、上記第１ケース、すなわち、未だ、後段素子での伝搬を処理しておらず、且つ、図８におけるステップ８０２で得られた固定電位値によって新たに後段素子での伝搬が生ずる場合に該当する。伝搬（１）は、[０〜１．５−ｖｔ]とされ、伝搬（２）は、０＋ｖｔとされる。ｖｔは、電位補正値（０．７５＞ｖｔ≧０）である。（ａ），（ｂ）の伝搬は、伝搬（１）と伝搬（２）の後に、区間マージの結果の固定電位値を基に、新たな伝搬（３）を生ずる。伝搬結果の補正は無い。
【００６２】
図１１には、上記（ｃ）の伝搬例が示される。この伝搬例は、上記第１ケース及び上記第２ケースの何れにも該当しない。（ｃ）の伝搬は、伝搬（２）の結果、先に生じた伝搬（１）の固定電位値との複数伝搬となる。しかし、区間マージの結果の固定電位値は、先に生じた伝搬（１）の結果と同一となり、伝搬結果の補正は無い。
【００６３】
図１２には、上記（ｄ）の伝搬例が示される。この伝搬例は、上記第１ケース及び上記第２ケースの何れにも該当しない。この伝搬例は、伝搬（１）の後に、先に行われていた伝搬（２）の固定電位値との複数伝搬となり、区間マージの結果の固定電位値が変化するが、後段のｐチャネル型ＭＯＳトランジスタ９０３の伝搬（３）が変化しないため、伝搬結果の補正は無い。伝搬（３）以降の後段素子の伝搬について、これ以上の再評価は不要となる。
【００６４】
図１３には、上記第２ケースに該当する場合の伝搬例が示される。ｎチャネル型ＭＯＳトランジスタ９０２のゲートノードには、電源電圧ＶＤＤ２＝１．５が供給されるものとする。この伝搬例は、（ｄ’）とされ、伝搬（１）の後、先に行われていた伝搬（２）の固定電位値との複数伝搬となり、区間マージの結果、固定電位値が変化した結果、新たに後段のｎチャネル型ＭＯＳトランジスタ９０３の伝搬（３）が生ずるケースとされる。伝搬（３）以降の後段素子の伝搬についても再帰的に新たな評価が行われる。
【００６５】
図１４には、条理順には依存しない伝搬例が示される。図１４においても、伝搬機構の処理順が定められていないので、上記（ａ），（ｂ），（ｃ），（ｄ）の４通りの伝搬が起こり得る。（ａ），（ｂ），（ｃ），（ｄ）のどの処理順が選択されても、図１４の固定電位値の伝搬の状態に収束する。つまり、伝搬する固定電位値の状態は、検出したいＤＣパスが検出できる範囲内の収束性を維持する。
【００６６】
次に、固定電位値競合検出機能１１４について説明する。
【００６７】
ＭＯＳトランジスタ経由での固定電位値伝搬処理機能１１２を用いた結果、或る一つのノードの属性として、複数の固定電位を持つ場合においては、以下のように処理される。
【００６８】
図１５には、固定電位値競合検出機能１１４による処理の流れが示される。
【００６９】
先ず、或る一つのノードの属性として、複数の固定電位値を持つ場合には、任意の二つの固定電位値が選択される（１５１，１５２）。
【００７０】
上記ステップ１５２で選択した双方の固定電位値の範囲を比較する（１５３）。重なる区間が無い場合は「競合する」と判断され、競合する固定電位値が検出される（１５５）。重なる区間が無い場合、「競合しない」と判断される（１５６）。
【００７１】
上記ステップ１５３においては、固定電位値の伝搬経路も併せて出力される（１５４）。上記ステップ１５１，１５２，１５３，１５４，１５５，１５６の処理は、複数の固定電位値から二つを選択する組み合わせの数の分だけ行われる（１５５）。
【００７２】
尚、一度、競合が指摘されたノードにおいても、別の固定電位値間で競合があれば、固定電位の伝搬経路と併せて、再度、指摘されるものとする。
【００７３】
次に、固定電位値競合検出機能１１４による処理を、図１６、図１７、図１８、図１９を参照しながら具体的に説明する。
【００７４】
図１６に示される回路は、ｐチャネル型ＭＯＳトランジスタ９０１とｎチャネル型ＭＯＳトランジスタ９０２とが直列接続される。ｎチャネル型ＭＯＳトランジスタ９０２のゲートノードには、電源電圧ＶＤＤ２＝１．５が印加される。かかる構成においては、伝搬（１）と伝搬（２）との間で、「０」の点が互いに重なるため、ステップ１５４の判別で、「重なる区間が有る」と判断される。この場合、競合しない。
【００７５】
図１７に示される回路は、ｎチャネル型ＭＯＳトランジスタ９０２のゲートノードが、直列接続ノード９０４に結合されている。このため、伝搬（１）と伝搬（２）との間で、「０＋ｖｔ」の点が互いに重なることから、ステップ１５４の判別で、「重なる区間が有る」と判断される。この場合、競合しない。
【００７６】
図１８に示される回路は、ｐチャネル型ＭＯＳトランジスタ９０１のソースノードに、電源電圧ＶＤＤ＝１．５が印加され、ｎチャネル型ＭＯＳトランジスタ９０２のゲートノードに、電源電圧ＶＤＤ２＝１．５が印加される。かかる構成において、伝搬（１）と伝搬（２）との間で重なる区間が無いため、ステップ１５４の判別では、「重なる区間が無い」と判断される。この場合、競合するため、問題回路として指摘される。
【００７７】
図１９に示される回路は、ｐチャネル型ＭＯＳトランジスタ９０１のソースノードに、電源電圧ＶＤＤ＝１．５が印加され、ｎチャネル型ＭＯＳトランジスタ９０２のゲートノードが、直列接続ノード９０４に結合されている。かかる構成において、伝搬（１）と伝搬（２）との間で重なる区間が無いため、ステップ１５４の判別では、「重なる区間が無い」と判断される。この場合、競合するため、問題回路として指摘される。
【００７８】
次に、図１に示される検証システムにおける検証条件の設定について、図２０を参照しながら説明する。
【００７９】
検証システムを用いて、半導体集積回路におけるスタンバイの検証を行う場合、入力装置１４を介して電圧条件の設定が行われる。
【００８０】
電源電圧レベルの設定は次のように行われる。
【００８１】
スタンバイモードへの遷移後の検証においては、外部から供給される電源電圧ＶＣＣについて、各々の回路状態に応じた電圧値が設定される（２００１）。また、スタンバイモードへの遷移中の検証においても、外部から供給される電源電圧ＶＣＣについて、各々の回路状態に応じた電圧値が設定される（２００２）。ただし、スタンバイモードへの遷移中に電圧変動が有る場合には、取り得る範囲（電圧変動の範囲）の電圧値が区間表現を用いて設定される（２００２）。その場合、スタンバイモードへの遷移後の電圧値を閉区間として設定することができる。電源電圧ＶＣＣに基づいて半導体集積回路内で形成される内部電源（第１電源電圧ＶＤＤ、第２電源電圧ＶＤＤＲ）についても、スタンバイモードで電源遮断の対象とされるものについては、スタンバイモードへの遷移中に取り得る範囲の電圧値が区間表現により設定される（２００２）。
【００８２】
尚、上記２００２の電圧レベルの設定を行う場合、条件設定的に、上記２００１の電圧レベルの設定を包含する（２００３）。
【００８３】
モード固定等の信号についての電圧レベルの設定は、次のように行われる。
【００８４】
すなわち、検証対象とされる回路を、検証対象とされる回路状態（モード）で動作させる際に、回路の外部入力端子を介して、モードを決定する信号が入力されている場合には、該当する電圧値を設定する（２００４）。
【００８５】
次に、図２１に示されるような回路のスタンバイモードの検証について説明する。
【００８６】
図２１には、半導体集積回路の一例とされるマイクロコンピュータの主要部が示される。
【００８７】
ＳＲＡＭ（Static Random Access Memory）２１０１が設けられ、このＳＲＡＭ２１０１は、第１電源電圧エリア（ＶＤＤ  Ａｒｅａ）と、第２電源電圧エリア（ＶＤＤＲ  Ａｒｅａ）とが形成される。第１電源電圧エリア（ＶＤＤ  Ａｒｅａ）には、端子２１０６を介して第１電源電圧ＶＤＤが供給され、第２電源電圧エリア（ＶＤＤＲ  Ａｒｅａ）には、端子２１０７を介して第２電源電圧ＶＤＤＲが供給される。第１電源電圧エリア（ＶＤＤ  Ａｒｅａ）には、第１電源電圧ＶＤＤを動作用電源電圧とするバッファ２１０３が設けられる。第２電源電圧エリア（ＶＤＤＲ  Ａｒｅａ）には、クリンチ回路（ｃｌｉｎｃｈ）２１０４と、メモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）２１０５が設けられる。クリンチ回路２１０４及びメモリアレイ２１０５は、第２電源電圧ＶＤＤＲを動作用電源電圧とする。メモリアレイ２１０５は、複数のスタティック型メモリセルが配列されて成る。クリンチ回路２１０４は、スタンバイモードにより、ＳＲＡＭ２１０１の第１電源電圧エリア（ＶＤＤ  Ａｒｅａ）への第１電源電圧ＶＤＤの供給が遮断された場合に、メモリアレイ２１０５への入力信号が不定になるのを阻止する。第１電源電圧ＶＤＤは、第１レギュレータ２１１５によって形成される。第２電源電圧ＶＤＤＲは、図示されない第２レギュレータによって形成される。第１レギュレータ２１１５は、この半導体集積回路の外部から供給された外部電源電圧ＶＣＣを参照電圧ＶＲＥＦに基づいて降圧することで第１電源電圧ＶＤＤの安定化を図る。参照電圧ＶＲＥＦは、外部電源電圧ＶＣＣに基づいてカレントソース回路（ＣＳ）２１１４によって形成される。パワーマネージメントユニット（ＰＭＵ）２１０９が設けられ、このパワーマネージメントユニット２１０９は、ＳＲＡＭ２１０１等の消費電力を制御する。パワーマネージメントユニット２１０９には、端子２１１２を介して外部電源電圧ＶＣＣが供給され、端子２１１３を介して第２電源電圧ＶＤＤＲが供給される。パワーマネージメントユニット２１０９は、外部電源電圧ＶＣＣを動作用電源電圧とするバッファ２１１０と、このバッファ２１１０の出力信号を外部電源電圧ＶＣＣ系から第２電源電圧ＶＤＤＲ系に変換するためのレベルシフタ２１１１が設けられる。このレベルシフタ２１１１の出力信号が、端子２１１７，２１１８を介して、ＳＲＡＭ２１０１内のクリンチ回路２１０４に伝達される。尚、端子２１０６，２１０７間には、ブリッジＭＯＳと呼ばれるｐチャネル型ＭＯＳトランジスタ２１０８が設けられている。このｐチャネル型ＭＯＳトランジスタ２１０８は、第１電源電圧ＶＤＤ及び第２電源電圧ＶＤＤＲの双方がＳＲＡＭ２１０１に供給される場合には導通され、スタンバイモードにより、第１電源電圧ＶＤＤの供給が遮断される場合には、非導通状態にされる。
【００８８】
図２１に示される回路において、スタンバイモードへの遷移中に、クリンチ回路２１２０に不所望な電流を生ずるＤＣパス２１２０が存在しないこと、及びスタンバイモード遷移後に、レギュレータ２１１５に不所望な電流を生ずるＤＣパス２１２１が存在しないことを検証することは重要とされる。
【００８９】
ここで、例えば図２２に示されるような組み合わせ論理回路において、常時、貫通電流を生ずるようなＤＣパス２２０１が存在するのを検出することを想定している検証システムを考える。このような検証システムでは、例えば図２１に示される回路において、スタンバイモードへの遷移中に、クリンチ回路２１２０に不所望な電流を生ずるＤＣパス２１２０が存在しないこと、及びスタンバイモード遷移後に、レギュレータ２１１５に不所望な電流を生ずるＤＣパス２１２１が存在しないことを検証することはできない。例えばカレントソース回路２１１４は、図２３に示されるように、ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ９及びｎチャネル型ＭＯＳトランジスタＭ７，Ｍ８が結合されて成る。ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３，Ｍ４に流れる定電流がカレントミラーによって後段回路に伝達され、ｐチャネル型ＭＯＳトランジスタＭ９のドレインノードから参照電圧ＶＲＥＦが出力される。従来の検証システムによれば、例えばＭＯＳトランジスタＭ６，Ｍ７のオン／オフを決定するゲートノードが、固定電位値を伝搬する先（前方）のノードになっており、そのために、各ＭＯＳトランジスタのオン／オフを決定することができない。この結果、カレントソース回路２１１４における各ＭＯＳトランジスタのオン／オフを決定することができないため、ｐチャネル型ＭＯＳトランジスタＭ９のドレインノードから参照電圧ＶＲＥＦとして出力される固定電位値も不明となる。また、従来の検証システムでは、各ＭＯＳトランジスタのオン／オフを決定することができないため、例えば図２４に示されるように、回路内にＤＣパス２４０１，２４０２が存在しても、それを検出することができない。
【００９０】
これに対して、図１に示される検証システムによれば、図２７において、「Ｇｏｏｄ」で示されるように、固定電位値認識処理機能１１１によって、ＭＯＳトランジスタの伝搬電位値が得られ、上記固定電位値伝搬処理機能１１２によって、前方接続パスが存在する場合の伝搬電位値が得られ、ＭＯＳトランジスタ伝搬処理機能１１３によって、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。そしてこのような情報を表示装置１５に表示させることができる。これにより半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができ、設計ミスがあれば、それを修正することができる。
【００９１】
図２１における第１レギュレータ２１５５は、例えば図２５に示されるように、ｐチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１６及びｎチャネル型ＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１５が結合されて成る。ＭＯＳトランジスタＭ１３，Ｍ１４で差動アンプが形成される。ＭＯＳトランジスタＭ１３のゲートノードに、上記カレントソース回路２１１４から参照電圧ＶＲＥＦが伝達される。ＭＯＳトランジスタＭ１６のドレインノードから第１電源電圧ＶＤＤが得られ、これがＭＯＳトランジスタＭ１４のゲートノードに伝達されるようになっている。上記のように従来の検証システムでは、ＭＯＳトランジスタＭ１３のゲートノードに伝達される参照電圧ＶＲＥＦの固定電位値を決定することができないため、モード信号ＳＴＢＹ＊（「＊」はローアクティブを意味する）が伝達されるＭＯＳトランジスタＭ１５以外のＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１６のオン／オフが不明となる。このため、例えばモード信号ＳＴＢＹ＊が誤ってハイアクティブの信号として設計された場合には、差動アンプ（Ｍ１３，Ｍ１４）に貫通電流のＤＣパス２５０１，２５０２が形成されるが、従来の検証システムではそれを検出することができない。
【００９２】
これに対して図１に示される検証システムによれば、図２８において、「Ｇｏｏｄ」で示されるように、固定電位値認識処理機能１１１によって、ＭＯＳトランジスタの伝搬電位値が得られ、上記固定電位値伝搬処理機能１１２によって、前方接続パスが存在する場合の伝搬電位値が得られ、ＭＯＳトランジスタ伝搬処理機能１１３によって、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。そしてこのような情報を表示装置１５に表示させることができる。これにより半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができ、設計ミスがあれば、それを修正することができる。
【００９３】
図２１におけるＳＲAＭ２１０１におけるクリンチ回路２１２０は、図２６に示されるように、ｐチャネル型ＭＯＳトランジスタＭ１７，Ｍ１８、及びｎチャネル型ＭＯＳトランジスタＭ１９，Ｍ２０が結合されて成る論理積回路２１０４’が適用される。ここで、端子２１１８は、スタンバイモードにおいて０〔Ｖ〕にされるが、設計ミスにより、端子２１１８に１．５〔Ｖ〕（＝ＶＤＤＲ）が供給される不良ケースを想定する。従来の検証システムでは、本来遮断されているはずの第１電源電圧ＶＤＤを如何なる値に仮定しても、バッファ２１０３の不定出力（Ｈｉ−Ｚ）を認識することができない。この結果、論理積回路２１０４’（クリンチ回路２１０４）には、ＭＯＳトランジスタＭ１８，Ｍ１９，Ｍ２０を介して貫通電流が流れるＤＣパスが形成されるおそれがあるが、従来の検証システムではそれを検出することができない。
【００９４】
これに対して図１に示される検証システムによれば、図２９において、「Ｇｏｏｄ」で示されるように、固定電位値認識処理機能１１１によって、ＭＯＳトランジスタの伝搬電位値が得られ、上記固定電位値伝搬処理機能１１２によって、前方接続パスが存在する場合の伝搬電位値が得られ、ＭＯＳトランジスタ伝搬処理機能１１３によって、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。そしてこのような情報を表示装置１５に表示させることができる。これにより半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができる。例えば図２９において、第１電源電圧ＶＤＤの供給が遮断された場合の不定（Ｈｉ−Ｚ相当）出力を[０〜１．５]として認識し、論理積回路２１０４’（クリンチ回路２１０４）に入力される電圧値が明確にされるため、論理積回路２１０４’内のＤＣパス（電源オフからオンの境界のみを対象として、クリンチされていないケース）の検出を行うことができ、設計ミスがあれば、それを修正することができる。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、ＭＯＳトランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記ＭＯＳトランジスタのゲートノードから見て前方接続パスが存在する場合には、上記ＭＯＳトランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする処理が有効とされる。しかし、ＭＯＳトランジスタのゲートノードに固定電位値伝搬が無い又は当該伝搬の有無が不明で、且つ、上記ＭＯＳトランジスタのゲートノードから見て前方接続パスが存在しない場合には、上記ＭＯＳトランジスタの導電性に応じて上記区間表現における上限値又は下限値に所定の補正値を減算又は加算したものを上記トランジスタの伝搬電位値とする処理を省略することができる。
【００９７】
図１に示される検証システムでの検証対象とされる半導体集積回路は、図２１等に示されるものに限定されない。
【００９８】
プログラムが格納された記録媒体には、ＣＤ−ＲＯＭなどの光ディスク１８のみならず、記憶装置１２も含まれる。
【符号の説明】
【００９９】
１０  コンピュータシステム
１１  ＣＰＵ
１２  記憶装置
１４  入力装置
１５  表示装置
１６  メモリ
１７  バス
１１１  固定電位値認識処理機能
１１２  固定電位値伝搬処理機能
１１３  ＭＯＳトランジスタ伝搬処理機能
１１４  固定電位値競合検出処理機能
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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