(57)【要約】【課題】キャパシタに矩形波を入力して減算する方式でありながら、差動入力ΔＱが負の場合であっても測定可能な使い勝手の良い差動ΔΣ型ＡＤ変換器を提供すること。【解決手段】この差動ΔΣ型ＡＤ変換器は、全差動回路１と、全差動回路の入出力端間に設けられた積分用キャパシタＣｉ１，Ｃｉ２と、全差動回路１の後段に設けられたコンパレータ２と、全差動回路１の反転入力端子に接続された減算用キャパシタＣａと、全差動回路１の非反転入力端子に接続された減算用キャパシタＣｂと、全差動回路１への差動入力のΔＱが正の場合は、矩形波を反転せずに減算用キャパシタＣａへ入力すると共に矩形波を反転させて減算用キャパシタＣｂへ入力し、ΔＱが負の場合は、、矩形波を反転させて減算用キャパシタＣａへ入力すると共に矩形波を反転せずに減算用キャパシタＣｂへ入力する。【選択図】図１
2012023453.tif 000002
【特許請求の範囲】
【請求項１】
測定対象電荷が差動入力する全差動回路と、前記全差動回路の非反転出力端子と反転入力端子との間に接続された第１の積分用キャパシタと、前記全差動回路の反転出力端子と非反転入力端子との間に接続された第２の積分用キャパシタと、前記全差動回路の非反転出力を＋入力とし反転出力を−入力とするコンパレータと、前記全差動回路の反転入力端子に一方の電極が接続された第１の減算用キャパシタと、前記全差動回路の非反転入力端子に一方の電極が接続された第２の減算用キャパシタと、前記コンパレータ出力が変化するのに同期して矩形波を生成し、前記全差動回路の反転入力端子に対する入力電荷が非反転入力端子に対する入力電荷よりも大きい場合は、前記矩形波を反転せずに前記第１の減算用キャパシタへ入力すると共に前記矩形波を反転させて前記第２の減算用キャパシタへ入力し、前記全差動回路の反転入力端子に対する入力電荷が非反転入力端子に対する入力電荷よりも小さい場合は、前記矩形波を反転させて前記第１の減算用キャパシタへ入力すると共に前記矩形波を反転せずに前記第２の減算用キャパシタへ入力する減算処理部と、を具備したことを特徴とする差動ΔΣ型ＡＤ変換器。
【請求項２】
前記全差動回路の反転入力端子に対する入力電荷をＱinpとし、非反転入力端子に対する入力電荷をＱinnとして、ΔＱ＝Ｑinp−Ｑinnの正負を判定する事前正負判定を行い、前記事前正負判定では測定対象電荷を全差動回路へ差動入力して前記第１及び第２の積分用キャパシタに電荷を蓄積させる積分処理を複数回繰り返してからコンパレータ出力に基づいてΔＱの正負を判定することを特徴とする請求項１記載の差動ΔΣ型ＡＤ変換器。
【請求項３】
前記事前正負判定において、前記積分処理を複数回繰り返す前に、前記減算処理部が前記第１の減算用キャパシタに前記矩形波を入力すると共に前記第２の減算用キャパシタに前記矩形波を反転して入力する減算処理を行うことを特徴とする請求項２記載の差動ΔΣ型ＡＤ変換器。
【請求項４】
前記減算処理部は、前記コンパレータ出力を反転させる第１インバータと、前記コンパレータ出力と前記第１インバータ出力とを選択する第１マルチプレクサと、前記第１マルチプレクサの出力を取り込み、コンパレータ出力の変化に同期して矩形波を出力するエッジ生成器と、前記エッジ生成器の出力する矩形波を反転させる第２インバータと、前記前記エッジ生成器の出力する非反転の矩形波と前記第２インバータの出力する反転した矩形波とを選択する第２マルチプレクサと、前記第２マルチプレクサの出力する矩形波を反転せずに前記第１の減算用キャパシタへ入力すると共に前記第２マルチプレクサの出力する矩形波を第３インバータで反転してから前記第２の減算用キャパシタへ入力する矩形波供給路と、を具備したことを特徴とする請求項１から請求項３のいずれかに記載の差動ΔΣ型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ全差動入力をデジタルデータに変換する差動ΔΣ型ＡＤ変換器に関する。
【背景技術】
【０００２】
キャパシタに矩形波を入力して減算する方式の差動ΔΣ型ＡＤ変換器がある。かかる差動ΔΣ型ＡＤ変換器は、図１２に示すように、全差動回路１の非反転出力端子及び反転入力端子（逆相）に差動入力が与えられる。全差動回路１の非反転出力端子と反転入力端子（逆相）との間に積分用のキャパシタＣｉ１が接続され、全差動回路１の反転出力端子と非反転入力端子との間に積分用のキャパシタＣｉ２が接続されている。全差動回路１の出力段にコンパレータ２が接続され、キャパシタＣｉ１及びＣｉ２に蓄積された電荷（積分値）に相当する電圧がコンパレータ２で比較される。コンパレータ２は、＋入力（キャパシタＣｉ１の積分値）が−入力（キャパシタＣｉ２の積分値）よりも大きい場合にハイレベル、その逆の場合にローレベルとなるコンパレータ出力を生成する。
【０００３】
一方、コンパレータ出力は遅延要素３を介してエッジ生成器４へ入力される。エッジ生成器４は、コンパレータ出力の変化に同期して矩形波を生成する。エッジ生成器４の生成した矩形波は、全差動回路１の非反転出力端子に接続されたキャパシタＣａに対して非反転入力する一方、全差動回路１の反転出力端子に接続されたキャパシタＣｂに対してインバータ５で反転されて反転入力する。
【０００４】
キャパシタＣａに対して非反転の矩形波を入力して、積分用のキャパシタＣｉ１に蓄積されている積分容量Ｃｉを減算することにより、キャパシタＣｉ１の積分容量Ｃｉが低下して低電圧となる。一方、キャパシタＣｂに対して反転させた矩形波を入力して、積分用のキャパシタＣｉ２に蓄積されている積分容量Ｃｉを減算することにより、キャパシタＣｉ２の積分容量Ｃｉが上昇して高電圧となる。全差動回路１に対してサンプル周波数ｆｓごとに電荷（Ｑinp、Ｑinn）が入力するが、差動入力ΔＱ（=Ｑinp−Ｑinn）が正の場合、ΔＱに対応したステップ幅で、コンパレータ２の＋入力（キャパシタＣｉ１の積分値）が階段状に上昇すると共にコンパレータ２の−入力（キャパシタＣｉ２の積分値）が階段状に下降する。コンパレータ２の＋入力がコンパレータ２の−入力を超えたタイミングでコンパレータ出力がローレベルからハイレベルに変化する。コンパレータ出力がハイレベルに変化したら再びキャパシタＣａ、Ｃｂへ矩形波を入力して減算処理する。サンプル周波数ｆｓごとに差動入力（ΔＱ=Ｑinp−Ｑinn）を取り込んで積分を繰り返すことにより、コンパレータ２の＋入力がコンパレータ２の−入力を超えてコンパレータ出力がハイレベルに変化して矩形波が生成され、減算処理されるサイクルが繰り返される。コンパレータ２の＋入力がコンパレータ２の−入力を超えるまでの積分容量Ｃｉは、差動入力（ΔＱ=Ｑinp−Ｑinn）の大きさに応じたステップ幅で階段状に上昇又は下降するので、コンパレータ出力がハイレベルへ変化する周期がΔＱの情報を表すこととなる。すなわち、ΔＱの大きさが０，１のコンパレータ出力に変換されて出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６１６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の差動ΔΣ型ＡＤ変換器は、全差動入力であるのでノイズ耐性に優れている半面、キャパシタに矩形波を入力して減算する上記方式では差動入力となるΔＱ=Ｑinp−Ｑinnが負になる場合には使えないため、使い勝手が悪いといった問題がある。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、キャパシタに矩形波を入力して減算する方式でありながら、差動入力ΔＱが負の場合であっても測定可能であり、使い勝手の良い差動ΔΣ型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の差動ΔΣ型ＡＤ変換器は、測定対象電荷が差動入力する全差動回路と、前記全差動回路の非反転出力端子と反転入力端子との間に接続された第１の積分用キャパシタと、前記全差動回路の反転出力端子と非反転入力端子との間に接続された第２の積分用キャパシタと、前記全差動回路の非反転出力を＋入力とし反転出力を−入力とするコンパレータと、前記全差動回路の反転入力端子に一方の電極が接続された第１の減算用キャパシタと、前記全差動回路の非反転入力端子に一方の電極が接続された第２の減算用キャパシタと、前記コンパレータ出力が変化するのに同期して矩形波を生成し、前記全差動回路の反転入力端子に対する入力電荷が非反転入力端子に対する入力電荷よりも大きい場合は、前記矩形波を反転せずに前記第１の減算用キャパシタへ入力すると共に前記矩形波を反転させて前記第２の減算用キャパシタへ入力し、前記全差動回路の反転入力端子に対する入力電荷が非反転入力端子に対する入力電荷よりも小さい場合は、前記矩形波を反転させて前記第１の減算用キャパシタへ入力すると共に前記矩形波を反転せずに前記第２の減算用キャパシタへ入力する減算処理部と、を具備したことを特徴とする。
としたことを特徴とする。
【０００９】
この構成によれば、全差動回路への差動入力の差であるΔＱ＜０の場合は、反転させた矩形波を選択して減算処理できるようにしたので、ΔＱ＞０の場合と同様にして入力電荷を測定することができ、使い勝手の良い差動ΔΣ型ＡＤ変換器を実現できる。
【００１０】
上記差動ΔΣ型ＡＤ変換器において、前記全差動回路の反転入力端子に対する入力電荷をＱinpとし、非反転入力端子に対する入力電荷をＱinnとして、ΔＱ＝Ｑinp−Ｑinnの正負を判定する事前正負判定を行い、前記事前正負判定では測定対象電荷を全差動回路へ差動入力して前記第１及び第２の積分用キャパシタに電荷を蓄積させる積分処理を複数回繰り返してからコンパレータ出力に基づいてΔＱの正負を判定することを特徴とする。
【００１１】
この構成により、ΔＱの事前正負判定において積分処理を複数回繰り返してからΔＱの正負を判定することとしたので、システムによっては開始当初の積分にはオフセットが乗る可能性と、コンパレータのヒステリシスの影響を受ける可能性とがあるが、それらの影響を排除することができる。
【００１２】
上記差動ΔΣ型ＡＤ変換器において、前記事前正負判定において、前記積分処理を複数回繰り返す前に、前記減算処理部が前記第１の減算用キャパシタに前記矩形波を入力すると共に前記第２の減算用キャパシタに前記矩形波を反転して入力する減算処理を行うことを特徴とする。
【００１３】
この構成により、ΔＱの事前正負判定において積分処理を複数回繰り返す前に、減算処理を行うので、電圧依存等で事前正負判定時と通常測定時とでオフセットが大きく変わる場合にも、高精度にΔＱの正負判定が可能になる。
【００１４】
上記差動ΔΣ型ＡＤ変換器において、前記減算処理部は、前記コンパレータ出力を反転させる第１インバータと、前記コンパレータ出力と前記第１インバータ出力とを選択する第１マルチプレクサと、前記第１マルチプレクサの出力を取り込み、コンパレータ出力の変化に同期して矩形波を出力するエッジ生成器と、前記エッジ生成器の出力する矩形波を反転させる第２インバータと、前記前記エッジ生成器の出力する非反転の矩形波と前記第２インバータの出力する反転した矩形波とを選択する第２マルチプレクサと、前記第２マルチプレクサの出力する矩形波を反転せずに前記第１の減算用キャパシタへ入力すると共に前記第２マルチプレクサの出力する矩形波を第３インバータで反転してから前記第２の減算用キャパシタへ入力する矩形波供給路とを具備して構成できる。
【発明の効果】
【００１５】
本発明によれば、キャパシタに矩形波を入力して減算する方式でありながら、差動入力ΔＱが負の場合であっても測定可能であり、使い勝手の良い差動ΔΣ型ＡＤ変換器を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態に係る差動ΔΣ型ＡＤ変換器の構成図である。
【図２】非反転を選択する選択信号が与えられた第１、第２マルチプレクサの選択状態を示す全体図である。
【図３】上記実施の形態における事前正負判定及び電荷測定のためのフロー図である。
【図４】（ａ）上記実施の形態においてΔＱ＞０の場合のコンパレータ入力及びコンパレータ出力の波形図、（ｂ）ΔＱ＜０の場合のコンパレータ入力及びコンパレータ出力の波形図である。
【図５】ΔＱが正である場合の第１、第２マルチプレクサの選択状態を示す全体図である。
【図６】ΔＱ＞０の場合におけるステップＳ９でのシーケンスに対応した波形図である。
【図７】ΔＱが負である場合の第１、第２マルチプレクサの選択状態を示す全体図である。
【図８】ΔＱ＜０の場合におけるステップＳ９でのシーケンスに対応した波形図である。
【図９】（ａ）ΔＱ＞０の場合の事前正負判定時の波形図、（ｂ）ΔＱ＜０の場合の事前正負判定時の波形図である。
【図１０】電圧測定システムのアプリケーションへの適用例を示す図である。
【図１１】静電容量式センサへの適用例を示す図である。
【図１２】負の差動入力に非対応の差動ΔΣ型ＡＤ変換器の構成図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図１は本発明の一実施の形態に係る差動ΔΣ型ＡＤ変換器の構成図である。同図に示す差動ΔΣ型ＡＤ変換器は、一方の入力端子Ｔ１が全差動回路１の反転入力端子（逆相）に接続され、他方の入力端子Ｔ２が全差動回路１の非反転入力端子に接続されている。全差動回路１の非反転出力端子と反転入力端子との間に積分用のキャパシタＣｉ１が接続され、全差動回路１の反転出力端子と非反転入力端子との間に積分用のキャパシタＣｉ２が接続されている。全差動回路１の出力段にコンパレータ２が接続されている。キャパシタＣｉ１に蓄積された電荷（積分容量）に対応した電圧がコンパレータ２の＋入力となり、キャパシタＣｉ２に蓄積された電荷（積分容量）に対応した電荷がコンパレータ２の−入力となる。コンパレータ２は、＋入力が−入力よりも大きい場合にハイレベル、その逆の場合にローレベルとなるコンパレータ出力を生成する。
【００１８】
本実施の形態は、コンパレータ２の出力段に第１マルチプレクサ１１及びインバータ１２を設けて、コンパレータ出力の非反転又は反転を選択できるように構成している。第１マルチプレクサ１１の第１入力端子にコンパレータ出力を直接入力し、第１マルチプレクサ１１の第２入力端子にコンパレータ出力をインバータ１２経由で反転入力している。
【００１９】
第１マルチプレクサ１１の出力端子は、後段のデジタルフィルタへ接続すると共に、遅延要素３を介してエッジ生成器４の入力端子に接続している。エッジ生成器４は、コンパレータ出力の変化（ローレベルからハイレベル、又はハイレベルからローレベル）に同期して矩形波を生成する。エッジ生成器４が生成した矩形波を出力する出力端子には、第２マルチプレクサ１３及びインバータ１４を設けて、矩形波の非反転又は反転を選択できるように構成している。第２マルチプレクサ１３の第１入力端子にはエッジ生成器４から出力される矩形波が直接入力し（非反転入力）、第２マルチプレクサ１３の第２入力端子にはエッジ生成器４から出力される矩形波がインバータ１４で反転してから入力する（反転入力）。第２マルチプレクサ１３の出力端子は、一方のキャパシタＣａに接続されると共にインバータ５を介して他方のキャパシタＣｂに接続されている。矩形波を反転させることにより減算処理の正負を逆にすることができる。
【００２０】
第１、第２マルチプレクサ１１，１３は選択信号によって非反転（第１入力端子）か反転（第２入力端子）かを選択する。後述する事前正負判定によって入力電荷（ΔＱ＝Ｑinp−Ｑinn）の正負を判定し、正負判定結果に応じて選択信号が非反転選択又は反転選択に切り替えられる。測定時は、入力電荷ΔＱが正であれば第１、第２マルチプレクサ１１，１３が第１入力端子を選択し（非反転信号）、入力電荷ΔＱが負であれば第１、第２マルチプレクサ１１，１３が第２入力端子を選択する（反転信号）ように選択信号が制御される。選択信号の非反転又は反転選択への切り替えは、制御回路でソフト的に制御しても良いし、論理回路でハード的に制御しても良い。以下の説明では、不図示の制御回路でソフト的に切り替え制御するものとして説明する。
【００２１】
次に、本実施の形態に係る差動ΔΣ型ＡＤ変換器の動作について説明する。
差動ΔΣ型ＡＤ変換器の入力端子Ｔ１、Ｔ２に対して、サンプリング周波数ｆｓ毎に電荷Ｑinp、Ｑinnが入力される。本実施の形態では、差動入力となるΔＱ＝Ｑinp−Ｑinnの極性を判定するための事前正負判定を実施する。
【００２２】
事前正負判定に先立ち、第１、第２マルチプレクサ１１，１３に対して第１入力端子を選択する選択信号（０）が与えられる。図２は選択信号（０）が与えられた第１、第２マルチプレクサ１１，１３の選択状態を示している。第１マルチプレクサ１１は、非反転のコンパレータ出力cmpout_pを選択し、第２マルチプレクサ１３は非反転の矩形波を選択するように設定される。
【００２３】
図３は事前正負判定及び電荷測定のためのフロー図である。事前正負判定開始時に積分用のキャパシタＣｉ１,Ｃｉ２に蓄積されている積分容量Ｃｉをリセットする（ステップＳ１）。第１マルチプレクサ１１にて非反転のコンパレータ出力cmpout_pを選択し、第２マルチプレクサ１３にて非反転の矩形波を選択する（ステップＳ２）。エッジ生成器４が積分容量Ｃｉのリセットに同期して生成した矩形波は、非反転のまま一方の減算処理用のキャパシタＣａに印加されると共に、インバータ５で反転して他方の減算処理用のキャパシタＣｂに印加される（ステップＳ３）。この結果、図４（ａ）（ｂ）に示すように、非反転の矩形波が印加された減算処理用のキャパシタＣａと接続された一方のキャパシタＣｉ１は矩形波に相当する電荷が減算された状態となる。一方、反転させた矩形波が印加された減算処理用のキャパシタＣｂと接続された他方のキャパシタＣｉ２は矩形波に相当する電荷が加算された状態（反転矩形波が減算された状態）となる。これにより、図４（ａ）（ｂ）に示すように、矩形波に相当する電荷が減算されたキャパシタＣｉ１の端子間電圧は低電位となり、矩形波に相当する電荷が加算されたキャパシタＣｉ２の端子間電圧は高電位となる。
【００２４】
次に、サンプリング周波数ｆｓにて電荷Ｑinp、Ｑinnを繰り返し入力してＮ回積分する（ステップＳ４）。ここで、ΔＱが正となるＱinp＞Ｑinnの場合、図４（ａ）に示すようにキャパシタＣｉ１の積分容量に対応したコンパレータ２の＋入力cmp_inpは、ΔＱの大きさに応じたステップ幅で低電位から階段状に上昇する。また、キャパシタＣｉ２の積分容量に対応したコンパレータ２の−入力cmp_innは、＋入力cmp_inpと同じステップ幅で高電位から階段状に下降する。入力電荷の積分を繰り返していくと、ある時点でコンパレータ２の＋入力cmp_inpが、−入力cmp_inpを超える。コンパレータ２のコンパレータ出力cmpout_pは、＋入力が−入力を超えるまではローレベルであるが、＋入力が−入力を超えた時点からハイレベルに変化する。したがって、ΔＱが正となるＱinp＞Ｑinnの場合、減算処理を行わずに積分を繰り返していくと、ある時点でコンパレータ出力cmpout_ｐがローレベルからハイレベルに変化する。制御回路は、コンパレータ出力cmpout_pをモニタし、N回積分の間にハイレベルへの変化を検出できれば、ΔＱが正であると判定する（ステップＳ５）。
【００２５】
一方、ΔＱが負となるＱinp＜Ｑinnの場合、図４（ｂ）に示すようにキャパシタＣｉ１の積分容量に対応したコンパレータ２の＋入力cmp_inpは、積分を繰り返すたびに低電位からさらに下降していき最小値に到達すると以降は積分しても最小値に固定される。また、キャパシタＣｉ２の積分容量に対応したコンパレータ２の−入力cmp_innは、ΔＱの大きさに応じたステップ幅で高電位からさらに上昇していき最大値に到達すると以降は最大値に固定される。したがって、入力電荷の積分を繰り返しても、コンパレータ２の＋入力cmp_inpと−入力cmp_innとが交差することはなく、コンパレータ出力cmpout_pはローレベルのままとなる。制御回路は、コンパレータ出力cmpout_pをモニタし、N回積分の間にハイレベルへの変化を検出できなければ、ΔＱが負であると判定する（ステップＳ５）。
【００２６】
ΔＱが正であると判定した場合、第１、第２マルチプレクサ１１，１３において反転していない第１入力端子を選択する選択信号（０）に切り替えられる（ステップＳ６）。また、ΔＱが負であると判定した場合、第１、第２マルチプレクサ１１，１３において反転している第２入力端子を選択する選択信号（１）に切り替えられる（ステップＳ７）。
【００２７】
図５はΔＱが正であると判定した場合の第１、第２マルチプレクサ１１，１３での信号選択を示している。ΔＱが正である場合、第１マルチプレクサ１１ではコンパレータ出力cmpout_pとして非反転の信号を選択して後段のデジタルフィルタへ出力する。同時に、第１マルチプレクサ１１で選択されたコンパレータ出力cmpout_p（非反転の信号）は遅延要素３を経由してエッジ生成器４へ供給される。エッジ生成器４は、コンパレータ出力cmpout_p／cmpoutのエッジ（ローレベルからハイレベルへの立ち上り）に同期して矩形波を生成する。上記した通り、エッジ生成器４が生成する矩形波で減算処理が行われる。
【００２８】
事前正負判定が終了して第１、第２マルチプレクサ１１，１３で非反転の信号を選択するように設定したら、積分用のキャパシタＣｉ１、Ｃｉ２が積分容量Ｃｉをリセットする（ステップＳ８）。そして、通常のΔΣ型ＡＤＣのシーケンスを行う（ステップＳ９）。すなわち、サンプル周波数ｆｓで入力電荷を取り込んで積分を繰り返し、積分用のキャパシタＣｉ１、Ｃｉ２に積分容量を蓄積する一方、コンパレータ２の＋入力cmp_inpが−入力cmp_innを超えるたびに、コンパレータ出力をローレベルからハイレベルに変化させると共に、エッジ生成器４が矩形波を生成して積分用のキャパシタＣｉ１、Ｃｉ２の積分容量に対して矩形波にて減算処理する。
【００２９】
図６は、ΔＱ＞０の場合におけるステップＳ９でのシーケンスに対応した波形図である。ステップＳ８で積分用のキャパシタＣｉ１、Ｃｉ２が積分容量Ｃｉをリセットした後、サンプル周波数ｆｓごとに電荷Ｑinp、Ｑinnが入力して、差動入力ΔＱ＝Ｑinp−Ｑinnに応じてキャパシタＣｉ１、Ｃｉ２に積分容量Ｃｉが蓄積される。キャパシタＣｉ１の積分容量に対応した＋入力cmp_inpは初回の減算処理により低電位になっており、サンプル周波数ｆｓごとに階段状に高くなる。一方、キャパシタＣｉ２の積分容量に対応した−入力cmp_innは初回の減算処理により高電位になっており、サンプル周波数ｆｓごとに階段状に低くなる。コンパレータ２の＋入力cmp_inpが−入力cmp_innを超えるたびに、エッジ生成器４が矩形波を生成してキャパシタＣｉ１、Ｃｉ２の積分容量を減算処理して元の状態に戻す。１回の積分で増加又は減少するキャパシタＣｉ１、Ｃｉ２の積分容量は、全差動入力（ΔＱ）の大きさに比例しているので、コンパレータ出力cmpout_p／cmpoutの周期が全差動入力（ΔＱ）の大きさを表していることになる。
【００３０】
図７はΔＱが負であると判定した場合の第１、第２マルチプレクサ１１，１３での信号選択を示している。ΔＱが負である場合、第１マルチプレクサ１１ではコンパレータ出力cmpout_pとして反転した信号を選択して後段のデジタルフィルタへ出力する。同時に、第１マルチプレクサ１１で選択されたコンパレータ出力cmpout_p（反転信号）は遅延要素３を経由してエッジ生成器４へ供給される。コンパレータ出力cmpout_p／cmpoutのエッジに同期して生成された矩形波で減算処理が行われる。本実施の形態は、ΔＱが負の場合、第２マルチプレクサ１３及びインバータ１４によって減算処理の正負が、ΔＱが正の場合と逆になっている。
【００３１】
事前正負判定が終了して第１、第２マルチプレクサ１１，１３で反転した信号を選択するように設定したら、積分用のキャパシタＣｉ１、Ｃｉ２が積分容量Ｃｉをリセットする（ステップＳ８）。そして、通常のΔΣ型ＡＤＣのシーケンスを行う（ステップＳ９）。ΔＱが負の場合は、他方の積分用のキャパシタＣｉ２の積分容量に対応した−入力cmp_innが、一方の積分用のキャパシタＣｉ１の積分容量に対応した＋入力cmp_inpを超えるたびに、コンパレータ出力がハイレベルからローレベルに変化し、コンパレータ出力の変化（エッジ）が入力したエッジ生成器４が矩形波を生成し、積分用のキャパシタＣｉ１、Ｃｉ２の積分容量が矩形波にて減算処理される。
【００３２】
このとき、矩形波をインバータ１４で反転した信号が第２マルチプレクサ１３で選択されて一方のキャパシタＣａに印加されるので、反転した矩形波で減算処理されたキャパシタＣｉ１は高電位になる。また、矩形波をインバータ１４で反転した信号が第２マルチプレクサ１３で選択され、さらにインバータ５で再び反転した信号が他方のキャパシタＣｂに印加されるので、非反転の矩形波で減算処理されたキャパシタＣｉ２は低電位になる。
【００３３】
図８は、ΔＱ＜０の場合におけるステップＳ９でのシーケンスに対応した波形図である。ステップＳ８で積分用のキャパシタＣｉ１、Ｃｉ２が積分容量Ｃｉをリセットした後、エッジ生成器４で生成した矩形波で減算処理すると、上記したようにキャパシタＣｉ１は高電位になり、キャパシタＣｉ２は低電位になる。サンプル周波数ｆｓごとに電荷Ｑinp、Ｑinnが入力して、全差動入力（ΔＱ＝Ｑinp−Ｑinn）に応じてキャパシタＣｉ１、Ｃｉ２に積分容量Ｃｉが蓄積される。ΔＱ＜０の場合、キャパシタＣｉ１の積分容量Ｃｉは負のΔＱを取り込むたびに小さくなり、キャパシタＣｉ２の積分容量Ｃｉは負のΔＱを取り込むたびに大きくなる。したがって、図８に示すようにキャパシタＣｉ１の積分容量に対応した＋入力cmp_inpは初回の減算処理により高電位になっており、サンプル周波数ｆｓごとに階段状に低くなる。また、キャパシタＣｉ２の積分容量に対応した−入力cmp_innは初回の減算処理により低電位になっており、サンプル周波数ｆｓごとに階段状に高くなる。そのため、関分を繰り返していけば必ずあるタイミングでコンパレータ２の−入力cmp_innが＋入力cmp_inpを超え、コンパレータ出力cmpout_pがハイレベルからローレベルに変化する。コンパレータ出力cmpout_pはインバータ１２で反転されて後段のデジタルフィルタへ出力されるコンパレータ出力cmpoutは、ΔＱ＞０の場合と同じ波形に変換される。エッジ生成器４は、コンパレータ出力の変化に同期して矩形波を生成し、生成した矩形波を反転させて積分用のキャパシタＣｉ１を減算処理し、また矩形波を反転させずに積分用のキャパシタＣｉ２を減算処理する。この減算処理によって、キャパシタＣｉ１の積分容量に対応したコンパレータ２の＋入力cmp_inpは高電位に戻り、キャパシタＣｉ２の積分容量に対応した−入力cmp_innは低電位に戻る。このように、コンパレータ２の−入力cmp_innが＋入力cmp_inpを超えるたびに、エッジ生成器４が矩形波を生成してキャパシタＣｉ１、Ｃｉ２の積分容量を減算処理して元の状態に戻す。
【００３４】
このように本実施の形態によれば、ΔＱ＜０の場合には反転させた矩形波を選択して減算処理できるようにしたので、ΔＱ＞０の場合と同様にして入力電荷を測定することができ、使い勝手の良い差動ΔΣ型ＡＤ変換器を実現できる。
【００３５】
また、本実施の形態によれば、差動入力であるΔＱの正負に対応した双極化のための機能（第１、第２マルチプレクサ１１，１３、インバータ１２，１４）はデジタル部だけで対応できるので、設計が容易かつ低コストに実現できる。
【００３６】
また、本実施の形態によれば、システムによっては開始当初の積分にはオフセットが乗る可能性と、コンパレータ２のヒステリシスの影響を受ける可能性とがあるが、事前正負判定時においてＮ回積分（ステップＳ４）を行っているので、それらの影響を排除することができる。
【００３７】
また、本実施の形態によれば、事前正負判定時におけるＮ回積分（ステップＳ４）の前に減算処理（ステップＳ３）を実行しているので、電圧依存等で事前正負判定時と通常測定時とでオフセットが大きく変わる場合にも、高精度にΔＱの正負判定が可能になる。
【００３８】
図３に示すフローチャートでは、ΔＱの正負を判定するための事前正負判定において減算処理を実行しているが（ステップＳ３）、事前正負判定において減算処理を削除しても上記同様のロジック（ステップＳ５，Ｓ６，Ｓ７）を用いてΔＱの正負判定が可能である。
【００３９】
図９（ａ）はΔＱ＞０の場合の事前正負判定時の波形図である。積分用のキャパシタＣｉ１、Ｃｉ２の積分容量Ｃｉをリセットした後、矩形波で減算処理しないので、キャパシタＣｉ１の積分容量に対応したコンパレータ２の＋入力cmp_inp、並びにキャパシタＣｉ２の積分容量に対応した−入力cmp_innはリセット電位から変化していない。そして、サンプル周波数ｆｓごとに電荷Ｑinp、Ｑinnが入力して、正の全差動入力ΔＱ（＝Ｑinp−Ｑinn）に応じてキャパシタＣｉ１、Ｃｉ２に積分容量Ｃｉが蓄積される。キャパシタＣｉ１の積分容量に対応した＋入力cmp_inpはリセット電位から階段状に上昇し、キャパシタＣｉ２の積分容量に対応した−入力cmp_innはリセット電位から階段状に下降する。したがって、リセット直後からコンパレータ２の＋入力cmp_inpが−入力cmp_innよりも大きいので、コンパレータ出力cmpout_pはハイレベルとなる。すなわち、図３のステップＳ５の判断でコンパレータ出力cmpout_pはハイレベルと判断することになる。
【００４０】
図９（ｂ）はΔＱ＜０の場合の事前正負判定時の波形図である。積分用のキャパシタＣｉ１、Ｃｉ２の積分容量Ｃｉをリセットした後、矩形波で減算処理しないので、キャパシタＣｉ１の積分容量に対応した＋入力cmp_inp、並びにキャパシタＣｉ２の積分容量に対応した−入力cmp_innはリセット電位から変化していない。そして、サンプル周波数ｆｓごとに電荷Ｑinp、Ｑinnが入力して、負の全差動入力ΔＱ（＝Ｑinp−Ｑinn）に応じてキャパシタＣｉ１、Ｃｉ２に積分容量Ｃｉが蓄積される。キャパシタＣｉ１の積分容量に対応した＋入力cmp_inpはリセット電位から階段状に下降し、キャパシタＣｉ２の積分容量に対応した−入力cmp_innはリセット電位から階段状に上昇する。したがって、リセット以降はコンパレータ２の＋入力cmp_inpが−入力cmp_innを越えないので、コンパレータ出力cmpout_pはローレベルのままとなる。すなわち、図３のステップＳ５の判断でコンパレータ出力cmpout_pはローレベルと判断することになる。
【００４１】
このように、事前正負判定において減算処理を実行しなくてもΔＱの正負判定が可能であり、処理の簡素化及び高速化を図ることが可能になる。
【００４２】
上記した実施の形態に係る差動ΔΣ型ＡＤ変換器は種々のアプリケーションに適用可能である。
【００４３】
図１０に電圧測定システムのアプリケーションへの適用例を示す。電圧−電荷変換回路２１は、測定対象電圧Ｖｍを基準電圧Ｖrefと比較し、その電位差を電荷に変換する。たとえば、Ｖｍ＞Ｖrefの場合は正の電荷が後段の差動ΔΣ型ＡＤ変換器の差動入力となるが、Ｖｍ＜Ｖrefの場合は負の電荷が後段の差動ΔΣ型ＡＤ変換器の差動入力となる。差動ΔΣ型ＡＤ変換器は、前述した通り、事前正負判定で差動入力する電荷の正負判定を行い、差動入力が正の場合は第１及び第２マルチプレクサ１１，１３で非反転の信号を選択する。また、差動入力が負の場合は第１及び第２マルチプレクサ１１，１３で反転信号を選択するようにすることで、差動入力が負の場合でも測定対象電圧Ｖｍを測定可能になる。
【００４４】
図１１に静電容量式センサへの適用例を示す。電荷読取機構２２は、静電容量式センサによる検出容量Ｃmと基準容量Ｃrefとの差電荷を読み取る回路である。電荷読取機構２２の読み取った差電荷が後段の差動ΔΣ型ＡＤ変換器への差動入力となる。差電荷が負の場合は、負の電荷が後段の差動ΔΣ型ＡＤ変換器の差動入力となる。差動ΔΣ型ＡＤ変換器は、前述した通り、事前正負判定で差動入力する電荷の正負判定を行い、差動入力する差電荷が正の場合は第１及び第２マルチプレクサ１１，１３で非反転の信号を選択する。また、差動入力する差電荷が負の場合は第１及び第２マルチプレクサ１１，１３で反転信号を選択するようにすることで、差動入力が負の場合でも測定対象電圧Ｖｍを測定可能になる。
【産業上の利用可能性】
【００４５】
本発明は、差動入力が正負の場合を含む測定対象に好適な差動ΔΣ型ＡＤ変換器に適用可能である。
【符号の説明】
【００４６】
１  全差動回路
２  コンパレータ
３  遅延要素
４  エッジ生成器
５、１２、１４  インバータ
１１  第１マルチプレクサ
１３  第２マルチプレクサ
Ｃｉ１，Ｃｉ２  積分用のキャパシタ
Ｃａ，Ｃｂ  減算処理用のキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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