(57)【要約】【課題】黒点発生の検出精度の劣化を抑制しつつ、黒点発生の検出にかかる時間を短くする。【解決手段】レベルシフト回路１０−１、１０−２は、画素ＰＣから垂直信号線Ｖｌｉｎを介してリセット信号が読み出される時に垂直信号線Ｖｌｉｎの電位をシフトさせ、画素信号出力制御部４ａは、レベルシフト回路１０−１、１０−２にてシフトされた垂直信号線Ｖｌｉｎの電位を基準とした時の垂直信号線Ｖｌｉｎの電位変化に基づいて画素信号の出力を制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記垂直信号線の電位をシフトさせるレベルシフト回路と、
前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト制御回路と、
前記レベルシフト制御回路を制御する制御信号を発生するタイミング制御回路と、
前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。
【請求項２】
前記レベルシフト回路は、前記画素から前記垂直信号線を介してリセットレベルが読み出される時に前記垂直信号線の電位をシフトさせることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記画素信号出力制御部は、前記垂直信号線の電位のシフトを解除した時に前記垂直信号線の電位変化分が前記垂直信号線の電位のシフト量以上になった場合、前記画素信号として飽和信号を出力させることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記レベルシフト回路は、前記垂直信号線の電位をシフトさせるレベルシフトトランジスタを備え、
前記レベルシフト制御回路は、前記レベルシフトトランジスタをオン／オフさせるスイッチを備えることを特徴とする請求項１から３にいずれか１項に記載の固体撮像装置。
【請求項５】
前記レベルシフト制御回路は、前記レベルシフトトランジスタをオンさせる時に印加される電圧を変化させる可変電圧源を備えることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記レベルシフト回路は、前記画素アレイ部の垂直方向の両端に設けられていることを特徴とする請求項１から５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記画素は、
光電変換を行うフォトダイオードと、
前記フォトダイオードからフローティングディフュージョンに信号を転送する読み出しトランジスタと、
前記フローティングディフュージョンに蓄積されている信号をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電位を検出する増幅トランジスタとを備えることを特徴とする請求項１から６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記増幅トランジスタとの間でソースフォロアを構成する負荷トランジスタを備えることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記垂直信号線の電位をシフトさせるレベルシフト回路と、
前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト制御回路と、
前記レベルシフト制御回路を制御する制御信号を発生するタイミング制御回路と、
前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて黒点検出情報を記憶する黒点検出情報記憶部と、
前記黒点検出情報に基づいて前記画素信号の出力を切り替える画素信号切り替え部とを備えることを特徴とする固体撮像装置。
【請求項１０】
前記レベルシフト回路は、前記画素から前記垂直信号線を介してリセットレベルが読み出される時に前記垂直信号線の電位をシフトさせることを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記黒点検出情報記憶部は、前記垂直信号線の電位のシフトを解除した時に前記垂直信号線の電位変化分が前記垂直信号線の電位のシフト量以上になった場合、前記黒点検出情報を記憶することを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記垂直信号線の電位を２段階以上にシフトさせるレベルシフト加速回路と、
前記垂直信号線の電位をシフトさせるシフト量を制御するレベルシフト加速制御回路と、
前記レベルシフト加速制御回路を制御する制御信号を発生するタイミング制御回路と、
前記レベルシフト回路にてシフトされた垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。
【請求項１３】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された信号を垂直方向に伝送する垂直信号線と、
前記垂直信号線の電位を制御できる負荷回路と、
前記負荷回路の負荷量を制御するレベルシフト加速制御回路と、
前記レベルシフト加速制御回路を制御する制御信号を発生するタイミング制御回路と、
前記負荷回路にて制御された垂直信号線の電位を基準とした時の前記垂直信号線の電位変化に基づいて前記画素信号の出力を制御する画素信号出力制御部とを備えることを特徴とする固体撮像装置。
【請求項１４】
前記負荷回路は、
前記垂直信号線に接続された負荷トランジスタと、
前記負荷トランジスタのゲートに印加させる電圧を３段階以上に切り替えるスイッチとを備えることを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記負荷トランジスタは、前記画素から信号が読み出される時に前記画素との間でソースフォロアを構成することを特徴とする請求項１４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、強力な過大光が入射されると、画素に蓄積された電荷が溢れる。このため、リセット電位と信号電位との差が小さくなり、黒く沈んだ映像（黒点）となる。このような黒点の発生を防止するために、リセット電位を検出し、その検出結果から過大光の入射を検知する方法がある。このリセット電位を検出する方法では、黒点の発生を確実に検知できるようにするため、リセット電位を十分に変化させるための長い時間を要することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９４０６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、黒点発生の検出精度の劣化を抑制しつつ、黒点発生の検出にかかる時間を短くすることが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の固体撮像装置によれば、画素アレイ部と、垂直信号線と、レベルシフト回路と、レベルシフト制御回路と、コンパレータと、画素信号出力制御部とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直信号線は、前記画素から読み出された画素信号を垂直方向に伝送する。レベルシフト回路は、前記垂直信号線の電位をシフトさせる。レベルシフト制御回路は、前記垂直信号線の電位をシフトさせるシフト量を制御する。コンパレータは、前記レベルシフト回路にてシフトされた時の前記垂直信号線の電位に基づいて動作点が設定される。画素信号出力制御部は、前記コンパレータによる前記垂直信号線の電位と基準電圧との比較結果に基づいて前記画素信号の出力を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の１カラム分の概略構成を示す回路図である。
【図３】図３は、図２の固体撮像装置の黒点未発生時の１画素分の読み出し動作を示すタイミングチャートである。
【図４】図４は、図２の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
【図５】図５は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図６】図６は、図５の固体撮像装置の１カラム分の概略構成を示す回路図である。
【図７】図７は、図６の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
【図８】図８は、第３実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図９】図９は、図８の固体撮像装置の１カラム分の概略構成を示す回路図である。
【図１０】図１０は、図９の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
【図１１】図１１は、第４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【図１２】図１２は、第５実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図１３】図１３は、図１２の固体撮像装置の１カラム分の概略構成を示す回路図である。
【図１４】図１４は、図１３の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
【図１５】図１５は、第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
【図１６】図１６は、第７実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図１７】図１７は、図１６の固体撮像装置の１カラム分の概略構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロックである。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１−１、読み出し対象となる画素ＰＣを垂直方向に走査する行走査回路２、画素ＰＣから読み出された画素信号に垂直信号線Ｖｌｉｎの電位を追従させる負荷回路３−１、各画素ＰＣの画素信号成分をＣＤＳにてデジタル化するカラムＡＤＣ回路４、カラムＡＤＣ回路４にてデジタル化された各画素ＰＣの画素信号成分を１ライン分だけ保存するラインメモリ５、読み出し対象となる画素ＰＣを水平方向に走査するカラム走査回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７、カラムＡＤＣ回路４にランプ信号Ｖｒａｍｐを出力するＤＡコンバータ８、垂直信号線Ｖｌｉｎの電位をシフトさせるレベルシフト回路１０−１、１０−２および垂直信号線Ｖｌｉｎの電位をシフトさせるシフト量を制御するレベルシフト制御回路９が設けられている。なお、タイミング制御回路７には、マスタークロックＭＣＫが入力されている。
【０００９】
ここで、レベルシフト回路１０−１、１０−２は、画素アレイ部１−１の垂直方向の両端に設けられている。また、レベルシフト回路１０−１、１０−２は、画素ＰＣから垂直信号線Ｖｌｉｎを介してリセット信号が読み出される時に垂直信号線Ｖｌｉｎの電位をシフトさせることができる。
【００１０】
また、カラムＡＤＣ回路４には、画素信号出力制御部４ａが設けられている。画素信号出力制御部４ａは、レベルシフト回路１０−１、１０−２にてシフトされた垂直信号線Ｖｌｉｎの電位を基準とした時の垂直信号線Ｖｌｉｎの電位変化に基づいて画素信号の出力を制御することができる。
【００１１】
ここで、画素アレイ部１−１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００１２】
そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に伝送される。ここで、負荷回路３−１では、画素ＰＣから信号が読み出される時にその画素ＰＣとの間でソースフォロアが構成されることで、垂直信号線Ｖｌｉｎの電位が画素ＰＣから読み出された信号に追従される。
【００１３】
そして、カラムＡＤＣ回路４において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルと読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化され、ラインメモリ５を介して出力信号Ｖｏｕｔとして出力される。
【００１４】
この時、レベルシフト回路１０−１、１０−２において、画素ＰＣからリセット信号が読み出される時に垂直信号線Ｖｌｉｎの電位がシフトされる。そして、画素信号出力制御部４ａにおいて、垂直信号線Ｖｌｉｎの電位のシフトが解除された後に垂直信号線Ｖｌｉｎの電位変化分が垂直信号線Ｖｌｉｎの電位のシフト量以上になった場合、出力信号Ｖｏｕｔとして飽和信号が出力されるようにカラムＡＤＣ回路４が制御される。
【００１５】
これにより、リセット時にシフトされた垂直信号線Ｖｌｉｎの電位を基準として垂直信号線Ｖｌｉｎの電位変化を監視することができる。このため、リセット時の垂直信号線Ｖｌｉｎの電位にばらつきがある場合においても、その電位のばらつきに対するマージンを確保することなく、垂直信号線Ｖｌｉｎの電位から過大光の入射を検知することができる。この結果、黒点の発生を確実に検知できるようにするために、リセット時の垂直信号線Ｖｌｉｎの電位が過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。
【００１６】
図２は、図１の固体撮像装置の１カラム分の概略構成を示す回路図である。
図２において、画素アレイ部１−１には画素ＰＣｎ、ＰＣｎ＋１が設けられ、画素ＰＣｎ、ＰＣｎ＋１には、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１７】
そして、画素ＰＣｎ、ＰＣｎ＋１において、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１がそれぞれ入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１がそれぞれ入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１がそれぞれ入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。
【００１８】
なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤｎ、ＲＥＡＤｎ＋１、リセット信号ＲＥＳＥＴｎ、ＲＥＳＥＴｎ＋１および行選択信号ＡＤＲＥＳｎ、ＡＤＲＥＳｎ＋１をロウごとに画素ＰＣに伝送することができる。
【００１９】
また、負荷回路３−１には、負荷トランジスタＴＬおよびバイアス電源ＶＴＬが設けられている。そして、負荷トランジスタＴＬのドレインは、垂直信号線Ｖｌｉｎに接続され、負荷トランジスタＴＬのゲートには、バイアス電源ＶＴＬが接続されている。なお、負荷トランジスタＴＬは増幅トランジスタＴｂとの組み合わせでソースフォロワを構成し、定電流動作をすることができる。
【００２０】
カラムＡＤＣ回路４には、コンデンサＣ１、Ｃ２、コンパレータＰＡ、スイッチトランジスタＴｓｗ１、Ｔｓｗ２、インバータＶ１、アップダウンカウンタＵＤがカラムごとに設けられている。アップダウンカウンタＵＤには論理積回路Ｎ１が設けられている。ラインメモリ５には、メモリＭがカラムごとに設けられている。
【００２１】
また、カラムＡＤＣ回路４には画素信号出力制御部４ａが設けられている。画素信号出力制御部４ａには、ラッチ回路ＲＨ、インバータＶ２および論理和回路Ｎ２が設けられている。
【００２２】
そして、コンパレータＰＡの反転入力端子にはコンデンサＣ１を介して垂直信号線Ｖｌｉｎが接続され、コンパレータＰＡの非反転入力端子にはランプ信号Ｖｒａｍｐが入力される。コンパレータＰＡの反転入力端子と出力端子との間にはスイッチトランジスタＴｓｗ１が接続されている。コンパレータＰＡの出力端子はコンデンサＣ２を介してインバータＶ１の入力端子に接続され、インバータＶ１の出力端子は論理和回路Ｎ２の一方の入力端子に接続されている。インバータＶ１の入力端子と出力端子との間にはスイッチトランジスタＴｓｗ２が接続されている。また、インバータＶ１の出力端子は、ラッチ回路ＲＨを介してインバータＶ２の入力端子に接続され、インバータＶ２の出力端子は、論理和回路Ｎ２の他方の入力端子に接続されている。論理和回路Ｎ２の出力端子は、論理積回路Ｎ１の一方の入力端子に接続され、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣが入力される。アップダウンカウンタＵＤの出力端子はメモリＭに接続されている。
【００２３】
レベルシフト回路１０−１、１０−２には、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２がそれぞれ設けられている。そして、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２のドレインは垂直信号線Ｖｌｉｎに接続され、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２のソースは接地されている。
【００２４】
レベルシフト制御回路９には、スイッチＳＷＢＬおよび可変電圧源ＶＢＬが設けられている。スイッチＳＷＢＬの端子Ｔ１はレベルシフトトランジスタＴＢＬ１、ＴＢＬ２のゲートに接続され、スイッチＳＷＢＬの端子Ｔ２は可変電圧源ＶＢＬに接続され、スイッチＳＷＢＬの端子Ｔ３は接地されている。
【００２５】
図３は、図２の固体撮像装置の１画素分の読み出し動作を示すタイミングチャートである。なお、ランプ信号Ｖｒａｍｐの細点線は、コンパレータPAのコンパレータ動作における反転入力のVsig信号波形とのレベル関係を示す。
【００２６】
図３は、図２の固体撮像装置の黒点未発生時の１画素分の読み出し動作を示すタイミングチャートである。
図３において、行選択信号ＡＤＲＥＳｎがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ＲＥＡＤｎとリセット信号ＲＥＳＥＴｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｃを介して電源ＶＤＤに排出される。
【００２７】
フォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ＲＥＡＤｎがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
【００２８】
次に、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加される。この時、リセット信号ＲＥＳＥＴｎが立ち上がる前は、スイッチＳＷＢＬが端子Ｔ３に切り替えられることで、切替信号ＰＢＬが接地電位に設定される。そして、切替信号ＰＢＬがレベルシフトトランジスタＴＢＬ１、ＴＢＬ２のゲートに印加され、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２がオフする。このため、行選択信号ＡＤＲＥＳｎがハイレベルになると、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成される。
【００２９】
そして、リセット信号ＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【００３０】
ここで、リセット信号ＲＥＳＥＴｎが立ち上がると、スイッチＳＷＢＬが端子Ｔ２側に切り替えられ、可変電圧源ＶＢＬがスイッチＳＷＢＬが端子Ｔ１に接続されることで、切替信号ＰＢＬが立ち上げられる。そして、切替信号ＰＢＬがレベルシフトトランジスタＴＢＬ１、ＴＢＬ２のゲートに印加されることで、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２がオンし、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇが定常電圧Ｖｒからシフト電圧Ｖｂ分だけシフトされる。
【００３１】
そして、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇがシフトされている時に、コンパレータゼロセットパルスＡＤＳＷ１がスイッチトランジスタＴｓｗ１のゲートに印加されると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、コンパレータＰＡの動作点が設定される。
【００３２】
また、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇがシフトされている時に、コンパレータゼロセットパルスＡＤＳＷ２がスイッチトランジスタＴｓｗ２のゲートに印加されると、インバータＶ１の入力端子の入力電圧が出力電圧でクランプされ、インバータＶ１の動作点が設定される。
【００３３】
この時、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサＣ１、Ｃ２に保持されることで、コンパレータＰＡおよびインバータＶ１の入力電圧がゼロ設定される。
【００３４】
そして、コンパレータゼロセットパルスＡＤＳＷ１、ＡＤＳＷ２が立ち下がった後（ｔ１、ｔ２）、スイッチＳＷＢＬが端子Ｔ３に切り替えられることで、切替信号ＰＢＬが接地電位に設定される。そして、切替信号ＰＢＬがレベルシフトトランジスタＴＢＬ１、ＴＢＬ２のゲートに印加されることで、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２がオフし、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇのシフトが解除される。
【００３５】
そして、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇのシフトが解除された後、リセット信号ＲＥＳＥＴｎが立ち下がることで、リセットトランジスタＴｃがオフされる。この時、黒点が発生しない条件では、出力電圧Ｖｓｉｇは定常電圧Ｖｒに収束し、出力電圧Ｖｓｉｇはランプ信号Ｖｒａｍｐよりも大きな状態で維持される。このため、コンパレータＰＡの出力電圧はロウレベルに維持され、コンパレータＰＡの出力電圧がインバータＶ１にて反転されることで、インバータＶ１の出力電圧Ｖｃｏｍｐはハイレベルに維持される。
【００３６】
そして、リセット信号ＲＥＳＥＴｎが立ち下がった後、黒点検出パルスＢＬＡＣＫＰがラッチ回路ＲＨに入力されることで、出力電圧Ｖｃｏｍｐのレベルがラッチされ、インバータＶ２を介して論理和回路Ｎ２に入力される（ｔ４）。ここで、黒点が発生しない条件では、出力電圧Ｖｃｏｍｐはハイレベルに維持されているため、インバータＶ２の出力電圧ＬＯＵＴはロウレベルに維持され、インバータＶ１の出力電圧Ｖｃｏｍｐが論理和回路Ｎ２を介してそのままアップダウンカウンタＵＤに入力される。
【００３７】
そして、黒点検出パルスＢＬＡＣＫＰが立ち下がると、正確なリセットレベルを取り込ませるために、コンパレータゼロセットパルスＡＤＳＷ１がスイッチトランジスタＴｓｗ１のゲートに再度印加されるとともに（ｔ５）、コンパレータゼロセットパルスＡＤＳＷ２がスイッチトランジスタＴｓｗ２のゲートに再度印加される（ｔ６）。
【００３８】
そして、コンパレータゼロセットパルスＡＤＳＷ１、ＡＤＳＷ２が立ち下がった後、リセットレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、リセットレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶ１にて反転され、インバータＶ１の出力電圧Ｖｃｏｍｐは論理和回路Ｎ２を介して論理積回路Ｎ１の一方の入力端子に入力される。
【００３９】
また、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣが入力される。そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにてダウンカウントされる。
【００４０】
そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち下がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤ１にてダウンカウントが停止されることで、リセットレベルの出力電圧Ｖｓｉｇがデジタル値Ｄに変換され、アップダウンカウンタＵＤに保持される。
【００４１】
次に、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００４２】
そして、読み出しレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、読み出しレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される（ｔ７）。そして、コンパレータＰＡの出力電圧はインバータＶ１にて反転され、インバータＶ１の出力電圧Ｖｃｏｍｐは論理和回路Ｎ２を介して論理積回路Ｎ１の一方の入力端子に入力される。
【００４３】
そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにて今度はアップカウントされる。そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち下がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤにてアップカウントが停止されることで、読み出しレベルの出力電圧Ｖｓｉｇとリセットレベルの出力電圧Ｖｓｉｇとの差分がデジタル値Ｄに変換され、ラインメモリＭに送られる（ｔ９）。
【００４４】
図４は、図２の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
図４において、黒点が発生しない条件では、リセット信号ＲＥＳＥＴｎが立ち下がると、出力電圧Ｖｓｉｇは定常電圧Ｖｒに収束し、出力電圧Ｖｓｉｇはランプ信号Ｖｒａｍｐよりも大きな状態で維持される。
【００４５】
一方、黒点が発生する条件では、リセット信号ＲＥＳＥＴｎが立ち下がると、出力電圧Ｖｓｉｇは定常電圧Ｖｒより小さくなり、定常電圧Ｖｒからの電位変化分がシフト電圧Ｖｂ以上になる。このため、コンパレータＰＡの出力電圧はハイレベルになり、コンパレータＰＡの出力電圧がインバータＶ１にて反転されることで、インバータＶ１の出力電圧Ｖｃｏｍｐはロウレベルになる（ｔ３）。ここで、プロセスバラツキや電源変動による検出部の電位変化が発生し、垂直信号線Ｖｌｉｎの電位がばらつく場合においても、シフト電圧Ｖｂはほぼ一定の値を維持することができる。なお、シフト電圧Ｖｂは、レベルシフトトランジスタＴＢＬ１、ＴＢＬ２に印加される可変電圧源ＶＢＬの電圧で設定することができる。
【００４６】
そして、リセット信号ＲＥＳＥＴｎが立ち下がった後、黒点検出パルスＢＬＡＣＫＰがラッチ回路ＲＨに入力されることで、出力電圧Ｖｃｏｍｐのレベルがラッチされ、インバータＶ２を介して論理和回路Ｎ２に入力される（ｔ４）。ここで、黒点が発生する条件では、出力電圧Ｖｃｏｍｐはロウレベルに維持されているため、インバータＶ２の出力電圧ＬＯＵＴはハイレベルに維持され、インバータＶ１の出力電圧Ｖｃｏｍｐに関係なく論理和回路Ｎ２の出力電圧はハイレベルになる。このため、論理積回路Ｎ１の一方の入力端子は常にハイレベルに維持され、基準クロックＣＫＣがそのまま論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにてダウンカウントされることで、リセットレベルの出力電圧Ｖｓｉｇがダウンカウントの最大値―127のデジタル値Ｄに変換され、アップダウンカウンタＵＤに保持される。
【００４７】
次に、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００４８】
ここで、黒点が発生する条件では、インバータＶ２の出力電圧ＬＯＵＴはラッチ回路ＲＨにてハイレベルに維持され、インバータＶ１の出力電圧Ｖｃｏｍｐに関係なく論理和回路Ｎ２の出力電圧はハイレベルになる。このため、論理積回路Ｎ１の一方の入力端子は常にハイレベルに維持され、基準クロックＣＫＣがそのまま論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにてアップカウントされることで、リセットレベルの−１２７からカウントアップ動作しデジタル値Dは飽和信号レベルの１０２３までカウントアップする。よって、飽和信号レベルの１０２３のデジタル値Ｄに変換され、ラインメモリＭに送られる。
【００４９】
これにより、黒点が発生する条件では、基準クロックＣＫＣのカウント動作にてデジタル値Ｄは飽和信号レベルの１０２３を生成することができ、画素信号として飽和信号を出力させることができる。
【００５０】
また、レベルシフト回路１０−１、１０−２にてシフトされた垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇに基づいて黒点検出条件を設定することができ、リセット時の垂直信号線Ｖｌｉｎの電位のばらつきを黒点検出条件に取り込ませることが可能となる。このため、黒点の発生を確実に検知できるようにするために、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇが過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。例えば検出時刻ｔ４を時刻ｔ３に大幅に近づけて動作させることができる。
【００５１】
なお、図１の例では、レベルシフト回路１０−１、１０−２を画素アレイ部１−１の垂直方向の両端に設ける方法について説明したが、画素アレイ部１−１の垂直方向の一端のみに設けるようにしてもよい。
【００５２】
（第２実施形態）
図５は、第２実施形態に係る固体撮像装置の概略構成を示すブロックである。
図５において、この固体撮像装置では、図１の固体撮像装置のカラムＡＤＣ回路４の代わりにカラムＡＤＣ回路４´、黒点検出情報記憶部２１および画素信号切り替え部２２が設けられている。カラムＡＤＣ回路４´は、カラムＡＤＣ回路４から画素信号出力制御部４ａが除去されている。黒点検出情報記憶部２１は、レベルシフト回路１０−１、１０−２にてシフトされた垂直信号線Ｖｌｉｎの電位を基準とした時の垂直信号線Ｖｌｉｎの電位変化に基づいて黒点検出情報ＰＢＰを記憶することができる。画素信号切り替え部２２は、黒点検出情報記憶部２１に記憶された黒点検出情報ＰＢＰに基づいて画素信号の出力を切り替えることができる。ここで、画素信号切り替え部２２には、黒点検出情報ＰＢＰに基づいて出力信号Ｖｏｕｔと飽和出力ＶＨとを切り替えるスイッチＷ１が設けられている。
【００５３】
そして、レベルシフト回路１０−１、１０−２において、画素ＰＣからリセット信号が読み出される時に垂直信号線Ｖｌｉｎの電位がシフトされる。そして、黒点検出情報記憶部２１において、垂直信号線Ｖｌｉｎの電位のシフトが解除された後に垂直信号線Ｖｌｉｎの電位変化分が垂直信号線Ｖｌｉｎの電位のシフト量以上になった場合、黒点検出情報ＰＢＰが記憶される。
【００５４】
そして、画素信号切り替え部２２において、黒点検出情報ＰＢＰが記憶されていない時は、出力信号Ｖｏｕｔが補正出力Ｖｏｕｔｐとして出力され、黒点検出情報ＰＢＰが記憶されている時は、飽和出力ＶＨが補正出力Ｖｏｕｔｐとして出力される。
【００５５】
これにより、図１の画素信号出力制御部４ａをカラムごとに設ける必要がなくなり、図１の構成に比べて回路規模を低減しつつ、黒点の検出および補正を行わせることができる。
【００５６】
図６は、図５の固体撮像装置の１カラム分の概略構成を示す回路図である。
図６において、この固体撮像装置では、カラムＡＤＣ回路４から画素信号出力制御部４ａが除去されるとともに、黒点検出情報記憶部２１が設けられている。
【００５７】
図７は、図６の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
図７において、図２の固体撮像装置では、黒点が発生する条件では、黒点検出パルスＢＬＡＣＫＰがラッチ回路ＲＨに入力されることで、出力電圧Ｖｃｏｍｐのレベルがラッチ回路ＲＨにラッチされる。
【００５８】
これに対して、図６の固体撮像装置では、黒点が発生する条件では、黒点検出パルスＢＬＡＣＫＰが黒点検出情報記憶部２１に入力されることで、黒点検出情報ＰＢＰにはLOレベルが記憶される。
【００５９】
そして、コンパレータゼロセットパルスＡＤＳＷ１、ＡＤＳＷ２が立ち下がった後（ｔ５、ｔ６）、リセットレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、リセットレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶ１にて反転され、インバータＶ１の出力電圧Ｖｃｏｍｐは論理積回路Ｎ１の一方の入力端子に入力される。
【００６０】
また、論理積回路Ｎ１の他方の入力端子には基準クロックＣＫＣが入力される。そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにてダウンカウントされる。
【００６１】
そして、リセットレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤにてダウンカウントが停止されることで、リセットレベルの出力電圧Ｖｓｉｇがデジタル値Ｄに変換され、アップダウンカウンタＵＤに保持される。例えばデジタル値Dはー１００となる。
【００６２】
次に、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００６３】
そして、読み出しレベルの出力電圧ＶｓｉｇがコンデンサＣ１を介してコンパレータＰＡに入力された状態で、ランプ信号Ｖｒａｍｐとして三角波が与えられ、読み出しレベルの出力電圧Ｖｓｉｇとランプ信号Ｖｒａｍｐとが比較される。そして、コンパレータＰＡの出力電圧はインバータＶ１にて反転され、インバータＶ１の出力電圧Ｖｃｏｍｐは論理積回路Ｎ１の一方の入力端子に入力される。
【００６４】
そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルより小さい場合は、出力電圧Ｖｃｏｍｐがハイレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１を通過し、通過後の基準クロックＣＫＣｉがアップダウンカウンタＵＤにて今度はアップカウントされる。そして、読み出しレベルの出力電圧Ｖｓｉｇがランプ信号Ｖｒａｍｐのレベルと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏｍｐがロウレベルとなる。このため、基準クロックＣＫＣが論理積回路Ｎ１にて遮断され、アップダウンカウンタＵＤにてアップカウントが停止されることで、読み出しレベルの出力電圧Ｖｓｉｇとリセットレベルの出力電圧Ｖｓｉｇとの差分がデジタル値Ｄに変換され、メモリＭに送られる。例えば、デジタル値Dは−１００からカウントアップし２００になる。この状態では飽和信号のはずが、デジタル値Dは飽和信号とならずに黒レベルが発生する。
【００６５】
ここで、図５の画素信号切り替え部２２を設けることにより、出力電圧Ｖｓｉｇに基づいてアップダウンカウンタＵＤが動作される場合においても、黒点の補正を行わせることが可能となる。黒点検出情報記憶部のデータLOにより、先の信号デジタル値Dの２００は、スイッチW1がL側となるため、飽和信号の１０２３に切換えて出力することができる。
すなわち、第一の実施例と同様に黒点発生を短時間に高精度で検出し、飽和信号レベルに補正することができる。
【００６６】
（第３実施形態）
図８は、第３実施形態に係る固体撮像装置の概略構成を示すブロックである。
図８において、この固体撮像装置では、図１の構成に加速回路１２−１、１２−２および加速制御回路１１が追加されている。加速回路１２−１、１２−２は、画素ＰＣから信号が読み出される前に垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。加速制御回路１１は、垂直信号線Ｖｌｉｎの電位を予めシフトさせるタイミングを制御することができる。具体的には、加速制御回路１１は、画素ＰＣのリセット動作時もしくは直前および画素ＰＣの読み出し動作時もしくは直前に垂直信号線Ｖｌｉｎの電位を予めシフトさせることができる。
【００６７】
そして、行走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に伝送される。ここで、画素ＰＣから信号が読み出される場合、加速回路１２−１、１２−２において、画素ＰＣから信号が読み出された時に直信号線Ｖｌｉｎの電位がシフトする方向に垂直信号線Ｖｌｉｎの電位が予めシフトされる。
【００６８】
そして、カラムＡＤＣ回路４において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化され、ラインメモリ５を介して出力信号Ｖｏｕｔとして出力される。
【００６９】
ここで、画素ＰＣから信号が読み出される時に垂直信号線Ｖｌｉｎの電位を予めシフトさせることにより、垂直信号線Ｖｌｉｎの電位がリセットレベルまたは読み出しレベルに収束する時間を短縮することができる。このため、画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎの応答性を向上させることができ、固体撮像装置の読み出し時の高速化を図ることができる。
【００７０】
また、レベルシフト回路１０−１、１０−２において、画素ＰＣからリセット信号が読み出される時に垂直信号線Ｖｌｉｎの電位がシフトされる。そして、画素信号出力制御部４ａにおいて、垂直信号線Ｖｌｉｎの電位のシフトが解除された後に垂直信号線Ｖｌｉｎの電位変化分が垂直信号線Ｖｌｉｎの電位のシフト量以上になった場合、出力信号Ｖｏｕｔとして飽和信号が出力されるようにカラムＡＤＣ回路４が制御される。
【００７１】
これにより、リセット時にシフトされた垂直信号線Ｖｌｉｎの電位を基準として垂直信号線Ｖｌｉｎの電位変化を監視することができる。このため、リセット時の垂直信号線Ｖｌｉｎの電位にばらつきがある場合においても、その電位のばらつきに対するマージンを確保することなく、垂直信号線Ｖｌｉｎの電位から過大光の入射を検知することができる。この結果、黒点の発生を確実に検知できるようにするために、リセット時の垂直信号線Ｖｌｉｎの電位が過大に変化されるまで長時間待機させる必要がなくなることから、黒点発生の検出にかかる時間を短くするこができる。
【００７２】
図９は、図８の固体撮像装置の１カラム分の概略構成を示す回路図である。
図９において、この固体撮像装置では、図２の構成に加速回路１２−１、１２−２および加速制御回路１１が追加されている。
【００７３】
加速回路１２−１、１２−２には、加速トランジスタＴＨＳ１、ＴＨＳ２がそれぞれ設けられている。そして、加速トランジスタＴＨＳ１、ＴＨＳ２のドレインは垂直信号線Ｖｌｉｎに接続され、加速トランジスタＴＨＳ１、ＴＨＳ２のソースは接地されている。
【００７４】
加速制御回路１１には、スイッチＳＷＨＳおよび可変電圧源ＶＨＳが設けられている。スイッチＳＷＨＳの端子Ｔ１は加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに接続され、スイッチＳＷＨＳの端子Ｔ２は可変電圧源ＶＨＳに接続され、スイッチＳＷＨＳの端子Ｔ３は接地されている。
【００７５】
図１０は、図９の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
図１０において、図９の固体撮像装置の動作は、リセット動作時および信号読み出し動作時において加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに加速用パルスＰＨＳが印加され、垂直信号線Ｖｌｉｎの電位が引き下げられる点以外は、図４の動作と同様である。
【００７６】
すなわち、選択信号ＡＤＲＥＳｎがハイレベルの状態でリセット動作時にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられることで、加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされる。
【００７７】
そして、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００７８】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、リセット信号ＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【００７９】
また、画素ＰＣｎの行選択トランジスタＴａがオンの状態で信号読み出し動作時にスイッチＳＷＨＳが端子Ｔ３から端子Ｔ２に切り替えられることで、加速トランジスタＴＨＳ１、ＴＨＳ２のゲートに加速用パルスＰＨＳが印加され、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされる。
【００８０】
そして、加速トランジスタＴＨＳ１、ＴＨＳ２がオンされると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００８１】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【００８２】
ここで、リセット信号ＲＥＳＥＴｎが立ち上がった時に変化する垂直信号線Ｖｌｉｎのレベル分を低下させるように加速用パルスＰＨＳの電圧ＶＳＨ１を設定することで、リセット動作直後の垂直信号線Ｖｌｉｎの電位を安定させることができ、垂直信号線Ｖｌｉｎの応答性を向上させることができる。例えば、画素サイズ1.4umの800万画素のCMOSイメージセンサでは、リセット動作時に加速用パルスＰＨＳを印加した場合、加速用パルスＰＨＳを印加しない場合に比べて垂直信号線Ｖｌｉｎの応答性を約１／４の０．２ｕＳに短くすることができる。
【００８３】
また、垂直信号線Ｖｌｉｎの電位が暗時の信号レベルと飽和信号レベルの中間レベルになるように、信号読み出し動作時に印加される加速用パルスＰＨＳの電圧ＶＳＨ２を設定することにより、垂直信号線Ｖｌｉｎの充電量を約１／２とすることができ、垂直信号線Ｖｌｉｎの応答時間を約１／２の０．４ｕＳに短くすることができる。このように黒点を検するための時間と垂直信号線の応答性の両方を改善することで、高速動作を実現できる。
【００８４】
さらに、暗い環境では、ランプ信号Ｖｒａｍｐの振幅を小さくすることで、アナログゲインが上昇され、フォトダイオードＰＤの有効な飽和信号量が小さくなる。この時は、この飽和信号レベルに応じて加速用パルスＰＨＳの電圧ＶＨＳ２を変化させることで、垂直信号線Ｖｌｉｎの応答性をさらに向上させることができる。合せて、２回目のＡＤＣ動作開始時間を早めることで、１／ｆ（ＲＴＳ）ノイズをさらに低減することができる。
【００８５】
なお、図９の例では、加速回路１２−１、１２−２を画素アレイ部１−１の垂直方向の両端に設ける方法について説明したが、画素アレイ部１−１の垂直方向の一端のみに設けるようにしてもよい。
【００８６】
（第４実施形態）
図１１は、第４実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１１において、この固体撮像装置では、図２の画素アレイ部１−１の代わりに画素アレイ部１−２が設けられている。画素アレイ部１−２には、画素ＰＣｎの代わりに画素ＰＣｎ´が設けられている。
【００８７】
画素ＰＣｎ´では、読み出しトランジスタＴｄの代わりに読み出しトランジスタＴｄ１〜Ｔｄ４が設けられ、フォトダイオードＰＤの代わりにフォトダイオードＰＤ１〜ＰＤ４が設けられている。
【００８８】
フォトダイオードＰＤ１〜ＰＤ４は読み出しトランジスタＴｄ１〜Ｔｄ４にそれぞれ接続され、１個の増幅トランジスタＴｂが４画素分のフォトダイオードＰＤ１〜ＰＤ４で共用されている。
【００８９】
ここで、複数の画素で増幅トランジスタＴｂを共用させることにより、垂直信号線Ｖｌｉｎに接続される増幅トランジスタＴｂの個数を減らすことができ、垂直信号線Ｖｌｉｎの負荷容量を低減できるため応答性を向上させることができる。
【００９０】
なお、図１１の例では、４画素を１個の増幅トランジスタＴｂで共用させる方法について説明したが、任意の個数の画素を１個の増幅トランジスタＴｂで共用させるようにしてもよい。
【００９１】
（第５実施形態）
図１２は、第５実施形態に係る固体撮像装置の概略構成を示すブロックである。
図１２において、この固体撮像装置では、図１の固体撮像装置のレベルシフト回路１０−１、１０−２およびレベルシフト制御回路９の代わりにレベルシフト加速回路３２およびレベルシフト加速制御回路３１が設けられている。
【００９２】
レベルシフト加速回路３２は、垂直信号線Ｖｌｉｎの電位を２段階以上にシフトさせることができる。なお、レベルシフト加速回路３２の１段階目のシフトは、図８のレベルシフト回路１０−１、１０−２によるシフトに対応させ、レベルシフト加速回路３２の２段階目のシフトは、図８の加速回路１２−１、１２−２によるシフトに対応させることができる。
【００９３】
レベルシフト加速制御回路３１は、垂直信号線Ｖｌｉｎの電位をシフトさせるシフト量を制御することができる。
【００９４】
図１３は、図１２の固体撮像装置の１カラム分の概略構成を示す回路図である。
図１３において、この固体撮像装置では、図２のレベルシフト回路１０−１、１０−２およびレベルシフト制御回路９の代わりにレベルシフト加速回路３２およびレベルシフト加速制御回路３１が設けられている。
【００９５】
レベルシフト加速回路３２には、レベルシフト加速トランジスタＴＨＢが設けられている。そして、レベルシフト加速トランジスタＴＨＢのドレインは垂直信号線Ｖｌｉｎに接続され、レベルシフト加速トランジスタＴＨＢのソースは接地されている。また、レベルシフト加速トランジスタＴＨＢのゲートは、スイッチＳＷＨＢの端子Ｔ０に接続されている。
【００９６】
レベルシフト加速制御回路３１には、スイッチＳＷＨＢおよび可変電圧源ＶＨＢ１〜ＶＨＢ３が設けられている。スイッチＳＷＨＢの端子Ｔ０はレベルシフト加速トランジスタＴＨＢのゲートに接続され、スイッチＳＷＨＢの端子Ｔ１は可変電圧源ＶＨＢ１に接続され、スイッチＳＷＨＢの端子Ｔ２は可変電圧源ＶＨＢ２に接続され、スイッチＳＷＨＢの端子Ｔ３は可変電圧源ＶＨＢ３に接続されている。なお、可変電圧源ＶＨＢ１〜ＶＨＢ３の電圧は、ＶＨＢ１＜ＶＨＢ２＜ＶＨＢ３とすることができる。
【００９７】
図１４は、図１３の固体撮像装置の黒点発生時の１画素分の読み出し動作を示すタイミングチャートである。
図１４において、選択信号ＡＤＲＥＳｎがハイレベルの状態でリセット動作時にスイッチＳＷＨＢが端子Ｔ３に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ３に設定され、レベルシフト加速トランジスタＴＨＢのゲートに印加される。
【００９８】
そして、レベルシフト加速トランジスタＴＨＢのゲート電位がＶＨＢ３に設定されると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【００９９】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、リセット信号ＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【０１００】
そして、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力された状態で、スイッチＳＷＨＢが端子Ｔ１に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ１に設定され、レベルシフト加速トランジスタＴＨＢのゲートに印加される。
【０１０１】
そして、レベルシフト加速トランジスタＴＨＢのゲート電位がＶＨＢ１に設定されると、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇが定常電圧Ｖｒからシフト電圧Ｖｂ分だけシフトされる。この時、コンパレータゼロセットパルスＡＤＳＷ１がスイッチトランジスタＴｓｗ１のゲートに印加されることで、コンパレータＰＡの動作点が設定されるとともに、コンパレータゼロセットパルスＡＤＳＷ２がスイッチトランジスタＴｓｗ２のゲートに印加されることで、インバータＶ１の動作点が設定される。
【０１０２】
この時、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサＣ１、Ｃ２に保持されることで、コンパレータＰＡおよびインバータＶ１の入力電圧がゼロ設定される。
【０１０３】
また、画素ＰＣｎの行選択トランジスタＴａがオンの状態で信号読み出し動作時にスイッチＳＷＨＳが端子Ｔ２に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ２に設定され、レベルシフト加速トランジスタＴＨＢのゲートに印加される。
【０１０４】
そして、レベルシフト加速トランジスタＴＨＢのゲート電位がＶＨＢ２に設定されると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【０１０５】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【０１０６】
ここで、レベルシフト加速トランジスタＴＨＢのゲート電位を３段階にシフトさせることで、レベルシフト動作および加速動作を１個のレベルシフト加速トランジスタＴＨＢにて兼用させることができ、図１０と同様に黒点検出時間と垂直信号線の応答性を改善することができる。また、
図９の構成に比べて回路規模を低減させることができる。
【０１０７】
（第６実施形態）
図１５は、第６実施形態に係る固体撮像装置の１カラム分の概略構成を示す回路図である。
図１５において、この固体撮像装置では、図１３の画素アレイ部１−１、負荷回路３−１およびレベルシフト加速回路３２の代わりに画素アレイ部１−３およびレベルシフト加速負荷回路３３が設けられている。
【０１０８】
画素アレイ部１−３には、垂直信号線Ｖｌｉｎの代わりに垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２が設けられている。そして、画素ＰＣｎは垂直信号線Ｖｌｉｎ１に接続され、画素ＰＣｎ＋１は垂直信号線Ｖｌｉｎ２に接続されている。また、スイッチＳＷｓｉｇの端子Ｔ０はコンデンサＣ１に接続され、スイッチＳＷｓｉｇの端子Ｔ１は垂直信号線Ｖｌｉｎ１に接続され、スイッチＳＷｓｉｇの端子Ｔ２は垂直信号線Ｖｌｉｎ２に接続されている。
【０１０９】
レベルシフト加速負荷回路３３には、レベルシフト加速トランジスタＴＨＢ１、ＴＨＢ２、負荷トランジスタＴＬ１、ＴＬ２およびバイアス電源ＶＴＬが設けられている。そして、レベルシフト加速トランジスタＴＨＢ１のドレインは垂直信号線Ｖｌｉｎ１に接続され、レベルシフト加速トランジスタＴＨＢ２のドレインは垂直信号線Ｖｌｉｎ２に接続され、レベルシフト加速トランジスタＴＨＢ１、ＴＨＢ２のソースは接地されている。また、レベルシフト加速トランジスタＴＨＢ１、ＴＨＢ２のゲートは、スイッチＳＷｓｉｇの端子Ｔ０に接続されている。
【０１１０】
また、負荷トランジスタＴＬ１のドレインは垂直信号線Ｖｌｉｎ１に接続され、負荷トランジスタＴＬ２のドレインは垂直信号線Ｖｌｉｎ２に接続され、負荷トランジスタＴＬ１、ＴＬ２のソースは接地されている。
【０１１１】
そして、画素ＰＣｎのリセット動作および信号読み出し動作が行われる時は、スイッチＳＷｓｉｇは端子Ｔ１に切り替えられる。そして、画素ＰＣｎのリセットレベルおよび読み出しレベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎ１を介して出力される。
【０１１２】
一方、画素ＰＣｎ＋１のリセット動作および信号読み出し動作が行われる時は、スイッチＳＷｓｉｇは端子Ｔ２に切り替えられる。そして、画素ＰＣｎ＋１のリセットレベルおよび読み出しレベルの出力電圧Ｖｓｉｇ２が垂直信号線Ｖｌｉｎ２を介して出力される。
【０１１３】
これにより、図１３の垂直信号線Ｖｌｉｎにかかる負荷に対して垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２にかかる負荷を半減させることができ、垂直信号線Ｖｌｉｎの応答性を向上させることが可能となる。
【０１１４】
なお、図１５の例では、２本の垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２を１カラムごとに設ける方法について説明したが、Ｎ（Ｎは２以上の整数）本の垂直信号線を１カラムごとに設けるようにしてもよい。この場合、同一の垂直信号線に対してカラム方向に（Ｎ−１）個おきに画素を接続することができる。
【０１１５】
（第７実施形態）
図１６は、第７実施形態に係る固体撮像装置の概略構成を示すブロックである。
図１６において、この固体撮像装置では、図１２の固体撮像装置のレベルシフト加速回路３２および負荷回路３−１の代わりに負荷回路３−２が設けられている。
【０１１６】
負荷回路３−２は、垂直信号線Ｖｌｉｎの電位を制御することができる。なお、負荷回路３−２を介して設定される１段階目の電位は、図８の負荷回路３−１による垂直信号線Ｖｌｉｎの電位に対応させ、負荷回路３−２を介して設定される２段階目の電位は、図８のレベルシフト回路１０−１、１０−２による垂直信号線Ｖｌｉｎの電位に対応させ、負荷回路３−２を介して設定される３段階目の電位は、図８の加速回路１２−１、１２−２によるシフトに対応させることができる。
【０１１７】
図１７は、図１６の固体撮像装置の１カラム分の概略構成を示す回路図である。
図１７において、この固体撮像装置では、図１３のレベルシフト加速回路３２および負荷回路３−１の代わりに負荷回路３−２が設けられている。
【０１１８】
負荷回路３−２には、負荷回路３−１の構成にスイッチＷ２が追加されている。そして、スイッチＷ２の端子Ｔ１１は負荷トランジスタＴＬのゲートに接続され、スイッチＷ２の端子Ｔ１２はバイアス電源ＶＴＬに接続され、スイッチＷ２の端子Ｔ１３はスイッチＳＷＨＢの端子Ｔ０に接続されている。
【０１１９】
そして、図１４において、選択信号ＡＤＲＥＳｎがハイレベルの状態でリセット動作時にスイッチＷ２が端子Ｔ１３に切り替えられた上でスイッチＳＷＨＢが端子Ｔ３に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ３に設定され、負荷トランジスタＴＬのゲートに印加される。
【０１２０】
そして、負荷トランジスタＴＬのゲート電位がＶＨＢ３に設定されると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【０１２１】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、リセット信号ＲＥＳＥＴｎが立ち上がると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。その後、スイッチＳＷＨＢが端子Ｔ１に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ１に設定され、負荷トランジスタＴＬのゲートに印加される。
【０１２２】
そして、負荷トランジスタＴＬのゲート電位がＶＨＢ１に設定されると、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇが定常電圧Ｖｒからシフト電圧Ｖｂ分だけシフトされる。この時、コンパレータゼロセットパルスＡＤＳＷ１がスイッチトランジスタＴｓｗ１のゲートに印加されることで、コンパレータＰＡの動作点が設定されるとともに、コンパレータゼロセットパルスＡＤＳＷ２がスイッチトランジスタＴｓｗ２のゲートに印加されることで、インバータＶ１の動作点が設定される。
【０１２３】
この時、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇがシフトされている時のシフト電圧Vbに対応した電荷がコンデンサＣ１、Ｃ２に保持されることで、コンパレータＰＡおよびインバータＶ１の入力電圧がゼロ設定される。
【０１２４】
そして、スイッチＷ２が端子Ｔ１２に切り替えられることで、負荷トランジスタＴＬのゲートにバイアス電源ＶＴＬが接続され、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇのシフトが解除されるとともに、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成される。
【０１２５】
そして、垂直信号線Ｖｌｉｎの出力電圧Ｖｓｉｇのシフトが解除された後、リセット信号ＲＥＳＥＴｎが立ち下がることで、リセットトランジスタＴｃがオフされる。この時、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧Ｖｓｉｇが垂直信号線Ｖｌｉｎに出力される。
【０１２６】
また、画素ＰＣｎの行選択トランジスタＴａがオンの状態で信号読み出し動作時にスイッチＷ２が端子Ｔ１３に切り替えられた上でスイッチＳＷＨＳが端子Ｔ２に切り替えられることで、切替信号ＰＨＢのレベルがＶＨＢ２に設定され、負荷トランジスタＴＬのゲートに印加される。
【０１２７】
そして、負荷トランジスタＴＬのゲート電位がＶＨＢ２に設定されると、垂直信号線Ｖｌｉｎの電位がグランドレベルに引っぱられ、垂直信号線Ｖｌｉｎの電位が引き下げられる。
【０１２８】
そして、垂直信号線Ｖｌｉｎの電位が引き下げられた状態で、読み出し信号ＲＥＡＤｎが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。
【０１２９】
そして、スイッチＷ２が端子Ｔ１２に切り替えられることで、負荷トランジスタＴＬのゲートにバイアス電源ＶＴＬが接続され、増幅トランジスタＴｂと負荷トランジスタＴＬとでソースフォロアが構成される。そして、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかり、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従することで、読み出しレベルの出力電圧Ｖｓｉｇとして垂直信号線Ｖｌｉｎに出力される。
【０１３０】
ここで、負荷トランジスタＴＬのゲート電位を３段階以上に変化させることで、負荷動作、レベルシフト動作および加速動作を１個の負荷トランジスタＴＬにて兼用させることができ、図１３の構成に比べて回路規模を低減させることができる。
【０１３１】
なお、上述した実施形態では、コンパレータゼロセットパルスＡＤＳＷ１、ＡＤＳＷ２を２回ずつ印加する方法について説明した。この時、コンデンサＣ２に蓄積される電荷は、１回目のコンパレータゼロセットパルスＡＤＳＷ２の印加時と、２回目のコンパレータゼロセットパルスＡＤＳＷ２の印加時とでほぼ同じになるため、２回目のコンパレータゼロセットパルスＡＤＳＷ２は印加しないようにしてもよい。
【０１３２】
さらに、２回目のコンパレータゼロセットパルスＡＤＳＷ１も省略するようにしてもよい。この時、リセットレベルがシフト電圧Ｖｂ分だけシフトするが、アップダウンカウンタＵＤによるダウンカウント動作を多少長くすることで、このシフト分をキャンセルさせることができる。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
ＰＣ、ＰＣｎ、ＰＣｎ´、ＰＣｎ＋１  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ、Ｔｄ１〜Ｔｄ４  読み出しトランジスタ、ＴＬ、ＴＬ１、ＴＬ２  負荷トランジスタ、ＰＤ、ＰＤ１〜ＰＤ４  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ、Ｖｌｉｎ１、Ｖｌｉｎ２  垂直信号線、Ｈｌｉｎ  水平制御線、ＶＴＬ  バイアス電源、ＰＡ  コンパレータ、Ｃ１  コンデンサ、Ｖ１、Ｖ２  インバータ、ＵＤ  アップダウンカウンタ、Ｍ  メモリ、ＲＨ  ラッチ回路、Ｎ１  論理積回路、Ｎ２  論理和回路、ＳＷＨＳ、ＳＷＢＬ、ＳＷＨＢ、ＳＷｓｉｇ、Ｗ１、Ｗ２  スイッチ、ＶＨＳ、ＶＢＬ、ＶＨＢ１〜ＶＨＢ３  可変電圧源、ＴＢＬ１、ＴＢＬ２  レベルシフトトランジスタ、ＴＨＳ１、ＴＨＳ２  加速トランジスタ、ＴＨＢ、ＴＨＢ１、ＴＨＢ２  レベルシフト加速トランジスタ、１−１、１−２、１−３  画素アレイ部、２  行走査回路、３−１、３−２  負荷回路、４、４´  カラムＡＤＣ回路、５  ラインメモリ、６  カラム走査回路、７  タイミング制御回路、８  ＤＡコンバータ、９  レベルシフト制御回路、１１  加速制御回路、１０−１、１０−２  レベルシフト回路、１２−１、１２−２  加速回路、２１  黒点検出情報記憶部、２２  画素信号切り替え部、３１  レベルシフト加速制御回路、３２  レベルシフト加速回路、３３  レベルシフト加速負荷回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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