(57)【要約】      （修正有）【課題】電源電圧１Ｖ以下の電圧リファレンスを設計するのは困難である。【解決手段】基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、記憶された基準電圧の値と、直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出するための電圧比較回路、スイッチ制御回路、および電圧コンバータを有する電源装置であって、前記直近電圧は所定の時間間隔で更新され、前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも１つのパルスを発生し、該パルスによって電圧コンバータを駆動させ且つ基準時を再設定する、電源装置。【選択図】図４
2012165606.tif 000002
【特許請求の範囲】
【請求項１】
基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、  記憶された基準電圧の値と直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出するための電圧比較回路、  スイッチ制御回路、および
電圧コンバータを有する電源装置であって、
前記直近電圧は所定の時間間隔で更新され、  前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも１つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。
【請求項２】
基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、  直近時における電源装置の出力電圧を直近電圧として記憶するための直近電圧記憶回路、  記憶された基準電圧の値と記憶された直近電圧の値とを比較して電圧差を検出するための電圧比較回路、  スイッチ制御回路、および  電圧コンバータを有する電源装置であって、
前記記憶される直近電圧は所定の時間間隔で更新され、  前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも１つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。
【請求項３】
前記電圧コンバータが、スイッチドキャパシタ、バックレギュレータまたはブーストレギュレータである、請求項１または２に記載の電源装置。
【請求項４】
前記基準電圧記憶回路が、スイッチドキャパシタ、またはＡＤコンバータである、請求項１〜３のいずれか１項に記載の電源装置。
【請求項５】
前記基準電圧記憶回路は、さらに電圧加算機能、電圧減算機能、および／または電圧乗算機能を有する、請求項１〜４のいずれか１項に記載の電源装置。
【請求項６】
前記スイッチ制御回路は、基準時と直近時との時間差が所定時間を超えたときにもパルスを発生する、請求項１〜５のいずれか１項に記載の電源装置。
【請求項７】
前記電圧比較回路が、可変オフセット比較器である、請求項１〜６のいずれか１項に記載の電源装置。
【請求項８】
電圧比較回路とスイッチ制御回路との間に接続されるメモリー回路をさらに有する、請求項１〜７のいずれか１項に記載の電源回路。
【請求項９】
直近電圧を更新させる所定時間間隔は、電源装置の出力電流の値に応じて変えることができる、請求項１〜８のいずれか１項に記載の電源装置。
【請求項１０】
基準時における電源装置の出力電圧を基準電圧として記憶する機能、
記憶された基準電圧の値と、直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出する機能、
前記電圧差が所定の閾値を超えたときに少なくとも１つのパルスを発生させる機能、
該パルスを電圧コンバータに送る機能、および
基準時を再設定する機能を有する、
電圧コンバータを駆動させる方法。
【請求項１１】
基準時における電源装置の出力電圧を基準電圧として記憶する機能、
直近時における電源装置の出力電圧を直近電圧として記憶する機能、
記憶された基準電圧の値と、記憶された直近電圧の値とを比較して電圧差を検出する機能、
前記電圧差が所定の閾値を超えたときに少なくとも１つのパルスを発生させる機能、
該パルスを電圧コンバータに送る機能、および
基準時を再設定する機能を有する、
電圧コンバータを駆動させる方法。
【請求項１２】
前記直近電圧を所定の時間間隔で更新する機能をさらに有する、請求項１０または１１に記載の電圧コンバータを駆動させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置に関する。より詳細に、本発明は電圧リファレンスの無いパルス密度変調方式の低電圧且つ高効率の電源装置に関する。
【背景技術】
【０００２】
電源ブロックは、高性能マイクロプロセッサシステムやモバイル電子機器などの先進のコンピューティングアーキテクチャにおける重要な構成要素である。特にＣＭＯＳ技術における性能とパワースケーリングを実現するために、電源電圧はここ数年で徐々に低下してきた。そのため、近閾値(ニアスレッシュルド)回路や準閾値(サブスレッシュルド)回路の開発は、低電力アプリケーションにおいて重要になってきている。これにより低出力電圧で小型、高効率の電圧コンバータの要求が高まっている。
【０００３】
最近のシステムオンチップ（ＳｏＣ）技術においては、様々な回路ブロックに供給するための複数電源システムが要求される。図１はエネルギー効率の良い近閾値(ニアスレッシュルド)論理回路を利用するシステムオンチップ電源システムの構成例を示す図である。
低電力アプリケーションのために、システムオンチップシステムは全システムにおいて１Ｖ電源を使用する。近閾値(ニアスレッシュルド)回路を利用するために、論理回路のために入力電圧１Ｖから出力電圧０．５Ｖの電力供給ができ且つ５０μＡ〜１０ｍＡの出力電流の範囲で且つ高電力効率を持つ電圧コンバータが要求される。
【０００４】
インダクタを利用するバック／ブーストコンバータに比較して、スイッチドキャパシタＤＣ−ＤＣコンバータは、当該回路機能を単一の集積回路チップに実装することが可能であるので、低電圧電源に好適である。
【０００５】
図２は、一定パルス密度（ＣＰＤ）で駆動される従来型スイッチドキャパシタＤＣ−ＤＣコンバータ（非特許文献１〜３参照）の回路図である。この電源装置では、固定されたクロック周期でスイッチドキャパシタを駆動させるために、ノンオーバラップクロック発生回路が使用される。ところが、図５の（ａ）に示すように、低電流に対して過剰なクロックパルスとなるために、出力電流が低下したときに極端な効率低下を引き起こす。
【０００６】
図３は、パルス密度変調（ＰＤＭ）のために電圧リファレンス（バンドギャップリファレンスまたはＤＡＣ）を利用する別の従来型スイッチドキャパシタＤＣ−ＤＣコンバータ（非特許文献４〜６参照）の回路図である。
この電源装置では、比較器と電圧リファレンスとを使用する。比較器によって出力電圧と基準電圧とを比較し、それに基いてパルス密度変調を行う。電圧リファレンスはオフチップ電源を使用することがあるが、そのオフチップ電圧リファレンスによって生じる電力損失が考慮されていない場合がある。加えて、一般に電源電圧１Ｖ以下の電圧リファレンスを設計するのは困難とされる。したがって、このような電源装置では、オンチップ電圧リファレンスを使用するために、余分な電力と大きな回路面積によってコストが高くつき、低電圧電源とするための回路設計が困難である。
【０００７】
さらに、特許文献１には、第一の値の電圧を第二の値の出力電圧に変換するための電圧コンバータ、出力電圧のフィードバックを受け取り且つ電圧モード制御ループを用いて出力電圧の上限値と下限値を評価して上限値と下限値とによって決定される第二の値近傍にコンバータの出力電圧を維持するためのパルス周波数変調ユニット、およびパルス周波数変調ユニットは出力電圧のフィードバックをフィルターにかけ、上限値と下限値を検出したときにフィルターでの符号の変化を検出し、符号変化の検出によってフィルターからの所定数のパルスをスキップして電圧コンバータをオフにするためのフィルターを備える装置を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開２００５／００１６０３号
【非特許文献】
【０００９】
【非特許文献１】H. Le, et al., "A 32nm Fully Integrated Reconfigurable Switched Capacitor DC-DC Converter Delivering 0.55W/mm2 at 81% Efficiency," ISSCC Dig. of Tech. Papers, pp. 210-211, Feb. 2010.
【非特許文献２】A. Richelli, et al., " A 1.2-to-8V Charge-Pump with Improved Power Efficiency for Non-Volatile Memories," ISSCC Dig. of Tech. Papers, pp. 522-523, Feb. 2007.
【非特許文献３】D. Somasekhar, et al., "Multi-phase 1GHz Voltage Doubler Charge-Pump in 32nm logic process," IEEE Symposium on VLSI Circuits, pp. 196-197, June, 2009.
【非特許文献４】J. Kwong, et al., "A 65nm Sub-Vt Microcontroller with Integrated SRAM and Switched-Capacitor DC-DC Converter," ISSCC Dig. of Tech. Papers, pp. 318-319, Feb. 2008.
【非特許文献５】Y. Ramadass, et al., "A 0.16mm2 Completely On-Chip Switched-Capacitor DC-DC Converter Using Digital Capacitance Modulation for LDO Replacement in 45nm CMOS," ISSCC Dig. of Tech. Papers, pp. 208-209, Feb. 2010.
【非特許文献６】T. V. Breussegem, and M. Steyaert, "A 82% Efficiency 0.5% Ripple 16-Phase Fully Integrated Capacitive Voltage Doubler," IEEE Symposium on VLSI Circuits, pp. 196-197, June, 2009.
【非特許文献７】A. J. Annema, et al., "A sub-1V Bandgap Voltage Reference in 32nm FinFET Technology," ISSCC Dig. of Tech. Papers, pp. 332-333, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は電圧リファレンスの無いパルス密度変調方式の低電圧且つ高効率の電源装置を提供することを課題とするものである。
【課題を解決するための手段】
【００１１】
本発明者は上記課題を解決するために検討した。その結果、従来の電圧リファレンスの代わりに、基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路を使用することによって、広い出力電流範囲において高い電力効率を実現できる電源装置を提供できることを見出した。本発明はこの知見に基いて完成するに至ったものである。
【００１２】
すなわち、本発明は以下のものを含む。
〔１〕  基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、  記憶された基準電圧の値と直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出するための電圧比較回路、  スイッチ制御回路、および
電圧コンバータを有する電源装置であって、
前記直近電圧は所定の時間間隔で更新され、  前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも１つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。
【００１３】
〔２〕  基準時における電源装置の出力電圧を基準電圧として記憶するための基準電圧記憶回路、  直近時における電源装置の出力電圧を直近電圧として記憶するための直近電圧記憶回路、  記憶された基準電圧の値と記憶された直近電圧の値とを比較して電圧差を検出するための電圧比較回路、  スイッチ制御回路、および  電圧コンバータを有する電源装置であって、
前記記憶される直近電圧は所定の時間間隔で更新され、  前記電圧差が所定の閾値を超えたときにスイッチ制御回路が少なくとも１つのパルスを発生し、該パルスによって電圧コンバータを駆動させ次いで基準時を再設定する、電源装置。
【００１４】
〔３〕  前記電圧コンバータが、スイッチドキャパシタ、バックレギュレータまたはブーストレギュレータである、〔１〕または〔２〕に記載の電源装置。
【００１５】
〔４〕  前記基準電圧記憶回路が、スイッチドキャパシタ、またはＡＤコンバータである、〔１〕〜〔３〕のいずれか１項に記載の電源装置。
【００１６】
〔５〕  前記基準電圧記憶回路は、さらに電圧加算機能、電圧減算機能、および／または電圧乗算機能を有する、〔１〕〜〔４〕のいずれか１項に記載の電源装置。
【００１７】
〔６〕  前記スイッチ制御回路は、基準時と直近時との時間差が所定時間を超えたときにもパルスを発生する、〔１〕〜〔５〕のいずれか１項に記載の電源装置。
【００１８】
〔７〕  前記電圧比較回路が、可変オフセット比較器である、〔１〕〜〔６〕のいずれか１項に記載の電源装置。
【００１９】
〔８〕  電圧比較回路とスイッチ制御回路との間に接続されるメモリー回路をさらに有する、〔１〕〜〔７〕のいずれか１項に記載の電源回路。
【００２０】
〔９〕  直近電圧を更新させる所定時間間隔は、電源装置の出力電流の値に応じて変えることができる、〔１〕〜〔８〕のいずれか１項に記載の電源装置。
【００２１】
〔１０〕  基準時における電源装置の出力電圧を基準電圧として記憶する機能、
記憶された基準電圧の値と、直近時における電源装置の出力電圧である直近電圧の値とを比較して電圧差を検出する機能、
前記電圧差が所定の閾値を超えたときに少なくとも１つのパルスを発生させる機能、
該パルスを電圧コンバータに送る機能、および
基準時を再設定する機能を有する、
電圧コンバータを駆動させる方法。
【００２２】
〔１１〕  基準時における電源装置の出力電圧を基準電圧として記憶する機能、
直近時における電源装置の出力電圧を直近電圧として記憶する機能、
記憶された基準電圧の値と、記憶された直近電圧の値とを比較して電圧差を検出する機能、
前記電圧差が所定の閾値を超えたときに少なくとも１つのパルスを発生させる機能、
該パルスを電圧コンバータに送る機能、および
基準時を再設定する機能を有する、
電圧コンバータを駆動させる方法。
〔１２〕  前記直近電圧を所定の時間間隔で更新する機能をさらに有する、〔１０〕または〔１１〕に記載の電圧コンバータを駆動させる方法。
【発明の効果】
【００２３】
本発明によれば、広い出力電流範囲において高い電力効率を実現できる、電圧リファレンス回路の無い電源装置を提供することができる。当該電源装置は、低電力アプリケーション用途に特に有用である。
【図面の簡単な説明】
【００２４】
【図１】エネルギー効率のよいシステムオンチップの電源の企画を示す図。
【図２】一定パルス密度（ＣＰＤ）方式で駆動される従来の電源装置を示す図。
【図３】パルス密度変調（ＰＤＭ）方式で駆動される従来の電源装置を示す図。
【図４】電圧リファレンスの無いパルス密度変調（ＶＲＬ−ＰＤＭ）方式で駆動される本発明の電源装置の一実施形態を示す図。
【図５】(ａ）ＣＰＤ方式、（ｂ）ＰＤＭ方式、および（ｃ）ＶＲＬ−ＰＤＭ方式、それぞれによる効率を示す図。
【図６】ＶＲＬ−ＰＤＭ方式で駆動される本発明に係るスイッチドキャパシタコンバータの動作タイミングを示す図。
【図７】ＣＰＤ方式で駆動される従来の電源装置およびＶＲＬ−ＰＤＭ方式で駆動される本発明の電源装置における、(ａ)パルス密度、（ｂ）出力電圧、および（ｃ）出力リップルの測定結果を示す図。
【図８】（１）ＣＰＤ方式で駆動される従来の電源装置の効率の測定結果、（２）ＰＤＭ方式で駆動される従来の電源装置の効率の推計結果、および（３）ＶＲＬ−ＰＤＭ方式で駆動される本発明の電源装置の効率の測定結果を示す図。
【図９】先行する最新式コンバータ〔１〕〜〔６〕および本発明の電源装置〔７〕、それぞれにおける、出力電流に対する効率の測定結果を示す図。
【図１０】（ａ）チップの一実施形態の顕微鏡写真、（ｂ）コアチップの配置、および（ｃ）性能概要を示す図。
【図１１】前記最新式コンバータおよび本発明の電源装置、それぞれにおける、出力電流に対する電力損失の測定結果を示す図。
【図１２】本発明の電源装置の一実施形態を示すブロック図。
【図１３】本発明の電源装置の他の実施形態を示すブロック図。
【図１４】本発明の電源装置の他の実施形態を示すブロック図。
【図１５】本発明の電源装置の他の実施形態を示すブロック図。
【図１６】本発明の電源装置の他の実施形態を示すブロック図。
【発明を実施するための形態】
【００２５】
次に本発明の実施形態を説明する。
本発明の電源装置は、基準電圧記憶回路、電圧比較回路、スイッチ制御回路、および電圧コンバータを有する。本発明の好ましい電源装置は、基準電圧記憶回路、直近電圧記憶回路、電圧比較回路、スイッチ制御回路、および電圧コンバータを有する。
【００２６】
本発明の電源装置における、基準電圧記憶回路は、基準時（Ｔ1）における電源装置の出力電圧を基準電圧として記憶するためのものである。該基準電圧記憶回路としては、スイッチドキャパシタやＡ／Ｄコンバータを挙げることができる。また、該基準電圧記憶回路は、電圧加算機能、電圧減算機能、および／または電圧乗算機能を有することができる。
【００２７】
本発明の電源装置は直近電圧記憶回路をさらに有することが好ましい。直近電圧記憶回路は、直近時における電源装置の出力電圧を直近電圧として記憶するためのものである。直近電圧は所定の時間間隔で更新される。該所定時間間隔は電源装置の出力電流の値に応じて変更することが好ましい。電源装置の出力電流が高いときには更新の時間間隔を短くすることが好ましい。通常、動作タイミング制御回路から、基準時（Ｔ1）、直近時または所定時間間隔を知らせる信号が発信される。直近電圧の値は、通常、所定時間間隔における更新のたびに、低下する。直近電圧記憶回路としては、スイッチドキャパシタやＡ／Ｄコンバータを挙げることができる。また、該直近電圧記憶回路は、電圧加算機能、電圧減算機能、および／または電圧乗算機能を有することが好ましい。
【００２８】
本発明の電源装置における、電圧比較回路は、前記基準電圧の値（ＶPAST）と前記直近電圧の値（ＶNOW）とを比較して電圧差（ΔＶ）を検出するものである。
この電圧差は、所定時間間隔における更新のたびに、増大する。そして、この電圧差は、所定の閾値を超えるようになる。この閾値は、電圧コンバータの性能、電源装置の出力電流の大きさなどに応じて決定することができる。
【００２９】
電圧差が所定の閾値を超えたとき、前記スイッチ制御回路から少なくとも１つのパルスが発生される。そのパルスは電圧コンバータをオンにして駆動させる。パルスを受け取った電圧コンバータは、先の基準電圧の値の付近に戻すように、電源装置の出力電圧を上げる。出力電圧が十分な大きさに達していない場合は、前記スイッチ制御回路が複数のパルスを発生させて、電圧コンバータの出力電圧を上昇させる。パルスの数は電源装置の出力電流の大きさなどに応じて決定することができる。また、出力電圧上昇の後に基準時が再設定される。そして、再設定された基準時における新しい基準電圧が前記基準電圧記憶回路に新たに記憶される。
前記スイッチ制御回路は、電圧差が所定の閾値を超えていない場合でも、基準時から所定の時間が経過した場合には、パルスを発生する。電圧記憶回路に記憶された基準電圧の値が時間の経過とともに漏電(リーク)等によって低下することがある。そのために、電圧比較回路が電圧差を過小に評価してしまうことがある。この所定時間を超えたときに発生するパルスによって、基準電圧のレベルを維持させ、時間経過に伴う電圧差の評価間違いを防ぐことができる。
【００３０】
〔実施形態１〕
図１２は、本発明の電源装置の一実施形態を示す略ブロック図である。図１２における電源装置は、ＤＣ−ＤＣコンバータ、電圧比較回路、ｎ個の電圧記憶回路、スイッチ制御回路、および動作タイミング制御回路を有する。なお、ｎは１以上の自然数である。
ＤＣ−ＤＣコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。ｎ個の電圧記憶回路はＤＣ−ＤＣコンバータの出力側に接続されている。電圧比較回路はｎ個の電圧記憶回路とＤＣ−ＤＣコンバータの出力側とに接続されている。スイッチ制御回路は電圧比較回路とＤＣ−ＤＣコンバータの入力側との間に接続されている。動作タイミング制御回路はｎ個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、ｎ個の電圧記憶回路、およびスイッチ制御回路に送られる。
【００３１】
第一番目の電圧記憶回路は、時間Ｔ1におけるＤＣ−ＤＣコンバータの出力電圧を第一基準電圧として記憶する。第ｎ番目の電圧記憶回路は、時間ＴnにおけるＤＣ−ＤＣコンバータの出力電圧を第ｎ基準電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、ＤＣ−ＤＣコンバータの直近の出力電圧の値（ＶNOW）とが比較される。第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、直近出力電圧の値（ＶNOW）との電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがＤＣ−ＤＣコンバータに送られる。パルスを受け取ったＤＣ−ＤＣコンバータは出力電圧を上昇させる。
【００３２】
〔実施形態２〕
図１３は、本発明の電源装置の一実施形態を示す略ブロック図である。図１３における電源装置は、ＤＣ−ＤＣコンバータ、電圧比較回路、ｎ個の電圧記憶回路、スイッチ制御回路、および動作タイミング制御回路を有する。なお、ｎは２以上の自然数である。
ＤＣ−ＤＣコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。ｎ個の電圧記憶回路はＤＣ−ＤＣコンバータの出力側に接続されている。電圧比較回路はｎ個の電圧記憶回路とＤＣ−ＤＣコンバータの出力側とに接続されている。スイッチ制御回路は電圧比較回路とＤＣ−ＤＣコンバータの入力側との間に接続されている。動作タイミング制御回路はｎ個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、ｎ個の電圧記憶回路、およびスイッチ制御回路に送られる。
【００３３】
第一番目の電圧記憶回路は、時間Ｔ1におけるＤＣ−ＤＣコンバータの出力電圧を基準電圧として記憶する。第ｎ番目の電圧記憶回路は、直近の時間ＴnにおけるＤＣ−ＤＣコンバータの出力電圧を第ｎ出力電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値（ＶPAST）と、直近の第ｎ出力電圧の値（ＶNOW）とが比較される。第一基準電圧の値（ＶPAST）と、直近の第ｎ出力電圧の値（ＶNOW）との電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがＤＣ−ＤＣコンバータに送られる。パルスを受け取ったＤＣ−ＤＣコンバータは出力電圧を上昇させる。
【００３４】
〔実施形態３〕
図１４は、本発明の電源装置の他の実施形態を示す略ブロック図である、図１４における電源装置は、ＤＣ−ＤＣコンバータ、ｎ個のスイッチドキャパシタ回路、可変オフセット比較器、スイッチ制御回路、および動作タイミング制御回路を有する。なお、ｎは１以上の自然数である。
ｎ個のスイッチドキャパシタ回路は、ＤＣ−ＤＣコンバータの出力側に接続されている。該ＤＣ−ＤＣコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。可変オフセット比較器は、ｎ個のスイッチドキャパシタ回路とＤＣ−ＤＣコンバータの出力側とに接続されている。スイッチ制御回路は可変オフセット比較器とＤＣ−ＤＣコンバータの入力側との間に接続されている。動作タイミング制御回路はｎ個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、ｎ個のスイッチドキャパシタ回路、およびスイッチ制御回路に送られる。
【００３５】
第一番目のスイッチドキャパシタ回路は、時間Ｔ1におけるＤＣ−ＤＣコンバータの出力電圧を第一基準電圧として記憶する。第ｎ番目のスイッチドキャパシタ回路は、時間ＴnにおけるＤＣ−ＤＣコンバータの出力電圧を第ｎ基準電圧として記憶する。比較器において、記憶された第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、ＤＣ−ＤＣコンバータの直近の出力電圧の値（ＶNOW）とが比較される。第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、直近出力電圧の値（ＶNOW）との電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがＤＣ−ＤＣコンバータに送られる。パルスを受け取ったＤＣ−ＤＣコンバータは出力電圧を上昇させる。
【００３６】
〔実施形態４〕
図１５は、本発明の電源装置の他の実施形態を示す略ブロック図である、図１５における電源装置は、ＤＣ−ＤＣコンバータ、ｎ個のＡ／Ｄコンバータ、可変オフセット比較器、スイッチ制御回路、および動作タイミング制御回路を有する。なお、ｎは１以上の自然数である。
ｎ個のＡ／Ｄコンバータは、ＤＣ−ＤＣコンバータの出力側に接続されている。該ＤＣ−ＤＣコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。可変オフセット比較器は、ｎ個のＡ／ＤコンバータとＤＣ−ＤＣコンバータの出力側とに接続されている。スイッチ制御回路は可変オフセット比較器とＤＣ−ＤＣコンバータの入力側との間に接続されている。動作タイミング制御回路はｎ個のＡ／Ｄコンバータに接続されている。クロック信号は、動作タイミング制御回路、ｎ個のＡ／Ｄコンバータ、およびスイッチ制御回路に送られる。
【００３７】
第一番目のＡ／Ｄコンバータは、時間Ｔ1におけるＤＣ−ＤＣコンバータの出力電圧を第一基準電圧として記憶する。第ｎ番目のＡ／Ｄコンバータは、時間ＴnにおけるＤＣ−ＤＣコンバータの出力電圧を第ｎ基準電圧として記憶する。比較器において、記憶された第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、ＤＣ−ＤＣコンバータの直近の出力電圧の値（ＶNOW）とが比較される。第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、直近出力電圧の値（ＶNOW）との電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがＤＣ−ＤＣコンバータに送られる。パルスを受け取ったＤＣ−ＤＣコンバータは出力電圧を上昇させる。
【００３８】
〔実施形態５〕
図１６は本発明の電源装置の他の実施形態を示す略ブロック図である、図１６における電源装置は、ＤＣ−ＤＣコンバータ、ｎ個の電圧記憶回路、電圧比較回路、スイッチ制御回路、メモリー回路、および動作タイミング制御回路を有する。なお、ｎは１以上の自然数である。ｎ個の電圧記憶回路は電圧加算機能、電圧減算機能または電圧乗算機能を有する。
ｎ個の電圧記憶回路は、ＤＣ−ＤＣコンバータの出力側に接続されている。該ＤＣ−ＤＣコンバータとして、キャパシタを利用したスイッチドキャパシタや、インダクタを利用したバックレギュレータ若しくはブーストレギュレータを使用することができる。電圧比較回路は、ｎ個の電圧記憶回路とＤＣ−ＤＣコンバータの出力側とに接続されている。メモリー回路は、電圧比較回路に接続されている。スイッチ制御回路はメモリー回路とＤＣ−ＤＣコンバータの入力側との間に接続されている。動作タイミング制御回路はｎ個の電圧記憶回路に接続されている。クロック信号は、動作タイミング制御回路、ｎ個の電圧記憶回路、およびスイッチ制御回路に送られる。
【００３９】
第一番目の電圧記憶回路は、時間Ｔ1におけるＤＣ−ＤＣコンバータの出力電圧を第一基準電圧として記憶する。第ｎ番目の電圧記憶回路は、時間ＴnにおけるＤＣ−ＤＣコンバータの出力電圧を第ｎ基準電圧として記憶する。電圧比較回路において、記憶された第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、ＤＣ−ＤＣコンバータの直近の出力電圧の値（ＶNOW）とが比較される。第一基準電圧の値または第ｎ基準電圧の値（ＶPAST）と、直近出力電圧の値（ＶNOW）との電圧差が所定の閾値を超えたときに、スイッチ制御回路からパルスがＤＣ−ＤＣコンバータに送られる。パルスを受け取ったＤＣ−ＤＣコンバータは出力電圧を上昇させる。
【実施例】
【００４０】
本発明の実施例を示すことによって本発明をより具体的に説明する。なお、これら実施例は本発明を説明するためのものであり、本発明の範囲をそれらによって限定するものではない。
【００４１】
図４は、本発明のＶＲＬ−ＰＤＭ方式の電源装置の一形態を示すものである。この電源装置では、異なる時間に出力電圧をサンプリングするために、２つのサンプリングクロックを使用した。クロックＣＫの立下りエッジに出力電圧をサンプリングし、それを直近電圧ＶNOWとした。更新クロックＣＫUPDATEの立下りエッジに出力電圧をサンプリングし、それを基準電圧ＶPASTとした。設定されたオフセット（ΔＶ）を有する比較器によってサンプリングされた基準電圧ＶPASTと直近電圧ＶNOWとを比較した。電圧差（ＶPAST−ＶNOW）がΔＶよりも大きい場合には、比較器においてスイッチクロックＣＫ＿ＳＷのパルスを発生させ、スイッチドキャパシタ（ＳＣ）マトリックスを駆動させる。更新クロックＣＫUPDATE発生器を使用することによって、クロックＣＫとスイッチクロックＣＫ＿ＳＷとから更新クロックＣＫUPDATEを発生させる。なお、クロックＣＫは当該回路のグローバルクロックである。
【００４２】
図２、３および４に示した３種の電源装置におけるパルス密度と効率との評価結果を図５に示す。固定パルス密度（ＣＰＤ）方式（ａ）は、低出力電流においてはパルス回数が過剰になり、そのために大きな電力損失を生じて、効率が大幅に低下した。パルス密度変調（ＰＤＭ）方式（ｂ）およびＶＲＬ−ＰＤＭ方式（ｃ）では、出力電流の変化に応じてパルス密度を調整する。図５に示すように方式（ｂ）および方式（ｃ）は、パルス密度が同じである。しかしながら、方式（ｃ）は、電圧リファレンスを使用していないので、電圧リファレンスのために必要な電力および面積オーバヘッドが省かれ、方式（ｂ）に比べて、効率が優れている。
【００４３】
図６は、ＶＲＬ−ＰＤＭ方式の本発明に係る電源装置の動作タイミングを示している。先ず、出力電圧がＣＫおよびＣＫUPDATEにおいてサンプリングされ、ＶNOWおよびＶPASTとしてそれぞれ記憶される。出力電圧ＯＵＴは出力電流の大きさに応じて低下する。図６(ａ)は出力電流が大きい場合を図６（ｂ）は出力電流が小さい場合をそれぞれ示している。ＶNOWはＣＫに同期した頻度でサンプリングされ、出力電圧ＯＵＴに追随する。電圧差（ＶPAST−ＶNOW）が比較器のオフセットΔＶよりも大きくなるたびに、ＣＫ＿ＳＷのパルスが発せられてスイッチドキャパシタマトリックスを駆動させる。ＣＫ＿ＳＷパルスの一周期後、ＣＫUPDATEのパルスがＣＫUPDATE発生器によって発せられて、再充電された出力電圧ＯＵＴが新しいＶPASTとして記憶される。
【００４４】
なお、ＣＫUPDATEが発せられる前に出力電圧を十分に充電するために、実際にはスイッチクロックＣＫ＿ＳＷは３連続パルスで行ったが、図６では単純化のために３連続パルスを一つのパルスで表現している。
出力電流が非常に低いかまたはまったく無い場合には、基準電圧ＶPASTを記憶しているサンプリングキャパシタでの漏れ電流が無視できず、記憶された基準電圧ＶPASTが次第に低下していくという問題が生じる。その結果、スイッチクロックＣＫ＿ＳＷが発せられないまま、出力電流のために出力電圧ＯＵＴが０Ｖに向かって連続的に低下する事態が生じることがある。この問題を解決する方法を図６（ｃ）に示す。図６（ｃ）では、安定的な出力電圧ＯＵＴを維持するために、３２周期のガードバンドを設けている。５ビットカウンターがＣＫUPDATE発生器の中に設置されている。３２周期の間に、電圧差（ＶPAST−ＶNOW）が比較器のオフセットΔＶを超えなかった場合には、スイッチクロックＣＫ＿ＳＷのパルスが自動的に発生し、その後にＣＫUPDATEのパルスが発生する。この方法によって、出力電圧ＯＵＴが次第に０Ｖに低下していくのが防がれ再充電される。
【００４５】
実施例のＶＲＬ−ＰＤＭ方式の電源装置は６５ｎｍＣＭＯＳプロセスで実現されている。この実施例で提供される電圧コンバータは２４０μｍ×３３０μｍの活動領域(アクティブ領域)を持っている。チップの顕微鏡写真と性能概要を図１０に示す。チップ領域を規制するためにこの回路設計では図４に示した４．７ｎＦのオフチップキャパシタＣ１とＣ２を使用した。実施例のＶＲＬ−ＰＤＭ方式はオンチップキャパシタＳＣマトリックスまたはオフチップキャパシタＳＣマトリックスの区別なく、どれにも容易に拡張できる。図７（ａ）はＶＲＬ−ＰＤＭ方式電源装置における出力電流とパルス密度の測定結果を示している。出力電流３ｍＡまではパルス密度が出力電流に対して直線的に比例して増加する。これはＰＤＭがうまく機能していることを示している。図７（ｂ）は、本発明の電源装置における出力電圧と出力電流との関係を示している。比較のために、図４に示したスイッチクロックＣＫ＿ＳＷをクロックＣＫにつなぎ、ＶＲＬ−ＰＤＭ方式のための制御ブロックを機能させないようにして、従来のＣＰＤ方式ＳＣ電源装置の性能評価を行った。比較器のオフセットΔＶは２５ｍＶに設定した。図７（ｃ）は、従来のＣＰＤ方式ＳＣ電源装置および本発明の電源装置における出力電流による出力リップルへの影響を示している。本発明のＶＲＬ−ＰＤＭ方式の電源装置ではパルス密度変調に伴うリップルの増加が２ｍＶ未満である。
【００４６】
図８は、本発明の電源装置と従来の電源装置おける出力電流の効率への影響を示している。従来のＰＤＭ方式のＳＣ電源装置の効率は、本発明の電源装置の実測効率から最新式の低電圧電電力ＢＧＲ（Band Gap Reference）回路（非特許文献７）によって消費される電力を差し引くことに基づく計算によって求めた。ここで、ＢＧＲ回路の電力は１４μＷであった。従来のＣＰＤ方式電源装置は、出力電流３ｍＡ未満において、著しい効率低下がみられた。一方、本発明の電源装置は、図７（ｂ）に示すように、０．４５Ｖの出力において、５０μＡ〜１０ｍＡの出力電流の範囲において効率が７３％以上を維持し、最大効率が８６％であった。本発明の電源装置によって、５０μＡ出力電流において、ＣＰＤ方式電源装置に比べて３．３倍の効率向上が達成できた。
【００４７】
図９（ａ）は、最新式スイッチドキャパシタ回路［１］〜［６］と本発明に係る電源装置［７］とにおける実測効率を示している。本発明に係るＶＲＬ−ＰＤＭ電源装置によれば、１００μＡ〜１０ｍＡの出力電流において最も高い効率が得られた。また、電圧リファレンスを省くことができ、それによって、図９（ｂ）に示すように、比較したなかで最小となる、１Ｖ入力電圧からの０．４５Ｖ出力電圧を実現できた。
【００４８】
図１１は、本発明のＶＲＬ−ＰＤＭ方式電源装置［７］と前記の最新式コンバータ［１］〜［６］とにおける出力電流に対する電力損失を示している。これらは図９（ａ）から計算した。本発明に係る電源装置は、ＶＲＬ−ＰＤＭ方式を採用しているので、出力電流１０μＡ〜１０ｍＡにおいて最も低い電力損失を達成している。
【産業上の利用可能性】
【００４９】
本発明の電源装置は、広い出力電流範囲において高い電力効率を実現でき、低電力アプリケーション用途に特に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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