(57)【要約】【課題】スーパージャンクション構造を構成するためのトレンチの先端での不純物層の結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制する。【解決手段】スーパージャンクション構造を構成するためのトレンチ２ａの長手方向の両先端部をトレンチ１３によって除去し、絶縁部材１５を配置した構造とする。これにより、トレンチ２ａ内をｐ型領域３で埋め込む際にトレンチ２ａの長手方向の両先端部に形成される結晶欠陥が除去された状態となる。したがって、この結晶欠陥を通じたリーク電流の発生を抑制することが可能となり、結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置とすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
前記半導体基板（１）の前記主表面（１ａ）側に形成され、一方向を長手方向とする複数のトレンチ（２ａ）がストライプ状に形成された第１導電型のドリフト層（２）と、
前記トレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、
前記ドリフト層（２）のうち前記トレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内に、前記半導体基板（１）の前記主表面（１ａ）側に配置される表面電極（１１）と前記裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備え、
前記トレンチ（２ａ）の前記長手方向の両先端部を含む領域に欠陥除去トレンチ（１３）が形成されていると共に、前記欠陥除去トレンチ（１３）の内部が絶縁部材（１５）にて埋め込まれていることを特徴とする縦型半導体素子を備えた半導体装置。
【請求項２】
前記欠陥除去トレンチ（１３）のうち前記トレンチ（２ａ）の前記長手方向と垂直方向となる側壁面には、第１導電型の側壁領域（１４）が形成されており、前記第２導電型領域（３）と該側壁領域（１４）とによるＰＮ接合が構成されていることを特徴とする請求項１に記載の縦型半導体素子を備えた半導体装置。
【請求項３】
前記欠陥除去トレンチ（１３）は、前記複数のトレンチ（２ａ）のすべてに跨るように形成されていることを特徴とする請求項１または２に記載の縦型半導体素子を備えた半導体装置。
【請求項４】
主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
前記半導体基板（１）の前記主表面（１ａ）側に形成され、一方向を長手方向とする複数のトレンチ（２ａ）がストライプ状に形成された第１導電型のドリフト層（２）と、
前記トレンチ（２ａ）内に埋め込まれた第２導電型領域（３）とを有し、
前記ドリフト層（２）のうち前記トレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内に、前記半導体基板（１）の前記主表面（１ａ）側に配置される表面電極（１１）と前記裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備えた半導体装置の製造方法であって、
前記半導体基板（１）の前記主表面（１ａ）に前記ドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に前記トレンチ（２ａ）の形成予定位置が開口するマスクを配置したのち、当該マスクを用いたエッチングにより、前記ドリフト層（２）に対して前記トレンチ（２ａ）を形成する工程と、
前記トレンチ（２ａ）内を埋め込むように、第２導電型層を成膜したのち、前記ドリフト層（２）が露出するように前記第２導電型層を平坦化することで、前記トレンチ（２ａ）内に前記第２導電型領域（３）を形成する工程と、
前記トレンチ（２ａ）の前記長手方向の両先端部をエッチングすることにより、前記トレンチ（２ａ）よりも深い欠陥除去トレンチ（１３）を形成することで、前記第２導電型領域（３）を形成する際に前記トレンチ（２ａ）の前記長手方向の両先端部に形成された結晶欠陥を除去する工程と、
前記欠陥除去トレンチ（１３）内を絶縁部材（１５）にて埋め込む工程と、を含んでいることを特徴とする縦型半導体素子を備えた半導体装置の製造方法。
【請求項５】
前記欠陥除去トレンチ（１３）を形成する工程を行ったのち、第１導電型不純物を斜めイオン注入することにより、前記欠陥除去トレンチ（１３）のうち前記トレンチ（２ａ）の前記長手方向と垂直方向となる側壁面に対して、第１導電型の側壁領域（１４）を形成する工程を含み、
前記絶縁部材（１５）にて埋め込む工程は、前記側壁領域（１４）を形成する工程の後で行うことを特徴とする請求項４に記載の縦型半導体素子を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）からなるスーパージャンクション構造を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置がある（例えば、特許文献１、２参照）。
【０００３】
図７は、スーパージャンクション構造の上面レイアウト図である。この図に示されるように、ｎ型ドリフト層Ｊ１内にストライプ状にｐ型領域Ｊ２が備えられることで、ｎ型ドリフト層Ｊ１のうちｐ型領域Ｊ２に挟まれた部分からなるｎ型領域Ｊ３とｐ型領域Ｊ２とによるスーパージャンクション構造が構成されている。ｐ型領域Ｊ２は、ｎ型ドリフト層Ｊ１に対してストライプ状のトレンチＪ４を形成したのち、このトレンチＪ４を埋め込むようにｐ型層をエピタキシャル成長させ、その後、ｎ型ドリフト層Ｊ１が露出するまでｐ型層を平坦化することで形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１３４４４１号公報
【特許文献２】特開２００７−１７３７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｎ型ドリフト層Ｊ１に形成したトレンチＪ４内をｐ型層で埋め込むときに、トレンチＪ４の先端部（図７中一点鎖線で囲んだ領域）に結晶欠陥が発生し、耐圧低下やリーク電流増加の要因となるという問題がある。
【０００６】
本発明は上記点に鑑みて、スーパージャンクション構造を構成するためのトレンチの先端での不純物層の結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、ドリフト層（２）のうちトレンチ（２ａ）の間に残された部分による第１導電型領域（２ｂ）とトレンチ（２ａ）内に形成された第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成され、このスーパージャンクション構造が構成された領域内に、半導体基板（１）の主表面（１ａ）側に配置される表面電極（１１）と裏面（１ｂ）側に配置される裏面電極（１２）との間に電流を流す縦型半導体素子を備えた半導体装置であって、トレンチ（２ａ）の長手方向の両先端部を含む領域に欠陥除去トレンチ（１３）が形成されていると共に、欠陥除去トレンチ（１３）の内部が絶縁部材（１５）にて埋め込まれていることを特徴としている。
【０００８】
このように構成された半導体装置では、トレンチ（２ａ）の長手方向の両先端部が欠陥除去トレンチ（１３）によって除去され、絶縁部材（１５）を配置した構造とされている。このため、トレンチ（２ａ）内を第２導電型領域（３）で埋め込む際にトレンチ（２ａ）の長手方向の両先端部に形成された結晶欠陥が除去された状態となる。したがって、この結晶欠陥を通じたリーク電流の発生を抑制することが可能となり、結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置とすることができる。
【０００９】
請求項２に記載の発明では、欠陥除去トレンチ（１３）のうちトレンチ（２ａ）の長手方向と垂直方向となる側壁面には、第１導電型の側壁領域（１４）が形成されており、第２導電型領域（３）と該側壁領域（１４）とによるＰＮ接合が構成されていることを特徴としている。
【００１０】
このように、欠陥除去トレンチ（１３）の側壁面に第１導電型の側壁領域（１４）を形成することにより、欠陥除去トレンチ（１３）の側壁面において、第２導電型領域（３）と側壁領域（１４）によるＰＮ接合が構成されるようにしている。このため、ＰＮ接合によって空乏領域を構成できるため、よりリーク電流が発生することを抑制できる。したがって、より結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置とすることができる。
【００１１】
例えば、請求項３に記載したように、欠陥除去トレンチ（１３）を複数のトレンチ（２ａ）のすべてに跨るように形成することができるが、これに限らず、欠陥除去トレンチ（１３）を複数に分割した構造としても良い。
【００１２】
請求項４に記載の発明は、請求項１に記載の半導体装置の製造方法に関する発明である。具体的には、半導体基板（１）の主表面（１ａ）にドリフト層（２）を形成する工程と、ドリフト層（２）の表面にトレンチ（２ａ）の形成予定位置が開口するマスクを配置したのち、当該マスクを用いたエッチングにより、ドリフト層（２）に対してトレンチ（２ａ）を形成する工程と、トレンチ（２ａ）内を埋め込むように、第２導電型層を成膜したのち、ドリフト層（２）が露出するように第２導電型層を平坦化することで、トレンチ（２ａ）内に第２導電型領域（３）を形成する工程と、トレンチ（２ａ）の長手方向の両先端部をエッチングすることにより、トレンチ（２ａ）よりも深い欠陥除去トレンチ（１３）を形成することで、第２導電型領域（３）を形成する際にトレンチ（２ａ）の長手方向の両先端部に形成された結晶欠陥を除去する工程と、欠陥除去トレンチ（１３）内を絶縁部材（１５）にて埋め込む工程と、を含んでいることを特徴としている。
【００１３】
このような製造方法により、請求項１に記載の半導体装置を製造できる。そして、トレンチ（２ａ）の長手方向の両先端部をエッチングすることにより、トレンチ（２ａ）よりも深い欠陥除去トレンチ（１３）を形成することで、第２導電型領域（３）を形成する際にトレンチ（２ａ）の長手方向の両先端部に形成された結晶欠陥を除去することができるため、上記請求項１に記載の効果を得ることができる。
【００１４】
請求項５に記載の発明は、請求項２に記載した半導体装置の製造方法に関する発明である。具体的には、欠陥除去トレンチ（１３）を形成する工程を行ったのち、第１導電型不純物を斜めイオン注入することにより、欠陥除去トレンチ（１３）のうちトレンチ（２ａ）の長手方向と垂直方向となる側壁面に対して、第１導電型の側壁領域（１４）を形成する工程を含み、絶縁部材（１５）にて埋め込む工程は、側壁領域（１４）を形成する工程の後で行うことを特徴としている。このように、側壁領域（１４）を斜めイオン注入によって形成することができる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の断面図である。
【図２】図１（ａ）、（ｂ）に示す半導体装置のスーパージャンクション構造のレイアウト図である。
【図３】図１に示す縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示した図である。
【図４】図３に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示した図である。
【図５】図４に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示した図である。
【図６】本発明の第２実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置におけるスーパージャンクション構造の上面レイアウトを示した図である。
【図７】従来のスーパージャンクション構造の上面レイアウト図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、縦型半導体素子として縦型ＭＯＳトランジスタを備えた半導体装置を例に挙げて説明する。図１（ａ）、（ｂ）は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の断面図である。また、図２は、図１（ａ）、（ｂ）に示す半導体装置のスーパージャンクション構造のレイアウト図である。図１（ａ）は、図２中のＡ−Ａ’断面図に対応し、図１（ｂ）は、図２中のＢ−Ｂ’断面図に対応している。以下、これらの図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。
【００１９】
図１（ａ）、（ｂ）に示す本実施形態の半導体装置には、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタが備えられている。図１（ａ）、（ｂ）に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ+型基板１の一面を主表面１ａ、その反対側の面を裏面１ｂとして、主表面１ａ上にはｎ型ドリフト層２が形成されている。
【００２０】
ｎ型ドリフト層２には、図２に示すように、一方向（図２の紙面左右方向）を長手方向とする短冊状とされたトレンチ２ａが長手方向と垂直な方向において等間隔に並べられて形成されている。そして、図１（ａ）、（ｂ）に示すようにトレンチ２ａ内を埋め込むようにｐ型領域３が形成されている。これにより、図１（ｂ）に示すように、ｎ型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域２ｂとし、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。
【００２１】
スーパージャンクション構造を構成するｎ型領域２ｂおよびｐ型領域３の厚みや幅（つまりトレンチ２ａの深さや幅）については任意に設定できる。例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ型領域２ｂおよびｐ型領域３の厚み（トレンチ２ａの深さ）が３０〜５０μｍとされ、ｎ型領域２ｂおよびｐ型領域３の幅は０．５〜１０μｍに設定される。また、ｎ型領域２ｂおよびｐ型領域３の不純物濃度についても任意であるが、ｎ型領域２ｂおよびｐ型領域３の幅を等しくする場合には、不純物濃度が等しくされ、例えば１．０×１０15〜１．０×１０17ｃｍ-3とされる。
【００２２】
ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ベース領域４が形成されている。このｐ型ベース領域４の表層部には、図１（ａ）、（ｂ）に示すようにｎ型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ+型領域５が形成されていると共に、図１（ａ）に示すようにｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域６が形成されている。
【００２３】
また、ｎ+型領域５およびｐ+型ベース領域４を貫通してｎ型領域２ｂやｐ型領域３に達するように、図１（ａ）の紙面垂直方向（図２の紙面上下方向）を長手方向としたトレンチ７が形成されていると共に、トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、さらにゲート絶縁膜８の表面にトレンチ７を埋め込むようにゲート電極９が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ７は、図２中には示していないが、スーパージャンクション構造を構成するためのトレンチ２ａの長手方向と垂直な方向を長手方向として延設されている。
【００２４】
また、トレンチゲート構造の上方にはゲート電極９を覆うように層間絶縁膜１０が形成されており、この層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極となる表面電極１１が形成されている。そして、ドレイン領域となるｎ+型基板１の裏面にドレイン電極となる裏面電極１２が形成され、縦型ＭＯＳトランジスタが構成されている。
【００２５】
さらに、各トレンチ２ａの両先端位置において、トレンチ２ａの先端位置を含めたトレンチ２ａの長手方向に対する垂直方向に伸びる欠陥除去用のトレンチ（欠陥除去トレンチ）１３が形成されている。トレンチ１３はトレンチ２ａよりも深くまで形成されており、トレンチ２ａに対してｐ型領域３を埋め込む際に形成された結晶欠陥がトレンチ１３によって除去された状態となっている。また、トレンチ１３の側壁面には、ｎ型不純物を注入したｎ型領域（側壁領域）１４が形成されている。このため、トレンチ２ａの先端位置において、ｐ型領域３とｎ型領域１４によるＰＮ接合が構成されている。そして、トレンチ１３内を埋め込むように絶縁部材１５が配置されている。
【００２６】
このような構造により、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置が構成されている。
【００２７】
続いて、このように構成される半導体装置の製造方法について、図３〜図５に示す半導体装置の製造工程を示した図を参照して説明する。ただし、本実施形態の半導体装置の製造方法は、基本的には従来と変わらないため、従来と異なる部分を主に説明する。なお、図３〜図５では、紙面左側がトレンチ２ａの長手方向に沿った断面での製造工程を示した図、紙面右側が半導体装置を上方から見たときの様子を示した図である。
【００２８】
〔図３（ａ）に示す工程〕
まず、単結晶シリコンなどで構成されたｎ+型基板１を用意する。次に、ｎ+型基板１の表面にｎ型ドリフト層２をエピタキシャル成長させる。そして、フォトリソグラフィ工程等によってトレンチ２ａの形成予定位置が開口するマスクをｎ型ドリフト層２の上に配置したのち、エッチングによりｎ型ドリフト層２に対してトレンチ２ａを形成する。その後、トレンチ２ａのエッチングの際に用いたマスクを除去する。
【００２９】
〔図３（ｂ）に示す工程〕
トレンチ２ａ内を埋め込むようにｐ型層をエピタキシャル成長させる。この後、ＣＭＰ（Chemical Mechanical Polishing）等によってｐ型層を平坦化する。これにより、ｐ型領域３が構成され、ｎ型ドリフト層２のうちトレンチ２ａの間に残された部分からなるｎ型領域２ｂとｐ型領域３からなるスーパージャンクション構造が構成される。なお、この行程におけるｐ型層のエピタキシャル成長時に、トレンチ２ａの先端位置においてｐ型層に結晶欠陥が発生する。
【００３０】
〔図４（ａ）に示す工程〕
スーパージャンクション構造が構成された基板上、つまりｎ型領域２ｂを含むｎ型ドリフト層２およびｐ型領域３の上にｐ型ベース領域４をエピタキシャル成長させる。
【００３１】
〔図４（ｂ）に示す工程〕
トレンチ１３の形成予定領域を開口させたマスクを用いてエッチングを行い、ｐ型ベース領域４の表面から、トレンチ２ａよりも深く、かつ、各トレンチ２ａの長手方向の両先端部を囲むように、トレンチ２ａの長手方向に対して垂直方向に伸びるトレンチ１３を形成する。これにより、トレンチ２ａの両先端部においてトレンチ２ａ内をｐ型領域３で埋め込む際に形成された結晶欠陥が除去される。
【００３２】
〔図５（ａ）に示す工程〕
トレンチ２ａを形成する際に用いたマスクを用いて、もしくは、そのマスクと同パターンのマスクを用いて、リン等のｎ型不純物をイオン注入し、トレンチ１３の側壁面にｎ型領域１４を形成する。そして、イオン注入に用いたマスクを除去する。
【００３３】
〔図５（ｂ）に示す工程〕
ＣＶＤ法によって酸化膜をデポジションするなどにより、トレンチ１３内を含めた基板表面全面に絶縁部材１５を成膜したのち、ＣＭＰ、ドライエッチング等によって絶縁部材１５を平坦化し、トレンチ１３内のみに残す。
【００３４】
この後は、イオン注入および活性化熱処理によるｎ+型領域５およびｐ+型コンタクト領域６の形成工程、トレンチエッチングによるトレンチ７の形成工程、ゲート酸化などによるゲート絶縁膜８の形成工程、ドープトＰｏｌｙ−Ｓｉの成膜およびパターニングによるゲート電極９の形成工程、層間絶縁膜１０の形成工程、層間絶縁膜１０のパターニングによるコンタクトホール形成工程、電極材料を配置した後にパターニングすることによる表面電極１１およびゲート配線の形成工程、裏面電極１２の形成工程を経ることにより、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
【００３５】
以上説明した半導体装置に備えられた縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ベース領域４の表層部にチャネルが形成されないため、表面電極１１と裏面電極１２の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてｐ型ベース領域４のうちトレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１１と裏面電極１２の間に電流を流すという動作を行う。
【００３６】
そして、このような構造の縦型ＭＯＳトランジスタを備えた半導体装置では、トレンチ２ａの長手方向の両先端部がトレンチ１３によって除去され、絶縁部材１５を配置した構造とされている。このため、トレンチ２ａ内をｐ型領域３で埋め込む際にトレンチ２ａの長手方向の両先端部に形成される結晶欠陥が除去された状態となる。したがって、この結晶欠陥を通じたリーク電流の発生を抑制することが可能となり、結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置とすることができる。
【００３７】
さらに、本実施形態では、トレンチ１３の側壁面にｎ型領域１４を形成することにより、トレンチ１３の側壁面において、ｐ型領域３とｎ型領域１４によるＰＮ接合が構成されるようにしている。このため、ＰＮ接合によって空乏領域を構成できるため、よりリーク電流が発生することを抑制できる。したがって、より結晶欠陥を要因とする耐圧低下やリーク電流増加を抑制できる半導体装置とすることができる。
【００３８】
（第２実施形態）
上記第１実施形態では、トレンチ２ａが長手方向において分断されていない構造について説明した。しかしながら、トレンチ２ａを形成したとき、残されたｎ型ドリフト層２が倒れることがあることから、トレンチ２ａを長手方向の途中で分断するという構造を採用するときがある。本実施形態では、このような構造の一例として、トレンチ２ａを長手方向中央位置において二つに分割した構造を採用する場合について説明する。なお、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図６は、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置におけるスーパージャンクション構造の上面レイアウトを示した図である。
【００４０】
この図に示されるように、本実施形態では、トレンチ２ａの長手方向中央位置にも、トレンチ１３およびｎ型領域１４を形成してある。すなわち、トレンチ２ａを長手方向中央位置で二つに分割した構造とする場合、その位置でもｐ型領域３を形成する際に結晶欠陥が形成されることになる。このため、本実施形態では、トレンチ２ａのうち分割した部分を含むようにトレンチ１３を形成している。
【００４１】
このように、トレンチ２ａを長手方向において分割する場合には、その分割される側の先端部も含むようにトレンチ１３を形成することで、その位置に形成される結晶欠陥を除去することが可能となる。これにより、第１実施形態と同様の効果を得ることが可能となる。
【００４２】
（他の実施形態）
上記各実施形態では、セル領域に構成されるトレンチ２ａのすべてを跨ぐようにトレンチ１３を形成しているが、トレンチ２ａのうちの一部のみの先端位置を含むようなトレンチ１３を形成するようにしても良い。つまり、トレンチ１３を長手方向において複数に分割した構造としても構わない。
【００４３】
上記実施形態では、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の長手方向とトレンチゲート構造を構成するトレンチ７の長手方向とが垂直となる場合を例に挙げて説明したが、必ずしも垂直とされている必要は無い。例えば、ｎ型領域２ｂとｐ型領域３の長手方向がトレンチ７の長手方向に対して平行とされていても良い。
【００４４】
また、上記実施形態では、ｎ+型領域５がソース領域として機能し、ｎ+型基板１がドレイン領域として機能する縦型ＭＯＳトランジスタを例に挙げて説明したが、ｎ+型基板１に代えてｐ+型基板を用いたＩＧＢＴについても、本発明を適用することができる。この場合、ｐ+型基板の表面に直接ｎ型ドリフト層２が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。また、縦型半導体素子として、トレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造の素子に限らず、ラテラル構造の素子であっても良い。また、反転型の半導体素子に限らず、蓄積型の半導体素子であっても構わない。
【００４５】
また、上記では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタやＩＧＢＴについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタやＩＧＢＴに対しても、本発明を適用することができる。
【００４６】
さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。
【符号の説明】
【００４７】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ型ドリフト層
２ａ  トレンチ
２ｂ  ｎ型領域
３    ｐ型領域
４    ｐ型ベース領域
５    ｎ+型領域
６    ｐ+型コンタクト領域
７    トレンチ
８    ゲート絶縁膜
９    ゲート電極
１０  層間絶縁膜
１１  表面電極
１２  裏面電極
１３  トレンチ（欠陥除去トレンチ）
１４  ｎ型領域（側壁領域）
１５  絶縁部材
【図１】
2012019088.tif 000003
【図２】
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【図３】
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【図４】
2012019088.tif 000006
【図５】
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【図６】
2012019088.tif 000008
【図７】
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