(57)【要約】【課題】ダミーゲートパターンを形成するためのレジストパターンが倒れることを抑制する。【解決手段】ダミーゲートパターン２２０は、複数の第１のダミーゲート電極２２２と、第２のダミーゲート電極２２４を備えている。第１のダミーゲート電極２２２は、ゲート電極１１２と同一方向を向いている。第２のダミーゲート電極２２４は、第１のダミーゲート電極２２２とは異なる方向、例えば直交する方向を向いており、第１のダミーゲート電極２２２を他の第１のダミーゲート電極２２２に接続している。本実施形態において全ての第１のダミーゲート電極２２２は、第２のダミーゲート電極２２４によって、他の第１のダミーゲート電極２２２に接続されている。【選択図】図１
2012023225.tif 000002
【特許請求の範囲】
【請求項１】
互いに並んで配置されており、かつ同一方向を向いている第１のゲート電極及び第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極の間に位置するダミーゲートパターンと、
を備え、
前記ダミーゲートパターンは、
前記第１のゲート電極と同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のダミーゲート電極の幅は、前記第１のダミーゲート電極の幅より広い半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のダミーゲート電極が延伸する方向で見た場合、前記複数の第１のダミーゲート電極は端部が互いに揃っており、
前記第２のダミーゲート電極は、互いに隣り合う２つの前記第１のダミーゲート電極の端部を接続する半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記第１のダミーゲート電極が延伸する方向で見た場合、前記複数の第１のダミーゲート電極は端部が互いに揃っており、
前記第２のダミーゲート電極は、互いに隣り合う２つの前記第１のダミーゲート電極の中央を接続する半導体装置。
【請求項５】
トランジスタのゲート電極を有する論理基本セルを同一の向きに複数配置する工程と、
前記論理基本セルの相互間に、ダミーゲートパターンを有するフィルセルを配置する工程と、
を備え、
前記ダミーゲートパターンは、
前記ゲート電極と同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置の設計方法。
【請求項６】
請求項５に記載の半導体装置の設計方法において、
前記第２のダミーゲート電極の幅は、前記第１のダミーゲート電極の幅より広い半導体装置の設計方法。
【請求項７】
論理部品の回路パターンの設計データである論理基本セルデータ、及びダミーゲートパターンを有するフィルセルの設計データであるフィルセルデータを記憶するセルデータ記憶部と、
前記論理基本セルデータ及び前記フィルセルデータを組み合わせることにより半導体装置の設計データを生成する設計処理部と、
を備え、
前記ダミーゲートパターンは、
互いに同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置の設計装置。
【請求項８】
コンピュータを半導体装置の設計装置として機能させるためのプログラムであって、
前記コンピュータに、
論理部品の回路パターンの設計データである論理基本セルデータ、及びダミーゲートパターンを有するフィルセルの設計データであるフィルセルデータを記憶する機能と、
前記論理基本セルデータ及び前記フィルセルデータを組み合わせることにより半導体装置の設計データを生成する機能と、
を実現させ、
前記ダミーゲートパターンは、
互いに同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を有するプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーゲートパターンを有する半導体装置、半導体装置の設計方法、半導体装置の設計装置、及びプログラムに関する。
【背景技術】
【０００２】
半導体装置の設計方法の一つに、例えば特許文献１に記載するように、スタンダードセル方式がある。スタンダードセル方式は、論理基本セルと、フィルセルとを用いて半導体装置を設計する方式である。論理基本セルは、２入力ＮＡＮＤ回路、インバータ回路、及びフリップフロップ回路などの論理部品の回路パターンであり、フィルセルは、論理部品間の隙間を埋めるためのパターンである。フィルセルには、ダミーゲートパターンが設けられている。特許文献１には、ダミーゲートパターンとして互いに平行に延伸している複数のパターンが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８８６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年は半導体装置の微細化が進んでいるため、ダミーゲートパターンの幅も狭くなっている。一方、ダミーゲートパターンに対応するレジストパターンを形成するとき、光近接効果によりレジストパターンの幅が設計幅より狭くなることがある。このような場合、ダミーゲートパターンに対応するレジストパターンが倒れ、半導体装置の欠陥の原因となることがあった。
【課題を解決するための手段】
【０００５】
本発明によれば、互いに並んで配置されており、かつ同一方向を向いている第１のゲート電極及び第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極の間に位置するダミーゲートパターンと、
を備え、
前記ダミーゲートパターンは、
前記第１のゲート電極と同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置が提供される。
【０００６】
本発明によれば、第１のダミーゲート電極は、第２のダミーゲート電極によって他の第１のダミーゲート電極に接続されている。このため、ダミーゲートパターンを形成するためのレジストパターンも、第１のダミーゲート電極及び第２のダミーゲート電極に対応するパターンを有することになる。従って、レジストパターンが倒れることが抑制される。
【０００７】
本発明によれば、トランジスタのゲート電極を有する論理基本セルを同一の向きに複数配置する工程と、
前記論理基本セルの相互間に、ダミーゲートパターンを有するフィルセルを配置する工程と、
を備え、
前記ダミーゲートパターンは、
前記ゲート電極と同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置の設計方法が提供される。
【０００８】
本発明によれば、論理部品の回路パターンの設計データである論理基本セルデータ、及びダミーゲートパターンを有するフィルセルの設計データであるフィルセルデータを記憶するセルデータ記憶部と、
前記論理基本セルデータ及び前記フィルセルデータを組み合わせることにより半導体装置の設計データを生成する設計処理部と、
を備え、
前記ダミーゲートパターンは、
互いに同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を備える半導体装置の設計装置が提供される。
【０００９】
本発明によれば、コンピュータを半導体装置の設計装置として機能させるためのプログラムであって、
前記コンピュータに、
論理部品の回路パターンの設計データである論理基本セルデータ、及びダミーゲートパターンを有するフィルセルの設計データであるフィルセルデータを記憶する機能と、
前記論理基本セルデータ及び前記フィルセルデータを組み合わせることにより半導体装置の設計データを生成する機能と、
を実現させ、
前記ダミーゲートパターンは、
互いに同一方向を向いている複数の第１のダミーゲート電極と、
前記第１のダミーゲート電極とは異なる方向を向いており、前記第１のダミーゲート電極を他の前記第１のダミーゲート電極に接続する第２のダミーゲート電極と、
を有するプログラムが提供される。
【発明の効果】
【００１０】
本発明によれば、ダミーゲートパターンを形成するためのレジストパターンが倒れることを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１に示した半導体装置の設計に用いる設計装置の機能構成を示すブロック図である。
【図３】図１に示した半導体装置の製造方法を説明する平面図である。
【図４】図１に示した半導体装置の製造方法を説明する平面図である。
【図５】図１に示した半導体装置の製造方法を説明する平面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、複数のゲート電極１１２（第１及び第２のゲート電極）及びダミーゲートパターン２２０を備えている。複数のゲート電極１１２は互いに並んで配置されており、かつ同一方向を向いている。ダミーゲートパターン２２０は、第１のゲート電極と第２のゲート電極の間に位置している。ダミーゲートパターン２２０は、複数の第１のダミーゲート電極２２２と、第２のダミーゲート電極２２４を備えている。第１のダミーゲート電極２２２は、ゲート電極１１２と同一方向を向いている。第２のダミーゲート電極２２４は、第１のダミーゲート電極２２２とは異なる方向、例えば直交する方向を向いており、第１のダミーゲート電極２２２を他の第１のダミーゲート電極２２２に接続している。本実施形態において全ての第１のダミーゲート電極２２２は、第２のダミーゲート電極２２４によって、他の第１のダミーゲート電極２２２に接続されている。ゲート電極１１２及びダミーゲートパターン２２０は、例えばポリシリコンにより形成されている。以下、詳細に説明する。
【００１４】
本実施形態に係る半導体装置は、スタンダードセル方式を用いて設計されている。具体的には、この半導体装置は、複数の論理基本セル１００の相互間にフィルセル２００を配置した部分を有している。この半導体装置の設計工程においては、まず複数の論理基本セル１００が配置された後、複数の論理基本セル１００の相互間にフィルセル２００が配置される。
【００１５】
論理基本セル１００は、２入力ＮＡＮＤ回路、インバータ回路、及びフリップフロップ回路などの論理部品の回路パターンであり、トランジスタ１１０及び配線２３０，２３２を有している。トランジスタ１１０は、ゲート電極１１２及びソース・ドレイン領域１１４を有している。配線２３０，２３２は一層目の配線層を構成する配線である。配線２３０はゲート電極１１２と直行する方向に延伸している。配線２３２は配線２３０からゲート電極１１２と平行な方向に分岐しており、トランジスタのソース・ドレイン領域１１４にコンタクト（図示せず）を介して接続している。
【００１６】
フィルセル２００はダミーゲートパターン２２０を有している。ダミーゲートパターン２２０は素子分離膜上に位置していてもよい。ダミーゲートパターン２２０の第１のダミーゲート電極２２２は、ゲート電極１１２と同様の形状を有している。そしてゲート電極１１２の延伸方向で見た場合、第１のダミーゲート電極２２２は、両端がゲート電極１１２の両端と同一の位置にある。すなわち複数の第１のダミーゲート電極２２２は、両端が揃っている。
【００１７】
第２のダミーゲート電極２２４は、互いに隣り合う２つの第１のダミーゲート電極２２２の端部を接続している。そして第２のダミーゲート電極２２４の幅は、第１のダミーゲート電極２２２の幅より広い。なお第１のダミーゲート電極２２２及びゲート電極１１２の幅は、ゲート電極１１２が形成されている層における最小の配線幅、例えば７０ｎｍ以下となっている。
【００１８】
図２は、図１に示した半導体装置の設計に用いる設計装置の機能構成を示すブロック図である。この設計装置は、セルデータ記憶部４１０、入力部４２０、設計処理部４３０、及び設計データ記憶部４４０を備えている。セルデータ記憶部４１０は、各種の論理基本セル１００の設計データ、及びフィルセル２００の設計データを記憶している。入力部４２０は、半導体装置の設計に必要な回路データなどが入力される。設計処理部４３０は、入力部４２０から入力されたデータに基づいて、セルデータ記憶部４１０が記憶している設計データを組み合わせることにより、半導体装置の設計データを生成する。設計データ記憶部４４０は、設計処理部４３０が生成した設計データを記憶する。
【００１９】
なお、図２に示した設計装置の各構成要素は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。設計装置の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置には様々な変形例がある。
【００２０】
次に、図３〜図５の平面図を用いて、図１に示した半導体装置の製造方法を説明する。まず図３に示すように、シリコン基板などの半導体基板１０に素子分離膜２０を形成する。素子分離膜２０は、トランジスタ１１０が形成される領域を他の領域から分離する。そして、半導体基板１０のうちトランジスタ１１０が形成される領域に、ゲート絶縁膜（図示せず）を形成する。
【００２１】
次いで図４に示すように、ゲート絶縁膜上及び素子分離膜２０上に、ゲート電極となる導電膜３０、例えばポリシリコン膜を形成する。次いで導電膜３０上にレジスト膜を形成し、このレジスト膜を露光及び現像する。これにより、導電膜３０上にはレジストパターン３１０，３２０が形成される。レジストパターン３１０はゲート電極１１２と同様の平面形状を有しており、レジストパターン３２０はダミーゲートパターン２２０と同様の平面形状を有している。具体的には、レジストパターン３２０は、第１のダミーゲート電極２２２に対応しているパターン３２２と、第２のダミーゲート電極２２４に対応しているパターン３２４を有している。このため、レジストパターン３２０は倒れにくくなっている。
【００２２】
次いで図５に示すように、レジストパターン３１０，３２０をマスクとして導電膜３０をエッチングする。これにより導電膜３０は選択的に除去され、ゲート電極１１２及びダミーゲートパターン２２０が形成される。
【００２３】
その後、ソース・ドレイン領域１１４を形成する。このとき、必要に応じてエクステンション領域及びサイドウォールを形成しても良い。次いで、層間絶縁膜、ビア、及び配線２３０，２３２を形成する。
【００２４】
次に、本実施形態の効果について説明する。本実施形態によれば、第１のダミーゲート電極２２２は、第２のダミーゲート電極２２４によって他の第１のダミーゲート電極２２２に接続されている。このため、ダミーゲートパターン２２０を形成するためのレジストパターン３２０も、第１のダミーゲート電極及び第２のダミーゲート電極に対応するパターン３２２，３２４を有することになる。従って、レジストパターン３２０が倒れることを抑制できる。
【００２５】
また、第２のダミーゲート電極２２４は、第１のダミーゲート電極２２２の幅よりも広い。このため、パターン３２４の幅も広くなるため、レジストパターン３２０が倒れることをさらに抑制できる。
【００２６】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を示す平面図である。本実施形態に係る半導体装置は、第２のダミーゲート電極２２４が、互いに隣り合う２つの第１のダミーゲート電極２２２の中央を接続している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００２７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００２８】
１０ 半導体基板
２０ 素子分離膜
３０ 導電膜
１００ 論理基本セル
１１０ トランジスタ
１１２ ゲート電極
１１４ ソース・ドレイン領域
２００ フィルセル
２２０ ダミーゲートパターン
２２２ ダミーゲート電極
２２４ ダミーゲート電極
２３０ 配線
２３２ 配線
３１０ レジストパターン
３２０ レジストパターン
３２２ パターン
３２４ パターン
４１０ セルデータ記憶部
４２０ 入力部
４３０ 設計処理部
４４０ 設計データ記憶部
【図１】
2012023225.tif 000003
【図２】
2012023225.tif 000004
【図３】
2012023225.tif 000005
【図４】
2012023225.tif 000006
【図５】
2012023225.tif 000007
【図６】
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