(57)【要約】【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。【選択図】図３
2012019063.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に沿うように層状に広がる電源シート状配線と、
前記主表面に沿うように、前記主表面に交差する方向に関して前記電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線と、
前記主表面上に形成され、前記主表面内の一の方向に延在する電源配線と、
前記主表面上に形成され、前記一の方向に沿う方向に延在し、前記電源配線と一定の距離を隔てて形成された接地配線とを備え、
前記電源シート状配線は、前記電源配線と電気的に接続されており、
前記接地シート状配線は、前記接地配線と電気的に接続されている、半導体装置。
【請求項２】
前記電源シート状配線と前記接地シート状配線とは少なくとも一部が平面視において重なっており、
前記電源シート状配線と前記接地シート状配線との間に、誘電体層が配置されている、請求項１に記載の半導体装置。
【請求項３】
前記誘電体層は、窒化珪素、酸化アルミニウム、酸化タンタル、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、シリケイト、アルミネート、ハフニウムシリケート、酸窒化ハフニウムアルミニウム、酸化イットリウムからなる群から選択される少なくとも１種を含む、請求項２に記載の半導体装置。
【請求項４】
前記電源シート状配線と、前記接地シート状配線とのいずれか一方と同一レイヤで形成された第１パッド電極および第２パッド電極と、
前記第１パッド電極と同一レイヤで形成されている、前記電源シート状配線および前記接地シート状配線のいずれか一方と、前記第１パッド電極とを接続する第１の配線部と、
前記第２パッド電極に接続され、前記第１パッド電極と同一レイヤで形成されている第２の配線部と、
前記電源シート状配線と前記接地シート状配線とのいずれか他方と同一レイヤで形成され、前記電源シート状配線と前記接地シート状配線とのいずれか他方と接続されるとともに、前記第２の配線部と平面視で重なる位置に配置された第３の配線部と、
前記第２の配線部と前記第３の配線部との間から、前記第１の配線部と接する領域にまで延び、少なくとも前記第１の配線部の表面の一部を露出させる第１の貫通孔と、前記第２の配線部と前記第３の配線部とを繋ぐ複数の第２の貫通孔とが形成された層間絶縁膜と、
前記第１および第２の貫通孔の内部を充填する導電体とを備え、
前記第２の貫通孔の数は、前記第１の貫通孔の数より多い、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記電源シート状配線から前記接地シート状配線に交差するように延び、前記電源シート状配線と前記電源配線とを電気的に接続する導電体を備え、
前記導電体は、前記接地シート状配線に形成された貫通孔を通るように配置されている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記電源シート状配線は、平面視における内部に複数の開口を有している、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記電源シート状配線において前記電源配線と電気的に接続された接続部の平面視における密度は、前記電源シート状配線において局所的に異なっている、請求項１〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、電源配線と接地配線とを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の高性能化に伴い、小型化、高集積化が進められている。小型化や高集積化のために、電源を供給するための配線が占める面積を削減する目的で、多層配線構造を有する半導体集積回路が主流となっている。
【０００３】
多層配線構造を有する半導体集積回路においては、半導体基板の主表面上のスタンダードセルを構成する電源配線領域（高電位を負荷する配線領域）と接地配線領域（接地する配線領域）とが、それぞれ半導体基板よりも上層に形成された電源配線や接地配線と電気的に接続される。上記の構成は、たとえば特開２０１０−３４４０７号公報（特許文献１）、特開２００８−１８２０５８号公報（特許文献２）、および特開２００４−２９６６９５号公報（特許文献３）に開示されている。
【０００４】
上記の特許文献における半導体装置ではいずれも、上層に存在する、たとえば電源配線や接地配線が長尺形状を有している。また下層（半導体基板の主表面上）におけるスタンダードセルを構成する電源配線領域や接地配線領域などについても、長尺形状を有している。そして上層の配線と下層の配線とが、各層の間を電気的に接続するビア（コンタクト部）により電気的に接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−３４４０７号公報
【特許文献２】特開２００８−１８２０５８号公報
【特許文献３】特開２００４−２９６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の各特許文献の半導体装置が示すように、従来、多層配線構造を有する半導体装置の上層に存在する、たとえば電源配線や接地配線は、平面視において長尺形状を有し、これらの長尺形状の配線が延在する方向に応じて、各配線が使い分けられていた。たとえば平面視において第１の方向（横方向）に延在する配線が、半導体装置の最上層に形成され、当該配線が電源配線となる。また最上層の直下には、平面視において第２の方向（縦方向）に延在する配線が形成され、当該配線が接地配線となる。このように性質の異なる長尺形状の配線を、平面視における延在方向に応じて分けて配置するよう設計することが、慣習となっていた。
【０００７】
しかし、半導体装置の小型化や高集積化が進み、各配線の寸法や、各配線に電気信号を供給するパッドの寸法が微細化すると、パッドと配線との接続部における断面積が小さくなることがある。すると、当該パッドと配線との間における電気抵抗が大きくなる結果、電圧ドロップが大きくなる可能性がある。つまり当該半導体装置の供給電力が低下する可能性がある。
【０００８】
また上記の断面積が小さくなった領域において、電流値が局所的に大きくなることがある。するとマイグレーション（migration）と呼ばれる、配線の故障を起こす可能性がある。
【０００９】
近年の半導体装置は、コア電源の低電圧化が進んでおり、これに伴い、電圧ドロップを低減すること、および電源電圧を安定化することが極めて重要となっている。たとえばコア電源の電圧値は従来３．３Ｖが主流だったのに対し、最近は１．２Ｖ程度にまで低下している。一方で近年の半導体装置における動作電流は従来の半導体装置と同様の１Ａ以上であることが多い。したがって電圧ドロップを小さくし、半導体装置の電圧安定化、供給電力の安定化を図ることが困難となっている。
【００１０】
本発明は、以上の問題に鑑みなされたものである。その目的は、電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、マイグレーションの発生を抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、主表面を有する半導体基板と、主表面に沿うように層状に広がる電源シート状配線と、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線と、主表面上に形成され、主表面内の一の方向に延在する電源配線と、主表面上に形成され、一の方向に沿う方向に延在し、電源配線と一定の距離を隔てて形成された接地配線とを備えている。上記電源シート状配線は、電源配線と電気的に接続されており、接地シート状配線は、接地配線と電気的に接続されている。
【発明の効果】
【００１２】
本発明によれば、層状に広がる電源シート状配線および接地シート状配線を備えることで、これらの配線とパッドとの間を接続する接続部の断面積を充分大きくすることができる。このため、当該接続部での電気抵抗値が低減され、トータルでの電圧ドロップ、マイグレーションの発生が抑制される。また本発明によれば、従来の長尺形状の電源配線よりも当該電源シート状配線などの断面積が大きくすることができるため、この点からも結果的に電圧ドロップやマイグレーションの発生が抑制される。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態に係る半導体装置の概略図である。
【図２】図１の半導体チップの上下方向に積層される各配線層の構成の概略断面図である。
【図３】本実施の形態１の半導体装置の、電源シート状配線と接地シート状配線との構成を示す概略模式図である。
【図４】図３の電源シート状配線の平面視における態様を示す概略図である。
【図５】図３の接地シート状配線の平面視における態様を示す概略図である。
【図６】本実施の形態１の積層構造の最上の配線層における配線態様の一部を示す概略平面図である。
【図７】本実施の形態１の積層構造の、図６に示した配線層の直下に配置される配線層における配線態様の一部を示す概略平面図である。
【図８】図６の配線層の態様をより詳細に図示した概略平面図である。
【図９】図７の配線層の態様をより詳細に図示した概略平面図である。
【図１０】図２の最下部の配線層の態様を図示した概略平面図である。
【図１１】本実施の形態１の比較用としての、参考例の半導体装置における積層構造の最上の配線層における配線態様の一部を示す概略平面図である。
【図１２】本実施の形態２の半導体装置の、電源シート状配線と接地シート状配線との構成を示す概略模式図である。
【図１３】本実施の形態３の半導体装置における、図２と同様の、半導体チップの上下方向に積層される各配線層の構成の概略断面図である。
【図１４】本実施の形態４の半導体装置の、電源シート状配線と接地シート状配線との構成を示す概略模式図である。
【図１５】本実施の形態５の一例における、電源シート状配線と接続する貫通ビアの配置を示す概略平面図である。
【図１６】本実施の形態５の一例における、接地シート状配線と貫通ビアとの配置を示す概略平面図である。
【図１７】本実施の形態５の、図１５と異なる他の例における、電源シート状配線と接続する貫通ビアの配置を示す概略平面図である。
【図１８】本実施の形態５の、図１６と異なる他の例における、接地シート状配線と貫通ビアとの配置を示す概略平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。
【００１５】
（実施の形態１）
まず、本実施の形態としての半導体装置の全体について説明する。
【００１６】
図１を参照して、本実施の形態の半導体装置（ＳｏＣ：System-on-a-Chip）は、パッケージ基板ＰＳＢと、半導体チップＳＣ（半導体基板）とモールド樹脂ＲＳＮと、ボールＢＬとを有するＢＧＡ（Ball Grid Array package）である。
【００１７】
パッケージ基板ＰＳＢは、たとえば窒化珪素や窒化アルミニウムなどの、熱伝導性に優れたセラミックス材料から構成された、たとえば平板形状の構造体であることが好ましい。半導体チップＳＣは、たとえばシリコンの単結晶（シリコンウェハ）を基板として用いた半導体基板からなる。半導体チップＳＣの一方の主表面（図１における上側の主表面）上には、多層配線構造や回路素子など、半導体集積回路を構成する多数の構造が形成されている。
【００１８】
パッケージ基板ＰＳＢと半導体チップＳＣの上側の主表面上には、パッドＰＤが形成されている。パッドＰＤは、半導体チップＳＣ上に形成される集積回路中の配線などに所望の電圧を印加するために、金属薄膜が露出された領域である。したがってパッドＰＤは、半導体チップＳＣ上に形成される集積回路中の配線などと電気的に接続される。
【００１９】
なお半導体チップＳＣやパッケージ基板ＰＳＢの主表面上には、複数のパッドＰＤがたとえば２列並ぶように配置されている。しかしこれらのパッドＰＤが並列配置される列の数や、各列に配置されるパッドの個数は任意である。
【００２０】
図１中に点線で示すモールド樹脂ＲＳＮは、たとえばエポキシ樹脂などの樹脂材料からなる。モールド樹脂ＲＳＮは、パッケージ基板ＰＳＢと半導体チップＳＣとの一方の主表面（図１における上側の主表面）上に形成された集積回路などを上方から覆うように配置される。
【００２１】
このようにすれば、半導体チップＳＣやパッケージ基板ＰＳＢの上側の主表面は、モールド樹脂ＲＳＮにより封止された状態となる。このため、半導体チップＳＣ上に形成された微細な回路が、パーティクルや水分などの異物の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。また、当該回路が光の影響を受けて正常な動作が妨げられるなどの不具合を抑制することができる。さらに半導体チップＳＣがモールド樹脂ＲＳＮに覆われるため、半導体チップＳＣの回路と外部との絶縁性を確保することができる。
【００２２】
図１の半導体装置は、外部回路が形成された、図示しない他の基板の上に載置されることにより、当該他の基板と一体化された状態で使用され、はんだからなるボールＢＬにおいて当該外部回路と電気信号の入出力を行ないながら作動する。
【００２３】
パッケージ基板ＰＳＢの主表面上のパッドＰＤは、パッケージ基板ＰＳＢの一方の主表面から他方の主表面（図１における下側の主表面）に達するようにパッケージ基板ＰＳＢを貫通する導電部により、ボールＢＬと電気的に接続される。さらにパッケージ基板ＰＳＢのパッドＰＤと半導体チップＳＣのパッドＰＤとは、金属製のワイヤＷＲにより電気的に接続される。
【００２４】
以上のような構成を有するため、ボールＢＬから半導体装置の内部に入力される電気信号は、パッケージ基板ＰＳＢの内部の導電部を通ってパッケージ基板ＰＳＢのパッドＰＤに達する。さらにワイヤＷＲにより半導体チップＳＣのパッドＰＤに到達し、半導体チップＳＣの集積回路へと入力する。以上の経路により、半導体装置の載置される基板と、半導体チップＳＣの集積回路との電気信号の入出力がなされる。
【００２５】
図２を参照して、半導体チップＳＣの下側の主表面と上側の主表面との間には多数の配線層が積層されている。これらの配線層は多層配線構造を構成し、集積回路の一部となっている。具体的には、たとえばシリコンの単結晶からなる半導体基板ＳＵＢの一方の主表面（図２における上側の主表面）上に、配線層Ｌ１、貫通層ＶＬ１２、配線層Ｌ２、貫通層ＶＬ２３、配線層Ｌ３、貫通層ＶＬ３４、配線層Ｌ４、貫通層ＶＬ４５、配線層Ｌ５、貫通層ＶＬ５６、配線層Ｌ６、貫通層ＶＬ６７、配線層Ｌ７、貫通層ＶＬ７８、配線層Ｌ８、貫通層ＶＬ８９、配線層Ｌ９がこの順に積層されている。これらの配線層はいずれも、半導体チップＳＣの主表面に沿うように形成されている。そして積層構造の最上層である配線層Ｌ９上を覆うようにモールド樹脂ＲＳＮが配置される。
【００２６】
配線層Ｌ１には、集積回路を構成する金属配線Ｍ１が形成され、貫通層ＶＬ１２には、貫通ビアＶＡ１２が形成される。他の配線層Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９にも同様に金属配線Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９が形成される。他の貫通層ＶＬ２３、ＶＬ３４、ＶＬ４５、ＶＬ５６、ＶＬ６７、ＶＬ７８、ＶＬ８９にも同様に貫通ビアＶＡ２３、ＶＡ３４、ＶＡ４５、ＶＡ５６、ＶＡ６７、ＶＡ７８、ＶＡ８９が形成される。
【００２７】
たとえば金属配線Ｍ９と金属配線Ｍ８とは、これらの間に挟まれた貫通ビアＶＡ８９により電気的に接続される。これは貫通ビアＶＡ８９は、貫通層ＶＬ８９を構成する絶縁層に形成された貫通孔の内部を充填する、金属などの導電体により構成されるためである。他の金属配線同士を接続する各貫通ビアについても同様である。
【００２８】
金属配線Ｍ１〜Ｍ９は、たとえばアルミニウムや銅、あるいはこれらの合金からなる金属薄膜から構成される。貫通ビアＶＡ１２〜ＶＡ８９についても同様である。
【００２９】
なお図２においては金属配線はＭ１からＭ９まで合計９層存在するが、積層される金属配線の数は任意である。
【００３０】
ここで配線層Ｌ１から配線層Ｌ７までは、半導体チップＳＣの集積回路の主要部分を構成する回路領域である。これに対して配線層Ｌ８および、最上層である配線層Ｌ９は、半導体チップＳＣの電源配線と接地配線とを構成する回路領域である。配線層Ｌ８および配線層Ｌ９は、他の配線層よりも上下方向の厚みが大きくなっている。
【００３１】
また配線層Ｌ１のうち、平面視において金属配線Ｍ１が形成されない領域には絶縁膜ＩＩ１が形成される。貫通層ＶＬ１２のうち、平面視において貫通ビアＶＡ１２が形成されない領域には絶縁膜ＩＩ１２が形成される。他の配線層Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９にも同様に絶縁膜ＩＩ２、ＩＩ３、ＩＩ４、ＩＩ５、ＩＩ６、ＩＩ７、ＩＩ８、ＩＩ９が形成される。他の貫通層ＶＬ２３、ＶＬ３４、ＶＬ４５、ＶＬ５６、ＶＬ６７、ＶＬ７８、ＶＬ８９にも同様に絶縁膜ＩＩ２３、ＩＩ３４、ＩＩ４５、ＩＩ５６、ＩＩ６７、ＩＩ７８、ＩＩ８９が形成される。これらの絶縁膜は、たとえばシリコン酸化膜、シリコン窒化膜から形成されることが好ましい。
【００３２】
なお図２は半導体チップＳＣの内部に存在する各配線層の構成のみを示した断面図である。つまり、各配線層に形成される金属配線Ｍ１などは複数種類存在し、必ずしも各配線層に形成される金属配線Ｍ１などを一義的に定義できない。つまり必ずしも実際に図２に示すように最上層から最下層まで配線層が直線状に均一に積層された構成が存在するとは限らない。図２中ではたとえば金属配線Ｍ１などの金属配線は、配線層Ｌ１に形成される金属配線の総称として図示している。また、配線層Ｌ１〜Ｌ７については、図２ではすべて同じ方向（紙面に垂直な方向）に各配線が延びるように模式的に図示されているが、実際には隣接する配線層についてはそれぞれの層に形成された配線の延在方向が異なる（たとえば直交する）ようになっている。また、配線層Ｌ８およびＬ９については、後述するようにシート状に平面的に広がった配線が形成されている。
【００３３】
図３を参照して、配線層Ｌ９には電源シート状配線ＰＰＷＲが形成されている。電源シート状配線ＰＰＷＲとは、配線層Ｌ９の金属配線Ｍ９の一部であり、配線層Ｌ９の主表面に沿うように層状に広がる金属配線である。言い換えれば、電源シート状配線ＰＰＷＲは、平面視において配線層Ｌ９の、半導体基板ＳＵＢの主表面に沿う方向に関する大部分（主要な面積分）を占めるように広範囲に広がるように一体に形成されている。たとえば電源シート状配線ＰＰＷＲは、配線層Ｌ９のうち、半導体基板ＳＵＢの主表面に沿った方向に関する面積の大部分（たとえば５０％以上）を占めるように形成されている。
【００３４】
また配線層Ｌ８には接地シート状配線ＰＧＮＤが形成されている。接地シート状配線ＰＧＮＤは、配線層Ｌ８の金属配線Ｍ８の一部であり、配線層Ｌ８の主表面に沿うように層状に広がる金属配線である。つまり接地シート状配線ＰＧＮＤは、電源シート状配線ＰＰＷＲに対して、半導体基板ＳＵＢの主表面に交差する方向（図３の上下方向）に関して電源シート状配線ＰＰＷＲと一定の距離を隔てて層状に広がる。さらに言い換えれば、接地シート状配線ＰＧＮＤは、平面視において配線層Ｌ８の、半導体基板ＳＵＢの主表面に沿う方向に関する主要な面積分を占めるように広範囲に広がるように一体に形成されている。たとえば電源シート状配線ＰＰＷＲは、配線層Ｌ８のうち、半導体基板ＳＵＢの主表面に沿った方向に関する面積の大部分（たとえば５０％以上）を占めるように形成されている。
【００３５】
配線層Ｌ９と配線層Ｌ８との間には、図示しない貫通層ＶＬ８９が配置されている。上記の電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとは少なくとも一部が平面視において重なっていることが好ましい。また、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとの領域のうち大部分において、両者が平面視において重なっていることが好ましい。
【００３６】
ここで電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとの領域のうち大部分が重なっているとは、たとえば両者の平面視における面積のうち５０％以上の部分が互いに重なっていることを言うものとする。
【００３７】
貫通層ＶＬ８９のうち、たとえば電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとが平面視において重なった領域には、誘電体層ＤＬＳが配置されている。誘電体層ＤＬＳは、窒化珪素、酸化アルミニウム、酸化タンタル、酸化ランタン、酸化ハフニウム、酸化ジルコニウム、シリケイト、アルミネート、ハフニウムシリケート、酸窒化ハフニウムアルミニウム、酸化イットリウムからなる群から選択される少なくとも１種を含むことが好ましい。ただし誘電体層ＤＬＳは、貫通層ＶＬ８９のうち、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとが平面視において互いに重ならない領域において配置されていてもよい。
【００３８】
誘電体層ＤＬＳが、特に平面視において電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤと重なる位置に配置されれば、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤと誘電体層ＤＬＳとから構成される部分は、半導体装置全体の中で容量を構成することになる。
【００３９】
図３〜図５を参照して、電源シート状配線ＰＰＷＲから接地シート状配線ＰＧＮＤに向かうように、貫通ビアＶＡ８９が延びる。貫通ビアＶＡ８９は図３に示す電源シート状配線ＰＰＷＲとの接続部において電気的に接続されている。貫通ビアＶＡ８９は、接地シート状配線ＰＧＮＤの一部に設けられたパターンＰＴＮと呼ばれる貫通穴を通ってさらに下層の方へ延在する。貫通ビアＶＡ８９の下方には上記の貫通ビアＶＡ７８、ＶＡ６７などが延びるが、これらを図３では貫通ビアＶＡと総称している。そして当該貫通ビアＶＡは、配線層Ｌ１の電源配線ＰＷＲに達する。配線層Ｌ１の電源配線ＰＷＲは、金属配線Ｍ１の一部である。このようにして、配線層Ｌ９の電源シート状配線ＰＰＷＲと配線層Ｌ１の電源配線ＰＷＲとが、電気的に接続される。
【００４０】
また、接地シート状配線ＰＧＮＤから配線層Ｌ１に向かうように、貫通ビアＶＡ７８が延びる。貫通ビアＶＡ７８の下方に延びる貫通ビアＶＡは、配線層Ｌ１の接地配線ＧＮＤに達する。配線層Ｌ１の接地配線ＧＮＤは、金属配線Ｍ１の一部である。このようにして、配線層Ｌ８の接地シート状配線ＰＧＮＤと配線層Ｌ１の接地配線ＧＮＤとが、電気的に接続される。
【００４１】
なお配線層Ｌ１の、半導体基板ＳＵＢの主表面上においては、電源配線ＰＷＲと接地配線ＧＮＤとに挟まれた複数のスタンダードセルＳＤＣ１、ＳＤＣ２、ＳＤＣ３、ＳＤＣ４、ＳＤＣ５、ＳＤＣ６が並んでいる。
【００４２】
図４および図５において、電源シート状配線ＰＰＷＲ、接地シート状配線ＰＧＮＤおよび貫通ビアＶＡ８９は、いずれも平面視において正方形状を有している。しかしこれらの形状は正方形状に限られず、たとえば長方形や円形、楕円形など任意の平面形状をとることができる。また貫通ビアＶＡ８９やパターンＰＴＮの個数および形状についても、図４や図５に示す態様に限られない。
【００４３】
図６を参照して、配線層Ｌ９には、電源シート状配線ＰＰＷＲのほかに、電源配線ＰＷＲ（第１の配線部）と接地配線ＧＮＤ（第２の配線部）と、電源パッドＰＰＤ（第１パッド電極）と接地パッドＧＰＤ（第２パッド電極）とが形成されている。これらはすべて金属配線Ｍ９を構成する部分である。なお、図６において示す領域は、図１中の点線で示す領域ＶＩＩＩに対応している。
【００４４】
配線層Ｌ９に形成される電源配線ＰＷＲは、平面視において、電源シート状配線ＰＰＷＲおよび電源パッドＰＰＤと電気的に接続されている。このため電源パッドＰＰＤは、電源シート状配線ＰＰＷＲや電源配線ＰＷＲから構成される領域に、電源電圧を供給するパッドとして機能する。
【００４５】
また配線層Ｌ９に形成される接地配線ＧＮＤは、平面視において、接地パッドＧＰＤと電気的に接続されている。また、後述するように配線層Ｌ９の接地配線ＧＮＤは、配線層Ｌ８における第２の接地配線ＧＮＤを介して接地シート状配線ＰＧＮＤと電気的に接続されている。このため接地パッドＧＰＤは、配線層Ｌ９の接地配線ＧＮＤ、配線層Ｌ８の第２の接地配線ＧＮＤおよび接地シート状配線ＰＧＮＤに接地電圧を供給するパッドとして機能する。
【００４６】
図６の電源配線ＰＷＲからは、電源シート状配線ＰＰＷＲと同様に、配線層Ｌ８に向かう貫通ビアＶＡ８９が延びる。そして配線層Ｌ８には、図７に示すように第２の電源配線ＰＷＲが形成されており、図６に示した配線層Ｌ９の電源配線ＰＷＲは貫通ビアＶＡ８９により図７に示した配線層Ｌ８の第２の電源配線ＰＷＲと接続されている。なお、この第２の電源配線ＰＷＲより下方においても貫通ビアＶＡ８９が延在し、配線層Ｌ１の電源配線ＰＷＲに達するようになっていてもよい。この場合、図６の電源配線ＰＷＲは、電源シート状配線ＰＰＷＲと同様に、配線層Ｌ１の電源配線ＰＷＲと電気的に接続される。電源シート状配線ＰＰＷＲと電源配線ＰＷＲと電源パッドＰＰＤとは、いずれも配線層Ｌ１の電源配線ＰＷＲと電気的に接続される領域であるため、これらを一まとめにしてここでは電源配線領域ＰＰと定義する。
【００４７】
また図６の接地配線ＧＮＤからも、配線層Ｌ８に向かう貫通ビアＶＡ８９が延びる。この貫通ビアＶＡ８９は、図７に示すように配線層Ｌ８に形成された第２の接地配線ＧＮＤに接続される。第２の接地配線ＧＮＤは、配線層Ｌ８に形成された接地シート状配線ＰＧＮＤと接続されている。なお、この接地シート状配線ＰＧＮＤは上述のように貫通ビアＶＡ７８を介して配線層Ｌ１の接地配線ＧＮＤと電気的に接続される。また、第２の接地配線ＧＮＤに関して、配線層Ｌ８より下方においても貫通ビアＶＡ８９が延在していてもよく、配線層Ｌ１の接地配線ＧＮＤに達するようになっていてもよい。この場合、図６の接地配線ＧＮＤは、配線層Ｌ１の接地配線ＧＮＤと電気的に接続される。このように、接地配線ＧＮＤと、配線層Ｌ８の第２の接地配線ＧＮＤと、接地シート状配線ＰＧＮＤと、接地パッドＧＰＤとは、いずれも配線層Ｌ１の接地配線ＧＮＤと電気的に接続される領域であるため、これらを一まとめにしてここでは接地配線領域ＧＧと定義する。
【００４８】
図８は、図６に示す配線層Ｌ９をより詳細に図示したものであり、図９は、図７に示す配線層Ｌ８をより詳細に図示したものである。図８および図９を参照して、配線層Ｌ９の電源シート状配線ＰＰＷＲは、概ね矩形（長方形）の平面形状を有している。電源シート状配線ＰＰＷＲには、一定の間隔ごとに貫通ビアＶＡ８９（第３の貫通孔）が接続されている。配線層Ｌ９の電源シート状配線ＰＰＷＲの下面の一部（接続部）と接続される貫通ビアＶＡ８９は、下層である配線層Ｌ８に達する。そして当該貫通ビアＶＡ８９は配線層Ｌ８よりさらに下層に延び、配線層Ｌ１の電源配線ＰＷＲに達する。
【００４９】
このとき、当該貫通ビアＶＡ８９は配線層Ｌ８において、平面視において接地シート状配線ＰＧＮＤと重なる位置に達するように延びる。したがって接地シート状配線ＰＧＮＤにおいては、貫通ビアＶＡ８９が到達する箇所の、平面視における周囲がパターンＰＴＮとなり、接地シート状配線ＰＧＮＤが配置されない開口部となっている。配線層Ｌ８において、開口部であるパターンＰＴＮの内部には、接地シート状配線ＰＧＮＤと同一レイやにより構成される島状の電源配線領域ＰＰが形成されている。貫通ビアＶＡ８９は当該電源配線領域ＰＰに到達するように形成される。また、当該電源配線領域ＰＰの下面には、さらに配線層Ｌ１に向けて延びる貫通ビアが形成される。
【００５０】
なお図８および図９中における貫通ビアＶＡ８９は、いずれも微小な貫通ビアが３つ密集して１組となる態様を形成している。ここではこれらの１組の貫通ビアが、図６および図７に示す貫通ビアＶＡ８９の１つ分に相当する。
【００５１】
また図８の電源シート状配線ＰＰＷＲは、平面視において一部の領域に矩形状のスリットＳＬＴ（開口）が複数形成されていることが好ましい。図８において、スリットＳＬＴは電源シート状配線ＰＰＷＲ上において規則的に（マトリックス状に）並んでいるが、隣り合うスリットＳＬＴの間隔などが、電源シート状配線ＰＰＷＲの領域ごとに異なっていてもよい。
【００５２】
図８には、電気的に接続されて一体となった電源シート状配線ＰＰＷＲと電源配線（第１の配線部）ＰＷＲと電源パッドＰＰＤとからなる電源配線領域ＰＰ、接地パッドＧＰＤおよび接地配線（第２の配線部）ＧＮＤとからなる接地配線領域ＧＧとともに、信号パッドＳＰＤと貫通ビアＶＡ８９が形成された領域とからなる信号配線領域ＳＳとが形成される。したがって図１中のパッドＰＤとは、図８の電源パッドＰＰＤと接地パッドＧＰＤと信号パッドＳＰＤとを含む。
【００５３】
図９の配線層Ｌ８においては、電源配線領域ＰＰは、電気的に接続されて一体となった電源配線ＰＷＲと電源配線ＰＷとからなる。ここで電源配線ＰＷＲとは、配線層Ｌ９の電源配線ＰＷＲと平面視において重なる領域に位置する電源配線領域ＰＰの一部領域を指す。配線層Ｌ９の電源配線ＰＷＲと配線層Ｌ８の電源配線ＰＷＲとを電気的に接続するように、配線層Ｌ９および配線層Ｌ８の間の貫通層ＶＬ８９には貫通ビアＶＡ８９が形成されている。この貫通ビアＶＡ８９は、貫通層ＶＬ８９を構成する層間絶縁膜に形成された第１の貫通孔の内部に充填された導電体からなる。第１の貫通孔は、配線層Ｌ９の電源配線ＰＷＲの下面の一部と配線層Ｌ８の電源配線ＰＷＲの上部表面の一部とを露出させるものである。
【００５４】
また電源配線ＰＷとは、配線層Ｌ９の電源配線ＰＷＲと平面視において重なる領域以外（配線層Ｌ９の電源シート状配線ＰＰＷＲと平面視において重なる領域）における電源配線領域ＰＰの一部領域を指す。
【００５５】
また配線層Ｌ８においては接地配線領域ＧＧは、電気的に接続されて一体となった接地シート状配線ＰＧＮＤと接地配線（第３の配線部）ＧＮＤとからなる。配線層Ｌ８の接地配線ＧＮＤの表面上に配置された貫通ビアＶＡ８９は、配線層Ｌ９の接地配線ＧＮＤと配線層Ｌ８の接地配線ＧＮＤとを電気的に接続するものである。配線層Ｌ８および配線層Ｌ９の接地配線ＧＮＤを接続する貫通ビアＶＡ８９は、層間絶縁膜に形成された貫通孔（第２の貫通孔）の内部を充填する導電体からなる。当該貫通孔は、配線層Ｌ９の接地配線ＧＮＤの下面の一部と配線層Ｌ８の接地配線ＧＮＤの上部表面の一部とを露出させるものである。配線層Ｌ９の接地配線ＧＮＤと配線層Ｌ８の接地配線ＧＮＤとは平面視において互いに重なる位置に配置される。
【００５６】
なお上記の第１および第２の貫通孔の内部に形成される貫通ビアＶＡ８９は、貫通層ＶＬ８９を構成する絶縁膜ＩＩ８９（層間絶縁膜）を貫通するように形成されることが好ましい。
【００５７】
また、図８に示すように、配線層Ｌ９のうち、電源シート状配線ＰＰＷＲと電源パッドＰＰＤとの間に配置される電源配線ＰＷＲにおける貫通ビアＶＡ８９（または第１の貫通孔）の数よりも、接地パッドＧＰＤと接続される接地配線ＧＮＤにおける貫通ビアＶＡ８９（または第２の貫通孔）の数の方が多いことが好ましい。この場合、配線層Ｌ９と配線層Ｌ８との接地配線ＧＮＤを、当該貫通ビアＶＡ８９を介して電気的に確実に接続することができる。
【００５８】
また配線層Ｌ９の信号配線領域ＳＳにおける貫通ビアＶＡ８９との接続部の配置は、配線層Ｌ８における信号配線領域ＳＳでの当該貫通ビアＶＡ８９の接続部と平面視において重なる位置に達するように延びる。
【００５９】
図１０を参照して、上記の各貫通ビアＶＡは、積層構造を下層側へ貫通し、最下層である配線層Ｌ１を構成する電源配線ＰＷＲや接地配線ＧＮＤに達する。配線層Ｌ１では、スタンダードセルＳＤＣ１、ＳＤＣ２が形成される。
【００６０】
ここで、本実施の形態の半導体装置の作用効果について、図１１と比較しながら説明する。
【００６１】
図１１は、参考例の半導体装置における配線層Ｌ９の構成を示す平面図である。図１１と、本実施の形態に係る図６とを比較して、図１１においては、電源配線領域ＰＰのうち図６の電源シート状配線ＰＰＷＲに相当する領域が、平面視において長尺形状を有する複数の電源配線ＰＷＲとなっている。つまり図１１においては、図６の電源配線ＰＷＲと同様の形状を有する複数の線状領域が、図６の電源シート状配線ＰＰＷＲと同様の機能を有する。より具体的には、図１１においては、図６において電源シート状配線ＰＰＷＲが形成される領域には、長尺形状を有する複数の電源配線ＰＷＲと接地配線ＧＮＤとが一定間隔で交互に並んでいる。
【００６２】
図１１の電源配線領域ＰＰにおいては、（図６の電源シート状配線ＰＰＷＲの位置に配置された）電源配線ＰＷＲと、電源パッドＰＰＤに直接接続された（図６の第１の配線部としての）電源配線ＰＷＲとが接合部ＣＮＴにおいて電気的に接続され一体となっている。ここで図１１の場合、電源配線ＰＷＲの形成される位置によっては、接合部ＣＮＴの幅（図１１の左右方向に関する幅）が非常に狭くなることがある。すると図１１の電源配線領域ＰＰについては、狭くなった接合部ＣＮＴにおいて電流の経路の断面積が小さくなり、結果的に接合部ＣＮＴでの電気抵抗が大きくなる。接合部ＣＮＴにおいて電気抵抗が大きくなれば、接合部ＣＮＴの近傍においては電圧ドロップが大きくなり、半導体装置全体の電力供給能力が低下する。また狭くなった接合部ＣＮＴにおいて、電流集中が起こることにより、接合部ＣＮＴにおいて配線の故障（マイグレーション）が発生する可能性がある。
【００６３】
しかし図６の本実施の形態においては、電源シート状配線ＰＰＷＲが配線層Ｌ９の主表面のうち大きな面積分を占めるように層状に広がっている。このため、たとえば第１の配線部としての電源配線ＰＷＲの位置にかかわらず、電源シート状配線ＰＰＷＲと電源配線ＰＷＲとの接合部の幅が、電源配線ＰＷＲの幅にほぼ等しくなる。
【００６４】
このように、電源シート状配線ＰＰＷＲが、配線層Ｌ９の主表面に対して占める面積の割合が大きくなることにより、電源パッドＰＰＤ（電源配線ＰＷＲ）と接続される領域における電圧ドロップやマイグレーションの発生を抑制することができる。
【００６５】
また、たとえば図１１における２つの電源配線ＰＷＲ（たとえば電源パッドＰＰＤと接続され、貫通ビアＶＡ８９ａが接続されている１つの電源配線ＰＷＲと、当該電源配線ＰＷＲと間隔を隔てて形成され、貫通ビアＶＡ８９ｂが接続されている他の電源配線ＰＷＲ）を電気的に接続する（電源パッドＰＰＤとこれらの２つの電源配線ＰＷＲとを電気的に接続する）ためには、以下のようにする必要がある。すなわち、配線層Ｌ９においては貫通ビアＶＡ８９ａが接続された第１の電源配線ＰＷＲと、貫通ビアＶＡ８９ｂが接続された第２の電源配線ＰＷＲとは互いに不連続である。そのため、配線層Ｌ８において、それぞれ貫通ビアＶＡ８９ａ、８９ｂの両方と接続された電源配線ＰＷＲを形成する。つまり、第１の電源配線ＰＷＲと第２の電源配線ＰＷＲとを互いに電気的に接続するためには、２つの配線層Ｌ９、Ｌ８を利用する必要がある。
【００６６】
しかし本実施の形態においては、広範囲に層状に広がる電源シート状配線ＰＰＷＲに接続される複数の貫通ビア間は、当該電源シート状配線ＰＰＷＲにより互いに電気的に接続される。このため、電源パッドＰＰＤと複数の貫通ビアとを電気的接続するために、２つの配線層Ｌ９、Ｌ８にまたがる構造を形成する必要がない。つまり、電源パッドＰＰＤから配線層Ｌ１に形成される電源配線ＰＷＲまでの電流経路に、図１１に示す場合のような余分な貫通ビアが含まれることが無いため、当該貫通ビアの存在に起因する電圧ドロップが抑制される。このことからも、当該半導体装置の電力供給能力の低下を抑制することができる。
【００６７】
また、たとえば図２に示すように、最上層である配線層Ｌ９およびその直下の配線層Ｌ８は、他の配線層に比べて上下方向の厚みが大きくなっている。このため、たとえば図１１の電源配線ＰＷＲや接地配線ＧＮＤのように、主表面に沿う方向の幅が狭い配線パターンは、厚みと幅とのアスペクト比が大きくなる。このため図１１の電源配線ＰＷＲや接地配線ＧＮＤは構造的に不安定となり、当該配線が転倒する不具合が起こる可能性がある。
【００６８】
しかし本実施の形態の電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤは、主表面に沿う方向の幅が広い。このためこれらの配線パターンの厚みが大きくなっても、厚みと幅とのアスペクト比が小さくなる。したがって形成された配線は構造的に安定し、倒れる可能性が低減される。
【００６９】
また本実施の形態においては、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤが層状に広がる単純な形状を有する。このため、たとえば図１１のように幅の狭い線状の電源配線ＰＷＲや接地配線ＧＮＤが多数形成される場合に比べてデザインルールが緩和される。したがって、フォトリソグラフィに用いるマスクの作成費用を低減することができる。
【００７０】
さらに、本実施の形態の半導体装置は、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤと、当該電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとの間に配置された誘電体層ＤＬＳとがデカップル容量（平行平板容量）を構成する。ここでデカップル容量とは、あらかじめ電荷を蓄えておき、たとえば半導体装置の駆動時に局所的に発生する、電荷量のばらつきなどを補償するために、当該ばらつきの発生した場所に電荷を供給する役割を有する構造である。このようにすれば、半導体装置の動作をより安定化することができる。
【００７１】
本実施の形態においては上述のように電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤと誘電体層ＤＬＳとが容量を構成する。このため、半導体チップＳＣの半導体基板ＳＵＢ上などに回路素子とは別にデカップル用の容量を形成する必要がない。したがって、半導体チップにおいて半導体基板ＳＵＢ上に別途でカップル容量を形成する場合より、半導体チップの主表面の面積を小さくし、半導体装置を小型化することができる。
【００７２】
また上記の材質からなる誘電体層ＤＬＳを形成することにより、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤなどを電極として用いたデカップル容量の静電容量をより大きくすることができる。したがって、半導体装置をより安定に動作することができる。
【００７３】
また、図８に示すように、配線層Ｌ９のうち、電源シート状配線ＰＰＷＲと電源パッドＰＰＤとの間に配置される電源配線ＰＷＲにおける貫通ビアＶＡ８９（第１の貫通孔内部に充填される導電体）の数よりも、接地パッドＧＰＤと接続される接地配線ＧＮＤにおける貫通ビアＶＡ８９（第２の貫通孔に充填される導電体）の数の方が多くなっている。
【００７４】
このようにすれば、接地パッドＧＰＤと接続される接地配線ＧＮＤ下に形成される貫通ビアＶＡ８９での電気抵抗値を、電源パッドＰＰＤに接続された電源配線ＰＷＲ下に形成される貫通ビアＶＡ８９での電気抵抗値より小さくできる。この結果、当該半導体装置の電気特性をより安定化することができる。
【００７５】
本実施の形態においては、電源シート状配線ＰＰＷＲと電源パッドＰＰＤとは、いずれも配線層Ｌ９に形成されている。これに対して、接地シート状配線ＰＧＮＤと接地パッドＧＰＤとは、それぞれ異なる配線層Ｌ９とＬ８とに形成されている。このため両者間の電気的な接続は貫通ビアＶＡ８９によってなされる。したがって、電源シート状配線ＰＰＷＲと電源パッドＰＰＤとの間の電気抵抗値よりも、接地シート状配線ＰＧＮＤと接地パッドＧＰＤとの間の電気抵抗値の方が大きくなる可能性が高い。
【００７６】
このため、上記のように接地シート状配線ＰＧＮＤと接地パッドＧＰＤとを電気的に接続する貫通ビアＶＡ８９の数を多くすれば、貫通ビアＶＡ８９の合計での断面積が実質的に大きくなり、その結果、当該領域における電気抵抗値を小さくすることができる。具体的には、たとえば図８に示すように、電源パッドＰＰＤに接続された電源配線ＰＷＲよりも、接地パッドＧＰＤに接続された接地配線ＧＮＤの面積を大きくすることにより、接地配線ＧＮＤに接続される貫通ビアＶＡ８９の数を、上記電源配線ＰＷＲにおける貫通ビアＶＡ８９の数より多くすることができる。
【００７７】
さらに本実施の形態においては、接地シート状配線ＰＧＮＤの主表面において、電源シート状配線ＰＰＷＲから延びる貫通ビアＶＡ８９（第３の貫通孔の内部に充填された導電体）との交点領域にパターンＰＴＮ（貫通孔）が形成されている。このように電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤに接続するように貫通ビアＶＡ８９が形成され、上記パターンＰＴＮ（貫通孔）を通るように貫通ビアＶＡ８９が配置されることにより、貫通ビアＶＡ８９を形成することが可能な領域の選択の自由度を大きくできる。
【００７８】
たとえば図１１のように、電源配線ＰＷＲや接地配線ＧＮＤが幅の狭い長尺形状（線状の形状）を有する場合、貫通ビアＶＡ８９の形成されうる範囲が当該電源配線ＰＷＲや接地配線ＧＮＤの内部であるため、その範囲は比較的狭くなる。これに対して本実施の形態においては、広い領域に層状に広がる電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤ上の任意の領域に対してパターンＰＴＮや貫通ビアＶＡ８９を形成することができる。
【００７９】
さらに本実施の形態においては、電源シート状配線ＰＰＷＲにおいても、複数のスリット（開口）ＳＬＴが形成される。このため、たとえば電源シート状配線ＰＰＷＲを含む配線層Ｌ９を平坦化するような場合に、電源シート状配線ＰＰＷＲと他の領域とで平坦性のばらつき（厚みのばらつき）が生じることを抑制することができる。
【００８０】
電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤは、平面視における表面積が大きい。このため、これらを形成する領域内における占有率（領域全体に対する実際に金属配線（金属薄膜）を形成する領域の割合）が高いと、形成される配線（金属薄膜）の厚みなどにばらつきが発生する可能性がある。仮にばらつきが発生すれば、後工程において当該金属薄膜の表面を研磨する際に、当該金属薄膜の厚みが一部において他より薄くなるなどの不具合が発生する可能性がある。なお、研磨を行なう目的は、当該金属薄膜の電気抵抗値のばらつきを小さくすることや、さらに上部に配線層を形成する場合にこれを容易にすることである。
【００８１】
しかし本実施の形態のように電源シート状配線ＰＰＷＲなどにスリットＳＬＴを設け、これらの金属薄膜の占有率をたとえば７０％以上８０％以下といった範囲にする。このようにすれば、形成される金属薄膜の最上面をより平坦にすることができる。したがって、形成される金属薄膜の厚みがばらつくことによる、電気抵抗の局所的なばらつきや、電圧ドロップの局所的な増加を抑制することができる。
【００８２】
（実施の形態２）
本実施の形態は実施の形態１と比較して、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとの配置において異なっている。以下、本実施の形態について説明する。
【００８３】
図１２を参照して、本実施の形態においては、配線層のうち最上層である配線層Ｌ９に接地シート状配線ＰＧＮＤが配置されており、配線層Ｌ８に電源シート状配線ＰＰＷＲが配置されている。この点においてのみ、本実施の形態は実施の形態１と異なる。
【００８４】
このように、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとが、実施の形態１の半導体装置と上下逆の配線層に形成されてもよく、この場合においても実施の形態１と同様の効果を奏する。本実施の形態においては、たとえば図６や図８に示す配線層Ｌ９の電源配線領域ＰＰが接地配線領域ＧＧとなり、図６や図８の電源シート状配線ＰＰＷＲが接地シート状配線ＰＧＮＤとなる。また、たとえば図７や図９に示す配線層Ｌ８の接地配線領域ＧＧが電源配線領域ＰＰとなり、図７や図９の接地シート状配線ＰＧＮＤが電源シート状配線ＰＰＷＲとなる。
【００８５】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８６】
（実施の形態３）
本実施の形態は実施の形態１と比較して、配線層の構成において異なっている。以下、本実施の形態について説明する。
【００８７】
図１３を参照して、本実施の形態においては、配線層Ｌ７および配線層Ｌ６が、配線層Ｌ９および配線層Ｌ８よりも上層に形成されている。この点において、実施の形態１と異なっている。
【００８８】
このように、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤは必ずしも多層配線構造の最上層に配置される必要はなく、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤを多層配線構造の任意の位置に配置することができる。
【００８９】
半導体チップＳＣの集積回路を構成する通常の配線が形成される配線層Ｌ７や配線層Ｌ６などの下層に、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤが配置される構成であっても、実施の形態１と同様の効果を奏する。また、配線層Ｌ７、Ｌ６の下層に、たとえば実施の形態２と同様に、接地シート状配線ＰＧＮＤが上層に、電源シート状配線ＰＰＷＲが下層に配置されるデカップル容量が配置されてもよい。また、たとえば配線層Ｌ４や配線層Ｌ３の下層など、任意の高さの層に電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤが配置されてもよい。
【００９０】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９１】
（実施の形態４）
本実施の形態は実施の形態１と比較して、配線層の構成において異なっている。以下、本実施の形態について説明する。
【００９２】
図１４を参照して、本実施の形態においては、配線層Ｌ７および配線層Ｌ６において、それぞれ配線層Ｌ９および配線層Ｌ８と同様に電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤが配置されている。
【００９３】
配線層Ｌ７および配線層Ｌ６においては、貫通ビアＶＡ８９から延びる貫通ビアＶＡを通すためのパターンＰＴＮが形成されていることを除き、それぞれ配線層Ｌ９および配線層Ｌ８と同様の構成を有することが好ましい。たとえば配線層Ｌ７には他の電源シート状配線ＰＰＷＲが、配線層Ｌ６には他の接地シート状配線ＰＧＮＤが配置される。ただしたとえば実施の形態２と同様に、配線層Ｌ７には接地シート状配線ＰＧＮＤが、配線層Ｌ６には電源シート状配線ＰＰＷＲが配置された構成であってもよい。配線層Ｌ９と配線層Ｌ８とにおいても同様に、電源シート状配線ＰＰＷＲと接地シート状配線ＰＧＮＤとの上下関係については任意である。
【００９４】
そして配線層Ｌ９と配線層Ｌ８とにおける電源配線領域ＰＰと接地配線領域ＧＧとが平面視において重なる領域、および配線層Ｌ７と配線層Ｌ６とにおける電源配線領域ＰＰと接地配線領域ＧＧとが平面視において重なる領域には誘電体層ＤＬＳが配置される。このようにして、平行平板容量としてのデカップル容量が２つ積層された構成を有する。
【００９５】
以上の点においてのみ、本実施の形態は実施の形態１と異なる。本実施の形態のように、デカップル容量が２つ積層された構成を有する半導体装置においても、実施の形態１の半導体装置と同様の効果を奏する。
【００９６】
なお本実施の形態に、上述した実施の形態１〜実施の形態３を任意に組み合わせた構成としてもよい。たとえば本実施の形態のように、デカップル容量が２つ積層された構成の上に、実施の形態３のように通常の集積回路の配線が形成された配線層が積層された構成の半導体装置としてもよい。
【００９７】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９８】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、貫通ビアＶＡやパターンＰＴＮの平面視において形成される位置において異なっている。以下、本実施の形態について説明する。
【００９９】
図１５を参照して、本実施の形態においては、たとえば配線層Ｌ９の電源シート状配線ＰＰＷＲへの貫通ビアＶＡ８９の接続部が、当該電源シート状配線ＰＰＷＲの中央部に集中的に配置されている。すなわち、電源シート状配線ＰＰＷＲの表面上において貫通ビアＶＡ８９と接続された位置である接続部の密度が、当該表面上において一様ではなく、局所的に異なっている。図１６は配線層Ｌ８における接地シート状配線ＰＧＮＤでの、貫通ビアＶＡ８９が通る貫通孔であるパターンＰＴＮの配置を示す。また、図１６における貫通ビアＶＡ８９は、図１５における貫通ビアＶＡ８９と平面視において重なる位置に配置されている。
【０１００】
本実施の形態に係る、図１５と異なる例を示す図１７および図１８においては、貫通ビアＶＡ８９（およびパターンＰＴＮ）は、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤの平面視における中央よりも外周寄りの（たとえば右上の角部に寄った）部分に集中的に配置されている。
【０１０１】
なお、図１８における貫通ビアＶＡ８９は、上記の図１６と同様に、図１７における貫通ビアＶＡ８９と平面視において重なる位置に配置されている。本実施の形態は、以上の点について、実施の形態１と異なる。
【０１０２】
次に、本実施の形態の作用効果について説明する。
上記（図８の説明）のように、本実施の形態においては、電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤと接続する貫通ビアＶＡの形成される位置の許容される範囲を広くすることができる。これは従来の電源配線ＰＷＲや接地配線ＧＮＤに比べて、電源シート状配線ＰＰＷＲなどの平面視における表面積が大きいためである。
【０１０３】
そこで本実施の形態のように、層状に広がる電源シート状配線ＰＰＷＲや接地シート状配線ＰＧＮＤのうち、特に半導体チップＳＣにおいて電流消費の多い領域や、電源電圧について電圧ドロップが大きい位置（電源パッドＰＰＤからの電流流路における電気抵抗の大きくなる領域）と重なる領域に貫通ビアＶＡ（貫通ビアＶＡ８９）を集中的に形成する。このようにすれば、電圧ドロップが大きい領域に電源シート状配線ＰＰＷＲから直接的に電源電流を供給できることにより、電源電流の通電経路での電気抵抗値をできるだけ小さくし、結果的に電圧ドロップを緩和することができる。
【０１０４】
たとえば一般的には、半導体チップＳＣにおいて特に電圧ドロップが大きい領域は、平面視における中央部である。このため、特に中央部における電圧ドロップが大きい場合には図１５および図１６に示す位置に貫通ビアＶＡ（貫通ビアＶＡ８９）が形成されることが好ましい。また特定の、電流消費の大きい任意の領域あるいは電圧ドロップが大きい任意の領域に集中するように、貫通ビアを集中的に形成してもよい。その例が図１７および図１８である。
【０１０５】
なお本実施の形態に、上述した実施の形態１〜実施の形態３を任意に組み合わせた構成としてもよい。たとえば実施の形態４のように、デカップル容量が２つ積層された構成をさらに設けてそれぞれに本実施の形態のような貫通ビアが形成され、かつ実施の形態３のように通常の集積回路の配線が最上層に形成された構成の半導体装置としてもよい。
【０１０６】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１０７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０８】
本発明は、多層積層構造を有する半導体装置に特に有利に適用されうる。
【符号の説明】
【０１０９】
ＢＬ  ボール、ＣＮＴ  接合部、ＤＬＳ  誘電体層、ＧＧ  接地配線領域、ＧＮＤ  接地配線、ＧＰＤ  接地パッド、ＩＩ１，ＩＩ１２，ＩＩ２，ＩＩ２３，ＩＩ３，ＩＩ３４，ＩＩ４，ＩＩ４５，ＩＩ５，ＩＩ５６，ＩＩ６，ＩＩ６７，ＩＩ７，ＩＩ７８，ＩＩ８，ＩＩ８９，ＩＩ９  絶縁膜、Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９  配線層、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９  金属配線、ＰＤ  パッド、ＰＧＮＤ  接地シート状配線、ＰＰ  電源配線領域、ＰＰＤ  電源パッド、ＰＰＷＲ  電源シート状配線、ＰＳＢ  パッケージ基板、ＰＷ，ＰＷＲ  電源配線、ＲＳＮ  モールド樹脂、ＳＣ  半導体チップ、ＳＤＣ１，ＳＤＣ２，ＳＤＣ３，ＳＤＣ４，ＳＤＣ５，ＳＤＣ６  スタンダードセル、ＳＬＴ  スリット、ＳＰＤ  信号パッド、ＳＳ  信号配線領域、ＳＵＢ  半導体基板、ＶＡ，ＶＡ１２，ＶＡ２３，ＶＡ３４，ＶＡ４５，ＶＡ５６，ＶＡ６７，ＶＡ７８，ＶＡ８９，ＶＡ８９ａ，ＶＡ８９ｂ  貫通ビア、ＶＬ１２，ＶＬ２３，ＶＬ３４，ＶＬ４５，ＶＬ５６，ＶＬ６７，ＶＬ７８，ＶＬ８９  貫通層、ＷＲ  ワイヤ。
【図１】
2012019063.tif 000003
【図２】
2012019063.tif 000004
【図３】
2012019063.tif 000005
【図４】
2012019063.tif 000006
【図５】
2012019063.tif 000007
【図６】
2012019063.tif 000008
【図７】
2012019063.tif 000009
【図８】
2012019063.tif 000010
【図９】
2012019063.tif 000011
【図１０】
2012019063.tif 000012
【図１１】
2012019063.tif 000013
【図１２】
2012019063.tif 000014
【図１３】
2012019063.tif 000015
【図１４】
2012019063.tif 000016
【図１５】
2012019063.tif 000017
【図１６】
2012019063.tif 000018
【図１７】
2012019063.tif 000019
【図１８】
2012019063.tif 000020