(57)【要約】【課題】ウェハレベルバーンインテスト時におけるクロックツリー配線のＮＢＴＩ劣化を防止する。【解決手段】通常動作時においては内部クロック信号ＤＬＬＣＬＫを生成し、ウェハレベルバーンインテスト時においては内部クロック信号ＤＬＬＣＬＫの生成を停止するディレイライン２４ａと、内部クロック信号ＬＣＬＫを伝送するクロックツリー配線２５と、ウェハレベルバーンインテスト時において、セルフリフレッシュタイミング信号ＳＬＦをダミークロック信号としてクロックツリー配線２５に供給するセレクタ５１，２４ｂとを備える。本発明によれば、ウェハレベルバーンインテスト時においてダミークロック信号を供給していることから、ウェハレベルバーンインテストによるクロックツリー配線のＮＢＴＩ劣化を防止することが可能となる。【選択図】図２
2012252733.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時においては内部クロック信号を生成し、ウェハレベルバーンインテスト時においては前記内部クロック信号の生成を停止するクロック生成回路と、
前記内部クロック信号を伝送するクロックツリー配線と、
前記ウェハレベルバーンインテスト時において、前記クロックツリー配線に前記内部クロック信号とは異なるダミークロック信号を供給するセレクタと、を備えることを特徴とする半導体装置。
【請求項２】
前記ダミークロック信号を生成するオシレータをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルのいずれかを選択するアクセス制御回路と、
前記選択されたメモリセルから読み出されたリードデータを、前記クロックツリー配線を通過した前記内部クロック信号に同期して外部に出力するデータ出力回路と、をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記オシレータは、前記メモリセルアレイに対して周期的なリフレッシュ動作を自動的に行うためのオシレータであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ダミークロック信号を入力するための外部端子をさらに備えることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ウェハレベルバーンインテストが行われる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置においては、出荷前にバーンインテストと呼ばれる加速試験が行われることが一般的である。バーンインテストは、半導体装置に高電圧などのストレスを印加し、これによって初期不良を顕在化させるためのテストである。通常のバーンインテストはシリコンウェハから切り出されたチップの状態で行われるが、近年においてはシリコンウェハの状態でバーンインテストが行われることがある。このようなバーンインテストは、ウェハレベルバーンインテストと呼ばれる（特許文献１参照）。
【０００３】
ウェハレベルバーンインテストは、ウェハ上の多数の半導体装置に対して並列に実行されることから、使用する外部端子は非常に制限される。具体的には、通常動作時において使用されるコマンド端子やクロック端子などは使用されず、一部のアドレス端子やテスト端子のみがテスタに接続されることになる。したがって、ウェハレベルバーンインテスト中においては、各半導体装置には外部クロック信号も供給されなくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２５０３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置に外部クロック信号が供給されない場合、内部クロック信号を生成する回路（例えばＤＬＬ回路）の動作も停止するため、内部クロック信号を伝送するクロックツリー配線の論理レベルが固定されてしまう。クロックツリー配線は多数のＣＭＯＳインバータ回路が縦続接続された構成を有することから、論理レベルが固定されると、ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳトランジスタにおいてＮＢＴＩ（Negative Bias Temperature Instability）劣化と呼ばれる現象が発生する。ＮＢＴＩ劣化とは、Ｐチャンネル型ＭＯＳトランジスタを長時間に亘ってオンさせ続けると、しきい値電圧が高くなる現象である。このため、クロックツリー配線がＮＢＴＩ劣化を起こすと内部クロック信号のデューティが変化するという問題があった。本発明者は、このようなＮＢＴＩ劣化がウェハレベルバーンインテスト時においても発生していることを発見した。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、通常動作時においては内部クロック信号を生成し、ウェハレベルバーンインテスト時においては前記内部クロック信号の生成を停止するクロック生成回路と、前記内部クロック信号を伝送するクロックツリー配線と、前記ウェハレベルバーンインテスト時において、前記クロックツリー配線に前記内部クロック信号とは異なるダミークロック信号を供給するセレクタとを備えることを特徴とする。
【０００７】
本発明による半導体装置の製造方法は、クロックツリー配線を有する複数の半導体装置が形成されたウェハを準備するステップと、前記ウェハの状態のまま、前記複数の半導体装置に対してバーンインテストを行うステップと、前記バーンインテストを行っている途中で、前記クロックツリー配線にダミークロック信号を供給するステップとを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ウェハレベルバーンインテスト時においてダミークロック信号を供給していることから、ウェハレベルバーンインテストによるクロックツリー配線のＮＢＴＩ劣化を防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０の主要部の構成を示すブロック図である。
【図３】データ出力回路１５ａの回路図である。
【図４】ウェハレベルバーンインテスト信号ＷＬＢＩ及びバンクアドレスＢＡ１，Ｂ２の組み合わせによって指定される動作を示す表である。
【図５】変形例による半導体装置１０の主要部の構成を示すブロック図である。
【図６】他の変形例による半導体装置１０の主要部の構成を示すブロック図である。
【図７】さらに他の変形例による半導体装置１０の主要部の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１３】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１、コマンド端子２２及びクロック端子２３を介して、それぞれ外部からアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び外部クロック信号ＣＬＫが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及び外部クロック信号ＣＬＫを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。尚、アドレス信号ＡＤＤにはバンクアドレス（ＢＡ）も含まれる。
【００１４】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１５】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２７から外部に出力される。リードデータＤＱの出力は、アンプ回路１５に含まれるデータ出力回路１５ａによって行われ、その出力タイミングはＤＬＬ回路２４によって制御される。また、ライト動作時においては、データ端子２７を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１６】
さらに、コマンド信号ＣＭＤがセルフリフレッシュモードへのエントリを指示している場合には、アクセス制御回路２０に含まれるオシレータ２０ａが活性化する。オシレータ２０ａは、メモリセルアレイ１１に対して周期的なリフレッシュ動作を自動的に行うためのオシレータである。
【００１７】
ＤＬＬ回路２４は、クロック端子２３を介して外部から入力される外部クロック信号ＣＬＫを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。外部クロック信号ＣＬＫはアクセス制御回路２０にも供給され、その動作タイミングが制御される。
【００１８】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、図１に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＩＮＴ，ＶＡＲＹなどを生成する。一例として、
ＶＰＰ＞ＶＤＤ＞ＶＩＮＴ≒ＶＡＲＹ
である。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＩＮＴ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００１９】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタをオン（導通）させる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＩＮＴは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＩＮＴを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２０】
さらに、本実施形態による半導体装置１０には、ウェハレベルバーンインテスト回路４０が設けられている。図１においては「ＷＬＢＩ回路」と表記している。ウェハレベルバーンインテスト回路４０は、テスト端子４１を介して外部から入力されるウェハレベルバーンインテスト信号ＷＬＢＩに基づいて活性化される。ウェハレベルバーンインテスト回路４０が活性化すると、エントリした動作モードに基づいて電源回路３０などを制御し、これによって当該半導体装置１０にストレスを印加する。
【００２１】
ウェハレベルバーンインテストは、文字通り、半導体装置１０がウェハの状態で実施される。ウェハレベルバーンインテストは、ウェハ上の多数の半導体装置に対して並列に実行されることから、使用される外部端子は非常に制限される。本実施形態では、ウェハレベルバーンインテストにおいて使用される外部端子は、電源端子３１，３２の他、アドレス端子２１の一部、データ端子２７の一部及びテスト端子４１である。コマンド端子２２やクロック端子２３などは使用されない。このため、ウェハレベルバーンインテスト中においては、ＤＬＬ回路２４の動作は当然に停止する。
【００２２】
ＤＬＬ回路２４の出力である内部クロック信号ＬＣＬＫは、クロックツリー配線２５を経由してデータ出力回路１５ａに供給される。したがって、データ出力回路１５ａの動作は、クロックツリー配線２５を通過した内部クロック信号ＬＣＬＫＤＱに同期して行われることになる。クロックツリー配線２５は、多数のＣＭＯＳインバータ回路が縦続接続された構成を有している。
【００２３】
上述の通り、ウェハレベルバーンインテスト時においてはＤＬＬ回路２４の動作が停止する。このため、ウェハレベルバーンインテスト時においてはクロックツリー配線２５にクロッキングする信号が伝送されない状態となる。しかも、ウェハレベルバーンインテスト時には高電圧が印加されることから、Ｐチャンネル型ＭＯＳトランジスタにおいてＮＢＴＩ劣化が生じやすい状態となる。以下、ウェハレベルバーンインテスト時におけるクロックツリー配線２５のＮＢＴＩ劣化を防止するための構成について詳細に説明する。
【００２４】
図２は、本実施形態による半導体装置１０の主要部の構成を示すブロック図であり、主にＤＬＬ回路２４及びウェハレベルバーンインテスト回路４０の構成をより詳細に示している。
【００２５】
図２においては、ＤＬＬ回路２４及びウェハレベルバーンインテスト回路４０に関連する外部端子を図示している。具体的には、バンクアドレスＢＡ１が入力されるアドレス端子２１ａ、バンクアドレスＢＡ２が入力されるアドレス端子２１ｂ、外部クロック信号ＣＬＫが入力されるクロック端子２３、ウェハレベルバーンインテスト信号ＷＬＢＩが入力されるテスト端子４１を示している。これらの外部端子に入力される信号は、それぞれ対応する入力初段回路ＩＢを介して内部回路に供給される。本発明においては、外部端子に直接入力される信号だけでなく、入力初段回路ＩＢを通過した信号についても外部信号と同一視することがある。したがって、入力初段回路ＩＢを通過したクロック信号についても「外部クロック信号ＣＬＫ」と呼ぶことがある。
【００２６】
図２に示すように、ＤＬＬ回路２４はディレイライン２４ａ、セレクタ２４ｂ、レプリカ配線２４ｃ、レプリカ出力回路２４ｄ及び位相判定回路２４ｅを含んでいる。ディレイライン２４ａは、外部クロック信号ＣＬＫを受け、これを遅延させることによって位相制御された内部クロック信号ＤＬＬＣＬＫを生成するクロック生成回路である。内部クロック信号ＤＬＬＣＬＫは、セレクタ２４ｂの一方の入力ノードに供給される。セレクタ２４ｂの他方の入力ノードには、内部クロック信号ＩＣＬＫＤＬＬが供給される。セレクタ２４ｂは、モード信号Ｍに基づいて内部クロック信号ＤＬＬＣＬＫ及び内部クロック信号ＩＣＬＫＤＬＬのいずれか一方を選択する回路であり、選択された側が内部クロック信号ＬＣＬＫ０として出力される。モード信号Ｍは、ＤＬＬ回路２４を使用するか否かを示す信号であり、ＤＬＬ回路２４を使用する同期モードにおいては内部クロック信号ＤＬＬＣＬＫを選択し、ＤＬＬ回路２４を使用しない非同期モードにおいては内部クロック信号ＩＣＬＫＤＬＬを選択する。尚、ウェハレベルバーンインテスト時においては同然に非同期モードとなるため、セレクタ２４ｂは内部クロック信号ＩＣＬＫＤＬＬを選択する。
【００２７】
セレクタ２４ｂから出力される内部クロック信号ＬＣＬＫ０は、ＡＮＤゲート回路Ｇ１の一方の入力ノードに供給される。ＡＮＤゲート回路Ｇ１の他方の入力ノードには、リード信号ＲＤが供給される。これにより、内部クロック信号ＬＣＬＫ０はリード信号ＲＤがハイレベルである期間においてＡＮＤゲート回路Ｇ１を通過し、内部クロック信号ＬＣＬＫとして出力される。尚、リード信号ＲＤは、少なくともリード動作時においてハイレベルに活性化する信号である。
【００２８】
内部クロック信号ＬＣＬＫは、図１にも示した通りクロックツリー配線２５に入力され、クロックツリー配線２５を経由した内部クロック信号ＬＣＬＫＤＱがデータ出力回路１５ａに供給される。これにより、データ出力回路１５ａは、内部クロック信号ＬＣＬＫＤＱに同期して動作することになる。
【００２９】
図３は、データ出力回路１５ａの回路図である。
【００３０】
図３に示すように、データ出力回路１５ａは２つのクロックトインバータ１５Ｒ，１５Ｆを含む。クロックトインバータ１５Ｒは内部クロック信号ＬＣＬＫＤＱがハイレベルである場合に活性化されるインバータ回路であり、入力ノードには内部リードデータＤＡＴＡＲが供給され、出力ノードからはリードデータＤＱが出力される。一方、クロックトインバータ１５Ｆは内部クロック信号ＬＣＬＫＤＱがローレベルである場合に活性化されるインバータ回路であり、入力ノードには内部リードデータＤＡＴＡＦが供給され、出力ノードからはリードデータＤＱが出力される。つまり、クロックトインバータ１５Ｒ，１５Ｆの出力ノードはデータ端子２７にワイヤードオア接続されている。
【００３１】
内部リードデータＤＡＴＡＲは、内部クロック信号ＬＣＬＫＤＱの立ち上がりエッジに同期して出力すべきデータである。一方、内部リードデータＤＡＴＡＦは、内部クロック信号ＬＣＬＫＤＱの立ち下がりエッジに同期して出力すべきデータである。これにより、通常動作時おいては内部クロック信号ＬＣＬＫＤＱのクロッキングに同期して、内部リードデータＤＡＴＡＲ，ＤＡＴＡＦが交互に出力されることになる。一方、ウェハレベルバーンインテスト時においては、内部リードデータＤＡＴＡＲ，ＤＡＴＡＦは互いに同じ論理レベルとされる。尚、図２においては、内部リードデータＤＡＴＡＲ，ＤＡＴＡＦを纏めてＤＡＴＡと表記している。
【００３２】
図２に戻って、ＡＮＤゲート回路Ｇ１から出力される内部クロック信号ＬＣＬＫは、レプリカ配線２４ｃにも供給される。レプリカ配線２４ｃはクロックツリー配線２５を模した配線であり、クロックツリー配線２５にて生じる遅延を正確に再現する役割を果たす。したがって、レプリカ配線２４ｃを通過した内部クロック信号ＬＣＬＫＲＥＰのエッジは、クロックツリー配線２５を通過した内部クロック信号ＬＣＬＫＤＱのエッジと正確に一致する。
【００３３】
内部クロック信号ＬＣＬＫＲＥＰは、レプリカ出力回路２４ｄに供給される。レプリカ出力回路２４ｄはデータ出力回路１５ａを模した回路であり、データ出力回路１５ａにて生じる遅延を正確に再現する役割を果たす。したがって、レプリカ出力回路２４ｄから出力されるレプリカ信号ＲＥＰのエッジは、データ出力回路１５ａから出力されるリードデータＤＱのエッジと正確に一致する。
【００３４】
ＤＲＡＭにおいては、リードデータＤＱのエッジが外部クロック信号ＣＬＫのエッジと正確に一致している必要がある。両者の間にずれが生じている場合、位相判定回路２４ｅによってずれの方向が検出される。つまり、位相判定回路２４ｅは、レプリカ信号ＲＥＰと外部クロック信号ＣＬＫの位相を比較することによって、間接的にリードデータＤＱと外部クロック信号ＣＬＫの位相を比較し、いずれの位相が進んでいるか（或いはいずれの位相が遅れているか）を判定する。判定の結果、外部クロック信号ＣＬＫに対してレプリカ信号ＲＥＰの位相が進んでいる場合には、ディレイライン２４ａの遅延量を増大させ、これによって内部クロック信号ＤＬＬＣＬＫの位相を遅らせる。逆に、外部クロック信号ＣＬＫに対してレプリカ信号ＲＥＰの位相が遅れていると判定された場合には、ディレイライン２４ａの遅延量を減少させ、これによって内部クロック信号ＤＬＬＣＬＫの位相を進める。ディレイライン２４ａの制御は、位相判定回路２４ｅから出力される判定信号ＤＬＬＪＤＧによって行う。このような動作を繰り返し実行することにより、リードデータＤＱと外部クロック信号ＣＬＫの位相を正確に一致させることが可能となる。
【００３５】
以上がＤＬＬ回路２４の回路構成及びその動作である。ここで、モード信号ＭによってＤＬＬ回路２４を使用しない非同期モードが選択されている場合には、ディレイライン２４ａの出力である内部クロック信号ＤＬＬＣＬＫの代わりに、位相制御されていない内部クロック信号ＩＣＬＫＤＬＬが選択される。内部クロック信号ＩＣＬＫＤＬＬはセレクタ５１から出力される信号であり、通常動作時においてはクロック生成回路２６の出力である内部クロック信号ＩＣＬＫが選択される。クロック生成回路２６は、外部クロック信号ＣＬＫに基づいて内部クロック信号ＩＣＬＫを生成する回路である。セレクタ５１の他方の入力ノードにはオシレータ２０ａから出力されるセルフリフレッシュタイミング信号ＳＬＦが供給される。オシレータ２０ａが活性化されると、例えば７．８μｓの周期でセルフリフレッシュタイミング信号ＳＬＦが活性化される。
【００３６】
次に、ウェハレベルバーンインテスト回路４０に関連する回路ブロックについて説明する。
【００３７】
図２に示すように、ウェハレベルバーンインテスト回路４０はウェハレベルバーンインテスト制御回路４０ａとウェハレベルバーンインテストモード出力回路４０ｂとを含む。図２においては、ウェハレベルバーンインテスト制御回路４０ａを「ＷＬＢＩ制御回路」と表記し、ウェハレベルバーンインテストモード出力回路４０ｂを「ＷＬＢＩモード出力回路」と表記している。
【００３８】
ウェハレベルバーンインテスト制御回路４０ａは、ウェハレベルバーンインテストのテストモードが設定されるとともに、設定されたテストモードに応じて電源回路３０などを制御する回路である。図４に示すように、テストモードの設定は、ウェハレベルバーンインテスト信号ＷＬＢＩをハイレベルに活性化させた状態で、バンクアドレスＢＡ２をローレベルに設定し、且つ、バンクアドレスＢＡ１をクロッキングすることにより行う。ウェハレベルバーンインテスト制御回路４０ａには図示しないトグル回路が内蔵されており、トグル回路によってバンクアドレスＢＡ１のクロッキング回数をカウントすることによって任意のテストモードにエントリすることができる。現在エントリしているテストモードは、モード信号ＷＬＢＩＤＴ０としてウェハレベルバーンインテスト制御回路４０ａから出力される。
【００３９】
テストモードの設定が完了すると、ウェハレベルバーンインテスト信号ＷＬＢＩをハイレベルに活性化させたまま、バンクアドレスＢＡ２をハイレベルに変化させる。この状態で電源端子３１に供給する外部電位ＶＤＤを通常動作時よりも高く設定し、ストレスを印加する。リーク電流の発生を防止すべく、ハイレベルとすべき他の外部信号のレベルについても外部電位ＶＤＤに連動して高められる。ウェハレベルバーンインテスト信号ＷＬＢＩとバンクアドレスＢＡ２の両方がハイレベルになると、ＡＮＤゲート回路Ｇ２の出力であるテストモード出力信号ＷＬＢＩＯＵＴがハイレベルに活性化する。テストモード出力信号ＷＬＢＩＯＵＴは、ウェハレベルバーンインテストモード出力回路４０ｂに供給される。
【００４０】
このとき、バンクアドレスＢＡ１をローレベルに設定している期間は、実際に負荷をかけている期間である。例えば、この期間においてはワード線ＷＬの電位が通常時よりも高くなる。また、この期間においては、図４に示すようにウェハレベルバーンインテストモード出力回路４０ｂによるモード信号ＷＬＢＩＤＴの出力が禁止され、モード信号ＷＬＢＩＤＴはローレベルに固定される。一方、バンクアドレスＢＡ１をハイレベルに設定している期間においては、ウェハレベルバーンインテストモード出力回路４０ｂによるモード信号ＷＬＢＩＤＴの出力が許可され、モード信号ＷＬＢＩＤＴの値は現在設定されているテストモードに応じた値となる。
【００４１】
図２に示すように、テストモード出力信号ＷＬＢＩＯＵＴはセレクタ５２にも供給される。セレクタ５２は、テストモード出力信号ＷＬＢＩＯＵＴがローレベルである場合には内部リードデータＤＡＴＡを選択し、テストモード出力信号ＷＬＢＩＯＵＴがハイレベルである場合にはモード信号ＷＬＢＩＤＴを選択する。選択された信号は、ＡＮＤゲート回路Ｇ３を介してデータ出力回路１５ａに供給される。ＡＮＤゲート回路Ｇ３の他方の入力ノードにはイネーブル信号ＤＡＴＡＥＮが供給されているため、イネーブル信号ＤＡＴＡＥＮがハイレベルに活性化すると、セレクタ５２によって選択された信号がデータ端子２７から出力されることになる。通常動作時においてはウェハレベルバーンインテスト信号ＷＬＢＩがローレベルに固定されるため、セレクタ５２は常に内部リードデータＤＡＴＡを選択する。
【００４２】
イネーブル信号ＤＡＴＡＥＮはＯＲゲート回路Ｇ４の出力である。ＯＲゲート回路Ｇ４には、リード信号ＲＥＡＤ及びテストモード出力信号ＷＬＢＩＯＵＴが入力される。このため、通常動作時においてはリード信号ＲＥＡＤの活性化に応答して内部リードデータＤＡＴＡがデータ出力回路１５ａに供給される。一方、ウェハレベルバーンインテスト時においては、バンクアドレスＢＡ２がハイレベルである期間において、ＡＮＤゲート回路Ｇ３が常にモード信号ＷＬＢＩＤＴを出力可能な状態となる。尚、リード信号ＲＥＡＤは、リード動作時においてリードデータＤＱを出力する期間に活性化される信号である。リード信号ＲＥＡＤはＯＲゲート回路Ｇ５にも供給される。
【００４３】
かかる構成により、ウェハレベルバーンインテスト時においてバンクアドレスＢＡ１＝Ｈ、バンクアドレスＢＡ２＝Ｈになると、ウェハレベルバーンインテストモード出力回路４０ｂから出力されるモード信号ＷＬＢＩＤＴがデータ端子２７から外部に出力され、これにより現在エントリしているテストモードの種類を知ることができる。ウェハレベルバーンインテスト時においては、データ出力回路１５ａに供給される内部クロック信号ＬＣＬＫＤＱの論理が固定されるが、図３に示す回路構成によりクロックトインバータ１５Ｒ，１５Ｆのいずれか一方が活性状態となるため、内部リードデータＤＡＴＡＲ，ＤＡＴＡＦの両方にモード信号ＷＬＢＩＤＴを供給すれば、データ端子２７からはモード信号ＷＬＢＩＤＴが正しく出力されることになる。
【００４４】
一方、ウェハレベルバーンインテスト時においてバンクアドレスＢＡ１＝Ｌ、バンクアドレスＢＡ２＝Ｈである期間は、モード信号ＷＬＢＩＤＴが出力されない期間であることから、内部クロック信号ＬＣＬＫＤＱの論理を固定する必要はない。本実施形態では、当該期間においてクロックツリー配線２５にダミークロック信号を供給し、これによってクロックツリー配線２５のＮＢＴＩ劣化を防止する。以下、その方法について具体的に説明する。
【００４５】
図２に示すように、バンクアドレスＢＡ１の反転信号及びテストモード出力信号ＷＬＢＩＯＵＴは、ＡＮＤゲート回路Ｇ６に入力される。これにより、ウェハレベルバーンインテスト時においてバンクアドレスＢＡ１＝Ｌ、バンクアドレスＢＡ２＝Ｈになると、ＡＮＤゲート回路Ｇ６の出力である起動信号ＷＢＩＣＫがハイレベルに活性化する。起動信号ＷＢＩＣＫはオシレータ２０ａに供給され、オシレータ２０ａは起動信号ＷＢＩＣＫの活性化に応答して動作を開始する。起動信号ＷＢＩＣＫは、セレクタ５１及びＯＲゲート回路Ｇ５にも供給される。セレクタ５１は、起動信号ＷＢＩＣＫがハイレベルに活性化するとセルフリフレッシュタイミング信号ＳＬＦを選択し、これを内部クロック信号ＩＣＬＫＤＬＬとしてセレクタ２４ｂに供給する。セレクタ２４ｂは、ウェハレベルバーンインテスト時には内部クロック信号ＩＣＬＫＤＬＬを選択するため、内部クロック信号ＬＣＬＫ０はセルフリフレッシュタイミング信号ＳＬＦに連動してクロッキングする。
【００４６】
さらに、起動信号ＷＢＩＣＫが活性化すると、ＯＲゲート回路Ｇ５によりリード信号ＲＤが常にハイレベルに固定されるため、内部クロック信号ＬＣＬＫもクロッキングし、クロックツリー配線２５にはセルフリフレッシュタイミング信号ＳＬＦからなるダミークロック信号が供給される。これにより、クロックツリー配線２５のＮＢＴＩ劣化が防止される。また、内部クロック信号ＬＣＬＫはレプリカ配線２４ｃにも供給されるため、レプリカ配線２４ｃのＮＢＴＩ劣化についても防止される。
【００４７】
このように、本実施形態によれば、オシレータ２０ａを用いてウェハレベルバーンインテスト時にクロックツリー配線２５にダミークロック信号を供給していることから、クロック端子２３に外部クロック信号ＣＬＫを供給することなく、ウェハレベルバーンインテスト時におけるＮＢＴＩ劣化を防止することが可能となる。これにより、ＮＢＴＩ劣化による内部クロック信号ＬＣＬＫＤＱのデューティ変化が防止される。
【００４８】
しかも、ＤＲＡＭにおいてオシレータ２０ａは当然に設けられている回路であることから、チップ面積の増大はほとんど生じない。また、データ端子２７からモード信号ＷＬＢＩＤＴを外部に出力する期間においてはオシレータ２０ａを停止させていることから、モード信号ＷＬＢＩＤＴの出力動作には何らの影響も与えない。このため、既存のテストプログラムをそのまま使用することも可能となる。
【００４９】
図５は、変形例による半導体装置１０の主要部の構成を示すブロック図である。
【００５０】
図５に示す回路は、デューティ調整回路６１が追加されている点において図２に示した回路と相違している。その他の点は図２に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
デューティ調整回路６１は、レプリカ信号ＲＥＰのデューティが５０％よりも大きいか小さいかを判定し、判定の結果をデューティ調整信号ＤＣＣとしてディレイライン２４ａに出力する。ディレイライン２４ａは、デューティ調整信号ＤＣＣに基づいて内部クロック信号ＤＬＬＣＬＫのデューティを変化させる。具体的には、レプリカ信号ＲＥＰのデューティが５０％よりも大きい場合、ディレイライン２４ａはデューティ調整信号ＤＣＣに基づいて内部クロック信号ＤＬＬＣＬＫのデューティを低下させ、逆に、レプリカ信号ＲＥＰのデューティが５０％よりも小さい場合、ディレイライン２４ａはデューティ調整信号ＤＣＣに基づいて内部クロック信号ＤＬＬＣＬＫのデューティを増大させる。このような動作を繰り返すことにより、内部クロック信号ＤＬＬＣＬＫのデューティは５０％に収束する。
【００５２】
図５に示す回路方式では、デューティ調整回路６１をレプリカ配線２４ｃの後段に配置していることから、クロックツリー配線２５の通過によって内部クロック信号ＬＣＬＫＤＱのデューティにずれが生じている場合であっても、このようなデューティのずれがレプリカ配線２４ｃによっても再現される。このため、内部クロック信号ＬＣＬＫＤＱのデューティを正しく５０％に補正することが可能となる。
【００５３】
図６は、他の変形例による半導体装置１０の主要部の構成を示すブロック図である。
【００５４】
図６に示す回路は、デューティ調整回路６２が追加されている点において図２に示した回路と相違している。その他の点は図２に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５５】
デューティ調整回路６２は、内部クロック信号ＬＣＬＫのデューティが５０％よりも大きいか小さいかを判定し、判定の結果をデューティ調整信号ＤＣＣとしてディレイライン２４ａに出力する。ディレイライン２４ａは、デューティ調整信号ＤＣＣに基づいて内部クロック信号ＤＬＬＣＬＫのデューティを変化させる。
【００５６】
図６に示す回路方式では、デューティ調整回路６２をレプリカ配線２４ｃの前段に配置していることから、クロックツリー配線２５の通過によって生じる内部クロック信号ＬＣＬＫＤＱのデューティのずれを観測することができない。しかしながら、本実施形態によれば、クロックツリー配線２５のＮＢＴＩ劣化が抑制されていることから、クロックツリー配線２５の通過によって生じる内部クロック信号ＬＣＬＫＤＱのデューティのずれは非常に少ない。このため、内部クロック信号ＬＣＬＫＤＱのデューティをほぼ５０％に補正することが可能となる。しかも、図６に示す回路方式では、負荷の高いレプリカ配線２４ｃを経由する前の内部クロック信号ＬＣＬＫＤＱのデューティを観測していることから、高いジッタ精度が得られるとともに、サンプル間ばらつきも少なくなるという利点が得られる。
【００５７】
図７は、さらに他の変形例による半導体装置１０の主要部の構成を示すブロック図である。
【００５８】
図７に示す回路では、オシレータ２０ａの代わりにＡＮＤゲート回路Ｇ７が設けられ、その出力であるダミークロック信号ＢＣＬＫがセレクタ５１に供給される。これに伴い、起動信号ＷＢＩＣＫの代わりにテストモード出力信号ＷＬＢＩＯＵＴが用いられる。ＡＮＤゲート回路Ｇ７は、バンクアドレスＢＡ１とテストモード出力信号ＷＬＢＩＯＵＴとの論理積を取る。その他の点は図２に示した回路と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５９】
図７に示す回路方式においては、ウェハレベルバーンインテスト時において実際に負荷をかけている期間（ＢＡ１＝Ｌ，ＢＡ２＝Ｈ）と、モード信号ＷＬＢＩＤＴを出力する期間（ＢＡ１＝Ｈ，ＢＡ２＝Ｈ）とで、クロックツリー配線２５の論理が反転し、クロックツリー配線２５のＮＢＴＩ劣化を防止することが可能となる。このように、本例ではダミークロック信号がアドレス端子から入力されるため、半導体装置１０がオシレータ２０ａを備えている必要はない。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、上記実施形態では、クロックツリー配線２５に位相制御された内部クロック信号ＬＣＬＫが供給されているが、クロックツリー配線２５に供給されるクロック信号が位相制御された信号であるか否かは問わない。すなわち、クロック生成回路としてディレイライン２４ａを用いることは必須でない。このことは、本発明による半導体装置がＤＬＬ回路を備えた半導体装置に限定されるものではないことを意味する。
【００６２】
本発明は、下記の半導体装置及びその製造方法も対象とするものである。
【００６３】
［付記１］
クロック端子を介して外部から入力される外部クロック信号を受け、位相制御された内部クロック信号を生成するディレイラインと、
前記内部クロック信号を伝送するクロックツリー配線と、
前記クロックツリー配線を通過した前記内部クロック信号に同期してデータを外部に出力するデータ出力回路と、
前記外部クロック信号が入力されない状態において、前記クロックツリー配線にダミークロック信号を供給するセレクタと、を備えることを特徴とする半導体装置。
【００６４】
［付記２］
前記内部クロック信号を伝送するレプリカ配線と、
前記レプリカ配線を通過した前記内部クロック信号に同期してレプリカ信号を生成するレプリカ出力回路と、
前記レプリカ信号と前記外部クロック信号の位相を比較する位相判定回路と、をさらに備え、
前記ディレイラインの遅延量は、前記位相判定回路による判定の結果に基づいて制御されることを特徴とする付記１に記載の半導体装置。
【００６５】
［付記３］
前記内部クロック信号のデューティを調整するデューティ調整回路をさらに備えることを特徴とする付記２に記載の半導体装置。
【００６６】
［付記４］
前記デューティ調整回路は、前記レプリカ信号のデューティを検出し、検出結果に基づいて前記内部クロック信号のデューティを調整することを特徴とする付記３に記載の半導体装置。
【００６７】
［付記５］
前記デューティ調整回路は、前記レプリカ配線を通過する前の前記内部クロック信号のデューティを検出し、検出結果に基づいて前記内部クロック信号のデューティを調整することを特徴とする付記３に記載の半導体装置。
【００６８】
［付記６］
前記ダミークロック信号を生成するオシレータをさらに備えることを特徴とする付記１乃至５のいずれかに記載の半導体装置。
【００６９】
［付記７］
前記ダミークロック信号を入力するための外部端子をさらに備えることを特徴とする付記１乃至５のいずれかに記載の半導体装置。
【００７０】
［付記８］
前記セレクタは、テスト端子を介して外部から入力されるテスト信号が活性化していることを条件として、前記クロックツリー配線にダミークロック信号を供給することを特徴とする付記１乃至７のいずれかに記載の半導体装置。
【００７１】
［付記９］
外部からアドレス信号が供給される複数のアドレス端子をさらに備え、
前記セレクタは、前記アドレス信号が第１の値を示している場合には前記クロックツリー配線に前記ダミークロック信号を供給し、前記アドレス信号が前記第１の値とは異なる第２の値を示している場合には前記クロックツリー配線への前記ダミークロック信号の供給を停止する、ことを特徴とする付記８に記載の半導体装置。
【００７２】
［付記１０］
前記テスト信号に応答して活性化されるウェハレベルバーンインテスト制御回路をさらに備え、
前記ウェハレベルバーンインテスト制御回路は、前記アドレス信号が前記第１及び第２の値とは異なる第３の値を示していることに応答してテストモードを切り替える、ことを特徴とする付記９に記載の半導体装置。
【００７３】
［付記１１］
クロックツリー配線を有する複数の半導体装置が形成されたウェハを準備するステップと、
前記ウェハの状態のまま、前記複数の半導体装置に対してバーンインテストを行うステップと、
前記バーンインテストを行っている途中で、前記クロックツリー配線にダミークロック信号を供給するステップと、を備えることを特徴とする半導体装置の製造方法。
【００７４】
［付記１２］
前記ダミークロック信号を供給するステップにおいては、前記半導体装置に設けられたオシレータを活性化させることを特徴とする付記１１に記載の半導体装置の製造方法。
【００７５】
［付記１３］
前記ダミークロック信号を供給するステップにおいては、前記バーンインテストにおいて前記半導体装置に負荷をかけている期間に前記オシレータを活性化させることを特徴とする付記１２に記載の半導体装置の製造方法。
【００７６】
［付記１４］
前記ダミークロック信号を供給するステップにおいては、前記バーンインテストにおいて前記半導体装置から信号を出力している期間には前記オシレータを非活性化させることを特徴とする付記１３に記載の半導体装置の製造方法。
【００７７】
［付記１５］
前記ダミークロック信号を前記半導体装置の外部から供給することを特徴とする付記１１に記載の半導体装置の製造方法。
【符号の説明】
【００７８】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
１５ａ    データ出力回路
１５Ｒ，１５Ｆ    クロックトインバータ
２０      アクセス制御回路
２０ａ    オシレータ
２１，２１ａ，２１ｂ    アドレス端子
２２      コマンド端子
２３      クロック端子
２４      ＤＬＬ回路
２４ａ    ディレイライン（クロック生成回路）
２４ｂ    セレクタ
２４ｃ    レプリカ配線
２４ｄ    レプリカ出力回路
２４ｅ    位相判定回路
２５      クロックツリー配線
２６      クロック生成回路
２７      データ端子
３０      電源回路
３１，３２    電源端子
４０      ウェハレベルバーンインテスト回路
４０ａ    ウェハレベルバーンインテスト制御回路
４０ｂ    ウェハレベルバーンインテストモード出力回路
４１      テスト端子
５１，５２    セレクタ
６１，６２    デューティ調整回路
ＡＤＤ    アドレス信号
ＢＡ１，Ｂ２    バンクアドレス
ＩＣＬＫ，ＩＣＬＫＤＬＬ，ＬＣＬＫ，ＬＣＬＫ０，ＬＣＬＫＤＱ，ＬＣＬＫＲＥＰ    内部クロック信号
ＣＬＫ    外部クロック信号
ＤＬＬＣＬＫ    内部クロック信号
Ｇ１〜Ｇ７    ゲート回路
ＲＥＰ    レプリカ信号
ＳＬＦ    セルフリフレッシュタイミング信号（ダミークロック信号）
ＷＬＢＩ  ウェハレベルバーンインテスト信号
ＷＬＢＩＤＴ，ＷＬＢＩＤＴ０    モード信号
ＷＬＢＩＯＵＴ    テストモード出力信号
【図１】
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【図２】
2012252733.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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