(57)【要約】【課題】ＰＳＵの実装面積を小さくする、又は、ＰＳＵの電力損失を低減する。【解決手段】分圧型ブリッジレスＰＦＣ回路１は、外部から正の交流電圧が印加された場合には、印加された正の電圧によって生じる電流と印加された電圧との位相差をそろえることで電力の力率を改善する第一力率改善回路２を有する。また、分圧型ブリッジレスＰＦＣ回路１は、第一力率改善回路２と並列に設置された回路であって、外部から負の交流電圧が印加された場合には、印加された負の電圧によって生じる電流と印加された電圧との位相差をそろえることで電力の力率を改善する第二力率改善回路３を有する。また、分圧型ブリッジレスＰＦＣ回路１は、第一力率改善回路２によって力率を改善された電力を蓄積するキャパシタＣ１と第二力率改善回路３によって力率を改善された電力を蓄積するキャパシタＣ２とを直列に設置した出力回路を有する。【選択図】        図１
2012019637.tif 000002
【特許請求の範囲】
【請求項１】
外部から正の交流電圧が印加された場合には、当該印加された正の交流電圧と当該印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第一力率改善回路と、
前記第一力率改善回路と並列に設置され、外部から負の交流電圧が印加された場合には、当該印加された負の交流電圧と当該印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第二力率改善回路と、
前記第一力率改善回路によって力率が改善された電力を蓄積するキャパシタと前記第二力率改善回路によって力率が改善された電力を蓄積するキャパシタとが直列に設置され、該複数のキャパシタから前記力率が改善された電力を出力する出力回路と、
を有することを特徴とする分圧力率改善回路。
【請求項２】
前記第一力率改善回路は、前記印加された正の交流電圧を昇圧するためのインダクタを前記第二力率改善回路と共用することを特徴とする請求項１に記載の分圧力率改善回路。
【請求項３】
前記第一力率改善回路は、前記正の交流電圧が印加された場合には、電界効果トランジスタを用いて、当該印加された正の交流電圧と当該印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善し、
前記第二力率改善回路は、前記負の交流電圧が印加された場合には、電界効果トランジスタを用いて、当該印加された負の交流電圧と当該印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善し、
前記第一力率改善回路が有する電界効果トランジスタと前記第二力率改善回路が有する電界効果トランジスタとに対して、通電を許可する信号を同時に送信する制御回路をさらに有することを特徴とする請求項１又は２に記載の分圧力率改善回路。
【請求項４】
外部から印加される交流電圧の正負を検知する検知回路と、
前記検知回路によって前記正の交流電圧が検知された場合には、前記第一力率改善回路の電界効果トランジスタに通電を許可する信号を送信し、前記検知回路によって負の交流電圧が検知された場合には、前記第二力率改善回路の電界効果トランジスタに通電を許可する信号を送信する電圧印加制御回路と
をさらに有し、
前記第一力率改善回路は、前記電圧印加制御回路によって送信された前記通電を許可する信号を受信した場合にのみ前記第一力率改善回路に電流を流す電界効果トランジスタを有し、当該電界効果トランジスタを介して流れる電流と前記正の交流電圧との位相差をそろえて電力の力率を改善し、
前記第二力率改善回路は、前記電圧印加制御回路によって送信された前記通電を許可する信号を受信した場合にのみ前記第二力率改善回路に電流を流す電界効果トランジスタを有し、当該電界効果トランジスタを介して流れる電流と前記負の交流電圧との位相差をそろえて電力の力率を改善することを特徴とする請求項１〜３のいずれか１つに記載の分圧力率改善回路。
【請求項５】
外部から正の交流電圧が印加された場合には、当該印加された正の交流電圧と当該印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第一力率改善部と、
前記第一力率改善部と並列に設置され、外部から負の交流電圧が印加された場合には、当該印加された負の交流電圧と当該印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第二力率改善部と、
前記第一力率改善部によって力率が改善された電力と前記第二力率改善部によって力率が改善された電力とを外部に出力する出力部と、
を有することを特徴とする分圧力率改善装置。
【請求項６】
外部から正の交流電圧が印加された場合には、当該印加された正の交流電圧と当該印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第一力率改善回路を動作させる第一ステップと、
外部から負の交流電圧が印加された場合には、前記第一力率改善回路と並列に設置され、当該印加された負の交流電圧と当該印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する第二力率改善回路を動作させる第二ステップと、
前記第一ステップによって力率が改善された電力と前記第二ステップによって力率が改善された電力とを外部に出力する出力ステップと、
を含むことを特徴とする分圧力率改善方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分圧力率改善回路、分圧力率改善装置および分圧力率改善方法に関する。
【背景技術】
【０００２】
従来、サーバやパソコンなどの電源として、入力された交流電圧を直流の電圧に変換するＰＳＵ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｕｎｉｔ）が使用されている。このようなＰＳＵは、整流回路と平滑キャパシタとが設置されているため、入力電流の波形がひずむ結果、ノイズや配電ロスを発生させてしまう場合がある。このため、ＰＳＵは、入力された電力の力率を改善させるＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路を設置することによって、ノイズの防止や配電ロスの低減を行い、ＩＥＣ１０００−３−４規格を満たしている。
【０００３】
ここで、図１１、１２を用いて、ＰＳＵの一例を説明する、図１１は、ＰＳＵの構成を説明するための図である。図１２は、ＰＦＣ回路を説明するための図である。例えば、図１１に示す例では、ＰＳＵには、入力電圧として１１０Ｖ〜２４０Ｖの交流電圧が印加される。このような場合には、ＰＳＵは、印加された交流電圧を整流回路によって整流し、整流後の電圧をＰＦＣ回路に印加する。そして、ＰＳＵは、ＰＦＣ回路によって力率が改善された３８０Ｖの直流電圧をＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）−ＤＣ変換回路によって１２Ｖの直流電圧に変換し、変換後の直流電圧をサーバやパソコン等に供給する。
【０００４】
また、図１２の左側に例示するＰＳＵでは、ＰＦＣ回路が設置されていないので、ひずんだ電流Ｉｉｎが流れてしまう。一方、図１２の右側に例示するＰＳＵでは、ＰＦＣ回路が設置されているので、ＰＦＣ回路によって電流Ｉｉｎの波形と入力電圧Ｖｉｎの波形とがそろえられ、電流Ｉｉｎのひずみが低減される結果、ノイズや配電ロスが低減される。
【０００５】
かかるＰＦＣ回路は、入力電流の波形を正弦波に近づけることによって電流のひずみを低減し、入力された電力の力率を改善する。具体的には、ＰＦＣ回路は、整流回路によって整流された電圧を印加された場合には、高周波スイッチングとパルス幅変調とを用いて、入力電圧の波形に近い電流波形を形成する。
【０００６】
以下、図１３、１４を用いて、ＰＦＣ回路が力率を改善する方法について説明する。なお、図１３は、力率を改善する方法を説明するための図である。また、図１４は、ＰＦＣ回路の効果を説明するための図である。図１３に示す例では、ＰＦＣ回路は、入力電圧と入力電流に応じてＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を駆動させる制御回路を有する。
【０００７】
このようなＰＦＣ回路は、整流回路であるブリッジダイオードによって整流された電圧を印加された場合には、ＦＥＴを断続的に動作させ、図１３中（１）の経路と図１３中（２）の経路とに電流を交互に流す。その後、ＰＦＣ回路は、図１４に示すように、（１）の経路に流れた断続的な電流と（２）の経路に流れた断続的な電流を足し合わせることによって、入力電流の波形を整流後電圧の波形に近づける。
【０００８】
ここで、ＰＳＵには、整流回路としてのブリッジダイオードによる電力損失が発生する。例えば、図１５に示す例では、ＰＳＵは、ブリッジダイオードを用いて、ＰＦＣ回路に流れる電流の向きを一定にする。つまり、ＰＳＵは、電流がなれる経路に２つのダイオードをかならず含めてしまうため、ダイオードによる電力損失を発生させる。なお、図１５は、ブリッジダイオードにおける電力損失を説明するための図である。
【０００９】
また、ＰＦＣ回路においては、力率を改善する過程において入力電圧が昇圧するため、耐圧が高いキャパシタや耐圧が高いＦＥＴが設置される。ここで、図１６に例示するように、耐圧の高いＦＥＴは、耐圧の低いＦＥＴと比較して大きな電流抵抗を有する。また、耐圧の高いキャパシタや耐圧の高いＦＥＴは、耐圧の低いキャパシタや耐圧の低いＦＥＴと比較して形状が大きい。このため、ＰＦＣ回路が設置されたＰＳＵは、ＰＦＣ回路が設置されていないＰＳＵに比べて、等価抵抗が大きくなるとともに、実装面積が大きくなってしまう。なお、図１６はＦＥＴの抵抗について説明するための図である。
【００１０】
ここで、上述したブリッジダイオードにおける電力損失を避けるため、ブリッジダイオードを複数のＦＥＴ及び制御ＩＣに置き換える同期整流方式の技術が知られている。例えば、図１７に示す例では、同期整流方式を採用したＰＳＵは、整流回路であるブリッジダイオードを４つのＦＥＴと制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）とに置き換えることで、ダイオードの損失を低減する。
【００１１】
一方、ＰＦＣ回路による等価抵抗を抑えるため、ＰＦＣ回路を並列に設置したインターリーブ方式の技術が知られている。例えば、図１８に示す例では、インターリーブ方式の回路を採用したＰＳＵは、整流回路であるブリッジダイオードと並列に設置された２つのＰＦＣ回路とを有する。このようなＰＳＵは、ブリッジダイオードによって整流された電圧を並列に設置した２つのＰＦＣ回路に対して同時に印加することで、ＰＦＣ回路における等価抵抗を二分の一に低減する。また、このようなＰＳＵは、並列に設置されたＰＦＣ回路を１８０度位相をずらして制御することで、リップル電流を低減する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００７−５２７６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した同期整流方式の技術では、ブリッジダイオードの各ダイオードをＦＥＴに置き換えるとともに各ＦＥＴを制御する制御ＩＣを追加するので、整流回路の実装面積が増える結果、ＰＳＵの実装面積が増えてしまうという問題があった。例えば、図１７に示す例では、一つのブリッジダイオードを４つのＦＥＴに置き換え、各ＦＥＴを制御するための制御ＩＣを追加するので、整流回路の実装面積を増やしてしまうという問題があった。
【００１４】
また、上述したインターリーブ方式の技術では、各ＰＦＣ回路に印加された入力電圧が昇圧するので、耐圧が高いキャパシタや耐圧が高いＦＥＴを各ＰＦＣ回路に設置する結果、各ＰＦＣ回路の実装面積が大きくなる。このため、ＰＳＵの実装面積が増えてしまうという問題があった。また、ＰＳＵには、整流回路としてのブリッジダイオードが設置されるため、ブリッジダイオードの各ダイオードにおいて電力損失が発生してしまうという問題があった。
【００１５】
一つの側面では、本発明は、ＰＳＵの実装面積を小さくする、又は、ＰＳＵの電力損失を低減する。
【課題を解決するための手段】
【００１６】
第１の案では、分圧力率改善回路は、一つの態様によれば、外部から正の交流電圧が印加された場合には、印加された正の電圧によって生じる電流と印加された電圧との位相差をそろえることで電力の力率を改善する第一力率改善回路を有する。また、分圧力率改善回路は、第一力率改善回路と並列に設置された回路であって、外部から負の交流電圧が印加された場合には、印加された負の電圧によって生じる電流と印加された電圧との位相差をそろえることで電力の力率を改善する第二力率改善回路を有する。また、分圧力率改善回路は、第一力率改善回路によって力率を改善された電力を蓄積するキャパシタと第二力率改善回路によって力率を改善された電力を蓄積するキャパシタとを直列に設置した出力回路を有する。
【発明の効果】
【００１７】
一態様では、ＰＳＵの実装面積を小さくする、又は、ＰＳＵの電力損失を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施例１に係る分圧型ブリッジレスＰＦＣ回路を説明するための図である。
【図２】図２は、制御回路を説明するための図である。
【図３】図３は、制御回路が各ＦＥＴを制御するタイミングの一例を説明するための図である。
【図４】図４は、分圧型ブリッジレスＰＦＣ回路が力率を改善する処理の一例を説明するための図である。
【図５】図５は、分圧型ブリッジレスＰＦＣ回路における電圧値と電流値とを説明するための図である。
【図６】図６は、分圧型ブリッジレスＰＦＣ回路の一例を説明するための図である。
【図７】図７は、分圧型ブリッジレスＰＦＣ回路の効果を説明するための図である。
【図８】図８は、昇圧インダクタと電流トランスの削減を説明するための図である。
【図９】図９は、ＰＷＭ制御回路を共用する回路を説明するための図である。
【図１０】図１０は、ダイオードをさらに削減した分圧型ブリッジレスＰＦＣ回路の一例を説明するための図である。
【図１１】図１１は、ＰＳＵの構成を説明するための図である。
【図１２】図１２は、ＰＦＣ回路を説明するための図である。
【図１３】図１３は、力率を改善する方法を説明するための図である。
【図１４】図１４は、ＰＦＣ回路の効果を説明するための図である。
【図１５】図１５は、ブリッジダイオードにおける電力損失を説明するための図である。
【図１６】図１６は、ＦＥＴの抵抗について説明するための図である。
【図１７】図１７は、ブリッジダイオードをＦＥＴに置き換える技術について説明するための図である。
【図１８】図１８は、インターリーブ方式を説明するための図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して本願に係る分圧力率改善回路について説明する。
【実施例１】
【００２０】
以下の実施例１では、図１を用いて、分圧力率改善回路の一例を説明する。図１は、実施例１に関わる分圧型ブリッジレスＰＦＣ回路を説明するための図である。なお、分圧型ブリッジレスＰＦＣ回路は、少なくとも２つの力率改善回路を並列に有する回路である。
【００２１】
図１に示すように、分圧型ブリッジレスＰＦＣ回路１は、第一力率改善回路２、第二力率改善回路３、出力回路４、制御回路５を有し、外部電源６および外部抵抗Ｒ１と接続される。なお、外部電源６は、分圧型ブリッジレスＰＦＣ回路１に対して交流電圧を印加する交流電源である。
【００２２】
第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合には、印加された正の交流電圧と印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する。また、第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合には、ＦＥＴＱ１を用いて、印加された正の交流電圧と印加された正の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する。
【００２３】
つまり、第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合にのみ、電流Ｉ１が流れる回路である。このため、第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合にのみ、印加された正の交流電圧の位相に電流Ｉ１の位相をそろえ、電力の力率を改善する。そして、第一力率改善回路２は、力率を改善した電力をキャパシタＣ１に蓄積する。
【００２４】
また、第一力率改善回路２は、外部電源６に対して後述する第二力率改善回路３と並列に接続される。また、第一力率改善回路２は、外部電源６から正の電圧が印加された場合にのみ電流が流れる回路である。このため、第一力率改善回路２には、外部電源６が印加する交流電圧の半分の電圧が印加される。つまり、第一力率改善回路２は、高い耐圧を有する部品と比べて小型な低い耐圧を有する部品を用いることができるため、高い耐圧を有する部品を使用した力率改善回路よりも設置面積を小さくすることができる。
【００２５】
一方、第二力率改善回路３は、外部電源６から負の交流電圧が印加された場合には、印加された負の交流電圧と印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する。また、第二力率改善回路３は、外部電源６から負の交流電圧が印加された場合には、ＦＥＴＱ２を用いて、印加された負の交流電圧と印加された負の交流電圧によって生じる電流との位相差をそろえて電力の力率を改善する。
【００２６】
つまり、第二力率改善回路３は、外部電源６から負の交流電圧が印加された場合にのみ、電流Ｉ２が流れる回路である。このため、第二力率改善回路３は、外部電源６から負の交流電圧が印加された場合にのみ、印加された負の交流電圧の位相に電流Ｉ２の位相をそろえ、電力の力率を改善する。そして、第二力率改善回路３は、力率を改善した電力をキャパシタＣ２に蓄積する。
【００２７】
また、第二力率改善回路３は、外部電源６に対して第一力率改善回路２と並列に接続される。また、第二力率改善回路３には、外部電源６から負の電圧が印加された場合にのみ電流が流れるため、第二力率改善回路３の各部品には、外部電源６が印加する交流電圧の半分の電圧が印加される。つまり、第二力率改善回路３は、従来の半分の耐圧を有する部品を用いることができる結果、従来の力率改善回路よりも設置面積を小さくすることができる。
【００２８】
出力回路４は、第一力率改善回路２によって力率が改善された電力を蓄積するキャパシタＣ１と第二力率改善回路３によって力率が改善された電力を蓄積するキャパシタＣ２とが直列に設置された回路である。また、出力回路４は、力列に設置されたキャパシタＣ１とキャパシタＣ２とに蓄積された電力を外部抵抗Ｒ１に対して出力する。
【００２９】
制御回路５は、外部電源６から印加される交流電圧の正負を検知する。そして、制御回路５は、外部電源６によって正の交流電圧が印加されたことを検知した場合には、第一力率改善回路２のＦＥＴＱ１にゲート電圧を印加する。また、制御回路５は、外部電源６によって負の交流電圧が印加されたことを検知した場合には、第二力率改善回路３のＦＥＴＱ２にゲート電圧を印加する。
【００３０】
つまり、制御回路５は、外部電源６から正の電圧が印加された場合に、第一力率改善回路２のＦＥＴＱ１を断続的に動作させ、第一力率改善回路２に電力の力率を改善させる。また、制御回路５は、外部電源６から負の電圧を印加された場合には、第二力率改善回路３のＦＥＴＱ２を断続的に動作させ、第二力率改善回路３に電力の力率を改善させる。
【００３１】
このように、分圧型ブリッジレスＰＦＣ回路１は、正の交流電圧が印加された場合には、印加された正の電圧によって生じる電流と印加された電圧との位相差をそろえて電力の力率を改善する第一力率改善回路２を有する。また、分圧型ブリッジレスＰＦＣ回路１は、第一力率改善回路２と並列に設置され、負の交流電圧が印加された場合には、印加された負の電圧によって生じる電流と印加された電圧との位相差をそろえて電力の力率を改善する第二力率改善回路３を有する。
【００３２】
つまり、分圧型ブリッジレスＰＦＣ回路１は、外部電源６から正の交流電圧が印加された場合にのみ力率を改善する第一力率改善回路２と、外部電源６から負の交流電圧が印加された場合にのみ力率を改善する第二力率改善回路３とを並列に接続した回路を有する。このため、分圧型ブリッジレスＰＦＣ回路１は、ブリッジダイオードを用いることなく、供給された交流電力の力率を改善することができる。
【００３３】
例えば、従来のＰＳＵでは、ブリッジダイオードを用いて、ＰＦＣ回路に流れる電流の向きを一定に保っていた。このため、図１５に示す例では、電流が流れる経路に３つのダイオードが存在していた。一方、図１に示す例では、分圧型ブリッジレスＰＦＣ回路１は、外部電源６が正の電圧を印加した場合に電流が流れる第一力率改善回路２と外部電源６が負の電圧を印加した場合に電流が流れる第二力率改善回路３とを有する。
【００３４】
このため、分圧型ブリッジレスＰＦＣ回路１は、ＦＣ回路に流れる電流の向きを一定に保つためのブリッジダイオードを不用とするので、電流が流れる経路に存在するダイオードの数を２つに抑えることができる。つまり、分圧型ブリッジレスＰＦＣ回路１は、ブリッジダイオードによる電力損失を抑えることができる。
【００３５】
また、第一力率改善回路２には、正の交流電圧のみが印加され、第二力率改善回路３には、負の交流電圧のみが印加される。つまり、各力率改善回路２、３には、外部電源６が供給する交流電圧のうち半分の電圧のみが印加される。このため、各力率改善回路２、３は、昇圧後の電圧を従来の二分の一に抑えることができるので、耐圧の低い部品を用いることができる。結果として、分圧型ブリッジレスＰＦＣ回路１は、耐圧の低い部品を用いることができるため、設置面積を小さくする結果、ＰＳＵの設置面積を小さくすることができる。
【００３６】
また、分圧型ブリッジレスＰＦＣ回路１は、キャパシタＣ１とキャパシタＣ２とを直列に設置した出力回路４を有するので、各力率改善回路２、３が出力する電圧を足し合わせることができる。つまり、分圧型ブリッジレスＰＦＣ回路１は、各力率改善回路２、３における昇圧後の電圧を従来の二分の一に抑えるにもかかわらず、出力する電圧を従来のＰＦＣ回路と同等に保つことができる。
【００３７】
続いて、分圧型ブリッジレスＰＦＣ回路１が有する各部品について説明する。第一力率改善回路２は、ダイオードＤ１、インダクタ（コイル）Ｌ１、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｑ１、ダイオードＤ３、キャパシタＣ１を有する。また、第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合には、外部電源６、ダイオードＤ１、インダクタＬ１、ＦＥＴＱ１の順に電流が流れる閉回路を有する。また、第一力率改善回路２は、外部電源６から正の交流電圧が印加された場合には、外部電源６、ダイオードＤ１、インダクタＬ１、ダイオードＤ３、キャパシタＣ１の順に電流が流れる閉回路を有する。
【００３８】
ここで、ＦＥＴＱ１は、後述する制御回路５からゲート電圧Ｖｇｓ１を印加された場合には、インダクタＬ１から外部電源６の方向へ電流を流す電界効果トランジスタである。また、ＦＥＴＱ１は、ゲート電圧Ｖｇｓ１が印加されていない場合には、インダクタＬ１から外部電源６の方向へ電流を流さない電界効果トランジスタである。
【００３９】
また、ダイオードＤ１は、外部電源６からインダクタＬ１の方向へ電流を流すダイオードである。また、インダクタＬ１は、所定のインダクタンスを利用するための受動素子である。また、ダイオードＤ３は、インダクタＬ１からキャパシタＣ１の方向へ電流を流すダイオードである。また、キャパシタＣ１は、力率を改善された電力を蓄積するキャパシタである。
【００４０】
第二力率改善回路３は、ダイオードＤ２、インダクタＬ２、ＦＥＴＱ２、ダイオードＤ４、キャパシタＣ２を有する。また、第二力率改善回路３は、外部電源６から負の交流電流が印加された場合には、ＦＥＴＱ２、インダクタＬ２、ダイオードＤ２の順に電流が流れる閉回路を有する。また、第二力率改善回路３は、外部電源６から負の交流電源が印加された場合には、外部電源６、キャパシタＣ２、ダイオードＤ４、インダクタＬ２、ダイオードＤ２の順に電流が流れる閉回路を有する。
【００４１】
ここで、ＦＥＴＱ２は、後述する制御回路５からゲート電圧Ｖｇｓ２を印加された場合には、外部電源６からインダクタＬ２の方向に電流を流す電界効果トランジスタである。また、ＦＥＴＱ２は、ゲート電圧Ｖｇｓ２が印加されていない場合には、外部電源６からインダクタＬ２の方向に電流を流さない電界効果トランジスタである。
【００４２】
また、ダイオードＤ２は、インダクタＬ２から外部電源６の方向へ電源を流すダイオードである。また、インダクタＬ２は、インダクタＬ１と同様のインダクタである。また、ダイオードＤ４は、キャパシタＣ２からインダクタＬ２の方向へ電流を流すダイオードである。また、キャパシタＣ２は、力率を改善された電力を蓄積するキャパシタである。また、キャパシタＣ２は、外部抵抗Ｒ１に対して、キャパシタＣ１と直列に接続される。
【００４３】
次に、図２を用いて、制御回路５について具体的に説明する。図２は、制御回路を説明するための図である。図２に示す例では、制御回路５は、ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔ）入力正負判別回路７、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御回路８、ＰＷＭ制御回路９を有する。ＡＣ入力正負判別回路７は、コンパレータ１０、コンパレータ１１を有する。
【００４４】
また、ＰＷＭ制御回路８は、ＯＮ／ＯＦＦスイッチ１２、入力電圧モニタ回路１３、電流モニタ回路１４、ＦＥＴ駆動信号出力回路１５、出力電圧モニタ回路１６を有する。また、ＰＷＭ制御回路９は、ＯＮ／ＯＦＦスイッチ１７、入力電圧モニタ回路１８、電流モニタ回路１９、ＦＥＴ駆動信号出力回路２０、出力電圧モニタ回路２１を有する。
【００４５】
ここで、制御回路５が有する各回路の動作について説明する。ＡＣ入力正負判別回路７は、外部電源６から印加される交流電圧の正負を検知する。そして、ＡＣ入力正負判別回路７は、正の交流電圧が検知された場合には、所定の電圧をＰＷＭ制御回路８に印加する。また、ＡＣ入力正負判別回路７は、負の交流電圧が検知された場合には、所定の電圧をＰＷＭ制御回路９に印加する。
【００４６】
ＰＷＭ制御回路８は、第一力率改善回路２に外部電源６から印加される入力電圧値を測定する。また、ＰＷＭ制御回路８は、インダクタＬ１に流れる電流値を測定する。また、ＰＷＭ制御回路８は、キャパシタＣ１と外部抵抗Ｒ１との間の出力電圧値を測定する。
【００４７】
そして、ＰＷＭ制御回路８は、ＡＣ入力正負判別回路７から電圧を印加された場合には、測定された入力電圧値と電流値と出力電圧値とに応じて、ＦＥＴＱ１にゲート電圧Ｖｇｓ１を断続的に印加する。つまり、ＰＷＭ制御回路８は、外部電源６によって第一力率改善回路２に正の電圧が印加された場合には、断続的にＦＥＴＱ１を動作させ、第一力率改善回路２に電力の力率を改善させる。
【００４８】
ＰＷＭ制御回路９は、第二力率改善回路３に外部電源６から印加される入力電圧値を測定する。また、ＰＷＭ制御回路９は、インダクタＬ２に流れる電流値を測定する。また、ＰＷＭ制御回路９は、キャパシタＣ１と外部抵抗Ｒ１との間の出力電圧値を測定する。
【００４９】
そして、ＰＷＭ制御回路９は、ＡＣ入力正負判別回路７から電圧を印加された場合には、測定された入力電圧値と電流値と出力電圧値とに応じて、ＦＥＴＱ１にゲート電圧Ｖｇｓ２を断続的に印加する。つまり、ＰＷＭ制御回路９は、外部電源６によって第二力率改善回路３に負の電圧が印加された場合には、断続的にＦＥＴＱ２を動作させ、第二力率改善回路３に電力の力率を改善させる。
【００５０】
次に、ＡＣ入力正負判別回路７と各ＰＷＭ制御回路８、９が有する各部について説明する。コンパレータ１０は、外部電源６から正の交流電圧が印加された場合には、所定の電圧をＰＷＭ制御回路８のＯＮ／ＯＦＦスイッチ１２へ印加する。一方、コンパレータ１１は、外部電源６から負の交流電圧が印加された場合には、所定の電圧をＰＷＭ制御回路９のＯＮ／ＯＦＦスイッチ１７へ伝達する。
【００５１】
ＰＷＭ制御回路８のＯＮ／ＯＦＦスイッチ１２は、所定の電圧を印加された場合には、各部１３〜１６を動作させる。入力電圧モニタ回路１３は、第一力率改善回路２に印加される入力電圧値を測定する。また、電流モニタ回路１４は、インダクタＬ１に流れる電流値を測定する。また、出力電圧モニタ回路１６は、キャパシタＣ１と外部抵抗Ｒ１との間の外部電圧値を測定する。また、ＦＥＴ駆動信号出力回路１５は、測定された入力電圧値と電流値と外部電圧値とに応じて、ＦＥＴＱ１にゲート電圧Ｖｇｓ１を断続的に印加する。
【００５２】
一方、ＰＷＭ制御回路９のＯＮ／ＯＦＦスイッチ１７は、所定の電圧を印加された場合には、各部１８〜２１を動作させる。入力電圧モニタ回路１８は、第二力率改善回路３に印加される入力電圧値を測定する。また、電流モニタ回路１９は、インダクタＬ２に流れる電流値を測定する。また、出力電圧モニタ回路２１は、キャパシタＣ１と外部抵抗Ｒ１との間の外部電圧値を測定する。また、ＦＥＴ駆動信号出力回路２０は、測定された入力電圧値と電流値と外部電圧値とに応じて、ＦＥＴＱ２にゲート電圧Ｖｇｓ２を断続的に印加する。
【００５３】
次に、図３を用いて、制御回路５が各ＦＥＴＱ１〜Ｑ２を制御するタイミングについて説明する。図３は、制御回路が各ＦＥＴを制御するタイミングの一例を説明するための図である。なお、図３のＡＣ入力とは、外部電源６によって印加される交流電圧の強さであり、−１４４Ｖ（Ｖｏｌｔ）〜＋１４４Ｖまでの交流電圧が印加される。
【００５４】
また、図３の制御出力Ａとは、コンパレータ１０から出力される電圧の強さである。また、制御出力Ａ’とは、コンパレータ１０からダイオードを介してＰＷＭ制御回路８のＯＮ／ＯＦＦスイッチ１２へ印加される電圧の強さである。また、制御出力Ｂとは、コンパレータ１１から出力される電圧の強さである。また、制御出力Ｂ’とは、コンパレータ１１からダイオードを介してＰＷＭ制御回路９のＯＮ／ＯＦＦスイッチ１７へ印加される電圧の強さである。
【００５５】
例えば、図３に示す例では、ＡＣ入力が正の場合には、制御出力Ａが正となり制御出力Ａ’が所定の電圧値ＶＣＣとなる。このため、ＰＷＭ制御回路８が動作し、ＦＥＴＱ１が断続的に動作する。一方、ＰＷＭ制御回路９は、ＡＣ入力が正の場合には、制御出力Ｂが負となり制御出力Ｂ’は出力されないので動作しない。
【００５６】
また、ＡＣ入力が負の場合には、制御出力Ｂが正となり制御出力Ｂ’が所定の電圧値ＶＣＣとなる。このため、ＰＷＭ制御回路９が動作し、ＦＥＴＱ２が断続的に動作する。一方、ＰＷＭ制御回路８は、ＡＣ入力が負の場合には、制御出力Ａが負となり制御出力Ａ’は出力されないので動作しない。
【００５７】
次に、図４を用いて、分圧型ブリッジレスＰＦＣ回路１が力率を改善する処理の一例を説明する。なお、図４は、分圧型ブリッジレスＰＦＣ回路が力率を改善する処理の一例を説明するための図である。例えば、図４に示す例では、分圧型ブリッジレスＰＦＣ回路に外部電源６から正の交流電圧が印加された場合には、第一力率改善回路２に電流Ｉ１が流れる。
【００５８】
また、第一力率改善回路２は、自回路に電流Ｉ１が流れた場合には、図４に例示する経路（１）と経路（２）とを断続的に切替えて、印加された電圧と自装置に流れる電流Ｉ１との位相をそろえる。つまり、第一力率改善回路２は、外部電源６から正の交流電圧を印加された場合には、電力の力率を改善する。そして、第一力率改善回路２は、力率が改善された電力をキャパシタＣ１に蓄積させる。その後、キャパシタＣ１は、経路（５）に対して、蓄積された電力を供給する。
【００５９】
一方、分圧型ブリッジレスＰＦＣ回路に外部電源６から負の交流電圧が印加された場合には、第二力率改善回路３に電流Ｉ２が流れる。第二力率改善回路３は、自回路に電流Ｉ２が流れた場合には、図４に例示する経路（３）と経路（４）とを断続的に切替えて、印加された電圧と自装置に流れる電流Ｉ２との位相をそろえる。つまり、第二力率改善回路３は、外部電源６から負の交流電圧を印加された場合には、電力の力率を改善する。そして、第二力率改善回路３は、力率が改善された電力をキャパシタＣ２に蓄積させる。その後、キャパシタＣ２は、経路（５）に対して、蓄積された電力を供給する。
【００６０】
次に、図５を用いて、分圧型ブリッジレスＰＦＣ回路１が出力する電圧について説明する。図５は、分圧型ブリッジレスＰＦＣ回路における電圧値と電流値とを説明するための図である。なお、図５に示すＶ１とは、キャパシタＣ１が外部抵抗Ｒ１に対して印加する電圧である。また、図５に示すＶ２とは、キャパシタＣ２が外部抵抗Ｒ１に対して印加する電圧である。図５に示す例では、各キャパシタＣ１、Ｃ２は、外部抵抗Ｒ１に対して、それぞれ１９０Ｖの電圧を印加する。
【００６１】
ここで、分圧型ブリッジレスＰＦＣ回路１は、各キャパシタＣ１、Ｃ２を外部抵抗Ｒ１に対して直列に設置する。このため、分圧型ブリッジレスＰＦＣ回路１は、外部抵抗Ｒ１に対して、それぞれ３８０Ｖの電圧を印加する。つまり、分圧型ブリッジレスＰＦＣ回路１は、各力率改善回路２、３における昇圧後の電圧を従来の二分の一に抑えるにもかかわらず、出力する電圧を従来のＰＦＣ回路と同等に保つことができる。
【００６２】
次に、図６、７を用いて、分圧型ブリッジレスＰＦＣ回路１の具体例について説明する。なお、図６は、分圧型ブリッジレスＰＦＣ回路の一例を説明するための図である。また、図７は、分圧型ブリッジレスＰＦＣ回路の効果を説明するための図である。ここで、図７中の入力電圧とは、外部電源６から印加される交流電圧をプロットした図である。入力電流とは、分圧型ブリッジレスＰＦＣ回路１に入力される電流をプロットした図である。また、正出力端子電圧とは、図６に示す正出力端子に印加された電圧をプロットした図である。また、負出力端子電圧とは、図６に示す負出力端子に印加された電圧をプロットした図である。また、出力電圧とは、正出力と負出力の差分をプロットした図である。
【００６３】
図６に示す例では、インダクタＬ１、Ｌ２のインダクタンスを２２０μＨ、キャパシタＣ１、Ｃ２の静電容量を４５０μＦとし、ＦＥＴＱ１、Ｑ２にそれぞれ５ｍΩの抵抗を接続した。なお、図６中の臨海モードＰＦＣ制御回路とは、各ＰＷＭ制御回路８、９と同様の機能を有する回路である。
【００６４】
このような、図６に例示した分圧型ブリッジレスＰＦＣ回路１について、外部電源６から１００Ｖの交流電圧を印加した場合には、図７に例示する出力結果が得られた。図７に示す例では、入力電圧と入力電流の形状がそろい、出力電圧として３８０Ｖの電圧が得られることが確認できる。つまり、分圧型ブリッジレスＰＦＣ回路１は、各力率改善回路２、３の各部品に印加される電圧を従来の半分におさえ、かつ、出力電圧を従来のＰＦＣ回路と同様の値にすることができる。
【００６５】
［実施例１の効果］
上述したように、分圧型ブリッジレスＰＦＣ回路１は、外部電源６から正の交流電圧が印加された場合に力率を改善する第一力率改善回路２と、外部電源６から負の交流電圧が印加された場合に力率を改善する第二力率改善回路３とを並列に接続した回路を有する。このため、分圧型ブリッジレスＰＦＣ回路１は、ブリッジダイオードを用いることなく、供給された交流電力の力率を改善することができる。結果として、分圧型ブリッジレスＰＦＣ回路１は、電力損失を低減することができる。
【００６６】
また、第一力率改善回路２には、正の交流電圧が印加された場合にのみ電流が流れ、第二力率改善回路３には、負の交流電圧が印加された場合にのみ電流が流れる。つまり、各力率改善回２、３においては、外部電源６から印加される交流電圧のうち半分の電圧のみが仕事を行う。この結果、分圧型ブリッジレスＰＦＣ回路１は、各力率改善回路２、３における昇圧後の電圧を従来の二分の一に抑えることができるので、耐圧の低い部品を用いることができる。結果として、分圧型ブリッジレスＰＦＣ回路１は、耐圧の低い部品を用いることができるため、設置面積を小さくする結果、ＰＳＵの設置面積を小さくすることができる。
【００６７】
また、分圧型ブリッジレスＰＦＣ回路１は、キャパシタＣ１とキャパシタＣ２とを直列に設置した出力回路４を有するので、各力率改善回路２、３が出力する電圧を足し合わせることができる。つまり、分圧型ブリッジレスＰＦＣ回路１は、各力率改善回路２、３における昇圧後の電圧を従来の二分の一に抑えるにもかかわらず、出力する電圧を従来のＰＦＣ回路と同等に保つことができる。
【００６８】
また、分圧型ブリッジレスＰＦＣ回路１は、ＰＷＭ制御回路８が動作する場合には、ＰＷＭ制御回路９を停止させ、ＰＷＭ制御回路９が動作する場合には、ＰＷＭ制御回路８を停止させる。このため、分圧型ブリッジレスＰＦＣ回路１は、制御回路５が消費する電力を抑えることができる。
【実施例２】
【００６９】
これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例２として本発明に含まれる他の実施例を説明する。
【００７０】
（１）昇圧インダクタの共用について
上述した分圧型ブリッジレスＰＦＣ回路１では、第一力率改善回路２および第二力率改善回路３にそれぞれ独立したインダクタＬ１、Ｌ２が設置されていた。しかし、実施例は、これに限定されるものではない。例えば、本実施例に係る分圧型ブリッジレスＰＦＣ回路１ａは、実施例２に係る第一力率改善回路２ａおよび第二力率改善回路３ａとで一つのインダクタを共用する回路を有してもよい。
【００７１】
例えば、図８は、昇圧インダクタと電流トランスの削減を説明するための図である。図８に示す例では、実施例２に係る第一力率改善回路２ａは、印加された正の交流電圧を昇圧するためのインダクタＬ３を第二力率改善回路３ａと共用する。ここで、第一力率改善回路２ａは、正の交流電圧が印加された場合にのみ電力の力率を改善し、第二力率改善回路３ａは、負の交流電圧が印加された場合にのみ電力の力率を改善する。つまり、第一力率改善回路２ａおよび第二力率改善回路３ａは、それぞれ別のタイミングでインダクタＬ３を用いる。
【００７２】
このため、第一力率改善回路２ａは、インダクタＬ３を第二力率改善回路３ａと共用することができる。結果として、分圧型ブリッジレスＰＦＣ回路１ａは、インダクタの個数を減らすので、回路規模を小型化するとともに、回路のコストを削減することができる。また、分圧型ブリッジレスＰＦＣ回路１ａは、ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）の削減によって回路の効率を改善することができる。
【００７３】
（２）ＰＷＭ制御回路の共用について
上述した分圧型ブリッジレスＰＦＣ回路１では、第一力率改善回路２を制御するＰＷＭ制御回路８と第二力率改善回路３を制御するＰＷＭ制御回路９を有していた。しかし、実施例は、これに限定されるものではない。例えば、本実施例に係る分圧型ブリッジレスＰＦＣ回路１ｂは、第一力率改善回路２ａおよび第二力率改善回路３ａを同時に制御するＰＷＭ制御回路２３を有してもよい。
【００７４】
例えば、図９は、ＰＷＭ制御回路を共用する回路を説明するための図である。図９に例示する制御回路５ａは、ＰＷＭ制御回路２３を有する。ＰＷＭ制御回路２３は、実施例１に係るＰＷＭ制御回路８と同様の機能を有する。また、ＰＷＭ制御回路２３は、ＦＥＴＱ１とＦＥＴＱ２とに対して、同一のゲート電圧を同時に送信する。
【００７５】
ここで、第一力率改善回路２ａおよび第二力率改善回路３ａには、それぞれ異なるタイミングで電流が流れる。このため、分圧型ブリッジレスＰＦＣ回路１ｂは、第一力率改善回路２ａのＦＥＴＱ１と第二力率改善回路３ａのＦＥＴＱ２とを同時に制御した場合にも、適切に電力の力率を改善することができる。結果として、分圧型ブリッジレスＰＦＣ回路１ｂは、ＰＷＭ制御回路の数を減らすことができるので、回路規模を小さくするとともに、回路のコストを削減することができる。
【００７６】
（３）ダイオードの置き換えについて
上述した分圧型ブリッジレスＰＦＣ回路１は、第一力率改善回路２に流れる電流の向きを一定に保つダイオードＤ１を有していた。また、分圧型ブリッジレスＰＦＣ回路１は、第二力率改善回路３に流れる電流の向きを一定に保つダイオードＤ２を有していた。しかし、実施例は、これに限定されるものではない。例えば、本実施例に係る分圧型ブリッジレスＰＦＣ回路１ｃは、ダイオードＤ１、Ｄ２をそれぞれＦＥＴＱ３、Ｑ４に置換してもよい。
【００７７】
例えば、図１０は、ダイオードをさらに削減した分圧型ブリッジレスＰＦＣ回路の一例を説明するための図である。図１０に示す例では、分圧型ブリッジレスＰＦＣ回路１ｃは、実施例１に係るダイオードＤ１をＦＥＴＱ３に置換し、実施例１に係るダイオードＤ２をＦＥＴＱ４に置換した回路を有する。
【００７８】
ここで、ＦＥＴＱ３のゲートは、ＡＣ入力正負判別回路７がＰＷＭ制御回路８に電圧を印加するための回路部分と接続される。また、ＦＥＴＱ４のゲートには、ＡＣ入力正負判別回路７がＰＷＭ制御回路９に電圧を印加するための回路部分と接続される。このため、実施例２に係るＡＣ入力正負判別回路７は、正の交流電流が検知された場合には、ＦＥＴＱ３にゲート電圧を印加し、負の交流電流が検知された場合には、ＦＥＴＱ４にゲート電圧を印加する電圧印加制御回路として動作する。
【００７９】
つまり、第一力率改善回路２ａは、制御回路５ｂによってゲート電圧が印加された場合にのみ第一力率改善回路２ａに電流を流すＦＥＴＱ３を有し、ＦＥＴＱ３を介して流れる電流と正の交流電圧との位相差をそろえて電力の力率を改善する。また、第二力率改善回路３ａは、制御回路５ｂによってゲート電圧が印加された場合にのみ第二力率改善回路３ａに電流を流すＦＥＴＱ４を有し、ＦＥＴＱ４を介して流れる電流と負の交流電圧との位相差をそろえて電力の力率を改善する。
【００８０】
このように、分圧型ブリッジレスＰＦＣ回路１ｃは、ダイオードをＦＥＴに置き換えることで、さらに電力損失を抑えることができる。また、分圧型ブリッジレスＰＦＣ回路１ｃは、ＰＷＭ制御回路８、９を動作させるためにＡＣ入力正負判別回路７から印加される電圧を利用してＦＥＴＱ３、Ｑ４を動作させるため、ＦＥＴＱ３、Ｑ４を動作させる制御回路を不要とする。結果として、分圧型ブリッジレスＰＦＣ回路１ｃは、回路規模を大きくすることなく、電力損失を抑えることができる。
【符号の説明】
【００８１】
１  分圧型ブリッジレスＰＦＣ回路
１ａ  分圧型ブリッジレスＰＦＣ回路
１ｂ  分圧型ブリッジレスＰＦＣ回路
１ｃ  分圧型ブリッジレスＰＦＣ回路
２  第一力率改善回路
２ａ  第一力率改善回路
３  第二力率改善回路
３ａ  第二力率改善回路
４  出力回路
５  制御回路
５ａ  制御回路
６  外部電圧
【図１】
2012019637.tif 000003
【図２】
2012019637.tif 000004
【図３】
2012019637.tif 000005
【図４】
2012019637.tif 000006
【図５】
2012019637.tif 000007
【図６】
2012019637.tif 000008
【図７】
2012019637.tif 000009
【図８】
2012019637.tif 000010
【図９】
2012019637.tif 000011
【図１０】
2012019637.tif 000012
【図１１】
2012019637.tif 000013
【図１２】
2012019637.tif 000014
【図１３】
2012019637.tif 000015
【図１４】
2012019637.tif 000016
【図１５】
2012019637.tif 000017
【図１６】
2012019637.tif 000018
【図１７】
2012019637.tif 000019
【図１８】
2012019637.tif 000020