(57)【要約】【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１ウェル領域（１０４）の下に第１ドープ領域（１０２）を有した半導体基板（１００）に前記第１ウェル領域（１０４）を形成する工程であって、前記第１ウェル領域（１０４）および前記第１ドープ領域（１０２）はｐ型不純物及びｎ型不純物からなる群から選択された第１導電型の不純物を含有し、前記第１ウェル領域（１０４）が前記第１ドープ領域（１０２）と電気接続され、かつ、フィールド構造（１０６）が前記第１ウェル領域（１０４）のいずれかの側に形成されている、第１ウェル領域（１０４）を形成する工程と、
分離領域（２０６）を前記第１ウェル領域（１０４）と第１ドープ領域（１０２）との間に形成する工程であって、前記分離領域（２０６）は前記フィールド構造（１０６）の一部の下方まで伸びている、前記分離領域（２０６）を形成する工程と、
前記フィールド構造（１０６）の下方に第２ウェル領域（４０４）を形成する工程とを備え、
前記分離構造（２０６）は前記第２ウェル領域（４０４）に電気接続され、及び、前記分離領域（２０６）及び前記第２ウェル領域（４０４）は、前記第１導電型とは反対の第２導電型の不純物を含有している、フィールド構造を有する半導体素子の製造方法。
【請求項２】
前記分離領域（２０６）のピーク不純物濃度が約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲にあり、
前記第２ウェル領域（４０４）のピーク不純物濃度が約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲にあり、前記方法は、
前記分離領域（２０６）と第１ドープ領域（１０２）との間に第２ドープ領域（３１０）を形成する工程であって、前記第２ドープ領域（３１０）は前記第１導電型の不純物を含有し、前記第２ドープ領域（３１０）のピーク濃度が約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲にある工程と、
前記分離領域（２０６）の上に第３ドープ領域（３１２）を形成する工程であって、前記第３ドープ領域（３１２）は前記第１導電型の不純物を含有し、前記第３ドープ領域（３１２）のピーク濃度が約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲にある工程とをさらに備える、請求項１に記載の方法。
【請求項３】
前記半導体基板（１００）上にゲート構造（５０４）を形成する工程と、
前記ゲート構造（５０４）に隣接したソース／ドレーン領域（６０４）を形成する工程と、
前記ゲート構造（５０４）および前記ソース／ドレーン領域（６０４）の下に保護電荷再結合領域（６１０）を形成する工程とをさらに備える、請求項１に記載の方法。
【請求項４】
第１ウェル領域（１０４）の下に第１ドープ領域（１０２）を有した半導体基板（１００）にある第１ウェル領域（１０４）と、前記第１ウェル領域（１０４）および前記第１ドープ領域（１０２）はｐ型不純物およびｎ型不純物からなる群から選択される第１導電型の不純物を含有することと、前記第１ウェル領域（１０４）は前記第１ドープ領域（１０２）と電気接続されていることと、
前記第１ウェル領域（１０４）と前記第１ドープ領域（１０２）との間にあり、前記フィールド構造の一部の下方まで伸びている分離領域（２０６）と、
フィールド構造（１０６）の下方の第２ウェル領域（４０４）とを備え、前記分離領域（２０６）は前記第２ウェル領域（４０４）に電気接続され、前記分離領域（２０６）および前記第２ウェル領域（４０４）は第２導電型の不純物を含有し、前記第２の型の不純物は前記第１の型の不純物とは反対である、フィールド構造を有した半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体作製の分野に関する。より詳細には半導体回路におけるソフトエラー率を低減する方法および構造に関する。
【背景技術】
【０００２】
半導体メモリ製品は、一般にソフトエラーと称されるデータ損失現象を受けやすい。半導体製品におけるソフトエラーは環境放射線によって生じ得る。この放射線はスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）またはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子などの半導体回路に蓄積された電荷量を変化させる。ＳＲＡＭおよびＤＲＡＭなどの多くの集積回路において、集積回路の論理状態は極めて少量の蓄積電荷に依存している。各種発生源に由来する環境粒子放射線は、メモリ素子のセルまたは要素に蓄積された電荷量を変化させる場合がある。メモリ素子の保存ノードに蓄積された電荷量に伴ってソフトエラー率が変動することは明らかであろう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５−１２９４２９
【特許文献２】米国特許第５３９４００７号明細書
【特許文献３】特開平１０−１９９９９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源装置電圧およびメモリ素子のセルの大きさが小さくなるに連れて、それに応じて蓄積される電荷量が低下することで、ソフトエラー事象の確率が高くなる。従って、方法のコストや複雑さをほとんど大きくすることなく、ソフトエラー率をかなり低下させることができると考えられる方法および素子を実現することが非常に望ましいものと考えられる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、フィールド構造を有する半導体素子の製造方法において、第１ウェル領域（１０４）の下に第１ドープ領域（１０２）を有した半導体基板（１００）に前記第１ウェル領域（１０４）を形成する工程であって、前記第１ウェル領域（１０４）および前記第１ドープ領域（１０２）はｐ型不純物及びｎ型不純物からなる群から選択された第１導電型の不純物を含有し、前記第１ウェル領域（１０４）が前記第１ドープ領域（１０２）と電気接続され、かつ、フィールド構造（１０６）が前記第１ウェル領域（１０４）のいずれかの側に形成されている、第１ウェル領域（１０４）を形成する工程と、
分離領域（２０６）を前記第１ウェル領域（１０４）と第１ドープ領域（１０２）との間に形成する工程であって、前記分離領域（２０６）は前記フィールド構造（１０６）の一部の下方まで伸びている、前記分離領域（２０６）を形成する工程と、
前記フィールド構造（１０６）の下方に第２ウェル領域（４０４）を形成する工程とを備え、
前記分離構造（２０６）は前記第２ウェル領域（４０４）に電気接続され、及び、前記分離領域（２０６）及び前記第２ウェル領域（４０４）は、前記第１導電型とは反対の第２導電型の不純物を含有していることを要旨とする。
【図面の簡単な説明】
【０００６】
【図１】半導体基板の部分断面図。
【図２】図１の工程後の工程であって、半導体基板の特定の領域においてｐ型基板にｎ型分離層を導入する工程を示す部分断面図。
【図３】図２の工程後に第２ｐ−ウェル不純物を半導体基板に注入する工程を示す部分断面図。
【図４】図３の工程後であって、上記不純物が導入された領域以外の半導体基板領域にｎ−ウェル不純物を導入する工程を示す部分断面図。
【図５】図４の後の工程であって、ゲート構造およびソース／ドレーン領域を有するトランジスタを半導体基板上に作製する工程を示す部分断面図。
【図６】図５の後の工程であって、保護電荷収集層を半導体基板に導入する工程を示す部分断面図。
【図７】図６の後の工程であって、図５のトランジスタの動作領域およびゲート領域上にシリサイド領域を形成する工程を示す部分断面図。
【図８】半導体ウェハの部分平面図。
【図９】図８の半導体ウェハの部分断面図。
【発明を実施するための形態】
【０００７】
以下において本発明を、実施例および添付の図面（それに限定されるものではない）によって説明するが、図面において同様の参照符号は類似の構成要素を示す。
当業者には、これら図中の構成要素は簡潔さおよび明瞭さを目的として描かれており、必ずしも大きさに比例して描かれているわけではないことは明らかである。例えば、図中の要素の一部の寸法を他の要素と比較して誇張して描いて、本発明の実施形態の理解を深めるようにすることができる。
【０００８】
図面を参照する。図１には半導体ウェハ１００の部分断面図を示す。半導体基板１００は好適には、シリコンその他の好適な半導体材料の単結晶ウェハを有する。
ここに示した実施形態ではウェハ１００には、基板１０２の第１ウェル領域（ｐ−ウェル領域）１０４のいずれかの側にフィールド構造１０６が形成されたｐ型基板１０２の形態での第１ドープ領域がある。フィールド構造１０６には、浅型溝分離（ＳＴＩ）構造、局所シリコン酸化（ＬＯＣＯＳ）構造、または半導体作製の分野の知識を有する者であれば熟知している他の何らかの好適な分離構造があっても良い。ここに描いた半導体基板１０２の実施形態はｐ型基板を示しているが、本発明は、ｎ型基板を含む原材料を用いる方法での使用に好適なことも明らかであろう。
【０００９】
図１にはさらに、半導体基板１０２の上側表面１０３上に形成された犠牲酸化物層１０８を示してある。犠牲酸化物層１０８は、その後の加工時における半導体基板１０２に対する損傷を低減するために形成する。犠牲酸化物層１０８は、熱酸化工程または低温成膜工程を用いて作製することができる。
【００１０】
図２について説明すると、図１のウェハ１００のさらなる加工を描いてある。ここに描いた実施形態では、ｎ型不純物分布（分離領域）２０６を、第１の注入２０２によって、ｐ−ウェル領域１０４と半導体基板１０２の間のウェハ１００に導入する。好ましい実施形態では、第１の注入２０２は、約１Ｅ１３〜１０Ｅ１３原子／ｃｍ２の導入量にて、約５００〜１０００ＫｅＶの範囲のエネルギーで行うリン注入とすることで、約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲のピーク不純物濃度を得るようにする。第１の注入２０２は、半導体基板１０２の上側表面（主表面）１０３の下に分離領域２０６ウェルを形成するのに好適である。本発明で想到されるｎ型分離領域２０６は、ｐ−ウェル領域１０４からｐ型基板領域１０２を局所的に分離する上で役立つ。ｐ−ウェル領域１０４からのｐ型基板１０２の分離は、環境放射線によって基板１０２で生じる（または他の機構によって発生）電子−ホール対が、ウェハ１００のｐ−ウェル領域１０４に後に形成されるトランジスタと相互作用するのを防止する電気障壁を提供することで、ソフトエラー率を効果的に低下させる。
【００１１】
図２に示したように、参照符号２０４で示した第２の注入を行って、ｎ型不純物層２０６の近位にｐ型不純物層２０８を形成する。好ましい実施形態では、第２の注入２０４を、約１Ｅ１３〜１０Ｅ１３原子／ｃｍ２の範囲の注入量にて、約１００〜４００ＫｅＶの範囲のエネルギーを用いるホウ素注入によって行う。さらに好ましくは第２の注入２０４では、注入エネルギー２００ＫｅＶおよび注入量３．２Ｅ１３原子／ｃｍ２を用いる。第１および第２の注入２０２および２０４は好ましくは、犠牲酸化物層１０８上の参照符号２００によって示した注入マスクを形成してから行う。注入マスク２００は、従来のフォトリソグラフィ工程で形成され、注入２０２および２０４が分離（磁場）領域１０６の下の基板１０２領域を通過するのを防止しながら、同時に不純物分布２０６および２０８をウェハ１００のｐ−ウェル領域１０４の下に形成できるようにする。ウェハ１００を利用してＳＲＡＭおよびＤＲＡＭなどのメモリ素子を作製する本発明の実施形態では、注入マスク２００はさらに、第１および第２の注入２０２および２０４がメモリ素子の周辺部分に不純物分布を形成するのを防止しながら、ウェハ１００のメモリアレー部分に不純物分布２０６および２０８を形成できるようにすることができる。図示した実施形態はｐ型基板１０２および第１および第２の注入２０２および２０４用の記載の不純物型を示したものであるが、基板１０２がｎ型基板を有することができ、第１および第２の注入２０２および２０４の不純物型を逆にして、第１の不純物分布２０６がｐ型不純物分布となり、第２の不純物分布がｎ型不純物分布となるようにすることができることは明らかであろう。さらに、本明細書で使用の型の不純物の範囲を広げて、元素の周期律表における同じ族の不純物からの他の不純物を含むことができる（すなわち、ＩＩＩ族型不純物またはＶ族型不純物）。
【００１２】
分離領域２０６を形成した後、注入マスク２００をウェハ１００から外し、ウェハ１００を熱処理して（アニーリング）、半導体基板１０２を再結晶させ、第１および第２不純物分布２０６および２０８を活性化させる。好ましい実施形態では、ウェハ１００に対して行う熱処理には、約５〜６０秒の範囲の期間にわたり、約９００〜１１００℃の範囲の温度まで半導体基板１０２を加熱する急速熱アニール処理がある。熱処理工程の好ましい実施形態での急速熱アニーリングの短期間は、第１および第２不純物分布２０６および２０８を活性化させながら、不純物分布の実質的再分布を防止するのには十分である。別の実施形態においては熱処理には、従来の炉内アニーリングがあり得る。さらに別の実施形態では、アニーリングは、図４に関して後述するｎ−ウェル領域４０４の形成後まで遅らせることができる。この実施形態により、前記方法におけるアニーリングサイクルの総数が低減される効果がある。
【００１３】
図３について説明すると、第２マスク３０１を、ウェハ１００の犠牲酸化物１０８の上に形成する。第２マスク層３０１は、図２に関して説明した工程で第１マスク２００が露出したものと、アレーでのウェハ１００の実質的に同じ部分を露出させる。さらに第２マスク３０１は、素子の周辺部分（すなわち非アレー領域）でｐ−ウェル領域（不図示）を露出させる。第２マスク３０１を形成後、参照符号３０２、３０４、３０６および３０８によって示された一連の注入を、本発明の１実施形態で行って、各種ｐ型不純物分布を基板１０２およびｐ−ウェル領域１０４に導入する。１実施形態では、第３の注入３０２を行って、参照符号３１０で示される第２ｐ型不純物分布（ドープ領域）をｐ型基板１０２に導入する。好ましい実施形態では、第２ｐ型不純物分布３１０を注入工程によって得て、第２ｐ型分布３１０の深さがｎ型不純物分布２０６の深さより大きく、不純物分布３１０のピーク濃度が約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲となるようにする。ｐ型不純物分布３１０によって、不純物分布２０６のピーク以下の分布ピークを形成して、ｎ型分離領域２０６とｐ型基板１０２の間に形成されるｐ−ｎ接合の電気障壁特性がさらに改善される。図３に示した第４の注入３０４によって、図２の第１不純物分布２０８と組み合わせて、分離領域分布２０６の深さより小さい基板１０２の上側表面１０３より低い深さにピーク濃度を有するｐ型不純物分布を生じる第３の不純物分布（ドープ領域）３１２を形成する（すなわち、第３の不純物分布３１２が分離領域２０６より上である）。好ましい実施形態では、第４の注入工程３０４は、約１５０〜２５０ＫｅＶの範囲の注入エネルギーを用いるホウ素注入である。その好ましい実施形態では、第４の注入工程３０４に使用される注入エネルギーは、図２に示した第２の注入工程２０４で用いる注入エネルギーにほぼ等しい。注入工程２０４および注入工程３０４で同じ注入エネルギーを用いることで、不純物分布２０６のピーク不純物濃度より高い位置にあるピーク不純物濃度を有する不純物分布３１２が生じ、好ましくは約１Ｅ１７〜１Ｅ１９原子／ｃｍ３である。その好ましい実施形態では、第２の注入工程２０４および第３の注入工程３０４から得られる不純物分布のピーク不純物濃度は約１Ｅ１７〜１Ｅ１９原子／ｃｍ３の範囲である。さらに好ましくはピーク不純物濃度は約１Ｅ１８原子／ｃｍ３である。第５および第６の注入工程３０６および３０８は好適には、ｐ型不純物分布の比較的低いエネルギー注入によって行って、ウェハ１００のｐ−ウェル領域１０４にｐ−ウェル不純物分布３１４を生じさせる。その好ましい実施形態では、第５の注入３０６は、約５０〜１５０ＫｅＶの範囲のエネルギーおよび約２Ｅ１２〜３Ｅ１２原子／ｃｍ２の範囲の注入量を用いるホウ素注入である。さらに好ましくは、第５の注入３０６では、約１００ＫｅＶの注入エネルギーおよび約２．５Ｅ１２原子／ｃｍ２の注入量を用いる。図示した実施形態では、約２５〜７５ＫｅＶの範囲のエネルギーおよび約２Ｅ１２〜３Ｅ１２原子／ｃｍ２の注入量でのホウ素注入を行う第６の注入３０８によって、ｐ−ウェル不純物分布３１４をさらに形成する。この好ましい実施形態では、第６の注入３０８でのエネルギーは約５０ＫｅＶであり、注入量は約２．５Ｅ１２原子／ｃｍ２である。この実施形態では、第５および第６の注入３０６および３０８の組み合わせによって、ウェハ１００の上側表面１０３から約２５０ナノメートルの深さまで広がる比較的均一なｐ−ウェル不純物分布３１４が得られる。
【００１４】
図４について説明すると、第３のマスク工程を用いて、ウェハ１００の犠牲酸化物層１０８上に第３のマスク４００を形成する。第３のマスク４００は、ｎ型不純物分布を導入してウェハ１００のｎ−ウェル領域４０４を形成する基板１０２の領域を画定するものである。好ましい実施形態では、ｎ−ウェル領域４０４の各種部分が、分離領域２０６を介して互いに電気的に接続されている。第２の不純物分布２０６のいずれかの側でｎ−ウェル領域４０４を組み合わせることで、ｐ−基板１０２から各ｐ−ウェル領域１０４を局所的に分離する。ｐ−ウェル１０４のｐ−基板１０２からの局所分離によって、環境放射線によって基板１０２で発生する電子−ホール対がｐ−ウェル領域１０４を通過し、そこに形成されている素子の動作に影響するのを実質的に防止する有効な障壁が得られる。ｐ−ウェル領域１０４はウェハ１００のアレー部分においてｐ−基板領域１０２から局所的に分離されるが、各ｐ−ウェル領域１０４はｐ−ウェルコンタクト（図４では不図示）を介してｐ−基板領域１０２に電気的に接続されている。
【００１５】
図８について説明すると、ウェハ１００の一部の平面図であり、ｎ−ウェル領域４０４とｐ−ウェル不純物分布３１４の間に形成されたｐ−ウェルコンタクト領域８００を示している。コンタクト領域８００以外のウェハ１００のいずれの領域においても、ｎ型不純物領域２０６はｐ−ウェル不純物分布３１４の下に広がっている。しかしながら領域８００では、第２の型の不純物分布２０６がウェハ１００に進入するのは防止されている。ｎ型不純物分布２０６がないと、ｐウェル不純物分布３１４がｐ型基板１０２と電気的に接続されることは明らかであろう。本発明におけるｐ−ウェル領域３１４とｐ型基板１０２との間のこの電気的接続は、各ｐ−ウェル不純物分布３１４の直列抵抗を低下させる効果があり、各ｐ−ウェル不純物分布３１４を電気的に接地させる機構を提供するものである。
【００１６】
図９の部分断面図について説明すると、ｎ型不純物分布２０６が形成されるのを防止することで、ｐ−ウェル不純物分布３１４がｐ型基板１０２に電気的に接続され得るウィンドウを、領域８００が画定しているのがわかる。この好ましい実施形態では領域８００は、図２に示した第１マスク２００によって画定されている。すなわち、第１マスク２００には、フォトレジストによって第１および第２の注入２０２および２０４が下層の基板に進入できない領域８００がある。
【００１７】
図４について説明すると、ｎ型不純物分布２０６のいずれかの側にｎ−ウェル領域を形成する以外に、注入４０２によって、半導体ウェハ１００のアレー部分および周辺部分の両方に、ｐ型トランジスタ用のｎ−ウェル領域が形成される。別の実施形態では、別の光工程（図示せず）を用いて、素子１００の周辺部分でのｎ−ウェル形成を制御するための別の注入工程を提供することができる。
【００１８】
次に図５について説明すると、図４に示した注入工程４０２後のさらなる加工を図示したウェハ１００の部分断面図を描いてある。図４での注入４０２後、マスク層４００および犠牲酸化物層１０８をウェハ１００から除去する。その後、熱酸化工程を行って、ウェハ１００の上側表面にゲート酸化物５０２を形成する。代表的には、ゲート酸化物５０２の酸化物の厚さは約２０〜７５Åの範囲である。ゲート酸化物５０２を形成した後、ゲート構造５０４をゲート酸化物５０２上に形成する。ゲート構造５０４は、ウェハ１００のｐ−ウェル領域１０４におけるソース／ドレーン領域５０８からのチャンネル領域５０６の境界を画定している。１実施形態では、ゲート構造５０４はポリシリコンから構成される。別の形態ではゲート構造５０４は、耐熱金属およびその合金などの金属含有材料を用いて形成することができる。ゲート構造５０４を形成するのに用いる層の成膜層後、マスク形成およびエッチング工程を行って、ゲート構造５０４をパターニングする。ゲート構造５０４を形成した後、再酸化工程を行って、ゲート構造５０４の外側領域上に誘電体材料の狭い領域（参照番号５１０によって示している）を形成する。ゲート構造５０４の再酸化後、注入マスクとしてゲート構造５０４を用いてソース／ドレーン拡張注入を行って、チャンネル領域５０６のいずれかの側にソース／ドレーン拡張領域５１２を形成する。好ましい実施形態では、ソース／ドレーン拡張領域５１２の形成に使用されるソース／ドレーン拡張注入は、リンまたはヒ素などのｎ型不純物注入を用いて行う。１実施形態では、ハロゲン注入を行って、ｐ−ウェル領域１０４におけるソース／ドレーン領域５０８に比較的軽くドープしたｐ型不純物分布を導入することができる。
【００１９】
図６について説明すると、スペーサー構造６０２を、ゲート構造５０４の側壁に形成する。１実施形態では、スペーサー構造６０２の形成は、窒化ケイ素の化学蒸着とそれに続く異方性エッチング工程によって行う。スペーサー構造６０２の形成後、ソース／ドレーン不純物分布６０４を、参照符号６０６によって図６で示したソース／ドレーン注入により、ｐ−ウェル領域１０４のソース／ドレーン領域５０８に導入する。好ましくは、ソース／ドレーン注入６０６では、高ドープソース／ドレーン領域６０４（すなわち、ドーピング濃度が約１Ｅ１９原子／ｃｍ３を超えるソース／ドレーン領域）を形成するだけの注入量でのｎ型注入を行う。
【００２０】
１実施形態によれば、保護電荷収集層６１０を形成することで、ソフトエラー率をさらに低下させることができる。電荷収集層６１０を、本発明の実施形態と併用して、あるいは従来の半導体素子構造と併用して、ソフトエラー率を低下させることができる。保護電荷収集層６１０は、参照符号６０８によって示した保護電荷収集層注入によって、ｐ−ウェル領域３１４に導入する。保護電荷収集層６１０は好ましくは、環境放射線によって発生する電子−ホール対の間接再結合を促進するｐ−ウェル領域１０４での不純物分布を有する。１実施形態では、保護電荷収集層（保護電荷再結合領域とも称する）６１０には、ゲート構造５０４の下の第１部分およびソース／ドレーン領域５１２下の第２部分がある。この実施形態では、ウェハ１００の上側表面１０３の下の保護電荷収集層６１０における第１部分の深さは、第２部分の深さより小さい。１実施形態では、保護電荷収集層６１０は、アルゴン、シリコン、ゲルマニウム、窒素、酸素その他の再結合を促進する上で好適な注入化学種などの不純物を注入することで作製される。保護電荷収集層６１０注入の好適な注入量は、約１Ｅ１２〜１Ｅ１５原子／ｃｍ２の範囲である。１実施形態によれば、保護電荷収集層注入６０８は、約１Ｅ１３〜５Ｅ１３原子／ｃｍ２の範囲の注入量および約２００〜８００ＫｅＶの範囲のエネルギーでのアルゴン注入を用いる。
【００２１】
１実施形態によれば、急速熱アニーリングを、ソース／ドレーン拡張領域５１２の形成後およびソース／ドレーン領域６０４の形成後に行う。ある具体的な実施形態では、ソース／ドレーン拡張領域５１２の急速熱アニーリングは、約９５０℃の温度での急速熱アニーリングによって行い、ソース／ドレーン領域６０４の急速熱アニーリングは好適には、約１０２５℃のアニーリングで行う。ソース／ドレーン拡張領域５１２およびソース／ドレーン不純物分布６０４の急速熱アニーリングは、相当する不純物分布を活性化し、好ましくはｐ−ウェル不純物分布３１４の大幅な再分布を防止するだけの短いアニーリング時間で行う。１実施形態では、ソース／ドレーン不純物分布６０４の急速熱アニーリングの前に、保護電荷収集層注入６０８を行うことができる。この実施形態では、保護電荷収集層注入６０８によって生じる格子損傷を、急速熱アニーリング工程によってアニールすることができる。別の実施形態では、保護電荷収集層注入６０８をソース／ドレーン領域６０４の急速熱アニーリング後に行って、保護電荷収集層６１０の大幅な再分布を防止することができる。
【００２２】
図７について説明すると、ウェハ１００のさらなる加工を示してある。図７において、ウェハ全面の上にコバルトなどの導電性材料を成膜し、その後比較的低温（すなわち、約４００〜６００℃の範囲の温度）でのアニーリングを行って、ソース／ドレーン不純物分布６０４およびゲート構造５０４の露出部分をケイ化する。シリサイドのアニーリング後、酸化物または窒化物などの誘電体材料と接触している成膜金属部分を、従来のエッチング法を用いて除去する。ケイ素と接触している導電体材料の部分は、アニーリング工程時にそのケイ素と結合して、エッチング工程の影響を受けないＣｏＳｉなどの導電性材料を形成する。その後、約７００〜９００℃の温度での別の急速熱アニーリング工程を行う。シリサイド形成後、図１〜７に示した半導体作製方法によって、ソフトエラーソフトエラー回避性の高い素子７００が形成される。ウェハ１００のｐ型基板１０２からｐ−ウェル領域１０４を局所的に分離することで、基板１０２に発生する電子−ホール対を、素子７００のｐ−ウェル領域１０４およびソース／ドレーン領域から電気的に分離する。さらに、ｐ−ウェル領域１０４で発生した電子−ホール対の間接再結合を促進する保護電荷収集層６１０を導入することで、ソフトエラー率のさらなる低下が得られる。保護電荷収集層６１０の結合およびｎ−ウェル／ｎ型不純物分布構造の分離によって、従来法で形成される半導体素子よりソフトエラー率がかなり低くなる。
【００２３】
上記の明細書では、本発明について具体的な実施形態を参照しながら説明した。しかしながら当業者であれば、添付の特許請求の範囲に記載の本発明の範囲から逸脱しない限りにおいて、各種の修正および変更が可能であることは明らかである。従って、明細書および図は限定的な意味ではなく例示的な意味のものと理解すべきであり、そのような修正はいずれも、本発明の範囲に含まれる。
【００２４】
以上においては、具体的な実施形態に関して、効果、他の利点および問題解決について説明した。しかしながら、効果、利点および問題解決ならびに何らかの効果、利点もしくは解決を生じさせたりさらに顕著なものとし得る要素に関しては、いずれかまたは全ての特許請求の範囲の必須、必要または本質的な特徴もしくは要素と見なすべきではない。本明細書で使用する場合に、「含む」、「包含」または他の何らかのそれらの派生表現は、挙げられた要素を含む工程、方法、製造品または装置がその要素のみを含むのではなく、そのような工程、方法、製造品または装置に明瞭に挙げられたり、それらに固有のものではない他の要素を含み得るという形で、非排他的包含を網羅するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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