(57)【要約】【課題】画像の劣化を抑制する。【解決手段】裏面照射型固体撮像装置は、半導体層３６と、前記半導体層内に形成され、前記半導体層の裏面側から照射された光を信号変換して電荷を蓄積する複数の受光部ＰＤと、前記半導体層の表面上に形成され、前記複数の受光部に蓄積された電荷を読み出す複数の回路部３３と、を備える裏面照射型固体撮像装置であって、前記半導体層内の前記裏面から前記表面まで達するように形成され、隣接する２つの前記受光部を分離する不純物分離層３４と、前記不純物分離層内の前記裏面側の一部に、前記裏面から前記表面に向かって形成された遮光膜３５と、を具備する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層内に形成され、前記半導体層の裏面側から照射された光を信号変換して電荷を蓄積する複数の受光部と、前記半導体層の表面上に形成され、前記複数の受光部に蓄積された電荷を読み出す複数の回路部と、を備える裏面照射型固体撮像装置であって、
前記半導体層内の前記裏面から前記表面まで達するように形成され、隣接する２つの前記受光部を分離する不純物分離層と、
前記不純物分離層内の前記裏面側の一部に、前記裏面から前記表面に向かって形成された遮光膜と、
を具備することを特徴とする裏面照射型固体撮像装置。
【請求項２】
前記半導体層の前記裏面上に形成され、前記遮光膜に接地電圧または負バイアスを供給する配線をさらに具備し、
前記遮光膜は、導電性を有することを特徴とする請求項１に記載の裏面照射型固体撮像装置。
【請求項３】
前記配線は、前記半導体層内の前記裏面から前記表面まで達するように形成された貫通電極を介して、前記回路部から前記遮光膜に接地電圧または負バイアスを供給することを特徴とする請求項２に記載の裏面照射型固体撮像装置。
【請求項４】
前記遮光膜は、前記半導体層内の前記裏面から前記表面まで達するように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の裏面照射型固体撮像装置。
【請求項５】
半導体層と、前記半導体層内に形成され、前記半導体層の裏面側から照射された光を信号変換して電荷を蓄積する複数の受光部と、前記半導体層の表面上に形成され、前記複数の受光部に蓄積された電荷を読み出す複数の回路部と、を備える裏面照射型固体撮像装置であって、
前記半導体層内の前記裏面から前記表面まで達するように形成され、隣接する２つの前記受光部を分離し、導電性を有する遮光膜と、
前記半導体層の前記裏面上に形成され、前記遮光膜に接地電圧または負バイアスを供給する配線と、
を具備することを特徴とする裏面照射型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばＣＭＯＳタイプの裏面照射型固体撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルカメラ等に使われる固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが提案され、商品化されている。このＣＭＯＳイメージセンサの特徴として、単一電源、低電圧駆動、低消費電力であることが挙げられる。
【０００３】
ＣＭＯＳイメージセンサは、多画素化や光学サイズ縮小の要請により、年々画素サイズが小さくなっている。例えば、デジタルカメラ等で使われるＣＭＯＳイメージセンサの画素サイズは、２ｕｍから３ｕｍ程度である。ＣＭＯＳイメージセンサにおいて微細化が進むと、配線間の光を通る開口が小さくなり感度が低下する問題が生じる。
【０００４】
この問題に対し、半導体基板の表面上に信号走査回路およびその配線層（回路部）を有し、この回路部とは反対側（裏面側）に受光面を有する裏面照射型ＣＭＯＳイメージセンサが開発されている。この構造を用いることで、ＣＭＯＳイメージセンサの感度を高くすることができる。
【０００５】
しかしながら、裏面照射型ＣＭＯＳイメージセンサでは、光の入射面側に配線層が全く存在しないため、カラーフィルタの直下に半導体基板が位置している。このため、角度を持って（入射面に対して斜めから）入射してきた特に波長の長い光は、配線層に損害されることなく隣接画素へと進行し、隣接画素へのクロストークとなり混色が発生する。そのため、再生画面上で色再現性が劣化してしまい画質が低下するという問題が生じてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１８２１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
画像の劣化を抑制する裏面照射型固体撮像装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による裏面照射型固体撮像装置は、半導体層と、半導体層内に形成され、半導体層の裏面側から照射された光を信号変換して電荷を蓄積する複数の受光部と、半導体層の表面上に形成され、複数の受光部に蓄積された電荷を読み出す複数の回路部と、を備える裏面照射型固体撮像装置であって、半導体層内の裏面から表面まで達するように形成され、隣接する２つの受光部を分離する不純物分離層と、不純物分離層内の裏面側の一部に、裏面から表面に向かって形成された遮光膜と、を具備する。
【図面の簡単な説明】
【０００９】
【図１】各実施形態に係る裏面照射型ＣＭＯＳイメージセンサにおける構成の一例を示す回路図。
【図２】各実施形態に係る裏面照射型ＣＭＯＳイメージセンサの構成を示す平面図。
【図３】第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの断面構造を示すものであり、図２のＡ−Ａ線に沿った断面図。
【図４】第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの構成を示す平面図。
【図５】第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの変形例を示す断面図。
【図６】第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの断面構造を示すものであり、図２のＡ−Ａ線に沿った断面図。
【図７】第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの第１の変形例を示す断面図。
【図８】第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの第２の変形例を示す断面図。
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１１】
＜構成例＞
まず、図１および図２を用いて、各実施形態に係る裏面照射型ＣＭＯＳイメージセンサの構成例について説明する。
【００１２】
図１は、各実施形態に係る裏面照射型ＣＭＯＳイメージセンサの回路構成図を示している。なお、ここでは、固体撮像装置として、２画素１セル構造の裏面照射型ＣＭＯＳイメージセンサを例に説明する。
【００１３】
図１に示すように、裏面照射型ＣＭＯＳイメージセンサは、複数の単位セルＵＣ、複数の負荷トランジスタＬＴ、複数の水平選択トランジスタＳＴ、水平レジスタ１１、垂直レジスタ１２、およびタイミング発生回路１３を備えている。
【００１４】
複数の単位セルＵＣは、例えば「２ｎ〜２（ｎ＋１）＋１」ロウ（行）、「ｍ〜ｍ＋２」カラム（列）に、アレイ状に配置されている。各単位セルＵＣは、２つのフォトダイオードＰＤａ，ＰＤｂ、フォトダイオードＰＤａ，ＰＤｂに対応する２つの転送（読み出し）トランジスタＴＧａ，ＴＧｂ、リセットトランジスタＲＳ、増幅トランジスタＡＭＰ、およびアドレストランジスタＡＤで構成されている（２画素１セル構造）。
【００１５】
各単位セルＵＣにおいて、フォトダイオードＰＤａのアノードは接地され、カソードは転送トランジスタＴＧａの電流経路の一端に接続されている。また、フォトダイオードＰＤｂのアノードは接地され、カソードは転送トランジスタＴＧｂの電流経路の一端に接続されている。
【００１６】
転送トランジスタＴＧａ，ＴＧｂの各ゲートには、読み出し信号線ＲＥＡＤが接続され、垂直レジスタ１２から読み出し信号が供給される。転送トランジスタＴＧａ，ＴＧｂの電流経路の各他端は、増幅トランジスタＡＭＰのゲートに共通に接続されている。転送トランジスタＴＧａ，ＴＧｂの電流経路の各他端と増幅トランジスタＡＭＰのゲートとの接続点が、フローティングディフュージョン（ＦＤ）となる。
【００１７】
増幅トランジスタＡＭＰの電流経路の一端は垂直信号線Ｖｓｉｇに接続され、他端はアドレストランジスタＡＤの電流経路の一端に接続されている。
【００１８】
垂直信号線Ｖｓｉｇの一端は水平選択トランジスタＳＴの電流経路の一端に接続され、他端は負荷トランジスタＬＴに接続されている。また、垂直信号線Ｖｓｉｇは、リセット信号線ＲＥＳＥＴ、読み出し信号線ＲＥＡＤ、および水平アドレス線ＡＤＲＥＳと交差する方向に配置されている。
【００１９】
アドレストランジスタＡＤの電流経路の他端は、電流供給源に接続されている。また、アドレストランジスタＡＤのゲートは、水平アドレス線ＡＤＲＥＳに接続されている。
【００２０】
リセットトランジスタＲＳの電流経路の一端は、増幅トランジスタＡＭＰのゲートに接続され、他端は電圧供給源に接続されている。このリセットトランジスタＲＳのゲートにはリセット信号線ＲＥＳＥＴが接続され、垂直レジスタ１２からリセット信号が供給される。
【００２１】
水平選択トランジスタＳＴの電流経路の他端は、増幅器１４に接続されている。水平選択トランジスタＳＴのゲートは水平レジスタ１１に接続され、水平レジスタ１１から水平選択パルスが供給される。
【００２２】
水平レジスタ１１および垂直レジスタ１２は、それぞれ、タイミング発生回路１３によって制御される。
【００２３】
ここで、「ｍ〜ｍ＋２」列に配置された単位セルＵＣのうち、例えば、偶数列目に配置された単位セルＵＣと奇数列目に配置された単位セルＵＣとは、１つずつ“行”がずれて配置されている。言い換えると、カラム方向に隣接する２つの単位セルＵＣは、１つずつ“行”がずれて配置されている。具体的には、「ｍ，ｍ＋２」列に配置された単位セルＵＣは、それぞれ、「２ｎ」行と「２（ｎ＋１）」行とに配置され、「２ｍ＋１」列に配置された単位セルＵＣは、「２ｎ＋１」行と「２（ｎ＋１）＋１」行とに配置されている。
【００２４】
また、偶数列目に配置された単位セルＵＣと奇数列目に配置された単位セルＵＣとにおいて、フォトダイオードＰＤａ，ＰＤｂ（転送トランジスタＴＧａ，ＴＧｂ）に接続される読み出し信号線ＲＥＡＤの“行”が１つずつずれて配置されている。言い換えると、カラム方向に隣接する２つの単位セルＵＣにおいて、フォトダイオードＰＤａ，ＰＤｂに接続される読み出し信号線ＲＥＡＤの“行”が１つずつずれて配置されている。具体的には、「２ｎ」行、「ｍ，ｍ＋２」列に配置された２つの単位セルＵＣにおけるフォトダイオードＰＤａおよびＰＤｂは、それぞれ、読み出し信号線ＲＥＡＤ「２ｎ」および「２ｎ＋１」に接続されている。一方、「２ｎ＋１」行、「ｍ＋１」列に配置された単位セルＵＣにおけるフォトダイオードＰＤａおよびＰＤｂは、それぞれ、読み出し信号線ＲＥＡＤ「２ｎ＋１」および「２（ｎ＋１）」に接続されている。
【００２５】
なお、図１において、単位セルＵＣの配置を２行×３列としたが、これに限らない。
【００２６】
図２は、各実施形態に係る裏面照射型ＣＭＯＳイメージセンサが有するカラーフィルタの構成の平面図を示している。
【００２７】
図２において、Ｒと示した画素は主に赤の波長領域の光を透過させるカラーフィルタが配置された画素、Ｇと示した画素は主に緑の波長領域の光を透過させるカラーフィルタが配置された画素、Ｂと示した画素は主に青の波長領域の光を透過させるカラーフィルタが配置された画素である。
【００２８】
図２に示すように、画素は、ロウ方向およびカラム方向においてマトリクス状に配置されている。また、ロウ方向およびカラム方向に隣接する画素において、カラーフィルタは、互いに異なる色信号を取得するように配置されている。
【００２９】
＜第１の実施形態＞
次に、図３乃至図５を用いて、第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサについて説明する。
【００３０】
［構造］
図３は、図２のＡ−Ａ線に沿った断面図であり、第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの断面構造を示している。
【００３１】
図３に示すように、第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサは、支持基板３０上に形成された第１配線層（回路部）３３、半導体層３６、平坦化層３７、カラーフィルタ３８、およびマイクロレンズ３９を備えている。
【００３２】
半導体層３６の表面上に、第１配線層３３が形成されている。この第１配線層３３は、絶縁層３１、および絶縁層３１内に形成された配線３２で構成されている。また、第１配線層３３は、図１に示す転送トランジスタＴＧ、増幅トランジスタＡＭＰ、およびリセットトランジスタＲＳ等を含んでいる。第１配線層３３は、後述する受光部ＰＤに蓄積された電荷を読み出す。
【００３３】
半導体層３６の裏面上に、平坦化層３７が形成されている。この平坦化層３７上には、画素領域に対応してカラーフィルタ３８、およびマイクロレンズ３９が形成されている。すなわち、半導体層３６の裏面が受光面となっている。
【００３４】
半導体層３６は、例えばＮ型のエピタキシャル層である。この半導体層３６内に、画素領域となる受光部（フォトダイオード）ＰＤと、素子分離領域となる例えばＰ型の不純物分離層３４および遮光膜３５とが形成されている。ここで、半導体層３６の膜厚は、例えば４μｍ程度である。
【００３５】
受光部ＰＤは、裏面側から照射された光を信号変換して電荷を蓄積する。この受光部ＰＤは、不純物分離層３４に囲まれている。言い換えると、不純物分離層３４は、隣接する２つの受光部ＰＤの境界全てに形成され、隣接する２つの受光部ＰＤを分離している。この不純物分離層３４は、半導体層３６内の裏面から表面に達するように形成されている。これにより、不純物分離層３４は、隣接する２つの受光部ＰＤを完全に分離している。また、不純物分離層３４は、例えば不純物イオンとしてボロンを注入することで形成される。
【００３６】
遮光膜３５は、半導体層３６内の裏面側の一部で、かつ不純物分離層３４内に形成されている。言い換えると、遮光膜３５は、半導体層３６の裏面から半導体層３６の内部（表面側）に向かって形成されており、不純物分離層３４に覆われている。また、遮光膜３５は、半導体層３６の裏面において平坦化層３７と接している。この遮光膜３５は、半導体層３６内に溝が形成された後、その溝に例えば導電性を有するメタルまたはポリシリコンが埋め込まれることで形成されている。遮光膜３５は、メタルまたはポリシリコンで構成されることが望ましいが、これに限らず、ＳＴＩ（Shallow Trench Isolation）として絶縁体で構成されてもよい。さらに、遮光膜３５は、遮光性だけではなく、反射性を有することが望ましく、これにより、画素の感度を高めることができる。
【００３７】
図４は、第１の実施形態に係る裏面照射型ＣＭＯＳイメージセンサが有するカラーフィルタ３８および遮光膜３５の構成の平面図を示している。
【００３８】
図４に示すように、遮光膜３５は、ロウ方向およびカラム方向に隣接する画素を分離するように形成され、素子分離領域において全て連続して形成されている。
【００３９】
［効果］
上記第１の実施形態によれば、裏面照射型ＣＭＯＳイメージセンサにおける半導体層３６において、素子分離領域として不純物分離層３４および遮光膜３５が形成されている。これにより、斜め方向から画素領域に照射された光が遮光膜３５に反射し、所望の画素内に取り込まれる。すなわち、素子分離領域として不純物分離層３４のみではなく、遮光膜３５も形成することで、隣接画素間の遮光性を高くすることができる。したがって、隣接画素へのクロストークを抑制することができ、裏面照射型ＣＭＯＳイメージセンサにおいて画像の劣化を抑制することができる。
【００４０】
一方、遮光膜３５を形成する際に周囲にダメージが生じる恐れがあり、このダメージが原因で遮光膜３５の表層に暗電流が発生してしまう。これに対し、本実施形態では、遮光膜３５の周囲は不純物分離層３４で覆われているため、暗電流の発生を防止することができる。また、この不純物分離層３４によって、遮光膜３５のみでは素子分離が不十分な半導体層３６の表面側まで完全に分離することができる。
【００４１】
また、照射された光に対して光電変換を行う場合、光の行路を長くするために受光部（フォトダイオード）ＰＤを厚くすることが有効である。しかし、ＣＭＯＳイメージセンサの微細化を図るためには、受光部ＰＤを薄くすることが求められる。これに対し、本実施形態では、遮光膜３５により光を画素内で反射させることが可能であり、受光部ＰＤを薄くしても、実質的に光の行路を長くすることができる。したがって、受光部ＰＤを薄く形成することができ、ＣＭＯＳイメージセンサの微細化を図ることができる。
【００４２】
また、図５に示すように、遮光膜３５は、半導体層３６の裏面から表面に達するように形成されてもよい。これにより、遮光膜３５で隣接する画素を完全に分離すると同時に、隣接画素間の遮光性をより高くすることができる。また、遮光膜３５は、第１配線層３３に接して形成されていることにより、第１配線層３３から遮光膜３５に接地電圧または負バイアスを供給することができる。これにより、素子分離領域の電圧を低くすることができ、画素間の素子分離を強化することができる。このような図５に示す構造の場合、製造上の観点から半導体層３６の膜厚が大きいと遮光膜３５を表面（第１配線層３３側）まで形成することは困難である。このため、半導体層３６の膜厚は２μｍ程度であることが望ましい。
【００４３】
＜第２の実施形態＞
次に、図６乃至図８を用いて、第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサについて説明する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００４４】
［構造］
図６は、図２のＡ−Ａ線に沿った断面図であり、第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサの断面構造を示している。
【００４５】
図６に示すように、第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサは、支持基板３０上に形成された第１配線層（回路部）３３、半導体層３６、第２配線層４３、平坦化層３７、カラーフィルタ３８、およびマイクロレンズ３９を備えている。ここで、第２の実施形態に係る裏面照射型ＣＭＯＳイメージセンサにおいて、第１の実施形態と異なる点は、第２配線層４３を備えている点である。
【００４６】
半導体層３６の表面上に、第１配線層３３が形成されている。この第１配線層３３は、絶縁層３１、および絶縁層３１内に形成された配線３２で構成されている。
【００４７】
半導体層３６内に、画素領域となる受光部（フォトダイオード）ＰＤと、素子分離領域となる例えばＰ型の不純物分離層３４および遮光膜３５とが形成されている。ここで、半導体層３６の膜厚は、例えば４μｍ程度である。
【００４８】
受光部ＰＤは、裏面側から照射された光を信号変換して電荷を蓄積する。この受光部ＰＤは、不純物分離層３４に囲まれている。言い換えると、不純物分離層３４は、隣接する２つの受光部ＰＤの境界全てに形成され、隣接する２つの受光部ＰＤを分離している。
【００４９】
遮光膜３５は、半導体層３６内の裏面側の一部で、かつ不純物分離層３４内に形成されている。言い換えると、遮光膜３５は、半導体層３６の裏面から半導体層３６の内部（表面側）に向かって形成されており、不純物分離層３４に覆われている。また、遮光膜３５は、半導体層３６の裏面において後述する第２配線層４３（配線４１）と接している。また、遮光膜３５は、例えば導電性を有するメタルまたはポリシリコンで構成されている。
【００５０】
半導体層３６の裏面上には、第２配線層４３が形成されている。この第２配線層４３は、絶縁層４０、絶縁層４０内に形成された配線４１、および貫通電極４２で構成されている。
【００５１】
配線４１は、素子分離領域に形成され、かつ絶縁層４０内を貫通するように形成されている。このため、配線４１は、半導体層３６の裏面において遮光膜３５と接し、電気的に接続されている。この配線４１は、例えば導電性を有するメタルで構成される。
【００５２】
さらに、配線４１は、例えば周辺回路領域に絶縁層４０内および半導体層３６内を貫通するように形成された貫通電極４２を介して第１配線層３３と電気的に接続されている。この貫通電極４２は、例えば導電性を有するメタルで構成される。すなわち、貫通電極４２および配線４１を介して、第１配線層３３から遮光膜３５に電圧を供給することができる。具体的には、第１配線層３３から遮光膜３５に接地電圧または負バイアスが印加される。
【００５３】
第２配線層４３上に、平坦化層３７が形成されている。この平坦化層３７上には、画素領域に対応してカラーフィルタ３８、およびマイクロレンズ３９が形成されている。
【００５４】
なお、図６において、第２配線層４３上に平坦化層３７が形成されているが、平坦化層３７と絶縁層４０が一体であってもよい。すなわち、平坦化層３７や図示せぬ反射膜が第２配線層４３における絶縁層４０として用いられてもよい。
【００５５】
なお、配線４１は、図４に示す遮光膜３５と同様に、素子分離領域において全て連続して形成されている。
【００５６】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５７】
さらに、第２の実施形態によれば、半導体層３６の裏面上に第２配線層４３が形成されている。この第２配線層４３を介して、遮光膜３５に接地電圧または負バイアスを供給することができる。このため、素子分離領域の電圧を低くすることができ、画素間の素子分離を強化することができる。
【００５８】
また、図７に示すように、遮光膜３５は、半導体層３６の裏面から表面に達するように形成されてもよい。これにより、遮光膜３５で隣接する画素を完全に分離すると同時に、隣接画素間の遮光性をより高くすることができる。また、遮光膜３５は、第１配線層３３に接して形成されていることにより、第１配線層３３からも遮光膜３５に接地電圧または負バイアスを供給することができ、画素間の素子分離をさらに強化することができる。このような図７に示す構造の場合、遮光膜３５の製造上の観点から、半導体層３６の膜厚は２μｍ程度であることが望ましい。
【００５９】
さらに、図８に示すように、不純物分離層３４は形成されなくてもよい。すなわち、遮光膜３５のみで素子分離領域を構成することにより、受光部ＰＤの領域を大きくすることができる。このような図８に示す構造の場合、遮光膜３５の製造上の観点から、半導体層３６の膜厚は２μｍ程度であることが望ましい。また、不純物分離層３４がないことで、遮光膜３５の表層に暗電流が発生することが懸念される。しかしながら、本実施形態では、第２配線層４３を介して（または直接第１配線層３３から）遮光膜３５に負バイアスを供給し、ホールを遮光膜３５の表層に集めることができる。これにより、遮光膜３５の表層における暗電流の発生を抑制することができる。
【００６０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００６１】
ＰＤ…受光部（フォトダイオード）、３３…第１配線層（回路部）、３４…不純物分離層、３５…遮光膜、３６…半導体層、４０…絶縁層、４１…配線、４２…貫通電極、４３…第２配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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