(57)【要約】【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。【選択図】図１
2012252736.tif 000002
【特許請求の範囲】
【請求項１】
所定の一定電圧を生成して出力する定電圧発生回路と、
第１外部電源電圧と接地電位である第２外部電源電圧間の電位差に比例する比例電圧と前記一定電圧とを比較し、その比較結果を出力するコンパレータと、
前記比較結果に基づき、前記第１外部電源電圧が予め設定したしきい値よりも低いとき前記第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記しきい値以上であるとき前記第１外部電源電圧よりも高い基板電圧を前記Ｐチャネルトランジスタの基板へ供給するＰｃｈ基板電位設定回路と、
前記比較結果に基づき、前記第１外部電源電圧が予め設定したしきい値よりも低いとき前記第２外部電源電圧をＮチャネルトランジスタの基板へ供給し、前記第２外部電源電圧が前記しきい値以上であるとき前記第２外部電源電圧よりも低い基板電圧を前記Ｎチャネルトランジスタの基板へ供給するＮｃｈ基板電位設定回路と、
を有する電源電圧判定回路。
【請求項２】
前記Ｐｃｈ基板電位設定回路は、
前記第１外部電源電圧が予め設定した第１しきい値よりも低いとき前記第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記第１しきい値から予め設定した第２しきい値の範囲にあるとき前記第１外部電源電圧よりも高い第１基板電圧を前記Ｐチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記第２しきい値以上であるとき前記第１基板電圧よりもさらに高い第２基板電圧を前記Ｐチャネルトランジスタの基板へ供給し、
前記Ｎｃｈ基板電位設定回路は、
前記第１外部電源電圧が予め設定した第１しきい値よりも低いとき前記第２外部電源電圧をＮチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記第１しきい値から予め設定した第２しきい値の範囲にあるとき前記第２外部電源電圧よりも低い第３基板電圧を前記Ｎチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記第２しきい値以上であるとき前記第３基板電圧よりもさらに低い第４基板電圧を前記Ｎチャネルトランジスタの基板へ供給する請求項１記載の電源電圧判定回路。
【請求項３】
前記Ｐｃｈ基板電位設定回路は、
前記第１外部電源電圧よりも高い基板電圧の生成に用いる基準電圧を生成する基準電圧発生回路と、
前記基板電圧を生成するＶＮＷ発生回路と、
前記ＶＮＷ発生回路の出力電圧を前記基板電圧または前記第１外部電源電圧に切り替えるための論理回路と
を有する請求項１または２記載の電源電圧判定回路。
【請求項４】
前記Ｎｃｈ基板電位設定回路は、
前記第２外部電源電圧よりも低い基板電圧の生成に用いる基準電圧を生成する基準電圧発生回路と、
前記基板電圧を生成するＶＰＷ発生回路と、
前記ＶＰＷ発生回路の出力電圧を前記基板電圧または前記第２外部電源電圧に切り替えるための論理回路と
を有する請求項１から３のいずれか１項記載の電源電圧判定回路。
【請求項５】
請求項１から４のいずれか１項記載の電源電圧判定回路を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に好適な電源電圧判定回路に関する。
【背景技術】
【０００２】
半導体記憶装置、特にＤＲＡＭ（Dynamic RAM）は、パーソナルコンピュータやサーバ等の情報処理装置のメインメモリとして使用されるため、より高速なデータの書き込み及び読み出しが望まれている。
【０００３】
ＤＤＲ３  ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）は、そのような要望に対応するために提案された規格であるが、例えばバッテリーで動作する携帯型の情報処理装置へ搭載することも考慮して消費電力をより低減することが求められている。
【０００４】
なお、ＤＲＡＭの消費電流を低減するには様々な方法があるが、例えば特許文献１にその一例が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１３４５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記ＤＤＲ３  ＳＤＲＡＭの消費電力の低減には、例えば外部電源電圧よりも低い内部電源電圧を生成する内部電圧発生回路を設け、周辺回路（メモリセルアレイを除く、該メモリセルアレイに対するデータの書き込み／読み出しを制御する回路等）へ該内部電源電圧を供給することで実現してきた。
【０００７】
なお、内部電圧発生回路を備える構成では、周辺回路が外部電源電圧よりも低い内部電源電圧で動作するため、メモリセルアレイから読み出したデータの電圧を外部電源電圧へ変換するレベルシフト回路が必要であり（図９参照）、該レベルシフト回路によってＤＲＡＭからのデータ読み出し時に該データの出力遅延が発生する。また、レベルシフト回路では、回路特性上、データがＨからＬへ切り換わるときとＬからＨへ切り換わるときの遅延量に差があり、さらにデータの出力遅延量は外部電源電圧の値にも依存して変動する。そのため、内部電圧発生回路を備える構成では、レベルシフト回路の存在により、メモリセルアレイから読み出したデータの出力遅延が免れない。図９は、メモリセルアレイから読み出したデータを出力する出力回路に供給される外部電源電圧が１．５Ｖであり、内部電源電圧ＶＰＥＲＩが１．０Ｖである場合の構成例を示している。
【０００８】
そこで、近年では、消費電力をさらに低減するために、上記内部電圧発生回路を備える構成に代えて、より低い外部電源電圧で動作するＤＤＲ３  ＳＤＲＡＭの開発も検討されている。例えば、ＤＤＲ３では外部電源電圧の規格が１．５Ｖ±０．０７５Ｖであるが、外部電源電圧が１．３５Ｖ±０．０７５Ｖで動作するＤＤＲ３Ｌ、あるいは外部電源電圧が１．２５Ｖ±０．０２５Ｖで動作するＤＤＲ３Ｕがある。
【０００９】
但し、電源電圧が１．５Ｖ±０．０７５Ｖであることを前提に設計されたＤＤＲ３  ＳＤＲＡＭに１．３５Ｖや１．２５Ｖを供給すると、周知のセンスアンプによるセンス速度が低下し、ｔＲＣＤ（RAS to CAS Delay Time）等がＤＤＲ３の規格を満たさなくなる。
【００１０】
外部電源電圧が１．３５Ｖや１．２５ＶでもＤＤＲ３の規格を満たすように、ＤＤＲ３ＬやＤＤＲ３Ｕに応じて設計を変更することも可能であるが、それではＤＤＲ３Ｌ  ＳＤＲＡＭやＤＤＲ３Ｕ  ＳＤＲＡＭのコストが上昇してしまう。
【００１１】
例えば、図１０に示すように、外部電源電圧ＶＤＤが１．５Ｖ±０．０７５Ｖであり、５１２ｂｉｔのメモリセルが接続されたビット線ＢＬＴをセンスアンプで駆動する構成において、センス速度がＲＡＳアクセス仕様を満たすように設計した場合、外部電源電圧を１．３５Ｖや１．２５Ｖに低下させると、センスアンプによるビット線ＢＬＴの駆動力が低下してＲＡＳアクセス仕様をオーバーしてしまう。外部電源電圧が１．３５Ｖや１．２５ＶでもＲＡＳアクセス仕様を満たすようにするには、例えばセンスアンプの負荷を軽減する、すなわちビット線ＢＬＴに接続されるメモリセル数を低減すればよい（例えば５１２ｂｉｔから２５６ｂｉｔへ変更する）。しかしながら、その場合は元のビット数を変えないようにセンスアンプの数を増やす（例えば２倍にする）必要があるため、回路面積（チップサイズ）が増大してＤＤＲ３Ｌ  ＳＤＲＡＭやＤＤＲ３Ｕ  ＳＤＲＡＭのコストが上昇してしまう。
【００１２】
これを避けるためのＤＤＲ３ＬやＤＤＲ３Ｕの周辺回路高速化策としてＳＤＲＡＭに外部電源電圧として１．５Ｖを供給すると、ＤＤＲ３ＬやＤＤＲ３Ｕでは内部の各トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）のしきい値電圧が、１．３５Ｖや１．２５Ｖの外部電源電圧に合わせて低く設定されているため、各ＭＯＳＦＥＴのサブスレッショルドリーク電流やスイッチング動作時に流れる電流が増大してＳＤＲＡＭの消費電流が増大してしまう。
【００１３】
したがって、ＤＤＲ３、ＤＤＲ３Ｌ、ＤＤＲ３Ｕの設計を共通化しつつ、ＤＤＲ３の規格を満たすようにするには、チップサイズが増大することによるコストの上昇、または外部電源電圧として１．５Ｖを供給したときの消費電流の増大、の少なくともいずれか一方は免れることができない。
【課題を解決するための手段】
【００１４】
本発明の電源電圧判定回路は、所定の一定電圧を生成して出力する定電圧発生回路と、
第１外部電源電圧と接地電位である第２外部電源電圧間の電位差に比例する比例電圧と前記一定電圧とを比較し、その比較結果を出力するコンパレータと、
前記比較結果に基づき、前記第１外部電源電圧が予め設定したしきい値よりも低いとき前記第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、前記第１外部電源電圧が前記しきい値以上であるとき前記第１外部電源電圧よりも高い基板電圧を前記Ｐチャネルトランジスタの基板へ供給するＰｃｈ基板電位設定回路と、
前記比較結果に基づき、前記第１外部電源電圧が予め設定したしきい値よりも低いとき前記第２外部電源電圧をＮチャネルトランジスタの基板へ供給し、前記第２外部電源電圧が前記しきい値以上であるとき前記第２外部電源電圧よりも低い基板電圧を前記Ｎチャネルトランジスタの基板へ供給するＮｃｈ基板電位設定回路と、
を有する。
【００１５】
上記のような構成の電源電圧判定回路では、第１外部電源電圧としてしきい値以上の電圧が供給されると、Ｐチャネルトランジスタの基板が第１外部電源電圧よりも高い電位に設定され、Ｎチャネルトランジスタの基板が第２外部電源電圧よりも低い電位に設定される。そのため、各Ｐチャネルトランジスタ及びＮチャネルトランジスタの実効的なしきい値電圧が、それまでよりも高い電圧に設定される。したがって、各Ｐチャネルトランジスタ及びＮチャネルトランジスタのサブスレッショルドリーク電流が低減し、各Ｐチャネルトランジスタ及びＮチャネルトランジスタのスイッチング動作時に流れる電流も低減する。
【発明の効果】
【００１６】
本発明によれば、外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態の電源電圧判定回路の一構成例を示す回路図である。
【図２】図１に示した電源電圧判定回路で用いるしきい値の設定例を示すグラフである。
【図３】図１に示した電源電圧判定回路の動作を示しており、同図（ａ）は表、同図（ｂ）はグラフである。
【図４】第２の実施の形態の電源電圧判定回路の一構成例を示す回路図である。
【図５】図４に示した電源電圧判定回路で用いるしきい値の設定例を示すグラフである。
【図６】図４に示した電源電圧判定回路の動作を示しており、同図（ａ）は表、同図（ｂ）はグラフである。
【図７】図４に示したＰｃｈ基板電位設定回路の一構成例を示す回路図である。
【図８】図４に示したＮｃｈ基板電位設定回路の一構成例を示す回路図である。
【図９】背景技術のＳＤＲＡＭの構成例を示すブロック図である。
【図１０】背景技術のＳＤＲＡＭの構成例を示す回路図である。
【発明を実施するための形態】
【００１８】
次に本発明について図面を用いて説明する。
【００１９】
本発明では、ＤＤＲ３ＬやＤＤＲ３Ｕに対応して設計されたＳＤＲＡＭに外部電源電圧として１．５Ｖを供給する際に増大する消費電流を抑制するための電源電圧判定回路について提案する。
（第１の実施の形態）
第１の実施の形態では、外部電源電圧ＶＤＤが１．３５Ｖ±０．０７５ＶであるＤＤＲ３Ｌに対応して設計されたＳＤＲＡＭに、外部電源電圧として１．５Ｖ±０．０７５Ｖを供給することで増大する消費電流を抑制できる電源電圧判定回路について説明する。
【００２０】
図１は第１の実施の形態の電源電圧判定回路の一構成例を示す回路図である。
【００２１】
図１に示すように、第１の実施の形態の電源電圧判定回路は、定電圧発生回路１、コンパレータ２、Ｐｃｈ基板電位設定回路３及びＮｃｈ基板電位設定回路４を備える。
【００２２】
定電圧発生回路１は、所定の一定電圧ＶＦを生成して出力する。
【００２３】
コンパレータ２は、第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ（接地電位）間の電位差に比例する比例電圧と上記一定電圧ＶＦとを比較し、その比較結果ＩＮを出力する。比例電圧は、例えば第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間に直列に挿入された２つの抵抗器を用いて生成すればよい。
【００２４】
Ｐｃｈ基板電位設定回路３は、Ｐｃｈ基板を所定の電位に設定する電源回路であり、コンパレータ２の出力レベルが「Ｌ」のとき、第１外部電源電圧ＶＤＤを出力し、コンパレータ２の出力が「Ｈ」のとき、第１外部電源電圧ＶＤＤよりも高い基板電圧ＶＮＷを出力する。
【００２５】
Ｎｃｈ基板電位設定回路４は、Ｎｃｈ基板を所定の電位に設定する電源回路であり、コンパレータ２の出力が「Ｌ」のとき、第２外部電源電圧ＶＳＳを出力し、コンパレータ２の出力が「Ｈ」のとき、第２外部電源電圧ＶＳＳよりも低い基板電圧（負電圧）ＶＰＷを出力する。ここで、Ｐｃｈ基板は、ＳＤＲＡＭが備える各ＰチャネルＭＯＳＦＥＴの基板（Ｐウェル領域）を指し、Ｎｃｈ基板は、半導体記憶装置が備える各ＮチャネルＭＯＳＦＥＴの基板（Ｎウェル領域）を指す。
【００２６】
本実施形態の電源電圧判定回路は、第１外部電源電圧ＶＤＤが１．３５Ｖ±０．０７５ＶであるＤＤＲ３Ｌに対応して設計されたＳＤＲＡＭに、ＤＤＲ３の規格である１．５Ｖ±０．０７５Ｖが外部電源電圧ＶＤＤとして供給された場合に対応するため、図２に示すように、それらの中心電圧（ＶＤＤ＝１．４２５Ｖ）をしきい値に用いてＰｃｈ基板電位設定回路３及びＮｃｈ基板電位設定回路４の出力電圧を切り替える。
【００２７】
具体的には、
（１）第１外部電源電圧ＶＤＤが１．４２５Ｖよりも低いとき、Ｐｃｈ基板電位設定回路３から第１外部電源電圧ＶＤＤを出力させ、Ｎｃｈ基板電位設定回路４から第２外部電源電圧ＶＳＳを出力させる。
（２）また、第１外部電源電圧ＶＤＤが１．４２５Ｖ以上であるとき、Ｐｃｈ基板電位設定回路３から第１外部電源電圧ＶＤＤよりも高い基板電圧ＶＮＷを出力させ、Ｎｃｈ基板電位設定回路４から第２外部電源電圧ＶＳＳよりも低い基板電圧（負電圧）ＶＰＷを出力させる。
【００２８】
これらの動作をまとめて示したのが、図３（ａ）に示す表、並びに図３（ｂ）に示すグラフである。
【００２９】
以上のように動作させるには、コンパレータ２が備える上記比例電圧を生成するための２つの抵抗器の総抵抗値をＲ０とした場合、例えば定電圧発生回路１からＶＦとして１Ｖを出力させ、第１外部電源電圧ＶＤＤに接続する一方の抵抗器の値を０．３Ｒ０に設定し、第２外部電源電圧ＶＳＳに接続する他方の抵抗器の値を０．７Ｒ０に設定すればよい。
【００３０】
このように、第１外部電源電圧ＶＤＤが１．４２５Ｖ以上であるとき、すなわち第１外部電源電圧ＶＤＤとして１．５Ｖが供給されたとき、本実施形態の電源電圧判定回路によってＰｃｈ基板を第１外部電源電圧ＶＤＤよりも高い電位に設定し、Ｎｃｈ基板を第２外部電源電圧ＶＳＳよりも低い電位に設定することで、ＳＤＲＡＭが備える各ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴの実効的なしきい値電圧が、それまでよりも高い電圧に設定される。
【００３１】
したがって、外部電源電圧ＶＤＤが１．３５ＶであるＤＤＲ３Ｌに対応して設計されたＳＤＲＡＭに外部電源電圧として１．５Ｖを供給しても、各ＭＯＳＦＥＴのサブスレッショルドリーク電流が低減し、各ＭＯＳＦＥＴのスイッチング動作時に流れる電流も低減するため、ＳＤＲＡＭの消費電流の増大が抑制される。
【００３２】
また、ＳＤＲＡＭに本実施形態の電源電圧判定回路を備えることで、ＤＤＲ３とＤＤＲ３Ｌの規格を満たすＳＤＲＡＭを、共通の設計で実現できる。
【００３３】
よって、ＤＤＲ３及びＤＤＲ３Ｌの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる。
【００３４】
さらに、本実施形態によれば、周辺回路が外部電源電圧ＶＤＤで動作するため、上記レベルシフト回路が不要であり、該レベルシフト回路によるデータ出力遅延も発生しない。
（第２の実施の形態）
第２の実施の形態では、外部電源電圧ＶＤＤが１．２５Ｖ±０．０２５ＶであるＤＤＲ３Ｕに対応して設計されたＳＤＲＡＭに、外部電源電圧として１．３５Ｖ±０．０７５Ｖまたは１．５Ｖ±０．０７５Ｖを供給することで増大する消費電流を抑制できる電源電圧判定回路について説明する。
【００３５】
図４は第２の実施の形態の電源電圧判定回路の一構成例を示す回路図である。
【００３６】
図４に示すように、第２の実施の形態の電源電圧判定回路は、定電圧発生回路５、第１コンパレータ６1、第２コンパレータ６2、Ｐｃｈ基板電位設定回路７及びＮｃｈ基板電位設定回路８を備える。
【００３７】
定電圧発生回路５は、第１の実施の形態と同様に、所定の一定電圧ＶＦを生成して出力する。
【００３８】
第１コンパレータ６1は、第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間の電位差に比例する比例電圧と上記一定電圧ＶＦとを比較し、その比較結果ＩＮ１を出力する。比例電圧は、例えば第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間に直列に挿入された２つの抵抗器を用いて生成すればよい。
【００３９】
第２コンパレータ６2は、第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間の電位差に比例する比例電圧と上記一定電圧ＶＦとを比較し、その比較結果ＩＮ２を出力する。比例電圧は、例えば第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間に直列に挿入された２つの抵抗器を用いて生成すればよい。
【００４０】
Ｐｃｈ基板電位設定回路７は、Ｐｃｈ基板を所定の電位に設定する電源回路であり、第１コンパレータ６1の出力が「Ｌ」であり、第２コンパレータ６2の出力が「Ｌ」であるとき第１外部電源電圧ＶＤＤを出力し、第１コンパレータ６1の出力が「Ｈ」であり、第２コンパレータ６2の出力が「Ｌ」であるとき第１外部電源電圧ＶＤＤよりも高い基板電圧ＶＮＷ１を出力し、第１コンパレータ６1の出力が「Ｈ」であり、第２コンパレータ６2の出力が「Ｈ」であるとき基板電圧ＶＮＷ１よりもさらに高い基板電圧ＶＮＷ２を出力する。
【００４１】
Ｎｃｈ基板電位設定回路８は、Ｎｃｈ基板を所定の電位に設定する電源回路であり、第１コンパレータ６1の出力が「Ｌ」であり、第２コンパレータ６2の出力が「Ｌ」であるとき第２外部電源電圧ＶＳＳを出力し、第１コンパレータ６1の出力が「Ｈ」であり、第２コンパレータ６2の出力が「Ｌ」であるとき第２外部電源電圧ＶＳＳよりも低い基板電圧（負電圧）ＶＰＷ１を出力し、第１コンパレータ６1の出力が「Ｈ」であり、第２コンパレータ６2の出力レベルが「Ｈ」であるとき基板電圧ＶＰＷ１よりもさらに低い基板電圧ＶＰＷ２を出力する。
【００４２】
本実施形態の電源電圧判定回路は、第１外部電源電圧ＶＤＤが１．２５Ｖ±０．０２５ＶであるＤＤＲ３Ｕに対応して設計されたＳＤＲＡＭに、ＤＤＲ３Ｌの規格である１．３５Ｖ±０．０７５Ｖが外部電源電圧ＶＤＤとして供給された場合、並びにＤＤＲ３の規格である１．５Ｖ±０．０７５Ｖが外部電源電圧ＶＤＤとして供給された場合に対応するため、図５に示すようにＤＤＲ３ＵとＤＤＲ３Ｌの規格の中心電圧（ＶＤＤ＝１．２７５Ｖ）を第１しきい値とし、ＤＤＲ３ＬとＤＤＲ３の規格の中心電圧（ＶＤＤ＝１．４２５Ｖ）を第２しきい値に用いてＰｃｈ基板電位設定回路及びＮｃｈ基板電位設定回路の出力電圧を切り替える。
【００４３】
具体的には、
（１）第１外部電源電圧ＶＤＤが１．２７５Ｖよりも低いとき、Ｐｃｈ基板電位設定回路７から第１外部電源電圧ＶＤＤを出力させ、Ｎｃｈ基板電位設定回路８から第２外部電源電圧ＶＳＳを出力させる。
（２）また、第１外部電源電圧ＶＤＤが１．２７５Ｖ〜１．４２５Ｖであるとき、Ｐｃｈ基板電位設定回路７から第１外部電源電圧ＶＤＤよりも高い基板電圧ＶＮＷ１を出力させ、Ｎｃｈ基板電位設定回路８から第２外部電源電圧ＶＳＳよりも低い基板電圧（負電圧）ＶＰＷ１を出力させる。
（３）さらに、第１外部電源電圧ＶＤＤが１．４２５Ｖ以上であるとき、Ｐｃｈ基板電位設定回路７から基板電圧ＶＮＷ１よりもさらに高い基板電圧ＶＮＷ２を出力させ、Ｎｃｈ基板電位設定回路８から基板電圧ＶＰＷ１よりもさらに低い基板電圧（負電圧）ＶＰＷ２を出力させる。
【００４４】
これらの動作をまとめて示したのが、図６（ａ）に示す表、並びに図６（ｂ）に示すグラフである。
【００４５】
以上のように動作させるには、第１コンパレータ６1が備える上記比例電圧を生成するための２つの抵抗器の総抵抗値をＲ０とした場合、例えば定電圧発生回路５からＶＦとして１Ｖを出力させ、第１外部電源電圧ＶＤＤに接続する一方の抵抗器の値を０．２２Ｒ０に設定し、第２外部電源電圧ＶＳＳに接続する他方の抵抗器の値を０．７８Ｒ０に設定すればよい。同様に、第２コンパレータ６2が備える上記比例電圧を生成するための２つの抵抗器の総抵抗値をＲ０とした場合、例えば定電圧発生回路５からＶＦとして１Ｖを出力させ、第１外部電源電圧ＶＤＤに接続する一方の抵抗器の値を０．３Ｒ０に設定し、第２外部電源電圧ＶＳＳに接続する他方の抵抗器の値を０．７Ｒ０に設定すればよい。
【００４６】
第２の実施の形態においても、第１の実施の形態と同様に、外部電源電圧ＶＤＤが１．２５ＶであるＤＤＲ３Ｕに対応して設計されたＳＤＲＡＭに外部電源電圧として、１．３５Ｖまたは１．５Ｖを供給しても、各ＭＯＳＦＥＴのサブスレッショルドリーク電流が低減し、各ＭＯＳＦＥＴのスイッチング動作時に流れる電流も低減するため、ＳＤＲＡＭの消費電流の増大が抑制される。
【００４７】
また、ＳＤＲＡＭに本実施形態の電源電圧判定回路を備えることで、ＤＤＲ３、ＤＤＲ３Ｌ及びＤＤＲ３Ｕの規格を満たすＳＤＲＡＭを、共通の設計で実現できる。
【００４８】
よって、ＤＤＲ３、ＤＤＲ３Ｌ及びＤＤＲ３Ｕの設計を共通化しつつＳＤＲＡＭの消費電流の増大が抑制できる。
【００４９】
さらに、第１の実施の形態と同様に、上記レベルシフト回路が不要であり、該レベルシフト回路によるデータ出力の遅延も発生しない。
【００５０】
次に、図４に示したＰｃｈ基板電位設定回路７及びＮｃｈ基板電位設定回路８の構成例について図７及び８を用いて説明する。
【００５１】
図７は図４に示したＰｃｈ基板電位設定回路の一構成例を示す回路図であり、図８は図４に示したＮｃｈ基板電位設定回路の一構成例を示す回路図である。
【００５２】
図７に示すように、Ｐｃｈ基板電位設定回路７は、基板電圧ＶＮＷ１の生成に用いる第１基準電圧及びＰｃｈ基板電位ＶＮＷ２の生成に用いる第２基準電圧を生成する基準電圧発生回路７１と、基板電圧ＶＮＷ１及びＶＮＷ２を生成するＶＮＷ発生回路７２と、図４に示した第１コンパレータ６1及び第２コンパレータ６2の出力レベルに応じてＯＮ／ＯＦＦする第１スイッチ７３及び第２スイッチ７４と、Ｐｃｈ基板電位設定回路７の出力電圧を基板電圧ＶＮＷ１、基板電圧ＶＮＷ２または第１外部電源電圧ＶＤＤに切り替えるための論理回路７５とを有する。
【００５３】
基準電圧発生回路７１は、例えば、図７に示すように第１外部電源電圧ＶＤＤと第２外部電源電圧ＶＳＳ間に直列に接続された複数のダイオード及び定電流源で実現できる。ダイオードはＭＯＳＦＥＴのドレイン（またはソース）とゲートを接続することで実現できる。定電流源は周知のどのような回路を用いてもよい。
【００５４】
第１スイッチ７３は、第１コンパレータ６1の出力レベルが「Ｈ」のときにオンし、基準電圧発生回路７１で生成された第１基準電圧を出力する。
【００５５】
第２スイッチ７４は、第２コンパレータ６2の出力レベルが「Ｈ」のときにオンし、基準電圧発生回路７１で生成された第２基準電圧を出力する。
【００５６】
ＶＮＷ発生回路７２は、差動増幅器７２１、オシレータポンプ回路７２２、分圧回路７２３、第３スイッチ７２４及び第４スイッチ７２５を備えている。
【００５７】
基準電圧発生回路７１で生成された第１基準電圧または第２基準電圧は差動増幅器７２１の正（＋）入力端子に供給される。
【００５８】
差動増幅器７２１は、正（＋）入力端子と負（−）入力端子間の電位差を増幅して出力する。
【００５９】
オシレータポンプ回路７２２は、例えば周知のチャージポンプ等を用いた昇圧回路であり、差動増幅器７２１の出力電圧に基づいて第１外部電源電圧ＶＤＤよりも高い基板電圧ＶＮＷ１またはＶＮＷ２を生成して出力する。
【００６０】
分圧回路７２３は、例えば、オシレータポンプ回路７２２から出力された基板電圧ＶＮＷと第２外部電源電圧ＶＳＳ間に直列に接続された複数のダイオード及び定電流源で実現できる。ダイオードはＭＯＳＦＥＴのドレイン（またはソース）とゲートを接続することで実現できる。定電流源は周知のどのような回路を用いてもよい。
【００６１】
オシレータポンプ回路７２２で生成された基板電圧ＶＮＷ１またはＶＮＷ２は、第３スイッチ７２４を介して分圧回路７２３に供給され、分圧回路７２３で分圧されて差動増幅器７２１の負（＋）入力端子に供給される。
【００６２】
このような構成では、第３スイッチ７２４がＯＮのとき、差動増幅器７２１、オシレータポンプ回路７２２及び分圧回路７２３によって負帰還ループが形成されるため、オシレータポンプ回路７２２からは基板電圧ＶＮＷ１またはＶＮＷ２が安定して出力される。
【００６３】
一方、第３スイッチ７２４がＯＦＦされ、第４スイッチ７２５がＯＮされると、負帰還ループが切断され、ＶＮＷ発生回路７２からは、第４スイッチ７２５を介して第１外部電源電圧ＶＤＤが出力される。
【００６４】
論理回路７５は、第１コンパレータ６1及び第２コンパレータ６２の出力ＩＮ１、ＩＮ２が入力される論理和回路７５１とインバータ７５２と備え、図６（ａ）に示したＩＮ１及びＩＮ２のレベルの組み合わせに応じてＶＮＷ発生回路７２から第１外部電源電圧ＶＤＤ、基板電圧ＶＮＷ１またはＶＮＷ２が出力されるように、第１スイッチ７３、第２スイッチ７４、第３スイッチ７２４及び第４スイッチ７２５のＯＮ／ＯＦＦを制御する。
【００６５】
図８に示すように、Ｎｃｈ基板電位設定回路８は、基板電圧ＶＰＷ１の生成に用いる第３基準電圧及び基板電圧ＶＰＷ２の生成に用いる第４基準電圧を生成する基準電圧発生回路８１と、基板電圧ＶＰＷ１及びＶＰＷ２を生成するＶＰＷ発生回路８２と、図４に示した第１コンパレータ６1及び第２コンパレータ６2の出力レベルに応じてＯＮ／ＯＦＦする第５スイッチ８３及び第６スイッチ８４と、Ｎｃｈ基板電位設定回路８の出力電圧を基板電圧ＶＰＷ１、基板電圧ＶＰＷ２または第２外部電源電圧ＶＳＳに切り替えるための論理回路８５とを有する。
【００６６】
基準電圧発生回路８１は、例えば所定の一定電圧を出力する定電圧回路８１１、直列に接続された複数の抵抗器及び定電流源で実現できる。定電圧回路８１１及び定電流源は周知のどのような回路を用いてもよい。
【００６７】
第５スイッチ８３は、第１コンパレータ６1の出力レベルが「Ｈ」のときにＯＮし、基準電圧発生回路８１で生成された第３基準電圧を出力する。
【００６８】
第６スイッチ８４は、第２コンパレータ６2の出力レベルが「Ｈ」のときにオンし、基準電圧発生回路８１で生成された第４基準電圧を出力する。
【００６９】
ＶＰＷ発生回路８２は、カレントミラー回路８２１、インバータ８２２、オシレータポンプ回路８２３、第７スイッチ８２４及び第８スイッチ８２５を備えている。
【００７０】
第２基準電圧発生回路８２で生成された第３基準電圧または第４基準電圧は、カレントミラー回路８２１へ入力される。
【００７１】
オシレータポンプ回路８２３は、例えば周知のチャージポンプ等を用いた昇圧回路であり、インバータ８２２を介したカレントミラー回路８２１の出力電圧に基づいて第２外部電源電圧ＶＳＳよりも低い基板電圧ＶＰＷ１またはＶＰＷ２を生成して出力する。
【００７２】
オシレータポンプ回路８２３で生成された基板電圧ＶＰＷ１またはＶＰＷ２は、第７スイッチ８２４を介してカレントミラー回路８２１へ帰還される。
【００７３】
図８に示すような構成でも、カレントミラー回路８２１が図７に示した差動増幅器７２１と同様に動作するため、第７スイッチ８２４がＯＮのとき、カレントミラー回路８２１、インバータ８２２及びオシレータポンプ回路８２３によって負帰還ループが形成されるため、オシレータポンプ回路８２３からは基板電圧ＶＰＷ１またはＶＰＷ２が安定して出力される。
【００７４】
一方、第７スイッチ８２４がＯＦＦされ、第８スイッチ８２５がＯＮされると、負帰還ループが切断され、ＶＰＷ発生回路８２からは、第８スイッチ８２５を介して第２外部電源電圧ＶＳＳが出力される。
【００７５】
論理回路８５は、第１コンパレータ６1及び第２コンパレータ６２の出力ＩＮ１、ＩＮ２が入力される論理和回路８５１とインバータ８５２と備え、図６（ａ）に示したＩＮ１及びＩＮ２のレベルの組み合わせに応じてＶＰＷ発生回路８２から第２外部電源電圧ＶＳＳ、基板電圧ＶＰＷ１またはＶＰＷ２が出力されるように、第５スイッチ８３、第６スイッチ８４、第７スイッチ８２４及び第８スイッチ８２５のＯＮ／ＯＦＦを制御する。
【００７６】
なお、図７に示したＰｃｈ基板電位設定回路７は、第１スイッチ７３を常時ＯＦＦさせ、第２スイッチ７４を常時ＯＮさせ、図１に示したコンパレータ２の出力ＩＮを論理回路７５が備えるインバータ７５２へ供給すれば、図１に示した第１の実施の形態のＰｃｈ基板電位設定回路３として用いることも可能である。また、図８に示したＮｃｈ基板電位設定回路８は、第５スイッチ８３を常時ＯＦＦさせ、第６スイッチ８４を常時ＯＮさせ、図１に示したコンパレータ２の出力ＩＮを論理回路８５が備えるインバータ８５２へ供給すれば、図１に示した第１の実施の形態のＮｃｈ基板電位設定回路４として用いることも可能である。
【符号の説明】
【００７７】
１、５      定電圧発生回路
２    コンパレータ
３、７    Ｐｃｈ基板電位設定回路
４、８    Ｎｃｈ基板電位設定回路
６1    第１コンパレータ
６2    第２コンパレータ
７１、８１    基準電圧発生回路
７２    ＶＮＷ発生回路
７３    第１スイッチ
７４    第２スイッチ
７５、８５    論理回路
８２    ＶＰＷ発生回路
８３    第５スイッチ
８４    第６スイッチ
７２１    差動増幅器
７２２、８２３    オシレータポンプ回路
７２３    分圧回路
７２４    第３スイッチ
７２５    第４スイッチ
７５１、８５１    論理和回路
７５２、８２２、８５２    インバータ
８１１    定電圧回路
８２１    カレントミラー回路
８２４    第７スイッチ
８２５    第８スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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