(57)【要約】【課題】外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号のノイズを適切に除去する。【解決手段】半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。【選択図】図１
2012023486.tif 000002
【特許請求の範囲】
【請求項１】
外部から制御用クロック信号を受けて、前記制御用クロック信号に応じて内部処理を行う回路を備えた半導体装置であって、
当該半導体装置内部において生成される内部クロック信号の立ち上がり及び立ち下がりのタイミングに同期して前記制御用クロック信号の値を複数の異なるタイミングで保持し、前記保持された値に応じて前記制御用クロック信号のノイズを除去するノイズ除去回路を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ノイズ除去回路は、前記複数の異なるタイミングで保持された値を用いて多数決で前記制御用クロック信号のノイズを除去する多数決回路を備えることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記ノイズ除去回路は、
前記内部クロック信号の立ち上がりのタイミングに同期して前記制御用クロックの値を保持するフリップ・フロップ素子又はラッチ素子を含む第１保持回路と、
前記内部クロック信号の立ち下がりのタイミングに同期して前記制御用クロックの値を保持するフリップ・フロップ素子又はラッチ素子を含む第２保持回路と、
を備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１保持回路及び前記第２保持回路の少なくとも１つは、前段がフリップ・フロップ素子又はラッチ素子及び後段がフリップ・フロップ素子の直列接続により構成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御用クロックのノイズ除去回路を備えた半導体装置に関する。
【背景技術】
【０００２】
所定の電気機器の制御を行うための半導体装置（ＬＳＩ）が広く用いられている。このような制御用半導体装置は、図５に示すように、外部の制御用コンピュータから外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号を受けて、データ入力ラインＤＩ及びデータ出力ラインＤＯを用いたデータの通信を行う。このような半導体装置（ＬＳＩ）の制御システムは、例えば、車載用の光ディスク再生ＬＳＩ等に適用される。
【０００３】
例えば、図６に示すような通信データ受信回路において、図７のタイミングチャートに示すようにデータ入力ラインＤＩに時系列的にデータＡ０〜Ａ７を入力しつつ外部クロック信号ＣＬを立ち上げることによって、シフト回路１０に含まれるフリップ・フロップの各段にデータＡ０〜Ａ７を順次保持させ、その状態においてチップセレクト信号ＣＥを立ち下げることによってシリアル／パラレル（ＳＰ）変換回路１２に含まれる各フリップ・フロップにデータＡ０〜Ａ７を取り込んでシリアル／パラレル変換して受信する。同様に、通信データ送信回路も外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号によって制御される。
【０００４】
制御用半導体装置には制御用コンピュータが直接接続されており、外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号にノイズが載った場合にデータ通信の誤りが生ずるおそれがある。
【０００５】
そこで、図８に示すように、制御用半導体装置の内部で発生される高速の内部クロック信号ＩＣＬを利用したノイズ除去回路を制御用半導体装置に組み込むことで制御信号等のノイズを除去する処理を行っている。ノイズ除去回路は、フリップ・フロップを多段に接続したシフト回路１４、多数決決定回路１６及び出力保持回路１８を含んで構成される。シフト回路１４には外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号が入力信号として入力され、内部クロック信号ＩＣＬの立ち上がりのタイミングに応じて入力信号をシフトさせながら保持する。シフト回路１４に含まれる後段のフリップ・フロップから出力されるシフト信号Ｓ１〜Ｓ４は多数決決定回路１６に入力され、多数決決定回路１６はシフト信号Ｓ１〜Ｓ４のうちハイレベル又はローレベルの信号の多数決を取り、より多い方の信号レベルを出力する。また、ハイレベルとローレベルの数が等しい場合には、出力保持回路１８からのフィードバック信号ＦＢをそのまま出力する。出力保持回路１８は、内部クロック信号ＩＣＬに同期して、多数決決定回路１６からの出力信号を保持して出力する。
【０００６】
このような処理によって、外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号に重畳するノイズの影響を低減している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、多数決決定回路１６を用いてノイズ除去処理を行う場合、内部クロック信号ＩＣＬが外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号の２０倍程度の周波数を有するものであった。図８に示すノイズ除去回路では、入力信号を４段のフリップ・フロップでラッチした結果に応じて多数決で出力を決定するので、入力信号に対して内部クロック信号ＩＣＬは少なくとも４倍以上の周波数であることが必要であり、例えば、外部クロック信号ＣＬは２．５ＭＨｚ程度であるのに対して、内部クロック信号ＩＣＬは６０ＭＨｚ程度であった。
【０００８】
しかしながら、制御用半導体装置の内部クロック信号ＩＣＬの周波数が低い場合、ノイズ除去回路でラッチ段数が多いと、外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号の変化（周波数）にノイズ除去回路の出力が追従できなくなる。一方、ノイズ除去回路におけるラッチ段数を少なくすると、多数決処理の入力信号数が少なくなりノイズ除去の精度が低下する。
【課題を解決するための手段】
【０００９】
本発明の１つの態様は、外部から制御用クロック信号を受けて、前記制御用クロック信号に応じて内部処理を行う回路を備えた半導体装置であって、当該半導体装置内部において生成される内部クロック信号の立ち上がり及び立ち下がりのタイミングに同期して前記制御用クロック信号の値を複数の異なるタイミングで保持し、前記保持された値に応じて前記制御用クロック信号のノイズを除去するノイズ除去回路を備えることを特徴とする。
【００１０】
ここで、前記ノイズ除去回路は、前記複数の異なるタイミングで保持された値を用いて多数決で前記制御用クロック信号のノイズを除去する多数決回路を備えることが好適である。
【００１１】
また、前記ノイズ除去回路は、前記内部クロック信号の立ち上がりのタイミングに同期して前記制御用クロックの値を保持するフリップ・フロップ素子又はラッチ素子を含む第１保持回路と、前記内部クロック信号の立ち下がりのタイミングに同期して前記制御用クロックの値を保持するフリップ・フロップ素子又はラッチ素子を含む第２保持回路と、を備えることが好適である。
【００１２】
また、前記第１保持回路及び前記第２保持回路の少なくとも１つは、前段がフリップ・フロップ素子又はラッチ素子及び後段がフリップ・フロップ素子の直列接続により構成されることができる。
【発明の効果】
【００１３】
本発明によれば、内部クロック信号の周波数が従来より低い場合であっても外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号のノイズを適切に除去することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における制御用半導体装置の構成を示す図である。
【図２】本発明の実施の形態におけるノイズ除去回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態における制御用半導体装置の変形例の構成を示す図である。
【図４】本発明の実施の形態におけるノイズ除去回路の変形例の動作を示すタイミングチャートである。
【図５】制御用半導体装置の使用例を示す制御システムの構成図である。
【図６】通信データ受信回路の構成を示す図である。
【図７】通信データ受信回路の動作を示すタイミングチャートである。
【図８】従来の制御用半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１５】
＜構成＞
本発明の実施の形態における制御用半導体装置は、改良されたノイズ除去回路１００を含んで構成される。ノイズ除去回路１００は、図１に示すように、第１保持回路２０、第２保持回路２２、多数決決定回路２４及び出力保持回路２６を含んで構成される。
【００１６】
第１保持回路２０は、フリップ・フロップ２０ａ，２０ｂの直列接続を含んで構成される。フリップ・フロップ２０ａの入力端子Ｄ１には、制御用半導体装置の外部から外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号が入力される。２段目のフリップ・フロップ２０ｂの入力端子Ｄ２には、１段目のフリップ・フロップ２０ａの出力端子Ｑ１が接続される。また、フリップ・フロップ２０ａのクロック端子Ｃ１及びフリップ・フロップ２０ｂのクロック端子Ｃ２には、制御半導体装置の内部クロック信号ＩＣＬの反転信号が入力される。
【００１７】
第１保持回路２０は、以下のように機能する。フリップ・フロップ２０ａは、内部クロック信号ＩＣＬがハイレベルからローレベルへ変化するタイミングで入力端子Ｄ１に入力される入力信号ＩＮのレベルを保持し、その後、保持されたレベルを出力信号Ｓ１として出力端子Ｑ１から出力する。フリップ・フロップ２０ｂは、内部クロック信号ＩＣＬがハイレベルからローレベルへ変化するタイミングで入力端子Ｄ２に入力されるフリップ・フロップ２０ａの出力端子Ｑ１のレベルを保持し、その後、保持されたレベルを出力信号Ｓ２として出力端子Ｑ２から出力する。
【００１８】
第２保持回路２２は、フリップ・フロップ２２ａ，２２ｂの直列接続を含んで構成される。フリップ・フロップ２２ａの入力端子Ｄ３には、制御用半導体装置の外部から外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号が入力される。２段目のフリップ・フロップ２２ｂの入力端子Ｄ４には、１段目のフリップ・フロップ２２ａの出力端子Ｑ３が接続される。また、フリップ・フロップ２２ａのクロック端子Ｃ３には制御半導体装置の内部クロック信号ＩＣＬが入力され、フリップ・フロップ２２ｂのクロック端子Ｃ４には制御半導体装置の内部クロック信号ＩＣＬの反転信号が入力される。
【００１９】
第２保持回路２２は、以下のように機能する。フリップ・フロップ２２ａは、内部クロック信号ＩＣＬがローレベルからハイレベルへ変化するタイミングで入力端子Ｄ３に入力される入力信号ＩＮのレベルを保持し、その後、保持されたレベルを出力信号Ｓ３として出力端子Ｑ３から出力する。フリップ・フロップ２２ｂは、内部クロック信号ＩＣＬがハイレベルからローレベルへ変化するタイミングで入力端子Ｄ４に入力されるフリップ・フロップ２２ａの出力端子Ｑ３のレベルを保持し、その後、保持されたレベルを出力信号Ｓ４として出力端子Ｑ４から出力する。
【００２０】
このように、第１保持回路２０と第２保持回路２２とでは、一段目のフリップ・フロップ２０ａ，２２ａにおける信号の保持タイミングが内部クロック信号ＩＣＬの半周期だけずれている。すなわち、第１保持回路２０のフリップ・フロップ２０ａは、内部クロック信号ＩＣＬの立ち下がりのタイミングで入力信号ＩＮを保持し、第２保持回路２２のフリップ・フロップ２２ａは、内部クロック信号ＩＣＬの立ち上がりのタイミングで入力信号ＩＮを保持する。
【００２１】
多数決決定回路２４は、第１保持回路２０及び第２保持回路２２からの出力信号Ｓ２，Ｓ４を受けて、出力信号Ｓ２，Ｓ４のレベルの組み合わせに応じて多数決処理により出力信号Ｓ５を決定する。すなわち、出力信号Ｓ２，Ｓ４のいずれもがローレベルの場合には出力信号Ｓ５をローレベルとし、出力信号Ｓ２，Ｓ４のいずれもがハイレベルの場合には出力信号Ｓ５をハイレベルとする。また、出力信号Ｓ２，Ｓ４のいずれか一方がローレベルであり、他方がハイレベルである場合には、出力保持回路２６からフィードバック入力された出力信号ＯＵＴのレベルを出力信号Ｓ５として出力する。
【００２２】
出力保持回路２６は、フリップ・フロップを含んで構成される。フリップ・フロップの入力端子Ｄ５には、多数決決定回路２４からの出力信号Ｓ５が入力される。また、フリップ・フロップのクロック端子Ｃ５には制御半導体装置の内部クロック信号ＩＣＬが入力される。
【００２３】
フリップ・フロップは、内部クロック信号ＩＣＬがローレベルからハイレベルへ変化するタイミングで入力端子Ｄ５に入力される出力信号Ｓ５のレベルを保持し、その後、保持されたレベルを出力信号ＯＵＴとして出力端子Ｑ５から出力する。
【００２４】
＜制御用半導体装置の動作説明＞
以下、図２を参照しつつ、本発明の実施の形態における制御用半導体装置の動作について説明する。
【００２５】
まず、内部クロック信号ＩＣＬがハイレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がローレベルからハイレベルに変化した場合について説明する。入力信号ＩＮがローレベルからハイレベルに変化してその状態を維持している場合、内部クロック信号ＩＣＬが最初にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ａの出力信号Ｓ１がローレベルからハイレベルに変化し、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２２ａの出力信号Ｓ３がローレベルからハイレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ｂ及び２２ｂの出力信号Ｓ２及びＳ４がローレベルからハイレベルに変化する。
【００２６】
この状態で、出力信号Ｓ２及びＳ４がいずれもハイレベルになるので多数決決定回路２４の出力がローレベルからハイレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがローレベルからハイレベルに変化する。
【００２７】
内部クロック信号ＩＣＬがハイレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がハイレベルからローレベルに変化した場合についても同様であり、内部クロック信号ＩＣＬが最初にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ａの出力信号Ｓ１がハイレベルからローレベルに変化し、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２２ａの出力信号Ｓ３がハイレベルからローレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ｂ及び２２ｂの出力信号Ｓ２及びＳ４がハイレベルからローレベルに変化する。
【００２８】
この状態で、出力信号Ｓ２及びＳ４がいずれもローレベルになるので多数決決定回路２４の出力がハイレベルからローレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがハイレベルからローレベルに変化する。
【００２９】
このように、内部クロック信号ＩＣＬがハイレベルであるタイミングで入力信号ＩＮが変化した場合、その変化が少なくとも内部クロック信号ＩＣＬの２クロック分の期間だけ維持されると出力信号ＯＵＴが入力信号ＩＮのレベル変化に応じて変更される。
【００３０】
次に、内部クロック信号ＩＣＬがローレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がハイレベルからローレベルに変化した場合について説明する。入力信号ＩＮがハイレベルからローレベルに変化してその状態を維持している場合、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２２ａの出力信号Ｓ３がハイレベルからローレベルに変化し、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２０ａの出力信号Ｓ１がハイレベルからローレベルに変化すると共に、フリップ・フロップ２２ｂの出力信号Ｓ４がハイレベルからローレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ｂの出力信号Ｓ２がハイレベルからローレベルに変化する。
【００３１】
この状態で、出力信号Ｓ２及びＳ４がいずれもローレベルになるので多数決決定回路２４の出力がハイレベルからローレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがハイレベルからローレベルに変化する。
【００３２】
内部クロック信号ＩＣＬがローレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がローレベルからハイレベルに変化した場合についても同様であり、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２２ａの出力信号Ｓ３がローレベルからハイレベルに変化し、内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ２０ａの出力信号Ｓ１がローレベルからハイレベルに変化すると共に、フリップ・フロップ２２ｂの出力信号Ｓ４がローレベルからハイレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ２０ｂの出力信号Ｓ２がローレベルからハイレベルに変化する。
【００３３】
この状態で、出力信号Ｓ２及びＳ４がいずれもハイレベルになるので多数決決定回路２４の出力がローレベルからハイレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがローレベルからハイレベルに変化する。
【００３４】
このように、内部クロック信号ＩＣＬがローレベルであるタイミングで入力信号ＩＮが変化した場合、その変化が少なくとも内部クロック信号ＩＣＬの２．５クロック分の期間だけ維持されると出力信号ＯＵＴが入力信号ＩＮのレベル変化に応じて変更される。
【００３５】
一方、入力信号ＩＮにノイズが重畳した場合、ノイズが内部クロック信号ＩＣＬの０．５クロック分の周期より短いパルス幅を有するものであれば、第１保持回路２０及び第２保持回路２２のいずれかの伝達遅延時間によって入力信号ＩＮの変化が多数決決定回路２４まで伝達されず、出力保持回路２６の出力信号ＯＵＴのレベルが維持される。また、ノイズが内部クロック信号ＩＣＬの１クロック分の周期より短いパルス幅を有するものであれば、第１保持回路２０及び第２保持回路２２のいずれかの伝達遅延時間によって入力信号ＩＮの変化が多数決決定回路２４まで伝達されない場合があり、このような場合には出力保持回路２６の出力信号ＯＵＴのレベルが維持される。このようにして、入力信号ＩＮに重畳した短パルスのノイズを除去することができる。
【００３６】
＜変形例＞
上記実施の形態では、第１保持回路２０及び第２保持回路２２においてフリップ・フロップのみを用いたが、図３に示すように、ラッチ素子を用いた第１保持回路３０及び第２保持回路３２としても同様の機能を持たせることができる。
【００３７】
第１保持回路３０は、ラッチ素子３０ａ及びフリップ・フロップ３０ｂの直列接続を含んで構成される。ラッチ素子３０ａの入力端子Ｄ１には、制御用半導体装置の外部から外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号が入力される。２段目のフリップ・フロップ３０ｂの入力端子Ｄ２には、１段目のラッチ素子３０ａの出力端子Ｑ１が接続される。また、ラッチ素子３０ａのゲート端子Ｇ１及びフリップ・フロップ３０ｂのクロック端子Ｃ２には、制御半導体装置の内部クロック信号ＩＣＬが入力される。
【００３８】
第１保持回路３０は、以下のように機能する。ラッチ素子３０ａは、内部クロック信号ＩＣＬがハイレベルであるときに入力端子Ｄ１に入力される入力信号ＩＮをラッチして出力信号Ｓ１として出力する。フリップ・フロップ３０ｂは、内部クロック信号ＩＣＬがローレベルからハイレベルへ変化するタイミングで入力端子Ｄ２に入力されるラッチ素子３０ａの出力端子Ｑ１のレベルを保持し、その後、保持されたレベルを出力信号Ｓ２として出力端子Ｑ２から出力する。
【００３９】
第２保持回路３２は、ラッチ素子３２ａ及びフリップ・フロップ３２ｂの直列接続を含んで構成される。ラッチ素子３２ａの入力端子Ｄ３には、制御用半導体装置の外部から外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号が入力される。２段目のフリップ・フロップ３２ｂの入力端子Ｄ４には、１段目のラッチ素子３２ａの出力端子Ｑ３が接続される。また、ラッチ素子３２ａのゲート端子Ｇ３及びフリップ・フロップ３２ｂのクロック端子Ｃ４には制御半導体装置の内部クロック信号ＩＣＬの反転信号が入力される。
【００４０】
第２保持回路３２は、以下のように機能する。ラッチ素子３２ａは、内部クロック信号ＩＣＬがローレベルであるときに入力端子Ｄ３に入力される入力信号ＩＮをラッチして出力信号Ｓ３として出力する。フリップ・フロップ３２ｂは、内部クロック信号ＩＣＬがハイレベルからローレベルへ変化するタイミングで入力端子Ｄ４に入力されるラッチ素子３２ａの出力端子Ｑ３のレベルを保持し、その後、保持されたレベルを出力信号Ｓ４として出力端子Ｑ４から出力する。
【００４１】
このように、第１保持回路３０と第２保持回路３２とでは、一段目のラッチ素子３０ａ，３２ａにおける信号の保持タイミングが内部クロック信号ＩＣＬの半周期だけずれている。すなわち、第１保持回路３０のラッチ素子３０ａは、内部クロック信号ＩＣＬの立ち上がりのタイミングで入力信号ＩＮを保持し、第２保持回路３２のラッチ素子３２ａは、内部クロック信号ＩＣＬの立ち下がりのタイミングで入力信号ＩＮを保持する。
【００４２】
＜変形例の動作説明＞
以下、図４を参照しつつ、変形例における制御用半導体装置の動作について説明する。
【００４３】
まず、内部クロック信号ＩＣＬがハイレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がローレベルからハイレベルに変化した場合について説明する。入力信号ＩＮがローレベルからハイレベルに変化してその状態を維持している場合、内部クロック信号ＩＣＬがハイレベルであるのでラッチ素子３０ａの出力信号Ｓ１がローレベルからハイレベルに変化し、続いて内部クロック信号ＩＣＬが最初にハイレベルからローレベルに変化するタイミングに同期してラッチ素子３２ａの出力信号Ｓ３がローレベルからハイレベルに変化する。そして、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ３０ｂの出力信号Ｓ２がローレベルからハイレベルに変化し、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ３２ｂの出力信号Ｓ４がローレベルからハイレベルに変化する。
【００４４】
この状態で、出力信号Ｓ２及びＳ４がいずれもハイレベルになるので多数決決定回路２４の出力がローレベルからハイレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがローレベルからハイレベルに変化する。
【００４５】
内部クロック信号ＩＣＬがハイレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がハイレベルからローレベルに変化した場合についても同様であり、内部クロック信号ＩＣＬがハイレベルであるのでラッチ素子３０ａの出力信号Ｓ１がハイレベルからローレベルに変化し、続いて内部クロック信号ＩＣＬが最初にハイレベルからローレベルに変化するタイミングに同期してラッチ素子３２ａの出力信号Ｓ３がハイレベルからローレベルに変化する。そして、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ３０ｂの出力信号Ｓ２がハイレベルからローレベルに変化し、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ３２ｂの出力信号Ｓ４がハイレベルからローレベルに変化する。
【００４６】
この状態で、出力信号Ｓ２及びＳ４がいずれもローレベルになるので多数決決定回路２４の出力がハイレベルからローレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがハイレベルからローレベルに変化する。
【００４７】
次に、内部クロック信号ＩＣＬがローレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がハイレベルからローレベルに変化した場合について説明する。入力信号ＩＮがハイレベルからローレベルに変化してその状態を維持している場合、内部クロック信号ＩＣＬがローレベルであるのでラッチ素子３２ａの出力信号Ｓ３がハイレベルからローレベルに変化し、続いて内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してラッチ素子３０ａの出力信号Ｓ１がハイレベルからローレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ３２ｂの出力信号Ｓ４がハイレベルからローレベルに変化し、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ３０ｂの出力信号Ｓ２がハイレベルからローレベルに変化する。
【００４８】
この状態で、出力信号Ｓ２及びＳ４がいずれもローレベルになるので多数決決定回路２４の出力がハイレベルからローレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがハイレベルからローレベルに変化する。
【００４９】
内部クロック信号ＩＣＬがローレベルであるタイミングで入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号がローレベルからハイレベルに変化した場合についても同様であり、内部クロック信号ＩＣＬがローレベルであるのでラッチ素子３２ａの出力信号Ｓ３がローレベルからハイレベルに変化し、続いて内部クロック信号ＩＣＬが最初にローレベルからハイレベルに変化するタイミングに同期してラッチ素子３０ａの出力信号Ｓ１がローレベルからハイレベルに変化する。そして、内部クロック信号ＩＣＬが次にハイレベルからローレベルに変化するタイミングに同期してフリップ・フロップ３２ｂの出力信号Ｓ４がローレベルからハイレベルに変化し、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期してフリップ・フロップ３０ｂの出力信号Ｓ２がローレベルからハイレベルに変化する。
【００５０】
この状態で、出力信号Ｓ２及びＳ４がいずれもハイレベルになるので多数決決定回路２４の出力がローレベルからハイレベルに変更され、内部クロック信号ＩＣＬが次にローレベルからハイレベルに変化するタイミングに同期して出力保持回路２６のフリップ・フロップの出力信号ＯＵＴがローレベルからハイレベルに変化する。
【００５１】
一方、入力信号ＩＮにノイズが重畳した場合、ノイズが内部クロック信号ＩＣＬの０．５クロック分の期間より短いパルス幅を有するものであれば、第１保持回路３０及び第２保持回路３２のいずれかの伝達遅延時間によって入力信号ＩＮの変化が多数決決定回路２４まで伝達されず、出力保持回路２６の出力信号ＯＵＴのレベルが維持される。また、ノイズが内部クロック信号ＩＣＬの１クロック分の周期より短いパルス幅を有するものであれば、第１保持回路３０及び第２保持回路３２のいずれかの伝達遅延時間によって入力信号ＩＮの変化が多数決決定回路２４まで伝達されない場合があり、このような場合には出力保持回路２６の出力信号ＯＵＴのレベルが維持される。このようにして、入力信号ＩＮに重畳した短パルスのノイズを除去することができる。
【００５２】
ここで、本実施の形態及び変形例における制御用半導体装置は以下の特徴を備えている。
【００５３】
（１）内部クロック信号ＩＣＬの０．５クロックの周期未満のパルス幅を有するノイズは完全に除去することができ、内部クロック信号ＩＣＬの１クロックの周期未満のパルス幅を有するノイズは部分的に除去することができる。
【００５４】
（２）内部クロック信号ＩＣＬの１クロックの周期以上のパルス幅を有する信号の変化は出力信号ＯＵＴとして出力される。
【００５５】
（３）回路の遅延時間は内部クロック信号ＩＣＬの２．５〜３クロックであり、外部から入力信号ＩＮとして入力される外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号の１クロックの周期が内部クロック信号ＩＣＬの２．５〜３クロック以上であれば出力信号ＯＵＴをそのまま外部クロック信号ＣＬ、チップセレクト信号ＣＥ等の制御信号として使用可能である。
【００５６】
（４）多数決決定回路の入力信号数を従来よりも少なくして簡略化された回路構成としているので、制御用半導体装置の回路規模を小さくすることができ、半導体装置の占有面積や製造コストを低減することができる。
【００５７】
（５）非同期回路に特有のメタ・ステーブル状態、すなわち内部クロック信号ＩＣＬの立ち上がりや立ち下がりの変化が生じているタイミングで入力信号ＩＮに変化が生じた場合にフリップ・フロップの動作が不安定となる状態を考慮して、一段目のフリップ・フロップ又はラッチ素子には制御ロジックやフィードバックロジックを接続しない。
【符号の説明】
【００５８】
１０  シフト回路、１２  変換回路、１４  シフト回路、１６  多数決決定回路、１８  出力保持回路、２０  第１保持回路、２０ａ，２０ｂ  フリップ・フロップ、２２  第２保持回路、２２ａ，２２ｂ  フリップ・フロップ、２４  多数決決定回路、２６  出力保持回路、３０  第１保持回路、３０ａ  ラッチ素子、３０ｂ  フリップ・フロップ、３２  第２保持回路、３２ａ  ラッチ素子、３２ｂ  フリップ・フロップ、１００，１０２  ノイズ除去回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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