(57)【要約】【課題】信号レベルが小さい時の画質の低下を抑制しつつ、シングルスロープ型ADCを高速化する。【解決手段】画素ＰＣと、基準ランプ発生回路６と、カラムＡＤＣ回路３が設けられている。画素ＰＣは、光電変換された信号を出力する。基準ランプ発生回路６は、第１のランプ波ＶｒａｍｐＵと、第１のランプ波ＶｒａｍｐＵよりもステップ幅の小さい第２のランプ波ＶｒａｍｐＬとを生成する。カラムＡＤＣ回路３は、画素ＰＣから出力された信号の信号レベルに基づいて第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとを切り替えてから信号レベルと比較することにより、画素ＰＣの信号成分をＣＤＳにて検出する。【選択図】      図１
2012019411.tif 000002
【特許請求の範囲】
【請求項１】
光電変換された信号を出力する2次元に配置した画素と、
前記画素から出力した画素信号をAD変換するための複数のランプ波を発生する基準ランプ発生回路と、
前記画素信号と前記ランプ波とを比較するカラムに配置した複数のコンパレータ回路と、
前記コンパレータ回路の出力信号の変化をデジタル値に変換するためのカウンタ回路と、
前記コンパレータ回路に供給される複数のランプ波を選択するためのランプ波選択回路とランプ波選択制御回路を具備し、
前記ランプ波選択制御回路は、前記画素信号レベルに応じて前記ランプ波選択回路を停止させる第１のパルス入力部をさらに備えることを特徴とする固体撮像装置。
【請求項２】
光電変換された信号を出力する2次元に配置した画素と、
前記画素から出力した画素信号をAD変換するための複数のランプ波を発生する基準ランプ発生回路と、
前記画素信号と前記ランプ波とを比較するカラムに配置した複数のコンパレータ回路と、
前記コンパレータ回路の出力信号の変化をデジタル値に変換するためのカウンタ回路と、
前記コンパレータ回路に供給される複数のランプ波を選択するためのランプ波選択回路とランプ波選択制御回路と、
前記カウンタ回路への入力信号となる前記コンパレータ回路の出力信号を制限するカウンタ取込み制御回路をさらに備えることを特徴とする固体撮像装置。
【請求項３】
前記ランプ波選択回路は、第１のランプ波がスイッチ回路を介してコンデンサの一端と接続してコンパレータ回路に供給し、第２のランプ波が前記コンデンサの他端から供給され、前記ランプ波選択回路は前記スイッチ回路を制御することを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記ランプ波選択制御回路は、前記コンパレータ回路の出力信号を入力し、さらに、前記スイッチ回路を強制的にON/OFFできる制御信号を入力することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記ランプ波選択制御回路は、前記コンパレータ回路の出力信号を入力し、入力した信号を有効にするか無効にするかを制御するための第２のパルス入力部をさらに備えることを特徴とする請求項３に記載の固体撮像装置。
【請求項６】
前記カウンタ回路は、前記コンパレータ回路の出力信号をカウンタ回路の上位bitもしくは下位bitを選択して入力するための上位下位bit選択回路をさらに備えたことを
特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項７】
前記カウンタ取込み制御回路は、前記コンパレータ回路の出力信号を入力し、入力したカウンタ取込み制御パルスとの論理回路によって、前記カウンタ回路への前記コンパレータ回路の出力信号を制御するカウンタ取込み制御回路を備えたことを特徴とする請求項２に記載の固体撮像装置。
【請求項８】
前記カウンタ取込み制御回路は、前記コンパレータ回路の出力信号のレベル保持するラッチ回路とラッチ回路の出力信号と入力したカウンタ取込み制御パルスとの論理回路によって、前記カウンタ回路への前記コンパレータ回路の出力信号を制御するカウンタ取込み制御回路を備えたことを特徴とする請求項２に記載の固体撮像装置。
【請求項９】
前記基準ランプ発生回路は、
第１のランプ波を発生する第１のランプ波発生回路と、
前記第１のランプ波よりもステップ幅の小さい第２のランプ波を発生する第２のランプ波発生回路とを備えることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項１０】
前記基準ランプ発生回路は、
前記第１のランプ波と前記第２のランプ波とが合成された第３のランプ波を発生するランプ波発生回路と、
直流電圧を発生する直流電圧発生回路と、
前記第３のランプ波が前記第１のランプ波として前記コンパレータの他方の入力端子に入力される状態と、前記ランプ波に前記直流電圧が重畳された電圧が前記第２のランプ波として前記コンパレータの他方の入力端子に入力される状態とを切り替えるスイッチとを備えることを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記基準ランプ発生回路は、複数の傾斜が繰り返されるように前記第２のランプ波を発生し、
前記カラムＡＤＣ回路は、前記第２のランプ波を前記信号レベルと繰り返し比較することにより前記信号レベルを多重サンプリングすることを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記カウンタ回路でカウントしたデジタルデータを保存するラインメモリをさらに備えることを特徴とする請求項９に記載の固体撮像装置。
【請求項１３】
前記ラインメモリの出力信号は、前記第２のランプ波でAD変換した信号レベルの変化分の最大値を抽出する最大値抽出部と、
前記最大値抽出部にて抽出された最大値と前記第２のランプ波でAD変換する最大値の期待値との比較結果に基づいて、前記第２のランプ波でAD変換した信号レベルのゲインを制御するゲイン制御部とを備えることを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記ラインメモリの出力信号は、前記第２のランプ波でAD変換した信号レベルの変化分の最大値を抽出する最大値抽出部と、
前記最大値抽出部にて抽出された最大値と前記第２のランプ波でAD変換する最大値の期待値との比較結果に基づいて、前記第２のランプ波の振幅を制御する振幅制御部とを備えることを特徴とする請求項１２に記載の固体撮像装置。
【請求項１５】
前記基準ランプ発生回路は、前記信号レベルの変化分の最大値が抽出される際に前記第２のランプ波の最大振幅を前記第２のランプ波の１ステップ分の振幅よりも大きくすることを特徴とする請求項１３または１４に記載の固体撮像装置。
【請求項１６】
前記画素から出力された信号の信号レベルに基づいて前記第２のランプ波のみまたは前記第１のランプ波と前記第２のランプ波を切り換えてAD変換し、前記画素の信号成分をＣＤＳにて検出するカラムＡＤＣ回路とを備えることを特徴とする請求項９に記載の固体撮像装置。
【請求項１７】
前記カラムＡＤＣ回路は、前記画素から出力された信号の信号レベルが所定値を超える場合、前記第１のランプ波と前記第２のランプ波を切り換えてAD変換し、前記画素から出力された信号の信号レベルが前記所定値以下の場合、前記第２のランプ波のみ選択してAD変換することを特徴とする請求項１６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、画素からのアナログ信号をデジタル信号に変換する回路としてシングルスロープ型のADCをカラムに配置したカラムADCを用いることができる。このカラムADC回路では、ノイズ低減のためにアナログＣＤＳ（相関２重サンプリング）とさらにデジタルＣＤＳを行うことができる。また、シングルスロープ型ADCの高速化を図るため、２ステップシングルスロープ型が用いられることがある。
【０００３】
このような２ステップシングルスロープ型カラムＡＤＣ回路ではデジタルCDS動作が出来ないため画質が低下する。特に信号レベルが小さい時のランダムノイズを低減することが好ましい。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ＩＳＳＣＣ２００７  ”ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．５０６−６１８，  Ｆｅｂ．  ２００７．
【非特許文献２】ＩＥＥＥ  Ｉｎｔ．  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｏｒｋｓｈｏｐ，Ｏｇｕｕｑｕｉｔ，ＭＥ，Ｊｕｎ．２００７，ｐｐ．１９８−１９９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信号レベルが小さい時の画質の低下を抑制しつつ、シングルスロープ型ADを高速化することが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の固体撮像装置によれば、画素と、基準ランプ発生回路と、カラムＡＤＣ回路が設けられている。画素は、光電変換された信号を出力する。基準ランプ発生回路は、第１のランプ波と、前記第１のランプ波よりもステップ幅の小さい第２のランプ波とを生成する。カラムＡＤＣ回路は、前記画素から出力された信号の信号レベルに基づいて前記第１のランプ波と前記第２のランプ波とを切り替えてから前記信号レベルと比較することにより、前記画素の信号成分をＣＤＳにて検出する。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の画素ＰＣの構成例を示す回路図である。
【図３】図３は、本発明の第２実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
【図４】図４は、図３の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
【図５】図５は、図３の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
【図６】図６は、本発明の第３実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
【図７】図７は、図６の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
【図８】図８は、図６の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
【図９】図９は、本発明の第４実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
【図１０】図１０は、図９の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
【図１１】図１１は、図９の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
【図１２】図１２は、本発明の第５実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
【図１３】図１３は、図１２の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
【図１４】図１４は、図１２の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
【図１５】図１５は、本発明の第６実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図１６】図１６は、図１５の固体撮像装置の各部の波形を示すタイミングチャートである。
【図１７】図１７は、本発明の第７実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図１８】図１８は、図１７の固体撮像装置の入力信号と出力信号との関係を示す図である。
【図１９】図１９は、本発明の第８実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２０】図２０は、本発明の第９実施形態に係る基準ランプ発生回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態に係る固体撮像装置について図面を参照しながら説明する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、各画素ＰＣの信号成分をＣＤＳにて検出するカラムＡＤＣ回路３、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路４、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路５およびカラムＡＤＣ回路３に基準ランプVrampを出力する基準ランプ発生回路６が設けられている。なお、タイミング制御回路５には、マスタークロックＭＣＫが入力されている。
【００１０】
ここで、画素アレイ部１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００１１】
また、基準ランプ発生回路６は、基準ランプVrampとして第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬを生成することができる。ここで、第２のランプ波ＶｒａｍｐＬは第１のランプ波ＶｒａｍｐＵよりもステップ幅を小さくすることができる。また、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬのステップ幅は、タイミング制御回路５から出力されるデジタル値に基づいて設定することができる。
【００１２】
カラムＡＤＣ回路３は、各画素ＰＣから出力された信号の信号レベルに基づいて第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとを切り替えてから信号レベルと比較することにより、各画素ＰＣの信号成分をＣＤＳにて検出することができる。
【００１３】
ここで、カラムＡＤＣ回路３には、画素ＰＣからの読み出し信号と基準ランプVrampとの比較結果に基づいてアップカウウントおよびダウンカウントを行うことでＣＤＳの基準レベルと信号レベルとの差分を算出するカウンタ回路７およびカウンタ回路７によるカウント結果を水平画素分だけ保持するラインメモリ８が設けられている。
【００１４】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路３に送られる。そして、画素ＰＣから読み出された信号の信号レベルと基準レベルとに差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力データＶｏｕｔとして出力される。
【００１５】
ここで、カラムＡＤＣ回路３では、画素ＰＣから出力された信号の信号レベルが所定値を超える場合、２ステップシングルスロープ型ＡＤ変換動作に基づいて各画素ＰＣの信号成分がＣＤＳにて検出される。また、画素ＰＣから出力された信号の信号レベルが所定値以下の場合、１ステップシングルスロープ型ＡＤ変換動作に基づいて各画素ＰＣの信号成分がＣＤＳにて検出される。
【００１６】
すなわち、カラムＡＤＣ回路３では、画素ＰＣから出力された信号の信号レベルが所定値を超える場合、第２のランプ波ＶｒａｍｐＬとの比較結果に基づいてその信号の基準レベルの第１のサンプリングが行われる。そして、第１のランプ波ＶｒａｍｐＵとの比較結果に基づいてその信号の信号レベルの第２のサンプリングが行われることで、その信号の信号レベルの１ステップ目の粗いＡＤ変換が行われた後、第２のランプ波ＶｒａｍｐＬとの比較結果に基づいてその信号の信号レベルの第３のサンプリングが行われることで、その信号の信号レベルの２ステップ目の細かいＡＤ変換が行われる。
【００１７】
また、カラムＡＤＣ回路３は、画素ＰＣから出力された信号の信号レベルが所定値以下の場合、第２のランプ波ＶｒａｍｐＬとの比較結果に基づいてその信号の基準レベルの第１のサンプリングが行われた後、第２のランプ波ＶｒａｍｐＬとの比較結果に基づいてその信号の信号レベルの第４のサンプリングが行われる。
【００１８】
これにより、画素ＰＣから出力された信号の信号レベルが大きい場合には、第２のサンプリングが行われた第１のランプ波ＶｒａｍｐＵの１ステップ分の範囲内だけで２ステップ目の細かいＡＤ変換を行わせることができ、ＡＤ変換処理の高速化を図ることができる。
【００１９】
一方、画素ＰＣから出力された信号の信号レベルが小さい場合には、第１のランプ波ＶｒａｍｐＵとの比較を行わせることなく第４のサンプリングを行わせることができ、第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとの切り替えを不要とすることができる。このため、第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとの切り替え時にＫＴＣノイズが取り込まれるのを防止することができ、信号レベルが小さい時の画質の低下を抑制することができる。
【００２０】
なお、上述した実施形態では、画素ＰＣから読み出された信号をカラムＡＤＣ回路３に直接入力する方法について説明したが、画素アレイ部１とカラムＡＤＣ回路３との間にカラム増幅回路を設け、画素ＰＣから読み出された信号をカラムごとに増幅してからカラムＡＤＣ回路３に入力するようにしてもよい。
【００２１】
図２は、図１の固体撮像装置の画素ＰＣの構成例を示す回路図である。
図２（ａ）において、画素ＰＣｎには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００２２】
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤｎが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴｎが入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳｎが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。また、電流源Ｇは垂直信号線Ｖｌｉｎに接続されている。
【００２３】
なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤｎ、リセット信号ＲＥＳＥＴｎおよび行選択信号ＡＤＲＥＳｎをロウごとに画素ＰＣに伝送することができる。
【００２４】
また、図２（ｂ）において、画素ＰＣｎ´では図２（ａ）の画素ＰＣｎから行選択トランジスタＴａが省略されている。なお、この画素ＰＣｎ´では、電源電位ＶＤＤとグランド電位を切り替えできるように構成されている。
【００２５】
そして、非選択行では、リセットトランジスタＴｃを介してフローティングディフュージョンＦＤの電位をグランド電位に設定し、増幅トランジスタＴｂがオフされる。一方、選択行では、リセットトランジスタＴｃを介してフローティングディフュージョンＦＤの電位を電源電位ＶＤＤに設定し、増幅トランジスタＴｂがオンされる。
【００２６】
また、図２（ｃ）において、画素ＰＣｎ´´では、読み出しトランジスタＴｄ１およびフォトダイオードＰＤ１が画素ＰＣｎに追加され、１個の増幅トランジスタＴｂが２画素で共用されている。
【００２７】
また、図２（ｄ）において、画素ＰＣｎ´´´では、読み出しトランジスタＴｄ１〜Ｔｄ３およびフォトダイオードＰＤ１〜ＰＤ３が画素ＰＣｎに追加され、１個の増幅トランジスタＴｂが４画素で共用されている。
【００２８】
（第２実施形態）
図３は、本発明の第２実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。なお、以下の説明では、画素ＰＣとして図２（ａ）の画素ＰＣｎを用いた場合を例にとる。
図３において、カラムＡＤＣ回路３には、コンデンサＣ１、Ｃ２、Ｃｂ、スイッチＳＷ１、ＳＷｃｐ１、ＳＷｃｐ２、コンパレータＰＡ、インバータＶ１、アップダウンカウンタＵＤ１、ラインメモリＬＭ１およびランプ波選択制御回路１１がカラムごとに設けられている。コンデンサCbとスイッチSW1のブロックで、ランプ波選択回路１３を構成している。
【００２９】
なお、ランプ波選択制御回路１１は、コンパレータＰＡの出力に基づいてスイッチＳＷ１をオン／オフ制御することができる。具体的には、コンパレータＰＡの出力が所定値を越える場合には、画素ＰＣから読み出された信号の信号レベルのサンプリング時にスイッチＳＷ１をオンして１ステップ目の粗いＡＤ変換を行わせてから、スイッチＳＷ１をオフして２ステップ目の細かいＡＤ変換を行わせることができる。コンパレータＰＡの出力が所定値以下の場合には、画素ＰＣから読み出された信号の信号レベルのサンプリング時にスイッチＳＷ１をオフしたままにしてＡＤ変換を行わせることができる。
【００３０】
ここで、アップダウンカウンタＵＤ１には、上位カウンタＵＤＵ、下位カウンタＵＤＬ、スイッチＳＷ１１、ＳＷ１２および論理積回路Ｎ３が設けられている。また、ランプ波選択制御回路１１には、論理積回路Ｎ１および論理和回路Ｎ２が設けられている。
【００３１】
そして、コンパレータＰＡの反転入力端子には、画素ＰＣから読み出された信号Ｖｓｉｇ１がコンデンサＣ１を介して入力される。コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して入力されるとともに、第１のランプ波ＶｒａｍｐＵがスイッチＳＷ１を介して入力される。また、コンパレータＰＡの反転入力端子と出力端子との間にはスイッチＳＷｃｐ１が接続されている。
【００３２】
コンパレータＰＡの出力端子は、コンデンサＣ２を介してインバータＶ１の入力端子に接続されている。インバータＶ１の入力端子と出力端子との間にはスイッチＳＷｃｐ２が接続されている。
【００３３】
論理積回路Ｎ３の一方の入力端子はインバータＶ１の出力端子に接続され、論理積回路Ｎ３の他方の入力端子には基準クロックＣＣＫが入力される。スイッチＳＷ１１、ＳＷ１２は、上位カウンタＵＤＵのみを論理積回路Ｎ３の出力端子とラインメモリＬＭ１の入力端子との間に接続した状態と、上位カウンタＵＤＵの前段に下位カウンタＵＤＬを結合してから論理積回路Ｎ３の出力端子とラインメモリＬＭ１の入力端子との間に接続した状態とを切り替えることができる。
【００３４】
論理積回路Ｎ１の一方の入力端子はインバータＶ１の出力端子に接続され、論理積回路Ｎ１の他方の入力端子には、パルス信号ＰＲＵ２が入力される。論理和回路Ｎ２の一方の入力端子は論理積回路Ｎ１の出力端子に接続され、論理和回路Ｎ２の他方の入力端子には、パルス信号ＰＲＵ１が入力される。論理和回路Ｎ２の出力端子は、スイッチＳＷ１をオン／オフさせる制御端子に接続されている。
【００３５】
図４は、図３の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
図４において、行選択信号ＡＤＲＥＳｎがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ＲＥＡＤｎとリセット信号ＲＥＳＥＴｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｃを介して電源ＶＤＤに排出される。
【００３６】
フォトダイオードＰＤに蓄積されていた電荷が電源ＶＤＤに排出された後、読み出し信号ＲＥＡＤｎがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。この時、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬは初期値に維持されている。
【００３７】
そして、第１のランプ波ＶｒａｍｐＵが初期値から電圧ＶｓｅｔＵ分だけ降下されるとともに、第２のランプ波ＶｒａｍｐＬが初期値から電圧ＶｓｅｔＬ分だけ降下される。なお、電圧ＶｓｅｔＵ、ＶｓｅｔＬは、第１のランプ波ＶｒａｍｐＵの１ステップ分の振幅に対応させることができる。
【００３８】
この状態でパルス信号ＰＲＵ１が立ち上がると、論理和回路Ｎ２を介して選択信号ＳＷＵが立ち上がり、スイッチＳＷ１がオンされることで、第１のランプ波ＶｒａｍｐＵの基準電圧と第２のランプ波ＶｒａｍｐＬの基準電圧との差分がコンデンサＣｂに保持される（時刻ｔ１）。なお、第１のランプ波ＶｒａｍｐＵの基準電圧と第２のランプ波ＶｒａｍｐＬの基準電圧とは異なっていてもよい。
【００３９】
次に、パルス信号ＰＲＵ１が立ち下がった後、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬが初期値に戻される。そして、行選択信号ＡＤＲＥＳｎがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流回路Gとでソースフォロアが構成される。
【００４０】
そして、行選択トランジスタＴａがオンの状態でリセット信号ＲＥＳＥＴｎがハイレベルになると、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。そして、フローティングディフュージョンＦＤの基準レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流回路Gとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、基準レベルの出力電圧Ｖｓｉｇ１として垂直信号線Ｖｌｉｎに出力される（時刻ｔ２）。
【００４１】
そして、基準レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力されている時に、スイッチＳＷｃｐ１がオンされると、コンパレータＰＡの反転入力端子の入力電圧が出力電圧でクランプされ、動作点が設定される（時刻ｔ３）。この時、画素ＰＣｎから読み出された出力電圧Ｖｓｉｇ１とコンパレータＰＡの出力電圧との差分は、コンデンサＣ１に保持され、コンパレータＰＡの入力電圧がゼロ設定される。
【００４２】
また、基準レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力されている時に、スイッチＳＷｃｐ２がオンされると、インバータＶ１の入力電圧が出力電圧Ｖｃｏでクランプされ、動作点が設定される。この時、コンパレータＰＡの出力電圧とインバータＶ１の出力電圧Ｖｃｏとの差分は、コンデンサＣ２に保持され、インバータＶ１の入力電圧がゼロ設定される。
【００４３】
そして、スイッチＳＷｃｐ１がオフされ、コンパレータＰＡの動作点が確定した後に遅延時間を持たせて、スイッチＳＷｃｐ２がオフされることでインバータＶ１の動作点が確定される。この時、第２のランプ波ＶｒａｍｐＬは、ゼロレベルに対してマイナス側に積分される。例えば、１０ビット（０〜１０２３カウント）分のＡＤ動作の場合、３２カウント値になるように設定することができる。この動作により、信号の黒レベル（画素ＰＣｎから読み出された信号の基準レベル）を３２カウント値に設定することができる。また、コンデンサＣ１に画素ＰＣｎから読み出された信号の基準レベルを取り込むことで、基準レベルが除去されたアナログＣＤＳ動作を実現することができる。
【００４４】
ここで、コンパレータＰＡの反転入力端子には、基準レベルの出力電圧Ｖｓｉｇ１がコンデンサＣ１を介して入力され、コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して参照電圧Ｖｃｏｍｐとして入力されている。
【００４５】
そして、コンパレータＰＡにおいて、基準レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと比較され、コンパレータＰＡの出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｃｏとして論理積回路Ｎ３の一方の入力端子に入力される。
【００４６】
そして、第２のランプ波ＶｒａｍｐＬでは、その初期値から電圧ＶｓｅｔＬ分だけ降下するまで下り傾斜が開始される。また、論理積回路Ｎ３の他方の入力端子には、第２のランプ波ＶｒａｍｐＬの下り傾斜の開始に合わせて基準クロックＣＣＫが入力される。なお、この時の基準クロックＣＣＫの周期は、第２のランプ波ＶｒａｍｐＬのレベルが１ステップ分だけ変化するのにかかる時間に対応させることができる。この時、パルス信号ＰＲＵ２はロウレベルに設定され、選択信号ＳＷＵがロウレベルになっているため、スイッチＳＷ１はオフされている。
【００４７】
また、選択信号ＰＳＷＵＬはロウレベルに設定され、スイッチＳＷ１１、ＳＷ１２がＬ側に切り替えられているため、論理積回路Ｎ３の出力端子は下位カウンタＵＤＬの入力端子に接続される。また、選択信号ＰＵＤにてアップダウンカウンタＵＤ１がダウンカウントするように設定される。
【００４８】
そして、基準レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐより小さい場合は、出力電圧Ｖｃｏがハイレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３を通過し、通過後の基準クロックＩＣＣＫが下位カウンタＵＤＬにてダウンカウントされる。
【００４９】
そして、基準レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏがロウレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３にて遮断され、下位カウンタＵＤＬのダウンカウントが停止されることで、基準レベルの出力電圧Ｖｓｉｇ２が第１のサンプリングＰ１にてデジタル値Ｄに変換され、画素ＰＣｎから読み出された信号の基準レベルとして下位カウンタＵＤＬに保持される（時刻ｔ４）。
【００５０】
次に、画素ＰＣｎの行選択トランジスタＴａがオンの状態で読み出し信号ＲＥＡＤｎがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流回路Gとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧Ｖｓｉｇ１として垂直信号線Ｖｌｉｎに出力される（時刻ｔ５）。
【００５１】
信号レベルの出力電圧Ｖｓｉｇ１として垂直信号線Ｖｌｉｎに出力された後、選択信号ＰＳＷＵＬが立ち上がることで、スイッチＳＷ１１、ＳＷ１２がＵ側に切り替えられ、論理積回路Ｎ３の出力端子は上位カウンタＵＤＵの入力端子に接続される。また、選択信号ＰＵＤにてアップダウンカウンタＵＤ１がアップカウントするように設定される。また、第１のランプ波ＶｒａｍｐＵは、その初期値から電圧ＶｓｅｔＵ分だけステップ状に降下される。
【００５２】
ここで、コンパレータＰＡの反転入力端子には、信号レベルの出力電圧Ｖｓｉｇ１がコンデンサＣ１を介して入力され、コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して参照電圧Ｖｃｏｍｐとして入力される。
【００５３】
そして、コンパレータＰＡにおいて、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと比較され、コンパレータＰＡの出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｃｏとして論理積回路Ｎ３の一方の入力端子に入力される。
【００５４】
ここで、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐを超える場合、出力電圧Ｖｃｏがハイレベルとなる。この状態でパルス信号ＰＲＵ２が立ち上がると、論理積回路Ｎ１の出力がハイレベルになることで選択信号ＳＷＵが立ち上がり、スイッチＳＷ１がオンされる（時刻ｔ７）。このため、コンパレータＰＡの非反転入力端子には、第１のランプ波ＶｒａｍｐＵがスイッチＳＷ１を介して参照電圧Ｖｃｏｍｐとして入力される。
【００５５】
そして、第１のランプ波ＶｒａｍｐＵでは、その初期値から電圧ＶｓｅｔＵ分だけ降下した位置を開始点として下り傾斜が開始される。また、論理積回路Ｎ３の他方の入力端子には、第１のランプ波ＶｒａｍｐＵの下り傾斜の開始に合わせて基準クロックＣＣＫが入力される。なお、この時の基準クロックＣＣＫの周期は、第１のランプ波ＶｒａｍｐＵのレベルが１ステップ分だけ変化するのにかかる時間に対応させることができる。
【００５６】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐより小さい場合は、出力電圧Ｖｃｏがハイレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３を通過し、通過後の基準クロックＩＣＣＫが上位カウンタＵＤＵにてアップカウントされる。
【００５７】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏがロウレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３にて遮断され、上位カウンタＵＤＵのアップカウントが停止されることで、信号レベルの出力電圧Ｖｓｉｇ２が第２のサンプリングＰ２にてデジタル値Ｄに変換され、画素ＰＣｎから読み出された信号の１ステップ目の信号レベルとして上位カウンタＵＤＵに保持される（時刻ｔ９）。
【００５８】
この時、出力電圧Ｖｃｏがロウレベルになると、選択信号ＳＷＵが立ち下がり、スイッチＳＷ１がオフされる。そして、スイッチＳＷ１がオフされると、第１のランプ波ＶｒａｍｐＵの下り傾斜の開始点（第１のランプ波ＶｒａｍｐＵの初期値から電圧ＶｓｅｔＵ分だけ降下した位置）からコンパレータＰＡ１の出力電圧が反転するまでに降下したステップ数分の電圧ＶｃｂがコンデンサＣｂに保持される。例えば、第１のランプ波ＶｒａｍｐＵの１ステップ分の電圧が０．１Ｖ、第１のランプ波ＶｒａｍｐＵの初期値が１．５Ｖ、第１のランプ波ＶｒａｍｐＵが１．２Ｖの時にコンパレータＰＡ１の出力電圧が反転したものとすると、０．２Ｖ分の電圧ＶｃｂがコンデンサＣｂに保持される。
【００５９】
次に、パルス信号ＰＲＵ２が立ち下がった後、選択信号ＰＳＷＵＬが立ち下がることで、スイッチＳＷ１１、ＳＷ１２がＬ側に切り替えられ、論理積回路Ｎ３の出力端子は下位カウンタＵＤＬの入力端子に接続される（時刻ｔ１０）。
【００６０】
ここで、コンパレータＰＡの反転入力端子には、信号レベルの出力電圧Ｖｓｉｇ１がコンデンサＣ１を介して入力され、コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して参照電圧Ｖｃｏｍｐとして入力される。
【００６１】
そして、コンパレータＰＡにおいて、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと比較され、コンパレータＰＡの出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｃｏとして論理積回路Ｎ３の一方の入力端子に入力される。
【００６２】
そして、第２のランプ波ＶｒａｍｐＬは、その初期値から下り傾斜が開始される。この時、コンデンサＣｂには電圧Ｖｃｂ分が保持されているので、参照電圧Ｖｃｏｍｐは、第２のランプ波ＶｒａｍｐＬの初期値から電圧Ｖｃｂ分だけ降下された位置を開始点として下り傾斜が開始される。また、論理積回路Ｎ３の他方の入力端子には、第２のランプ波ＶｒａｍｐＬの下り傾斜の開始に合わせて基準クロックＣＣＫが入力される。なお、この時の基準クロックＣＣＫの周期は、第２のランプ波ＶｒａｍｐＬのレベルが１ステップ分だけ変化するのにかかる時間に対応させることができる。
【００６３】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐより小さい場合は、出力電圧Ｖｃｏがハイレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３を通過し、通過後の基準クロックＩＣＣＫが下位カウンタＵＤＬにてアップカウントされる。
【００６４】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏがロウレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３にて遮断され、下位カウンタＵＤＬのアップカウントが停止されることで、信号レベルの出力電圧Ｖｓｉｇ２と基準レベルの出力電圧Ｖｓｉｇ２との差分が第３のサンプリングＰ３にてデジタル値Ｄに変換され、画素ＰＣｎから読み出された信号の２ステップ目の信号レベルとして下位カウンタＵＤＬに保持される（時刻ｔ１１）。
【００６５】
そして、上位カウンタＵＤＵおよび下位カウンタＵＤＬに保持されたデジタル値ＤはラインメモリＬＭ１に送られ、デジタルＣＤＳにて検出された信号成分としてラインメモリＬＭ１に保持される。
【００６６】
このデジタルＣＤＳでは、コンパレータＰＡとインバータＶ１のトランジスタの閾値ばらつきによる動作点の変動や、スイッチＳＷｃｐ１、ＳＷｃｐ２のオフ時のカップリング変動などの固定ノイズをキャンセルすることができる。この時、SW1をON/OFFするためコンデンサCbにはKTCノイズが発生する。しかし、信号量が大きい時は、光信号で発生するショットノイズが支配的となるためS/Nにはほとんど影響しない。
【００６７】
これにより、画素ＰＣから出力された信号の信号レベルが大きい場合には、第２のサンプリングＰ２が行われた第１のランプ波ＶｒａｍｐＵの１ステップ分の範囲内だけで２ステップ目の細かいＡＤ変換を行わせることができ、ＡＤ変換処理の高速化を図ることができる。
【００６８】
なお、２ステップ目のＡＤ変換における第２のランプ波ＶｒａｍｐＬのレベル変化分は、１ステップ目のＡＤ変換における第１のランプ波ＶｒａｍｐＵの１ステップ分のレベル変化分より大きくなるように設定することが好ましい。例えば、１ステップ目のＡＤ変換における第１のランプ波ＶｒａｍｐＵの１ステップ分のレベル変化分を４ビットとし、２ステップ目のＡＤ変換における第２のランプ波ＶｒａｍｐＬのレベル変化分を６．５ビットｂｉｔとすることで、計１０．５ビット分とし、出力時に１０ビットにすることができる。この０．５ビット分をオーバーラップ動作に用いることで、ＡＤ変換の連続性を改善することができる。この結果、カウント値として１６＋９６＝１１２カウントで１０ビットのＡＤ変換動作を実現することができ、１０２４／１１２＝９倍の高速化を図ることができる。１ステップ目のＡＤ変換動作を安定化するために、カウント動作の周波数を１／２の速度で動作したとしても、１６＊２＋９６＝１２８カウント分となり、１０２４／１２８＝８倍の高速化を図ることができる。
【００６９】
図５は、図３の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
図５において、時刻ｔ１〜ｔ４においては、図４と同様の動作が行われることで、基準レベルの出力電圧Ｖｓｉｇ２が第１のサンプリングＰ１にてデジタル値Ｄに変換され、画素ＰＣｎから読み出された信号の基準レベルとして下位カウンタＵＤＬに保持される（時刻ｔ４）。なお、この基準レベルが大きい時は上位カウンタＵＤＵも動作される。
【００７０】
次に、読み出し信号ＲＥＡＤｎがハイレベルになった時に、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐ以下の場合、出力電圧Ｖｃｏがロウレベルを維持する（時刻ｔ５）。この状態でパルス信号ＰＲＵ２が立ち上がっても、論理積回路Ｎ１の出力がロウレベルを維持することで選択信号ＳＷＵが立ち上がることなく、スイッチＳＷ１がオフを維持する（時刻ｔ７）。このため、コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して参照電圧Ｖｃｏｍｐとして入力される。
【００７１】
この場合、コンデンサＣｂには、第１のランプ波ＶｒａｍｐＵの電圧にかかわらず、以前に保持されていた電圧がそのまま保持される。また、第１のランプ波ＶｒａｍｐＵの下り傾斜が開始されても、インバータＶ１の出力電圧Ｖｃｏはロウレベルを維持し、上位カウンタＵＤＵが動作することはない。
【００７２】
次に、パルス信号ＰＲＵ２が立ち下がった後、選択信号ＰＳＷＵＬが立ち下がることで、スイッチＳＷ１１、ＳＷ１２がＬ側に切り替えられ、論理積回路Ｎ３の出力端子は下位カウンタＵＤＬの入力端子に接続される（時刻ｔ１０）。
【００７３】
ここで、コンパレータＰＡの反転入力端子には、信号レベルの出力電圧Ｖｓｉｇ１がコンデンサＣ１を介して入力され、コンパレータＰＡの非反転入力端子には、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介して参照電圧Ｖｃｏｍｐとして入力される。
【００７４】
そして、コンパレータＰＡにおいて、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと比較され、コンパレータＰＡの出力電圧はインバータＶ１にて反転された後、出力電圧Ｖｃｏとして論理積回路Ｎ３の一方の入力端子に入力される。
【００７５】
そして、第２のランプ波ＶｒａｍｐＬは、その初期値から下り傾斜が開始される。また、論理積回路Ｎ３の他方の入力端子には、第２のランプ波ＶｒａｍｐＬの下り傾斜の開始に合わせて基準クロックＣＣＫが入力される。なお、この時の基準クロックＣＣＫの周期は、第２のランプ波ＶｒａｍｐＬのレベルが１ステップ分だけ変化するのにかかる時間に対応させることができる。
【００７６】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐより小さい場合は、出力電圧Ｖｃｏがハイレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３を通過し、通過後の基準クロックＩＣＣＫが上位カウンタＵＤＵおよび下位カウンタＵＤＬにてアップカウントされる。なお、信号レベルが小さい場合には、上位カウンタＵＤＵが動作しないこともある。
【００７７】
そして、信号レベルの出力電圧Ｖｓｉｇ２が参照電圧Ｖｃｏｍｐと一致すると、コンパレータＰＡの出力電圧が立ち上がり、出力電圧Ｖｃｏがロウレベルとなる。このため、基準クロックＣＣＫが論理積回路Ｎ３にて遮断され、下位カウンタＵＤＬのアップカウントが停止されることで、信号レベルの出力電圧Ｖｓｉｇ２と基準レベルの出力電圧Ｖｓｉｇ２との差分が第４のサンプリングＰ４にてデジタル値Ｄに変換され、上位カウンタＵＤＵおよび下位カウンタＵＤＬに保持される（時刻ｔ１１）。
【００７８】
そして、上位カウンタＵＤＵおよび下位カウンタＵＤＬに保持されたデジタル値ＤはラインメモリＬＭ１に送られ、デジタルＣＤＳにて検出された信号成分としてラインメモリＬＭ１に保持される。
【００７９】
これにより、画素ＰＣｎから出力された信号の信号レベルが小さい場合には、第１のランプ波ＶｒａｍｐＵとの比較を行わせることなく第４のサンプリングＰ４を行わせることができ、第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとがスイッチＳＷ１にて切り替えられるのを防止することができる。このため、第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとの切り替え時にＫＴＣノイズがコンデンサＣｂに取り込まれるのを防止することができ、信号レベルが小さい時の画質の低下を抑制することができる。
【００８０】
また、このＡＤ変換期間以外では行選択信号ＡＤＲＥＳｎをロウレベルにすることで、画素ＰＣｎのソースフォロワ回路の消費電力を削減することができる。この時、コンパレータＰＡとインバータＶ１の動作をオフさせることで、消費電力をさらに削減することができる。
【００８１】
（第３実施形態）
図６は、本発明の第３実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
図６において、この固体撮像装置では、図３の構成に加え、基準ランプ発生回路ＤＡ１が設けられている。この基準ランプ発生回路ＤＡ１は、ランプ波ＶｒａｍｐMと直流電圧Ｖｂを発生することができ、ランプ波ＶｒａｍｐMを切り替えるスイッチＳＷ４と、直流電圧Ｖｂを切り替えるスイッチＳＷ３が設けられている。なお、ランプ波ＶｒａｍｐMは、第１のランプ波ＶｒａｍｐＵと第２のランプ波ＶｒａｍｐＬとが合成されている。
【００８２】
図７は、図６の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャート、図８は、図６の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
図７および図８において、この第３実施形態が第２実施形態と異なる点は、第２実施形態図では、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬが別個に与えられるのに対し、第３実施形態では、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬがランプ波ＶｒａｍｐMから生成されている点である。
【００８３】
選択信号ＳＷｒＬがロウレベルの状態で選択信号ＳＷｂが立ち上がると、スイッチＳＷ４がオフ、スイッチＳＷ３がオンとなる。このため、ランプ波ＶｒａｍｐMがコンパレータＰＡの非反転入力端子に入力されるとともに、コンデンサＣｂの反対側には、直流電圧Ｖｂが印加される。
【００８４】
そして、ランプ波ＶｒａｍｐMが初期値から電圧Ｖｓｅｔ分だけ降下される。なお、電圧Ｖｓｅｔは、第１のランプ波ＶｒａｍｐＵの１ステップ分の振幅に対応させることができる。
【００８５】
この状態でパルス信号ＰＲＵ１が立ち上がると、論理和回路Ｎ２を介して選択信号ＳＷＵが立ち上がり、スイッチＳＷ１がオンされることで、ランプ波ＶｒａｍｐMの基準電圧と直流電圧Ｖｂとの差分がコンデンサＣｂに保持される（時刻ｔ１）。
【００８６】
次に、選択信号ＳＷｂが立ち下がってから、選択信号ＳＷｒＬが立ち上がると、スイッチＳＷ４がオン、スイッチＳＷ３がオフとなる。このため、ランプ波ＶｒａｍｐMが第２のランプ波ＶｒａｍｐＬとしてコンデンサＣｂを介してコンパレータＰＡの非反転入力端子に入力される。そして、信号レベルが大きい場合は、図７の基準レベルの第１のサンプリングＰ１が行われ、信号レベルが小さい場合は、図８の基準レベルの第１のサンプリングＰ１が行われる（時刻ｔ２〜ｔ４）。
【００８７】
次に、読み出し信号ＲＥＡＤｎが印加されることで信号レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ５）、選択信号ＳＷｒＬが立ち下がってから、選択信号ＳＷｂが立ち上がると、スイッチＳＷ４がオフ、スイッチＳＷ３がオンとなる（時刻ｔ６）。
【００８８】
そして、信号レベルが大きい場合は、選択信号ＳＷＵが立ち上がることでスイッチＳＷ１がオンとなり、信号レベルが小さい場合は、選択信号ＳＷＵはロウレベルを維持することでスイッチＳＷ１がオフのままとなる。このため、信号レベルが大きい場合は、ランプ波ＶｒａｍｐMが第１のランプ波ＶｒａｍｐＵとしてスイッチＳＷ１を介してコンパレータＰＡの非反転入力端子に入力され、信号レベルが小さい場合は、ランプ波ＶｒａｍｐMが第１のランプ波ＶｒａｍｐＵとしてスイッチＳＷ１を介してコンパレータＰＡの非反転入力端子に入力されないようになる。この結果、信号レベルが大きい場合は、図７の信号レベルの第２のサンプリングＰ２が行われ（時刻ｔ９）、信号レベルが小さい場合は、アップダウンカウンタＵＤ１が動作せず、信号レベルのサンプリングは行われない。
【００８９】
ここで、ランプ波ＶｒａｍｐMが第１のランプ波ＶｒａｍｐＵとして出力される場合、ランプ波ＶｒａｍｐMの下り傾斜の開始点は、ランプ波ＶｒａｍｐMの初期値から電圧Ｖｓｅｔ分だけ降下された位置に設定することができる。
【００９０】
次に、選択信号ＳＷｂが立ち下がってから、選択信号ＳＷｒＬが立ち上がると、スイッチＳＷ４がオン、スイッチＳＷ３がオフとなる。このため、ランプ波ＶｒａｍｐMが第２のランプ波ＶｒａｍｐＬとしてコンデンサＣｂを介してコンパレータＰＡの非反転入力端子に入力される。そして、信号レベルが大きい場合は、図７の信号レベルの第３のサンプリングＰ３が行われ、信号レベルが小さい場合は、図８の信号レベルの第４のサンプリングＰ４が行われる（時刻ｔ１１）。
【００９１】
これにより、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬを別個に生成させる必要がなくなり、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬを発生させるために２個のＤＡコンバータを設ける必要がなくなることから、ＤＡコンバータの個数を減らすことができる。
【００９２】
（第４実施形態）
図９は、本発明の第４実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
図９において、この固体撮像装置では、図３の構成に加え、カウンタ取込み制御回路１２が設けられている。このカウンタ取込み制御回路１２は、第１のサンプリングＰ１のタイミングと第２のサンプリングＰ２のタイミングとの間に第４のサンプリングＰ４のタイミングを設定することができる。
【００９３】
ここで、カウンタ取込み制御回路１２には、スイッチＳＷ５、ラッチ回路Ｂ１、排他的論理和回路Ｎ４および論理積回路Ｎ５が設けられている。スイッチＳＷ５は、インバータＶ１の出力端子とラッチ回路Ｂ１の入力端子との間に接続されている。排他的論理和回路Ｎ４の一方の入力端子はラッチ回路Ｂ１の出力端子に接続され、排他的論理和回路Ｎ４の他方の入力端子には取込み制御パルス信号ＰＧ３が入力される。論理積回路Ｎ５の一方の入力端子はインバータＶ１の出力端子に接続され、論理積回路Ｎ５の他方の入力端子は排他的論理和回路Ｎ４の出力端子に接続されている。
【００９４】
図１０は、図９の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャートである。
図１０において、コンパレータＰＡおよびインバータＶ１の動作点が設定された後（時刻ｔ３）、取込み信号ＰＧ１が立ち上がることでスイッチＳＷ５がオンされる。この時、インバータＶ１の出力電圧Ｖｃｏはハイレベルになっているため、ラッチ回路Ｂ１の出力電圧ＰＧ２はハイレベルになる。
【００９５】
そして、取込み制御パルス信号ＰＧ３がロウレベルに維持されている場合、排他的論理和回路Ｎ４の出力電圧ＶｃｏＧはハイレベルになり、出力電圧Ｖｃｏは論理積回路Ｎ５を介してアップダウンカウンタＵＤ１に入力される。この状態で第２のランプ波ＶｒａｍｐＬの下り傾斜が開始されるとともに、基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力されることで、アップダウンカウンタＵＤ１のダウンカウントが行われ、画素ＰＣから出力された信号の基準レベルの第１のサンプリングＰ１が行われる（時刻ｔ４）。
【００９６】
次に、取込み信号ＰＧ１が再度立ち上がることでスイッチＳＷ５がオンされる。この時、インバータＶ１の出力電圧Ｖｃｏはハイレベルになっているため、ラッチ回路Ｂ１の出力電圧ＰＧ２はハイレベルに維持される。この時、取込み制御パルス信号ＰＧ３が立ち上がることで、排他的論理和回路Ｎ４の出力電圧ＶｃｏＧはロウレベルになり、出力電圧ＶｃｏがアップダウンカウンタＵＤ１に入力されるのが論理積回路Ｎ５にて遮断される。
【００９７】
そして、読み出し信号ＲＥＡＤｎが印加されることで信号レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ５）、第２のランプ波ＶｒａｍｐＬの下り傾斜が開始されるとともに、基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力される。この時、出力電圧ＶｃｏがアップダウンカウンタＵＤ１に入力されないので、アップダウンカウンタＵＤ１のダウンカウントが行われることはなく、画素ＰＣから出力された信号の信号レベルの第４のサンプリングＰ４が行われることはない。
【００９８】
次に、取込み制御信号ＰＧ３が立ち下がることで、排他的論理和回路Ｎ４の出力電圧ＶｃｏＧはハイレベルになり、出力電圧Ｖｃｏが論理積回路Ｎ５を介してアップダウンカウンタＵＤ１に入力される。
【００９９】
この状態で第１のランプ波ＶｒａｍｐＵの下り傾斜が開始されるとともに、基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力されることで、アップダウンカウンタＵＤ１のアップカウントが行われ、画素ＰＣから出力された信号の信号レベルの第２のサンプリングＰ２が行われる（時刻ｔ９）。
【０１００】
その後（時刻ｔ１０）、第２のランプ波ＶｒａｍｐＬの下り傾斜が開始されるとともに、基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力されることで、アップダウンカウンタＵＤ１のアップカウントが行われ、画素ＰＣから出力された信号の信号レベルの第３のサンプリングＰ３が行われる（時刻ｔ１１）。
【０１０１】
図１１は、図９の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
図１１において、画素ＰＣから出力された信号の基準レベルの第１のサンプリングＰ１が行われた後（時刻ｔ４）、取込み信号ＰＧ１が立ち上がることでスイッチＳＷ５がオンされる。この時、インバータＶ１の出力電圧Ｖｃｏはロウレベルになっているため、ラッチ回路Ｂ１の出力電圧ＰＧ２はロウレベルに遷移される。この時、取込み制御信号ＰＧ３が立ち上がることで、排他的論理和回路Ｎ４の出力電圧ＶｃｏＧはハイレベルになり、出力電圧ＶｃｏがアップダウンカウンタＵＤ１に入力される。
【０１０２】
そして、読み出し信号ＲＥＡＤｎが印加されることで信号レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ５）、第２のランプ波ＶｒａｍｐＬの下り傾斜が開始されるとともに、基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力されることで、アップダウンカウンタＵＤ１のアップカウントが行われ、画素ＰＣから出力された信号の信号レベルの第４のサンプリングＰ５４が行われる。
【０１０３】
その後、取込み制御信号ＰＧ３が立ち下がることで、排他的論理和回路Ｎ４の出力電圧ＶｃｏＧはロウレベルになり、出力電圧ＶｃｏがアップダウンカウンタＵＤ１に入力されるのが論理積回路Ｎ５にて遮断される。このため、それ以降に基準クロックＣＣＫがアップダウンカウンタＵＤ１に入力されても、アップダウンカウンタＵＤ１のダウンカウントが行われることはなく、画素ＰＣから出力された信号の信号レベルのサンプリングが行われることはない。
【０１０４】
現在問題になっている画素ＰＣｎのソースフォロワ回路で発生するRTSノイズは、低周波になるほどノイズ量が増大する。本実施形態により、画素ＰＣから出力された信号の信号レベルが小さい場合には、図３の構成に比べて、基準レベルの第１のサンプリングＰ１のタイミングと、信号レベルの第４のサンプリングＰ４のタイミングとの間の時間間隔を短くすることができる。このため、画素ＰＣから出力された信号の信号レベルが小さい場合には、ＲＴＳノイズを小さくすることができ、信号レベルが小さい時の画質の低下を抑制することができる。
【０１０５】
（第５実施形態）
図１２は、本発明の第５実施形態に係る固体撮像装置に適用されるカラムＡＤＣ回路の概略構成を示すブロック図である。
図１２において、この固体撮像装置では、図１２の構成に加え、図６の基準ランプ発生回路ＤＡ１が設けられている。
【０１０６】
図１３は、図１２の固体撮像装置の信号レベルが大きい時の各部の波形を示すタイミングチャート、図１４は、図１２の固体撮像装置の信号レベルが小さい時の各部の波形を示すタイミングチャートである。
図１３および図１４において、この第５実施形態が第４実施形態と異なる点は、第４実施形態図では、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬが別個に与えられるのに対し、第５実施形態では、第１のランプ波ＶｒａｍｐＵおよび第２のランプ波ＶｒａｍｐＬがランプ波ＶｒａｍｐMから生成されている点である。
【０１０７】
ここで、この固体撮像装置のタイミングチャートは、図１０および図１１のタイミングチャートに図７および図８の切替信号ＳＷｒＬ、ＳＷｂの部分を合成したのと同様である。
【０１０８】
（第６実施形態）
図１５は、本発明の第６実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１５において、この固体撮像装置では、図１のカラムＡＤＣ回路３および基準ランプ発生回路６の代わりにカラムＡＤＣ回路３´および基準ランプ発生回路６´が設けられている。この基準ランプ発生回路６´は、複数の傾斜が繰り返されるように第２のランプ波ＶｒａｍｐＬ´を発生することができる。カラムＡＤＣ回路は、画素ＰＣから出力された信号の基準レベルおよび信号レベルを第２のランプ波ＶｒａｍｐＬ´と繰り返し比較することにより、基準レベルおよび信号レベルを多重サンプリングすることができる。
【０１０９】
図１６は、図１５の固体撮像装置の各部の波形を示すタイミングチャートである。
図１６において、信号レベルが小さい場合、リセット信号ＲＥＳＥＴｎが画素ＰＣｎに印加されることで基準レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ３）、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が４回だけ繰り返されることで、基準レベルのサンプリングが４回だけ行われる（時刻ｔ４）。この時、図１５のカウンタ回路７では、１回分の基準レベルのサンプリングに対応したダウンカウントが４回だけ繰り返されることで、４回分の基準レベルのダウンカウント値が積算される。
【０１１０】
次に、読み出し信号ＲＥＡＤｎが画素ＰＣｎに印加されることで信号レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ５）、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が４回だけ繰り返されることで、信号レベルのサンプリングが４回だけ行われる（時刻ｔ６）。この時、図１５のカウンタ回路７では、１回分の信号レベルのサンプリングに対応したアップカウントが４回だけ繰り返されることで、４回分の信号レベルのアップカウント値が積算される。
【０１１１】
一方、信号レベルが大きい場合、リセット信号ＲＥＳＥＴｎが画素ＰＣｎに印加されることで基準レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ３）、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が４回だけ繰り返されることで、基準レベルのサンプリングが４回だけ行われる（時刻ｔ４）。この時、図１５のカウンタ回路７では、１回分の基準レベルのサンプリングに対応したダウンカウントが４回だけ繰り返されることで、４回分の基準レベルのダウンカウント値が積算される。
【０１１２】
次に、読み出し信号ＲＥＡＤｎが画素ＰＣｎに印加されることで信号レベルの出力電圧Ｖｓｉｇ１が垂直信号線Ｖｌｉｎに出力された後（時刻ｔ５）、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が４回だけ繰り返された場合においても、信号レベルのサンプリングが停止される（時刻ｔ６）。この時、図１５のカウンタ回路７ではカウント動作が行われない。
【０１１３】
次に、第１のランプ波ＶｒａｍｐＵの下り傾斜が開始されることで、信号レベルの１ステップ目の粗いサンプリングが行われた後（時刻ｔ９）、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が４回だけ繰り返されることで、信号レベルの２ステップ目の細かいサンプリングが４回だけ行われる（時刻ｔ１１）。この時、図１５のカウンタ回路７では、１回分の信号レベルのサンプリングに対応したアップカウントが４回だけ繰り返されることで、４回分の信号レベルのアップカウント値が積算される。
【０１１４】
これにより、多重サンプリングによりランダムノイズを低減することが可能となるとともに、信号レベルが小さい場合には、第１のランプ波ＶｒａｍｐＵとの比較を行わせることなくサンプリングを行わせることができ、ＫＴＣノイズが取り込まれるのを防止することができる。
【０１１５】
なお、上述した実施形態では、多重サンプリングの回数を４回に設定する方法について説明したが、多重サンプリングの回数は何回でもよい。
【０１１６】
また、例えば、多重サンプリングの回数が４回の場合、第２のランプ波ＶｒａｍｐＬ´の下り傾斜の段差を元の段差の４倍にし、第２のランプ波ＶｒａｍｐＬ´の下り傾斜が開始されるごとにその開始点を元の段差分ずつ順次ずらすようにしてもよい。
【０１１７】
ここで、第２のランプ波ＶｒａｍｐＬ´の下り傾斜の段差を元の段差の４倍にすることで、第２のランプ波ＶｒａｍｐＬ´の下り傾斜を大きくすることができ、カラムＡＤＣ回路３´のＡＤ変換処理を高速化することができる。
【０１１８】
また、第２のランプ波ＶｒａｍｐＬ´の下り傾斜の開始点を元の段差分ずつ順次ずらすことにより、カラムＡＤＣ回路３´のＡＤ変換の分解能が荒くなるように第２のランプ波ＶｒａｍｐＬ´の傾斜が設定されている場合においても、基準レベルおよび信号レベルの検出時の分解能の低下を抑制することができる。
【０１１９】
また、信号レベルの２ステップ目の細かいサンプリングが行われる場合、第２のランプ波ＶｒａｍｐＬ´の下り傾斜の振幅は、第１のランプ波ＶｒａｍｐＵの下り傾斜の１段差分の２倍程度に設定し、第１のランプ波ＶｒａｍｐＵの下り傾斜の１段差分が第２のランプ波ＶｒａｍｐＬ´の下り傾斜の振幅の中央にくるように電圧Ｖｓｅｔｍを調整してもよい。これにより、信号レベルの２ステップ目の細かいサンプリング時に、信号がクリップされるのを防止しつつ、多重サンプリングを実施させることができる。
【０１２０】
また、信号レベルが小さい場合、ＣＤＳにおける基準レベルの最後のサンプリング時刻から信号レベルの最初のサンプリング時刻までの時間間隔ＣＤＳと一致するように、基準レベルおよび信号レベルのサンプリング間隔を調整するようにしてもよい。これにより、基準レベルおよび信号レベルのＲＴＳノイズを多重サンプリングにて低減させることができる。例えば、４回の多重サンプリングではＲＴＳノイズを１／２にすることができる。
【０１２１】
（第７実施形態）
図１７は、本発明の第７実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１７において、この固体撮像装置では、図１の構成に加え、最大値抽出部２１、ゲイン制御部２２、乗算器２３、除算器２４およびビット合成部２５が設けられている。最大値抽出部２１は、センサのテスト試験において図４の第３のサンプリングＰ３時における信号レベルの変化分の最大値を抽出することができる。ゲイン制御部２２は、最大値抽出部２１にて抽出された最大値と第３のサンプリングＰ３時における信号レベルの変化分の期待値との比較結果に基づいて、第３のサンプリングＰ３時における信号レベルのゲインを制御することができる。なお、ゲイン制御部２２は、最大値抽出部２１にて抽出された最大値が、第３のサンプリングＰ３時における信号レベルの変化分の最大の期待値に一致するようにゲインを設定することができる。この設定データはセンサチップに設けたEEPROMに記録して使うことができる。
【０１２２】
乗算器２３は、カラムＡＤＣ回路３から出力された下位ビットＬｂにゲイン制御部２２で制御されるゲインを乗算することができる。除算器２４は、乗算器２３の出力を２で除算することができる。ビット合成部２５は、カラムＡＤＣ回路３から出力された上位ビットＵｂと除算器２４から出力された下位ビットＵｂ´を合成し、出力データＶｏｕｔ２として出力することができる。ランプ波ＶｒａｍｐＵの１ステップ幅よりランプ波ＶｒａｍｐLの振幅が小さい時は、除算器２４を省略することもできる。
【０１２３】
図１８は、図１７の固体撮像装置の入力信号と出力信号との関係を示す図である。なお、Ｃは理想的な入力信号と出力信号との関係、Ａは図３のコンパレータＰＡの非反転入力端子に入力される信号の振幅が第２のランプ波ＶｒａｍｐＬの振幅よりも小さい場合の入力信号と出力信号との関係、Ｂは図３のコンパレータＰＡの非反転入力端子に入力される信号の振幅が第２のランプ波ＶｒａｍｐＬの振幅よりも大きい場合の入力信号と出力信号との関係を示す。
【０１２４】
図１８において、図３のコンパレータＰＡでは、第１のランプ波ＶｒａｍｐＵは非反転入力端子に直接印加され、第２のランプ波ＶｒａｍｐＬは、コンデンサＣｂを介して非反転入力端子に印加されている。この時、コンパレータＰＡの非反転入力端子には寄生容量が存在するため、第２のランプ波ＶｒａｍｐＬの実効的な振幅が小さくなる。例えば、コンデンサＣｂが１００ｆＦ、グランド間の寄生容量が１０ｆＦであるとすると、第２のランプ波ＶｒａｍｐＬの振幅がコンパレータＰＡに入力される時に９１％に減少し、固体撮像装置の入力信号と出力信号との関係がＡのようになる。この寄生容量は、プロセスばらつきなどで個体毎に変化する。
【０１２５】
すなわち、Ａの関係では、信号レベルの１ステップ目のＡＤ変換の最小分解能に対して、信号レベルの２ステップ目のＡＤ変換の分解能が荒過ぎるため、Ｃの関係が満たされることなくカウント動作が途中で終わる。例えば、本来の入力信号が１２７デジタル値に対して、ＡＤ変換後のデジタル出力が８５カウントまでしか実行できない。その直後は１ステップ目のＡＤ変換の分解能の次のレベルとして１２８デジタル値が出力される。
【０１２６】
なお、Ｂの関係では、信号レベルの１ステップ目のＡＤ変換の最小分解能に対して、２ステップ目のＡＤ変換のカウントが早く終わる。例えば、本来の入力信号が８５デジタル値に対して、ＡＤ変換後のデジタル出力が１２７カウントになる。このため、入力信号が８５から１２７カウント値までは、１２７デジタル値が出力される。
【０１２７】
このため、図１７の固体撮像装置では、第２のランプ波ＶｒａｍｐＬの振幅の減少分を検出し、この振幅の減少分を補うようにすることで、固体撮像装置の入力信号と出力信号との関係をＡからＣに補正することができる。
【０１２８】
例えば、カラムＡＤＣ回路３から出力された下位ビットＬｂの最大のデジタル値８５、信号レベルの変化分の最大の期待値が１２７の時、ゲイン制御部２２にてゲインが１２７／８５＝１．５に設定される。
【０１２９】
そして、乗算器２３において、ゲイン制御部２２にて設定されたゲインが下位ビットＬｂに乗算された後、除算器２４において２で除算されることで下位ビットＬｂ´が算出され、カラムＡＤＣ回路３から出力された上位ビットＵｂと合成されることで、出力データＶｏｕｔ２が生成される。なお、例えば、上位ビットＵｂは５ビット、下位ビットＬｂは６ビット、下位ビットＬｂ´は５ビットとすることができる。
【０１３０】
これにより、コンパレータＰＡの寄生容量に起因してカラムＡＤＣ回路３の入力信号と出力信号との関係がＡのように表される場合においても、固体撮像装置の入力信号と出力信号との関係をＣのように補正することができる。
【０１３１】
（第８実施形態）
図１９は、本発明の第８実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１９において、この固体撮像装置では、図１の構成に加え、最大値抽出部２１および振幅制御部２６が設けられている。また、図１の基準ランプ発生回路６の代わりに基準ランプ発生回路６´´が設けられている。
【０１３２】
振幅制御部２６は、センサのテスト試験において最大値抽出部２１にて抽出された最大値と第３のサンプリングＰ３時における信号レベルの変化分の期待値との比較結果に基づいて、第２のランプ波ＶｒａｍｐＬの振幅を制御することができる。なお、振幅制御部２６は、最大値抽出部２１にて抽出された最大値が、第３のサンプリングＰ３時における信号レベルの変化分の最大の期待値に一致するようにゲインを設定することができる。この設定データはセンサチップに設けたEEPROMに記録して使うことができる。
【０１３３】
基準ランプ発生回路６´´は、振幅制御部２６にて設定されたゲインに基づいて第２のランプ波ＶｒａｍｐＬの振幅を補正することができる。ここで、基準ランプ発生回路６´´には、振幅制御部２６にて設定されたゲインを第２のランプ波ＶｒａｍｐＬに乗算する乗算器２７が設けられている。
【０１３４】
例えば、カラムＡＤＣ回路３から出力された下位ビットＬｂの最大のデジタル値８５、信号レベルの変化分の最大の期待値が１２７の時、振幅制御部２６にてゲインが１２７／８５＝１．５に設定される。
【０１３５】
そして、乗算器２７において、振幅制御部２６にて設定されたゲインが第２のランプ波ＶｒａｍｐＬに乗算された後、カラムＡＤＣ回路３に出力される。
【０１３６】
これにより、第２のランプ波ＶｒａｍｐＬがコンデンサＣｂを介してコンパレータＰＡの非反転入力端子に印加され、コンパレータＰＡの寄生容量に起因して第２のランプ波ＶｒａｍｐＬの実効的な振幅が小さくなる場合においても、カラムＡＤＣ回路３の入力信号と出力信号との関係をＣのように表すことができる。
【０１３７】
図２０は、本発明の第９実施形態に係る基準ランプ発生回路の概略構成を示すブロック図である。
【０１３８】
図２０において、基準ランプ発生回路から出力されるランプ波ＶｒａｍｐＭの発生方法としては、オペアンプ３１を用いた例を示した。
【０１３９】
オペアンプ３１の反転入力端子には、定電流源回路Ｉｒａｍｐ１を入力している。オペアンプ３１の出力は、スイッチＳＷｒａｍｐ１を介して反転入力端子に接続している。さらに、オペアンプ３１の出力は、コンデンサＣｒａｍｐ１を介して反転入力端子に接続している。
【０１４０】
スイッチＳＷｒａｍｐ１は、タイミング制御回路４１の出力パルスＰｒａｍｐで第１のランプ波Ｖｒａｍｐ１の発生を制御している。第１のランプ波Ｖｒａｍｐ１の傾きは、定電流源回路Ｉｒａｍｐ１の電流量とコンデンサＣｒａｍｐ１の容量で変化させることができる。よって、第１のランプ波Ｖｒａｍｐ１の振幅は、第１ランプ波制御回路４２により、定電流源回路Ｉｒａｍｐ１の電流量を制御することで変化させることができる。オペアンプ３１の非反転入力端子が直流電圧の時、第１のランプ波Ｖｒａｍｐ１には、図示した傾斜を持った波形を生成することができる。
【０１４１】
オペアンプ３１の非反転入力端子には、所定の電圧例えば１．５Ｖを発生させ入力する。この電圧は、定電流源回路Ｉｒａｍｐ２と抵抗Ｒ１で発生したバイアス電圧を印加している。オペアンプ３１の出力から出力されるランプ波ＶｒａｍｐＭは、この入力電圧と同じ電圧１．５Ｖが出力される。この時、スイッチＳＷｒａｍｐ１をＯＮにすると、負入力電圧も１．５Ｖにセットされる。
【０１４２】
スイッチＳＷｒａｍｐ１をＯＦＦにすると、定電流源回路Ｉｒａｍｐ１で発生させた電流がコンデンサＣｒａｍｐ１へ流れ込む。オペアンプ３１の非反転と反転の入力端子は、同じ電圧を維持するため、出力電圧が変化する。定電流源回路Ｉｒａｍｐ１が定電流で電流を流し込むため、出力の傾きが一定の第１のランプ波ＶＲａｍｐ１を発生する。
【０１４３】
時刻ｔ０、ｔ３、ｔ４では、第２ランプ波制御回路４３で抵抗Ｒ１の値を大きく変化させる。すると、第２のランプ波Ｖｒａｍｐ２のバイアス電圧が変化させることで、階段状の第２のランプ波Ｖｒａｍｐ２を生成することができる。
【０１４４】
オペアンプ３１の出力では、この第２のランプ波Ｖｒａｍｐ２と第１のランプ波Ｖｒａｍｐ１を合成したランプ波ＶｒａｍｐＭを生成することができる。第１ランプ波制御回路４２、第２ランプ波制御回路４３は、タイミング制御回路４１に同期した制御を実施している。
【０１４５】
この基準ランプ発生回路を２個設けて、第１のランプ波Ｖｒａｍｐ１を直流電圧にすることで、第２のランプ波Ｖｒａｍｐ２の波形を生成することができる。この波形は、第１のランプ波ＶｒａｍｐＵとして出力することができる。もう１個の回路は、第２のランプ波Ｖｒａｍｐ２を直流電圧とすることで、第１のランプ波Ｖｒａｍｐ１の波形を出力することができる。この波形は、第２のランプ波ＶｒａｍｐＬとして出力することができる。
【０１４６】
（その他の実施形態）
デジタルＣＤＳ動作は、２の補数を使った加算回路（ＢＷＩカウンタ回路）を使うようにしてもよい。また、アップダウンカウンタでなく、アップカウンタのみを使用し、基準レベルのデータと信号レベルのデータを別々に保持し、それらのデータの差分をとることでデジタルＣＤＳ動作を実現することもできる。スイッチは、Ｎチャンネル電界効果トランジスタ、Ｐチャンネル電界効果トランジスタもしくはＣＭＯＳスイッチを用いることができる。
【符号の説明】
【０１４７】
ＰＣ、ＰＣｎ、ＰＣｎ´、ＰＣｎ´´、ＰＣｎ´´´、  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ、Ｔｄ１〜Ｔｄ３  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ、ＦＤ１〜ＦＤ３  フローティングディフュージョン、Ｇ  電流源、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、１  画素アレイ部、２  垂直走査回路、３、３´  カラムＡＤＣ回路、４  水平走査回路、５  タイミング制御回路、６、６´、６´´、ＤＡ１  基準ランプ発生回路、７  カウンタ回路、８、ＬＭ１  ラインメモリ、ＰＡ  コンパレータ、Ｃ１、Ｃ２、Ｃｂ  コンデンサ、ＳＷ１〜ＳＷ５、ＳＷ１１、ＳＷ１２、ＳＷｃｐ１、ＳＷｃｐ２  スイッチ、ＵＤ１  アップダウンカウンタ、ＵＤＵ  上位カウンタ、ＵＤＬ  下位カウンタ、Ｖ１  インバータ、Ｎ１、Ｎ３、Ｎ５  論理積回路、Ｎ２  論理和回路、Ｎ４  排他的論理和回路、Ｂ１  ラッチ回路、１１  ランプ波選択制御回路、１２  カウンタ取込み制御回路、２１  最大値抽出部、２２  ゲイン制御部、２３、２７  乗算器、２４  除算器、２５  ビット合成部、２６  振幅制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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