(57)【要約】【課題】互いに異なる幅のパターンを同一層で形成するにあたり、パターン間の間隔の均一度を改善することができる半導体素子のパターン形成方法を提供する。【解決手段】セル領域及びセレクトトランジスタ領域を含む下部膜上に補助膜を形成する段階と、前記セレクトトランジスタ領域の前記補助膜上部に第１保護膜を形成する段階と、前記セレクトトランジスタ領域の前記第１保護膜上部には、前記第１保護膜の幅より狭い第１フォトレジストパターンが、前記セル領域の前記補助膜上部には前記第１フォトレジストパターンの幅より狭い第２フォトレジストパターンが形成され、前記第１及び第２フォトレジストパターン間の間隔を前記第２フォトレジストパターン間の間隔と同一に形成する段階と、を含む。【選択図】          図３Ｇ
2012019184.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及びセレクトトランジスタ領域を含む下部膜上に補助膜を形成する段階と、
前記セレクトトランジスタ領域の前記補助膜上部に第１保護膜を形成する段階と、
前記セレクトトランジスタ領域の前記第１保護膜上部には、前記第１保護膜の幅より狭い第１フォトレジストパターンが、前記セル領域の前記補助膜上部には前記第１フォトレジストパターンの幅より狭い第２フォトレジストパターンが形成され、
前記第１及び第２フォトレジストパターン間の間隔を前記第２フォトレジストパターン間の間隔と同一に形成する段階と、を含むことを特徴とする半導体素子のパターン形成方法。
【請求項２】
前記第１及び第２フォトレジストパターンを形成する段階以後、前記第１保護膜の露出した領域を除去する段階と、
前記補助膜の露出した領域を除去して複数の補助パターンを形成する段階と、
前記第１及び第２フォトレジストパターンを除去して前記第１保護膜に非重畳された前記補助パターンと前記第１保護膜を露出させる段階と、前記補助パターンの側壁にスペーサを形成する段階と、
前記露出した補助パターンを除去する段階と、をさらに含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項３】
前記補助膜を形成する段階以前、前記下部膜上にハードマスク膜を形成する段階をさらに含み、
前記露出した補助パターンを除去する段階以後、前記スペーサと前記第１保護膜の下部に残余する前記補助パターンをエッチングマスクで前記ハードマスク膜の露出した領域を除去してハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクで前記下部膜の露出した領域をエッチングして複数のターゲットパターンを形成する段階と、をさらに含むことを特徴とする請求項２に記載の半導体素子のパターン形成方法。
【請求項４】
前記補助膜は、スピンオンカーボン膜からなることを特徴とする請求項３に記載の半導体素子のパターン形成方法。
【請求項５】
前記第１保護膜は、前記補助膜の全体上部面に形成された後、前記セル領域上部の前記第１保護膜を除去する段階を行なって、前記セレクトトランジスタ領域の前記補助膜上部に形成されることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項６】
前記セル領域上部の前記第１保護膜は、前記セレクトトランジスタ領域上部の前記第１保護膜上にフォトレジストパターンを形成した後、前記第１保護膜の露出した領域を一定の厚さにエッチングし、前記フォトレジストパターンを除去した後、前記補助膜が露出するまで前記第１保護膜をブランケットエッチング工程でエッチングして除去することを特徴とする請求項５に記載の半導体素子のパターン形成方法。
【請求項７】
前記第１保護膜は、４０℃ないし９０℃の温度で蒸着することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項８】
前記第１保護膜は、スピンオンカーボン膜、非晶質カーボン膜、または酸化膜からなることを特徴とする請求項７に記載の半導体素子のパターン形成方法。
【請求項９】
前記第１及び第２フォトレジストパターンを形成する段階以前、前記補助膜の上部に第２保護膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１０】
前記第２保護膜は、ＳｉＣ、ポリシリコンまたはＳｉＯＮからなることを特徴とする請求項９に記載の半導体素子のパターン形成方法。
【請求項１１】
前記複数のターゲットパターンは、前記第１保護膜下部の前記補助パターンとその側壁に形成された前記スペーサの幅の合計で定義された幅を持つ第１ターゲットパターンと、
前記スペーサの幅によって定義された幅を持つ第２ターゲットパターンと、を含むことを特徴とする請求項３に記載の半導体素子のパターン形成方法。
【請求項１２】
前記第１ターゲットパターンは、ＮＡＮＤフラッシュメモリ素子のドレインセレクトラインまたはソースセレクトラインであり、前記第２ターゲットパターンは、ＮＡＮＤフラッシュメモリ素子のワードラインであることを特徴とする請求項１１に記載の半導体素子のパターン形成方法。
【請求項１３】
下部膜上にハードマスク膜及び補助膜を積層する段階と、
前記補助膜の一部に重畳された保護パターンを形成する段階と、
前記保護パターンの上部と前記保護パターンによって露出した前記補助膜の上部にエッチングマスクパターンを形成する段階と、
前記エッチングマスクパターンに非重畳されて露出した前記補助膜及び前記保護パターンの一部領域を除去する段階と、
前記エッチングマスクパターンを除去して前記保護パターンに非重畳された前記補助膜と前記保護パターンを露出させる段階と、
前記残余する補助膜の側壁にスペーサを形成する段階と、
前記保護パターンに非重畳されて露出する前記補助膜を除去する段階と、前記スペーサ及び、前記保護パターンに重畳されて残余する前記補助膜をエッチングマスクで前記ハードマスク膜の露出した領域を除去してハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクで前記下部膜の露出した領域をエッチングして複数のターゲットパターンを形成する段階と、
を含むことを特徴とする半導体素子のパターン形成方法。
【請求項１４】
前記補助膜は、スピンオンカーボン膜からなることを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項１５】
前記保護パターンは、前記補助膜の上部に第１保護膜を形成する段階と、前記第１保護膜の上部にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクで前記第１保護膜の露出した領域をエッチングして前記第１保護膜の露出した領域で前記第１保護膜の厚さを減らす段階と、
前記フォトレジストパターンを除去する段階と、
前記補助膜が露出するまで前記第１保護膜をブランケットエッチング工程でエッチングする段階と、を順次行って形成することを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項１６】
前記第１保護膜は、４０℃ないし９０℃の温度で蒸着することを特徴とする請求項１５に記載の半導体素子のパターン形成方法。
【請求項１７】
前記第１保護膜は、スピンオンカーボン膜、非晶質カーボン膜、または酸化膜からなることを特徴とする請求項１５に記載の半導体素子のパターン形成方法。
【請求項１８】
前記エッチングマスクパターンは、前記保護パターン上部に形成されて前記保護パターンの幅より狭い第１フォトレジストパターンと、
前記保護パターンに非重畳されて前記補助膜の上部に形成されて、前記第１フォトレジストパターンより狭い第２フォトレジストパターンと、を含むことを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項１９】
前記第１及び第２フォトレジストパターンの間隔は、前記第２フォトレジストパターン間の間隔と同一であることを特徴とする請求項１８に記載の半導体素子のパターン形成方法。
【請求項２０】
前記エッチングマスクパターンを形成する段階以前、前記保護パターンを含む前記補助膜の上部に第２保護膜を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体素子のパターン形成方法。
【請求項２１】
前記エッチングマスクパターンの間で露出した前記第２保護膜は、前記エッチングマスクパターンに非重畳されて露出した前記補助膜及び前記保護パターンの一部領域を除去する前に除去されて、残余する前記第２保護膜は前記エッチングマスクパターンを除去する段階以後に除去されることを特徴とする請求項２０に記載の半導体素子のパターン形成方法。
【請求項２２】
前記第２保護膜は、ＳｉＣ、ポリシリコン、またはＳｉＯＮで形成することを特徴とする請求項２１に記載の半導体素子のパターン形成方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のパターン形成方法に関し、特に、互いに異なる幅のパターンを同一層で形成することにあたって、パターン間の間隔の均一度を改善することができる半導体素子のパターン形成方法に関する。
【背景技術】
【０００２】
半導体素子を構成するパターンは、多様な大きさで形成することができる。ＮＡＮＤフラッシュメモリ素子を例としてあげて説明すれば、ＮＡＮＤフラッシュメモリ素子のメモリセルアレイ領域には複数のストリングが形成される。それぞれのストリングはソースセレクトトランジスタ、ドレインセレクトトランジスタ、及びソースセレクトトランジスタとドレインセレクトトランジスタの間に直列連結された複数のメモリセルで構成される。
【０００３】
この際、ソースセレクトトランジスタのゲートはソースセレクトラインに連結され、ドレインセレクトトランジスタのゲートはドレインセレクトラインに連結されて、メモリセルのゲートはワードラインに連結される。ここで、ドレインセレクトライン及びソースセレクトラインは、ワードラインに比べて広い幅で形成されうる。特に、ワードラインは素子の高集積化のために露光解像度の限界より狭い微細な線幅で形成されうる。
【０００４】
上述したように、露光解像度の限界より狭い微細な線幅のパターンを形成するために、スペーサを利用したパターン形成技術(ＳＰＴ：Ｓｐａｃｅｒ  Ｐａｔｔｅｒｎｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ)が提案されたことがある。この方法は、スペーサが形成されうるように凹凸(凹凸)形状を提供するための第１補助パターンを形成する工程、第１補助パターンを含む全体構造の表面にスペーサ膜を蒸着する工程、スペーサ膜が第１補助パターンの側壁に残余することができるように、スペーサ膜をエッチバックなどのエッチング方法によってエッチングし、第１補助パターンの側壁にスペーサを形成する工程、第１補助パターンを除去する工程、及び残余するスペーサをエッチングマスクとして利用して下部膜をエッチングする工程を含む。
【０００５】
このようにスペーサを利用したパターン形成技術によれば、スペーサ膜の厚さを制御してパターンの線幅を微細に形成することができる。ところが、一部パターンをスペーサより広い幅で形成するためには、第１補助パターン形成後、スペーサより広い幅の第２補助パターンを形成する工程がさらに行わなければならない。このような第２補助パターンは、スペーサとともに下部膜をエッチングする工程でエッチングマスクの役目をすることでスペーサより広い幅のパターンを形成するのに利用される。
【０００６】
図１は、互いに異なる線幅のパターンを形成するのに利用されるスペーサと補助パターンの整列関係を説明するための図面である。図１を参照すれば、上述したように第１補助パターン５１の側壁には露光解像度の限界より狭い微細なパターンの幅を定義するスペーサ５３が形成される。この際、スペーサ５３の間の間隔Ｄ１は、第１補助パターン５１によって定義される。そして、スペーサ５３によって定義される幅より広い幅のパターンが形成されるべき領域の上部には、第２補助パターン５５を形成する。この際、第２補助パターン５５の整列に応じて第２補助パターン５５によって定義されるパターンと、スペーサ５３によって定義されるパターン間の間隔Ｄ２が決定される。
【０００７】
一般に、第２補助パターン５５の整列マージンのために、露光解像度より微細なパターンと広い幅のパターンとの間の間隔Ｄ２は、スペーサによって定義される微細なパターン間の間隔Ｄ１より広く形成される。この場合、互いに異なる幅の半導体素子のパターンを形成するためのエッチング工程の際、パターンの密度の差によってエッチング程度に差が発生するローディング効果（Ｌｏａｄｉｎｇ  ｅｆｆｅｃｔ）が発生して半導体素子の一部領域が損傷されるような問題が発生し得る。
【０００８】
以下、図２を参照してローディング効果によって発生する問題をより具体的に説明する。図２は、従来の半導体素子のパターン形成方法によって形成されたＮＡＮＤフラッシュメモリ素子の一部を示す断面図である。
図２を参照すれば、ハードマスクパターン２１をエッチングマスクとして利用してワードラインＷＬ、及びセレクトラインを含むゲートパターンをパターニングする。セレクトライン（ＤＳＬ／ＳＳＬ）はドレインセレクトラインＤＳＬまたはソースセレクトラインＳＳＬであることがある。この際、ワードラインＷＬをパターニングするためのハードマスクパターン２１は、上述したスペーサによってその線幅が定義されて露光解像度より微細な線幅で形成されうる。そして、セレクトライン（ＤＳＬ／ＳＳＬ） をパターニングするためのハードマスクパターン２１は、上述した第２補助パターンによってその線幅が定義されてワードラインＷＬをパターニングするためのハードマスクパターン２１より広い線幅に形成されうる。
【０００９】
ところが、第２補助パターンの整列によって互いに隣接したワードラインＷＬの間の第１間隔Ｄ１よりセレクトライン（ＤＳＬ／ＳＳＬ）と、これに隣接したワードラインＷＬの間の第２間隔Ｄ２がより広く形成されうる。これによって、ゲートパターンを形成するためのエッチング工程の際、ローディング効果によってセレクトライン（ＤＳＬ／ＳＳＬ）とこれに隣接したワードラインＷＬの間で露出した膜がワードラインＷＬの間で露出した膜に比べて速くエッチングされうる。
【００１０】
一般に、ゲートパターンを形成するためのパターニング工程は、素子分離膜（図示せず）、及び素子分離膜を間に置いて分離した第１導電膜１５の上部に誘電体膜１７及び第２導電膜１９を積層し、第２導電膜１９の上部にハードマスクパターン２１を形成した後に行う。誘電体膜１７を形成する前に、半導体基板１１上のゲート絶縁膜１３上に形成された第１導電膜１５が素子分離領域を間に置いて分離されうる。
【００１１】
これは、半導体基板１１上にゲート絶縁膜１３及び第１導電膜１５を積層する工程、第１導電膜１５上に素子分離マスクパターンを形成する工程、素子分離マスクパターンをエッチングマスクとして利用して第１導電膜１５、ゲート絶縁膜１３及び半導体基板１１の素子分離領域をエッチングしてトレンチ（図示せず）を形成する工程、トレンチを素子分離膜で埋め込む工程を順次行うことで可能である。この際、素子分離膜の高さは第１導電膜１５と第２導電膜１９が対面する面積を増大させてゲートパターンのカップリング比を増大させるために第１導電膜１５の上部面より低く形成されることが望ましく、ゲート絶縁膜１３を保護するためにゲート絶縁膜１３の上部面より高く形成されることが望ましい。
【００１２】
その結果、誘電体膜１７は第１導電膜１５と素子分離膜の高さの差によって素子分離膜の上面及び第１導電膜１５の上面のみならず、第１導電膜１５の露出した側壁にも形成される。この際、誘電体膜１７の厚さは、第１導電膜１５の間の空間を埋め込めないように制御されることが望ましい。一方、セレクトライン（ＤＳＬ、ＳＳＬ）が形成される領域で誘電体膜１７には第１導電膜１５を露出させるコンタクトホールが形成される。コンタクトホールが形成された誘電体膜１７上部には、第２導電膜１９が形成される。
【００１３】
上述したような工程で形成された第１導電膜１５、誘電体膜１７及び第２導電膜１９はハードマスクパターン２１をエッチングマスクで利用したエッチング工程によってエッチングされる。この際、ハードマスクパターン２１によって開口された部分で第２導電膜１９、誘電体膜１７及び第１導電膜１５が除去されるが、第１幅Ｄ１に開口された部分でより相対的に広い第２幅Ｄ２に開口された部分で第２導電膜１９、誘電体膜１７及び第１導電膜１５がさらに速くエッチングされて第２導電膜１９下部に残余しなければならないゲート絶縁膜１３が損傷されうる。
【００１４】
このようなゲート絶縁膜１３の損傷を防止するために、誘電体膜１７のエッチングの際、エッチングターゲットの厚さを減らす場合、第１導電膜１５の側壁に誘電体膜１７が残余して隣接したストリング間のブリッジを誘発し、電荷の損失（ｃｈａｒｇｅ  ｌｏｓｓ）を引き起こすことがある。また、ローディング効果によって素子分離膜が均一でないように損失されてサイクリング（Ｃｙｃｌｉｎｇ）劣化をもたらすことがある。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
したがって、本発明は前記問題を鑑みてなされたものであって、その目的は、互いに異なる幅のパターンを同一層で形成するにあたり、パターン間の間隔の均一度を改善することができる半導体素子のパターン形成方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の実施例による半導体素子のパターン形成方法は、セル領域及びセレクトトランジスタ領域を含む下部膜上に補助膜を形成する段階と、前記セレクトトランジスタ領域の前記補助膜上部に第１保護膜を形成する段階と、前記セレクトトランジスタ領域の前記第１保護膜上部には、前記第１保護膜の幅より狭い第１フォトレジストパターンが、前記セル領域の前記補助膜上部には前記第１フォトレジストパターンの幅より狭い第２フォトレジストパターンが形成され、前記第１及び第２フォトレジストパターン間の間隔を前記第２フォトレジストパターン間の間隔と同一に形成する段階と、を含む。
【００１７】
前記第１及び第２フォトレジストパターンを形成する段階以後、前記第１保護膜の露出した領域を除去する段階と、前記補助膜の露出した領域を除去して複数の補助パターンを形成する段階と、前記第１及び第２フォトレジストパターンを除去して前記第１保護膜に非重畳された前記補助パターンと前記第１保護膜を露出させる段階と、前記補助パターンの側壁にスペーサを形成する段階と、前記露出した補助パターンを除去する段階と、をさらに含む。
【００１８】
前記補助膜を形成する段階以前、前記下部膜上にハードマスク膜を形成する段階をさらに含み、前記露出した補助パターンを除去する段階以後、前記スペーサと前記第１保護膜の下部に残余する前記補助パターンをエッチングマスクで前記ハードマスク膜の露出した領域を除去してハードマスクパターンを形成する段階と、前記ハードマスクパターンをエッチングマスクで前記下部膜の露出した領域をエッチングして複数のターゲットパターンを形成する段階と、をさらに含む。
【００１９】
前記第１保護膜は、前記補助膜の全体上部面に形成された後、前記セル領域上部の前記第１保護膜を除去する段階を行なって、前記セレクトトランジスタ領域の前記補助膜上部に形成される。前記セル領域上部の前記第１保護膜は、前記セレクトトランジスタ領域上部の前記第１保護膜上にフォトレジストパターンを形成した後、前記第１保護膜の露出した領域を一定の厚さにエッチングし、前記フォトレジストパターンを除去した後、前記補助膜が露出するまで前記第１保護膜をブランケットエッチング工程でエッチングして除去する。
【００２０】
前記第１及び第２フォトレジストパターンを形成する段階以前、前記補助膜の上部に第２保護膜を形成する段階をさらに含む。
【００２１】
前記複数のターゲットパターンは、前記第１保護膜下部の前記補助パターンとその側壁に形成された前記スペーサの幅の和で定義された幅を持つ第１ターゲットパターンと、前記スペーサの幅によって定義された幅を持つ第２ターゲットパターンと、を含む。
【００２２】
前記第１ターゲットパターンは、ＮＡＮＤフラッシュメモリ素子のドレインセレクトラインまたはソースセレクトラインであり、前記第２ターゲットパターンは、ＮＡＮＤフラッシュメモリ素子のワードラインでありえる。
【００２３】
本発明の他の実施例による半導体素子のパターン形成方法は、下部膜上にハードマスク膜及び補助膜を積層する段階と、前記補助膜の一部に重畳された保護パターンを形成する段階と、前記保護パターンの上部と前記保護パターンによって露出した前記補助膜の上部にエッチングマスクパターンを形成する段階と、前記エッチングマスクパターンに非重畳されて露出した前記補助膜及び前記保護パターンの一部領域を除去する段階と、前記エッチングマスクパターンを除去して前記保護パターンに非重畳された前記補助膜と前記保護パターンを露出させる段階と、前記残余する補助膜の側壁にスペーサを形成する段階と、前記保護パターンに非重畳されて露出する前記補助膜を除去する段階と、前記スペーサ及び、前記保護パターンに重畳されて残余する前記補助膜をエッチングマスクで前記ハードマスク膜の露出した領域を除去してハードマスクパターンを形成する段階と、前記ハードマスクパターンをエッチングマスクで前記下部膜の露出した領域をエッチングして複数のターゲットパターンを形成する段階と、を含む。
【００２４】
前記保護パターンは、前記補助膜の上部に第１保護膜を形成する段階と、前記第１保護膜の上部にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクで前記第１保護膜の露出した領域をエッチングして前記第１保護膜の露出した領域で前記第１保護膜の厚さを減らす段階と、前記フォトレジストパターンを除去する段階と、前記補助膜が露出するまで前記第１保護膜をブランケットエッチング工程でエッチングする段階と、を順次行って形成する。
【００２５】
前記エッチングマスクパターンは、前記保護パターン上部に形成されて前記保護パターンの幅より狭い第１フォトレジストパターンと、前記保護パターンに非重畳されて前記補助膜の上部に形成されて、前記第１フォトレジストパターンより狭い第２フォトレジストパターンと、を含む。
【００２６】
前記第１及び第２フォトレジストパターンの間隔は、前記第２フォトレジストパターン間の間隔と同一であることが望ましい。
【００２７】
前記エッチングマスクパターンを形成する段階以前、前記保護パターンを含む前記補助膜の上部に第２保護膜を形成する段階をさらに含む。
【００２８】
前記エッチングマスクパターンの間で露出した前記第２保護膜は、前記エッチングマスクパターンに非重畳されて露出した前記補助膜及び前記保護パターンの一部領域を除去する前に除去されて、残余する前記第２保護膜は前記エッチングマスクパターンを除去する段階以後除去される。
【００２９】
前記実施例にて、前記補助膜はスピンオンカーボン膜で形成することができる。
【００３０】
前記実施例にて、前記第１保護膜は４０℃ないし９０℃の温度で蒸着することができる。また、前記第１保護膜は、スピンオンカーボン膜、非晶質カーボン膜、または酸化膜で形成することができる。
【００３１】
前記実施例にて、前記第２保護膜はＳｉＣ、ポリシリコン、またはＳｉＯＮで形成することができる。
【発明の効果】
【００３２】
以上のように、本発明は補助膜の上部に保護パターンを形成した後、保護パターンを含む補助膜をエッチングする。これによって、残余する補助膜は保護パターンに非重畳されてその上面が露出した部分と、保護パターンに重畳されてその上面が遮断された部分に区分される。したがって、後続工程で残余する補助膜及び保護パターンの側壁にスペーサを形成した後、露出した補助膜を除去しても保護パターンに重畳されて保護される補助膜は除去されずに残余し、その側壁に形成されたスペーサとともに相対的に広い幅の第１ターゲットパターンが形成される領域を定義する。
【００３３】
そして、補助膜が除去された領域を間に置いて分離したスペーサは、第１ターゲットパターンより狭い第２ターゲットパターンが形成される領域を定義する。その結果、本発明は残余するスペーサ及び補助膜をエッチングマスクにして互いに異なる幅のパターンを同一層に同時に形成することができる。
【００３４】
また、本発明において保護パターンの幅は、保護パターンをエッチングする時エッチングマスクの役目をするフォトレジストパターンの幅より広く形成されるので、保護パターンを含む補助膜をエッチングする時エッチングマスクの役目をするフォトレジストパターンを保護パターン上に整列させることが容易になる。そして、後続工程でフォトレジストパターンの間で露出した保護パターン及び補助膜を除去して保護パターンの幅をターゲットにする幅で形成する。
【００３５】
上述した本発明の工程によれば、保護パターン及び補助膜が除去された領域の幅は、同一のフォトリソグラフィー工程によって形成されたフォトレジストパターン間の間隔によって決定される。したがって、本発明では保護パターン及び補助膜が除去された領域の幅を同一に形成することができる。保護パターン及び補助膜の除去された領域の幅は、形成しようとする半導体素子のパターン間の間隔を定義するので、本発明では半導体素子のパターン間の間隔を均一に形成することができる。
【００３６】
さらに、本発明によれば、半導体素子のパターン間の間隔を均一に定義することができるので、半導体素子のパターンを形成するためのエッチング工程の時、一部領域でエッチングの速度が速くなるローディング効果を改善することができる。これによって、ローディング効果によって誘発される問題を改善することができる。
【図面の簡単な説明】
【００３７】
【図１】互いに異なる線幅のパターンを形成するのに利用されるスペーサと補助パターンとの整列関係を説明するための図面である。
【図２】従来の半導体素子のパターン形成方法によって形成されたＮＡＮＤフラッシュメモリ素子の一部を示す断面図である。
【図３Ａ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｂ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｃ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｄ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｅ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｆ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｇ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｈ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【図３Ｉ】本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【発明を実施するための最良の形態】
【００３８】
以下、添付された図面を参照して本発明の望ましい実施例を詳しく説明する。図３Ａないし図３Ｉは、本発明の実施例による半導体素子のパターン形成方法を説明するための断面図である。
【００３９】
図３Ａを参照すれば、パターン形成用下部膜上にハードマスク膜１１７及び補助膜１２１を積層する。下部膜は、半導体基板１０１自体であるか、半導体基板１０１上に形成された導電膜及び絶縁膜のうち、少なくともいずれか一つの膜を含む膜であり得る。ＮＡＮＤフラッシュメモリ素子のゲートパターンを形成するのに本発明が適用される場合、下部膜は半導体基板１０１上に積層されたゲート絶縁膜１０３、第１導電膜１０５、誘電体膜１０９、及び第２導電膜１１１であり得る。この場合、誘電体膜１０９には第１導電膜１０５を露出させるコンタクトホールが形成され、コンタクトホールを介して第１導電膜１０５及び第２導電膜１１１が電気的に連結されうる。このようなコンタクトホールは、ソースセレクトライン及びドレインセレクトラインが形成される領域に配置される。ここで、第１導電膜１０５及び第２導電膜１１１はポリシリコンを利用して形成することができ、誘電体膜１０９は酸化膜/窒化膜/酸化膜を積層して形成することができる。
【００４０】
ハードマスク膜１１７は、後続工程で下部膜をエッチングする時、エッチングマスクの役目をする膜であり、下部膜に対するエッチング選択比によって単一膜、または複数の積層膜で形成されうる。例えば、ゲートパターンを形成する場合利用されるハードマスク膜１１７は、後続工程においてポリシリコンで形成された第２導電膜１１１エッチングの際、エッチングマスクの役目ができる酸化膜１１３と、後続工程で補助膜１２１をエッチングする際酸化膜１１３を保護することができるポリシリコン膜１１５が積層された構造で形成されうる。
【００４１】
補助膜１２１は、後続工程で形成されるスペーサ膜に対するエッチング選択比を考慮して選択された物質で形成することが望ましい。例えば、補助膜１２１はＳＯＣ（Ｓｐｉｎ  Ｏｎ  Ｃａｒｂｏｎ）膜で形成することができる。
【００４２】
図３Ｂを参照すれば、補助膜１２１の上部に第１保護膜１２３を形成する。第１保護膜１２３は、補助膜１２１に対するエッチング選択比を考慮して選択された物質で形成されることが望ましい。例えば、第１保護膜１２３は４０℃ないし９０℃で蒸着される膜で形成することが望ましい。４０℃ないし９０℃では、極低温酸化膜（ＵＬＴＯ：Ｕｌｔｒａ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、ＳＯＣ膜、または非晶質カーボン膜(ＡＣＬ：Ａｍｏｒｐｈｏｕｓ  Ｃａｒｂｏｎ  Ｌａｙｅｒ)を形成することができる。また、第１保護膜１２３は１００ないし５００Åの厚さで形成されることが望ましい。
【００４３】
以後、第１保護膜１２３の上部にエッチングマスクパターンであるフォトレジストパターン１２５を形成する。フォトレジストパターン１２５は相対的に広い第１ターゲットパターンが形成される領域(例えば、ソースセレクトラインまたはドレインセレクトラインが形成されるセレクトトランジスタ領域)上部の第１保護膜１２３を遮断し、第１ターゲットパターンより狭い幅の第２ターゲットパターンが形成される領域(例えば、ワードラインが形成されるセル領域)上部の第１保護膜１２３を露出させるパターンで形成される。
【００４４】
図３Ｃを参照すれば、フォトレジストパターン１２５をエッチングマスクにして第１保護膜１２３の露出した領域をエッチングする。この際、フォトレジストパターン１２５を除去するための後続ストリップ工程の際、補助膜１２１が損失されることを防止するために補助膜１２１が露出しないように第１保護膜１２３の一定の厚さでエッチングすることができる。これによって、フォトレジストパターン１２５によって遮断された領域よりフォトレジストパターン１２５によって露出した領域で第１保護膜１２３の厚さが薄くなる。
【００４５】
図３Ｄを参照すれば、フォトレジストパターンをストリップ工程で除去する。これにより、第１及び第２ターゲットパターンが形成される領域上部の第１保護膜１２３が露出される。
【００４６】
以後、第１及び第２ターゲットパターンが形成される領域上部で露出した第１保護膜１２３をブランケットエッチ（Ｂｌａｎｋｅｔ  Ｅｔｃｈ）などのエッチング工程によってエッチングして第２ターゲットパターンが形成される領域上部の補助膜１２１を露出させる。反面、第１ターゲットパターンが形成される領域上部の補助膜１２１が遮断されるように第１ターゲットパターンが形成される領域上部の第１保護膜を図３Ｅに示されたように第１幅Ｗ１の保護パターン１２３ａとして残余させる。
【００４７】
上述したように、第１ターゲットパターンが形成される領域上部で第１保護膜が第１幅Ｗ１の保護パターン１２３ａとして残余することができるのは、第２ターゲットパターンが形成される領域上部でより第１ターゲットパターンが形成される領域上部で第１保護膜の厚さが一層厚いからである。一方、第１幅Ｗ１は、後続工程において保護パターン１２３ａの上部に形成される第１フォトレジストパターンの幅より広く形成されることが望ましい。
【００４８】
これは、後続工程において第１フォトレジストパターンを形成する時、整列マージンを確保するためである。そして、第１幅Ｗ１を保護パターン１２３ａ上部に形成される第１フォトレジストパターンの幅より広く形成すれば、第１ターゲットパターンが形成される領域上部の補助膜１２１が保護パターン１２３ａ、及び後続工程で形成されるスペーサを介して完全に遮断される。これによって後続工程において第２ターゲットパターンが形成される領域上部で露出した補助膜１２１を除去する時、第１ターゲットパターンが形成される領域上部の第１補助膜１２１が保護パターン１２３ａ、及びスペーサによって保護されて残余することができる。
【００４９】
図３Ｆを参照すれば、第１幅Ｗ１の保護パターン１２３ａを含む補助膜１２１の上部にエッチングマスクパターン１２９を形成する。エッチングマスクパターン１２９を形成する前に、第１幅Ｗ１の保護パターン１２３ａを含む第１補助膜１２１の上部には第２保護膜１２７がさらに形成されうる。
【００５０】
第２保護膜１２７は、ＭＦＨＭ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｈａｒｄ  Ｍａｓｋ）膜であり、後続工程においてフォトレジスト物質であるエッチングマスクパターン１２９をストリップ工程によって除去する際、補助膜１２１が除去されることを防止するための膜である。補助膜１２１はカーボン含量の多いカーボンリーチＳｉＣ、ポリシリコン、またはＳｉＯＮで形成することができる。
【００５１】
エッチングマスクパターン１２９は、第１幅Ｗ１より狭い第２幅Ｗ２で形成されて第１幅Ｗ１の保護パターン１２３ａの上部に重畳された第１フォトレジストパターン１２９ａと、第２幅Ｗ２より狭い第３幅Ｗ３で形成されて第１幅Ｗ１の保護パターン１２３ａによって開口された補助膜１２１上部に重畳された第２フォトレジストパターン１２９ｂを含む。この際、後続工程において第１ターゲットパターンと第２ターゲットパターン間の間隔と互いに隣接した第２ターゲットパターン間の間隔を同じく形成するために、互いに隣接した第１フォトレジストパターン１２９ａと第２フォトレジストパターン１２９ｂ間の間隔は、互いに隣接した第２フォトレジストパターン１２９ｂ間の間隔と同じく第１間隔Ｌ１で形成することが望ましい。
【００５２】
このように互いに異なる幅の第１及び第２フォトレジストパターン(１２９ａ、１２９ｂ)が一つのフォトリソグラフィー工程によって形成されるので、これらの間隔Ｌ１を均一に形成することができ、第１フォトレジストパターン１２９ａの第２幅Ｗ２がその下部の第１幅Ｗ１より狭いので、第１幅Ｗ１上に第２幅Ｗ２を重畳させることが容易である。
【００５３】
上述したエッチングマスクパターン１２９の間で露出した第２保護膜１２７、第１幅の保護パターン１２３ａ、及び補助膜１２１を除去する。これにより、図３Ｇに示されたようにハードマスク膜１１７の上部には第２幅Ｗ２の保護パターン１２３ｂと、第２幅Ｗ２の保護パターン１２３ｂによって保護されるか、あるいは露出する複数の補助パターン１２１ａが形成される。補助パターン１２１ａのうち第２幅Ｗ２の保護パターン１２３ｂによって保護される部分は、第２幅Ｗ２で形成されて、第２幅Ｗ２の保護パターン１２３ｂによって露出する部分は第３幅Ｗ３で形成される。
【００５４】
本発明において、第２幅Ｗ２の保護パターン１２３ｂと、これに隣接した第３幅Ｗ３の補助パターン１２１ａ間の間隔と、互いに隣接した第３幅Ｗ３の補助パターン１２１ａ間の間隔は、エッチングマスクパターンによって定義されるので、互いに同じく第１間隔Ｌ１で形成することができる。
【００５５】
上述した第２幅Ｗ２の保護パターン１２３ｂ、及び補助パターン１２１ａが形成された後、エッチングマスクパターンはストリップ工程によって除去される。以後、残余する第２保護膜を除去することができる。
【００５６】
以後、補助パターン１２１ａの側壁にスペーサ１３１を形成する。スペーサ１３１は、第２幅Ｗ２の保護パターン１２３ｂ及び補助パターン１２１ａを含むハードマスク膜１１７の表面にスペーサ膜を形成した後、第２幅Ｗ２の保護パターン１２３ｂ及び補助パターン１２１ａが露出されるようにスペーサ膜をエッチバックなどのエッチング工程によってエッチングすることで形成することができる。ここで、スペーサ膜は補助パターン１２１ａの間の空間を満たさないようにその厚さが制御されることが望ましい。また、スペーサ膜は酸化膜を利用して形成することができる。
【００５７】
一方、第２幅Ｗ２の保護パターン１２３ｂ下部の補助パターン１２１ａは、第２幅Ｗ２の保護パターン１２３ｂによって保護されて露出しない。また、第２幅Ｗ２の保護パターン１２３ｂは、スペーサを形成するためのエッチバック工程によって一部除去されて５０ないし４００Åの厚さで残余することができる。また、上述したスペーサ膜の厚さを制御し、補助パターン１２１ａの間に形成されたスペーサ１３１間の第２間隔Ｌ２を第３幅Ｗ３と同じく形成することができる。
【００５８】
図３Ｈを参照すれば、第２幅の保護パターンによって露出される第３幅の補助パターンを除去した後、第２幅の保護パターン下部に残余する第２幅の補助パターンと残余するスペーサをエッチングマスクにしてハードマスク膜の露出した領域を除去する。このことにより、互いに異なる線幅のハードマスクパターン１１７ａが形成される。この際、第３幅の補助パターンの除去によって開口された領域の幅とスペーサとの間で開口された領域の幅が同一であるから、ハードマスクパターン１１７ａによって開口された領域の幅をもまた同一に形成されうる。
【００５９】
ハードマスクパターン１１７ａは、ポリシリコン膜をエッチングして形成したポリシリコン膜パターン１１５ａと、ポリシリコン膜パターン１１５ａによって露出した酸化膜をエッチングして形成した酸化膜パターン１１３ａの積層構造で形成されうる。ハードマスクパターン１１７ａ形成後、残余するスペーサ、第２幅の保護パターン、及び補助パターンを除去することができる。
【００６０】
前記スペーサを形成するためのエッチング工程、第３幅の補助パターンを除去するための工程、ハードマスクパターン１１７ａを形成するためのエッチング工程は、インシチュ（Ｉｎ−Ｓｉｔｕ）で実施することができるので、半導体素子の製造工程を単純化させることができる。
【００６１】
図３Ｉを参照すれば、ハードマスクパターンをエッチングマスクにして下部膜の露出した領域を除去する。これにより、第１ターゲットパターン（ＤＳＬ／ＳＳＬ）と第１ターゲットパターン（ＤＳＬ／ＳＳＬ）より狭い第２ターゲットパターンＷＬが同時に形成される。この際、ハードマスクパターンによって開口された領域の幅が同一であるから、一部領域でエッチング速度が速くなるローディング効果を改善することができる。また、第１ターゲットパターン（ＤＳＬ／ＳＳＬ）の幅は、第２幅と第２幅の保護パターンの側壁に形成されたスペーサの幅の合計で定義される。そして、第２ターゲットパターンＷＬの幅は、スペーサの幅によって定義される。
【００６２】
ゲートパターンを形成する場合を例としてあげれば、ハードマスクパターンをエッチングマスクにしたエッチング工程によって除去される下部膜は、第２導電膜１１１、誘電体膜１０９、及び第１導電膜１０５であることがあり、第１ターゲットパターンはドレインセレクトラインＤＳＬまたはソースセレクトラインＳＳＬであることがあり、第２ターゲットパターンはワードラインＷＬであることがある。このようにゲートパターンを形成する工程に本発明が適用される場合、複数のワードラインＷＬのうちセレクトライン（ＤＳＬまたはＳＳＬ）に隣接したエッジワードラインとセレクトライン（ＤＳＬまたはＳＳＬ）間の間隔と、ワードラインＷＬ間の間隔が均一になることができる。
【００６３】
また、本発明によれば、ハードマスクパターンによって開口された領域の幅が同一であるから、一部領域でエッチング速度が速くなりゲート絶縁膜１０３が損傷される問題、素子分離膜の損失程度に差が生じるという問題を改善することができる。より具体的にワードラインＷＬの間で残余するゲート絶縁膜１０３と、ワードラインＷＬ及びセレクトライン（ＤＳＬ、ＳＳＬ）の間で残余するゲート絶縁膜１０３間の厚さの差を５Å以内に改善することができ、ワードラインＷＬの間で残余する素子分離膜とワードラインＷＬ及びセレクトライン（ＤＳＬ、ＳＳＬ）の間で残余する素子分離膜間の厚さの差を１０Å以内に改善することができる。
【００６４】
前記セレクトライン（ＤＳＬ、ＳＳＬ）に隣接したワードラインＷＬは、データを格納するメモリセルを駆動させるためのワードラインとして利用されず、ディスターブを改善するためのパッシング（Ｐａｓｓｉｎｇ）ワードラインとして利用されうる。
【００６５】
上述したように本発明は、ゲートパターンを形成するのに適用する場合、ゲート絶縁膜１０３の損傷を防止することができる。したがって、本発明はゲート絶縁膜１０３の損傷を防止するために誘電体膜１０９のエッチングターゲットになる厚さを減らさなくても良いので、第１導電膜１０５の側壁に誘電体膜１０９が残余するという問題が改善されうる。その結果、第１導電膜１０５の側壁に誘電体膜１０９が残余して隣接したストリング間においてブリッジが誘発される現象、及び電荷の損失（Ｃｈａｒｇｅ  Ｌｏｓｓ）によってデータ維持（Ｒｅｔｅｎｔｉｏｎ）特性が低下されるような現象が改善されうる。また、本発明はローディング効果による素子分離膜の不均一な損失を改善することができるので、素子分離膜の不均一な損失によってしきい値電圧がシフトされて発生するサイクリング特性の劣化を改善することができる。
【００６６】
以上のように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲、又は明細書に開示された発明の要旨に基づき、当業者が様々な変形や変更が可能であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００６７】
半導体基板  １０１、
ゲート絶縁膜  １０３、
第１導電膜  １０５、
誘電体膜    １０９、
第２導電膜    １１１、
ハードマスク膜  １１７、
補助膜  １２１、
第１保護膜  １２３、
フォトレジストパターン  １２５、１２９ａ、１２９ｂ、
保護パターン  １２３ａ、１２３ｂ、
第２保護膜  １２７、
補助パターン  １２１ａ、
スペーサ  １３１、
ハードマスクパターン  １１７ａ、
ターゲットパターン  ＷＬ、ＳＳＬ／ＤＳＬ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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