(57)【要約】【課題】ビット線に拡散層を用いる半導体記憶装置のチャネル領域に発生する２次電子を抑制して信頼性を向上できるようにする。【解決手段】半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。さらに、半導体基板１０１における各ワード線電極１１０の下方の領域には、周囲よりも濃度が低いＰ型の複数の第３の不純物層１１１Ａがそれぞれ自己整合的に形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層と、
前記半導体領域の上で、且つそれぞれが前記各ビット線拡散層と交差する方向に互いに並行に延びるように形成された複数のワード線電極と、
前記半導体領域における前記各ワード線電極の下方の領域にそれぞれ自己整合的に形成され、周囲よりも濃度が低い第１導電型の複数の第１の不純物層とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記半導体領域における前記各ワード線電極同士の間の下方の領域にそれぞれ自己整合的に形成され、周囲よりも濃度が低い第１導電型の複数の第２の不純物層をさらに備え、
前記第１の不純物層と前記第２の不純物層との互いの不純物濃度は同等であり、
前記半導体領域において、前記複数の第２の不純物層は、前記複数の第１の不純物層よりも深く形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の不純物層の濃度ピークは、前記半導体領域の主面から５０ｎｍ以上且つ１５０ｎｍ以下の深さに設定されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第２の不純物層の濃度ピークは、前記半導体領域の主面から２５０ｎｍ以上且つ４００ｎｍ以下の深さに設定されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記半導体領域における第１導電型の不純物濃度は、前記第２の不純物層を含む領域が他の領域と比べて高くなるように設定されていることを特徴とする請求項２又は４に記載の半導体記憶装置。
【請求項６】
前記半導体領域と前記各ワード線電極との間に形成され、下から順次形成された下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜からなるゲート絶縁膜をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
半導体領域に第１導電型の第１の不純物層を形成する工程（ａ）と、
前記半導体領域における前記第１の不純物層の下に、第１導電型の第２の不純物層を形成する工程（ｂ）と、
前記半導体領域の上に、電荷蓄積層を有するゲート絶縁膜を形成する工程（ｃ）と、
形成された前記ゲート絶縁膜に対して互いに並行に延びる複数の開口部を選択的に形成する工程（ｄ）と、
前記半導体領域における前記各開口部から露出する領域に、それぞれビット線拡散層を形成する工程（ｅ）と、
形成された前記各ビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｆ）と、
前記ゲート絶縁膜及びビット線絶縁膜を含む前記半導体領域の上で、且つ前記各ビット線拡散層と交差する方向に互いに並行に延びる複数のワード線電極を選択的に形成する工程（ｇ）と、
前記各ワード線電極及びゲート絶縁膜をマスクとして、前記半導体領域に対して、第２導電型の不純物を注入することにより、前記半導体領域における前記各ワード線電極の下方の領域に、周囲の第１導電型の第１の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第３の不純物層を形成すると共に、前記半導体領域における前記各ワード線電極同士の間の下方の領域に、周囲の第１導電型の第２の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第４の不純物層を形成する工程（ｈ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記工程（ｈ）において、第２導電型の不純物は、前記第３の不純物層の濃度ピークが前記半導体領域の主面から５０ｎｍ以上且つ１５０ｎｍ以下の深さとなるエネルギーで注入することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記工程（ｈ）において、第２導電型の不純物は、前記第４の不純物層の濃度ピークが前記半導体領域の主面から２５０ｎｍ以上且つ４００ｎｍ以下の深さとなるエネルギーで注入することを特徴とする請求項７又は８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｂ）において、前記第２の不純物層は、前記第４の不純物層が形成される領域に、第１導電型の不純物濃度のピークが位置するように形成することを特徴とする請求項７〜９のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特にビット線拡散層とその上に交差して形成されたワード線電極とを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ビット線拡散層とそれと交差するワード線電極とを有する半導体記憶装置は、メモリセルの面積を低減する上で優れた構造を持つことから、より一層の微細化の進行に伴い重要度を増してきている。さらに、本構造を採る半導体記憶装置において、さらなる微細化の進行と信頼性の改善とを両立することが求められている。
【０００３】
図８（ａ）及び図８（ｂ）にビット線に拡散層構造を有する従来の半導体記憶装置について説明する（例えば、特許文献１を参照。）。
【０００４】
図８（ａ）及び図８（ｂ）に示すように、従来の半導体記憶装置は、半導体基板１０の上部に互いに並行に延びるように形成された複数のビット線拡散層１２と、該複数のビット線拡散層１２の上にそれぞれ交差し且つ互いに並行に延びるように形成された複数のワード線電極６０とを有している。さらに、ワード線電極６０と半導体基板１０との間には、電荷保持膜である上部酸化物層２０、窒化物層１７及び下部酸化物層１８の積層構造よりなるＯＮＯ（oxide-nitride-oxide）膜が形成されている。各ビット線拡散層１２は、半導体基板１０におけるＯＮＯ膜が除去された領域にイオン注入により形成され、各ビット線拡散層１２の上には、ビット線絶縁膜５０がそれぞれ形成されている。ここで、半導体基板１０における各ビット線拡散層１２同士の間には、それぞれチャネル領域１５が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−０７７２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、前記従来の半導体記憶装置は、チャネル領域の不純物プロフィル（チャネルプロファイル）に関して、特に言及されていない。
【０００７】
しかしながら、メモリセル構造が微細化されると、ＭＯＮＯＳ（metal oxide-nitride-oxide semiconductor）型メモリ装置の代表的な書き込み方式であるＣＨＥ（channel hot electron）書き込みを行う際に、半導体基板内での２次インパクトイオン化により発生する２次電子が、ＯＮＯ膜におけるチャネル領域の中央部付近にトラップされる。ＯＮＯ膜にトラップされた２次電子は、例えば消去及び書き込み回数と不良ビットの出現との関係を表すエンデュランス特性や、データ保持特性であるリテンション特性を悪化させるという問題がある。
【０００８】
また、書き込み時にＯＮＯ膜のチャネル中央部付近に電子がトラップされると、代表的な消去方法であるＢＴＢＴ（band to band tunneling）ホール注入を行う際に、多量のホールを注入する必要がある。これにより、ドレイン拡散層の上に余剰のホールが生じ、多回数の書き換え動作を繰り返す際に消去速度が遅くなって、エンデュランス特性が劣化する。
【０００９】
また、書き込み状態において、書き込み電子と余剰のホールとが再結合することにより、リテンション特性が劣化する。
【００１０】
このように、半導体基板内での２次インパクトイオン化により発生する２次電子を抑制することにより、エンデュランス特性及びリテンション特性等の信頼性を改善することがＭＯＮＯＳ型メモリ装置の微細化において重要となる。
【００１１】
本発明は、前記の問題に鑑み、ビット線に拡散層を用いる半導体記憶装置のチャネル領域に発生する２次電子を抑制して、記憶装置としての信頼性を向上できるようにすることにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体記憶装置を、半導体基板における２次インパクトイオン化が生じる領域の基板キャリア濃度を低減する構成とする。
【００１３】
具体的に、本発明に係る半導体記憶装置は、第１導電型の半導体領域の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層と、半導体領域の上で、且つそれぞれが各ビット線拡散層と交差する方向に互いに並行に延びるように形成された複数のワード線電極と、半導体領域における各ワード線電極の下方の領域にそれぞれ自己整合的に形成され、周囲よりも濃度が低い第１導電型の複数の第１の不純物層とを備えている。
【００１４】
本発明の半導体記憶装置によると、半導体領域における各ワード線電極の下方の領域にそれぞれ自己整合的に形成され、周囲よりも濃度が低い第１導電型の複数の第１の不純物層を備えている。すなわち、第１導電型の半導体領域において、書き込み動作時に２次インパクトイオン化が起こる領域に、周囲よりも濃度が低い第１導電型の複数の第１の不純物層を設けているため、２次インパクトイオン化が起こる領域のキャリア濃度が低減されて電界が緩和されることにより、２次電子の発生量を抑制することができる。その結果、エンデュランス特性及びリテンション特性等のメモリの信頼性を向上することができる。
【００１５】
本発明の半導体記憶装置は、半導体領域における各ワード線電極同士の間の下方の領域にそれぞれ自己整合的に形成され、周囲よりも濃度が低い第１導電型の複数の第２の不純物層をさらに備え、第１の不純物層と第２の不純物層との互いの不純物濃度は同等であり、半導体領域において、複数の第２の不純物層は、複数の第１の不純物層よりも深く形成されていることが好ましい。
【００１６】
本発明の半導体記憶装置において、第１の不純物層の濃度ピークは、半導体領域の主面から５０ｎｍ以上且つ１５０ｎｍ以下の深さに設定されていることが好ましい。
【００１７】
本発明の半導体記憶装置において、第２の不純物層の濃度ピークは、半導体領域の主面から２５０ｎｍ以上且つ４００ｎｍ以下の深さに設定されていることが好ましい。
【００１８】
本発明の半導体記憶装置において、半導体領域における第１導電型の不純物濃度は、第２の不純物層を含む領域が他の領域と比べて高くなるように設定されていることが好ましい。
【００１９】
本発明の半導体記憶装置は、半導体領域と各ワード線電極との間に形成され、下から順次形成された下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜からなるゲート絶縁膜をさらに備えていることが好ましい。
【００２０】
本発明に係る半導体記憶装置の製造方法は、半導体領域に第１導電型の第１の不純物層を形成する工程（ａ）と、半導体領域における第１の不純物層の下に、第１導電型の第２の不純物層を形成する工程（ｂ）と、半導体領域の上に、電荷蓄積層を有するゲート絶縁膜を形成する工程（ｃ）と、形成されたゲート絶縁膜に対して互いに並行に延びる複数の開口部を選択的に形成する工程（ｄ）と、半導体領域における各開口部から露出する領域に、それぞれビット線拡散層を形成する工程（ｅ）と、形成された各ビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程（ｆ）と、ゲート絶縁膜及びビット線絶縁膜を含む半導体領域の上で、且つ各ビット線拡散層と交差する方向に互いに並行に延びる複数のワード線電極を選択的に形成する工程（ｇ）と、各ワード線電極及びゲート絶縁膜をマスクとして、半導体領域に対して、第２導電型の不純物を注入することにより、半導体領域における各ワード線電極の下方の領域に、周囲の第１導電型の第１の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第３の不純物層を形成すると共に、半導体領域における各ワード線電極同士の間の下方の領域に、周囲の第１導電型の第２の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第４の不純物層を形成する工程（ｈ）とを備えている。
【００２１】
本発明の半導体記憶装置の製造方法によると、ワード線電極を形成した後、形成された各ワード線電極及びゲート絶縁膜をマスクとして、半導体領域に対して、第２導電型の不純物を注入することにより、半導体領域における各ワード線電極の下方の領域に、周囲の第１導電型の第１の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第３の不純物層を形成すると共に、半導体領域における各ワード線電極同士の間の下方の領域に、周囲の第１導電型の第２の不純物層における第１導電型の不純物濃度よりも不純物濃度が低い第１導電型の複数の第４の不純物層を形成する。すなわち、書き込み動作時に２次インパクトイオン化が起こる領域に、それぞれ周囲よりも濃度が低い第１導電型の複数の第３の不純物層及び複数の第４の不純物層を形成するため、２次インパクトイオン化が起こる領域のキャリア濃度が低減されて電界が緩和される。このため、２次電子の発生量を抑制することができるので、エンデュランス特性及びリテンション特性等のメモリの信頼性を向上することができる。
【００２２】
本発明の半導体記憶装置の製造方法は、工程（ｈ）において、第２導電型の不純物は、第３の不純物層の濃度ピークが半導体領域の主面から５０ｎｍ以上且つ１５０ｎｍ以下の深さとなるエネルギーで注入することが好ましい。
【００２３】
本発明の半導体記憶装置の製造方法は、工程（ｈ）において、第２導電型の不純物は、第４の不純物層の濃度ピークが半導体領域の主面から２５０ｎｍ以上且つ４００ｎｍ以下の深さとなるエネルギーで注入することが好ましい。
【００２４】
本発明の半導体記憶装置の製造方法は、工程（ｂ）において、第２の不純物層は、第４の不純物層が形成される領域に、第１導電型の不純物濃度のピークが位置するように形成することが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体記憶装置及びその製造方法によると、チャネル領域に発生する２次電子が抑制されて、記憶装置としての信頼性を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は本発明の一実施形態に係る半導体記憶装置を示す模式的な平面図である。
【図２】図２（ａ）及び図２（ｂ）は本発明の一実施形態に係る半導体記憶装置を示し、図２（ａ）は図１のＡ−Ａ線における断面図であり、図２（ｂ）は図１のＢ−Ｂ線における断面図である。
【図３】図３（ａ）及び図３（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示し、図３（ａ）は図１のＡ−Ａ線と対応する断面図であり、図３（ｂ）は図１のＢ−Ｂ線と対応する断面図である。
【図４】図４（ａ）及び図４（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示し、図４（ａ）は図１のＡ−Ａ線と対応する断面図であり、図４（ｂ）は図１のＢ−Ｂ線と対応する断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示し、図５（ａ）は図１のＡ−Ａ線と対応する断面図であり、図５（ｂ）は図１のＢ−Ｂ線と対応する断面図である。
【図６】図６（ａ）及び図６（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示し、図６（ａ）は図１のＡ−Ａ線と対応する断面図であり、図６（ｂ）は図１のＢ−Ｂ線と対応する断面図である。
【図７】図７（ａ）及び図７（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一工程を示し、図７（ａ）は図１のＡ−Ａ線と対応する断面図であり、図７（ｂ）は図１のＢ−Ｂ線と対応する断面図である。
【図８】図８（ａ）及び図８（ｂ）は従来例に係るビット線拡散層構造を有する半導体記憶装置を示し、図８（ａ）は模式的な平面図であり、図８（ｂ）は図８（ａ）のVIIIｂ−VIIIｂ線における模式的な断面図である。
【発明を実施するための形態】
【００２７】
（一実施形態）
本発明の一実施形態について図１、図２（ａ）及び図２（ｂ）を参照しながら説明する。
【００２８】
図１、図２（ａ）及び図２（ｂ）に示すように、本実施形態に係る半導体記憶装置１００は、半導体基板１０１の上部に形成された、例えばＰ型の第１の不純物層１０２と、該第１の不純物層１０２の下に形成され、複数のメモリセル同士を互いに絶縁するＰ型の第２の不純物層１０３とを有している。ここで、第２の不純物層１０３は、その不純物濃度が第１の不純物層１０２の不純物濃度よりも高くなるように形成されている。
【００２９】
第１の不純物層１０２の上部には、複数のビット線拡散層１０８が一の方向に互いに間隔をおいて並行に延びるように形成されている。また、第１の不純物層１０２の上であって、各ビット線拡散層１０８同士の間及び各ビット線拡散層１０８の両側部を含む領域に、ＯＮＯ膜であるゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７は、下から順次形成された下部シリコン酸化膜１０４、シリコン窒化膜１０５及び上部シリコン酸化膜１０６から構成されている。
【００３０】
各ビット線拡散層１０８の上で且つゲート絶縁膜１０７の開口部の上には、それぞれ中央部が膨らんだ断面楕円状のビット線絶縁膜１０９が形成されている。さらに、ゲート絶縁膜１０７及び各ビット線絶縁膜１０９の上で且つ各ビット線絶縁膜１０９と交差する方向には、例えばポリシリコンからなる複数のワード線電極１１０が互いに間隔をおいて並行に延びるように形成されている。
【００３１】
本実施形態の特徴として、Ｐ型の第１の不純物層１０２における各ワード線電極１１０の下方の領域には、周囲のＰ型の第１の不純物層１０２におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第３の不純物層１１１Ａがそれぞれ自己整合的に形成されている。さらに、Ｐ型の第２の不純物層１０３における各ワード線電極１１０同士の間の下方の領域には、周囲のＰ型の第２の不純物層１０３におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第４の不純物層１１１Ｂがそれぞれ自己整合的に形成されている。また、第４の不純物層１１１Ｂは、第３の不純物層１１１Ａよりも深い位置に形成されている。
【００３２】
以下、前記のように構成された半導体記憶装置１００の製造方法の一例について図３〜図７を参照しながら説明する。
【００３３】
まず、図３（ａ）及び図３（ｂ）に示すように、例えばＰ型の半導体基板１０１の上部に、Ｐ型の不純物であるホウ素（Ｂ＋）イオンを注入して、Ｐ型の第１の不純物層１０２を形成する。続いて、半導体基板１０１の主面から第１の不純物層１０２の下側にホウ素（Ｂ＋）イオンを注入して、該第１の不純物層１０２よりも不純物濃度が高いＰ型の第２の不純物層１０３を形成する。ここでは、第１の不純物層１０２及び第２の不純物層１０３を併せて、Ｐ型不純物領域と呼ぶ。なお、第１の不純物層１０２と第２の不純物層１０３との形成順序は特に問われない。
【００３４】
続いて、公知の方法により、半導体基板１０１の主面上に、例えば、膜厚が５ｎｍの下部シリコン酸化膜１０４、膜厚が５ｎｍで電荷蓄積層となるシリコン窒化膜１０５及び膜厚が１５ｎｍの上部シリコン酸化膜１０６を順次形成し、これら下部シリコン酸化膜１０４、シリコン窒化膜１０５及び上部シリコン酸化膜１０６からゲート絶縁膜１０７を形成する。
【００３５】
次に、図４（ａ）及び図４（ｂ）に示すように、リソグラフィ法により、ゲート絶縁膜１０７の上に、互いに間隔をおいて並行に延びる複数のビット線拡散層の形成領域を開口する第１のレジストパターン１１５を形成する。続いて、ドライエッチング法により、第１のレジストパターン１１５をマスクとして、ゲート絶縁膜１０７をエッチングする。その後、再度、第１のレジストパターン１１５をマスクとして、第１の不純物層１０２にＮ型の不純物イオン、例えばヒ素（Ａｓ＋）イオンを注入して、第１の不純物層１０２の上部に複数のビット線拡散層１０８を形成する。なお、ヒ素イオンのドーズ量は、例えば１×１０１５／ｃｍ２程度とする。また、必要に応じて、１×１０１３／ｃｍ２オーダのホウ素イオンを、例えばチルト角（Ｔｌ）２５°で角度注入することにより、ビット線拡散層１０８同士のパンチスルーを抑制してもよい。
【００３６】
次に、図５（ａ）及び図５（ｂ）に示すように、第１のレジストパターン１１５をアッシング等により除去する。その後、例えば熱酸化法により、半導体基板１０１に対して酸化性雰囲気で熱処理を行うことにより、各ビット線拡散層１０８の上部にそれぞれビット線絶縁膜１０９を形成する。
【００３７】
次に、図６（ａ）及び図６（ｂ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、各ビット線絶縁膜１０９を含むゲート絶縁膜１０７の上に、厚さが２００ｎｍ程度のポリシリコン膜を堆積する。続いて、堆積したポリシリコン膜に、Ｎ型の不純物イオン、例えばリン（Ｐ＋）イオンを６×１０１５／ｃｍ２程度のドーズ量で注入する。その後、リソグラフィ法により、ポリシリコン膜の上に、各ビット線拡散層１０８（ビット線絶縁膜１０９）とそれぞれ交差して並行に延びる複数の開口部を有する第２のレジストパターン（図示せず）を形成する。  続いて、第２のレジストパターンをマスクとして、ドライエッチング法によりポリシリコン膜をエッチングして、該ポリシリコン膜から複数のワード線電極１１０を形成する。
【００３８】
次に、図７（ａ）及び図７（ｂ）に示すように、各ワード線電極１１０をマスクとして、Ｐ型の第１の不純物層１０２及びＰ型の第２の不純物層１０３に対して、Ｎ型の不純物イオン、例えばリンイオンをカウンタ注入する。このカウンタ注入により、Ｐ型の第１の不純物層１０２における各ワード線電極１１０の下方の領域に、周囲の第１の不純物層１０２におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第３の不純物層１１１Ａがそれぞれ自己整合的に形成される。これと同時に、Ｐ型の第２の不純物層１０３における各ワード線電極１１０同士の間の下方の領域に、周囲の第２の不純物層１０３におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第４の不純物層１１１Ｂがそれぞれ自己整合的に形成される。
【００３９】
低濃度のＰ型の第３の不純物層１１１Ａは、例えば濃度ピークが半導体基板１０１の主面から５０ｎｍ以上且つ１５０ｎｍ以下の深さとなるような注入エネルギーで形成される。このときの低濃度のＰ型の不純物濃度は、第１の不純物層１０２におけるＰ型の不純物濃度の、例えば半分程度とする。このように、Ｐ型の第１の不純物層１０２の内部にカウンタ注入により、周囲の第１の不純物層１０２におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第３の不純物層１１１Ａを形成すると、第３の不純物層１１１Ａが形成された領域においては、キャリア濃度が低減して電界が緩和されるため、２次インパクトイオン化が生じにくくなる、その結果、チャネル領域において２次電子の発生が抑制される。
【００４０】
これに対し、低濃度のＰ型の第４の不純物層１１１Ｂは、ワード線電極１１０を透過しないため、例えば濃度ピークが半導体基板１０１の主面から２５０ｎｍ以上且つ４００ｎｍ以下の深さとなる。前述したように、Ｐ型の第２の不純物層１０３は、素子分離のために設けられている。従って、この素子分離のためのＰ型の第２の不純物層１０３に、ワード線電極１１０同士の間に注入されたカウンタ注入による、周囲の第２の不純物層１０３におけるＰ型の不純物濃度よりも不純物濃度が低いＰ型の第４の不純物層１１１Ｂが形成されることが好ましい。このとき、第２の不純物層１０３は第１の不純物層１０２よりも深い位置に形成されており、且つＰ型の不純物濃度が第１の不純物層１０２よりも濃いため、第２の不純物層１０３内におけるワード線電極１１０同士の間に周囲よりも濃度が低いＰ型の第４の不純物層１１１Ｂが形成されても、ビット線リークの原因となることはない。なお、カウンタ注入は１回のみのイオン注入で行っているが、必ずしも１回の注入で行う必要はなく、複数回に分けてもよい。
【００４１】
また、本実施形態においては、カウンタ注入を、ワード線電極１１０を形成した後に行っている。これにより、ワード線電極１１０を形成するよりも前、例えばゲート絶縁膜１０７の形成工程、及び周辺素子のゲート絶縁膜の形成工程等の熱処理工程の影響を受けることなく且つ制御性良くキャリア濃度を選択的に低減することができる。
【００４２】
なお、カウンタ注入を行う際に、ゲート絶縁膜１０７上におけるワード線電極１１０同士の間の領域にマスクを形成して、低濃度のＰ型の第４の不純物層１１１Ｂを形成されないようにし、ワード線電極１１０の下側にのみ低濃度のＰ型の第３の不純物層１１１Ａを形成してもよい。
【００４３】
さらに、本実施形態においては、Ｐ型の第１の不純物層１０２の下に、複数のメモリセル同士を互いに絶縁するＰ型の第２の不純物層１０３を形成した場合について説明したが、Ｐ型の第２の不純物層１０３は必ずしも形成する必要はない。その場合、カウンタ注入によって、Ｐ型の半導体基板１０１におけるワード線電極１１０同士の間に周囲のＰ型の第１の不純物層１０２よりも低濃度の、第４の不純物層１１１Ｂに相当するＰ型の第５の不純物層（図示せず）が形成される。このとき、Ｐ型の第５の不純物層の不純物濃度は、同時に形成されるＰ型の第３の不純物層１１１Ａの不純物濃度と同等となる。
【００４４】
次に、図示はしていないが、ワード線電極１１０同士の間の絶縁膜埋め込み工程、シリサイド形成工程、コンタクト形成工程及び配線形成工程を順次実施する。
【００４５】
以上説明したように、本実施形態に係る半導体記憶装置１００の製造方法によると、各ワード線電極１１０の下側の第１の不純物層１０２に、ワード線電極１１０に対して自己整合的にカウンタ注入を行っている。これにより、該半導体記憶装置１００の書き込み動作時に２次インパクトイオン化が起こる領域のキャリア濃度が低減されて、チャネル領域の電界を緩和することができる。すなわち、各ワード線電極１１０の下側領域において発生する２次電子の発生量を抑制することができるので、エンデュランス特性及びリテンション特性等のメモリセルの信頼性を向上することができる。
【００４６】
また、ワード線電極１１０を形成した後に、カウンタ注入を行うことにより、半導体基板１０１におけるワード線電極１１０同士の間の領域においては、第４の不純物層１１１Ｂが第３の不純物層１１１Ａよりも深い領域、例えば素子分離用の注入で不純物濃度が第１の不純物層１０２よりも高い第２の不純物層１０３に自己整合的に形成される。これにより、ビット線拡散層１０８とワード線電極１１０とが行列状に交差するメモリアレイにおいて、第４の不純物層１１１Ｂを介したビット線リークの発生を防止することができる。
【００４７】
なお、本実施形態においては、第１の不純物層１０２及び第２の不純物層１０３をＰ型とし、第３の不純物層１１１Ａ及び第４の不純物層１１１Ｂを低濃度のＰ型としたが、必ずしもこの導電型に限られず、全不純物領域においてＰ型とＮ型とを一括して互いに入れ替えることも可能である。
【産業上の利用可能性】
【００４８】
本発明に係る半導体記憶装置及びその製造方法によると、チャネル領域に発生する２次電子が抑制されて、記憶装置としての信頼性を向上することができ、ビット線拡散層とその上に交差して形成されたワード線電極とを有する、例えばＭＯＮＯＳ型の半導体記憶装置及びその製造方法等に有用である。
【符号の説明】
【００４９】
１００    半導体記憶装置
１０１    半導体基板
１０２    （Ｐ型）第１の不純物層
１０３    （Ｐ型）第２の不純物層
１０４    下部シリコン酸化膜
１０５    シリコン窒化膜
１０６    上部シリコン酸化膜
１０７    ゲート絶縁膜（ＯＮＯ膜）
１０８    ビット線拡散層
１０９    ビット線絶縁膜
１１０    ワード線電極
１１１Ａ  （低濃度のＰ型）第３の不純物層
１１１Ｂ  （低濃度のＰ型）第４の不純物層
１１５    第１のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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