(57)【要約】【課題】サンプル電圧が予測範囲から上又は下に外れたことを検知する技術を提供する。【解決手段】DAコンバータ４と、コンパレータ５と、逐次比較レジスタ６を備え、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ６の上位ｎビットを予め決定した上で、サンプル電圧のAD変換を実行し、出力データを生成するADコンバータ１（逐次比較型AD変換装置）は、Max/Min値生成回路１０（生成する生成回路）と、Max/Min値比較回路１１（データ比較回路）と、を備える。Max/Min値生成回路１０は、予め決定した逐次比較レジスタ６の上位ｎビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。Max/Min値比較回路１１は、最大予測値及び最小予測値と、出力データと、を比較する。【選択図】図１
2012165323.tif 000002
【特許請求の範囲】
【請求項１】
DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位ｎビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換装置であって、
予め決定した前記逐次比較レジスタの上位ｎビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成する生成回路と、
前記最大予測値及び最小予測値と、前記出力データと、を比較するデータ比較回路と、
を備える、逐次比較型AD変換装置。
【請求項２】
請求項１に記載の逐次比較型AD変換装置であって、
前記データ比較回路による比較の結果、前記最大予測値又は最小予測値と前記出力データとが一致していた場合は、前記サンプル電圧の前記予測範囲を変更する予測範囲変更回路を備え、
前記予測範囲変更回路が前記サンプル電圧の前記予測範囲を変更した上で、再度、前記サンプル電圧のAD変換を実行する、
逐次比較型AD変換装置。
【請求項３】
請求項２に記載の逐次比較型AD変換装置であって、
前記予測範囲変更回路は、前記サンプル電圧の前記予測範囲が広がるように、前記サンプル電圧の前記予測範囲を変更する、
逐次比較型AD変換装置。
【請求項４】
請求項３に記載の逐次比較型AD変換装置であって、
前記予測範囲変更回路は、前記逐次比較レジスタの上位ｎビットを予め決定することに代えて上位（ｎ−ｍ）ビットを予め決定することで、前記サンプル電圧の前記予測範囲を広げる、
逐次比較型AD変換装置。ただし、ｍは自然数である。
【請求項５】
請求項２に記載の逐次比較型AD変換装置であって、
前記予測範囲変更回路は、
前記データ比較回路による比較の結果、前記最大予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が上にシフトするように、前記サンプル電圧の前記予測範囲を変更し、
前記データ比較回路による比較の結果、前記最小予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が下にシフトするように、前記サンプル電圧の前記予測範囲を変更する、
逐次比較型AD変換装置。
【請求項６】
請求項５に記載の逐次比較型AD変換装置であって、
前記予測範囲変更回路は、前記逐次比較レジスタの上位ｎビットをインクリメント又はデクリメントすることで、前記サンプル電圧の前記予測範囲を上又は下にシフトさせる、
逐次比較型AD変換装置。
【請求項７】
DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位ｎビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換方法であって、
予め決定した前記逐次比較レジスタの上位ｎビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成するステップと、
前記最大予測値及び最小予測値と、前記出力データと、を比較するステップと、
を含む、逐次比較型AD変換方法。
【請求項８】
請求項７に記載の逐次比較型AD変換方法であって、
前記比較の結果、前記最大予測値又は最小予測値と前記出力データとが一致していた場合は、前記サンプル電圧の前記予測範囲を変更するステップを更に含み、
前記サンプル電圧の前記予測範囲を変更した上で、再度、前記サンプル電圧のAD変換を実行する、
逐次比較型AD変換方法。
【請求項９】
請求項８に記載の逐次比較型AD変換方法であって、
前記サンプル電圧の前記予測範囲が広がるように、前記サンプル電圧の前記予測範囲を変更する、
逐次比較型AD変換方法。
【請求項１０】
請求項９に記載の逐次比較型AD変換方法であって、
前記逐次比較レジスタの上位ｎビットを予め決定することに代えて上位（ｎ−ｍ）ビットを予め決定することで、前記サンプル電圧の前記予測範囲を広げる、
逐次比較型AD変換方法。ただし、ｍは自然数である。
【請求項１１】
請求項８に記載の逐次比較型AD変換方法であって、
前記データ比較回路による比較の結果、前記最大予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が上にシフトするように、前記サンプル電圧の前記予測範囲を変更し、
前記データ比較回路による比較の結果、前記最小予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が下にシフトするように、前記サンプル電圧の前記予測範囲を変更する、
逐次比較型AD変換方法。
【請求項１２】
請求項１１に記載の逐次比較型AD変換方法であって、
前記逐次比較レジスタの上位ｎビットをインクリメント又はデクリメントすることで、前記サンプル電圧の前記予測範囲を上又は下にシフトさせる、
逐次比較型AD変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型AD変換装置及び逐次比較型AD変換方法に関する。
【背景技術】
【０００２】
この種の技術として、特許文献１は、逐次比較型AD変換装置を開示している。この逐次比較型AD変換装置では、過去に実行したAD変換の出力データに基づいて今回実行するAD変換の出力データの上位ｎビットを予め決めておくことで逐次比較型AD変換の変換サイクルを減らし、もって、逐次比較型AD変換に要する時間を短縮している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１０８８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の技術では、例えば、０〜５[V]のサンプル電圧を１０ビットの分解能でAD変換する場合において、AD変換のサンプル電圧が３．７５〜４．３５［Ｖ］であると予測できた場合は、AD変換の出力データの上位３ビットが"１１０"であると予め決めておき、残りの下位７ビット分、逐次比較型AD変換の変換サイクルを繰り返せば十分ということになる。
【０００５】
しかし、AD変換のサンプル電圧が、上記の予測範囲（上記の例では、３．７５〜４．３５［Ｖ］）から上又は下に外れる場合がある。
【０００６】
仮にAD変換のサンプル電圧が例えば４．８［Ｖ］であった場合は、AD変換の出力データは、"１１０１１１１１１１"となる。また、仮にAD変換のサンプル電圧が例えば１．２［Ｖ］であった場合は、AD変換の出力データは、"１１００００００００"となる。何れにしても、このようにAD変換のサンプル電圧が上記の予測範囲から上又は下に外れた場合は、誤った出力データが生成されることになる。
【課題を解決するための手段】
【０００７】
本願発明の第１の観点によれば、DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位ｎビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換装置は、予め決定した前記逐次比較レジスタの上位ｎビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成する生成回路と、前記最大予測値及び最小予測値と、前記出力データと、を比較するデータ比較回路と、を備える。以上の構成において、前記サンプル電圧が前記予測範囲から上又は下に外れた場合、前記出力データは、前記最大予測値又は最小予測値と等しくなる。従って、以上の構成によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。
【０００８】
本願発明の第２の観点によれば、DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位ｎビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換方法は、予め決定した前記逐次比較レジスタの上位ｎビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成するステップと、前記最大予測値及び最小予測値と、前記出力データと、を比較するステップと、を含む。以上の方法において、前記サンプル電圧が前記予測範囲から上又は下に外れた場合、前記出力データは、前記最大予測値又は最小予測値と等しくなる。従って、以上の方法によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。
【発明の効果】
【０００９】
本願発明によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。
【図面の簡単な説明】
【００１０】
【図１】図１は、逐次比較型AD変換装置のブロック図である。（第１実施形態）
【図２】図２は、逐次比較型AD変換装置の制御フローである。（第１実施形態）
【図３】図３は、逐次比較型AD変換装置の制御フローである。（第２実施形態）
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、図１及び図２を参照しつつ、本願発明の第１実施形態を説明する。本実施形態においてADコンバータ１（逐次比較型AD変換装置）は、DAコンバータ４（DAC）と、コンパレータ５と、逐次比較レジスタ６（SAR）を備え、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ６の上位ｎビットを予め決定した上で、サンプル電圧のAD変換を実行し、出力データを生成する。本実施形態においてADコンバータ１によるAD変換の分解能はｋビットであるとする。ただし、ｋは自然数である。以下、このADコンバータ１を詳しく説明する。
【００１２】
ADコンバータ１は、コントローラ２と、サンプルホールド回路３（S/H）と、DAコンバータ４と、コンパレータ５と、逐次比較レジスタ６と、予測データレジスタ７（FBR）と、下位ビットレジスタ８（LSBR）と、出力データレジスタ９と、Max/Min値生成回路１０（生成回路）と、Max/Min値比較回路１１（データ比較回路）と、FBR変更回路１２（予測範囲変更回路）と、によって構成されている。
【００１３】
コントローラ２は、DAコンバータ４やコンパレータ５等の、ADコンバータ１を構成する各構成要素を制御するものである。図１においてコントローラ２と各構成要素を接続する破線は、コントローラ２による制御用の信号線をイメージしたものである。なお、図面が煩雑にならないよう、一部の信号線は図面上、省略されている。
【００１４】
コントローラ２は、制御レジスタを有する。コントローラ２の制御レジスタは、図示しない外部素子によって自在に設定可能となっている。制御レジスタは、ADコンバータ１のクロック周波数を設定するのに用いられる。制御レジスタは、ADコンバータ１が有する複数のアナログ入力端子の中からAD変換の対象となるアナログ入力端子を選択するのに用いられる。制御レジスタには、ADコンバータ１が出力する出力データのビット幅である"ｋ"を記憶するための変数ｋ記憶領域が確保されている。また、制御レジスタには、固定される上位ビットのビット数（固定上位ビット数）"ｎ"を記憶するための変数ｎ記憶領域が確保されている。
【００１５】
サンプルホールド回路３は、選択されたアナログ入力端子に印加されているサンプル電圧を保持する。サンプルホールド回路３は、保持するサンプル電圧をコンパレータ５に出力する。
【００１６】
DAコンバータ４は、予測データレジスタ７の上位ｎビットと、下位ビットレジスタ８の下位（ｋ−ｎ）ビットと、に基づいて比較電圧に変換する。DAコンバータ４は、生成した比較電圧をコンパレータ５に出力する。
【００１７】
コンパレータ５は、DAコンバータ４から出力された比較電圧と、サンプルホールド回路３に保持されているサンプル電圧と、を比較する。コンパレータ５は、この比較の結果を逐次比較レジスタ６に出力する。
【００１８】
逐次比較レジスタ６は、ｋビットのレジスタである。逐次比較レジスタ６には、逐次比較レジスタ制御回路６ａが設けられている。逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６を制御する回路である。逐次比較レジスタ制御回路６ａは、コンパレータ５から出力された比較結果に基づいて、逐次比較レジスタ６の対応するビットの値を設定すると共に、そのビットの次のビットを"１"に設定する。
【００１９】
予測データレジスタ７は、ｋビットのレジスタである。予測データレジスタ７は、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ６の上位ｎビットを予め決定するために用いられる。予測データレジスタ７の上位ｎビットは、コントローラ２によって設定される。予測データレジスタ７の上位ｎビットは、逐次比較レジスタ６とDAコンバータ４と出力データレジスタ９とMax/Min値生成回路１０に出力される。逐次比較レジスタ６の上位ｎビットと、出力データレジスタ９の上位ｎビットは、予測データレジスタ７の上位ｎビットと等しい。ただし、ｎは好ましくは１以上の整数であり、少なくとも０以上の整数である。
【００２０】
下位ビットレジスタ８は、ｋビットのレジスタである。下位ビットレジスタ８の下位（ｋ−ｎ）ビットには、逐次比較レジスタ６の下位（ｋ−ｎ）ビットが格納される。
【００２１】
出力データレジスタ９は、ｋビットのレジスタである。出力データレジスタ９の上位ｎビットには、予測データレジスタ７の上位ｎビットがコピーされる。出力データレジスタ９の下位（ｋ−ｎ）ビットには、下位ビットレジスタ８の下位（ｋ−ｎ）ビットがコピーされる。出力データレジスタ９のデータは、Max/Min値比較回路１１に出力される。
【００２２】
Max/Min値生成回路１０は、予め決定した上位ｎビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。詳しくは、Max/Min値生成回路１０は、予測データレジスタ７から出力された予測データレジスタ７の上位ｎビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。例えば、ｋ＝８であり、ｎ＝３であり、予測データレジスタ７の上位３ビットが"１００"とすると、サンプル電圧の予測範囲の最大予測値は、"１００１１１１１"となり、サンプル電圧の予測範囲の最小予測値は、"１０００００００"となる。Max/Min値生成回路１０は、生成した最大予測値及び最小予測値をMax/Min値比較回路１１に出力する。
【００２３】
Max/Min値比較回路１１は、最大予測値及び最小予測値と、出力データと、を比較する。詳しくは、Max/Min値比較回路１１は、Max/Min値生成回路１０から出力された最大予測値及び最小予測値と、出力データレジスタ９から出力された出力データと、を比較する。そして、比較の結果、Max/Min値生成回路１０から出力された最大予測値及び最小予測値と、出力データレジスタ９から出力された出力データと、が異なっていた場合は、Max/Min値比較回路１１は、出力データを外部素子へ出力する。一方、比較の結果、Max/Min値生成回路１０から出力された最大予測値及び最小予測値のうち何れかと、出力データレジスタ９から出力された出力データと、が一致していた場合は、Max/Min値比較回路１１は、FBR変更回路１２に対してFBR変更指令信号を出力する。FBR変更指令信号には、出力データレジスタ９から出力された出力データが、最大予測値と最小予測値のうちどちらと一致していたかに関する情報が含まれている。
【００２４】
FBR変更回路１２は、サンプル電圧の予測範囲を変更する。詳しくは、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最大予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が上にシフトするように、サンプル電圧の予測範囲を変更する。同様に、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最小予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が下にシフトするように、サンプル電圧の予測範囲を変更する。更に詳しくは、FBR変更回路１２は、逐次比較レジスタ６の上位ｎビットをインクリメント又はデクリメントすることで、サンプル電圧の予測範囲を上又は下にシフトさせる。
【００２５】
具体的には、FBR変更回路１２は、FBR設定用レジスタを有する。FBR設定用レジスタは、ｋビットのレジスタである。FBR設定用レジスタの上位ｎビットには、コントローラ２によって設定された予測データレジスタ７の上位ｎビットのデータと同一のデータが格納されている。この構成で、FBR変更回路１２は、Max/Min値比較回路１１からFBR変更指令信号が出力されると、FBR変更指令信号に基づいて、FBR設定用レジスタの上位ｎビットをインクリメント又はデクリメントする。そして、FBR変更回路１２は、変更後のFBR設定用レジスタの上位ｎビットを予測データレジスタ７の上位ｎビットにコピーすると共に、コントローラ２にAD変換再実行信号を出力する。コントローラ２は、FBR変更回路１２からAD変換再実行信号が出力されると、サンプル電圧のAD変換を再度、実行する。
【００２６】
（作動１）
以下、図２を参照しつつ、ADコンバータ１の作動を説明する。説明の便宜上、ADコンバータ１のアナログ入力端子に印加されるサンプル電圧は０〜５［Ｖ］であるとし、ADコンバータ１は、このサンプル電圧を８ビットの分解能でAD変換するものとする。また、過去のAD変換の結果を踏まえることで、サンプル電圧は、４．０６２５［Ｖ］（"１１０１００００"）〜４．３５５［Ｖ］（"１１０１１１１１"）の範囲内に収まるもとの予測できているものとする。従って、ｋ＝８となる。また、上位４ビットが一致しているので固定上位ビット数ｎを４とすることができる。即ち、逐次比較レジスタ６の上位４ビットは、"１１０１"に固定される。また、サンプル電圧は、過去のAD変換の結果に基づく予測に反して、４．５［Ｖ］であったとする。
【００２７】
さて、先ず、ADコンバータ１への通電（S300）後、ADコンバータ１の制御レジスタの設定を行う（S310）。即ち、ADコンバータ１の制御レジスタに、ADコンバータ１のクロック周波数を入力する。また、ADコンバータ１の制御レジスタに、AD変換の対象となるアナログ入力端子を選択するためのデータを入力する。また、ADコンバータ１の制御レジスタの変数ｋ記憶領域に８を入力し、変数ｎ記憶領域に４を入力する。
【００２８】
次に、予測データレジスタ７を設定する（S320）。具体的には、予測データレジスタ７に、"１１０１００００"を入力する。この"１１０１００００"のうち、上位４ビットである"１１０１"が固定ビットに相当している。固定ビットとは、サンプル電圧の取り得る範囲が予測できていることで自ずと決まってくるビットを意味する。
【００２９】
次に、Max/Min値生成回路１０は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する（S330）。具体的には、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータと、コントローラ２の制御レジスタの変数ｎ記憶領域に記憶されている固定上位ビット数ｎと、に基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。つまり、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータである"１１０１００００"のうち下位４ビットをすべて"１"とした"１１０１１１１１"を最大予測値として生成する。また、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータである"１１０１００００"のうち下位４ビットをすべて"０"のままとした"１１０１００００"を最小予測値として生成する。
【００３０】
次に、コントローラ２は、サンプル電圧のAD変換を実行する（S340）。具体的には、コントローラ２は、サンプルホールド回路３にサンプルホールド信号を出力して、アナログ入力端子に印加されているサンプル電圧をサンプルホールド回路３に保持させる。次に、コントローラ２は、予測データレジスタ７の上位４ビットを逐次比較レジスタ６の上位４ビットにコピーする。そして、コントローラ２は、逐次比較レジスタ６の下位４ビットを"００００"に設定する。
【００３１】
すると、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６の４ビット目を"１"に変更する。即ち、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６を"１１０１００００"から"１１０１１０００"へと書き換える。そして、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６の下位４ビットである"１０００"を下位ビットレジスタ８の下位４ビットにコピーする。DAコンバータ４は、予測データレジスタ７の上位４ビットである"１１０１"と、下位ビットレジスタ８の下位４ビットである"１０００"を合成して"１１０１１０００"なるデータを生成すると共に、この"１１０１１０００"をDA変換することで比較電圧（いわゆる中間電圧）を生成する。DAコンバータ４によって生成される比較電圧は、４．２１８７５［Ｖ］となる。DAコンバータ４は、生成した比較電圧（４．２１８７５［Ｖ］）をコンパレータ５に入力する。そして、コンパレータ５は、サンプルホールド回路３によって保持されているサンプル電圧（４．５［Ｖ］）と、DAコンバータ４から出力された比較電圧（４．２１８７５［Ｖ］）と、を比較する。この場合、比較電圧よりもサンプル電圧の方が上回っているので、コンパレータ５は、逐次比較レジスタ制御回路６ａにHIGHを出力する。逐次比較レジスタ制御回路６ａは、コンパレータ５からHIGHが出力されることで、逐次比較レジスタ６の４ビット目を"１"のまま維持する。
【００３２】
次に、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６の３ビット目を"１"に変更する。即ち、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６を"１１０１１０００"から"１１０１１１００"へと書き換える。そして、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６の下位４ビットである"１１００"を下位ビットレジスタ８の下位４ビットにコピーする。以下同様である。この場合、比較電圧（４．２９６８７５［Ｖ］）よりもサンプル電圧（４．５［Ｖ］）の方が上回っているので、コンパレータ５は、逐次比較レジスタ制御回路６ａにHIGHを出力する。逐次比較レジスタ制御回路６ａは、コンパレータ５からHIGHが出力されることで、逐次比較レジスタ６の３ビット目を"１"のまま維持する。
【００３３】
上記の処理を更に２回繰り返すと、逐次比較レジスタ６は、"１１０１１１１１"となる。その後、逐次比較レジスタ制御回路６ａは、逐次比較レジスタ６の下位４ビットである"１１１１"を下位ビットレジスタ８の下位４ビットにコピーする。そして、出力データレジスタ９には、予測データレジスタ７の上位４ビットである"１１０１"と、下位ビットレジスタ８の下位４ビットである"１１１１"と、を合成して成る"１１０１１１１１"が格納される。
【００３４】
次に、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１０１１１１１"と、Max/Min値生成回路１０が生成した最大予測値（"１１０１１１１１"）及び最小予測値（"１１０１００００"）と、を比較する（S350）。この場合、出力データレジスタ９の出力データである"１１０１１１１１"と、Max/Min値生成回路１０が生成した最大予測値（"１１０１１１１１"）と、が一致しているので（S350:YES）、Max/Min値比較回路１１は、FBR変更回路１２にFBR変更指令信号を出力する（S360）。FBR変更指令信号には、出力データレジスタ９の出力データと、Max/Min値生成回路１０が生成した最大予測値と、が一致したとの情報が含まれている。
【００３５】
FBR変更回路１２は、Max/Min値比較回路１１からFBR変更指令信号を受け取ると、予測データレジスタ７の上位４ビットをインクリメントすることで、予測データレジスタ７の上位４ビットを"１１１０"に変更する（S370）。そして、処理をS330に戻す。
【００３６】
そして、Max/Min値生成回路１０は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する（S330）。コントローラ２は、サンプル電圧のAD変換を実行する（S340）。このAD変換の結果、出力データレジスタ９には、"１１１００１１０"（４．４９２１８７５［Ｖ］に相当）が格納される。そして、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１１００１１０"と、Max/Min値生成回路１０が生成した最大予測値（"１１１０１１１１"）及び最小予測値（"１１１０００００"）と、を比較する（S350）。この場合、出力データレジスタ９の出力データである"１１１００１１０"は、Max/Min値生成回路１０が生成した最大予測値（"１１１０１１１１"）及び最小予測値（"１１１０００００"）の何れに対しても不一致であるから（S350：NO）、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１１００１１０"を外部素子へ出力し（S380）、処理を終える（S390）。
【００３７】
（作動２）
次に、サンプル電圧が、４．５［Ｖ］に代えて４．０［Ｖ］であった場合を説明する。
【００３８】
この場合、コントローラ２がサンプル電圧のAD変換を実行した結果（S340）、出力データレジスタ９には、"１１０１００００"（４．３７５［Ｖ］に相当）が格納されることになる。そして、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１０１００００"と、Max/Min値生成回路１０が生成した最大予測値（"１１０１１１１１"）及び最小予測値（"１１０１００００"）と、を比較する（S350）。この場合、出力データレジスタ９の出力データである"１１０１００００"と、Max/Min値生成回路１０が生成した最小予測値（"１１０１００００"）と、が一致しているので（S350:YES）、Max/Min値比較回路１１は、FBR変更回路１２にFBR変更指令信号を出力する（S360）。FBR変更指令信号には、出力データレジスタ９の出力データと、Max/Min値生成回路１０が生成した最小予測値と、が一致したとの情報が含まれている。
【００３９】
FBR変更回路１２は、Max/Min値比較回路１１からFBR変更指令信号を受け取ると、予測データレジスタ７の上位４ビットをデクリメントすることで、予測データレジスタ７の上位４ビットを"１１００"に変更する（S370）。そして、処理をS330に戻す。
【００４０】
そして、Max/Min値生成回路１０は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する（S330）。コントローラ２は、サンプル電圧のAD変換を実行する（S340）。このAD変換の結果、出力データレジスタ９には、"１１００１１００"（３．９８４３７５［Ｖ］に相当）が格納される。そして、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１００１１００"と、Max/Min値生成回路１０が生成した最大予測値（"１１００１１１１"）及び最小予測値（"１１００００００"）と、を比較する（S350）。この場合、出力データレジスタ９の出力データである"１１１００１１０"は、Max/Min値生成回路１０が生成した最大予測値（"１１００１１１１"）及び最小予測値（"１１００００００"）の何れに対しても不一致であるから（S350：NO）、Max/Min値比較回路１１は、出力データレジスタ９の出力データである"１１００１１００"を外部素子へ出力し（S380）、処理を終える（S390）。
【００４１】
以上に、本願発明の好適な第１実施形態を説明したが、第１実施形態は、要するに以下の特長を有している。
【００４２】
DAコンバータ４と、コンパレータ５と、逐次比較レジスタ６を備え、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ６の上位ｎビットを予め決定した上で、サンプル電圧のAD変換を実行し、出力データを生成するADコンバータ１（逐次比較型AD変換装置）は、Max/Min値生成回路１０（生成する生成回路）と、Max/Min値比較回路１１（データ比較回路）と、を備える。Max/Min値生成回路１０は、予め決定した逐次比較レジスタ６の上位ｎビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。Max/Min値比較回路１１は、最大予測値及び最小予測値と、出力データと、を比較する。以上の構成において、サンプル電圧が予測範囲から上又は下に外れた場合、出力データは、最大予測値又は最小予測値と等しくなる。従って、以上の構成によれば、サンプル電圧が予測範囲から上又は下に外れたことを検知できるようになる。
【００４３】
また、ADコンバータ１は、Max/Min値生成回路１０による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合は、サンプル電圧の予測範囲を変更するFBR変更回路１２（予測範囲変更回路）を備える。そして、ADコンバータ１は、FBR変更回路１２がサンプル電圧の予測範囲を変更した上で、再度、サンプル電圧のAD変換を実行する。以上の構成によれば、当初の予測範囲から上又は下に外れたサンプル電圧を正確にAD変換できる可能性が高くなる。
【００４４】
また、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最大予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が上にシフトするように、サンプル電圧の予測範囲を変更する。一方、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最小予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が下にシフトするように、サンプル電圧の予測範囲を変更する。
【００４５】
また、FBR変更回路１２は、逐次比較レジスタ６の上位ｎビットをインクリメント又はデクリメントすることで、サンプル電圧の予測範囲を上又は下にシフトさせる。
【００４６】
（第２実施形態）
次に、図３を参照しつつ、本願発明の第２実施形態を説明する。ここでは、本実施形態が上記第１実施形態と異なる点を中心に説明し、重複する説明は適宜省略する。また、上記第１実施形態の各構成要素に対応する構成要素には原則として同一の符号を付すこととする。
【００４７】
本実施形態は、上記第１実施形態と比較して、FBR変更回路１２の動作が異なっている。
【００４８】
本実施形態において、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、サンプル電圧の予測範囲を上又は下にシフトさせることに代えて、サンプル電圧の予測範囲が広がるように、サンプル電圧の予測範囲を変更する。具体的には、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、逐次比較レジスタ６の上位ｎビットを予め決定することに代えて上位（ｎ−ｍ）ビットを予め決定することで、サンプル電圧の予測範囲を広げる。ただし、ｍは自然数である。即ち、FBR変更回路１２は、Max/Min値比較回路１１による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、コントローラ２の制御レジスタの変数ｎ記憶領域に記憶されている固定上位ビット数ｎを１又は２以上、減じる。
【００４９】
（作動）
コントローラ２は、サンプル電圧のAD変換を実行する（S340）。Max/Min値比較回路１１は、出力データレジスタ９の出力データと、Max/Min値生成回路１０が生成した最大予測値及び最小予測値と、を比較する（S350）。例えば、出力データレジスタ９の出力データと、Max/Min値生成回路１０が生成した最大予測値又は最小予測値と、が一致していたら（S350:YES）、Max/Min値比較回路１１は、コントローラ２の制御レジスタの固定上位ビット数ｎをｍ個（ここでは、１つ）減じる（S400）。つまり、固定上位ビット数ｎは"４"から"３"へと置き換わる。そして、処理をS330に戻す。
【００５０】
次に、Max/Min値生成回路１０は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する（S330）。具体的には、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータと、コントローラ２の制御レジスタの変数ｎ記憶領域に記憶されている固定上位ビット数ｎと、に基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。つまり、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータである"１１０１００００"のうち下位５ビットをすべて"１"とした"１１０１１１１１"を最大予測値として生成する。また、Max/Min値生成回路１０は、予測データレジスタ７から出力されたデータである"１１０１００００"のうち下位５ビットをすべて"０"とした"１１００００００"を最小予測値として生成する。これにより、サンプル電圧の予測範囲は、下限が０．３１２５［Ｖ］だけ引き下げられることにより、前回よりも広げられることになる。
【００５１】
以上に、本願発明の好適な第２実施形態を説明したが、第２実施形態は、要するに以下の特長を有している。
【００５２】
FBR変更回路１２は、サンプル電圧の予測範囲が広がるように、サンプル電圧の予測範囲を変更する。具体的には、FBR変更回路１２は、逐次比較レジスタ６の上位ｎビットを予め決定することに代えて上位（ｎ−ｍ）ビットを予め決定することで、サンプル電圧の予測範囲を広げている。ただし、ｍは自然数である。
【符号の説明】
【００５３】
１  ADコンバータ
２  コントローラ
４  DAコンバータ
５  コンパレータ
６  逐次比較レジスタ
１０  Max/Min値生成回路
１１  Max/Min値比較回路
１２  FBR変更回路
【図１】
2012165323.tif 000003
【図２】
2012165323.tif 000004
【図３】
2012165323.tif 000005