(57)【要約】【課題】ディスクリネーションの発生を抑えるための補正を原因とした表示背反の発生を抑える。【解決手段】表示制御回路２０は、それぞれが液晶素子を有する複数画素の各画素の液晶素子の印加電圧を指定する入力表示データに基づいて印加電圧の差が閾値以上となる、第１画素と、当該第１画素よりも前記印加電圧が大きい第２画素との境界を検出する境界検出部２２と、境界検出部２２により検出された境界に接する前記第１画素と前記第２画素との前記液晶素子に対する印加電圧の差を小さくするように、当該第１画素及び当該第２画素の少なくとも一方を対象として、前記入力表示データを補正する補正部２５とを備える。補正部２５は、前記第１画素の前記印加電圧が所定電圧以下である場合、当該所定電圧を上回る場合に比べて、前記対象の画素の前記印加電圧の変化を小さくする。【選択図】図１
2012252206.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが液晶素子を有する複数の画素と、
各画素の液晶素子の印加電圧を指定する入力表示データを補正した表示データに基づいて、前記画素を駆動する駆動回路とを有する電気光学装置の表示を制御する表示制御回路であって、
前記入力表示データで指定される印加電圧の差が閾値以上となる、第１画素と、当該第１画素よりも前記印加電圧が大きい第２画素との境界を検出する境界検出部と、
前記境界検出部により検出された境界に接する前記第１画素と前記第２画素との前記液晶素子に対する印加電圧の差を小さくするように、当該第１画素及び当該第２画素の少なくとも一方を対象として、前記入力表示データを補正する補正部であって、前記第１画素の前記印加電圧が所定電圧以下である場合、当該所定電圧を上回る場合に比べて、前記対象の画素の前記印加電圧の変化を小さくする補正部と
を備えることを特徴とする表示制御回路。
【請求項２】
前記所定電圧は、前記液晶素子の印加電圧と、当該液晶素子の透過率又は反射率との関係を表した曲線の変曲点に相当する前記印加電圧である
ことを特徴とする請求項１に記載の表示制御回路。
【請求項３】
前記補正部は、
前記第１画素の前記印加電圧が前記所定電圧以下である場合、前記対象の画素の前記印加電圧を変化させない
ことを特徴とする請求項１又は２に記載の表示制御回路。
【請求項４】
前記補正部は、
前記第１画素と前記第２画素との前記印加電圧の差が大きいほど、補正による前記印加電圧の変化を大きくする
ことを特徴とする請求項１から３のいずれか１項に記載の表示制御回路。
【請求項５】
前記補正部は、
補正による前記印加電圧の変化が決められた大きさを超えないようにする
ことを特徴とする請求項４に記載の表示制御回路。
【請求項６】
それぞれが液晶素子を有する複数の画素と、
各画素の液晶素子の印加電圧を指定する入力表示データを補正した表示データに基づいて、前記画素を駆動する駆動回路とを有する電気光学装置の表示を制御する表示制御方法であって、
前記入力表示データで指定される印加電圧の差が閾値以上となる、第１画素と、当該第１画素よりも前記印加電圧が大きい第２画素との境界を検出する境界検出ステップと、
前記境界検出ステップで検出された境界に接する前記第１画素と前記第２画素との前記液晶素子に対する印加電圧の差を小さくするように、当該第１画素及び当該第２画素の少なくとも一方を対象として、前記入力表示データを補正する補正ステップであって、前記第１画素の前記印加電圧が所定電圧以下である場合、当該所定電圧を上回る場合に比べて、前記対象の画素の前記印加電圧の変化を小さくする補正ステップと
を有することを特徴とする表示制御方法。
【請求項７】
それぞれが液晶素子を有する複数の画素と、
各画素の液晶素子の印加電圧を指定する入力表示データを補正した表示データに基づいて、前記画素を駆動する駆動回路と、
前記入力表示データで指定される印加電圧の差が閾値以上となる、第１画素と、当該第１画素よりも前記印加電圧が大きい第２画素との境界を検出する境界検出部と、
前記境界検出部により検出された境界に接する前記第１画素と前記第２画素との前記液晶素子に対する印加電圧の差を小さくするように、当該第１画素及び当該第２画素の少なくとも一方を対象として、前記入力表示データを補正する補正部であって、前記第１画素の前記印加電圧が所定電圧以下である場合、当該所定電圧を上回る場合に比べて、前記対象の画素の前記印加電圧の変化を小さくする補正部と
を備えることを特徴とする電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を表示部に有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスクリネーションの発生を抑える技術に関する。
【背景技術】
【０００２】
液晶パネルにおいては、隣り合う画素間の電位差に起因して、画素電極から対向電極に（又は、その逆方向）に向かうべき電界が隣り合う画素電極の方向に向かう横電界が発生し、液晶分子が所期の配向方向とは異なる方向に配向する、ディスクリネーションが発生することがある。ディスクリネーションの発生は、液晶パネルの表示品位を低下させる原因となる。特許文献１から特許文献５は、ディスクリネーションの発生を抑えるための技術を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５４１７号公報
【特許文献２】特開２００９−１０４０５３号公報
【特許文献３】特開２００９−１０４０５５号公報
【特許文献４】特開２００９−２３７３６６号公報
【特許文献５】特開２００９−２３７５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、横電界が強くなる画素間の印加電圧の差を小さくするように、これらのうちの一方又は両方の画素の表示データを補正すれば、横電界が弱くなってディスクリネーションの発生を抑えられる。しかしながら、この画素間の電位差を小さくするために印加電圧の変化を大きくしてしまうと、この電圧変化に伴う表示内容の変化がユーザーに視認されやすくなり、表示背反の発生という別の問題が生じることがある。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、ディスクリネーションの発生を抑えるための補正を原因とした表示背反の発生を抑えることである。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る電気光学装置の表示制御回路にあっては、それぞれが液晶素子を有する複数の画素と、各画素の液晶素子の印加電圧を指定する入力表示データを補正した表示データに基づいて、前記画素を駆動する駆動回路とを有する電気光学装置の表示を制御する表示制御回路であって、前記入力表示データで指定される印加電圧の差が閾値以上となる、第１画素と、当該第１画素よりも前記印加電圧が大きい第２画素との境界を検出する境界検出部と、前記境界検出部により検出された境界に接する前記第１画素と前記第２画素との前記液晶素子に対する印加電圧の差を小さくするように、当該第１画素及び当該第２画素の少なくとも一方を対象として、前記入力表示データを補正する補正部であって、前記第１画素の前記印加電圧が所定電圧以下である場合、当該所定電圧を上回る場合に比べて、前記対象の画素の前記印加電圧の変化を小さくする補正部とを備えることを特徴とする。液晶素子の印加電圧は、例えば、電気光学装置における画素電極に印加された電圧とコモン電極に印加された電圧との差に相当する。すなわち、ノーマリーブラックモードの液晶素子であれば、印加電圧が大きくなるほど透過率又は反射率が高くなり、ノーマリーホワイトモードの液晶素子であれば、印加電圧が大きくなるほど透過率又は反射率が低くなる。
本発明によれば、ディスクリネーションの発生を抑えるための補正を原因として生じる表示背反の発生を抑えることができる。
【０００６】
本発明において、前記所定電圧は、前記液晶素子の印加電圧と、当該液晶素子の透過率又は反射率との関係を表した曲線の変曲点に相当する前記印加電圧であってもよい。
本発明によれば、液晶素子の印加電圧と、当該液晶素子の透過率又は反射率との関係を表した曲線の変曲点を指標として、ディスクリネーションの発生がユーザーに知覚されにくい画素の補正による表示背反の発生を抑えることができる。
【０００７】
本発明において、前記補正部は、前記第１画素の前記印加電圧が前記所定電圧以下である場合、前記対象の画素の前記印加電圧を変化させないようにしてもよい。
本発明によれば、ディスクリネーションの発生がユーザーに知覚されにくい画素を補正することによる表示背反の発生を抑えることができる。
【０００８】
本発明において、前記補正部は、前記第１画素と前記第２画素との前記印加電圧の差が大きいほど、補正による前記印加電圧の変化を大きくするようにしてもよい。
本発明によれば、ディスクリネーションの発生のしやすさに応じた度合いで入力表示データを補正することができる。
【０００９】
本発明において、前記補正部は、補正による前記印加電圧の変化が決められた大きさを超えないようにしてもよい。
本発明によれば、補正による印加電圧の変化が大きくなり過ぎることを原因とする表示背反の発生を抑えることができる。
なお、本発明は、表示制御回路のほか、表示制御方法、電気光学装置、電気光学装置を含む電子機器としても概念することが可能である。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る電気光学装置の全体構成を示すブロック図。
【図２】同実施形態に係る液晶パネルの構成を示す図。
【図３】同実施形態に係る液晶パネルの等価回路を示す図。
【図４】ノーマリーブラックモードにおけるＶ−Ｔ特性を示す図。
【図５】ディスクリネーション発生領域の説明図。
【図６】同実施形態に係る補正処理の説明図。
【図７】同実施形態に係る補正処理の説明図。
【図８】第２実施形態に係る電気光学装置の全体構成を示すブロック図。
【図９】同実施形態に係る補正処理の説明図。
【図１０】ノーマリーホワイトモードにおけるＶ−Ｔ特性を示す図。
【図１１】変形例１に係る補正処理の説明図。
【図１２】変形例１に係る補正処理の説明図。
【図１３】変形例２に係る補正処理の説明図。
【図１４】変形例３に係る補正処理の説明図。
【図１５】変形例３に係る補正処理の説明図。
【図１６】変形例９に係るプロジェクターの構成を示す平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
［第１実施形態］
図１は、第１実施形態に係る電気光学装置の全体構成を示すブロック図である。
図１に示すように、電気光学装置１の構成は、タイミング制御回路１０と、液晶パネル１００と、表示制御回路２０とに大別される。
タイミング制御回路１０は、各種の制御信号を生成して、図示せぬ上位装置から与えられる同期信号Ｓyncに同期して電気光学装置１の各部を制御する。
表示制御回路２０は、電気光学装置１の表示を制御する。表示制御回路２０には、同期信号Ｓyncに同期して外部装置から入力表示データＤa-inが入力される。
入力表示データＤa-inは、液晶パネル１００が有する複数画素（後述する、表示領域１０１）の各画素の階調レベルを指定するデジタルデータである。階調レベルは、画素の明るさのレベルを規定するパラメーターである。ここでは、入力表示データＤa-inを８ビットとして、画素で表現すべき階調レベルを、十進値で最も暗い「０」から最も明るい「２５５」までの「１」刻みで２５６階調を指定している。
入力表示データＤa-inは、同期信号Ｓyncに含まれる垂直走査信号、水平走査信号及びドットクロック信号（いずれも図示省略）に従った走査の順番で供給される。表示制御回路２０は、入力表示データＤa-inを処理して表示データＤa-outを液晶パネル１００に出力する。
液晶パネル１００は、例えば、各画素をトランジスターなどのスイッチング素子により駆動するアクティブ・マトリクス型の表示装置（表示部）である。液晶パネル１００は、表示制御回路２０から供給される表示データＤa-outに基づいて画像を表示する。
なお、入力表示データＤa-inは液晶パネル１００の各画素（後述する画素１１０）の階調レベルを指定するものであるが、階調レベルに応じて液晶素子の印加電圧が定まるので、入力表示データＤa-inは液晶素子の印加電圧を指定するものといって差し支えない。
【００１２】
図２は、液晶パネル１００の構成を示す図である。
図２に示すように、液晶パネル１００のうち画像が表示される表示領域１０１では、１、２、３、…、７６８行の走査線１１２が、一方向（図中横方向）に延在するように設けられる。また、表示領域１０１では、１、２、３、…、１０２４列のデータ線１１４が、走査線１１２に直交する方向（図中縦方向）に延在するように設けられる。各データ線１１４と各走査線１１２とは互いに電気的に絶縁を保つように設けられる。そして、これら７６８行の走査線１１２と１０２４列のデータ線１１４との交点のそれぞれに対応して、画素１１０がそれぞれ設けられる。したがって、この実施形態では、表示領域１０１において、画素１１０が縦７６８行×横１０２４列でマトリクス状に配列される。
【００１３】
表示領域１０１の周辺には、走査線駆動回路１３０とデータ線駆動回路１４０とが配置される。
走査線駆動回路１３０は、タイミング制御回路１０から供給される選択信号Ｙctrによって指定される走査線１１２を選択する。走査線駆動回路１３０は、選択した走査線１１２に対する走査信号を選択電圧に相当するＨレベルとする一方、他の走査線１１２に対する走査信号を非選択電圧に相当するＬレベルとする。図２において、１、２、３、…、７６８行目の走査線１１２に供給される走査信号をそれぞれＧ1、Ｇ2、Ｇ3、…、Ｇ768と表記している。
データ線駆動回路１４０は、表示データＤa-outに基づいて、いわゆる電圧変調方式で画素１１０を駆動するものである。具体的には、データ線駆動回路１４０は、タイミング制御回路１０から供給される選択信号Ｘctrに従って１〜１０２４列目のデータ線１１４に、それぞれ表示データＤa-outに応じた大きさの電圧のデータ信号を供給する。
なお、フレームとは、液晶パネル１００を駆動することによって、画像の１コマ分を表示させるのに要する期間をいう。その期間は、例えば同期信号Ｓyncに含まれる垂直走査信号の周波数が６０Ｈｚであれば、その逆数である１６．７ミリ秒である。
以上の構成を有する走査線駆動回路１３０及びデータ線駆動回路１４０の協働により、電気光学装置１における駆動回路が実現される。
画素１１０は、画素電極とコモン電極とで液晶を挟持した液晶素子を有し、走査線１１２が選択されたときに、データ線１１４に供給されたデータ信号が画素電極に印加されるものである。
【００１４】
図３は、液晶パネル１００の等価回路を示す図である。
図３に示すように、液晶パネル１００は、走査線１１２とデータ線１１４との交差に対応して、画素電極１１８とコモン電極１０８とで液晶１０５を挟持した液晶素子１２０が配列した構成である。液晶パネル１００における等価回路では、液晶素子１２０に対して並列に補助容量（蓄積容量）１２５が設けられる。補助容量１２５は、一端が画素電極１１８に接続され、他端が容量線１１５に共通接続される。容量線１１５は時間的に一定の電圧に保たれている。
ここで、走査線１１２がＨレベルになると、その走査線にゲート電極が接続されたＴＦＴ１１６がオンとなり、画素電極１１８がデータ線１１４に接続される。このため、走査線１１２がＨレベルであるときに、データ線１１４に階調に応じた大きさの電圧のデータ信号が供給されると、そのデータ信号は、オンしたＴＦＴ１１６を介して画素電極１１８に供給される。走査線１１２がＬレベルになると、ＴＦＴ１１６はオフするが、画素電極１１８に印加された電圧は、液晶素子１２０の容量性及び補助容量１２５によって保持される。
液晶素子１２０では、画素電極１１８及びコモン電極１０８によって生じる電界に応じて液晶１０５の分子配向状態が変化する。このため、液晶素子１２０は、透過型であれば、印加・保持電圧に応じた透過率となる。液晶パネル１００では、液晶素子１２０ごとに透過率が変化するので、画素１１０の各々が液晶素子１２０を有する。
本実施形態においては、液晶１０５をＶＡ（Vertical Alignment）方式として、液晶素子１２０が電圧無印加時において黒状態となるノーマリーブラックモードである。
【００１５】
図４は、ノーマリーブラックモードの液晶素子１２０における印加電圧と透過率との関係を表した曲線（以下、「Ｖ−Ｔ特性」という。）を表すグラフである。図４に示すグラフにおいて、横軸が液晶素子１２０の印加電圧の大きさに対応し、縦軸が液晶素子１２０の透過率（具体的には、相対透過率）の大きさに対応している。液晶素子１２０を表示データＤa-outで指定された階調レベルに応じた透過率とさせるには、その階調レベルに応じた大きさの電圧が液晶素子１２０に印加されればよい。ノーマリーブラックモードでは、階調レベルが高い場合ほど、液晶素子１２０に印加されるべき電圧が大きくなる。
【００１６】
なお、液晶１０５の劣化を防止するために、画素容量を交流駆動することが原則であるが、液晶素子１２０を交流駆動する場合に、ある階調レベルを表現するように画素を駆動する際に、振幅中心電圧に対して高位側とする正極性と、振幅中心電圧に対して低位側とする負極性との２種類が必要となる。一方、階調レベルが「０」である最小階調を表現する際に、液晶素子１２０に電圧を印加しないのであれば、コモン電極１０８に印加される電圧ＬＣcomの１種類であり、極性に無関係であるが、印加電圧をゼロ近傍とするのであれば、振幅中心電圧に対して正極性と、負極性との２種類が必要となる。
なお、実施形態の電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を電圧ゼロの基準とする。液晶素子１２０の印加電圧は、コモン電極１０８の電圧ＬＣcomと画素電極１１８との電位差である。液晶素子１２０に階調レベルに応じた電圧を保持させる際、書込極性が正極性の場合には、コモン電極１０８の電圧ＬＣcomよりも画素電極１１８の電位が高くなり、書込極性が負極性の場合には、コモン電極１０８の電圧ＬＣcomよりも画素電極１１８の電位が低くなる。
【００１７】
ところで、液晶素子１２０に対する印加電圧の差が閾値以上となる画素が隣り合ったとき、この印加電圧の差に起因して横電界が強くなり、ディスクリネーションが発生することがある。これらの画素のうち、低電位側の画素（第１画素）は、最小階調付近の黒状態又は黒状態に近い状態を示す場合もあれば、中間階調付近の比較的明るい状態を示す場合もある。一方、高電位側の画素（第２画素）は、中間階調付近の明るさの状態を示す場合もあれば、最大階調付近の白状態又は白状態に近い状態を示す場合もある。
このように、ディスクリネーションは隣り合う画素間の電位差に起因して発生するが、その発生領域周辺の明るさは様々である。
【００１８】
図５は、ディスクリネーション発生領域を説明する図である。
図５（ａ）に示すように、黒状態の（又は黒状態に近い）画素１１０ａと、白状態の（又は白状態に近い）画素１１０ｂとが隣り合ったとき、本来、各画素は均一の透過率となるべきである。しかしながら、横電界に起因するディスクリネーションが、画素１１０ａと画素１１０ｂとの境界付近に発生するので、実際には、図５（ｂ）に示すように画素１１０ａ及び画素１１０ｂは駆動される。すなわち、高電位側の画素１１０ｂのうち、画素１１０ａと画素１１０ｂとの境界側の一部の領域が、ディスクリネーション発生領域となる。ＶＡ方式の液晶１０５では、ディスクリネーション発生領域は、黒状態又は黒状態に近い状態になる。よって、画素１１０ａが黒状態又は黒状態に近く暗い場合には、画素１１０ａと、ディスクリネーション発生領域とが連続した領域（つまり、地続き）を構成しているように見えるので、ディスクリネーション発生領域はユーザーに知覚されにくい。
【００１９】
一方で、低電位側の画素１１０ａが比較的明るい場合、図５（ｃ）に示すように画素１１０は駆動される。この場合も、ディスクリネーション発生領域は黒状態又は黒状態に近い状態になるが、画素１１０ａは比較的明るく、画素１１０ｂはそれよりも更に明るい。この場合、ディスクリネーション発生領域は、画素１１０ａと画素１１０ｂとの境界付近の領域で局所的に暗くなる領域となり、その存在がユーザーに知覚されやすい。
【００２０】
以上のように、低電位側の画素の明るさによってディスクリネーション発生領域の目立ちやすさが異なる。そこで、発明者は、低電位側の画素１１０の明るさのレベルが一定レベル以下（すなわち、液晶素子１２０の印加電圧が所定電圧以下）であり、ディスクリネーションによる表示品位の低下が目立ちにくい画素については、ディスクリネーションの発生を抑えるための補正をしないようにすることで、その補正を原因とする表示背反の発生を抑えることができる、と考えた。
【００２１】
さて、発明者は、この補正の有無の基準となる画素１１０の明るさのレベルを、Ｖ−Ｔ特性の変曲点に相当するレベルとすればよい、と考えた。図４に示すように、Ｖ−Ｔ特性の変曲点Ｃに相当する液晶素子１２０の印加電圧を「Ｖｃ」とし、この印加電圧を指定する表示データの階調レベルを「ｃ０」とする。図４を見て分かるように、Ｖ−Ｔ特性は、電圧Ｖｃ以下の電圧範囲では下に凸の曲線となり、電圧Ｖｃを上回る電圧範囲では上に凸の曲線となる。階調レベルがｃ０以下で、液晶素子１２０の印加電圧が電圧Ｖｃ以下である画素１１０は、比較的暗い階調を表現する。そこで、Ｖ−Ｔ特性の変曲点Ｃを指標として、液晶素子１２０の印加電圧が電圧Ｖｃ以下である場合にディスクリネーションの発生を抑えるための補正をしなければ、液晶パネル１００の表示品位の低下の原因となるディスクリネーション発生領域に絞ってその補正を行うことができる。
なお、Ｖ−Ｔ特性の変曲点Ｃに相当する電圧Ｖｃは、例えば、電気光学装置１の検査段階や調整段階等において測定される。電気光学装置１では、その測定結果に応じた電圧Ｖｃを採用して、ディスクリネーションの発生を抑えるための補正を行う。
【００２２】
次に、表示制御回路２０の構成について図１を参照しつつ説明する。
表示制御回路２０は、フレームメモリー２１と、境界検出部２２と、階調差算出部２３と、補正パラメーター算出部２４と、補正部２５とを備える。
フレームメモリー２１は、表示領域１０１に対応して縦７６８行×横１０２４列の画素配列に対応した記憶領域を有し、１コマ（１フレーム分）の入力表示データＤa-inを記憶する。各記憶領域は、それぞれに対応する画素１１０の階調レベルを指定する入力表示データＤa-inを記憶する。
なお、入力表示データＤa-inは、外部装置から供給されてフレームメモリー２１の記憶領域に書き込まれる。また、フレームメモリー２１における入力表示データＤa-inの記憶、及びフレームメモリー２１からの表示データＤa-dの読み出しは、例えば、タイミング制御回路１０の制御の下で、液晶パネル１００における駆動タイミングに応じて図示せぬメモリーコントローラーにより行われる。入力表示データＤa-inと表示データＤa-dとは、実質的に同じ表示内容を表すが、これらは、フレームメモリー２１に記憶させられるものであるか、フレームメモリー２１から読み出されるものであるかという点で区別される。
【００２３】
境界検出部２２は、フレームメモリー２１から読み出された表示データＤa-dを解析して、入力表示データＤa-inで指定される印加電圧の差が閾値以上となる、低電位側の画素（第１画素）と高電位側の画素（第２画素）との境界を検出する（境界検出ステップ）。具体的には、境界検出部２２は、表示データＤa-dに基づいて、隣り合う２つの画素間の階調レベルの差が閾値以上となる境界を検出する。境界検出部２２は、境界を検出したときは、出力信号のフラグＱを“１”とし、それ以外のときは、出力信号のフラグＱを“０”とする。
なお、以下の説明では、境界検出部２２で検出された境界に接する低電位側の画素の印加電圧を「Ｖａ」として、そのときの階調レベルを「ａ」と表し、当該境界に接する高電位側の画素の印加電圧を「Ｖｂ」として、そのときの階調レベルを「ｂ」と表す。また、境界検出部２２は、複数行の入力表示データＤa-inを参照しないと、表示すべき画像における境界を検出することができない。この参照を可能とするために、表示制御回路２０においてフレームメモリー２１が設けられている。また、各画素に隣り合う画素は、一の画素からみて辺どうしが対向する画素のことである。よって、画像領域端部に位置する画素を除いて、ひとつの画素に４つの画素が隣り合っている。また、ディスクリネーションの発生の条件となる、隣り合う画素間の印加電圧（階調差）に対する閾値については、例えば試験的に算出された値が表示制御回路２０に対して設定される。
【００２４】
階調差算出部２３は、フレームメモリー２１から読み出された表示データＤa-dに基づいて、境界検出部２２により検出された境界に接する２つの画素の階調差Δｃを算出する。ここでは、階調差算出部２３は、高階調側の画素の階調レベルから、低階調側の画素の階調レベルを減じて階調差Δｃを算出する。
なお、階調差Δｃは、画素間の印加電圧の差に対応している。よって、階調差Δｃが大きいほど、画素間の液晶素子１２０に対する印加電圧の差も大きい。
【００２５】
補正パラメーター算出部２４は、第１補正係数α１及び第２補正係数β１を記憶するメモリーを有し、階調差算出部２３により算出された階調差Δｃに補正係数を作用させて、補正パラメーターΔＲＥＶａ１，ΔＲＥＶｂ１を算出する。ここでは、第１補正係数α１＜第２補正係数β１という関係を満たし、例えば、α１＝０．２、β１＝０．５である。補正パラメーター算出部２４は、階調差算出部２３で算出された階調差Δｃに第１補正係数αを乗じて、補正パラメーターΔＲＥＶａ１を算出する。例えば、階調差Δｃが「５０」であれば、補正パラメーターΔＲＥＶａ１＝５０×０．２＝１０である。また、補正パラメーター算出部２４は、階調差Δｃに第２補正係数βを乗じて補正パラメーターΔＲＥＶｂ１を算出する。例えば、階調差Δｃが「５０」であれば、補正パラメーターΔＲＥＶｂ１＝５０×０．５＝２５である。
なお、第１補正係数α１＜第２補正係数β１という関係を満たすので、同一の階調差Δｃを用いて算出される補正パラメーターΔＲＥＶａ１，ΔＲＥＶｂ１は、必ず、ΔＲＥＶａ１＜ΔＲＥＶｂ１という関係を満たす。また、階調差Δｃが大きいほど、補正パラメーターΔＲＥＶａ１，ΔＲＥＶｂ１は大きくなる。
【００２６】
補正部２５は、表示データＤa-dに補正処理を施し、表示データＤa-outを液晶パネル１００に出力する（補正ステップ）。補正部２５は、境界検出部２２の出力信号のフラグが“１”の場合に、低電位側の画素の印加電圧が電圧Ｖｃ以下（つまり、階調レベルがｃ０以下）であるときは、境界検出部２２により検出された境界に接する２つの画素の印加電圧の差（階調レベルの差）を小さくするように、表示データＤa-dを補正する。ここでは、補正部２５は、フレームメモリー２１から読み出された表示データＤa-dに基づいて、低電位側の画素の階調レベルａに、補正パラメーターΔＲＥＶａ１を加算して、当該画素の補正後の階調レベルａ１とする。また、補正部２５は、表示データＤa-dに基づいて、高電位側の画素の階調レベルｂから、補正パラメーターΔＲＥＶｂ１を減じて、当該画素の補正後の階調レベルｂ１とする。
一方、補正部２５は、境界検出部２２の出力信号のフラグが“１”の場合で、低電位側の画素の印加電圧が電圧Ｖｃを上回る（つまり、階調レベルがｃ０を上回る）とき、及び、境界検出部２２の出力信号のフラグが“０”の場合は、フレームメモリー２１から読み出された表示データＤa-dを、表示データＤa-outとして液晶パネル１００に出力する。
なお、表示データＤa-dと入力表示データＤa-inとは実質的に同じ表示内容を表すので、補正部２５は入力表示データＤa-inに補正処理を施していることに等しい。
続いて、補正部２５による補正処理の具体例について説明する。
【００２７】
図６，７は、補正部２５の補正処理の具体例を説明する図である。図６は、低電位側の画素の印加電圧が電圧Ｖｃを上回る場合の、一方向に並ぶ６つの画素と各画素の印加電圧との対応関係を示す（ここでは、正極性書込である場合とする。）。図７は、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合の、同対応関係を示す。図６（ａ），図７（ａ）は、それぞれ補正処理前の対応関係を示す図である。図６（ｂ），図７（ｂ）は、それぞれ補正処理後の対応関係を示す図である。
図６（ａ）に示すように、低電位側の階調レベルａの画素と、高電位側の階調レベルｂの画素との電位差が閾値以上である場合、液晶パネル１００において横電界の影響を受けやすくなる。よって、これらの画素の境界部分付近がディスクリネーション発生領域となる。一方、負極性である場合、電圧Ｖcnt（ほぼ電圧ＬＣcomに等しい）を基準にして対称となり、電位の大小関係が逆転するが、電位差が大きいことに変わりはないので、やはりこれらの画素の境界部分付近がディスクリネーション発生領域となる。
【００２８】
一方、図６（ｂ）に示すように、低電位側の画素の印加電圧がＶｃを上回る場合、補正部２５による補正処理後の表示データＤa-outは、低電位側の画素の印加電圧を補正前からΔＶａ１だけ高くしたＶａ１を指定し、高電位側の画素を補正前からΔＶｂ１だけ低くしたＶｂ１を指定する。このような境界部分付近は、補正処理が行われない場合に比べて、両画素間の電位差が小さくなっているので、ディスクリネーション発生領域とならない。
以上のように、補正部２５は、ディスクリネーションの発生による表示品位の低下がユーザーに知覚されやすい箇所では、補正処理前よりも隣り合う画素間の電位差が小さくなるように、表示データＤa-dを補正する。これにより、横電界の発生領域が複数に分散し、強い横電界が発生する部分が現れなくなる。この結果、ディスクリネーション発生領域が出現しなくなる。
【００２９】
図７（ａ），（ｂ）に示すように、低電位側の画素の印加電圧がＶｃ以下の場合、境界検出部２２により境界が検出された場合であっても、補正前後で表示データの内容は同じである。図５を用いて説明したように、この場合、低電位側の画素と、高電位側の画素に出現するディスクリネーション発生領域とが、連続した領域を構成するように見えるので、ディスクリネーションの発生による表示品位の低下はユーザーに視認されにくい。
【００３０】
以上説明したように、第１実施形態の表示制御回路２０は、液晶素子１２０に対する印加電圧の差が閾値以上となる画素が隣り合い、かつ、低電位側の画素の印加電圧が、Ｖ−Ｔ特性の変曲点Ｃに相当する印加電圧Ｖｃ以下である場合、ディスクリネーションの発生を抑えるために入力表示データＤa-inを変更する補正を行わない。この場合、表示制御回路２０が入力表示データＤa-inを補正しなくても、ディスクリネーション発生領域はユーザーに知覚されにくいので、ディスクリネーションによる表示品位の低下を抑えつつ、この補正による表示背反の発生を抑えることができる。
【００３１】
また、本実施形態の表示制御回路２０は、隣り合う２つの画素の入力表示データＤa-inにおける階調差Δｃ（つまり、印加電圧の差）が大きいほど、階調レベルの変化を大きくする（つまり、印加電圧の変化を大きくする）。階調差Δｃが比較的小さい場合には、ディスクリネーションが発生しにくいので、表示制御回路２０は、入力表示データＤa-inの変化をなるべく抑えるように補正処理を施すことで、表示背反がより発生しにくくなるようにしている。反対に、階調差Δｃが比較的大きい場合には、ディスクリネーションが発生しやすいので、表示制御回路２０は、入力表示データＤa-inの変化が大きくなることを許容してでも、横電界を弱くするように補正処理を施す。このように、表示制御回路２０によれば、ディスクリネーションの発生のしやすさに応じた度合いで入力表示データＤa-inを補正することができる。
【００３２】
更に、補正部２５は、境界検出部２２により境界が検出された場合であっても、低電位側の画素の印加電圧が電圧Ｖｃ以下のときは、入力表示データＤa-inを補正しない。これにより、表示制御回路２０が、隣り合う画素間の印加電圧の差が閾値以上である場合に一律に補正する場合に比べて、表示制御回路２０における消費電力量を低減させることができる。
【００３３】
また、本実施形態の表示制御回路２０は、隣り合う２つの画素の電位差が小さくなるように補正処理を行うことで、これらの画素間の寄生容量に起因する書込電圧に対する階調表現のずれを抑制できる。また、一般に、液晶素子のプレチルト角を大きくするとディスクリネーションが発生しやすくなるが、本実施形態によればディスクリネーションが発生しにくいので、プレチルト角を小さくするように液晶パネル１００を構成して、コントラスト比を向上させることも可能である。また、画素電極１１８とコモン電極１０８との間のセルギャップを大きくするとディスクリネーションが発生しやすくなるが、本実施形態によればディスクリネーションが発生しにくいので、液晶パネル１００のセルギャップを大きくして、透過率の向上やコントラスト比の向上、耐光性寿命の向上などの効果も奏する。
【００３４】
［第２実施形態］
次に、本発明の第２実施形態を説明する。
上述した第１実施形態では、表示制御回路２０は、隣り合う２つの画素の印加電圧の電位差が閾値以上であっても、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合は、ディスクリネーションの発生を抑えるための補正をしなかった。これに対し、本実施形態の表示制御回路２０は、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合も、ディスクリネーションの発生を抑えるための補正を行う点で、上述した第１実施形態と相違する。
なお、本実施形態の電気光学装置１では、上述した第１実施形態の構成と大部分において共通する。また、以下の説明で、上述した第１実施形態と同じ符号を付した構成要素は、上述した第１実施形態と同等に機能するから、以下では相違点を主に説明する。
【００３５】
図８は、第２実施形態に係る電気光学装置１の全体構成を示すブロック図である。
この実施形態の電気光学装置１の表示制御回路２０は、補正パラメーター算出部２４及び補正部２５の構成及び動作が上述した第１実施形態と相違する。
補正パラメーター算出部２４は、第１補正係数α１，α２、及び第２補正係数β１，β２を記憶するメモリーを有し、境界検出部２２で境界が検出されたとき、階調差算出部２３により算出された階調差Δｃに補正係数を作用させて、補正パラメーターを算出する。具体的には、補正パラメーター算出部２４は、境界検出部２２の出力信号のフラグが“１”の場合に、低電位側の画素の印加電圧が電圧Ｖｃを上回るとき（階調レベルがｃ０を上回るとき）には、補正パラメーターΔＲＥＶａ１及びΔＲＥＶｂ１を算出し、低電位側の画素の印加電圧が電圧Ｖｃ以下のとき（階調レベルがｃ０以下のとき）には、補正パラメーターΔＲＥＶａ２及びΔＲＥＶｂ２を算出する。ここでは、α１＞α２、β１＞β２という関係を満たす。補正パラメーター算出部２４は、階調差算出部２３で算出された階調差Δｃに補正係数を乗じて、補正パラメーターを算出する。
なお、α１＞α２という関係を満たすので、同一の階調差Δｃを用いて算出される補正パラメーターΔＲＥＶａ１，ΔＲＥＶａ２は、必ず、ΔＲＥＶａ１＞ΔＲＥＶａ２という関係を満たす。また、β１＞β２という関係を満たすので、同一の階調差Δｃを用いて算出される補正パラメーターΔＲＥＶｂ１，ΔＲＥＶｂ２は、必ず、ΔＲＥＶｂ１＞ΔＲＥＶｂ２という関係を満たす。
【００３６】
補正部２５は、境界検出部２２により検出された境界に接する２つ画素間の印加電圧の差（すなわち、階調レベルの差）を小さくするように、補正パラメーター算出部２４により算出された補正パラメーターを用いて、表示データＤa-dを補正する。具体的には、補正部２５は、表示データＤa-dに基づいて、低電位側の画素の階調レベルａに、補正パラメーターΔＲＥＶａ１又はΔＲＥＶａ２を加算して、補正後の階調レベルをａ１又はａ２とする。また、補正部２５は、高電位側の画素の階調レベルｂから、補正パラメーターΔＲＥＶｂ１又はΔＲＥＶｂ２を減じて、補正後の階調レベルをｂ１又はｂ２とする。
【００３７】
図９は、補正部２５の補正処理の具体例を説明する図である。ここでも、一方向に並ぶ６つの画素と各画素の印加電圧との対応関係を示す（ここでは、正極性書込である場合とする。）。図９（ａ）は、補正処理前が図６（ａ）に示す場合のように、低電位側の画素の印加電圧が電圧Ｖｃを上回るときの対応関係を示す図である。図９（ｂ）は、補正処理前が図７（ａ）に示す場合のように、低電位側の画素の印加電圧が電圧Ｖｃ以下のときの対応関係を示す図である。
図９（ａ）に示すように、低電位側の画素の印加電圧が電圧Ｖｃを上回るとき、補正部２５は、第１実施形態と同じ補正処理を行う。一方、図９（ｂ）に示すように、低電位側の画素の印加電圧が電圧Ｖｃ以下のとき、補正部２５は、補正パラメーターを用いて表示データＤa-dを補正する。ただし、この場合の補正による画素の印加電圧の変化が、低電位側の画素の印加電圧がＶｃを上回る場合に比べて小さくなるようにしている。具体的には、補正部２５は、低電位側の画素の印加電圧を補正処理前よりもΔＶａ２だけ高くして、Ｖａ２とする。また、補正部２５は、高電位側の画素の印加電圧が補正処理前よりもΔＶｂ２だけ低くして、Ｖｂ２とする。ただし、ΔＶａ２＜ΔＶａ１、ΔＶｂ２＜ΔＶｂ１であるから、Ｖａ２＜Ｖａ１、且つ、Ｖｂ２＞Ｖｂ１という関係を満たす。
【００３８】
以上説明した第２実施形態の表示制御回路２０は、境界に接する低電位側の画素の印加電圧が、Ｖ−Ｔ特性の変曲点Ｃに相当する電圧Ｖｃ以下の場合にも、入力表示データＤa-inを変更するように補正する。これにより、表示制御回路２０が当該画素について補正処理を行わない場合に比べて、ディスクリネーションの発生を抑える効果を大きくすることができる。一方で、この実施形態の表示制御回路２０を採用すれば、上述した第１実施形態の構成よりも入力表示データＤa-inが補正される画素が増えるものの、電圧Ｖｃを上回る場合よりも、補正による印加電圧の変化を抑えるようにしているので、印加電圧に関わらず均一に補正する場合に比べて、表示背反の発生を抑えられる。
これ以外にも、本実施形態の電気光学装置１によれば、上述した第１実施形態と同等の効果を奏する。
【００３９】
［変形例］
本発明は、上述した実施形態と異なる形態で実施することが可能である。本発明は、例えば、以下のような形態で実施することも可能である。また、以下に示す変形例は、各々を適宜に組み合わせてもよい。
［変形例１］
上述した各実施形態では、液晶１０５をＶＡ液晶として、液晶素子１２０を電圧無印加時において黒状態となるノーマリーブラックモードとしていたが、液晶１０５をＴＮ（Twisted Nematic）液晶として、液晶素子１２０を電圧無印加時において白状態となるノーマリーホワイトモードとしてもよい。この実施形態においても、入力表示データＤa-inは、液晶パネル１００における各画素の階調レベルを指定するデジタルデータであるが、画素で表現すべき階調レベルを十進値で最も明るい「０」から最も暗い「２５５」まで、「１」刻みで２５６階調を指定している。
なお、本変形例の電気光学装置１では、ノーマリーブラックモードかノーマリーホワイトモードであるかという点で、上述した第１，２実施形態と構成が相違する部分があるが、大部分において共通する。また、以下の説明で、上述した第１，２実施形態と同じ符号を付した構成要素は、上述した第１，２実施形態と同等に機能するから、以下では相違点を主に説明する。
【００４０】
図１０は、ノーマリーホワイトモードの液晶素子１２０における印加電圧と透過率との関係（Ｖ−Ｔ特性）を表すグラフである。
図１０に示すＶ−Ｔ特性において、Ｖ−Ｔ特性上の点Ｃは、Ｖ−Ｔ特性の変曲点に相当する。変曲点Ｃに相当する液晶素子１２０の印加電圧を「Ｖｃ」とする。図１０を見て分かるように、Ｖ−Ｔ特性は、電圧Ｖｃ以下の電圧範囲では上に凸の曲線となり、電圧Ｖｃを上回る電圧範囲では下に凸の曲線となる。
ノーマリーホワイトモードの液晶素子１２０であっても、表示制御回路２０は、上述した各実施形態と同様、低電位側の画素（第１画素）の印加電圧がＶ−Ｔ特性の変曲点Ｃを上回るか否かで補正処理を異ならせる。ただし、ノーマリーホワイトモードの低電位側の画素とは、明るい側の画素のことである。ＴＮ方式の液晶１０５において、ディスクリネーション領域は、白状態又は白状態に近い状態となり、高電位側の画素（第２画素、暗い側の画素）に出現する。よって、低電位側（明るい側）の画素が白状態又は白状態に近い場合には、当該画素と、ディスクリネーション発生領域とが連続した領域を構成しているように見えるので、ディスクリネーション発生領域がユーザーに知覚されにくい。よって、ノーマリーホワイトモードの液晶素子１２０であっても、境界に接する低電位側の画素の印加電圧が電圧Ｖｃ以下である場合には、印加電圧がＶｃを上回る場合に比べて、ディスクリネーション発生領域がユーザーに知覚されにくい。
以上のような理由から、本変形例の補正部２５は、以下のようにして入力表示データＤa-inを補正する。
【００４１】
図１１，１２は、補正部２５の補正処理の具体例を説明する図である。図１１は、低電位側の画素の印加電圧が電圧Ｖｃを上回る場合の、一方向に並ぶ６つの画素と各画素の印加電圧との対応関係を示す（ここでは、正極性書込である場合とする。）。図１２は、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合の、同対応関係を示す。図１１（ａ），図１２（ｂ）は、それぞれ補正処理前の対応関係を示す図である。図１１（ｂ），図１２（ｂ）は、それぞれ補正処理後の対応関係を示す図である。
図１１に示すように、補正部２５は、表示データＤa-dで指定される階調レベルがｃ０を上回る（つまり、低電位側の画素の印加電圧がＶｃを上回る）場合、境界に接する高電位側の画素（第２画素）の階調レベルａからΔＲＥＶａ１を減じて、補正後の階調レベルａ１とし、低電位側の画素（第１画素）の階調レベルｂにΔＲＥＶｂ１を加算して、補正後の階調レベルｂ１とする。すなわち、低電位側の画素の印加電圧Ｖｂが電圧Ｖｃを上回るときは、高電位側の画素の印加電圧ＶａはΔＶａ１だけ低くなって、Ｖａ１となり、低電位側の画素の印加電圧はＶｂからΔＶｂ１だけ高くなって、Ｖｂ１となる。よって、ディスクリネーション発生領域は出現しなくなる。
【００４２】
一方、図１２（ａ）に示すように、補正部２５は、上述した第１実施形態の補正方法を採用した場合、表示データＤa-dで指定される階調レベルがｃ０以下のときは（つまり、低電位側の画素の印加電圧がＶｃ以下のときは）、表示データＤa-dを、表示データＤa-outとしてそのまま液晶パネル１００に出力する。上述した第２実施形態の補正方法を採用した場合、図１２（ｂ）に示すように、補正部２５は、低電位側の画素の階調レベルｂにΔＲＥＶｂ２を加算して、補正後の階調レベルｂ２とする。また、補正部２５は、高電位側の画素の階調レベルａからΔＲＥＶａ２を減じて、補正後の階調レベルａ２とする。すなわち、低電位側の画素の印加電圧はＶａからΔＶａ２だけ低くなってＶａ２となり、高電位側の画素の印加電圧はＶｂからΔＶｂ２だけ高くなってＶｂ２となる。ただし、ΔＶａ２＜ΔＶａ１、ΔＶｂ２＜ΔＶｂ１であるから、Ｖａ２＞Ｖａ１、且つ、Ｖｂ２＜Ｖｂ１という関係を満たす。
このように、ノーマリーホワイトモードの液晶素子１２０を液晶パネル１００に適用した電気光学装置１であっても、上述した第１、第２実施形態と同等の効果を奏する。
【００４３】
［変形例２］
上述した各実施形態では、補正部２５は、境界検出部２２により検出された境界に接する２つの画素が並ぶ方向に連続する、低電位側の画素と高電位側の画素との２画素を補正対象していたが、同方向に連続する３以上の画素を補正対象としてもよい。以下、ノーマリーブラックモードである場合の構成について詳細に説明する。
【００４４】
図１３は、本変形例の補正部２５の補正処理を説明する図である。ここでは、境界に接する低電位側の画素から当該境界の反対側へ連続する２画素、及び、当該境界に接する高電位側の画素から当該境界の反対側へ連続する２画素、という計４画素を補正対象としている。
図１３に示すように、低電位側の画素の印加電圧が電圧Ｖｃを上回るとき、低電位側の画素から高電位側の画素の方向に向かって、表示データＤa-dの階調レベルがａ１４，ａ１３，ｂ１３，ｂ１４となるように補正され、それぞれ印加電圧がＶａ１４，Ｖａ１３，Ｖｂ１３，Ｖｂ１４になったとする。一方、低電位側の画素の印加電圧が電圧Ｖｃ以下のとき、図１３において階調レベルａ１４，ａ１３で示した画素について、補正部２５は表示データＤa-dを補正しないか、又はそれよりも印加電圧の変化を小さくして表示データＤa-dを補正する。また、補正部２５は、図１３において階調レベルｂ１３，ｂ１４で示した画素について、補正部２５は表示データＤa-dを補正しないか、又はそれよりも印加電圧の変化を小さくして表示データＤa-dを補正する。
このような補正部２５の補正処理によれば、隣り合う画素間の印加電圧の差が上述した各実施形態よりも更に小さくなり、ディスクリネーションの発生をより確実に抑えることができる。
本変形例のような３以上の画素を補正対象とする構成は、ノーマリーホワイトモードの場合にも適用可能である。また、補正部２５が補正対象とする画素は、例えば、低電位側の１画素と、高電位側の２画素という計３画素としてもよく、低電位側の補正画素数と高電位側の補正画素数とが相違していてもよい。
【００４５】
また、上述した第２実施形態において、表示制御回路２０は、境界に接する低電位側の画素及び高電位側の画素の双方について、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合、電圧Ｖｃを上回る場合に比べて電圧変化を小さくするように、表示データＤa-dを補正していた。これに代えて、表示制御回路２０は、境界に接する低電位側の画素及び高電位側の画素の一方について、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合、電圧Ｖｃを上回る場合に比べて電圧変化を小さくするようにし、他方については、低電位側の画素の印加電圧に関わらず同一の電圧変化とするようにして、表示データＤa-dを補正してもよい。このような補正は、３以上の画素を補正対象とする構成にも適用可能である。
【００４６】
［変形例３］
上述した各実施形態では、補正部２５は、境界検出部２２により検出された境界に接する２つの画素の双方を補正対象としていたが、一方を補正対象としてもよい。この場合も、補正部２５は、低電位側の画素の印加電圧が電圧Ｖｃ以下の場合、電圧Ｖｃを上回る場合に比べて印加電圧の変化を小さくする。以下、ノーマリーブラックモードの場合の構成について説明する。
図１４は、本変形例の補正部２５の補正処理を説明する図である（低電位側の画素のみを補正対象）。図１４に示すように、補正部２５が低電位側の画素のみを補正対象とする場合、境界に接する低電位側の画素の印加電圧が電圧Ｖｃを上回るときは、低電位側の画素の階調レベルをａ１にするよう表示データＤa-dを補正する。一方、補正部２５は、境界に接する低電位側の画素の印加電圧が電圧Ｖｃ以下のときは、低電位側の画素の表示データＤa-dを補正しないか、又は印加電圧の変化を小さくして表示データＤa-dを補正する。
【００４７】
図１５は、本変形例の補正部２５の補正処理を説明する図である（高電位側の画素のみを補正対象）。図１５に示すように、補正部２５が高電位側の画素のみを補正対象とする場合、境界に接する低電位側の画素の印加電圧が電圧Ｖｃを上回るときは、境界に接する低電位側の画素の階調レベルをｂ１にするよう表示データＤa-dを補正する。一方、補正部２５は、境界に接する低電位側の画素の印加電圧が電圧Ｖｃ以下のときは、高電位側の画素の表示データＤa-dを補正しないか、又は印加電圧の変化を小さくして表示データＤa-dを補正する。
本変形例のような境界に接する１画素のみを補正対象とする構成は、ノーマリーホワイトモードの場合にも適用可能である。
【００４８】
［変形例４］
上述した各実施形態において、補正部２５は、境界に接する２つの画素の階調差Δｃ（印加電圧の差）が大きいほど、補正による印加電圧の変化を大きくするようにしていたが、階調差Δｃに関わらず、この変化を一定としてもよい。補正部２５が、少なくとも境界に接する画素間の印加電圧の差を小さくすれば、ディスクリネーションの発生と表示背反の発生との双方を抑制することができるからである。この構成であれば、表示制御回路２０において、階調差算出部２３及び補正パラメーター算出部２４に相当する構成を省略することができる。
また、階調差算出部２３が階調差Δｃを算出する構成に代えて、階調差の大小の指標となる情報を算出する構成としてもよい。
【００４９】
［変形例５］
上述した各実施形態において、補正部２５は、階調差Δｃ（印加電圧の差）が大きいほど、印加電圧の変化を大きくするように表示データＤa-dを補正していたが、補正による印加電圧の変化が決められた大きさを超えないようにするようにしてもよい。例えば、黒状態に近い画素と白状態に近い画素とが隣り合ったとき、補正パラメーターは相当大きくなることがあるが、補正による電圧変化が余りに大きいと、表示背反の発生が無視できない程度になる可能性もありうるからである。そこで、表示背反の発生を許容する程度の制限値を設け、補正部２５は、補正による電圧変化がこの制限値以下となるようにしてもよい。
【００５０】
［変形例６］
上述した各実施形態において、表示制御回路２０は、境界に接する低電位側の画素の印加電圧が電圧Ｖｃ以下の場合、印加電圧が電圧Ｖｃを上回る場合に比べて、補正対象の画素の印加電圧の変化を小さくするようにしていた。このように、上述した各実施形態の表示制御回路２０は、Ｖ−Ｔ特性の変曲点Ｃを指標として、ディスクリネーションの発生がユーザーに知覚されにくい画素の補正による、表示背反の発生を抑えるようにしていた。本発明は、Ｖ−Ｔ特性の変曲点Ｃ以外の点を指標としてもよい。例えば、表示制御回路２０は、Ｖ−Ｔ特性の変曲点Ｃよりも印加電圧が若干高い点を指標としてもよいし、変曲点Ｃよりも印加電圧が若干低い点を指標としてもよい。要するに、表示制御回路２０は、予め決められた電圧を指標として、画素の印加電圧がそれ以下か否かで補正処理を異ならせればよい。
【００５１】
［変形例７］
上述した各実施形態において、表示データは、画素の階調レベルを指定するものとしたが、例えば、液晶素子１２０の印加電圧を直接的に指定するものとしてもよいし、画素の輝度を指定するものであってもよい。
また、補正パラメーター算出部２４は上述した各実施形態と異なる演算式を用いて補正パラメーターを算出してもよいし、演算式を用いて算出する構成に代えて、ルックアップテーブルを参照して補正パラメーターを算出してもよい。
上述した各実施形態において、境界検出部２２は、それぞれが境界に接する低電位側の画素及び高電位側の画素の位置を示す位置情報を図示せぬメモリーに保存することで、当該境界を検出してもよい。この場合、補正部２５は、メモリーに保存された位置情報に従って境界に接する画素を特定し、特定した画素を対象とした補正処理を行う。
【００５２】
［変形例８］
上述した各実施形態において、表示領域１０１における画素スイッチング素子と同じＴＦＴとするのではなく、別体のＩＣチップを左右両側に実装する構成としてもよい。また、本実施形態の液晶素子１２０を反射型ではなく透過型としてもよいし、透過型と反射型とを組み合わせた半透過・半反射型としてもよい。図４，１０に示すグラフの縦軸を透過率に読み替えることもできるので、表示制御回路２０の表示制御により上述した各実施形態と同等の効果を奏する。
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしてもよいし、さらに、別の色を追加し、これらの４色以上の画素で１ドットを構成してもよい。
また、液晶パネル１００が備える走査線１１２やデータ線１１４の数はあくまで一例である。
【００５３】
［変形例９］
図１６は、本発明の電子機器の一実施形態に係るプロジェクターの構成を示す平面図である。次に、上述した各実施形態に係る電気光学装置を用いた電子機器の一例として、液晶パネル１００をライトバルブとして用いた投射型表示装置（プロジェクター）について説明する。
図１６に示すように、プロジェクター２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６及び２枚のダイクロイックミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３及び出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【００５４】
このプロジェクター２１００では、液晶パネル１００を含む電気光学装置が、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応して３組設けられる。ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂの構成は、上述した液晶パネル１００と同様である。Ｒ色、Ｇ色、Ｂ色のそれぞれの原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂがそれぞれ駆動される構成となっている。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色及びＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各原色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
【００５５】
なお、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。
【００５６】
電子機器としては、図１６を参照して説明したプロジェクターの他にも、テレビジョンや、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、上記電気光学装置が適用可能なのは言うまでもない。
【符号の説明】
【００５７】
１…電気光学装置、１０…タイミング制御回路、１００…液晶パネル、１０１…表示領域、１０８…コモン電極、１１０…画素、１２０…液晶素子、２０…表示制御回路、２１…フレームメモリー、２２…境界検出部、２３…階調差算出部、２４…補正パラメーター算出部、２５…補正部、２１００…プロジェクター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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