(57)【要約】【課題】スイッチング損失が小さく、かつ、安定してモータを動作させることが可能なモータ駆動回路を提供する。【解決手段】モータ駆動回路１は、インバータ回路２と、制御回路部３と、バッファ回路４ａ〜４ｃと、抵抗Ｒ２と、キャパシタ素子Ｃ１〜Ｃ３とを備えている。バッファ回路４ａは、ＰＭＯＳトランジスタＱ１ａと、ＮＭＯＳトランジスタＱ１ｂと、抵抗Ｒ１ａと、抵抗Ｒ２ａとを有する。バッファ回路４ａ〜４ｃにＭＯＳトランジスタを用いるため、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを短くでき、スイッチング損失を小さくできる。また、ＭＯＳトランジスタＱ１のゲートをハイに設定する場合は抵抗Ｒ２ａを介して充電し、ロウに設定する場合は抵抗Ｒ２ａ，Ｒ１ａを介して放電するため、ターンオフ時間Ｔｏｆｆよりターンオン時間Ｔｏｎが長くなる。そのため、すべての相をオフに設定するデッドタイムを設ける必要がなく、モータを安定して駆動できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１および第２の駆動信号を生成する制御回路部と、
モータのコイルの一端を第１の基準電圧に設定するか否かを制御する第１のスイッチング素子と、
前記第２の駆動信号により、前記コイルの一端を第２の基準電圧に設定するか否かを制御する第２のスイッチング素子と、
前記第１の駆動信号に基づいて、前記第１のスイッチング素子の制御端子に入力される制御信号を生成するバッファ回路と、
一端が前記第１の基準電圧に設定され、他端が前記制御端子に接続されるキャパシタ素子と、
を備え、
前記バッファ回路は、
同時にオンしないようにオン・オフ動作を行う第１および第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの出力側端子と前記第２のＭＯＳトランジスタの出力側端子との間に接続される第１のインピーダンス素子と、を有することを特徴とするモータ駆動回路。
【請求項２】
前記第１のＭＯＳトランジスタの出力側端子と前記第１のインピーダンス素子との接続ノードに一端が接続され、他端から前記制御信号が出力される第２のインピーダンス素子を備えることを特徴とする請求項１に記載のモータ駆動回路。
【請求項３】
前記第１のＭＯＳトランジスタは、
前記第１の駆動信号が入力される第１の制御端子と、
前記第１の基準電圧に設定される第１の出力側端子と、
前記第１のインピーダンス素子の一端に接続される第２の出力側端子と、を有し、
前記第２のＭＯＳトランジスタは、
前記第１の駆動信号が入力される第２の制御端子と、
前記第２の基準電圧に設定される第３の出力側端子と、
前記第１のインピーダンス素子の他端に接続される第４の出力側端子と、を有することを特徴とする請求項１または２に記載のモータ駆動回路。
【請求項４】
前記第１のスイッチング素子は、オンからオフに遷移するまでに要する時間より、オフからオンに遷移するのに要する時間の方が長いことを特徴とする請求項１乃至３のいずれかに記載のモータ駆動回路。
【請求項５】
前記第１のスイッチング素子はＰＭＯＳトランジスタであり、
前記第２の基準電圧は接地電圧であり、
前記第１の基準電圧は前記接地電圧より高い電圧であり、
前記第１のスイッチング素子は、ターンオフ時に前記第１の基準電圧の電圧源から前記第１のＭＯＳトランジスタを介して、前記第１のスイッチング素子の内部容量および前記キャパシタ素子に電荷を充電し、ターンオン時に前記第１のインピーダンス素子および前記第２のＭＯＳトランジスタを介して、前記第１のスイッチング素子の内部容量および前記キャパシタ素子に蓄積された電荷を放電することを特徴とする請求項１乃至４のいずれかに記載のモータ駆動回路。
【請求項６】
前記モータはブラシレスＤＣモータであることを特徴とする請求項１乃至５のいずれかに記載のモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータを駆動するモータ駆動回路に関する。
【背景技術】
【０００２】
図３は、従来のブラシレスＤＣモータ駆動回路の一例を示す回路図である。図３のモータ駆動回路１１は、インバータ回路１２と、制御回路部１３と、バッファ回路１４と、抵抗Ｒ１，Ｒ２と、キャパシタ素子Ｃ１とを備えている。また、インバータ回路１２は、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２とを有する。バッファ回路１４は、ＮＰＮバイポーラトランジスタＱ１１と、抵抗Ｒ１１，Ｒ１２とを有する。
【０００３】
ＭＯＳトランジスタＱ１，Ｑ２は、抵抗Ｒ２を介して直流電源Ｖｃｃと接地端子との間に縦続接続される。バイポーラトランジスタＱ１１はＭＯＳトランジスタＱ１のゲートと接地端子との間に接続される。抵抗Ｒ１２，Ｒ１１は制御回路部１３の出力端子と接地端子との間に直列接続される。抵抗Ｒ１２と抵抗Ｒ１１との接続ノードは、バイポーラトランジスタＱ１１のベースに接続される。抵抗Ｒ１およびキャパシタ素子Ｃ１は直流電源ＶｃｃとＭＯＳトランジスタＱ１のゲートとの間に並列接続される。
【０００４】
不図示のブラシレスＤＣモータは、例えばＵ，ＶおよびＷ相からなる３つのコイルを有する。インバータ回路１２の出力端子であるＭＯＳトランジスタＱ１，Ｑ２の接続ノードは、Ｕ相コイルに接続される。なお、Ｖ相およびＷ相コイルにも図３と同様の駆動回路が接続されるが、図示していない。
【０００５】
制御回路部１３はＭＯＳトランジスタＱ１，Ｑ２をオン・オフ制御する。ハイサイド側のＭＯＳトランジスタＱ１がオンし、ロウサイド側のＭＯＳトランジスタＱ２がオフすると、ＭＯＳトランジスタＱ１のソース・ドレイン間が導通し、ＭＯＳトランジスタＱ１，Ｑ２の接続ノードはハイに設定される。その結果、直流電源ＶｃｃからＭＯＳトランジスタＱ１を介してＵ相コイルへ電流が流れる。一方、ＭＯＳトランジスタＱ１がオフし、ＭＯＳトランジスタＱ２がオンすると、ＭＯＳトランジスタＱ２のソース・ドレイン間がオンし、ＭＯＳトランジスタＱ１，Ｑ２の接続ノードはロウに設定される。その結果、Ｕ相コイルからＭＯＳトランジスタＱ２を介して接地端子へ電流が流れる。
【０００６】
バッファ回路１４は制御回路部１３とＭＯＳトランジスタＱ１のゲートとの間に設けられる。バッファ回路１４はインバータ回路１２に供給する電流および電圧を調整して、後述するＭＯＳトランジスタＱ１のターンオン時間およびターンオフ時間を制御する。なお、図３では、ＭＯＳトランジスタＱ１側にバッファ回路を設けるため、ゲート電圧の変更やターンオン時間およびターンオフ時間を制御する必要がない場合は、ＭＯＳトランジスタＱ２にはバッファ回路１４は設けられない。
【０００７】
抵抗Ｒ１はバイポーラトランジスタＱ１１に電流を供給する。キャパシタ素子Ｃ１は、ＭＯＳトランジスタＱ２のゲートに入力されるパルス信号がノイズとしてＭＯＳトランジスタＱ１のゲートに重畳されるのを低減する。
【０００８】
図４（ａ）は、図３のモータ駆動回路１１におけるＭＯＳトランジスタＱ１のゲート電圧Ｖａと、Ｖ相コイルに接続されるインバータ回路１２内の同ＭＯＳトランジスタのゲート電圧Ｖｂの電圧波形図であり、図４（ｂ）は図４（ａ）のＡ部拡大図である。
【０００９】
図３のモータ駆動回路１１では、抵抗Ｒ１を介してキャパシタ素子Ｃ１およびＭＯＳトランジスタＱ１の内部容量を充電するのに要する時間より、キャパシタ素子Ｃ１およびＭＯＳトランジスタＱ１の内部容量に蓄積された電荷を、バイポーラトランジスタＱ１１を介して放電するのに要する時間の方が長い。そのため、図４（ｂ）に示すように、ゲート電圧Ｖａがロウから閾値電圧に達するまでのターンオフ時間Ｔｏｆｆより、ハイから閾値電圧に達するまでのターンオン時間Ｔｏｎの方が長くなる。したがって、１つの相がオフするのと同時に他の相がオンしてしまうことはなく、すべての相をオフに設定するデッドタイム期間を設ける必要はない。
【００１０】
ところが、図３のモータ駆動回路１１には以下の問題点が存在する。
【００１１】
（１）バイポーラトランジスタＱ１１は出力容量が大きいため、図４（ｂ）に示すように、ＭＯＳトランジスタＱ１のゲート電圧Ｖａの立ち上がり時間および立ち下がり時間が長くなる。そのため、ＭＯＳトランジスタＱ１のターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆが長くなり、ＭＯＳトランジスタＱ１が迅速にオン・オフの切り替えを行えないことから、スイッチング損失が大きくなってしまう。
【００１２】
（２）ＭＯＳトランジスタＱ２のゲートに重畳されるノイズを低減するためにキャパシタ素子Ｃ１の値を大きくすると、ＭＯＳトランジスタＱ１のターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆが長くなり、ＭＯＳトランジスタＱ１のスイッチング損失がさらに大きくなってしまう。
【００１３】
（３）抵抗Ｒ１にはバイポーラトランジスタＱ１１のコレクタ電流が流れるため、大きな電力損失が生じる。損失を抑えるためにコレクタ電流を小さくすると、ＭＯＳトランジスタＱ１のターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆが長くなり、ＭＯＳトランジスタＱ１のスイッチング損失がさらに大きくなってしまう。
【００１４】
特許文献１には、バッファ回路１４にＭＯＳトランジスタを用いたモータ駆動回路が開示されている。図５（ａ）は、バッファ回路１４にＭＯＳトランジスタを用いた場合のゲート電圧Ｖａ，Ｖｂの電圧波形図であり、図５（ｂ）は図５（ａ）のＡ部拡大図である。バイポーラトランジスタではなく、ＭＯＳトランジスタを用いるため、同図に示すように、ＭＯＳトランジスタＱ１のゲート電圧Ｖａの立ち上がり時間および立ち下がり時間が短くなり、上記（１）の問題点が軽減される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平８−２７５５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１では、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆが共に短くなり、両者がほぼ等しくなるため、１つの相がオフするのと同時に他の相がオンしてしまうという問題がある。例えば、図５（ｂ）に示すように、Ｕ相がオフするのと同時にＶ相がオンする。そのため、すべての相をオフに設定するデッドタイム期間を設ける必要があるが、デッドタイム期間を設けるとモータのトルクが変動し、モータの動作が不安定になってしまう。
【００１７】
しかも、上記（２）および（３）の問題点は解決されない。
【００１８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、スイッチング損失が小さく、かつ、安定してモータを動作させることが可能なモータ駆動回路を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の一態様によれば、モータ駆動回路は、制御回路部と、第１のスイッチング素子と、第２のスイッチング素子と、バッファ回路と、キャパシタ素子と、を備える。制御回路部は、第１および第２の駆動信号を生成する。第１のスイッチング素子は、モータのコイルの一端を第１の基準電圧に設定するか否かを制御する。第２のスイッチング素子は、前記第２の駆動信号により、前記コイルの一端を第２の基準電圧に設定するか否かを制御する。バッファ回路は、前記第１の駆動信号に基づいて、前記第１のスイッチング素子の制御端子に入力される制御信号を生成する。キャパシタ素子は、一端が前記第１の基準電圧に設定され、他端が前記制御端子に接続される。前記バッファ回路は、第１および第２のＭＯＳトランジスタと、第１のインピーダンス素子と、を有する。第１および第２のＭＯＳトランジスタは、同時にオンしないようにオン・オフ動作を行う。第１のインピーダンス素子は、前記第１のＭＯＳトランジスタの出力側端子と前記第２のＭＯＳトランジスタの出力側端子との間に接続される。
【発明の効果】
【００２０】
本発明によれば、バッファ回路にＭＯＳトランジスタを用いることでスイッチング損失の低減を図ることができ、かつ、デッドタイム期間をなくすことでモータの安定した駆動が可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係るモータ駆動回路１およびモータ１０の回路図。
【図２】ＭＯＳトランジスタＱ１のゲート電圧ＶａおよびＭＯＳトランジスタＱ３のゲート電圧Ｖｂの電圧波形の一例を示す図。
【図３】従来のブラシレスＤＣモータ駆動回路の一例を示す回路図。
【図４】図３のモータ駆動回路１１におけるＵ相のハイサイド側スイッチング素子（ＭＯＳトランジスタ）Ｑ１のゲート電圧Ｖａ，Ｖ相のハイサイド側スイッチング素子のゲート電圧Ｖｂの電圧波形図。
【図５】従来例として、バッファ回路にＭＯＳトランジスタを用いた場合のゲート電圧Ｖａ，Ｖｂの電圧波形図。
【発明を実施するための形態】
【００２２】
以下、本発明に係るモータ駆動回路の実施形態について、図面を参照しながら具体的に説明する。
【００２３】
図１は、本発明の一実施形態に係るモータ駆動回路１およびモータ１０の回路図である。モータ駆動回路１は、インバータ回路２と、制御回路部３と、バッファ回路４ａ〜４ｃと、抵抗Ｒ２と、キャパシタ素子Ｃ１〜Ｃ３とを備えている。また、インバータ回路２はアーム回路５ａ〜５ｃとを有する。本実施形態では、モータ１０がブラシレスＤＣモータである例を示すが、他のモータであってもよい。
【００２４】
モータ１０は、アーム回路５ａ〜５ｃの各出力端子であるＵ，Ｖ，Ｗ端子間に星型結線される３つのコイル、すなわちＵ相コイルＬｕ、Ｖ相コイルＬｖおよびＷ相コイルＬｗと、不図示のロータとを有する。本実施形態では、モータ１０が３つのコイルＬｕ〜Ｌｗを有するため、モータ駆動回路１内に３つのバッファ回路４ａ〜４ｃ、３つのアーム回路５ａ〜５ｃおよび３つのキャパシタ素子Ｃ１〜Ｃ３を設けるが、より一般的には、コイルと同数のバッファ回路、アーム回路およびキャパシタ素子を設ければよい。
【００２５】
バッファ回路４ａおよびアーム回路５ａはＵ端子の電圧Ｖｕを制御する。バッファ回路４ａは、ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｑ１ａと、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｑ１ｂと、抵抗（第１のインピーダンス素子）Ｒ１ａと、抵抗（第２のインピーダンス素子）Ｒ２ａとを有する。アーム回路５ａは、ＰＭＯＳトランジスタ（第１のスイッチング素子）Ｑ１と、ＮＭＯＳトランジスタ（第２のスイッチング素子）Ｑ２とを有する。
【００２６】
バッファ回路４ａ内のＭＯＳトランジスタＱ１ａ、抵抗Ｒ１ａおよびＭＯＳトランジスタＱ１ｂは、直流電源Ｖｃｃ（例えば１２Ｖ）と接地端子との間に縦続接続される。ＭＯＳトランジスタＱ１ａ，Ｑ１ｂのゲート（制御端子）には制御回路部３から共通の駆動信号（第１の駆動信号）が入力される。抵抗Ｒ２ａは、ＭＯＳトランジスタＱ１ａと抵抗Ｒ１ａとの接続ノードと、アーム回路５ａ内のＭＯＳトランジスタＱ１のゲートとの間に接続される。
【００２７】
バッファ回路４ａは、制御回路部３が生成する駆動信号の位相を反転した制御信号を生成する。
【００２８】
アーム回路５ａ内のＭＯＳトランジスタＱ１，Ｑ２は、抵抗Ｒ２を介して直流電源Ｖｃｃと接地端子との間に縦続接続される。ＭＯＳトランジスタＱ１のゲート（制御端子）にはバッファ回路４ａから制御信号が入力される。一方、ＭＯＳトランジスタＱ２のゲート（制御端子）には制御回路部３から駆動信号（第２の駆動信号）が入力される。ＭＯＳトランジスタＱ１，Ｑ２の接続ノードはＵ端子であり、Ｕ相コイルＬｕの一端に接続される。
【００２９】
ＭＯＳトランジスタＱ１のゲートがロウに設定されると、ＭＯＳトランジスタＱ１はオンしてＭＯＳトランジスタＱ１のソース・ドレイン間が導通する。その結果、Ｕ端子の電圧Ｖｕはハイ（第１の基準電圧）に設定される。一方、ＭＯＳトランジスタＱ２のゲートがハイに設定されると、ＭＯＳトランジスタＱ２はオンしてＭＯＳトランジスタＱ２のソース・ドレイン間が導通する。その結果、Ｕ端子の電圧Ｖｕはロウ（第２の基準電圧）に設定される。
【００３０】
キャパシタ素子Ｃ１は直流電源ＶｃｃとＭＯＳトランジスタＱ１のゲートとの間に接続される。キャパシタ素子Ｃ１はＭＯＳトランジスタＱ２のゲートに入力されるパルス信号がノイズとしてＭＯＳトランジスタＱ１のゲートに重畳されるのを低減する。なお、図３のモータ駆動回路１１と異なり、バッファ回路４ａ〜４ｃに電流を供給するための抵抗を設ける必要はない。
【００３１】
Ｖ端子の電圧Ｖｖを制御するバッファ回路４ｂおよびアーム回路５ｂと、Ｗ端子の電圧Ｖｗを制御するバッファ回路４ｃおよびアーム回路５ｃは、バッファ回路４ａおよびアーム回路５ａと同様であるので、説明を省略する。
【００３２】
制御回路部３は駆動信号を生成して、ハイサイド側のＰＭＯＳトランジスタＱ１，Ｑ３，Ｑ５のうちの１つと、ロウサイド側のＮＭＯＳトランジスタＱ２，Ｑ４，Ｑ６のうちの１つとをオンさせる。ただし、１つのアーム回路内の両方のトランジスタを同時にオンさせることはない。例えば、制御回路部３は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ４をオンさせる。このとき、Ｕ端子の電圧Ｖｕはハイに、Ｖ端子の電圧Ｖｖはロウにそれぞれ設定される。これにより、直流電源Ｖｃｃから、ＭＯＳトランジスタＱ１、Ｕ相コイルＬｕ、Ｖ相コイルＬｖ、ＭＯＳトランジスタＱ４、抵抗Ｒ２および接地端子の順に駆動電流が流れる。コイルＬｕ〜Ｌｗのうちの２つに流す駆動電流を順繰りに切り替えることにより、ロータは回転する。
【００３３】
図２（ａ）は、ＭＯＳトランジスタＱ１のゲート電圧ＶａおよびＭＯＳトランジスタＱ３のゲート電圧Ｖｂの電圧波形の一例を示す図であり、図２（ｂ）は図２（ａ）のＡ部拡大図である。
【００３４】
同図に示すように、バッファ回路４ａ〜４ｃにはＭＯＳトランジスタを用いるため、バイポーラトランジスタを用いた場合に比べ、ＭＯＳトランジスタＱ１のゲート電圧ＶａおよびＭＯＳトランジスタＱ３のゲート電圧Ｖｂの立ち上がり時間および立ち下がり時間を短くできる。そのため、ゲート電圧Ｖａ，Ｖｂがオフからオンに遷移するのに要するターンオン時間Ｔｏｎ、すなわち、ハイから閾値電圧に達するまでの時間と、オンからオフに遷移するのに要するターンオフ時間Ｔｏｆｆ、すなわち、ゲート電圧Ｖａ，Ｖｂがロウから閾値電圧に達するまでの時間が短くなり、ＭＯＳトランジスタＱ１，Ｑ３のスイッチング損失を小さくできる。
【００３５】
また、ターンオフ時間Ｔｏｆｆは、直流電源ＶｃｃからＭＯＳトランジスタＱ１ａおよび抵抗Ｒ２ａを介してキャパシタ素子Ｃ１およびＭＯＳトランジスタＱ１の内部容量を充電するのに必要な時間である。よって、ターンオフ時間Ｔｏｆｆは、（キャパシタ素子Ｃ１とＭＯＳトランジスタＱ１の内部容量との合成容量）＊Ｒ２ａに依存する。一方、ターンオン時間Ｔｏｎは、キャパシタ素子Ｃ１およびＭＯＳトランジスタＱ１の内部に蓄積された電荷を、抵抗Ｒ２ａ，Ｒ１ａおよびＭＯＳトランジスタＱ１ｂを介して接地端子に放電するのに必要な時間である。よって、ターンオン時間Ｔｏｎは、（キャパシタ素子Ｃ１とＭＯＳトランジスタＱ１の内部容量との合成容量）＊（Ｒ２ａ＋Ｒ１ａ）に依存する。
【００３６】
このように、抵抗Ｒ１ａの分だけ、ターンオフ時間Ｔｏｆｆよりターンオン時間Ｔｏｎの方が長くなる。よって、図２（ｂ）に示すように、時刻ｔ１でＭＯＳトランジスタＱ１がオフ（Ｕ相がオフ）した後、時刻ｔ２でＭＯＳトランジスタＱ３がオン（Ｖ相がオン）する。言い換えると、１つの相がオフするのと同時に他の相がオンすることはない。そのため、すべての相をオフに設定するデッドタイム期間を設ける必要がなく、安定してモータを駆動できる。ターンオン時間Ｔｏｎとターンオフ時間Ｔｏｆｆの差である時刻ｔ１〜ｔ２の期間は、抵抗Ｒ１ａの値により調整可能である。
【００３７】
抵抗Ｒ２ａとして、単体の抵抗素子を設けることなく、ＭＯＳトランジスタＱ１ａと抵抗Ｒ１ａとの接続ノードと、ＭＯＳトランジスタＱ１のゲートとを直接接続し、配線抵抗を抵抗Ｒ２ａとしても良い。ただし、確実にターンオフ時間Ｔｏｆｆよりターンオン時間Ｔｏｎを長くするためには、抵抗Ｒ１ａとして抵抗素子を設けるのが好適である。
【００３８】
また、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆはキャパシタ素子Ｃ１の値のみならず、抵抗Ｒ２ａの値にも依存する。そのため、キャパシタ素子Ｃ１の値を大きくした場合の、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆへの影響は相対的に小さい。そのため、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを大幅に長くすることなく、キャパシタ素子Ｃ１の値を大きく設定でき、ＭＯＳトランジスタＱ１のゲートに入力される信号に重畳されるノイズを抑制できる。また、キャパシタ素子Ｃ１の値を大きくしても、抵抗Ｒ１ａ，Ｒ２ａの値を小さくすることで、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆの増加を最小限に抑えることができ、スイッチング損失を抑制できる。
【００３９】
また、バッファ回路４ａ〜４ｃを動作させるための抵抗（例えば、図３の抵抗Ｒ１）を設ける必要がないため、消費電力を抑制できる。
【００４０】
このように、本実施形態では、バッファ回路４ａ〜４ｃにＭＯＳトランジスタを用いるため、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを短くできる。そのため、スイッチング損失を小さくできる。また、ＭＯＳトランジスタＱ１のゲートをハイに設定する場合は抵抗Ｒ２ａを介して充電し、ロウに設定する場合は抵抗Ｒ２ａ，Ｒ１ａを介して放電するため、ターンオフ時間Ｔｏｆｆよりターンオン時間Ｔｏｎが長くなる。そのため、すべての相をオフに設定するデッドタイム期間を設ける必要がなく、モータを安定して駆動できる。また、ターンオン時間Ｔｏｎおよびターンオフ時間Ｔｏｆｆを大幅に長くすることなく、キャパシタ素子Ｃ１の値を大きくすることができ、ＭＯＳトランジスタＱ１のゲートに重畳されるノイズを低減できる。
【００４１】
図１のモータ駆動回路は一例に過ぎず、種々の変形が可能である。例えば、トランジスタの導電型を逆にし、それに応じて直流電源と接地端子の接続位置を逆にしたモータ駆動回路を構成してもよい。この場合も基本的な動作原理は同じである。例えば、図１のバッファ回路４ａは、直流電源Ｖｃｃ側にＰＭＯＳトランジスタが、接地端子側にＮＭＯＳトランジスタがそれぞれ設けられる。この場合、バッファ回路４ａは制御回路部３が生成する駆動信号の位相を反転させた制御信号をＭＯＳトランジスタＱ１のゲートに入力する。これに対し、直流電源側にＮＭＯＳトランジスタを、接地端子側にＰＭＯＳトランジスタをそれぞれ設けてもよい。この場合、バッファ回路４ａは制御回路部３が生成する駆動信号の位相を反転させることなく、ＭＯＳトランジスタＱ１のゲートに入力する。このことを考慮して、制御回路部３は駆動信号を生成すればよい。
【００４２】
本発明に係るモータ駆動は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係るモータ駆動回路は、プリント基板等にディスクリート部品を用いて実装してもよい。
【００４３】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００４４】
１  モータ駆動回路
２  インバータ回路
３  制御回路部
４ａ〜４ｃ  バッファ回路
５ａ〜５ｃ  アーム回路
１０  モータ（ブラシレスＤＣモータ）
Ｑ１，Ｑ３，Ｑ５  ＰＭＯＳトランジスタ（第１のスイッチング素子）
Ｑ２，Ｑ４，Ｑ６  ＮＭＯＳトランジスタ（第２のスイッチング素子）
Ｑ１ａ，Ｑ３ａ，Ｑ５ａ  ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｑ１ｂ，Ｑ３ｂ，Ｑ５ｂ  ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｒ２  抵抗
Ｒ１ａ，Ｒ１ｂ，Ｒ１ｃ  抵抗（第１のインピーダンス素子）
Ｒ２ａ，Ｒ２ｂ，Ｒ２ｃ  抵抗（第２のインピーダンス素子）
Ｃ１〜Ｃ３  キャパシタ素子
Ｌｕ  Ｕ相コイル
Ｌｖ  Ｖ相コイル
Ｌｗ  Ｗ相コイル
Ｖｃｃ  直流電源
Ｖａ，Ｖｂ  ゲート電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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