(57)【要約】【課題】容易にＥＭＩノイズを大きく低減することのできるデータ処理装置を実現する。【解決手段】データ処理装置（２０１）は、サンプリング回路（５０、５０ａ〜５０ｌ）によってデータバス（３０）を構成する各データライン（３０ａ〜３０ｃ）のデータ（Ｄ０、Ｄ１、Ｄ２）をサンプリングした後、次のデータ（Ｄ０、Ｄ１、Ｄ２）が各データライン（３０ａ〜３０ｃ）に供給される前に、各データライン（３０ａ〜３０ｃ）の２本以上どうしを互いに短絡させるスイッチ（６）を備えている。【選択図】図１
2012088653.tif 000002
【特許請求の範囲】
【請求項１】
Ｎビット（Ｎは２以上の整数）のデータが上記データ間でシリアルの関係となるように入力され、入力された上記データをサンプリングし、サンプリングされた上記データに所定の処理を施して出力するデータ処理装置であって、
入力される上記データをデータビットごとに転送するデータバスとして、上記データを構成する各データビットに対応して設けられたＮ本のデータラインからなる１つ以上のデータバスと、
上記データバスの各上記データラインの上記データをサンプリングするサンプリング回路と、
上記サンプリング回路によってサンプリングされた上記データに所定の処理を施して処理後データを得るデータ処理回路と、
上記データ処理回路によって得られた上記処理後データを出力する出力回路と、
上記サンプリング回路によって各上記データラインの上記データをサンプリングした後、次の上記データが各上記データラインに供給される前に、少なくとも１つの上記データバスにおいて同じ上記データバスに含まれる上記データラインのうちの２本以上どうしを互いに短絡させるスイッチとを備えていることを特徴とするデータ処理装置。
【請求項２】
各上記データラインに対応して、上記データラインを駆動するバッファであって、制御信号によって、入出力間の導通状態と出力のハイインピーダンス状態とを切り替えることが可能なバッファを備えていることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
奇数番目に入力される上記データが転送される上記データバスと、偶数番目に入力される上記データが転送される上記データバスとが個別に設けられていることを特徴とする請求項１または２に記載のデータ処理装置。
【請求項４】
上記データは表示データであり、
入力されるパルスを順次シフトするシフトレジスタを備え、
上記サンプリング回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記シフトレジスタからの出力に応じて上記データをサンプリングし、
上記データ処理回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記サンプリング回路によってサンプリングされた上記データに対してデジタル−アナログ変換処理を行って上記処理後データを得、
上記出力回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記データ処理回路によって得られた上記処理後データを出力することを特徴とする請求項１から３までのいずれか１項に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に使用する駆動回路などのデータバスを備えるデータ処理装置におけるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズ低減に関するものである。
【背景技術】
【０００２】
近年、液晶パネル等表示装置は大型化・高精細化が進み、それに伴い、表示駆動用半導体集積回路（以下ドライバと称す）では、表示駆動用出力端子の端子数増加や、出力バッファの駆動能力の拡大が進められている。
【０００３】
まず、従来のドライバの構成について説明する。図９は、ｎ本（ｎは自然数）の液晶駆動用信号出力端子から、それぞれｍ階調（ｍは自然数）の出力電圧を出力可能なドライバ１０１の概念図である。ドライバ１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、ＬＯＡＤ信号入力端子１０４、基準電源端子であるＶ０端子１０５・Ｖ１端子１０６・Ｖ２端子１０７・Ｖ３端子１０８・Ｖ４端子１０９を備えている。また、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子１１１と称する。）を備えている。
【０００４】
加えて、ドライバ１０１は、基準電源補正回路１２１、ポインタ用シフトレジスタ回路１２３、ラッチ回路部１２４、ホールド回路１２５、Ｄ／Ａコンバータ（Digital Analog Converter：以下、ＤＡＣと称する。）回路１２６、および出力バッファ１２７を備えている。
【０００５】
ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ１２３−１〜１２３−ｎにより構成される。さらに、ラッチ回路部１２４およびホールド回路１２５は、ｎ個のラッチ回路１２４−１〜１２４−ｎにより構成される。ＤＡＣ回路１２６は、ＤＡＣ１２６−１〜１２６−ｎにより構成される。加えて、出力バッファ１２７はオペアンプにより構成される出力バッファ１２７−１〜１２７−ｎにより構成される。
【０００６】
ポインタ用シフトレジスタ回路１２３は、クロック入力端子１０２から入力されたクロック入力信号に応じて、ラッチ回路１２４−１〜１２４−ｎのうち１つのラッチ回路を選択する。そして、階調データ入力端子１０３から入力された階調出力データが、選択されラッチ回路１２４に格納される。
【０００７】
また、ポインタ用シフトレジスタ回路１２３から出力されるラッチ回路選択信号は、クロック入力端子１０２から入力されるクロック入力信号により１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合には、全てのラッチ回路１２４−１〜１２４−ｎにデータを記憶させることができる。また、ラッチ回路１２４−１〜１２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路１２４−１〜１２４−ｎに記憶されたデータは、データＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路１２５−１〜１２５−ｎへ転送され、ＤＡＣ１２６−１〜１２６−ｎのデジタル入力データとなる。
【０００８】
ＤＡＣ回路１２６−１〜１２６−ｎは、上記デジタルデータにより、ｍ種類の階調電圧値から選択出力する。ｍ種類の階調電圧値は、基準電源端子であるＶ０端子１０５〜Ｖ４端子１０９から入力された電圧を基に、基準電源補正回路１２１によって作成される。
【０００９】
さらに、出力バッファ１２７でインピーダンス変換が行われて、信号出力端子１１１−１〜１１１−ｎから液晶パネル駆動用信号として階調電圧が出力される。この階調電圧はデータ信号線を介して液晶パネルの各画素に供給される。
【００１０】
階調データ入力端子１０３は、各色（ＲＧＢ）毎に階調数だけ必要である。例えば２５６階調の階調を出力する場合には、８ビット（８入力）×ＲＧＢで構成される２４の階調データ入力端子が必要であり、１０２４階調の場合には１０ビット（１０入力）×ＲＧＢで構成される３０の階調データ入力端子が必要である。また、階調データ入力端子１０３から入力された階調データが伝送されるデータライン１０３Ｌは、ラッチ回路１２４−１〜１２４−ｎに共通に接続されるため、チップ幅全体に亘るように配置されている。
【００１１】
これによりデータライン１０３Ｌの浮遊容量が大きくなるので、データライン１０３Ｌへの階調データのシリアル入力に伴って、当該浮遊容量の充放電を行うことによる消費電力が増加する。従って、ドライバ１０１の階調データ入力に伴う消費電力を低減するためには、階調データの入力バッファ（図示せず）においてスイッチングによって発生する貫通電流と、ドライバ１０１の入力容量およびデータライン１０３Ｌの浮遊容量を充放電する電流とを低減する必要がある。
【００１２】
特許文献１には、データラインから発生するＥＭＩノイズ低減のため、図１０のようにデータライン３０を第１のデータライン３４と第２のデータライン３６とに分割し、第１のデータライン３４に切替回路としてのＡＮＤ回路５を設けるとともに第２のデータライン３６に切替回路としてのＡＮＤ回路６を設けた構成が開示されている。この構成では、第１のデータライン３４と第２のデータライン３６とのそれぞれに対して、表示データを供給することと、一定の電位の信号を供給することとをＡＮＤ回路５・６によって切り替える。
【００１３】
これにより、データサンプリングの必要なタイミングに、第１のデータライン３４と第２のデータライン３６とのうち、当該データサンプリングに必要なデータラインのみを動作させるように回路を構成し制御が行われる。すなわち、階調データがデータライン３０に供給されるときに、一方のデータラインのみを用いて目的のラッチ回路２・３・４に階調データを供給する。従って、階調データの更新に伴うデータラインの充放電容量が減少する結果、充放電電流も減少し、充放電電流に起因するＥＭＩノイズの発生が抑制される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】日本国公開特許公報「特開２００９−１２２３４８号公報（公開日：２００９年６月４日）」
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記特許文献１のデータラインに対するＥＭＣ対策には、必要なデータラインを動作させる制御回路が必要である。ＥＭＩノイズをさらに低減するためには、データラインのより細かなブロック分けが必要となり、制御回路の増大および制御の複雑化によりドライバのコスト上昇を招くという問題が発生する。
【００１６】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、容易にＥＭＩノイズを大きく低減することのできる表示駆動装置などのデータ処理装置を実現することにある。
【課題を解決するための手段】
【００１７】
本発明のデータ処理装置は、上記課題を解決するために、
Ｎビット（Ｎは２以上の整数）のデータが上記データ間でシリアルの関係となるように入力され、入力された上記データをサンプリングし、サンプリングされた上記データに所定の処理を施して出力するデータ処理装置であって、
入力される上記データをデータビットごとに転送するデータバスとして、上記データを構成する各データビットに対応して設けられたＮ本のデータラインからなる１つ以上のデータバスと、
上記データバスの各上記データラインの上記データをサンプリングするサンプリング回路と、
上記サンプリング回路によってサンプリングされた上記データに所定の処理を施して処理後データを得るデータ処理回路と、
上記データ処理回路によって得られた上記処理後データを出力する出力回路と、
上記サンプリング回路によって各上記データラインの上記データをサンプリングした後、次の上記データが各上記データラインに供給される前に、少なくとも１つの上記データバスにおいて同じ上記データバスに含まれる上記データラインのうちの２本以上どうしを互いに短絡させるスイッチとを備えていることを特徴としている。
【００１８】
上記の発明によれば、サンプリング回路によって各データラインのデータをサンプリングした後、次のデータが各データラインに供給される前に、スイッチによって少なくとも１つのデータバスのそれぞれにおいてデータラインどうしが短絡することにより、短絡したデータラインの互いの電荷が、短絡した各データラインの電位が等しくなるように再分配される。これにより、短絡したデータラインの電位は平均化される。従って、短絡したデータライン上のデータについて０から１または１から０といった遷移を最大遷移電圧よりも小さい範囲で行うことができる。それゆえ、データラインに流れる充放電電流が減少し、データラインで発生するＥＭＩノイズが低減する。
【００１９】
以上により、容易にＥＭＩノイズを大きく低減することのできるデータ処理装置を実現することができるという効果を奏する。
【００２０】
本発明のデータ処理装置は、上記課題を解決するために、
各上記データラインに対応して、上記データラインを駆動するバッファであって、制御信号によって、入出力間の導通状態と出力のハイインピーダンス状態とを切り替えることが可能なバッファを備えていることを特徴としている。
【００２１】
上記の発明によれば、バッファの出力のハイインピーダンス状態において、スイッチを容易に短絡することができるという効果を奏する。
【００２２】
本発明のデータ処理装置は、上記課題を解決するために、
奇数番目に入力される上記データが転送される上記データバスと、偶数番目に入力される上記データが転送される上記データバスとが個別に設けられていることを特徴としている。
【００２３】
上記の発明によれば、データ処理装置の動作周波数が速い場合でも、当該動作周波数のクロック信号の２倍の周期のクロック信号によってデータサンプリングが行えるため、データのサンプリングを確実に行うことができるという効果を奏する。
【００２４】
本発明のデータ処理装置は、上記課題を解決するために、
上記データは表示データであり、
入力されるパルスを順次シフトするシフトレジスタを備え、
上記サンプリング回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記シフトレジスタからの出力に応じて上記データをサンプリングし、
上記データ処理回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記サンプリング回路によってサンプリングされた上記データに対してデジタル−アナログ変換処理を行って上記処理後データを得、
上記出力回路は、上記シフトレジスタの各段に対応して設けられているとともに、上記データ処理回路によって得られた上記処理後データを出力することを特徴としている。
【００２５】
上記の発明によれば、データ処理装置をソースドライバなどの表示駆動装置として用いることができるという効果を奏する。
【発明の効果】
【００２６】
本発明のデータ処理装置は、以上のように、
Ｎビット（Ｎは２以上の整数）のデータが上記データ間でシリアルの関係となるように入力され、入力された上記データをサンプリングし、サンプリングされた上記データに所定の処理を施して出力するデータ処理装置であって、
入力される上記データをデータビットごとに転送するデータバスとして、上記データを構成する各データビットに対応して設けられたＮ本のデータラインからなる１つ以上のデータバスと、
上記データバスの各上記データラインの上記データをサンプリングするサンプリング回路と、
上記サンプリング回路によってサンプリングされた上記データに所定の処理を施して処理後データを得るデータ処理回路と、
上記データ処理回路によって得られた上記処理後データを出力する出力回路と、
上記サンプリング回路によって各上記データラインの上記データをサンプリングした後、次の上記データが各上記データラインに供給される前に、少なくとも１つの上記データバスにおいて同じ上記データバスに含まれる上記データラインのうちの２本以上どうしを互いに短絡させるスイッチとを備えている。
【００２７】
以上により、容易にＥＭＩノイズを大きく低減することのできるデータ処理装置を実現することができるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態を示すものであり、第１の実施例に係るデータ処理装置の構成を示す回路ブロック図である。
【図２】図１のデータ処理装置のデータバスラインにおける電位変化を説明する波形図である。
【図３】図１のデータ処理装置の動作を説明するタイミングチャートである。
【図４】本発明の実施形態を示すものであり、第２の実施例に係るデータ処理装置の構成を示す回路ブロック図である。
【図５】図４のデータ処理装置の動作を説明するタイミングチャートである。
【図６】（ａ）および（ｂ）は、本発明の効果についての第１の説明を行う図である。
【図７】（ａ）および（ｂ）は、本発明の効果についての第２の説明を行う図である。
【図８】本発明の実施形態を示すものであり、データ処理装置を備えた表示装置の構成を示すブロック図である。
【図９】従来技術を示すものであり、第１の表示駆動装置の構成を示す回路ブロック図である。
【図１０】従来技術を示すものであり、第２の表示駆動装置の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態について図１ないし図８を用いて説明すれば、以下の通りである。
（表示装置の構成）
図８に、本実施形態に係るデータ処理装置としての表示駆動装置が用いられる表示装置の一例である液晶表示装置１１０の構成を示す。
【００３０】
液晶表示装置１１０は、表示パネル１２０、フレキシブルプリント基板１３０、および、コントロール基板１４０を備えている。
【００３１】
表示パネル１２０は、ガラス基板上にアモルファスシリコンを用いたＴＦＴを用いて表示領域１２０ａ、複数のゲートバスライン（走査信号線）ＧＬ…、複数のソースバスライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５０が作り込まれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコン、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などを用いたＴＦＴを用いて表示パネル１２を作製することもできる。表示領域１２０ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１０、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１０のゲートはゲートバスラインＧＬに接続されており、ＴＦＴ２１０のソースはソースバスラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１０のドレインに接続されている。
【００３２】
複数のゲートバスラインＧＬ…はゲートバスラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎ（ｎは自然数）からなり、それぞれゲートドライバ１５０の出力に接続されている。複数のソースバスラインＳＬ…はソースバスラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍ（ｍは自然数）からなり、それぞれ後述するソースドライバ２００の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
【００３３】
ゲートドライバ１５０は、表示パネル１２０上で表示領域１２０ａに対してゲートバスラインＧＬ…の延びる方向の一方側に隣接する領域にモノリシックに設けられており、ゲートバスラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。
【００３４】
フレキシブルプリント基板１３０は、ソースドライバ（表示駆動用装置）２００を備えている。ソースドライバ２００はソースバスラインＳＬ…のそれぞれに、アナログ信号に変換されたデータ信号または２値のデータ信号を供給する。なお、図８にはソースドライバ２００を１つのブロックで示してあるが、当該ソースドライバ２００が１つのＩＣチップからなっていてもよいし、このように１つのＩＣチップからなるソースドライバ２００を複数備えることも可能である。また、ソースドライバ２００のチップの中に、ゲートドライバ１５０の構成が含まれていてもよいし、後述するコントロール基板１４０中の回路が含まれていてもよい。
【００３５】
コントロール基板１４０はフレキシブルプリント基板１３０に接続されており、ゲートドライバ１５０にゲートスタートパルス信号およびゲートクロック信号などのタイミング信号、電源、必要ならばアドレス指定信号などを供給するとともに、ソースドライバ１６０にソーススタートパルス信号、ソースクロック信号、極性反転信号などのタイミング信号、階調データ、および電源を供給する。当該階調データは例えば外部からコントロール基板１４０にｍｉｎｉ−ＬＶＤＳなどのシリアル伝送方式により供給される。コントロール基板１４０は供給されたシリアルデータのタイミングを基にタイミング信号を生成することも可能である。
【００３６】
次に、上記液晶表示装置１１０などの表示装置にソースドライバ２００などとして用いられる表示駆動装置の実施例について説明する。
【実施例１】
【００３７】
図１は、本実施例の表示駆動装置としてのドライバ２０１の概略構成を示す回路図である。具体的には、図１は本実施例におけるドライバ２０１のデータサンプリング回路等を示している。
【００３８】
なお、図１は、ドライバ２０１の一例として、１２出力分のデータサンプリング回路に３ビットのデータを入力する場合を示している。ドライバ２０１は、前記ソースドライバ２００には限らず、データをサンプリングして出力する構成のドライバ一般に使用可能である。
【００３９】
（ドライバの構成）
以下、前記ドライバ２０１の構成について順に説明する。
【００４０】
（Ｄ−ＦＦ回路の配置）
本実施例のドライバ２０１には、ａ〜ｌの合計１２個のＤ−ＦＦ回路（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ回路，Ｄフリップフロップ回路：順序回路）１ａ〜１ｌが設けられることによって、合計１２段のシフトレジスタ回路が構成されている。なお、以下前記１２個のＤ−ＦＦ回路１ａ〜１ｌを一体として表現する場合や、ａからｌの別にこだわらず１個のＤ−ＦＦ回路を表現する場合等には、Ｄ−ＦＦ回路１との表記を用いることがある。また、前記ａ〜ｌを、段と表現することがある。他の回路や素子に付いても同様の表記・表現を用いることがある。
【００４１】
（Ｄ−ＦＦ回路の端子）
このＤ−ＦＦ回路１には、サンプリング開始信号としてのイネーブル信号ＥＮが入力される端子Ｄと、シフトクロック用入力信号（クロック信号）ＣＫが入力される端子ＣＫＢと、リセット信号Ｒが入力される端子Ｒと、信号を出力する端子である端子Ｑとが設けられている。
【００４２】
（Ｄ−ＦＦ回路の動作）
そして、本実施例のドライバ２０１では、前記シフトレジスタ回路は、前記リセット信号Ｒが“Ｈ”でリセットされ、前記シフトクロック用入力信号ＣＫの立ち下がりで前記端子Ｄに入力された信号を端子Ｑから出力する。なお、前記端子Ｄに入力される信号は、ドライバ２０１のデータサンプリング開始信号（サンプリング開始信号）ＥＮである。
【００４３】
（ラッチ回路の構成）
また、本実施例のドライバ２０１には、前記Ｄ−ＦＦ回路１に接続されたラッチ回路が設けられている。具体的には、ａ〜ｌの合計１２個のラッチ回路２ａ〜２ｌ、ａ〜ｌの合計１２個のラッチ回路３ａ〜３ｌ、及び、ａ〜ｌの合計１２個のラッチ回路４ａ〜４ｌが設けられている。ラッチ回路２ａ〜２ｌを総称してラッチ回路２、ラッチ回路３ａ〜３ｌを総称してラッチ回路３、ラッチ回路４ａ〜４ｌを総称してラッチ回路４とそれぞれ呼ぶこととする。
【００４４】
（ラッチ回路の端子）
前記ラッチ回路２、ラッチ回路３及びラッチ回路４は、データをサンプリングするラッチ回路である。そして、前記各々のラッチ回路には、ゲート信号が入力される端子である端子Ｇと、データ（例えば、データビットＤ０、データビットＤ１、データビットＤ２からなる）が入力される端子である端子Ｄと、信号を出力する端子である端子Ｑとが設けられている。
【００４５】
（ラッチ回路の動作）
そして、前記各ラッチ回路２・３・４は、前記端子Ｇから入力されるゲート信号が“Ｈ”の期間、前記端子Ｄから入力されたデータ（例えば、データビットＤ０、データビットＤ１、データビットＤ２からなる）を端子Ｑから出力する。そして、前記ゲート信号が“Ｌ”になった以降も、端子Ｑから前記出力を維持する。
【００４６】
なお、前記ａ〜ｌの各段において、端子Ｇの入力の前段には２入力のＡＮＤ回路４０が設けられており、一方の入力となる制御信号ＳＢが“Ｌ”の期間には、シフトレジスタからの“Ｈ”パルスが入力されないようにしている。
【００４７】
同じ段に属する前記Ｄ−ＦＦ回路１、ラッチ回路２、ラッチ回路３及びラッチ回路４（例えば、Ｄ−ＦＦ回路１ａ、ラッチ回路２ａ、ラッチ回路３ａ及びラッチ回路４ａ）のそれぞれにおいては、以下の信号入出力関係がある。Ｄ−ＦＦ回路１のＱ出力は、上記ＡＮＤ回路の他方の入力となり、ラッチ回路２、ラッチ回路３及びラッチ回路４の各ラッチタイミングを決定するのに用いられる。ラッチ回路２は後述するデータライン３０ａの階調データをラッチし、ラッチ回路３は後述するデータライン３０ｂの階調データをラッチし、ラッチ回路４は後述するデータライン３０ｃの階調データをラッチする。ラッチ回路２、ラッチ回路３及びラッチ回路４の各Ｑ出力は、図９を用いて説明したのと同様の、同じ段に属するホールド回路に入力される。
（ラッチの表記）
また、前記各ラッチ回路２・３・４によって構成される回路群をサンプリング回路５０とした場合、サンプリング回路５０も、ドライバ２０１の段の数に対応して、サンプリング回路５０ａ〜サンプリング回路５０ｌまで１２個形成される。
【００４８】
そして、以下、１つのサンプリング回路５０に属するラッチ回路群を、そのサンプリング回路５０の段の名称に応じて呼称する。具体的には、例えば、データサンプリング用のラッチ回路群２ａ・３ａ・４ａをラッチＡとし、ラッチ回路群２ｂ・２ｃ・４ｂをラッチＢとする。そして、以下同様にｃ〜ｌに対応したラッチ回路群をラッチＣからラッチＬとする。
【００４９】
（データ）
ここで、前記各データは、前記ドライバ２０１へ入力される３ビットの階調データである。データを構成するＤ０・Ｄ１・Ｄ２のそれぞれは同じデータのデータビットを表し、データどうしはドライバ２０１にシリアルに入力される。
【００５０】
（データライン）
また、本実施例のドライバ２０１には、前記各データが送信される３本のデータライン３０ａ・３０ｂ・３０ｃからなるデータバス３０が設けられている。データライン３０ａはデータビットＤ０を、データライン３０ｂはデータビットＤ１を、データライン３０ｃはデータビットＤ２をそれぞれ転送する。
【００５１】
データライン３０ａ・３０ｂ・３０ｃは、制御端子への制御信号ＳＢが“Ｈ”の期間に入力された信号を出力し、制御信号ＳＢが“Ｌ”の期間の出力はハイインピーダンスとなる、イネーブル端子付きのバッファ５ａ〜５ｃにて駆動される（以後、バッファ５ａ〜５ｃを合わせた全体を表記する場合はバッファ５とする）。そして、制御端子の入力である短絡信号Ｓが“Ｈ”の期間に短絡されるスイッチ６ａ〜６ｃが設けられている（以後、スイッチ６ａ〜６ｃを合わせた全体を表記する場合はスイッチ６とする）。制御信号ＳＢは短絡信号Ｓの反転信号である。短絡信号Ｓと制御信号ＳＢとの制御信号により、短絡信号Ｓが“Ｌ”の期間に３０ａ・３０ｂ・３０ｃのそれぞれにはデータビットＤ０〜Ｄ２のうちの対応するものが入力され、短絡信号Ｓが“Ｈ”の期間に当該各データラインはスイッチ６を介して互いに短絡する。
（動作のタイミング）
つぎに、本実施例のドライバ２０１に関し、その回路の動作タイミングについて説明する。
【００５２】
図３は、本実施例のドライバ２０１の動作タイミングを示す図である。以下、図３に基づいて、前記図１に示したドライバの回路動作について説明する。
【００５３】
（リセット動作）
まず、リセット信号Ｒが“Ｈ”の期間、シフトレジスタ回路を構成するＤ−ＦＦ１ａから１ｌがリセットされる。
【００５４】
（シフトレジスタ回路動作）
つぎに、前記リセット信号Ｒが“Ｌ”になった以降に、サンプリング開始信号（イネーブル信号）ＥＮに“Ｈ”が入力される。サンプリング開始信号ＥＮは、図８においてはソースドライバ２００に供給されるソーススタートパルス信号に相当する。
【００５５】
（Ｑｍ）
そして、前記サンプリング開始信号ＥＮの“Ｈ”を、Ｄ−ＦＦ１ａが、シフトクロック用入力信号ＣＫの立ち下がりで取り込み、図１に示すＱ出力としての出力Ｑ１を“Ｈ”にする。シフトクロック用入力信号ＣＫは、図８においてはソースドライバ２００に供給されるソースクロック信号に相当する。
【００５６】
そして、以降、シフトクロック用入力信号ＣＫの立ち上がりタイミングで“Ｈ”がシフトされ、Ｄ−ＦＦ１ｍ（ｍはａ〜ｌのそれぞれ）の各Ｑ出力である出力Ｑｍ（Ｑ１〜Ｑ１２）が順次“Ｈ”になる。
【００５７】
（Ｑｍ’）
ＡＮＤ回路４０の出力Ｑｍ’は制御信号ＳＢがＬの期間は“Ｌ”となるため、制御信号ＳＢがＨの期間に上記Ｑｍが“Ｈ”となる期間においてのみ出力Ｑｍ’が”Ｈ”となる。出力Ｑｎ’が“Ｈ”の期間に、ラッチＡ〜Ｌはデータバス３０からデータビットＤ０〜Ｄ２からなるデータをラッチする。
（データラインの動作）
データは、図３のＤ０〜Ｄ２に丸囲み数字１〜１２で区切られて示された各タイミングでバッファ５に入力される。バッファ５ａ、５ｂ、５ｃはそれぞれ、入出力間の導通状態と出力のハイインピーダンス状態とを切り替えることが可能なトライステートバッファで構成され、制御信号ＳＢが“Ｈ”の期間に入力されたデータをデータバス３０に出力する。制御信号ＳＢが“Ｌ”の期間、すなわち短絡信号Ｓが“Ｈ”の期間では、バッファ５ａ、５ｂ、５ｃの各出力がハイインピーダンスとなり、スイッチ６が短絡するので、データライン３０ａ・３０ｂ・３０ｃは互いに短絡し、互いが保持する電荷が、互いの電位が等しくなるように再分配される。データ（Ｄ２、Ｄ１、Ｄ０）が（０、１、１）から（１、０、０）へと変化するときのデータライン３０ａ・３０ｂ・３０ｃの電位波形を図２に示す。
【００５８】
まず（Ｄ２、Ｄ１、Ｄ０）＝（０、１、１）である期間ｔ１に短絡信号Ｓが“Ｌ”となって、バッファ５からデータバス３０にデータ（０、１、１）が入力される。データバス３０の“Ｈ”レベルは２．７Ｖであり、“Ｌ”レベルは０Ｖである。従って、Ｄ２＝０が入力されるデータライン３０ｃは０Ｖ、Ｄ１＝Ｄ０＝１が入力されるデータライン３０ｂおよび３０ａは２．７Ｖの電位をそれぞれ有する。
【００５９】
次に期間ｔ２に短絡信号Ｓが“Ｈ”となり、データライン３０ａ・３０ｂ・３０ｃはスイッチ６を介して互いに短絡される。この時電荷の喪失等が全くないとした場合、互いの電荷が、短絡したデータライン３０ａ・３０ｂ・３０ｃの電位が等しくなるように再分配されて、短絡したデータライン３０ａ・３０ｂ・３０ｃの各々は平均値の１．８Ｖになる。
【００６０】
そして次の期間ｔ３に短絡信号Ｓが“Ｌ”になり、バッファ５からデータバス３０にデータ（１、０、０）が入力される。
【００６１】
ここで、仮にスイッチ６による短絡が無いとした場合にはデータライン３０ｃは、０Ｖから２．７Ｖへ２．７Ｖだけ変化する必要があるが、スイッチ６による短絡が行われたため１．８Ｖから２．７Ｖへ０．９Ｖだけ変化すればよく、その分、バッファ５ｃやデータライン３０ｃで発生するＥＭＩノイズが低減する。同様に、データライン３０ａおよび３０ｂは、スイッチ６による短絡が無ければ２．７Ｖから０Ｖへ２．７Ｖだけ変化する必要のあるところが、１．８Ｖから０Ｖへの１．８Ｖの変化でよい。従って、バッファ５ａ、５ｂやデータライン３０ａ・３０ｂに流れる充放電電流が減少し、バッファ５ａ、５ｂやデータライン３０ａ・３０ｂで発生するＥＭＩノイズが低減する。スイッチ６による短絡が行われて電位が平均化された状態を含むデータバス３０上のデータを図３のＤ０’〜Ｄ２’に示す。
【００６２】
上述したスイッチ６による短絡により、データバス３０上のデータについての０から１または１から０の遷移を、最大遷移電圧の２．７Ｖよりも小さい範囲で行うことができる。従って、データバス３０において（０、０、０）あるいは（１、１、１）のデータが供給されていた状態から他の値のデータや同じ値のデータに遷移する場合には、（０、０、０）あるいは（１、１、１）に対応する電位の平均値が平均前と等しくなって上記遷移電圧を低減することはできないが、データバス３０における（０、０、０）および（１、１、１）というデータの出現確率は、表示期間全体を通して０と１とが混在するデータの出現確率よりも一般に低いため、この性質を活かした非常に簡易な回路構成によるＥＭＩノイズの低減を実現することが可能となる。
【００６３】
本実施例を、３ビットのデータを扱う構成から一般のＮビット（Ｎは２以上の整数）のデータを扱う構成に拡張することは、バッファ５、スイッチ６、データバス３０、ラッチ回路群５０をＮビット分に対応するように用意すればすむので容易である。
【実施例２】
【００６４】
図４は、本実施例の表示駆動装置としてのドライバ２０２の概略構成を示す回路図である。ドライバ２０２は、Ｎビット（Ｎは２以上の整数）の表示データを、ドライバ内部でドライバ入力本数の２倍の本数にしたデータラインでサンプリングを行う。ドライバ２０２は、前記ソースドライバ２００には限らず、データをサンプリングして出力する構成のドライバ一般に使用可能である。図５は、ドライバ２０２の動作を示すタイミング図である。
【００６５】
図４において、図中太線でドライバ２０２におけるデータバスの範囲を示す。データとしてビットごとにドライバ２０２にシリアル入力される画像データＤａｔａはＮビットで構成される画像データであり、各画像データＤａｔａは、それぞれがＮ本のデータラインからなる２つのデータバス３１に等しく転送される。ドライバ２０２に設けられたＤ−ＦＦ回路７ａ、７ｂは、それぞれ別々のデータバス３１に設けられ、ドライバ２０２の外部にて動作クロック信号ＣＬＫを２分周して生成されてドライバ２０２に供給されたクロック信号ＣＬＫ２に同期して、対応するデータバス３１に転送される画像データＤａｔａをサンプリングする。Ｄ−ＦＦ回路７ａ、７ｂはＮ本のデータラインに対応して設けられたＮ個のＤ−ＦＦで構成され、データラインのそれぞれが対応するＤ−ＦＦのＤ入力につながる。Ｄ−ＦＦ７ａは図５に示すように、ＣＬＫ２の立ち下がりでデータバス３１から画像データＤａｔａをサンプリングする。一方、同様の構成のＤ−ＦＦ７ｂはクロック信号ＣＬＫ２の立ち上がりでデータバス３１から画像データＤａｔａをサンプリングする。Ｄ−ＦＦ７ａおよび７ｂにより、画像データＤａｔａは、図５に示すように奇数番目に転送されるデータＤ(odd)と偶数番目に転送されるデータＤ(even)とに分けられる。Ｄ−ＦＦ７ａがデータＤ(odd)を抽出し、Ｄ−ＦＦ７ｂがデータＤ(even)を抽出する。データＤ(odd)およびＤ(even)もそれぞれＮビットで構成されており、それぞれが、Ｎ本のデータラインからなるデータバスで転送される。データＤ(odd)およびＤ(even)は、各データラインに対応して設けられたバッファ８を介してラッチ回路側に転送される。バッファ８は入出力間の導通状態と出力のハイインピーダンス状態とを切り替えることが可能なトライステートバッファで構成され、図１と同様の制御信号ＳＢに従い、制御信号ＳＢが’Ｈ’のときにデータＤ(odd)をＤ(odd')とし、データＤ(even)をＤ(even')としてラッチ回路側へ出力する。データＤ(odd')およびＤ(even')もＮビットで構成されており、それぞれが、Ｎ本のデータラインからなるデータバスで転送される。
【００６６】
図４の構成では、Ｄ−ＦＦ１１ａ〜１１ｆで構成されるシフトレジスタ１１と、Ｄ−ＦＦ１２ａ〜１２ｆで構成されるシフトレジスタ１２とにより、データラッチのタイミングを作成する。Ｄ−ＦＦ１１ａ〜１１ｆはクロック信号ＣＬＫ２の立ち下がりで動作し、Ｄ−ＦＦ１２ａ〜１２ｆはクロック信号ＣＬＫ２の立ち上がりで動作を行う。
【００６７】
Ｄ−ＦＦ１１ａのＤ入力へのＥＮ信号に“Ｈ”が入力されることにより、Ｄ−ＦＦ１１ａが動作を開始してＱ出力としてのパルスである出力Ｑ１を発生すると、シフトレジスタ１１においてはＤ−ＦＦ１１ｂ以降がパルスである出力Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１を順次発生する。また、Ｄ−ＦＦ１１ａの出力Ｑ１によりＤ−ＦＦ１２ａが動作を開始してＱ出力としてのパルスである出力Ｑ２を発生すると、シフトレジスタ１２においてはＤ−ＦＦ１２ｂ以降がパルスである出力Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２を順次発生する。
【００６８】
Ｄ−ＦＦ１１ａ〜１１ｆの出力Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１は、対応する段に設けられたＡＮＤ回路４１によって制御信号ＳＢとの論理積をとられて出力Ｑ１’、Ｑ３’、Ｑ５’、Ｑ７’、Ｑ９’、Ｑ１１’となる。制御信号ＳＢが“Ｈ”のときに出力Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１が“Ｈ”になると、出力Ｑ１’、Ｑ３’、Ｑ５’、Ｑ７’、Ｑ９’、Ｑ１１’が“Ｈ”となって、奇数番目のラッチ回路６０（６０ａ、６０ｃ、６０ｅ、６０ｇ、６０ｉ、６０ｋ）がデータＤ(odd')のデータバスから奇数番目のデータをサンプリングしてラッチする。
【００６９】
Ｄ−ＦＦ１２ａ〜１２ｆの出力Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２は、対応する段に設けられたＡＮＤ回路４１によって制御信号ＳＢとの論理積をとられて出力Ｑ２’、Ｑ４’、Ｑ６’、Ｑ８’、Ｑ１０’、Ｑ１２’となる。制御信号ＳＢが“Ｈ”のときに出力Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２が“Ｈ”になると、出力Ｑ２’、Ｑ４’、Ｑ６’、Ｑ８’、Ｑ１０’、Ｑ１２’が“Ｈ”となって、偶数番目のラッチ回路６０（６０ｂ、６０ｄ、６０ｆ、６０ｈ、６０ｊ、６０ｌ）がデータＤ(even')のデータバスから偶数番目のデータをサンプリングしてラッチする。
【００７０】
本実施例においては、同じデータバスのデータラインどうしを短絡するスイッチ９ａと９ｃとを備えている。スイッチ９ａは、各々の一端がデータＤ(even')の互いに異なるデータラインに接続されているとともに他端どうしが短絡されたＮ個のスイッチで構成されている。スイッチ９ｃは、各々の一端がデータＤ(odd')の互いに異なるデータラインに接続されているとともに他端どうしが短絡されたＮ個のスイッチで構成されている。図４では、スイッチ９ａおよび９ｂを、それぞれ同じデータバスのＮ本のデータラインどうしを短絡するものとして便宜的な表記を行っている。
【００７１】
短絡信号Ｓが“Ｈ”の期間には、バッファ８がハイインピーダンスとなるとともに、データＤ(even')のデータラインどうし、および、データＤ(odd')のデータラインどうしが互いに短絡される。このことにより、データＤ(even')のデータラインどうし、および、データＤ(odd')のデータラインどうしでは、互いの電位が等しくなるように電荷が再分配される。但し、データＤ(even')の更新タイミングとデータＤ(odd')の更新タイミングとは図５からも分かるように互いに異なっているので、短絡信号Ｓを図５に示すように、データＤ(odd')用には短絡信号Ｓ１、データＤ(even')用には短絡信号Ｓ２として、例えば、互いの位相をクロック信号Ｓ２の半周期分ずらすとともに互いのアクティブ期間が重ならないようにして個別に供給する。
【００７２】
図５に示した本実施例の構成によれば、ドライバ２０２の水平周波数に従って周波数が設定される動作クロックＣＬＫに対して２倍の周期のクロック信号ＣＬＫ２によってデータサンプリングが行えるため、動作周波数が速い場合でもデータのサンプリングを確実に行うことができる。
【００７３】
以上、各実施例について説明を行った。
【００７４】
なお、上記例のデータビットＤ０〜Ｄ２からなるデータや画像データＤａｔａは、表示を行う画像データとして画面の水平方向に並ぶように順次入力される信号である。このため、データの変化（データラインの電位変化）は、対象画像データの水平方向における画像データの並ぶ構成に依存する。
【００７５】
一例として、図６および図７に、画像と当該画像の水平断面波形を示す。
【００７６】
図６（ｂ）は、図６（ａ）の水平方向の破線部Ｘ１−Ｘ２の位置における色成分波形を示している。横軸は画像のドット位置に対応し、縦軸は階調を示している。ここでは階調範囲を０〜２５５としている。
【００７７】
同様に、図７（ｂ）は、図７（ａ）の水平方向の破線部Ｘ１−Ｘ２の位置における色成分波形を示している。
【００７８】
図６（ｂ）では色成分の変化が大きいが、図７（ｂ）では色成分の変化は少ない。上記分析からわかるように、図６（ａ）の画像では、データラインにおけるデータの変化（０から１、もしくは１から０）が頻繁に起こっているため、本発明の構成でデータラインどうしを短絡し電荷の再分配を行うことにより、ドライバでのＥＭＩノイズの低減が大きい。
【００７９】
図７（ａ）の画像では、データラインにおけるデータの変化が少なく、本発明の構成によるＥＭＩノイズの低減効果は図６の場合よりも少ない。しかしながら、図７（ａ）の画像では、もともとデータの変動が少ないためＥＭＩノイズの発生は少ない。
【００８０】
表示装置では、多様な画像を表示する必要がある。本発明を用いることにより、ＥＭＩノイズの発生が大きい画像に対してノイズの発生を低減することができ、表示装置全体として、ＥＭＩノイズの発生を抑えることができる。
【００８１】
実施例１ではデータを３ビット、データバスを３本のデータラインで構成した例で説明し、これをＮビットへ拡張することが可能であることを述べたが、例えば表示装置に頻繁に適用されるように、本発明をデータが８ビット以上でデータラインが８本以上の構成であるデータバスに対して実施するのが好ましい。
【００８２】
また、実施例２のように、データがＮビット（Ｎは２以上の整数）であって内部サンプリング速度を確保するために表示駆動装置中のデータラインの総本数をＮ×Ｍ（Ｍは２以上の整数）とした場合には、データラインの全寄生容量が増加するため、ノイズの発生の低減に特に有効である。
【００８３】
また、実施例１および２の構成を拡張し、１つの表示データを構成する各データビットに対応したデータラインである、少なくとも１つのデータバスにおいて同じデータバスに含まれる複数のデータラインのうちの、少なくとも２本を、当該データラインに供給する表示データを更新する前にスイッチ６、９に相当するスイッチによって互いに短絡するようにしてもよい。これによっても、短絡の結果、表示データの更新時におけるデータラインの電位変化が小さくなる機会が上記少なくとも２本のデータラインにおいて得られることから、前記例と同様にＥＭＩノイズの発生を抑えることができる。
【００８４】
図９に示した構成では、入力がデジタルの表示データであって出力がアナログのデータ信号である場合を示しているが、画素がバイナリデータによって輝度を調整される構成などでは、入力がデジタルの表示データであって出力もデジタルのデータ信号である場合が考えられる。
【００８５】
また、表示装置としてはＥＬ表示装置などの他のマトリクス型表示装置も挙げられる。
【００８６】
また、前記例では、データ処理装置として表示駆動装置を挙げたが本発明はこれに限ることなく、Ｎビット（Ｎは２以上の整数）のデータが上記データ間でシリアルの関係となるように入力され、入力された上記データをサンプリングし、サンプリングした上記データに所定の処理を施して出力するデータ処理装置であってもよい。ここで、各データのデータビットはパラレルにデータ処理装置に供給されてもよいし、各データのデータビットもシリアルにデータ処理装置に供給されてデータ処理装置内でパラレルに変換されてもよい。
【００８７】
図１および図４の構成においては、上記所定の処理は、図９に示したようなホールド処理を含めたデジタル−アナログ変換処理である。従って、この場合のデータ処理回路は、図９のホールド回路１２５とＤＡＣ回路１２６とから構成される。
【００８８】
データ処理装置としては、全体がＤＡコンバータとして機能するものでもよく、表示駆動とは無関係であってもよい。この場合の所定の処理は、例えばホールド処理を含めたデジタル−アナログ変換処理である。さらに、アナログ出力のレベルシフト処理などが加わってもよい。また、データ処理装置としては、シリアル入力の関係にあるデータをデータビットごとにパラレル変換して異なる出力端子から出力するシリアル−パラレル変換回路でもよい。この場合の所定の処理はシリアル−パラレル変換である。
【００８９】
このような所定の処理を施す部分をデータ処理回路と呼ぶことができる。また、図９の出力バッファ１２７などのように、データ処理回路によって所定の処理が施されて得られたデータである処理後データを出力する部分を出力回路と呼ぶことができる。
【００９０】
本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。
【産業上の利用可能性】
【００９１】
本発明は、表示装置のドライバに好適に使用することができる。
【符号の説明】
【００９２】
５、５ａ、５ｂ、５ｃ    バッファ
６、６ａ、６ｂ、６ｃ    スイッチ
８、８ａ、８ｃ          バッファ
９、９ａ、９ｃ          スイッチ
２００                  ソースドライバ（データ処理装置、表示駆動装置）
２０１                  ドライバ（データ処理装置、表示駆動装置）
２０２                  ドライバ（データ処理装置、表示駆動装置）
３０                    データバス
３０ａ、３０ｂ、３０ｃ
データライン
３１                    データバス
５０、５０ａ〜５０ｌ    サンプリング回路
１２７、１２７ａ〜１２７ｎ
出力バッファ（出力回路）
【図１】
2012088653.tif 000003
【図２】
2012088653.tif 000004
【図３】
2012088653.tif 000005
【図４】
2012088653.tif 000006
【図５】
2012088653.tif 000007
【図８】
2012088653.tif 000008
【図９】
2012088653.tif 000009
【図１０】
2012088653.tif 000010
【図６】
2012088653.tif 000011
【図７】
2012088653.tif 000012