(57)【要約】【課題】上部拡散層が平面積の狭いものであっても、上部拡散層および上部拡散層上に設けられた配線とのコンタクト抵抗を大きくすることなく、上部拡散層と配線とを接続できる半導体装置を提供する。【解決手段】柱状半導体５と、柱状半導体５上に形成された上部拡散層１５と、上部拡散層１５上に形成された接続プラグ２４とを備え、上部拡散層１５が、平面視島状の複数の島状部を有するものであり、接続プラグ２４が、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されている半導体装置とする。【選択図】図１
2012023305.tif 000002
【特許請求の範囲】
【請求項１】
柱状半導体と、
前記柱状半導体上に形成された上部拡散層と、
前記上部拡散層上に形成された接続プラグとを備え、
前記上部拡散層が、平面視島状の複数の島状部を有するものであり、
前記接続プラグが、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されていることを特徴とする半導体装置。
【請求項２】
前記柱状半導体が、平面視島状の複数のピラーを有するものであり、
前記上部拡散層が、前記複数のピラー上にそれぞれ設けられた平面視島状の複数の島状部を有するものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ピラーが、直径５０ｎｍ以下の円柱体からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記上部拡散層の前記島状部の個数が、２以上の偶数であることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記接続プラグが配線として機能するものであることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置。
【請求項６】
平面視で、前記接続プラグの輪郭の内側に、前記複数の島状部の全てが配置されていることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記柱状半導体が、完全空乏化されていることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記柱状半導体と、前記上部拡散層と、前記柱状半導体の下部に形成された下部拡散層と、前記複数のピラー間の隙間を埋めて配置され、ゲート絶縁膜を介して前記ピラーと対向するゲート電極とを備える縦型トランジスタを有し、
前記ゲート電極の上面の位置が、前記上部拡散層の上面よりも下方に配置されていることを特徴とする請求項２〜請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記縦型トランジスタが複数備えられ、
隣接する一方の前記縦型トランジスタの前記接続プラグが、他方の前記縦型トランジスタに備えられた前記接続プラグと、前記ゲート電極に接続されたゲート線と、前記下部拡散層に接続された下部拡散層接続配線から選ばれるいずれかと一体化されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
柱状半導体を形成する工程と、
前記柱状半導体上に、平面視島状の複数の島状部を有する上部拡散層を形成する工程と、
前記上部拡散層上に、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置された接続プラグを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記柱状半導体を形成する工程が、平面視島状の複数のピラーを形成する工程であり、
前記上部拡散層を形成する工程が、前記複数のピラー上にそれぞれ拡散層を形成することにより、平面視島状の複数の島状部を有する上部拡散層を形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記柱状半導体と、前記上部拡散層と、下部拡散層と、ゲート電極とを備える縦型トランジスタを有する半導体装置を製造する方法であり、
前記上部拡散層を形成する工程の前に、前記柱状半導体の下部に前記下部拡散層を形成する工程と、
前記複数のピラー間の隙間を埋め、ゲート絶縁膜を介して前記ピラーと前記ゲート電極とが対向し、かつ、前記ゲート電極の上面の位置が前記ピラーの上面よりも下方となるようにゲート電極を形成する工程とを備えること特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記接続プラグを形成すると同時に、前記ゲート電極に接続されたゲート線と、前記下部拡散層に接続された下部拡散層接続配線とを形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記縦型トランジスタを複数同時に形成する方法であり、
前記接続プラグを形成する工程において、隣接する一方の前記縦型トランジスタの前記接続プラグを形成すると同時に、隣接する他方の前記縦型トランジスタに備えられた前記接続プラグと前記ゲート線と前記下部拡散層接続配線から選ばれるいずれかを、前記一方の前記縦型トランジスタの前記接続プラグと一体化して形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、半導体装置に使用されるトランジスタの微細化が進められている。半導体装置の微細化に対応するトランジスタとして、縦型トランジスタがある。縦型トランジスタとしては、例えば、特許文献１および特許文献２に記載のものが挙げられる。
【０００３】
特許文献１には、完全空乏化が可能な太さに形成された複数の半導体の基柱と、複数の基柱の各々の外周面に設けられたゲート絶縁膜と、複数の基柱の隙間を埋めて複数の基柱の各々の外周面を覆うゲート電極と、を備えている半導体装置が記載されている。
また、特許文献２には、半導体基板と、線状半導体層が略渦巻き状に成形されてなる渦巻き体と、線状半導体層を構成する一対の側壁面部に少なくとも形成されてなるゲート絶縁膜と、ゲート絶縁膜を介して一対の側壁面部に隣接するゲート電極と、を具備してなり、線状半導体層に、チャネル領域を含むボディ領域と一方のソース・ドレイン領域とが設けられるとともに、線状半導体層のボディ領域の下側または線状半導体層の周囲の半導体基板に、他方のソース・ドレイン領域が設けられ、ボディ領域とゲート電極との間にゲート絶縁膜が配置されている半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８１３８９号公報
【特許文献２】特開２００９−４４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の縦型トランジスタでは、半導体装置のさらなる微細化のために、縦型トランジスタを構成する柱状半導体および柱状半導体上に形成される上部拡散層の平面形状を、平面積の狭いものとする。
例えば、特許文献１に記載の複数の半導体の基柱は、完全空乏化が可能な太さであり、柱状半導体（基柱）及び柱状半導体上に形成される上部拡散層が、平面積の狭いものとなっている。
【０００６】
上部拡散層は、通常、層間絶縁膜を貫通するプラグを介して、上部拡散層上に設けられた配線と接続されている。プラグは、一般に、上部拡散層上に、上部拡散層を底面に露出させたコンタクトホールを形成し、コンタクトホール内に導電材料を充填することによって形成される。
しかしながら、上部拡散層の平面形状が平面積の狭いものである場合、プラグを形成するために、上部拡散層上の狭い領域に、上部拡散層を底面に露出させたコンタクトホールを形成することが困難になるという問題があった。また、上部拡散層が、平面積の狭いものである場合、プラグを形成するためのコンタクトホールの開口面積を十分に確保することができず、プラグと上部拡散層および配線とのコンタクト抵抗が大きくなってしまう恐れがあった。
【課題を解決するための手段】
【０００７】
本発明者は、上記課題を解決するために鋭意検討を重ねた。その結果、接続プラグとして、導電材料からなり、少なくとも、上部拡散層を構成する平面視島状の複数の島状部から選ばれる第１島状部の上面から、第１島状部に隣接する第２島状部の上面まで、第１島状部と第２島状部との間の隙間を跨って連続して配置されているものを設けることにより、例えば、上部拡散層が平面積の狭い複数の平面視島状の島状部を含むものであっても、上部拡散層および上部拡散層上に設けられた配線とのコンタクト抵抗を大きくすることなく、上部拡散層を構成する複数の島状部と配線とを接続できる接続プラグが得られることを見出し、本発明の半導体装置および半導体装置の製造方法を想到した。
【０００８】
本発明の半導体装置は、柱状半導体と、前記柱状半導体上に形成された上部拡散層と、前記上部拡散層上に形成された接続プラグとを備え、前記上部拡散層が、平面視島状の複数の島状部を有するものであり、前記接続プラグが、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されていることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置は、上部拡散層が、平面視島状の複数の島状部を有するものであり、接続プラグが、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されているものであるので、上部拡散層が平面積の狭い複数の平面視島状の島状部を含むものであっても、上部拡散層および上部拡散層上に設けられた配線とのコンタクト抵抗を大きくすることなく、上部拡散層を構成する複数の島状部と配線とを接続できる接続プラグを備えるものとなる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の半導体装置の一例を説明するための図であり、図１（ａ）は本発明の半導体装置の一部を示した平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図２】図２は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図３】図３は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図４】図４は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図５】図５は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図６】図６は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図７】図７は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図８】図８は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図９】図９は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１０】図１０は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１１】図１１は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１２】図１２は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１３】図１３は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１４】図１４は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１５】図１５は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【図１６】図１６は、本発明の半導体装置の他の例を説明するための断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態について、図面を参照して詳細に説明する。なお、以下の説明において用いる図面は、本発明の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
「第１実施形態」
図１は、本発明の半導体装置の一例を説明するための図であり、図１（ａ）は本発明の半導体装置の一部を示した平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に対応する断面図である。
【００１２】
図１（ｂ）において、符号１はシリコン基板を示している。シリコン基板１上には、図１（ａ）および図１（ｂ）に示すように、ＳＴＩ（Shallow Trench Isolation；素子分離溝）２が設けられている。ＳＴＩ２に囲まれた領域内には、柱状半導体５と、上部拡散層１５と、下部拡散層９と、ゲート電極１１とを備える１つの縦型トランジスタ３が配置されている。
【００１３】
縦型トランジスタ３は、図１（ａ）に示すように、柱状半導体５として、平面視島状の４つのシリコンピラー５ａ（ピラー）を有するものである。したがって、柱状半導体５は、平面視で隣接するシリコンピラー５ａ間に隙間５ｂを有するものとなっている。
本実施形態においては、図１（ａ）および図１（ｂ）に示すように、シリコンピラー５ａは、円柱体であり、全て同一形状とされている。
【００１４】
また、シリコンピラー５ａの大きさ（シリコン基板１に平行な面で切った断面の面積）は、シリコンピラー５ａを構成する半導体（チャネル部）を完全空乏化可能な寸法とされている。具体的には、本実施形態においては、シリコンピラー５ａが、直径５０ｎｍ以下の円柱体とされていることにより、柱状半導体５が、完全空乏化されている。
【００１５】
なお、本実施形態においては、シリコンピラー５ａが円柱体である場合を例に挙げて説明したが、シリコンピラー５ａは円柱体でなくてもよく、例えば、三角錐状や四角錐状など多角錐状の形状であってもよい。
【００１６】
下部拡散層９および上部拡散層１５は、不純物の拡散層である。本実施形態においては、下部拡散層９は、ドレイン拡散層とされており、上部拡散層１５は、ソース拡散層とされている。そして、本実施形態においては、下部拡散層９と上部拡散層１５との間に挟まれた４つのシリコンピラー５ａの表面近傍部が、１つの縦型トランジスタ３のチャネル部として機能するようになっている。
下部拡散層９は、図１（ｂ）に示すように、柱状半導体５の下部の位置におけるＳＴＩ２に囲まれた領域内の全域に形成されている。また、上部拡散層１５は、図１（ｂ）に示すように、各シリコンピラー５ａ上にそれぞれ設けられている。
【００１７】
上部拡散層１５は、複数のシリコンピラー５ａ上にそれぞれ設けられていることにより、平面視で柱状半導体５のシリコンピラー５ａと重なり合う平面視島状の４つの島状部１５ａを有するものとされている。
なお、本実施形態においては、上部拡散層１５の島状部１５ａ（および柱状半導体５のシリコンピラー５ａ）の個数が、４つである場合を例に挙げて説明するが、上部拡散層１５の島状部１５ａの個数は４つに限定されるものではない。上部拡散層１５の島状部１５ａの個数は、２以上の偶数であることが好ましい。上部拡散層１５の島状部１５ａの個数を、２以上の偶数とすることで、本発明の半導体装置の製造工程を簡略化することができる。なぜなら、後述する本発明の半導体装置の製造方法においては、シリコンピラー５ａの個数は２以上の偶数になるためであり、奇数個にしようとするとこのための工程が増えるからである。
【００１８】
また、本実施形態においては、上部拡散層１５の島状部１５ａ（および柱状半導体５のシリコンピラー５ａ）は、図１（ａ）に示すように、Ａ−Ａ’線方向とＡ−Ａ’線に直交する方向とにそれぞれ２行２列でマトリクス状に配置されている。しかし、上部拡散層１５の島状部１５ａ（および柱状半導体５のシリコンピラー５ａ）の平面配置は、図１（ａ）に示す例に限定されるものではなく、例えば、ハニカム状に配列して最密充填構造とすることで、半導体装置の小型化、高集積化を図ってもよい。
【００１９】
本実施形態においては、柱状半導体５が平面視島状の複数のシリコンピラー５ａを有するものであるので、柱状半導体５が例えば、線状半導体層が略渦巻き状に成形されているものである場合と比較して、半導体装置における柱状半導体５のレイアウトの自由度の高いものとなり、柱状半導体５のシリコンピラー５ａおよび上部拡散層１５の島状部１５ａを、例えば、マトリクス状やハニカム状に配置して、半導体装置の小型化、高集積化に好適なものとすることができる。
【００２０】
また、図１（ａ）および図１（ｂ）に示すように、シリコンピラー５ａの外面および下部拡散層９上には、ゲート絶縁膜１０が形成されている。ゲート絶縁膜１０によって、下部拡散層９とゲート電極１１とが電気的に絶縁されている。
また、下部拡散層９はシリコンピラー５ａ同士を電気的に接続している。すなわち、下部拡散層９は、４つのシリコンピラー５ａに共通のドレイン部とされている。
【００２１】
なお、図１（ｂ）に示すように、ＳＴＩ２は、下部拡散層９よりも深い位置まで形成されている。したがって、ＳＴＩ２を挟んで他の縦型トランジスタが隣接して設けられている場合であっても、隣接する他の縦型トランジスタと下部拡散層９とはＳＴＩ２によって絶縁され、隣接する他の縦型トランジスタと下部拡散層９とが導通しないようになっている。
【００２２】
また、ゲート電極１１は、図１（ａ）および図１（ｂ）に示すように、シリコンピラー５ａ間の隙間５ｂを埋めて配置されており、ゲート絶縁膜１０を介してシリコンピラー５ａと対向している。すなわち、ゲート電極１１は、シリコンピラー５ａ間の隙間５ｂにおいて互いに接触しており、４つのシリコンピラー５ａに共通する１つのゲート電極１１として機能するようになっている。
【００２３】
また、ゲート電極１１は、図１（ａ）および図１（ｂ）に示すように、ＳＴＩ２に囲まれた領域にＳＴＩ２の側壁に沿って形成されている。
また、本実施形態においては、図１（ｂ）に示すように、ゲート電極１１の上面１１ａの位置が、上部拡散層１５の上面１５ｂよりも下方に配置されており、ゲート電極１１の上面１１ａは、シリコン酸化膜などからなる絶縁膜８によって覆われている。したがって、ゲート電極１１は、絶縁膜８によって接続プラグ２４と絶縁されている。また、ゲート電極１１は、図１（ａ）および図１（ｂ）に示すように、ゲート絶縁膜１０および絶縁膜８によって、シリコンピラー５ａの表面近傍部（チャネル部）および下部拡散層９とも、電気的に絶縁されている。
【００２４】
また、図１（ａ）および図１（ｂ）に示すように、上部拡散層１５上には、上部拡散層１５の上面１５ｂに接して導電材料からなる接続プラグ２４が形成されている。本実施形態においては、平面視で接続プラグ２４の輪郭の内側に、上部拡散層１５を構成する４つの島状部１５ａの全てが配置されている。したがって、接続プラグ２４は、上部拡散層１５を構成する４つの島状部１５ａの上面１５ｂおよび４つの島状部１５ａ間の隙間全面に連続して配置されている。
【００２５】
なお、接続プラグ２４は、図１（ａ）および図１（ｂ）に示すように、接続プラグ２４の輪郭の内側に、上部拡散層１５の全てが配置されていてもよいが、複数の島状部１５ａから選ばれる第１島状部と、第１島状部に隣接する第２島状部との間の隙間を跨って、第１島状部の上面の少なくとも一部から第２島状部の上面の少なくとも一部まで連続して配置されていればよい。したがって、例えば、図１に示す上部拡散層１５を構成する４つの島状部１５ａのうち、隣接する２つまたは３つの島状部１５ａの上面と、その間の隙間とを覆うように連続して配置されていてもよい。
【００２６】
また、図１（ｂ）に示すように、ＳＴＩ２の側壁に沿って形成されているゲート電極１１と重なる位置には、金属などの導電材料からなるゲートコンタクトプラグ２３が設けられている。このことにより、図１（ｂ）に示すように、ゲート電極１１が、ゲート線２６と、ゲートコンタクトプラグ２３を介して電気的に接続されている。
また、図１（ａ）および図１（ｂ）に示すように、ＳＴＩ２に囲まれた領域内におけるシリコンピラー５ａの配置されている領域と、ＳＴＩ２の内壁面との間の位置には、金属などの導電材料からなる下部拡散層接続プラグ２５が設けられている。このことにより、図１（ｂ）に示すように、下部拡散層９が、下部拡散層接続配線２８と、下部拡散層接続プラグ２５を介して電気的に接続されている。
【００２７】
本実施形態においては、図１（ａ）および図１（ｂ）に示すように、接続プラグ２４、下部拡散層接続配線２８、ゲート線２６は、１つの縦型トランジスタ３に対して１つずつ形成されている。また、本実施形態においては、柱状半導体５が平面視島状の複数のシリコンピラー５ａを有するものであり、複数のシリコンピラー５ａ上にそれぞれ上部拡散層１５が設けられ、上部拡散層１５を構成する４つの島状部１５ａの上面１５ｂおよび４つの島状部１５ａ間の隙間全面に連続して接続プラグ２４が配置されている。そして、接続プラグ２４が、縦型トランジスタ３の外部に接続された配線として機能するものとされており、４つのシリコンピラー５ａに共通のソース部とされている。また、下部拡散層接続配線２８に接続された下部拡散層９は、４つのシリコンピラー５ａに共通のドレイン部とされている。さらに、ゲート線２６に接続されたゲート電極１１は、シリコンピラー５ａの間の隙間５ｂにおいて互いに接触しており、４つのシリコンピラー５ａに共通する１つのゲート電極１１として機能する。したがって、本実施形態においては、完全空乏化された４つのシリコンピラー５ａが縦型トランジスタ３を構成する１つの柱状半導体５として機能するようになっている。
【００２８】
［半導体装置の製造方法］
次に、本発明の半導体装置の製造方法の一例として、図２〜図１５を参照して、図１に示す半導体装置の製造方法を説明する。図２〜図１５は、図１に示す半導体装置の製造方法を説明するための図であり、製造途中の半導体装置の図１（ａ）のＡ−Ａ’線に対応する断面図である。
【００２９】
本実施形態において、図１に示す半導体装置を製造するには、初めに、柱状半導体５を形成する。柱状半導体５を形成するには、まず、シリコン基板１を柱状半導体５として機能するものとするために、シリコン基板１上に不純物をイオン注入する。
次いで、図２に示すように、シリコン基板１上に素子分離となるＳＴＩ２を形成する。続いて、図２に示すように、ＳｉＯ２膜３１、ＳｉＮ膜３２、ポリシリコン膜３３を順次形成する。その後、シリコン基板１上の全面にレジストを形成し、公知のフォトリソグラフィ技術を用いてパターニングし、所定の形状のレジストパターン３４を形成する。
【００３０】
次いで、図３に示すように、公知の方法を用いて、レジストパターン３４をスリミングする。
次に、レジストパターン３４をマスクとしてポリシリコン膜３３をエッチングし、レジストパターン３４を除去する。このことにより、図４に示すように、所定の形状のポリシリコン膜３３が得られる。
【００３１】
次に、シリコン基板１上の全面にＳｉＯ２膜を形成してエッチングし、図５に示すように、平面視島状の４つのシリコンピラー５ａに対応する所定の平面形状を有するＳｉＯ２パターン３５を形成する。
次に、図６に示すように、ポリシリコン膜３３を除去する。続いて公知のフォトリソグラフィ技術を用いてＳｉＯ２パターン３５のうち不要な部分を除去し平面視島状の４つのシリコンピラー５ａに対応する所定の平面形状を有するＳｉＯ２パターン３５を形成する。
次に、ＳｉＯ２パターン３５をマスクとして、ＳｉＮ膜３２およびＳｉＯ２膜３１をエッチングし、ＳｉＯ２パターン３５を除去する。このことにより、図７に示すように、ＳｉＮ膜３２およびＳｉＯ２膜３１が、平面視島状の４つのシリコンピラー５ａに対応する所定の平面形状となる。
【００３２】
次に、ＳｉＮ膜３２およびＳｉＯ２膜３１をマスクとして、シリコンピラー５ａとなる領域を除く領域のシリコン基板１を、ＳＴＩ２よりも浅い深さであるシリコンピラー５ａの高さに対応する深さでエッチング除去する。このことにより、図８に示すように、平面視島状の４つのシリコンピラー５ａを有し、平面視で隣接するシリコンピラー５ａの間に隙間５ｂを有する柱状半導体５（図１（ａ）参照）が形成されるとともに、ＳＴＩ２に囲まれた領域内が凹部となる。
【００３３】
なお、本実施形態においては、柱状半導体５が平面視島状の複数のシリコンピラー５ａを有するものであるので、柱状半導体５が例えば、線状半導体層が略渦巻き状に成形されているものである場合と比較して、シリコン基板１をエッチング除去することにより、完全空乏化可能な寸法のシリコンピラー５ａを有する柱状半導体５を、容易に高精度で形成できる。
【００３４】
次に、シリコン基板１の上面およびシリコンピラー５ａの表面を酸化して、図９に示すように、ゲート絶縁膜１０を形成する。次に、不純物として、例えばＮ型トランジスタの場合はヒ素などをイオン注入し、柱状半導体５の下部を含むＳＴＩ２に囲まれた領域内の全域に下部拡散層９を形成する。ここで柱状半導体５の下部にはシリコンピラー５ａの周囲にイオン注入された不純物が拡散することで下部拡散層９が形成される。
次に、シリコン基板１上の全面に、ゲート電極１１となる導電材料からなる導電膜を形成する。その後、導電膜をエッチングすることにより、図１０に示すように、４つのシリコンピラー５ａ間の隙間５ｂを埋め、ゲート絶縁膜１０を介してシリコンピラー５ａと対向するゲート電極１１を形成する。
【００３５】
なお、本実施形態において、ゲート電極１１となる導電膜をエッチングする際には、図１０に示すように、４つのシリコンピラー５ａ間の隙間５ｂを埋める領域のみでなく、ＳＴＩ２に囲まれた領域からなる凹部の側壁に沿う領域にもゲート電極１１を配置する（図１（ａ）参照）。このことにより、ゲート電極１１を形成した後、ゲートコンタクトプラグ２３を形成する際に、ＳＴＩ２に囲まれた領域からなる凹部の側壁に沿う領域に配置されたゲート電極１１を引き出し線として用いて、ゲート電極１１とゲートコンタクトプラグ２３とを電気的に接続することができる。したがって、半導体装置におけるゲートコンタクトプラグ２３のレイアウトの自由度を向上させることができる。
【００３６】
また、本実施形態において、ゲート電極１１となる導電膜をエッチングする際には、ゲート電極１１の上面１１ａの位置が、シリコンピラー５ａの上面５１ａよりも下方となるようにする。このことにより、ゲート電極１１を形成した後の工程において、シリコンピラー５ａの上部に上部拡散層１５を形成した段階で、ゲート電極１１の上面１１ａの位置が上部拡散層１５の上面１５ｂよりも下方となる（図１（ｂ）参照）。
【００３７】
次に、図１１に示すように、シリコン基板１上の全面に、ＳｉＯ２膜などからなる絶縁膜８を形成し、ゲート絶縁膜１０およびゲート電極１１の形成されているＳＴＩ２に囲まれた領域からなる凹部内に絶縁膜８を埋め込む。
その後、図１２に示すように、各シリコンピラー５ａ上に配置されているＳｉＮ膜３２を除去して、ＳｉＯ２膜３１を露出させる。このことにより、各シリコンピラー５ａの上面部に開口部が形成される。
【００３８】
次いで、各シリコンピラー５ａの上面部の開口部より、各シリコンピラー５ａの上部５１ａにそれぞれ不純物として、例えばＮ型トランジスタの場合は燐やヒ素などをイオン注入し、不純物の拡散層を形成する。このことにより、各シリコンピラー５ａ上に上部拡散層１５が形成され、平面視で４つの島状部１５ａを有する上部拡散層１５（図１（ａ）参照）が得られる。
【００３９】
次に、絶縁膜８を公知のＣＭＰ技術を用いて、図１３に示すように、上部拡散層１５が露出するまで平坦化する。
その後、図１４に示すように、公知のフォトリソグラフィ技術を用いて絶縁膜８を部分的にエッチング除去し、絶縁膜８およびゲート絶縁膜１０を貫通して底面に下部拡散層９が露出された下部拡散層接続プラグ２５を形成するための下部拡散層用コンタクトホール２５ａを設けるとともに、絶縁膜８を貫通して底面にゲート電極１１が露出されたゲートコンタクトプラグ２３を形成するためのゲートコンタクトホール２３ａを設ける。
【００４０】
次に、図１５に示すように、シリコン基板１上の全面に、タングステンなどの金属からなる導電膜からなる導電材料層３７を形成し、下部拡散層用コンタクトホール２５ａ内およびゲートコンタクトホール２３ａ内を充填する。このことにより、下部拡散層９に電気的に接続された下部拡散層接続プラグ２５と、ゲート電極１１に電気的に接続されたゲートコンタクトプラグ２３が形成されるとともに、上部拡散層１５上に接して導電材料層３７が設けられる。
【００４１】
次いで、公知のフォトリソグラフィ技術を用いて導電材料層３７を部分的にエッチング除去して、所定の形状を有する接続プラグ２４を形成すると同時に、下部拡散層接続プラグ２５と一体化されて下部拡散層９に接続された下部拡散層接続配線２８と、ゲートコンタクトプラグ２３と一体化されてゲート電極１１と接続されたゲート線２６とを形成する。このことにより、上部拡散層１５上に、上部拡散層１５を構成する４つの島状部１５ａの上面１５ｂおよび４つの島状部１５ａ間の隙間全面に連続して配置されている（図１（ａ）参照）接続プラグ２４が形成される。
【００４２】
なお、本実施形態においては、接続プラグ２４を形成すると同時に、下部拡散層接続プラグ２５と一体化された下部拡散層接続配線２８、ゲートコンタクトプラグ２３と一体化されたゲート線２６を形成することにより、効率よく製造する場合を例に挙げて説明したが、例えば、接続プラグ２４を形成すると同時に、下部拡散層接続配線２８と、ゲート線２６とから選ばれるいずれか一方のみを形成し、他方を接続プラグ２４を形成した後に形成してもよい。
以上の工程により、柱状半導体５と、上部拡散層１５と、下部拡散層９と、ゲート電極１１とを備える縦型トランジスタ３を有する図１に示す半導体装置が得られる。
【００４３】
本実施形態の半導体装置は、柱状半導体５と、柱状半導体５上に形成された上部拡散層１５と、上部拡散層１５上に形成された接続プラグ２４とを備え、上部拡散層１５が、平面視で４つの島状部１５ａを有するものであり、接続プラグ２４が、導電材料からなり、上部拡散層１５を構成する４つの島状部１５ａの上面１５ｂおよび４つの島状部１５ａ間の隙間全面に連続して配置されているものであるので、上部拡散層１５の平面形状が、柱状半導体５を構成する４つのシリコンピラー５ａ上にそれぞれ設けられた平面積の狭い複数の平面視島状のものであっても、接続プラグ２４を形成するためのコンタクトホールを設けることなく、上部拡散層１５と接続プラグ２４とを小さいコンタクト抵抗で接続できる。
【００４４】
また、本実施形態の半導体装置は、柱状半導体５が、平面視島状の複数のシリコンピラー５ａを有するものであり、上部拡散層１５が、複数のシリコンピラー５ａ上にそれぞれ設けられたものであるので、各シリコンピラー５ａの表面近傍部をチャネル部として用いるものとすることができる。
【００４５】
また、本実施形態の半導体装置では、接続プラグ２４が縦型トランジスタ３の外部に接続された配線として機能するものであるので、接続プラグ２４を、柱状半導体５のソース部として用いることができる。
さらに、本実施形態の半導体装置は、平面視で接続プラグ２４の輪郭の内側に、上部拡散層１５が配置されているので、柱状半導体５を構成する４つのシリコンピラー５ａ上に形成されている上部拡散層１５を構成する全ての島状部１５ａを、接続プラグ２４によって電気的に接続できる。したがって、接続プラグ２４を、柱状半導体５を構成する４つのシリコンピラー５ａに共通のソース部として用いることができる。
【００４６】
さらに、本実施形態の半導体装置は、複数のシリコンピラー５ａと、複数のシリコンピラー５ａ間の隙間５ｂを埋めて配置され、ゲート絶縁膜１０を介してシリコンピラー５ａと対向するゲート電極１１とを備えているので、シリコンピラー５ａを構成する半導体をドレイン電流に関わらず、完全空乏化可能な寸法とすることができる。
そして、本実施形態の半導体装置では、シリコンピラー５ａを構成する半導体が完全空乏化可能な寸法とされているので、柱状半導体５が、完全空乏化されているものとなり、良好なＳ値（サブスレッショルドスイング値（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ  ｖａｌｕｅ））と大きなドレイン電流が得られる完全空乏化型の縦型トランジスタ３となる。
【００４７】
また、本実施形態の半導体装置は、柱状半導体５と、上部拡散層１５と、柱状半導体の下部に形成された下部拡散層９と、複数のシリコンピラー５ａ間の隙間５ｂを埋めて配置され、ゲート絶縁膜１０を介してシリコンピラー５ａと対向するゲート電極１１とを備える縦型トランジスタ３を有し、ゲート電極１１の上面１１ａの位置が上部拡散層１５の上面１５ｂよりも下方に配置されているものであるので、ゲート電極１１上に、上面の位置が上部拡散層１５の上面１５ｂと同じまたは上部拡散層１５の上面１５ｂよりも下方に配置されている絶縁膜８を設けることにより、ゲート電極１１と、上部拡散層１５および上部拡散層１５に接続された接続プラグ２４とを絶縁できるとともに、プラグを形成するためのコンタクトホールを設けることなく上部拡散層１５上に直接、接続プラグ２４を容易に形成できるものとなる。
【００４８】
また、本実施形態の半導体装置の製造方法は、柱状半導体５を形成する工程と、柱状半導体５上に、導電材料からなり、上部拡散層１５を構成する４つの島状部１５ａの上面１５ｂおよび４つの島状部１５ａ間の隙間全面に連続して配置されている接続プラグ２４を形成する工程とを備える方法であるので、上部拡散層１５と小さいコンタクト抵抗で接続できる接続プラグ２４を備える半導体装置が得られる。
【００４９】
また、本実施形態の半導体装置の製造方法は、柱状半導体５と上部拡散層１５と下部拡散層９とゲート電極１１とを備える縦型トランジスタ３を有する半導体装置を製造する方法であり、上部拡散層１５を形成する工程の前に、柱状半導体５の下部に下部拡散層９を形成する工程と、複数のシリコンピラー５ａ間の隙間５ｂを埋め、ゲート絶縁膜１０を介してシリコンピラー５ａとゲート電極１１とが対向し、かつ、ゲート電極１１の上面１１ａの位置がシリコンピラー５ａの上面５１ａよりも下方となるようにゲート電極１１を形成する工程とを備えている。このため、本実施形態によれば、シリコンピラー５ａ上に上部拡散層１５を設け、ゲート電極１１上に、上面の位置が上部拡散層１５の上面１５ｂと同じまたは上部拡散層１５の上面１５ｂよりも下方に配置されている絶縁膜８を設けることにより、ゲート電極１１と、上部拡散層１５および上部拡散層１５に接続された接続プラグ２４とを絶縁できるとともに、プラグを形成するためのコンタクトホールを設けることなく上部拡散層１５上に直接、接続プラグ２４を容易に形成できる。
【００５０】
また、本実施形態の半導体装置の製造方法は、接続プラグ２４を形成すると同時に、ゲート電極１１に接続されたゲート線２６と、下部拡散層９に接続された下部拡散層接続配線２８とを形成するので、接続プラグ２４と、ゲート線２６と、下部拡散層接続配線２８とをそれぞれ別々に形成する場合と比較して、効率よく製造できる。
【００５１】
以上、本発明の一例として本実施形態について説明したが、本発明は上述した実施形態に限定されないことは言うまでもない。例えば、上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。具体的には、本実施形態では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に柱状半導体を形成することも可能である。さらに、接続プラグやゲート線、下部拡散層接続配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
【００５２】
また、上述した実施形態においては、１つの縦型トランジスタを備える半導体基板を例に挙げて説明したが、本発明は上述した実施形態に限定されるものではなく、複数の縦型トランジスタを備える半導体基板であってもよい。
【００５３】
図１６は、本発明の半導体装置の他の例を説明するための断面図である。図１６に示す半導体装置が、図１に示す半導体装置と異なる点は、２つの縦型トランジスタ３ａ、３ｂが備えられている点と、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａが、他方の縦型トランジスタ３ａのゲート線と一体化されている点のみである。したがって、図１に示す半導体装置と同じ部材については同じ符号を付し、説明を省略する。
【００５４】
図１６に示す半導体装置を製造するには、図１に示す半導体装置の製造方法と同様にして接続プラグを形成する工程までの各工程を行い、接続プラグ２４ａを形成する工程において、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａを形成すると同時に、隣接する他方の縦型トランジスタ３ａのゲート線を、一方の縦型トランジスタ３ｂの接続プラグ２４ａと一体化して形成すればよい。
【００５５】
なお、図１６に示す半導体装置においては、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａが、他方の縦型トランジスタ３ａのゲート線と一体化されている場合を例に挙げて説明したが、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａは、他方の縦型トランジスタ３ａの接続プラグ２４または下部拡散層接続配線２８と一体化されていてもよい。
【００５６】
このような半導体装置は、接続プラグ２４ａを形成する工程において、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａを形成すると同時に、隣接する他方の縦型トランジスタ３ａの接続プラグ２４または下部拡散層接続配線２８を、一方の縦型トランジスタ３ｂの接続プラグ２４ａと一体化して形成することにより製造できる。
【００５７】
このように、隣接する一方の縦型トランジスタ３ｂの接続プラグ２４ａが、他方の縦型トランジスタ３ａの接続プラグと、ゲート電極と接続されたゲート線と、下部拡散層に接続された下部拡散層接続配線のいずれかと一体化されている場合、従来これらを接続するために用いられていた上部拡散層上に設けられた配線層を用いる必要が無くなるので、この配線層を信号線や電源配線に用いることができるようになり、半導体装置を小型化、高集積化できる。
【符号の説明】
【００５８】
１…シリコン基板、２…ＳＴＩ、３、３ａ、３ｂ…縦型トランジスタ、５…柱状半導体、５ａ…シリコンピラー（ピラー）、５ｂ…隙間、８…絶縁膜、９…下部拡散層、１０…ゲート絶縁膜、１１…ゲート電極、１５…上部拡散層、２３…ゲートコンタクトプラグ、２３ａ…ゲートコンタクトホール、２４、２４ａ…接続プラグ、２５…下部拡散層接続プラグ、２５ａ…下部拡散層用コンタクトホール、２６…ゲート線、２８…下部拡散層接続配線、３１…ＳｉＯ２膜、３２…ＳｉＮ膜、３３…ポリシリコン膜、３４…レジストパターン、３５…ＳｉＯ２パターン、３７…導電材料層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012023305.tif 000009
【図８】
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【図９】
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【図１０】
2012023305.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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