(57)【要約】【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。【選択図】図２
2012019139.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＭＩＳトランジスタを有する半導体装置であって、
前記ＭＩＳトランジスタは、
前記半導体基板における素子分離領域に囲まれた活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極の側面上に導電性酸化物からなる第１のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のサイドウォールスペーサは、前記ゲート絶縁膜の側面上には形成されていないことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記活性領域における前記ゲート電極の両側にエクステンション領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ゲート電極の側面上に前記第１のサイドウォールスペーサを挟んで絶縁性の第２のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ゲート電極のゲート長方向の幅は、前記ゲート絶縁膜のゲート長方向の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲート電極におけるゲート長方向の幅と前記ゲート電極の両側面上に形成された前記第１のサイドウォールスペーサにおけるゲート長方向の幅との合計は、前記ゲート絶縁膜におけるゲート長方向の幅と実質的に同じであることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、シリコン酸化膜と、当該シリコン酸化膜上に形成された高誘電率絶縁膜とを含むことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記シリコン酸化膜におけるゲート長方向の端部の厚さは、当該端部を除く前記シリコン酸化膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記導電性酸化物はインジウム錫酸化物であることを特徴とする半導体装置。
【請求項１０】
半導体基板上にＭＩＳトランジスタを有する半導体装置であって、
前記ＭＩＳトランジスタは、
前記半導体基板における素子分離領域に囲まれた活性領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極の底部は導電性酸化物からなることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記活性領域における前記ゲート電極の両側にエクステンション領域が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置において、
前記ゲート電極の側面上に絶縁性のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記ゲート電極の側面と前記サイドウォールスペーサとの間に絶縁性のオフセットスペーサが形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記オフセットスペーサはシリコン窒化膜からなることを特徴とする半導体装置。
【請求項１５】
請求項１０〜１４のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、シリコン酸化膜と、当該シリコン酸化膜上に形成された高誘電率絶縁膜とを含むことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記シリコン酸化膜におけるゲート長方向の端部の厚さは、当該端部を除く前記シリコン酸化膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項１７】
請求項１０〜１６のいずれか１項に記載の半導体装置において、
前記導電性酸化物はインジウム錫酸化物であることを特徴とする半導体装置。
【請求項１８】
半導体基板上にゲート絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングして、前記導電膜からなるゲート電極を形成する工程と、
前記ゲート電極上及び前記絶縁膜上に導電性酸化物膜を形成する工程と、
前記導電性酸化物膜に対してエッチバックを行うことにより、前記ゲート電極の側面上に前記導線性酸化物膜からなるサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサの下側以外に位置する部分の前記絶縁膜を除去してゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板上にゲート絶縁膜となる絶縁膜を形成する工程と、
前記絶縁膜上に導電性酸化物膜を形成する工程と、
前記導電性酸化物膜上に導電膜を形成する工程と、
前記導電膜及び前記導電性酸化物膜をパターニングして、前記導電膜及び前記導電性酸化物膜からなるゲート電極を形成する工程と、
前記ゲート電極の下側以外に位置する部分の前記絶縁膜を除去してゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率ゲート絶縁膜を用いたＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化のためのトランジスタサイズの微細化に伴い、ゲート絶縁膜のEquivalent Oxide Thickness（以下、ＥＯＴと称する）の薄膜化が必要となっている。
【０００３】
しかしながら、ゲート絶縁膜として従来のシリコン酸化膜を用いて目標とするＥＯＴを達成しようとすると、シリコン酸化膜の物理膜厚が非常に薄くなるため、ゲート電極とチャネル領域との間で直接トンネル電流が著しく増大し、その結果、正常なトランジスタ動作が困難となる。
【０００４】
そこで、従来のシリコン酸窒化膜と比べて比誘電率の高い高誘電率絶縁膜（以下、ＨＫ絶縁膜と称する）、例えば、比誘電率が１０以上のハフニウム酸化膜やジルコニウム酸化膜などのＨＫ絶縁膜をゲート絶縁膜に用いることによって、物理膜厚を厚くしたまま実効的に目標のＥＯＴを実現する技術が提案されている。例えば、ＨＫ絶縁膜としてハフニウム酸化膜（ＨｆＯ2 ）を用いると、２．０ｎｍの物理膜厚で１．０ｎｍ程度のＥＯＴを実現することが可能である。
【０００５】
以下、図面を参照しながら、ＨＫ絶縁膜をゲート絶縁膜として用いた、従来の半導体装置の製造方法について説明する。図６（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【０００６】
まず、図６（ａ）に示すように、半導体基板６００上に素子分離領域６０１を形成することによって、ｎＦＥＴ領域とｐＦＥＴ領域とを区画する。ここで、ｎＦＥＴ領域の半導体基板６００における素子分離領域６０１に囲まれた領域が活性領域６００ａとなり、ｐＦＥＴ領域の半導体基板６００における素子分離領域６０１に囲まれた領域が活性領域６００ｂとなる。次に、ｎＦＥＴ領域の半導体基板６００にｐ型ウェル領域６０２ａを形成する一方、ｐＦＥＴ領域の半導体基板６００にｎ型ウェル領域６０２ｂを形成する。次に、半導体基板６００上の全面に、シリコン酸化膜６０３、ＨＫ絶縁膜６０４、金属膜６０５及びポリシリコン膜６０６を順次堆積した後、ポリシリコン膜６０６上にゲート電極用レジストパターン６０７を形成する。
【０００７】
次に、レジストパターン６０７をマスクとして、ポリシリコン膜６０６及び金属膜６０５に対してドライエッチングを行った後、レジストパターン６０７を除去する。これにより、図６（ｂ）に示すように、ｎＦＥＴ領域には、金属膜６０５ａ及びポリシリコン膜６０６ａからなるゲート電極６０９ａが形成されると共に、ｐＦＥＴ領域には、金属膜６０５ｂ及びポリシリコン膜６０６ｂからなるゲート電極６０９ｂが形成される。また、ゲート電極６０９ａ及び６０９ｂの形成後に、ゲート電極６０９ａ及び６０９ｂのそれぞれの下側以外に位置する部分のシリコン酸化膜６０３及びＨＫ絶縁膜６０４を除去することによって、ｎＦＥＴ領域のゲート電極６０９ａの下側に、シリコン酸化膜６０３ａ及びＨＫ絶縁膜６０４ａからなるゲート絶縁膜６０８ａを形成すると共に、ｐＦＥＴ領域のゲート電極６０９ｂの下側に、シリコン酸化膜６０３ｂ及びＨＫ絶縁膜６０４ｂからなるゲート絶縁膜６０８ｂを形成する。
【０００８】
次に、図６（ｃ）に示すように、ゲート電極６０９ａの側面上に絶縁性オフセットスペーサ６１０ａを形成すると共に、ゲート電極６０９ｂの側面上に絶縁性オフセットスペーサ６１０ｂを形成する。その後、ゲート電極６０９ａ及びその側面上の絶縁性オフセットスペーサ６１０ａと、ゲート電極６０９ｂ及びその側面上の絶縁性オフセットスペーサ６１０ｂとをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域及びｐＦＥＴ領域の半導体基板６００に対してそれぞれ行う。これにより、活性領域６００ａにおけるゲート電極６０９ａの両側にｎ型エクステンション領域６１１ａが形成される一方、活性領域６００ｂにおけるゲート電極６０９ｂの両側にｐ型エクステンション領域６１１ｂを形成する。
【０００９】
次に、半導体基板６００上の全面にシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行うことによって、図６（ｄ）に示すように、ゲート電極６０９ａの側面上に絶縁性オフセットスペーサ６１０ａを挟んで絶縁性サイドウォールスペーサ６１２ａを形成すると共にゲート電極６０９ｂの側面上に絶縁性オフセットスペーサ６１０ｂを挟んで絶縁性サイドウォールスペーサ６１２ｂを形成する。その後、ゲート電極６０９ａ並びにその側面上の絶縁性オフセットスペーサ６１０ａ及び絶縁性サイドウォールスペーサ６１２ａと、ゲート電極６０９ｂ並びにその側面上の絶縁性オフセットスペーサ６１０ｂ及び絶縁性サイドウォールスペーサ６１２ｂとをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域及びｐＦＥＴ領域の半導体基板６００に対してそれぞれ行う。これにより、活性領域６００ａにおけるゲート電極６０９ａから見て絶縁性サイドウォールスペーサ６１２ａの両側に、ｎ型エクステンション領域６１１ａと接続するｎ型ソース／ドレイン領域６１３ａが形成される一方、活性領域６００ｂにおけるゲート電極６０９ｂから見て絶縁性サイドウォールスペーサ６１２ｂの両側に、ｐ型エクステンション領域６１１ｂと接続するｐ型ソース／ドレイン領域６１３ｂが形成される。
【００１０】
以上に述べたプロセスフローにより、ＨＫ絶縁膜をゲート絶縁膜とするｎ型トランジスタ及びｐ型トランジスタを同一基板上に形成することが可能となる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】M. Takayanagi 他、HfSiON-CMOSFET Technology for Low Standby Power Application 、IEDM Tech. Digest 、2005年
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図７は、ゲート絶縁膜にＨＫ絶縁膜を用いた従来の半導体装置（図６（ｄ）参照）におけるゲート電極（具体的には図６（ｄ）のｎＦＥＴ領域のゲート電極６０９ａ）のエッジ付近の拡大断面図である。図７に示すように、ゲート絶縁膜にＨＫ絶縁膜を用いた従来の半導体装置においては、ＨＫ絶縁膜６０４ａにおけるゲート長方向の端部近傍に酸素過剰領域６５０が生じている（つまりゲートバーズビークが発生している）。酸素過剰領域６５０は、ＨＫ絶縁膜６０４ａ及びシリコン酸化膜６０３ａに含まれる過剰な酸素、又は絶縁性オフセットスペーサ６１０ａ及び絶縁性サイドウォールスペーサ６１２ａを通過してきた外部の酸素と、半導体基板６００の表面部に含まれるシリコンとが反応することによって形成されると考えられる。また、酸素過剰領域６５０のうちＨＫ絶縁膜６０４ａの上部コーナー近傍部分は、ＨＫ絶縁膜６０４ａが過剰に酸化された領域であると考えられる。すなわち、酸素過剰領域６５０においては、上から下に、酸素リッチなＨＫ絶縁膜から酸素リッチなシリコン酸化膜へと組成が変化している。
【００１３】
非特許文献１には、このようにして発生するＨＫ絶縁膜端部近傍の酸素過剰領域で固定電荷が発生し、それによってトランジスタ特性の劣化が生じることが報告されている。
【００１４】
それに対して、前述のトランジスタ特性劣化を防止するために、ゲート電極側面上の絶縁性オフセットスペーサとして、シリコン酸化膜と比べて酸素の侵入を防止できるシリコン窒化膜を用いることによって、ゲートバーズビークの発生を抑制することが提案されている。
【００１５】
図８は、絶縁性オフセットスペーサ（エクステンション注入用のオフセット膜）となるシリコン窒化膜（ＳｉＮ膜）の厚さ（ゲート長方向の幅（以下同じ））を色々変えて、ゲート寸法（ゲート長）とトランジスタ特性（具体的には閾値電圧Ｖｔｈ）との関係を本願発明者が調べた結果を示している。図８に示すように、ＳｉＮ膜の厚さを増加させることによって、ゲート寸法が小さくなってもＶｔｈ上昇を緩和できることがわかる。言い換えると、ゲート絶縁膜にＨＫ絶縁膜を用いた前述の従来の半導体装置では、酸素の侵入に起因してＨＫ絶縁膜の端部近傍に酸素過剰領域が発生することを防止するためには、絶縁性オフセットスペーサとして、ある程度の（例えば１０ｎｍ程度の（以下同じ））厚さを持つシリコン窒化膜を用いることが必要である。
【００１６】
しかしながら、トランジスタの微細化が進み、ゲート寸法が３０ｎｍ程度以下になると、絶縁性オフセットスペーサの厚さを６ｎｍ程度未満にする必要がある。すなわち、ゲート絶縁膜にＨＫ絶縁膜を用いた前述の従来の半導体装置の構造では、トランジスタの微細化が進むと、絶縁性オフセットスペーサとしてシリコン窒化膜を用いたとしても、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生を防止できず、トランジスタ特性の劣化が生じてしまうという問題がある。
【００１７】
前記に鑑み、本発明は、ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明に係る第１の半導体装置は、半導体基板上にＭＩＳトランジスタを有する半導体装置であって、前記ＭＩＳトランジスタは、前記半導体基板における素子分離領域に囲まれた活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート電極の側面上に導電性酸化物からなる第１のサイドウォールスペーサが形成されている。
【００１９】
尚、本願において、導電性酸化物とは、１×１０-3〜１×１０-5Ω・ｃｍ程度の比抵抗値を持つ酸化物である。
【００２０】
本発明に係る第１の半導体装置によると、ゲート電極の側面上に導電性酸化物からなる第１のサイドウォールスペーサが形成されている。言い換えると、ゲート絶縁膜の上部コーナーと接するように、導電性酸化物からなる第１のサイドウォールスペーサが形成されている。このため、ゲート絶縁膜としてＨＫ絶縁膜を用いた場合、当該ＨＫ絶縁膜の端部とゲート電極とが、第１のサイドウォールスペーサとなる導電性酸化物膜を介して接続されるので、外部からの酸素侵入に起因してＨＫ絶縁膜の端部近傍に酸素過剰領域が発生しても、当該領域に固定電荷が生じることを抑制することができる。また、低温プロセスにて半導体装置製造を行った場合、ゲート絶縁膜となるＨＫ絶縁膜と比べて、第１のサイドウォールスペーサとなる導電性酸化物膜の方が酸素との反応速度が速いため、外部から侵入した酸素が当該導電性酸化物膜で消費されるので、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生自体を抑制できる。
【００２１】
従って、本発明に係る第１の半導体装置によると、トランジスタの駆動能力等のトランジスタ特性の劣化を抑制することが可能となる。
【００２２】
また、本発明に係る第１の半導体装置によると、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生を防止するために、従来技術のように絶縁性オフセットスペーサとしてシリコン窒化膜を所定厚さ以上で用いる必要がないので、トランジスタの微細化に支障をもたらすことがない。
【００２３】
また、本発明に係る第１の半導体装置を製造する際には、導電性酸化物からなる第１のサイドウォールスペーサを、エクステンション注入時のオフセット膜として用いることができる。言い換えると、エクステンション注入時に別途オフセット膜を形成する必要がない。従って、工程数の増加無く、前述の効果を得ることができる。
【００２４】
本発明に係る第１の半導体装置において、前記第１のサイドウォールスペーサは、前記ゲート絶縁膜の側面上には形成されていないことが好ましい。言い換えると、前記第１のサイドウォールスペーサは、前記半導体基板と接しないように形成されていることが好ましい。このようにすると、第１のサイドウォールスペーサとなる導電性酸化物膜を介して、半導体基板とゲート電極との間にリーク電流が流れることを防止することができる。
【００２５】
本発明に係る第１の半導体装置において、前記活性領域における前記ゲート電極の両側にエクステンション領域が形成されていてもよい。
【００２６】
本発明に係る第１の半導体装置において、前記ゲート電極の側面上に前記第１のサイドウォールスペーサを挟んで絶縁性の第２のサイドウォールスペーサが形成されていてもよい。この場合、前記活性領域における前記ゲート電極から見て前記第２のサイドウォールスペーサの両側にソース／ドレイン領域が形成されていてもよい。
【００２７】
本発明に係る第１の半導体装置において、前記ゲート電極のゲート長方向の幅は、前記ゲート絶縁膜のゲート長方向の幅よりも小さくてもよい。このようにすると、ゲート絶縁膜の上部コーナーと接するように、導電性酸化物からなる第１のサイドウォールスペーサを形成することができるので、前述の効果を確実に得ることができる。この場合、前記ゲート電極におけるゲート長方向の幅と前記ゲート電極の両側面上に形成された前記第１のサイドウォールスペーサにおけるゲート長方向の幅との合計は、前記ゲート絶縁膜におけるゲート長方向の幅と実質的に同じであってもよい。このような構成は、第１のサイドウォールスペーサを形成するための導電性酸化物膜のエッチバックと同時にゲート絶縁膜を形成するためのエッチングを行うことにより得られるので、工程数を低減することができる。
【００２８】
本発明に係る第１の半導体装置において、前記ゲート絶縁膜は、シリコン酸化膜と、当該シリコン酸化膜上に形成された高誘電率絶縁膜とを含んでいてもよい。この場合、前記シリコン酸化膜におけるゲート長方向の端部の厚さは、当該端部を除く前記シリコン酸化膜の厚さよりも厚くてもよい。
【００２９】
本発明に係る第１の半導体装置において、前記導電性酸化物はインジウム錫酸化物であると、前述の効果を確実に得ることができる。尚、インジウム錫酸化物（ＩＴＯ）に代えて、例えばアンチモン錫酸化物（ＡＴＯ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化錫（ＳｎＯ2 ）を用いた場合にも、同様の効果を得ることができる。
【００３０】
また、前記の目的を達成するため、本発明に係る第２の半導体装置は、半導体基板上にＭＩＳトランジスタを有する半導体装置であって、前記ＭＩＳトランジスタは、前記半導体基板における素子分離領域に囲まれた活性領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート電極の底部は導電性酸化物からなる。
【００３１】
本発明に係る第２の半導体装置によると、ゲート電極の底部は導電性酸化物からなる。言い換えると、ゲート絶縁膜の上部コーナーと接するように、ゲート電極の底部となる導電性酸化物層が形成されている。このため、ゲート絶縁膜としてＨＫ絶縁膜を用いた場合、当該ＨＫ絶縁膜の端部とゲート電極（底部を除く）とが前記導電性酸化物層を介して接続されるので、外部からの酸素侵入に起因してＨＫ絶縁膜の端部近傍に酸素過剰領域が発生しても、当該領域に固定電荷が生じることを抑制することができる。また、低温プロセスにて半導体装置製造を行った場合、ゲート絶縁膜となるＨＫ絶縁膜と比べて、ゲート電極の底部となる導電性酸化物層の方が酸素との反応速度が速いため、外部から侵入した酸素が当該導電性酸化物層で消費されるので、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生自体を抑制できる。
【００３２】
従って、本発明に係る第２の半導体装置によると、トランジスタの駆動能力等のトランジスタ特性の劣化を抑制することが可能となる。
【００３３】
また、本発明に係る第２の半導体装置によると、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生を防止するために、従来技術のように絶縁性オフセットスペーサとしてシリコン窒化膜を所定厚さ以上で用いる必要がないので、トランジスタの微細化に支障をもたらすことがない。
【００３４】
本発明に係る第２の半導体装置において、前記活性領域における前記ゲート電極の両側にエクステンション領域が形成されていてもよい。
【００３５】
本発明に係る第２の半導体装置において、前記ゲート電極の側面上に絶縁性のサイドウォールスペーサが形成されていてもよい。この場合、前記活性領域における前記ゲート電極から見て前記サイドウォールスペーサの両側にソース／ドレイン領域が形成されていてもよい。また、前記ゲート電極の側面と前記サイドウォールスペーサとの間に絶縁性のオフセットスペーサが形成されていてもよい。ここで、前記オフセットスペーサがシリコン窒化膜からなると、外部からの酸素侵入に起因する酸素過剰領域の発生をより一層抑制することができる。
【００３６】
本発明に係る第２の半導体装置において、前記ゲート絶縁膜は、シリコン酸化膜と、当該シリコン酸化膜上に形成された高誘電率絶縁膜とを含んでいてもよい。この場合、前記シリコン酸化膜におけるゲート長方向の端部の厚さは、当該端部を除く前記シリコン酸化膜の厚さよりも厚くてもよい。
【００３７】
本発明に係る第２の半導体装置において、前記導電性酸化物はインジウム錫酸化物であると、前述の効果を確実に得ることができる。尚、インジウム錫酸化物（ＩＴＯ）に代えて、例えばアンチモン錫酸化物（ＡＴＯ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化錫（ＳｎＯ2 ）を用いた場合にも、同様の効果を得ることができる。
【００３８】
また、前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜となる絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングして、前記導電膜からなるゲート電極を形成する工程と、前記ゲート電極上及び前記絶縁膜上に導電性酸化物膜を形成する工程と、前記導電性酸化物膜に対してエッチバックを行うことにより、前記ゲート電極の側面上に前記導線性酸化物膜からなるサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサの下側以外に位置する部分の前記絶縁膜を除去してゲート絶縁膜を形成する工程とを備えている。
【００３９】
すなわち、本発明に係る第１の半導体装置の製造方法によると、前述の本発明に係る第１の半導体装置を製造できるため、本発明に係る第１の半導体装置と同様の効果を得ることができる。
【００４０】
また、前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、半導体基板上にゲート絶縁膜となる絶縁膜を形成する工程と、前記絶縁膜上に導電性酸化物膜を形成する工程と、前記導電性酸化物膜上に導電膜を形成する工程と、前記導電膜及び前記導電性酸化物膜をパターニングして、前記導電膜及び前記導電性酸化物膜からなるゲート電極を形成する工程と、前記ゲート電極の下側以外に位置する部分の前記絶縁膜を除去してゲート絶縁膜を形成する工程とを備えている。
【００４１】
すなわち、本発明に係る第２の半導体装置の製造方法によると、前述の本発明に係る第２の半導体装置を製造できるため、本発明に係る第２の半導体装置と同様の効果を得ることができる。
【発明の効果】
【００４２】
本発明によると、ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、微細化が進んでも、ＨＫ絶縁膜の端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止することができる。
【図面の簡単な説明】
【００４３】
【図１】図１（ａ）〜（ｄ）は、第１実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図２】図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図３】図３は、第１の実施形態に係る半導体装置の製造方法によって製造された半導体装置におけるゲート構造のエッジ付近の拡大断面図である。
【図４】図４（ａ）〜（ｄ）は、第２実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図５】図５は、第２の実施形態に係る半導体装置の製造方法によって製造された半導体装置におけるゲート構造のエッジ付近の拡大断面図である。
【図６】図６（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【図７】図７は、従来の半導体装置の製造方法によって製造された半導体装置におけるゲート構造のエッジ付近の拡大断面図である。
【図８】図８は、絶縁性オフセットスペーサとなるシリコン窒化膜の厚さを色々変えて、ゲート寸法とトランジスタ特性との関係を本願発明者が調べた結果を示す図である。
【発明を実施するための形態】
【００４４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４５】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
【００４６】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１００上に素子分離領域１０１を形成することによって、ｎＦＥＴ領域とｐＦＥＴ領域とを区画する。ここで、ｎＦＥＴ領域の半導体基板１００における素子分離領域１０１に囲まれた領域が活性領域１００ａとなり、ｐＦＥＴ領域の半導体基板１００における素子分離領域１０１に囲まれた領域が活性領域１００ｂとなる。次に、ｎＦＥＴ領域の半導体基板１００にｐ型ウェル領域１０２ａを形成する一方、ｐＦＥＴ領域の半導体基板１００にｎ型ウェル領域１０２ｂを形成する。次に、半導体基板１００上の全面に、シリコン酸化膜１０３、例えばハフニウム酸化膜等のＨＫ絶縁膜１０４、例えば窒化チタン膜等の金属含有膜１０５及びポリシリコン膜１０６を順次堆積した後、ポリシリコン膜１０６上にゲート電極用レジストパターン１０７を形成する。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、シリコン酸化膜１０３の堆積膜厚は例えば０．８〜１．２ｎｍ程度であり、ＨＫ絶縁膜１０４の堆積膜厚は例えば１〜２ｎｍ程度であり、金属含有膜１０５の堆積膜厚は例えば５〜２０ｎｍ程度であり、ポリシリコン膜１０６の堆積膜厚は例えば４０〜６０ｎｍ程度である。
【００４７】
次に、レジストパターン１０７をマスクとして、ポリシリコン膜１０６及び金属含有膜１０５に対してドライエッチングを行う。これにより、図１（ｂ）に示すように、ｎＦＥＴ領域には、金属含有膜１０５ａ及びポリシリコン膜１０６ａからなるゲート電極１０９ａが形成されると共に、ｐＦＥＴ領域には、金属含有膜１０５ｂ及びポリシリコン膜１０６ｂからなるゲート電極１０９ｂが形成される。ここで、ＨＫ絶縁膜１０４はほとんどエッチングされない。その後、レジストパターン１０７を除去する。
【００４８】
次に、図１（ｃ）に示すように、ゲート電極１０９ａ上及びゲート電極１０９ｂ上を含むＨＫ絶縁膜１０４上の全面に、例えばスパッタ法により、例えばインジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等からなる厚さ３〜７ｎｍ程度の導電性酸化物膜１１０を形成する。ここで、スパッタターゲットであるＩＴＯは、例えば酸化インジウム（Ｉｎ2 Ｏ3 ）に、その数％（例えば３〜９atomic％）程度の酸化スズ（ＳｎＯ2 ）を添加したものであってもよい。
【００４９】
次に、図１（ｄ）に示すように、導電性酸化物膜１１０の全面に対してエッチバックを行うことにより、ゲート電極１０９ａの側面上に導電性酸化物膜１１０からなるサイドウォールスペーサ１１１ａを形成すると共に、ゲート電極１０９ｂの側面上に導電性酸化物膜１１０からなるサイドウォールスペーサ１１１ｂを形成する。また、導電性酸化物膜１１０に対するエッチバックと同時に、ゲート電極１０９ａ及び１０９ｂのそれぞれの下側以外に位置する部分のシリコン酸化膜１０３及びＨＫ絶縁膜１０４を除去する。これにより、ｎＦＥＴ領域のゲート電極１０９ａの下側に、シリコン酸化膜１０３ａ及びＨＫ絶縁膜１０４ａからなるゲート絶縁膜１０８ａが形成されると共に、ｐＦＥＴ領域のゲート電極１０９ｂの下側に、シリコン酸化膜１０３ｂ及びＨＫ絶縁膜１０４ｂからなるゲート絶縁膜１０８ｂが形成される。
【００５０】
次に、図２（ａ）に示すように、ゲート電極１０９ａ及びその側面上のサイドウォールスペーサ１１１ａをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域の半導体基板１００に対して行うことにより、活性領域１００ａにおけるゲート電極１０９ａの両側にｎ型エクステンション領域１１２ａを形成する。また、ゲート電極１０９ｂ及びその側面上のサイドウォールスペーサ１１１ｂをマスクとして、フォトリソグラフィーによる選択イオン注入をｐＦＥＴ領域の半導体基板１００に対して行うことにより、活性領域１００ｂにおけるゲート電極１０９ｂの両側にｐ型エクステンション領域１１２ｂを形成する。
【００５１】
次に、半導体基板１００上の全面に例えばシリコン窒化膜等の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行うことによって、図２（ｂ）に示すように、ゲート電極１０９ａの側面上にサイドウォールスペーサ１１１ａを挟んで絶縁性のサイドウォールスペーサ１１３ａを形成すると共にゲート電極１０９ｂの側面上にサイドウォールスペーサ１１１ｂを挟んで絶縁性のサイドウォールスペーサ１１３ｂを形成する。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、サイドウォールスペーサ１１３ａ及び１１３ｂとなる絶縁膜の堆積膜厚は例えば３０〜５０ｎｍ程度である。
【００５２】
次に、図２（ｃ）に示すように、ゲート電極１０９ａ並びにその側面上のサイドウォールスペーサ１１１ａ及びサイドウォールスペーサ１１３ａをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域の半導体基板１００に対して行う。これにより、活性領域１００ａにおけるゲート電極１０９ａから見てサイドウォールスペーサ１１３ａの両側に、ｎ型エクステンション領域１１２ａと接続するｎ型ソース／ドレイン領域１１４ａが形成される。また、ゲート電極１０９ｂ並びにその側面上のサイドウォールスペーサ１１１ｂ及びサイドウォールスペーサ１１３ｂをマスクとして、フォトリソグラフィーによる選択イオン注入をｐＦＥＴ領域の半導体基板１００に対して行う。これにより、活性領域１００ｂにおけるゲート電極１０９ｂから見てサイドウォールスペーサ１１３ｂの両側に、ｐ型エクステンション領域１１２ｂと接続するｐ型ソース／ドレイン領域１１４ｂが形成される。
【００５３】
以上に述べたプロセスフローにより、ＨＫ絶縁膜をゲート絶縁膜とするｎ型トランジスタ及びｐ型トランジスタを同一基板上に形成することが可能となる。
【００５４】
図３は、以上に述べたプロセスフローによって製造された、ゲート絶縁膜にＨＫ絶縁膜を用いた本実施形態の半導体装置（図２（ｃ）参照）におけるゲート構造（具体的には図２（ｃ）のｎＦＥＴ領域のゲート構造）のエッジ付近の拡大断面図である。
【００５５】
図３に示すように、本実施形態の半導体装置においては、ＨＫ絶縁膜１０４ａにおけるゲート長方向の端部近傍にゲートバーズビークが発生している。具体的には、シリコン酸化膜１０３ａにおけるゲート長方向の端部の厚さは、当該端部を除くシリコン酸化膜１０３ａの厚さよりも厚くなっていると共に、ＨＫ絶縁膜１０４ａと導電性酸化物からなるサイドウォールスペーサ１１１ａとの接触領域に酸素過剰領域１５０が生じている。シリコン酸化膜１０３ａ端部の厚膜化は、ＨＫ絶縁膜１０４ａ及びシリコン酸化膜１０３ａに含まれる過剰な酸素、又は絶縁性のサイドウォールスペーサ１１３ａを通過してきた外部の酸素と、半導体基板１００の表面部に含まれるシリコンとが反応することによって生じると考えられる。また、酸素過剰領域１５０は、ＨＫ絶縁膜１０４ａ及びサイドウォールスペーサ１１１ａとなる導電性酸化物膜のそれぞれが、絶縁性のサイドウォールスペーサ１１３ａを通過してきた外部の酸素によって過剰に酸化されて形成されると考えられる。すなわち、酸素過剰領域１５０においては、上から下に、酸素リッチな導電性酸化物から酸素リッチなＨＫ絶縁体へと組成が変化している。ここで、ＨＫ絶縁膜１０４ａの端部とゲート電極１０９ａとは、サイドウォールスペーサ１１１ａとなる導電性酸化物膜を介して接続されているので、酸素過剰領域１５０に固定電荷が生じることを抑制することができる。
【００５６】
尚、図３においては、ＨＫ絶縁膜１０４ａにおけるゲート長方向の端部は絶縁性のサイドウォールスペーサ１１３ａと部分的に接しているが、製造プロセス中の熱処理条件等に起因して、ＨＫ絶縁膜１０４ａがサイドウォールスペーサ１１３ａから離間していてもよい。言い換えると、ＨＫ絶縁膜１０４ａの端部とのサイドウォールスペーサ１１３ａとの間で酸素過剰領域１５０とシリコン酸化膜１０３ａ（厚膜部分）とが接していてもよい。
【００５７】
以上、ｎＦＥＴ領域のゲート構造を例として、本実施形態の固定電荷抑制効果について説明したが、ｐＦＥＴ領域のゲート構造についても同様である。
【００５８】
すなわち、本実施形態によると、ゲート電極１０９ａ及び１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１３ａ及び１１３ｂが形成されている。言い換えると、ゲート絶縁膜１０８ａ及び１０８ｂの上部コーナーと接するように、導電性酸化物からなるサイドウォールスペーサ１１３ａ及び１１３ｂが形成されている。このため、ゲート絶縁膜１０８ａ及び１０８ｂとしてＨＫ絶縁膜１０４ａ及び１０４ｂを用いても、当該ＨＫ絶縁膜１０４ａ及び１０４ｂの端部とゲート電極１０９ａ及び１０９ｂとが、サイドウォールスペーサ１１３ａ及び１１３ｂとなる導電性酸化物膜を介して接続される。従って、外部からの酸素侵入に起因してＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍に酸素過剰領域が発生しても、当該領域に固定電荷が生じることを抑制することができる。また、低温（例えば６００℃程度以下）プロセスにて半導体装置製造を行った場合、ゲート絶縁膜１０８ａ及び１０８ｂとなるＨＫ絶縁膜１０４ａ及び１０４ｂと比べて、サイドウォールスペーサ１１３ａ及び１１３ｂとなる導電性酸化物膜の方が酸素との反応速度が速い。このため、外部から侵入した酸素が当該導電性酸化物膜で優先的に消費されるので、ＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍における酸素過剰領域の発生自体を抑制することができる。
【００５９】
従って、本実施形態によると、トランジスタの駆動能力等のトランジスタ特性の劣化を抑制することが可能となる。
【００６０】
また、本実施形態によると、ＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍における酸素過剰領域の発生を防止するために、従来技術のように絶縁性オフセットスペーサとしてシリコン窒化膜を所定厚さ（例えば１０ｎｍ程度）以上で用いる必要がないので、トランジスタの微細化に支障をもたらすことがない。
【００６１】
また、本実施形態によると、導電性酸化物からなるサイドウォールスペーサ１１３ａ及び１１３ｂを、エクステンション注入時のオフセット膜として用いることができる。言い換えると、エクステンション注入時に別途オフセット膜を形成する必要がない。従って、工程数の増加無く、前述の効果を得ることができる。
【００６２】
尚、本実施形態において、導電性酸化物からなるサイドウォールスペーサ１１３ａ及び１１３ｂはそれぞれ、ゲート絶縁膜１０８ａ及び１０８ｂの側面上には形成されていないことが好ましい。言い換えると、導電性酸化物からなるサイドウォールスペーサ１１３ａ及び１１３ｂは、半導体基板１００と接しないように形成されていることが好ましい。このようにすると、サイドウォールスペーサ１１３ａ及び１１３ｂとなる導電性酸化物膜を介して、半導体基板１００とゲート電極１０９ａ及び１０９ｂとの間にリーク電流が流れることを防止することができる。
【００６３】
また、本実施形態において、ゲート電極１０９ａ及び１０９ｂのゲート長方向の幅は、ゲート絶縁膜１０８ａ及び１０８ｂのゲート長方向の幅よりも小さいことが好ましい。このようにすると、ゲート絶縁膜１０８ａ及び１０８ｂの上部コーナーと接するように、導電性酸化物からなるサイドウォールスペーサ１１１ａ及び１１１ｂを形成することができるので、前述の効果を確実に得ることができる。この場合、ゲート電極１０９ａにおけるゲート長方向の幅とゲート電極１０９ａの両側面上に形成されたサイドウォールスペーサ１１１ａにおけるゲート長方向の幅との合計は、ゲート絶縁膜１０８ａにおけるゲート長方向の幅と実質的に同じであってもよい。また、ゲート電極１０９ｂにおけるゲート長方向の幅とゲート電極１０９ｂの両側面上に形成されたサイドウォールスペーサ１１１ｂにおけるゲート長方向の幅との合計は、ゲート絶縁膜１０８ｂにおけるゲート長方向の幅と実質的に同じであってもよい。このような構成は、サイドウォールスペーサ１１１ａ及び１１１ｂを形成するための導電性酸化物膜１１０のエッチバックと同時にゲート絶縁膜１０８ａ及び１０８ｂを形成するためのエッチングを行うことにより得られるので、工程数を低減することができる。
【００６４】
また、本実施形態において、サイドウォールスペーサ１１１ａ及び１１１ｂとなる導電性酸化物はインジウム錫酸化物であってもよい。このようにすると、前述の効果を確実に得ることができる。尚、インジウム錫酸化物（ＩＴＯ）に代えて、他の導電性酸化物、例えばアンチモン錫酸化物（ＡＴＯ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化錫（ＳｎＯ2 ）を用いた場合にも、同様の効果を得ることができる。
【００６５】
また、本実施形態において、ゲート電極１０９ａ及び１０９ｂのそれぞれの側面上に、導電性酸化物膜の単層構造からなるサイドウォールスペーサ１１１ａ及び１１１ｂを形成した。しかし、これに代えて、例えば、図１（ｃ）に示す工程で、ゲート電極１０９ａ上及びゲート電極１０９ｂ上を含むＨＫ絶縁膜１０４上の全面に導電性酸化物膜及び例えばシリコン窒化膜等の絶縁膜を順次形成した後、当該導電性酸化物膜及び当該絶縁膜に対してエッチバックを行うことにより、ゲート電極１０９ａ及び１０９ｂのそれぞれの側面上に、内側（ゲート電極と接する方）の導電性酸化物膜及び外側（ゲート電極と接しない方）の絶縁膜からなるサイドウォールスペーサを形成してもよい。
【００６６】
また、本実施形態においては、絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂとして、シリコン窒化膜を単層で用いたが、サイドウォールスペーサ１１３ａ及び１１３ｂを構成する絶縁材料は特に限定されない。前述のように、本実施形態においては、絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂを通じた外部からの酸素侵入に起因する固定電荷の発生等を抑制することが可能であるため、サイドウォールスペーサ１１３ａ及び１１３ｂがシリコン酸化膜を含んでいてもよい。例えば、図２（ｂ）に示す工程で、半導体基板１００上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、当該積層絶縁膜に対してエッチバックを行うことによって、ゲート電極１０９ａ及び１０９ｂのそれぞれの側面上にサイドウォールスペーサ１１１ａ及び１１１ｂを挟んで、シリコン酸化膜からなるＬ字型サイドウォールスペーサ及びシリコン窒化膜からなる外側サイドウォールスペーサを形成してもよい。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、Ｌ字型サイドウォールスペーサとなるシリコン酸化膜の堆積膜厚は例えば５〜１０ｎｍ程度であり、外側サイドウォールスペーサとなるシリコン窒化膜の堆積膜厚は例えば２０〜５０ｎｍ程度である。また、サイドウォールスペーサ１１３ａ及び１１３ｂとして、３層以上の積層絶縁膜を用いてもよい。この場合、最下層のサイドウォールスペーサとして、Ｌ字型サイドウォールスペーサを形成してもよい。
【００６７】
また、本実施形態において、ゲート電極１０９ａ及び１０９ｂ（つまりポリシリコン膜１０６ａ及び１０６ｂ）のそれぞれの上並びにｎ型ソース／ドレイン領域１１４ａ及びｐ型ソース／ドレイン領域１１４ｂのそれぞれの上にシリサイド層を形成してもよい。
【００６８】
また、本実施形態においては、ＭＩＳトランジスタ形成以降の工程（つまり図２（ｃ）に示す工程よりも後の工程）については特に記載していないが、ＭＩＳトランジスタの形成後、ｎＦＥＴ領域には引っ張り応力を有する膜を堆積し、ｐＦＥＴ領域には圧縮応力を有する膜を堆積することによって、トランジスタ特性を改善させてもよい。例えば、ＭＩＳトランジスタの形成後、半導体基板１００上の全面に、ｎＦＥＴ領域のトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を生じさせる引っ張りライナー絶縁膜を堆積し、その後、当該引っ張りライナー絶縁膜のうちｐＦＥＴ領域に位置する部分を除去した後、半導体基板１００上の全面に、ｐＦＥＴ領域のトランジスタのチャネル領域におけるゲート長方向に圧縮応力を生じさせる圧縮ライナー絶縁膜を堆積し、その後、当該圧縮ライナー絶縁膜のうちｎＦＥＴ領域に位置する部分を除去してもよい。また、応力によるトランジスタ特性改善効果を増大させるため、引っ張り応力や圧縮応力を有する膜を形成する前に、ゲート電極１０９ａ及び１０９ｂの側面上から絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂを除去してもよい。
【００６９】
また、本実施形態において、ｎＦＥＴ領域とｐＦＥＴ領域とで同一構成のゲート絶縁膜１０８ａ及び１０８ｂを用いたが、ｎＦＥＴ領域とｐＦＥＴ領域とで異なる構成のゲート絶縁膜を用いた場合にも、本実施形態と同様の効果が得られることは言うまでもない。
【００７０】
（第２の実施形態）
以下、本発明の第２実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７１】
図４（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。尚、図４（ａ）〜（ｄ）において、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）に示す第１の実施形態と同じ構成要素には同じ符号を付している。
【００７２】
まず、図４（ａ）に示すように、例えばシリコンからなる半導体基板１００上に素子分離領域１０１を形成することによって、ｎＦＥＴ領域とｐＦＥＴ領域とを区画する。ここで、ｎＦＥＴ領域の半導体基板１００における素子分離領域１０１に囲まれた領域が活性領域１００ａとなり、ｐＦＥＴ領域の半導体基板１００における素子分離領域１０１に囲まれた領域が活性領域１００ｂとなる。次に、ｎＦＥＴ領域の半導体基板１００にｐ型ウェル領域１０２ａを形成する一方、ｐＦＥＴ領域の半導体基板１００にｎ型ウェル領域１０２ｂを形成する。次に、半導体基板１００上の全面に、シリコン酸化膜１０３、例えばハフニウム酸化膜等のＨＫ絶縁膜１０４、例えばインジウム錫酸化物（ＩＴＯ）等からなる導電性酸化物膜１２０、例えば窒化チタン膜等の金属含有膜１０５及びポリシリコン膜１０６を順次堆積した後、ポリシリコン膜１０６上にゲート電極用レジストパターン１０７を形成する。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、シリコン酸化膜１０３の堆積膜厚は例えば０．８〜１．２ｎｍ程度であり、ＨＫ絶縁膜１０４の堆積膜厚は例えば１〜２ｎｍ程度であり、導電性酸化物膜１２０の堆積膜厚は例えば２〜５ｎｍ程度であり、金属含有膜１０５の堆積膜厚は例えば５〜２０ｎｍ程度であり、ポリシリコン膜１０６の堆積膜厚は例えば４０〜６０ｎｍ程度である。また、導電性酸化物膜１２０の形成には例えばスパッタ法を用いてもよい。この場合、スパッタターゲットであるＩＴＯは、例えば酸化インジウム（Ｉｎ2 Ｏ3 ）に、その数％（例えば３〜９atomic％）程度の酸化スズ（ＳｎＯ2 ）を添加したものであってもよい。
【００７３】
次に、レジストパターン１０７をマスクとして、ポリシリコン膜１０６、金属含有膜１０５及び導電性酸化物膜１２０に対して順次ドライエッチングを行った後、レジストパターン１０７を除去する。これにより、図４（ｂ）に示すように、ｎＦＥＴ領域には、導電性酸化物膜１２０ａ、金属含有膜１０５ａ及びポリシリコン膜１０６ａからなるゲート電極１０９ａが形成されると共に、ｐＦＥＴ領域には、導電性酸化物膜１２０ｂ、金属含有膜１０５ｂ及びポリシリコン膜１０６ｂからなるゲート電極１０９ｂが形成される。ここで、導電性酸化物膜１２０に対するエッチングと同時に、ゲート電極１０９ａ及び１０９ｂのそれぞれの下側以外に位置する部分のシリコン酸化膜１０３及びＨＫ絶縁膜１０４を除去する。これにより、ｎＦＥＴ領域のゲート電極１０９ａの下側に、シリコン酸化膜１０３ａ及びＨＫ絶縁膜１０４ａからなるゲート絶縁膜１０８ａが形成されると共に、ｐＦＥＴ領域のゲート電極１０９ｂの下側に、シリコン酸化膜１０３ｂ及びＨＫ絶縁膜１０４ｂからなるゲート絶縁膜１０８ｂが形成される。
【００７４】
次に、半導体基板１００上の全面に例えばシリコン窒化膜等の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行うことによって、図４（ｃ）に示すように、ゲート電極１０９ａの側面上に絶縁性のオフセットスペーサ１２１ａを形成すると共に、ゲート電極１０９ｂの側面上に絶縁性のオフセットスペーサ１２１ｂを形成する。その後、ゲート電極１０９ａ及びその側面上のオフセットスペーサ１２１ａをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域の半導体基板１００に対して行うことにより、活性領域１００ａにおけるゲート電極１０９ａの両側にｎ型エクステンション領域１１２ａを形成する。また、ゲート電極１０９ｂ及びその側面上のオフセットスペーサ１２１ｂをマスクとして、フォトリソグラフィーによる選択イオン注入をｐＦＥＴ領域の半導体基板１００に対して行うことにより、活性領域１００ｂにおけるゲート電極１０９ｂの両側にｐ型エクステンション領域１１２ｂを形成する。
【００７５】
次に、半導体基板１００上の全面に例えばシリコン窒化膜等の絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行うことによって、図４（ｄ）に示すように、ゲート電極１０９ａの側面上にオフセットスペーサ１２１ａを挟んで絶縁性のサイドウォールスペーサ１１３ａを形成すると共にゲート電極１０９ｂの側面上にオフセットスペーサ１２１ｂを挟んで絶縁性のサイドウォールスペーサ１１３ｂを形成する。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、サイドウォールスペーサ１１３ａ及び１１３ｂとなる絶縁膜の堆積膜厚は例えば３０〜５０ｎｍ程度である。次に、ゲート電極１０９ａ並びにその側面上のオフセットスペーサ１２１ａ及びサイドウォールスペーサ１１３ａをマスクとして、フォトリソグラフィーによる選択イオン注入をｎＦＥＴ領域の半導体基板１００に対して行う。これにより、活性領域１００ａにおけるゲート電極１０９ａから見てサイドウォールスペーサ１１３ａの両側に、ｎ型エクステンション領域１１２ａと接続するｎ型ソース／ドレイン領域１１４ａが形成される。また、ゲート電極１０９ｂ並びにその側面上のオフセットスペーサ１２１ｂ及びサイドウォールスペーサ１１３ｂをマスクとして、フォトリソグラフィーによる選択イオン注入をｐＦＥＴ領域の半導体基板１００に対して行う。これにより、活性領域１００ｂにおけるゲート電極１０９ｂから見てサイドウォールスペーサ１１３ｂの両側に、ｐ型エクステンション領域１１２ｂと接続するｐ型ソース／ドレイン領域１１４ｂが形成される。
【００７６】
以上に述べたプロセスフローにより、ＨＫ絶縁膜をゲート絶縁膜とするｎ型トランジスタ及びｐ型トランジスタを同一基板上に形成することが可能となる。
【００７７】
図５は、以上に述べたプロセスフローによって製造された、ゲート絶縁膜にＨＫ絶縁膜を用いた本実施形態の半導体装置（図４（ｄ）参照）におけるゲート構造（具体的には図４（ｄ）のｎＦＥＴ領域のゲート構造）のエッジ付近の拡大断面図である。
【００７８】
図５に示すように、本実施形態の半導体装置においては、ＨＫ絶縁膜１０４ａにおけるゲート長方向の端部近傍にゲートバーズビークが発生している。具体的には、シリコン酸化膜１０３ａにおけるゲート長方向の端部の厚さは、当該端部を除くシリコン酸化膜１０３ａの厚さよりも厚くなっていると共に、ゲート電極１０９ａ底部の導電性酸化物膜１２０ａ及びＨＫ絶縁膜１０４ａ上部と絶縁性のオフセットスペーサ１２１ａとの間に酸素過剰領域１６０が生じている。シリコン酸化膜１０３ａ端部の厚膜化は、ＨＫ絶縁膜１０４ａ及びシリコン酸化膜１０３ａに含まれる過剰な酸素、又はオフセットスペーサ１２１ａ及びサイドウォールスペーサ１１３ａを通過してきた外部の酸素と、半導体基板１００の表面部に含まれるシリコンとが反応することによって生じると考えられる。また、酸素過剰領域１６０は、ＨＫ絶縁膜１０４ａ及びゲート電極１０９ａ底部となる導電性酸化物膜１２０ａのそれぞれが、オフセットスペーサ１２１ａ及びサイドウォールスペーサ１１３ａを通過してきた外部の酸素によって過剰に酸化されて形成されると考えられる。すなわち、酸素過剰領域１６０においては、上から下に、酸素リッチな導電性酸化物から酸素リッチなＨＫ絶縁体へと組成が変化している。ここで、ＨＫ絶縁膜１０４ａの端部とゲート電極１０９ａ（底部を除く）とは、導電性酸化物膜１２０ａを介して接続されているので、酸素過剰領域１６０に固定電荷が生じることを抑制することができる。
【００７９】
尚、図５においては、ＨＫ絶縁膜１０４ａにおけるゲート長方向の端部は絶縁性のオフセットスペーサ１２１ａと部分的に接しているが、製造プロセス中の熱処理条件等に起因して、ＨＫ絶縁膜１０４ａがオフセットスペーサ１２１ａから離間していてもよい。言い換えると、ＨＫ絶縁膜１０４ａの端部とオフセットスペーサ１２１ａとの間で酸素過剰領域１６０とシリコン酸化膜１０３ａ（厚膜部分）とが接していてもよい。また、図５においては、ゲート電極１０９ａ底部となる導電性酸化物膜１２０ａはオフセットスペーサ１２１ａから離間しているが、製造プロセス中の熱処理条件等に起因して、導電性酸化物膜１２０ａにおけるゲート長方向の端部がオフセットスペーサ１２１ａと部分的に接していてもよい。
【００８０】
以上、ｎＦＥＴ領域のゲート構造を例として、本実施形態の固定電荷抑制効果について説明したが、ｐＦＥＴ領域のゲート構造についても同様である。
【００８１】
すなわち、本実施形態によると、ゲート電極１０９ａ及び１０９ｂの底部は導電性酸化物からなる。言い換えると、ゲート絶縁膜１０８ａ及び１０８ｂの上部コーナーと接するように、ゲート電極１０９ａ及び１０９ｂの底部となる導電性酸化物膜１２０ａ及び１２０ｂが形成されている。このため、ゲート絶縁膜１０８ａ及び１０８ｂとしてＨＫ絶縁膜１０４ａ及び１０４ｂを用いても、当該ＨＫ絶縁膜１０４ａ及び１０４ｂの端部とゲート電極１０９ａ及び１０９ｂ（底部を除く）とが、導電性酸化物膜１２０ａ及び１２０ｂを介して接続される。従って、外部からの酸素侵入に起因してＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍に酸素過剰領域が発生しても、当該領域に固定電荷が生じることを抑制することができる。また、低温（例えば６００℃程度以下）プロセスにて半導体装置製造を行った場合、ゲート絶縁膜１０８ａ及び１０８ｂとなるＨＫ絶縁膜１０４ａ及び１０４ｂと比べて、ゲート電極１０９ａ及び１０９ｂの底部となる導電性酸化物膜１２０ａ及び１２０ｂの方が酸素との反応速度が速い。このため、ゲート電極１０９ａ及び１０９ｂの形成後の熱処理時等において、外部から侵入した酸素が当該導電性酸化物膜１２０ａ及び１２０ｂで優先的に消費されるので、ＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍における酸素過剰領域の発生自体を抑制することができる。
【００８２】
従って、本実施形態によると、トランジスタの駆動能力等のトランジスタ特性の劣化を抑制することが可能となる。
【００８３】
また、本実施形態によると、ＨＫ絶縁膜１０４ａ及び１０４ｂの端部近傍における酸素過剰領域の発生を防止するために、従来技術のように絶縁性オフセットスペーサとしてシリコン窒化膜を所定厚さ（例えば１０ｎｍ程度）以上で用いる必要がないので、トランジスタの微細化に支障をもたらすことがない。但し、本実施形態のように、ゲート電極１０９ａ及び１０９ｂの側面上に、薄い（例えば厚さ１０ｎｍ程度未満）シリコン窒化膜からなるオフセットスペーサ１２１ａ及び１２１ｂを形成すると、外部からの酸素侵入に起因する酸素過剰領域の発生をより一層抑制することができる。
【００８４】
尚、本実施形態において、ゲート電極１０９ａ及び１０９ｂの底部となる導電性酸化物膜１２０ａ及び１２０ｂの材料は、インジウム錫酸化物であってもよい。このようにすると、前述の効果を確実に得ることができる。尚、インジウム錫酸化物（ＩＴＯ）に代えて、他の導電性酸化物、例えばアンチモン錫酸化物（ＡＴＯ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化錫（ＳｎＯ2 ）を用いた場合にも、同様の効果を得ることができる。
【００８５】
また、本実施形態においては、絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂとして、シリコン窒化膜を単層で用いたが、サイドウォールスペーサ１１３ａ及び１１３ｂを構成する絶縁材料は特に限定されない。前述のように、本実施形態においては、絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂを通じた外部からの酸素侵入に起因する固定電荷の発生等を抑制することが可能であるため、サイドウォールスペーサ１１３ａ及び１１３ｂがシリコン酸化膜を含んでいてもよい。例えば、図４（ｄ）に示す工程で、半導体基板１００上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、当該積層絶縁膜に対してエッチバックを行うことによって、ゲート電極１０９ａ及び１０９ｂのそれぞれの側面上にオフセットスペーサ１２１ａ及び１２１ｂを挟んで、シリコン酸化膜からなるＬ字型サイドウォールスペーサ及びシリコン窒化膜からなる外側サイドウォールスペーサを形成してもよい。ここで、トランジスタのゲート寸法が３０ｎｍ程度の場合、Ｌ字型サイドウォールスペーサとなるシリコン酸化膜の堆積膜厚は例えば５〜１０ｎｍ程度であり、外側サイドウォールスペーサとなるシリコン窒化膜の堆積膜厚は例えば２０〜５０ｎｍ程度である。また、サイドウォールスペーサ１１３ａ及び１１３ｂとして、３層以上の積層絶縁膜を用いてもよい。この場合、最下層のサイドウォールスペーサとして、Ｌ字型サイドウォールスペーサを形成してもよい。
【００８６】
また、本実施形態において、ゲート電極１０９ａ及び１０９ｂ（つまりポリシリコン膜１０６ａ及び１０６ｂ）のそれぞれの上並びにｎ型ソース／ドレイン領域１１４ａ及びｐ型ソース／ドレイン領域１１４ｂのそれぞれの上にシリサイド層を形成してもよい。
【００８７】
また、本実施形態においては、ＭＩＳトランジスタ形成以降の工程（つまり図４（ｄ）に示す工程よりも後の工程）については特に記載していないが、ＭＩＳトランジスタの形成後、ｎＦＥＴ領域には引っ張り応力を有する膜を堆積し、ｐＦＥＴ領域には圧縮応力を有する膜を堆積することによって、トランジスタ特性を改善させてもよい。例えば、ＭＩＳトランジスタの形成後、半導体基板１００上の全面に、ｎＦＥＴ領域のトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を生じさせる引っ張りライナー絶縁膜を堆積し、その後、当該引っ張りライナー絶縁膜のうちｐＦＥＴ領域に位置する部分を除去した後、半導体基板１００上の全面に、ｐＦＥＴ領域のトランジスタのチャネル領域におけるゲート長方向に圧縮応力を生じさせる圧縮ライナー絶縁膜を堆積し、その後、当該圧縮ライナー絶縁膜のうちｎＦＥＴ領域に位置する部分を除去してもよい。また、応力によるトランジスタ特性改善効果を増大させるため、引っ張り応力や圧縮応力を有する膜を形成する前に、ゲート電極１０９ａ及び１０９ｂの側面上から絶縁性のサイドウォールスペーサ１１３ａ及び１１３ｂを除去してもよい。
【００８８】
また、本実施形態において、ｎＦＥＴ領域とｐＦＥＴ領域とで同一構成のゲート絶縁膜１０８ａ及び１０８ｂを用いたが、ｎＦＥＴ領域とｐＦＥＴ領域とで異なる構成のゲート絶縁膜を用いた場合にも、本実施形態と同様の効果が得られることは言うまでもない。
【産業上の利用可能性】
【００８９】
以上に説明したように、本発明は、ＨＫ絶縁膜をゲート絶縁膜として使用するＭＩＳトランジスタを有する半導体装置及びその製造方法として有用である。
【符号の説明】
【００９０】
１００    半導体基板
１００ａ、１００ｂ  活性領域
１０１    素子分離領域
１０２ａ  ｐ型ウェル領域
１０２ｂ  ｎ型ウェル領域
１０３、１０３ａ、１０３ｂ  シリコン酸化膜
１０４、１０４ａ、１０４ｂ  ＨＫ絶縁膜
１０５、１０５ａ、１０５ｂ  金属含有膜
１０６、１０６ａ、１０６ｂ  ポリシリコン膜
１０７    ゲート電極用レジストパターン
１０８ａ、１０８ｂ  ゲート絶縁膜
１０９ａ、１０９ｂ  ゲート電極
１１０    導電性酸化物膜
１１１ａ、１１１ｂ  サイドウォールスペーサ
１１２ａ    ｎ型エクステンション領域
１１２ｂ    ｐ型エクステンション領域
１１３ａ、１１３ｂ  サイドウォールスペーサ
１１４ａ    ｎ型ソース／ドレイン領域
１１４ｂ    ｐ型ソース／ドレイン領域
１２０、１２０ａ、１２０ｂ  導電性酸化物膜
１２１ａ、１２１ｂ  オフセットスペーサ
１５０、１６０    酸素過剰領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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