(57)【要約】【課題】周波数差の変化を正しくＤＣＯに伝達し、且つグリッチノイズを低減する。【解決手段】一つの実施形態の全デジタル位相ロックループ９０には、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が設けられる。デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。グリッチ発生期間検出回路２は、小数部周波数差生成回路１２から出力されるＴＤＣ出力信号Ｓｔｄｃｏが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。グリッチ補正回路３は、加算器１３から出力される周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍがイネーブル状態のときに周波数差信号Ｓｆｄｉｆに含まれるグリッチノイズを低減処理する。【選択図】  図１
2012023646.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数クロック信号及びＤＣＯ出力信号が入力され、整数部周波数信号を生成する整数部周波数差生成回路と、前記基準周波数クロック信号及び前記ＤＣＯ出力信号が入力され、前記基準周波数クロック信号に基づいて、前記ＤＣＯ出力信号を計測するＴＤＣが設けられ、小数部周波数信号を生成する小数部周波数差生成回路と、ＦＣＷ信号、前記整数部周波数信号、及び前記小数部周波数信号が入力され、前記ＦＣＷ信号から前記整数部周波数信号及び前記小数部周波数信号を減算処理して周波数差信号を生成する加算器とを有するデジタル周波数比較器と、
前記ＴＤＣから出力されるＴＤＣ出力信号が入力され、グリッチ発生期間信号を生成するグリッチ発生期間検出回路と、
前記周波数差信号及び前記グリッチ発生期間信号が入力され、前記グリッチ発生期間信号がイネーブル状態のときに、前記周波数差信号に含まれるグリッチノイズを低減処理してグリッチ補正済み周波数差信号を生成するグリッチ補正回路と、
前記グリッチ補正済み周波数差信号の不要な周波数帯域成分を除去し、デジタル値である周波数制御信号を生成するループフィルタと、
前記周波数制御信号に応じた前記ＤＣＯ出力信号を生成し、前記ＤＣＯ出力信号を発振周波数信号として出力し、前記ＤＣＯ出力信号を前記デジタル周波数比較器に帰還入力するＤＣＯと、
を具備し、前記デジタル周波数比較器、前記グリッチ補正回路、前記ループフィルタ、及び前記ＤＣＯは閉ループ状に接続されることを特徴とする全デジタル位相ロックループ。
【請求項２】
前記グリッチ補正回路は、
前記グリッチ補正済み周波数差信号が入力され、前記基準周波数クロック信号に基づいて、前記グリッチ補正済み周波数差信号をデータラッチするフリップフロップと、
前記周波数差信号及び前記フリップフロップの出力信号が入力され、前記周波数差信号から前記フリップフロップの出力信号を減算処理する第１の加算器と、
前記第１の加算器の出力信号が入力され、基準値を用いて変化量を検出する変化量検出回路と、
変化量検出回路の出力信号及び前記グリッチ発生期間信号が入力され、所定値を用いて周波数差を補正処理する所定値選択回路と、
前記周波数差信号及び前記所定値選択回路の出力信号が入力され、前記周波数差信号と前記所定値選択回路の出力信号を加算処理して前記グリッチ補正済み周波数差信号を生成し、前記グリッチ補正済み周波数差信号を前記フリップフロップに帰還入力する第２の加算器と、
を具備し、前記フリップフロップ、前記第１の加算器、前記変化量検出回路、前記所定値選択回路、及び第２の加算器が閉ループ状に接続されることを特徴とする請求項１に記載の全デジタル位相ロックループ。
【請求項３】
基準周波数クロック信号及びＤＣＯ出力信号が入力され、整数部周波数信号を生成する整数部周波数差生成回路と、前記基準周波数クロック信号及び前記ＤＣＯ出力信号が入力され、前記基準周波数クロック信号に基づいて、前記ＤＣＯ出力信号を計測するＴＤＣが設けられ、小数部周波数信号を生成する小数部周波数差生成回路と、ＦＣＷ信号、前記整数部周波数信号、及び前記小数部周波数信号が入力され、前記ＦＣＷ信号から前記整数部周波数信号及び前記小数部周波数信号を減算処理して周波数差信号を生成する加算器とを有するデジタル周波数比較器と、
前記ＴＤＣから出力されるＴＤＣ出力信号及び周波数差「１」の検出信号が入力され、前記周波数差「１」の検出信号に基づいて、そのときの前記ＴＤＣ出力信号の値を保持し、同じ値のＴＤＣ出力信号の発生頻度を計測し、同じ値のＴＤＣ出力信号の発生頻度に基づいて、グリッチ発生期間信号を生成するグリッチ発生期間検出回路と、
前記周波数差信号及び前記グリッチ発生期間信号が入力され、所定の周波数にロックされている定常状態では、周波数差「１」を検出し、前記周波数差「１」の検出信号を前記グリッチ発生期間検出回路に出力し、グリッチ発生期間信号がイネーブル状態のときに、前記周波数差信号に含まれるグリッチノイズを低減処理してグリッチ補正済み周波数差信号を生成するグリッチ補正回路と、
前記グリッチ補正済み周波数差信号の不要な周波数帯域成分を除去し、デジタル値である周波数制御信号を生成するループフィルタと、
前記周波数制御信号に応じた前記ＤＣＯ出力信号を生成し、前記ＤＣＯ出力信号を発振周波数信号として出力し、前記ＤＣＯ出力信号を前記デジタル周波数比較器に帰還入力するＤＣＯと、
を具備し、前記デジタル周波数比較器、前記グリッチ補正回路、前記ループフィルタ、及び前記ＤＣＯは閉ループ状に接続されることを特徴とする全デジタル位相ロックループ。
【請求項４】
前記グリッチ補正回路は、
前記グリッチ補正済み周波数差信号が入力され、前記基準周波数クロック信号に基づいて、前記グリッチ補正済み周波数差信号をデータラッチするフリップフロップと、
前記周波数差信号及び前記フリップフロップの出力信号が入力され、前記周波数差信号から前記フリップフロップの出力信号を減算処理する第１の加算器と、
前記第１の加算器の出力信号が入力され、基準値を用いて変化量を検出し、前記周波数差「１」の検出信号を生成する変化量検出回路と、
変化量検出回路の出力信号及び前記グリッチ発生期間信号が入力され、所定値を用いて周波数差を補正処理する所定値選択回路と、
前記周波数差信号及び前記所定値選択回路の出力信号が入力され、前記周波数差信号と前記所定値選択回路の出力信号を加算処理して前記グリッチ補正済み周波数差信号を生成し、前記グリッチ補正済み周波数差信号を前記フリップフロップに帰還入力する第２の加算器と、
を具備し、前記フリップフロップ、前記第１の加算器、前記変化量検出回路、前記所定値選択回路、及び第２の加算器が閉ループ状に接続されることを特徴とする請求項３に記載の全デジタル位相ロックループ。
【請求項５】
前記グリッチ補正回路と前記ループフィルタの間に累積器が設けられ、前記累積器はグリッチ補正済み周波数差信号を累積処理することを特徴とする請求項１乃至４のいずれか１項に記載の全デジタル位相ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、全デジタル位相ロックループに関する。
【背景技術】
【０００２】
無線通信に使用される周波数シンセサイザ、マイクロプロセッサに使用される高速クロック生成回路、ＦＭ復調器、ＣＤＲ（Clock Data Recovery）などには位相ロックループ（Phase Locked Loop  ＰＬＬ）が多用される。位相ロックループは、アナログ回路やアナログ・デジタル回路で実現されている。近年、ＣＭＯＳ技術の微細化、高集積度化、低消費電流化の進展に伴い、すべてデジタル回路で構成される全デジタル位相ロックループ（All Digital Phase Locked Loop  ＡＤＰＬＬ）が種々の機関で開発されている。全デジタル位相ロックループは、アナログフィルタやチャージ・ポンプ回路が不要なので、低電圧動作、低位相雑音、高速整定が可能となる（例えば、特許文献１参照。）。
【０００３】
全デジタル位相ロックループは、トレース間の容量性結合、電源リップル、複数のデバイスによる瞬時高電流などが起因となるグリッチノイズが発生する可能性がある。また、論理回路でクロック信号とデータ信号の立ち上がり或いは立ち下がりが重なった場合に発生するメタスタビリティなどによってもグリッチノイズが発生する可能性がある。所定の周波数にロックされている定常状態で、所定量以上の周波数誤差であるグリッチノイズが発生した場合、グリッチ補正回路を用いてグリッチノイズを低減している（例えば、特許文献２参照。）。
【０００４】
ところが、グリッチ補正回路を設けた全デジタル位相ロックループでは、グリッチノイズに起因しない周波数誤差が発生した場合、誤ってグリッチノイズ補正処理を実行する可能性がある。誤ってグリッチノイズ補正処理を実行すると、周波数差の変化が正しくＤＣＯ（Digitally Controlled Oscillator  デジタル制御発振器）に伝達されず、全デジタル位相ロックループから出力される発振周波数信号の精度が低下するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２００２−１６４７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、周波数差の変化が正しくＤＣＯに伝達され、且つグリッチノイズを低減できる全デジタル位相ロックループを提供することにある。
【課題を解決するための手段】
【０００７】
一つの実施形態の全デジタル位相ロックループは、基準周波数クロック信号及びＤＣＯ出力信号が入力され、整数部周波数信号を生成する整数部周波数差生成回路と、前記基準周波数クロック信号及び前記ＤＣＯ出力信号が入力され、前記基準周波数クロック信号に基づいて、前記ＤＣＯ出力信号を計測するＴＤＣが設けられ、小数部周波数信号を生成する小数部周波数差生成回路と、ＦＣＷ信号、前記整数部周波数信号、及び前記小数部周波数信号が入力され、前記ＦＣＷ信号から前記整数部周波数信号及び前記小数部周波数信号を減算処理して周波数差信号を生成する加算器とを有するデジタル周波数比較器と、前記ＴＤＣから出力されるＴＤＣ出力信号が入力され、グリッチ発生期間信号を生成するグリッチ発生期間検出回路と、前記周波数差信号及び前記グリッチ発生期間信号が入力され、前記グリッチ発生期間信号がイネーブル状態のときに、前記周波数差信号に含まれるグリッチノイズを低減処理してグリッチ補正済み周波数差信号を生成するグリッチ補正回路と、前記グリッチ補正済み周波数差信号の不要な周波数帯域成分を除去し、デジタル値である周波数制御信号を生成するループフィルタと、前記周波数制御信号に応じた前記ＤＣＯ出力信号を生成し、前記ＤＣＯ出力信号を発振周波数信号として出力し、前記ＤＣＯ出力信号を前記デジタル周波数比較器に帰還入力するＤＣＯとを具備し、前記デジタル周波数比較器、前記グリッチ補正回路、前記ループフィルタ、及び前記ＤＣＯは閉ループ状に接続されることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る全デジタル位相ロックループを示すブロック図である。
【図２】本発明の第１の実施形態に係るグリッチ補正回路を示すブロック図である。
【図３】本発明の第１の実施形態に係る比較例の全デジタル位相ロックループを示すブロック図である。
【図４】本発明の第１の実施形態に係る比較例の全デジタル位相ロックループで発生するグリッチノイズを説明する模式図である。
【図５】本発明の第１の実施形態に係るメタスタビリティが発生したときの周波数検出を示す図。
【図６】図５の拡大図である。
【図７】本発明の第１の実施形態に係る別のメタスタビリティが発生したときの周波数検出を示す図。
【図８】図７の拡大図である。
【図９】本発明の第２の実施形態に係る全デジタル位相ロックループを示すブロック図である。
【図１０】本発明の第２の実施形態に係るグリッチ補正回路を示すブロック図である。
【図１１】本発明の第２の実施形態に係るメタスタビリティが発生したときの周波数検出を示す図。
【図１２】図１１の拡大図である。
【図１３】本発明の第２の実施形態に係る別のメタスタビリティが発生したときの周波数検出を示す図。
【図１４】図１３の拡大図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第１の実施形態）
まず、本発明の第１の実施形態に係る全デジタル位相ロックループについて、図面を参照して説明する。図１は全デジタル位相ロックループを示すブロック図である。図２はグリッチ補正回路を示すブロック図である。本実施形態では、デジタル周波数比較器の出力側にグリッチノイズを低減するグリッチ補正回路を設け、周波数差の変化を正しくＤＣＯに伝達するためにグリッチ発生期間検出回路を設けている。
【００１１】
図１に示すように、全デジタル位相ロックループ（All Digital Phase Locked Loop  ＡＤＰＬＬ）９０には、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ（Digitally Controlled Oscillator）６が設けられる。全デジタル位相ロックループ９０は、デジタル周波数比較器１、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が、閉ループ状に接続されて構成され、ＤＣＯ出力信号Ｓｃｋｖがデジタル周波数比較器１が帰還入力される。全デジタル位相ロックループ９０は、周波数差の変化が正しくＤＣＯ６に伝達され、且つグリッチノイズが低減され、精度のよい発振周波数信号を生成する。
【００１２】
デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。デジタル周波数比較器１は、ＦＣＷ（Frequency Command Word  周波数制御語）信号Ｓｆｃｗ、基準周波数クロック信号Ｓｆｒｅｆ、及び帰還入力されるＤＣＯ出力信号Ｓｃｋｖが入力され、周波数差信号Ｓｆｄｉｆをグリッチ補正回路３に出力し、ＴＤＣ出力信号Ｓｔｄｃｏをグリッチ発生期間検出回路２に出力する。
【００１３】
整数部周波数差生成回路１１には、カウンタ２１、リタイミングクロック生成回路２２、フリップフロップ２３、及び周波数差発生回路２４が設けられる。整数部周波数差生成回路１１は、基準周波数クロック信号Ｓｆｒｅｆ及びＤＣＯ出力信号Ｓｃｋｖが入力され、ＤＣＯ出力信号Ｓｃｋｖの周波数が基準周波数クロック信号Ｓｆｒｅｆの周波数の何倍の整数値に相当するかを計測し、計測した整数部周波数信号Ｓｆｉｎｔを加算器１３に出力する。
【００１４】
カウンタ２１は、ＤＣＯ出力信号Ｓｃｋｖが入力され、ＤＣＯ出力信号Ｓｃｋｖをカウントした出力信号Ｓｃｎｔをフリップフロップ２３に出力する。リタイミングクロック生成回路２２は、基準周波数クロック信号Ｓｆｒｅｆ及びＤＣＯ出力信号Ｓｃｋｖが入力され、ＤＣＯ出力信号Ｓｃｋｖに基づいて、リタイミングされたクロック信号である出力信号Ｓｃｋｒをフリップフロップ２３に出力する。
【００１５】
フリップフロップ２３は、出力信号Ｓｃｎｔ及び出力信号Ｓｃｋｒが入力され、出力信号Ｓｃｋｒに基づいて、出力信号Ｓｃｎｔをデータラッチして、ラッチされた信号である出力信号Ｓｆｆｏを周波数差発生回路２４に出力する。周波数差発生回路２４は、出力信号Ｓｆｆｏが入力され、ＤＣＯ出力信号Ｓｃｋｖの周波数が基準周波数クロック信号Ｓｆｒｅｆの周波数の何倍の整数値に相当するかの計測がなされた整数部周波数信号Ｓｆｉｎｔを加算器１３に出力する。
【００１６】
小数部周波数差生成回路１２には、ＴＤＣ（Time to Digital Converter）３１、周期正規化回路３２、及び周波数差発生回路３３が設けられる。小数部周波数差生成回路１２は、基準周波数クロック信号Ｓｆｒｅｆ及びＤＣＯ出力信号Ｓｃｋｖが入力され、ＤＣＯ出力信号Ｓｃｋｖの周波数が基準周波数クロック信号Ｓｆｒｅｆの周波数の差異の小数部を計測し、計測した小数部周波数信号Ｓｆｆｒａを加算器１３に出力する。
【００１７】
ＴＤＣ３１は、基準周波数クロック信号Ｓｆｒｅｆ及びＤＣＯ出力信号Ｓｃｋｖが入力され、基準周波数クロック信号Ｓｆｒｅｆに基づいて、ＤＣＯ出力信号Ｓｃｋｖを計測し、立ち上がり計測信号Ｓｄｔｒ及び立ち下がり計測信号Ｓｄｔｆを周期正規化回路３２に出力し、ＴＤＣ出力信号Ｓｔｄｃｏをグリッチ発生期間検出回路２に出力する。
【００１８】
周期正規化回路３２は、立ち上がり計測信号Ｓｄｔｒ及び立ち下がり計測信号Ｓｄｔｆが入力され、周期を正規化した信号である出力信号Ｓｆｓｏを周波数差発生回路３３に出力する。周波数差発生回路３３は、出力信号Ｓｆｓｏが入力され、ＤＣＯ出力信号Ｓｃｋｖの周波数が基準周波数クロック信号Ｓｆｒｅｆの周波数の差異の小数部が計測された小数部周波数信号Ｓｆｆｒａを加算器１３に出力する。
【００１９】
加算器１３は、ＦＣＷ信号Ｓｆｃｗ、整数部周波数信号Ｓｆｉｎｔ、及び小数部周波数信号Ｓｆｆｒａが入力され、周波数制御語であるＦＣＷから整数部の周波数差（Ｓｆｉｎｔ）と小数部の周波数差（Ｓｆｆｒａ）とを減算し、周波数差信号Ｓｆｄｉｆをグリッチ補正回路３に出力する。
【００２０】
グリッチ発生期間検出回路２は、ＴＤＣ出力信号Ｓｔｄｃｏが入力され、図示しない外部制御装置により予め設定してあるグリッチ発生期間開始とするＴＤＣ出力値及びグリッチ発生期間終了とするＴＤＣ出力値を基に、グリッチ発生期間信号Ｓｇｃｔｉｍをグリッチ補正回路３に出力する。
【００２１】
グリッチ補正回路３は、デジタル周波数比較器１及びグリッチ発生期間検出回路２と累積器４の間に設けられ、周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力され、グリッチ補正処理を行い、グリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃを累積器４に出力する。
【００２２】
グリッチ補正回路３は、グリッチ発生期間信号Ｓｇｃｔｉｍがイネーブル状態で、周波数差信号Ｓｆｄｉｆにグリッチノイズが付加されていると判定された場合、グリッチ補正処理を実行してグリッチノイズを低減する。具体的には、回路要因等で発生したと推定されるグリッチノイズによって、許容されるジッタ以上の周波数誤差が生じた場合、この周波数誤差を補正する。
【００２３】
グリッチ補正回路３は、グリッチ発生期間信号Ｓｇｃｔｉｍがディセーブル状態で、周波数差信号Ｓｆｄｉｆにグリッチノイズが付加されていないと判定された場合、グリッチ補正処理を実行しない。
【００２４】
ここで、全デジタル位相ロックループで発生するグリッチノイズについて図３及び図４を参照して説明する。図３は比較例の全デジタル位相ロックループを示すブロック図である。図４は比較例の全デジタル位相ロックループで発生するグリッチノイズを説明する模式図である。グリッチノイズは、トレース間の容量性結合、電源リップル、複数のデバイスによる瞬時高電流、或いはメタスタビリティなどが原因で発生するが、ここではデジタル周波数比較器１ａのリタイミングクロック生成回路２２で発生するメタスタビリティ起因のグリッチノイズを例にして説明する。
【００２５】
図３に示すように、比較例の全デジタル位相ロックループ１００では、本実施形態の全デジタル位相ロックループ９０のグリッチ発生期間検出回路２及びグリッチ補正回路３が設けられていない。
【００２６】
図４に示すように、例えば基準周波数クロック信号Ｓｆｒｅｆ及びＤＣＯ出力信号Ｓｃｋｖの立ち上がり或いは立ち下がりが重なった場合、デジタル周波数比較器１ａのリタイミングクロック生成回路２２の出力がメタステーブル状態となる。メタステーブル状態とは、“Ｈ”（例えば「１」）と“Ｌ”（例えば「０（ゼロ）」の間の中間の値を保っている状態である。
【００２７】
リタイミングクロック生成回路２２からメタスタビリティの出力信号Ｓｃｋｒがフリップフロップ２３に入力されると、フリップフロップ２３の出力信号が「１」或いは「０（ゼロ）」のどちらにもならない中間値となる可能性がある。この中間値が発生すると加算器１３から出力される周波数差信号Ｓｆｄｉｆにグリッチノイズが付加されることになる。本実施形態の全デジタル位相ロックループ９０では、このグリッチノイズを低減するためにグリッチ補正回路３が設けられている。
【００２８】
図２に示すように、グリッチ補正回路３には、フリップフロップ４１、加算器４２、変化量検出回路４３、所定値選択回路４４、加算器４５、及び基準値発生回路４６が設けられる。グリッチ補正回路３は、フリップフロップ４１、加算器４２、変化量検出回路４３、所定値選択回路４４、及び加算器４５が閉ループ状に接続され、グリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃがフリップフロップ４１に帰還入力される。
【００２９】
フリップフロップ４１は、加算器４５と加算器４２の間に設けられ、帰還入力されるグリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃと基準周波数クロック信号Ｓｆｒｅｆとが入力され、基準周波数クロック信号Ｓｆｒｅｆに基づいて、グリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃをデータラッチし、ラッチされた信号を出力信号Ｓ１１として加算器４２に出力する。
【００３０】
加算器４２は、フリップフロップ４１と変化量検出回路４３の間に設けられ、出力信号Ｓ１１及び周波数差信号Ｓｆｄｉｆが入力され、周波数差（Ｓｆｄｉｆ）から出力信号Ｓ１１の値を減算処理し、出力信号Ｓ１２を変化量検出回路４３に出力する。
【００３１】
基準値発生回路４６は、グリッチ補正処理の判断基準となる基準値Ｅｎ１乃至３を生成して、変化量検出回路４３に出力する。
【００３２】
変化量検出回路４３は、加算器４２及び基準値発生回路４６と所定値選択回路４４の間に設けられ、出力信号Ｓ１２、基準値Ｅｎ１乃至３が入力される。変化量検出回路４３は、例えば、基準値Ｅｎ１を用いて変化量検出信号である出力信号Ｓ１３ａを生成し、基準値Ｅｎ２を用いて変化量検出信号である出力信号Ｓ１３ｂを生成し、基準値Ｅｎ３を用いて変化量検出信号である出力信号Ｓ１３ｃを生成し、これらの信号を所定値選択回路４４に出力する。即ち、変化量検出回路４３は、周波数差信号Ｓｆｄｉｆから現在の周波数差との差である周波数差の変化量のレベルが、所定の条件を満たしたときにグリッチノイズ起因と判定する。例えば、基準値Ｅｎ１のときに所定の条件を満たしたと判断してグリッチ補正回路３でグリッチ補正処理が実行される。
【００３３】
所定値選択回路４４は、変化量検出回路４３と加算器４５の間に設けられ、グリッチ発生期間信号Ｓｇｃｔｉｍ、出力信号Ｓ１３ａ乃至ｃが入力され、所定値である「０（ゼロ）」、「＋１」、或いは「−１」を周波数差の整数部に加算することにより周波数差を補正した出力信号Ｓ１４を加算器４５に出力する。この所定値は、グリッチ期間検出回路２が生成するグリッチ発生期間に、周波数差の変化量のレベルが満たした条件により周波数差の変化量を相殺するように設定される。
【００３４】
加算器４５は、所定値選択回路４４とフリップフロップ４１の間に設けられ、出力信号Ｓ１４及び周波数差信号Ｓｆｄｉｆが入力され、出力信号Ｓ１４と周波数差信号Ｓｆｄｉｆを加算処理してグリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃを生成する。
【００３５】
累積器４は、グリッチ補正回路３とループフィルタ５の間に設けられ、グリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃが入力され、累積処理された出力信号Ｓａｏをループフィルタ５に出力する。
【００３６】
ループフィルタ５は、累積器４とＤＣＯ６の間に設けられ、出力信号Ｓａｏが入力され、累積器４から順次出力される周波数差信号の不要な周波数帯域成分を除去し、デジタル値である周波数制御信号ＳｌｆｏをＤＣＯ６に出力する。
【００３７】
ＤＣＯ６は、ループフィルタ５とデジタル周波数比較器１の間に設けられ、周波数制御信号Ｓｌｆｏが入力され、周波数制御信号Ｓｌｆｏに応じた発振周波数信号であるＤＣＯ出力信号Ｓｃｋｖを生成する。ＤＣＯ出力信号Ｓｃｋｖは、全デジタル位相ロックループ９０の発振周波数信号として使用されるとともに、フィードバック制御用としてデジタル周波数比較器１に帰還入力される。ＤＣＯ６は、例えば、たすき掛けされたＭＯＳトランジスタからなる負性抵抗、インダクタ、及びコンデンサから構成されるＬＣ発振回路として実現できる。
【００３８】
次に、全デジタル位相ロックループ９０の周波数検出動作について図５乃至８を参照して説明する。図５は全デジタル位相ロックループ９０のメタスタビリティが発生したときの周波数検出を示す図である。図６は図５の拡大図である。
【００３９】
図５及び図６に示すように、基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）とＤＣＯ出力信号Ｓｃｋｖの立ち上がりが略同時刻の場合について説明する。本来、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ２での周波数差ｔｍ３におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がり（Ｓｃｋｖ計測クロック）で出力信号Ｓｃｋｒが生成される。ところが、メタスタビリティの影響により周波数差ｔｒにおける基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）により、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ１での周波数差ｔｍ１におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がり（Ｓｃｋｖ計測クロック）で出力信号Ｓｃｋｒが生成される。
【００４０】
定常的な状態では、第５図に示すようにメタスタビリティの発生により、ＤＣＯ出力信号Ｓｃｋｖの計測値がＮ−１となるので整数部の周期ΔＴｍ１は、
ΔＴｍ１＝Ｍ−(Ｎ−１)＝Ｍ−Ｎ＋１・・・・・・・・・・・式（１）
と表される。このため、１つ前の値であるΔＴ＝Ｍ−Ｎに対して「＋１」の値になるので、整数部の周波数差の変化量は「＋１」となる。
【００４１】
グリッチ発生期間検出回路２では、予め設定してあるグリッチ発生期間の開始値と終了値を基に、ＴＤＣ出力信号Ｓｔｄｃｏの値からグリッチ発生期間信号Ｓｇｃｔｉｍを生成する。
【００４２】
グリッチ補正回路３は、判定条件を満たしていればグリッチ補正処理を行う（周波数差の変化量＝誤差を打ち消す方向となる値を加算する）。全デジタル位相ロックループ９０のグリッチ補正回路３では、例えば、定常状態であることから周波数差の変化量レベルが、
条件１：−０．７５＞周波数差の変化量
条件２：周波数差の変化量＞＋０．７５
のいずれかを満たし、且つ、グリッチ発生期間検出回路２が生成するグリッチ発生期間信号Ｓｇｃｔｉｍが、
条件３：グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”（グリッチ発生期間内、イネーブル状態）
を満たしたときに、メタスタビリティ起因のグリッチ発生による誤差と判定し、グリッチ補正処理を実行する。この場合、周波数差の変化量が「＋１」であり、且つ、グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”なので（条件２且つ条件３を満たしているので）、整数部の周波数差に「−１」を加算する。
【００４３】
次に、グリッチ発生期間を拡大した第６図を用いて更に動作を説明する。まず、例えば、図示しない外部制御装置よりグリッチ発生期間の開始とするＴＤＣ出力ＴＤＣｐ０とグリッチ発生期間の終了とするＴＤＣ出力ＴＤＣｐ２の値をそれぞれ設定する。
【００４４】
ＴＤＣ出力信号ＳｔｄｃｏがＴＤＣｐ０となる周波数差をｔｍ０とし、ＴＤＣ出力信号ＳｔｄｃｏがＴＤＣｐ１となる周波数差をｔｍ１とし、ＴＤＣ出力信号ＳｔｄｃｏがＴＤＣｐ２となる周波数差をｔｍ２とする。この設定により、グリッチ発生期間検出回路２は、周波数差がｔｍ０→ｔｍ１→ｔｍ２の遷移を満たす期間をグリッチ発生期間とし、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。ここでは、グリッチ発生期間信号Ｓｇｃｔｉｍが正極性であるが、負極性であってもよい。
【００４５】
グリッチ補正回路３は、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｈ”（イネーブル状態）期間で、且つ、周波数差の変化量が「１」の場合、グリッチノイズが発生したと判断してグリッチ補正処理を実行する。また、グリッチ補正回路３は、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｌ”期間（ディセーブル状態）の場合、周波数差の変化量が「１」となってもグリッチノイズが発生したと判断せずにグリッチ補正処理を実行しない。
【００４６】
なお、周波数差ｔｍ０〜ｔｍ１と周波数差ｔｍ１〜ｔｍ２とは等しい値でもよいし、異なる値でもよい。図６では、ＴＤＣｐ１は任意の値となっているが、ゼロでもよい。また、グリッチ補正処理の実行の判定基準としている周波数差の変化量を「１」としているが任意の値でもよい。
【００４７】
次に、別のメタスタビリティが発生した場合について図７及び図８を参照して説明する。図７は別のメタスタビリティが発生したときの周波数検出を示す図である。図８は図７の拡大図である。
【００４８】
図７及び図８は、周波数誤差が発生した場合について示している。具体的には、外乱などにより目標周波数（ＦＣＷ）と実周波数（ΔＴ）とに大きな周波数差が発生し、周波数差ｔｒで基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）が発生し、出力信号Ｓｃｋｒが周波数差ｔｍ１で生成される場合である。
【００４９】
定常的な状態において、基準周波数クロック信号ＳｆｒｅｆとＤＣＯ出力信号Ｓｃｋｖが同時刻ではない。即ち、メタスタビリティが発生しない場合、出力信号Ｓｃｋｒは周波数ｔｒの基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）により、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ２における周波数差ｔｍ１でのＤＣＯ出力信号Ｓｃｋｖの立ち上がりで生成される。
【００５０】
定常的な状態において、メタスタビリティが発生しないような場合、ＤＣＯ出力信号Ｓｃｋｖの計測値がＮ−２となったとき、整数部の周期ΔＴｅは、
ΔＴｅ＝Ｍ−（Ｎ−２）＝Ｍ−Ｎ＋２・・・・・・・・・・・式（２）
と表される。このため、１つ前の値であるΔＴ＝Ｍ−Ｎに対して「−２」の値になるので整数部の周波数差の変化量は「−２」となる。
【００５１】
グリッチ発生期間検出回路２では、予め設定してあるグリッチ発生期間の開始値と終了値を基に、ＴＤＣ出力信号Ｓｔｄｃｏの値からグリッチ発生期間信号Ｓｇｃｔｉｍを生成する。
【００５２】
グリッチ補正回路３では、判定条件を満たしていればグリッチ補正処理を実行する（周波数差の変化量＝誤差を打ち消す方向となる値を加算する）。全デジタル位相ロックループ９０のグリッチ補正回路３では、例えば、定常状態であることから周波数差の変化量レベルが、
条件１：−０．７５＞周波数差の変化量
条件２：周波数差の変化量＞＋０．７５
のどちらかを満たし、且つ、グリッチ発生期間検出回路２が生成するグリッチ発生期間信号Ｓｇｃｔｉｍが、
条件３：グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｌ”（グリッチ発生期間外、ディセーブル状態）
を満たしたときに、メタスタビリティ起因のグリッチ発生による誤差と判定せず、グリッチ補正処理を実行しない。この場合、周波数差の変化量が「−２」であり、且つ、グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｌ”（ディセーブル状態）なので（条件２且つ条件３を満たしていないので）、整数部の周波数差には何も加算しない。
【００５３】
なお、周波数差ｔｍ０〜ｔｍ１と周波数差ｔｍ１〜ｔｍ２とは等しい値でもよいし、異なる値でもよい。図８ではＴＤＣｐ１は任意の値となっているが、ゼロでもよい。
【００５４】
上述したように、本実施形態の全デジタル位相ロックループでは、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が設けられ、ＤＣＯ出力信号Ｓｃｋｖがデジタル周波数比較器１に帰還入力される。デジタル周波数比較器１、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６は閉ループ状に接続される。デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。整数部周波数差生成回路１１には、カウンタ２１、リタイミングクロック生成回路２２、フリップフロップ２３、及び周波数差発生回路２４が設けられる。小数部周波数差生成回路１２には、ＴＤＣ３１、周期正規化回路３２、及び周波数差発生回路３３が設けられる。グリッチ発生期間検出回路２は、ＴＤＣ出力信号Ｓｔｄｃｏが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。グリッチ補正回路３は、加算器１３から出力される周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍがイネーブル状態のとき、周波数差信号Ｓｆｄｉｆに含まれるグリッチノイズを低減処理する。グリッチ補正回路３は、グリッチ発生期間信号Ｓｇｃｔｉｍがディセーブル状態のとき、グリッチノイズ補正処理を実行しない。
【００５５】
このため、グリッチノイズが発生した場合、グリッチノイズを大幅に低減化することができる。メタスタビリティ等に起因しない外乱などの周波数差の変化（誤差）が発生した場合、この周波数差の変化（誤差）をＤＣＯ６に正しく伝達し、その誤差を元に戻すことができるため、全デジタル位相ロックループ９０では、精度の高い発振周波数信号を生成することができる。
【００５６】
なお、本実施形態例では、累積器４をグリッチ補正回路３とループフィルタ５の間に設け、累積器４を独立した回路としているが機能上１つのデジタルフィルタとしてループフィルタ５に含めてもよい。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態に係る全デジタル位相ロックループについて、図面を参照して説明する。図９は全デジタル位相ロックループを示すブロック図である。図１０はグリッチ補正回路を示すブロック図である。本実施形態では、デジタル周波数比較器の出力側にグリッチノイズを低減するグリッチ補正回路を設け、周波数差の変化を正しくＤＣＯに伝達するためにグリッチ発生期間検出回路を設けている。
【００５８】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図９に示すように、全デジタル位相ロックループ９１には、デジタル周波数比較器１、グリッチ発生期間検出回路２ａ、グリッチ補正回路３ａ、累積器４、ループフィルタ５、及びＤＣＯ６が設けられる。デジタル周波数比較器１、グリッチ補正回路３ａ、累積器４、ループフィルタ５、及びＤＣＯ６は、閉ループ状に接続され、ＤＣＯ出力信号Ｓｃｋｖがデジタル周波数比較器１に帰還入力される。全デジタル位相ロックループ９１は、周波数差の変化が正しくＤＣＯ６に伝達され、且つグリッチノイズが低減され、精度のよい発振周波数信号を生成する。
【００６０】
グリッチ発生期間検出回路２ａは、グリッチ補正回路３ａから出力される検出信号Ｓｆｑ１ｄｅｔとＴＤＣ出力信号Ｓｔｄｃｏが入力される。グリッチ発生期間検出回路２ａは、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、ＴＤＣ出力信号Ｓｔｄｃｏの値に応じて発生頻度を計測して所定の発生頻度を満たしたＴＤＣ出力信号Ｓｔｄｃｏを、グリッチ発生期間信号Ｓｇｃｔｉｍを生成するＴＤＣ遷移値として採用する。グリッチ発生期間検出回路２ａは、グリッチ補正回路３ａから出力される周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、そのときのＴＤＣ出力信号Ｓｔｄｃｏの値を保持し、同じ値のＴＤＣ出力信号Ｓｔｄｃｏの発生頻度を計測する。グリッチ発生期間検出回路２ａは、同じ値のＴＤＣ出力信号Ｓｔｄｃｏの発生頻度に基づいて、グリッチ発生期間信号Ｓｇｃｔｉｍを生成してグリッチ補正回路３ａに出力する。
【００６１】
グリッチ補正回路３ａは、デジタル周波数比較器１及びグリッチ発生期間検出回路２ａと累積器４の間に設けられ、周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力される。グリッチ補正回路３ａは、全デジタル位相ロックループ９１が所定の周波数にロックされている定常状態、即ち許容されるジッタ分しか周波数誤差が発生していない状態では、周波数差「１」を検出し、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔをグリッチ発生期間検出回路２ａに出力する。グリッチ補正回路３ａは、グリッチ発生期間検出回路２ａで生成されたグリッチ発生期間信号Ｓｇｃｔｉｍに基づいて、グリッチ発生期間において発生した周波数差をグリッチノイズ起因の誤差と判定し、周波数差を補正する。
【００６２】
図１０に示すように、グリッチ補正回路３ａには、フリップフロップ４１、加算器４２、変化量検出回路４３ａ、所定値選択回路４４、加算器４５、及び基準値発生回路４６が設けられる。フリップフロップ４１、加算器４２、変化量検出回路４３ａ、所定値選択回路４４、加算器４５、及び基準値発生回路４６は、閉ループ状に接続され、グリッチ補正済み周波数差信号Ｓｆｄｉｆｇｃがフリップフロップ４１に帰還入力される。
【００６３】
変化量検出回路４３ａは、加算器４２及び基準値発生回路４６と所定値選択回路４４の間に設けられ、出力信号Ｓ１２、基準値Ｅｎ１乃至３が入力される。変化量検出回路４３ａは、周波数差「１」を検出し、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔをグリッチ発生期間検出回路２ａに出力する。変化量検出回路４３ａは、周波数差信号Ｓｆｄｉｆから現在の周波数差との差である周波数差の変化量のレベルが、所定の条件を満たしたときにグリッチノイズ起因と判定する。
【００６４】
所定値選択回路４４は、変化量検出回路４３ａと加算器４５の間に設けられ、グリッチ発生期間信号Ｓｇｃｔｉｍ、出力信号Ｓ１３ａ乃至ｃが入力される。所定値選択回路４４は、グリッチ期間検出回路２が生成するグリッチ発生期間に、周波数差の変化量のレベルを満たした条件により、周波数差の変化量を相殺するように所定の値を周波数差の整数部に加算する（周波数差の補正処理）。
【００６５】
次に、全デジタル位相ロックループ９１の周波数検出動作について図１１乃至１４を参照して説明する。図１１は全デジタル位相ロックループ９１のメタスタビリティが発生したときの周波数検出を示す図である。図１２は図１１の拡大図である。
【００６６】
図１１及び図１２に示すように、基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）とＤＣＯ出力信号Ｓｃｋｖの立ち上がりが略同時刻の場合について説明する。本来、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ２での周波数差ｔｎ５におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がり（Ｓｃｋｖ計測クロック）で出力信号Ｓｃｋｒが生成される。ところが、メタスタビリティの影響により周波数差ｔｒにおける基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）により、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ１での周波数差ｔｎ１におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がり（Ｓｃｋｖ計測クロック）で出力信号Ｓｃｋｒが生成される。
【００６７】
定常的な状態では、第１１図に示すようにメタスタビリティの発生により、ＤＣＯ出力信号Ｓｃｋｖの計測値がＮ−１となるので整数部の周期ΔＴｍ１は
ΔＴｍ１＝Ｍ−(Ｎ−１)＝Ｍ−Ｎ＋１・・・・・・・・・（式３）
と表される。このため、１つ前の値であるΔＴ＝Ｍ−Ｎに対して「＋１」の値になるので、整数部の周波数差の変化量は「＋１」となる。
【００６８】
グリッチ発生期間検出回路２ａは、グリッチ補正回路３ａの変化量検出回路４３ａが生成する周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、所定の周波数差が発生したＴＤＣ出力信号Ｓｔｄｃｏの値の発生頻度を計測する。計測したＴＤＣ出力信号Ｓｔｄｃｏの値が所定の予め設定された条件を満たす場合、このＴＤＣ出力信号Ｓｔｄｃｏの値をグリッチ発生期間の開始値または終了値とし、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。
【００６９】
グリッチ補正回路３ａは、判定条件を満たしていれば補正を行う（周波数差の変化量＝誤差を打ち消す方向となる値を加算する）。全デジタル位相ロックループ９１のグリッチ補正回路３ａでは、例えば、定常状態であることから周波数差の変化量レベルが、
条件１：−０．７５＞周波数差の変化量
条件２：周波数差の変化量＞＋０．７５
のどちらかを満たし、且つ、グリッチ発生期間検出回路２ａが生成するグリッチ発生期間信号Ｓｇｃｔｉｍが、
条件３：グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”（グリッチ発生期間内、イネーブル状態）
を満たしたときに、メタスタビリティ起因のグリッチ発生による誤差と判定し、グリッチ補正処理を実行する。この場合、周波数差の変化量が「＋１」であり、且つ、グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”（イネーブル状態）なので（条件２且つ条件３を満たしているので）、整数部の周波数差に「−１」を加算する。
【００７０】
次に、グリッチ発生期間を拡大した図１２を用いて更に動作を説明する。まず、外部制御装置によりグリッチ発生期間の開始とするＴＤＣ出力ＴＤＣｑ０とグリッチ発生期間終了とするＴＤＣ出力ＴＤＣｑ２の値をそれぞれ設定する。ＴＤＣ３１の出力がＴＤＣｑ０となる周波数差をｔｎ０とし、ＴＤＣの出力がＴＤＣｑ２となる周波数差をｔｎ２とする。
【００７１】
グリッチ補正回路３ａの変化量検出回路４３ａは周波数差「１」を検出し、グリッチ発生期間検出回路２ａに周波数差「１」の検出信号Ｓｆｑ１ｄｅｔを出力する。
【００７２】
グリッチ発生期間検出回路２ａは、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づき、そのときのＴＤＣの出力値（ＴＤＣｑ３）を保持すると共に、ＴＤＣｑ３の発生回数を計測する。周波数差が最大となるＴＤＣ値をＴＤＣｑ１ａとすると、ＴＤＣ出力ＴＤＣｑ３が、
ＴＤＣｑ３＜ＴＤＣｑ１ａ・・・・・・・・・・・・・・式（４）
を満たし、且つ、ＴＤＣｑ３がＭ回（Ｍは１以上の整数）発生した場合、ＴＤＣｑ３からＴＤＣｑ２をグリッチ発生期間（ＴＤＣｑ３をグリッチ期間の開始）とする。なお、検出回数Ｍは別途外部より制御する。
【００７３】
ここでは、グリッチ期間の開始点（ＴＤＣｑ３）について１つだけの値を保持し計測しているが、複数の値を保持し、計測してもよい。また、グリッチ期間の開始点について計測・学習のみ説明しているが、グリッチ期間の終了点についても同様に計測・学習してもよい。図１２ではＴＤＣｑ１は任意の値となっているが、ゼロでもよい。また、ｔｎ３＝ｔｒとしているが、ｔｎ３＝ｔｒ−αでもよい。但しαは、ｔｎ３がＤＣＯ出力信号Ｓｃｋｖの１周期を超えない任意の値とする。
【００７４】
グリッチ補正回路３ａは、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｈ”（イネーブル状態）期間で、且つ、周波数差の変化量が「１」の場合、グリッチノイズが発生したと判定してグリッチ補正処理を実行する。グリッチ補正回路３ａは、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｌ”（ディセーブル状態）期間の場合、周波数差の変化量が「１」となってもグリッチノイズが発生したとは判定せずにグリッチ補正処理を実行しない。
【００７５】
次に、別のメタスタビリティが発生した場合について図１３及び図１４を参照して説明する。図１３は別のメタスタビリティが発生したときの周波数検出を示す図である。図１４は図１３の拡大図である。
【００７６】
図１３及び図１４は、周波数誤差が発生した場合について示している。具体的には、基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）とＤＣＯ出力信号Ｓｃｋｖの立ち上がりエッジが略同時刻の場合である。本来、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ２での周波数差ｔｎ１におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がりで出力信号Ｓｃｋｒは生成される。ところが、出力信号Ｓｃｋｒはメタスタビリティの影響で周波数差ｔｒの基準周波数クロック信号Ｓｆｒｅｆの遷移（“Ｌ”から“Ｈ”への立ち上がり）により、ＤＣＯ出力信号Ｓｃｋｖの期間Ｃ３での周波数差ｔｎ５におけるＤＣＯ出力信号Ｓｃｋｖの立ち上がりで生成される。
【００７７】
定常的な状態では、図１３に示すようにメタスタビリティの発生により、ＤＣＯ出力信号Ｓｃｋｖの計測値がＮ＋１となるので整数部の周期ΔＴｍ２は、
ΔＴｍ２＝Ｍ−（Ｎ＋１）＝Ｍ−Ｎ−１・・・・・・・・・式（５）
と表される。このため、１つ前の値であるΔＴ＝Ｍ−Ｎに対して「−１」の値になるので、整数部の周波数差の変化量は「−１」となる。
【００７８】
グリッチ発生期間検出回路２ａは、グリッチ補正回路３ａの変化量検出回路４３ａが生成する周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、所定の周波数差が発生したＴＤＣ出力信号Ｓｔｄｃｏの発生頻度を計測する。計測したＴＤＣ出力信号Ｓｔｄｃｏの値が所定の予め設定された条件を満たす場合、このＴＤＣ出力信号Ｓｔｄｃｏの値をグリッチ発生期間の開始値または終了値とし、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。
【００７９】
グリッチ補正回路３ａは、判定条件を満たしていれば補正を行う（周波数差の変化量＝誤差を打ち消す方向となる値を加算する）。全デジタル位相ロックループ９１のグリッチ補正回路３ａでは、例えば、定常状態であることから周波数差の変化量レベルが、
条件１：−０．７５＞周波数差の変化量
条件２：周波数差の変化量＞＋０．７５
のどちらかを満たし、且つ、グリッチ発生期間検出回路２ａが生成するグリッチ発生期間信号Ｓｇｃｔｉｍが、
条件３：グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”（グリッチ発生期間内、イネーブル状態）
を満たしたときに、メタスタビリティ起因によるグリッチノイズの発生による誤差と判定し、グリッチ補正処理を実行する。この場合、周波数差の変化量が「−１」であり、かつ、グリッチ発生期間信号Ｓｇｃｔｉｍ＝“Ｈ”（イネーブル状態）なので（条件１且つ条件３を満たしているので）、整数部の周波数差に「＋１」を加算する。
【００８０】
グリッチ発生期間を拡大した図１４を用いて更に動作を説明する。まず、外部制御装置によりグリッチ発生期間の開始とするＴＤＣ出力ＴＤＣｑ０とグリッチ発生期間終了とするＴＤＣ出力ＴＤＣｑ２の値をそれぞれ設定する。ＴＤＣの出力がＴＤＣｑ０となる周波数差をｔｎ０とし、ＴＤＣの出力がＴＤＣｑ２となる周波数差をｔｎ２とする。
【００８１】
グリッチ補正回路３ａの変化量検出回路４３ａは周波数差「１」を検出し、グリッチ発生期間検出回路２ａに周波数差「１」の検出信号Ｓｆｑ１ｄｅｔを出力する。グリッチ発生期間検出回路２ａは、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、そのときのＴＤＣの出力値（ＴＤＣｑ４）を保持すると共に、ＴＤＣｑ４の発生回数を計測する。ＴＤＣｑ４が、
ＴＤＣｑ１＜ＴＤＣｑ４・・・・・・・・・・・・・・・式（６）
を満たし、且つ、ＴＤＣｑ４がＮ回（Ｎは１以上の整数）発生した場合、ＴＤＣｑ０からＴＤＣｑ４をグリッチ発生期間（ＴＤＣｑ４をグリッチ期間の終了）とする。なお、検出回数Ｎは別途外部より制御する。
【００８２】
ここでは、グリッチ期間の終了点（ＴＤＣｑ４）について１つだけの値を保持し計測しているが、複数の値を保持し、計測してもよい。また、グリッチ期間の終了点について計測・学習のみ説明しているが、グリッチ期間の開始点についても同様に計測・学習してもよい。図１４ではＴＤＣｑ１は任意の値となっているが、ゼロでもよい。また、ｔｎ４＝ｔｒとしているが、ｔｎ４＝ｔｒ−βでもよい。但しβは、ｔｎ４がＤＣＯ出力信号Ｓｃｋｖの１周期を超えない任意の値である。
【００８３】
グリッチ補正回路３ａは、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｈ”（イネーブル状態）期間で、且つ、周波数差の変化量が「１」の場合、グリッチノイズが発生したと判定してグリッチ補正処理を実行する。また、グリッチ補正回路３ａは、グリッチ発生期間信号Ｓｇｃｔｉｍが“Ｌ”（ディセーブル状態）期間の場合、周波数差の変化量が「１」となってもグリッチノイズが発生した判定せずにグリッチ補正処理を実行しない。
【００８４】
上述したように、本実施形態の全デジタル位相ロックループでは、デジタル周波数比較器１、グリッチ発生期間検出回路２ａ、グリッチ補正回路３ａ、累積器４、ループフィルタ５、及びＤＣＯ６が設けられ、ＤＣＯ出力信号Ｓｃｋｖがデジタル周波数比較器１に帰還入力される。デジタル周波数比較器１、グリッチ補正回路３ａ、累積器４、ループフィルタ５、及びＤＣＯ６は閉ループ状に接続される。デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。整数部周波数差生成回路１１には、カウンタ２１、リタイミングクロック生成回路２２、フリップフロップ２３、及び周波数差発生回路２４が設けられる。小数部周波数差生成回路１２には、ＴＤＣ３１、周期正規化回路３２、及び周波数差発生回路３３が設けられる。グリッチ発生期間検出回路２ａは、ＴＤＣ出力信号Ｓｔｄｃｏ及びグリッチ補正回路３ａから出力される周波数差「１」の検出信号Ｓｆｑ１ｄｅｔが入力され、周波数差「１」の検出信号Ｓｆｑ１ｄｅｔに基づいて、そのときのＴＤＣ出力信号Ｓｔｄｃｏの値を保持し、同じ値のＴＤＣ出力信号Ｓｔｄｃｏの発生頻度を計測し、同じ値のＴＤＣ出力信号Ｓｔｄｃｏの発生頻度に基づいて、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。グリッチ補正回路３ａは、加算器１３から出力される周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力され、所定の周波数にロックされている定常状態では、周波数差「１」を検出して周波数差「１」の検出信号Ｓｆｑ１ｄｅｔを生成し、グリッチ発生期間信号Ｓｇｃｔｉｍがイネーブル状態のとき、周波数差信号Ｓｆｄｉｆに含まれるグリッチノイズを低減処理する。グリッチ補正回路３ａは、グリッチ発生期間信号Ｓｇｃｔｉｍがディセーブル状態のとき、グリッチノイズ補正処理を実行しない。
【００８５】
このため、グリッチ発生期間を計測・学習することで経時変化などによるグリッチ発生期間の変化に対応できる。この結果、グリッチノイズが発生した場合、グリッチ補正回路３ａはグリッチノイズを大幅に低減化することができる。グリッチ補正回路３ａは、メタスタビリティに起因しない周波数差の変化（誤差）が発生した場合、この周波数差の変化をＤＣＯ６に正しく伝達し、その誤差を元に戻すことができるため、全デジタル位相ロックループ９１では、安定して精度の高い発振周波数信号を生成できる。
【００８６】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８７】
実施形態では、ＦＣＷ信号Ｓｆｃｗを直接加算器１３に入力しているが、加算器１３の前段にカウンタを設け、このカウンタがリタイミングクロック生成回路２２の出力信号Ｓｃｋｒに基づいてＦＣＷ信号をカウントし、カウントされたＦＣＷ信号を参照信号入力として加算器１３に入力させてもよい。また、ＴＤＣ３１を構成する所定時間遅延させるインバータの遅延量は周囲温度や電圧変動の影響を受けるので、例えばＴＤＣ３１に自己校正機能を付加して周囲温度や電圧変動の影響をキャンセルするのが好ましい。
【００８８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  基準周波数クロック信号及びＤＣＯ出力信号が入力され、整数部周波数信号を生成する整数部周波数差生成回路と、前記基準周波数クロック信号及び前記ＤＣＯ出力信号が入力され、前記基準周波数クロック信号に基づいて、前記ＤＣＯ出力信号を計測するＴＤＣが設けられ、小数部周波数信号を生成する小数部周波数差生成回路と、ＦＣＷ信号、前記整数部周波数信号、及び前記小数部周波数信号が入力され、前記ＦＣＷ信号から前記整数部周波数信号及び前記小数部周波数信号を減算処理して周波数差信号を生成する加算器とを有するデジタル周波数比較器と、前記ＴＤＣから出力されるＴＤＣ出力信号が入力され、グリッチ発生期間信号を生成するグリッチ発生期間検出回路と、前記周波数差信号及び前記グリッチ発生期間信号が入力され、前記グリッチ発生期間信号がイネーブル状態のときに、前記周波数差信号に含まれるグリッチノイズを低減処理してグリッチ補正済み周波数差信号を生成するグリッチ補正回路と、前記グリッチ補正済み周波数差信号が入力され、前記グリッチ補正済み周波数差信号を累積処理する累積器と、累積処理された前記グリッチ補正済み周波数差信号の不要な周波数帯域成分を除去し、デジタル値である周波数制御信号を生成するループフィルタと、
前記周波数制御信号に応じた前記ＤＣＯ出力信号を生成し、前記ＤＣＯ出力信号を発振周波数信号として出力し、前記ＤＣＯ出力信号を前記デジタル周波数比較器に帰還入力するＤＣＯとを具備し、前記デジタル周波数比較器、前記グリッチ補正回路、前記累積器、前記ループフィルタ、及び前記ＤＣＯは閉ループ状に接続される全デジタル位相ロックループ。
【００８９】
（付記２）  前記グリッチ補正回路は、許容されるジッタ以上の周波数差の変化が発生した場合、前記グリッチ発生期間信号がグリッチ発生期間内のとき、前記周波数差の変化をメタスタビリティに起因するグリッチノイズと判定して前記周波数差の変化を補正する付記１に記載の全デジタル位相ロックループ。
【００９０】
（付記３）  前記整数部周波数差生成回路は、前記ＤＣＯ出力信号をカウントするカウンタと、前記ＦＣＷ信号及び前記ＤＣＯ出力信号が入力され、前記ＤＣＯ出力信号に基づいて、リタイミングされたクロック信号を生成するリタイミングクロック生成回路と、前記カウンタの出力信号が入力され、前記リタイミングクロック生成回路の出力信号に基づいて、前記カウンタの出力信号をデータラッチするフリップフロップと、前記フリップフロップの出力信号が入力され、前記ＤＣＯ出力信号の周波数が前記基準周波数クロック信号の周波数の何倍の整数値に相当するかの計測を行う周波数差発生回路とを有する付記１或いは２に記載の全デジタル位相ロックループ。
【符号の説明】
【００９１】
１  デジタル周波数比較器
２、２ａ  デジタル発生期間検出回路
３、３ａ  グリッチ補正回路
４  累積器
５  ループフィルタ
６  ＤＣＯ
１１  整数部周波数差生成回路
１２、１２ａ  少数部周波数差生成回路
１３、４２、４５  加算器
２１  カウンタ
２２  リタイミングクロック生成回路
２３、４１  フリップフロップ
２４、３３  周波数差発生回路
３１、３１ａ  ＴＤＣ出力信号
３２  周期正規化回路
４３、４３ａ  変化量検出回路
４４  所定値選択回路
４６  基準値発生回路
９０、９１、１００  全デジタル位相ロックループ
Ｓａｏ、Ｓｃｋｒ、Ｓｃｎｔ、Ｓｆｆｏ、Ｓｆｓｏ、Ｓ１１、Ｓ１２、Ｓ１３ａ〜ｃ、Ｓ１４  出力信号
Ｓｃｋｖ  ＤＣＯ出力信号
Ｓｄｔｆ  立ち下がり計測信号
Ｓｄｔｒ  立ち上がり計測信号
Ｓｆｃｗ  ＦＣＷ信号
Ｓｆｄｉｆ  周波数差信号
Ｓｆｄｉｆｇｃ  グリッチ補正済み周波数差信号
Ｓｆｆｒａ  少数部周波数信号
Ｓｆｉｎｔ  整数部周波数信号
Ｓｆｑ１ｄｅｔ  検出信号
Ｓｆｒｅｆ  基準周波数クロック信号
Ｓｇｃｔｉｍ  グリッチ発生期間信号
Ｓｌｆｏ  周波数制御信号
Ｓｔｄｃｏ  ＴＤＣ出力信号
ＴＤＣｐ０  ｔｍ０におけるＴＤＣ出力
ＴＤＣｐ１  ｔｍ１におけるＴＤＣ出力
ＴＤＣｐ２  ｔｍ２におけるＴＤＣ出力
ＴＤＣｑ０  ｔｎ０におけるＴＤＣ出力
ＴＤＣｑ１  ｔｎ１におけるＴＤＣ出力
ＴＤＣｑ１ａ  周波数差が最大となるＴＤＣ出力
ＴＤＣｑ２  ｔｎ２におけるＴＤＣ出力
ＴＤＣｑ３  ｔｎ３におけるＴＤＣ出力
ＴＤＣｑ４  ｔｎ４におけるＴＤＣ出力
Ｔｇｌｃ  グリッチ発生期間（ｔｎ０〜ｔｎ２）
Ｔｇｌｃ０  グリッチ発生期間（学習前初期値）
Ｔｇｌｃ１  グリッチ発生期間（ｔｎ３〜ｔｎ２）
Ｔｇｌｃ２  グリッチ発生期間（ｔｎ０〜ｔｎ４）
ｔｍ０  グリッチ発生期間（開始）
ｔｍ１、ｔｍ３  Ｓｃｋｖ立ち上がりエッジ（Ｓｃｋｖ計測クロック）
ｔｍ２  グリッチ発生期間（終了）
ｔｎ０  グリッチ発生期間（開始初期値）
ｔｎ１、ｔｎ５  Ｓｃｋｖ立ち上がりエッジ（Ｓｃｋｖ計測クロック）
ｔｎ２  グリッチ発生期間（終了初期値）
ｔｎ３  グリッチ発生期間（開始学習値）
ｔｎ４  グリッチ発生期間（終了学習値）
ｔｒ  Ｓｆｒｅｆ立ち上がりエッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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