(57)【要約】【課題】チップ面積を削減することが可能となるように構成されたＩＰ変換回路を集積した半導体装置を提供すること。【解決手段】書き込み制御調整回路３１は、１ポートＳＲＡＭ２２および２３への映像データの書き込みが読み出しクロックの４サイクルに１回発生するように書き込み制御信号を生成する。読み出し制御調整回路３４は、１ポートＳＲＡＭ２２および２３からの映像データの読み出しが読み出しクロックの２サイクルに１回発生するように読み出し制御信号を生成する。セレクタ３８は、１ポートＳＲＡＭ２２および２３への映像データの書き込みと、１ポートＳＲＡＭ２２および２３からの映像データの読み出しとが同時に発生した場合に、遅延回路３５によって遅延された書き込み制御信号を選択して出力する。したがって、２ポートＳＲＡＭを１ポートＳＲＡＭ２２および２３に置換することができ、ＩＰ変換回路のチップ面積を削減することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
飛び越し走査の映像信号から順次走査の映像信号への変換を制御する半導体装置であって、
前記飛び越し走査の映像信号の少なくとも２画素分の映像データの同時書き込みおよび同時読み出しを行なう１ポートメモリと、
前記１ポートメモリへの映像データの書き込みがクロックの第１の複数サイクルに１回発生するように書き込み制御信号を生成する書き込み制御手段と、
前記１ポートメモリからの映像データの読み出しが前記クロックの第２の複数サイクルに１回発生するように読み出し制御信号を生成する読み出し制御手段と、
前記１ポートメモリへの映像データの書き込みと、前記１ポートメモリからの映像データの読み出しとが同時に発生した場合、映像データの書き込みを遅延させる遅延手段と、
前記飛び越し走査の映像信号を補間する映像補間手段と、
前記１ポートメモリから読み出された飛び越し走査の映像信号と、前記映像補間手段によって補間された映像信号とを切り替えて順次走査の映像信号として出力する選択手段とを含む、半導体装置。
【請求項２】
前記遅延手段は、前記書き込み制御手段から出力される書き込み制御信号と、前記読み出し制御手段から出力される読み出し制御信号とのタイミングを比較する比較回路と、
前記書き込み制御手段から出力される書き込み制御信号を前記クロックの１サイクル分だけ遅延させる遅延回路と、
前記比較回路によって前記書き込み制御信号のタイミングと前記読み出し制御信号のタイミングとの一致が検出された場合に、前記遅延回路から出力される書き込み制御信号を選択して出力し、タイミングの不一致が検出された場合に、前記書き込み制御手段から出力される書き込み制御信号を選択して出力するセレクタとを含む、請求項１記載の半導体装置。
【請求項３】
前記半導体装置はさらに、前記映像補間手段によって補間された映像信号の少なくとも２画素分の映像データの同時書き込みおよび同時読み出しを行なう第２の１ポートメモリと、
前記第２の１ポートメモリへの映像データの書き込みが前記クロックの前記第１の複数サイクルに１回発生するように書き込み制御信号を生成する第２の書き込み制御手段と、
前記第２の１ポートメモリからの映像データの読み出しが前記クロックの前記第２の複数サイクルに１回発生するように読み出し制御信号を生成する第２の読み出し制御手段と、
前記第２の１ポートメモリへの映像データの書き込みと、前記第２の１ポートメモリからの映像データの読み出しとが同時に発生した場合に、映像データの書き込みを遅延させる第２の遅延手段とを含む、請求項１または２記載の半導体装置。
【請求項４】
前記第２の遅延手段は、前記第２の書き込み制御手段から出力される書き込み制御信号と、前記第２の読み出し制御手段から出力される読み出し制御信号とのタイミングを比較する第２の比較回路と、
前記第２の書き込み制御手段から出力される書き込み制御信号を前記クロックの１サイクル分だけ遅延させる第２の遅延回路と、
前記第２の比較回路によって前記書き込み制御信号のタイミングと前記読み出し制御信号のタイミングとの一致が検出された場合に、前記第２の遅延回路から出力される書き込み制御信号を選択して出力し、タイミングの不一致が検出された場合に、前記第２の書き込み制御手段から出力される書き込み制御信号を選択して出力する第２のセレクタとを含む、請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、飛び越し走査の映像信号を順次走査の映像信号に変換する技術に関し、特に、１ポートのメモリに飛び越し走査の映像信号および補間された映像信号を書き込みながら順次走査の映像信号を読み出して出力する半導体装置に関する。
【背景技術】
【０００２】
従来、動きの多い映像を放送する機会が多いテレビ放送においては、インタレース方式が採用されてきた。しかしながら、近年登場した液晶テレビやプラズマテレビなどのフラットパネルディスプレイは、高いクロック周波数を持つため、プログレッシブ方式でテレビ放送が再現できるようになった。
【０００３】
この場合、従来のインタレース方式向けに作成された映像をプログレッシブ方式のテレビで映し出すために、ＩＰ（Interlace Progressive）変換回路によってあらかじめ画像の変換を行なう必要がある。これに関連する技術として、下記の特許文献１に開示された発明がある。
【０００４】
特許文献１は、２ライン分の画素を記憶可能なメモリ容量で、フィールド内補間走査線変換回路を実現することを目的とする。２ライン分の画素を記憶可能なリードライト非同期メモリと、その後段に加算平均手段、１リードサイクル遅延手段、データ保持手段を設け、メモリに記憶させたデータを、書き込みデータレートの４倍のレートで読み出した後に、読み出しデータに対して演算処理を行ないフィールド内補間信号を生成する。
【０００５】
特許文献２は、シングルポートＲＡＭを使用しつつ書込み位相と読出し位相の競合制御を可能にすることで、装置の小型化を図ることを目的とする。直並列変換回路とシングルポートＲＡＭとの間に挿入されて直並列変換回路からシングルポートＲＡＭへの書込みデータを一時記憶するレジスタと、シングルポートＲＡＭの書込みタイミングと読出しタイミングが競合した時にレジスタからシングルポートＲＡＭへの書込みを遅延させるよう制御する競合制御回路とを備えたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２９４９２６号公報
【特許文献２】特開平０５−１５８６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
飛び越し走査の映像信号を順次走査の映像信号に変換して出力する際、あるラインの映像信号を書き込みながら別のラインの映像信号を読み出す必要があるため、２ポートＳＲＡＭ（Static Random Access Memory）が用いられることが多い。しかしながら、２ポートのＳＲＡＭは１ポートのＳＲＡＭと比較して回路規模が大きいため、ＩＰ変換回路のチップ面積の削減を図ることは難しい。
【０００８】
一方、１ポートのＳＲＡＭは同一サイクルで読み出し動作と書き込み動作とを行なうことができない。また、書き込みの周波数と読み出しの周波数とが同じでなければならないといった制約があるため、１ポートのＳＲＡＭをＩＰ変換回路に用いるためには、何らかの工夫が必要になる。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、チップ面積を削減することが可能となるように構成されたＩＰ変換回路を集積した半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例によれば、飛び越し走査の映像信号から順次走査の映像信号への変換を制御する半導体装置が提供される。１ポートのＳＲＡＭは、飛び越し走査の映像信号の２画素分の映像データの同時書き込みおよび同時読み出しを行なうように構成される。書き込み制御調整回路は、１ポートＳＲＡＭへの映像データの書き込みが読み出しクロックの４サイクルに１回発生するように書き込み制御信号を生成する。読み出し制御調整回路は、１ポートのＳＲＡＭからの映像データの読み出しが読み出しクロックの２サイクルに１回発生するように読み出し制御信号を生成する。セレクタは、１ポートのＳＲＡＭへの映像データの書き込みと、１ポートＳＲＡＭからの映像データの読み出しとが同時に発生した場合に、遅延回路によって遅延された書き込み制御信号を選択して出力する。映像補間回路は、飛び越し走査の映像信号を補間して出力する。そして、セレクタは、１ポートのＳＲＡＭから読み出された飛び越し走査の映像信号と、映像補間回路によって補間された映像信号とを切り替えて順次走査の映像信号として出力する。
【発明の効果】
【００１１】
本発明の一実施例によれば、書き込み制御調整回路が１ポートのＳＲＡＭへの映像データの書き込みが読み出しクロックの４サイクルに１回発生するように書き込み制御信号を生成し、読み出し制御調整回路が１ポートのＳＲＡＭからの映像データの読み出しが読み出しクロックの２サイクルに１回発生するように読み出し制御信号を生成する。そして、１ポートのＳＲＡＭへの映像データの書き込みと、１ポートＳＲＡＭからの映像データの読み出しとが同時に発生した場合に、セレクタが遅延回路によって遅延された書き込み制御信号を選択して出力するようにしたので、２ポートのＳＲＡＭを１ポートのＳＲＡＭに置換することができ、ＩＰ変換回路のチップ面積を削減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】２ポートＳＲＡＭを用いた場合のＩＰ変換回路の構成例を示す図である。
【図２】本発明の実施の形態におけるＩＰ変換回路１が集積された半導体装置の構成例を示す図である。
【図３】図２に示す本発明の実施の形態におけるＩＰ変換回路１の動作を説明するためのタイミングチャートである。
【図４】図２に示すＳＲＡＭ１１および１２の構成例を示す図である。
【図５】図４に示すＳＲＡＭ１１および１２の構成をさらに詳細に説明するための図である。
【図６】図５に示す制御回路２１の動作を説明するためのタイミングチャートである。
【図７】書き込み制御調整回路３１の構成例およびその動作を説明するためのタイミングチャートを示す図である。
【図８】周波数乗せ換え回路３２および３３の構成例を示す図である。
【図９】読み出し制御調整回路３４の構成例およびその動作を説明するためのタイミングチャートを示す図である。
【図１０】上位下位選択回路３７の構成例を示す図である。
【図１１】上位下位選択回路２４の構成例を示す図である。
【発明を実施するための形態】
【００１３】
図１は、２ポートＳＲＡＭを用いた場合のＩＰ変換回路の構成例を示す図である。このＩＰ変換回路は、飛び越し走査の映像信号を記憶するＳＲＡＭ１０１と、補間された映像信号を記憶するＳＲＡＭ１０２と、セレクタ１０３とを含む。
【００１４】
ＳＲＡＭ１０１は、２０ビット×１０２４ワードの２ポートのＳＲＡＭ１１１および１１２と、セレクタ１１３とを含む。なお、ＳＲＡＭ１０２の構成は、ＳＲＡＭ１０１の構成と同様である。
【００１５】
飛び越し走査の映像信号データ書き込み時において、ＳＲＡＭ１０１内の２ポートＳＲＡＭ１１１および１１２には、最高周波数が８５ＭＨｚで最大１９２０サイクルの連続した書き込み制御信号が入力され、それと同期して０〜１９１９番地の書き込みアドレスと２０ビットの飛び越し走査の映像信号データとが順次入力される。
【００１６】
また、飛び越し走査の映像信号データ読み出し時において、ＳＲＡＭ１０１内の２ポートＳＲＡＭ１１１および１１２には、最高周波数が１７０ＭＨｚで最大１９２０サイクルの連続した読み出し制御信号と、０〜１９１９番地の読み出しアドレスとが入力され、２０ビットの飛び越し走査の映像信号データが順次出力される。セレクタ１１３は、２ポートＳＲＡＭ１１１および１１２から出力される映像データ信号を適宜切り替える。
【００１７】
補間された映像信号データ書き込み時において、ＳＲＡＭ１０２内の２ポートＳＲＡＭ１１１および１１２には、最高周波数が８５ＭＨｚで最大１９２０サイクルの連続した書き込み制御信号が入力され、それと同期して０〜１９１９番地の書き込みアドレスと２０ビットの補間された映像信号データとが順次入力される。
【００１８】
また、補間された映像信号データ読み出し時において、ＳＲＡＭ１０２内の２ポートＳＲＡＭ１１１および１１２には、最高周波数が１７０ＭＨｚで最大１９２０サイクルの連続した読み出し制御信号と、０〜１９１９番地の読み出しアドレスとが入力され、２０ビットの補間された映像信号データが順次出力される。セレクタ１１３は、２ポートＳＲＡＭ１１１および１１２から出力される映像信号データを適宜切り替える。
【００１９】
セレクタ１０３は、ＳＲＡＭ１０１から出力される飛び越し走査の映像信号データと、ＳＲＡＭ１０２から出力される補間された映像信号データとを順次切り替えることにより、順次走査の映像信号データを出力する。
【００２０】
上述のように、２ポートのＳＲＡＭを用いたＩＰ変換回路においては、チップ面積の削減を図ることは難しい。本発明の実施の形態におけるＩＰ変換回路は、１ポートのＳＲＡＭを用いることにより回路規模の削減を図るものである。
【００２１】
（実施の形態）
図２は、本発明の実施の形態におけるＩＰ変換回路１が集積された半導体装置の構成例を示す図である。このＩＰ変換回路１は、ＳＲＡＭ１１および１２と、映像補間回路１３と、セレクタ１４とを含む。図１に示す２ポートＳＲＡＭを用いたＩＰ変換回路と比較して、ＳＲＡＭ１１および１２のそれぞれに４０ビット×５１２ワードの１ポートＳＲＡＭを４本使用し、それを制御するための制御回路を追加した点が異なる。
【００２２】
すなわち、本実施の形態におけるＩＰ変換回路１においては、ＳＲＡＭのビット幅を２倍にし、ワード数を半分にすることで、１サイクルに書き込まれる、または読み出されるデータの量を２倍にし、データ書き込みおよびデータ読み出しのための制御信号を連続したものから２サイクルに１回となるように変更する。
【００２３】
図３は、図２に示す本発明の実施の形態におけるＩＰ変換回路１の動作を説明するためのタイミングチャートである。ＳＲＡＭ１１には、最高周波数が８５ＭＨｚで最大１９２０サイクルの連続した書き込み制御信号が入力され、それと同期して０〜１９１９番地の書き込みアドレスと２０ビットの飛び越し走査の映像信号データとが順次入力される。
【００２４】
また、ＳＲＡＭ１２には、最高周波数が８５ＭＨｚで最大１９２０サイクルの連続した書き込み制御信号が入力され、それと同期して０〜１９１９番地の書き込みアドレスと２０ビットの補間された映像信号データとが順次入力される。
【００２５】
映像補間回路１３は、たとえば１ライン目と３ライン目の飛び越し走査の映像信号データから２ライン目の補間された映像信号データを生成してＳＲＡＭ１２に出力する。
【００２６】
ＳＲＡＭ１１には、最高周波数が１７０ＭＨｚで最大１９２０サイクルの連続した読み出し制御信号と、０〜１９１９番地の読み出しアドレスとが入力され、２０ビットの飛び越し走査の映像信号データが順次出力される。
【００２７】
また、ＳＲＡＭ１２には、最高周波数が１７０ＭＨｚで最大１９２０サイクルの連続した読み出し制御信号と、０〜１９１９番地の読み出しアドレスとが入力され、２０ビットの補間された映像信号データが順次出力される。
【００２８】
セレクタ１４は、ＳＲＡＭ１１から出力される飛び越し走査の映像信号データと、ＳＲＡＭ１２から出力される補間された映像信号データとを順次切り替えることにより、順次走査の映像信号データを出力する。
【００２９】
図４は、図２に示すＳＲＡＭ１１および１２の構成例を示す図である。ＳＲＡＭ１１は、制御回路２１と、４０ビット×５１２ワードの１ポートのＳＲＡＭ２２および２３と、セレクタ２４とを含む。なお、図４に示すＳＲＡＭ１２の構成は、ＳＲＡＭ１１の構成と同様である。
【００３０】
図５は、図４に示すＳＲＡＭ１１および１２の構成をさらに詳細に説明するための図である。制御回路２１は、書き込み制御調整回路３１と、書き込みアドレス用の周波数乗せ換え回路３２と、書き込みデータ用の周波数乗せ換え回路３３と、読み出し制御調整回路３４と、遅延回路３５と、タイミング比較回路３６と、書き込みデータ用の上位下位選択回路３７と、セレクタ３８および４０と、ＯＲ回路３９とを含む。なお、図５においては、図４に示すセレクタ２４を読み出しデータ用の上位下位選択回路２４として記載している。
【００３１】
図６は、図５に示す制御回路２１の動作を説明するためのタイミングチャートである。書き込み制御調整回路３１は、連続した書き込み制御信号（調整前書き込み制御信号（ａ））から、書き込みクロックの２サイクルに１回、調整後書き込みクロック（読み出しクロック）の４サイクルに１回“１”となる調整後書き込み制御信号を生成して出力する。なお、調整後書き込みクロックは、読み出しクロックと同じクロックである。
【００３２】
また、周波数乗せ換え回路３２および３３は、書き込み制御調整回路３１によって生成された調整後書き込み制御信号と同期が取れるように、書き込みアドレスおよび書き込みデータを調整後書き込みクロック（読み出しクロック）の周波数に乗せ換える。
【００３３】
読み出し制御調整回路３４は、連続した読み出し制御信号（調整前読み出し制御信号（ｃ））から、読み出しクロックの２サイクルに１回“１”となる調整後読み出し制御信号（ｄ）を生成して出力する。
【００３４】
遅延回路３５は、書き込み制御調整回路３１から出力される調整後書き込み制御信号を、調整後書き込みクロック（読み出しクロック）の１クロック分だけ遅延させてセレクタ３８に出力する。
【００３５】
タイミング比較回路３６は、書き込み制御調整回路３１から出力される調整後書き込み制御信号と、読み出し制御調整回路３４から出力される調整後読み出し制御信号とを比較し、２つの制御信号が同じタイミングで“１”となる場合にはセレクタ３８に遅延回路３５から出力される信号を選択させ、それ以外の場合にはセレクタ３８に書き込み制御調整回路３１から出力される信号を選択させて、調整後書き込み制御信号（ｂ）として出力する。
【００３６】
このように、調整後書き込み制御信号と調整後読み出し制御信号とが同じタイミングで“１”となった場合に、データ読み出しを優先して行ない、データ書き込みを調整後書き込みクロックの１サイクル分だけ遅らせて行なうようにしている。これは、読み出しデータは一定周期で出力する必要があり、遅らせることができないためである。
【００３７】
上位下位選択回路３７は、２０ビットの映像信号データを２画素分だけ保持し、４０ビットの映像信号データとして１ポートＳＲＡＭ２２および２３に出力する。このとき、上位下位選択回路３７は、書き込みアドレスの最下位ビットを参照し、書き込みアドレスが偶数番地であれば映像信号データを下位２０ビットに配置し、奇数番地であれば映像信号データを上位２０ビットに配置する。
【００３８】
ＯＲ回路３９は、セレクタ３８から出力される調整後書き込み制御信号（ｂ）と、読み出し制御調整回路３４から出力される調整後読み出し制御信号（ｄ）との論理和をＳＲＡＭ選択制御信号として１ポートＳＲＡＭ２２および２３に出力する。
【００３９】
セレクタ４０は、読み出し制御調整回路３４から出力される調整後読み出し制御信号（ｄ）が“０”のときに周波数乗せ換え回路３２から出力される書き込みアドレスの上位１０ビットを選択してＳＲＡＭアドレスとして１ポートＳＲＡＭ２２および２３に出力し、“１”のときに読み出しアドレスの上位１０ビットを選択してＳＲＡＭアドレスとして１ポートＳＲＡＭ２２および２３に出力する。
【００４０】
上位下位選択回路２４は、読み出しアドレスの最下位ビットを参照し、読み出しアドレスが偶数番地であれば１ポートＳＲＡＭ２２および２３から出力される４０ビットの映像信号データのうち下位２０ビットの映像信号データを選択して出力し、読み出しアドレスが奇数番地であれば上位２０ビットの映像信号データを選択して出力する。
【００４１】
図７は、書き込み制御調整回路３１の構成例およびその動作を説明するためのタイミングチャートを示す図である。図７（ａ）に示すように、書き込み制御調整回路３１は、フリップフロップ（以下、ＦＦと略す。）５１，５２，５４および５６と、組み合わせ回路５３および５５とを含む。なお、ＦＦ５４は２ビットのＦＦである。
【００４２】
ＦＦ５１は、書き込みクロックの立ち上がりエッジで書き込み制御信号（ａ）を保持する。ＦＦ５２は、調整後書き込みクロック（読み出しクロック）の立ち上がりエッジでＦＦ５１からの出力を保持する。
【００４３】
組み合わせ回路Ｂ’は、ＦＦ５４から出力される値Ｂが“３”であるか、またはＦＦ５２から出力される信号Ａが“０”の場合に“０”を出力し、それ以外の場合に値ＢをインクリメントしてＦＦ５４に出力する。ＦＦ５４は、調整後書き込みクロック（読み出しクロック）の立ち上がりエッジで組み合わせ回路Ｂ’５３から出力される値を保持する。
【００４４】
組み合わせ回路Ｃ’５５は、ＦＦ５４から出力される値Ｂが“２”の場合に“１”を出力し、それ以外の場合に“０”を出力する。ＦＦ５６は、調整後書き込みクロック（読み出しクロック）の立ち上がりエッジで組み合わせ回路Ｃ’５５から出力される値を保持する。
【００４５】
図７（ｂ）に示すように、ＦＦ５４から出力される値Ｂが“２”となった次の調整後書き込みクロックの立ち上がりエッジでＦＦ５６から “１”が出力され、調整後書き込みクロックの４サイクルに１回“１”となる調整後書き込み制御信号が生成される。
【００４６】
図８は、周波数乗せ換え回路３２および３３の構成例を示す図である。周波数乗せ換え回路３２は、ＦＦ４１および４２を含む。ＦＦ４１は、書き込みクロックの立ち上がりエッジで書き込みアドレスを保持する。また、ＦＦ４２は、調整後書き込みクロックの立ち上がりエッジでＦＦ４１から出力される値を保持する。なお、ＦＦ４１および４２は、書き込みアドレスのビット数に対応した個数だけ存在するものとする。
【００４７】
周波数乗せ換え回路３３は、ＦＦ４３および４４を含む。ＦＦ４３は、書き込みクロックの立ち上がりエッジで書き込みデータを保持する。また、ＦＦ４４は、調整後書き込みクロックの立ち上がりエッジでＦＦ４３から出力される値を保持する。なお、ＦＦ４３および４４は、書き込みデータのビット数に対応した個数だけ存在するものとする。
【００４８】
図９は、読み出し制御調整回路３４の構成例およびその動作を説明するためのタイミングチャートを示す図である。図９（ａ）に示すように、読み出し制御調整回路３４は、組み合わせ回路６１と、ＦＦ６２と、ＡＮＤ回路６３とを含む。
【００４９】
組み合わせ回路Ｅ’６１は、ＦＦ６２から出力される値Ｅが“１”であるか、または読み出し制御信号Ｄが“０”の場合に“０”を出力し、それ以外の場合にＦＦ６２から出力される値を反転して出力する。
【００５０】
ＦＦ６２は、読み出しクロックの立ち上がりエッジで組み合わせ回路Ｅ’６１から出力される値を保持する。ＡＮＤ回路６３は、ＦＦ６２から出力される値を反転した値と、読み出し制御信号Ｄとの論理積を調整後読み出し制御信号Ｆとして出力する。
【００５１】
図９（ｂ）に示すように、読み出し制御信号Ｄが“１”となった後、読み出しクロックの２サイクルに１回“１”となる調整後読み出し制御信号が出力される。
【００５２】
図１０は、上位下位選択回路３７の構成例を示す図である。この上位下位選択回路３７は、セレクタ７１および７２と、ＦＦ７３および７４とを含む。なお、セレクタ７１および７２と、ＦＦ７３および７４とは、書き込みデータのビット数に対応した個数だけ存在するものとする。
【００５３】
セレクタ７１は、書き込みアドレスの最下位ビットが“０”の場合にＦＦ７３から出力される値を選択してＦＦ７３に出力し、最下位ビットが“１”の場合に書き込みデータを選択してＦＦ７３に出力する。ＦＦ７３は、調整後書き込みクロックの立ち上がりエッジでセレクタ７１から出力される値を保持する。したがって、ＦＦ７３は、書き込みアドレスが奇数番地である上位２０ビットの映像信号データを保持して出力する。
【００５４】
セレクタ７２は、書き込みアドレスの最下位ビットが“１”の場合にＦＦ７４から出力される値を選択してＦＦ７４に出力し、最下位ビットが“０”の場合に書き込みデータを選択してＦＦ７４に出力する。ＦＦ７４は、調整後書き込みクロックの立ち上がりエッジでセレクタ７２から出力される値を保持する。したがって、ＦＦ７４は、書き込みアドレスが偶数番地である下位２０ビットの映像信号データを保持して出力する。
【００５５】
図１１は、上位下位選択回路２４の構成例を示す図である。この上位下位選択回路２４は、セレクタ８１と、ＦＦ８２とを含む。なお、セレクタ８１と、ＦＦ８２とは、映像信号データのビット数に対応した個数だけ存在するものとする。
【００５６】
セレクタ８１は、読み出しアドレスの最下位ビットが“０”の場合に下位２０ビットの映像信号データを選択してＦＦ８２に出力し、最下位ビットが“１”の場合に上位２０ビットの映像信号データを選択してＦＦ８２に出力する。ＦＦ８２は、読み出しクロックの立ち上がりエッジでセレクタ８１から出力される値を保持して２０ビットの映像信号データとして出力する。
【００５７】
以上の説明においては、ＳＲＡＭ１１および１２を４０ビット×５１２ワードの１ポートＳＲＡＭ２２および２３で構成し、映像信号データの２画素分を同時に書き込み、同時に読み出すようにした。しかしながら、ＳＲＡＭ１１および１２をさらにビット数の多い１ポートＳＲＡＭで構成し、映像信号データの３画素分以上を同時に読み出し、書き込むようにしてもよい。
【００５８】
また、ＳＲＡＭ１１および１２を４０ビット×５１２ワードの１ポートＳＲＡＭ２個で構成するようにし、０番地から５１１番地までを１ポートＳＲＡＭ２２に割り付け、５１２番地から１０２３番地までを１ポートＳＲＡＭ２３に割り付けるようにした。しかしながら、さらにワード数の多い１ポートＳＲＡＭ１個で構成するようにしてもよいし、さらにワード数の少ない１ポートＳＲＡＭ３個以上で構成するようにしてもよい。これらは、実装の都合により選択されるべき事項である。
【００５９】
以上説明したように、本実施の形態におけるＩＰ変換回路１によれば、ＳＲＡＭ２２および２３を映像信号データの２画素分を同時に書き込み、同時に読み出せる１ポートＳＲＡＭで構成し、読み出しクロックの４サイクルに１回映像信号データを書き込み、読み出しクロックの２サイクルに１回映像信号データの読み出しを行なうようにした。これによって、２ポートＳＲＡＭを１ポートＳＲＡＭで置換することができ、チップ面積を削減することが可能となった。
【００６０】
本出願人がＩＰ変換回路に本発明を適用したところ、制御回路の変更に伴う回路規模の増大によるチップ面積の増大に比べて、２ポートＳＲＡＭを１ポートＳＲＡＭに置換したことによるチップ面積の削減効果のほうが遥かに大きく、チップ面積がおおよそ半分となることが確認された。
【００６１】
また、調整後書き込み制御信号と調整後読み出し制御信号とが同じタイミングで“１”となった場合に、データ読出しを優先して行なうようにしたので、映像信号データの読み出しが遅れるのを防止することが可能となった。
【００６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６３】
１  ＩＰ変換回路、１１，１２，１０１，１０２  ＳＲＡＭ、１３  映像補間回路、１４，３８，４０，７１，７２，８１，１０３，１１３  セレクタ、２１  制御回路、２２，２３  １ポートＳＲＡＭ、２４  上位下位選択回路、３１  書き込み制御調整回路、３２，３３  周波数乗せ換え回路、３４  読み出し制御調整回路、３５  遅延回路、３６  タイミング比較回路、３７  上位下位選択回路、３９  ＯＲ回路、４１〜４４，５１，５２，５４，５６，６２，７３，７４，８２  ＦＦ、５３，５５，６１  組み合わせ回路、６３  ＡＮＤ回路、１１１，１１２  ２ポートＳＲＡＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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