(57)【要約】【課題】シリアル−パラレル変換とパラレル−シリアル変換を効率的に実行する。【解決手段】画像処理前のラインデータを記憶するラインメモリと画像処理後のラインデータを記憶するラインメモリとを同一素子で構成し、シリアルデータ形式で入力されるラインデータをラインメモリで記憶する処理前・メモリ入力タイミング，記憶された処理前のラインデータをパラレルデータ形式で読み出す処理前・メモリ出力タイミング，処理後のパラレルデータ形式のラインデータをラインメモリで記憶する処理後・メモリ入力タイミング，記憶された処理後のラインデータをシリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングで制御し、同一ライン周期内に処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行すると共に、同一ライン周期内に処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行する。【選択図】図１
2012088996.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ形式で入力される複数ライン分のラインデータを複数のラインメモリで記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置に送り出すと共に、前記画像処理装置でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数のラインメモリで記憶して順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御方法であって、
前記画像処理装置で処理前のラインデータを記憶する前記ラインメモリと前記画像処理装置で処理後のラインデータを記憶する前記ラインメモリとを同一のラインメモリで構成し、
前記シリアルデータ形式で入力される前記ラインデータを前記ラインメモリで記憶する処理前・メモリ入力タイミング，前記ラインメモリに記憶された処理前のラインデータを前記パラレルデータ形式で読み出す処理前・メモリ出力タイミング，前記画像処理装置で処理後のパラレルデータ形式の前記ラインデータを前記ラインメモリで記憶する処理後・メモリ入力タイミング，前記ラインメモリで記憶された処理後の前記ラインデータを前記シリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングをラインメモリに対して制御する際に、
同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御すると共に、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する、
ことを特徴とするメモリ制御方法。
【請求項２】
同一ライン周期内で異なるタイミング信号に基づいて、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを同一ライン周期内に実行するように制御し、
同一ライン周期内でリードサイクルの後にライトサイクルを定めておき、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを同一ライン周期内に実行するように制御する、
ことを特徴とする請求項１記載のメモリ制御方法。
【請求項３】
シリアルデータ形式で入力される複数ライン分のラインデータを複数のラインメモリで記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置に送り出すと共に、前記画像処理装置でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数のラインメモリで記憶して順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御装置であって、
前記画像処理装置で処理前のラインデータを記憶する前記ラインメモリと前記画像処理装置で処理後のラインデータを記憶する前記ラインメモリとを同一のラインメモリで構成し、
前記シリアルデータ形式で入力される前記ラインデータを前記ラインメモリで記憶する処理前・メモリ入力タイミング，前記ラインメモリに記憶された処理前のラインデータを前記パラレルデータ形式で読み出す処理前・メモリ出力タイミング，前記画像処理装置で処理後のパラレルデータ形式の前記ラインデータを前記ラインメモリで記憶する処理後・メモリ入力タイミング，前記ラインメモリで記憶された処理後の前記ラインデータを前記シリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングをラインメモリに対して制御する制御部を備え、
前記制御部は、同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御すると共に、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する、
ことを特徴とするメモリ制御装置。
【請求項４】
前記制御部は、同一ライン周期内で異なるタイミング信号に基づいて、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを同一ライン周期内に実行するように制御すると共に、同一ライン周期内でリードサイクルの後にライトサイクルを定めておき、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを同一ライン周期内に実行するように制御する、
ことを特徴とする請求項３記載のメモリ制御装置。
【請求項５】
請求項３もしくは請求項４のメモリ制御装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御方法、メモリ制御装置、および画像形成装置に関し、特に、シリアルデータとパラレルデータとの間の処理の改善に関する。
【背景技術】
【０００２】
電子機器内では各種の回路が存在しており、各回路間ではディジタルデータがシリアルデータ形式、すなわち１次元のビットストリームとして伝送されている。また、各回路内部では、ディジタルデータを２次元配列に変換して各種信号処理がなされることがある。このため、シリアルデータをパラレルデータに変換する回路やパラレルデータをシリアルデータに変換する回路が用いられることがある。
【０００３】
また、２次元画像を扱う画像処理装置や画像形成装置などにおいては、画像読み取り（スキャン）、画像出力（プリント）は１次元の処理を繰り返すことで２次元画像を扱っている。また、各処理回路間ではシリアルデータで伝送がなされている。
【０００４】
一方、画像処理や画像記憶などでは、２次元データとして扱うことが便利な場合が多い。このため、シリアルデータをパラレルデータに変換する回路やパラレルデータをシリアルデータに変換する回路が必要になる。
【０００５】
たとえば、２次元の画像データに対して画像処理を施す場合には、画像処理装置２００を対象として、シリアルデータとして入力されるラインデータを所定のライン数毎にブロック化して「データラインブロック」にしてから画像処理装置に入力する制御を実行する処理前メモリ制御装置１００Ａと、画像処理装置で処理されて出力されるデータラインブロックを各ライン毎のラインデータに分解してシリアルデータに戻して出力する制御を実行する処理後メモリ制御装置１００Ｂとを、それぞれ別々に制御していた（図５参照）。
【０００６】
この場合、画像処理装置２００の入力側にはラインメモリ１１１Ａ〜１１３Ａを用いたデータラインブロック生成（シリアル−パラレル変換）回路としての処理前メモリ制御装置１００Ａを配置し、画像処理装置２００の出力側にはラインメモリ１１１Ｂ〜１１３Ｂを用いたデータラインブロック分解（パラレル−シリアル変換）回路としての処理後メモリ制御装置１００Ｂを配置していた。
【０００７】
なお、以上のデータラインブロック生成（シリアル−パラレル変換）回路も、データラインブロック分解（パラレル−シリアル変換）回路も、同数のラインメモリを用いた同種の回路構成であるにもかかわらず、重複するタイミングに異なる処理が必要であるため、別々に構成する制御を行うほかなく、メモリ容量を削減することができなかった。
【０００８】
なお、メモリ容量を削減する手法が、以下の特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２８８２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したデータラインブロック生成回路やデータラインブロック分解回路は、同数のラインメモリを用いた同種の回路構成であり、回路を集積化する際にはメモリ容量を削減する必要が生じるものの、処理タイミングの関係でメモリ容量を削減することができなかった。
【００１１】
また、以上の特許文献１では、メモリを複数面として管理し、空いている面のアドレスを管理することで効率的なメモリ制御を実行するものである。しかしながら、画像処理装置の入力側にはラインメモリを用いたデータラインブロック生成回路を配置し、画像処理装置の出力側にはラインメモリを用いたデータラインブロック分解回路を配置するような回路構成において、各種タイミングが重複する動作状態において、この特許文献１の制御をそのまま適用することはできない問題がある。
【００１２】
本発明は、以上の問題点に鑑みてなされたものであり、ラインメモリを用いたシリアル−パラレル変換回路とパラレル−シリアル変換回路とにおいて効率的なラインメモリの使用が可能なメモリ制御方法およびメモリ制御装置ならびに画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決する本願発明は、以下に述べる通りである。
【００１４】
（１）請求項１の発明は、シリアルデータ形式で入力される複数ライン分のラインデータを複数のラインメモリで記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置に送り出すと共に、前記画像処理装置でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数のラインメモリで記憶して順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御方法であって、前記画像処理装置で処理前のラインデータを記憶する前記ラインメモリと前記画像処理装置で処理後のラインデータを記憶する前記ラインメモリとを同一のラインメモリで構成し、前記シリアルデータ形式で入力される前記ラインデータを前記ラインメモリで記憶する処理前・メモリ入力タイミング，前記ラインメモリに記憶された処理前のラインデータを前記パラレルデータ形式で読み出す処理前・メモリ出力タイミング，前記画像処理装置で処理後のパラレルデータ形式の前記ラインデータを前記ラインメモリで記憶する処理後・メモリ入力タイミング，前記ラインメモリで記憶された処理後の前記ラインデータを前記シリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングをラインメモリに対して制御する際に、同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御すると共に、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する、ことを特徴とするメモリ制御方法である。
【００１５】
（２）請求項２の発明は、同一ライン周期内で異なるタイミング信号に基づいて、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを同一ライン周期内に実行するように制御し、同一ライン周期内でリードサイクルの後にライトサイクルを定めておき、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを同一ライン周期内に実行するように制御する、ことを特徴とする請求項１記載のメモリ制御方法である。
【００１６】
（３）請求項３の発明は、シリアルデータ形式で入力される複数ライン分のラインデータを複数のラインメモリで記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置に送り出すと共に、前記画像処理装置でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数のラインメモリで記憶して順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御装置であって、前記画像処理装置で処理前のラインデータを記憶する前記ラインメモリと前記画像処理装置で処理後のラインデータを記憶する前記ラインメモリとを同一のラインメモリで構成し、前記シリアルデータ形式で入力される前記ラインデータを前記ラインメモリで記憶する処理前・メモリ入力タイミング，前記ラインメモリに記憶された処理前のラインデータを前記パラレルデータ形式で読み出す処理前・メモリ出力タイミング，前記画像処理装置で処理後のパラレルデータ形式の前記ラインデータを前記ラインメモリで記憶する処理後・メモリ入力タイミング，前記ラインメモリで記憶された処理後の前記ラインデータを前記シリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングをラインメモリに対して制御する制御部を備え、前記制御部は、同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御すると共に、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する、ことを特徴とするメモリ制御装置である。
【００１７】
（４）請求項４の発明は、前記制御部は、同一ライン周期内で異なるタイミング信号に基づいて、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを同一ライン周期内に実行するように制御すると共に、同一ライン周期内でリードサイクルの後にライトサイクルを定めておき、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを同一ライン周期内に実行するように制御する、ことを特徴とする請求項３記載のメモリ制御装置である。
【００１８】
（５）請求項５の発明は、請求項３もしくは請求項４のメモリ制御装置を備えたことを特徴とする画像形成装置である。
【発明の効果】
【００１９】
以上の発明では、シリアルデータ形式で入力される複数ライン分のラインデータを複数のラインメモリで記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置に送り出すと共に、前記画像処理装置でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数のラインメモリで記憶して順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御において、画像処理装置で処理前のラインデータを記憶するラインメモリと画像処理装置で処理後のラインデータを記憶するラインメモリとを同一のラインメモリで構成し、シリアルデータ形式で入力されるラインデータをラインメモリで記憶する処理前・メモリ入力タイミング，ラインメモリに記憶された処理前のラインデータをパラレルデータ形式で読み出す処理前・メモリ出力タイミング，画像処理装置で処理後のパラレルデータ形式のラインデータをラインメモリで記憶する処理後・メモリ入力タイミング，ラインメモリで記憶された処理後のラインデータをシリアルデータ形式で読み出す処理後・メモリ出力タイミング，の４タイミングをラインメモリに対して制御する際に、同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御すると共に、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する。
【００２０】
このため、以上のデータラインブロック生成（シリアル−パラレル変換）回路と、データラインブロック分解（パラレル−シリアル変換）回路について、同じラインメモリを用いて、重複するタイミングに異なる処理が可能になる。すなわち、ラインメモリを用いたシリアル−パラレル変換回路とパラレル−シリアル変換回路とにおいて効率的なラインメモリの配置と使用が可能になる。
【００２１】
また、このような効率的なラインメモリの配置により、メモリ容量を従来よりも削減することができ、集積回路化にも適した状態になる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態の概略構成を示す構成図である。
【図２】本発明の実施形態の主要部を示す構成図である。
【図３】本発明の実施形態の動作を示すタイムチャートである。
【図４】本発明の実施形態の動作を示すタイムチャートである。
【図５】従来の概略構成を示す構成図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明のメモリ制御方法、メモリ制御装置、画像形成装置を実施するための形態（実施形態）を詳細に説明する。ここでは、画像処理装置と連携するメモリ制御装置、このメモリ制御装置を含む画像形成装置、メモリ制御装置の動作（メモリ制御方法）を具体例にして、実施形態の説明を行う。
【００２４】
〔メモリ制御装置の構成〕
ここで、第一実施形態のメモリ制御装置１００の構成を、図１に基づいて詳細に説明する。なお、このメモリ制御装置１００は画像処理装置２００と共に使用され、画像形成装置に適用可能なものである。なお、本実施形態のメモリ制御装置１００は、画像形成装置における画像処理に関連する各部に適用可能であるため、画像形成装置側の具体的な構成については省略する。
【００２５】
図１に示すメモリ制御装置１００は、各部を制御するメモリ制御部１０１と、シリアルデータ形式で入力される複数ライン分のラインデータを記憶可能なラインメモリ群１１０とを備えて構成されている。ここで、ラインメモリ群１１０は、１ライン分のラインデータを記憶可能なラインメモリ１１１、１ライン分のラインデータを記憶可能なラインメモリ１１２、１ライン分のラインデータを記憶可能なラインメモリ１１３、を備えて構成されている。なお、ここでは３ライン分のラインメモリを用いているが、この数に限定されるものではない。
【００２６】
ここで、メモリ制御装置１００は、メモリ制御部１０１の制御により、ラインメモリ群１１０で記憶して複数ライン分を同時に読み出すことでパラレルデータ形式のデータラインブロックに変換して画像処理装置２００に送り出すと共に、前記画像処理装置２００でデータラインブロックとして処理されたパラレルデータ形式のラインデータを複数ライン分記憶してから各ラインを順次読み出すことでシリアルデータ形式の複数ライン分のラインデータに変換して出力するメモリ制御が可能に構成されている。
【００２７】
なお、この実施形態で使用されるラインメモリ１１１〜１１３としては、例えば、図２に示されるように、３２ビット２０４８ワード、アドレスバスＡを１本有し、負論理のライトイネーブルＷＥＮを有し、ライトイネーブルＷＥＮが無効の時にはアドレスバスＡで指定されるアドレスのデータが出力データバスＱに出力され、ライトイネーブルＷＥＮが有効の時にはアドレスバスＡで指定されるアドレスに入力データバスＤで指定されたデータが書き込まれる、シングルポートのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)である。なお、同様の動作が可能であれば、ＳＤＲＡＭに限定されるものではない。
【００２８】
また、この実施形態では、ライトサイクルおよびリードサイクルは４クロックに１回と定め、更に４クロックを２クロック毎に時分割して、前半をリードサイクルに割り当て、後半をライトサイクルに割り当てる。
【００２９】
また、１ライン分のデータをラインメモリに書き込む際あるいは読み出す際に使用される水平同期信号（H-Valid）として、シリアルデータ形式で入力されるラインデータをラインメモリ１１１〜１１３で記憶する処理前・メモリ入力タイミングの処理前入力水平同期信号HVI（H-Valid_Input：図４（ａ））、ラインメモリ１１１〜１１３に記憶された処理前のラインデータをパラレルデータ形式のデータラインブロックにして読み出す処理前・メモリ出力タイミングの処理前出力水平同期信号GHVO（Graphic_H-Valid_Output：図４（ｂ））、画像処理装置２００で処理後のパラレルデータ形式のラインデータをラインメモリ１１１〜１１３で記憶する処理後・メモリ入力タイミングの処理後入力水平同期信号GHVI（Graphic_H-Valid_Input：図４（ｃ））、ラインメモリ１１１〜１１３で記憶された処理後のラインデータをシリアルデータ形式で読み出す処理後・メモリ出力タイミングの処理後出力水平同期信号HVO（H-Valid_Output：図４（ｄ））、の４タイミングの水平同期信号が存在している。
【００３０】
そして、図４に示されるように、同一ライン周期内（１ライン分のデータを処理する期間内）に、HVI、GHVO、GHVI、HVOの順に立ち上がりのタイミングが異なるように、メモリ制御部１０１により設定されている。
【００３１】
なお、この実施形態において、画像処理装置２００で画像処理される前のラインデータを「処理前ラインデータ」と呼び、画像処理装置２００で画像処理された後のラインデータを「処理後ラインデータ」と呼ぶことにする。
【００３２】
すなわち、シリアルデータ形式で入力される処理前ラインデータは、処理前・メモリ入力タイミングにおいて、処理前入力水平同期信号HVIに同期して、ラインメモリ１１１〜１１３で記憶され、このラインメモリ１１１〜１１３に記憶された処理前ラインデータは、読み出す処理前・メモリ出力タイミングにおいて処理前出力水平同期信号GHVOに調整されて、パラレルデータ形式のデータラインブロックとしてラインメモリ１１１〜１１３から出力される。そして、画像処理装置２００で処理されたパラレルデータ形式の処理後ラインデータは、処理後・メモリ入力タイミングにおいて処理後入力水平同期信号GHVIに同期してラインメモリ１１１〜１１３に記憶され、このラインメモリ１１１〜１１３に記憶された処理後ラインデータは、処理後・メモリ出力タイミングにおいて処理後出力水平同期信号HVOに調整されてシリアルデータ形式で出力される。
【００３３】
また、メモリ制御部１０１は、３つのラインメモリ１１１〜１１３それぞれを、ＦＩＦＯ（First In, First Out：先入れ先出し）型のラインメモリとして制御する。１ライン分のラインデータに含まれる所定数の連続したデータ列を、ＳＤＲＡＭの連続的なアドレスに書き込み、または連続的なアドレスから読み出すことによって、ラインメモリとして制御する。
【００３４】
〔メモリ制御装置の動作〕
以下、図３のタイムチャートを参照して、本実施形態の動作説明を行う。この図３のタイムチャートでは、本実施形態の３つのラインメモリ１１１〜１１３の制御方法の概要を示している。なお、以下の制御は、メモリ制御部１０１の制御に基づくものであるが、冗長な表現を避けるため、「メモリ制御部１０１の制御により」の記載を省略することがある。
【００３５】
図３（ａ）は水平期間毎のインデックス信号であり、図３（ｂ）は０から始まるラインデータの番号である。
【００３６】
まず、０番目の処理前ラインデータを処理前入力水平同期信号HVIに同期してラインメモリ１１１に書き込み（図３（ｄ）０）、次の１番目の処理前ラインデータを処理前入力水平同期信号HVIに同期してラインメモリ１１２に書き込み（図３（ｅ）１）、さらに次の２番目の処理前ラインデータを処理前入力水平同期信号HVIに同期してラインメモリ１１３に書き込む（図３（ｆ）２）。
【００３７】
そして、その次の３番目のラインデータの処理前入力水平同期信号HVI（図３（ｊ）３）に同期して、０番目の処理前ラインデータをラインメモリ１１１から（図３（ｇ）０）、１番目の処理前ラインデータをラインメモリ１１２から（図３（ｈ）１）、２番目の処理前ラインデータをラインメモリ１１３から（図３（ｉ）２）読み出して、４パラレルデータ形式のデータラインブロックを形成して、処理前出力水平同期信号GHVOに調整して、メモリ制御装置１００から画像処理装置２００に出力する。
【００３８】
ここで、画像処理装置２００で所定の画像処理が実行され、同一ライン周期内に処理後ラインデータ４本分のデータラインブロックが画像処理装置２００から出力されて、処理後入力水平同期信号GHVIに同期してメモリ制御装置１００に入力される。
【００３９】
ここで、最初の０番目の処理後ラインデータを同一ライン周期内に処理後出力水平同期信号HVOに同期して外部に出力する（図３（ｃ）０）。
【００４０】
そして、１番目の処理後ラインデータをラインメモリ１１１に（図３（ｄ）１）に、２番目の処理後ラインデータをラインメモリ１１２に（図３（ｅ）２）に、３番目の処理後ラインデータをラインメモリ１１３に（図３（ｆ）３）にそれぞれ同一のライン周期内に書き込む。
【００４１】
ここで、ラインメモリ１１１では、０番目のラインデータを読み出して、同一ライン周期内の直後に１番目のラインデータを書き込んでいる（図３（ｇ）０，（ｄ）１）。同様に、ラインメモリ１１２では、１番目のラインデータを読み出して、同一ライン周期内の直後に２番目のラインデータを書き込んでいる（図３（ｈ）１，（ｅ）２）。更に同様に、ラインメモリ１１３では、２番目のラインデータを読み出して、同一ライン周期内の直後に３番目のラインデータを書き込んでいる（図３（ｉ）２，（ｆ）３）。
【００４２】
０番〜３番の４本の処理前ラインデータによるデータラインブロックをそれぞれのラインメモリ１１１〜１１３から読み出すリードサイクルは、処理前入力水平同期信号HVIで起動される。また、０番〜３番の４本の処理後ラインデータによるデータラインブロックをそれぞれのラインメモリ１１１〜１１３に書き込むライトサイクルは、処理後入力水平同期信号GHVIで起動される。ここで、処理後入力水平同期信号GHVIは処理前入力水平同期信号HVIに対して所定量の遅延が設けられているために（図４参照）、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００４３】
ラインメモリ１１１に書き込んだ１番目の処理後ラインデータを次のライン周期内で読み出してシリアルデータとして外部に出力する（図３（ｇ）１）。そして、同一ライン周期内に、４番目の処理前ラインデータを書き込む（図３（ｄ）４）。ここで、ラインメモリ１１１では、１番目の処理後ラインデータを読み出して、その直後に４番目の処理前ラインデータを書き込んでいる。ここで、４番目の処理前ラインデータをラインメモリ１１１に書き込むライトサイクルは、処理前入力水平同期信号HVIで起動される。そのため、ラインメモリ１１１から１番目の処理後ラインデータを読み出すリードサイクルは、ラインメモリ１１１へのライトサイクルが始まる前に開始しなくてはならない。そこで、ラインメモリ１１１から１番目の処理後ラインデータを読み出すリードサイクルを処理前入力水平同期信号HVIで起動する。なお、同一ライン周期内では、ライトサイクルよりもリードサイクルが先に実行されるように設定している。そして、ラインメモリ１１１から読み出した１番目の処理後ラインデータを、処理後出力水平同期信号HVOに調整して出力する。処理前入力水平同期信号HVIで起動したリードサイクルで１番目の処理後ラインデータを読み出して、その後で処理前入力水平同期信号HVIで起動したライトサイクルで４番目の処理前ラインデータを書き込むことによって、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００４４】
ラインメモリ１１２に書き込んだ２番目の処理後ラインデータを次のライン周期内で読み出してシリアルデータとして外部に出力する（図３（ｈ）２）。そして、同一ライン周期内に、５番目の処理前ラインデータを書き込む（図３（ｅ）５）。ここで、ラインメモリ１１２では、２番目の処理後ラインデータを読み出して、その直後に５番目の処理前ラインデータを書き込んでいる。ここで、５番目の処理前ラインデータをラインメモリ１１２に書き込むライトサイクルは、処理前入力水平同期信号HVIで起動される。そのため、ラインメモリ１１２から２番目の処理後ラインデータを読み出すリードサイクルは、ラインメモリ１１２へのライトサイクルが始まる前に開始しなくてはならない。そこで、ラインメモリ１１２から２番目の処理後ラインデータを読み出すリードサイクルを処理前入力水平同期信号HVIで起動する。なお、同一ライン周期内では、ライトサイクルよりもリードサイクルが先に実行されるように設定している。そして、ラインメモリ１１２から読み出した２番目の処理後ラインデータを、処理後出力水平同期信号HVOに調整して出力する。処理前入力水平同期信号HVIで起動したリードサイクルで２番目の処理後ラインデータを読み出して、その後で処理前入力水平同期信号HVIで起動したライトサイクルで５番目の処理前ラインデータを書き込むことによって、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００４５】
ラインメモリ１１３に書き込んだ３番目の処理後ラインデータを次のライン周期内で読み出してシリアルデータとして外部に出力する（図３（ｉ）３）。そして、同一ライン周期内に、６番目の処理前ラインデータを書き込む（図３（ｆ）６）。ここで、ラインメモリ１１３では、３番目の処理後ラインデータを読み出して、その直後に６番目の処理前ラインデータを書き込んでいる。ここで、６番目の処理前ラインデータをラインメモリ１１３に書き込むライトサイクルは、処理前入力水平同期信号HVIで起動される。そのため、ラインメモリ１１３から３番目の処理後ラインデータを読み出すリードサイクルは、ラインメモリ１１３へのライトサイクルが始まる前に開始しなくてはならない。そこで、ラインメモリ１１３から３番目の処理後ラインデータを読み出すリードサイクルを処理前入力水平同期信号HVIで起動する。なお、同一ライン周期内では、ライトサイクルよりもリードサイクルが先に実行されるように設定している。そして、ラインメモリ１１３から読み出した３番目の処理後ラインデータを、処理後出力水平同期信号HVOに調整して出力する。処理前入力水平同期信号HVIで起動したリードサイクルで３番目の処理後ラインデータを読み出して、その後で処理前入力水平同期信号HVIで起動したライトサイクルで６番目の処理前ラインデータを書き込むことによって、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００４６】
そして、これ以後、同一ライン周期内に、処理前・メモリ出力タイミングの直後に処理後・メモリ入力タイミングを実行するように制御し、同一ライン周期内に、処理後・メモリ出力タイミングの直後に処理前・メモリ入力タイミングを実行するように制御する、といった手順を、ラインデータの全てについて繰り返す。
【００４７】
なお、以上のメモリ制御装置１００は、画像処理装置２００など各種の信号処理装置を対象として、画像処理装置２００への入力側のラインメモリの制御および出力側のラインメモリの制御を統合的に制御する装置である。
【００４８】
入力側（処理前）のラインメモリ制御では、シリアルデータ形式で入力されるラインデータをパラレルデータ形式のデータラインブロックに変換して出力する。出力側（処理後）のラインメモリ制御では、パラレルデータ形式のデータラインブロックを分解してシリアルデータ形式のラインデータに変換して出力する。
【００４９】
処理前ラインデータでは処理前入力水平同期信号HVIに同期して入力され、パラレルデータ形式のデータラインブロックでは処理前出力水平同期信号GHVOに調整して出力する。一方、処理後ラインデータではデータラインブロックとして処理後入力水平同期信号GHVIに同期して入力され、データラインブロックを分解してシリアルデータ形式に変化したラインデータを処理後出力水平同期信号HVOに調整して出力する。
【００５０】
また、以上の図３の具体的な説明を定数に置き換えると以下のようになる。ここで、ラインメモリの数をｎ（ｎは正の整数）、ラインデータの番号をｋ（ｋは正の整数）、データラインブロックの本数をｎ＋１とする。
【００５１】
ｋ番〜ｋ＋ｎ番のｎ＋１本の処理前ラインデータによるデータラインブロックをそれぞれのラインメモリから読み出すリードサイクルは、処理前入力水平同期信号HVIで起動される。また、ｋ番〜ｋ＋ｎ番のｎ＋１本の処理後ラインデータによるデータラインブロックをそれぞれのラインメモリに書き込むライトサイクルは、処理後入力水平同期信号GHVIで起動される。ここで、処理後入力水平同期信号GHVIは処理前入力水平同期信号HVIに対して所定量の遅延が設けられているために（図４参照）、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００５２】
ラインメモリに書き込んだｋ番目の処理後ラインデータを次のライン周期内で読み出してシリアルデータとして外部に出力する。そして、同一ライン周期内に、ｋ＋ｎ番目の処理前ラインデータを書き込む。ここで、ラインメモリでは、ｋ番目の処理後ラインデータを読み出して、その直後にｋ＋ｎ番目の処理前ラインデータを書き込んでいる。ここで、ｎ＋１番目の処理前ラインデータをラインメモリに書き込むライトサイクルは、処理前入力水平同期信号HVIで起動される。そのため、ラインメモリ１１１から１番目の処理後ラインデータを読み出すリードサイクルは、ラインメモリ１１１へのライトサイクルが始まる前に開始しなくてはならない。そこで、ラインメモリからｋ番目の処理後ラインデータを読み出すリードサイクルを処理前入力水平同期信号HVIで起動する。なお、同一ライン周期内では、ライトサイクルよりもリードサイクルが先に実行されるように設定している。そして、ラインメモリから読み出したｋ番目の処理後ラインデータを、処理後出力水平同期信号HVOに調整して出力する。処理前入力水平同期信号HVIで起動したリードサイクルでｋ番目の処理後ラインデータを読み出して、その後で処理前入力水平同期信号HVIで起動したライトサイクルでｋ＋ｎ番目の処理前ラインデータを書き込むことによって、同一ライン周期内における同一のラインメモリのラインデータの読み出しと書き込みとが可能になる。
【００５３】
そして、以上の実施形態によれば、データラインブロック生成（シリアル−パラレル変換）と、データラインブロック分解（パラレル−シリアル変換）について、同じラインメモリを用いて、重複するタイミングに異なる処理が可能になる。すなわち、ラインメモリを用いたシリアル−パラレル変換回路とパラレル−シリアル変換回路とにおいて効率的なラインメモリの配置と使用が可能になる。また、このような効率的なラインメモリの配置により、メモリ容量を従来よりも削減することができ、集積回路化にも適した状態になる。
【００５４】
〔その他の実施形態〕
なお、以上の実施形態で説明に用いた具体例に関しては各種の変更が可能であり、説明に用いた具体例に限定されるものではない。
【００５５】
また、以上の実施形態は、各種の画像処理装置、画像形成装置に適用することが可能である。
【符号の説明】
【００５６】
１００  メモリ制御装置
１０１  メモリ制御部
１１０  ラインメモリ群
１１１−１１３  ラインメモリ
２００  画像処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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