(57)【要約】      （修正有）【課題】角速度の検出精度の高い角速度センサを提供する。【解決手段】角速度に基づき、センサ電流を出力するセンサ素子と、全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、を備える。センサ素子の角速度に基づく全てのセンサ電流Ｉａが、積分器の積分の対象として使用される。【選択図】図３
2012088281.tif 000002
【特許請求の範囲】
【請求項１】
角速度センサにおいて、
角速度に基づき、センサ電流を出力するセンサ素子と、
全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、
積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、
前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、
前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、
クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、
を備えることを特徴とする角速度センサ。
【請求項２】
前記クロック信号の周期は、前記センサ電流の周期と同一である、
ことを特徴とする請求項１記載の角速度センサ。
【請求項３】
前記クロック信号の周期は、前記センサ電流の周期の１／２である、
ことを特徴とする請求項１記載の角速度センサ。
【請求項４】
角速度センサにおいて、
角速度に基づき、センサ電流を出力するセンサ素子と、
全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、
ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、
前記加減算電流に基づく電荷を差動で積分し、第一出力電圧及び第二出力電圧を出力する第一積分器と、
第二積分器の第一出力電圧が０ボルトになるように、前記ラッチ電圧に基づき、前記第一積分器の第一出力電圧と基準電圧とを加算するか減算するかする第一ＤＡＣと、
前記第二積分器の第二出力電圧が０ボルトになるように、前記ラッチ電圧に基づき、前記第一積分器の第二出力電圧と前記基準電圧とを加算するか減算するかする第二ＤＡＣと、
第二クロック信号に基づき、前記第一ＤＡＣでの加算後または減算後の電圧を積分し、第一出力電圧を出力し、前記第二ＤＡＣでの減算後または加算後の電圧を積分し、第二出力電圧を出力する前記第二積分器と、
前記第二積分器の第一出力電圧と第二出力電圧とを比較し、出力電圧を出力するコンパレータと、
第一クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、
を備えることを特徴とする角速度センサ。
【請求項５】
前記第一クロック信号の周期は、前記センサ電流の周期の１／２であり、
前記第二クロック信号の周期は、前記センサ電流の周期と同一である、
ことを特徴とする請求項４記載の角速度センサ。
【請求項６】
前記第一クロック信号の周期は、前記センサ電流の周期の１／２であり、
前記第二クロック信号の周期は、前記センサ電流の周期の１／２である、
ことを特徴とする請求項４記載の角速度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、角速度センサに関する。
【背景技術】
【０００２】
従来の角速度センサについて説明する。図９は、従来の角速度センサを示す回路図である。
センサ素子８６は、センサ素子８６の角速度に基づき、所定周波数でセンサ電流を出力する。ここで、角速度センサの動作において、センサ電流の２周期が４分割され、これに伴い、第一〜第四タイミングが設けられている。
【０００３】
第二タイミングで、スイッチ８８とスイッチ９０とスイッチ９４とがオンするよう制御される。その後、積分手段９１は、容量９２を用い、このタイミングでのセンサ電流に基づく電荷、及び、ＤＡ変換手段９９からの電荷を積分し、その積分値を保持する。この積分値は、比較手段９７によって所定値と比較され、デジタル信号の比較結果は、演算手段９８によって演算される。
【０００４】
第四タイミングで、スイッチ８９とスイッチ９０とスイッチ９５とがオンするよう制御される。その後、積分手段９１は、容量９３を用い、このタイミングでのセンサ電流に基づく電荷、及び、ＤＡ変換手段９９からの電荷を積分し、その積分値を保持する。この積分値は、比較手段９７によって所定値と比較され、デジタル信号の比較結果は、演算手段９８によって演算される。
【０００５】
ここで、第一及び第三タイミングでは、スイッチ９０がオフするよう制御されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０８８１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の技術では、第二及び第四タイミングのみで、センサ素子８６の角速度に基づくセンサ電流が積分手段９１の積分の対象として使用されることにより、角速度が検出される。換言すると、センサ電流の１／２のみが積分手段９１の積分の対象として使用されることにより、角速度が検出される。よって、角速度センサによる角速度の検出精度が低い。
本発明は、上記課題に鑑みてなされ、角速度の検出精度の高い角速度センサを提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、角速度センサにおいて、角速度に基づき、センサ電流を出力するセンサ素子と、全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、を備えることを特徴とする角速度センサを提供する。
【発明の効果】
【０００９】
本発明では、センサ素子の角速度に基づく全てのセンサ電流が、積分器の積分の対象として使用される。よって、角速度センサによる角速度の検出精度が高い。
【図面の簡単な説明】
【００１０】
【図１】第一実施形態の角速度センサを示す回路図である。
【図２】第一実施形態の角速度センサのセンサ素子の動きを例示する図である。
【図３】第一実施形態の角速度センサ内の各電圧及び各電流を示すタイムチャートである。
【図４】第一実施形態の角速度センサ内の各電圧及び各電流を示すタイムチャートである。
【図５】第二実施形態の角速度センサを示す回路図である。
【図６】第二実施形態の角速度センサのＤＡＣ及び積分器の一例を示す回路図である。
【図７】第二実施形態の角速度センサ内の各電圧及び各電流を示すタイムチャートである。
【図８】第二実施形態の角速度センサのＤＡＣ及び積分器の他の例を示す回路図である。
【図９】従来の角速度センサを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
＜第一実施形態＞
まず、角速度センサの構成について説明する。図１は、角速度センサを示す回路図である。
【００１３】
角速度センサは、センサ素子１０、チョッパ回路２０、定電流加減算回路３０、積分器４０、コンパレータ４６、及び、ラッチ４７を備える。チョッパ回路２０は、スイッチ２１〜２４を備える。定電流加減算回路３０は、電流源３１〜３２、及び、スイッチ３３〜３４を備える。積分器４０は、容量４１〜４２、及び、アンプ４３を備える。チョッパ回路２０と定電流加減算回路３０と積分器４０とコンパレータ４６とラッチ４７とは、デルタシグマＡＤ変換器を構成する。
【００１４】
チョッパ回路２０の第一入力端子は、センサ素子１０の第一出力端子に接続され、第二入力端子は、センサ素子１０の第二出力端子に接続され、第一出力端子は、定電流加減算回路３０の第一入力端子に接続され、第二出力端子は、定電流加減算回路３０の第二入力端子に接続される。積分器４０の非反転入力端子は、定電流加減算回路３０の第一出力端子に接続され、反転入力端子は、定電流加減算回路３０の第二出力端子に接続され、反転出力端子は、コンパレータ４６の反転入力端子に接続され、非反転出力端子は、コンパレータ４６の非反転入力端子に接続される。ラッチ４７の入力端子は、コンパレータ４６の出力端子に接続され、出力端子は、角速度センサの出力端子及びスイッチ３３〜３４の制御端子に接続され、クロック端子は、クロック信号ＣＬＫを入力される。
【００１５】
チョッパ回路２０において、スイッチ２１は、チョッパ回路２０の第一入力端子と第二出力端子との間に設けられる。スイッチ２２は、チョッパ回路２０の第一入力端子と第一出力端子との間に設けられる。スイッチ２３は、チョッパ回路２０の第二入力端子と第二出力端子との間に設けられる。スイッチ２４は、チョッパ回路２０の第二入力端子と第一出力端子との間に設けられる。
【００１６】
定電流加減算回路３０において、スイッチ３３の第一端子は、電流源３１を介して電源端子に接続され、第二端子は、定電流加減算回路３０の第一入力端子及び第一出力端子に接続され、第三端子は、定電流加減算回路３０の第二入力端子及び第二出力端子に接続される。スイッチ３４の第一端子は、電流源３２を介して接地端子に接続され、第二端子は、定電流加減算回路３０の第一入力端子及び第一出力端子に接続され、第三端子は、定電流加減算回路３０の第二入力端子及び第二出力端子に接続される。
【００１７】
積分器４０において、容量４１は、積分器４０の非反転入力端子と反転出力端子との間に設けられる。容量４２は、積分器４０の反転入力端子と非反転出力端子との間に設けられる。アンプ４３の非反転入力端子は、積分器４０の非反転入力端子に接続され、反転入力端子は、積分器４０の反転入力端子に接続され、反転出力端子は、積分器４０の反転出力端子に接続され、非反転出力端子は、積分器４０の非反転出力端子に接続される。
【００１８】
センサ素子１０は、角速度に基づき、センサ電流Ｉａ及びセンサ電流（−Ｉａ）を出力する。チョッパ回路２０は、全てのセンサ電流Ｉａ及びセンサ電流（−Ｉａ）をチョッピングすることによって検波し、チョッパ電流Ｉｂ及びチョッパ電流（−Ｉｂ）を出力する。定電流加減算回路３０は、出力電圧Ｖｅ及び出力電圧（−Ｖｅ）が０ボルトになるように、ラッチ電圧Ｖｇに基づき、チョッパ電流Ｉｂに定電流Ｉｃを加算し、チョッパ電流（−Ｉｂ）から定電流Ｉｃを減算する。または、定電流加減算回路３０は、チョッパ電流（−Ｉｂ）に定電流Ｉｃを加算し、チョッパ電流Ｉｂから定電流Ｉｃを減算する。そして、定電流加減算回路３０は、加減算電流Ｉｄ及び加減算電流（−Ｉｄ）を出力する。
【００１９】
積分器４０は、加減算電流Ｉｄ及び加減算電流（−Ｉｄ）に基づく電荷を差動で積分し、出力電圧Ｖｅ及び出力電圧（−Ｖｅ）を出力する。コンパレータ４６は、出力電圧Ｖｅと出力電圧（−Ｖｅ）とを比較し、出力電圧Ｖｆを出力する。ラッチ４７は、クロック信号ＣＬＫに基づき、出力電圧Ｖｆをラッチし、ラッチ電圧Ｖｇを出力する。
【００２０】
なお、電流源３１及びスイッチ３３は、ＤＡＣとして機能している。この時、スイッチ３３の制御端子は、ＤＡＣの入力端子となり、第二〜第三端子は、それぞれＤＡＣの出力端子となる。電流源３２及びスイッチ３４も、同様である。
【００２１】
次に、角速度センサの動作について説明する。図２は、角速度センサのセンサ素子の動きを例示する図である。図３は、角速度センサ内の各電圧及び各電流を示すタイムチャートである。
【００２２】
［期間１の動作］図２の（Ａ）に示すように、センサ素子１０が、回転しながら、図中の左上部から右上部に向かって真中下部を経由して台１１の上を転がる。この時、センサ素子１０の角速度は、左上部及び右上部で遅くなり、真中下部で早くなる。この角速度は、図３のセンサ素子１０の第一出力端子のセンサ電流Ｉａで示される。
【００２３】
制御回路（図示せず）は、センサ電流Ｉａからクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫの周期は、センサ電流Ｉａの周期と同一になっている。
【００２４】
制御回路は、クロック信号ＣＬＫから後述のようなタイミング信号を生成する。このタイミング信号に基づき、制御回路がスイッチ２１〜２４をオンオフ制御することにより、チョッパ回路２０はセンサ電流Ｉａをチョッピングしてチョッパ電流Ｉｂを第一出力端子から出力する。ここで、センサ電流Ｉａが正の値であると、制御回路は極性の反転したセンサ電流Ｉａがチョッパ電流Ｉｂになるようなタイミング信号を生成する。負の値であると、センサ電流Ｉａがそのままチョッパ電流Ｉｂになるようなタイミング信号を生成する。
【００２５】
定電流加減算回路３０の動作において、ラッチ４７のラッチ電圧Ｖｇがハイレベルである場合、スイッチ３３の第一端子と第三端子とが接続される。さらに、スイッチ３４の第一端子と第二端子とが接続される。すると、図３のＩｃにおけるマイナスの電流Ｉｃに示すように、定電流加減算回路３０の第一入力端子から電流源３２の定電流Ｉｃが流れ出すので、チョッパ電流Ｉｂから定電流Ｉｃを減算した加減算電流Ｉｄが定電流加減算回路３０の第一出力端子に流れる。また、ラッチ４７のラッチ電圧Ｖｇがローレベルである場合、スイッチ３３の第一端子と第二端子とが接続される。さらに、スイッチ３４の第一端子と第三端子とが接続される。すると、図３のＩｃにおけるプラスの電流Ｉｃに示すように、定電流加減算回路３０の第一入力端子に電流源３１の定電流Ｉｃが流れ込むので、チョッパ電流Ｉｂに定電流Ｉｃを加算した加減算電流Ｉｄが定電流加減算回路３０の第一出力端子に流れる。
【００２６】
積分器４０の動作において、加減算電流Ｉｄが正の値であると、出力電圧Ｖｅは低くなる。また、加減算電流Ｉｄが負の値であると、出力電圧Ｖｅは高くなる。ここで、角速度センサのデルタシグマＡＤ変換器は、出力電圧Ｖｅの値が０ボルトになるよう動作している。
【００２７】
コンパレータ４６の動作において、出力電圧Ｖｅが正の値であると、出力電圧Ｖｆはローレベルになる。また、出力電圧Ｖｅが負の値であると、出力電圧Ｖｆはハイレベルになる。
【００２８】
ラッチ４７の動作において、クロック信号ＣＬＫの立上エッジで出力電圧Ｖｆがハイレベルであると、その立上エッジの周期においてラッチ電圧Ｖｇはハイレベルにラッチされる。また、ローレベルであると、ローレベルにラッチされる。ここで、センサ素子１０の角速度が遅いと、ローレベルのラッチ電圧Ｖｇの期間が短くなり、速いと、長くなっている。このラッチ電圧Ｖｇがモニタされることにより、センサ素子１０の角速度が検出される。
【００２９】
［期間２の動作］図２の（Ｂ）に示すように、センサ素子１０が、回転しながら、図中の右上部から左上部に向かって真中下部を経由して台１１の上を転がる。
【００３０】
センサ電流Ｉａが正の値であると、制御回路はセンサ電流Ｉａがそのままチョッパ電流Ｉｂになるようなタイミング信号を生成する。負の値であると、極性の反転したセンサ電流Ｉａがチョッパ電流Ｉｂになるようなタイミング信号を生成する。
【００３１】
定電流加減算回路３０と積分器４０とコンパレータ４６とラッチ４７との動作において、期間１の動作と同様である。ここで、センサ素子１０の角速度が遅いと、ハイレベルのラッチ電圧Ｖｇの期間が短くなり、速いと、長くなっている。
【００３２】
なお、ここでは説明を省略したが、チョッパ回路２０の第一入力端子と第二入力端子との電流において、絶対値が等しく、極性が反転している。定電流加減算回路３０の第一入力端子と第二入力端子との電流においても、同様である。積分器４０の非反転入力端子と反転入力端子との電流においても、同様である。コンパレータ４６の反転入力端子と非反転入力端子との電圧においても、同様である。
【００３３】
このようにすると、センサ素子１０の角速度に基づく全てのセンサ電流Ｉａが、積分器４０の積分の対象として使用される。よって、角速度センサによる角速度の検出精度が高い。
図２でのセンサ素子１０の動きは、角速度を説明するための一例であり、これに限定されない。
【００３４】
デルタシグマＡＤ変換器のクロック信号ＣＬＫの周期は、図３では、センサ電流Ｉａの周期と同一であるが、図４に示すように、センサ電流Ｉａの周期の１／２であっても良い。すると、デルタシグマＡＤ変換器において、クロック信号ＣＬＫの発振周波数が高くなる分、ＡＤ変換が細かく実施されるので、ラッチ電圧ＶｇのＳ／Ｎ比が良くなる。
【００３５】
＜第二実施形態＞
まず、角速度センサの構成について説明する。図５は、角速度センサを示す回路図である。図６は、ＤＡＣ及び積分器を示す回路図である。
【００３６】
角速度センサは、第一実施形態と比較すると、ＤＡＣ４８〜４９及び積分器５０を追加される。ＤＡＣ４８は、スイッチ８１を備える。ＤＡＣ４９は、スイッチ８２を備える。積分器５０は、スイッチ５１〜５８、容量５９〜６０、容量７１〜７２、及び、アンプ７３を備える。スイッチ５１〜５２とスイッチ５５〜５６と容量５９とは、入力回路６１を構成する。スイッチ５３〜５４とスイッチ５７〜５８と容量６０とは、入力回路６３を構成する。
【００３７】
積分器５０の第一制御端子は、ＤＡＣ４８の出力端子に接続され、第二制御端子は、ＤＡＣ４９の出力端子に接続される。また、積分器５０の第一入力端子は、積分器４０の反転出力端子に接続され、第二入力端子は、積分器４０の非反転出力端子に接続され、第一出力端子は、コンパレータ４６の反転入力端子に接続され、第二出力端子は、コンパレータ４６の非反転入力端子に接続される。
【００３８】
ＤＡＣ４８において、スイッチ８１の第一端子は、ＤＡＣ４８の出力端子に接続され、第二端子は、基準電圧ＶＲＥＦを入力され、第三端子は、基準電圧（−ＶＲＥＦ）を入力され、制御端子は、ラッチ４７の出力端子に接続される。
【００３９】
ＤＡＣ４９において、スイッチ８２の第一端子は、ＤＡＣ４９の出力端子に接続され、第二端子は、基準電圧ＶＲＥＦを入力され、第三端子は、基準電圧（−ＶＲＥＦ）を入力され、制御端子は、ラッチ４７の出力端子に接続される。
【００４０】
積分器５０において、スイッチ５１は、積分器５０の第一入力端子と容量５９の一端との間に設けられる。スイッチ５２は、積分器５０の第一制御端子と容量５９の一端との間に設けられる。スイッチ５５は、接地端子と容量５９の他端との間に設けられる。スイッチ５６は、容量５９の他端とアンプ７３の非反転入力端子との間に設けられる。容量７１は、アンプ７３の非反転入力端子と反転出力端子との間に設けられる。アンプ７３の反転出力端子は、積分器５０の第一出力端子に接続される。また、スイッチ５３は、積分器５０の第二入力端子と容量６０の一端との間に設けられる。スイッチ５４は、積分器５０の第二制御端子と容量６０の一端との間に設けられる。スイッチ５７は、接地端子と容量６０の他端との間に設けられる。スイッチ５８は、容量６０の他端とアンプ７３の反転入力端子との間に設けられる。容量７２は、アンプ７３の反転入力端子と非反転出力端子との間に設けられる。アンプ７３の非反転出力端子は、積分器５０の第二出力端子に接続される。
【００４１】
センサ素子１０は、角速度に基づき、センサ電流Ｉａ及びセンサ電流（−Ｉａ）を出力する。チョッパ回路２０は、全てのセンサ電流Ｉａ及びセンサ電流（−Ｉａ）をチョッピングすることによって検波し、チョッパ電流Ｉｂ及びチョッパ電流（−Ｉｂ）を出力する。定電流加減算回路３０は、ラッチ電圧Ｖｇに基づき、チョッパ電流Ｉｂに定電流Ｉｃを加算し、チョッパ電流（−Ｉｂ）から定電流Ｉｃを減算する。または、定電流加減算回路３０は、チョッパ電流（−Ｉｂ）に定電流Ｉｃを加算し、チョッパ電流Ｉｂから定電流Ｉｃを減算する。そして、定電流加減算回路３０は、加減算電流Ｉｄ及び加減算電流（−Ｉｄ）を出力する。
【００４２】
積分器４０は、加減算電流Ｉｄ及び加減算電流（−Ｉｄ）に基づく電荷を差動で積分し、出力電圧Ｖｅ及び出力電圧（−Ｖｅ）を出力する。ＤＡＣ４８〜４９は、共同して動作し、出力電圧Ｖｈ及び出力電圧（−Ｖｈ）が０ボルトになるように、ラッチ電圧Ｖｇに基づき、出力電圧Ｖｅと基準電圧ＶＲＥＦとを加算し、出力電圧（−Ｖｅ）と基準電圧ＶＲＥＦとを減算する。または、ＤＡＣ４８は、出力電圧Ｖｅと基準電圧ＶＲＥＦとを減算し、出力電圧（−Ｖｅ）と基準電圧ＶＲＥＦとを加算する。積分器５０は、クロック信号ＣＬＫに基づき、ＤＡＣ４８での加算後または減算後の電圧を積分し、出力電圧Ｖｈを出力し、ＤＡＣ４９での減算後または加算後の電圧を積分し、出力電圧（−Ｖｈ）を出力する。コンパレータ４６は、出力電圧Ｖｈと出力電圧（−Ｖｈ）とを比較し、出力電圧Ｖｆを出力する。ラッチ４７は、クロック信号ＣＬＫに基づき、出力電圧Ｖｆをラッチし、ラッチ電圧Ｖｇを出力する。
【００４３】
次に、角速度センサの動作について説明する。図７は、角速度センサ内の各電圧及び各電流を示すタイムチャートである。
【００４４】
［期間１の動作］図２の（Ａ）に示すように、センサ素子１０が、回転しながら、図中の左上部から右上部に向かって真中下部を経由して台１１の上を転がる。この時、センサ素子１０の角速度は、左上部及び右上部で遅くなり、真中下部で早くなる。この角速度は、図７のセンサ素子１０の第一出力端子のセンサ電流Ｉａで示される。
【００４５】
制御回路（図示せず）は、センサ電流Ｉａからクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫの周期は、センサ電流Ｉａの周期の１／２になっている。
【００４６】
制御回路は、クロック信号ＣＬＫから後述のようなタイミング信号を生成する。このタイミング信号に基づき、制御回路がスイッチ２１〜２４をオンオフ制御することにより、チョッパ回路２０はセンサ電流Ｉａをチョッピングしてチョッパ電流Ｉｂを第一出力端子から出力する。ここで、センサ電流Ｉａが正の値であると、制御回路は極性の反転したセンサ電流Ｉａがチョッパ電流Ｉｂになるようなタイミング信号を生成する。負の値であると、センサ電流Ｉａがそのままチョッパ電流Ｉｂになるようなタイミング信号を生成する。
【００４７】
定電流加減算回路３０の動作において、ラッチ４７のラッチ電圧Ｖｇがハイレベルである場合、スイッチ３３の第一端子と第三端子とが接続される。さらに、スイッチ３４の第一端子と第二端子とが接続される。すると、図７のＩｃにおけるマイナスの電流Ｉｃに示すように、定電流加減算回路３０の第一入力端子から電流源３２の定電流Ｉｃが流れ出すので、チョッパ電流Ｉｂから定電流Ｉｃを減算した加減算電流Ｉｄが定電流加減算回路３０の第一出力端子に流れる。また、ラッチ４７のラッチ電圧Ｖｇがローレベルである場合、スイッチ３３の第一端子と第二端子とが接続される。さらに、スイッチ３４の第一端子と第三端子とが接続される。すると、図７のＩｃにおけるプラスの電流Ｉｃに示すように、定電流加減算回路３０の第一入力端子に電流源３１の定電流Ｉｃが流れ込むので、チョッパ電流Ｉｂに定電流Ｉｃを加算した加減算電流Ｉｄが定電流加減算回路３０の第一出力端子に流れる。
【００４８】
積分器４０の動作において、加減算電流Ｉｄが正の値であると、出力電圧Ｖｅは低くなる。また、加減算電流Ｉｄが負の値であると、出力電圧Ｖｅは高くなる。
【００４９】
ＤＡＣ４８〜４９及び積分器５０の動作において、スイッチ８１〜８２は、ラッチ電圧Ｖｇにより、オンオフ制御されている。スイッチ５１〜５８は、センサ電流Ｉａの周期の１／２の周期であるクロック信号ＣＬＫにより、オンオフ制御されている。クロック信号ＣＬＫの立下エッジで、スイッチ５１及びスイッチ５５がオンし、スイッチ５２及びスイッチ５６がオフし、出力電圧Ｖｅに基づく電荷が容量５９に充電される。クロック信号ＣＬＫの立上エッジで、スイッチ５１及びスイッチ５５がオフし、スイッチ５２及びスイッチ５６がオンし、電圧（Ｖｅ±ＶＲＥＦ）に基づく電荷の積分が始まる。この電圧（Ｖｅ±ＶＲＥＦ）により、電圧Ｖｈが変化する。具体的には、ラッチ電圧Ｖｇがハイレベルであると、スイッチ８１の第一端子と第二端子とが接続され、電圧（Ｖｅ＋ＶＲＥＦ）に基づく電荷が積分されるので、電圧Ｖｈは高くなる。また、ラッチ電圧Ｖｇがローレベルであると、電圧Ｖｈは低くなる。ここで、角速度センサのデルタシグマＡＤ変換器は、電圧Ｖｈの値が０ボルトになるよう動作している。
【００５０】
コンパレータ４６の動作において、電圧Ｖｈが正の値であると、出力電圧Ｖｆはローレベルになる。また、電圧Ｖｈが負の値であると、出力電圧Ｖｆはハイレベルになる。
【００５１】
ラッチ４７の動作において、クロック信号ＣＬＫの立上エッジで出力電圧Ｖｆがハイレベルであると、その立上エッジの周期においてラッチ電圧Ｖｇはハイレベルにラッチされる。また、ローレベルであると、ローレベルにラッチされる。ここで、センサ素子１０の角速度が遅いと、ローレベルのラッチ電圧Ｖｇの期間が短くなり、速いと、長くなっている。このラッチ電圧Ｖｇがモニタされることにより、センサ素子１０の角速度が検出される。
【００５２】
［期間２の動作］図２の（Ｂ）に示すように、センサ素子１０が、回転しながら、図中の右上部から左上部に向かって真中下部を経由して台１１の上を転がる。
【００５３】
センサ電流Ｉａが正の値であると、制御回路はセンサ電流Ｉａがそのままチョッパ電流Ｉｂになるようなタイミング信号を生成する。負の値であると、極性の反転したセンサ電流Ｉａがチョッパ電流Ｉｂになるようなタイミング信号を生成する。
【００５４】
定電流加減算回路３０と積分器４０とＤＡＣ４８〜４９と積分器５０とコンパレータ４６とラッチ４７との動作において、期間１の動作と同様である。ここで、センサ素子１０の角速度が遅いと、ハイレベルのラッチ電圧Ｖｇの期間が短くなり、速いと、長くなっている。
【００５５】
なお、ここでは説明を省略したが、積分器５０の第一入力端子と第二入力端子との電圧において、絶対値が等しく、極性が反転している。
また、スイッチ５３〜５４及びスイッチ５７〜５８は、積分器５０の第一出力端子と第二出力端子との電圧において絶対値が等しくて極性が反転するよう制御されている。
このようにすると、角速度センサのデルタシグマＡＤ変換器は積分器４０及び積分器５０によって２次の変調を行なうので、ラッチ電圧ＶｇのＳ／Ｎ比が良くなる。
【００５６】
アンプ７３の非反転入力端子と反転入力端子とには、図６に示すように、入力回路６１と入力回路６３とがそれぞれ設けられているが、図８に示すように、入力回路６１〜６２と入力回路６３〜６４とがそれぞれ設けられても良い。この時、入力回路６２と入力回路６４とに対応し、スイッチ８３とスイッチ８４とがそれぞれ設けられる。図６の動作では、積分器５０において、センサ電流Ｉａの周期の１／２の周期であるクロック信号ＣＬＫの立下エッジで、入力回路６１を用いた充電が行なわれ、クロック信号ＣＬＫの立上エッジで、入力回路６１を用いた積分が行なわれる。しかし、図８の動作では、積分器５０において、センサ電流Ｉａの周期と同一の周期であるクロック信号ＣＬＫ２の立下エッジで、入力回路６１を用いた充電、及び、入力回路６２を用いた積分の両方が同時に行なわれ、クロック信号ＣＬＫ２の立上エッジで、入力回路６１を用いた積分、及び、入力回路６２を用いた充電の両方が同時に行なわることができる。よって、積分器５０の動作周波数が低くなることができるので、積分器５０の制御が容易になる。
【符号の説明】
【００５７】
１０  センサ素子
１１  台
２０  チョッパ回路
２１〜２４  スイッチ
３０  定電流加減算回路
３１〜３２  電流源
３３〜３４  スイッチ
４０  積分器
４１〜４２  容量
４３  アンプ
４６  コンパレータ
４７  ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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