(57)【要約】【課題】デジタル回路からアナログ回路へのノイズの混入を十分に抑圧する半導体集積回路装置を提供することを目的とする。【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の受動素子を形成する受動素子領域１２ｂ，１２ｃとに分離し、受動素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置した半導体集積回路装置において、受動素子領域１２ｂ，１２ｃの半導体基板２０に半導体基板の導電型と異なる第１導電型の第１ウェル２１を形成し、第１ウェル２１内に第１ウェルの第１導電型と異なる第２導電型の第２ウェル２２を形成し、第２ウェル２２上に素子分離膜２３を介在させて受動素子を配設した。【選択図】図１
2012023143.tif 000002
【特許請求の範囲】
【請求項１】
１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、前記デジタル回路を形成するデジタル回路領域と、アナログ回路を形成するアナログ回路領域とに分離し、前記アナログ回路領域を、前記アナログ回路の能動素子を形成する能動素子領域と、前記アナログ回路の受動素子を形成する受動素子領域とに分離し、前記受動素子領域を前記デジタル回路領域と隣り合う領域に配置し、前記能動素子領域を前記デジタル回路領域から離れた領域に配置した半導体集積回路装置において、
前記受動素子領域の半導体基板に前記半導体基板の導電型と異なる第１導電型の第１ウェルを形成し、
前記第１ウェル内に前記第１ウェルの第１導電型と異なる第２導電型の第２ウェルを形成し、
前記第２ウェル上に素子分離膜を介在させて受動素子を配設した
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１ウェルと前記半導体基板との間に形成されるＰＮ接合と、前記第１ウェルと前記第２ウェルとの間に形成されるＰＮ接合それぞれに逆バイアスを印加する
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１ウェルは、前記デジタル回路領域から離れた位置に前記第１導電型の不純物高濃度層を設けられ、前記第１導電型の不純物高濃度層に前記アナログ回路の電源電圧を供給する
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記半導体基板及び前記第２ウェルは、前記第２導電型の不純物高濃度層を設けられ、前記第２導電型の不純物高濃度層に前記アナログ回路の接地電圧を供給する
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路とアナログ回路とが内蔵された半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、リチウムイオン電池を用いたバッテリパックがデジタルカメラなどの携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている。
【０００３】
このようにして電池残量を測定するための電池監視ＩＣには、高精度Ａ／Ｄ変換器などのアナログ回路及び計測した電流値を積算するＣＰＵやタイマなどのデジタル回路が１チップの半導体集積回路装置に搭載されている。
【０００４】
このうち、デジタル回路は、充放電、貫通電流、高調波などのノイズがクロックに同期して発生する。デジタル回路で発生したノイズは、チップ内部の半導体基板を伝播して、高精度Ａ／Ｄ変換器などから構成されるアナログ回路に侵入し、Ａ／Ｄ変換精度を悪化させる。
【０００５】
一方、近年、バッテリパックの小型化に伴って、電池監視ＩＣのチップサイズの小型化が求められている。電池監視ＩＣのチップサイズの小型化に伴って、ノイズの影響が更に大きくなると共に、ノイズ対策用の回路、電子部品の搭載も困難になっている。この傾向は、電池監視ＩＣのみならず、アナログ回路とデジタル回路とを混在する半導体デバイスの共通の課題となっている。
【０００６】
本出願人は、先に、デジタル回路を形成するデジタル回路領域と、アナログ回路を形成するアナログ回路領域とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域と、アナログ回路の抵抗又はコンデンサを形成する受動素子領域とに分離し、受動素子領域を前記デジタル回路領域と隣り合う領域に配置し、能動素子領域をデジタル回路領域から離れた領域に配置する半導体集積回路装置を提案している（特許文献１参照）。
【０００７】
図８（Ａ），（Ｂ）は従来の受動素子領域の平面図と破線に沿う断面図を示す。同図中、ｐ型の半導体基板１の表面にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）と呼ばれる素子分離膜２を形成し、素子分離膜２上に抵抗又はコンデンサの受動素子３，４等を配設している。
【０００８】
受動素子領域５の右側にはデジタル回路領域が隣接し、左側にはアナログ回路の能動素子領域が隣接している。受動素子領域５とデジタル回路領域との境界部分の半導体基板１にはｐ＋型層６を設け、ｐ＋型層６にはデジタル回路の接地電圧ＤＧＮＤを供給している。また、受動素子領域５とアナログ回路の能動素子領域との境界部分の半導体基板１にはｐ＋型層７を設け、ｐ＋型層７にはアナログ回路の接地電圧ＡＧＮＤを供給している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１２３７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
デジタル回路とアナログ回路の能動素子領域との間に図８（Ａ），（Ｂ）に示す受動素子領域５を設けた場合、デジタル回路で発生したノイズは受動素子領域５の半導体基板１に混入して伝搬する際に半導体基板１の抵抗値で減衰されてアナログ回路の能動素子領域に到達する。従って、デジタル回路とアナログ回路の能動素子領域との間隔を大きくするほど、デジタル回路からのノイズがアナログ回路に混入することを抑圧することができる。
【００１１】
しかし、受動素子領域５の半導体基板１と受動素子３，４との間には浮遊容量が存在する。上記浮遊容量の値は、受動素子３，４がコンデンサの場合、コンデンサの容量値の例えば１／２０程度となる。図９は従来の半導体集積回路装置の等価回路図を示す。同図中、デジタル回路Ｄｉとアナログ回路の能動素子部Ａｃとの間は受動素子領域５の半導体基板１が形成する抵抗Ｒｐｓｕｂで接続され、抵抗Ｒｐｓｕｂと受動素子３，４に対応するアナログ回路の受動素子部Ｐａとの間は受動素子領域５の半導体基板１と受動素子３，４との間の素子分離膜（ＬＯＣＯＳ）２による浮遊容量Ｃｆで接続されている。アナログ回路の能動素子部Ａｃと受動素子部Ｐａとの間は当然に配線接続されている。
【００１２】
このため、デジタル回路で発生したノイズは受動素子領域５の半導体基板１から浮遊容量を通して受動素子３，４に混入し、アナログ回路におけるノイズの抑圧が不十分であるという問題があった。
【００１３】
本発明は上記の点に鑑みてなされたもので、デジタル回路からアナログ回路へのノイズの混入を十分に抑圧する半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施態様による半導体集積回路装置は、１つの半導体基板にデジタル回路とアナログ回路が形成された半導体集積回路装置であって、前記デジタル回路を形成するデジタル回路領域（１３）と、アナログ回路を形成するアナログ回路領域（１２）とに分離し、前記アナログ回路領域（１２）を、前記アナログ回路の能動素子を形成する能動素子領域（１２ａ）と、前記アナログ回路の受動素子を形成する受動素子領域（１２ｂ，１２ｃ）とに分離し、前記受動素子領域（１２ｂ，１２ｃ）を前記デジタル回路領域（１３）と隣り合う領域に配置し、前記能動素子領域（１２ａ）を前記デジタル回路領域（１３）から離れた領域に配置した半導体集積回路装置において、
前記受動素子領域（１２ｂ，１２ｃ）の半導体基板（２０）に前記半導体基板の導電型と異なる第１導電型の第１ウェル（２１）を形成し、
前記第１ウェル（２１）内に前記第１ウェルの第１導電型と異なる第２導電型の第２ウェル（２２）を形成し、
前記第２ウェル（２２）上に素子分離膜（２３）を介在させて受動素子（２５，２６）を配設した。
【００１５】
好ましくは、前記第１ウェル（２１）と前記半導体基板（２０）との間に形成されるＰＮ接合と、前記第１ウェル（２１）と前記第２ウェル（２２）との間に形成されるＰＮ接合それぞれに逆バイアスを印加する。
【００１６】
好ましくは、前記第１ウェル（２１）は、前記デジタル回路領域（１３）から離れた位置に前記第１導電型の不純物高濃度層（３０）を設けられ、前記第１導電型の不純物高濃度層（３０）に前記アナログ回路の電源電圧を供給する。
【００１７】
好ましくは、前記半導体基板（２０）及び前記第２ウェル（２２）は、前記第２導電型の不純物高濃度層（２８，３１）を設けられ、前記第２導電型の不純物高濃度層（２８，３１）に前記アナログ回路の接地電圧を供給する。
【００１８】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１９】
本発明によれば、デジタル回路からアナログ回路へのノイズの混入を十分に抑圧することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体集積回路装置の一実施形態の平面構成図である。
【図２】本発明の受動素子領域の平面図と破線に沿う断面図である。
【図３】本発明の半導体集積回路装置の等価回路図である。
【図４】本発明の受動素子領域の断面図と等価回路図である。
【図５】ＰＬＬの一実施形態のブロック図である。
【図６】デルタ・シグマ変調器の一実施形態のブロック図である。
【図７】電池監視ＩＣを適用したバッテリパックの一実施形態のブロックである。
【図８】従来の受動素子領域の平面図と破線に沿う断面図である。
【図９】従来の半導体集積回路装置の等価回路図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいて本発明の実施形態について説明する。
【００２２】
＜半導体集積回路装置の一実施形態＞
図１は、本発明の半導体集積回路装置の一実施形態の平面構成図を示す。同図中、半導体集積回路装置１０には、アナログ回路領域１２と、デジタル回路領域１３とが分離されて形成されている。アナログ回路領域１２とデジタル回路領域１３との間は、距離Ｄ１だけ離間されて形成されている。
【００２３】
半導体集積回路装置１０が電池監視ＩＣの場合、アナログ回路領域１２にはデルタ・シグマ変調器、ＰＬＬを含む発振回路、各種センサ等が形成される。また、デジタル回路領域１３にはＣＰＵ、ＲＡＭやＲＯＭ等のメモリ、レジスタ、通信回路等が形成される。
【００２４】
アナログ回路領域１２は、ＭＯＳトランジスタ等の能動素子が形成される能動素子領域１２ａと、コンデンサが形成される受動素子領域１２ｂと、抵抗が形成される受動素子領域１２ｃとに分離されている。なお、容量素子と抵抗素子を混在させて受動素子領域としていても良い。受動素子領域１２ｂ，１２ｃの幅Ｗ１は数１０〜数１００μｍであり、一例としてＷ１＝２００μｍである。
【００２５】
能動素子領域１２ａには、アナログ回路のデルタ・シグマ変調器、ＰＬＬ、各種センサそれぞれを構成するＭＯＳトランジスタが形成される。受動素子領域１２ｂには、特にデルタ・シグマ変調器、ＰＬＬを構成する大容量のコンデンサが形成される。受動素子領域１２ｃには、特にデルタ・シグマ変調器、ＰＬＬを構成する抵抗値が大きい抵抗が形成される。
【００２６】
受動素子領域１２ｂと受動素子領域１２ｃはアナログ回路領域１２においてデジタル回路領域１３に隣り合う領域に集中して形成されている。また、能動素子領域１２ａはアナログ回路領域１２においてデジタル回路領域１３から離れた領域に集中して形成されている。
【００２７】
＜受動素子領域の平面図と断面図＞
図２（Ａ），（Ｂ）は本発明の受動素子領域の平面図と破線に沿う断面図を示す。同図中、導電型がｐ型の半導体基板２０の表面にｎ型ウェル（ＮＷＥＬ）２１を形成し、上記ｎ型ウェル２１内にｐ型ウェル（ＰＷＥＬ）２２を形成する。このｐ型ウェル２２上に素子分離膜（ＬＯＣＯＳ）２３を形成して受動素子領域２４とする。受動素子領域２４は図１における受動素子領域１２ｂ，１２ｃに対応する。受動素子領域２４の素子分離膜２３上に抵抗又はコンデンサの受動素子２５，２６等を配設する。
【００２８】
受動素子領域２４の右側にはデジタル回路領域１３が隣接し、左側にはアナログ回路の能動素子領域１２ａが隣接している。受動素子領域２４とデジタル回路領域１３との境界部分の半導体基板２０にはｐ型の不純物高濃度層としてのｐ＋型層２７を設け、ｐ＋型層２７にはデジタル回路の接地電圧ＤＧＮＤを供給している。また、受動素子領域２４とアナログ回路の能動素子領域１２ａとの境界部分の半導体基板２０にはｐ＋型層２８を設け、ｐ＋型層２８にはアナログ回路の接地電圧ＡＧＮＤを供給している。
【００２９】
また、ｎ型ウェル２１における能動素子領域１２ａに隣接する部分にはｎ型の不純物高濃度層としてのｎ＋型層３０が配設されている。ｎ＋型層３０にはアナログ回路の電源電圧ＡＶＤＤ（ＡＶＤＤ＞ＡＧＮＤ）を供給している。この実施形態ではｎ＋型層３０はｐ＋型層２８と平行に延在した状態で配設されているが、ｎ＋型層３０の端部をデジタル回路領域１３側に多少延在させても良く、図２（Ａ）に示す例に限定されるものではない。しかし、ｎ＋型層３０はデジタル回路領域１３に隣接する部分には設けない。これは、デジタル回路領域１３からｎ＋型層３０に混入したノイズがｎ＋型層３０を通してアナログ回路の電源電圧ＡＶＤＤに混入するのを防止するためである。
【００３０】
更に、ｐ型ウェル２２の周縁部には受動素子２５，２６等を囲むようにｐ＋型層３１が配設されている。ｐ＋型層３１にはアナログ回路の接地電圧ＡＧＮＤが供給されている。なお、ｐ＋型層３１は必ずしも受動素子２５，２６等を囲む必要はない。
【００３１】
ここで、ｎ型ウェル２１はアナログ回路の電源電圧ＡＶＤＤを供給され、ｐ型の半導体基板２０はアナログ回路の接地電圧ＡＧＮＤとデジタル回路の接地電圧ＤＧＮＤを供給され、ｎ型ウェル２１はアナログ回路の接地電圧ＡＧＮＤを供給される。このため、ｐ型半導体基板２０とｎ型ウェル２１とが形成するＰＮ接合に逆バイアスを印加した状態となり、同様に、ｎ型ウェル２１とｐ型ウェル２２とが形成するＰＮ接合に逆バイアスを印加した状態となる。これにより、両ＰＮ接合における空乏層が広がり、ｐ型半導体基板２０とｎ型ウェル２１との間の浮遊容量と、ｎ型ウェル２１とｐ型ウェル２２との間の浮遊容量を低容量化できる。すなわち、ｐ型半導体基板２０と受動素子２５，２６との間の浮遊容量を低容量化できる。
【００３２】
＜等価回路＞
図３は本発明の半導体集積回路装置の等価回路図を示す。同図中、デジタル回路Ｄｉとアナログ回路の能動素子部Ａｃとの間は受動素子領域２４のｐ型半導体基板２０が形成する抵抗Ｒｐｓｕｂで接続されている。抵抗Ｒｐｓｕｂは受動素子領域２４の半導体基板２０とｎ型ウェル２１間の浮遊容量Ｃｓｎとｎ型ウェル２１が形成する抵抗Ｒｎ１及びＲｎ２を介してアナログ回路に電源電圧ＡＶＤＤを供給する電源及び能動素子部Ａｃと接続されている。また、ｎ型ウェル２１（抵抗Ｒｎ１，Ｒｎ２の接続点）はｐ型ウェル２２との間の浮遊容量Ｃｎｓによってアナログ回路の接地電圧ＡＧＮＤを供給する電源と接続され、更に、素子分離膜（ＬＯＣＯＳ）２３の浮遊容量Ｃｌｏｃｏｓによってアナログ回路の受動素子部Ｐａに接続されている。アナログ回路の能動素子部Ａｃと受動素子部Ｐａとの間は当然に配線接続されている。
【００３３】
ここでは、デジタル回路領域１３から半導体基板２０に混入したノイズが浮遊容量Ｃｎｓを通してｎ型ウェル２１に混入したとしても、このノイズはｎ型ウェル２１において抵抗Ｒｎ１及びＲｎ２で減衰されるために、アナログ回路の電源電圧ＡＶＤＤ及び能動素子部Ａｃに混入することを抑圧できる。また、ｎ型ウェル２１とｐ型半導体基板２０及びｐ型ウェル２２とで形成されるＰＮ接合に逆バイアスを印加することで浮遊容量Ｃｓｎ，Ｃｎｓを低容量化することで、半導体基板２０に混入したノイズがｎ型ウェル２１に混入することを抑圧でき、更にノイズがｎ型ウェル２１からｐ型ウェル２２及び素子分離膜（ＬＯＣＯＳ）２３を通して受動素子２５，２６に混入することを抑圧できる。これにより、デジタル回路で発生したノイズがアナログ回路に混入してアナログ回路に影響を与えることを十分に抑圧できる。
【００３４】
＜ラッチアップの検証＞
図４（Ａ），（Ｂ）に本発明の受動素子領域の断面図と等価回路図を示す。図４（Ａ）の断面図に示すｐ型半導体基板２０とｎ型ウェル２１とｐ型ウェル２２でＰＮＰトランジスタＱ１が形成され、ｎ型ウェル２１とｐ型半導体基板２０とｐ型半導体基板２０内の隣接する他のｎ型ウェル（又はｎ型層）３５，３６等によりＮＰＮトランジスタＱ２が形成されることが考えられる。
【００３５】
ここで、図４（Ｂ）の等価回路図に示すように、トランジスタＱ１，Ｑ２はサイリスタ構造となり、トランジスタＱ１のエミッタにはアナログ回路の接地電圧ＡＧＮＤが供給され、トランジスタＱ１のベース及びトランジスタＱ２のコレクタにはｎ型ウェル２１が形成する抵抗Ｒｎを介してアナログ回路に電源電圧ＡＶＤＤが供給される。また、トランジスタＱ１のコレクタ及びトランジスタＱ２のベースにはｐ型半導体基板２０が形成する抵抗Ｒｐｓｕｂを介してアナログ回路の接地電圧ＡＧＮＤが供給され、トランジスタＱ２のエミッタにはアナログ回路の接地電圧ＡＧＮＤが供給される。
【００３６】
この場合、ノイズの混入等によりトランジスタＱ１，Ｑ２が共にオンすると、サイリスタはラッチアップするが、トランジスタＱ１のエミッタの接地電圧ＡＧＮＤとトランジスタＱ２のエミッタの接地電圧ＡＧＮＤとの間が導通するだけで、実質的に電流は流れないため、何ら問題は発生しない。
【００３７】
＜受動素子の構造＞
受動素子２５，２６について説明する。受動素子２５が容量素子である場合、第１層金属配線層と第２層金属配線層を、酸化膜等の絶縁層を介在させて離間対向して設ける。この第１層金属配線層と第２層金属配線層によりコンデンサが形成される。なお、第１及び第２金属配線層の代りにポリシリコン配線層等を用いても良い。また、受動素子２６が抵抗素子である場合、ポリシリコン配線層を酸化膜等の絶縁層内に設ける。このポリシリコン配線層の配線抵抗を抵抗素子として用いる。
【００３８】
＜ＰＬＬの構成＞
図５は、ＰＬＬの一実施形態のブロック図を示す。同図中、端子４０には発振器で発生した基準クロックが供給され位相比較器４１に供給される。位相比較器４１は、この基準クロックと分周器４５から供給される分周クロックとの位相比較を行い、位相誤差信号を出力する。
【００３９】
位相誤差信号はローパスフィルタ（ＬＰＦ）４２に供給されて不要周波数成分を除去されて電圧制御発振器（ＶＣＯ）４３に供給される。ローパスフィルタ４２のカットオフ周波数は低いため、ローパスフィルタ４２を構成する抵抗４２ａは大抵抗であり、コンデンサ４２ｂは大容量である。
【００４０】
電圧制御発振器４３は位相誤差信号に応じて発振周波数を可変する。電圧制御発振器４３の出力する発振周波信号は逓倍クロックとして端子４４から出力されると共に、分周器４５に供給される。分周器４５は逓倍クロックを分周して位相比較器４１に供給する。
【００４１】
ここで、位相比較器４１，電圧制御発振器４３，分周器４５それぞれはアナログ回路領域１２の能動素子領域１２ａに形成され、ローパスフィルタ４２の抵抗４２ａは受動素子領域１２ｃに形成され，コンデンサ４２ｂは受動素子領域１２ｂに形成される。
【００４２】
＜デルタ・シグマ変調器の構成＞
図６は、デルタ・シグマ変調器の一実施形態のブロック図を示す。同図中、端子５０にアナログ電圧Ｖｉｎが供給され、積分回路５１に供給される。積分回路５１は入力抵抗５２，帰還抵抗５３，積分容量５４，演算増幅器５５から構成され、抵抗５２，５３は大抵抗であり、積分容量５４は大容量である。
【００４３】
積分回路５１の出力信号はコンパレータ５６で量子化されたのち、Ｄ型フリップフロップ５７で１クロック分遅延されて端子５８から出力される。また、端子５８の出力は帰還抵抗５３に供給され、この帰還抵抗５３で実質的に１ビットＤＡ変換されたのち、積分回路５１においてアナログ電圧Ｖｉｎと加減算される。
【００４４】
ここで、演算増幅器５５，コンパレータ５６，フリップフロップ５７それぞれはアナログ回路領域１２の能動素子領域１２ａに形成され、入力抵抗５２，帰還抵抗５３は受動素子領域１２ｃに形成され、積分容量５４は受動素子領域１２ｂに形成される。
【００４５】
＜バッテリパック＞
図７は、電池監視ＩＣを適用したバッテリパックの一実施形態のブロック図を示す。同図中、半導体集積回路装置１０に相当する電池監視ＩＣ２００は、デジタル部２１０とアナログ部２５０とから大略構成されている。
【００４６】
なお、デジタル部２１０は図１のデジタル回路領域１３に相当し、アナログ部２５０は図１のアナログ回路領域１２に相当する。
【００４７】
デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３、フィルタ回路２９０が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バスにて相互に接続されている。
【００４８】
ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行して電池監視ＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。
【００４９】
割込み制御部２１５は、電池監視ＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バスを使用するかの制御を行う。
【００５０】
Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。
【００５１】
タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はフィルタ回路２９０を介して接続されているポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生し電池監視ＩＣ２００の各部に供給する。
【００５２】
レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。
【００５３】
テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させて、電池監視ＩＣ２００の内部回路のテストが可能となる。
【００５４】
アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、デルタ・シグマ変調器２５９が設けられている。
【００５５】
発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。
【００５６】
選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとして電池監視ＩＣ２００の各部に供給すると共に分周器２５４に供給する。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴを生成している。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成し電池監視ＩＣ２００の各部に供給する。
【００５７】
電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６は電池監視ＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。
【００５８】
ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。
【００５９】
マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出温度を順次選択してデルタ・シグマ変調器２５９に供給する。デルタ・シグマ変調器２５９は各検出値をデルタ・シグマ変換することでパルス密度変調信号を内部バスを通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。
【００６０】
上記の電池監視ＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子が電池監視ＩＣ２００の電源Ｖｄｄのポート２３５が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。
【００６１】
また、電流検出用の抵抗３０３のポート２７６との接続点は電池監視ＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４には電池監視ＩＣ２００のポート２３１，２３２が接続されている。
【符号の説明】
【００６２】
１０  半導体集積回路装置
１２  アナログ回路領域
１２ａ  能動素子領域
１２ｂ，１２ｃ  受動素子領域
１３  デジタル回路領域
２０  半導体基板
２１  ｎ型ウェル
２２  ｐ型ウェル
２３  素子分離膜
２４  受動素子領域
２５，２６  受動素子
２７，２８，３１  ｐ＋型層
３０  ｎ＋型層
【図１】
2012023143.tif 000003
【図２】
2012023143.tif 000004
【図３】
2012023143.tif 000005
【図４】
2012023143.tif 000006
【図５】
2012023143.tif 000007
【図６】
2012023143.tif 000008
【図７】
2012023143.tif 000009
【図８】
2012023143.tif 000010
【図９】
2012023143.tif 000011