(57)【要約】【課題】高分解能な逐次比較型Ａ／Ｄ変換器の特定を測定するためには、そのＡ／Ｄ変換器の分解能よりも高精度な分解能を持つ測定器が必要である。しかし、このような測定器は高価であるため、低精度な分解能を持つ測定器で高分解能な逐次比較型Ａ／Ｄ変換器の特性を測定することが求められる。【解決手段】逐次比較型Ａ／Ｄ変換器の精度は、その内部のＤ／Ａ変換器の精度に依存する。そこで、Ａ／Ｄ変換器の特性測定時には、Ｄ／Ａ変換器に対する入力のうち上位側の入力でＤ／Ａ変換する動作と、下位側の入力でＤ／Ａ変換動作とに分けることで実際の分解能よりも低い分解能を持つＡ／Ｄ変換器として動作させる。【選択図】図１
2012023469.tif 000002
【特許請求の範囲】
【請求項１】
所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフト可能なビットシフト回路と、
前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成可能なＤ／Ａ変換部と、
特性測定時には、前記Ｄ／Ａ変換部の出力を（ｎ−ｍ）ビットのデジタルコードに変換する論理回路と、
を備えることを特徴とする逐次比較型Ａ／Ｄ変換器。
【請求項２】
前記Ｄ／Ａ変換部は、前記デジタル信号に対応し、リファレンス電圧を分圧することでアナログ信号を生成する参照抵抗列を備え、
前記ビットシフトされたデジタル信号からアナログ信号を生成する時には、前記参照抵抗列のうち、最下位ビットに対応する抵抗から第（ｎ−ｍ）ビットに対応する抵抗までの電圧を出力とする、請求項１の逐次比較型Ａ／Ｄ変換器。
【請求項３】
前記ビットシフト回路は、デジタル信号をｍビット下位にシフト時には、上位ｍビットに対応する出力を固定する請求項１又は２の逐次比較型Ａ／Ｄ変換器。
【請求項４】
所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフトする工程と、
前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成する工程と、
特性測定時には、前記アナログ信号を（ｎ−ｍ）ビットのデジタルコードに変換する工程と、
を含むことを特徴とする逐次比較型Ａ／Ｄ変換器の制御方法。
【請求項５】
所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフトする処理と、
前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成する処理と、
特性測定時には、前記アナログ信号を（ｎ−ｍ）ビットのデジタルコードに変換する処理と、
を逐次比較型Ａ／Ｄ変換器を構成するコンピュータに実行させるプログラム。
【請求項６】
請求項１から３いずれか一に記載の逐次比較型Ａ／Ｄ変換器に対して、
前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の変換と、
前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の変換と、を行わせると共に、
前記第１の変換及び前記第２の変換の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定することを特徴とするＡ／Ｄ変換器の測定装置。
【請求項７】
請求項１から３いずれか一に記載の逐次比較型Ａ／Ｄ変換器において、
前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の工程と、
前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の工程と、
前記第１の工程及び前記第２の工程の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定する工程と、
を含むことを特徴とするＡ／Ｄ変換器の測定装置の測定方法。
【請求項８】
請求項１から３いずれか一に記載の逐次比較型Ａ／Ｄ変換器において、
前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の処理と、
前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の処理と、
前記第１の工程及び前記第２の工程の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定する処理と、
をＡ／Ｄ変換器の測定装置を構成するコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄ変換器、その制御方法及びプログラム、測定装置、その測定方法及びプログラムに関する。特に、低精度測定装置での測定を可能にする逐次比較型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換の方法には、フラッシュ型Ａ／Ｄ変換器を始め様々なものが知れている。その中の一つとして、逐次比較型と呼ばれるＡ／Ｄ変換器が存在する（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】石川赴夫、橋本誠司著、「電気電子回路」、第１版、森北出版株式会社、２０１０年１月、ｐ．１２７−１２８
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明の観点からなされたものである。
【０００５】
Ａ／Ｄ変換器の性能を表すものとして、変換速度、信号対雑音比を始めとした各種の指標が存在し、製品の出荷前にこれらの性能を満たしているかを確認する試験の実施が必要となる。Ａ／Ｄ変換器の試験は図２に示すように、測定対象となるＡ／Ｄ変換器と測定装置を接続し、測定装置からアナログ信号を入力し、Ａ／Ｄ変換器の出力（デジタル出力）を測定することでその良否を判定する。
【０００６】
一方で、逐次比較型Ａ／Ｄ変換器のさらなる高精度化、即ち高分解能化の要求が高まってきている。すると、Ａ／Ｄ変換器の試験、特に、リニアリティを検査するためには、Ａ／Ｄ変換器が保証する分解能以上の分解能を有する測定装置が必要となる。
【０００７】
リニアリティの検査は、図３のような出力をするＡ／Ｄ変換器の検出を目的としており、その実施は、測定装置からアナログ信号を入力し、Ａ／Ｄ変換器の保証するビット数分変換を行い、デジタル変換されたコードとの関係が線形性を保っているかを確認する。そのため、Ａ／Ｄ変換器の保証する分解能より高分解能な測定装置がないと、アナログ入力に対し、変換したデジタル値が切り換わる境目が確認できず、リニアリティに問題がないかの確認が出来ないことになる。例えば、１０ビットの分解能を持つ逐次比較型Ａ／Ｄ変換器の場合、基準電圧範囲を１０２４分割（２の１０乗）以上に分割が可能な測定装置が必要となる。
【０００８】
このような、高精度な測定装置は非常に高価であり、測定装置のコストはそのままＡ／Ｄ変換器の検査コストに影響を与えることになる。その結果、原価率悪化と市場競争力低下の一因となりうる。
【０００９】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１０】
本発明の一側面において、安価な測定装置により高分解能な検査を実現可能とする逐次比較型Ａ／Ｄ変換器、その制御方法及びプログラム、測定装置、その測定方法及びプログラムが、望まれる。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフト可能なビットシフト回路と、前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成可能なＤ／Ａ変換部と、特性測定時には、前記Ｄ／Ａ変換部の出力を（ｎ−ｍ）ビットのデジタルコードに変換する論理回路と、を備える逐次比較型Ａ／Ｄ変換器が提供される。
【００１２】
本発明の第２の視点によれば、所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフトする工程と、前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成する工程と、特性測定時には、前記アナログ信号を（ｎ−ｍ）ビットのデジタルコードに変換する工程と、を含む逐次比較型Ａ／Ｄ変換器の制御方法が提供される。
【００１３】
本発明の第３の視点によれば、所定の選択信号に基づいて、ｎビット（ただし、ｎは２以上の整数）のデジタル信号をｍビット（ただし、ｍはｎ未満の整数）下位にビットシフトする処理と、前記所定の選択信号に基づいて、前記ビットシフトされたデジタル信号からアナログ信号を生成する処理と、特性測定時には、前記アナログ信号を（ｎ−ｍ）ビットのデジタルコードに変換する処理と、を逐次比較型Ａ／Ｄ変換器を構成するコンピュータに実行させるプログラムが提供される。
【００１４】
本発明の第４の視点によれば、上記した逐次比較型Ａ／Ｄ変換器に対して、前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の変換と、前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の変換と、を行わせると共に、前記第１の変換及び前記第２の変換の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定するＡ／Ｄ変換器の測定装置が提供される。
【００１５】
本発明の第５の視点によれば、上記した逐次比較型Ａ／Ｄ変換器において、前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の工程と、前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の工程と、前記第１の工程及び前記第２の工程の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定する工程と、を含むＡ／Ｄ変換器の測定装置の測定方法が提供される。
【００１６】
本発明の第６の視点によれば、上記した逐次比較型Ａ／Ｄ変換器において、前記ビットシフト回路にビットシフトさせずに、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第１の処理と、前記ビットシフト回路にビットシフトさせ、前記逐次比較型Ａ／Ｄ変換器に（ｎ−ｍ）ビットのデジタルコードを出力させる第２の処理と、前記第１の工程及び前記第２の工程の結果から、前記逐次比較型Ａ／Ｄ変換器の特性の良否を判定する処理と、をＡ／Ｄ変換器の測定装置を構成するコンピュータに実行させるプログラムが提供される。
【発明の効果】
【００１７】
本発明の各視点によれば、実際よりも少ないビット数でのＡ／Ｄ変換を複数回実施することにより、より低分解能な測定装置により特性検査を行うことができる逐次比較型Ａ／Ｄ変換器が提供される。
【図面の簡単な説明】
【００１８】
【図１】本発明の概要を説明するための図である。
【図２】測定装置を含めたＡ／Ｄ変換器の検査の全体図である。
【図３】リニアリティに問題があるＡ／Ｄ変換器の出力結果の一例である。
【図４】逐次比較型Ａ／Ｄ変換器の構成を示したブロック図である。
【図５】図４における逐次比較型Ａ／Ｄ変換器の動作を説明するためのフローチャートである。
【図６】本発明の第１の実施形態に係る逐次比較型Ａ／Ｄ変換器の構成を示すブロック図である。
【図７】図６におけるビットシフト回路の詳細である。
【図８】図６における逐次比較型Ａ／Ｄ変換器の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１９】
はじめに、図１を用いて本発明の概要について説明する。ｎビット（ｎは整数、以下同じ）の分解能を持つ逐次比較型Ａ／Ｄ変換器は、その内部に有するｎビット分解能のＤ／Ａ変換器の出力とアナログ入力信号をｎ回比較することで最終的なデジタルコードを出力するものである。そのため、Ａ／Ｄ変換器の精度はＤ／Ａ変換器の精度と捉えることができる。
【００２０】
一方、Ａ／Ｄ変換器の検査には被測定対象であるＡ／Ｄ変換器が持つ分解能以上の分解能をもった測定装置が必要であり、そのような測定機器は高価であることは上述の通りである。そこで、本発明に係るＡ／Ｄ変換器は、ビットシフト回路により、論理回路の出力をｍビット（ｍはｎ未満の整数、以下同じ）下位にシフトし、そのシフトされた信号を使ってＤ／Ａ変換をし、その出力とアナログ入力を（ｎ−ｍ）回比較して（ｎ−ｍ）ビットの分解能を持つＡ／Ｄ変換器として動作させるモードと、論理回路の出力をシフトせずにＤ／Ａ変換をし、そのＤ／Ａ変換器の出力とアナログ入力を（ｎ−ｍ）回比較することで（ｎ−ｍ）ビットの分解能をもつＡ／Ｄ変換器として動作させるモードと、を切り替え可能とする。
【００２１】
その結果、上位側の変換動作と下位側の変換動作を合わせてＡ／Ｄ変換器全体の特性が、低分解能な測定装置により測定可能になる。
【００２２】
次に、逐次比較型Ａ／Ｄ変換器のＡ／Ｄ変換動作について説明する。図４に示すｎビット分解能の逐次比較型Ａ／Ｄ変換器は、サンプルホールド回路１０と、コンパレータ２０と、逐次比較レジスタを内蔵した論理回路３０と、ｎビット分解能のＤ／Ａ変換器４０から構成されている。
【００２３】
サンプルホールド回路１０には、アナログ入力ＡＮＩが接続され、サンプルホールド回路１０の出力ＶＳＨは、コンパレータ２０の非反転入力端子に接続されている。
【００２４】
コンパレータ２０の反転入力端子は、Ｄ／Ａ変換器４０の出力ＶＤＡと接続されている。さらに、コンパレータ２０の出力ＶＣＭＰは、論理回路３０の入力となる。
【００２５】
論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）は、Ａ／Ｄ変換器のデジタル出力に該当すると共に、Ｄ／Ａ変換器４０に対する入力にもなっている。
【００２６】
Ｄ／Ａ変換器４０は、Ｄ／Ａ変換時のプラス側の基準となる電圧を供給する端子ＶＲＥＦＰと、マイナス側の基準となる電圧を供給する端子ＶＲＥＦＭと、Ｄ／Ａ変換器４０の入力の接続先を切り替えるスイッチ４０１と、抵抗網４０２から構成されている。
【００２７】
スイッチ４０１は、Ｄ／Ａ変換器４０の入力である論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）に基づいてＶＲＥＦＰ若しくはＶＲＥＦＭと抵抗網４０２と接続するか、どちらにも接続しないかを切り替え可能なスイッチをｎ個有する構成となっている。そのスイッチ４０１は、論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）により制御され、スイッチ４０１の出力は、ｂ（０）乃至ｂ（ｎ−１）に応じて切り替わる。具体的には、論理回路３０の出力が１の場合はプラス側端子ＶＲＥＦＰに、０の場合はマイナス側端子ＶＲＥＦＭに接続するように制御されている。
【００２８】
抵抗網４０２は、スイッチ４０１の出力と接続されており、所謂Ｒ−２Ｒ型Ｄ／Ａ変換器を構成している。抵抗網４０２は、抵抗値が等しい抵抗（以下、抵抗値をＲとする）を２個直列接続し、Ｄ／Ａ変換器４０の入力ｂ（０）乃至ｂ（ｎ−１）に対応して、下位側ビットから上位側ビットに順に並んだスイッチ４０１の出力と接続されている。さらに、直列に２個直列接続した抵抗は、隣接するもの同士を、スイッチ４０１とは逆側で抵抗値Ｒの抵抗を介して接続されると共に、マイナス側端子ＶＲＥＦＭと、前述の２個直列に接続した抵抗のうち論理回路３０の出力ｂ０に対応した抵抗のスイッチ４０１の逆側と、を抵抗値Ｒの抵抗で接続した構成となっている。
【００２９】
また、論理回路３０の出力ｂ（ｎ−１）に対応した前述の２個の直列接続した抵抗のスイッチ４０１の逆側がＤＡ変換器１０３の出力ＶＤＡとして、コンパレータ２０の反転入力端子に接続されている。また、サンプルホールド回路１０には、アナログ入力ＡＮＩが入力され、サンプルホールド回路１０の出力ＶＳＨはコンパレータ２０の非反転入力端子に接続される構成となっている。
【００３０】
以上のような構成を有する逐次比較型Ａ／Ｄ変換器において、Ｄ／Ａ変換器４０は、スイッチ４０１が論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）により、前述の抵抗をＤ／Ａ変換器４０のマイナス側端子ＶＲＥＦＭ、若しくはプラス側端子ＶＲＥＦＰに接続することで、デジタル値ｂ（０）乃至ｂ（ｎ−１）に対応したアナログ信号を出力する。
【００３１】
次に、図５を用いて逐次比較型Ａ／Ｄ変換器の変換動作について説明する。なお、説明にあたりｋは整数であり、このｋにより、デジタル出力ｂ（０）からｂ（ｎ−１）の中のいずれか一つの出力を示すものとする。
【００３２】
ステップＳ１０１において、整数ｋの初期値に１を設定する。
【００３３】
ステップＳ１０２において、サンプルホールド回路１０でアナログ入力のサンプルホールドを開始する。
【００３４】
ステップＳ１０３で、サンプルホールドを完了する。
【００３５】
ステップＳ１０４では、論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）の初期値を設定する。最上位ビットｂ（ｎ−１）のみ１に設定し、その他のビットは０に設定する。
【００３６】
ステップＳ１０５で、論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）をアナログ変換したＤ／Ａ変換器４０の出力ＶＤＡと、アナログ入力信号をサンプルホールドしたサンプルホールド回路１０の出力ＶＳＨと、をコンパレータ２０で比較する。
【００３７】
ＶＤＡがＶＳＨ未満のときは、ｂ（ｎ−ｋ）は１のままとし、ＶＤＡがＶＳＨ以上のときは、ステップＳ１０６においてｂ（ｎ−ｋ）は０とする。動作開始直後のｋは１であるので、ＶＤＡがＶＳＨ未満のときは、最上位ビットであるｂ（ｎ−１）は１のままとし、ＶＤＡがＶＳＨ以上のときは、０とする。
【００３８】
次に、ステップＳ１０７において、整数ｋをインクリメントする。
【００３９】
ステップＳ１０８では、論理回路３０の出力のうち、ｂ（ｎ−ｋ）を１にセットする。動作開始直後はステップＳ１０７において、ｋは２となっているので、最上位ビットから一つ下のビットｂ（ｎ−２）を１にセットする。
【００４０】
その後、ステップＳ１０９で、ｋはｎよりも大きい値か否か判断する。ｋがｎよりも大きければ動作を終了し、ｋがｎよりも小さければステップＳ１０５を再度実行する。
【００４１】
この動作をｋがｎの値を超えるまで合計ｎ回繰り返す。その結果、論理回路３０の出力ｂ（０）乃至ｂ（ｎ−１）の値がアナログ入力に対するデジタル出力となる。
【００４２】
以上のことから、Ａ／Ｄ変換器の分解能はＤ／Ａ変換器４０の分解能と等しく、その精度もＤ／Ａ変換器の精度が大きく影響することが分かる。つまり、Ｄ／Ａ変換器の精度は、Ｄ／Ａ変換器４０を構成する素子（Ｒ−２Ｒ抵抗回路を構成する抵抗素子）の相対精度と使用する基準電圧に大きく影響を受けることになる。
【００４３】
［第１の実施形態］
次に、本発明の第１の実施形態について、図６を用いてより詳細に説明する。図６において図４と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４４】
本実施形態にかかる逐次比較型Ａ／Ｄ変換器は、図４におけるＡ／Ｄ変換器に対してビットシフト回路５０を論理回路３０とＤ／Ａ変換器４０の間に追加した構成となっている。また、Ｄ／Ａ変換器４０とビットシフト回路５０には制御信号であるビットシフト制御信号ＳＦＴが接続されている。さらに、論理回路３１は通常のＡ／Ｄ変換器として動作するか、予め定められた分解能で動作（予め定められた回数の逐次比較を実行）するかをＳＴ端子により選択可能となっている。
【００４５】
ビットシフト制御信号により、特性の測定試験においてＡ／Ｄ変換器本来の動作とするか、分解能を落として動作させるかの選択が可能となる。なお、本実施形態の説明にあたっては、ビットシフト制御信号により、Ａ／Ｄ変換器はｍビットシフトして動作するものとして説明する。
【００４６】
Ｄ／Ａ変換器４０は前述のスイッチ４０１と、抵抗網４０２と、スイッチ４０３から構成されている。スイッチ４０３は、図４におけるＤ／Ａ変換器４０の出力（ノードＤ１）と、ビットシフト回路５０の出力Ｂ（ｎ−ｍ−１）に対応した抵抗網４０１の抵抗（ノードＤ２）と、をビットシフト制御信号ＳＦＴにより切り替え可能となっている。
【００４７】
また、ビットシフト制御信号ＳＦＴにより、ビットシフト回路５０の出力Ｂ（ｎ−ｍ）乃至Ｂ（ｎ−１）に対応したスイッチ４０１のスイッチを完全にＯＦＦ状態にすることができる。
【００４８】
次に、ビットシフト回路の具体例を図７に示す。図７は、ビットシフト回路５０の構成の一例である。これは、上述のように逐次比較型Ａ／Ｄ変換器はｎビットの分解能を有し、ビットシフト制御信号ＳＦＴによりｍビット下位側へシフトする場合の構成である。
【００４９】
ビットシフト回路５０は３つのスイッチを有している。スイッチ５０１は、上位（ｎ−ｍ）ビットの入力をそのまま出力するか、上位（ｎ−ｍ）ビットの入力を下位にｍビットずらして出力するかを切り替える。スイッチ５０２は、上位ｍビットの出力をＧＮＤと接続するかしないかを切り替える。スイッチ５０３は、下位ｍビットの入力と下位ｍビットの出力を接続するかしないかを切り替える。スイッチ５０１、スイッチ５０２、スイッチ５０３は、それぞれビットシフト制御信号ＳＦＴにより制御される。
【００５０】
続いて、本実施形態に係る逐次比較型Ａ／Ｄ変換器の動作について説明する。図８は、本実施形態の動作を示すフローチャートである。
【００５１】
ステップＳ２０１では、ビットシフト回路５０において、ビットシフトさせるか否かを設定するため、ビットシフト制御信号ＳＦＴに０又は１を設定する。
【００５２】
ステップＳ２０２では、整数ｋの初期値を１とし、サンプルホールド回路１０においてアナログ入力ＡＮＩをサンプルホールドする。
【００５３】
ステップＳ２０３では、サンプルホールドが完了する。
【００５４】
ステップＳ２０４では、論理回路３１の出力ｂ（０）乃至ｂ（ｎ−１）の初期値を設定する。その初期値は、最上位ビットである、ｂ（ｎ−１）のみ１を設定し、その他のビットは０を設定する。
【００５５】
ステップＳ２０５では、ビットシフト信号ＳＦＴの判断を行う。ビットシフト信号ＳＴＦが１であれば、ステップＳ２０６に遷移し、ビットシフト信号ＳＴＦが０であれば、ステップＳ２０７に遷移する。
【００５６】
ステップＳ２０６では、ビットシフト回路５０の入力をｍビットシフトして出力する。そのため、スイッチ５０１は上位（ｎ−ｍ）ビットの入力を下位にｍビットずらして出力する設定、スイッチ５０２は上位ｍビットの出力をＧＮＤ接続する設定、スイッチ５０３はビットシフト回路５０の下位側のｍビットの入力を切り離す設定とする。また、スイッチ４０１ではビットシフト回路の上位ｍビットの入力に反応して固定電位に接続しない設定（ＯＦＦ設定）とし、スイッチ４０３はノードＤ２を選択する。その後、ステップＳ２０８に遷移する。
【００５７】
ステップＳ２０７では、ビットシフト回路５０でビットシフトは行わないように、入力をそのまま出力とするスイッチ５０１の設定を行う。その他のスイッチもステップＳ２０６での設定とは反対の設定を行う。その後、ステップＳ２０８に遷移する。
【００５８】
ステップＳ２０８では、ビットシフト回路５０の出力Ｂ（０）乃至Ｂ（ｎ−１）に基いてアナログ変換したＤ／Ａ変換器４０の出力ＶＤＡとサンプルホールドされたサンプルホールド回路出力ＶＳＨをコンパレータ２０で比較する。ＶＤＡがＶＳＨ未満のときは、ステップＳ２１０に遷移し、ＶＤＡがＶＳＨ以上の時はステップＳ２０９に遷移する。
【００５９】
ステップＳ２０９では、ｂ（ｎ−ｋ）＝０を設定する。
【００６０】
ステップＳ２１０では、整数ｋをインクリメントする。
【００６１】
ステップＳ２１１では、論理回路３１の出力ｂ（ｎ−ｋ）を１とする。
【００６２】
次にステップＳ２１２でｋ＞（ｎ−ｍ）が成立するか判定し、成立しない場合は、ステップＳ２０５に遷移する。その後、ステップＳ２０５からステップＳ２１２までの処理をステップＳ２１２の条件であるｋ＞（ｎ−ｍ）が成立するまで繰り返す。
【００６３】
ステップＳ２１２でｋ＞（ｎ−ｍ）が成立する場合には、処理を終了する。
【００６４】
以上が、本実施形態に係るＡ／Ｄ変換器の特性を測定する場合の動作についての説明である。
【００６５】
以上のような動作を行うと、ビットシフト信号ＳＴＦが０の場合には、論理回路３１の出力ｂ（０）乃至ｂ（ｎ−１）がＡ／Ｄ変換器の変換結果となる。さらに、ビットシフト信号ＳＴＦが１の場合には、Ｄ／Ａ変換器４０の出力はノードＤ２が選択されていることから、抵抗網４０２の抵抗のうち、ノードＤ２より上位側ビットの抵抗は固定電位に接続されないためＤ／Ａ変換器１０３はｍビット少ない（ｎ−ｍ）ビットのＤ／Ａ変換器として動作していることになる。
【００６６】
一方、ビットシフト信号ＳＴＦが０の場合には、ｎビットのＤ／Ａ変換器として動作するが、上位側の変換を完了した時点で変換を終了するだけで（ｎ−ｍ）ビットのＡ／Ｄ変換器として動作する。通常、ビット数を少なくした変換では、下位側ビットの回路動作の動作を確認することができないが、ビットシフト回路５０の機能を使用することで、下位側ビットを使いつつ、通常動作時よりもビット数の少ない状態でＡ／Ｄ変換特性を確認出来る。即ち、下位側と上位側を組み合わせることによって、Ａ／Ｄ変換器全体の回路動作を確認していることになる。
【００６７】
Ａ／Ｄ変換の精度を決めるＤ／Ａ変換器４０の精度は、Ｄ／Ａ変換器４０を構成する素子の相対精度で決まり、相対精度とは、比率であって、絶対値ではないため、分解能（ビット数）によらない特性確認が可能となる。そのため、Ａ／Ｄ変換器の持つ特性の良否を判断できることになる。
【００６８】
従って、Ａ／Ｄ変換器の特性確認するための測定装置の精度が比べ低いものであってもＡ／Ｄ変換特性の検査が可能となる。つまり、上位側ビット又は下位側ビットで検査する場合には実際のＡ／Ｄ変換器の分解能よりも少ない分解能でＡ／Ｄ変換器の特性を検査するためであり、測定装置の分解能や精度もその分粗くても検査が可能となる。
【００６９】
具体的にどの程度測定装置の分解能を低くできるかといえば、例えば、Ａ／Ｄ変換器の本来の分解能が１０ビットであり、３ビットシフト可能とする。すると、上位側７ビットと下位側７ビットを使用した変換を行うことになり、２の３乗（８倍）精度を落とした測定装置での特性確認が出来るということになる。
【００７０】
また、検査時間を短縮できるという効果もある。その理由としては、実際よりも少ない分解能でＡ／Ｄ変換させ検査するため、特性を確認するために変換するアナログ入力電圧数が少なく、１変換当たりの逐次比較回数も少ないためである。例えば、１０ビットＡ／Ｄ変換器の通常の検査であれば、１０２４コードの変換が必要であるが、上位側７ビットと下位側７ビットの変換ではそれぞれ１２８コードの変換で足り、合計で２５６コードの確認だけで済むからである。その結果、確認が必要なコード数が減った分、検査時間が短くなる。
【００７１】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１０  サンプルホールド回路
２０  コンパレータ
３０、３１  論理回路
４０  Ｄ／Ａ変換器
５０  ビットシフト回路
４０１、４０３、５０１、５０２、５０３  スイッチ
４０２  抵抗網
【図１】
2012023469.tif 000003
【図２】
2012023469.tif 000004
【図３】
2012023469.tif 000005
【図４】
2012023469.tif 000006
【図５】
2012023469.tif 000007
【図６】
2012023469.tif 000008
【図７】
2012023469.tif 000009
【図８】
2012023469.tif 000010