(57)【要約】【課題】チップ面積の増大を抑制しつつ、メモリセルの信号量を短時間で把握することができる強誘電体メモリを実現する。【解決手段】本発明の強誘電体メモリは、強誘電体キャパシタを有するメモリセルブロックＭＢ０〜ＭＢ７と、ＭＢ０〜ＭＢ７のデータが読み出される第１のビット線群/ＢＬ０〜/ＢＬ３および第２のビット線群ＢＬ０〜ＢＬ３と、ＭＢ０〜ＭＢ３からのデータが/ＢＬ０〜/ＢＬ３に読み出される場合に、制御信号Ｂに基づいてＢＬ０〜ＢＬ３をショートして参照電位を生成する参照電位生成回路１１を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有する複数のメモリセルと、
前記メモリセルのデータが読み出される第１および第２のビット線群と、
前記メモリセルからのデータが前記第１のビット線群に読み出される場合に、制御信号に基づいて前記第２のビット線群をショートして参照電位を生成する手段を有することを特徴とする強誘電体メモリ。
【請求項２】
前記参照電位を生成する手段は、
前記制御信号がゲートに接続され、参照電位信号線がドレインに接続され、前記第２のビット線群に属する第１のビット線がソースに接続された第１のＭＯＳトランジスタと、
前記制御信号がゲートに接続され、前記参照電位信号線がドレインに接続され、前記第２のビット線群に属する第２のビット線がソースに接続された第２のＭＯＳトランジスタを有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
強誘電体キャパシタを有する複数のメモリセルと、
前記メモリセルのデータが読み出される第１および第２のビット線群と、
前記メモリセルからのデータが前記第１のビット線群に読み出される場合に、第１の制御信号に基づいて前記第２のビット線群をショートして参照電位を生成する第１の生成手段と、
前記メモリセルからのデータが前記第２のビット線群に読み出される場合に、第２の制御信号に基づいて前記第１のビット線群をショートして参照電位を生成する第２の生成手段を有することを特徴とする強誘電体メモリ。
【請求項４】
前記第１の生成手段は、
前記第１の制御信号がゲートに接続され、参照電位信号線がドレインに接続され、前記第２のビット線群に属する第１のビット線がソースに接続された第１のＭＯＳトランジスタと、
前記第１の制御信号がゲートに接続され、前記参照電位信号線がドレインに接続され、前記第２のビット線群に属する第２のビット線がソースに接続された第２のＭＯＳトランジスタを有し、
前記第２の生成手段は、
前記第２の制御信号がゲートに接続され、前記参照電位信号線がドレインに接続され、前記第１のビット線群に属する第３のビット線がソースに接続された第３のＭＯＳトランジスタと、
前記第２の制御信号がゲートに接続され、前記参照電位信号線がドレインに接続され、前記第１のビット線群に属する第４のビット線がソースに接続された第４のＭＯＳトランジスタを有することを特徴とする請求項３に記載の強誘電体メモリ。
【請求項５】
前記メモリセルは、強誘電体キャパシタとセルトランジスタとが並列接続されて構成され、
複数の前記メモリセルが直列に接続されたメモリセルブロックの一端がブロック選択トランジスタを介して前記第１または第２のビット線群のビット線に接続されていることを特徴とする請求項１または請求項３のいずれか１項に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、強誘電体メモリにおけるメモリセルの信号量測定に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタ（メモリセルキャパシタ）のヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置（例えば、「特許文献１」を参照。）である。強誘電体メモリセルでは、熱ストレスなどによりメモリセルの信号量が初期状態から変化する場合がある。例えば、初期特性が良くてもストレスによる劣化が早いメモリセルや、熱ストレス等の影響により、いったん信号量特性が良くなり、ある時点から劣化するメモリセルなどがある。このため、強誘電体メモリセルの挙動を把握するには、信号量特性が良好であっても、正確なセル信号量を把握する必要がある。そこで、現在、強誘電体メモリセルの特性を把握するために、信号量を測定することが必要不可欠となっている。メモリセルの信号量は、（信号Vsig）＝（強誘電体メモリセルQsw）÷（Bit線容量Cb）で表される。
【０００３】
従来、この信号量測定は、参照電位にダミーセルを用いる方法や直接ビット線（ＢＬ）に外部から電圧を印加して全ＢＬを充電してから行う方法が用いられてきた。参照電位にＢＬを使用する方法は、参照ＢＬに外部から直接電圧を印加して実現するので、参照電位の値に制限は特に無い利点がある。しかし、参照ＢＬを所望の電圧に充電するための時間を必要とし、その分テスト時間が長くなり、大容量の強誘電体メモリには適さないという問題があった。一方、参照電位にダミーセルを用いる方法は、通常動作と同じ時間でメモリセルの信号量を測定でき、大容量の強誘電体メモリにも適している。しかし、一般に強誘電体メモリセルの容量は大きく、読み出されるビット線対に容量のアンバランスが生じる。それを解消するために、参照電位側のキャパシタ（ダミーセル）は大きな容量が必要となる。そのため、この方法ではチップ面積が大幅に増大してしまうという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９９２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、チップ面積の増大を抑制しつつ、メモリセルの信号量を短時間で把握することができる強誘電体メモリを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、強誘電体キャパシタを有する複数のメモリセルと、前記メモリセルのデータが読み出される第１および第２のビット線群と、前記メモリセルからのデータが前記第１のビット線群に読み出される場合に、制御信号に基づいて前記第２のビット線群をショートして参照電位を生成する手段を有することを特徴とする強誘電体メモリが提供される。
【０００７】
また、本発明の別の一態様によれば、強誘電体キャパシタを有する複数のメモリセルと、前記メモリセルのデータが読み出される第１および第２のビット線群と、前記メモリセルからのデータが前記第１のビット線群に読み出される場合に、第１の制御信号に基づいて前記第２のビット線群をショートして参照電位を生成する第１の生成手段と、前記メモリセルからのデータが前記第２のビット線群に読み出される場合に、第２の制御信号に基づいて前記第１のビット線群をショートして参照電位を生成する第２の生成手段を有することを特徴とする強誘電体メモリが提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例に係る強誘電体メモリを示す回路図。
【図２】本発明の実施例に係る強誘電体メモリの動作を示す波形図。
【図３】本発明の実施例に係る強誘電体メモリにおける参照電位生成の組合せ例を示す表。
【図４】本発明の実施例に係る強誘電体メモリの信号量を示す分布図。
【図５】本発明の実施例に係る強誘電体メモリを示す別の回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係る強誘電体メモリを示す回路図である。ここでは、一例として、４組のビット線対とそれらに接続される強誘電体メモリセルの信号量測定にかかわる部分を示した。
【００１１】
本発明の実施例に係る強誘電体メモリは、メモリセルブロック（ＭＢ０〜ＭＢ７）、第１のビット線群（/ＢＬ０〜/ＢＬ３）、第２のビット線群（ＢＬ０〜ＢＬ３）、ブロック選択トランジスタ（Ｔｍｂ０〜Ｔｍｂ３、Ｔｍ０〜Ｔｍ３）、プリチャージトランジスタ（Ｔｐｂ０〜Ｔｐｂ３、Ｔｐ０〜Ｔｐ３）、トランスファーゲートトランジスタ（Ｔｆｂ０〜Ｔｆｂ３、Ｔｆ０〜Ｔｆ３）、リセットトランジスタ（Ｔｓｂ０〜Ｔｓｂ３、Ｔｓ０〜Ｔｓ３）、第１のショートトランジスタ（Ｔｂ０〜Ｔｂ３）、第２のショートトランジスタ（Ｔａ０〜Ｔａ３）、およびセンスアンプ（ＳＡ０〜ＳＡ３）を備えている。
【００１２】
第１のビット線群に属するビット線と第２のビット線群に属するビット線は、それぞれ互いに平行に対向して配置され、複数組のビット線対を構成している。すなわち、例えば図１に示したように、/ＢＬ０とＢＬ０が１つのビット線対を構成し、同様に、/ＢＬ１とＢＬ１、/ＢＬ２とＢＬ２、/ＢＬ３とＢＬ３がそれぞれ１つのビット線対を構成している。各ビット線対にはそれぞれセンスアンプが配置され、例えば、ＳＡ０の一端は/ＢＬ０に接続され、ＳＡ０の他端はＢＬ０に接続され、ＳＡ１の一端は/ＢＬ１に接続され、ＳＡ１の他端はＢＬ１に接続され、ＳＡ２の一端は/ＢＬ２に接続され、ＳＡ２の他端はＢＬ２に接続され、ＳＡ３の一端は/ＢＬ３に接続され、ＳＡ３の他端はＢＬ３に接続されている。
【００１３】
メモリセルブロックはメモリセルが８個直列に接続されて構成され、メモリセルはワード線（ＷＬ０〜ＷＬ７）で制御されるセルトランジスタとメモリセルキャパシタ（Ｃ０〜Ｃ７：強誘電体キャパシタ）とが並列接続されて構成されている。メモリセルブロックはメモリセルアレイで複数が行列状に配置され、列方向（ビット線方向。図１では紙面左右方向。）のメモリセルブロックは同じビット線に接続され、行方向（図１では紙面上下方向。）のメモリセルブロックはそれぞれ別のビット線に接続される（図を簡略にするため、図１では１つの行方向のメモリセルブロックＭＢ０〜ＭＢ７を示した。）。各メモリセルブロックは、ブロック選択トランジスタを介してビット線に接続され、それぞれのビット線ではメモリセルブロックとセンスアンプとの中間にトランスファーゲートトランジスタが配置されている。
【００１４】
例えば図１に示したように、メモリセルブロックＭＢ０の一端はブロック選択信号/ＢＳで制御されるＴｍｂ０を介して/ＢＬ０に接続され、ＭＢ０の他端はプレート線/ＰＬに接続され、/ＢＬ０のＭＢ０とＳＡ０との中間には制御信号Φｔで制御されるＴｆｂ０が配置されている。また、メモリセルブロックＭＢ１の一端は/ＢＳとは相補的なブロック選択信号ＢＳで制御されるＴｍ０を介してＢＬ０に接続され、ＭＢ１の他端は/ＰＬとは相補的なプレート線ＰＬに接続され、ＢＬ０のＭＢ１とＳＡ０との中間にはΦｔで制御されるＴｆ０が配置されている。同様に、ＭＢ２の一端は/ＢＳで制御されるＴｍｂ１を介して/ＢＬ１に接続され、ＭＢ１の他端は/ＰＬに接続され、/ＢＬ１のＭＢ２とＳＡ１との中間にはΦｔで制御されるＴｆｂ１が配置され、ＭＢ３の一端はＢＳで制御されるＴｍ１を介してＢＬ１に接続され、ＭＢ３の他端はＰＬに接続され、ＢＬ１のＭＢ３とＳＡ１との中間にはΦｔで制御されるＴｆ１が配置されている。さらに、ＭＢ４の一端は/ＢＳで制御されるＴｍｂ２を介して/ＢＬ２に接続され、ＭＢ４の他端は/ＰＬに接続され、/ＢＬ２のＭＢ４とＳＡ２との中間にはΦｔで制御されるＴｆｂ２が配置され、ＭＢ５の一端はＢＳで制御されるＴｍ２を介してＢＬ２に接続され、ＭＢ５の他端はＰＬに接続され、ＢＬ２のＭＢ５とＳＡ２との中間にはΦｔで制御されるＴｆ２が配置されている。さらに、ＭＢ６の一端は/ＢＳで制御されるＴｍｂ３を介して/ＢＬ３に接続され、ＭＢ６の他端は/ＰＬに接続され、/ＢＬ３のＭＢ６とＳＡ３との中間にはΦｔで制御されるＴｆｂ３が配置され、ＭＢ７の一端はＢＳで制御されるＴｍ３を介してＢＬ３に接続され、ＭＢ７の他端はＰＬに接続され、ＢＬ３のＭＢ７とＳＡ３との中間にはΦｔで制御されるＴｆ３が配置されている。
【００１５】
センスアンプとトランスファーゲートトランジスタとの間には、ビット線対でのセンスの際に参照電位を生成するための参照電位生成回路１１が設けられている。また、各ビット線にはセンスに先立ってビット線をプリチャージ電位（Ｖｉｎｔ）に設定するプリチャージトランジスタ、およびビット線を接地電位（Ｖｓｓ）に設定するリセットトランジスタが接続されている。
【００１６】
参照電位生成回路１１は、第１のビット線群にメモリセルブロックからデータが読み出される場合に、制御信号Ｂに基づいて第２のビット線群をショートして参照電位を生成する第１の生成回路と、第２のビット線群にメモリセルブロックからデータが読み出される場合に、制御信号Ａに基づいて第１のビット線群をショートして参照電位を生成する第２の生成回路とを備えている。例えば図１に示したように、第１の生成回路は、４つのｎ型ＭＯＳトランジスタＴｂ０〜Ｔｂ３を有し、Ｔｂ０〜Ｔｂ３のドレインは参照電位信号線Ｖｒｅｆに接続され、Ｔｂ０〜Ｔｂ３のゲートには制御信号Ｂが接続され、Ｔｂ０のソースはＢＬ０に接続され、Ｔｂ１のソースはＢＬ１に接続され、Ｔｂ２のソースはＢＬ２に接続され、Ｔｂ３のソースはＢＬ３に接続されている。また、第２の生成回路は、４つのｎ型ＭＯＳトランジスタＴａ０〜Ｔａ３を有し、Ｔａ０〜Ｔａ３のドレインはＶｒｅｆに接続され、Ｔａ０〜Ｔａ３のゲートには制御信号Ａが接続され、Ｔａ０のソースは/ＢＬ０に接続され、Ｔａ１のソースは/ＢＬ１に接続され、Ｔａ２のソースは/ＢＬ２に接続され、Ｔａ３のソースは/ＢＬ３に接続されている。
【００１７】
プリチャージトランジスタは、トランスファーゲートトランジスタとメモリセルブロックとの間で各ビット線に接続され、例えば図１に示したように、Ｔｐｂ０が/ＢＬ０に接続され、Ｔｐ０がＢＬ０に接続され、Ｔｐｂ１が/ＢＬ１に接続され、Ｔｐ１がＢＬ１に接続され、Ｔｐｂ２が/ＢＬ２に接続され、Ｔｐ２がＢＬ２に接続され、Ｔｐｂ３が/ＢＬ３に接続され、Ｔｐ３がＢＬ３に接続されている。
【００１８】
リセットトランジスタは、センスアンプと参照電位生成回路１１との間のビット線に接続され、例えば図１に示したように、Ｔｓｂ０が/ＢＬ０に接続され、Ｔｓ０がＢＬ０に接続され、Ｔｓｂ１が/ＢＬ１に接続され、Ｔｓ１がＢＬ１に接続され、Ｔｓｂ２が/ＢＬ２に接続され、Ｔｓ２がＢＬ２に接続され、Ｔｓｂ３が/ＢＬ３に接続され、Ｔｓ３がＢＬ３に接続されている。
【００１９】
次に、上述した構成を持つ強誘電体メモリの動作について説明する。  
図２は、本発明の実施例に係る強誘電体メモリの動作を示す波形図である。ここでは、主に、メモリセルからのデータ読み出し動作にかかわる部分を示した。以下、一例として、メモリセルブロックＭＢ０のメモリセルキャパシタＣ７からビット線/ＢＬ０にデータを読み出す場合を説明する。
【００２０】
Ｃ７のデータを読み出す場合、まず、ワード線ＷＬ７をオンしてＣ７を選択し、/ＢＳをオンしてＭＢ０をビット線/ＢＬ０に接続する。次に、ＭＢ０に接続されたプレート線 /ＰＬを“Ｈ”レベルにする。これにより、Ｃ７の読み出しデータがＣ７の接続された/ＢＬ０に出力される。この読み出し信号と比較される参照電位は、制御信号Ｂを“Ｈ”レベルにして、例えば、Ｔｂ０〜Ｔｂ３をオンとし、ＢＬ０〜ＢＬ３をショートすることで生成される。この時、ＢＬ０〜ＢＬ３は、プリチャージトランジスタＴｐ０〜Ｔｐ３およびリセットトランジスタＴｓ０〜Ｔｓ３によってあらかじめプリチャージ電位Ｖｉｎｔまたは接地電位Ｖｓｓに設定されている。
【００２１】
図３は、本発明の実施例に係る強誘電体メモリにおける参照電位生成の組合せ例を示す表である。ここでは、一例として、図１に示した４組のビット線対においてＢＬ０〜ＢＬ３で参照電位を生成する場合を示した。ＢＬ０〜ＢＬ３にそれぞれＶｉｎｔまたはＶｓｓを設定することによって５種類の異なるレベルの参照電位Ｖｒｅｆ０〜Ｖｒｅｆ４を生成することが可能である。すなわち、ＢＬ０〜ＢＬ３の設定電位を選択しておくことで、データセンス時の参照電位を標準の値から変化させることが可能となる。
【００２２】
図４は、本発明の実施例に係る強誘電体メモリの信号量を示す分布図である。ここで、縦軸はメモリセルのビット数を表し、横軸はメモリセルの信号量を電位として表している。すなわち、あるメモリセルの信号量をそれがビット線に読み出された時の電位で表したものである。
【００２３】
図４の２つのピークは、メモリセル信号量のそれぞれ“０”データと“１”データの分布を示している。強誘電体メモリが製品として出荷される際（初期状態）には、標準の参照電位は“０”データの分布の上限と“１”データの分布の下限との中間（Ｃ点）に設定される。これに対して、参照電位生成回路１１により参照電位をＣ点からプラス側またはマイナス側に変化させてメモリセルからのデータを読み出すことで強誘電体メモリにおけるメモリセルの信号量分布を把握することができるようになる。
【００２４】
上述の実施例では、参照電位生成回路１１でショートするビット線は４本（ＢＬ０〜ＢＬ３）であるとしたが、本発明はこれに限られるものではなく、参照電位側のビット線のショート本数を変更することで参照電位の変化幅を大きくすることが可能となる。
【００２５】
また、上述の実施例では、メモリセルブロックＭＢ０〜ＭＢ７はいわゆるＴＣ並列ユニット直列接続型であるとしたが、本発明はこれに限られるものではなく、図５に示したようなＤＲＡＭと同様のアーキテクチャを採用しても良い。この場合、ＤＲＡＭメモリセルの常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタとメモリセルトランジスタが直列接続されて各メモリセルが構成される。参照電位生成回路１１の構成、動作、およびビット線にメモリセルデータが読み出された後のセンス動作などは上述した実施例と同様である。
【００２６】
以上説明した実施例によれば、ビット線に読み出されたメモリセルからのデータを参照電位生成回路１１により生成された参照電位と比較してセンスするので、通常のデータ読み出しと同等のスピードでメモリセル信号量を測定することができ、効率よく短時間で大容量メモリの信号量分布を把握することができる。
【００２７】
また、上記実施例によれば、面積の大きいダミーセルをビット線対ごとに設ける必要が無いので、チップ面積の増大を抑制することができる。
【００２８】
以上において実施形態を述べたが、これらの実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な回路は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨またはスピリットから逸脱することなくここにおいて述べた回路の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物または均等方法は、本発明の範囲および主旨またはスピリットに入るようにそのような形態若しくは変形を含むことを意図している。
【符号の説明】
【００２９】
１１  参照電位生成回路
Ｔａ０〜Ｔａ３、Ｔｂ０〜Ｔｂ３  ショートトランジスタ
Ａ、Ｂ  制御信号
/ＢＬ０〜/ＢＬ３  第１のビット線群
ＢＬ０〜ＢＬ３  第２のビット線群
Ｔｐ０〜Ｔｐ３、Ｔｐｂ０〜Ｔｐｂ３  プリチャージトランジスタ
Ｔｓ０〜Ｔｓ３、Ｔｓｂ０〜Ｔｓｂ３  リセットトランジスタ
ＳＡ０〜ＳＡ３  センスアンプ
ＭＢ０〜ＭＢ７  メモリセルブロック
Ｔｍ０〜Ｔｍ３、Ｔｍｂ０〜Ｔｍｂ３  ブロック選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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