(57)【要約】【課題】従来の半導体記憶装置は、配線間の負荷のばらつきに起因して性能及び信頼性が低下する問題があった。【解決手段】本発明の半導体記憶装置は、メモリセルＣ１〜Ｃ６が配置され、半導体基板に対して垂直方向に積層されるメモリ素子層ＭＬ１〜ＭＬ６と、ワード線Ｗ０〜Ｗ６が配置される第１の配線層群（Ｌ２、Ｌ４、Ｌ６）と、最上層配線層Ｌ１の配線を含む第１の配線（ビット線Ｂ０）と最下層配線層Ｌ７の配線を含む第２の配線（ビット線Ｂ１）とを含む第２の配線層群（Ｌ１、Ｌ３、Ｌ５、Ｌ７）と、を有し、メモリ素子層ＭＬ１〜ＭＬ６には、それぞれ同一の数のメモリセルが配置され、第１の配線Ｂ０と第２の配線Ｂ１は、第２の配線層群において交互に配置され、第１の配線Ｂ０は、最上層配線と、他の配線層に属し最上層配線と接続される配線とを含み、第２の配線Ｂ１は、最下層配線と、他の配線層に属し最下層配線と接続される配線とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
セルの選択状態を制御するワード線とデータの伝達を行うビット線とにより挟み込まれる領域に形成されるメモリセルが配置され、半導体基板に対して垂直方向に積層される複数のメモリ素子層と、
前記ワード線と前記ビット線の一方が配置される第１の配線層群と、
前記ワード線と前記ビット線の他方が配置され、前記複数のメモリ素子層に対する最上層配線を含む第１の配線と前記複数のメモリ素子層に対する最下層配線を含む第２の配線とを含む第２の配線層群と、を有し、
前記複数のメモリ素子層には、それぞれ同一の数のメモリセルが配置され、
前記第１の配線と前記第２の配線は、前記第２の配線層群において交互に配置され、
前記第１の配線は、前記最上層配線と、他の配線層に属し前記最上層配線と接続される配線とを含み、
前記第２の配線は、前記最下層配線と、他の配線層に属し前記最下層配線と接続される配線とを含む半導体記憶装置。
【請求項２】
前記最上層配線と前記最下層配線とを除く配線層に属する配線は、当該配線の上下に接続されるメモリ素子層により共通に用いられる請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の配線及び前記第２の配線は、半導体基板に対して垂直方向に延在し、異なる配線層に属する配線を接続する垂直配線を有し、
前記垂直配線は、他の配線を跨がない経路で配線される請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の配線に接続される第１の駆動回路と、前記第２の配線に接続される第２の駆動回路と、を有し、
前記第１の駆動回路は、半導体基板上において前記複数のメモリ素子層により構成されるセルアレイの端部の下部に位置する領域に形成され、
前記第２の駆動回路は、半導体基板上において前記複数のメモリ素子層により構成されるセルアレイの端部の下部に位置する領域であって、前記第１の駆動回路が形成される領域とは異なる領域に形成される請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第２の配線層群が偶数の配線層を有する場合、
前記第１の配線は、前記最下層配線と、前記最下層配線と接続され、かつ、前記最上位配線を除く他の配線層に属する配線とを含み、
前記第２の配線は、前記最上位配線と、前記最上位配線と接続され、かつ、前記最上層配線を除く他の配線層に属する配線とを含む請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第２の配線層群が奇数の配線層を有する場合、前記複数のメモリ素子層は、前記第１の配線層群に属する配線のうち下位側の配線に対応する第１のセルアレイと、前記第１の配線層群に属する配線のうち上位側の配線に対応する第２のセルアレイと、に分割して形成され、
前記第１の配線は、前記第２のセルアレイの最上位配線及び最下層配線と、前記第１のセルアレイの最上位配線及び最下層配線を除く前記第１の配線層に属する配線とを含み、
前記第２の配線は、前記第１のセルアレイの最上位配線及び最下層配線と、前記第２のセルアレイの最上位配線及び最下層配線を除く前記第２の配線層に属する配線とを含む請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ワード線と前記ビット線とは、互いに直交するように配線される請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記メモリセルは、電圧パルスに応じて抵抗値が変化する可変抵抗素子である請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に電気パルスに応じて抵抗値が変化する抵抗変化型メモリを積層したメモリアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
現在、不揮発性メモリとしてフラッシュメモリが最も広く利用されている。しかし、フラッシュメモリのメモリ素子は、ＭＯＳトランジスタの浮遊ゲートに電荷を蓄積することでデータの記憶を行う。また、フラッシュメモリのメモリ素子は、プレーナ型のトランジスタである。そのため、フラッシュメモリでは、大容量化がトランジスタデバイスの微細化トレンドに束縛される課題がある。
【０００３】
そこで、新たな不揮発性メモリとして抵抗変化型メモリ（Resistive Random Access Memory、以下ＲｅＲＡＭと称す）が提案されている。ＲｅＲＡＭは、半導体基板の上層において積層した薄膜構造を有する。またＲｅＲＡＭは、薄膜構造を有するメモリ素子が形成されるメモリ層を更に積層して大容量化を実現する。ＲｅＲＡＭの記憶方式の例として、メモリ素子として酸化絶縁層を金属層で挟んだＭＩＭ構造を使い、電圧パルスを印加することで酸化絶縁膜の抵抗値を変化させるものがある。
【０００４】
フラッシュメモリ等の従来のメモリでは、メモリ素子を二次元のマトリックスに沿って配置する。つまり、１層のワード線と１層のビット線とを格子状に形成し、ワード線とビット線のクロスポイントにメモリ素子を配置する。そこで、図１３にＲｅＲＡＭセルを従来のメモリと同様に二次元のマトリックスに沿って配置したレイアウトの模式図を示す。図１３に示すように、この場合、ワード線Ｗ０、Ｗ１とビット線Ｂ０、Ｂ１は格子状に配置される。そして、ＲｅＲＡＭセルは、ワード線とビット線のクロスポイントにそれぞれ１つ配置される。しかし、上記したように、ＲｅＲＡＭは、半導体基板上ではなく、半導体基板の上層に形成される配線層領域に形成できることを特徴の１つとする。ＲｅＲＡＭは、この特徴により三次元配置が可能である。そこで、ＲｅＲＡＭの配置方法の例が特許文献１〜３に開示されている。
【０００５】
まず、特許文献１について説明する。特許文献１では、ＲｅＲＡＭセルを制御するワード線とＲｅＲＡＭセルへのアクセス経路を形成するビット線とを互いに直交するように配置する。また、ワード線とビット線は互いに異なる配線層に配置される。特許文献１に示す例では、ワード線とビット線の一方が形成される２つの第１の配線層と、ワード線とビット線の他方が形成される１つの第２の配線層が形成される。また、第１の配線層は、第２の配線層を挟むように形成される。そして、ワード線とビット線のクロスポイントであって、ワード線とビット線とに挟まれる領域にＲｅＲＡＭセルを形成する。このような構成により、特許文献１に示す例では、２層のメモリ記憶層を形成する。また、特許文献１に示す例では、第２の配線層は、その上下に形成されるメモリ素子層に対する共通配線層となる。この共通配線層により、特許文献１では、配線層を一層削減する。この特許文献１に記載のＲｅＲＡＭセルのレイアウトの概略図を図１４、図１５に示す。図１４は、第１の配線層にビット線を形成し、第２の配線層にワード線を形成したものである。また、図１５は、第１の配線層にワード線を形成し、第２の配線層にビット線を形成したものである。図１４、図１５に示すように、いずれの例においても、３つの配線層により２層のメモリ素子層を利用可能としている。
【０００６】
特許文献１では、メモリ素子層を複数積み重ねる積層方式により少ない配線層でより多くのメモリ素子層を有効に活用することができる。これにより、特許文献１では、半導体記憶装置の集積度を高め、半導体記憶装置の低コスト化を実現できる。しかし、集積度を更に高めるためには、メモリ素子層を３層以上にする必要がある。そこで、メモリ素子層を３層とした半導体記憶装置の例が特許文献２に開示されている。
【０００７】
特許文献２に開示されるＲｅＲＡＭの配置方法も、特許文献１と同様にクロスポイント型積層構造を有する。そして、特許文献２では、ＲｅＲＡＭの上下の配線層の共通化を３層以上に拡大した例を示す。このような構造とすることで、メモリの集積度は更に高くなると同時にメタル層の削減効果もより高まる。なお、特許文献２では、ワード線とビット線のいずれもが上下に形成されるメモリ素子層に対して共通化されるが、ワード線やビット線はいずれも独立した信号配線として設定される。特許文献２では、選択するメモリ素子層に割り当てられたワード線とビット線にＲｅＲＡＭセルを活性化状態とする電圧を与え、選択するメモリ素子層に割り当てられたワード線とビット線が接続される別のメモリ素子層に割り当てられたワード線及びビット線にはＲｅＲＡＭセルを非活性状態とする電圧を与える。これにより特許文献２では、アクセス対象のメモリ素子層のみを選択する。
【０００８】
特許文献２では、３層以上のメモリ素子層を効率的に活用することができる。しかしながら、特許文献２に示されるＲｅＲＡＭセルの積層方式を用いた場合、メモリ素子層に対して層ごとに独立してアクセスしなければならない。そのため、特許文献２では、メモリ素子層毎にメモリ空間が独立してしまい、３次元構造のメモリユニットの全体を、一般的な半導体記憶装置のように二次元ビットマッピングで表現できないという問題が生じる。この問題に対する解決策の１つとして、物理マッピングアドレス変換用の変換機能回路を搭載することがある。しかし、変換機能回路の搭載は、半導体記憶装置のチップ面積の増大に伴うコストアップと変換にかかるオーバーヘッドによる性能劣化という問題がある。そこで、特許文献３においてメモリ素子層を３層以上積層しながら、ＲｅＲＡＭセルを二次元ビットマッピングで表現するＲｅＲＡＭの配置方法が開示されている。
【０００９】
特許文献３では、３層以上のメモリ素子層を有するＲｅＲＡＭにおいて、ワード線をワード線の上下に配置されるメモリ素子層の間で共通化する（特許文献３の図８参照）。このとき、特許文献３では、各ビット線に対して共通のワード線が割り振られないようにするため、ワード線層は積層方向に見て奇数層と偶数層に分けて交互の層間で接続されている。選択されるメモリ素子層以外にも選択ワード線信号は入力されることになるが、ビット線は層毎に独立しており非選択にできる。また、特許文献３では、ワード線に加え、ビット線をも共通化する例（特許文献３の図９、図１０参照）も示されている。この場合、一のビット線を共通して用いる２つのメモリ素子層（奇数番目のメモリ素子層と偶数番目のメモリ素子層）に対して、奇数番目と偶数番目とのいずれか一方のワード線を対応させる。そして、一方のワード線を非選択電位に設定し、他のワード線を選択電位に設定することで、一組の奇数番目のメモリ素子層と偶数番目のメモリ素子層とに対してアクセスを行う。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−３１１３２２号公報
【特許文献２】特開２００９−１９３６２７号公報
【特許文献３】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＲｅＲＡＭセルを積層方式により３層以上の三次元配置した場合、メモリ素子を二次元配置した場合に得られる他の利点である、複数のビット線の負荷及び複数のワード線の負荷を均一にできるという特性を得ることができない問題がある。３層以上のメモリ素子層を有する特許文献２、３は、いずれもこの課題の指摘及び解決方法の開示がなされていない。特許文献２、３では、複数のビット線又は複数のワード線（以下、同種の信号線と称す）の間で接続されるＲｅＲＡＭセルの数が異なっており、この問題を解決できないことは明らかである。
【００１２】
ここで、同種の信号線の間で信号線に接続される負荷が均一であることが望ましい理由について説明する。信号線に接続される負荷が不均一な状態では、アクセス対象のＲｅＲＡＭセルのアドレス番地毎に信号の遷移時間にずれが生じる。この遷移時間のずれについて図１６に、信号線に接続される負荷による信号の遷移時間の違いを示す。図１６に示す例では、負荷が小さな場合の信号遷移グラフを実線で示し、負荷が大きな場合の信号遷移時間を破線で示した。図１６に示すように、負荷が大きな場合、信号遷移時間に遅延が生じ、信号がハイレベルで維持される時間に違いが生じる。この信号の遷移時間のセル毎のずれにより、１番目の問題として、信号線に伝達する信号の状態遷移に必要な時間の最大値と最小値を考慮した動作タイミング設計が必要になり動作速度の向上が困難になる。２番目の問題として、更にアドレス番地によるタイミングマージンが異なるので、設計難易度が上がり開発コストが上がる。３番目の問題として、ＲｅＲＡＭセルに一定の電圧が印加される時間がセル毎にばらつくことになり可変抵抗値の均一性が保てなくなり、性能や信頼性が劣化する。４番目の問題として、書き込み抵抗値を複数セットすることで実現する多値化が困難になる。５番目の問題として、メモリ素子は整流素子と抵抗素子の直列接続でできており、その中間のメモリ内接点に対して正極端子ＴＥ及び負極端子ＴＢから各素子の寄生容量を介して電位ノイズが入力されてしまい、ＲｅＲＡＭセルの抵抗値が変化するディスターブ影響が生じる。この５番目の問題は、ワード線やビット線の電位変化（Ｒｉｓｅ／Ｆａｌｌ時間）により影響が異なり急峻な信号変化は悪化方向になる。非選択メモリセルに対するこのディスターブ影響がＲｅＲＡＭセルのアドレス番地毎に異なり信頼性を更に劣化させる。６番目の問題として、上記のような悪影響が顕著な製品をテストにてリジェクトするためには複雑で時間がかかるディスターブテストが必要になりコストアップになる。このように、同種の信号線の間で信号の遷移時間のずれが生じた場合、多くの問題を招くが、特許文献１〜３では、これらの問題を解決することができない。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体記憶装置の一態様は、セルの選択状態を制御するワード線とデータの伝達を行うビット線とにより挟み込まれる領域に形成されるメモリセルが配置され、半導体基板に対して垂直方向に積層される複数のメモリ素子層と、前記ワード線と前記ビット線の一方が配置される第１の配線層群と、前記ワード線と前記ビット線の他方が配置され、前記複数のメモリ素子層に対する最上層配線を含む第１の配線と前記複数のメモリ素子層に対する最下層配線を含む第２の配線とを含む第２の配線層群と、を有し、前記複数のメモリ素子層には、それぞれ同一の数のメモリセルが配置され、前記第１の配線と前記第２の配線は、前記第２の配線層群において交互に配置され、前記第１の配線は、前記最上層配線と、他の配線層に属し前記最上層配線と接続される配線とを含み、前記第２の配線は、前記最下層配線と、他の配線層に属し前記最下層配線と接続される配線とを含む。
【００１４】
本発明にかかる半導体記憶装置では、第１の配線層群と第２の配線層群とによりメモリ素子層を挟み込む積層構造を有する。そして、第２の配線層群は、最上層配線を含む第１の配線と、最下層配線を含む第２の配線とを有し、第１の配線と第２の配線が第２の配線層群において交互に配置される。また、本発明にかかる半導体記憶装置では、複数のメモリ素子層がそれぞれ同一の数のメモリセルを有する。これにより、本発明にかかる半導体記憶装置では、第１の配線に接続されるメモリセルの数と第２の配線に接続されるメモリセルの数とが同一数となる。つまり、本発明にかかる半導体記憶装置では、第１の配線と第２の配線に接続される負荷が均一となる。また、第１の配線層群に属する配線は、それぞれ独立した配線であるため接続される負荷の不均一は生じない。
【発明の効果】
【００１５】
本発明にかかる半導体記憶装置は、メモリ素子層の積層数を向上させながら、同種の信号線に接続される負荷を均一とし、同種の信号線に接続される負荷の不均一に起因する不具合を解消することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造を示す概略図である。
【図２】実施の形態１にかかるＲｅＲＡＭセルの素子構造を示す概略図である。
【図３】実施の形態１にかかる半導体記憶装置のビットマップを示す表である。
【図４】実施の形態１にかかる半導体記憶装置において最上層に位置するメモリ素子層のビットマップを示す表である。
【図５】実施の形態１にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造の他の例を示す概略図である。
【図６】実施の形態２にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造を示す概略図である。
【図７】実施の形態２にかかる半導体記憶装置のビットマップを示す表である。
【図８】実施の形態２にかかる半導体記憶装置におけるメモリ素子層の積層構造の模式図である。
【図９】実施の形態２にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造の他の例を示す概略図である。
【図１０】実施の形態３にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造の第１の例を示す概略図である。
【図１１】実施の形態３にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造の第２の例を示す概略図である。
【図１２】実施の形態３にかかる半導体記憶装置のＲｅＲＡＭへの配線の構造の第３の例を示す概略図である。
【図１３】二次元でのＲｅＲＡＭセルを配置した場合の配線構造を示す概略図である。
【図１４】特許文献２に記載のＲｅＲＡＭセルに対する配線構造の第１の例を示す概略図である。
【図１５】特許文献２に記載のＲｅＲＡＭセルに対する配線構造の第２の例を示す概略図である。
【図１６】信号線に接続される負荷が変化した場合における信号の遷移時間のずれを示すグラフである。
【発明を実施するための形態】
【００１７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、図１に実施の形態１にかかる半導体記憶装置１のメモリセル（例えば、ＲｅＲＡＭセル）への配線の構造を示す概略図を示す。図１に示すように、半導体記憶装置１は、メモリセルとしてＲｅＲＡＭセルを用いる。このＲｅＲＡＭセルは、電圧パルスに応じて抵抗値が変化する記憶素子である。また、ＲｅＲＡＭセルは、半導体基板の上層の配線層の間に形成される。ＲｅＲＡＭセルが形成される層を以下ではメモリ素子層と称す。また、半導体記憶装置１は、４層以上（図１に示す例では６層）のメモリ素子層が積層される構成を有する。また、半導体記憶装置１は、半導体基板１０に形成された駆動回路によりＲｅＲＡＭを動作させる。図１では、駆動回路の一部として駆動回路のトランジスタ１１、１２を示した。このトランジスタ１１、１２は、駆動回路の出力段回路の一部である。
【００１８】
続いて、半導体記憶装置１のＲｅＲＡＭセルに対する配線構造について詳細に説明する。図１に示すように、半導体記憶装置１は、メモリ素子層ＭＬ１〜ＭＬ６を有する。メモリ素子層ＭＬ１〜ＭＬ６は、セルの選択状態を制御するワード線Ｗ０〜Ｗ８とデータの伝達を行うビット線Ｂ０、Ｂ１とにより挟み込まれる領域に形成されるＲｅＲＡＭセルが配置される。また、メモリ素子層ＭＬ１〜ＭＬ６は、半導体基板に対して垂直方向に積層される。また、メモリ素子層ＭＬ１〜ＭＬ６には、それぞれ同一の数のＲｅＲＡＭセルが配置される。
【００１９】
なお、図１では、ＲｅＲＡＭセルの符号としてＣ１〜Ｃ６を付した。Ｃ１は、メモリ素子層ＭＬ１に形成されたＲｅＲＡＭセルであることを示すものである。Ｃ２は、メモリ素子層ＭＬ２に形成されたＲｅＲＡＭセルであることを示すものである。Ｃ３は、メモリ素子層ＭＬ３に形成されたＲｅＲＡＭセルであることを示すものである。Ｃ４は、メモリ素子層ＭＬ４に形成されたＲｅＲＡＭセルであることを示すものである。Ｃ５は、メモリ素子層ＭＬ５に形成されたＲｅＲＡＭセルであることを示すものである。Ｃ６は、メモリ素子層ＭＬ６に形成されたＲｅＲＡＭセルであることを示すものである。
【００２０】
また、半導体記憶装置１は、第１の配線層群と第２の配線層群を有する。第１の配線層群は、ワード線とビット線の一方が配置される配線層を有する。図１に示す例では、第１の配線層Ｌ２、Ｌ４、Ｌ６が第１の配線層群に属する。また、図１に示す例では、第１の配線層群にはワード線Ｗ０〜Ｗ８が形成される。第２の配線層群は、ワード線とビット線の他方が配置され、複数のメモリ素子層に対する最上層配線を含む第１の配線と複数のメモリ素子層に対する最下層配線を含む第２の配線とを含む。図１に示す例では、第２の配線層Ｌ１、Ｌ３、Ｌ５、Ｌ７が第２の配線層群に属する。また、図１に示す例では、ビット線Ｂ０が第１の配線に相当し、ビット線Ｂ１が第２の配線に相当する。
【００２１】
そして、ビット線Ｂ０とビット線Ｂ１は、第２の配線層群において交互に配置される。また、ビット線Ｂ０は、最上層配線（例えば、第２の配線層Ｌ１の配線）と、他の配線層に属し最上層配線と接続される配線（例えば、第２の配線層Ｌ５の配線）とを含む。ビット線Ｂ１は、最下層配線（例えば、第２の配線層Ｌ７の配線）と、他の配線層に属し最下層配線と接続される配線（例えば、第２の配線層Ｌ３の配線）とを含む。そして、第１の配線に属する配線は、半導体基板１０に対して垂直方向に形成される垂直配線により互いに接続される。第２の配線層に属する配線は、半導体基板１０に対して垂直に形成される垂直配線により互いに接続される。
【００２２】
また、半導体記憶装置１では、最上層配線（例えば第２の配線層Ｌ１）と最下層配線（例えば第２の配線層Ｌ７）を除く配線層に属する配線は、上下にメモリ素子層が形成される。そして、これらの配線層に属する配線は、上下に形成されるメモリ素子層により共通に用いられる。
【００２３】
また、半導体記憶装置１は、駆動回路を有する。この駆動回路は、第１の配線に対応した第１の駆動回路と、第２の配線に対応した第２の駆動回路を有する。そして、第１の駆動回路の出力回路を構成するトランジスタ１１は、半導体基板１０上においてメモリ素子層ＭＬ１〜ＭＬ６により構成されるセルアレイの端部の下部に位置する領域に形成される。また、第２の駆動回路の出力回路を構成するトランジスタ１２は、半導体基板上においてメモリ素子層ＭＬ１〜ＭＬ６により構成されるセルアレイの端部の下部に位置する領域であって、第１の駆動回路が形成される領域とは異なる領域に形成される。図１に示す例では、第１の駆動回路のトランジスタ１１は、第１の配線（例えば、ビット線Ｂ０）の垂直配線の下部に形成される。また、第２の駆動回路のトランジスタ１２は、第２の配線（例えば、ビット線Ｂ１）の垂直配線の下部に形成される。
【００２４】
ここで、本実施の形態にかかるＲｅＲＡＭセルの構成の詳細について説明する。図２にＲｅＲＡＭセルの構成を示す模式図を示す。図２に示すように、ＲｅＲＡＭセルは、抵抗ＲとダイオードＤを有する。抵抗Ｒは、電圧パルスの電圧値に応じて抵抗値が変化する。また、ＲｅＲＡＭセルは、正極端子ＴＥと負極端子ＴＢを有する。そして、抵抗Ｒは、正極端子ＴＥに一端が接続され、他端がダイオードＤのアノードに接続される。ダイオードＤのカソードは、負極端子ＴＢに接続される。つまり、ＲｅＲＡＭセルは、正極端子ＴＥと負極端子ＴＢの間に抵抗ＲとダイオードＤとが直列に接続される。そして、正極端子ＴＥから負極端子ＴＢに向かって電流が流れる。
【００２５】
半導体記憶装置１では、ＲｅＲＡＭセルの正極端子ＴＥがビット線に接続され、ＲｅＲＡＭセルの負極端子ＴＢがワード線に接続される。このＲｅＲＡＭセルの抵抗Ｒを低抵抗に設定するためには、ワード線を低電位とし、ビット線を高電位とし、ワード線とビット線との電位差を３Ｖ程度に設定する。また、ＲｅＲＡＭセルの抵抗Ｒを高抵抗に設定するためには、ワード線を低電位とし、ビット線を高電位とし、ワード線とビット線との電位差を１．５Ｖ〜２．５Ｖ程度に設定する。また、ＲｅＲＡＭセルからデータを読み出す場合、ワード線を低電位とし、ビット線を高電位とし、ワード線とビット線との電位差を１Ｖ程度に設定する。抵抗Ｒの両端の電位差が小さい場合、ＲｅＲＡＭセルの抵抗値は維持される。つまり、ＲｅＲＡＭセルへのデータの書き込み処理、読み出し処理を行う場合は、ダイオードＤに順方向電流が流れるようにワード線及びビット線の電位を制御する。一方、ビット線の電位をワード線よりも低い電位とすれば、ＲｅＲＡＭセルを非選択状態とすることができる。
【００２６】
続いて、半導体記憶装置１におけるビットマップについて説明する。図３に半導体記憶装置１のビットマップを示す表を示す。図５に示すように半導体記憶装置１では、ワード線Ｗ０〜Ｗ２とビット線Ｂ０、Ｂ１とにより選択されるＲｅＲＡＭセルとして、積層状態において垂直方向に同一列に属するＲｅＲＡＭセルＣ１〜Ｃ６がマッピングされる。また、ワード線Ｗ３〜Ｗ５及びビット線Ｂ０、Ｂ１により選択されるＲｅＲＡＭセルは、Ｗ０〜Ｗ２及びビット線Ｂ０、Ｂ１により選択されるＲｅＲＡＭセルとは異なる列に属するＲｅＲＡＭセルＣ１〜Ｃ６がマッピングされる。
【００２７】
図５に示すように、半導体記憶装置１では、１本のワード線に接続される２つのＲｅＲＡＭセルがそれぞれ異なる第１の配線に属するビット線と第２の配線に属するビット線とに接続される。つまり、一のワード線を選択状態とした場合に、活性化可能な２つのＲｅＲＡＭセルに対して異なる２つの配線が接続される。このような構成により、半導体記憶装置１では、三次元構造を有するセルアレイに形成されたＲｅＲＡＭセルを二次元のビットマップにより表現することができる。
【００２８】
また、図６に最上層のメモリ素子層のビットマップを示した。図６に示すように、最上層のメモリ素子層に対しては、ワード線Ｗ０、Ｗ３、Ｗ６が接続される。つまり、ワード線は、３層の配線層により構成されることがわかる。また、ビット線は偶数番目のビット線のみが最上層のメモリ素子層に接続される。つまり、奇数番目のビット線は、最上層配線層以外の配線層に形成されることがわかる。また、ＲｅＲＡＭセルは、最上層のメモリ素子層ＭＬ１に属するＲｅＲＡＭセルＣ１の下に５つのＲｅＲＡＭセルＣ２〜Ｃ６を有することがわかる。
【００２９】
続いて、半導体記憶装置１の動作について説明する。まず、ワード線Ｗ０を活性化した場合の動作について説明する。この場合、ワード線Ｗ０以外のワード線については非選択電位（例えば、高電位）に設定し、ワード線Ｗ０を選択電位（例えば、低電位）に設定する。そして、ビット線Ｂ０、Ｂ１を選択電位（例えば、高電位）とする。これにより、ワード線Ｗ０に接続されるＲｅＲＡＭセルが活性化され、ＲｅＲＡＭセルの両端の電位差に応じてビット線Ｂ０、Ｂ１を介した書き込み処理又は読み出し処理がなされる。
【００３０】
また、ワード線Ｗ１を活性化した場合の動作について説明する。この場合、ワード線Ｗ１以外のワード線については非選択電位（例えば、高電位）に設定し、ワード線Ｗ１を選択電位（例えば、低電位）に設定する。そして、ビット線Ｂ０、Ｂ１を選択電位（例えば、高電位）とする。これにより、ワード線Ｗ１に接続されるＲｅＲＡＭセルが活性化され、ＲｅＲＡＭセルの両端の電位差に応じてビット線Ｂ０、Ｂ１を介した書き込み処理又は読み出し処理がなされる。
【００３１】
このような動作において、半導体記憶装置１では、１本のワード線に接続された複数のＲｅＲＡＭセルが活性化される。このとき、半導体記憶装置１では、奇数層の第１の配線層群に対して偶数層の第２の配線群が設けられる。また、第２の配線層群において、ビット線Ｂ０が属する第１の配線とビット線Ｂ１が属する第２の配線は、それぞれ２つの配線層に跨がった配線を有する。つまり、第１の配線と第２の配線に接続されるＲｅＲＡＭセルの個数は同一となる。これにより、半導体記憶装置１では、第１の配線と第２の配線とにおいて負荷の大きさが均一となり、信号遅延の大きさも均一となる。
【００３２】
上記説明より、本実施の形態１にかかる半導体記憶装置１は、ワード線が属する第１の配線層群が奇数層の配線層を有し、ビット線が属する第２の配線層群が偶数層の配線層を有し、第２の配線層群に属する第１の配線と第２の配線層がそれぞれ偶数層の配線層に跨がる配線を有する。また、第１の配線と第２の配線は、第２の配線層群において、交互に配置される。そして、半導体記憶装置１は、第１の配線層群と第２の配線層群とに挟まれる領域にメモリ素子層を形成する。また、第１の配線層群及び第２の配線層群に属する配線は、最上層配線と最下層配線を除き上下のメモリ素子層に共通に形成される。このような構造により、半導体記憶装置１では、上下のメモリ素子層に共通に用いられる配線を介して三次元構造により構成されるメモリアレイであっても、二次元のビットマップを構成することができる。つまり、半導体記憶装置１では、ビット線及びワード線をそれぞれ共通化した三次元構造のセルアレイにおいても、アドレス変換回路等の他の回路を用いることなく、従来の一般的なメモリ制御回路により制御が可能となる。
【００３３】
また、半導体記憶装置１では、上記構成により、第１の配線と第２の配線とにおいて負荷を均一にすることができる。これにより、ＲｅＲＡＭセルのアドレス番地毎に配線に接続される負荷にばらつきが生じることを抑制することができる。また、配線に接続される負荷のばらつきを抑制することで、動作の高速化、動作の安定化、信頼性の向上等の効果を得ることができる。
【００３４】
また、半導体記憶装置１では、最上層配線と最下層配線を除く全ての配線が配線の上下に形成されるメモリ素子層により共通に用いられるため、少ない配線層でより多くのメモリ素子層を積層することができる。つまり、半導体記憶装置１は、少ない配線層でより集
積度の高いメモリアレイを構成することができる。
【００３５】
また、半導体記憶装置１では、第１の配線層群が奇数層の配線層を有するため、一般的なデジタル回路で扱われる２のｎ乗本のワード線が必然的に形成されることになる。しかしながら、半導体記憶装置では、一般的に、不良セルに対する冗長セル（リダンダンシセル）が設けられることが一般的である。そのため、２のｎ乗本よりも多くなってしまったワード線に対応して設けられるＲｅＲＡＭセルをリダンダンシセルとして利用することで、半導体記憶装置の集積度の低下は実質的に回避される。
【００３６】
なお、上記半導体記憶装置１では、ビット線とワード線の配置を入れ替えることもできる。そこで、図１に示した半導体記憶装置１のビット線をワード線の配置を入れ替えた半導体記憶装置１ａの配線構造の模式図を図５に示す。図５に示すように、半導体記憶装置１ａでは、第１の配線層群にビット線Ｂ０〜Ｂ８が形成され、第２の配線層群にワード線Ｗ０、Ｗ１が形成される。また、ワード線Ｗ０は第１の配線に相当する配線として形成され、ワード線Ｗ１は第２の配線に相当する配線として形成される。また、半導体記憶装置１ａにおいても、半導体記憶装置１の第１の駆動回路のトランジスタ１１に対応する第１の駆動回路のトランジスタ２１が形成され、半導体記憶装置１の第２の駆動回路のトランジスタ１２に対応する第２の駆動回路のトランジスタ２２が形成される。
【００３７】
実施の形態２
実施の形態１では、第１の配線層群が奇数層の配線層を有する例について説明した。一方、実施の形態２では、第１の配線層群が偶数層の配線層を有する例について説明する。そこで、実施の形態２にかかる半導体記憶装置２の配線構造を示す模式図を図６に示す。
【００３８】
図６に示すように、半導体記憶装置２は、第１の配線層群（例えば、第１の配線層Ｌ２、Ｌ４）、第２の配線層群（例えば、第２の配線層Ｌ１、Ｌ３、Ｌ５）、メモリ素子層ＭＬ１〜ＭＬ４を有する。また、半導体記憶装置２においても、第２の配線層群が第１の配線と第２の配線とを有する。そして、ビット線Ｂ０が第１の配線に相当し、ビット線Ｂ１が第２の配線に相当する。また、第１の配線層群にはワード線Ｗ０〜Ｗ２５５が形成される。なお、図６に示す例では、偶数番目のワード線（例えば、ワード線Ｗ０、Ｗ２、・・・、Ｗ２５４）が第１の配線層Ｌ１に形成され、奇数番目のワード線（例えば、ワード線Ｗ１、Ｗ３、・・・、Ｗ２５５）が形成される。
【００３９】
そして、実施の形態２にかかる半導体記憶装置２では、セルアレイが第１のセルアレイと第２のセルアレイに分割される。この第１のセルアレイは、ワード線のうち下位側の半分のワード線（例えば、ワード線Ｗ０〜Ｗ１２７）により制御されるＲｅＲＡＭセルが形成される。また、第２のセルアレイは、ワード線のうち上位側の半分のワード線（例えばワード線Ｗ１２８〜Ｗ２５５）により制御されるＲｅＲＡＭセルが形成される。つまり、第１のセルアレイと第２のセルアレイとにおいて、一層のメモリ素子層に形成されるＲｅＲＡＭセルは、同じ数になる。
【００４０】
ここで、実施の形態２にかかる半導体記憶装置２では、第２の配線層群に属する第１の配線及び第２の配線の配線方法が実施の形態１にかかる半導体記憶装置１とは異なる。半導体記憶装置２では、第１の配線が第２のセルアレイの最下位配線層（例えば、第２の配線層Ｌ１）及び最上位配線層（例えば、第２の配線層Ｌ５）と、第１のセルアレイの最上位配線層及び最下位配線層を除く第２の配線層群に属する配線（例えば、第２の配線層Ｌ３）と、を含む。また、半導体記憶装置２では、第２の配線が第１のセルアレイの最下位配線（例えば、第２の配線層Ｌ１）及び最上位配線（例えば、第２の配線層Ｌ５）と、第２のセルアレイの最上位配線層及び最下位配線層を除く第２の配線層群に属する配線（例えば、第２の配線層Ｌ３）と、を含む。つまり、半導体記憶装置２においても、セルアレイを第１、第２のセルアレイに分割し、第１、第２の配線がそれぞれ第１、第２のセルアレイの第２の配線層群に属する配線層を有することで、第１、第２の配線を第２の配線層群において交互に配置することができる。また、このような構成により、第１、第２の配線に接続される負荷を均一に設定することができる。
【００４１】
そして、図６に示す例では、第２のセルアレイの最上位配線が第１のセルアレイの第２の配線層の配線と垂直配線により接続される。また、第１のセルアレイの最下位配線が第２のセルアレイの配線層の配線と垂直配線により接続される。この垂直配線は、半導体基板に対して垂直方向に設けられる配線である。また、第１のセルアレイと第２のセルアレイとの間に設けられる垂直配線は、垂直配線形成領域３０に形成される。そして、垂直配線は、垂直配線形成領域３０において他の配線を跨がないように形成される。
【００４２】
なお、半導体記憶装置２においても、ビット線を駆動する駆動回路は、第１の駆動回路と第２の駆動回路とを有する。そして、第１の駆動回路の出力回路を構成するトランジスタ１１は、半導体基板１０上においてメモリ素子層ＭＬ１〜ＭＬ６により構成されるセルアレイの端部の下部に位置する領域に形成される。また、第２の駆動回路の出力回路を構成するトランジスタ１２は、半導体基板上においてメモリ素子層ＭＬ１〜ＭＬ６により構成されるセルアレイの端部の下部に位置する領域であって、第１の駆動回路が形成される領域とは異なる領域に形成される。図１に示す例では、第１の駆動回路のトランジスタ１１は、第１の配線（例えば、ビット線Ｂ０）の垂直配線の下部に形成される。また、第２の駆動回路のトランジスタ１２は、第２の配線（例えば、ビット線Ｂ１）の垂直配線の下部に形成される。
【００４３】
続いて、半導体記憶装置２におけるビットマップについて説明する。図７に半導体記憶装置２のビットマップを示す表を示す。図７に示すように半導体記憶装置２では、積層関係にある２本のワード線に対応するＲｅＲＡＭセルが第１の配線（例えば、ビット線Ｂ０）と第２の配線（例えば、ビット線Ｂ１）とにより選択される。つまり、積層状態において垂直方向に同一列に属するＲｅＲＡＭセルＣ１〜Ｃ４が二次元でマッピングされる。また、ワード線Ｗ３〜Ｗ２５５に対応するＲｅＲＡＭセルも同様に二次元でマッピングされる。つまり、半導体記憶装置２においても、半導体記憶装置１と同様に二次元ビットマップに基づくＲｅＲＡＭセルへのアクセスが可能になる。なお、半導体記憶装置２の動作については、実施の形態１にかかる半導体記憶装置１と実質的に同じであるため、ここでは説明を省略する。
【００４４】
続いて、図６に示すセルアレイを１２８枚用いて６４Ｋビットのセルアレイを構成した場合のアレイ構造を図８に示す。図６に示すセルアレイは、５１２ビットの容量を有する。そして、このセルアレイを１２８枚用いることで６４Ｋビットのセルアレイを構成することができる。図６に示すように、半導体記憶装置２では、図６に示すセルアレイを１２８枚横方向に並べる。そして、複数のセルアレイ間を貫くようにビット線Ｗ０〜Ｗ２５５を形成する。このとき、各セルアレイが２本のビット線を有する。このとき、各セルアレイは、図６に示す垂直配線形成領域３０を有するが、垂直配線形成領域３０において垂直配線は他の配線を跨がないように形成されているため、この垂直配線形成領域３０は、セルアレイの横又は奥行き方向において最小限の面積で形成できる。つまり、複数のセルアレイを並列に配置した場合においても、垂直配線形成領域３０による回路面積のオーバーヘッドは非常時小さく、無視できる。
【００４５】
上記説明より、半導体記憶装置２では、ワード線を配置する第１の配線層群が偶数層により構成される。そのため、半導体記憶装置２では、２のｎ乗本のワード線を効率よく配置することが可能になる。また、半導体記憶装置２では、第１の配線層群が偶数層となることで、第２の配線層群が奇数層となり、実施の形態１にかかる配線方法をそのまま適用できなくなる。そこで、半導体記憶装置２では、セルアレイを第１のセルアレイと第２のセルアレイとに分割し、第１のセルアレイと第２のセルアレイとにおいて各メモリ素子層に配置されるＲｅＲＡＭセルの個数を同一とする。そして、第２のセルアレイの最上層配線、最下位配線、及び第１のセルアレイの最上層配線と最下層配線を除く配線を有する第１の配線と、第１のセルアレイの最上層配線、最下位配線、及び第２のセルアレイの最上層配線と最下層配線を除く配線を有する第２の配線と、を形成する。これにより、第１、第２の配線は、それぞれ３つの第２の配線層に配置され、かつ、接続されるＲｅＲＡＭセルの個数が同一となる。つまり、半導体記憶装置２においても、上記構成により、第１、第２の配線の間の負荷の不均一を解消し、動作の高速化、動作の安定化、信頼性の向上等の効果を得ることができる。
【００４６】
なお、上記半導体記憶装置２においても、ビット線とワード線の配置を入れ替えることができる。そこで、図６に示した半導体記憶装置２のビット線の配置とワード線の配置とを入れ替えた半導体記憶装置２ａの配線構造の模式図を図９に示す。図９に示すように、半導体記憶装置２ａでは、第１の配線層群にビット線Ｂ０〜Ｂ２５５が形成され、第２の配線層群にワード線Ｗ０、Ｗ１が形成される。また、ワード線Ｗ０は第１の配線に相当する配線として形成され、ワード線Ｗ１は第２の配線に相当する配線として形成される。また、半導体記憶装置２ａにおいても、半導体記憶装置２の第１の駆動回路のトランジスタ１１に対応する第１の駆動回路のトランジスタ２１が形成され、半導体記憶装置２の第２の駆動回路のトランジスタ１２に対応する第２の駆動回路のトランジスタ２２が形成される。
【００４７】
実施の形態３
実施の形態３では、実施の形態２にかかる半導体記憶装置２のメモリ素子層を更に増加させた例について説明する。そこで、半導体記憶装置３〜３ｂの配線構造を示す模式図を図１０〜図１２に示す。図１０〜図１２に示すように、実施の形態３にかかる半導体記憶装置３〜３ｂは、８層のメモリ素子層を有する。そのため、半導体記憶装置３〜３ｂでは、第１の配線層群が４つの第１の配線層により構成され、第２の配線層群が５つの第２の配線層により構成される。
【００４８】
そこで、半導体記憶装置３〜３ｂでは、第２のセルアレイ側の最上層配線、最下層配線及び第２の配線層Ｌ５の配線と、第１のセルアレイ側の第２の配線層Ｌ３、Ｌ７の配線と、により第１の配線を構成する。また、半導体記憶装置３〜３ｂでは、第１のセルアレイ側の最上層配線、最下層配線及び第２の配線層Ｌ５の配線と、第２のセルアレイ側の第２の配線層Ｌ３、Ｌ７の配線と、により第２の配線を構成する。このような構成により、半導体記憶装置３〜３ｂでは、第１のセルアレイの第２の配線層群において第１の配線と第２の配線とが交互に配置されることになる。また、第２のセルアレイの第２の配線層群においても第１の配線と第２の配線とが交互に配置されることになる。そして、第１の配線と第２の配線は、それぞれ５つの配線層のセルアレイに属するＲｅＲＡＭセルが接続される。つまり、半導体記憶装置３〜３ｂにおいても、第１の配線と第２の配線に接続される負荷が均一になる。
【００４９】
図１０〜図１２は、第１のセルアレイと第２のセルアレイとの間に設けられる垂直配線形成領域３１の構成がそれぞれ異なる。図１０に示す半導体記憶装置３では、第１の配線に属する第１のセルアレイの最上層配線が第２のセルアレイの第２の配線層Ｌ３、Ｌ５の配線と垂直配線により接続される。また、半導体記憶装置３では、第２の配線に属する第２のセルアレイの最下層配線が第１のセルアレイの第２の配線層Ｌ３、Ｌ５の配線と垂直配線により接続される。第１の配線に属する。垂直配線をこのように配置することで、半導体記憶装置３では、垂直配線が他の配線を跨ぐことなく形成できる。
【００５０】
また、図１１に示す半導体記憶装置３ａでは、第１のセルアレイの第２の配線層Ｌ３の配線が第２のセルアレイの第２の配線層Ｌ３、Ｌ５の配線と垂直配線により接続される。また、半導体記憶装置３ａでは、第２の配線に属する第２のセルアレイの最下層配線が第１のセルアレイの第２の配線層Ｌ５の配線と垂直配線により接続され、第２のセルアレイの最上層配線が第１のセルアレイの第２の配線層Ｌ３の配線と垂直配線により接続される。垂直配線をこのように配置することで、半導体記憶装置３ａでは、垂直配線が他の配線を跨ぐことなく形成できる。
【００５１】
また、図１２に示す半導体記憶装置３ｂでは、第１の配線に属する第１のセルアレイの最上層配線が第２のセルアレイの第２の配線層Ｌ５の配線と垂直配線により接続され、第１のセルアレイの第２の配線層Ｌ５の配線が第２のセルアレイの第２の配線層Ｌ３の配線と接続される。また、半導体記憶装置３ａでは、第２の配線に属する第２のセルアレイの最下層配線が第１のセルアレイの第２の配線層Ｌ５の配線と垂直配線により接続され、第２のセルアレイの第２の配線層Ｌ５の配線が第１のセルアレイの第２の配線層Ｌ３の配線と垂直配線により接続される。垂直配線をこのように配置することで、半導体記憶装置３ｂでは、垂直配線が他の配線を跨ぐことなく形成できる。
【００５２】
また、図１０〜図１２に示す例では、垂直配線の長さが、第１の配線と第２の配線とにおいて同一となる。このような配線を行うことで、第１の配線と第２の配線との長さを均一とし、配線間の負荷のばらつきを更に抑制することができる。また、図１０〜図１２に示す例のように、垂直配線が他の配線を跨がないように形成することで、垂直配線形成領域３１による回路面積のオーバーヘッドを最小限に留めることができる。
【００５３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５４】
１、１ａ、２、２ａ、３〜３ｂ    半導体記憶装置
１０    半導体基板
１１、１２、２０、２１    トランジスタ
３０、３１    垂直配線形成領域
【図１】
2012038971.tif 000003
【図２】
2012038971.tif 000004
【図３】
2012038971.tif 000005
【図４】
2012038971.tif 000006
【図５】
2012038971.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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