(57)【要約】  【課題】  画素毎に蓄積時間の異なる「画素並列」方式のＣＭＯＳセンサを使用する３ＣＭＯＳ撮像装置では、ローリングシャッター歪の受け方が、Ｂｃｈと他のＲｃｈ、Ｇｃｈでは異なるため、そのままでは画像合成が出来ない。  【解決手段】  画素毎に蓄積時間の異なる「画素並列」方式のＣＭＯＳセンサを使用する３ＣＭＯＳ撮像装置で、ギャップレス方式のプリズム構成により画像信号を得る撮像装置においては、鏡像を受けるＢチャンネルの読み出しを、他のＲ、Ｇチャンネルとは反対にする。【選択図】  図１Ａ
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【特許請求の範囲】
【請求項１】
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、レンズおよびプリズムにより結像される画像のうち、少なくとも一つの撮像素子に対する画像が鏡像となる構成のプリズムである撮像装置においては、鏡像を受けるチャンネルの読み出し方向を、他のチャンネルとは反対にすることを特徴とする撮像装置。
【請求項２】
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、画素並列処理方式のＣＭＯＳ撮像素子を使用することを特徴とする請求項１に記載の撮像装置。
【請求項３】
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、レンズおよびプリズムにより結像される画像のうち、少なくとも一つの撮像素子に対する画像が鏡像となる構成のプリズムである撮像装置においては、ローリングシャッターによる画像歪補正を、上記鏡像となる撮像素子により得られる画像と、他のチャンネルの撮像素子により得られる画像とは別に行うことを特徴とする撮像装置。
【請求項４】
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、画素並列処理方式のＣＭＯＳ撮像素子を使用することを特徴とする請求項３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に３板プリズムを使用する３板撮像装置であり、プリズムはギャップレス方式というＢｃｈが鏡像となるシステムに於いて、撮像素子にＣＭＯＳが使われた場合に関する発明である。
【背景技術】
【０００２】
最近のＣＭＯＳ撮像素子に関する特性改善、あるいは信号処理開発の進展により、ＣＭＯＳの撮像素子を使用したデジタルカメラ、デジタルビデオカメラは、ＣＣＤ撮像素子を使用したものに遜色ないレベルまで改善されている。一方、デジタルハイビジョン等の民生機器への浸透により、求められる特性も年々上がって来ている。そのなかで、ＣＭＯＳを３個使用した、３ＣＭＯＳビデオカメラ、デジタルカメラも民生で登場している。
【０００３】
図４Ｂ（ａ）はＣＭＯＳ撮像素子を３個使用した３ＣＭＯＳカメラを示している。図４Ｂ（ａ）はプリズムの構成を示す図であり、特に民生用にて簡単構成のため取り入れられているギャップレス方式について説明する。３１、３２、３３はそれぞれＧｃｈ、Ｂｃｈ、Ｒｃｈ用のプリズムで、Ｇ、Ｂ、ＲのＣＭＯＳセンサー、３４，３５，３６が図示の各面に貼り付けられている。図の左より入射された被写体像は矢印に示すように、プリズム３１とプリズム３２の境界にてＧ信号が反射され、プリズム３１の入射面で再度全反射され、ＧｃｈＣＭＯＳセンサー３４に導かれる。次にプリズム３２とプリズム３３の境界面でＢ信号が反射され、ＢｃｈＣＭＯＳセンサ３５に導かれる。最後に残ったＲ信号がＲｃｈＣＭＯＳセンサー３６に導かれる。３ｃｈの信号のうち、Ｂｃｈだけは上下反対の像が入射されるため、ＣＭＯＳセンサー３５を１８０度反転の位置で張り合わせられ、鏡像を光電変換した後の信号処理で左右反転させ、Ｇｃｈ，Ｒｃｈと合成された上で画像信号を出力する。
【０００４】
図４Ａはその信号処理のブロック図を示す。Ｒｃｈ、Ｂｃｈ、Ｇｃｈの各ＣＭＯＳセンサーの出力信号は、７、８、９のＡＦＥ（アナログフロントエンド）回路でベースバンドの画像信号となりＡＤ変換され、デジタル信号となる。各信号のうち、Ｂ信号は１Ｈラインメモリ１２により鏡像の信号が左右反転され、正規の信号に戻され、Ｇｃｈ、Ｒｃｈはそのラインメモリ分のディレイライン１０、１１でＢｃｈとの時間差が合わせられ合成される。歪補正回路１５でローリングシャッターによる歪補正をされた後、信号処理回路１６にて各処理をされた後、出力回路１７にて外部モニター等に出力される。駆動回路１８は３個のＣＭＯＳの駆動波形を生成しＣＭＯＳに供給する。ＣＰＵ１４は全体のシステムの制御を行う。
【０００５】
ＣＭＯＳの最新の動向によれば、各画素ごとにＡＤ変換器まで搭載する構成の素子が開発され民生機器用にも流用が予定されている。前記のような構成のものを「画素並列駆動」と呼び、現在主流の図４Ｂ（ｂ）に示すような「列並列駆動」構成のものとは駆動方法が異なる。画素並列駆動構成のＣＭＯＳの場合、列並列駆動構成では、蓄積時間が同一ラインでは同時であるために問題とならなかったローリングシャッターの歪に関して次のような不都合が発生する。
【０００６】
図５Ａは画素並列駆動ＣＭＯＳの構成図である。図５Ａにおいてｎ−２〜ｎ＋２の数値は画素の列アドレスを示し、ｍ−１〜ｍ＋２の数値は行アドレスを示している。今、ｍ行ｎ列の画素（以下画素（ｍ、ｎ）と表示）について着目する。画素並列処理方式のＣＭＯＳ撮像素子では、画素毎にフォトダイオードからＡＤ変換器までの回路を有している。画素（ｍ、ｎ）において蓄積電荷が電圧に変換され、かつＡＤ変換器によりデジタルデータとして画素から転送信号ラインへ出力される。フォトダイオードでの蓄積もＡＤ変換のタイミングと同時に行われ、画素毎にＡＤクロックタイミング分シフトするのが特徴となる。１／６０秒蓄積の場合、画素（ｍ、ｎ）は１／６０秒間蓄積されており、ＡＤコンバータでのクロックの入力タイミングに従ってＡＤ変換される。次の画素（ｍ、ｎ＋１）は次のＡＤクロックのタイミングで同時に電荷電圧変換されるので、蓄積期間は１／６０秒であるが、その電荷電圧変換タイミング、つまり蓄積時間は１クロック分シフトすることになる。同様に、画素（ｍ、ｎ＋２）、画素（ｍ、ｎ＋３）というように電荷電圧変換およびＡＤ変換の時間がシフトしながら、１ライン分の信号が読み出される。１ライン終了すると次のラインへと信号読み出しがシフトする。画素（ｍ＋１、ｎ−１）、画素（ｍ＋１、ｎ）、画素（ｍ＋１、ｎ＋１）というように次の１ライン分の信号が読み出される。ラインごとに信号読み出しがシフトしていき、すべてのラインが読み出されて一画面分の画像信号が読み出される。
【０００７】
上記のような撮像装置において、被写体が高速で移動した場合の各チャンネルの被写体の軌跡について説明する。図５Ｂ（ａ）において、撮像面に対し灰色で示す被写体が白矢印で示す方向に高速で移動する場合、チャンネルＧｃｈおよびＲｃｈについては図５Ｂ（ｂ）に示すように１ライン目では位置Ｇ１において先ず被写体信号が読み出される。信号読み出しが進み、３６０ライン目では位置Ｇ２において被写体信号が読み出される。７２０ライン目では位置Ｇ３において被写体信号が読み出され、１０８０ライン目では位置Ｇ４にて被写体信号が読み出される。次にチャンネルＢｃｈについて説明する。図５Ｂ（ｃ）に示すように１ライン目では被写体が移動している間に読み出しが進み、位置Ｂ１において先ず被写体信号が読み出される。信号読み出しが進み、３６０ライン目では位置Ｂ２において被写体信号が読み出される。７２０ライン目では位置Ｂ３において被写体信号が読み出され、１０８０ライン目では位置Ｂ４にて被写体信号が読み出される。それぞれ被写体の移動方向と読み出しの移動方向が、Ｇｃｈの場合は同じ方向であるのに対し、Ｂｃｈでは逆方向であるため、図５Ｂ（ｂ）、図５Ｂ（ｃ）に示すようなローリングシャッター歪が生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３０９８５８号公報
【非特許文献】
【０００９】
【非特許文献１】ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用                          米本和也著  ＣＱ出版社
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら上述の従来例では、画素毎に蓄積時間の異なる画素並列駆動方式のＣＭＯＳセンサを使用した場合は、ローリングシャッター歪の受け方が、鏡像となるＢｃｈと他のＲｃｈ、Ｇｃｈでは異なるため、そのままでは画像合成が出来ない場合がある。
【００１１】
本発明の目的は、画素並列駆動方式ＣＭＯＳを３個使用した３ＣＭＯＳ撮像装置において、ギャップレスプリズム方式により少なくとも一つの撮像素子が鏡像となる場合、ローリングシャッター歪の影響を受けないことが可能な撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、
請求項１の発明は、
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、レンズおよびプリズムにより結像される画像のうち、少なくとも一つの撮像素子に対する画像が鏡像となる構成のプリズムである撮像装置においては、鏡像を受けるチャンネルの読み出し方向を、他のチャンネルとは反対にすることを特徴とする撮像装置。
【００１３】
請求項２の発明は、
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、画素並列処理方式のＣＭＯＳ撮像素子を使用することを特徴とする請求項１に記載の撮像装置。
【００１４】
請求項３の発明は、
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、レンズおよびプリズムにより結像される画像のうち、少なくとも一つの撮像素子に対する画像が鏡像となる構成のプリズムである撮像装置においては、ローリングシャッターによる画像歪補正を、上記鏡像となる撮像素子により得られる画像と、他のチャンネルの撮像素子により得られる画像とは別に行うことを特徴とする撮像装置。
【００１５】
請求項４の発明は、
複数個のＣＭＯＳ撮像素子を使用する撮像装置であり、画素並列処理方式のＣＭＯＳ撮像素子を使用することを特徴とする請求項３に記載の撮像装置。
【発明の効果】
【００１６】
本発明によれば、ＣＭＯＳ撮像素子を３個使用した３ＣＭＯＳ撮像装置に於いて、ローリングシャッターの歪を受けないことが可能な撮像装置を提供することができる。
また、鏡像のＢｃｈを反転するためのラインメモリ等が不要になるという効果がある。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の第一の実施例をあらわすブロック図
【図１Ｂ】本発明の第一の実施例の駆動方法を示す説明図
【図２】本発明の第一の実施例をあらわす説明図
【図３Ａ】本発明の第二の実施例をあらわすブロック図
【図３Ｂ】本発明の第二の実施例をあらわす説明図
【図４Ａ】従来例をあらわすブロック図
【図４Ｂ】従来例および本発明のプリズム機構図と、従来例の駆動方法を示す説明図
【図５Ａ】従来例の駆動方法を示す説明図
【図５Ｂ】従来例をあらわす説明図
【発明を実施するための形態】
【００１８】
＜第１の実施形態＞
図１Ａ、図１Ｂはそれぞれ本発明の実施例を示すブロック図およびＣＭＯＳ撮像素子の駆動を示す説明図である。また従来例と同一の部分は同一の番号を付しており、その詳細説明は省略する。
【００１９】
図１Ａにおいて２０は１８と同様のＣＭＯＳの駆動パルスを供給する駆動回路であり、ＢｃｈのＣＭＯＳ専用の駆動を行う。ＣＭＯＳセンサー３４、３５、３６で使用するものは図１Ｂに示すような、画素並列処理方式である。図１Ｂにおいてｎ＋２〜ｎ―２の数値は画素の列アドレスを示し、ｍ−１〜ｍ＋２の数値は行アドレスを示している。今、ｍ行ｎ列の画素（以下画素（ｍ、ｎ）と表示）について着目する。ＲｃｈおよびＧｃｈは従来例どおりの駆動なので説明を省略し、Ｂｃｈの駆動について説明する。画素並列処理方式のＣＭＯＳ撮像素子では、画素毎にフォトダイオードからＡＤ変換器までの回路を有している。画素（ｍ、ｎ）において蓄積電荷が電圧に変換され、かつＡＤ変換器によりデジタルデータとして画素から信号転送ラインへ出力される。フォトダイオードでの蓄積はＡＤ変換のタイミングと同時に行われ、画素毎にＡＤクロックタイミング分シフトするのが特徴となる。１／６０秒蓄積の場合、画素（ｍ、ｎ）は１／６０秒間蓄積されており、ＡＤコンバータでのクロックの入力タイミングに従ってＡＤ変換される。次の画素（ｍ、ｎ＋１）は、図の中で左側の画素となり、次のＡＤクロックのタイミングで同時に電荷電圧変換されるので、変換タイミングは１クロック分シフトすることになる。同様に、画素（ｍ、ｎ＋２）、画素（ｍ、ｎ＋３）というように電荷電圧変換およびＡＤ変換の時間が画素とともにシフトしていく。画素は左側へと読み出しが進んでいき、１ライン分の信号が読み出される。１ライン終了すると次のラインへと信号読み出しがシフトするのは従来例の場合と同様である。画素（ｍ＋１、ｎ−１）、画素（ｍ＋１、ｎ）、画素（ｍ＋１、ｎ＋１）というように次の１ライン分の信号が読み出される。ラインごとに信号読み出しがシフトしていき、すべてのラインが読み出されて一画面分の画像信号が読み出される。
【００２０】
図２の（ａ）、（ｂ）、（ｃ）は上記読み出し動作でのローリングシャッター歪を説明する図である。
【００２１】
被写体が高速で移動した場合の各チャンネルの被写体の軌跡について説明する。図２（ａ）において、撮像面に対し灰色で示す被写体が白矢印で示す方向に高速で移動する場合、チャンネルＧｃｈおよびＲｃｈについては図２（ｂ）に示すように１ライン目では位置Ｇ１において被写体信号が読み出される。信号読み出しが進み、３６０ライン目では位置Ｇ２において被写体信号が読み出される。７２０ライン目では位置Ｇ３において被写体信号が読み出され、１０８０ライン目では位置Ｇ４にて被写体信号が読み出され、ＧｃｈとＲｃｈの撮像信号は図１Ｄのようなローリングシャッター歪となる。次にチャンネルＢｃｈについて説明する。図２（ｃ）に示すように１ライン目では位置読み出し開始はＧｃｈＲｃｈとは対称の右側であり、位置Ｂ１において先ず被写体信号が読み出される。信号読み出しが進み、３６０ライン目では位置Ｂ２において被写体信号が読み出される。７２０ライン目では位置Ｂ３において被写体信号が読み出され、１０８０ライン目では位置Ｂ４にて被写体信号が読み出される。被写体は右側から移動開始するが、読み出しも右側から開始されるので、得られる被写体信号は他のＲｃｈ、Ｇｃｈと同じとなり、ローリングシャッター歪も同じ形となり、ＧｃｈおよびＲｃｈと合成可能となる。Ｒｃｈ、Ｇｃｈ、Ｂｃｈの各信号を合成後、歪補正をかけることで正規の信号が得られ、信号処理回路１６を経て出力回路１７より出力される。
【００２２】
＜第２の実施形態＞
図３Ａ、図３Ｂはそれぞれ本発明の第２の実施例を示すブロック図およびローリングシャッター歪補正の説明図である。また従来例および第一の実施例と同一の部分は同一の番号を付しており、その詳細説明は省略する。
【００２３】
図３Ａのプリズムブロック３で使用されるＣＭＯＳセンサーは実施例１と同様に画素並列駆動のものであるが、第２の実施例では読み出しはＲｃｈ，Ｇｃｈ，Ｂｃｈともに同じ方向であるとする。１３−１、１３−２は画像の合成回路、１５−１、１５−２はローリングシャッター歪補正回路、１９は画像の反転回路である。
【００２４】
４，５，６の前段処理回路を経たＲｃｈ，Ｇｃｈ，Ｂｃｈのそれぞれの信号のうち、ＲｃｈとＧｃｈの信号は１３−１の合成回路で合成される。一方Ｂｃｈ信号は先ず１５−２のローリングシャッター歪補正回路でその歪が補正される。補正回路の詳細は図３Ｂに示すように、動き検出部、動き部分補正部、合成部から成る。動き検出部にてフレーム間での動きを検出し、その部分を抜き出す。抜き出された被写体の動き部分はフレーム間での動きに応じて補正され、補正後の画像が元の画像と合成され、動き部分のみが補正されたＢｃｈの画像が得られる。１３−１で合成されたＧｃｈ、Ｒｃｈの合成信号は、１５−１のローリングシャッター歪補正回路にて、Ｂｃｈの場合と同様に歪が補正される。補正されたＧｃｈ、Ｒｃｈの合成信号と、１９の反転回路で左右反転されたＢｃｈ信号は合成回路１３−２で合成され、１６の信号処理回路へ導かれる。出力回路１７にてバッファリングされた画像信号はモニターなどへ出力される。
【００２５】
以上、本発明をその好適な実施形態に基づいて詳述してきたが、本発明はこれら特定の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。上述の実施形態の一部を適宜組み合わせてもよい。
【符号の説明】
【００２６】
１‥‥レンズ
２‥‥絞り
３‥‥プリズムブロック
４‥‥前段処理回路
５‥‥前段信理回路
６‥‥前段処理回路
７‥‥ＡＦＥ
８‥‥ＡＦＥ
９‥‥ＡＦＥ
１０‥‥ディレイライン
１１‥‥ディレイライン
１２‥‥ラインメモリ
１３−１‥‥画像合成回路
１３−２‥‥画像合成回路
１４‥‥ＣＰＵ
１５−１‥‥歪補正回路
１５−２‥‥歪補正回路
１６‥‥信号処理回路
１７‥‥出力回路
１８‥‥駆動回路
１９‥‥反転回路
２０‥‥駆動回路
３１‥‥Ｇｃｈプリズム
３２‥‥Ｂｃｈプリズム
３３‥‥Ｒｃｈプリズム
３４‥‥ＧｃｈＣＭＯＳセンサー
３５‥‥ＢｃｈＣＭＯＳセンサー
３６‥‥ＲｃｈＣＭＯＳセンサー
【図１Ａ】
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【図１Ｂ】
2012095213.tif 000004
【図２】
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【図３Ａ】
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【図３Ｂ】
2012095213.tif 000007
【図４Ａ】
2012095213.tif 000008
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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