(57)【要約】【課題】信号線の上面に微小な凹凸が形成されても、伝送線路の伝送特性が劣化することを抑制できるようにする。【解決手段】信号線５２２は、多層配線層４００及び再配線層５００の第ａ層（ａ≧２）に形成されている。プレーン配線４４４は多層配線層４００及び再配線層５００の第ｂ層（ｂ＜ａ）に形成されており、平面視で信号線５２２と重なっている。２つのコプレーナ配線５２４は多層配線層４００及び再配線層５００の第ｃ層（ｂ≦ｃ≦ａ）に形成されており、平面視で信号線５２２と平行に延伸しており、かつ信号線５２２を挟んでいる。信号線５２２からプレーン配線４４４までの距離ｈは、信号線５２２からコプレーナ配線５２４までの距離ｗより短い。信号線５２２の上方のうち、信号線５２２からｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない。【選択図】図１
2012039073.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたトランジスタと、
前記基板及びトランジスタ上に形成され、３層以上重ねられた複数の配線層と、
前記複数の配線層の第ａ層（ａ≧２）に形成された第１信号線と、
前記複数の配線層の第ｂ層（ｂ＜ａ）に形成され、平面視で前記第１信号線と重なっているプレーン配線と、
前記複数の配線層の第ｃ層（ｂ≦ｃ≦ａ）に形成されており、平面視で前記第１信号線と平行に延伸しており、かつ前記第１信号線を挟んでいる２つのコプレーナ配線と、
を備え、
前記第１信号線から前記プレーン配線までの距離ｈは、前記第１信号線から前記コプレーナ配線までの距離ｗより短く、
前記第１信号線の上方のうち、前記第１信号線から前記距離ｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第ａ層は、前記複数の配線層の最上層の配線層である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第ａ層は再配線層である半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記第ａ層に位置する配線はダマシン法により形成されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記プレーン配線及び前記コプレーナ配線は、それぞれ固定電位端子に接続されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記プレーン配線及び前記コプレーナ配線が電気的に接続されている半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
ｃ＝ａである半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１信号線は、幅が高さより大きい半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
前記距離ｗは２μｍ以上８μｍ以下である半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
平面視において、前記トランジスタは前記プレーン配線に重なっている半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記コプレーナ配線は、いずれかの前記配線層に形成された接続部材を介して前記プレーン配線に接続している半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記接続部材は、コプレーナ配線の幅方向で見たときに複数形成されている半導体装置。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体装置において、
前記プレーン配線は、互いに異なる配線層に平面視で互いに重なるように複数形成されており、
前記複数のプレーン配線は、ビアを介して互いに接続している半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記複数のプレーン配線はメッシュ状に形成されており、かつ上下に隣り合う層の間では、平面視で互いに部分的に重なっており、
平面視において前記ビアは、上下に隣り合う前記プレーン配線が互いに重なっている部分に配置されている半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層を用いて構成された伝送線路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の処理速度の高速化に伴い、半導体装置の内部を流れる信号の周波数も高くなってきている。高い周波数で信号を伝送するときには伝送線路を用いる必要がある。
【０００３】
例えば特許文献１には、例えば配線基板において、信号が伝送する信号線を挟むように上下に２つの導体層を配置し、さらに信号線の側方をシールドパターン及び導電性ピラーを用いて囲むことが記載されている。
【０００４】
また特許文献２には、積層型のデバイスにおいて、下側基板の上面と上側基板の底面それぞれに溝を形成し、これら溝を対向配置させることにより空間を形成し、この空間内に信号線を延在させることが記載されている。
【０００５】
また特許文献３には、マイクロストリップ構造の伝送線路において信号線のうち接地導体に対向する面に凹凸を形成することにより、導体幅を大きくすることなく、導体損を減らすことができる、と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第９８／４７３３１号パンフレット
【特許文献２】特開２００８−３１１４８２号公報
【特許文献３】特開平１０−３２６７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体チップに伝送線路を組み込む場合、伝送線路は半導体チップ内の配線を用いて形成される。半導体チップの配線はダマシン法により形成される場合が多い。また半導体チップの再配線層はめっき法により形成される場合が多い。本発明者が検討した結果、ダマシン法及びめっき法のいずれの場合においても、配線の上面に微小な凹凸が形成されてしまい、これにより伝送線路の伝送特性が劣化することが判明した。半導体チップに伝送線路を組み込むためには、この伝送特性の劣化を抑制する必要がある。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、
前記基板に形成されたトランジスタと、
前記基板及びトランジスタ上に形成され、３層以上重ねられた複数の配線層と、
前記複数の配線層の第ａ層（ａ≧２）に形成された第１信号線と、
前記複数の配線層の第ｂ層（ｂ＜ａ）に形成され、平面視で前記第１信号線と重なっているプレーン配線と、
前記複数の配線層の第ｃ層（ｂ≦ｃ≦ａ）に形成されており、平面視で前記第１信号線と平行に延伸しており、かつ前記第１信号線を挟んでいる２つのコプレーナ配線と、
を備え、
前記第１信号線から前記プレーン配線までの距離ｈは、前記第１信号線から前記コプレーナ配線までの距離ｗより短く、
前記第１信号線の上方のうち、前記第１信号線から前記距離ｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない半導体装置が提供される。
【０００９】
本発明によれば、第１信号線からプレーン配線までの距離ｈは、第１信号線からコプレーナ配線までの距離ｗより短い。また第１信号線の上方のうち、第１信号線から距離ｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない。このため第１信号線は、上面よりも側面及び底面が信号の伝播に寄与するようになる。従って、第１信号線の上面に微小な凹凸が形成されても、伝送線路の伝送特性が劣化することを抑制できる。
【発明の効果】
【００１０】
本発明によれば、第１信号線の上面に微小な凹凸が形成されても、伝送線路の伝送特性が劣化することを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図３】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図４】図３の変形例に係る半導体装置の構成を示す断面図である。
【図５】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図６】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図７】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図８】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図９】第８の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】第９の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】第１０の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第１１の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】プレーン配線の構成を示す平面図である。
【図１４】図１の平面図である。
【図１５】信号線を用いた回路の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。図１４は、図１に示した半導体装置の平面図の一例である。この半導体装置は、基板１００、第１トランジスタ１２１、第２トランジスタ１４１、多層配線層４００、再配線層５００、信号線５２２（第１信号線）、プレーン配線４４４、及び２つのコプレーナ配線５２４を備えている。多層配線層４００及び再配線層５００は合計で３層以上の配線層を有している。信号線５２２は、多層配線層４００及び再配線層５００の第ａ層（ａ≧２）に形成されている。プレーン配線４４４は信号線５２２のリターンパスとなる配線であり、多層配線層４００及び再配線層５００の第ｂ層（ｂ＜ａ）に形成されており、平面視で信号線５２２と重なっている。２つのコプレーナ配線５２４は信号線５２２のリターンパスとなる配線であり、多層配線層４００及び再配線層５００の第ｃ層（ｂ≦ｃ≦ａ）に形成されている。図１４に示すように、コプレーナ配線５２４は、平面視で信号線５２２と平行に延伸しており、かつ信号線５２２を挟んでいる。そして図１に示すように、信号線５２２からプレーン配線４４４までの距離ｈは、信号線５２２からコプレーナ配線５２４までの距離ｗより短い。ここで距離ｗは、例えば２μｍ以上８μｍ以下である。また信号線５２２の上方のうち、信号線５２２からｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない。そして信号線５２２、プレーン配線４４４、及び２つのコプレーナ配線５２４により、伝送線路２００が形成されている。伝送線路２００は、例えば半導体装置内の電子素子間を接続するために用いられている。なお、図１では、コプレーナ配線５２４が平面視において信号線５２２と平行に延伸している例を説明した。ただし、信号線５２２の特性インピーダンスが多少変動しても構わない場合、コプレーナ配線５２４は、必ずしも信号線５２２と平行ではなくても良い。例えば、コプレーナ配線５２４は、信号線５２２から所定の距離（例えば距離ｈ）以上離れているのでも構わない。
【００１４】
本図に示す例では、信号線５２２及びコプレーナ配線５２４は最上層の配線層すなわち再配線層５００に形成されている。すなわち信号線５２２とコプレーナ配線５２４は、互いに同一の層に形成されている（ｃ＝ａ）。そして信号線５２２の上方には、電源線、グランド線、及び他の信号線のいずれも位置していない。また信号線５２２は、幅が高さより大きい。
【００１５】
再配線層５００の上層５２０には、電源配線Ｖｃｃ及びグラウンド配線ＧＮＤが設けられている。そして図１４に示すように、コプレーナ配線５２４及び信号線５２２からなる伝送線路の少なくとも一部は、電源配線Ｖｃｃ及びグラウンド配線ＧＮＤに平行に延伸している。ただし、上記した伝送線路は、電源配線Ｖｃｃ及びグラウンド配線ＧＮＤとは平行に延伸している必要はない。
【００１６】
またプレーン配線４４４は、多層配線層４００の最上層の配線層４４０に形成されている。プレーン配線４４４は、平面視において信号線５２２及びコプレーナ配線５２４が形成されている領域のほぼ全域にシート状に形成されている。配線層４４０には電極パッド４４１が形成されている。このように、信号線５２２とコプレーナ配線５２４とプレーン配線４４４とからマイクロストリップラインが形成される。プレーン配線４４４は通常グランドプレーンと呼ばれるが、固定電位に固定されていれば良く、グランドに必ずしも接続される必要がないため、本実施形態ではプレーン配線と定義している。また、コプレーナ配線５２４は、マイクロストリップラインにおいて、通常コプレーナウエブガイドと呼ばれる伝送線路のことを指す。プレーン配線４４４とコプレーナ配線５２４とは固定電位に接続されているか、両者が電気的に接続されていることが好ましい。例えば、コプレーナ配線５２４とプレーン配線４４４とはそれぞれ図１に図示していない固定電位端子に接続されていてもよい。
【００１７】
多層配線層４００は、少なくとも一部が銅配線でありダマシン法により形成されている。多層配線層４００において、配線層と配線層の間に位置している絶縁膜である層間絶縁膜の厚さは、例えば０．１μｍ以上１０μｍ以下であり、配線層を形成している絶縁膜である配線層絶縁膜の厚さは例えば０．１μｍ以上１０μｍ以下である。また配線層絶縁膜及び層間絶縁膜の少なくとも一方の少なくとも一部は、酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁膜により形成されても良い。
【００１８】
再配線層５００は、多層配線層４００を保護するパッシベーション膜の上に形成されている。再配線層５００は、下層５１０の上に上層５２０を積層した構成を有している。再配線層５００の各層は、例えばポリイミド樹脂層により形成されている。下層５１０にはビア５１４（接続部材）が埋め込まれており、上層５２０には信号線５２２及びコプレーナ配線５２４が埋め込まれている。ビア５１４は、コプレーナ配線５２４とプレーン配線４４４を接続している。なお本実施形態においてビア５１４は、平面視において点状であってもよいし、コプレーナ配線５２４と平行に延伸する溝形状を有していもよい。
【００１９】
コプレーナ配線５２４、ビア５１４、及びプレーン配線４４４は、いずれもグランド電位が印加されている。このためコプレーナ配線５２４、ビア５１４及びプレーン配線４４４により、信号線５２２のグランドシールドが形成される。なおコプレーナ配線５２４、ビア５１４及びプレーン配線４４４には電源電位が与えられていてもよい。
【００２０】
基板１００は例えばシリコン基板である。そして第１トランジスタ１２１及び第２トランジスタ１４１は、ロジック回路の一部であり、ＣＭＯＳトランジスタを構成している。詳細には、第１トランジスタ１２１は第１導電型であり、第２導電型のウェル１２０に形成されている。第１トランジスタ１２１は、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２トランジスタ１４１は第２導電型であり、第１導電型のウェル１４０に形成されている。第２トランジスタ１４１は、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜（図示せず）が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。
【００２１】
ウェル１２０には第２導電型の不純物領域１２２が形成されており、ウェル１４０には第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位を与える配線が接続されており、不純物領域１４２には第２導電型の第２トランジスタ１４１の基準電位を与える配線が接続されている。
【００２２】
図１５は、信号線５２２を使用した回路の一例を示す。以下に説明する信号線５２２ａ，５２２ｂ，５２２ｃ，５２２ｄは、いずれも信号線５２２の一例であり、コプレーナ配線５２４を伴っている。本図に示す回路は、入力信号を増幅する増幅回路であり、信号増幅用のトランジスタ６００を有している。入力端子は、コンデンサ６０２を介してトランジスタ６００のゲート電極に接続しており、出力端子は、コンデンサ６０４を介してトランジスタ６００のドレインに接続している。コンデンサ６０２とトランジスタ６００のゲート電極は、信号線５２２ａを介して互いに接続されている。またコンデンサ６０４とトランジスタ６００のドレインは、信号線５２２ｂを介して互いに接続されている。
【００２３】
信号線５２２ａには、抵抗６０６及び信号線５２２ｃを介して、ゲート電圧Ｖｇが印加されている。また、信号線５２２ｂには、信号線５２２ｄを介してドレイン電圧Ｖｄが印加されている。信号線５２２ｃのうち信号線５２２ａとは反対側の端部は、コンデンサ６０８を介して接地されている。また、信号線５２２ｄのうち信号線５２２ｂとは反対側の端部は、コンデンサ６１０を介して接地されている。
【００２４】
次に、本実施形態の作用及び効果について説明する。信号線５２２は再配線層５００に形成されている。再配線層５００の配線はめっき法により形成される。再配線層５００の配線を形成する工程には、配線を形成した後、不要なシード膜をエッチングにより除去する工程がある。この工程において配線の上面が荒れ、微小な凹凸が形成されてしまう。
【００２５】
これに対して本実施形態によれば、信号線５２２とプレーン配線４４４は、マイクロストリップ線路を構成しており、信号線５２２とコプレーナ配線５２４は、コプレナ線路を構成している。信号線５２２を伝播する信号は、プレーン配線４４４をリターンパスとした場合、主に信号線５２２の裏面を伝播し、コプレーナ配線５２４をリターンパスとした場合、主に信号線５２２の側面を伝播する。ここで上記したように、信号線５２２からプレーン配線４４４までの距離ｈは、信号線５２２からコプレーナ配線５２４までの距離ｗより短いため、伝送線路２００ではマイクロストリップ線路が支配的になる。また上記したように、信号線５２２の上方のうち、信号線５２２からｗと同じ高さの範囲内には、電源線、グランド線、及び他の信号線が位置していない。このため、信号線５２２を伝播する信号のうち信号線５２２の表面を伝播する信号の割合は低くなる。従って、信号線５２２の表面に微小な凹凸が形成されても、伝送線路の伝送特性が劣化することを抑制できる。特に、信号線５２２を流れる高周波信号は表皮効果により、信号は信号線５２２の表層を選択的に流れる。そのため、信号線５２２の上表面に微小な凹凸が形成されると、その高周波信号の伝送特性が著しく劣化してしまう。本実施形態では、コプレーナ配線５２４とプレーン配線４４４とが固定電位に接続されているため、コプレーナ配線５２４とプレーン配線４４４とに対向する、信号線５２２の表面に信号が選択的に流れるため、信号線５２２の上表面を流れる信号が相対的に少なくなり、信号線５２２を流れる伝送特性を効果的に改善することができる。
【００２６】
また伝送線路２００の下面側のグランドシールドを、基板１００ではなくプレーン配線４４４で形成している。このため、リターンパスとしてのプレーン配線４４４から高周波信号がもれることが抑制される。従って、伝送線路２００の信号伝達効率を高くすることができる。
【００２７】
また、コプレーナ配線５２４はビア５１４を介してプレーン配線４４４と接続しているため、これらの間の電気的な接続が最短になる。従って、信号の周波数が高い場合でも、プレーン配線４４４とコプレーナ配線５２４をひとつのグランドシールド（リターンパス）として機能させることができる。
【００２８】
また信号線５２２からプレーン配線４４４までの距離ｈや、信号線５２２からコプレーナ配線５２４までの距離ｗなどを調節することにより、伝送線路２００のインピーダンスが所望の値（例えば５０Ωまたは７５Ω）となるように伝送線路２００を設計することができる。
【００２９】
図２は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
【００３０】
まず、プレーン配線４４４の代わりにプレーン配線４３４を設けている。プレーン配線４３４は、多層配線層４００のうち上から２層目の配線層４３０に形成されている。そしてプレーン配線４３４は、ビア３４２、導体パターン４４２、及びビア５１４を介してコプレーナ配線５２４に接続している。
【００３１】
ビア３４２は、配線層４３０と配線層４４０の間に位置する層間絶縁膜３４０に埋め込まれており、導体パターン４４２は配線層４４０に形成されている。ビア３４２、導体パターン４４２、及びビア５１４は、点状に形成されていても良いし、コプレーナ配線５２４と平行に延伸する形状を有していてもよい。なお本実施形態においても、信号線５２２からプレーン配線４３４までの距離ｈは、信号線５２２からコプレーナ配線５２４までの距離ｗより短い。
【００３２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３３】
図３は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、多層配線層４００のみで伝送線路２００が構成されている点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。
【００３４】
詳細には、信号線４４７及び２つのコプレーナ配線４４８は、多層配線層４００の最上層の配線層４４０、すなわち電極パッド４４１と同一層に形成されている。信号線４４７及び２つのコプレーナ配線４４８はダマシン法により形成されている。またプレーン配線４３４は、配線層４４０の一つ下の配線層４３０に形成されている。２つのコプレーナ配線４４８は、いずれもビア３４４を用いてプレーン配線４３４に接続されている。ビア３４４は、配線層４４０と配線層４３０の間に位置している層間絶縁膜３４０に埋め込まれている。
【００３５】
なお図４に示すように、伝送線路２００は多層配線層４００の最上層以外の配線層を用いて形成されても良い。図４に示す例では、信号線４３５及び２つのコプレーナ配線４３６は、多層配線層４００の最上層以外の配線層４３０に形成されている。またプレーン配線４２４は、配線層４３０の一つ下の配線層４２０に形成されている。２つのコプレーナ配線４３６は、いずれもビア３３２を用いてプレーン配線４２４に接続されている。ビア３３２は、配線層４３０と配線層４２０の間に位置している層間絶縁膜３３０に埋め込まれている。
【００３６】
次に、本実施形態の作用及び効果について説明する。本実施形態において信号線４４７，４３５はダマシン法により形成されている。このため信号線４４７，４３５の上面は、ダマシン法におけるＣＭＰ工程により、微小な凹凸が形成されてしまう。これに対して本実施形態では、信号線４３５からプレーン配線４２４までの距離ｈは、信号線４３５からコプレーナ配線４３６までの距離ｗより短い。このため、本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００３７】
図５は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、プレーン配線４３４の変わりにプレーン配線４２４を用いている点を除いて、図３に示した半導体装置と同様の構成である。
【００３８】
詳細には、プレーン配線４２４は、信号線４４７が形成されている配線層４４０より２つ下の配線層４２０に形成されている。２つのコプレーナ配線４４８は、いずれもビア３４４、導体パターン４３２、及びビア３３２を用いてプレーン配線４２４に接続されている。ビア３４４は、配線層４４０と配線層４３０の間に位置している層間絶縁膜３４０に埋め込まれている。導体パターン４３２は配線層４３０に形成されている。ビア３３２は、配線層４３０と配線層４２０の間に位置している層間絶縁膜３３０に埋め込まれている。
【００３９】
なお、ｈ＜ｗが満たされる範囲内では、信号線が形成されている配線層とプレーン配線が形成されている配線層の間にさらに多くの配線層が形成されていても良い。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４１】
図６は、第５の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、コプレーナ配線が再配線層５００ではなく多層配線層４００の最上層の配線層４４０に形成されている点を除いて、第２の実施形態に係る半導体装置と同様の構成である。
【００４２】
詳細には、図６に示す半導体装置は、配線層４４０にコプレーナ配線４４３を有している。すなわち本実施形態では、コプレーナ配線４４３は信号線５２２より下の配線層に形成されている。またコプレーナ配線４４３は、プレーン配線４３４にビア３４２を介して接続している。プレーン配線４３４は、配線層４４０の一つ下の配線層４３０に形成されている。本実施形態においても、信号線５２２からプレーン配線４３４までの距離ｈは、信号線５２２からコプレーナ配線４４３までの距離ｗより短い。
【００４３】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。
【００４４】
図７は、第６の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、コプレーナ配線５２４の幅方向でみたときに、一つのコプレーナ配線５２４につきビア５１４が複数形成されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本図に示す例ではビア５１４はコプレーナ配線５２４の幅方向でみたときに２本ずつ形成されているが、３本以上形成されていても良い。
【００４５】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、ビア５１４をコプレーナ配線５２４の幅方向でみたときに複数形成しているため、プレーン配線４４４とコプレーナ配線５２４の間の抵抗を低くすることができる。このため、伝送線路２００の信号伝達効率がさらに高くなる。
【００４６】
図８は、第７の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、コプレーナ配線４４８の幅方向でみたときに、一つのコプレーナ配線４４８につきビア３４４が複数形成されている点を除いて、第３の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。
【００４７】
図９は、第８の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、平面視において第１トランジスタ１２１及び第２トランジスタ１４１の少なくとも一方が伝送線路２００のプレーン配線４４４と重なっている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００４８】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、伝送線路２００の下方に第１トランジスタ１２１及び第２トランジスタ１４１の少なくとも一方が設けられている。このため、伝送線路２００と第１トランジスタ１２１及び第２トランジスタ１４１とを別々の領域に形成する場合と比較して、半導体装置を小型化することができる。また信号線５２２と第１トランジスタ１２１及び第２トランジスタ１４１の間にはプレーン配線４４４が形成されているため、信号線５２２を伝播する信号が第１トランジスタ１２１及び第２トランジスタ１４１の動作に影響を与えることを抑制できる。この効果は、本図に示す例のように信号線５２２をプレーン配線４４４、コプレーナ配線５２４、及びビア５１４によって囲まれている場合に、特に顕著になる。
【００４９】
図１０は、第９の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、平面視において第１トランジスタ１２１及び第２トランジスタ１４１の少なくとも一方が伝送線路２００のプレーン配線４３４と重なっている点を除いて、第３の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第８の実施形態と同様の効果を得ることができる。
【００５０】
図１１は、第１０の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態にかかる半導体装置と同様の構成である。
【００５１】
まずこの半導体装置はビア５１４を有していない。そしてコプレーナ配線５２４は、グラウンドまたは電源のうちプレーン配線４４４と同一のものと接続していても良いし、異なるものと接続していても良い。
【００５２】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、コプレーナ配線５２４は、グラウンドまたは電源のうちプレーン配線４４４とは異なるものと接続していてもよいため、配線の引き回しの自由度が向上する。
【００５３】
図１２は、第１１の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態と同様の構成である。
【００５４】
まず、プレーン配線４４４が形成されている配線層４４０より一つ下の配線層４３０には、プレーン配線４３４が形成されている。すなわち本実施形態では、複数のプレーン配線４４４，４３４が、互いに異なる配線層に平面視で互いに重なるように形成されている。そして複数のプレーン配線４４４，４３４は、複数のビア３４５を介して互いに接続している。
【００５５】
図１３（ａ）は、プレーン配線４４４の構成を示す平面図であり、図１３（ｂ）はプレーン配線４３４の構成を示す平面図である。これらの図に示すように、プレーン配線４４４，４３４はメッシュ状に形成されており、かつ平面視で互いに部分的に重なっている。特に本図に示す例では、平面視においてプレーン配線４３４は、プレーン配線４４４の隙間を埋めるようにメッシュが形成されている。そして平面視においてビア３４５は、プレーン配線４４４，４３４が互いに重なっている部分に配置されている。
【００５６】
詳細には、プレーン配線４４４，４３４は、マトリクス状に配置された略正方形の開口を有しており、この開口が設けられることによりメッシュ状になっている。そしてプレーン配線４３４に設けられている開口は、プレーン配線４４４に設けられている開口と互い違いになっている。このためプレーン配線４４４，４３４を互いに重ねた場合、平面視においてプレーン配線４４４，４３４には隙間がない。
【００５７】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。またプレーン配線４４４，４３４の平面形状を変えることができるため、伝送線路２００のインピーダンスの調整幅が広くなる。
【００５８】
なお本実施形態において、プレーン配線４４４，４３４はメッシュ状ではなくシート状であっても良い。
【００５９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００６０】
１００ 基板
１２０ ウェル
１２１ 第１トランジスタ
１２２ 不純物領域
１２４ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第２トランジスタ
１４２ 不純物領域
１４４ 不純物領域
１４６ ゲート電極
２００ 伝送線路
３３０ 層間絶縁膜
３３２ ビア
３４０ 層間絶縁膜
３４２ ビア
３４４ ビア
３４５ ビア
４００ 多層配線層
４２０ 配線層
４２４ プレーン配線
４３０ 配線層
４３２ 導体パターン
４３４ プレーン配線
４３５ 信号線
４３６ コプレーナ配線
４４０ 配線層
４４１ 電極パッド
４４２ 導体パターン
４４３ コプレーナ配線
４４４ プレーン配線
４４７ 信号線
４４８ コプレーナ配線
５００ 再配線層
５１０ 下層
５１４ ビア
５２０ 上層
５２２ 信号線
５２２ａ 信号線
５２２ｂ 信号線
５２２ｃ 信号線
５２２ｄ 信号線
５２４ コプレーナ配線
６００ トランジスタ
６０２ コンデンサ
６０４ コンデンサ
６０６ 抵抗
６０８ コンデンサ
６１０ コンデンサ
【図１】
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【図２】
2012039073.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2012039073.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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