(57)【要約】【課題】低消費電力であり、信頼性の高いメモリ素子を提供する。【解決手段】半導体層１４と可動イオンを含む固体電解質層１６との間に非晶質半導体層１３を有する。半導体層１４と非晶質半導体層１３との伝導型が異なる。セットあるいはリセット電圧の印加により、可動イオンが固体電解質層１６と非晶質半導体層１３との間で移動し、非晶質半導体層１３の伝導型が変化することにより、データの書き込み・消去が行われる。伝導型と共に電気抵抗も変化するため、高い抵抗分離特性が得られる。この非晶質半導体層１３の変化は第二種相転移であり、潜熱の放出・吸収、非晶質半導体層の融点を超える温度上昇および体積変化を伴わず、消費電力が低く、高い信頼性を示す。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極および第２電極と、
前記第１電極側に設けられた第１伝導型の半導体層と、
可動イオンを含み、前記第２電極側に設けられた固体電解質層と、
前記半導体層と前記固体電解質層との間で前記固体電解質層に接して設けられ、前記第
１電極および第２電極への電圧印加時に第１伝導型に可逆的に変化する第２伝導型の非晶質半導体層と
を備えたメモリ素子。
【請求項２】
前記第１電極および第２電極への電圧印加時に前記固体電解質層と前記非晶質半導体層との間で可動イオンが移動することにより前記非晶質半導体層の伝導型が変化する
請求項１に記載のメモリ素子。
【請求項３】
前記非晶質半導体層におけるトラップ濃度が、ドナー濃度またはアクセプタ濃度以上で
ある
請求項１または２に記載のメモリ素子。
【請求項４】
前記非晶質半導体層と前記半導体層との間に、厚みが２ｎｍ以上の真性半導体層を有する
請求項１乃至３のうちのいずれか１項に記載のメモリ素子。
【請求項５】
前記固体電解質層に含まれる可動イオンの可動温度が３００Ｋ以上であり、
３００Ｋでの前記固体電解質層における可動イオンの濃度が前記非晶質半導体層のトラ
ップ濃度以下である
請求項１乃至４のうちのいずれか１項に記載のメモリ素子。
【請求項６】
前記半導体層における不純物原子の濃度は前記非晶質半導体層のトラップ濃度以下である
請求項１乃至５のうちのいずれか１項に記載のメモリ素子。
【請求項７】
前記第１電極と前記半導体層との間、前記第２電極と前記固体電解質層との間の少なくとも一方に熱バリア層を有する
請求項１乃至６のうちのいずれか１項に記載のメモリ素子。
【請求項８】
前記非晶質半導体層がカルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）またはその合金を含む
請求項１乃至７のうちのいずれか１項に記載のメモリ素子。
【請求項９】
前記非晶質半導体層がＧｅＸ Ｔｅ１００−Ｘ （１０≦Ｘ≦６０）  からなる
請求項８記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非晶質半導体層の伝導型の変化により情報の書き込みあるいは消去を行うメ
モリ素子に関する。
【背景技術】
【０００２】
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要請されている。半導体フラッシュメモリやＦｅＲＡＭ（Ferroelectric Random Access Memory）などの不揮発性メモリは、更なる高性能化に向けて、活発な研究開発が行われている。
【０００３】
近年、不揮発性メモリの中でも有力視されているものの一つが相変化メモリである（例えば非特許文献１）。相変化メモリは一方の電極が選択ダイオードまたは選択トランジスタに接続された二つの電極間にカルコゲナイド半導体層を有し、カルコゲナイド半導体層の一部は一方の電極と接している。電極との界面でカルコゲナイド半導体層は、ジュール熱発生により電気抵抗の低い結晶状態から電気抵抗の高い非晶質（アモルファス）状態へ、または非晶質状態から結晶状態へと変化する。結晶状態を“１”、非晶質状態を“０”とすると、この抵抗状態の変化を読み取ることにより、“１”と“０”の判別を行うことができる。“１”と“０”のそれぞれの状態に対応する抵抗値ヒストグラムが抵抗分離特性であり、メモリ性能を図る重要な特性となっている。
【０００４】
相変化メモリで用いられる非晶質カルコゲナイドは、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含むガラスであり、Ｇｅ2Ｓｂ2Ｔｅ5等がその代表である。ガラスと非晶質はほぼ同義であり、両者とも固体でありながら、液体のように結晶構造の遠距離秩序が存在しない。ガラス転移点が明確に存在しない場合をここでは非晶質と定義する。
【０００５】
このカルコゲナイド半導体層における非晶質状態と結晶状態との間の相転移は、必ず潜熱の出入りを伴うため、所謂第一種相転移に分類される。ここで定義する第一種相転移はギブス自由エネルギーＧの一階微分（下記数式（１））が不連続になる場合をいい、この時、体積あるいはエンタルピーの不連続が生じる。なお、数式（１）においてｐは系の圧力、Ｔは系の絶対温度を表す。第一種相転移に要する潜熱はエンタルピーの不連続に等しく、系の圧力一定または温度一定のまま、吸熱反応や発熱反応が起こる。
【数１】
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【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】MRS Bulletin November ８２９（２００４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような第一種相転移を原理とする相変化メモリでは、カルコゲナイド半導体層が結晶状態から非晶質状態に変化する際に、投入したジュール熱のおよそ半分が潜熱として吸収される。つまり、従来の相変化メモリでは、潜熱よりも高いジュール熱を発生させなければならず、消費電力を大きく低減させることは原理上、困難であった。
【０００８】
また、第一種相転移では、カルコゲナイド半導体の融点を越える温度上昇が必要であり、これによりカルコゲナイド半導体層周辺の材料は、非常に大きな熱的ダメージを受けていた。
【０００９】
更に、第一種相転移は、相転移の前後で結晶状態―非晶質状態の再構成に対応した数％程度の大きな体積変化を伴うので、カルコゲナイド半導体層と電極の熱膨張係数の違いによる膜剥がれ現象を生じる。このような温度上昇や体積変化が書き換え回数や信頼性を制限していた。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低消費電力であり、信頼性の高いメモリ素子を提供することにある。
【課題を解決するための手段】
【００１１】
本発明のメモリ素子は、第１電極および第２電極と、第１電極側に設けられた第１伝導
型の半導体層と、可動イオンを含み、第２電極側に設けられた固体電解質層と、半導体層と固体電解質層との間で固体電解質層に接して設けられ、第１電極および第２電極への電圧印加時に第１伝導型に可逆的に変化する第２伝導型の非晶質半導体層と、を備えたもの
である。
【００１２】
このメモリ素子では、第１電極および第２電極に所定の電圧が印加されると、固体電解
質層と非晶質半導体層との間を可動イオンが移動し、非晶質半導体層の伝導型が変化する。この非晶質半導体層の伝導型の変化に伴う抵抗値の変化によりデータの書き込み，消去がなされる。
【発明の効果】
【００１３】
本発明のメモリ素子によれば、電圧の印加により非晶質半導体層の伝導型を変化させる
ようにしたので、伝導型の変化により電気抵抗が変化し、高抵抗状態の分布はより高抵抗側に、低抵抗状態の分布はより低抵抗側にシフトし、高い抵抗分離特性を得ることが可能となる。更に、この非晶質状態間の変化は潜熱の放出・吸収および体積変化を伴わず、非晶質半導体層の融点を超える温度上昇も不要な第二種相転移によるものであるため、消費
電力が低減されると共に、信頼性が向上する。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係るメモリ素子の構成を表す断面図である。
【図２】第二種相転移の前後の非晶質半導体層の状態を示す模式図である。
【図３】変形例１に係るメモリ素子の構成を表す断面図である。
【図４】本発明の第２の実施の形態に係るメモリ素子の構成を表す断面図である。
【図５】変形例２に係るメモリ素子の構成を表す断面図である。
【図６】メモリスイッチングの特徴を示す特性図である。
【図７】スレッショルドスイッチングの特徴を示す特性図である。
【図８】Ｓ字型の負性抵抗を表す特性図である。
【図９】アバランシェ降伏のしきい電圧Ｖth膜厚依存性を表す特性図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以
下の順序で行う。
１．第１の実施の形態
半導体層，非晶質半導体層および固体電解質層を有するメモリ素子
２．変形例１
更に熱バリア層を有するメモリ素子
３．第２の実施の形態
半導体層と非晶質半導体層との間に真性半導体層を有するメモリ素子
４．変形例２
更に熱バリア層を有するメモリ素子
【００１６】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るメモリ素子１の断面構成図である。このメモ
リ素子１は、下部電極１５（第１電極）、半導体層１４、非晶質半導体層１３、固体電解質層１６および上部電極１７（第２電極）をこの順に有するものである。
【００１７】
下部電極１５は各々対応するセル選択用のＭＯＳ（Metal Oxide Semiconductor ）トラ
ンジスタＴｒに接続されている。ＭＯＳトランジスタＴｒは、半導体基板１０に形成されたソース領域１１ａおよびドレイン領域１１ｂと、半導体基板１０上にゲート絶縁膜１２Ａを間にして設けられたゲート電極１２とにより構成されている。このＭＯＳトランジスタＴｒの例えばドレイン領域１１ｂに下部電極１５の一端が接続されている。下部電極１５は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ  （モリブデン），Ｔａ（タンタル）およびシリサイド等により構成されている。
【００１８】
半導体層１４は、例えば、その一部に下部電極１５の一端が接続されている。この半導
体層１４は、後述の非晶質半導体層１３の伝導型とは逆の伝導型を有している。即ち、非晶質半導体層１３がｐ型であれば、半導体層１４はｎ型となり、非晶質半導体層１３がｎ型であれば、半導体層１４はｐ型である。非晶質半導体層１３および半導体層１４は逆の伝導型を有することによってダイオードとしての性質を有する。半導体層１４としては、例えば、結晶シリコン（Ｓｉ）を用いることができ、不純物として例えば、リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ），ビスマス（Ｂｉ）等を添加すると半導体層１４はｎ型半導体となる。不純物として例えばボロン（Ｂ），アルミニウム（Ａｌ）等を添加すると半導体層１４はｐ型半導体となる。添加する不純物濃度は、非晶質半導体層１３との間に形成される空乏層の幅が適切な値になるよう非晶質半導体層１３におけるトラップ濃度以下であることが望ましい。また、半導体層１４はＳｉ（ケイ素），Ｇｅ（ゲルマニウム），Ｇａ（ガリウム）元素等を含む緻密な結晶構造の半導体からなることが望ましい。半導体層１４の接合面が固体電解質層１６から移動してきた可動イオンによって汚染されることを防ぐためである。半導体層１４が例えば、結晶相半導体であるとき、非晶質半導体層１３との界面はヘテロ接合となるので、正常なヘテロ接合を形成するために、半導体層１４と非晶質半導体層１３のバンドギャップは可能な限り近い値であることが望ましい。例えば、ｎ型の半導体層１４として、アンチモン（Ｓｂ）を１０17ｃｍ-3の濃度で添加した結晶シリコン（Ｓｉ）を用いるときには、ｐ型の非晶質半導体層１３としてＧｅ20Ｔｅ80を用いることができる。シリコンおよびテルル化ゲルマニウム（ＧｅＴｅ）のバンドギャップは、それぞれおよそ１．１ｅＶ、１ｅＶである。
【００１９】
非晶質半導体層１３は、半導体層１４と固体電解質層１６との間で少なくとも固体電解
質層１６に接して形成される。非晶質半導体層１３としては、Ｓ（硫黄），Ｓｅ（セレン），Ｔｅ（テルル）などのカルコゲン元素またはその合金を含むカルコゲナイド半導体を用いることが望ましい。後述のように固体電解質層１６から非晶質半導体層１３へ、または非晶質半導体層１３から固体電解質層１６へと可動イオンが移動すると、非晶質半導体層１３の伝導型が可逆的に変化する。本実施の形態では、これにより、データの書き込み・消去を行うことができるようになっている。
【００２０】
固体電解質層１６は非晶質半導体層１３と上部電極１７との間に設けられている。この固体電解質層１６は可動イオンを非晶質半導体層１３に供給し、または非晶質半導体層１３から可動イオンを受け取る機能を有している。固体電解質層１６としては、適度に電気伝導性を備え、かつ高強度・高耐食性の材料を用いることが望ましく、例えば、金属元素を主成分とした合金である、金属ガラスまたは金属非晶質が望ましい。特にＺｒ基金属ガラスおよびＺｒＣｕＡｌ基金属ガラスは比較的粘度が高く、非晶質半導体層１３への可動イオン供給量を緻密に制御するのに適している。また、非晶質半導体層１３への可動イオンの移動を容易にするため、固体電解質層１６と非晶質半導体層１３の粘性流体としての性質が近いことが望ましい。具体的には粘度ηを決定する温度特性を表す数式（２）において、活性化エネルギーＥａが固体電解質層１６と非晶質半導体層１３共に２ｅＶ以上であることが望ましい。なお、η0は比例定数、ｋBはボルツマン定数、Ｔは絶対温度である。
【数２】
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【００２１】
可動イオンは、イオン半径が非晶質半導体層１３の格子間を通過できる程度に小さな単
原子イオンが望ましい。例えば、ｐ型の非晶質半導体層１３を用いた場合、固体電解質層１６は１価の正イオンＨ+，（Ｄ+とＴ+を含むｈｙｄｒｏｎ）Ｌｉ+，Ｎａ+，Ｋ+，Ａｇ+，Ｃｕ+，Ｈｇ+，Ｔｉ+，Ｒｂ+，Ｃｓ+、２価の正イオンＭｇ2+，Ｃａ2+，Ｓｒ2+，Ｂａ2+，Ｃｄ2+，Ｎｉ2+，Ｚｎ2+，Ｃｕ2+，Ｈｇ2+，Ｆｅ2+，Ｃｏ2+，Ｓｎ2+，Ｐｂ2+，Ｍｎ2+、３価の正イオンＡｌ3+，Ｆｅ3+，Ｃｒ3+、あるいは４価の正イオンＳｎ4+等のいずれかを含むことが望ましい。また、例えば  ｎ型の非晶質半導体層１３を用いた場合は１価の負イオンＨ- （ｈｙｄｒｉｄｅ），Ｆ- ，Ｃｌ- ，Ｂｒ- ，Ｉ- 、２価の負イオンＯ2-，Ｓ2-等のいずれかを含むことが望ましい。また、イオンが可動となる動作温度が３００Ｋ以上であって、常温での固体電解質層１６における可動イオンの濃度は、非晶質半導体層１３のトラップ濃度以下であることが望ましい。製造工程において、固体電解質層１６の積層後に、アニール処理等で非晶質半導体層１３に可動イオンが過剰に拡散して、非晶質半導体層１３の伝導型の変化を阻害してしまうことを防止するためである。
【００２２】
上部電極１７としては、下部電極１５と同様に公知の半導体配線材料を用いることができる。
【００２３】
本実施の形態のメモリ素子１では図示しない電源（パルス印加手段）から下部電極１５および上部電極１７を介して電圧パルス或いは電流パルスを印加すると、非晶質半導体層１３の伝導型が変化する。この非晶質半導体層１３の伝導型の変化によりデータの書き込み、消去が行われる。以下、非晶質半導体層１３における伝導型の変化について詳細に説明する。
【００２４】
非晶質半導体層１３の伝導型の変化は、非晶質状態の２つの区別できる状態間で生じる第二種相転移によるものである。まず、この非晶質状態で存在する２つの状態について説明する。
【００２５】
カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）またはその合金を含むカルコゲナイド半導体では、
２種類の電気的なスイッチッグ特性を示すことが知られている（P.G.Le Comber and J.Mort,"Electronic and Structural Properties of   Amorphous",Academic Semiconductors press,1973 ）。
【００２６】
一つ目は、図６に示した“メモリスイッチング”と呼ばれる電圧対電流特性である。Ｇｅ2Ｓｂ2Ｔｅ5やＴｅ81Ｇｅ51Ｘ4等は柔軟なガラス構造となっており、印加電圧が、しきい電圧Ｖthを越えると非常に短時間に非晶質状態から結晶状態に変化する。この時の電圧対電流特性が“メモリスイッチング”である。これに対し、Ｔｅ30Ａｓ30Ｓｉ10Ｇｅ10等は強固なテトラヘドラル構造をとるため結晶化しにくく、非晶質状態のまま図７に示したようなスイッチング現象を示す。これがもう一つの“スレッショルドスイッチング”と呼ばれる電圧対電流特性である。
【００２７】
しかし、通常メモリスイッチングを示すＧｅ2Ｓｂ2Ｔｅ5であっても、結晶化時間よ  りも短い時間で加える電圧を掃引することによりスレッショルドスイッチングを示すようになる。このスレッショルドスイッチングで現れる２つの非晶質状態、すなわち高抵抗な非晶質状態と低抵抗な非晶質状態とが本発明に関与している。次に、この高抵抗な非晶質状態と低抵抗な非晶質状態とが出現するメカニズムについて説明する。
【００２８】
Ｇｅ2Ｓｂ2Ｔｅ5が結晶化するためには十分なジュール熱が必要であり、ジュール熱を
発生するための大電流は低抵抗な非晶質状態があってはじめて流すことができる。低抵抗な非晶質状態が出現するときに見られる電圧対電流特性は図８のような“Ｓ”字型の負性抵抗を示すため“Ｓ字型負性電流（ＳＮＤＣ）”と呼ばれる。ＳＮＤＣ出現メカニズムはフィラメントと呼ばれる電流密度の粗密分布の形成と関係しており、衝突電離によって引き起こされる（E.Scholl,"Non-equilibrium Phase Transition in Semiconductors" ,Springer-Verlag,1987 ）。衝突電離は電界によって加速されたキャリアが格子に衝突して新たなキャリアが生まれることを指す。衝突電離が繰り返されることによりキャリア数の自己触媒的な増倍が開始されて、最終的に電気的な絶縁が失われる現象は、半導体ではアバランシェ降伏と呼ばれる（Y.Okuto,"Threshold energy effect on avalanche
breakdown voltage in semiconductor junction",Solid-state Electronics,18,161
(1975) ）。図９に示したようにアバランシェ降伏のしきい電圧Ｖth膜厚依存性は、低圧ガスの放電現象と同じく、パッシェン（Paschen ）曲線を描く。
【００２９】
カルゴゲナイド半導体ではカルコゲン元素が持つ未配位の孤立電子対（ダングリングボンド）が作るトラップ（捕獲）準位が衝突電離に関与する。低抵抗な非晶質状態は電界を加えている間だけ安定に存在するので電離平衡状態と呼ばれることもある。カルコゲナイド半導体は２つの安定な非晶質状態をとり、その安定状態が電界によって決定されるので、E.Schollは非晶質状態間の状態遷移のことを、電界を秩序変数とする所謂第二種相転移に分類した。ここでの第二種相転移はギブス自由エネルギーＧの２階微分（下記数式（３））が不連続になる現象を指す。なお、数式（３）においてｐは系の圧力、Ｔは系の絶対温度を表す。構造相転移、磁気相転移、常伝導から超伝導状態への転移、液体ヘリウムの超流動状態などは全てこの第二種相転移であり、秩序変数が秩序―無秩序へと転移することによって現れる。二次あるいは高次の相転移ではギブス自由エネルギーの１階微分は連続であるため、潜熱は発生せず、比容積の不連続点も発生しない。本発明は、この第二種相転移をメモリ素子における抵抗変化の原理としているため、第一種相転移によりデータの書き込み・消去を行うメモリ素子の問題点であった、潜熱の放出・吸収および体積変化を伴わず、カルコゲナイド半導体の融点を越える温度上昇も不要となる。次に、２つの非晶質状態間の第二種相転移により伝導型が変化する理由について説明する。
【数３】
2012039041.tif 000005
【００３０】
カルコゲナイド半導体においてトラップ準位を介した衝突電離が起こると、本来の多数
キャリア（カルコゲナイド半導体のほとんどはホール）がトラップに捕捉されて空間的な移動を行うことができない。電気的中性条件を満足するために、衝突電離によって対生成された別のキャリア（カルコゲナイド半導体ではほとんどの場合電子）だけが電流に寄与することができる。これが、低抵抗な非晶質状態と高抵抗な非晶質状態とで、伝導型が変化するメカニズムである。多数キャリアが電子の場合はｎ型半導体、ホールの場合はｐ型半導体に分類される。カルコゲナイド半導体は、多くの場合ｐ型であり、ｎ型のシリコン半導体を積層するとスレッショルドスイッチングにダイオード特性を持たせることができることが知られている（K.E.Petersen, “On state of amorphous threshold switches”J.Appl.Phys.,47,256(1976) ）。高抵抗の非晶質状態がｐ型、低抵抗の非晶質状態がｎ型に変わるからこそスレッショルドスイッチングにダイオード特性が表れる。
【００３１】
しかし、上述のように低抵抗な非晶質状態は電界を加えている間だけ安定に存在するものであり、電界を零にすると高抵抗な非晶質状態へと戻ってしまうので、このままメモリ素子へと適用することはできない。本実施の形態は、以下のような電界を零にしても低抵抗な非晶質状態を持続できる仕組みを有するものである。
【００３２】
非晶質半導体の粘性は組成と温度によって変化するため、非晶質半導体の温度を上昇させながら、電界加速によってイオンを導入するとガラスネットワークの一部をイオンで置換することができる（R.Fairman and B.Ushkov,"Semiconducting Chalcogenide Glass
・",Elsevier Academic press,2004）。このようなイオン注入の方式を置換型ドープという。本実施の形態のメモリ素子１は、非晶質半導体層１３を、可動イオンを含んだ固体電解質層１６に接するように形成し、固体電解質層１６から非晶質半導体層１３へと可動イオンを導入する置換型ドープの概念を利用している。図２（Ａ）および（Ｂ）は、非晶質半導体層１３がＧｅＴｅ（テルル化ゲルマニウム），正イオンがＣｕ2+（銅イオン）であった場合の、第二種相転移する前後の状態の模式図を表したものである。
【００３３】
本実施の形態のメモリ素子１では上記のように電源から下部電極１５および上部電極１
７を介して電圧パルス或いは電流パルスを印加すると、固体電解質層１６と非晶質半導体層１３との間で可動イオンが移動する。これにより非晶質半導体層１３の伝導型が変化し、半導体層１４と非晶質半導体層１３との間の空乏層が形成・消失してデータの書き込み・消去が行われる。以下、非晶質半導体層１３の高抵抗な非晶質状態をリセット状態、低抵抗な非晶質状態をセット状態と定義し、その動作を具体的に説明する。
【００３４】
例えば、非晶質状態半導体層１３をｐ型のカルコゲナイド半導体、半導体層１４をｎ型のシリコン半導体とし、まず、上部電極１７が例えば正電位、下部電極１５が負電位となるようにしてメモリ素子１に対して正電圧を印加する。これにより非晶質半導体層１３にジュール熱が発生し、温度が上昇するとともに、電界加速によって固体電解質層１６から非晶質状態半導体層１３へと正イオンが供給される。固体電解質層１６からｐ型のカルコゲナイド半導体層に電界加速によって正イオンが注入されると、カルコゲン元素が持つ未配位の孤立電子対の一部は注入された正イオンをトラップするのに利用され、非晶質半導体層１３の伝導型はｎ型へと変化する。つまり、セット状態では非晶質半導体層１３と半導体層１４の伝導型が等しいので、その接合面に空乏層は形成されず、ダイオードとして機能しない。
【００３５】
セット状態では非晶質半導体層１３の抵抗値はもともと低い状態であるが、ダイオードとして機能しないのでセンス電圧の極性を変えても低抵抗状態の分布は大きく変化しない。しかし、非晶質半導体層１３の膜厚方向にフィラメント状の正イオン分布が形成され、正に帯電したイオン数と電気的中和条件を満たすために相当数の電子が伝導帯に存在するので、セット状態の抵抗分布は若干低抵抗側にシフトする。
【００３６】
このように伝導型が変化する第二種相転移を生じさせるためには、まず、固体電解質層
１６は非晶質半導体層１３がｐ型であれば、正イオンの可動イオンを含み、非晶質半導体層１３がｎ型であれば、負イオンの可動イオンを含んでいなければならない。更に、可動イオンの移動により、非晶質半導体層１３におけるトラップ濃度がドナー濃度またはアクセプタ濃度以上となるようにしなければならない。カルコゲン元素またはその合金を含む非晶質半導体は非常に多くの未配位の孤立電子対を持ち、異種原子をトラップする性質に優れているので、非晶質半導体層１３として望ましい。非晶質半導体層１３としては例えばテルル化ゲルマニウム（ＧｅXＴｅ100-X）を用いることができ、この場合にはＧｅ原子の原子百分率をＸ（ａｔ％）として、Ｘ＝１０〜６０ａｔ％の範囲がより望ましい。
【００３７】
例えば、非晶質半導体層１３にＧｅ2Ｓｂ2Ｔｅ5を用いたとき、トラップ濃度は１０21ｃｍ-3、ドナー濃度およびアクセプタ濃度は１０17〜１０19ｃｍ-3程度存在すると推測されているので（A.Pirovano,"Electronic Switching in PCM",Trans.Electron.Devices,51,452(2004)）固体電解質層１６から導入される正イオン濃度は、少なくともトラップ濃度の０．０１〜１％以上必要である。
【００３８】
一方、リセット状態となると、カルコゲン元素が持つ未配位の孤立電子対はガラスネッ
トワークを形成するか、多数キャリアであるホールをトラップするのに利用されるようになる。非晶質半導体層１３の伝導型はｐ型となり、非晶質半導体層１３と半導体層１４の伝導型が異なるので、その接合面に空乏層が形成され、ｐｎ接合をもつダイオードとして機能する。
【００３９】
リセット状態では非晶質半導体層１３の抵抗値が高い状態であるのに加えて、ｐｎ接合
が逆バイアスされる方向にセンス電圧を加えて抵抗値を検出することにより、リセット状態の抵抗分布をより高抵抗側にシフトすることができる。つまり、リセット状態ではメモリ素子１の高抵抗状態の分布はより高抵抗側に、セット状態では低抵抗状態の分布はより低抵抗側にシフトし、高い抵抗分離特性が得られる。
【００４０】
非晶質半導体層１３は容易に結晶化しない材料からなることが望ましい。非晶質半導体
層１３において第二種相転移が生じる以前に第一種相転移が生じたり、第二種相転移と第一種相転移とが同時に起こることを防止するためである。また、非晶質半導体層１３が第一種相転移するのに必要な結晶化時間より短時間のうちに第二種相転移を起こすか、温度上昇が結晶化温度または融点よりも十分低い温度で止まるように熱発生を工夫して第一種相転移を防止してもよい。また、非晶質半導体層１３は、アバランシェ降伏後に伝導型が変化する第二種相転移を生じなければならないので、半導体層１４および非晶質半導体層１３の厚さはデバイ長以上、かつ、トンネル効果によってキャリアが通過しない２ｎｍ以上とする。
【００４１】
以下、本実施の形態のメモリ素子１の製造方法について説明する。
【００４２】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板１０上に、例えば窒化チタ
ンよりなる下部電極１５を形成する。その後、必要であれば逆スパッタ等で、下部電極１５の表面上の酸化物等を除去する。続いて、例えばアンチモン（Ｓｂ）を１０17ｃｍ-3の濃度で添加した結晶シリコン（Ｓｉ）からなるｎ型の半導体層１４をおよそ１００ｎｍの膜厚で形成した後、例えば膜厚１０ｎｍのＧｅ20Ｔｅ80からなる非晶質半導体層１３および膜厚４０ｎｍのＺｒ20Ｃｕ20Ａｌ40（ＧｅＴｅ）20からなる固体電解質層１６をこの順にスパッタリング装置内で、各ターゲットを交換することにより、連続して成膜する。合金膜は構成元素のターゲットを用いて同時成膜する。次いで、上部電極１７を例えばタングステンを用いて形成し、上部電極１７の表面に対してエッチングを行う。
【００４３】
上部電極１７まで成膜したのち、上部電極１７に接続する配線層（図示せず）を形成し
、全てのメモリ素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示したメモリ素子１が完成する。
【００４４】
本実施の形態のメモリ素子１では、半導体層１４と固体電解質層１６の間に非晶質半導
体層１３を設け、これら非晶質半導体層１３と固体電解質層１６の間で可動イオンを移動させることにより、非晶質半導体層１３の伝導型を変化させる。この伝導型の変化により、非晶質半半導体層１３と半導体層１４との接合面に空乏層が形成または消失し、メモリ素子１においてデータの書き込み・消去が行われる。固体電解質層１６を設けることにより、電界を零にしても、セット状態を維持することができ、メモリ素子として機能させることができる。
【００４５】
また、非晶質半導体層１３の変化に伴い、高抵抗状態の分布はより高抵抗側に、低抵抗
状態の分布はより低抵抗側にシフトするので、メモリ素子１では高い抵抗分離特性を得ることが可能となる。更に、この非晶質半導体層１３における伝導型の変化は、潜熱の放出・吸収および体積変化を伴わず、非晶質半導体層の融点を超える温度上昇も不要な第二種相転移によるものであるため、消費電力が低減されると共に、信頼性が向上する。
【００４６】
（変形例１）
図３に示したように固体電解質層１６と上部電極１７との間、および半導体層１４と下部電極１５との間にそれぞれ膜厚２ｎｍ以下の熱バリア層１８Ａ，１８Ｂを設けてもよい。熱バリア層１８Ａ，１８Ｂの材料としては、例えば酸化チタン（Ｔｉ2Ｏ3），アルミナ（Ａｌ2Ｏ3）あるいはシリカ（ＳｉＯ2）等を用いることができる。非晶質半導体層１３の温度を上昇させながら、可動イオンの電界加速を行うと、固体電解質層１６と非晶質半導体層１３との間の移動時間を短くすることができる。熱バリア層１８Ａ，１８Ｂは熱的な障壁層として働き、非晶質半導体層１３と固体電解質層１６の温度上昇に寄与する。一方、熱バリア層１８Ａ，１８Ｂの膜厚は２ｎｍ以下であるため、トンネル効果によりメモリ素子１に電気的な影響は及ぼすおそれはない。
【００４７】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態に係るメモリ素子２の断面構成である。以下、上記第１の実施の形態と同一構成部分については同一符号を付してその説明は省略する。このメモリ素子２は、非晶質半導体層１３と半導体層１４との間に膜厚２ｎｍ以上の真性半導体層１９を設けたことを除いては、上記第１の実施の形態のメモリ素子１と同様の構成を有し、同様にして製造することができる。
【００４８】
本実施の形態では、膜厚２ｎｍ以上の真性半導体層１９を、非晶質半導体層１３と半導体層１４との間に設けたので、非晶質半導体層１３と半導体層１４との接着性を向上させることができる。真性半導体層１９としては例えばシリコン真性半導体を用いることができる。
【００４９】
真性半導体層１９は、半導体層１４よりも緻密な結晶相半導体とすることが望ましい。
可動イオンが非晶質半導体層１３から拡散してヘテロ接合界面が汚染されることを防ぐことができるからである。
【００５０】
本実施の形態のメモリ素子２における作用および効果は、第１の実施の形態のメモリ素
子１のそれと同様であるが、真性半導体層１９を設けたことにより、特に、非晶質半導体層１３と半導体層１４との界面の接着性が向上させることができると共に、ヘテロ接合界面の汚染を防止することが可能となる。
【００５１】
（変形例２）
本実施の形態においても、図５に示したように、メモリ素子２の固体電解質層１６と上部電極１７との間、および半導体層１４と下部電極１５との間にそれぞれ膜厚２ｎｍ以下の熱バリア層１８Ａ，１８Ｂを設けてもよい。熱バリア層１８Ａ，１８Ｂの機能は変形例１と同様である。
【００５２】
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。例えば、ＭＯＳトランジスタＴｒは、ダイオードとしてもよく、トランジスタやダイオードを省略して安価なメモリ構成とすることも可能である。
【００５３】
また、例えば上記第１，第２の実施の形態およびその変形例では、メモリ素子１，２の構成を具体的に挙げて説明したが、他の層を更に備えていてもよい。
【００５４】
更に、上記実施の形態および実施例において説明した各層の材料、または成膜方法およ
び成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、可動イオンの移動により、トラップ濃度がドナー原子濃度またはアクセプタ原子濃度を上回るようにできれば、非晶質半導体層１３として酸化物半導体や窒化物半導体を用いることも可能である。
【００５５】
更に，上記実施の形態等では、メモリ素子１，２の書き込み・消去動作について説明したが、書き込みのみを行うメモリとして適用できることはいうまでもない。
【符号の説明】
【００５６】
１，２・・・メモリ素子、１０・・・ 基板、１１ａ，１１ｂ・・・ソース／ドレイン領域、１２・・・ゲート電極、１２Ａ・・・ゲート絶縁膜、１５・・・下部電極、
１４・・・半導体層、１３・・・非晶質半導体層、１６・・・固体電解質層、１７・・・上部電極、１８Ａ，１８Ｂ・・・熱バリア層、１９・・・真性半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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