(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】複数のゲート電極３ｂを覆うように窒化シリコン膜（第１絶縁膜）５を形成した後、オゾンＴＥＯＳ膜（第１酸化シリコン膜）６、プラズマＴＥＯＳ膜（第２酸化シリコン膜）を順次積層する。ここで、オゾンＴＥＯＳ膜６を積層後、プラズマＴＥＯＳ膜を積層する前に、窒化シリコン膜５をＣＭＰストッパ膜として、ＣＭＰ法により研磨する。これにより、プラズマＴＥＯＳ膜の膜厚を均一化させることができるので、半導体装置の信頼性を向上させることができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハの第１の主面上に、複数のゲート電極を離間して形成する工程と、
（ｂ）前記複数のゲート電極の間に、ソース領域またはドレイン領域を形成する工程と、
（ｃ）前記（ａ）工程および前記（ｂ）工程の後、前記ソース領域の上面、前記ドレイン領域の上面、および前記複数のゲート電極の上面を含む前記半導体ウエハの前記第１の主面上に、第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜上に、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる第１酸化シリコン膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜をＣＭＰストッパとして、前記第１酸化シリコン膜をＣＭＰ法により研磨して、前記複数のゲート電極上において、前記第１絶縁膜の上面を露出させる工程と、
（ｆ）前記（ｅ）工程の後、前記第１絶縁膜の露出された上面および前記第１酸化シリコン膜の残存した部分に、ＴＥＯＳを用いたプラズマＣＶＤによる第２酸化シリコン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記（ｃ）工程では、前記第１絶縁膜として、窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記（ｅ）工程では、
前記第１酸化シリコン膜の被研磨面に研磨剤としてセリアスラリを供給し、研磨することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記研磨剤には、アニオン系界面活性剤が含まれることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
（ｇ）前記（ｆ）工程の後、前記第２酸化シリコン膜、前記第１酸化シリコン膜、および前記第１絶縁膜を貫通するコンタクトホールを形成する工程、
をさらに含み、
前記（ｇ）工程は、前記（ｆ）工程で形成された前記第２酸化シリコン膜の上面に対して平坦化処理を施すことなく行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記（ｇ）工程は、
（ｇ１）前記第１絶縁膜をエッチングストッパとして、エッチングにより、前記第２酸化シリコン膜および前記第１酸化シリコン膜を貫通する開口部を形成する工程、
（ｇ２）前記開口部の底の前記第１絶縁膜を取り除いて前記コンタクトホールを形成する工程、を含んでいることを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体ウエハの第１の主面上に、第１ゲート電極および第２ゲート電極を離間して形成する工程と、
（ｂ）前記第１ゲート電極の隣に、ソース領域またはドレイン領域を形成する工程と、
（ｃ）前記（ａ）工程および前記（ｂ）工程の後、前記ソース領域の上面、前記ドレイン領域の上面、および前記第１および第２ゲート電極の上面を含む前記半導体ウエハの前記第１の主面上に、第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜上に、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる第１酸化シリコン膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１絶縁膜をＣＭＰストッパとして、前記第１酸化シリコン膜をＣＭＰ法により研磨して、前記第２ゲート電極上において、前記第１絶縁膜の上面を露出させる工程と、
（ｆ）前記（ｅ）工程の後、前記第１絶縁膜の露出された上面および前記第１酸化シリコン膜の残存した部分に、ＴＥＯＳを用いたプラズマＣＶＤによる第２酸化シリコン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
前記（ｃ）工程では、前記第１絶縁膜として、窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記（ｄ）工程では、前記第２ゲート電極上の前記第１絶縁膜の上面は、前記第１ゲート電極上の前記第１絶縁膜の上面よりも高い位置に配置されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記（ｅ）工程では、前記第１ゲート電極上において、前記第１絶縁膜の上面が露出する前に前記研磨を終了することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９において、
前記（ａ）工程では、前記半導体ウエハの前記第１の主面よりも高い位置に配置される上面を備える素子分離領域上に、前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７において、
前記（ｅ）工程では、
前記第１酸化シリコン膜の被研磨面に研磨剤としてセリアスラリを供給し、研磨することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項７において、
前記研磨剤には、アニオン系界面活性剤が含まれることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項７において、
（ｇ）前記（ｆ）工程の後、前記第２酸化シリコン膜、前記第１酸化シリコン膜、および前記第１絶縁膜を貫通するコンタクトホールを形成する工程、
をさらに含み、
前記（ｇ）工程は、前記（ｆ）工程で形成された前記第２酸化シリコン膜の上面に対して平坦化処理を施すことなく行うことを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板の第１の主面上に離間して形成される複数のゲート電極と、
前記複数のゲート電極の間に形成されるソース領域またはドレイン領域と、
前記ソース領域の上面、前記ドレイン領域の上面、および前記複数のゲート電極の上面を含む前記半導体基板の前記第１の主面上に形成されるＣＭＰストッパ膜と、
第１の含水率を有し、前記複数のゲート電極の間に埋め込まれた第１酸化シリコン膜と、
前記第１の含水率よりも小さい第２の含水率を有し、前記複数のゲート電極上、および前記第１酸化シリコン膜上に形成される第２酸化シリコン膜と、
前記第２酸化シリコン膜上に形成される配線層と、
を有し、
前記第２酸化シリコン膜は、前記複数のゲート電極上において、前記ＣＭＰストッパ膜と接しており、前記複数のゲート電極の間においては、前記ＣＭＰストッパ膜と接していないことを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記半導体装置は、前記第２酸化シリコン膜、前記第１酸化シリコン膜、および前記ＣＭＰストッパ膜を貫通し、前記ゲート電極、前記ソース領域、または前記ドレイン領域と電気的に接続されるプラグをさらに有し、
前記第２酸化シリコン上には、前記プラグと電気的に接続される配線を備える配線層が積層されていることを特徴とする半導体装置。
【請求項１７】
半導体基板の第１の主面上に離間して形成される複数の第１ゲート電極、および前記複数の第１ゲート電極と離間して形成される第２ゲート電極と、
前記複数の第１ゲート電極の間に形成されるソース領域またはドレイン領域と、
前記ソース領域の上面、前記ドレイン領域の上面、前記複数の第１ゲート電極の上面、および前記第２ゲート電極の上面を含む前記半導体基板の前記第１の主面上に形成されるＣＭＰストッパ膜と、
第１の含水率を有し、前記複数の第１ゲート電極の間および前記第１ゲート電極と前記第２ゲート電極の間に埋め込まれた第１酸化シリコン膜と、
前記第１の含水率よりも小さい第２の含水率を有し、前記複数の第１ゲート電極上、前記第２ゲート電極上、および前記第１酸化シリコン膜上に形成される第２酸化シリコン膜と、
前記第２酸化シリコン膜上に形成される配線層と、
を有し、
前記第２酸化シリコン膜は、前記第２ゲート電極上において、前記ＣＭＰストッパ膜と接しており、前記複数の第１ゲート電極上においては、前記ＣＭＰストッパ膜と接していないことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記第２ゲート電極上の前記ＣＭＰストッパ膜の上面は、前記第１ゲート電極上の前記ＣＭＰストッパ膜の上面よりも高い位置に配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記第２ゲート電極は、前記半導体基板の前記第１の主面よりも高い位置に配置される上面を備える素子分離領域上に形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１７において、
前記半導体装置は、前記第２酸化シリコン膜、前記第１酸化シリコン膜、および前記ＣＭＰストッパ膜を貫通し、前記第１ゲート電極、前記ソース領域、または前記ドレイン領域と電気的に接続されるプラグをさらに有し、
前記第２酸化シリコン膜上には、前記プラグと電気的に接続される配線を備える配線層が積層されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、半導体基板上に絶縁膜、特に、プリメタル層間絶縁膜を形成する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−２０８６２４号公報（特許文献１）には、プリメタル層間絶縁膜の形成技術として、Ｏ３−ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）を用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜を形成することが記載されている。また、その後、ＣＭＰ（Chemical Mechanical Polishing）法により前記酸化シリコン膜をゲート電極の導電層の厚さが薄くなるまで研磨し、更にその上に、ＰＨ３−ＳｉＨ４−Ｏ２を用いたＣＶＤ法により酸化シリコン膜を形成することが記載されている。
【０００３】
特開平３−１９４９３２号公報（特許文献２）には、アルミニウムから成る配線間および配線上にＰＥ（Plasma Enhanced）−ＳｉＯ２膜、Ｏ３−ＴＥＯＳを用いたＣＶＤによる酸化シリコン膜を順次堆積することが記載されている。また、その後、エッチバックにより、配線上のＰＥ−ＳｉＯ２膜が露出するまで前記酸化シリコン膜を除去し、更にその上に、ＰＥ−ＳｉＯ２膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２０８６２４号公報
【特許文献２】特開平３−１９４９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、プリメタル層間絶縁膜の形成方法について検討を行い以下の課題を見出した。半導体装置のプリメタル層間絶縁膜の形成方法として、例えば以下の方法が考えられる。まず、オゾンＴＥＯＳによる酸化シリコン膜（以下、「オゾンＴＥＯＳ膜」または「Ｏ３−ＴＥＯＳ膜」と略称する場合がある）等の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜する。その後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜（以下、「プラズマＴＥＯＳ膜」または「Ｐ−ＴＥＯＳ膜」と略称する場合がある）等を積層する。その後、ＣＭＰでＰ−ＴＥＯＳ膜の上面を平坦化して第１層配線層の下地を形成する。
【０００６】
しかし、単に、Ｏ３−ＴＥＯＳ膜上にＰ−ＴＥＯＳ膜を堆積する場合、次のような問題点がある。すなわち、埋込み特性に優れたＯ3−ＴＥＯＳ膜は、Ｐ−ＴＥＯＳ膜に比べて吸湿性が高いという性質がある。そのため、Ｏ3−ＴＥＯＳ膜を成膜した段階で水分を吸収し、水分の含有量が高くなりやすい。また、Ｏ３−ＴＥＯＳ膜は、成膜する下地の形状に倣って堆積されるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を施さずに、Ｐ−ＴＥＯＳ膜を積層し、その後、Ｐ−ＴＥＯＳ膜の上面を平坦化すると、Ｐ−ＴＥＯＳ膜の膜厚が薄い部分が発生する。このようにＰ−ＴＥＯＳ膜の一部が薄くなった状態で、プリメタル層間絶縁膜上に、配線層を形成すると、Ｏ３−ＴＥＯＳ膜から脱離した水分の影響により、信頼性が低下する原因となる。例えば、配線層の配線間において、経時絶縁破壊（Time-Dependent Dielectric Breakdown：ＴＤＤＢ）特性が劣化する原因となる。
【０００７】
そこで、本願発明者は、上記信頼性を向上させる観点から、Ｏ３−ＴＥＯＳ膜および、Ｐ−ＴＥＯＳ膜の膜厚を安定化させるため、Ｏ３−ＴＥＯＳ膜の平坦化処理を行った後で、Ｐ−ＴＥＯＳ膜を積層する技術についてさらに検討を行った。詳しくは、Ｏ３−ＴＥＯＳ膜の平坦化処理方法として、ＣＭＰ法により平坦化する方法、およびエッチング法により平坦化する方法について検討を行った。Ｏ３−ＴＥＯＳ膜および、Ｐ−ＴＥＯＳ膜の膜厚を安定化させるためには、Ｏ３−ＴＥＯＳ膜の平坦化処理を行う際に、Ｏ３−ＴＥＯＳ膜の膜厚を均一化させることが重要である。この、Ｏ３−ＴＥＯＳ膜の膜厚の均一性には、被処理対象物である半導体ウエハの処理毎の均一性（以下、ウエハ間均一性と呼ぶ）と、一枚の半導体ウエハ内における均一性（以下、ウエハ面内均一性と呼ぶ）が含まれる。
【０００８】
前記特許文献１では、ゲート電極の導電層の厚さが薄くなるまでＣＭＰ法による研磨を行うため、平坦化処理の終点の設定が困難であり、Ｏ３−ＴＥＯＳ膜の膜厚のウエハ間均一性が低下する。また、ゲート電極の導電層の一部を研磨する際に、ゲート電極、あるいは周囲のＯ３−ＴＥＯＳ膜が損傷し易くなる。一方、前記特許文献２では、プラズマＣＶＤ法による窒化シリコン膜をエッチバックの終点検出膜として用いているので、Ｏ３−ＴＥＯＳ膜の膜厚のウエハ間均一性は前記特許文献１よりは向上する。しかし、窒化シリコン膜が除去されて平坦化処理が終了する前に、周囲のＯ３−ＴＥＯＳ膜のエッチバックが継続するため、Ｏ３−ＴＥＯＳ膜の膜厚のウエハ面内均一性が低下する。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本願発明の一態様である半導体装置の製造方法は、以下の工程を含むものである。（ａ）半導体ウエハの第１の主面上に、複数のゲート電極を形成する工程を含む。（ｂ）前記複数のゲート電極それぞれの両隣に、ソース領域およびドレイン領域を形成する工程を含む。（ｃ）前記ソース領域およびドレイン領域の上面、および前記ゲート電極の上面を含む前記半導体ウエハの前記第１の主面上に、第１絶縁膜を形成する工程を含む。（ｄ）前記ＣＭＰストッパ膜上に、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる第１酸化シリコン膜を形成する工程を含む。（ｅ）前記第１酸化シリコン膜をＣＭＰ法により研磨して、前記ゲート電極上において、前記ＣＭＰストッパ膜の上面を露出させる工程を含む。（ｆ）前記（ｅ）工程の後、前記ＣＭＰストッパ膜の露出された上面および前記第１酸化シリコン膜の残存した部分に、ＴＥＯＳを用いたプラズマＣＶＤによる第２酸化シリコン膜を形成する工程を含む。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１４】
すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態である半導体装置の製造方法による半導体装置の断面構造の一例を示す拡大断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法におけるプロセス・フローを示す説明図である。
【図３】図２に示す半導体装置の製造工程のうち、半導体基板準備工程からゲート電極形成工程までを示す拡大断面図である。
【図４】図２に示す半導体装置の製造工程のうち、サイドウォール形成工程からシリサイド化工程までを示す拡大断面図である。
【図５】図２に示す半導体装置の製造工程のうち、窒化シリコン膜形成工程を示す拡大断面図である。
【図６】図２に示す半導体装置の製造工程のうち、オゾンＴＥＯＳ膜形成工程を示す拡大断面図である。
【図７】図２に示す半導体装置の製造工程のうち、ＣＭＰ工程を示す拡大断面図である。
【図８】図２に示す半導体装置の製造工程のうち、プラズマＴＥＯＳ膜形成工程を示す拡大断面図である。
【図９】図２に示す半導体装置の製造工程のうち、コンタクトホール形成工程を示す拡大断面図である。
【図１０】図２に示す半導体装置の製造工程のうち、プラグ形成工程を示す拡大断面図である。
【図１１】図２に示す半導体装置の製造工程のうち、層間絶縁膜形成工程を示す拡大断面図である。
【図１２】図２に示す半導体装置の製造工程のうち、配線溝形成工程を示す拡大断面図である。
【図１３】図２に示す半導体装置の製造工程のうち、配線形成工程の一部を示す拡大断面図である。
【図１４】図２に示す半導体装置の製造工程のうち、配線形成工程の一部を示す拡大断面図である。
【図１５】図１の変形例である半導体装置の製造方法による半導体装置の断面構造の一例を示す拡大断面図である。
【図１６】図４に対する変形例を示す拡大断面図である。
【図１７】図５に対する変形例を示す拡大断面図である。
【図１８】図７に対する変形例を示す拡大断面図である。
【発明を実施するための形態】
【００１６】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１７】
「ゲート部」とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極、ゲート絶縁膜、サイドウォールを含むゲート電極を中心とする構造体をいう。
【００１８】
「酸化シリコン膜の含水率」とは、酸化シリコン膜の単位体積当たりに含まれる水分（Ｈ２Ｏ成分）およびＯＨ基の含有密度をいう。本願では、Ｏ３−ＴＥＯＳ膜とＰ−ＴＥＯＳ膜のそれぞれに含まれる水分およびＯＨ基の含有密度を比較する際に、含水率が大きい、あるいは含水率が小さいという表現を用いるが、「含水率が小さい」には、水分およびＯＨ基を含有しない場合も含まれる。
【００１９】
「ＣＭＰストッパ膜」とは、ＣＭＰ法による研磨加工の加工終点となる膜である。例えば、ＣＭＰ法による研磨加工の被研磨膜である酸化シリコン膜の下層に該酸化シリコン膜と異なる材料から成る膜（例えば、窒化シリコン膜）を形成することで、被研磨膜の材料の変化を研磨抵抗変化、温度変化、あるいは研磨剤（スラリ）廃液の変化などとして検出し、加工終点を判定することができる。
【００２０】
「セリアスラリ」とは、研磨剤に含まれる砥粒の主要成分としてセリア（酸化セリウム：ＣｅＯ２）を含む研磨剤をいう。
【００２１】
「アニオン系界面活性剤」とは、分子内に親水基と疎水基を持ち、水中で電離した時に陰イオンとなる物質をいう。
【００２２】
なお、以下の各実施の形態は、Ｃ（Complementary）ＭＩＳＦＥＴを集積したシリコン・ベースの半導体集積回路装置を一例として取り上げて説明するが、ほぼｐ−ｎ対称構造であるため、図上では、主にｎチャネル・デバイス側を例にとり具体的に説明する。
【００２３】
（実施の形態１）
＜半導体装置の概要＞
図１は、本発明の一実施の形態である半導体装置の製造方法による半導体装置の断面構造の一例を示す拡大断面図である。
【００２４】
図１に示すように、本実施の形態の半導体装置１には、半導体基板２の主面２ａに複数のＭＩＳＦＥＴ（半導体素子）Ｑａが形成されている。ＭＩＳＦＥＴＱａのそれぞれは、主面２ａ上に形成されるゲート電極３ｂ（ゲート部３）、および主面２ａにおいてゲート電極３ｂ（ゲート部３）の両隣に形成されるソース領域またはドレイン領域（以下、ソース・ドレイン領域４と記載する）を有している。なお、本実施の形態のゲート部３には、主面２ａ上に形成されるゲート絶縁膜３ａ、ゲート絶縁膜３ａ上に形成されるゲート電極３ｂ、ゲート絶縁膜３ａおよびゲート電極３ｂの側面を覆うサイドウォール絶縁膜３ｃ、およびゲート電極３ｂ上の金属シリサイド層３ｄが含まれる。また、ソース・ドレイン領域４の上面（ソース領域の上面およびドレイン領域の上面）、および複数のゲート部３の上面を含む半導体基板２の主面２ａ上には、ＣＭＰストッパ膜としての、窒化シリコン膜（第１絶縁膜）５が形成されている。複数のＭＩＳＦＥＴＱａを含む半導体基板２の主面２ａ上は、この窒化シリコン膜５に覆われている。また、ゲート電極３ｂ（ゲート部３）の間には、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる酸化シリコン膜であるオゾンＴＥＯＳ膜６が、ゲート電極３ｂ（ゲート部３）の間に埋め込まれるように形成されている。また、複数のゲート電極３ｂ（ゲート部３）上、およびオゾンＴＥＯＳ膜６上には、ＴＥＯＳを用いたプラズマＣＶＤによる酸化シリコン膜であるプラズマＴＥＯＳ膜７が形成されている。また、オゾンＴＥＯＳ膜６、プラズマＴＥＯＳ膜７および窒化シリコン膜５を貫通するように、コンタクトホール（貫通孔）が形成されている。この、コンタクトホールには、プラグ８が埋め込まれ、ＭＩＳＦＥＴＱａの電極（ゲート電極３ｂ、ソース領域、あるいはドレイン領域）と電気的に接続されている。ここまでが、プリメタル領域ＰＭである。
【００２５】
プリメタル領域ＰＭ上には、配線層Ｍ１が形成されている。配線層Ｍ１は、下層のＳｉＣＮ膜等の絶縁性バリア膜１１、主層間絶縁膜であるプラズマ酸化シリコン膜１２、およびそれらに形成された配線溝に埋め込まれた配線１３から構成されている。配線１３は、例えば、銅（Ｃｕ）膜１３ｃおよび銅膜１３ｃの周囲に埋め込まれ、銅の拡散を防止ないしは抑制するバリア導体膜１３ｂから成り、プラグ８と電気的に接続されている。なお、図示は省略したが、半導体装置１は、プリメタル領域ＰＭ上に複数の配線層が積層されている。例えば、図１に示す配線層Ｍ１の上層には、さらに複数の配線層が積層され、配線層Ｍ１に形成された配線１３は、各配線層に形成された配線を介して、最上層の配線層に形成された複数のボンディング・パッドと、電気的に接続されている。
【００２６】
ここで、本実施の形態では、プリメタル領域ＰＭに形成されたプリメタル層間絶縁膜は、窒化シリコン膜５、オゾンＴＥＯＳ膜６およびプラズマＴＥＯＳ膜７の積層膜となっている。オゾンＴＥＯＳ膜６はプラズマＴＥＯＳ膜７よりも埋め込み特性（段差被覆性）が良好なので、下層にオゾンＴＥＯＳ膜６を配置することで、ゲート電極３ｂ（ゲート部３）の間にしっかりと酸化シリコン膜を埋め込むことができる。一方、プラズマＴＥＯＳ膜７は、オゾンＴＥＯＳ膜６よりも吸湿性が低いという性質がある。換言すれば、プラズマＴＥＯＳ膜７の含水率は、オゾンＴＥＯＳ膜６の含水率よりも小さくなっている。したがって、オゾンＴＥＯＳ膜６上をプラズマＴＥＯＳ膜７で覆うことにより、オゾンＴＥＯＳ膜６から脱離した水分を、配線層Ｍ１に到達し難くすることができる。この結果、例えば、配線層Ｍ１の配線１３間において、経時絶縁破壊（ＴＤＤＢ）特性が劣化するなどの信頼性低下を抑制することができる。
【００２７】
ところで、半導体基板２上にＣＶＤ法により絶縁膜を成膜する場合、主面２ａの凹凸に倣って成膜されるため、例えば図１に示す窒化シリコン膜５のように、絶縁膜の上面は、主面２ａ上に形成された構造体の形状に倣った凹凸面となる。オゾンＴＥＯＳ膜６の上面が、窒化シリコン膜５と同様に主面２ａ上に形成された構造体の形状に倣った凹凸面になっている場合、プラズマＴＥＯＳ膜７の下面が凹凸面となるため、プラズマＴＥＯＳ膜７の膜厚が薄い領域が発生する。この場合、プラズマＴＥＯＳ膜７の膜厚が薄い領域において、オゾンＴＥＯＳ膜６から脱離した水分が配線層Ｍ１に到達してしまう場合がある。特に、半導体装置の性能向上の観点から、プリメタル層間絶縁膜の厚さを薄くする要求があり、プラズマＴＥＯＳ膜７の厚さも必要最小限に留める必要がある。
【００２８】
そこで、本実施の形態では、窒化シリコン膜５をＣＭＰストッパ膜として、オゾンＴＥＯＳ膜６に平坦化処理を施し、その後、プラズマＴＥＯＳ膜７を積層している。このため、オゾンＴＥＯＳ膜６の平坦度は、窒化シリコン膜５の平坦度よりも高い。そして、オゾンＴＥＯＳ膜６を平坦化することにより、プラズマＴＥＯＳ膜７の膜厚を均一化している。詳しくは、本実施の形態では、プラズマＴＥＯＳ膜７は、複数のゲート部３上において、窒化シリコン膜５と接しており、複数のゲート部３の間においては、窒化シリコン膜５と接していない。つまり、プラズマＴＥＯＳ膜７の膜厚を均一化することで、プラズマＴＥＯＳ膜７の膜厚が薄い領域の発生を抑制できる。このため、オゾンＴＥＯＳ膜６から脱離した水分が配線層Ｍ１に到達してしまうことを抑制し、半導体装置１の信頼性を向上させることができる。また、本実施の形態では、例えば、半導体基板２の主面２ａからプラズマＴＥＯＳ膜７の下面までの厚さよりも、プラズマＴＥＯＳ膜７の厚さ（プラズマＴＥＯＳ膜７の下面から上面までの厚さ）の方が厚くなっている。このため、オゾンＴＥＯＳ膜６から脱離した水分が、配線層Ｍ１に到達してしまうことを抑制することができる。なお、オゾンＴＥＯＳ膜６から脱離した水分の影響を抑制する観点からは、プラズマＴＥＯＳ膜７の厚さを厚くすることが好ましいが、半導体装置１の性能向上の観点から、プラズマＴＥＯＳ膜７の厚さを薄くする場合もある。この場合でも、プラズマＴＥＯＳ膜７の膜厚を均一化することで、プラズマＴＥＯＳ膜７の膜厚が他よりも薄い領域の発生を抑制することで、オゾンＴＥＯＳ膜６から脱離した水分の影響を抑制することができる。
【００２９】
なお、半導体装置１のその他の詳細な構造は、次に半導体装置の製造方法を説明する際に説明する。
【００３０】
＜半導体装置の製造方法＞
次に、図１に示す半導体装置の製造方法、および半導体装置のさらに詳細な構造について説明する。図２は、本発明の一実施の形態である半導体装置の製造方法におけるプロセス・フローを示す説明図である。また、図３〜図１４は、図２に示す半導体装置の製造方法における各工程を示す拡大断面図である。
【００３１】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）２を準備する（図２に示す半導体基板準備工程）。なお、本実施の形態では、一例としてｐ型のシリコン単結晶ウエハを用いる場合を説明するが、ウエハの導電型（不純物型）は、これに限定されず、ｎ型でも良い。次に、その半導体基板２の主面２ａに、素子分離領域２０を形成する（図２に示す素子分離領域形成工程）。素子分離領域２０は、シリコン酸化膜などからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。
【００３２】
次に、半導体基板２のｎチャネル型ＭＩＳＦＥＴが形成される領域に、ｐ型ウェル領域が形成される（図２に示すウェル領域形成工程）。また、半導体基板２のｐチャネル型ＭＩＳＦＥＴが形成される領域に、ｎ型ウェル領域が形成される（図２に示すウェル領域形成工程）。ｐ型ウェル領域は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって形成される。また、ｎ型ウェル領域は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型の不純物をイオン注入することによって形成される。
【００３３】
次に、半導体基板２の主面２ａの表面（ｐ型ウェル領域およびｎ型ウェル領域の表面）に、ゲート絶縁膜３ａが形成される（図２に示すゲート絶縁膜形成工程）。ゲート絶縁膜３ａは、例えば、２ｎｍ〜４ｎｍ程度の薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成される。次に、図３に示すように、ｐ型ウェル領域のゲート絶縁膜３ａ上に、ゲート電極３ｂを形成する（図２に示すゲート電極形成工程）。また、同様に、ｎ型ウェル領域のゲート絶縁膜３ａ上に、ゲート電極３ｂを形成する（図２に示すゲート電極形成工程）。ゲート電極３ｂは、例えば多結晶シリコン膜（ドープトポリシリコン膜）などから形成される。
【００３４】
ゲート電極３ｂを形成するには、まず、半導体基板２上にノンドープ・ポリシリコン膜を形成する。次に、ｎ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｎチャネル型ＭＩＳＦＥＴが形成される領域に位置するポリシリコン膜の部分に、リン（Ｐ）または砒素（Ａｓ）などのｎ型の不純物をイオン注入することにより、このポリシリコン膜の部分が低抵抗のｎ型半導体膜とされる。そして、ｐ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｐチャネル型ＭＩＳＦＥＴが形成される領域に位置するポリシリコン膜の部分に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、このポリシリコン膜の部分が低抵抗のｐ型半導体膜とされる。次に、半導体基板２の主面２ａ上に、ゲート電極３ｂをパターニングするためのレジスト膜（図示は省略）を形成し、このレジスト膜をマスクとして、不純物がドープされたポリシリコン膜のエッチングを行い、図３に示すゲート電極３ｂを形成する。
【００３５】
次に、ｎ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｐ型ウェル領域にリン（Ｐ）または砒素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域４ａ）を形成する。なお、エクステンション領域は、ソース領域のエクステンション領域、または、ドレイン領域のエクステンション領域をいうが、以下、単にエクステンション領域と記載する。また、ｐ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｎ型ウェル領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域）を形成する。次に、ゲート電極３ｂの側壁に、例えば、シリコン酸化膜、あるいは、シリコン酸化膜とシリコン窒化膜の積層膜などからなるサイドウォール絶縁膜３ｃを形成する（図２に示すサイドウォール形成工程）。サイドウォール絶縁膜３ｃは、例えば、ＣＶＤ法により、半導体基板２上にシリコン酸化膜を形成し、このシリコン酸化膜に異方性エッチングを施すことによって形成される。
【００３６】
次に、ｎ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｐ型ウェル領域のゲート電極３ｂの間に、または砒素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域４）を形成する（図２に示すソース・ドレイン領域形成工程）。また、ｐ型ウェル領域を覆うレジスト膜（図示は省略）をマスクとして、ｎ型ウェル領域のゲート電極の間にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域（ソース領域またはドレイン領域）を形成する（図２に示すソース・ドレイン領域形成工程）。ソース・ドレイン領域４は、前記したエクステンション領域４ａよりも不純物濃度が高い。詳しくは、ｎ＋型半導体領域は、ｎ−型半導体領域よりも不純物濃度が高く、また、ｐ＋型半導体領域は、ｐ−型半導体領域よりも不純物濃度が高い。
【００３７】
次に、半導体基板２の主面２ａの自然酸化膜を除去し、ゲート電極３ｂ、およびソース・ドレイン領域４の表面を露出させる。続いて、その表面を覆うように、例えばニッケル（Ｎｉ）膜のような金属膜（図示は省略）を形成する。次に、半導体基板２の主面２ａを、例えば３００℃程度の温度で熱処理（アニール処理）することにより、金属膜と半導体基板２の主面２ａのシリコンを反応させて、金属膜をシリサイド化する。そして、未反応の金属膜（ニッケル膜）を除去し、図４に示すように金属シリサイド層３ｄ、４ｂを形成する（図２に示すシリサイド化工程）。これにより、ゲート絶縁膜３ａ、ゲート電極３ｂ、サイドウォール絶縁膜３ｃおよびゲート電極３ｂ上の金属シリサイド層３ｄをそれぞれ有する複数のゲート部３が主面２ａ上に離間して形成される。そして、複数のゲート部３の間には、表面に金属シリサイド層４ｂを有するソース・ドレイン領域４が形成される。つまり、半導体基板２の主面２ａに複数のＭＩＳＦＥＴ（半導体素子）Ｑａが形成される。
【００３８】
次に、図５に示すように、ソース・ドレイン領域４の上面、および複数のゲート電極３ｂ（ゲート部３）の上面を含む主面２ａ上に、図２に示すＣＭＰ工程において、ＣＭＰストッパ膜となる窒化シリコン膜（第１絶縁膜）５を形成する（図２に示す窒化シリコン膜形成工程）。この窒化シリコン膜５は、図２に示すコンタクトホール形成工程において、エッチングストッパ膜としても用いるので、ソース・ドレイン領域４の上面、および複数のゲート電極３ｂ（ゲート部３）の上面を含む主面２ａのほぼ全面に形成する。窒化シリコン膜５は、例えば、ＣＶＤ法により、３０ｎｍ程度の厚さで成膜する。このようにＣＶＤ法により成膜する場合、下地の凹凸に倣って成膜される。このため、図５に示すように窒化シリコン膜５の上面は、下層に配置される半導体基板２の主面２ａ上の凹凸に倣った凹凸面となる。
【００３９】
次に、図６に示すように、窒化シリコン膜５上に、オゾンおよびＴＥＯＳを用いた熱ＣＶＤによる酸化シリコン膜であるオゾンＴＥＯＳ膜６を形成する（図２に示すオゾンＴＥＯＳ膜形成工程）。オゾンＴＥＯＳ膜６は、例えば、２００ｎｍ程度の厚さで、複数のゲート部３の間の窪みが埋まるように成膜する。成膜条件は、例えば、処理室内気圧を２ｋＰａ〜８０ｋＰａ、成膜温度（ウエハ・ステージの設定温度）は４００℃から５５０℃程度、ガス流量は、ＴＥＯＳ、Ｏ３、Ｈｅの流量をそれぞれ、１０００〜５０００ｍｇｍ、１００００〜３００００ｓｃｃｍ、１００００〜３００００ｓｃｃｍとすることができる。なお、流量の単位として［ｓｃｃｍ］や［ｓｌｍ］を用いる場合があるが、この［ｓｃｃｍ］、［ｓｌｍ］は、標準状態（１気圧：１０１３２５Ｐａ、０℃）で１分間当たりの流量を体積（ｃｃまたはリットル）で表わしている。したがって、標準状態のガスに換算すると、例えば、１ｓｃｃｍは、１．６７×１０−９ｍ３／ｓｅｃとして表わすことができる。
【００４０】
オゾンＴＥＯＳ膜形成工程で形成するオゾンＴＥＯＳ膜６は、窒化シリコン膜５上に積層するので、オゾンＴＥＯＳ膜６の上面は、窒化シリコン膜５の上面に倣った凹凸面となる。このため、本実施の形態では、図２に示すように、オゾンＴＥＯＳ膜形成工程の後で、かつ、プラズマＴＥＯＳ膜形成工程の前に、ＣＭＰ工程を行い、オゾンＴＥＯＳ膜６（図６参照）の上面に対して平坦化処理を施す。ＣＭＰ工程では、図７に示すように、窒化シリコン膜５をＣＭＰストッパ膜、換言すれば、ＣＭＰ法による研磨加工の加工終点として用いる。詳しくは、ＣＭＰ法による被研磨膜であるオゾンＴＥＯＳ膜６を上面側から研磨していくと、窒化シリコン膜５の一部（ゲート電極３ｂ上における窒化シリコン膜５の上面）が露出する。窒化シリコン膜５の一部が露出すると、窒化シリコン膜５が露出したことを、例えば、研磨抵抗変化、温度変化、あるいは研磨剤（スラリ）廃液の変化などとして検出することができる。このため、ゲート電極３ｂ（ゲート部３）上における窒化シリコン膜５の上面が露出した時点で、加工終点を判定し、ＣＭＰ法による加工を終了させることができる。このように、窒化シリコン膜５をＣＭＰストッパ膜として用いれば、ＣＭＰ工程後のオゾンＴＥＯＳ膜６の膜厚を、ゲート部３の高さで制御することができる。したがって、例えば、複数の半導体ウエハに対して、ＣＭＰ法による平坦化処理を、順次施す場合に、オゾンＴＥＯＳ膜６の膜厚のウエハ間均一性（半導体ウエハの処理毎の均一性）を向上させることができる。
【００４１】
ところで、前記したようにオゾンＴＥＯＳ膜６は、プラズマＴＥＯＳ膜よりも埋め込み特性（段差被覆性）が良好なので、窒化シリコン膜５の上面の段差を被覆する観点から好ましい。しかし、オゾンＴＥＯＳ膜６は、プラズマＴＥＯＳ膜と比較して、ＣＭＰ法による研磨処理を行った場合に、加工面に傷が発生し易い（スクラッチ耐性が低い）という特性がある。このため、本実施の形態のように、オゾンＴＥＯＳ膜６の上面を平坦化する方法として、ＣＭＰ法を適用する場合には、被研磨膜であるオゾンＴＥＯＳ膜６に加わる応力を低減することで、オゾンＴＥＯＳ膜６の傷の発生を抑制し、信頼性を向上させることができる。
【００４２】
そこで、本実施の形態ではＣＭＰ工程において、オゾンＴＥＯＳ膜６の被研磨面（上面）に供給する研磨剤として、分散剤中にセリア（酸化セリウム：ＣｅＯ２）砥粒が分散される、セリアスラリを用いている。ＣＭＰ法で用いる研磨剤としては、この他、シリカ（フュームドシリカ）スラリを用いることもできるが、以下の観点からセリアスラリを用いることが好ましい。すなわち、セリアスラリを用いた場合には、シリカスラリを用いた場合と比較して被研磨膜の加工面に傷が発生し難い。また、セリアスラリは、シリカスラリよりも加工レートが高いので、スラリ中の砥粒濃度を低減することができる。例えば、本実施の形態では、セリアスラリ中のセリア砥粒の濃度を２．０重量％以下としている。このため、シリカスラリを用いた場合と比較して被研磨膜に印加される応力を低減することができるので、オゾンＴＥＯＳ膜６のＣＭＰ加工における損傷を抑制することができる。なお、セリアスラリは、弱酸性から中性領域において、加工レートが高くなるので、ＣＭＰ工程におけるｐＨ値は、５前後としている。
【００４３】
また、窒化シリコン膜５の上面が露出して、ＣＭＰ法による平坦化処理が終了する前に、ゲート電極３ｂ（ゲート部３）の間のオゾンＴＥＯＳ膜６が研磨されてしまい、平坦性が低下する現象（ディッシングと呼ぶ）を抑制する観点から、研磨剤（セリアスラリ）には、アニオン系界面活性剤が含まれていることが好ましい。研磨剤中にアニオン系界面活性剤を含めることにより、窒化シリコン膜５の研磨レートに対するオゾンＴＥＯＳ膜６の研磨レート比を高くしても、ディッシングを抑制することができる。例えば、本実施の形態では、窒化シリコン膜５の研磨レートに対するオゾンＴＥＯＳ膜６の研磨レート比を１０以上として、オゾンＴＥＯＳ膜６の膜厚（ソース・ドレイン領域４上の厚さ）のウエハ面内均一性（一枚の半導体ウエハ内における均一性を向上させている。しかし、前記研磨レート比を１０以上としても、ディッシングを抑制できるので、ＣＭＰ工程後のオゾンＴＥＯＳ膜６および窒化シリコン膜５の平坦性を向上させることができる。例えば、図７に示すように、ＣＭＰ工程後の窒化シリコン膜５は、複数のゲート部３上において、オゾンＴＥＯＳ膜６から露出しているが、複数のゲート電極３ｂ（ゲート部３）の間においては、オゾンＴＥＯＳ膜６から露出していない。なお、本実施の形態のＣＭＰ工程に代えて、エッチング法により平坦化処理する方法も考えられるが、ＣＭＰ法はエッチング法よりも、平坦化処理後のオゾンＴＥＯＳ膜６および窒化シリコン膜５の平坦性を向上させることができる。
【００４４】
次に、図８に示すように、窒化シリコン膜５の露出された上面およびオゾンＴＥＯＳ膜６の残存した部分に、ＴＥＯＳを用いたプラズマＣＶＤによるプラズマＴＥＯＳ膜７を形成する（図２に示すプラズマＴＥＯＳ膜形成工程）。プラズマＴＥＯＳ膜７は、例えば、２００ｎｍ〜３００ｎｍ程度の厚さで、窒化シリコン膜５およびオゾンＴＥＯＳ膜６上に成膜する。成膜条件は、例えば、処理室内気圧を３００Ｐａ〜１１００Ｐａ、成膜温度（ウエハ・ステージの設定温度）は３７０℃〜４００℃程度、ガス流量は、ＴＥＯＳ、Ｏ２をそれぞれ、２００〜１５００ｓｃｃｍ、０．５〜３．０ｓｌｍ、高周波電力（１３．５６ＭＨｚ：５００〜１５００Ｗ，４００〜４３０ＫＨｚ：２５０〜６００Ｗ）とすることができる。本実施の形態では、プラズマＴＥＯＳ膜形成工程をＣＭＰ工程の後で行うので、既に平坦化された面上に成膜する。このため、図８に示すように、プラズマＴＥＯＳ膜７の膜厚を均一化することができる。また、ＣＭＰ工程により平坦化された面上に、プラズマＴＥＯＳ膜７を形成することで、プラズマＴＥＯＳ膜７の埋込み特性は問題にはならない。そして、含水率が高いオゾンＴＥＯＳ膜６を、オゾンＴＥＯＳ膜６よりも含水率が低いプラズマＴＥＯＳ膜７で覆うことができる。また、ＣＭＰ工程により平坦化された面上に、プラズマＴＥＯＳ膜７を形成することで、プラズマＴＥＯＳ膜７の上面は、下地となる窒化シリコン膜５の露出された上面およびオゾンＴＥＯＳ膜６の残存した部分の上面に倣った平坦面となる。このため、図２に示すコンタクトホール形成工程は、プラズマＴＥＯＳ膜７の上面に対して、ＣＭＰなどの平坦化処理を施すことなく行うことができる。このため、プラズマＴＥＯＳ膜７の上面に対する平坦化処理時にプラズマＴＥＯＳ膜７やオゾンＴＥＯＳ膜６が損傷することを防止することができる。なお、本実施の形態では、プリメタル層間絶縁膜として、窒化シリコン膜５、オゾンＴＥＯＳ膜６およびプラズマＴＥＯＳ膜７の三層構造の絶縁膜を説明したが、プリメタル層間絶縁膜の積層数は四層以上であっても良い。
【００４５】
次に、図９に示すように、プラズマＴＥＯＳ膜７、オゾンＴＥＯＳ膜６、および窒化シリコン膜５を貫通するコンタクトホール８ａを形成する（図２に示すコンタクトホール形成工程）。本工程では、プラズマＴＥＯＳ膜７上に所定のレジスト膜パターン（図示は省略）を形成する。そのレジスト膜パターンをマスクとして、プラズマＴＥＯＳ膜７、オゾンＴＥＯＳ膜６および窒化シリコン膜５に異方性ドライエッチングを施すことにより、コンタクトホール８ａを形成する。
【００４６】
コンタクトホール８ａを形成するための異方性ドライエッチングでは、まず、窒化シリコン膜５に対するエッチングレートよりも、オゾンＴＥＯＳ膜６、プラズマＴＥＯＳ膜７に対するエッチングレートが速くなるエッチング条件のもとで、プラズマＴＥＯＳ膜７およびオゾンＴＥＯＳ膜６に順次エッチングを施して、開口部を形成する。つまり、窒化シリコン膜５をエッチングストッパとして機能させる。エッチングガスとしては、例えば、ＣＦ４，Ｃ２Ｆ６，Ｃ４Ｆ８，Ｃ５Ｆ８等のフルオロカーボンガス、酸素ガス、およびアルゴンガス等の混合ガスを用いることができる。次に、プラズマＴＥＯＳ膜７に対するエッチングレートよりも窒化シリコン膜５に対するエッチングレートが速くなるエッチング条件のもとで、窒化シリコン膜５にエッチングを施し、開口部の底の窒化シリコン膜５を取り除き、ゲート部３およびソース・ドレイン領域４を露出させる。これにより、窒化シリコン膜５、オゾンＴＥＯＳ膜６、およびプラズマＴＥＯＳ膜７を貫通するコンタクトホール８ａが形成される。エッチングガスとしては、例えば、ＣＦ４，ＣＨＦ３等のフルオロカーボンガス、酸素ガス、およびアルゴンガス等の混合ガスを用いることができる。このように、本実施の形態では、ＣＭＰ工程におけるＣＭＰストッパ膜と、コンタクトホール形成工程におけるエッチングストッパ膜を窒化シリコン膜５で兼用することにより、製造工程の追加による製造効率の低下を防止することができる。なお、図９では、ソース・ドレイン領域４上にコンタクトホール８ａが形成された断面を例示している。しかし、コンタクトホール８ａは、分離して形成されたゲート部３、ソース・ドレイン領域４（ソース領域およびドレイン領域）のそれぞれを露出させるように形成される。
【００４７】
次に、図１０に示すように、コンタクトホール８ａ内に、プラグ８を形成する（図２に示すプラグ形成工程）。本工程では、まず、プリメタル層間絶縁膜の上面（図１０では、プラズマＴＥＯＳ膜７の上面）、およびコンタクトホール８ａの内面に、バリア導体膜８ｂとして、チタン膜および窒化チタン膜を順次成膜する。バリア導体膜８ｂは、例えば、ＴｉＣｌ４をメタルソースガスとして用いたメタルＣＶＤ処理により、形成することができる。なお、バリア導体膜８ｂの形成方法については、被覆性等の問題がないのであれば、メタルＣＶＤ処理のほか、スパッタリング成膜、またはメタルＣＶＤ処理とスパッタリング成膜の組み合わせ等の方法が適用できる。次に、コンタクトホール８ａ内のバリア導体膜８ｂ上に、主導体膜であるタングステン膜８ｃを形成する。タングステン膜８ｃは、例えば、ＷＦ６をメタルソースガスとして用いたメタルＣＶＤ処理により、コンタクトホール８ａを埋め込むように形成する。次に、メタルＣＭＰ処理により、コンタクトホール８ａ外部のバリア導体膜８ｂを除去する。このメタルＣＭＰ処理では、例えば、研磨剤として、例えば、アルミナ（酸化アルミニウム：ＡｌＯ２）砥粒を含んだアルミナスラリを用いることができる。以上の工程により、図１０に示すように、プリメタル層間絶縁膜の上面に、ゲート部３あるいはソース・ドレイン領域４と電気的に接続されるプラグ８が露出されたプリメタル領域ＰＭが形成される。
【００４８】
次に、プリメタル領域ＰＭ上に配線層を形成する工程（図２に示す層間絶縁膜形成工程以降の工程）について説明する。なお、プリメタル領域ＰＭ上には、複数層の配線層が形成されるが、本実施の形態では、配線層を形成する工程の例として、複数の配線層のうち、最下層（プリメタル領域の上層）に形成される配線層（第１層目の配線層）Ｍ１（図１参照）を形成する工程について説明する。
【００４９】
まず、図１１に示すように、プラグ８が埋め込まれたプリメタル層間絶縁膜の上面（図１１では、プラズマＴＥＯＳ膜７の上面）上に、絶縁性バリア膜１１および主層間絶縁膜であるプラズマ酸化シリコン膜１２を順に成膜する（図２に示す層間絶縁膜形成工程）。絶縁性バリア膜１１は、プラズマ酸化シリコン膜１２に配線溝等をエッチングにより形成する際に、そのエッチングによって下層に損傷を与えたり、加工寸法精度が悪化したりするのを回避することに利用することができる。すなわち、プラズマ酸化シリコン膜１２にエッチングを施す際に、絶縁性バリア膜１１をエッチングストッパ膜として機能させることができる。このため、絶縁性バリア膜１１は、プラズマ酸化シリコン膜１２に対して、エッチング選択比を有する材料からなる。例えば、ＳｉＣＮ膜などを用いることができる。一方、絶縁性バリア膜１１および主層間絶縁膜としては、半導体装置の低誘電率化を図る観点から、所謂、Ｌｏｗ−ｋ材料と呼ばれる低誘電率材料からなる低誘電率絶縁膜とすることが好ましい。なお、低誘電率絶縁膜（Ｌｏｗ−ｋ絶縁膜）とは、最上層の配線層（図示は省略）を覆うパッシベーション膜（図示は省略）に含まれる酸化シリコン膜（例えばＴＥＯＳ酸化シリコン膜）の誘電率よりも低い誘電率を有する絶縁膜を例示することができる。一般的には、ＴＥＯＳ酸化シリコン膜の比誘電率（ε＝４．１〜４．２程度）よりも低い比誘電率を有する絶縁膜（絶縁材料）を低誘電率絶縁膜（低誘電率材料）といい、ε＝１．８〜３程度が研究レベルで報告されている。本実施の形態では、例えば、ＳｉＣＨ３と酸化剤を主成分として含む原料ガスを用いて、プラズマＣＶＤ法により形成される、プラズマ酸化シリコン膜１２を主層間絶縁膜として用いている。
【００５０】
次に、図１２に示すように、プラズマ酸化シリコン膜１２および絶縁性バリア膜１１を貫通して、プラグ８を露出させる配線溝１３ａを形成する（図２に示す配線溝形成工程）。本工程では、プラズマ酸化シリコン膜１２上にフォトリソグラフィ法により、レジスト膜パターン（図示は省略）を形成する。そして、このレジスト膜パターンをエッチングマスクとして、絶縁性バリア膜１１に対するエッチングレートよりもプラズマ酸化シリコン膜１２に対するエッチングレートが速くなるエッチング条件のもとで、プラズマ酸化シリコン膜１２にドライエッチングを施してプラズマ酸化シリコン膜１２に開口部を形成する。次に、プラズマ酸化シリコン膜１２に対するエッチングレートよりも絶縁性バリア膜１１に対するエッチングレートが速くなるエッチング条件のもとで、開口部の底の絶縁性バリア膜１１を取り除き、プラグ８の上面を露出させる配線溝１３ａを形成する。その後、エッチングマスクとしてのレジスト膜パターンを除去する。
【００５１】
次に、配線溝１３ａ内に、導体膜を埋め込んで、図１に示すように、配線１３を形成する（図２に示す配線形成工程）。本工程では、まず、図１３に示すように、配線溝１３ａの底および側壁を含むプラズマ酸化シリコン膜１２上に、例えば、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはこれらの積層膜などからなる膜厚約１０ｎｍ程度のバリア導体膜１３ｂを形成する。バリア導体膜１３ｂは、スパッタリング法やＣＶＤ法などによって形成される。また、バリア導体膜１３ｂは、銅膜１３ｃの銅の拡散を防止ないしは抑制する機能などを有している。このようなバリア導体膜１３ｂの材料としては、上述したタンタル系の材料に代えて、銅とほとんど反応しない窒化タングステン（ＷＮ）または窒化チタン（ＴｉＮ）などのような高融点金属窒化物などを用いることもできる。また、バリア導体膜１３ｂの材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応しにくいチタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金、ルテニウム（Ｒｕ）などのような高融点金属を用いることもできる。また、バリア導体膜１３ｂとしては、上述した材料の単体膜でなく、積層膜を用いることもできる。
【００５２】
次に、図１４に示すようにバリア導体膜１３ｂ上に、配線溝１３ａに埋め込むように、例えば銅（Ｃｕ）からなる主導体膜として、銅膜１３ｃを形成する。銅膜１３ｃは、例えばスパッタリング法またはめっき法などを用いて形成される。また、銅膜１３ｃは、銅を主成分とする導体膜、例えば銅または銅合金（Ｃｕを主成分とし、例えばＭｇ、Ａｇ、Ｐｄ、Ｔｉ、Ｔａ、Ａｌ、Ｎｂ、ＺｒまたはＺｎなどを含む）により形成することができる。あるいは、バリア導体膜１３ｂ上に、相対的に薄い銅（または銅合金）などからなるシード膜をスパッタリング法などによって形成し、そのシード膜上に相対的に厚い銅（または銅合金）などからなる銅膜１３ｃをめっき法などによって形成することもできる。その後、例えば非酸化性雰囲気（例えば水素雰囲気）中において、半導体基板２に熱処理を施すことにより銅膜１３ｃの結晶粒を成長させる。次に、メタルＣＭＰ処理により、図１４に示す配線溝１３ａ外部のバリア導体膜１３ｂおよび銅膜１３ｃを除去する。このメタルＣＭＰ処理では、研磨剤として、例えば、アルミナ（酸化アルミニウム：ＡｌＯ２）砥粒を含んだアルミナスラリを用いることができる。これにより、図１に示すように絶縁膜（絶縁性バリア膜１１およびプラズマ酸化シリコン膜１２）に配線１３が埋め込まれた配線層Ｍ１が形成される。この配線１３は、配線溝１３ａの底部においてプリメタル領域ＰＭのプラグ８の上面と接触し、プラグ８を介してゲート部３あるいはソース・ドレイン領域４と電気的に接続される。
【００５３】
その後、配線層Ｍ１上にさらに、複数の配線層を積層する（図２に示す配線層積層工程）。一例として１１層構造の配線層（図示は省略）について説明すると、第１層目の配線層Ｍ１上に積層される、第２層目〜第６層目の配線層は、略同様に形成される。例えば、下層のＳｉＯＣ膜、ＳｉＣＮ膜等からなる複合絶縁性バリア膜（ライナー膜）上に主層間絶縁膜が、積層して形成される。この主層間絶縁膜は、例えば、下層よりカーボンドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜とプラズマＴＥＯＳシリコン酸化膜の積層膜が形成される。また、これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線が形成される。
【００５４】
また、第６層目の配線層上に積層される、第７層目および第８層目の配線層は、略同様に形成される。例えば、下層のＳｉＣＮ膜等の絶縁性バリア膜上に上層の主層間絶縁膜が、積層して形成される。この主層間絶縁膜は、例えば、下層よりプラズマＴＥＯＳシリコン酸化膜、ＦＳＧ（Fluorosilicate Glass）膜、およびＵＳＧ(Undoped Silicate Glass)膜の積層膜が形成される。また、これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線が形成される。
【００５５】
また、第８層目の配線層上に積層される、第９層目および第１０層目の配線層は、略同様に形成される。例えば、下層のＳｉＣＮ膜等の絶縁性バリア膜上に上層の主層間絶縁膜が積層して形成される。また、主層間絶縁膜は、例えば、下層よりＦＳＧ膜、ＵＳＧ膜の積層膜が形成される。また、主層間絶縁膜上に、さらに、ＳｉＣＮ膜等の絶縁性バリア膜、ＦＳＧ膜、およびＵＳＧ膜等が積層して形成される。また、これらの層間絶縁膜等を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線が形成される。
【００５６】
また、その上の最上層配線層は、例えば以下のように形成される。すなわち、ＳｉＣＮ膜等の絶縁性バリア膜、ＵＳＧ膜等の主層間絶縁膜が積層して形成される。これらの層間絶縁膜を貫通して、タングステン・プラグが設けられており、ＵＳＧ膜上にはアルミニウム配線およびボンディング・パッドが形成される。また、主層間絶縁膜上には、アルミニウム配線を覆うようにプラズマＳｉＮ等のファイナル・パッシベーション膜等が積層されて形成される。
【００５７】
（実施の形態２）
次に、前記実施の形態１で説明した半導体装置１の変形例およびその製造方法について説明する。なお、本実施の形態では、前記実施の形態１で説明した半導体装置およびその製造方法との相違点を中心に説明し、共通する部分は、説明を省略する。また、図面についても前記実施の形態１との相違点を説明するために必要な図面を示し、必要に応じ、前記実施の形態１で説明した図面を引用して説明する。図１５は、図１の変形例である半導体装置の製造方法による半導体装置の断面構造の一例を示す拡大断面図である。また、図１６は図４に対する変形例を示す拡大断面図、図１７は図５に対する変形例を示す拡大断面図である。また、図１８は、図７に対する変形例を示す拡大断面図である。
【００５８】
図１５に示す本実施の形態の半導体装置３０と、図１に示す前記実施の形態１の半導体装置１の相違点は、ゲート部３とは、頂点の高さの異なるゲート部３１が形成されている点である。詳しくは、ゲート部３１は、半導体基板２の主面２ａよりも高い位置に配置される上面２０ａを有する素子分離領域２０上に形成されている。ゲート部３１は、ゲート部３を形成する各工程（前記実施の形態１で説明した図２に示すゲート絶縁膜形成工程からサイドウォール形成工程まで）において、レジスト膜パターン（図示は省略）の形状を変更することにより、同時に形成することができる。このため、ゲート部３１自身の高さ（厚さ、上面２０ａに対する直交方向の高さ）は、ゲート部３自身の高さ（厚さ、上面２０ａに対する直交方向の高さ）と同等あるいはそれ以上となっている。なお、本実施の形態では、図２に示すサイドウォール形成工程の後で、図１６に示すように、ゲート電極３ｂおよびサイドウォール絶縁膜３ｃを覆う絶縁膜（例えば、ＣＶＤ法により形成されたシリコン酸化膜）３ｅが形成されるので、ゲート部３１の高さは、ゲート部３の高さよりも高くなっている。本実施の形態のゲート部３１には、上面２０ａ上に形成されるゲート絶縁膜３ａ、ゲート絶縁膜３ａ上に形成されるゲート電極３ｂ、ゲート絶縁膜３ａおよびゲート電極３ｂの側面を覆うサイドウォール絶縁膜３ｃ、およびゲート電極３ｂおよびサイドウォール３ｃを覆う絶縁膜３ｅが含まれる。
【００５９】
このように、主面２ａよりも高い位置に配置される素子分離領域２０の上面２０ａ上に、ゲート部３の高さ以上のゲート部３１が形成されているので、ゲート部３１の頂点の高さは、ゲート部３の頂点の高さよりも高くなる。このため、窒化シリコン膜形成工程（図２参照）で、ＣＭＰストッパ膜としての窒化シリコン膜（第１絶縁膜）５を形成すると、図１７に示すようにゲート部３１上の窒化シリコン膜５の上面は、ゲート部３上の窒化シリコン膜５よりも高い位置に配置されることとなる。そして、この状態でオゾンＴＥＯＳ膜形成工程（図２参照）の後、ＣＭＰ工程（図２参照）を施すと、図１８に示すように、ゲート部３１上の窒化シリコン膜５の上面が露出した時点でＣＭＰ法による研磨処理を終了することができるので、ゲート部３上には、オゾンＴＥＯＳ膜６が残存している。このため、ＣＭＰ工程において、ゲート部３周辺のオゾンＴＥＯＳ膜６に加わる応力を前記実施の形態１よりも、さらに低減することができる。
【００６０】
ここで、図１５に示すゲート部３は、半導体装置３０の論理回路と電気的に接続される、ＭＩＳＦＥＴＱａの一部であるが、ゲート部３１は、前記論理回路には接続されない、所謂ダミーゲートとなっている。したがって、論理回路に接続されるゲート部３周辺のオゾンＴＥＯＳ膜６の傷の発生を抑制すれば、半導体装置３０の信頼性を向上させることができる。また、前記実施の形態１で説明したように、オゾンＴＥＯＳ膜６の被研磨面（上面）に供給する研磨剤として、分散剤中にセリア（ＣｅＯ２）砥粒が分散される、セリアスラリを用いることで、オゾンＴＥＯＳ膜６のＣＭＰ加工における損傷を抑制することができる。また、研磨剤中にアニオン系界面活性剤を含めることにより、窒化シリコン膜５の研磨レートに対するオゾンＴＥＯＳ膜６の研磨レート比を高くしても、ディッシングを抑制することができる。また、前記実施の形態１と同様に、本実施の形態では、プラズマＴＥＯＳ膜形成工程をＣＭＰ工程の後で行うので、既に平坦化された面上に成膜する。このため、図１５に示すように、プラズマＴＥＯＳ膜７の膜厚を均一化することができる。また、ＣＭＰ工程により平坦化された面上に、プラズマＴＥＯＳ膜７を形成することで、プラズマＴＥＯＳ膜７埋込み特性は問題にはならない。そして、含水率が高いオゾンＴＥＯＳ膜６を、オゾンＴＥＯＳ膜６よりも含水率が低いプラズマＴＥＯＳ膜７で覆うことができる。また、ＣＭＰ工程により平坦化された面上に、プラズマＴＥＯＳ膜７を形成することで、プラズマＴＥＯＳ膜７の上面は、下地となる窒化シリコン膜５の露出された上面およびオゾンＴＥＯＳ膜６の残存した部分の上面に倣った平坦面となる。このため、図２に示すコンタクトホール形成工程は、プラズマＴＥＯＳ膜７の上面に対して、ＣＭＰなどの平坦化処理を施すことなく行うことができる。このため、プラズマＴＥＯＳ膜７の上面に対する平坦化処理時にプラズマＴＥＯＳ膜７やオゾンＴＥＯＳ膜６が損傷することを防止することができる。
【００６１】
上記の製造方法により得られる本実施の形態の半導体装置３０は、図１５に示すように、プラズマＴＥＯＳ膜７は、ゲート部３１上において、窒化シリコン膜５と接し、複数のゲート部３上においては、窒化シリコン膜５と接していない構造となる。
【００６２】
なお、本実施の形態の半導体装置およびその製造方法は、上記した相違点を除き、前記実施の形態１で説明した半導体装置およびその製造方法と同様である。したがって、重複する説明は省略するが、上記相違点を除き、前記実施の形態１で説明した発明を適用することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、前記実施の形態２では、素子分離領域２０上に、ダミーゲートとしてのゲート部３１を形成する実施態様について説明したが、ゲート部３と高さの異なるゲート部の態様はこれに限定されない。例えば、半導体基板２の主面２ａ上にゲート部３よりも高いゲート部を形成することもできる。この時、ゲート部３よりも高くする方法としては、例えば、前記実施の形態２で説明したゲート部３１のように、ゲート電極３ｂおよびサイドウォール絶縁膜３ｃを覆う絶縁膜（例えば、ＣＶＤ法により形成されたシリコン酸化膜）３ｅが形成された構造としても良い。この場合、絶縁膜３ｅの厚さ分、ゲート部３よりも高いゲート部を形成することができる。
【産業上の利用可能性】
【００６５】
本発明は、半導体基板上に絶縁膜、特に、プリメタル層間絶縁膜を形成する半導体装置に利用可能である。
【符号の説明】
【００６６】
１、３０  半導体装置、
２  半導体基板（半導体ウエハ）
２ａ  主面
３、３１  ゲート部
３ａ  ゲート絶縁膜
３ｂ  ゲート電極
３ｃ  サイドウォール絶縁膜
３ｄ  金属シリサイド層
３ｅ  絶縁膜
４  ソース・ドレイン領域
４ａ  エクステンション領域
４ｂ  金属シリサイド層
５  窒化シリコン膜（ＣＭＰストッパ膜、第１絶縁膜）
６  オゾンＴＥＯＳ膜（酸化シリコン膜）
７  プラズマＴＥＯＳ膜（酸化シリコン膜）
８  プラグ
８ａ  コンタクトホール
８ｂ  バリア導体膜
８ｃ  タングステン膜
１１  絶縁性バリア膜
１２  プラズマ酸化シリコン膜
１３  配線
１３ａ  配線溝
１３ｂ  バリア導体膜
１３ｃ  銅膜
２０  素子分離領域
２０ａ  上面
Ｍ１  配線層
ＰＭ  プリメタル領域
Ｑａ  ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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