(57)【要約】【課題】消費電力を増大させることなく、高精度な基準電圧の下で動作するスイッチトキャパシタ型回路を提供する。【解決手段】（１）第１のスイッチトキャパシタ（スイッチ１１〜１３及び帰還容量Ｃｆ）とサンプリング容量Ｃｓと増幅回路１００とを含むスイッチトキャパシタ型増幅回路１１０ａと、（２）スイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給する基準電圧回路１１０ｂとを備え、基準電圧回路１１０ｂは、基準電圧Ｖｒｅｆを出力するバッファ回路１と、バッファ回路１の出力端子１１１とスイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給するための基準電圧入力端子１１２との間に接続された第２のスイッチトキャパシタ（スイッチ１０及び容量Ｃｃ）とを有する。【選択図】図１
2012039453.tif 000002
【特許請求の範囲】
【請求項１】
スイッチトキャパシタ型回路であって、
第１のスイッチトキャパシタと前記第１のスイッチトキャパシタを用いて入力信号を増幅する増幅回路とを含むスイッチトキャパシタ型増幅回路と、
前記スイッチトキャパシタ型増幅回路に基準電圧を供給する基準電圧回路とを備え、
前記基準電圧回路は、
前記基準電圧を出力するバッファ回路と、
前記バッファ回路の出力端子と前記スイッチトキャパシタ型増幅回路に基準電圧を供給するための基準電圧入力端子との間に接続された第２のスイッチトキャパシタとを有する
スイッチトキャパシタ型回路。
【請求項２】
前記スイッチトキャパシタ型増幅回路はさらに、当該スイッチトキャパシタ型増幅回路の入力端子と前記増幅回路の反転入力端子との間に接続されたサンプリング容量を備え、
前記第１のスイッチトキャパシタを構成する第１の容量は、前記増幅回路の反転入力端子と出力端子とを接続する帰還路上に接続されている
請求項１記載のスイッチトキャパシタ型回路。
【請求項３】
前記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ及び前記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチには、サンプリング周期と増幅周期とを特定する制御信号が供給され、
前記サンプリング周期においては、
前記サンプリング容量には、前記入力端子に印加された入力電圧と前記基準電圧との電位差分が保持され、
前記第２のスイッチトキャパシタを構成する第２の容量は、前記第２のスイッチによって前記バッファ回路と切り離されるとともに、前記第１のスイッチを介して前記第１の容量と並列に接続され、
前記増幅周期においては、
前記第１の容量は、前記第１のスイッチによって、前記第２の容量と切り離されるとともに前記増幅回路の反転入力端子と出力端子との間に接続され、
前記第２の容量には、前記第２のスイッチを介して前記バッファ回路から出力された基準電圧が印加される
請求項２記載のスイッチトキャパシタ型回路。
【請求項４】
前記第１のスイッチトキャパシタを構成する第１の容量の一端は、前記増幅回路の反転入力端子と接続され、
前記スイッチトキャパシタ型増幅回路は、フリップアラウンド型の回路である
請求項１記載のスイッチトキャパシタ型回路。
【請求項５】
前記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ及び前記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチには、サンプリング周期と増幅周期とを特定する制御信号が供給され、
前記サンプリング周期においては、
前記第１の容量には、当該スイッチトキャパシタ型増幅回路の入力端子に印加された入力電圧と前記基準電圧との電位差分が保持され、
前記第２のスイッチトキャパシタを構成する第２の容量は、前記第２のスイッチによって前記バッファ回路と切り離されるとともに、前記第１のスイッチを介して前記第１の容量と接続され、
前記増幅周期においては、
前記第１の容量の他端は、前記第１のスイッチによって、前記入力端子と切り離されるとともに前記増幅回路の出力端子に接続され、
前記第２の容量は、前記第１のスイッチによって前記第１の容量と切り離されるとともに、前記第２のスイッチを介して前記バッファ回路の出力端子と接続される
請求項４記載のスイッチトキャパシタ型回路。
【請求項６】
請求項１記載のスイッチトキャパシタ型回路と、
前記スイッチトキャパシタ型回路から出力された信号をＡＤ変換するＡＤ変換器と
を備えるＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ型回路及びそれを用いたＡＤ変換回路に関し、特に、高精度のスイッチトキャパシタ型回路に必要な高精度基準電圧の供給の実現に有効な回路技術に関するものである。
【背景技術】
【０００２】
近年の高精度なデジタル信号処理化に伴い、高精度かつ高速のアナログの演算回路が必要とされている。そこで、スイッチトキャパシタ型回路（非特許文献１）が頻繁に用いられる。スイッチトキャパシタ型回路とは、スイッチと容量とを組み合わせて、アナログ信号に対して時間的に離散的な演算を実現する回路である。従来用いられていたスイッチトキャパシタ型回路の一例（ここでは、スイッチトキャパシタ型増幅回路）を図６を用いて説明する。以下、スイッチを制御する制御信号をクロックと呼ぶ。
【０００３】
図６には、従来のスイッチトキャパシタ型増幅回路９０を構成するのに必要なスイッチ１４〜１６、増幅回路１０１、サンプリング容量Ｃｓ及び帰還容量Ｃｆと、スイッチトキャパシタ型増幅回路９０に基準電圧Ｖｒｅｆを供給するためのバッファ回路２とが示されている。なお、スイッチ１５の一端には、バイアス電圧Ｖｂが接続され、サンプリング容量Ｃｓの一端には入力電圧Ｖｉｎが印加される。
【０００４】
図６に示すスイッチトキャパシタ型増幅回路９０は、図７に示す、交互にＨＩＧＨ及びＬＯＷを繰り返し、同時にＨＩＧＨにならないクロックφ１及びクロックφ２の二つの同期信号を用いて動作する。クロックφ１はスイッチ１４及び１５を制御する信号であり、クロックφ２はスイッチ１６を制御する信号である。クロックφ１がＨＩＧＨ、かつ、クロックφ２がＬＯＷの時に、スイッチ１４とスイッチ１５がＯＮし、同時にスイッチ１６がＯＦＦすることで、帰還容量Ｃｆの両端に基準電圧Ｖｒｅｆとバイアス電圧Ｖｂとの差分に相当する電荷が蓄積される。クロックφ１がＨＩＧＨからＬＯＷに切り替わるタイミングで、サンプリング容量Ｃｓに入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの差分に相当する電荷が蓄えられ、クロックφ１がＬＯＷ、かつ、クロックφ２がＨＩＧＨの時に、スイッチ１６がＯＮし、同時にスイッチ１４とスイッチ１５がＯＦＦすることで、帰還容量Ｃｆの片側端子が増幅回路１０１の出力と接続され、サンプリング容量Ｃｓに蓄積されていた電荷が帰還容量Ｃｆに移動する。これにより、スイッチトキャパシタ型増幅回路９０は、入力信号Ｖｉｎに対して、サンプリング容量Ｃｓと帰還容量Ｃｆの比に相当する分の電圧増幅を行い、電圧増幅の結果を出力電圧Ｖｏｕｔとして出力する。
【０００５】
なお、前記スイッチトキャパシタ型増幅回路９０で高精度化を実現する為には、基準電圧Ｖｒｅｆ用のバッファ回路２の高精度化も必要となる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＭｃＧｒａｗ−Ｈｉｌｌ  「Design of Analog CMOS Integrated Circuits」  Chapter１２ ｐ４０５−ｐ４４７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の技術では、図６に示されるように、基準電圧Ｖｒｅｆをスイッチトキャパシタ型増幅回路９０に供給する構成として、バッファ回路２がスイッチ１４を介して基準電圧Ｖｒｅｆを供給する構成がとられているが、このような構成では、バッファ回路２の周波数応答の特性が原因で、図６中のノードＡで示す電圧が所望の基準電圧Ｖｒｅｆからずれてしまうという問題が生じる。以上の事から、高精度に基準電圧をスイッチトキャパシタ型増幅回路に供給するには、バッファ回路２の周波数応答の特性を改善する必要があり、その結果消費電力が増大してしまう。
【０００８】
そこで、本発明は、このような状況に鑑みてなされたものであり、消費電力を増大させることなく、高精度な基準電圧の下で動作するスイッチトキャパシタ型回路等を提供することを目的とする。より詳しくは、スイッチトキャパシタ型増幅回路に基準電圧を供給するバッファ回路に対する要求性能を緩和することができるスイッチトキャパシタ型回路等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前述の課題を解決すべく、本発明に係るスイッチトキャパシタ型回路の一形態は、スイッチトキャパシタ型回路であって、第１のスイッチトキャパシタと前記第１のスイッチトキャパシタを用いて入力信号を増幅する増幅回路とを含むスイッチトキャパシタ型増幅回路と、前記スイッチトキャパシタ型増幅回路に基準電圧を供給する基準電圧回路とを備え、前記基準電圧回路は、前記基準電圧を出力するバッファ回路と、前記バッファ回路の出力端子と前記スイッチトキャパシタ型増幅回路に基準電圧を供給するための基準電圧入力端子との間に接続された第２のスイッチトキャパシタとを有する。これによれば、基準電圧をスイッチトキャパシタ型増幅回路に供給する構成として、スイッチトキャパシタ型のバッファ構成を用いている。スイッチトキャパシタは容量とスイッチとで構成され、その等価的なインピーダンスが１／（（クロック周波数）＊（容量））であらわされる（非特許文献２）。よって、バッファ回路の出力インピーダンスを低下させることが可能となり、バッファ回路に対する要求性能を緩和することができる。
【００１０】
ここで、前記スイッチトキャパシタ型増幅回路はさらに、当該スイッチトキャパシタ型増幅回路の入力端子と前記増幅回路の反転入力端子との間に接続されたサンプリング容量を備え、前記第１のスイッチトキャパシタを構成する第１の容量は、前記増幅回路の反転入力端子と出力端子とを接続する帰還路上に接続されていてもよい。より具体的には、前記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ及び前記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチには、サンプリング周期と増幅周期とを特定する制御信号が供給され、前記サンプリング周期においては、前記サンプリング容量には、前記入力端子に印加された入力電圧と前記基準電圧との電位差分が保持され、前記第２のスイッチトキャパシタを構成する第２の容量は、前記第２のスイッチによって前記バッファ回路と切り離されるとともに、前記第１のスイッチを介して前記第１の容量と並列に接続され、前記増幅周期においては、前記第１の容量は、前記第１のスイッチによって、前記第２の容量と切り離されるとともに前記増幅回路の反転入力端子と出力端子との間に接続され、前記第２の容量には、前記第２のスイッチを介して前記バッファ回路から出力された基準電圧が印加されてもよい。これにより、この動作時に必要な前記基準電圧を、スイッチトキャパシタ型のバッファ回路構成にして供給することで信号増幅における高精度化を行うことができる。
【００１１】
ここで、前記第１のスイッチトキャパシタを構成する第１の容量の一端は、前記増幅回路の反転入力端子と接続され、前記スイッチトキャパシタ型増幅回路は、フリップアラウンド型の回路であってもよい。より具体的には、前記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ及び前記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチには、サンプリング周期と増幅周期とを特定する制御信号が供給され、前記サンプリング周期においては、前記第１の容量には、当該スイッチトキャパシタ型増幅回路の入力端子に印加された入力電圧と前記基準電圧との電位差分が保持され、前記第２のスイッチトキャパシタを構成する第２の容量は、前記第２のスイッチによって前記バッファ回路と切り離されるとともに、前記第１のスイッチを介して前記第１の容量と接続され、前記増幅周期においては、前記第１の容量の他端は、前記第１のスイッチによって、前記入力端子と切り離されるとともに前記増幅回路の出力端子に接続され、前記第２の容量は、前記第１のスイッチによって前記第１の容量と切り離されるとともに、前記第２のスイッチを介して前記バッファ回路の出力端子と接続されてもよい。これにより、この動作時に必要な前記基準電圧をスイッチトキャパシタ型のバッファ回路構成にして供給することで信号増幅における高精度化を行うことができる。
【００１２】
なお、本発明は、以上の構成を備えるスイッチトキャパシタ型回路と、前記スイッチトキャパシタ型回路から出力された信号をＡＤ変換するＡＤ変換器とを備えるＡＤ変換回路として実現することもできる。
【非特許文献２】Oxford University Press「CMOS Analog Circuit Design」ｐ４９３
【発明の効果】
【００１３】
本発明により、スイッチトキャパシタ型回路で構成された基準電圧用のバッファ構成を使用することで、低出力インピーダンス構成が実現できるので、高精度のスイッチトキャパシタ型回路が要求される回路において、その基準電圧用のバッファ回路に対する要求性能を緩和することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第一の実施形態におけるスイッチトキャパシタ型回路の回路図
【図２】本発明の第一の実施形態の変形例における全差動（差動入力・差動出力）構成のスイッチトキャパシタ型回路の回路図
【図３】本発明の第二の実施形態におけるフリップアラウンド型スイッチトキャパシタ型回路の回路図
【図４】本発明の第二の実施形態の変形例における全差動構成のスイッチトキャパシタ型回路の回路図
【図５】本発明の第三の実施形態におけるＡＤ変換回路のブロック図
【図６】従来のスイッチトキャパシタ型増幅回路の回路図
【図７】スイッチトキャパシタ型増幅回路に供給されるクロックのタイミングチャート
【発明を実施するための形態】
【００１５】
（第一の実施形態）
以下、本発明の第一の実施形態について図１を参照しながら説明する。
【００１６】
図１は、本発明の第一の実施形態におけるスイッチトキャパシタ型回路１１０の回路図である。このスイッチトキャパシタ型回路１１０は、（１）第１のスイッチトキャパシタ（スイッチ１１〜１３及び帰還容量Ｃｆ）とサンプリング容量Ｃｓとそれら第１のスイッチトキャパシタ及びサンプリング容量Ｃｓを用いて入力信号を増幅する増幅回路１００とを含むスイッチトキャパシタ型増幅回路１１０ａと、（２）スイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給する基準電圧回路１１０ｂとを備える。基準電圧回路１１０ｂは、基準電圧Ｖｒｅｆを出力するバッファ回路１と、バッファ回路１の出力端子１１１とスイッチトキャパシタ型増幅回路１１０ａに基準電圧Ｖｒｅｆを供給するための基準電圧入力端子１１２との間に接続された第２のスイッチトキャパシタ（スイッチ１０及び容量Ｃｃ）とを有する。このスイッチトキャパシタ型回路１１０は、図６に示す従来のスイッチトキャパシタ型増幅回路９０に加えて、スイッチトキャパシタ型増幅回路１１０ａに基準電圧を供給するためのスイッチ１０及び容量Ｃｃ備える点に特徴を有する。
【００１７】
なお、サンプリング容量Ｃｓがスイッチトキャパシタ型増幅回路１１０ａの入力端子１１３と増幅回路１００の反転入力端子との間に接続され、上記第１のスイッチトキャパシタを構成する第１の容量（つまり、帰還容量Ｃｆ）が増幅回路１００の反転入力端子と出力端子とを接続する帰還路上に接続されていることは、従来のスイッチトキャパシタ型増幅回路９０と同様である。
【００１８】
図１に示すスイッチトキャパシタ型回路１１０の動作説明をする。クロックφ１とクロックφ２は図７に示すとおり、交互にＨＩＧＨ及びＬＯＷを繰り返す同期信号である。クロックφ１はスイッチ１１及び１２を制御する信号であり、クロックφ２はスイッチ１０及び１３を制御する信号である。クロックφ１がＨＩＧＨ、かつ、クロックφ２がＬＯＷの状態では、スイッチ１１とスイッチ１２がＯＮし、同時にスイッチ１０とスイッチ１３がＯＦＦすることで、容量Ｃｃの両端の電荷が帰還容量Ｃｆの両端に移動する。また、クロックφ１がＨＩＧＨからＬＯＷに切り替わるタイミングでスイッチ１１がＯＦＦになり、入力電圧Ｖｉｎがサンプリング容量Ｃｓにサンプリングされると同時に基準電圧Ｖｒｅｆが帰還容量Ｃｆにサンプリングされる。一方、クロックφ１がＯＦＦでクロックφ２がＨＩＧＨの時に、スイッチ１１とスイッチ１２がＯＦＦし、同時にスイッチ１０とスイッチ１３がＯＮすることで、スイッチトキャパシタ型増幅回路１１０ａは増幅動作を行うと同時に容量Ｃｃの両端には基準電圧Ｖｒｅｆとバイアス電圧のＶｂとの差分に相当する電荷が蓄えられる。
【００１９】
つまり、上記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ（つまり、スイッチ１１〜１３）及び上記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチ（つまり、スイッチ１０）には、サンプリング周期と増幅周期とを特定する制御信号（クロックφ１又はクロックφ２）が供給され、サンプリング周期においては、サンプリング容量Ｃｓには、入力端子１１３に印加された入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの電位差分が保持され、第２のスイッチトキャパシタを構成する第２の容量（つまり、容量Ｃｃ）は、第２のスイッチ（つまり、スイッチ１０）によってバッファ回路１と切り離されるとともに、第１のスイッチ（つまり、スイッチ１１及び１２）を介して第１の容量（つまり、容量Ｃｆ）と並列に接続され、一方、増幅周期においては、第１の容量（つまり、容量Ｃｆ）は、第１のスイッチ（つまり、スイッチ１１及び１２）によって、第２の容量（つまり、容量Ｃｃ）と切り離されるとともに増幅回路１００の反転入力端子と出力端子との間に接続され、第２の容量（つまり、容量Ｃｃ）には、第２のスイッチ（つまり、スイッチ１０）を介してバッファ回路１から出力された基準電圧Ｖｒｅｆが印加される。
【００２０】
以上の動作により、バッファ回路１は、スイッチ１０の存在により、直接スイッチトキャパシタ型増幅回路１１０ａに接続されることが無い。よって、バッファ回路１の出力インピーダンスの影響はスイッチトキャパシタ型増幅回路１１０ａに関与しない為、基準電圧Ｖｒｅｆの精度に直接関係することはない。これにより、バッファ回路１の後段のスイッチ１０の動作と容量Ｃｃによって基準電圧Ｖｒｅｆの精度が決定するため、本実施形態におけるスイッチトキャパシタ型回路１１０は高精度なスイッチトキャパシタ型増幅回路を実現している。
【００２１】
なお、図２に示す差動入力・差動出力の構成も同様に高精度のスイッチトキャパシタ型回路を実現できる。図２は、差動入力・差動出力の構成を有する第一の実施形態の変形例に係るスイッチトキャパシタ型回路１２０の回路図である。
【００２２】
このスイッチトキャパシタ型回路１２０は、（１）２つの第１のスイッチトキャパシタ（スイッチ１８〜２０及び帰還容量Ｃｆ１、スイッチ２２〜２４及び帰還容量Ｃｆ２、）と２つのサンプリング容量Ｃｓ１及びＣｆ２と増幅回路１０２とを含む差動入力・差動出力のスイッチトキャパシタ型増幅回路１２０ａと、（２）スイッチトキャパシタ型増幅回路１２０ａに基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を供給する２つの基準電圧回路１２０ｂ及び１２０ｃとを備える。一方の基準電圧回路１２０ｂは、基準電圧Ｖｒｅｆ１を出力するバッファ回路３と、バッファ回路３の出力端子１２１とスイッチトキャパシタ型増幅回路１２０ａに基準電圧Ｖｒｅｆ１を供給するための基準電圧入力端子１２２との間に接続された第２のスイッチトキャパシタ（スイッチ１７及び容量Ｃｃ１）とを有する。他方の基準電圧回路１２０ｃは、基準電圧Ｖｒｅｆ２を出力するバッファ回路４と、バッファ回路４の出力端子１２４とスイッチトキャパシタ型増幅回路１２０ａに基準電圧Ｖｒｅｆ２を供給するための基準電圧入力端子１２５との間に接続された第２のスイッチトキャパシタ（スイッチ２１及び容量Ｃｃ２）とを有する。
【００２３】
なお、２つのサンプリング容量Ｃｓ１及びＣｓ２は、それぞれ、スイッチトキャパシタ型増幅回路１２０ａの反転入力用の入力端子１２３と増幅回路１０２の反転入力端子との間、及び、スイッチトキャパシタ型増幅回路１２０ａの非転入力用の入力端子１２６と増幅回路１０２の非反転入力端子との間に接続されている。そして、上記２つの第１のスイッチトキャパシタを構成する２つの第１の容量（つまり、帰還容量Ｃｆ１及びＣｆ２）は、それぞれ、増幅回路１０２の反転入力端子と出力端子とを接続する帰還路上、及び、増幅回路１０２の非反転入力端子と出力端子とを接続する帰還路上に接続されている。
【００２４】
このような差動入力・差動出力の構成を有するスイッチトキャパシタ型回路１２０についても、第一の実施形態と同様の効果が奏される。つまり、バッファ回路３及び４は、それぞれ、スイッチ１７及び２１の存在により、直接スイッチトキャパシタ型増幅回路１２０ａに接続されることが無い。よって、バッファ回路３及び４の出力インピーダンスの影響はスイッチトキャパシタ型増幅回路１２０ａに関与しない為、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２の精度に直接関係することはない。これにより、バッファ回路３及び４の後段のスイッチ１７及び２１の動作と容量Ｃｃ１及びＣｃ２によって基準電圧Ｖｒｅｆ１及びＶｒｅｆ２の精度が決定するため、この変形例におけるスイッチトキャパシタ型回路１２０は、入力端子１２３及び１２６に入力された差動入力信号（Ｖｉｎｐ−Ｖｉｎｍ）を増幅して差動出力信号（Ｖｏｕｔｐ−Ｖｏｕｔｍ）として出力する高精度な差動入力・差動出力のスイッチトキャパシタ型増幅回路を実現している。
【００２５】
（第二の実施形態）
以下本発明の第二の実施形態について図３を参照しながら説明する。
【００２６】
図３は、本発明の第二の実施形態におけるスイッチトキャパシタ型回路１３０の回路図である。このスイッチトキャパシタ型回路１３０は、（１）第１のスイッチトキャパシタ（スイッチ２５、２６、２８、２９及びサンプリング容量Ｃｓ）とそれら第１のスイッチトキャパシタ及びサンプリング容量Ｃｓを用いて入力信号を増幅する増幅回路１０３とを含むフリップアラウンド型のスイッチトキャパシタ型増幅回路１３０ａと、（２）スイッチトキャパシタ型増幅回路１３０ａに基準電圧Ｖｒｅｆを供給する基準電圧回路１３０ｂとを備える。基準電圧回路１３０ｂは、基準電圧Ｖｒｅｆを出力するバッファ回路５と、バッファ回路５の出力端子１３１とスイッチトキャパシタ型増幅回路１３０ａに基準電圧Ｖｒｅｆを供給するための基準電圧入力端子１３２との間に接続された第２のスイッチトキャパシタ（スイッチ２７及び容量Ｃｃ）とを有する。なお、上記第１のスイッチトキャパシタを構成する第１の容量（つまり、サンプリング容量Ｃｓ）の一端は、増幅回路１０３の反転入力端子と接続されている。
【００２７】
図３に示すスイッチトキャパシタ型回路１３０の動作説明をする。クロックφ１とクロックφ２は図７に示すとおり、交互にＨＩＧＨ及びＬＯＷを繰り返す同期信号である。クロックφ１はスイッチ２５、２６及び２９を制御する信号であり、クロックφ２はスイッチ２７及び２８を制御する信号である。クロックφ１がＯＮ、かつ、クロックφ２がＬＯＷの状態では、スイッチ２５とスイッチ２６とスイッチ２９がＯＮし、同時にスイッチ２７とスイッチ２８がＯＦＦすることで、サンプリング容量Ｃｓの両端に入力端子１３３の電圧と基準電圧入力端子１３２の電圧との差分に相当する電荷が蓄積される。クロックφ１がＨＩＧＨからＬＯＷに切り替わるタイミングで、スイッチ２６がＯＦＦすることで、サンプリング容量Ｃｓには、そのタイミングでの入力電圧Ｖｉｎがサンプリングされると同時に基準電圧Ｖｒｅｆがサンプリングされる。一方、クロックφ１がＯＦＦでクロックφ２がＯＮの状態では、スイッチ２５とスイッチ２６とスイッチ２９がＯＦＦし、同時にスイッチ２７とスイッチ２８がＯＮすることで、直前でサンプリング容量Ｃｓにサンプリングされた電圧が出力電圧Ｖｏｕｔとして出力されると同時に容量Ｃｃに、基準電圧Ｖｒｅｆに相当する電荷が蓄えられる。
【００２８】
つまり、上記第１のスイッチトキャパシタを構成する少なくとも一つの第１のスイッチ（つまり、スイッチ２５、２６、２８、２９）及び上記第２のスイッチトキャパシタを構成する少なくとも一つの第２のスイッチ（つまり、スイッチ２７）には、サンプリング周期と増幅周期とを特定する制御信号（クロックφ１又はクロックφ２）が供給され、サンプリング周期においては、第１の容量（つまり、サンプリング容量Ｃｓ）には、当該スイッチトキャパシタ型増幅回路１３０ａの入力端子１３３に印加された入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの電位差分が保持され、第２のスイッチトキャパシタを構成する第２の容量（つまり、容量Ｃｃ）は、第２のスイッチ（つまり、スイッチ２７）によってバッファ回路５と切り離されるとともに、第１のスイッチ（つまり、スイッチ２６）を介して第１の容量（つまり、サンプリング容量Ｃｓ）と接続され、一方、増幅周期においては、第１の容量（つまり、サンプリング容量Ｃｓ）の他端は、第１のスイッチ（つまり、スイッチ２５及び２８）によって、入力端子１３３と切り離されるとともに増幅回路１０３の出力端子に接続され、第２の容量（つまり、容量Ｃｃ）は、第１のスイッチ（つまり、スイッチ２６）によって第１の容量（つまり、サンプリング容量Ｃｓ）と切り離されるとともに、第２のスイッチ（つまり、スイッチ２７）を介してバッファ回路５の出力端子と接続される。
【００２９】
以上の動作により、バッファ回路５は、スイッチ２７の存在により、直接スイッチトキャパシタ型増幅回路１３０ａに接続されることが無い。よって、バッファ回路５の出力インピーダンスの影響は関与しない為、基準電圧Ｖｒｅｆの精度に直接関係することがない。これにより、バッファ回路５の後段のスイッチ２７の動作と容量Ｃｃによって基準電圧Ｖｒｅｆの精度が決定するため、本実施形態におけるスイッチトキャパシタ型回路１３０は高精度なフリップアラウンド型のスイッチトキャパシタ型増幅回路を実現している。
【００３０】
なお、図４に示す差動入力・差動出力の構成も同様に高精度のフリップアラウンド型のスイッチトキャパシタ型回路を実現できる。図４は、差動入力・差動出力の構成を有する第二の実施形態の変形例に係るスイッチトキャパシタ型回路１４０の回路図である。
【００３１】
このスイッチトキャパシタ型回路１４０は、（１）２つの第１のスイッチトキャパシタ（スイッチ３０、３２、３６、３８及びサンプリング容量Ｃｓ１、スイッチ３１、３４、３７、３８及びサンプリング容量Ｃｓ２）と増幅回路１０４とを含むフリップアラウンド型のスイッチトキャパシタ型増幅回路１４０ａと、（２）スイッチトキャパシタ型増幅回路１４０ａに基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を供給する２つの基準電圧回路１４０ｂ及び１４０ｃとを備える。一方の基準電圧回路１４０ｂは、基準電圧Ｖｒｅｆ１を出力するバッファ回路６と、バッファ回路６の出力端子１４１とスイッチトキャパシタ型増幅回路１４０ａに基準電圧Ｖｒｅｆ１を供給するための基準電圧入力端子１４２との間に接続された第２のスイッチトキャパシタ（スイッチ３３及び容量Ｃｃ１）とを有する。他方の基準電圧回路１４０ｃは、基準電圧Ｖｒｅｆ２を出力するバッファ回路７と、バッファ回路７の出力端子１４４とスイッチトキャパシタ型増幅回路１４０ａに基準電圧Ｖｒｅｆ２を供給するための基準電圧入力端子１４５との間に接続された第２のスイッチトキャパシタ（スイッチ３５及び容量Ｃｃ２）とを有する。なお、上記２つの第１のスイッチトキャパシタを構成する第１の容量（つまり、サンプリング容量Ｃｓ１及びＣｓ２）の一端は、それぞれ、増幅回路１０４の反転入力端子及び非反転入力端子と接続されている。
【００３２】
このような差動入力・差動出力の構成を有するスイッチトキャパシタ型回路１４０についても、第二の実施形態と同様の効果が奏される。つまり、バッファ回路６及び７は、それぞれ、スイッチ３３及び３５の存在により、直接スイッチトキャパシタ型増幅回路１４０ａに接続されることが無い。よって、バッファ回路６及び７の出力インピーダンスの影響は関与しない為、基準電圧Ｖｒｅｆ１及びＶｒｅｆ２の精度に直接関係することがない。これにより、バッファ回路６及び７の後段のスイッチ３３及び３５の動作と容量Ｃｃ１及びＣｃ２によって基準電圧Ｖｒｅｆ１及びＶｒｅｆ２の精度が決定するため、この変形例におけるスイッチトキャパシタ型回路１４０は、入力端子１４３及び１４６に入力された差動入力信号（Ｖｉｎｐ−Ｖｉｎｍ）を増幅して差動出力信号（Ｖｏｕｔｐ−Ｖｏｕｔｍ）として出力する高精度な差動入力・差動出力のフリップアラウンド型のスイッチトキャパシタ型増幅回路を実現している。
【００３３】
（第三の実施形態）
以下本発明の第三の実施形態について図５を参照しながら説明する。
【００３４】
図５は、本発明の第三の実施形態におけるＡＤ変換回路１５０のブロック図である。このＡＤ変換回路１５０は、第一の実施形態におけるスイッチトキャパシタ型回路１１０と、そのスイッチトキャパシタ型回路１１０から出力された信号をＡＤ変換するＡＤ変換器１５１とを備える。図５に示すとおり、ＡＤ変換回路１５０の前段に第一の実施形態のスイッチトキャパシタ型回路１１０を配置することで、高精度の基準電圧を有するアナログ電気信号をＡＤ変換器１５１に入力することができる。
【００３５】
なお、前段のスイッチトキャパシタ型回路としては、第一の実施形態におけるスイッチトキャパシタ型回路１１０に限られず、上述した別の実施形態及び変形例におけるスイッチトキャパシタ型回路１２０、１３０及び１４０のいずれであってもよい。
【００３６】
以上、本発明に係るスイッチトキャパシタ型回路及びそれを用いたＡＤ変換回路について、第一及び第二の実施形態及びそれらの変形例を用いて説明したが、本発明は、これらの実施形態及び変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、上記実施形態及び変型例に対して当業者が思いつく各種変形を施して得られる形態や、上記実施形態及び変形例の構成要素を任意に組み合わせることで得られる形態も、本発明に含まれる。
【産業上の利用可能性】
【００３７】
本発明は、スイッチトキャパシタ型回路及びそれを用いたＡＤ変換回路として、特に、高精度に信号を増幅するスイッチトキャパシタ型回路として、例えば、音声、映像、光量等に関連したアナログ信号を高精度に増幅したり、デジタル信号に変換する回路として、利用できる。
【符号の説明】
【００３８】
１〜７  バッファ回路
１０〜３８  スイッチ
１００〜１０４  増幅回路
１１０、１２０、１３０、１４０  スイッチトキャパシタ型回路
１１０ａ、１２０ａ、１３０ａ、１４０ａ  スイッチトキャパシタ型増幅回路
１１０ｂ、１２０ｂ、１２０ｃ、１３０ｂ、１４０ｂ、１４０ｃ  基準電圧回路
１１１、１２１、１２４、１３１、１４１、１４４  バッファ回路の出力端子
１１２、１２２、１２５、１３２、１４２、１４５  基準電圧入力端子
１１３、１２３、１２６、１３３、１４３、１４６  スイッチトキャパシタ型増幅回路の入力端子
１５０    ＡＤ変換回路
１５１    ＡＤ変換器
Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｂ、Ｖｂ１、Ｖｂ２  バイアス電圧
Ｃｓ、Ｃｓ１、Ｃｓ２  サンプリング容量
Ｃｆ、Ｃｆ１、Ｃｆ２  帰還容量
Ｃｃ、Ｃｃ１、Ｃｃ２  バッファ用容量
【図１】
2012039453.tif 000003
【図２】
2012039453.tif 000004
【図３】
2012039453.tif 000005
【図４】
2012039453.tif 000006
【図５】
2012039453.tif 000007
【図６】
2012039453.tif 000008
【図７】
2012039453.tif 000009