(57)【要約】【課題】従来のコンパレータは、入力オフセット電圧を高精度に調整することができなかった。【解決手段】本発明のダイナミック増幅器は、差動対を構成するトランジスタＭＮ１、ＭＮ２と、イネーブル状態のリセット制御信号ＣＬＫに応じてトランジスタＭＮ１、ＭＮ２のドレインの電圧を第１の電圧とするのリセットトランジスタＭＰ５、ＭＰ６と、ディスイネーブル状態のリセット制御信号に応じて前記差動対の動作電流を生成する電流源と、トランジスタＭＮ１、ＭＮ２のソース間に設けられる抵抗１０、１１と、トランジスタＭＮ１のソースとトランジスタＭＮ２のソースとの少なくとも一方に接続される容量２０、２１と、を有し、抵抗１０、１１の抵抗値及び容量２０、２１の容量値の少なくとも一方は、オフセット調整信号ＦＬ、ＦＲに基づき変更される。【選択図】図１
2012039548.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の入力信号がゲートに与えられ、差動対を構成する第１、第２のトランジスタと、
前記第１、第２のトランジスタが出力する第１、第２の電流に基づき電圧レベルが決定される第１、第２の出力信号が出力される第１、第２の出力端子と、
イネーブル状態のリセット制御信号に応じて前記第１、第２のトランジスタのドレインの電圧を第１の電源から供給される第１の電圧とする第１、第２のリセットトランジスタと、
ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、
前記第１、第２のトランジスタのソース間に設けられる抵抗と、
前記第１のトランジスタのソースと第２のトランジスタのソースとの少なくとも一方に接続される容量と、を有し、
前記抵抗の抵抗値及び前記容量の容量値の少なくとも一方は、オフセット調整信号に基づき変更されるダイナミック増幅器。
【請求項２】
前記抵抗は、第１、第２の抵抗を含み、
前記第１の抵抗は、前記第１のトランジスタのソースと前記電流源との間に接続され、
前記第２の抵抗は、前記第２のトランジスタのソースと前記電流源との間に接続され、
前記第１の抵抗と前記第２の抵抗との少なくとも一方は、前記オフセット調整信号に基づき抵抗値を変更する請求項１に記載のダイナミック増幅器。
【請求項３】
前記容量は、第１、第２の容量を含み、
前記第１の容量は、前記第１のトランジスタのソースに接続され、
前記第２の容量は、前記第２のトランジスタのソースに接続され、
前記第１の容量と前記第２の容量との少なくとも一方は、前記オフセット調整信号に基づき容量値を変更する請求項２に記載のダイナミック増幅器。
【請求項４】
前記容量は、第１、第２の容量を含み、
前記第１の容量は、前記第１のトランジスタのソースに接続され、
前記第２の容量は、前記第２のトランジスタのソースに接続され、
前記第１の容量と前記第２の容量との少なくとも一方は、前記オフセット調整信号に基づき容量値を変更する請求項１に記載のダイナミック増幅器。
【請求項５】
前記容量は、ソース及びドレインが前記第１のトランジスタのソース又は前記第２のトランジスタのソースに接続され、ゲートに前記オフセット調整信号が与えられる複数のトランジスタにより形成される請求項４のダイナミック増幅器。
【請求項６】
前記電流源は、第１、第２の電流源を含み、
前記第１の電流源は、前記第１のトランジスタのソースと第２の電源との間に接続され、
前記第２の電流源は、前記第２のトランジスタのソースと前記第２の電源との間に接続され、
前記抵抗は、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの間に接続される請求項１、４又は５に記載のダイナミック増幅器。
【請求項７】
前記第１のトランジスタのドレインに一方の端子が接続され、他方の端子に前記オフセット調整信号が入力される第３の容量と、
前記第２のトランジスタのドレインに一方の端子が接続され、他方の端子に前記オフセット調整信号が入力される第４の容量と、を有し、
前記第３、第４の容量は、前記オフセット調整信号に応じて容量値が制御される請求項１乃至６のいずれか１項に記載のダイナミック増幅器。
【請求項８】
出力が前記第１、第２の出力端子に接続され、前記第１、第２の電流の電流差に応じて前記第１、第２の出力信号の論理レベルを切り替えるラッチ回路と、
イネーブル状態のリセット制御信号に応じて前記第１、第２の出力端子を前記第１の電圧とする第２のリセットトランジスタと、
を有する請求項１乃至７のいずれか１項のダイナミック増幅器。
【請求項９】
前記ダイナミック増幅器は、コンパレータとして動作する請求項８に記載のダイナミック増幅器。
【請求項１０】
第１、第２の入力信号がゲートに与えられ、差動対を構成する第１、第２のトランジスタと、
前記第１、第２のトランジスタが出力する第１、第２の電流に基づき電圧レベルが決定される第１、第２の出力信号が出力される第１、第２の出力端子と、
前記第１、第２のトランジスタのドレインと第１の電源との間に設けられ、イネーブル状態のリセット制御信号に応じて前記ドレインの電圧を第１の電源とする第１、第２のリセットトランジスタと、
ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、
前記第１、第２のトランジスタのソース間に設けられる抵抗と、
前記第１のトランジスタのソースと第２のトランジスタのソースとの少なくとも一方に接続される容量と、
前記抵抗の抵抗値と前記容量の容量値との少なくとも一方を制御して前記第１、第２のトランジスタとの間の入力オフセット電圧を制御するオフセット制御回路と、
を有するダイナミック増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅器に関し、特に入力オフセット電圧を調節可能なダイナミック増幅器に関する。
【背景技術】
【０００２】
増幅器は、２つの入力信号の電圧差を増幅して出力する。また、増幅器のうち２つの入力信号の大小関係に応じて出力信号の論理レベルを切り替えるものをコンパレータと称す。増幅器は、増幅器を構成するトランジスタ等の特性ばらつきによって、入力オフセット電圧を有する。そのため、微少な電圧差を増幅して、出力信号の電圧レベルの大小を決定する増幅器では、この入力オフセット電圧の大きさが、増幅器の変換精度に大きく影響する。そこで、増幅器の入力オフセット電圧を調節する技術の一例が特許文献１に開示されている。
【０００３】
特許文献１に記載のコンパレータ１００の回路図を図１５に示す。図１５に示すようにコンパレータ１００は、ＮＭＯＳトランジスタＭ１、Ｍ２により差動対を構成する。また、ＮＭＯＳトランジスタＭＣＬＫにより差動対への動作電流の供給を行う。ＮＭＯＳトランジスタＭ１、Ｍ２は、入力信号Ｖｉｎ１、Ｖｉｎ２の電圧差に応じて電流Ｉ１、Ｉ２の電流差（電流比）を制御する。コンパレータ１００は、差動対と電源端子（電源電圧ＶＤＤを供給する端子）との間にラッチ回路を有する。ラッチ回路は、ＮＭＯＳトランジスタＭ３、Ｍ４、ＰＭＯＳトランジスタＭ５、Ｍ６により構成される。ラッチ回路は、電流Ｉ１、Ｉ２の大小関係に基づき出力信号Ｖｏｕｔ１、Ｖｏｕｔ２の論理レベルを切り替える。
【０００４】
また、コンパレータ１００では、ＮＭＯＳトランジスタＭ１のドレインには、可変容量素子ＦＣ１が接続され、ＮＭＯＳトランジスタＭ２のドレインには、可変容量素子ＦＣ２が接続される。可変容量素子ＦＣ１、ＦＣ２は、それぞれ複数のコンデンサにより構成される。また、このコンデンサはそれぞれトランジスタにより構成される。そして、可変容量素子ＦＣ１を構成する複数のトランジスタのゲートには、信号Ｌ０〜Ｌ５が入力される。可変容量素子ＦＣ２を構成する複数のトランジスタのゲートには信号Ｒ０〜Ｒ５が入力される。複数のトランジスタは、それぞれ対応する信号に応じて有効と無効とが切り換えられる。つまり、複数のトランジスタは、可変容量素子として機能する。なお、ＰＭＯＳトランジスタＳ１、Ｓ２は、クロック信号ＣＬＫに応じて出力信号Ｖｏｕｔ１、Ｖｏｕｔ２の電圧レベルを初期化するものである。ＰＭＯＳトランジスタＳ３、Ｓ４は、クロック信号ＣＬＫに応じて複数のコンデンサの電荷量をリセットするものである。
【０００５】
コンパレータ１００では、ＮＭＯＳトランジスタＭ１のドレインに接続される有効なコンデンサにより決まる容量値と、ＮＭＯＳトランジスタＭ２のドレインに接続される有効なコンデンサにより決まる容量値と、を制御することで、コンパレータ１００の入力オフセット電圧を制御する。このオフセット電圧についてさらに詳細に説明する。オフセット電圧をｄＶとすると、オフセット電圧ｄＶは、（１）式によって表される。
【数１】
2012039548.tif 000003
ここで、ＩはＮＭＯＳトランジスタＭ０のドレイン電流、ｇｍ１はＮＭＯＳトランジスタＭ１のトランスコンダクタンス、ｄＣ＝（ＦＣ１−ＦＣ２）、Ｃ＝（ＦＣ１＋ＦＣ２）／２、ＶｇｓはＮＭＯＳトランジスタＭ１のゲートソース間電圧、ＶｔｈはＮＭＯＳトランジスタＭ１の閾値電圧である。また、可変容量素子ＦＣ１の容量値をＦＣ１と表し、可変容量素子ＦＣ２の容量値をＦＣ２と表した。つまり、コンパレータ１００では、（１）式に基づき入力オフセット電圧を調節することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００９／００６６５５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
コンパレータ１００では、可変容量素子ＦＣ１、ＦＣ２をトランジスタの空乏層を利用したコンデンサにより構成する。そのため、コンパレータ１００では、このコンデンサの単位容量が半導体装置の製造プロセスによって決まる。従って、コンパレータ１００では、入力オフセット電圧の最小調整幅が製造プロセスで決まる単位容量に依存し、入力信号の比較精度を十分に向上させられない問題がある。
【０００８】
この問題をより具体的に説明する。まず、可変容量素子ＦＣ１、ＦＣ２の単位容量値Ｃｕｎｉｔは、（２）式により表される。
【数２】
2012039548.tif 000004
ここで、Ｗｍｉｎはトランジスタの最小ゲート幅、Ｌｍｉｎはトランジスタの最小ゲート長、Ｃｏｘは単位面積あたりのゲート容量値である。そして、（１）（２）式から入力オフセット電圧の単位調整電圧ｄＶｕｎｉｔを求めると、単位調整電圧ｄＶｕｎｉｔは（３）式にて表される。
【数３】
2012039548.tif 000005
（３）式より、例えば、コンパレータ１００の設計による設定が、Ｉ＝８０ｕＡ、ｇｍ１＝３００ｕＳ、Ｗｍｉｎ＝０．２２ｕｍ、Ｌｍｉｎ＝０．１ｕｍ、Ｃｏｘ＝１０ｆＦ／ｕｍ２、Ｃ＝１０ｆＦであった場合、ｄＶ＝５．９ｍＶとなる。つまり、本設計では、コンパレータ１００は、５．９ｍＶよりも小さなステップで入力オフセット電圧を調節できないこととなる。
【０００９】
このとき、例えば、電流Ｉをさらに小さくすることで、調整幅をさらに小さくすることができるが、この場合、コンパレータ１００の動作速度の低下を招くことになり、コンパレータ１００の機能を十分に発揮できない問題がある。また、その他のパラメータは、製造プロセスで決まるものであるため、設定を変更することができない。つまり、コンパレータ１００では、十分な機能を発揮させながら、入力オフセット電圧を高精度に設定することができない問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかるダイナミック増幅器の一態様は、第１、第２の入力信号がゲートに与えられ、差動対を構成する第１、第２のトランジスタと、前記第１、第２のトランジスタが出力する第１、第２の電流に基づき電圧レベルが決定される第１、第２の出力信号が出力される第１、第２の出力端子と、イネーブル状態のリセット制御信号に応じて前記第１、第２のトランジスタのドレインの電圧を第１の電源から供給される第１の電圧とする第１、第２のリセットトランジスタと、ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、前記第１、第２のトランジスタのソース間に設けられる抵抗と、前記第１のトランジスタのソースと第２のトランジスタのソースとの少なくとも一方に接続される容量と、を有し、前記抵抗の抵抗値及び前記容量の容量値の少なくとも一方は、オフセット調整信号に基づき変更される。
【００１１】
本発明にかかるダイナミック増幅器の別の態様は、第１、第２の入力信号がゲートに与えられ、差動対を構成する第１、第２のトランジスタと、前記第１、第２のトランジスタが出力する第１、第２の電流に基づき電圧レベルが決定される第１、第２の出力信号が出力される第１、第２の出力端子と、前記第１、第２のトランジスタのドレインと第１の電源との間に設けられ、イネーブル状態のリセット制御信号に応じて前記ドレインの電圧を第１の電源とする第１、第２のリセットトランジスタと、ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、前記第１、第２のトランジスタのソース間に設けられる抵抗と、前記第１のトランジスタのソースと第２のトランジスタのソースとの少なくとも一方に接続される容量と、前記抵抗の抵抗値と前記容量の容量値との少なくとも一方を制御して前記第１、第２のトランジスタとの間の入力オフセット電圧を制御するオフセット制御回路と、を有する。
【００１２】
本発明にかかるダイナミック増幅器では、第１、第２のトランジスタのソース間に設けられる抵抗と、第１のトランジスタのソースと第２のトランジスタのソースとの少なくとも一方に接続される容量と、を有する。そして、抵抗の容量値と容量の容量値とを調節することで入力オフセット電圧を調節する。このような構成により、本発明にかかるダイナミック増幅器では、入力オフセット電圧の調整ステップを製造プロセスにより決まるパラメータ以外のパラメータ（例えば、設計により変更可能なパラメータ）により調節することを可能にする。
【発明の効果】
【００１３】
本発明にかかるダイナミック増幅器は、入力オフセット電圧を高精度に調整することを可能にする。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかるダイナミックコンパレータの回路図である。
【図２】実施の形態１にかかる可変容量素子の詳細な回路図である。
【図３】実施の形態１にかかる可変容量素子の詳細な回路図である。
【図４】実施の形態１にかかるダイナミックコンパレータの動作を示すタイミングチャートである。
【図５】実施の形態１にかかるダイナミックコンパレータの変形例を示す回路図である。
【図６】実施の形態１にかかるダイナミックコンパレータの変形例を示す回路図である。
【図７】実施の形態２にかかるダイナミックコンパレータの回路図である。
【図８】実施の形態２にかかるダイナミックコンパレータの変形例を示す回路図である。
【図９】実施の形態２にかかるダイナミックコンパレータの変形例を示す回路図である。
【図１０】実施の形態３にかかるダイナミックコンパレータの回路図である。
【図１１】実施の形態４にかかるダイナミックコンパレータの回路図である。
【図１２】実施の形態５にかかるダイナミック増幅器の回路図である。
【図１３】実施の形態５にかかるダイナミック増幅器の動作を示すタイミングチャートである。
【図１４】実施の形態６にかかるダイナミック増幅器の回路図である。
【図１５】特許文献１にかかるコンパレータの回路図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、ダイナミック増幅器に関するものであるが、実施の形態１では、増幅器の一形態であるコンパレータについて説明する。コンパレータは、２つの入力信号の大小関係を比較して出力信号の論理レベルを切り替えるものである。つまり、コンパレータは、理想的な増幅率が無限大の増幅器として考えることができる。また、以下で説明するダイナミックコンパレータは、リセット制御信号がディスイネーブル状態の期間に動作状態となり、イネーブル期間に非動作状態となるものとする。また、ダイナミックコンパレータでは、リセット制御信号としてクロック信号ＣＬＫを用い、クロック信号のハイレベル状態がリセット制御信号のディスイネーブル状態に対応し、クロック信号のロウレベル状態がリセット制御信号のイネーブル状態に対応するものとする。
【００１６】
図１に、実施の形態１にかかるダイナミックコンパレータ１の回路図を示す。図１に示すように、ダイナミックコンパレータ１は、差動対、電流源、ラッチ回路、リセットトランジスタ、抵抗１０、１１、可変容量素子２０、２１、オフセット制御回路３０を有する。なお、ダイナミックコンパレータ１には、入力信号として第１の入力信号ＶＩＮＰ及び第２の入力信号ＶＩＮＮが入力される。そして、ダイナミックコンパレータ１、第１の入力信号ＶＩＮＰと第２の入力信号ＶＩＮＮとの電圧差（大小関係）に基づき第１の出力信号ＶＯＵＴＮ及び第２の出力信号ＶＯＵＴＰの論理レベルを切り替える。
【００１７】
差動対は、第１の入力信号ＶＩＮＰと第２の入力信号ＶＩＮＮとの電圧差に基づき第１の電流Ｉ１と第２の電流Ｉ２との差（例えば、電流比）を設定する。差動対は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）と、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）とにより構成される。ＮＭＯＳトランジスタＭＮ１は、ゲートに第１の入力信号ＶＩＮＰが入力され、ドレインがノードＮＤｎに接続され、ソースが抵抗１０を介してノードＮＤｃに接続される。なお、ＮＭＯＳトランジスタＭＮ１のソースはノードＮＤａとなる。ＮＭＯＳトランジスタＭＮ２は、ゲートに第２の入力信号ＶＩＮＮが入力され、ドレインがノードＮＤｐに接続され、ソースが抵抗１１を介してノードＮＤｃに接続される。なお、ＮＭＯＳトランジスタＭＮ２のソースはノードＮＤｂとなる。
【００１８】
ノードＮＤｃと接地電圧ＶＳＳを供給する接地端子との間には、電流源として機能するＮＭＯＳトランジスタＭＮ０が接続される。ＮＭＯＳトランジスタＭＮ０のゲートには、クロック信号ＣＬＫが入力される。ＮＭＯＳトランジスタＭＮ０は、クロック信号ＣＬＫがハイレベルの期間に、差動対に動作電流Ｉ０を出力する。また、ＮＭＯＳトランジスタＭＮ０は、クロック信号ＣＬＫがロウレベルの期間に差動対への動作電流Ｉ０の供給を停止する。
【００１９】
ラッチ回路は、第１の電流Ｉ１と第２の電流Ｉ２の電流差に応じて第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰとの論理レベルを切り替える。ラッチ回路は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を有する。
【００２０】
ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ１は、ノードＮＤｎと電源電圧ＶＤＤを供給する電源端子との間に直列に接続される。また、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ１のゲートは互いに接続され、かつ、後述する第２の出力端子に接続される。ＮＭＯＳトランジスタＭＮ３のドレインとＰＭＯＳトランジスタＭＰ１のドレインが接続されるノードは、第１の出力端子に接続される。当該第１の出力端子からは、第１の出力信号ＶＯＵＴＮが出力される。ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ２は、ノードＮＤｐと電源端子との間に直列に接続される。また、ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ２のゲートは互いに接続され、かつ、第１の出力端子に接続される。ＮＭＯＳトランジスタＭＮ４のドレインとＰＭＯＳトランジスタＭＰ２のドレインが接続されるノードは、第２の出力端子に接続される。当該第２の出力端子からは、第２の出力信号ＶＯＵＴＰが出力される。
【００２１】
本実施の形態では、リセットトランジスタとして、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６を有する。ＰＭＯＳトランジスタＭＰ３〜ＭＰ６のゲートには、クロック信号ＣＬＫが入力される。ＰＭＯＳトランジスタＭＰ３は、第１の出力端子と電源端子との間に接続される。ＰＭＯＳトランジスタＭＰ４は、第２の出力端子と電源端子との間に接続される。ＰＭＯＳトランジスタＭＰ５は、ノードＮＤｎと電源端子との間に接続される。ＰＭＯＳトランジスタＭＰ６は、ノードＮＤｐと電源端子との間に接続される。
【００２２】
可変容量素子２０は、オフセット調整信号ＦＬの値に応じて容量値が決定される。可変容量素子２０は、一方の端子がＮＭＯＳトランジスタＭＮ１のソース（ノードＮＤａ）に接続され、他方の端子にオフセット調整信号ＦＬが入力される。オフセット調整信号ＦＬは、ｎビットの信号である。可変容量素子２１は、オフセット調整信号ＦＲの値に応じて容量値が決定される。可変容量素子２１は、一方の端子がＮＭＯＳトランジスタＭＮ２のソース（ノードＮＤｂ）に接続され、他方の端子にオフセット調整信号ＦＲが入力される。オフセット調整信号ＦＲは、ｎビットの信号である。
【００２３】
ここで、可変容量素子２０、２１の詳細について説明する。本実施の形態では、可変容量素子２０、２１は、それぞれ複数のコンデンサにより構成される。また、このコンデンサは、それぞれトランジスタにより構成される。そこで、可変容量素子２０の回路図を図２に示す。
【００２４】
図２に示すように、可変容量素子２０は、トランジスタＣＬ０〜ＣＬｎ−１を有する。トランジスタＣＬ０〜ＣＬｎ−１は、ソースとドレインが互いに接続され、ゲートにオフセット調整信号ＦＬ０〜ＦＬｎ−１が入力される。そして、トランジスタＣＬ０〜ＣＬｎ−１のソース及びドレインは、それぞれＮＭＯＳトランジスタＭＮ１のソースに接続される。なお、オフセット調整信号ＦＬは、オフセット調整信号ＦＬ０がオフセット調整値の最下位ビットに相当し、オフセット調整信号ＦＬｎ−１がオフセット調整値の最上位ビットに相当する。そして、トランジスタＣＬ０〜ＣＬｎ−１は、入力されるオフセット調整信号のビットレベルに応じた重み付けがなされている。例えば、トランジスタＣＬ１はトランジスタＣＬ０の容量値の２倍の容量値を有し、トランジスタＣＬｎ−１はトランジスタＣＬ０の容量値の２のｎ乗倍の容量値を有する。
【００２５】
続いて、可変容量素子２１の回路図を図３に示す。図３に示すように、可変容量素子２１は、トランジスタＣＲ０〜ＣＲｎ−１を有する。トランジスタＣＲ０〜ＣＲｎ−１は、ソースとドレインが互いに接続され、ゲートにオフセット調整信号ＦＲ０〜ＦＲｎ−１が入力される。そして、トランジスタＣＲ０〜ＣＲｎ−１のソース及びドレインは、それぞれＮＭＯＳトランジスタＭＮ２のソースに接続される。なお、オフセット調整信号ＦＲは、オフセット調整信号ＦＲ０がオフセット調整値の最下位ビットに相当し、オフセット調整信号ＦＲｎ−１がオフセット調整値の最上位ビットに相当する。そして、トランジスタＣＲ０〜ＣＲｎ−１は、入力されるオフセット調整信号のビットレベルに応じた重み付けがなされている。例えば、トランジスタＣＲ１はトランジスタＣＲ０の容量値の２倍の容量値を有し、トランジスタＣＲｎ−１はトランジスタＣＲ０の容量値の２のｎ乗倍の容量値を有する。
【００２６】
オフセット制御回路３０は、内部の設定値又は他の回路（不図示）から与えられるオフセット変更指示信号に基づきオフセット調節信号ＦＬ、ＦＲの値を変更する。つまり、オフセット制御回路３０は、抵抗１０、１１の抵抗値と可変容量素子２０、２１の容量値との少なくとも１つを制御してＮＭＯＳトランジスタＭＮ１、ＭＮ２の間の入力オフセット電圧を制御する。
【００２７】
続いて、ダイナミックコンパレータ１の動作について説明する。そこで、図４にダイナミックコンパレータ１の動作を示すタイミングチャートを示す。図４に示すように、ダイナミックコンパレータ１は、クロック信号ＣＬＫがロウレベルの期間は、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６が導通状態となるため、第１の出力信号ＶＯＵＴＮ、第２の出力信号ＶＯＵＴＰ、ノードＮＤｎの電圧ＶＮ、ノードＮＤｐの電圧ＶＰが、電源電圧ＶＤＤとなる。また、クロック信号ＣＬＫがロウレベルの期間は、ＮＭＯＳトランジスタＭＮ０が遮断状態となるため、ノードＮＤｃの電圧Ｖｃ、ノードＮＤａの電圧Ｖａ、ノードＮＤｂの電圧Ｖｂは電源電圧ＶＤＤと接地電圧ＶＳＳの間の中間電圧となる。
【００２８】
そして、クロック信号ＣＬＫの電圧レベルが上昇すると、ＮＭＯＳトランジスタＭＮ０が導通状態となり、動作電流Ｉ０の出力を開始する。そして、動作電流Ｉ０の出力に応じて電圧Ｖａ、Ｖｂ、Ｖｃが低下する。このとき、ダイナミックコンパレータ１では判定動作の開始直後に電圧Ｖｃが時間変化率ｄＶｃ／ｄｔで降下する。また、図４に示す例では、可変容量素子２０、２１を同じ容量値としたため、同じ時間変化率で電圧Ｖａ、Ｖｂが低下する。また、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６が遮断状態となると、電圧ＶＮ、ＶＰは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を介して流れる電流Ｉ１、Ｉ２に応じて低下する。そして、ラッチ回路は、電流Ｉ１、Ｉ２の電流差に応じて第１の出力信号ＶＯＵＴＮ及び第２の出力信号ＶＯＵＰの論理レベルを切り替える。
【００２９】
なお、可変容量素子２０、２１に蓄積された電荷は、ダイナミックコンパレータ１の判定動作が行われる度に放電される。しかし、クロック信号ＣＬＫがロウレベルとなると、可変容量素子２０、２１に蓄積される電荷がリセットされる。
【００３０】
図４に示す例では、可変容量素子２０、２１の容量値を同じに設定したが、ダイナミックコンパレータ１は、可変容量素子２０、２１の容量値の差に応じて入力オフセット電圧を調節することが可能である。より具体的には、ダイナミックコンパレータ１は、比較動作の開始時に電圧Ｖａ、ＶｂがノードＮＤａの時定数とノードＮＤｂの時定数に基づき低下するが、可変容量素子２０、２１に容量値の差を設けることで、ノードＮＤａの時定数とノードＮＤｂの時定数に差が生じる。そして、ダイナミックコンパレータ１では、この時定数の差に基づき入力オフセット電圧を調整する。
【００３１】
そこで、ダイナミックコンパレータ１における入力オフセット電圧の調整幅について説明する。ダイナミックコンパレータ１では、抵抗１０、１１と可変容量素子２０、２１とにより決まる入力オフセット電圧ｄＶｏｆｆは、（４）式によって表される。
【数４】
2012039548.tif 000006
ここで、Ｒは抵抗１０、１１の抵抗値Ｒの平均値であり、ｄＣは可変容量素子２０、２１の容量値ＦＣ１、ＦＣ２の差（例えば、ＦＣ１−ＦＣ２）、ｄＶｃ／ｄｔは判定動作開始直後の電圧Ｖｃの時間変化率である。なお、本実施の形態では、ｄＶｃ／ｄｔは負の値となるため、ｄＣが正の値であれば、入力オフセット電圧ｄＶｉｎは正の値となる。つまり、ＦＣ１＞ＦＣ２となる場合、ＶＩＮＰ＞ＶＩＮＮとなる状態でダイナミックコンパレータ１の第１の出力信号ＶＯＵＴＮがロウレベルとなるように入力オフセット電圧が調節される。
【００３２】
続いて、ダイナミックコンパレータ１における入力オフセット電圧の単位調整幅について説明する。可変容量素子２０、２１の単位容量値Ｃｕｎｉｔは、トランジスタの最小ゲート幅をＷｍｉｎ、トランジスタの最小ゲート長をＬｍｉｎ、単位面積あたりのゲート容量値をＣｏｘとすると（５）式で表される。
【数５】
2012039548.tif 000007
そして、（４）、（５）式より、ダイナミックコンパレータ１の入力オフセット電圧の単位調整幅ｄＶｏｆｆ＿ｕｎｉｔは、（６）式により表される。
【数６】
2012039548.tif 000008
つまり、ダイナミックコンパレータ１では、入力オフセット電圧の単位調整幅ｄＶｏｆｆ＿ｕｎｉｔは抵抗１０、１１の抵抗値Ｒの平均値の設定を変更することでコンデンサの単位容量値に関わらず小さく設定することができる。また、（６）式より、ダイナミックコンパレータ１では、入力オフセット電圧の単位調整幅ｄＶｏｆｆ＿ｕｎｉｔを小さく設定しても動作電流Ｉ０を小さくする必要がないため、コンパレータの動作速度を十分に高速に設定することができる。
【００３３】
ダイナミックコンパレータ１では、例えば、抵抗１０、１１の抵抗値を１００ｏｈｍ、最小ゲート幅Ｗｍｉｎを０．２２ｕｍ、最小ゲート長Ｌｍｉｎを０．１ｕｍ、単位面積あたりのゲート容量値Ｃｏｘを１０ｆＦ／ｕｍ２、電圧Ｖｃの時間変化率ｄＶｃ／ｄｔを−２０ｍＶ／ｐｓと設定した場合、ｄＶｏｆｆ＿ｕｎｉｔを０．４４ｍＶに設定することができる。この値は、上記従来例に比べて１０分の１以下の値である。
【００３４】
上記説明より、実施の形態１にかかるダイナミックコンパレータ１では、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース側に抵抗１０、１１及び可変容量素子２０、２１を有する。そして、ダイナミックコンパレータ１では、（６）式に示すように、入力オフセット電圧の単位調整幅を、抵抗１０、１１、可変容量素子２０、２１の容量値及びノードＮＤｃの電圧Ｖｃの時間変化率により設定する。このとき、抵抗１０、１１には、抵抗値に製造プロセスにより決まる下限値がない。そのため、ダイナミックコンパレータ１では、可変容量素子２０、２１の単位容量値Ｃｕｎｉｔで決まる入力オフセット電圧の調整幅よりも小さな調整幅を設定することができる。これにより、ダイナミックコンパレータ１では、従来例よりも高精度に入力オフセット電圧を調整することが可能になる。
【００３５】
また、抵抗１０、１１は、設計においてコンデンサよりも値の設定を柔軟に行うことができる。つまり、ダイナミックコンパレータ１では、コンデンサのみによって入力オフセット電圧の単位調整幅を設定する場合に比べて柔軟に単位調整幅を設定することができる。
【００３６】
また、実施の形態１にかかるダイナミックコンパレータ１では、入力オフセット電圧の単位調整幅を決定する際に動作電流Ｉ０の影響を受けない。これにより、ダイナミックコンパレータ１は、入力オフセット電圧の単位調整幅を小さくするために動作電流ＩＯの設定を変更する必要がないため、動作速度を犠牲にすることがない。
【００３７】
上記実施の形態では、抵抗１０、１１、可変容量素子２０、２１を用いてダイナミックコンパレータ１を構成したが、これらの素子は、形態を変更することも可能である。そこで、ダイナミックコンパレータ１の変形例を図５、図６に示す。
【００３８】
図５に示す変形例（例えば、ダイナミックコンパレータ１ａ）は、抵抗１０、１１に代えてトランジスタ１２、１３を用いるものである。トランジスタ１２、１３は、例えば、ＮＭＯＳトランジスタで形成される。トランジスタ１２は、ソースがノードＮＤｃに接続され、ドレインがＮＭＯＳトランジスタＭＮ１のソースに接続される。トランジスタ１３は、ソースがノードＮＤｃに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のソースに接続される。また、トランジスタ１２、１３は、ゲートにバイアス電圧Ｖｂｉａｓが与えられる。そして、トランジスタ１２、１３は、バイアス電圧Ｖｂｉａｓの電圧レベルに応じてソース・ドレイン間のオン抵抗が決定される。つまり、ダイナミックコンパレータ１ａでは、バイアス電圧Ｖｂｉａｓによって、トランジスタ１２、１３のオン抵抗をＲに設定することで、ダイナミックコンパレータ１と同様に精度の高い入力オフセット電圧の調整を可能にする。なお、ダイナミックコンパレータ１ａでは、可変容量素子２０、２１による入力オフセット電圧の調整に加え、トランジスタ１２、１３のオン抵抗の抵抗値に基づく入力オフセット電圧の調整も可能になる。
【００３９】
図６に示す変形例（例えば、ダイナミックコンパレータ１ｂ）は、可変容量素子２０、２１に代えて固定の容量値Ｃ１、Ｃ２を有するコンデンサ２２、２３を用いる。また、ダイナミックコンパレータ１ｂは、抵抗１０、１１に代えて可変抵抗１４、１５を用いる。可変抵抗１４は、ノードＮＤｃとノードＮＤａとの間に接続される。可変抵抗１５は、ノードＮＤｃとノードＮＤｂとの間に接続される。そして、可変抵抗１４、１５は、オフセット調整信号ＦＬ、ＦＲの値に応じて抵抗値が可変するものである。このように、ダイナミックコンパレータ１ｂでは、可変抵抗１４、１５の抵抗値により入力オフセット電圧の大きさを設定する。ここで、ダイナミックコンパレータ１ｂの入力オフセット電圧の単位調整幅は、可変抵抗１４、１５の抵抗値をＶＲ１、ＶＲ２、コンデンサ２２、２３の容量値をＣ１、Ｃ２とすると、（７）式により表される。
【数７】
2012039548.tif 000009
【００４０】
実施の形態２
実施の形態２にかかるダイナミックコンパレータ２の回路図を図７に示す。図７に示すように、ダイナミックコンパレータ２は、実施の形態１にかかるダイナミックコンパレータ１の差動対の構成を変更したものである。以下の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００４１】
ダイナミックコンパレータ２は、電流源を２つ有する。図７に示す例では、ＮＭＯＳトランジスタＭＮ０ａ、ＭＮ０ｂにより電流源が構成される。ＮＭＯＳトランジスタＭＮ０ａは、ソースが接地端子に接続され、ドレインがＮＭＯＳトランジスタＭＮ１のソースに接続され、ゲートにクロック信号ＣＬＫが入力される。ＮＭＯＳトランジスタＭＮ０ｂは、ソースが接地端子に接続され、ドレインがＮＭＯＳトランジスタＭＮ２のソースに接続され、ゲートにクロック信号ＣＬＫが入力される。なお、ＮＭＯＳトランジスタＭＮ０ａ、ＭＮ０ｂのトランジスタサイズは、ＮＭＯＳトランジスタＭＮ０の半分程度に設定される。つまり、ＮＭＯＳトランジスタＭＮ０ａ、ＭＮ０ｂが生成する動作電流Ｉ０ａ、Ｉ０ｂは、ＮＭＯＳトランジスタＭＮ０が生成する動作電流Ｉ０のほぼ半分の電流値となる。
【００４２】
また、ダイナミックコンパレータ２では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース間に接続される抵抗が１つである。図７に示す例では、抵抗１６がＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース間に接続される。ダイナミックコンパレータ２では、抵抗１６の抵抗値をＲの２倍の抵抗値となる２Ｒに設定した。これにより、ダイナミックコンパレータ２は、ダイナミックコンパレータ１と同じく（６）式に基づく単位調整幅を設定することができる。
【００４３】
続いて、ダイナミックコンパレータ２の動作について説明する。ダイナミックコンパレータ２では、各電流の関係は、Ｉ０＝Ｉ０ａ＋Ｉ０ｂ＝Ｉ１＋Ｉ２となる。そして、電流Ｉ１、Ｉ２の電流量は、第１の入力信号ＶＩＮＰ、第２の入力信号ＶＩＮＮの電圧差に応じて変動する。このとき、Ｉ１＞Ｉ２となった場合、抵抗１６に流れる電流Ｉｅは、Ｉｅ＝Ｉ１−Ｉ０ａとなる。そして、ＮＭＯＳトランジスタＭＮ０ｂには、Ｉ０ｂ＝Ｉ２＋Ｉｅとなる電流が流れる。ダイナミックコンパレータ２では、電流Ｉ０ａ、Ｉ０ｂを電流Ｉ０の半分の電流量とすることで、ダイナミックコンパレータ１と等価な動作を得ることができる。
【００４４】
また、ダイナミックコンパレータ２では、抵抗１６の抵抗値を２Ｒに設定した。これにより、ノードＮＤａ、ＮＤｂの時定数の差は、ダイナミックコンパレータ１のノードＮＤａ、ＮＤｂの時定数の差と等しくなる。つまり、ダイナミックコンパレータ２では、ダイナミックコンパレータ１と同様の単位調整幅を得ることができる。
【００４５】
上記説明より、実施の形態２にかかるダイナミックコンパレータ２においても、実施の形態１にかかるダイナミックコンパレータ１と同様に、精度の高い入力オフセット電圧の調節が可能となる。なお、ダイナミックコンパレータ２においても、実施の形態１と同様の変形例を考えることができる。そこで、ダイナミックコンパレータ２の変形例を図８、図９に示す。
【００４６】
図８に示す変形例（例えば、ダイナミックコンパレータ２ａ）は、抵抗１６に代えてトランジスタ１７を用いるものである。トランジスタ１７は、例えば、ＮＭＯＳトランジスタで形成される。トランジスタ１７は、ソースとドレインの一方がＮＭＯＳトランジスタＭＮ１のソースに接続され、ソースとドレインの他方がＮＭＯＳトランジスタＭＮ２のソースに接続される。また、トランジスタ１７は、ゲートにバイアス電圧Ｖｂｉａｓが与えられる。そして、トランジスタ１７は、バイアス電圧Ｖｂｉａｓの電圧レベルに応じてソース・ドレイン間のオン抵抗が決定される。つまり、ダイナミックコンパレータ２ａでは、バイアス電圧Ｖｂｉａｓによって、トランジスタ１７のオン抵抗を２Ｒに設定することで、ダイナミックコンパレータ１と同様に精度の高い入力オフセット電圧の調整を可能にする。なお、ダイナミックコンパレータ２ａでは、可変容量素子２０、２１による入力オフセット電圧の調整に加え、トランジスタ１７のオン抵抗の抵抗値に基づく入力オフセット電圧の調整も可能になる。
【００４７】
図９に示す変形例（例えば、ダイナミックコンパレータ２ｂ）は、可変容量素子２０、２１に代えて固定の容量値Ｃ１、Ｃ２を有するコンデンサ２２、２３を用いる。また、ダイナミックコンパレータ２ｂは、抵抗１６に代えて可変抵抗１８を用いる。可変抵抗１８は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースの間に接続される。そして、可変抵抗１８は、オフセット調整信号Ｆの値に応じて抵抗値が可変するものである。このように、ダイナミックコンパレータ２ｂでは、可変抵抗１８の抵抗値により入力オフセット電圧の大きさを設定する。ここで、ダイナミックコンパレータ２ｂの入力オフセット電圧の単位調整幅は、可変抵抗１８の抵抗値をＶＲ、コンデンサ２２、２３の容量値をＣ１、Ｃ２とすると、（８）式により表される。
【数８】
2012039548.tif 000010
【００４８】
実施の形態３
実施の形態３にかかるダイナミックコンパレータ３の回路図を図１０に示す。図１０に示すように、ダイナミックコンパレータ３は、実施の形態１にかかるダイナミックコンパレータ１に可変容量素子２４、２５を追加したものである。なお、以下の説明では、実施の形態１と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００４９】
可変容量素子２４、２５は、オフセット調整信号Ｌ、Ｒが入力される。そして、可変容量素子２４、２５は、オフセット調整信号Ｌ、Ｒの値に応じて容量値が設定される。可変容量素子２４は、一方の端子がＮＭＯＳトランジスタＭＮ１のドレイン（ノードＮＤｎ）に接続され、他方の端子にオフセット調整信号Ｌが入力される。可変容量素子２５は、一方の端子がＮＭＯＳトランジスタＭＮ２のドレイン（ノードＮＤｐ）に接続され、他方の端子にオフセット調整信号Ｒが入力される。この可変容量素子２４、２５は、図２、図３に示した可変容量素子２０、２１と実質的に同じものであるため、ここでは詳細な説明を省略する。
【００５０】
なお、ダイナミックコンパレータ３では、オフセット制御回路３０に代えて、オフセット制御回路３１を用いる。オフセット制御回路３１は、オフセット調整信号ＦＬ、ＦＲに加えて、オフセット調整信号Ｌ、Ｒを生成する。また、オフセット制御回路３１は、内部の設定値又は他の回路（不図示）から与えられるオフセット変更指示信号に基づきオフセット調節信号ＦＬ、ＦＲ、Ｌ、Ｒの値を変更する。
【００５１】
可変容量素子２０、２１は、実施の形態１にかかるダイナミックコンパレータ１と同様に小さな単位調整幅で入力オフセット電圧を設定する。一方、可変容量素子２４、２５は、可変容量素子２０、２１、抵抗１０、１１により設定される単位調整幅よりも大きな単位調整幅で入力オフセット電圧を設定する。ここで、可変容量素子２４、２５により設定される単位調整幅Ｖｏｆｆ２＿ｕｎｉｔは、（９）式により表される。
【数９】
2012039548.tif 000011
（９）式において、Ｉ０はＮＭＯＳトランジスタＭＮ０のドレイン電流、ｇｍ１はＮＭＯＳトランジスタＭ１のトランスコンダクタンス、Ｃ＝（ＣＣ１＋ＣＣ２）／２、Ｗｍｉｎは可変容量素子２４、２５を構成するトランジスタの最小ゲート幅、Ｌｍｉｎは可変容量素子２４、２５を構成するトランジスタの最小ゲート長、Ｃｏｘは単位面積あたりのゲート容量値である。また、可変容量素子２４の容量値をＣＣ１と表し、可変容量素子２５の容量値をＣＣ２と表した。この（９）式は、上記（３）式に対応したものである。
【００５２】
つまり、（９）式で示される単位調整幅Ｖｏｆｆ２＿ｕｎｉｔは、下限値が製造プロセスで決まる。そこで、単位調整幅Ｖｏｆｆ＿ｕｎｉｔを単位調整幅Ｖｏｆｆ２＿ｕｎｉｔより小さく設定することで、ダイナミックコンパレータ３では、入力オフセット電圧の粗調整機能と微調整機能とを有する。
【００５３】
上記説明より、ダイナミックコンパレータ３では、入力オフセット電圧の粗調整機能と微調整機能とを有することで、動作速度を犠牲にすることなく入力オフセット電圧の高精度な調整を行うことが可能になる。
【００５４】
実施の形態４
実施の形態４にかかるダイナミックコンパレータ４の回路図を図１１に示す。図１１に示すように、ダイナミックコンパレータ４は、実施の形態２にかかるダイナミックコンパレータ２に実施の形態３にかかるダイナミックコンパレータ３の可変容量素子２４、２５を適用したものである。ダイナミックコンパレータ２は、実施の形態１にかかるダイナミックコンパレータ１と同様の動作をするものである。そのため、ダイナミックコンパレータ２に可変容量素子２４、２５を追加したダイナミックコンパレータ４は、粗調整機能と微調整機能を有する。つまり、ダイナミックコンパレータ４は、実施の形態３にかかるダイナミックコンパレータ３と同様に、粗調整機能と微調整機能とにより動作速度を犠牲にすることなく入力オフセット電圧の高精度な調整を行うことが可能になる。
【００５５】
実施の形態５
実施の形態５にかかるダイナミック増幅器５の回路図を図１２に示す。ダイナミック増幅器５は、第１の入力信号ＶＩＮＰと第２の入力信号ＶＩＮＮとの電圧差を増幅して第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰとの電圧差を設定する。具体的には、ダイナミック増幅器５が出力する第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰとは、ハイレベルとロウレベルとのいずれかの論理レベルとなるのではなく、電源電圧ＶＤＤと接地電圧ＶＳＳの中間的な電圧となる。また、ダイナミック増幅器５は、第１の出力信号ＶＩＮＰと第２の入力信号ＶＩＮＮとの大小関係に基づき第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰとの大小関係を決定する。ダイナミック増幅器５は、差動対、電流源、負荷トランジスタ、抵抗１０、１１、可変容量素子２０、２１、オフセット制御回路３０を有する。
【００５６】
差動対は、第１の入力信号ＶＩＮＰと第２の入力信号ＶＩＮＮとの電圧差に基づき第１の電流Ｉ１と第２の電流Ｉ２との差（例えば、電流比）を設定する。差動対は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）と、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）とにより構成される。ＮＭＯＳトランジスタＭＮ１は、ゲートに第１の入力信号ＶＩＮＰが入力され、ドレインが第１の出力端子に接続され、ソースが抵抗１０を介してノードＮＤｃに接続される。なお、ＮＭＯＳトランジスタＭＮ１のソースはノードＮＤａとなる。ＮＭＯＳトランジスタＭＮ２は、ゲートに第２の入力信号ＶＩＮＮが入力され、ドレインが第２の出力端子に接続され、ソースが抵抗１１を介してノードＮＤｃに接続される。なお、ＮＭＯＳトランジスタＭＮ２のソースはノードＮＤｂとなる。
【００５７】
ノードＮＤｃと接地電圧ＶＳＳを供給する接地端子との間には、電流源として機能するＮＭＯＳトランジスタＭＮ０が接続される。ＮＭＯＳトランジスタＭＮ０のゲートには、クロック信号ＣＬＫが入力される。ＮＭＯＳトランジスタＭＮ０は、クロック信号ＣＬＫがハイレベルの期間に、差動対に動作電流Ｉ０を出力する。また、ＮＭＯＳトランジスタＭＮ０は、クロック信号ＣＬＫがロウレベルの期間に差動対への動作電流Ｉ０の供給を停止する。
【００５８】
負荷トランジスタは、ＰＭＯＳトランジスタＭＰ７、ＭＰ８により構成される。ＰＭＯＳトランジスタＭＰ７は、ゲートにクロック信号ＣＬＫが入力され、ソースが電源端子に接続され、ドレインが第１の出力端子に接続される。ＰＭＯＳトランジスタＭＰ８は、ゲートにクロック信号ＣＬＫが入力され、ソースが電源端子に接続され、ドレインが第２の出力端子に接続される。ＰＭＯＳトランジスタＭＰ７、ＭＰ８は、クロック信号ＣＬＫに応じて導通状態と非導通状態が切り替えられる。ここで、ＰＭＯＳトランジスタＭＰ７、ＭＰ８は、導通状態になることで第１の出力信号ＶＯＵＴＮ及び第２の出力信号ＶＯＵＴＰを電源電圧ＶＤＤとする。つまり、ＰＭＯＳトランジスタＭＰ７、ＭＰ８はリセットトランジスタとしても機能する。
【００５９】
オフセット制御回路３０は、内部の設定値又は他の回路（不図示）から与えられるオフセット変更指示信号に基づきオフセット調節信号ＦＬ、ＦＲの値を変更する。つまり、オフセット制御回路３０は、抵抗１０、１１の抵抗値と可変容量素子２０、２１の容量値との少なくとも１つを制御してＮＭＯＳトランジスタＭＮ１、ＭＮ２の間の入力オフセット電圧を制御する。
【００６０】
続いて、ダイナミック増幅器５の動作について説明する。ダイナミック増幅器５の動作を示すタイミングチャートを図１３に示す。図１３に示すように、ダイナミック増幅器５では、クロック信号ＣＬＫがロウレベルの期間は、ＰＭＯＳトランジスタＭＰ７、ＭＰ８が導通状態となり、第１の出力信号ＶＯＵＴＮ及び第２の出力信号ＶＯＵＴＰをハイレベルとする。一方、ダイナミック増幅器５は、クロック信号ＣＬＫがハイレベルの期間に増幅動作を行う。
【００６１】
ダイナミック増幅器５は、クロック信号ＣＬＫの立ち上がりに応じて増幅動作を開始する。そして、増幅動作の開始直後では、まず、ノードＮＤｃの電圧Ｖｃ、ノードＮＤａの電圧Ｖａ、ノードＮＤｂの電圧Ｖｂが所定の時定数をもって降下する。電圧Ｖａ、Ｖｂ、Ｖｃの電圧降下は、電流源として動作するＮＭＯＳトランジスタＭＮ０が導通状態となり、動作電流Ｉ０を安定的に供給できるまでの期間の間で大きくなる。そして、動作電流Ｉ０が十分に差動対に供給されると、差動対は、第１の入力信号ＶＩＮＰ、第２の入力信号ＶＩＮＮの電圧差に基づき電流Ｉ１、Ｉ２をそれぞれ出力する。増幅動作の期間中は、ＰＭＯＳトランジスタＭＰ７、ＭＰ８は、遮断状態であり、負荷トランジスタとして機能する。そして、電流Ｉ１、Ｉ２の大きさに比例した時間変化率で第１の出力信号ＶＯＵＴＮ及び第２の出力信号ＶＯＵＴＰの電圧が低下する。図１３に示す例では、第１の出力信号ＶＯＵＴＮの電圧降下速度が、第２の出力信号ＶＯＵＴＰの電圧降下速度よりも大きい。つまり、図１３に示す例では、第１の入力信号ＶＩＮＰが第２の入力信号ＶＩＮＮよりも大きい。
【００６２】
このように、ダイナミック増幅器５では、入力信号の電圧差に応じて第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰの電圧降下速度に差を設けることで、入力信号の電圧差を増幅して第１の出力信号ＶＯＵＴＮと第２の出力信号ＶＯＵＴＰの電圧差とする。このとき、ダイナミック増幅器５においても、ダイナミックコンパレータ１と同様にノードＮＤａの時定数とノードＮＤｂの時定数との差に基づき入力オフセット電圧を調整する。つまり、ダイナミック増幅器５においても上記（６）式に基づき単位調整幅を設定する。
【００６３】
上記説明より、実施の形態５にかかるダイナミック増幅器５においても、実施の形態５にかかるダイナミックコンパレータ１と同様に高精度な入力オフセット電圧の調整が可能になる。
【００６４】
実施の形態６
実施の形態６にかかるダイナミック増幅器６の回路図を図１４に示す。図１４に示すように、ダイナミック増幅器６は、実施の形態４にかかるダイナミックコンパレータ４で用いられる可変容量素子２４、２５を実施の形態５にかかるダイナミック増幅器５に追加したものである。ダイナミック増幅器６では、可変容量素子２４がＮＭＯＳトランジスタＭＮ１のドレイン（又は第１の出力端子）に接続され、可変容量素子２５がＮＭＯＳトランジスタＭＮ２のドレイン（又は第２の出力端子）に接続される。
【００６５】
可変容量素子２４、２５は、ダイナミックコンパレータ４と同様にダイナミック増幅器６に入力オフセット電圧の粗調整機能を追加するものである。この粗調整機能により、ダイナミック増幅器６は、実施の形態５にかかるダイナミック増幅器５よりも高精度な入力オフセット電圧の調整を可能にする。
【００６６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、オフセット調整のために設けられる可変容量は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースのいずれか一方に設けることも可能である。この場合、入力オフセット電圧は一方向のみで調整できる。
【符号の説明】
【００６７】
１、１ａ、１ｂ  ダイナミックコンパレータ
２、２ａ、２ｂ  ダイナミックコンパレータ
３、４  ダイナミックコンパレータ
５、６  ダイナミック増幅器
１０、１１、１６  抵抗
１２、１３、１７  トランジスタ
１４、１５、１８  可変抵抗
２０、２１、２４、２５  可変容量素子
２２、２３  コンデンサ
３０、３１  オフセット制御回路
ＶＩＮＰ  第１の入力信号
ＶＩＮＮ  第２の入力信号
ＶＯＵＴＮ  第１の出力信号
ＶＯＵＴＰ  第２の出力信号
ＭＮ０〜ＭＮ４  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ８  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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