(57)【要約】      （修正有）【課題】簡単制御と低電圧で試験することができ、テスト時間の増大を回避し、Ｖｔアンバランスの大きいセンスアンプを効率よく検出する。【解決手段】相補の第１（ＢＬＴ／ＢＬＢ）、第２（ＬＩＯＴ／Ｂ）、及び第３のデータ線対（ＭＩＯＴ／Ｂ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１と第２のデータ線対間の接続を制御する第１のスイッチ対（Ｙスイッチ）と、前記第２と第３のデータ線対間の接続を制御する第２のスイッチ対（４０１、４０２）と、前記第２のデータ線対を第１の電圧にプリチャージする第１プリチャージ回路４０３とを備え、テスト制御信号（ＴＳＡＶＴＣＨＣＫＴ）がテスト動作を示すとき、前記第２のスイッチ対（４０１、４０２）を非導通とし、前記第１のプリチャージ回路４０３により前記第２のデータ線対に印加される前記第１の電圧が、前記第１のスイッチ対を介して、第１のアンプに印加される。【選択図】図６
2012038374.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがデータを相補に伝送する第１のデータ線対、第２のデータ線対、及び第３のデータ線対と、
前記第１のデータ線対に接続されるアンプと、
制御端子に入力される選択信号により導通と非導通が制御され、前記第１のデータ線対と前記第２のデータ線対間の接続を制御する第１のスイッチ対と、
前記第２のデータ線対と前記第３のデータ線対間の接続を制御する第２のスイッチ対と、
前記第２のデータ線対の各線を共通又は個別にプリチャージする第１のプリチャージ回路と、
を少なくとも備え、さらに、
動作モードがテスト、ノーマル動作のいずれであるかを指示するテスト制御信号に基づき、テスト動作時、前記第２のスイッチ対を非導通とし、且つ、前記第１のプリチャージ回路を活性化させる制御を行う制御回路を備え、
テスト時に、前記第１のプリチャージ回路から前記第２のデータ線対に印加されたプリチャージ電圧が、選択信号で導通状態とされた前記第１のスイッチ対を介して、前記第１のデータ線対の前記アンプに印加される、半導体装置。
【請求項２】
前記第１のプリチャージ回路は、ノーマル動作時、前記第２のデータ線対が選択されない場合に活性化され前記第２のデータ線対を予め定められた電圧にプリチャージ・イコライズし、前記第２のデータ線対が選択された場合に非活性とされるプリチャージ回路を、テスト用として併用したものである、請求項１記載の半導体装置。
【請求項３】
前記第１のプリチャージ回路は、
前記第２のデータ線対が選択されないときに活性化して前記第２のデータ線対をプリチャージ・イコライズし、前記第２のデータ線対が選択されたときに非活性とされる第２のプリチャージ回路と、
前記第２のデータ線対が選択され、前記第２のスイッチ対の非選択時に活性化して前記第２のデータ線対をプリチャージ・イコライズし、前記第２のスイッチ対の非選択時に非非活性とされる第３のプリチャージ回路とは別の専用回路として設けられている、請求項１記載の半導体装置。
【請求項４】
前記制御回路は、
イコライズ動作を制御する第１の制御信号と、前記テスト制御信号とを入力とする第１の論理回路を備え、
前記第１の論理回路の出力信号が、直接又は間接に、前記第１のプリチャージ回路及び前記第２のスイッチ対の制御端子に供給され、
前記テスト制御信号がノーマル動作を示す値のとき、
前記第１の論理回路は、前記第１の制御信号に対応する値の信号を、前記第１のプリチャージ回路及び前記第２のスイッチ対の制御端子に伝達し、前記第１のプリチャージ回路を活性化し且つ前記第２のスイッチ対を非導通とするか、又は、前記第１のプリチャージ回路を非活性とし且つ前記第２のスイッチ対を導通させ、
前記テスト制御信号がテスト動作を示す値のとき、
前記第１の論理回路は、前記第１の制御信号の値によらず、予め定められた固定値を出力し、前記第１の論理回路から出力される前記固定値は、前記第１のプリチャージ回路を活性化し、且つ前記第２のスイッチ対を非導通とし、
前記第１のプリチャージ回路よりプリチャージ・イコライズされた前記第２のデータ線対の電圧が、前記選択信号により導通状態とされた前記第１のスイッチ対を介して、前記第１のデータ線対の前記アンプに印加される、請求項１又は２記載の半導体装置。
【請求項５】
活性化時に前記第２のデータ線対を予め定められた第２の電圧にプリチャージ及びイコライズする第２のプリチャージ回路をさらに備え、
前記制御回路は、
イコライズ動作を制御する第２の制御信号と、前記第１の論理回路の出力信号とを入力し、出力信号が前記第２のプリチャージ回路の制御端子に入力され、前記第２のプリチャージ回路の活性化を制御する第２の論理回路をさらに備え、
前記第２の制御信号が非活性状態のとき、前記第２の論理回路は、前記第１の論理回路の出力信号に対応する値の信号を出力し、前記第１の論理回路の出力信号が前記第１のプリチャージ回路を非活性化させる値のとき、前記第２のプリチャージ回路を活性化させ、前記選択信号により前記第１のスイッチ対が導通し、前記第１のデータ線対と前記第２のデータ線対が電気的に接続するとき、前記第２の制御信号が活性化され、前記第２の論理回路の出力信号により、前記第２のプリチャージ回路を非活性化させ前記第２のデータ線対のプリチャージ・イコライズ動作を停止させる、請求項４記載の半導体装置。
【請求項６】
前記第１の制御信号は、プリチャージコマンドの入力に応答して、活性化され、アクティブコマンドの入力に応答して非活性化され、
前記第２の制御信号は、少なくとも前記選択信号が活性化し、前記第１のデータ線対と前記第２のデータ線対間でデータの転送が行われる期間に、活性化される、請求項５記載の半導体装置。
【請求項７】
ノーマル動作において、
アクティブコマンドの入力に応答して、前記第１の制御信号が非活性化し、前記第１のプリチャージ回路による前記第２のデータ線対のプリチャージ・イコライズ動作が停止し、前記第２のスイッチ対は導通状態とされ、前記第２のプリチャージ回路による前記第２のデータ線対の前記第２の電圧のプリチャージ・イコライズ動作が行われ、
次に入力される書き込みコマンドに応答して、外部端子から前記第３のデータ線対に転送されたデータが、導通状態の前記第２のスイッチを介して、前記第２のデータ線対に転送され、前記選択信号により導通状態とされた前記第１のスイッチ対を介して、前記第１のデータ線対の前記アンプに転送され、
つづいて入力される第１のモードレジスタ設定コマンドに応答して、前記テスト制御信号がテスト動作を示す値をとり、前記第１の論理回路の出力信号は前記固定値をとり、前記第１のプリチャージ回路は活性化状態、前記第２のスイッチ対は非導通状態とされ、前記第２のプリチャージ回路は非活性化され、前記選択信号により、前記第１のスイッチ対が導通時、前記第１のプリチャージ回路による前記第２のデータ線対のイコライズ電圧である前記第１の電圧が前記第１のスイッチ対を介して前記第１のデータ線対の前記アンプに印加され、
次に入力される第２のモードレジスタ設定コマンドに応答して、前記テスト制御信号がノーマル動作をとり、前記第１のプリチャージ回路が非活性化され、前記第２のプリチャージ回路が活性化され、前記第２のスイッチ対が導通状態とされ、
次に入力される読み出しコマンドの入力に応答して、前記第１のデータ線対の前記アンプに保持されたデータが、選択信号で導通状態とされた前記第１のスイッチ対を介して前記第２のデータ線対に転送され、さらに、導通状態とされた前記第２のスイッチ対を介して前記第３のデータ線対に転送された後に外部端子に出力される、請求項１記載の半導体装置。
【請求項８】
前記第１のプリチャージ回路は、その制御端子に前記テスト制御信号が入力され、前記テスト制御信号により直接活性化と非活性化が制御され、
前記第２のデータ線対をそれぞれ第２、第３の電圧にイコライズする第２、第３のプリチャージ回路を備え、
前記制御回路は、
前記第１の制御信号を入力する反転回路からなる第１の論理回路と、
前記第１の論理回路の出力信号と、第２の制御信号と、前記テスト制御信号を入力する第２の論理回路と、
前記テスト制御信号と前記第１の論理回路の出力信号を入力する第３の論理回路と、
を備え、
前記第２のプリチャージ回路は前記第１の論理回路の出力信号で活性化と非活性化が制御され、
前記第３のプリチャージ回路は前記第２の論理回路の出力信号で活性化と非活性化が制御され、
前記第２のスイッチ対は、前記第３の論理回路の出力信号により導通と非導通が制御され、前記テスト制御信号がテスト動作を示し、且つ、前記第１の制御信号が前記第１のプリチャージ回路を非活性化させる値のとき、前記第２のスイッチは非導通とされ、
前記テスト制御信号がノーマル動作を示すか又は前記第１の制御信号が前記第１のプリチャージ回路を活性化させる値のとき、前記第２のスイッチは導通状態に設定される、請求項１記載の半導体装置。
【請求項９】
前記第１のプリチャージ回路は、
第１のテスト制御信号により、導通と非導通が制御され、導通時、前記第２のデータ線対の一方のデータ線を第１の電圧へプリチャージする第１のトランジスタと、
第２のテスト制御信号により、導通と非導通が制御され、導通時、前記第２のデータ線対の他方のデータ線を第２の電圧へプリチャージする第２のトランジスタと、
を備え、
活性化時、前記第２のデータ線対を第３の電圧にプリチャージ・イコライズする第２のプリチャージ回路と、
活性化時、前記第２のデータ線対を第４の電圧にプリチャージ・イコライズする第３のプリチャージ回路と、
を備え、
前記制御回路は、
前記第１テスト制御信号と前記第２のテスト制御信号の論理演算結果を出力する第１の論理回路と、
前記第１の制御信号を入力する反転回路からなる第２の論理回路と、
前記第２の論理回路の出力信号と、第２の制御信号と、前記第１の論理回路の出力信号を入力する第３の論理回路と、
前記第１の論理回路の出力信号と前記第２の論理回路の出力信号を入力する第４の論理回路と、
を備え、
前記第２のプリチャージ回路は、前記第２の論理回路の出力信号により、活性化と非活性化が制御され、
前記第３のプリチャージ回路は、前記第３の論理回路の出力信号により、活性化と非活性化が制御され、
前記第２のスイッチ対は、前記第４の論理回路の出力信号により導通と非導通が制御され、
前記第１及び第２のテスト制御信号がテスト動作を示し、且つ、前記第１の制御信号が前記第３のプリチャージ回路を非活性とする値のとき、前記第２のスイッチは非導通とされ、前記第１、第２のプリチャージ回路によりそれぞれプリチャージされた前記第２のデータ線対の一方のデータ線の第１の電圧と他方のデータ線の第２の電圧が、前記選択信号によって導通状態とされた前記第１のスイッチを介して前記第１のデータ線対のアンプに与えられる請求項１記載の半導体装置。
【請求項１０】
前記アンプは、第１端子同士が接続されて第１の電源線に接続され、第２端子が前記第１のデータ線対にそれぞれ接続され、制御端子が相手の第２端子と交差接続された第１導電型の第１のトランジスタ対と、
第１端子同士が接続されて第２の電源線に接続され、第２端子が前記第１のデータ線対にそれぞれ接続され、制御端子が相手の第２端子と交差接続された第２導電型の第１のトランジスタ対と、
を備えている、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のデータ線対、前記第２のデータ線対、前記第３のデータ線対が、ビット線対、複数の前記ビット線対にカラムスイッチを介して接続するローカル入出力線対、複数の前記ローカル入出力線対に接続回路を介して接続するグローバル入出力線対からなる、請求項１乃至１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、ディスターブ試験等に好適な半導体装置に関する。
【背景技術】
【０００２】
データの保持にリフレッシュ動作を要するＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１トランジスタと１キャパシタで構成されることから、集積度が高く、ＰＣ、サーバ等のメインメモリとして採用されている。
【０００３】
以下では、ＤＲＡＭについて概説しておく。図１は一般的なＤＲＡＭの構成の一例を模式的に示す図である。図１に示すように、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インタフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。
【０００４】
制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードするコマンドデコーダ(不図示)、ＤＲＡＭの動作モード（レイテンシやバースト長、テストモード等）が設定されるモードレジスタ(不図示)を備えている。制御信号生成回路８は、コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。
【０００５】
入力したアドレス信号（ＡＤＤ）のロウアドレス（Ｘアドレス）がＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。アドレス（ＡＤＤ）のカラムアドレス（Ｙアドレス）はＹデコーダ３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。
【０００６】
センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、データラッチ回路５、入出力インタフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【０００７】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インタフェース６、データラッチ回路５を介して、センスアンプ（ＳＡ）に書き込みデータが転送される。センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
【０００８】
図２は、一般的な１交点方式（オープンビット線型セル）のＤＲＡＭの構成例を模式的に示す図である。図２を参照して、ＤＲＡＭにおける基本的なデータ読み出し動作の一例を以下に説明する。
【０００９】
初期状態では、ＤＲＡＭは非選択状態であり、全てのワード線（ＳＷＬｍ）は全てＬｏｗ電位である。イコライズ制御信号ＥＱＣＳはＨｉｇｈ電位にあり、センスアンプの電源線ＰＣＳ、ＮＣＳは、ＶＢＬＰ電位にイコライズされている。ＶＢＬＰはビット線イコライズ電位である。イコライズ回路２０９は、ＰＣＳとプリチャージ電源間に接続され信号ＥＱＣＳをゲートに受けるＮＭＯＳトランジスタＮ１と、ＮＣＳと、プリチャージ電源間に接続され信号ＥＱＣＳをゲートに受けるＮＭＯＳトランジスタＮ２と、ＰＣＳとＮＣＳ間に接続され信号ＥＱＣＳをゲートに受けるＮＭＯＳトランジスタＮ３を備え、ＰＣＳとＶＡＲＹ電源線間にはゲートにＲＳＡＥＰ１Ｔを受けるＮＭＯＳトランジスタ２０８を備え、ＮＣＳとＶＳＳＳＡ電源線間には、ゲートにＲＳＡＥＮＴを受けるＮＭＯＳトランジスタ２１２を備えている。
【００１０】
センスアンプ２０５ａ〜２０５ｄは同一構成とされる。センスアンプ２０５ａは、ＰＣＳにソースが接続され、各ゲートが他方のトランジスタのドレインに交差接続されたＰＭＯＳトランジスタ２１３、２１４と、ソースがＮＣＳに接続され、各ゲートが他方のトランジスタのドレインに交差接続されたＮＭＯＳトランジスタ２１５、２１６と、を備え、ＰＭＯＳトランジスタ２１３とＮＭＯＳトランジスタ２１５のドレインがＢＬＴａに接続され、ＰＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１６のドレインがＢＬＢａに接続されている。
【００１１】
初期状態で信号ＡＢＬＥＱＢはＬｏｗ電位であり、全てのビット線対（ＢＬＴ／ＢＬＢ）がＶＢＬＰ電位にイコライズされている。
【００１２】
ビット線対のプリチャージ及びイコライズを行うイコライズ回路（プリチャージ回路）２０６ａ〜２０６ｄは同一構成とされる。イコライズ回路２０６ａはビット線ＢＬＴａとプリチャージ電源ＶＢＬＰ間に接続され、イコライズ制御信号ＡＢＬＥＱＢをゲートに受けるＰＭＯＳトランジスタＰ１と、ビット線ＢＬＢａとプリチャージ電源ＶＢＬＰ間に接続さ信号ＡＢＬＥＱをゲートに受けるＰＭＯＳトランジスタＰ２と、ビット線ＢＬＴａとビット線ＢＬＢａ間に接続され、イコライズ制御信号ＡＢＬＥＱＢをゲートに受けるＰＭＯＳトランジスタＰ３を備えている。センスアンプとイコライズ回路からなるセンスアンプ部２０２はメモリマット０と１で共有される。
【００１３】
ここで、ＶＢＬＰ電位は、一般に、メモリセルＨｉｇｈ電位ＶＡＲＹの１／２とされる。以下では、
ＶＢＬＰ＝０．５×ＶＡＲＹ        ・・・（１）
とするが、かかる値に制限されるものでないことは勿論である。
【００１４】
センスアンプの活性化信号ＲＳＡＥＰ１Ｔ、ＲＳＡＥＮＴはともにＬｏｗ電位である。
【００１５】
ＤＲＡＭにアクセスコマンド（例えばアクティブコマンド）が入力され、Ｘアドレスを受け付けると、ＸデコーダでＸアドレスをデコードし、該当するメモリマットを選択する。具体的には、図２のメモリマット０が選択された場合、イコライズ制御信号ＡＢＬＥＱＢがＨｉｇｈ電位となり、ビット線ＢＬＴａとＢＬＢａ、ＢＬＴｂとＢＬＢｂ、ＢＬＴｃとＢＬＢｃ、ＢＬＴｄとＢＬＢｄ、…をイコライズしているイコライズ回路２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ・・・のＰＭＯＳトランジスタＰ１〜Ｐ３が非導通（オフ）となり、各ビット線対は、ＶＢＬＰ電位でフローティング状態となる。
【００１６】
メモリセル２０７に蓄えたデータを読み出す時は、複数のワード線のうち、外部より入力されたＸアドレスをデコードして得られる１本のワード線ＳＷＬｍを選択する。選択されたワード線ＳＷＬｍはサブワードドライバ回路２０４によりＨｉｇｈ電位に駆動される。
【００１７】
メモリセル２０７ａ〜２０７ｄ…は同一構成とされる。メモリセル２０７ａは、セルトランジスタ２１０ａとキャパシタ２ｌｌａから構成されており、セルトランジスタ２１０ａはゲートがワード線ＳＷＬｍに、ソース／ドレインの一方がキャパシタ２ｌｌａに、他方がビット線ＢＬＴａに接続されている。その他のメモリセルも同様の構成である。
【００１８】
ワード線ＳＷＬｍがＨｉｇｈ電位になると、ワード線ＳＷＬｍに接続された複数のセルトランジスタ２１０ａ、２１０ｂ、２１０ｃ、２１０ｄ・・・が導通状態（オン状態）となり、各々のソース／ドレインに接続されたビット線ＢＬＴａ、ＢＬＴｂ、ＢＬＴｃ、ＢＬＴｄ…と、キャパシタ２ｌｌａ、２ｌｌｂ、２ｌｌｃ、２ｌｌｄ…がそれぞれ接続される。このとき、ビット線の寄生容量Ｃｂと、メモリセルの容量Ｃｓとが容量結合され、電荷再配分により、メモリセルに蓄積された電荷が、ビット線上に、微小電位ΔＶという形で出力される。例えばメモリセル２０７の電位（キャパシタ２１１の端子電圧）がＶＡＲＹであったとすると、ビット線の電位は、以下で与えられる。
【００１９】
2012038374.tif 000003
【００２０】
センスアンプは、読み出し対象のメモリセルのつながっていないビット線ＢＬＢ（リファレンス）と、メモリセルのつながったビット線ＢＬＴの間の微小電位差（ΔＶを増幅する。
【００２１】
ビット線対ＢＬＴ／ＢＬＢ上に上記微小電位差（ΔＶ）が出力されたのち、センスアンプの起動信号ＲＳＡＥＮＴをＨｉｇｈ電位とすると、センスアンプ２０５のＮＭＯＳトランジスタ２１５、２１６のソース電位ＮＣＳが接地電位ＶＳＳＳＡに引き抜かれる。このとき、ＮＭＯＳトランジスタ２１６のゲート−ソース間電圧（ｇａｔｅ  ｔｏ  ｓｏｕｒｃｅ  ｖｏｌｔａｇｅ）Ｖｇｓ＿２１６は、ＮＭＯＳトランジスタ２１５のＶｇｓ＿２１５よりもΔＶ分大きい（Ｖｇｓ＿２１６＝Ｖｇｓ＿２１５＋ΔＶ）ので、ＮＭＯＳトランジスタ２１６がビット線ＢＬＢａを引き抜く能力（放電能力）の方が、ＮＭＯＳトランジスタ２１５がビット線ＢＬＴａを引き抜く能力（放電能力）より高い。
【００２２】
また、ＲＳＡＥＰ１ＴをＨｉｇｈ電位にすることにより、センスアンプ２０５のＰＭＯＳトランジスタ２１３、２１４のソース電位ＰＣＳがＶＡＲＹ電位にチャージされる。このとき、ＰＭＯＳトランジスタ２１３のゲート−ソース間電位Ｖｇｓ＿２１３は、ＰＭＯＳトランジスタ２１４のＶｇｓ＿２１４よりもΔＶだけ大きく（Ｖｇｓ＿２１３＝Ｖｇｓ＿２１４＋ΔＶ）、ＰＭＯＳトランジスタ２１３がビット線ＢＬＴａを引き上げる能力（充電能力）の方が、ＰＭＯＳトランジスタ２１４がビット線ＢＬＢａを引き上げる能力（充電能力）よりも高い。
【００２３】
よって、ビット線ＢＬＢａは、よりＬｏｗ電位にディスチャージされ、ＢＬＴａは、よりＨｉｇｈ電位にチャージされ、最終的には、ＢＬＢａはＶＳＳＳＡと同電位にディスチャージされ、ＢＬＴａはＶＡＲＹと同電位にチャージされることになる。
【００２４】
センスアンプでビット線対ＢＬＢａ／ＢＬＴａ上に出力された読み出しデータは、カラム選択信号ＹＳｎで選択され導通状態とされたＹスイッチ（カラムスイッチ）２１７、２１８を介して、対応するローカル入出力線対（「ＬＩＯ線対」という）ＬＩＯＴ／ＬＩＯＢに伝達される。
【００２５】
但し、実際には、トランジスタが導通する闘値電圧Ｖｔ分だけ、ゲート−ソース間電圧Ｖｇｓにオフセットがかかる。
【００２６】
トランジスタの実効的なゲート−ソース間電圧Ｖｇｓ’は
Ｖｇｓ’＝Ｖｇｓ−Ｖｔ
となる。例えばセンスアンプのＮＭＯＳトランジスタ２１５、２１６の闘値をそれぞれ、Ｖｔ＿２１５、Ｖｔ＿２１６とすると、ＮＭＯＳトランジスタ２１５、２１６の実効的なゲート−ソース間電圧の差は、次式で表される。
【００２７】
Ｖｇｓ’＿２１６−Ｖｇｓ’＿２１５
＝（Ｖｇｓ＿２１５＋ΔＶ−Ｖｔ＿２１６）−（Ｖｇｓ＿２１５−Ｖｔ＿２１５）
＝ΔＶ−ΔＶｔ                        ・・・（３）
【００２８】
但し、
ΔＶｔ＝Ｖｔ＿２１６−Ｖｔ＿２１５        ・・・（４）
。
【００２９】
ΔＶｔは「Ｖｔアンバランス」と呼ばれる。ΔＶｔが大きいほど対となる２つのＮＭＯＳの実効的なＶｇｓの差が小さくなり、センスアンプの感度が落ちることになる。ΔＶｔ＝０が理想であるが、トランジスタの形状の誤差は、トランジスタ製造プロセスにおける不純物イオンの注入量のばらつき等により、必ずしもその特性を同じとすることはできない。
【００３０】
次に、関連技術（参考技術）として、階層ＩＯ方式とＳＷＣ回路について図３、図４を用いて説明しておく。図３は、階層型入出力線（ＭＩＯ線、ＬＩＯ線）の配置の一例を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うためのバスである。バスドライバ（ＢＵＳＤ）＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１に、メイン入出力線対（「ＭＩＯ線対」という）ＭＩＯＴ／ＭＩＯＢ）のデータを増幅するためのメインアンプ回路（ＭＡ）＜ｋ＞３０２が接続されている。メイン入出力線対はグローバル入出力線対とも呼ばれる。
【００３１】
メインアンプ回路＜ｋ＞３０２は、アレイ内のｋ番目のＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に接続している。メインアンプ回路（ＭＡ）＜ｋ＞３０２はＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に差動で接続され、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。書き込み時、メインアンプ回路（ＭＡ）＜ｋ＞３０２のライトアンプ（不図示）は、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１からの出力を受け、差動出力信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に出力する。読み出し時、メインアンプ回路（ＭＡ）＜ｋ＞３０２のデータアンプ（不図示）は、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。
【００３２】
図３では、ＭＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞）には、ｍ＋１個の接続回路（ＳＷＣ）３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣはＭＩＯ線対とＬＩＯ線対のクロス部である。複数のＳＷＣ回路３０３の中で入力されたＸアドレスをデコードすることにより選択されるセンスアンプ列に対応したＳＷＣが選択され、ＬＩＯ線対とＭＩＯ線対が接続される。すなわち、ｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞）のうち、ロウアドレス信号（Ｘアドレス）をデコードすることにより選択されるワード線ＷＬから、データを読み出すセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、ＳＡ＜０＞、・・・ＳＡ＜ｎ＞に対応したＳＷＣ回路が選択され、それ以外は非選択となるように論理が構成されている。ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＢ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＢ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＢ＜ｍ＞と接続される。図３の例では、ワード線ＷＬが選択されると、ＳＷＣ＜０＞（３０３）が選択される。ＬＩＯ線対は、カラムデコーダ（Ｙデコーダ）から出力されるｎ＋１本のＹスイッチ制御信号（カラム選択信号）ＹＳ＜０＞〜ＹＳ＜ｎ＞により、Ｙスイッチ（カラムスイッチ）３１７、３１８（図２の２１７、２１８に対応する）の導通／非導通が制御され、ｎ＋１個のカラムのセンスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞のうちの１つが選択され、選択された１つのセンスアンプＳＡが接続される。なお、各カラムのＹスイッチ対は、ビット線対ＢＬＴ／ＢＬＢとＬＩＯ線対ＬＩＯＴ／ＬＩＯＢとの間に接続され、ゲート電極が共通接続されてＹスイッチ制御信号ＹＳに接続されたＮＭＯＳトランジスタ対（３１７、３１８）からなる。
【００３３】
なお、図３では、簡単のために、全てのセンスアンプＳＡ＜０＞、ＳＡ＜１＞、…、ＳＡ＜ｎ＞、…が、各々、対応するカラム選択信号ＹＳ＜０＞、ＹＳ（１＞、…、ＹＳ＜ｎ＞、…によって、１対のＬＩＯ線対ＬＩ０Ｔ＜０＞、ＬＩＯＢ＜０＞に接続されるとするが、１つのＹＳ＜ｎ＞によって、複数のセンスアンプＳＡが、複数のＬＩＯ線対と接続されても構わない。
【００３４】
複数のＳＷＣ回路のうち入力されたＸアドレスをデコードすることにより選択されるセンスアンプ列に対応したＳＷＣが選択され、ＬＩＯ線対とＭＩＯ線対が接続される。
【００３５】
ＭＩＯ線対は、通常、Ｈｉｇｈ電位にプリチャージ・イコライズされており、データを読みだす時はプリチャージをオフにして、Ｈｉｇｈ電位のフローティング状態とした上で、接続回路（ＳＷＣ）を介してＬＩＯ線対と接続する。
【００３６】
ＭＩＯ線対に読み出されたデータはメインアンプ（ＭＡ）３０２のデータアンプ（不図示）で増幅し、バスドライバ回路（ＢＵＳＤ）３０１に転送し、リードライトバス（ＲＷＢＵＳ）を駆動する。リードライトバス（ＲＷＢＵＳ）に転送されたデータは図１のデータラッチ回路５でラッチされ入出力インタフェース６を介してシリアルデータに変換され、ＤＱ端子から出力される。ＤＱ端子からの書き込みデータは、図１の入出力インタフェース６でパラレルデータに変換され、データラッチ回路５を介して、図３のリードライトバス（ＲＷＢＵＳ）に転送され、メインアンプ（ＭＡ）（主増幅回路）３０２内のライトバッファ（不図示）でＭＩＯ線対に駆動出力される。図３において、メインアンプ３０２からバスドライバ回路（ＢＵＳＤ）３０１側以降の動作についてはその詳細な説明は省略する。
【００３７】
図４は、ＭＩＯ線対とＬＩＯ線対の接続にパスゲートを用いた一般的はＳＷＣ回路の構成例を示す図である。図４を参照すると、ＳＷＣ回路は、ＬＩＯＴとＭＩＯＴとの間には、並列接続されたＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１２からなるＣＭＯＳ構成のパスゲート４０２を備え、ＬＩＯＢとＭＩＯＢとの間には、並列接続されたＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１からなるＣＭＯＳ構成のパスゲート４０１を備えている。ＳＷＣ回路は、さらに、ＬＩＯ対のイコライズを制御する制御信号ＡＢＬＥＱＴを入力して反転した信号ＡＬＩＯＰＲＢを出力するインバータ４０６と、ＡＬＩＯＰＲＢを反転するインバータ４０７を備え、ＡＬＩＯＰＲＢは、パスゲート４０１、４０２のＮＭＯＳトランジスタＮ１１、Ｎ１２のゲートに入力され、インバータ４０７の出力信号はパスゲート４０１、４０２のＰＭＯＳトランジスタゲートＰ１１、Ｐ１２に入力される。
【００３８】
ＳＷＣ回路は、さらに、制御信号ＤＩＯＥＱＴと、インバータ４０６の出力信号ＡＬＩＯＰＲＢを入力するＮＡＮＤ回路４０５を備え、ＬＩＯＴとＬＩＯＢ間には、ＡＬＩＯＰＲＢがＬｏｗ電位のとき活性化しＬＩＯＴ／ＬＩＯＢを電圧ＶＢＬＰにプリチャージ・イコライズするプリチャージ回路４０３と、ＮＡＮＤ回路４０５の出力信号ＤＩＯＥＱＢがＬｏｗ電位のとき活性化しＬＩＯＴ／ＬＩＯＢを電圧ＶＩＯにプリチャージ・イコライズするプリチャージ回路４０４とを備えている。ＶＩＯは、アレイ内のＨｉｇｈ側電位（例えばビット線のＨｉｇｈ電位）であり、一般に、ＶＩＯ＞ＶＢＬＰである（例えばＶＩＯはＶＢＬＰの２倍）。
【００３９】
プリチャージ回路４０３は、ＡＢＬＥＱＴがＨｉｇｈ電位のとき、したがって、ＡＬＩＯＰＲＢがＬｏｗ電位のとき、ＬＩＯＴとＶＢＬＰ間のＰＭＯＳトランジスタＰ３１、ＬＩＯＢとＶＢＬＰ間のＰＭＯＳトランジスタＰ３２、ＬＩＯＴとＬＩＯＢ間のＰＭＯＳトランジスタＰ３３が導通し、ＬＩＯＴ／ＬＩＯＢを電圧ＶＢＬＰにイコライズし、ＡＬＩＯＰＲＢがＨｉｇｈ電位のとき、ＰＭＯＳトランジスタＰ３１〜Ｐ３３が全て非導通となり、プリチャージ・イコライズ動作は停止する。
【００４０】
プリチャージ回路４０４は、ＡＢＬＥＱＴがＬｏｗ電位であり（アクティブ時）、且つＤＩＯＥＱＢがＨｉｇｈ電位（ＬＩＯＴ／ＬＩＯＢがＢＬＴ／ＢＬＢと接続するデータ転送時）のときに、ＬＩＯＴとＶＩＯＰ間のＰＭＯＳトランジスタＰ４１、ＬＩＯＢとＶＩＯ間のＰＭＯＳトランジスタＰ４２、ＬＩＯＴとＬＩＯＢ間のＰＭＯＳトランジスタＰ４３が導通し、ＬＩＯＴ／ＬＩＯＢを電圧ＶＩＯにイコライズし、ＡＬＩＯＰＲＢとＤＩＯＥＱＴの少なくとも１方がＬｏｗ電位のとき、ＤＩＯＥＱＢがＨｉｇｈ電位となり、ＰＭＯＳトランジスタＰ４１〜Ｐ４３が全て非導通となり、プリチャージ・イコライズ動作は停止する。
【００４１】
図４に示したＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）が非選択のとき、対応するＡＢＬＥＱＴはＨｉｇｈ電位であり、ＡＬＩＯＰＲＢがＬｏｗ電位となって、パスゲート４０１、４０２が非導通とされ、ＬＩＯ線対とＭＩＯ線対は非接続とされている。ＡＬＩＯＰＲＢがＬｏｗのとき、非選択のＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）のイコライザ４０３が活性化して、該非選択のＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）はＶＢＬＰ電位にプリチャージされる。
【００４２】
また、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）の非選択時には、ＮＡＮＤ回路４０５は、Ｌｏｗ電位の制御信号ＡＬＩＯＰＲＢを受け、ＮＡＮＤ回路４０５の出力信号ＤＩＯＥＱＢがＨｉｇｈ電位であり、プリチャージ回路４０４を構成するＰＭＯＳトランジスタＰ４１、Ｐ４２、Ｐ４３はいずれも非導通である。ＤＩＯＥＱＴは、読み出し／書き込み時のＬＩＯ線対のプリチャージを制御する信号であり、通常は、Ｈｉｇｈ電位である。
【００４３】
図４に示したＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）が選択されると、ＡＢＬＥＱＴはＬｏｗ電位、ＡＬＩＯＰＲＢがＨｉｇｈ電位となって、ＮＡＮＤ回路４０５の２入力がＨｉｇｈとなるため、その出力信号ＤＩＯＥＱＢはＬｏｗ電位となり、プリチャージ回路４０４を活性化させ、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）をＶＩＯ電位にプリチャージさせる。ＶＩＯ電位は、通常、ＭＩＯ対線（ＭＩＯＴ／ＭＩＯＢ）のプリチャージ電位と同じ電位に設定される。
【００４４】
読み出し／書き込みを行う場合には、ＤＩＯＥＱＴがＬｏｗ電位となり、ＮＡＮＤ回路４０５の出力ＤＩＯＥＱＢがＨｉｇｈ電位となってＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）のプリチャージ回路４０４が非活性化し、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）がＶＩＯ電位でＨｉｇｈフローティングとなる。
【００４５】
この状態で、カラム選択信号ＹＳを選択し、ＬＩＯ線対とセンスアンプを接続する動作となっている。
【００４６】
図５は、図１、図２、図３、図４を参照して説明した関連技術の動作の一例を示すタイミング図である。ＣＫは外部クロック信号、ＣＭＤはコマンドである。ＣＭＤの「ＡＣＴ」はアクティブコマンド、「ＲＤ」はリードコマンド、「ＰＲＥ」はプリチャージコマンドである。ＢＡＤＤはバンクアドレス信号、ＡＤＤはアドレス信号（Ｘはロウアドレス、Ｙはカラムアドレスである）、ＤＱＳ、＃ＤＱＳは相補のデータストローブ信号、ＤＱはデータである。ＭＣＢＡＴはバンク選択信号（Ｈｉｇｈでアクティブ）、ＡＢＬＥＱＴは、ＬＩＯ線対の選択時にＬｏｗ、非選択時にＨｉｇｈの信号である。ＳＷＬはワード線（サブワードドライバ回路で駆動されるワード線）である。Ｍｅｍｏｒｙ  Ｃｅｌｌの欄のＢＬＴ、ＢＬＢは選択メモリセルに接続するビット線の電位である。ＤＩＯＥＱＴは、読み出し／書き込み時のＬＩＯ線対のプリチャージを制御する信号である。ＹＳはカラムデコーダから出力されるカラム選択信号である。
【００４７】
図５において、ＡＣＴコマンドが入力され、バンクアドレスＢＡＤＤ、Ｘアドレスが入力されると、ＭＣＢＡＴがＨｉｇｈとなり、この遷移を受け、ＡＢＬＥＱＴがＬｏｗとなる。また、ＸアドレスをＸデコーダでデコードした結果選択されたワード線ＳＷＬがＨｉｇｈ電位となる。この結果、選択ワード線ＳＷＬに接続するメモリセルに接続するビット線ＢＬＴと相補のビット線ＢＬＢには差電位（ΔＶ）が生じ、この差電位ΔＶがセンスアンプで差動増幅され、ＢＬＴがＨｉｇｈ電位、ＢＬＢがＬｏｗ電位に保持される。
【００４８】
ＲＤコマンドが入力され、バンクアドレス、Ｙアドレス（カラムアドレス）の入力を受けカラムデコーダで選択されたカラムのカラム選択信号ＹＳがＨｉｇｈ電位となる。このとき、ＤＩＯＥＱＴはＬｏｗ電位となり、図４のプリチャージ回路４０４を非活性化する。なお、図４のプリチャージ回路４０３は、ＡＢＬＥＱＴがＬｏｗ電位になった時点（ＡＬＩＯＰＲＢがＨｉｇｈ電位になった時点）から非活性状態である。ビット線対ＢＬＢ／ＢＬＴは、導通状態のカラムスイッチを介して、フローティング状態のＬＩＯ線対ＬＩＯＴ／ＬＩＯＢと電気的に接続し、ＬＩＯＴ／ＬＩＯＢ間に差電位が生じる。またＬＩＯＴ／ＬＩＯＢ間に差電位は、ＳＷＣ回路を介してＭＩＯＴ／ＭＩＯＢに伝達され、メインアンプで差動増幅され、バスドライバ（図３の３０１）を介してリードライトバス（ＲＷＢＵＳ）に転送され、パラレル／シリアル変換され、ＤＱ端子からクロックの立ち上がり、立ち下りエッジに同期して出力される（４クロックで１つのＤＱから８ビットデータがシリアルに出力される）。
【００４９】
特に制限されないが、図５の例では、バースト長＝８とされる。なお、ｔＲＣＤはＲＡＳ・ＣＡＳ遅延時間である。ＣＬは、ＣＡＳレイテンシ（ＣＬ）である（特に制限されないが、図５では、ＣＬ＝６）。
【００５０】
カラム選択信号ＹＳがＨｉｇｈ電位からＬｏｗと電位なったのち、ＤＩＯＥＱＴはＨｉｇｈ電位となり、ＮＡＮＤ回路４０５の出力ＤＩＯＥＱＢはＬｏｗ電位となり、プリチャージ回路４０４が活性化し、ＬＩＯ線対ＬＩＯＴ／ＬＩＯＢを電圧ＶＩＯにプリチャージ・イコライズする。つづいて、ＰＲＥコマンドが入力されると、ＭＣＢＡＴがＬｏｗとなり、ＡＢＬＥＱＴがＨｉｇｈとなる。ＡＢＬＥＱＴがＨｉｇｈｔなると、ＬＩＯＴ線対がプリチャージ回路４０３によりＶＢＬＰにプリチャージ・イコライズされる。
【００５１】
なお、特許文献１にはセンスアンプのディスターブ試験の回路と方法として、活性化されたセンスアンプにセル対極レベル（ＶＰＬＴ）配線、ビット線バランスレベル（ＶＢＬＲ）配線からＬＩＯ線対ＬＩＯＴ／ＬＩＯＢ、ビット線対ＢＬＴ／ＢＬＢのパスでディスターブ電圧を印加することにより、不具合があるセンスアンプを検出可能とし、さらに、ディスターブ試験用の電圧は、ＶＰＬＴ、ＶＢＬＲの印加レベルを調節することにより無段階に調節し、きめ細かくセンスアンプの不具合を検出できようにした構成が開示されている。
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特開２００５−１１６０４７号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００５３】
以下に、本発明者によりなされた参考技術の分析を与える。
【００５４】
近年、集積度が５１２Ｍｂｉｔ→１Ｇｂｉｔ→２Ｇｂｉｔと進み、これに伴って微細化プロセスも進行している。メモリセル容量Ｃｓは小さくなり、ビット線寄生容量Ｃｂは大きくなる傾向にある。センスアンプが増幅するべき微小電位差ΔＶは小さくなってきている。また、製品の低電圧化により、メモリセルアレイの電位が、１．８Ｖ→１．４Ｖ→１．２Ｖ→１．０Ｖと低下してきている。これも、センスアンプ増幅する微小電位差ΔＶを小さくする要因となっている。
【００５５】
一方で、微細化によってＶｔアンバランスΔＶｔは大きくなる方向にある。集積度が進むにつれて、ΔＶｔによるセンスアンプの感度低下が問題となってきている。
【００５６】
ΔＶｔは、不純物イオンの注入ばらつき等によって発生するため、正規分布となる。ΔＶｔの大きいセンスアンプは、ウエハー検査工程で検出し、冗長センスアンプで救済するか、組立後の選別工程でリジェクトすべきものである。
【００５７】
検査工程では、
（Ａ）メモリセルに書き込むデータパタンを工夫して周囲のクロストークノイズを利用する方法や、
（Ｂ）データマスク信号を利用してＨｉｇｈフローティングのＭＩＯ（メイン入出力線）線の電荷を、ビット線に流入させる方法
等が採用されてきた。
【００５８】
しかしながら、上記（Ａ）の方法は、複雑なデータパタンを書き込む必要があるため、テスト時間の増大を招きコストが増大する。
【００５９】
また、上記（Ｂ）の方法は、ＭＩＯ線の電荷をより多くするため、電源電圧を高くする必要があり、トランジスタの耐圧の問題を生じる等の問題がある。
【００６０】
このように、Ｖｔアンバランスの大きいセンスアンプを効率よく検出することがは困難であった。
【課題を解決するための手段】
【００６１】
本発明は、上記課題の少なくとも１つを解消するために、概略、以下の構成とされる（ただし、以下の構成に制限されるものでないことは勿論である）。
【００６２】
本発明の１つの側面によれば、それぞれがデータを相補に伝送する第１のデータ線対、第２のデータ線対、及び第３のデータ線対と、
前記第１のデータ線対に接続されるアンプと、
制御端子に入力される選択信号により導通と非導通が制御され、前記第１のデータ線対と前記第２のデータ線対間の接続を制御する第１のスイッチ対と、
前記第２のデータ線対と前記第３のデータ線対間の接続を制御する第２のスイッチ対と、
前記第２のデータ線対を共通又は個別にプリチャージする第１のプリチャージ回路と、
を少なくとも備え、さらに、
動作モードがテスト、ノーマル動作のいずれであるかを指示するテスト制御信号に基づき、テスト動作時、前記第２のスイッチ対を非導通とし、且つ、前記第１のプリチャージ回路を作動させる制御を行う制御回路を備え、
テスト時に、前記第１のプリチャージ回路から前記第２のデータ線対に印加された電圧が、選択信号で導通状態とされた前記第１のスイッチ対を介して、前記第１のデータ線対の前記アンプに印加される、半導体装置が提供される。
【００６３】
本発明によれば、ノーマル動作時において例えばスタンバイ時（カラム選択非活性時）に作用するローカルＩＯ線対のイコライズ回路を、テストモードがアクティブ時（カラム選択活性化時）に作用させて、ローカルＩＯ線対側からセンスアンプへのディスターブ試験を行う。
【００６４】
ローカルＩＯ線のイコライズを制御する制御回路に、テスト制御信号を入力し、カラム選択信号（ＹＳ）が活性化時に、イコライズ回路により予め定められたプリチャージ電位に設定制御されたＬＩＯ線対から、事前にライトされたデータを保持しているセンスアンプへディスターブを掛けるようにしたものである。
【発明の効果】
【００６５】
本発明によれば、メインＩＯ線からのディスターブを行わないため、シンプルな制御と低電圧で試験することができる。この結果、本発明によれば、複雑なデータパタンを書き込む必要をなくしテスト時間の増大を回避することができる。さらに、本発明によれば、コスト増大を抑制することができ、Ｖｔアンバランスの大きいセンスアンプを効率よく検出することができる。
【図面の簡単な説明】
【００６６】
【図１】ＤＲＡＭの構成例を示す図である。
【図２】センスアンプの構成を示す図である。
【図３】階層ＩＯ方式の構成を模式的に示す図である。
【図４】関連技術の接続回路（ＳＷＣ）の構成を説明する図である。
【図５】関連技術の動作の一例を示すタイミング図である。
【図６】本発明の例示的な実施形態の構成を説明する図である。
【図７】本発明の例示的な実施形態のタイミング波形を示す図である。
【図８】本発明の別の例示的な実施形態の構成を説明する図である。
【図９】本発明のさらに別の例示的な実施形態の構成を説明する図である。
【発明を実施するための形態】
【００６７】
本発明の課題を解決する本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００６８】
本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の一例によれば、それぞれがデータを相補に伝送するビット線対（ＢＬＴ／ＢＬＢ：請求範囲の第１のデータ線対）、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ：請求範囲の第２のデータ線対）、及びＭＩＯ線対（ＭＩＯＴ／ＭＩＯＢ：請求範囲の第３のデータ線対）と、前記ビット線対（ＢＬＴ／ＢＬＢ）に接続されるアンプ（ＳＡ）と、制御端子に入力される選択信号により導通と非導通が制御され、ビット線対（ＢＬＴ／ＢＬＢ）とＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）間の接続を制御する第１のスイッチ対（図３の３１７、３１８）と、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）とＭＩＯ線対（ＭＩＯＴ／ＭＩＯＢ）間の接続を制御する第２のスイッチ対（図６の４０１、４０２）と、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）をプリチャージする第１のプリチャージ回路（図６の４０３、あるいは、図８の４０８、あるいは、図９の９０１）と、を少なくとも備えており、さらに、動作モードがテスト、ノーマル動作のいずれであるかを指示するテスト制御信号（図６のＴＳＡＶＴＣＨＫＴ、図８のＴＳＡＶＴＣＨＫＢ、あるいは図９のＴＳＡＶＴＣＨＫＴＢ、ＴＳＡＶＴＣＨＫＮＢ）に基づき、テスト動作時、前記第２のスイッチ対（４０１、４０２）を非導通とし、且つ、前記第１のプリチャージ回路（図６の４０３、図８の４０８、図９の９０１）を作動させる制御を行う制御回路（イコライズ制御回路）を備え、テスト時に、第１のプリチャージ回路からＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）に印加された電圧が、選択信号（ＹＳ）で導通状態とされた前記第１のスイッチ対（図３の２１７、２１８）を介してビット線対（ＢＬＴ／ＢＬＢ）のセンスアンプ（ＳＡ）に印加される。
【００６９】
本発明の一態様において、ＬＩＯＴ線対からセンスアンプにディスターブ試験用の電圧を与える第１のプリチャージ回路は、スタンバイ時、あるいはプリチャージコマンド入力時にＬＩＯ線対をプリチャージ・イコライスするプリチャージ回路（図６の４０３）を併用する構成としてもよい。本発明の一態様においては、通常動作時のスタンバイ時に作用するローカルＩＯ線対のイコライズ回路を、テストモードがアクティブ時（カラム選択活性化時）に作用させて、ローカルＩＯ線対側からセンスアンプへのディスターブ試験を行う。ローカルＩＯ線のイコライズを制御する制御回路に、テスト制御信号を入力し、カラム選択信号（ＹＳ）が活性化時に、イコライズ回路により予め定められたプリチャージ電位に設定制御されたＬＩＯ線対から、事前にライトされたデータを保持しているセンスアンプへディスターブを掛ける。
【００７０】
本発明の態様の一つにおいて、制御回路は、イコライズ動作を制御する第１の制御信号（ＡＢＬＥＱＴ）と、テスト制御信号（ＴＳＡＶＴＣＨＫＴ）とを入力とする第１の論理回路（６０１）を備え、前記第１の論理回路（６０１）の出力信号が、直接又は間接に、前記第１のプリチャージ回路（４０３）及び前記第２のスイッチ対（４０１、４０２）の制御端子に供給される。テスト制御信号（ＴＳＡＶＴＣＨＫＴ）がノーマル動作を示す値（例えばＬｏｗ電位）の場合、前記第１の論理回路（６０１）は、前記第１の制御信号（ＡＢＬＥＱＴ）に対応する値（反転値）の信号を、前記第１のプリチャージ回路（４０３）及び前記第２のスイッチ対（４０１、４０２）の制御端子に伝達し、前記第１のプリチャージ回路（４０３）を活性化し且つ前記第２のスイッチ対（４０１、４０２）を非導通とするか、又は、前記第１のプリチャージ回路（４０３）を非活性とし且つ前記第２のスイッチ対（４０１、４０２）を導通させる。前記テスト制御信号（ＴＳＡＶＴＣＨＫＴ）がテスト動作を示す値（例えばＨｉｇｈ電位）の場合、前記第１の論理回路（６０１）は、前記第１の制御信号の値によらず、予め定められた固定値（Ｌｏｗ電位）を出力し、前記第１の論理回路（６０１）から出力される前記固定値は、前記第１のプリチャージ回路（４０３）を活性化し、且つ前記第２のスイッチ対（４０１、４０２）を非導通とし、第１のプリチャージ回路（４０３）よりプリチャージ・イコライズされた前記ＬＩＯ線対の電圧が、カラム選択信号（ＹＳ）により導通状態とされた前記第１のスイッチ対（カラムスイッチ）を介して、ビット線対のセンスアンプに印加される。
【００７１】
本発明の態様の一つにおいて、活性化時にＬＩＯ線対を予め定められた第２の電圧（ＶＩＯ）にプリチャージ及びイコライズする第２のプリチャージ回路（４０４）をさらに備え、前記制御回路は、イコライズ動作を制御する第２の制御信号（ＤＩＯＥＱＴ）と、前記第１の論理回路（６０１）の出力信号（ＡＬＩＯＰＲＢ）とを入力し、出力信号（ＤＩＯＥＱＢ）が前記第２のプリチャージ回路（４０４）の制御端子（トランジスタＰ４１〜Ｐ５４のゲート）に入力され、前記第２のプリチャージ回路（４０４）の活性化を制御する第２の論理回路（４０５）をさらに備えている。前記第２の制御信号（ＤＩＯＥＱＴ）が非活性状態（例えばＨｉｇｈ電位）のとき、前記第２の論理回路（４０５）は、前記第１の論理回路（６０１）の出力信号（ＡＬＩＯＰＲＢ）に対応する値（反転値）の信号を出力し、前記第１の論理回路（６０１）の出力信号（ＡＬＩＯＰＲＢ）が前記第１のプリチャージ回路（４０３）を非活性化させる値（Ｈｉｇｈ電位）のとき、前記第２のプリチャージ回路（４０４）を活性化させ、カラム選択信号（ＹＳ）によりカラムスイッチが導通し、ビット線対（ＢＬＴ／ＢＬＢ）とＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）が電気的に接続する間、第２の制御信号（ＤＩＯＥＱＴ）が活性化され（Ｌｏｗ電位）、前記第２の論理回路（４０５）の出力信号（ＤＩＯＥＱＢ）により、前記第２のプリチャージ回路（４０４）によるＬＩＯ線対のプリチャージ・イコライズ動作を停止させる制御が行われる。
【００７２】
本発明の別の態様において、ＬＩＯＴ線対からセンスアンプにディスターブ試験用の電圧を与える第１のプリチャージ回路として、専用のプリチャージ回路（図８の４０８）を用意してもよい。専用のプリチャージ回路（図８の４０８）は、テスト制御信号（ＴＳＡＶＴＣＨＫＢ）の活性化時、活性化されてＬＩＯＴ線対をプリチャージ・イコライズし、このとき、第２のスイッチ対（４０１、４０２）は非導通に設定される。
【００７３】
あるいは、本発明のさらに別の態様において、ＬＩＯＴ線対からセンスアンプにディスターブ試験用の電圧を与える第１のプリチャージ回路は、別の専用のプリチャージ回路（図９の９０１）として備え、ＬＩＯ線対のＬＩＯＴ／ＬＩＯＢに個別に電圧を設定する構成としてもよい。この態様において、第１のプリチャージ回路（図９の９０１）は、第１のテスト制御信号（ＴＳＡＶＴＣＨＫＴＢ）により、導通と非導通が制御され、導通時、ＬＩＯ線対のＬＩＯＴ／ＬＩＯＢの一方を第１の電圧（ＶＬＩＯＴＰ）へプリチャージする第１のトランジスタ（９１２）と、第２のテスト制御信号（ＴＳＡＶＴＣＨＫＮＢ）により、導通と非導通が制御され、導通時、ＬＩＯ線対のＬＩＯＴ／ＬＩＯＢ２の他方を第２の電圧（ＶＬＩＯＮＰ）へプリチャージする第２のトランジスタ（９１３）とを備えている。制御回路は、前記第１テスト制御信号（ＴＳＡＶＴＣＨＫＴＢ）と前記第２のテスト制御信号（ＴＳＡＶＴＣＨＫＮＢ）の論理演算結果を出力する第１の論理回路（９０２）と、前記第１の制御信号（ＡＢＬＥＱＴ）を入力する反転回路からなる第２の論理回路（４０６）と、前記第２の論理回路（４０６）の出力信号（ＡＬＩＯＰＲＢ）と、第２の制御信号（ＤＩＯＥＱＴ）と、前記第１の論理回路（９０２）の出力信号を入力する第３の論理回路（８０２）と、前記第１の論理回路（９０２）の出力信号（ＴＳＡＶＴＣＨＫＯＲＴ）と前記第２の論理回路（４０６）の出力信号を入力する第４の論理回路（８０１）と、を備えている。第２のプリチャージ回路（４０３）は、前記第２の論理回路（４０６）の出力信号（ＡＬＩＯＰＲＢ）により活性化が制御され、第３のプリチャージ回路（４０４）は、前記第３の論理回路（８０２）の出力信号（ＤＩＯＥＱＢ）により活性化が制御され、前記第２のスイッチ対（４０１、４０２）は、前記第４の論理回路（８０１）の出力信号により導通と非導通が制御される。
【００７４】
本発明によれば、メインＩＯ線からのディスターブを行わないため、シンプルな制御と低電圧で試験できる。
【００７５】
本発明によれば、ＬＩＯ線をイコライズしながらカラム選択信号ＹＳを選択することで、ｖｔアンバランスの大きいセンスアンプのデータ破壊を加速させる。ウェハー検査工程で、この加速方法を使用することで、不良セルを冗長セルに置換し、不良品を救済することができる。本発明によれば、パッケージ封入後の選別工程で、この加速方法を実施することで、顧客クレームとなる不良品のリジエクトが可能となる。
【００７６】
Ｙスイッチが選択されたときに相補ＢＬ線対に接続される相補ＬＩＯ線対をイコライズしながら、ある電位にプリチャージしておくことで、ＬＩＯ線からセンスアンプをディスターブし、Ｖｔアンバランスがあるセンスアンプのデータ破壊を加速させることができる。この結果、コスト増やトランジスタの耐圧の問題を生じることなく品質を向上させることができる。以下、具体的な実施例に即して説明する。
【００７７】
＜実施形態１＞
図６は、本発明の第１の実施形態の構成を示す図である。本実施形態において、メモリデバイスの全体構成は図１、センスアンプの構成は図２、階層ＩＯ線の構成は図３に示した構成の同一とされるため、説明は省略する。
【００７８】
図６と、関連技術として説明した図４と比較すると、図４のインバータ４０６が、図６のＮＯＲ回路６０１に置き換わっており、ＮＯＲ回路６０１には、テスト制御信号ＴＳＡＶＴＣＨＫＴと、ＡＢＬＥＱＴが入力されている。ＡＢＬＥＱＴは、図４、図５を参照して説明したＡＢＬＥＱＴと同一である。
【００７９】
テスト制御信号（センスアンプＶｔチェックテスト信号）ＴＳＡＶＴＣＨＫＴは、通常（テスト動作時以外）、Ｌｏｗ電位である。ＮＯＲ回路６０１は、その一方の入力ＴＳＡＶＴＣＨＫＴがＬｏｗ電位のとき、他方の入力ＡＢＬＥＱＴを反転するインバータとして機能し、ＡＢＬＥＱＴの反転信号をＡＬＩＯＰＲＢとして出力する。ＴＳＡＶＴＣＨＫＴがＬｏｗ電位の場合、図６の回路は、図４の回路と動作は変わらない。すなわち、図５を参照して説明した図４の回路動作と同一とされる。
【００８０】
ＴＳＡＶＴＣＨＫＴは、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）コマンドと、テストモードコードを外部から入力することにより、セット／リセットされる信号である。ＭＲＳコマンドは、ＤＲＡＭのモードレジスタの動作モードを設定するコマンドであり、図１の／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、バンクアドレスＢＡ等の値を予め定められた所定値とすることで、ＤＲＡＭのコマンドデコーダでＭＲＳコマンドであることが判別され、ＴＳＡＣＨＫＴを選択するためのコード情報（パラメータ）は、例えば予め定められたアドレスビット情報を用いて指定され、コマンドデコーダでこのコード情報をデコードした結果、制御信号ＴＳＡＶＴＣＨＫＴが生成される。
【００８１】
図６において、ＴＳＡＶＴＣＨＫＴがＨｉｇｈ電位のとき、ＮＯＲ回路６０１の出力ＡＬＩＯＰＲＢはＡＢＬＥＱＴの値によらず、Ｌｏｗ電位となり、パストランジスタ４０１、４０２は非導通となり、プリチャージ回路４０３が作動する。またＡＬＩＯＰＲＢがＬｏｗ電位のとき、ＮＡＮＤ回路４０５の出力ＤＩＯＥＱＢはＤＩＯＥＱＴの値によらず、Ｈｉｇｈ電位となり、プリチャージ回路４０４のＰＭＯＳトランジスタＰ４１〜Ｐ４３は非導通となり、プリチャージ・イコライズ動作を停止する。
【００８２】
図７は、図６に示した本実施形態の動作の一例を示すタイミングチャートである。
【００８３】
まず、ＡＣＴコマンド（アクティブコマンド）とともに、バンクアドレス、Ｘアドレス（ロウアドレス）を入力し、ワード線及びＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）の選択を行う。
【００８４】
次にＷｒｉｔｅコマンド（ＷＲ）ともに、Ｙアドレス（カラムアドレス）及びデータを入力し、ＭＩＯ線、選択されたＬＩＯ線対を介してカラム選択信号のＨｉｇｈパルスによりチエック対象のビット線のセンスアンプにデータを書き込む（図７のＮｏｒｍａｌ  Ｗｒｉｔｅ）。
【００８５】
次にＭＲＳコマンドとともにＴＳＡＣＨＫＴを選択するためのコードを入力する。これによって、ＴＳＡＶＴＣＨＫＴがＨｉｇｈ電位となり、図６のＮＯＲ回路６０１の出力信号ＡＬ１ＯＰＲＢがＬｏｗ電位となる。
【００８６】
ＡＬＩＯＰＲＢがＬｏｗ電位となることで、パスゲート４０１、４０２は非導通となり、ＭＩＯ線対とＬＩＯ線対は互いに電気的に分断される。
【００８７】
また、ＬＩＯ線プリチャージ回路４０３のＰＭＯＳトランジスタＰ３１〜Ｐ３３は導通し、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）はＶＢＬＰ電位にプリチャージ・イコライズされる。
【００８８】
ＮＡＮＤ回路４０５は、一方の入力がＬｏｗ電位となるので、出力信号ＤＩＯＥＱＢはＤＩＯＥＱＴの状態に関わりなく、Ｈｉｇｈ電位に固定され、プリチャージ回路４０４のＰＭＯＳトランジスタＰ４１〜Ｐ４３は非導通ととなり、プリチャージ・イコライズ動作を停止する。
【００８９】
この状態で、ＲｅａｄコマンドまたはＷｒｉｔｅコマンドとＹアドレスを入力すると、Ｙアドレスをデコードしてカラム選択線ＹＳ線が選択され、選択されたカラム選択ＹＳ線はＨｉｇｈ電位となり、カラムスイッチが導通し、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）とＢｉｔ線対（ＢＬＴ／ＢＬＢ）が接続される。
【００９０】
このとき（ＹＳがＨｉｇｈのとき）、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）はＶＢＬＰ電位にプリチャージされているので、Ｈｉｇｈ電位にあるビット線ＢＬＴの電位は低下し、Ｌｏｗ電位にあるビット線ＢＬＢの電位は上昇する（図７の「ＳＡ  Ｄｉｓｔｕｒｂ  Ｓｅｑｕｅｎｃｅｎｃｅ」で示す期間のＹＳの立ち上がりエッジの後のＢＬＴとＢＬＢの電位変化参照）。
【００９１】
すなわち、センスアンプの対となるトランジスタ（例えば図２のＮＭＯＳトランジスタ２１５と２１６）のゲート−ソース間電位ＶｇＳの差ΔＶｇｓが小さくなる。
【００９２】
ここで、
ΔＶｇｓ＜ΔＶｔ
となると、センスアンプは、今までと逆方向に増幅を行い、元のデータ（メモリセルの保持データ）を破壊することになる。ただし、ΔＶｔは、前記Ｖｔアンバランスであり、図２の場合、ＮＭＯＳトランジスタ２１６と２１５の閾値電圧の差Ｖｔ＿２１６−Ｖｔ＿２１５である。ΔＶｔが大きいほど、データ破壊に対する耐久性は弱い。
【００９３】
例えば図７において、「ＳＡ  ｗｉｔｈ  ｌａｒｇｅ  Ｖｔ−Ｏｆｆｓｅｔ  （Ｄａｔａ  Ｃｏｌｌａｐｓｅ）」の矢線で示すビット線対ＢＬＴ、ＢＬＢは、カラム選択信号ＹＳがＨｉｇｈになる前（ＹスイッチがオンしＢＬＢ／ＢＬＴがＬＩＯＴ／ＬＩＯＢに接続する前）の値と、ＹＳがＨｉｇｈになった後（ＹスイッチがオンとなりＢＬＢ／ＢＬＴがＬＩＯＴ／ＬＩＯＢに接続した後）の値とが反転している。カラム選択信号ＹＳがＨｉｇｈのとき、ワード線はＨｉｇｈであり（図５のＲＤコマンドの動作参照）、ビット線対ＢＬＴ、ＢＬＢにデータが読み出されたメモリセルに対して、当該読み出しデータを反転した値のデータが書き込まれ、メモリセルの保持データが破壊される。一方、図７の「Ｎｏｒｍａｌ  ＳＡ」の矢線で示す例では、Ｙスイッチがオンする前と後でビット線対ＢＬＴ、ＢＬＢの値は変わらない。
【００９４】
その後、ＭＲＳコマンドと共に、ＴＳＡＶＴＣＨＫＴを非選択にするコードを入力すると、ＴＳＡＶＴＣＨＫＴがＬｏｗ電位となり、通常動作（ノーマル動作）と同じ状態に戻る。
【００９５】
この後、ＲｅａｄコマンドとＹアドレスを入力し、メモリセルに保持されるデータが破壊されているかチェックを行う。
【００９６】
本実施形態においては、メモリアレイ近傍のＳＷＣ回路に対して、インバータをＮＯＲに変えて配線を１本追加するだけでよいことから、回路面積の増大、チップの増大を抑制している。
【００９７】
なお、図７では、説明のため、ＡＣＴ（ＬＩＯ線対の電圧ＶＩＯのプリチャージ）→ＷＲＩＴＥ（メモリセルへのデータ書き込み）→ＭＲＳ（テスト動作エントリ：ＴＳＡＶＴＣＨＫＴ＝Ｈｉｇｈ）→ＲＤ（ディスターブ）→ＭＲＳ（テスト動作エグジット：ＴＳＡＶＴＣＨＫＴを＝Ｌｏｗ）→ＲＥＡＤ（メモリセルのチェック読み出し）という動作サイクルの説明をしたが、動作シーケンスは、図７に示したシーケンスに限定されるものではない。
【００９８】
例えば、最初に、全メモリセルに対してＷＲＩＴＥ動作を実行した後、ＴＳＡＶＴＣＨＫＴをＨｉｇｈとして、連続ＲＥＡＤでカラム選択信号ＹＳを順番に選択していくようにしてもよい。
【００９９】
あるいは、複数のカラム選択信号ＹＳを同時に選択することで、纏めて複数のセンスアンプにディスターブをかける等してもよい。
【０１００】
本発明によらないＶｔアンバランスの検出方法と比べて、本発明によれば、個々のセンスアンプの実力を直接評価することができる。また、本発明によれば、メモリセルに書き込むデータパタンを工夫する必要がないため、長いテスト時間を必要としない。
【０１０１】
また、ＭＩＯ線の電荷を用いる方法と異なり、本発明によれば、ＬＩＯ線を直接駆動するため、電源電圧を高くする必要がなく、トランジスタの耐圧の問題も発生することなく、Ｖｔアンバランスの大きなセンスアンプを検出することができる。
【０１０２】
また本実施形態では、ＴＳＡＣＨＫＶＴ信号がＨｉｇｈ電位になることにより、ＬＩＯ線対がＶＢＬＰ電位にプリチャージされる回路構成が例示されているが、以下に例示するように、その他の電位にプリチャージしても良い。
【０１０３】
＜実施形態２＞
図８は、本発明の第２の実施形態の構成を示す図である。本実施形態では、ＬＩＯ線対をプリチャージする電位を、図６に示した前記実施形態とは相違して、ＶＢＬＰ以外の電位としている。図８を参照すると、本実施形態では、図６の前記実施形態の構成に、プリジャージ回路４０８が追加されており、制御回路として、図６のＮＯＲ回路６０１が、図４のインバータ４０６で置き換えられ、テスト制御信号として、図６のＴＳＡＶＴＣＨＫＴの代わりに、ＴＳＡＶＴＣＨＫＢが用いられている。また、本実施形態においては、図４、図６の２入力ＮＡＮＤ回路４０５の代わりに、３入力ＮＡＮＤ回路８０２を備え、さらに、ＴＳＡＶＴＣＨＫＢとＡＬＩＯＰＲＢを入力するＮＡＮＤ回路８０１を備え、ＮＡＮＤ回路８０１の出力信号によってパスゲート４０１、４０２の導通、非導通を制御している。ここで、ＴＳＡＶＴＣＨＫＢは、図６のＴＳＡＶＴＣＨＫＴの相補の信号であり、通常動作時はＨｉｇｈ電位となっており、ＴＳＡＶＴＣＨＫＢをゲートに受けるプリジャージ回路４０８のＰＭＯＳトランジスタＰ５１〜Ｐ５３は非導通状態となっている。
【０１０４】
図８において、ＶＬＩＯＰ電位はレギュレータ（不図示）等を用いて発生される任意の電位からなる。あるいは、ＶＬＩＯＰ電位は低位側電源電圧ＶＳＳに直結することも可能である。
【０１０５】
本実施形態では、テスト制御信号ＴＳＡＶＴＣＨＫＢは、図６のＴＳＡＶＴＣＨＫＴの相補の信号であり、通常動作時、Ｈｉｇｈ電位となっており、プリジャージ回路４０８のＰＭＯＳトランジスタＰ５１〜Ｐ５３は非導通状態であり、プリジャージ回路４０８は非活性状態となっている。
【０１０６】
ＭＲＳコマンドとともに、ＴＳＡＶＴＣＨＫＢを選択するためのコードを入力する。これによって、ＴＳＡＶＴＣＨＫＢがＬｏｗ電位になると、ＮＡＮＤ回路８０２の出力ＤＩＯＥＱＢがＨｉｇｈ電位となり、プリチャージ回路４０４のＰＭＯＳトランジスタＰ４１〜Ｐ４３は非導通状態となり、プリチャージ・イコライズ動作を停止する。また、ＴＳＡＶＴＣＨＫＢがＬｏｗ電位になると、ＮＡＮＤ回路８０１の出力がＨｉｇｈ電位となり、第１、第２のパスゲート回路４０１、４０２がともに非導通（オフ）となり、ＭＩＯ線対とＬＩＯ線対が電気的に分離される。
【０１０７】
ＴＳＡＶＴＣＨＫＢがＬｏｗ電位のとき、プリチャージ回路４０８のＰＭＯＳトランジスタＰ５１〜Ｐ５３が導通するので、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）は、ＶＬＩＯＰ電位にプリチャージされることになる。
【０１０８】
本実施形態よれば、プリチャージ回路４０８を、Ｖｔアンバランスの大きいセンスアンプを検出するための専用回路として設計することができる。このため、センスアンプに対してより効果的なディスターブをかけることが出来る。
【０１０９】
なお、図８において、ディスターブ時、ＴＳＡＶＴＣＨＫＢがＨｉｇｈ電位からＬｏｗ電位となると、第１、第２のパスゲート４０１、４０２を非導通とする構成としてもよい。
【０１１０】
＜実施形態３＞
図９は、本発明の第３の本実施形態の構成を示す図である。本実施形態では、プリチャージ時のＬＩＯ線電位をＬＩＯＴ／ＬＩＯＢ個別に設定できるようにしている。この場合、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）同士のイコライズは行わず、個別にプリチャージのみを行うことで不良を検出するようにしている。
【０１１１】
図９を参照すると、本実施形態のＳＷＣ回路は、プリチャージ回路９０１は、ＶＬ１ＯＴＰにソースが接続されドレインがＬＩＯＴに接続され、ＴＳＡＶＴＣＨＫＶＴＢをゲートに入力するＰＭＯＳトランジスタ９１２と、ＶＬＩＯＮＰにソースが接続されドレインがＬＩＯＢに接続され、ＴＳＡＶＴＣＨＫＢＢをゲートに入力するＰＭＯＳトランジスタ９１３を備えている。入力信号ＴＳＡＶＴＣＨＫＴＢとＴＳＡＶＴＣＨＫＮＢは、個別のコードをＭＲＳコマンドと共に入力することで、個別に制御され、使用時はＬｏｗ電位、未使用時はＨｉｇｈ電位となる信号である。さらに、ＳＷＣ回路は、ＴＳＡＶＴＣＨＫＴＢとＴＳＡＶＴＣＨＫＮＢを入力するＡＮＤ回路９０２を備えている。
【０１１２】
ＡＮＤ回路９０２の出力信号ＴＳＡＶＴＣＨＫＯＲＴは、図８のＴＳＡＶＴＣＨＫＢと同様の接続構成とされる。すなわち、ＡＮＤ回路９０２の出力信号ＴＳＡＶＴＣＨＫＯＲＴは、ＡＢＬＥＱＴをインバータ４０６で反転したＡＬＩＯＰＲＢとともに、ＮＡＮＤ回路８０１に入力され、ＮＡＮＤ回路８０１の出力は、パスゲート４０１、４０２のＰＭＯＳトランジスタのゲートに入力され、ＮＡＮＤ回路８０１の出力をインバータ４０７で反転した信号は、パスゲート４０１、４０２のＮＭＯＳトランジスタのゲートに入力される。
【０１１３】
ＡＬＩＯＰＲＢはＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）のプリチャージ回路４０３の活性化／非活性化を制御する。ＡＬＩＯＰＲＢがＬｏｗ電位のとき、プリチャージ回路４０３は活性化し、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）を、ＶＢＬＰ電位にプリチャージ・イコライズする。ＡＮＤ回路９０２の出力とＡＬＩＯＰＲＢとＤＩＯＥＱＴを入力するＮＡＮＤ回路８０２の出力信号ＤＩＯＥＱＢは、プリチャージ回路４０４の活性化／非活性化を制御する。ＤＩＯＥＱＢがＬｏｗのとき、プリチャージ回路４０４が活性化し、ＬＩＯ線対（ＬＩＯＴ／ＬＩＯＢ）をＶＩＯにプリチャージ・イコライズする。
【０１１４】
ＴＳＡＶＴＣＨＫＴＢ又はＴＳＡＶＴＣＨＫＮＢがＬｏｗ電位になると、ＴＳＡＶＴＣＨＫＯＲＴがＬｏｗ電位となり、ＮＡＮＤ回路８０１の出力がＨｉｇｈ電位となり、パスゲート４０１、４０２が非導通となり、ＭＩＯ線対とＬＩＯ線対が電気的に分離し、またＮＡＮＤ回路８０２の出力信号ＤＩＯＥＱＢがＨｉｇｈ電位となり、プリチャージ回路４０４が非活性化される。ＴＳＡＶＴＣＨＫＴＢがＬｏｗ電位になると、ＬＩＯＴは、導通状態のＰＭＯＳトランジスタ９１２によってＶＩＬＯＴＰ電位にプリチャージされるが、ＴＳＡＶＴＣＨＫＮＢがＨｉｇｈ電位であれば、ＰＭＯＳトランジスタ９１３が非導通（オフ）であるため、ＬＩＯＢは、Ｈｉｇｈ電位のフローティング状態となる。
【０１１５】
ＴＳＡＶＴＣＨＫＮＢがＬｏｗ電位になると、ＬＩＯＢはＰＭＯＳトランジスタ９１３よってＶＩＬＯＮＰ電位にプリチャージされるが、ＴＳＡＶＴＣＨＫＴＢがＨｉｇｈ電位であれば、ＰＭＯＳトランジスタ９１２が非導通（オフ）であるため、ＬＩＯＴはＨｉｇｈ電位のフローティング状態となる。このようにして、ＬｌＯＴ、Ｌ１ＯＢ個々に電位を印加することが可能である。また、ＴＳＡＶＴＣＨＫＴＢ、ＴＳＡＶＴＣＨＫＮＢを同時にＬｏｗ電位にし、ＶＬＩＯＴＰ、ＶＬＩＯＮＰの電位を異なる電位にしておけば、ＬＩＯＴ、ＬＩＯＢを異なる電位に、プリチャージすることも可能である。
【０１１６】
ＬＩＯ線対を所定の電位にプリチャージしながらＹＳを選択することでセンスアンプ内の対となるＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓの差を小さくすることができる。ＬＩＯ線と直接駆動するため、関連技術と比べて、データパタンに工夫がいらず、電源電圧を高くする必要がないため、Ｖｔアンバランスの大きいセンスアンプを効率よく検出することができる。
【０１１７】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【０１１８】
本発明は、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１９】
１  メモリアレイ
２  Ｘデコーダ及びＸタイミング生成回路
３  Ｙデコーダ及びＹタイミング生成回路
４  デコーダ制御回路
５  データラッチ回路
６  入出力インタフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
１１  メモリマット０
１２  センスアンプ部
１３  メモリマット１
１４  サブワードドライバ回路
１８  ＰＭＯＳトランジスタ
１９  イコライズ回路
２０  ＮＭＯＳトランジスタ
２０１  メモリマット０
２０２  センスアンプ部
２０３  メモリマット１
２０４  サブワードドライバ回路
２０５ａ〜２０５ｄ  センスアンプ
２０６ａ〜２０６ｄ  プリチャージ・イコライズ回路
２０７ａ〜２０７ｄ  メモリセル
２０８、２１２  ＮＭＯＳトランジスタ
２０９  プリチャージ・イコライズ回路
２１０ａ〜２１０ｄ  セルトランジスタ
２１１ａ〜２１１ｄ  キャパシタ
２１３、２１４、９１２、９１３  ＰＭＯＳトランジスタ
２１５、２１６  ＮＭＯＳトランジスタ
３０１  バスドライバ（ＢＵＳＤ）
３０２  メインアンプ（ＭＡ）
３０３  ＳＷＣ回路
３０４  センスアンプ（ＳＡ）
２１７、２１８、３１７、３１８  カラムスイッチ（Ｙスイッチ）
４０１、４０２  パスゲート（トランスファゲート）
４０３、４０４、４０８  プリチャージ・イコライズ回路
４０５  ＮＡＮＤ
４０６、４０７  インバータ
６０１  ＮＯＲ回路
８０１、８０２  ＮＡＮＤ回路
９０１、９０２  プリチャージ回路
９１２、９１３  ＰＭＯＳトランジスタ
【図１】
2012038374.tif 000004
【図２】
2012038374.tif 000005
【図３】
2012038374.tif 000006
【図４】
2012038374.tif 000007
【図５】
2012038374.tif 000008
【図６】
2012038374.tif 000009
【図７】
2012038374.tif 000010
【図８】
2012038374.tif 000011
【図９】
2012038374.tif 000012