(57)【要約】【課題】  本発明は、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供する。【解決手段】  本実施形態の抵抗変化メモリは、可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルと、前記整流素子のカソード側と電気的に接続された第１の配線と、前記整流素子のアノード側と電気的に接続された第２の配線と、前記第１の配線と前記第２の配線に印加する電圧を生成する電圧生成回路と、第１フォーミング動作のとき、前記第１の配線に第１フォーミング電圧を印加し、前記第２の配線に接地電位を印加するよう前記電圧生成回路を制御するステートマシンとを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルと、
前記整流素子のカソード側と電気的に接続された第１の配線と、
前記整流素子のアノード側と電気的に接続された第２の配線と、
前記第１の配線と前記第２の配線に印加する電圧を生成する電圧生成回路と、
第１フォーミング動作のとき、前記第１の配線に第１フォーミング電圧を印加し、前記第２の配線に接地電位を印加するよう前記電圧生成回路を制御するステートマシンと
を備えることを特徴とする抵抗変化メモリ。
【請求項２】
請求項１記載の抵抗変化メモリに
前記第１フォーミング動作後のメモリセルに流れるセル電流と基準電流の大小を判定する判定回路をさらに備え、
前記ステートマシンは、前記第１フォーミング動作後のメモリセルに流れるセル電流が前記基準電流を超えないと判定されたメモリセルに接続された前記第１の配線に第２フォーミング電圧を印加し、前記第２の配線に前記接地電位を印加するよう前記電圧生成回路を制御することを特徴とする抵抗変化メモリ。
【請求項３】
前記ステートマシンは、
前記第１フォーミング動作後のメモリセルに流れるセル電流が前記基準電流を超えないと判定されたメモリセルに接続された前記第１の配線に前記接地電位と前記第２フォーミング電圧との間の電圧を印加し、前記第２の配線に前記第２フォーミング電圧を印加することを特徴とする請求項１又は請求項２記載の抵抗変化メモリ。
【請求項４】
可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルを有する抵抗変化メモリのフォーミング方法であって、
（Ａ）前記整流素子のカソード側に接続された第１の配線に第１フォーミング電圧を印加し、前記整流素子のアノード側に接続された第２の配線に接地電位を印加する工程と
を備えることを特徴とする抵抗変化メモリのフォーミング方法。
【請求項５】
請求項４記載の抵抗変化メモリのフォーミング方法に、
（ａ）前記（Ａ）工程後のメモリセルに流れるセル電流と基準電流の大小を判定する工程と、
（ｂ）前記（ａ）工程で、前記（Ａ）工程後のメモリセルに流れるセル電流よりも前記基準電流の方が大きいと判定されたメモリセルに接続された前記第１の配線にフォーミング電圧を印加し、前記第２の配線に接地電位を印加する工程と
をさらに備えることを特徴とする抵抗変化メモリのフォーミング方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、可変抵抗素子の抵抗値の変化によりデータを記憶する抵抗変化メモリ及びそのフォーミング方法に関する。
【背景技術】
【０００２】
近年、電気的に書き換え可能な可変抵抗素子の抵抗値の変化（高抵抗状態又は低抵抗状態）を不揮発に記憶する抵抗変化メモリ（ＲｅＲＡＭ；Resistance Random Access Memory）が開発されている。
【０００３】
この抵抗変化メモリにおいて、メモリセル構造を形成した後、それをメモリセルとして使用可能な状態、すなわち、高抵抗状態と低抵抗状態との間で遷移可能な状態にするために、書き込み電圧よりも大きい電圧を印加するフォーミング動作を実行する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５２２０４５号公報
【特許文献２】特開２００８−２２７２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルの信頼性を向上させることができる抵抗変化メモリ及びそのフォーミング方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、抵抗変化メモリは、可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルと、前記整流素子のカソード側と電気的に接続された第１の配線と、
前記整流素子のアノード側と電気的に接続された第２の配線と、前記第１の配線と前記第２の配線に印加する電圧を生成する電圧生成回路と、第１フォーミング動作のとき、前記第１の配線に第１フォーミング電圧を印加し、前記第２の配線に接地電位を印加するよう前記電圧生成回路を制御するステートマシンと
を備えることを特徴とする。
【０００７】
本実施形態によれば、抵抗変化メモリのフォーミング方法は、可変抵抗素子と整流素子を有し、前記可変抵抗素子と前記整流素子が直列接続されたメモリセルを有する抵抗変化メモリのフォーミング方法であって、（Ａ）前記整流素子のカソード側に接続された第１の配線に第１フォーミング電圧を印加し、前記整流素子のアノード側に接続された第２の配線に接地電位を印加する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の抵抗変化メモリを示すブロック図。
【図２】本実施形態のメモリセルアレイの一部を示す斜視図。
【図３】図２のＩ−Ｉ断面のうち、１のメモリセルの部分を抜き出した断面図。
【図４】本実施形態の判定回路を示す回路図。
【図５】本実施形態のフォーミング方法における第１フォーミング工程を示すフローチャート図。
【図６】本実施形態のフォーミング方法における判定工程を示すフローチャート図。
【図７】本実施形態にフォーミング方法における第２フォーミング工程を示すフローチャート図。
【発明を実施するための形態】
【０００９】
（実施形態）
次に、本実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【００１０】
［抵抗変化メモリの構成］
本実施形態における抵抗変化メモリの構成を図１乃至図３を用いて説明する。
【００１１】
図１のブロック図に示すように、抵抗変化メモリ１００は、メモリセルアレイ１０、メモリセルアレイ１０に接続されたカラム制御回路１１、メモリセルアレイ１０に接続されたロウ制御回路１２、データ入出力バッファ１３、アドレスレジスタ１４、コマンドインターフェイス回路（図では、コマンドＩ／Ｆ）１５、抵抗変化メモリ１００全体の制御を司るステートマシン１６、カラム制御回路１１及びロウ制御回路１２と接続された電圧生成回路１７を備える。
【００１２】
＜メモリセルアレイ＞
メモリセルアレイ１０には、半導体基板（図示略）の上方に、図２の斜視図に示すように、複数本のビット線（第１の配線ともいう）ＢＬ０〜ＢＬ２が第１の方向に離間して平行に配設され、複数本のワード線（第２の配線ともいう）ＷＬ０〜ＷＬ２が第１の方向に直交する第２の方向に離間して平行に配設される。
【００１３】
上眺視するときビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２の交差する交差部に、メモリセルＭが両配線に挟まれるように配設される。
【００１４】
ここで、ビット線ＢＬやワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等が用いられる。
【００１５】
ここで、メモリセルＭは、可変抵抗素子（抵抗値が電圧の印加により遷移可能な物質であり、例えばＮｉＯ、ＨｆＯを用いる）ＶＲとダイオードＤＩが直列接続された構造を有する。
【００１６】
例えば、ダイオードＤＩとしてＰＩＮダイオードＤＩを用いた場合には、図３の断面図に示すように、ＰＩＮダイオードＤＩは、ワード線ＷＬｊ側からｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３が積層された構造を有する。なお、「＋」「−」の符号は、不純物濃度の大小を示す。
【００１７】
図３に示すように、ワード線ＷＬｊと可変抵抗素子ＶＲの間に電極ＥＬ１が配設され、可変抵抗素子ＶＲとＰＩＮダイオードＤＩの間に電極ＥＬ２が配設され、ＰＩＮダイオードＤＩとビット線ＢＬ１の間に電極ＥＬ３が配設される。ここで、電極ＥＬ１乃至ＥＬ３の材料として、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。
【００１８】
なお、可変抵抗素子ＶＲとダイオードＤＩの位置を入れ替えてもよく、配向性を一様にするようなメタルを電極ＥＬ１乃至ＥＬ３に形成してもよい。
【００１９】
＜カラム制御回路＞
カラム制御回路１１は、アドレスレジスタ１４から入力されるカラムアドレスをデコードして、メモリセルアレイ１０のビット線ＢＬを制御する。カラム制御回路１１で選択されたビット線ＢＬに、後述する電圧生成回路１７を用いて、例えばフォーミング電圧（フォーミングに必要な電圧を意味する）が供給される。
【００２０】
また、カラム制御回路１１内に図４に示す判定回路２０を備える。この判定回路２０は、基準電流ＩｓｔとメモリセルＭのセル電流Ｉｃｅｌｌを比較して、フォーミングが十分か否か判定するためのものである。この基準電流Ｉｓｔは、メモリセルＭの可変抵抗素子に十分なフィラメントパスが形成されたときの電流である。この基準電流Ｉｓｔのデータは、例えば後述するステートマシン１６内のＲＯＭに保存されている。なお、この基準電流Ｉｓｔのデータは外部のホスト機器に保存されていてもよい。
【００２１】
判定回路２０は、電流ミラー回路２１乃至２４、差動増幅器２５、基準電流生成回路２６を備える。
【００２２】
電流ミラー回路２１は、メモリセルＭに流れるセル電流Ｉｃｅｌｌを電流ミラー回路２２乃至２４に供給する機能を有する。電流ミラー回路２２乃至２４は、それぞれＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）３１，３２、Ｐチャネル型トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ。）４１乃至４３、ＮＭＯＳトランジスタ５１，５２をカレントミラー接続してなる。
【００２３】
基準電流生成回路２６は、基準電流Ｉｓｔを生成して、その基準電流Ｉｓｔに対応する電圧ＣＶＧをノードＸに発生させる機能を有する。そして、差動増幅器２５は、電流Ｉｃｅｌｌに基づいてノードＹに発生する電圧と、このノードＸの電圧とを差動増幅して、出力信号ＯＵＴを出力する。この出力信号ＯＵＴにより、基準電流Ｉｓｔとセル電流Ｉｃｅｌｌを比較する。
【００２４】
＜ロウ制御回路＞
ロウ制御回路１２は、アドレスレジスタ１４から入力されるロウアドレスをデコードして、メモリセルアレイ１０の所定のワード線ＷＬを選択する。ロウ制御回路１２で選択されたワード線ＷＬに、後述する電圧生成回路１７を用いて、データの書き込み又は読み出しなどに必要な電圧が供給される。
【００２５】
＜データ入出力バッファ＞
データ入出力バッファ１３は、外部のホスト機器１８にＩ／Ｏ線（外部Ｉ／Ｏ）を介して接続され、書き込みデータ、アドレスデータやコマンドデータの入出力を行う。
【００２６】
例えば、ホスト機器１８から書き込みデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、書き込みデータをカラム制御回路１１に出力する。
【００２７】
また、アドレスデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、このアドレスデータをアドレスレジスタ１４に出力する。
【００２８】
さらに、コマンドデータがデータ入出力バッファ１３に入力されると、データ入出力バッファ１３は、コマンドデータをコマンドインターフェイス回路１５に入力する。
【００２９】
＜コマンドインターフェイス回路＞
コマンドインターフェイス回路１５には、ホスト機器１８から外部制御信号が入力される。この外部制御信号を用いて、コマンドインターフェイス回路１５は、データ入出力バッファ１３から入力されたデータがコマンドデータかを判断し、コマンドデータであれば、コマンド信号としてステートマシン１６に入力する。
【００３０】
＜ステートマシン＞
ステートマシン１６は、動作モードに応じて入力されるコマンド信号に基づいて、フォーミング動作、データの書き込み又はデータの読み出しなどのシーケンスの制御を内部制御信号で行う。また、ステートマシン１６は、第１フォーミング動作後に、基準電流生成回路２６の出力信号ＯＵＴに基づいて、フォーミングが十分に行われなかったメモリセル（説明の便宜上、フォーミングを十分に行うとメモリセルとなる部分を、フォーミングを十分に行われたと判定されるまでフォーミングが終了していないメモリセルとも呼ぶ。）に対して第２フォーミングを行うよう、内部制御信号で制御を行う。
【００３１】
＜電圧生成回路＞
電圧生成回路１７は、チャージポンプ回路（図示略）で昇圧された電圧を生成する回路である。電圧生成回路１７は、カラム制御回路１１とロウ制御回路１２で選択された任意の配線に、クロックを用いて昇圧された電圧を供給する。この電圧生成回路１７は、上記のステートマシン１６から出力される内部制御信号により制御される。
【００３２】
［抵抗変化メモリのフォーミング方法］
次に、本実施形態における抵抗変化メモリのフォーミング方法について、図５及び図７のフローチャート図を用いて説明する。
【００３３】
＜第１フォーミング工程＞
第１フォーミング工程は、メモリセルアレイ１０内のメモリセル構造全てに一括で、フォーミングを行う工程である。具体的な工程は、図５に示すように以下のとおりである。
【００３４】
まず、ステップＳ１で、ステートマシン１６は、内部制御信号でカラム制御回路１１とロウ制御回路１２を制御し、全ビット線及び全ワード線を選択する。
【００３５】
ステップＳ２で、電圧生成回路１７は、カラム制御回路１１とロウ制御回路１２を通じて、フォーミング前のメモリセルにおけるダイオードＤＩのカソード側に接続された各ビット線ＢＬに、正のフォーミング電圧（例えば、５Ｖ）を印加する。一方で、電圧生成回路１７は、ダイオードＤＩのアノード側に接続された各ワード線ＷＬに、接地電圧を印加する。
【００３６】
＜判定工程＞
次に、第１フォーミング工程後に行う判定工程について、図６を用いて説明する。判定工程は、第１フォーミング工程後にフォーミングが十分に行われたか否かを１個ずつ判定する工程である。
【００３７】
まず、ステップＳ１で、ステートマシン１６は、内部制御信号でカラム制御回路１１とロウ制御回路１２を制御し、第１フォーミング工程後のメモリセルのうち１個を選択する。この第１フォーミング工程後のメモリセルにカラム制御回路１１内の判定回路２０を接続する。例えば、スイッチングトランジスタで切り替えて、第１フォーミング工程後のメモリセルと判定回路２０とを接続する。
【００３８】
ステップＳ２では、ステートマシン１６は、第１フォーミング工程後のメモリセルのダイオードＤＩのアノード側に接続されたワード線ＷＬに、電圧生成回路１７を用いて検査電圧ＣＶＧ（フォーミング電圧より小さい電圧）を印加する。一方で、カソード側に接続されたビット線ＢＬに、電圧生成回路１７を用いて接地電位を印加する。
【００３９】
このとき、判定回路２０は、第１フォーミング工程後のメモリセルに流れるセル電流Ｉｃｅｌｌと基準電流Ｉｓｔを比較し、電流Ｉｃｅｌｌが基準電流Ｉｓｔを超えるか否かを判定する。この判定結果は、図４の出力信号ＯＵＴにより出力される。
【００４０】
ステートマシン１６は、セル電流Ｉｃｅｌｌが基準電流Ｉｓｔを超える判定結果の場合（ステップＳ２、Ｙｅｓ）に、選択されたメモリセルをフォーミングが終了したメモリセルとして判定する（ステップＳ３）。一方で、セル電流Ｉｃｅｌｌが基準電流Ｉｓｔを超えない判定結果の場合（ステップＳ２、Ｎｏ）に、選択されたメモリセルをフォーミングが終了していないメモリセルとして判定する（ステップＳ４）。
【００４１】
次に、ステップＳ５で、ステートマシン１６は、ステップＳ３でフォーミングが終了したメモリセル又はステップＳ４でフォーミングが終了していないメモリセルと判定された結果データ（例えば、１ビット（２値）のデータ）を、例えばステートマシン１６内のＲＯＭに保存する。なお、結果データを、ステートマシン１６内のＲＯＭに保存する場合に限定されることなく、データ入出力バッファ１３を介して外部のホスト機器１８に保存してもよい。
【００４２】
以上の、ステップＳ１からステップＳ５までを、全ての第１フォーミング工程後のメモリセルに対して同様に行う。
【００４３】
＜第２フォーミング工程＞
次に、判定工程後に行う第２フォーミング工程について、図７を用いて説明する。第２フォーミング工程は、第１フォーミング工程でフォーミングが終了していないメモリセル全てに一括で再度のフォーミングを行う工程である。
【００４４】
まず、ステップＳ１で、ステートマシン１６は、ステートマシン１６内のＲＯＭに保存された結果データを例えばステートマシン１６内の一時記憶装置に読み出し、フォーミングが終了していないメモリセルとフォーミングが終了したメモリセルを識別する。
【００４５】
なお、結果データが外部のホスト機器１８に保存されている場合には、ステートマシン１６は、ホスト機器１８内に保存された結果データをホスト機器１８の一時記憶装置に読み出し、フォーミングが終了していないメモリセルとフォーミングが終了したメモリセルを識別する。
【００４６】
ステップＳ２で、ステートマシン１６は、内部制御信号でカラム制御回路１１とロウ制御回路１２を制御し、全ビット線及び全ワード線を選択する。
【００４７】
ステップＳ３で、ステートマシン１６は、電圧生成回路１７を制御し、フォーミングが終了していないメモリセルに接続されたビット線ＢＬに、第１フォーミング工程のフォーミング電圧（第１フォーミング電圧）よりも高電圧な正のフォーミング電圧（第２フォーミング電圧）を印加し、ワード線ＷＬに、接地電位を印加する。
【００４８】
一方で、フォーミングが終了したメモリセルに接続されたビット線ＢＬに、接地電位と第２フォーミング電圧との間の電圧（例えば、３．５Ｖ）を印加し、ワード線ＷＬに、第２フォーミング電圧を印加する。
【００４９】
ステップＳ３の後に再度、前述した判定工程を行い、フォーミングが終了していないメモリセル全てが、フォーミングが終了したメモリセルになるまで繰り返す。
【００５０】
（変形例１）
本実施形態では、第１フォーミング電圧に対して第２フォーミング電圧はステップアップしているが、本変形例１では、第２フォーミング電圧を第１フォーミング電圧と等しくしてもよい。
【００５１】
なお、第２フォーミング工程を複数回行う場合などには、ｍ回目（ｍ＞１）までの第２フォーミング工程で用いるフォーミング電圧を第１フォーミング電圧と等しくし、（ｍ＋１）回目以降の第２フォーミング工程で用いるフォーミング電圧をステップアップさせてもよい。
【００５２】
［実施形態の効果］
以上より、メモリセルの信頼性を向上可能な抵抗変化メモリ及びそのフォーミング方法を提供できる。以下、具体的に説明する。
【００５３】
本実施形態の抵抗変化メモリのフォーミング方法では、抵抗変化メモリのダイオードに対して逆方向にフォーミング電圧を印加する。つまり、ダイオードのカソード側に接続された配線にフォーミング電圧を印加し、ダイオードのアノード側に接続された配線に接地電圧を印加する。
【００５４】
一般に、抵抗変化メモリのダイオードに対して順方向にフォーミング電圧を印加し、フォーミングを行う場合、フィラメントが一旦形成されると、可変抵抗素子に過渡電流がながれやすくなる。その結果、可変抵抗素子に形成されるフィラメントが太くなり、可変抵抗素子の抵抗状態の切り替えができない場合がある。
【００５５】
しかし、本実施形態では、フィラメントが一旦形成されても、可変抵抗素子に過渡電流がながれにくい。このため、可変抵抗素子に形成されるフィラメントが太くなりにくく、可変抵抗素子の抵抗状態の切り替えをより精度でき、メモリセルの信頼性を向上可能な抵抗変化メモリを提供できる。
【００５６】
また、本実施形態の抵抗変化メモリのフォーミング方法では、第２フォーミング工程で、メモリセルに接続されたビット線ＢＬに、接地電圧と第１フォーミング工程のフォーミング電圧よりも高電圧なフォーミング電圧との間の電圧を印加する。
【００５７】
これにより、再フォーミング工程でメモリセルにかかる電圧負荷は、ダイオードに対して順方向にフォーミング電圧が印加される場合の電圧負荷と比べて低減する。その結果、可変抵抗素子に流れる過渡電流を低減でき、可変抵抗素子に形成されたフィラメントが太くなりにくい。
【００５８】
したがって、可変抵抗素子の抵抗状態の切り替えをより精度良く行うことができ、メモリセルの信頼性が向上された抵抗変化メモリを提供できる。
【００５９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６０】
１０…メモリセルアレイ
１１…カラム制御回路
１２…ロウ制御回路
１３…データ入出力バッファ
１４…アドレスレジスタ
１５…コマンドインターフェイス回路
１６…ステートマシン
１７…電圧生成回路
１８…ホスト機器
２０…判定回路
２１  ２２  ２３  ２４…電流ミラー回路
２５…差動増幅器
３１  ３２  ４１  ４２  ４３  ５１  ５２…トランジスタ
１００…抵抗変化メモリ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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