(57)【要約】【課題】ＣＰＵ起動前にＡＦＥ初期較正を実行可能にすることで、ＡＦＥ初期較正をユーザにより設定することなく行う手段を半導体装置に提供する。【解決手段】フラッシュメモリー制御部ＦＭＣ中の初期較正制御部ＣＣがＡＦＥの初期較正の起点となる。ＭＣＵの初期較正が終了すると、初期較正制御部ＣＣは初期較正データをフラッシュメモリーＦＭに要求し取得する。この際のフラッシュメモリーＦＭに設定される初期較正データはバスコントローラ１０２を超えてＡＦＥ通信モジュールＡＣＭに入力される。初期較正制御部ＣＣは、ＡＦＥ専用信号線ＳＬａを介して、この初期較正データのラッチをＡＦＥ通信モジュールＡＣＭに指示する。【選択図】図４
2012008823.tif 000002
【特許請求の範囲】
【請求項１】
アナログフロントエンドＩＣと、マイコンＩＣと、を含む半導体装置であって、
前記マイコンＩＣは、ＣＰＵと、記録媒体とのインターフェースを行うコントローラと、を有し、
前記アナログフロントエンドＩＣの初期較正を行う際に前記コントローラが前記記録媒体に初期較正用のデータを要求することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、更にＡＦＥ通信モジュールを有し、
前記コントローラが前記記録媒体に前記初期較正用のデータを要求した際に、前記ＡＦＥ通信モジュールにつながるバス上にも前記初期較正用のデータがセットされることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、更に前記コントローラと前記ＡＦＥ通信モジュール間にＡＦＥ専用信号線を有し、
前記コントローラが前記初期較正用のデータを受信した後に、前記コントローラが前記ＡＦＥ専用信号線を経由して前記初期較正用のデータのラッチのタイミングを伝達することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記ＡＦＥ通信モジュールは前記初期較正用のデータを前記アナログフロントエンドＩＣに送信することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記アナログフロントエンドＩＣはレギュレータ用基準電圧生成部を有し、
前記初期較正用のデータを受信した前記アナログフロントエンドＩＣが前記レギュレータ用基準電圧生成部の設定を変更することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記レギュレータ用基準電圧生成部は抵抗とスイッチを一組の要素とした抵抗要素を２以上含み、
前記抵抗要素の前記スイッチをＯｎ／Ｏｆｆすることで前記レギュレータ用基準電圧生成部の設定を変更することを特徴とする半導体装置。
【請求項７】
アナログフロントエンドＩＣと、マイコンＩＣと、を含む半導体装置であって、
前記アナログフロントエンドＩＣと前記マイコンＩＣとの間には１又は２以上のＡＦＥ専用信号線を有し、
前記マイコンＩＣは、ＣＰＵと、記録媒体とのインターフェースを行うコントローラと、を有し、
前記アナログフロントエンドＩＣの初期較正を行う際に前記コントローラが前記記録媒体に初期較正用のデータを要求し、
前記コントローラが前記初期較正用のデータに基づき前記１又は２以上のＡＦＥ専用信号線を制御することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記アナログフロントエンドＩＣはレギュレータ用基準電圧生成部を有し、
前記１又は２以上のＡＦＥ専用信号線によって前記レギュレータ用基準電圧生成部の設定を制御することを特徴とする半導体装置。
【請求項９】
請求項１ないし８のいずれか１項に記載の半導体装置を含むことを特徴とする携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に電源用途の半導体装置に関する。
【背景技術】
【０００２】
近年、バッテリ駆動によるノートパソコン、携帯端末などの携帯機器が急速に普及している。バッテリ駆動機器において、バッテリ残量等の状態表示は、重要な要素となっている。バッテリ機器にはバッテリの安全な充放電の実現とともに、正確な状態表示が求められている。
【０００３】
バッテリ自身にバッテリの状態を管理するための制御用ＬＳＩを搭載したシステムはインテリジェントバッテリーシステムと呼ばれる。また、スマートバッテリシステム（ＳＢＳ）は、ノートパソコン向け等のバッテリの仕様であり、バッテリが自己の状態を管理して、ノートパソコンの問合せに対して応答するインテリジェントバッテリーシステムである。
【０００４】
バッテリ側においてインテリジェントバッテリーシステムを実現するためには、バッテリ内部状態の計測、制御を行うアナログフロントエンド（ＡＦＥ）のＩＣと、機器と情報の送受信を行う制御用ＬＳＩ（ＭＣＵ）が必要になる。
【０００５】
特開平９−３１２１７２号公報（特許文献１）には、バッテリパックが開示されている。
【０００６】
特許第２７２０７１８号公報（特許文献２）には、電気トリミング機能を内蔵した半導体センサ装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−３１２１７２号公報
【特許文献２】特許第２７２０７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のアナログフロントエンドＩＣにおいては、製造時のプロセスばらつき、又はその他の要因によって、特性（クロック周波数、内部電源電圧等）の変動が問題になる。この変動を補正するために、電圧計測、電量計測等に関わる初期較正（トリミング）が必要となる。
【０００９】
本発明の目的の一つは半導体装置、特に電源用途の半導体装置の特性を向上することである。
【００１０】
本発明の他の目的の一つは特性変動の初期較正を容易にすることができる半導体装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１３】
本発明の一実施の形態によれば、アナログフロントエンドＩＣと、マイコンＩＣを含み、このマイコンＩＣは、ＣＰＵと、記録媒体とのインターフェースを行うコントローラを有し、アナログフロントエンドＩＣの初期較正を行う際にコントローラが記録媒体に初期較正用のデータを要求することを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
半導体装置の特性向上、特に特性変動の初期較正を容易にすることができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】ＳＢＳの一例である。
【図２】第１の実施の形態におけるＭＣＵの内部構成の一部を表すブロック図である。
【図３】比較例としてのフラッシュメモリー制御部の構成を表すブロック図である。
【図４】第１の実施の形態に関わるフラッシュメモリー制御部の構成を表すブロック図である。
【図５】初期較正処理についての比較例としての処理を表すタイミングチャートである。
【図６】初期較正処理についての第１の実施の形態に関わる処理を表すタイミングチャートである。
【図７】ＡＦＥ内の初期較正の対象例を表す図である。
【図８】レギュレータ用基準電圧生成部の構成を表す回路図である。
【図９】ＡＦＥを含む半導体チップとＭＣＵを含む半導体チップの他の実装形態を示す図である。
【図１０】ＡＦＥを含む半導体チップとＭＣＵを含む半導体チップの実装形態を示す図である。
【図１１】ＡＦＥを含む半導体チップとＭＣＵを含む半導体チップの実装形態を示す図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。
【００１８】
また、以下の実施の形態において用いられる略称の正式名称は下記の通りである。
【００１９】
ＭＣＵ…Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ、
ＣＰＵ…Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、
ＡＦＥ…Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ、
ＲＡＭ…Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、
ＳＢＳ…Ｓｍａｒｔ  Ｂａｔｔｅｒｙ  Ｓｙｓｔｅｍ、
ＢＳＣ…Ｂｕｓ  Ｓｔａｔｅ  Ｃｏｎｔｒｏｌｌｅｒ、
ＩＣ…Iｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、
ＬＳＩ…Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、
ＳｉＰ…Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ、
ＭＯＳＦＥＴ…Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ
以下、図を用いて本発明の実施の形態を説明する。
【００２０】
（第１の実施の形態）
インテリジェントバッテリーシステムの一例として、ノートパソコン用のバッテリパックに使用されるスマートバッテリーシステム（以下ＳＢＳ）について説明する。
【００２１】
図１はＳＢＳの一例であり、ノートパソコンＰＣ用のバッテリパックＢＰに含まれる機能を示している。ここでは、４個直列に接続されたリチウムイオン電池Ｌｉの状態 (電池種類、満充電容量、残容量、充放電回数、電池電圧、充放電電流等）を監視する場合を例にとっている。リチウムイオン電池Ｌｉには、その内部状態の計測、制御を行う半導体回路が含まれたアナログフロントエンド（以下ＡＦＥ）１が接続されている。さらにＡＦＥ１には、ノートパソコンＰＣとの間でリチウムイオン電池Ｌｉの状態の通信を行う半導体回路が含まれた制御用ＬＳＩ（以下ＭＣＵ）２が接続されている。特に限定されるわけではないが、ＡＦＥ１およびＭＣＵ２は、それぞれ半導体チップＣＰ１（第１の半導体チップ）および半導体チップＣＰ２（第２の半導体チップ）内に形成されている。ＡＦＥ１の電源電圧端子ＶＲＥＧ１およびＶＲＥＧ２からＭＣＵ２に対し電源が供給される。ＡＦＥ１およびＭＣＵ２にシリアルデータ用Ｉ／Ｏ端子が設けられ、データの授受が行われる。
【００２２】
ＡＦＥ１には、個々のＬｉ電池のプラス端子およびマイナス端子が接続されている。ＡＦＥ１は、ＭＣＵ２からの命令に応じて、個々のＬｉ電池の電圧に所定の倍率（例えば０．３倍）で増幅し、グラウンド（ＧＮＤ）基準のアナログデータとしてＭＣＵ２に出力する。ＭＣＵ２は、ＡＦＥ１から入力されたアナログデータに基づいて電池電圧を算出する。ＭＣＵ２は、こうした電池電圧を検出する手段のほか、充放電電流、温度を検出する手段を有している。ＭＣＵ２は、これらの検出結果及び電池電圧検出結果に基づいて、過充電状態、過放電状態などの電池の状態を判断する。
【００２３】
リチウムイオン電池Ｌｉのプラス端子とマイナス端子はそれぞれ外部端子ＴＭｐおよびＴＭｎと電気的に接続可能とされている。外部端子ＴＭｐおよびＴＭｎはノートパソコンへの電源供給に使用される。外部端子ＴＭｐとリチウムイオン電池Ｌｉの間には、ヒューズＦＳを介して、充電用および放電用スイッチとして動作するトランジスタＳＷが接続されている。トランジスタＳＷはパワーＭＯＳＦＥＴ等からなる。特に限定されるわけではないが、トランジスタＳＷはＡＦＥ１およびＭＣＵ２が形成された半導体チップＣＰ１および半導体チップＣＰ２とは別の半導体チップ内に形成されている。
【００２４】
ＡＦＥ１は内部にトランジスタＳＷの制御部を備えている。ＡＦＥ１はＭＣＵ２の判断結果に応じて、トランジスタＳＷのＯＮ（導通状態）／ＯＦＦ（非導通状態）を制御する。ＡＦＥ１は、ＭＯＳＦＥＴのゲート酸化膜を厚く形成した高耐圧回路部と、この高耐圧回路部に比べてゲート酸化膜を薄く形成した低耐圧回路部とを有している。高耐圧回路部と低耐圧回路部の耐圧はそれぞれ、例えば、３５Ｖおよび５Ｖ程度である。高耐圧回路部の例としては図７で後述する電池電圧検出回路部ＤＣＢが挙げられる。高耐圧回路部には、例えば直列接続された４本のリチウムイオン電池Ｌｉ（リチウムイオン電池１本の最大電圧は４．２Ｖ程度）、又は、１６−１８Ｖ程度の充電器が接続される端子などが設けられる。
【００２５】
一方、ＭＣＵ２は低耐圧回路部のみから構成される。ただし、ＭＣＵ２に高耐圧回路部を形成することもできる。
【００２６】
上記のＡＦＥ１およびＭＣＵ２によってリチウムイオン電池Ｌｉの状態を監視および制御することによって、例えば電圧を所定の範囲内に制御することができる。
【００２７】
特に限定されるわけではないが、ＡＦＥ１が形成された半導体チップＣＰ１およびＭＣＵ２が形成された半導体チップＣＰ２は、一つのパッケージＰＫＧ（半導体装置、半導体モジュール）内に配置されたＳｉＰ構造となっている。
【００２８】
上記のＡＦＥ１においては、製造時のプロセスばらつき、その他の要因によって、特性（クロック周波数、内部電源電圧等）の変動が問題になる。この変動を補正するために、電圧計測、電量計測等に関わる初期較正（トリミングとも言う）が必要となる。
【００２９】
図２は、本発明の第１の実施の形態におけるＭＣＵ２の内部構成の一部を表すブロック図である。
【００３０】
本願に関わるＭＣＵ２は、ＣＰＵ１０１、バスコントローラ（以下ＢＳＣ）１０２、フラッシュメモリー制御部ＦＭＣ、フラッシュメモリーＦＭ、ＲＡＭ１０５、システム制御１０６、ＡＦＥ通信モジュールＡＣＭ、Ｉ２Ｃバス通信モジュール１０８、タイマ１０９を含んで構成される。これらは、汎用のＣＰＵバス１１１、メモリバスＭＢ、周辺バス１１３の他、ＡＦＥ専用信号線ＳＬａが設けられる。
【００３１】
ＣＰＵ１０１は、図示１のＡＦＥ１及びＭＣＵ２を制御する中央制御装置である。
【００３２】
ＢＳＣ１０２は、各バス間のアービトレーション（調停）を行うバスコントローラである。内部には、図示しないセレクタを含み、ＢＳＣ１０２につながる。
【００３３】
フラッシュメモリー制御部ＦＭＣは、フラッシュメモリーＦＭなどの不揮発性記録媒体とのインターフェース制御を行うコントローラである。本実施の形態のフラッシュメモリー制御部ＦＭＣは、メモリバスＭＢとのインターフェースだけでなく、ＡＦＥ専用信号線ＳＬａのインターフェースを有する点でも特徴がある。
【００３４】
フラッシュメモリーＦＭは、初期較正データ等を格納する不揮発性のメモリである。
【００３５】
ＲＡＭ１０５は、ＣＰＵ１０１の作業領域等になる記録素子である。
【００３６】
システム制御１０６は、本回路を含むシステム全体の制御を行う制御モジュールである。
【００３７】
ＡＦＥ通信モジュールＡＣＭは、ＡＦＥ１とＭＣＵ２の間の通信を行うためのインターフェースモジュールである。本実施の形態に関わるＡＦＥ通信モジュールＡＣＭは、フラッシュメモリー制御部ＦＭＣとの通信を行うためのＡＦＥ専用信号線ＳＬａのインターフェースを有する点に特徴がある。
【００３８】
Ｉ２Ｃバス通信モジュール１０８は、Ｉ２Ｃバスを介して図示しない他のモジュールと通信を行うためのインターフェースである。
【００３９】
タイマ１０９は、各種タイマ動作を行うタイマモジュールである。
【００４０】
ＣＰＵバス１１１は、ＣＰＵ１０１及びＢＳＣ１０２をつなぐバスである。本実施の形態ではアドレスバス及びデータバスが独立に存在することを想定して説明する。しかし、アドレス・データ共用方式のバスを用いても問題は無い。
【００４１】
メモリバスＭＢは、ＢＳＣ１０２、フラッシュメモリー制御部ＦＭＣ及びＲＡＭ１０５を接続するためのバスである。
【００４２】
周辺バス１１３は、ＢＳＣ１０２、ＡＦＥ通信モジュールＡＣＭ、Ｉ２Ｃバス通信モジュールＡＣＭ、タイマ１０８を接続するバスである。
【００４３】
ＡＦＥ専用信号線ＳＬａは、フラッシュメモリー制御部ＦＭＣとＡＦＥ通信モジュールＡＣＭとの間を接続する信号線である。このＡＦＥ専用信号線ＳＬａが周辺バス１１３のタイミング信号の代わりを果たすことで、周辺バス１１３上のデータをラッチすることが可能となる。
【００４４】
次に、比較例及び本実施の形態に関わるＡＦＥ１とＭＣＵ２間の通信処理について、図を用いて説明する。
【００４５】
図３は、比較例としてのフラッシュメモリー制御部ＦＭＣａの構成を表すブロック図である。また、図４は、本実施の形態に関わるフラッシュメモリー制御部ＦＭＣの構成を表すブロック図である。いずれのフラッシュメモリー制御部ＦＭＣａおよびＦＭＣも、初期較正制御部ＣＣ、フラッシュリード／ライト制御部１３２、フラッシュシステム制御部１３３、アドレス／データ制御部ＡＤＣ、制御レジスタ１３５を含んで構成される。
【００４６】
＜＜比較例のフラッシュメモリー制御部の構成＞＞
まず、図３を用いて、比較例としてのフラッシュメモリー制御部ＦＭＣａの個々のモジュールについて説明する。
【００４７】
初期較正制御部ＣＣは、ＣＰＵ起動前の初期較正を制御するためのコントローラである。また初期較正制御部ＣＣは、フラッシュメモリーＦＭ内の規定データを対応する周辺モジュールのレジスタに格納する。
【００４８】
初期較正制御部ＣＣは、フラッシュメモリーＦＭに対するインターフェース制御信号として初期較正制御信号ＳＩＧｃをフラッシュメモリーＦＭに対して出力する。また、フラッシュメモリーＦＭ及びアドレス／データ制御部ＡＤＣのセレクタＳＥＬにアドレス／データバス１３７を経由してデータを入出力する。
【００４９】
更に初期較正制御部ＣＣは、初期較正用アドレス／データバス１３６を経由して、アドレス／データ制御部１３４のセレクタＳＥＬにＡＦＥ初期較正用データを出力する。
【００５０】
初期較正制御部ＣＣは、内部にカウンタと初期較正時におけるフラッシュメモリーＦＭのアクセス先を特定するアドレステーブルを有する。
【００５１】
フラッシュリード／ライト制御部１３２は、フラッシュメモリー制御部ＦＭＣがフラッシュメモリーＦＭに対して、書き込み若しくは読み出しを要求するリードライト制御信号を出力するモジュールである。このリードライト制御信号を制御する信号が、アドレス／データ制御部ＡＤＣから入力される。
【００５２】
またフラッシュリード／ライト制御部１３２からも、制御レジスタ１３５に対する書き込み読み出しを行うためのレジスタ制御信号が入力される。
【００５３】
フラッシュシステム制御部１３３は、フラッシュメモリー制御部ＦＭＣａの全体制御を行うコントローラである。
【００５４】
フラッシュシステム制御部１３３からフラッシュメモリーＦＭへの出力として、システム制御信号群が存在する。このシステム制御信号群には、リセット信号やモード切替信号、ライトプロテクト信号などが考えられるが、これらに制限されるものではない。
【００５５】
またフラッシュシステム制御部１３３からシステム制御部に対してもシステム制御信号群が出力される。合わせて、制御レジスタの書き込み読み出し用に制御レジスタ１３５からレジスタ制御信号がフラッシュシステム制御部１３３に引き込まれる。
【００５６】
アドレス／データ制御部ＡＤＣは、ＢＳＣ１０２との通信のインターフェースとなるモジュールである。内部には初期較正制御部ＣＣとフラッシュメモリーＦＭ、制御レジスタ１３５への送受信先の切り替えを行うセレクタＳＥＬが含まれる。
【００５７】
アドレス／データ制御部ＡＤＣは、通常動作か、初期較正動作かを判断する。初期較正動作時にはセレクタＳＥＬを初期較正用アドレス／データバス１３６に切り替える。初期較正が終了すると、通常用いられるフラッシュメモリーＦＭ、制御レジスタ１３５の両者の切り替えをアドレスに基づき行う。このアドレスをデコードすることで、フラッシュ制御部はデータの読み出し書き込みを行うこととなる。
【００５８】
制御レジスタ１３５は、フラッシュメモリー制御部ＦＭＣａ内の各モジュールが使用する設定値を格納するレジスタである。格納する主なものとしては、サスペンド機能に関するものや、初期較正制御部ＣＣ、フラッシュリード／ライト制御部１３２、フラッシュシステム制御部１３３に関するもの、などが考えられるが、これに限定されるものではない。
【００５９】
初期較正用アドレス／データバス１３６は初期較正制御部ＣＣとアドレス／データ制御部ＡＤＣをつなぐバスである。
【００６０】
アドレス／データバス１３７は、フラッシュメモリーＦＭと初期較正制御部ＣＣ、アドレス／データ制御部ＡＤＣをつなぐバスである。
【００６１】
初期較正制御信号ＳＩＧｃは初期較正制御部ＣＣがフラッシュメモリーＦＭに対して、初期較正動作中か否かを示す制御信号である。
【００６２】
リード／ライト制御信号ＳＩＧｒｗは、続くフラッシュメモリーＦＭへのアクセスがリードなのか、ライトなのかを表す制御信号である。
【００６３】
システム制御信号群ＳＩＧｓｃは、フラッシュシステム制御部１３３からフラッシュメモリーＦＭへ出力される制御信号群である。システム制御信号群ＳＩＧｓｃの代表的なものとしてはリセット信号などが考えられるが、これに限定されるものではない。
【００６４】
＜＜本実施の形態のフラッシュメモリー制御部の構成＞＞
図４を用いて、本実施の形態のフラッシュメモリー制御部ＦＭＣの構成を説明する。
【００６５】
本実施の形態のフラッシュメモリー制御部ＦＭＣは、初期較正制御部ＣＣからＡＦＥ通信モジュールＡＣＭに対してＡＦＥ専用信号線ＳＬａを入力する点で相違する。
【００６６】
また本実施の形態に関わる初期較正制御部ＣＣも、内部にカウンタと初期較正時におけるフラッシュメモリーＦＭのアクセス先を特定するアドレステーブルを有する。ただし、ＭＣＵ初期較正データのアドレスだけでなく、ＡＦＥ初期較正データのアドレスも含む点でテーブルの大きさが大きくなっている。
【００６７】
次にこれらの構成の相違を踏まえて、比較例及び本実施の形態の初期較正処理との相違について説明する。
【００６８】
図５は、初期較正処理についての比較例としての処理を表すタイミングチャートである。一方、図６は、初期較正処理についての本実施の形態に関わる処理を表すタイミングチャートである。
【００６９】
＜＜タイミングチャート説明＞＞
まず、タイミングチャートの各項目の説明を行う。
【００７０】
「電源リセット解除」は、電源用半導体装置の動作の開始を表す信号である。「Ｈ」がリセット解除状態を、「Ｌ」がリセット状態を表す。この信号は該半導体装置が実装された装置から該半導体装置に供給される電圧が所定の値を越えた際に「Ｈ」になる（図５及び８「電源リセット」）。この信号はシステム制御信号群ＳＩＧｓｃの内の１である。
【００７１】
「フラッシュリセット」は、フラッシュメモリーの初期化の終了を表す信号である。「Ｈ」が初期化の終了を、「Ｌ」が未了を表す。この信号の立ち上がりにより、フラッシュメモリー制御部ＦＭＣによるフラッシュメモリーの起動処理が開始される。
【００７２】
「電源安定完了信号」は、フラッシュメモリー制御部ＦＭＣによるフラッシュメモリーの起動処理の終了を表す信号である。この信号の「Ｈ」が起動処理の終了を、「Ｌ」が起動処理の未了を示す。
【００７３】
「初期較正呼び出し状態」は、ＭＣＵ２内の初期較正の実行を表す信号である。この信号の「Ｌ」が初期較正中を、「Ｈ」がそれ以外の状態を表す。
【００７４】
「初期較正クロック」は、「初期較正呼び出し状態」が「Ｌ」の間はＭＣＵ２内での初期較正のための動作クロックとして働く。また、「初期較正呼び出し状態」が「Ｈ」の間は「初期較正クロック」は、ＭＣＵ２の初期較正が終了したかを表す信号として動作する。「初期較正呼び出し状態」が「Ｈ」の間は、「初期較正クロック」が「Ｈ」の時は初期較正未了を、「Ｌ」の時は初期較正終了をそれぞれ表す。
【００７５】
なお、「初期較正クロック」は初期較正制御部ＣＣの内部信号であり、フラッシュメモリーＦＭにも出力される。
【００７６】
「ＭＣＵ初期較正データ周辺書き込み」は、周辺バス１１３にセットされた初期較正データをＭＣＵ内の初期較正を必要とする回路にラッチさせるタイミングを示す回路である。この「ＭＣＵ初期較正データ周辺書き込み」の立ち上がりで、周辺回路は周辺バス１１３にセットされた初期較正データを取得する。
【００７７】
なお、図上ではこの「ＭＣＵ初期較正データ周辺書き込み」は１本しかない。しかし、複数の周辺回路で初期較正を行う場合にはそれぞれに「ＭＣＵ初期較正データ周辺書き込み」を与えてやっても良い。図上では、周辺バスにセットされた「Ａ」のみを取り込んでいるが、「Ｂ」以降も同様の手法で取り込む。
【００７８】
また、一つのモジュールに対して複数回「ＭＣＵ初期較正データ周辺書き込み」を立ち上げることで複数回データ取得を行わせても良い。
【００７９】
また、用いるバスを、ＣＰＵバス１１１などの他のバスを経由しても良い。
【００８０】
「ＣＰＵリセット解除」は、ＣＰＵ１０１の動作可能状態を表す信号である。「ＣＰＵリセット解除」が「Ｈ」の時はＭＣＵ初期較正が終了しＣＰＵ１０１が動作可能になった状態を、「ＣＰＵリセット解除」が「Ｌ」の時は、ＭＣＵ初期較正未了状態（＝ＣＰＵ動作不可）をそれぞれ表す。「ＣＰＵリセット解除」はシステム制御１０６からＣＰＵ１０１に出力される。
【００８１】
「初期較正アドレス（フラッシュメモリー制御部−＞フラッシュメモリー）」「初期較正データ（フラッシュメモリー−＞フラッシュメモリー制御部）」は、アドレス／データバス１３７でのアドレスとデータのやり取りを表す。
【００８２】
一方、「初期較正データ（フラッシュメモリー制御部−＞周辺回路）」は、上記でフラッシュメモリー制御部ＦＭＣが取得した初期較正データを、フラッシュメモリー制御部ＦＭＣが周辺バス１１３にセットするタイミングを表す。このセットされたデータが、既述の「ＭＣＵ初期較正データ周辺書き込み」のタイミングでラッチされる。なお、この初期較正データは初期較正用アドレス／データバス１３６経由で、バスコントローラ１０２に出力される。
【００８３】
次に比較例としての動作について、図５を用いて説明する。
【００８４】
＜＜比較例のタイミングチャートの説明＞＞
まず、本半導体を実装した装置の電源が投入されることで、該半導体装置に供給される電圧が上昇する。一定の閾値「電源リセット」以上となると、「電源リセット解除」が「Ｈ」に立ち上がる。
【００８５】
半導体装置に一定の電圧が掛かり、電圧が安定すると、フラッシュメモリーＦＭは、初期化を開始する（フラッシュメモリー初期化期間）。初期化が終了すると、フラッシュメモリーＦＭは「フラッシュリセット」を「Ｈ」にする。
【００８６】
「フラッシュリセット」が「Ｈ」になったことを受けて、フラッシュメモリー制御部ＦＭＣは、フラッシュメモリーＦＭの起動を行う（フラッシュメモリー起動期間）。
【００８７】
フラッシュメモリーＦＭの起動が正常に行われると、フラッシュメモリー制御部ＦＭＣは「電源安定完了信号」を「Ｈ」にすると共に、「初期較正データ読み出し状態」を「Ｌ」にする。これを合図に、ＭＣＵ初期較正が開始される（ＭＣＵ初期較正期間）。
【００８８】
ＭＣＵ初期較正が開始されると、初期較正制御部ＣＣ中の「初期較正クロック」がクロック信号としての動作を開始する。この「初期較正クロック」のタイミングで初期較正制御部ＣＣは「初期較正アドレス（フラッシュメモリー制御部−＞フラッシュメモリー）」のようにアドレス／データバス１３７上にアドレスを設定する。このアドレスを受けて、「初期較正データ（フラッシュメモリー−＞フラッシュメモリー制御部）」のように、フラッシュメモリーＦＭは、ＭＣＵ初期較正データをアドレス／データバス１３７上に配置する。初期較正制御部ＣＣは、この取得したＭＣＵ初期較正データをバスコントローラ１０２経由で、周辺バス１１３に配置する。
【００８９】
初期較正データの配置後、フラッシュメモリー制御部ＦＭＣはターゲットとする周辺装置に対して、「ＭＣＵ初期較正データ周辺書き込み」を介してＬｏｗパルスを出力する。このパルスの立ち上がりで、ターゲットとなった周辺機器は初期較正データをラッチすることとなる。
【００９０】
これを必要な回数繰り返し、ＭＣＵ初期較正を終了する。ＭＣＵ初期較正が終了すると、「初期較正データ読み出し状態」を「Ｈ」にする。合わせて、システム制御１０６などを経由して「ＣＰＵリセット」も「Ｈ」にする。これにより、ＣＰＵ１０１は動作可能となる。
【００９１】
動作可能な状態になると、比較例に関するＣＰＵ１０１はＡＦＥ１の初期較正を開始する。具体的にはＣＰＵバス１１１、メモリバスＭＢ経由でフラッシュＦＭにアクセスし、必要なＡＦＥ初期較正データを取得する。そして、ＣＰＵ１０１は取得したＡＦＥ初期較正データをＣＰＵバス１１１、周辺バス１１３経由でＡＦＥ通信モジュールＡＣＭに出力する。
【００９２】
＜＜本実施の形態のタイミングチャートの説明＞＞
次に本実施の形態の動作について、図６を用いて説明する。
【００９３】
図５及び図６双方とも、フラッシュメモリーＦＭの初期化、フラッシュメモリーＦＭの起動処理、ＭＣＵ２の初期較正を行う、までは共通している。
【００９４】
本実施の形態ではＭＣＵ初期較正が終了しても、「初期較正データ読み出し状態」「ＣＰＵリセット解除信号」が「Ｈ」になることは無い。初期較正制御部ＣＣは、ＡＦＥ初期較正データが格納されているアドレスを「初期較正アドレス（フラッシュメモリー制御部−＞フラッシュメモリー）」のようにアドレス／データバス１３７上にアドレスを設定する。このアドレスを受けて、「初期較正データ（フラッシュメモリー−＞フラッシュメモリー制御部）」のように、フラッシュメモリーＦＭは、ＡＦＥ初期較正データをアドレス／データバス１３７上に配置する。初期較正制御部ＣＣは、このＡＦＥ初期較正データをバスコントローラ経由で、周辺バス１１３に配置する。この際、初期較正用アドレス／データバス１３６、バスコントローラ１０２経由で周辺バス１１３に出力されるのは、ＭＣＵ初期較正データ同様である。
【００９５】
初期較正データの配置後、フラッシュメモリー制御部ＦＭＣはターゲットとするＡＦＥ通信モジュールＡＣＭに対して、ＡＦＥ専用信号線ＳＬａを介してＬｏｗパルスを出力する。このパルスの立ち上がりで、ターゲットとなったＡＦＥ通信モジュールＡＣＭは初期較正データをラッチすることとなる。
【００９６】
そして必要なＡＦＥ初期較正データをＡＦＥ通信モジュールＡＣＭに対して出力して、初めて「初期較正データ読み出し状態」「ＣＰＵリセット解除信号」を「Ｈ」にする。
【００９７】
このようにすることで、ＣＰＵに依存することなくＭＣＵ初期較正、ＡＦＥ初期較正を連続に行うことが可能となる。この利点はＭＣＵ初期較正と同一の経路で、ＦＡＥ初期較正を行うことが可能となる点である。
【００９８】
ＣＰＵを介在させると、１）ＣＰＵがＡＦＥ初期較正データを取得する際、２）ＣＰＵがＡＦＥ通信モジュールＡＣＭに初期較正データを送信する際、の合計２回バスコントローラ１０２を通過することになる。
【００９９】
しかし、本実施の形態の場合、ＡＦＥ初期較正データの送信をフラッシュメモリー制御部ＦＭＣ（厳密には初期較正制御部ＣＣ）が行う。従って、バスコントローラ１０２の通過が１回で済むことになる為、結果ＡＦＥ初期較正データの送信時間を短縮することが可能となる。
【０１００】
また、ＡＦＥ１、ＭＣＵ２の初期較正を連続的に実行可能であるため、処理の遷移に時間が採られるようなこともない、という利点もある。
【０１０１】
＜＜初期較正の対象例＞＞
最後に、本初期較正によって調整される対象について補足する。図７は、ＡＦＥのいずれが初期較正の対象になるかを表す構成図である。
【０１０２】
実装されるＡＦＥ１には、電池電圧検出回路ＤＣＢ、シリーズレギュレータ８１２、ＦＥＴ制御回路８１３、レギュレータ用基準電圧生成部８１４、ＭＣＵ通信モジュールＭＣＭ、リセット回路８１６を含む。
【０１０３】
電池電圧検出回路ＤＣＢは、電池モジュール３を構成する各Ｌｉ電池セルの電圧を計測する電圧検出回路である。この電池電圧検出回路ＤＣＢの検出結果は対応するＭＣＵ２の電圧計８０１に出力される。ＡＦＥの高耐圧部は、この電池電圧検出回路ＤＣＢである。
【０１０４】
シリーズレギュレータ８１２は、ＭＣＵ２に一定電圧を供給するレギュレータ回路である。
【０１０５】
ＦＥＴ制御回路８１３は、電池モジュール３からの出力をＦＥＴ４で制御するための制御回路である。
【０１０６】
レギュレータ用基準電圧生成部８１４は、シリーズレギュレータ８１２で用いる電圧を生成する電圧生成回路である。本実施の形態の初期較正の対象は、この回路である。
【０１０７】
図８（ａ）は、このレギュレータ用基準電圧生成部８１４の構成を表す回路図である。
【０１０８】
このレギュレータ用基準電圧生成部８１４は、定電流源８１４ａと可変抵抗８１４ｂを含んで構成される。
【０１０９】
定電流源８１４ａは、一定の電流を出力する電流源である。
【０１１０】
可変抵抗８１４ｂは抵抗とスイッチを一組の要素（抵抗要素）としたものを２以上含む可変抵抗である。この抵抗要素のスイッチのＯｎ／Ｏｆｆによって、可変抵抗の抵抗値が決定される。図８（ｂ）は、この可変抵抗８１４ｂの構成を表す回路図である。
【０１１１】
なお、図７では、この抵抗要素のスイッチのＯｎ／ＯｆｆをＭＣＵ通信モジュールＭＣＭが行うように記載している。しかし、他の別モジュール経由で、抵抗要素Ｏｎ／Ｏｆｆを行っても良い。
【０１１２】
また図８（ｂ）では、抵抗要素を直列で構成している。しかし、並列構成としても同様の効果を奏することが可能である。
【０１１３】
上記に記載した初期較正処理はこの可変抵抗値の設定を目的としている。
【０１１４】
ＭＣＵ通信モジュールＭＣＭは、ＭＣＵ２のＡＦＥ通信モジュールＡＣＭとの間で通信を行う通信モジュールである。内部回路で通信が行えれば、シリアル方式であっても、パラレル方式であっても問題は無い。
【０１１５】
リセット回路８１６は、ＡＦＥ１のハードウェアに関連して処理をリセットさせたいときに「Ｌ」に落とされるリセット信号である。
【０１１６】
実装されるＭＣＵ２は、図２で表したモジュールのほかに、電圧計８０１、電流計８０２、クロック発生回路８０３などを含む。
【０１１７】
電圧計８０１は、ＡＦＥ１内の電池電圧検出回路ＤＣＢから出力される電圧測定結果から現在の電池モジュール３の電圧をＣＰＵ１０１に理解可能なデータ形式に変換するモジュールである。
【０１１８】
電流計８０２は、電池モジュール３の負極側に接続された抵抗の両端の電圧を測ることで、抵抗に流れる電流を測定する。
【０１１９】
クロック発生回路８０３は、図５、図６の初期較正用クロックなど、ＭＣＵ２内で用いる動作クロックを適宜生成する分周・逓倍回路である。
【０１２０】
このようにすることで、ＣＰＵ及びその上で動作するプログラムに依存することなくＡＦＥの初期化を行うことが可能となる。
【０１２１】
（第２の実施の形態）
図９はＡＦＥ１を含む第１の半導体チップＣＰ１とＭＣＵ２を含む第２の半導体チップＣＰ２の実装形態を示す図である。
【０１２２】
第１の半導体チップＣＰ１は、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ＩｎｔＶｃｃを出力するレギュレータ回路Ｒｅｇを有する。
【０１２３】
第１の半導体チップＣＰ１は、パッケージＰＫＧの外部と信号端子ｓｉｇ１を介して信号の送受信を行い、情報を処理するための内部回路ｃｉｒｃ１を有する。
【０１２４】
レギュレータ回路Ｒｅｇおよび内部回路ｃｉｒｃ１は、外部電源電圧ｅｘｔＶｃｃが供給される端子と電気的に接続されている。
【０１２５】
第２の半導体チップＣＰ２は、パッケージＰＫＧの外部と信号端子ｓｉｇ２を介して信号の送受信を行い、情報を処理するための内部回路ｃｉｒｃ２を有する。
【０１２６】
内部回路ｃｉｒｃ２は、レギュレータ回路Ｒｅｇと電気的に接続されている。
【０１２７】
内部回路ｃｉｒｃ１は、内部回路ｃｉｒｃ２と信号の送受信を行うための信号端子ｓｉｇ３を有する。
【０１２８】
内部回路ｃｉｒｃ２は、内部回路ｃｉｒｃ１と信号の送受信を行うための信号端子ｓｉｇ４を有する。
【０１２９】
信号端子ｓｉｇ３と信号端子ｓｉｇ４とは、金属線ＷＲを介して電気的に接続されている。
【０１３０】
レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１および内部回路ｃｉｒｃ２は、接地電圧ＧＮＤが与えられる端子と電気的に接続されている。
【０１３１】
（第３の実施の形態）
図１０及び図１１は、ＡＦＥ１を含む半導体チップＣＰ１とＭＣＵ２を含む半導体チップＣＰ２の他の実装形態を示す図である。図１０は平面図、図１１（ａ）は図１０中のＡ−Ａ’断面、（ｂ）はＢ−Ｂ’断面を表している。
【０１３２】
本実施の形態においては、第１の半導体チップＣＰ１の上に第２の半導体チップＣＰ２を重ねた構造となっている。
【０１３３】
第１の半導体チップＣＰ１はタブ（チップ搭載領域）ＴＢ上に接着フィルムＦＭ１等を介して搭載されている。第１の半導体チップＣＰ１の主面上に、第２の半導体チップＣＰ２が接着フィルムＦＭ２を介して搭載されている。
【０１３４】
第１の半導体チップＣＰ１の主面には、内蔵されたレギュレータ回路Ｒｅｇおよび内部回路ｃｉｒｃ１と接続された複数のパッドＢＰ１が、配置されている。また、第２の半導体チップＣＰ２の主面には、内部回路ｃｉｒｃ２と接続された複数のパッドＢＰ２が、チップの各辺に沿うように配置されている。
【０１３５】
複数のパッドＢＰ１およびＢＰ２は、それぞれ対応した複数のリード（外部）端子ＬＤと金属線ＷＲにより接続されている。この金属線ＷＲは、例えば金線、アルミ（Ａｌ）線および銅（Ｃｕ）線などである。
【０１３６】
第１の半導体チップＣＰ１および第２の半導体ＣＰ２は、熱硬化性エポキシ系樹脂などの材料で構成された封止体ＭＤで覆われている。
【０１３７】
リード端子ＬＤの一部は、封止体ＭＤの４辺より露出している。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【０１３９】
たとえば、上記図４ではバスコントローラ１０２経由でデータを送信し、初期較正制御部ＣＣがタイミングを出力する構成としていた。
【０１４０】
これを、初期較正制御部ＣＣが図８（ｂ）の各初期較正レジスタ信号を直接操作するようにしても良い。このようにすることでＡＦＥ専用信号線の本数は増える（図８（ｂ）では３本必要）。しかし、フラッシュメモリーＦＭが出力するデータが、アドレス／データ制御部ＡＤＣ、バスコントローラ１０２を越えられない場合にも適用可能である。
【０１４１】
上記の実施の形態においてはＳＢＳを例にとり、ノートＰＣ用のバッテリに使用される半導体装置について説明したが、携帯電話、携帯端末等の他の電子機器に使用することも可能である。
【０１４２】
上記の実施の形態においては、リチウムイオン電池の監視を例にとって説明したが、他の種類の充電可能な電池の監視も可能である。
【０１４３】
また応用例として、これらの半導体装置を用いた携帯情報端末も当然に本願発明の射程に含まれる。
【符号の説明】
【０１４４】
１…ＡＦＥ、２…ＭＣＵ、
１０１…ＣＰＵ、１０２…バスコントローラ（ＢＳＣ）、
ＦＭＣ、ＦＭＣａ…フラッシュメモリー制御部、ＦＭ…フラッシュメモリー、
１０５…ＲＡＭ、
１０６…システム制御、ＡＣＭ…ＡＦＥ通信モジュール、
１０８…Ｉ２Ｃバス通信モジュール、１０９…タイマ、
１１１…ＣＰＵバス、ＭＢ…メモリバス、１１３…周辺バス、
ＳＬａ…ＡＦＥ専用信号線、ＣＣ…初期較正制御部、
１３２…フラッシュリード／ライト制御部、１３３…フラッシュシステム制御部、
ＡＤＣ…アドレス／データ制御部、１３５…制御レジスタ、
１３６…初期較正用アドレス／データバス、１３７…アドレス／データバス、
ＳＩＧｃ…初期較正制御信号、ＳＩＧｒｗ…リード／ライト制御信号、
ＳＩＧｓｃ…システム制御信号群、ＳＬａ…ＡＦＥ専用信号線、
ＤＣＢ…電池電圧検出回路、８１２…シリーズレギュレータ、
８１３…ＦＥＴ制御回路、８１４…レギュレータ用基準電圧生成部、
ＭＣＭ…ＭＣＵ通信モジュール、８１６…リセット回路、
ＣＰ１…第１の半導体チップ、ＣＰ２…第２の半導体チップ、ＴＢ…タブ、
ＦＭ１、ＦＭ２…接着フィルム、ＢＰ１、ＢＰ２…パッド、
ｃｉｒｃ１、ｃｉｒｃ２…内部回路、ＷＲ…金属線、ＭＤ…封止体、
ＬＤ…リード（外部）端子。
【図１】
2012008823.tif 000003
【図２】
2012008823.tif 000004
【図３】
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【図４】
2012008823.tif 000006
【図５】
2012008823.tif 000007
【図６】
2012008823.tif 000008
【図７】
2012008823.tif 000009
【図８】
2012008823.tif 000010
【図９】
2012008823.tif 000011
【図１０】
2012008823.tif 000012
【図１１】
2012008823.tif 000013