(57)【要約】【課題】外部から供給される電源電圧に依存しない定電圧で動作する内部回路と電源電圧で動作する内部回路とを備え、外部から供給される電源電圧が大きく変動した場合の誤動作の発生を抑制する半導体装置を提供する。【解決手段】内部回路と、外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、内部回路に供給する内部電圧発生回路と、を備え、内部電圧発生回路は、電源電圧が所定値を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源電圧の上昇に伴い大きくなるように制御する。【選択図】図６
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【特許請求の範囲】
【請求項１】
内部回路と、
外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、前記内部回路に供給する内部電圧発生回路と、
を備え、
前記内部電圧発生回路は、前記電源電圧が所定値を超えて上昇した場合に、前記内部電圧に対する安定化動作を停止し、前記内部電圧が前記電源電圧の上昇に伴い大きくなるように制御する内部電圧制御部を備えることを特徴とする半導体装置。
【請求項２】
前記内部回路は、
前記内部電圧を動作電圧として信号処理動作を実行する内部電圧動作ブロックと、
前記内部電圧動作ブロックに電気的に接続されると共に、前記電源電圧を動作電圧として信号処理動作を実行する外部電圧動作ブロックと、
を備えることを特徴とする半導体装置。
【請求項３】
前記内部電圧発生回路は、
前記電源電圧の変動に対して安定化された第１制御電圧と、前記電源電圧の変動に依存して変動する第２制御電圧と、を入力し、
前記第１制御電圧が第２制御電圧以上の電圧であるときは、前記第１制御電圧に比例する参照電圧を出力し、
前記第１制御電圧が前記第２制御電圧未満の電圧であるときは、前記第２制御電圧に比例する参照電圧を出力する参照電圧発生回路と、
前記参照電圧と前記内部電圧に比例する電圧とを入力し、前記参照電圧と前記内部電圧に比例する電圧が等しくなるように前記内部電圧を出力する比較回路と、
を備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記参照電圧発生回路は、差動対を有する差動増幅回路を備え、
前記差動対の一方の入力に前記内部電圧に比例する電圧が帰還接続され、前記差動対の他方の入力に前記第１制御電圧と、前記第２制御電圧と、が並列に接続されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記内部動作ブロックは、
一方の出力端子が他方の入力端子に接続され、他方の出力端子が一方の入力端子に接続された２個のインバータによって構成される複数のデータ保持回路を備え、
前記内部電圧動作ブロックと前記外部動作ブロックとの間には、前記複数のデータ保持回路から選択したデータ保持回路のデータをデータ線へ出力する選択スイッチを備え、
前記外部電圧動作ブロックは、
前記データ線に接続された読み出しアンプと、
前記データ線のプリチャージ回路と、
を備えることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記選択スイッチが第１導電型の電界効果型トランジスタにより構成され、
前記プリチャージ回路が前記第１導電型とは逆導電型の電界効果型トランジスタにより構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
複数のビット線と、
前記複数のビット線と交差する方向に配線された複数のワード線と、
前記複数のビット線と、前記複数のワード線との交点に対応してマトリクス状に複数のメモリセルが配置されたメモリセルアレイと、
前記複数のビット線にそれぞれ対応して設けられ、対応するビット線に接続された複数のセンスアンプと、
前記複数のビット線のうち選択されたビット線を周辺回路に接続する列選択スイッチと、
前記電源電圧の変動に対して安定化された第１内部電圧を前記センスアンプに供給する第１内部電圧発生回路と、
を備え、
前記列選択スイッチ及び前記周辺回路には、外部から供給される電源電圧に依存した電源が供給され、
前記第１内部電圧発生回路は、前記電源電圧が所定値を超えて変動した場合に、前記第１内部電圧に対する安定化動作を停止し、前記第１内部電圧が前記電源電圧の変動に追従して変動するように制御する内部電圧制御部を備えることを特徴とする半導体装置。
【請求項８】
前記周辺回路は、
前記列選択スイッチを介して前記複数のビット線に接続されたＩＯ線と、
前記メモリセルアレイから前記センスアンプと前期列選択スイッチとを介して前記ＩＯ線に読み出されたデータをさらに増幅して外部へ出力する読出しアンプと、
前記ＩＯ線のプリチャージ回路と、
を含むことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１内部電圧発生回路は、
前記電源電圧の変動に対して安定化された第１制御電圧と、前記電源電圧の変動に依存して変動する第２制御電圧と、を入力し、
前記第１制御電圧が第２制御電圧以上の電圧であるときは、前記第１制御電圧に比例する第１参照電圧を出力し、
前記第１制御電圧が前記第２制御電圧未満の電圧であるときは、前記第２制御電圧に比例する第１参照電圧を出力する第１参照電圧発生回路と、
前記第１参照電圧と前記第１内部電圧に比例する電圧とを入力し、前記第１参照電圧と前記第１内部電圧に比例する電圧が等しくなるように前記第１内部電圧を出力する比較回路と、
を備えることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記第１参照電圧発生回路は、
前記電源電圧の変動に対して安定化された基準電圧を出力する基準電圧発生回路と、
前記基準電圧を分圧して前記第１制御電圧を生成する分圧回路と、
を備え、
前記内部電圧制御部は、
前記電源電圧を入力し、前記電源電圧に対して一定のオフセットを有する前記第２制御電圧を生成することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記外部から供給される電源電圧より高電圧で、かつ、前記電源電圧の変動に対して安定化された第２内部電圧を発生する第２内部電圧発生回路と、
前記第２内部電圧発生回路から第２内部電圧の供給を受けて、前記複数のワード線のうち選択したワード線を前記第２内部電圧で駆動する行デコーダと、
をさらに備え、
前記第２内部電圧発生回路は、第１内部電圧発生回路が第１内部電圧に対する安定化動作を停止し、前記第１内部電圧が前記電源電圧に追従して変動するように制御するときに、前記第２内部電圧に対する安定化動作を停止し、前記第１内部電圧が前記電源電圧の変動に追従して変動するように制御することを特徴とする請求項７乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記第２内部電圧発生回路は、
前記電源電圧の変動に対して安定化された第３制御電圧と、前記電源電圧の変動に依存して変動する第４制御電圧と、を入力し、
前記第３制御電圧が第４制御電圧以上の電圧であるときは、前記第３制御電圧に比例する第２参照電圧を出力し、
前記第３制御電圧が前記第４制御電圧未満の電圧であるときは、前記第４制御電圧に比例する第２参照電圧を出力する第２参照電圧発生回路と、
前記第２参照電圧と前記第２内部電圧に比例する電圧とを入力し、前記第２参照電圧と前記第２内部電圧に比例する電圧が等しくなるように前記第２内部電圧を出力する比較回路と、
を備えることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第２参照電圧発生回路は、
前記第３制御電圧が第４制御電圧以上の電圧であるときは、前記第３制御電圧に等しい電圧を前記第２参照電圧として出力し、
前記第３制御電圧が前記第４制御電圧未満の電圧であるときは、前記第４制御電圧に等しい電圧を前記第２参照電圧として出力し、
前記比較回路は、
前記第２内部電圧を分圧する分圧回路と、
前記分圧回路で前記第２内部電圧を分圧した電圧と、前記第２参照電圧と、を入力とする差動増幅回路と、
前記差動増幅回路の出力信号により発振と発振停止が制御される発振回路と、
前記発振回路の出力信号により前記外部から供給された電源電圧を昇圧して前記第２内部電圧を生成するチャージポンプ回路と、
を含むことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記電源電圧の変動に対して安定化された第１内部電圧が供給されているときに前記電源電圧の変動に対して安定化された第３内部電圧を生成し、
前記第１内部電圧が前記電源電圧の変動に追従して変動するように制御されているときに前記第３内部電圧に対する安定化動作を停止し、前記第３内部電圧が前記電源電圧の変動に追従して変動するように制御する第３内部電圧発生回路と、
前記複数のビット線対に接続され、第３内部電圧が供給されて動作するビット線プリチャージ回路と、
をさらに備えることを特徴とする請求項７乃至１３いずれか１項記載の半導体装置。
【請求項１５】
前記第１内部電圧が前記電源電圧の変動に追従して変動するように制御されているかいないかにかかわらず電源電圧の変動に対して安定化された第４内部電圧を生成する第４内部電圧発生回路をさらに含むことを特徴とする請求項７乃至１４いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、定電圧回路を備え、定電圧で動作する内部回路と、外部電源電圧で動作する内部回路とを備える半導体装置に関する。さらには、メモリセルアレイを含み、定電圧で動作する周辺回路と外部電源電圧で動作する周辺回路を備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体装置の外部から供給される電源電圧が変動した場合においても内部電源電圧を一定に維持する電源回路を備えた半導体記憶装置が記載されている。特許文献１のように、外部から供給される電源電圧の変動に依存しない安定した一定の電源電圧を維持する電源回路を用いることにより、電源電圧に依存しない安定した半導体装置の動作が期待できると考えられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−７１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は本発明により与えられる。半導体装置は、通常多数の回路ブロックを備えているが、これらブロックの夫々が内部電圧を動作電圧として動作しているわけではなく、外部とのインターフェイスや電力消費等の関係から、内部電圧を動作電圧とする回路ブロック（以下、内部電圧動作ブロック）と、外部からの電源電圧を動作電圧として動作している回路ブロック（以下、外部電圧動作ブロック）とが混在しているものがある。この場合、内部電圧動作ブロックからの信号レベルは内部電圧に依存していて電源電圧の変動に対して略一定であるに対し、外部電圧動作ブロックの動作電圧は電源電圧の変動に伴って変動することになる。両者の電圧の差が大きくなるほど、外部電圧動作ブロックと内部電圧動作ブロックとの接続部で誤動作を起こしてしまうという問題が生じる。
【課題を解決するための手段】
【０００５】
本発明の第１の側面による半導体装置は、内部回路と、外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、前記内部回路に供給する内部電圧発生回路と、を備え、前記内部電圧発生回路は、前記電源電圧が所定値を超えて上昇した場合に、前記内部電圧に対する安定化動作を停止し、前記内部電圧が前記電源電圧の上昇に伴い大きくなるように制御する内部電圧制御部を備える。
【０００６】
本発明の第２の側面による半導体装置は、複数のビット線と、前記複数のビット線と交差する方向に配線された複数のワード線と、前記複数のビット線と、前記複数のワード線との交点に対応してマトリクス状に複数のメモリセルが配置されたメモリセルアレイと、
前記複数のビット線にそれぞれ対応して設けられ、対応するビット線に接続された複数のセンスアンプと、前記複数のビット線のうち選択されたビット線を周辺回路に接続する列選択スイッチと、前記電源電圧の変動に対して安定化された第１内部電圧を前記センスアンプに供給する第１内部電圧発生回路と、を備え、前記列選択スイッチ及び前記周辺回路には、外部から供給される電源電圧に依存した電源が供給され、前記第１内部電圧発生回路は、前記電源電圧が所定値を超えて変動した場合に、前記第１内部電圧に対する安定化動作を停止し、前記第１内部電圧が前記電源電圧の変動に追従して変動するように制御する内部電圧制御部を備える。
【発明の効果】
【０００７】
本発明によれば、外部から供給される電源電圧が大きく変動した場合には、内部電圧発生回路は安定化動作を停止し、外部から供給される電源電圧の変動に追従して電圧を変動するようにしたので、外部から供給される電源電圧と、内部電圧発生回路が発生する電圧との差異によって生じる誤動作の発生を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置全体のブロック図である。
【図２】図１のメモリセルアレイ領域内部の回路ブロック図である。
【図３】図１の半導体装置内部の電源回路の構成図である。
【図４】従来の半導体装置において、列選択スイッチを選択したときのビット線電位の変動を説明する波形図である。
【図５】従来の半導体装置において外部電源電圧ＶＤＤ２が変動した場合の内部電圧の変動を示すグラフである。
【図６】一実施例の第１内部電圧（センスアンプ電源電圧）発生回路の回路ブロック図である。
【図７】別な実施例による第１内部電圧（センスアンプ電源電圧）発生回路の回路ブロック図である。
【図８】一実施例の第２内部電圧（行デコーダ電源電圧）発生回路の回路ブロック図である。
【図９】一実施例による外部電源電圧ＶＤＤ２が変動した場合の内部電圧の変動を示すグラフである。
【発明を実施するための形態】
【０００９】
本発明による半導体装置は、電源電圧が所定の範囲までの変動に対して内部電圧を安定化させると共に、電源電圧がその範囲を超えて変動する場合は、少なくとも一部の内部電圧を電源電圧の変動に追従して変動させている。
【００１０】
したがって、係る内部電圧発生回路を内部電圧動作ブロックおよび外部電圧動作ブロック混在の半導体装置に用いることにより、外部からの電源電圧の所定範囲を超える変動に対し、誤動作の発生を抑制することができる。
【００１１】
以下に説明するように、本発明の好ましい実施形態の一例として２系統の外部電源電圧ＶＤＤ１（１．６Ｖ〜２．０Ｖ）及びＶＤＤ２（１．１Ｖ〜１．５Ｖ）が供給されて動作するＤＲＡＭを例示して説明するが、本発明は、そのようなＤＲＡＭの構成に限られるものではなく、メモリセルアレイ部に安定化された内部電圧を使用するメモリであればＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等）にも好適に用いることができる。さらには、半導体メモリ以外の半導体装置にも適用することができる。
【００１２】
［実施形態１］
（半導体装置全体の構成）
図１に、本発明の実施形態１による半導体装置全体のブロック図を示す。半導体装置１
は、電源端子としてＶＤＤ１、ＶＤＤ２、ＶＳＳを備える。また、アドレス入力端子ＡＤと、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなどのコマンド入力端子、さらにデータ入出力端子ＤＱを備えている。半導体装置１には、その他にもクロック端子等の外部端子が設けられているが、図示を省略している。なお、／ＣＳ端子など、端子名の冒頭の「／」は、アクティブロウである端子名を示す。また、アドレス入力端子ＡＤは、複数ビットのアドレス信号を並列に入力する複数ビットの端子である。また、データ入出力端子ＤＱも、並列にデータを入出力する４〜６４ビット程度の複数ビットの端子であってもよい。
【００１３】
上記外部端子のうち、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなどのコマンド入力端子はコマンドデコーダ２に接続される。コマンドデコーダ２は、外部から半導体装置１に与えられたコマンド信号をデコードし、半導体装置１の動作モードを決定する。コントロールロジック３は、コマンドデコーダ２でデコードしたコマンドに基づいて、半導体装置１内の各ブロックの動作を制御する各種制御信号を生成する。
【００１４】
アドレス入力端子ＡＤから入力されたアドレス信号は、コントロールロジック３が出力する制御信号に基づいて、ロウアドレスは、ロウアドレスバッファ４に取り込まれ、カラムアドレスは、カラムアドレスバッファ５に取り込まれる。
【００１５】
メモリセルアレイ領域３３には、メモリセルアレイ９が配置されている。メモリセルアレイ９は、それぞれデータを記憶する複数のメモリセルがマトリクス状に配置されている。特に限定するものではないが、図１の半導体装置１のメモリセルアレイ９は、好ましくは、ＤＲＡＭメモリセルを配置したＤＲＡＭメモリセルアレイである。また、メモリセルアレイ９の他、メモリセルアレイ領域３３には、メモリセルアレイ９内のメモリセルへのアクセスを制御する回路として、行デコーダ６、列デコーダ８、読み出しアンプ１０、書き込みドライバ１１、センスアンプ１３が配置されている。
【００１６】
ロウアドレスバッファ４に取り込まれたロウアドレスは、行デコーダ６へ接続される。また、カラムアドレスバッファ５に取り込まれたカラムアドレスは、列デコーダ８に接続される。リードライトアクセス時には、コントロールロジック３から与えられる制御信号に基づいて、行デコーダ６によりロウアドレスがデコードされ、列デコーダ８によりカラムアドレスがデコードされてメモリセルアレイ９のメモリセルが指定される。
【００１７】
メモリセルアレイ９のデータリード時には、行デコーダによって指定されたロウアドレスのメモリセルのデータがセンスアンプ１３で増幅され、さらに、列デコーダでカラムアドレスが選択されてメモリセルアレイ９の外部に読み出される。メモリセルアレイ９の外部に読み出されたデータは、読み出しアンプ１０でさらにデータが増幅されて入出力バッファ１２に伝送され、入出力バッファ１２からデータ入出力端子ＤＱを介して半導体装置１の外部にデータが出力される。
【００１８】
また、メモリセルアレイ９へのデータライト時には、半導体装置１の外部からデータ入出力端子ＤＱへ入力したデータが入出力バッファ１２に取り込まれる。入出力バッファ１２に取り込まれたデータは、書き込みドライバ１１で振幅が増幅され、列デコーダ８を介して選択されたカラムアドレスのセンスアンプ１３にデータが送られる。センスアンプ１３でさらにデータが増幅され、メモリセルアレイ９の行デコーダ６で選択されたアドレスのメモリセルへデータが書き込まれる。
【００１９】
また、半導体装置１は、電源端子として、ＶＤＤ１、ＶＤＤ２、ＶＳＳを備えている。ＶＤＤ１には、通常１．８Ｖの電源が、ＶＤＤ２には、通常１．２Ｖの電源が、ＶＳＳには、０Ｖの電源が供給される。また、電源端子ＶＤＤ１、ＶＤＤ２、ＶＳＳはそれぞれ内部電圧発生回路７に接続される。
【００２０】
内部電圧発生回路７は、電源端子ＶＤＤ１、ＶＤＤ２、ＶＳＳから与えられる電圧に基づいて、半導体装置１の内部回路で必要な様々な内部電圧を発生する回路である。内部電圧発生回路７が出力する内部電圧は、基本動作として、電源端子ＶＤＤ１、ＶＤＤ２から供給される電源電圧の変動した場合においても、一定の電圧が維持できるように安定化された電圧である。
【００２１】
内部電圧発生回路７が発生する内部電圧には、例えば第１内部電圧ＶＡＲＹ（１．０Ｖ）、第２内部電圧ＶＰＰ（２．６Ｖ）、第３内部電圧ＶＥＱ（１．３Ｖ）、第４内部電圧ＶＤＬＰ（１．３Ｖ）がある。このうち、第２内部電圧ＶＰＰはＶＤＤ１を昇圧した昇圧電圧であり、その他のＶＥＱ，ＶＤＬＰ，ＶＡＲＹはＶＤＤ１，ＶＤＤ２の電圧を降圧した降圧電圧である。また、各内部電圧は、基本的な動作として電圧値の基準となる参照電圧に基づいて、一定の電圧が出力される。
【００２２】
ＶＤＬＰは、ロウアドレスバッファ４、カラムアドレスバッファ５等の主にメモリセルアレイ領域３３以外の周辺回路に供給され、ＶＤＬＰ以外の内部電圧（ＶＥＱ、ＶＡＲＹ、ＶＰＰ）はそれぞれメモリセルアレイ領域３３に供給される。
【００２３】
また、内部電圧発生回路７で発生する内部電圧（ＶＥＱ、ＶＤＬＰ、ＶＡＲＹ、ＶＰＰ）以外に、電源端子ＶＤＤ２から入力された電圧を安定化せずにトランジスタを介してそのまま出力した電圧がＶＰＥＲＩとしてメモリセルアレイ領域３３を含む半導体装置１の内部回路に供給される。
【００２４】
さらに、内部電圧発生回路７は、内部電圧制御部３７を備えており、内部電圧制御部３７は、電源端子ＶＤＤ２の電圧が所定値を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源電圧の上昇に伴い大きくなるように制御する。詳しくは、後で説明する。
【００２５】
（メモリセルアレイ領域の構成）
図２は、図１のメモリセルアレイ領域３３内部の回路ブロック図である。メモリセルアレイ領域は、基本的に電源端子ＶＤＤ２から供給される電源電圧がほぼそのまま、電圧ＶＲＥＲＩとして供給されて動作する外部電圧動作ブロックと、内部電圧発生回路７で発生した内部電圧（ＶＥＱ、ＶＡＲＹ、ＶＰＰ）が供給されて動作する内部電圧動作ブロック３６とを備える。
【００２６】
内部電圧動作ブロック３６は、メモリセルアレイ９を備え、メモリセルアレイ９には、ｍ本のワード線ＷＬｍと、ｎ組のビット線対（ＢＬｎ、／ＢＬｎ）が交差する方向に配線され、ワード線ＷＬｍと、ビット線対（ＢＬｎ、／ＢＬｎ）の交点には、メモリセルトラジスタ２２とキャパシタ２３からなるメモリセルが接続されている。具体的には、メモリセルトランジスタ２２のソースドレインの一方がキャパシタ２３に接続され、ソースドレインの他方がビット線ＢＬｎに接続され、ゲートがワード線ＷＬｍに接続されている。なお、図２には、１本のワード線と一組のビット線対と１個のメモリセルのみを代表して図示するが、実際には、ワード線がｍ行、ビット線対がｎ列配線され、各ワード線とビット線対の交点に対応してｍ行ｎ列のメモリセルがマトリクス状に配置されている。
【００２７】
各ワード線ＷＬｍは行デコーダ６に接続されている。行デコーダ６には、第２内部電圧ＶＰＰが供給されており、選択したワード線を第２内部電圧ＶＰＰで駆動する。
【００２８】
各ビット線対（ＢＬｎ、／ＢＬｎ）には、センスアンプ１３が接続されている。センスアンプ１３は、ゲートとドレインがそれぞれ、一組のビット線対（ＢＬｎ、／ＢＬｎ）の一方と他方に接続された１組（２個）のｐＭＯＳトランジスタ２６と、１組（２個）のｎＭＯＳトランジスタ２７とを備える。ｐＭＯＳトランジスタ２６のソースは、センスアンプ電源線ＣＳＰＴに接続され、ｎＭＯＳトランジスタ２７のソースは、センスアンプ接地線ＣＳＮＢに接続される。
【００２９】
すなわち、センスアンプ１３は、それぞれ電源がセンスアンプ電源線ＣＳＰＴとセンスアンプ接地線ＣＳＮＢとに接続され、入力端子がビット線ＢＬｎに接続され、出力端子が参照用のビット線／ＢＬｎに接続された第１のインバータと、入力端子が参照用のビット線／ＢＬｎに接続され、出力端子がビット線ＢＬｎに接続された第２のインバータとによって構成され、データリード時には、メモリセルアレイから読み出したデータを一時的に保持するデータ保持回路と考えることもできる。
【００３０】
センスアンプ電源線ＣＳＰＴには、センスアンプ１３を活性化させるとき、トランジスタ４０を介して第１内部電圧ＶＡＲＹが供給される。また、センスアンプ接地線ＣＳＮＢには、センスアンプ１３を活性化させるとき、ｎＭＯＳトランジスタ４１を介して電圧ＶＳＳ（０Ｖ）が供給される。
【００３１】
なお、図２では、メモリセルに接続されるビット線（図２の例ではＢＬｎ）と参照用のビット線（図２の例では／ＢＬｎ）が並列してメモリセルアレイ９へ配線される折り返し型ビット線方式の配置を行っているが、参照用のビット線がセンスアンプ１３を挟んで異なるメモリセルアレイに接続されるオープンビット線方式の配置を行う場合には、参照用のビット線（図２の例では／ＢＬｎ）は、メモリセルアレイ９には、配線しなくともよい。
【００３２】
ビット線対（ＢＬｎ、／ＢＬｎ）は、３個のプリチャージトランジスタ３８からなるビット線プリチャージ回路に接続されている。３個のプリチャージトランジスタ３８は、いずれもｎＭＯＳトランジスタで、いずれもゲートは、ビット線プリチャージ信号ＢＬＥＱに接続されている。３個のプリチャージトランジスタ３８のうち、１個のプリチャージトランジスタのソースドレインは、ビット線対の一方と他方とに接続され、２個のプリチャージトランジスタのソースは共通にプリチャージ電圧線ＶＢＬＰに接続され、ドレインはそれぞれビット線対の一方と他方に接続されている。
【００３３】
プリチャージ電圧線ＶＢＬＰには、第１内部電圧ＶＡＲＹの１／２の電圧が供給されている。また、ビット線プリチャージ信号ＢＬＥＱを駆動するビット線プリチャージ信号駆動回路４４が設けられ、ビット線プリチャージ信号駆動回路４４には、第３内部電圧ＶＥＱが供給されている。従って、ビット線プリチャージ信号ＢＬＥＱは、活性化してビット線のプリチャージを行うとき、第３内部電圧ＶＥＱの電圧に駆動される。
【００３４】
ビット線対（ＢＬｎ、／ＢＬｎ）の末端は、それぞれ、列選択スイッチとなるｎＭＯＳトランジスタ３４を介して外部電圧動作ブロック３５に接続されている。メモリセルアレイ９から見たときに、外部動作ブロック３５の回路は内部電圧動作ブロック３６内の回路よりさらに周辺の回路である。外部電圧動作ブロック３５は、基本的に電源端子ＶＤＤ２から供給される電圧と同電圧であるＶＲＥＲＩにより動作する回路である。
【００３５】
列選択スイッチとなるｎＭＯＳトランジスタ３４のゲートには、外部電圧動作ブロック３５の回路である列デコーダ８が出力する列選択信号ＹＳＷｎが接続されている。列デコーダ８には、電源として電圧ＶＰＥＲＩが供給されているので、列選択信号ＹＳＷｎはＶＲＥＲＩ系の信号であり、電源電圧ＶＤＤ２の電圧に依存する電圧レベルの信号である。
【００３６】
ビット線対（ＢＬｎ、／ＢＬｎ）は、列選択スイッチとなるｎＭＯＳトランジスタ３４を介して外部電圧動作ブロック３５のＩＯ線対（ＩＯ、／ＩＯ）に接続されている。ＩＯ線対（ＩＯ、／ＩＯ）は、さらに読み出しアンプ１０と書き込みドライバ１１に接続されている。
【００３７】
また、ＩＯ線対（ＩＯ、／ＩＯ）には、３個のプリチャージトランジスタ３９からなるＩＯ線プリチャージ回路に接続されている。３個のプリチャージトランジスタ３９は、いずれもｐＭＯＳトランジスタで、いずれもゲートは、ＩＯ線プリチャージ信号ＩＯＥＱＢに接続されている。３個のプリチャージトランジスタ３９のうち、１個のプリチャージトランジスタのソースドレインは、ＩＯ線対の一方と他方とに接続され、残る２個のプリチャージトランジスタ３９のソースは共通にＶＰＥＲＩに接続され、ドレインはそれぞれＩＯ線対の一方と他方に接続されている。
【００３８】
（電源回路の構成）
次に、図１の半導体装置内部の電源回路の構成について説明する。図３は、内部電圧発生回路７と電圧ＶＰＥＲＩの電源回路の構成図である。すでに説明したように、内部電圧発生回路７は、電源端子ＶＤＤ１（１．８Ｖ）、ＶＤＤ２（１．２Ｖ）、ＶＳＳ（０Ｖ）から供給される電圧に基づいて、第１内部電圧ＶＡＲＹ（１．０Ｖ）、第２内部電圧ＶＰＰ（２．６Ｖ）、第３内部電圧ＶＥＱ（１．３Ｖ）、第４内部電圧ＶＤＬＰ（１．３Ｖ）を発生する電源回路である。
【００３９】
内部電圧発生回路７は、外部から供給される電源電圧にできるだけ影響を受けない安定した参照電圧を出力する参照電圧発生回路１４を備える。参照電圧発生回路１４は、それぞれ内部電圧ＶＡＲＹ、ＶＰＰ、ＶＤＬＰ、ＶＥＱの基準となる第１参照電圧ＶＡＲＹＲ、第２参照電圧ＶＰＰＲＳＰ、第３参照電圧ＶＥＱＲ、第４参照電圧ＶＤＬＰＲを出力する。
【００４０】
参照電圧ＶＡＲＹＲ、ＶＰＰＲＳＰ、ＶＤＬＰＲ、ＶＥＱＲは、それぞれ、基本的には、電源端子ＶＤＤ１、ＶＤＤ２から供給される電源電圧には依存しない安定した電圧の信号である。
【００４１】
内部電圧発生回路７は、各参照電圧ＶＡＲＹＲ、ＶＰＰＲＳＰ、ＶＥＱＲ、ＶＤＬＰＲに基づいて、内部電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱ、ＶＤＬＰを出力する。例えば、第１参照電圧ＶＡＲＹＲは、差動回路４２−１の差動入力の一方に接続され、差動回路４２−１の出力信号により導通が制御される電源トランジスタ４３−１により第１内部電圧ＶＡＲＹが出力され、第１内部電圧ＶＡＲＹが差動回路４２−１の差動入力の他方に接続されている。この構成により差動回路４２−１と電源トランジスタ４３−１はボルテージフォロア回路として機能し、第１参照電圧ＶＡＲＹＲと実質同一電圧が第１内部電圧ＶＡＲＹとして出力される。したがって、内部電圧ＶＡＲＹとして出力される電圧値は、参照電圧ＶＡＲＹＲの電圧値に依存する。なお、差動回路４２−１の反転入力端子と非反転入力端子のどちらに入力信号となる参照電圧を接続し、帰還信号となる内部電圧を接続するかは、電源トランジスタ４３−１のゲートに高電圧を与えたときに電源トランジスタの出力インピーダンスが高くなるか低くなるかによって異なる。図３では、電源トランジスタにゲートに高電圧を与えると電源トランジスタの出力インピーダンスが高くなるｐＭＯＳトランジスタを用いているので、反転入力端子に入力信号となる第１参照電圧ＶＡＲＹＲが接続され、非反転入力端子に帰還信号となる第１内部電圧ＶＡＲＹが接続されている。
【００４２】
内部電圧ＶＤＬＰ、ＶＥＱを発生する回路は、信号の名称と電圧値が異なるだけで、基本的な回路構成は、ここまで説明した範囲内では第１内部電圧ＶＡＲＹを出力する内部電圧発生回路の構成と同一なので詳細な説明は省略する。
【００４３】
第２参照電圧ＶＰＰＲＳＰは、差動回路４２−２の差動入力端子の一方に接続され、差動入力端子の他方には、第２内部電圧ＶＰＰを分圧回路４９で分圧した電圧信号が接続されている。差動回路４２−２の出力端子は、発振回路４７に接続され、発振回路４７の発振動作を制御する。ここでは、差動回路４２−２の出力端子がハイレベルを出力するときに、発振回路４７は発振し、差動回路４２−２の出力端子がロウレベルを出力するときに、発振回路４７は発振を停止する。発振回路４７の発振信号は、チャージポンプ回路４８に接続され、チャージポンプ回路４８の昇圧動作を制御する。チャージポンプ回路４８の出力する電圧が内部電圧ＶＰＰとなる。すなわち、第２参照電圧ＶＰＰＲＳＰに対して第２内部電圧ＶＰＰは、分圧回路４９の分圧比で決まる電圧を出力する。
【００４４】
また、内部回路が用いる安定化されていない電圧ＶＰＥＲＩは、電源端子ＶＤＤ２から供給される電圧をｐＭＯＳトランジスタである電源トランジスタ５２を介して供給される。電源トランジスタ５２は、半導体装置１がディープパワーダウンモードに入ると非導通となり、ＶＰＥＲＩへの電源供給が停止するが、動作時においては、電源トランジスタ５２は常時導通状態にある。従って、動作時には、実質的に、電圧ＶＰＥＲＩの電圧値は、電源端子ＶＤＤ２から供給される電源電圧の値に等しい。
【００４５】
上述したように、電源端子ＶＤＤ１、ＶＤＤ２に外部から供給される電源電圧にできるだけ依存しない内部電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱをメモリセルアレイとその周辺回路に用いることによって、電源端子から供給される電源電圧の変動に対してできるだけ安定した動作を行うことができる。また、第４内部電圧ＶＤＬＰをメモリセルアレイ領域以外の内部回路に用いることにより、電源電圧が変動しても遅延量が一定である遅延回路等を用いることができる。
【００４６】
また、半導体装置１の外部と直接入出力を行う回路やそれに関連する回路、さらには、データの伝送など高速に動作し、消費電力の大きな回路は、電源端子から直接供給される電源電圧を用いることにより、内部電圧発生回路に過大な電力供給能力を要求する必要がなくなる。
【００４７】
（メモリセルアレイ領域の動作）
本実施形態の内部電圧発生回路が発生する内部電圧ＶＡＲＹ、ＶＰＰ、ＶＤＬＰ、ＶＥＱのうち、メモリセルアレイ領域３３以外に供給される第４内部電圧ＶＤＬＰを除く、メモリセルアレイ領域３３に供給される内部電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱの発生回路には、それぞれ内部電圧制御部３７−１、３７−２、３７−３が設けられている。内部電圧制御部３７−１、３７−２、３７−３を設けることにより、内部電圧発生回路７は、電源端子ＶＤＤ１、ＶＤＤ２から供給される電圧が一定の限度を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源端子から供給される電圧に追従して変動することができる。本実施形態において、内部電圧制御部３７−１、３７−２、３７−３を設け、一定の場合には、電圧の安定化動作を止めて外部電圧に追従するように制御している理由について説明する。
【００４８】
図２のメモリセルアレイ領域３３の回路ブロック図と、図４の列選択スイッチを選択したときのビット線電位の変動を説明する波形図を用いて、メモリセルアレイ９に対するリードライト動作について説明する。図４において、タイミングｔ０以前のワード線の選択前の状態においてはプリチャージ信号ＢＬＥＱが活性状態であり、ビット線対（ＢＬｎ、／ＢＬｎ）は、共に１／２ＶＡＲＹにプリチャージされている。第３内部電圧ＶＥＱは該プリチャージ信号ＢＬＥＱの活性化電圧に相当する。
【００４９】
続いてタイミングｔ０となり、ワード線が選択状態になると、ワード線には内部電圧ＶＰＰが供給されてメモリセルトランジスタ２２が導通状態になり、キャパシタ２３が保持するデータ（電圧）がビット線ＢＬｎに移行する（１／２ＶＡＲＹ−α）。この時、ビット線対の他方である／ＢＬｎはプリチャージ電圧１／２ＶＡＲＹに保持されている。
【００５０】
次に、タイミングｔ１となり、センスアンプ電源線ＣＳＰＴに第１内部電圧ＶＡＲＹが供給されてセンスアンプ１３が駆動すると、ビット線対の差電位αがセンスアンプ１３によって増幅され、ビット線／ＢＬｎの電圧は第１内部電圧ＶＡＲＹと同電圧に、ビット線ＢＬｎは電源ＶＳＳと同電圧にビット線間の電位差が増幅される。
【００５１】
ビット線対はトランジスタ３４を介してＩＯ線対と接続されているので、リードライト動作時には、タイミングｔ２になるとトランジスタ３４が導通し、ビット線対は、ＩＯ線対と接続される。たとえば、リード動作時には、センスアンプで増幅されたデータは、ＩＯ線対を介して読み出しアンプ１０に接続され、ＩＯ線の負荷容量等によって減少した振幅が読み出しアンプ１０で増幅されてさらに外部に出力される。このトランジスタ３４が導通する前に、ＩＯ線対のプリチャージトランジスタ３９によって、ＩＯ線対は、あらかじめＶＰＥＲＩレベルにプリチャージされている。ＶＰＥＲＩ（ＶＤＤ２と実質同電圧）は、センスアンプの電源であるＶＡＲＹより高電圧であるが、ＶＤＤ２の電圧が規格範囲内の電圧であれば、問題は生じない。センスアンプ１３の出力するビット線対のうち、一方のロウレベル（ＶＳＳレベル）によって、電圧ＶＰＥＲＩにプリチャージされたＩＯ線対の一方の電荷がｎＭＯＳトランジスタ３４を介してディスチャージする。これによって、ＩＯ線対の一方をロウレベル（ＶＳＳレベル）に駆動することになるので、読み出しアンプ１０はＩＯ線対に読み出されたデータを読み取って増幅することができる。
【００５２】
図４に示すとおり、タイミングｔ２で列選択ステッチとなるトランジスタ３４が導通するとＩＯ線の保持しているプリチャージ電荷によって、ビット線のロウレベルの電位はＶＳＳから上昇する。しかし、センスアンプ１３のデータは反転することはなく、トランジスタ３４が非導通となるとビット線の電位はトランジスタ３４が導通する前の増幅された電位差に戻る。
【００５３】
図５に内部電圧発生回路７に内部電圧制御部３７−１〜３７−３を設けない場合の電源端子ＶＤＤ２から供給される電圧と内部回路で用いる電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱ、ＶＰＥＲＩの関係を示す。内部電圧制御部３７−１〜３７−３を設けない場合の内部電圧発生回路７の出力する内部電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱはほとんど電源端子ＶＤＤ２から供給される電圧の影響を受けずフラットな電圧特性を有する。一方、ＶＰＥＲＩは、ＶＤＤ２の電圧に依存して電圧が変化する。電源端子ＶＤＤ２から供給される電圧が動作保証電圧の範囲内（例えば１．１４Ｖ〜１．３Ｖ）であれば、特に問題はない。
【００５４】
しかし、電源端子ＶＤＤ２に動作保証電圧範囲を超えて高い電圧が与えられた場合には、センスアンプ１３の電源電圧である内部電圧ＶＡＲＹに対して電圧ＶＰＥＲＩが高すぎる場合が生じる。センスアンプ１３の電源電圧である第１内部電圧ＶＡＲＹに対して電圧ＶＰＥＲＩが高すぎると、ＩＯ線は電圧ＶＰＥＲＩの電圧レベルにプリチャージされるので、例えばリード動作時にトランジスタ３４が導通したときに、ＩＯ線のプリチャージ電荷によって、センスアンプ１３の保持しているデータが反転してしまう恐れが生じる。
【００５５】
また、リード動作に限らず、ライト動作時にビット毎にマスクオペレーションを行う場合がある。このような場合、ライト動作時に、マスクを行うビットは、書き込みドライバがハイインピーダンス状態となり、センスアンプはメモリセルアレイから読み出したデータを保持し、保持しているデータをメモリセルに書き戻す必要がある。しかし、ライト動作時に、ＩＯ線はＶＰＥＲＩレベルにプリチャージされた電荷を保持しているので、リード動作時に同様に、そのＩＯ線が保持している電荷によって、センスアンプに保持しているデータが反転してしまう恐れが生じる。
【００５６】
この問題に対して、実施形態１の半導体装置１は、内部電圧発生回路７に内部電圧制御部３７−１を設けることにより、外部から供給される電源電圧ＶＤＤ２が所定値を超えて上昇した場合に、第１内部電圧ＶＡＲＹに対する安定化動作を停止し、第１内部電圧ＶＡＲＹが電源電圧ＶＤＤ２の上昇に伴い大きくなるように制御している。したがって、センスアンプ１３の保持しているデータがＩＯ線のプリチャージ電荷によって反転してしまうことを避けることができる。
【００５７】
また、第１内部電圧ＶＡＲＹの電圧値を上昇させると、センスアンプ１３の電源電圧が上昇し、ビット線のプリチャージ電圧１／２ＶＡＲＹも上昇する。一方、第２内部電圧ＶＰＰが固定電圧のままだと、ワード線選択時のワード線の電圧ＶＰＰとビット線のプリチャージ電圧１／２ＶＡＲＹとの電位差が減少し、メモリセルトランジスタ２２が導通するときのセルデータの読出しが遅延する。したがって、第１内部電圧ＶＡＲＹの電圧を上昇させるときには、第２内部電圧ＶＰＰの電圧も上昇させることが好ましい。そのため、図３に示す内部電圧発生回路７には、第１内部電圧ＶＡＲＹを電源電圧ＶＤＤ２の電圧変動に伴って変動させるときに、第２内部電圧ＶＰＰを電源電圧ＶＤＤ２の電圧変動に伴って変動させる内部電圧制御部３７−２を設けている。
【００５８】
また、ビット線プリチャージ電圧１／２ＶＡＲＹの上昇に伴って、ビット線プリチャージ信号駆動回路４４の電源である第３制御信号ＶＥＱの電圧レベルも上昇させることが好ましい。そのため、図３に示す内部電圧発生回路７には、第１内部電圧ＶＡＲＹを電源電圧ＶＤＤ２の電圧変動に伴って変動させるときに、第３内部電圧ＶＥＱを電源電圧ＶＤＤ２の電圧変動に伴って変動させる内部電圧制御部３７−３を設けている。
【００５９】
上述したように、第１内部電圧ＶＡＲＹを外部から供給される電源電圧ＶＤＤ２の電圧変動に追従して変動させるときは、第２内部電圧ＶＰＰと第３内部電圧ＶＥＱを電源電圧ＶＤＤ２の電圧変動に追従して変動させる内部電圧制御部３７−２と３７−３とを設けている。一方、第４内部電圧ＶＤＬＰは、メモリセルアレイ領域３３に用いられる内部電圧ではないので、第１内部電圧ＶＡＲＹを外部から供給させる電源電圧ＶＤＤ２の電圧変動に追従して電圧変動させる場合であっても、第４内部電圧ＶＤＬＰは、定電圧を維持するように制御する。したがって、第４内部電圧ＶＤＬＰを発生される内部電圧発生回路には、内部電圧制御部は設けられていない。
【００６０】
なお、内部電圧制御部３７−３が動作していないときは、第４内部電圧ＶＤＬＰの出力電圧値は、第３内部電圧ＶＥＱの出力電圧値とほぼ同一である。しかし、外部から供給される電源電圧ＶＤＤ２が所定値を超えて上昇した場合には、第３内部電圧ＶＥＱが外部から供給される電源電圧ＶＤＤ２の電圧値に追従して変動する必要があるのに対して、第４内部電圧は定電圧を維持する必要がある。したがって、第３内部電圧ＶＥＱを発生する内部電圧発生回路と第４内部電圧ＶＤＬＰを発生する内部電圧発生回路とを別々な回路として設けている。
【実施例１】
【００６１】
ここで、内部電圧発生回路７の具体的な回路の実施例について説明する。特に、参照電圧発生回路１４の具体的な回路について詳しく説明する。図６は、第１内部電圧ＶＡＲＹを出力する第１内部電圧発生回路の回路ブロック図である。その構成について説明する。第１内部電圧発生回路７−１は、第１参照電圧ＶＡＲＹＲを出力する参照電圧発生回路１４−１と、第１参照電圧ＶＡＲＹＲに基づいて、第１参照電圧ＶＡＲＹＲと同電圧の第１内部電圧ＶＡＲＹを出力する比較回路１５−１とを備えている。
【００６２】
参照電圧発生回路１４−１は、内部電圧制御部３７−１を備えている。この内部電圧制御部３７−１が動作しない場合には、参照電圧発生回路１４−１は、外部から供給させる電源電圧ＶＤＤ２やＶＤＤ１の変動に対して常に安定化された第１参照電圧ＶＡＲＹＲを出力する。内部電圧制御部３７−１が動作した場合には、電源電圧ＶＤＤ２の電圧値が所定の電圧値を超えた場合には、安定化動作を停止し、電源電圧ＶＤＤ２の電圧値に依存した電圧を第１参照電圧ＶＡＲＹＲとして出力する。
【００６３】
参照電圧発生回路１４−１は、電源ＶＤＤ１から電源が供給され、電源ＶＤＤ１の電圧値にはほとんど依存しない安定した基準電圧ＶＲＥＦ０を出力する基準電圧発生回路６１を備えている。基準電圧発生回路６１が出力する基準電圧ＶＲＥＦ０は、分圧回路６２によって分圧され、セレクタ６３を介して第１制御電圧ＶＡＲＹＲＮとして出力される。第１制御電圧ＶＡＲＹＲＮは、外部から供給される電源電圧ＶＤＤ１や電源電圧ＶＤＤ２の電圧値にほとんど依存しないほぼ一定の電圧を出力する制御信号である。
【００６４】
内部電圧制御部３７−１は、外部から供給される電源ＶＤＤ２を入力し、電圧値ＶＤＤ２から高周波成分を除去するフィルタ回路１９を備えている。フィルタ回路１９は、図６に示すように抵抗６４とキャパシタ６５によるフィルタ回路であってもよい。
【００６５】
フィルタ回路１９で高周波成分が除去された電源ＶＤＤ２は、オフセット回路２０に接続される。オフセット回路２０は、ドレインとゲートが共通にフィルタ回路１９の出力電圧に接続されたｎＭＯＳトランジスタ２４と、ソースが電源ＶＳＳ（０Ｖ）に接続され、ドレインがｎＭＯＳトランジスタ２４のソースと接続されたｎＭＯＳトランジスタ２５を備える。
【００６６】
ｎＭＯＳトランジスタ２５のゲートは、分圧回路６２が出力する電圧信号に接続される。分圧回路６２は基準電圧発生回路６１が出力する基準電圧ＶＲＥＦ０を分圧するので、分圧回路６２が出力する電圧も一定の固定された電圧信号となる。
【００６７】
ここで、ｎＭＯＳトランジスタ２５とｎＭＯＳトランジスタ２４は同一の特性を有する同一導電型のトランジスタであり、ｎＭＯＳトランジスタ２５のドレインソース間に流れる電流とｎＭＯＳトランジスタ２４のドレインソース間に流れる電流は等しい。従って、ｎＭＯＳトランジスタ２４のドレインソース間電圧（すなわちゲートソース間電圧）もｎＭＯＳトランジスタ２５のゲートソース間電圧とほぼ同一電圧に制御される。図６に一例として記載するように分圧回路６２が出力する電圧が０．８５Ｖであれば、ｎＭＯＳトランジスタ２４のドレインソース間電圧も０．８５Ｖに制御される。したがって、オフセット回路２０の出力ノードには、ＶＤＤ２−０．８５Ｖが得られる。
【００６８】
オフセット回路２０の出力ノードは、さらに、ｎＭＯＳトランジスタ６６とｎＭＯＳトランジスタ６７とによって構成されるセレクタ回路を介して第２制御電圧ＶＡＥＹＲＳとして出力される。ｎＭＯＳトランジスタ６６のソースドレインは、一方がオフセット回路２０の出力ノードに他方がｎＭＯＳトランジスタ６７のドレインと接続され、第２制御電圧ＶＡＥＹＲＳを出力する。ｎＭＯＳトランジスタ６７のソースは、電源ＶＳＳ（０Ｖ）に接続される。
【００６９】
ｎＭＯＳトランジスタ６７のゲートには、ＦＬＡＴ信号が接続され、ｎＭＯＳトランジスタ６７のゲートには、ＦＬＡＴ信号の反転信号である／ＦＬＡＴ信号が接続される。ＦＬＡＴ信号は、電源ＶＤＤ２が所定値を超えて上昇した場合に、電源ＶＤＤ２の電圧に追従して第１参照電圧ＶＡＲＹＲを変動させるか、それとも電源ＶＤＤ２が所定値を超えて上昇した場合も第１参照電圧ＶＡＲＹＲのフラットな電圧特性を維持するかを切り換える信号である。ＦＬＡＴ信号が活性化されハイレベルとなったときは、第２制御電圧ＶＡＲＹＲＳは０Ｖで固定される。一方、／ＦＬＡＴ信号がハイレベルとなったときは、第２制御電圧ＶＡＲＹＲＳはオフセット回路２０が出力するＶＤＤ２−０．８５Ｖが出力される。すなわち、第２制御電圧ＶＡＲＹＲＳは、外部から供給される電源電圧であるＶＤＤ２の電圧値に依存し、ＶＤＤ２の電圧値に対してオフセット回路２０により与えられた電圧だけシフトする電圧である。
【００７０】
以下の説明は、／ＦＬＡＴ信号がハイレベルであることを前提に、第２制御電圧ＶＡＲＹＲＳにはＶＤＤ２−０．８５Ｖが出力されるものとして説明を進める。
【００７１】
ＭＡＸ回路２１は、第１制御電圧ＶＡＲＹＲＮと第２制御電圧ＶＡＲＹＲＳとを入力し、第１参照電圧ＶＡＲＹＲを出力する。ＭＡＸ回路２１は、電流源となるｎＭＯＳトランジスタ６８と、ｎＭＯＳトランジスタ６８のドレインに共通にソースが接続されたｎＭＯＳトランジスタ１７及び１６と、ｎＭＯＳトランジスタ１８と、により構成される差動対を備える。差動対の一方は、ｎＭＯＳトランジスタ１８のみで構成されているが、差動対の一方は、ソースとドレインが共に共通に接続され、ゲートが別々の信号に接続された２つのｎＭＯＳトランジスタ１７と１６によって構成されている。ｎＭＯＳトランジスタ１７のゲートは、第１制御信号ＶＡＲＹＲＮに接続され、ｎＭＯＳトランジスタ１６のゲートは、第２制御信号ＶＡＲＹＲＳに接続されている。
【００７２】
上記ｎＭＯＳトランジスタ１７及び１６と、ｎＭＯＳトランジスタ１８と、により構成される差動対のドレインには、ソースが共通に外部電源ＶＤＤ１に接続されたｐＭＯＳトラジスタ６９と７０による負荷回路が接続されている。ｐＭＯＳトラジスタ６９と７０のゲートは相互に接続され、ｐＭＯＳトランジスタ７０のドレインとｎＭＯＳトランジスタ１８のドレインに接続されている。また、ｐＭＯＳトランジスタ６９のドレインはｎＭＯＳトランジスタ１６及び１７のドレインとＭＡＸ回路の出力トランジスタとなるｎＭＯＳトランジスタ７１のゲートに接続されている。
【００７３】
ｎＭＯＳトランジスタ７１のソースは電源ＶＤＤ１に接続され、ｎＭＯＳトランジスタ７１のドレインはＭＡＸ回路２１の出力ノードとなり、第１参照電圧ＶＡＲＹＲを出力する。また、ｎＭＯＳトランジスタ７１のドレインは、直列に接続された抵抗７２と７３とを介して電源ＶＳＳ（０Ｖ）に接続されている。このｎＭＯＳトランジスタ７１のドレインと電源ＶＳＳ（０Ｖ）との間に直列に接続された抵抗７２と７３は分圧回路を構成し、抵抗７２と７３との接続点は、分圧回路の出力電圧として差動対を構成するｎＭＯＳトランジスタ１８のゲートに接続されている。
【００７４】
このＭＡＸ回路２１は全体として、差動対を構成する一方のｎＭＯＳトランジスタ１６及び１７のゲートに接続された第１制御電圧ＶＡＲＹＲＮ及び第２制御電圧ＶＡＲＹＲＳのうち、高い方の電圧が、差動対の他方のｎＭＯＳトランジスタ１８のゲートに接続された抵抗７２と７３で構成される分圧回路の出力電圧に等しくなるように第１参照電圧ＶＡＲＹＲの電圧を制御する。
【００７５】
抵抗７２と７３で構成される分圧回路の出力電圧は、第１参照電圧ＶＡＲＹＲを分圧回路の抵抗比によって分割した電圧である。したがって、第１参照電圧ＶＡＲＹＲには、第１制御電圧ＶＡＲＹＲＮ及び第２制御電圧ＶＡＲＹＲＳのうち、高い方の電圧に対して分圧回路の抵抗の分圧比の逆数に比例する電圧が得られる。たとえば、抵抗７２と７３で構成される分圧回路が１／２に分圧する回路だとすると、第１参照電圧ＶＡＲＹＲには、第１制御電圧ＶＡＲＹＲＮ及び第２制御電圧ＶＡＲＹＲＳのうち、高い方の電圧の２倍の電圧が得られる。
【００７６】
上記ＭＡＸ回路２１の構成によれば、第１制御電圧ＶＡＲＹＲＮ及び第２制御電圧ＶＡＲＹＲＳのうち、高い方の電圧に比例する電圧が第１参照電圧ＶＡＲＹＲに得られるので、第１制御電圧ＶＡＲＹＲＮと第２制御電圧ＶＡＲＹＲＳがほぼ同電圧である場合も、第１参照電圧ＶＡＲＹＲは、第１制御電圧ＶＡＲＹＲＮに比例する電圧から第２制御電圧ＶＡＲＹＲＳに比例する電圧へ、逆に第２制御電圧ＶＡＲＹＲＳに比例する電圧から第１制御電圧ＶＡＲＹＲＮに比例する電圧へと移行する場合においても、階段状に電圧が変化することなく、シームレスに移行することができる。
【００７７】
すでに説明したように、第１制御電圧ＶＡＲＹＲＮは、電源電圧ＶＤＤ１やＶＤＤ２の電圧レベルに依存しない定電圧である。一方、第２制御電圧ＶＡＲＹＲＳは、電源電圧ＶＤＤ２に依存する電圧である。従って、第１制御電圧ＶＡＲＹＲＮが第２制御電圧ＶＡＲＹＲＳ以上の電圧であるときは、第１参照電圧ＶＡＲＹＲは、第１制御電圧ＶＡＲＹＲＮの電圧に比例する電圧となる。すなわち、第１参照電圧ＶＡＲＹＲは、第１制御電圧ＶＡＲＹＲＮに基づいて外部から供給される電源電圧の変動に対して安定化された内部電圧を出力する。
【００７８】
一方、電源ＶＤＤ２の電圧値が上昇することによって第２制御電圧ＶＡＲＹＲＳの電圧値（ＶＤＤ−０．８５Ｖ）が第１制御電圧ＶＡＲＹＲＮの電圧値を超えた場合には、第１制御電圧ＶＡＲＹＲＮが第２制御電圧ＶＡＲＹＲＳ未満の電圧となるので、第１参照電圧ＶＡＲＹＲは、第２制御電圧ＶＡＲＹＲＳの電圧に比例し、電源ＶＤＤ２の電圧変化に追従して変化する電圧となる。
【００７９】
比較回路１５−１は、すでに図３を用いて説明したように、差動回路４２−１と電源トランジスタとなるｐＭＯＳトランジスタ４３−１を備えている。さらに、差動回路４２−１は、ｎＭＯＳトランジスタ７４、７５及びｐＭＯＳトランジスタ７６、７７を備えている。図６に示す実施例１では、第１参照電圧ＶＡＲＹＲと実質的に等しい電圧が第１内部電圧ＶＡＲＹとして出力される。
【実施例２】
【００８０】
図７は、実施例１とは異なる構成の第１内部電圧ＶＡＲＹを出力する第１内部電圧発生回路の回路ブロック図である。その構成について説明する。図６に示す実施例１と構成が同一であり、すでに図６で説明した部分については、同一の符号を付し、重複した説明を省略する。図７に示す実施例２では、実施例１でＭＡＸ回路２１に設けられていた抵抗７２、７３による分圧回路は省略されており、代わりに比較回路１５−１の出力ノード（電源トランジスタ４３−１のドレイン）と電源ＶＳＳ（０Ｖ）との間に直列に接続された抵抗８２と８３による分圧回路を設け、その分圧回路により分圧した電圧を差動対を構成するｎＭＯＳトランジスタ７５のゲートに接続している。それ以外の構成は、図６に示す実施例１の第１内部電圧発生回路７−１と同一である。
【００８１】
図７の実施例２の第１内部電圧発生回路７−１では、前段の参照電圧発生回路１４−１では、第１制御電圧ＶＡＲＹＲＮと第２制御電圧ＶＡＲＹＲＳのうち電圧が高いほうの制御電圧と同一の電圧を第１参照電圧ＶＡＲＹＲとして出力する。また、比較回路１５−１では、分圧回路の分圧比に基づいて、第１参照電圧ＶＡＲＹＲより高い分圧比の逆数に比例する電圧が第１内部電圧として出力される。
【実施例３】
【００８２】
実施例３は、第２内部電圧ＶＰＰを出力する第２内部電圧発生回路７−２の実施例である。図８に実施例３の第２内部電圧発生回路の回路ブロック図を示す。図６に示す実施例１と構成が同一であり、すでに図６で説明した部分については、同一の符号を付し、重複した説明を省略する。
【００８３】
参照電圧発生回路１４−２の基準電圧発生回路６１については、その出力する基準電圧ＶＲＥＦ０の電圧値も図６に示す実施例１の基準電圧発生回路６１と同一である。従って、基準電圧発生回路６１については、第１内部電圧発生回路７−１と第２内部電圧発生回路７−２とで、共通の基準電圧発生回路６１を設けてもよい。また、分圧回路６２も実施例１の第１内部電圧発生回路７−１と共用にしてもよいが、その出力電圧は異なるので、少なくともセレクタ６３は、実施例１と実施例２で別々に設ける必要がある。実施例３では、セレクタ６３の出力電圧ＶＶＰＰＲＳＰが第３制御電圧としてＭＡＸ回路２１に接続される。第３制御電圧ＶＶＰＰＲＳＰは、電源電圧の変動に依存しないほぼ一定の電圧である。
【００８４】
また、実施例１では、内部電圧制御部３７−１において電源電圧ＶＤＤ２から所望の電圧値を得るため、オフセット回路２０を用いて所望の電圧まで電圧降下させていたが、実施例３では、オフセット回路２０に代えて分圧回路９１を設け、分圧回路９１に設けた直列に接続された抵抗２９の抵抗値によって所望の電圧値を得ている。分圧回路９１によって分圧された電圧がｎＭＯＳトランジスタ１６、１７で構成されるセレクタ回路を経由して第４制御電圧ＶＶＰＰＲＳＳとしてＭＡＸ回路２１に接続される。第４制御電圧ＶＶＰＰＲＳＳは、電源ＶＤＤ２の電圧値に依存した電圧となる。
【００８５】
ＭＡＸ回路２１は全体として、差動対を構成する一方のｎＭＯＳトランジスタ３０及び３１のゲートに接続された第３制御電圧ＶＶＰＰＲＳＰ及び第４制御電圧ＶＶＰＰＲＳＳのうち、高い方の電圧が、第２参照電圧ＶＰＰＲＳＰとして出力される。
【００８６】
なお、実施例３に示す第２内部電圧ＶＰＰを生成する内部電圧発生回路におけるＭＡＸ回路の構成は、実施例１、２に示す第１内部電圧ＶＡＲＹを生成する内部電圧発生回路におけるＭＡＸ回路と独立した構成である。したがって、第１内部電圧ＶＡＲＹを生成する内部電圧発生回路が、フラットな電圧出力からＶＤＤ２に依存する電圧出力に切り替わるときのＶＤＤ２の電圧値と、第２内部電圧ＶＰＰを生成する内部電圧発生回路が、フラットな電圧出力からＶＤＤ２に依存する電圧出力に切り替わるときのＶＤＤ２の電圧値とは、必ずしも一致しない。
【００８７】
しかし、第１内部電圧ＶＡＲＹがフラットな電圧特性からＶＤＤ２に依存する電圧特性に切り替わるときのＶＤＤ２の電圧値と、第２内部電圧ＶＰＰがフラットな電圧特性からＶＤＤ２に依存する電圧特性に切り替わるときのＶＤＤ２の電圧値におおきなずれがない限り実用上問題にならない。上記実施例３のように、独立したＭＡＸ回路を用い、第１内部電圧ＶＡＲＹがフラットな電圧特性からＶＤＤ２に依存する電圧特性に切り替わる電圧値と、第２内部電圧ＶＰＰがフラットな電圧特性からＶＤＤ２に依存する電圧特性に切り替わる電圧値とを独立して制御することにより、第１内部電圧ＶＡＲＰ、第２内部電圧ＶＰＰ共に外部電源電圧に依存する電圧特性と外部電源電圧に依存しない電圧特性との切り替え時において、電圧値が階段状に変化することなく、シームレスに切り替わる電圧特性が得られる。
【００８８】
また、比較回路１５−２の構成は、図３で説明したとおりである。差動回路４２−２は、図８に示すとおり、内部にｎＭＯＳトランジスタ７４、７５と、ｐＭＯＳトランジスタ７６、７７を備えている。
【００８９】
最後に本発明の実施形態による半導体装置における外部から供給される電源電圧ＶＤＤ２と第１内部電圧ＶＡＲＹ、第４内部電圧ＶＤＬＰ、第３内部電圧ＶＥＱ、第２内部電圧ＶＰＰとの関係を図９に示す。図９では、外部から供給される電源電圧ＶＤＤ２の電圧値を横軸にプロットし、電源電圧ＶＤＤ２を可変したときの第１内部電圧ＶＡＲＹ、第４内部電圧ＶＤＬＰ、第３内部電圧ＶＥＱ、第２内部電圧ＶＰＰの電圧値を縦軸にプロットしている。
【００９０】
図９に示すとおり、電源電圧ＶＤＤ２が１．３５Ｖ以下であるときは、第１〜第４内部電圧は、いずれも電源電圧ＶＤＤ２の電圧値に依存しないフラットな電圧特性を有する。電源電圧ＶＶＤ２が１．３５Ｖ以上のときは、第１内部電圧ＶＡＲＹ、第２内部電圧ＶＰＰ、第３内部電圧ＶＥＱは、いずれも電源電圧ＶＤＤ２の電圧が上昇すればその電圧の上昇につれて、第１内部電圧ＶＡＲＹ、第２内部電圧ＶＰＰ、第３内部電圧ＶＥＱの電圧値が上昇する。
【００９１】
一方、第４内部電圧ＶＤＬＰは、図９に示す全領域で電源電圧依存性のないフラットな電圧特性を有している。
【００９２】
内部電圧が図９に示す特性を有することにより、メモリアクセス領域に用いられる内部電圧ＶＡＲＹ、ＶＰＰ、ＶＥＱは、電源電圧ＶＤＤ２が、特定の電圧値を超えて上昇した場合に、電源電圧ＶＤＤ２に追従して変化することにより、内部電圧動作ブロックから外部電圧動作ブロックへデータを読み出すときの誤動作等を防ぐことができる。また、メモリアクセス領域以外に用いられる内部電圧ＶＤＬＰは、図９に示す全範囲で電源電圧依存がないフラットな特性を有しているので、外部から供給される電源電圧の依存性のない回路を用いることができる。
【００９３】
なお、上記実施形態では、外部から供給される電源は、電源ＶＳＳが固定であり、電源ＶＳＳの電位に対して高電圧方向に変動する電源ＶＤＤ１、ＶＤＤ２が与えられるものとして説明したが、外部から与えられる電源電圧は、接地を基準として負の電源電圧が与えられるものとしてもよい。その場合には、上記実施形態の説明において、「電源電圧が所定値を超えて上昇する」ことを、「電源電圧の絶対値が所定値を超えて上昇する」と読み替えればよい。
【００９４】
また、上記実施例形態の説明では、ＤＲＡＭを本発明の適用が好ましい実施形態として説明したが、本発明の適用範囲は、ＤＲＡＭに限られるものではない。外部から供給される電源電圧に依存しない（依存しにくい）半導体装置の内部で生成した定電圧が供給されて動作する回路を備えた内部電圧動作ブロックと、外部から供給される電源電圧に基づいて動作する外部電圧動作ブロックを備え、両者の間に信号のやり取りを行う半導体装置に有効な技術である。
【００９５】
通常は、一定の電圧範囲の電源電圧が供給されることが考えられ、そのときの状態において最適な動作が行われるように設計された半導体装置において、最適な電圧範囲を超える電源電圧が供給された場合にも、誤動作を起こすことなく、機能的に正常な動作を行う半導体装置が提供できる。
【００９６】
特にＤＲＡＭのセンスアンプのような入力端子が第１のノードに接続され、出力端子が第２のノードに接続された第１のインバータと、入力端子が第２のノードに接続され、出力端子が第１のノードに接続された第２のインバータと、を備えたデータ保持回路を複数備え、複数のデータ保持回路のうち、選択したデータ保持回路が保持するデータが選択スイッチを介して外部電圧動作ブロックに読み出されるような構造を有する半導体装置に有効である。
【００９７】
特に、選択スイッチが第１導電型のＭＯＳトランジスタ（例えばｎＭＯＳトランジスタ）のみで構成され、内部電圧動作ブロックから選択スイッチを介して外部電圧動作ブロックにデータを読み出す際に、外部電圧動作ブロック側であらかじめプリチャージが行われる場合に有効である。
【００９８】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９９】
１：半導体装置
２：コマンドデコーダ
３：コントロールロジック
４：ロウアドレスバッファ
５：カラムアドレスバッファ
６：行デコーダ
７：内部電圧発生回路
８：列デコーダ
９：メモリセルアレイ
１０：読み出しアンプ
１１：書き込みドライバ
１２：入出力バッファ
１３：センスアンプ
１４：参照電圧発生回路
１５：比較回路
１６〜１８：トランジスタ（差動対を構成するｎＭＯＳトランジスタ）
１９：フィルタ回路
２０：オフセット回路
２１：ＭＡＸ回路
２２：メモリセルトランジスタ
２３：キャパシタ
２４、２５：トランジスタ（オフセット回路を構成するｎＭＯＳトランジスタ）
２６：トランジスタ（センスアンプを構成するｐＭＯＳトランジスタ）
２７：トランジスタ（センスアンプを構成するｎＭＯＳトランジスタ）
２９：抵抗（内部電圧制御部の分圧回路を構成する抵抗）
３３：メモリセルアレイ領域
３４：トランジスタ（列選択スイッチを構成するｎＭＯＳトランジスタ）
３５：外部電圧動作ブロック
３６：内部電圧動作ブロック
３７、３７−１、３７−２、３７−３：内部電圧制御部
３８：トランジスタ（ビット線プリチャージ回路を構成するｎＭＯＳトランジスタ）
３９：トランジスタ（ＩＯ線プリチャージ回路を構成するｐＭＯＳトランジスタ）
４０：トランジスタ（センスアンプの電源スイッチとなるＭＯＳトランジスタ）
４１：トランジスタ（センスアンプの電源スイッチとなるｎＭＯＳトランジスタ）
４２、４２−１、４２−３：差動回路
４３−１、４３−３、４３−４：電源トランジスタ（ｐＭＯＳトランジスタ）
４４：ビット線プリチャージ信号駆動回路
４７：発振回路
４８：チャージポンプ回路
４９：分圧回路
５２：電源トランジスタ（ｐＭＯＳトランジスタ）
６１：基準電圧発生回路
６２：分圧回路
６３：セレクタ
６４：抵抗
６５：キャパシタ
６６、６７：トランジスタ（セレクタ回路を構成するｎＭＯＳトランジスタ）
６８：トランジスタ（ＭＡＸ回路の電流源となるｎＭＯＳトランジスタ）
６９、７０：トランジスタ（ＭＡＸ回路の負荷回路となるｐＭＯＳトランジスタ）
７１：トランジスタ（ＭＡＸ回路の出力トランジスタとなるｐＭＯＳトランジスタ
７２、７３：抵抗（ＭＡＸ回路の出力電圧分圧回路を構成する抵抗）
７４、７５：トランジスタ（比較回路の差動対となるｎＭＯＳトランジスタ）
７６、７７：トランジスタ（比較回路の差動対の負荷回路となるｐＭＯＳトランジスタ）
８２、８３：抵抗（比較回路の出力電圧分圧回路を構成する抵抗）
９１：分圧回路
ＢＬＥＱ：ビット線プリチャージ信号
ＢＬｎ、／ＢＬｎ：ビット線
ＩＯＥＱＢ：ＩＯ線プリチャージ信号
ＷＬｍ：ワード線
ＶＲＥＦ０：基準電圧
ＶＡＲＹ：第１内部電圧（センスアンプに供給される電源電圧）
ＶＡＲＹＲＮ：第１制御電圧
ＶＡＲＹＲＳ：第２制御電圧
ＶＡＲＹＲ：第１参照電圧
ＶＰＰ：第２内部電圧（行デコーダに供給される電源電圧）
ＶＶＰＰＲＳＰ：第３制御電圧
ＶＶＰＰＲＳＳ：第４制御電圧
ＶＰＰＲＳＰ：第２参照電圧
ＶＥＱ：第３内部電圧（ビット線プリチャージ信号駆動回路に供給される電源電圧）
ＶＤＬＰ：第４内部電圧（メモリセルアレイ領域以外の内部回路に供給される定電源電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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