(57)【要約】【課題】安価な構成とするとともに、性能を向上させることができるＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供する。【解決手段】ＰＬＬ周波数シンセサイザは、基準周波数信号と分周信号との位相を比較する位相比較部１０１からの信号と位相誤差補償信号とに応じて、電流パルス信号を生成するＣＰＤＡＣ１０２と、電流パルス信号を電圧信号に変換するループフィルタ１０３と、電圧信号に応じた発振周波数の信号を出力するＶＣＯ１０４と、ＶＣＯ１０４からの出力を分周して分周信号として出力する分周器１０５と、分数分周のための分周比のデータに基づいて、分周比制御信号を生成するデルタシグマ変調器１０７および加算器１０６と、分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成したデータを異なるタイミングで利用して、位相誤差補償信号を生成する制御部１０８とを備える。【選択図】図１
2012039551.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数信号と分周信号との位相を比較する位相比較部と、
前記位相比較部からの信号と位相誤差補償信号生成部からの位相誤差補償信号とに応じて、電流パルス信号を生成する電流パルス信号生成部と、
前記電流パルス信号生成部からの前記電流パルス信号を電圧信号に変換する変換部と、
前記変換部からの前記電圧信号に応じた発振周波数の信号を出力する出力部と、
前記出力部からの出力を分周比制御信号に応じた分周比で分周して、前記分周信号として出力する分周部と、
分数分周のための分周比のデータに基づいて、前記分周比制御信号を生成する分周比制御信号生成部と、
前記分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成した少なくとも２つの前記位相誤差補償用のデータを異なるタイミングで利用して、前記位相誤差補償信号を生成する前記位相誤差補償信号生成部と、
を備える、ＰＬＬ周波数シンセサイザ。
【請求項２】
前記位相誤差補償信号生成部は、
前記位相誤差補償用のデータに固定値を加算する加算部を備える、請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記位相誤差補償信号生成部は、
前記位相誤差補償用のデータをバイナリコードから温度計コードに変換する温度計コード変換部を備える、請求項１または２に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記位相誤差補償信号生成部は、
前記位相誤差補償用のデータの利用順序をランダム化させるランダム化部を備える、請求項１〜３のいずれか１項に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
請求項１〜４のいずれか１項に記載のＰＬＬ周波数シンセサイザを備える、無線通信装置。
【請求項６】
基準周波数信号と分周信号との位相を比較する位相比較ステップと、
前記位相比較ステップで生成された信号と位相誤差補償信号生成ステップで生成された位相誤差補償信号とに応じて、電流パルス信号を生成する電流パルス信号生成ステップと、
前記電流パルス信号生成ステップで生成された前記電流パルス信号を電圧信号に変換する変換ステップと、
前記変換ステップで生成された前記電圧信号に応じた発振周波数の信号を出力する出力ステップと、
前記出力ステップの出力を分周比制御信号に応じた分周比で分周して、前記分周信号として出力する分周ステップと、
分数分周のための分周比のデータに基づいて、前記分周比制御信号を生成する分周比制御信号生成ステップと、
前記分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成した少なくとも２つの前記位相誤差補償用のデータを異なるタイミングで利用して、前記位相誤差補償信号を生成する前記位相誤差補償信号生成ステップと、
を有する、ＰＬＬ周波数シンセサイザの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法に関し、特に、基準周波数を非整数の変換係数で逓倍することが可能な分数分周ＰＬＬ周波数シンセサイザに関する。
【背景技術】
【０００２】
無線通信装置や放送設備には、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で構成されたＰＬＬ周波数シンセサイザが、周波数変換器（ミキサ）の局部発振器として一般的に用いられている。
【０００３】
上記ＰＬＬ回路の一例として、整数分周型ＰＬＬ回路では、基準発振源からの基準周波数信号を分周した信号と、電圧制御発振器（ＶＣＯ）からの周波数信号を分周した信号とを、位相比較器に入力して位相ロック動作を得るようになされている。したがって、ＶＣＯの発振周波数は、位相比較器に入力される比較周波数の整数倍の周波数となされている。
【０００４】
すなわち、無線通信システムで必要とされるチャネルステップが細かくなるにつれて、比較周波数を低く設定しなければならないことを意味する。一般的に、比較周波数を低くするにつれて、チャネル切り替えに必要な時間（ロックアップタイム）は大きくなるため、比較周波数とロックアップタイムはトレードオフの関係にある。また、雑音性能の観点からも、比較周波数をなるべく高く設定し、分周比Ｎを小さくすることが好ましい。つまり、比較周波数と雑音性能の間にも、トレードオフの関係がある。
【０００５】
これらトレードオフから脱却するための技術として、比較周波数よりも小さいチャネルステップでの動作を可能とする、分数分周（Ｆｒａｃｔｉｏｎａｌ−Ｎ）ＰＬＬが知られている。また、当該分数分周ＰＬＬを実現する手法の一つとして、デルタシグマ変調器を用いた技術が知られている。
【０００６】
デルタシグマ変調器は、入力信号を積分し、それを１ビットまたは多ビットで量子化する構成を有しており、例えば、Ａ／Ｄ（アナログ／ディジタル）変換器、Ｄ／Ａ（ディジタル／アナログ）変換器、ＰＬＬ回路などに応用されている。
【０００７】
ここで、デルタシグマ変調器の量子化ノイズに対する伝達関数は、低周波領域では小さく、高周波領域では大きいという特徴がある。すなわち、デルタシグマ変調器によれば、出力信号の量子化雑音成分が高周波領域へ偏るようになり、したがって、帯域内のノイズ成分が抑圧された出力信号が得られることが特徴となっている。このようなノイズ成分の抑圧効果は、一般にノイズシェイピングと呼ばれている。
【０００８】
図１２は、米国特許第６９６０９４７号明細書に記載の、従来の分数分周ＰＬＬ周波数シンセサイザの構成を概略的に示すブロック図である。
【０００９】
図１２において、位相比較器１１０１には、基準周波数信号ＲＥＦＣＬＫが入力される。位相比較器１１０１は、後段の電圧制御発振器（ＶＣＯ）１１０４の出力信号ＶＣＯＣＬＫが分周器１１０５によりＮ分周された分周信号ＤＩＶＣＬＫと、基準周波数信号ＲＥＦＣＬＫとの位相を比較する。基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が先行しているときには、遅れている分周信号ＤＩＶＣＬＫの位相（エッジ）が到来するまでの期間、位相比較器１１０１のＵＰ（アップ）信号出力には、Ｈｉｇｈレベルが出力される。分周信号ＤＩＶＣＬＫの位相（エッジ）が到来すると、位相比較器１１０１はリセットされ、ＵＰ信号出力はＬｏｗレベルとなる。一方、分周信号ＤＩＶＣＬＫの位相（エッジ）が先行しているときには、遅れている基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が到来するまでの期間、位相比較器１１０１のＤＮ（ダウン）信号出力には、Ｈｉｇｈレベルが出力される。基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が到来すると、位相比較器１１０１はリセットされ、ＤＮ信号出力はＬｏｗレベルとなる。当該位相比較器１１０１から出力された信号は、チャージポンプ１１０２へ送られる。
【００１０】
チャージポンプ１１０２は、位相比較器１１０１からの上記ＵＰ信号、ＤＮ信号に応じた電流を流入または流出することにより、上記位相の差に比例した電流パルス信号ＩＣＰを生成する。当該チャージポンプ１１０２の電流パルス信号ＩＣＰは、ループフィルタ１１０３へ送られる。
【００１１】
ループフィルタ１１０３は、チャージポンプ１１０２の電流パルス信号ＩＣＰを積分、平滑化して、電圧信号に変換する。このループフィルタ１１０３の出力電圧信号ＶＴは、ＶＣＯ１１０４の制御電圧となる。
【００１２】
ＶＣＯ１１０４は、ループフィルタ１１０３からの出力電圧信号ＶＴに応じた発振周波数の信号ＶＣＯＣＬＫを出力する。この出力信号ＶＣＯＣＬＫは、当該分数分周ＰＬＬ周波数シンセサイザの出力信号として、図示しない後段の構成（例えば周波数変換器）に送られると共に、分周器１１０５により分周された後に、位相比較器１１０１へフィードバックされる。
【００１３】
デルタシグマ変調器１１０７は、図示しないレジスタ等のデータ供給手段から供給された、分周比の分数部データＫを積分し、それを量子化した後、出力信号Ｘを加算器１１０６へ出力する。デルタシグマ変調器１１０７の出力信号Ｘは、その平均値が入力値Ｋ／Ｍに等しい（ＭはＫのビット深さ）擬似ランダムの整数で表現される系列であり、系列のパターンは、デルタシグマ変調器１１０７の次数とビット幅と入力値とによって決定される。加算器１１０６は、当該デルタシグマ変調器１１０７の出力信号Ｘを、上記データ供給手段から供給された分周比の整数部データＮに加算し、分周比制御信号Ｎ＋Ｘを分周器１１０５へ供給する。すなわち、上記分周比制御信号Ｎ＋Ｘは、平均値がＮ＋Ｋ／Ｍに等しい擬似ランダムの整数系列となる。
【００１４】
分周器１１０５は、供給されたデータに応じて複数の分周比を取りうる、プログラマブル分周器であり、変調された分周比制御信号Ｎ＋Ｘを受け、それに応じた分周比で出力信号ＶＣＯＣＬＫを分周する。
【００１５】
このように、図１２に示した分数分周ＰＬＬ周波数シンセサイザは、ＶＣＯ１１０４の出力を分周する分周器１１０５を、デルタシグマ変調器１１０７の出力信号に応じて変調することで、平均として分数分周を実現している。
【００１６】
一般に、分数分周ＰＬＬ周波数シンセサイザでは、位相比較器１１０１において、基準周波数信号ＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相が平均的には一致するものの、両者の位相が完全に一致することはない。ゆえに、位相比較のたびに、上記ＵＰ信号またはＤＮ信号が出力され、チャージポンプ１１０２は電流の流入または流出動作を行う。その結果、ＶＣＯ１１０４の制御電圧としての出力電圧信号ＶＴは変調を受け、ひいては出力信号ＶＣＯＣＬＫの周波数が変調される。上記変調成分は、デルタシグマ変調器１１０７のノイズシェイピングにより、高周波領域に偏っているため、ループフィルタ１１０３により抑圧することが可能であるが、当該変調成分を効果的に抑圧するためには、ループフィルタ１１０３の帯域を、整数分周ＰＬＬ周波数シンセサイザのループフィルタの帯域と比べて相対的に狭くする必要があり、比較周波数を高くした分数分周ＰＬＬ周波数シンセサイザの利点を十分に生かしきれない。
【００１７】
これを打開するために、分数分周ＰＬＬ周波数シンセサイザの位相比較器１１０１が出力する瞬時位相誤差を、Ｄ／Ａ（ディジタル／アナログ）変換器１１０９を用いて打ち消す方法が、米国特許第６９６０９４７号明細書に開示されている。
【００１８】
引き続き図１２を参照して説明する。デルタシグマ変調器１１０７の出力する量子化雑音は、次数とビット幅と入力値とによって決定されるため、位相比較器１１０１で発生する瞬時位相誤差は予測することが可能である。当該瞬時位相誤差は、基準周波数信号ＲＥＦＣＬＫの周期を２πとしたとき、下記式１で与えられる。
【００１９】
2012039551.tif 000003
ここで、ｎは自然数、Ｋは分周比の分数部データ、Ｍは分数部データＫのビット深さ、Ｎは分周比の整数部データ、Ｘはデルタシグマ変調器１１０７の出力信号である。
【００２０】
上記式１に基づき、制御部１１０８は、分数部データＫと、デルタシグマ変調器１１０７の出力信号Ｘの差を積分し、分周比によってスケーリングすることで、瞬時位相誤差補償信号ＡＰＥＲをＤ／Ａ変換器１１０９に供給する。
【００２１】
Ｄ／Ａ変換器１１０９は、一例として、電流出力Ｄ／Ａ変換器であり、チャージポンプ１１０２の出力としての電流パルス信号ＩＣＰに、基準周波数信号ＲＥＦＣＬＫの周期に関連した時間幅を持つ位相誤差補償電流パルス信号ＩＤＡＣを加算する。位相誤差補償電流パルス信号ＩＤＡＣにより供給される電荷量は、チャージポンプ１１０２の出力としての電流パルス信号ＩＣＰにより供給される電荷量の絶対値に等しく、逆の極性を持つ。したがって、ループフィルタ１１０３に流入または流出する電荷量はゼロとなる。その結果、ＶＣＯ１１０４の制御電圧としての出力電圧信号ＶＴの変動が抑えられるため、ループフィルタ１１０３の帯域幅を広くすることが可能となり、分数分周ＰＬＬ周波数シンセサイザの利点を生かすことができる。
【００２２】
ところで、上記瞬時位相誤差補償機能の有無に関わらず、分数分周ＰＬＬ周波数シンセサイザにおいては、微小な位相差を正確に電流パルスに変換する必要があるため、良好な位相雑音性能を得るためには、チャージポンプを含めた位相比較器が、高い線形性を有することが重要である。
【００２３】
よく知られた位相比較器の非線形性として、（１）位相差ゼロ付近の利得不連続（デッドゾーン、利得過多）、（２）ＵＰ電流とＤＮ電流のミスマッチ、が挙げられる。これらは、ＰＬＬ回路を一定の位相差を持つ状態にロックさせること、すなわち、位相比較器の動作点を線形な領域にシフトさせることで、回避可能である。
【００２４】
米国特許第４９７０４７５号明細書には、位相比較器の動作点を線形な領域にシフトさせる方法が開示されている。
【００２５】
図１３は、米国特許第４９７０４７５号明細書に記載の、チャージポンプを含めた位相比較器の構成を概略的に示すブロック図である。図１４は、図１３の位相比較器における各信号のタイミングチャートである。
【００２６】
図１３に示す位相比較器のブロック図と、図１４に示すタイミングチャートとを参照し、位相比較器の線形性を改善する方法について説明する。
【００２７】
分周信号ＤＩＶＣＬＫの位相（エッジ）において、フリップフロップ１２０２がセットされ、ＤＮ信号はＨｉｇｈレベルとなる。上記ＤＮ信号により、電流源１２０６が起動され、電流Ｉｄｏｗｎを、図示しないループフィルタから引き抜く。
【００２８】
基準周波数信号ＲＥＦＣＬＫの位相（エッジ）において、フリップフロップ１２０１がセットされ、ＵＰ信号はＨｉｇｈレベルとなる。上記ＵＰ信号により、電流源１２０５が起動され、電流Ｉｕｐを、図示しないループフィルタへ供給する。このとき、ＡＮＤゲート１２０３の入力は、いずれもＨｉｇｈレベルであるため、出力Ｒ２にＨｉｇｈレベルを出力し、フリップフロップ１２０２がリセットされる。
【００２９】
ＡＮＤゲート１２０３の出力Ｒ２は、遅延回路１２０４に接続されている。したがって、フリップフロップ１２０１は、基準周波数信号ＲＥＦＣＬＫの位相が到来してから、遅延回路１２０４の遅延時間Ｔｄｌｙ経過した後に、リセットされる。
【００３０】
ＰＬＬ回路は、ループフィルタに出入りする電荷がゼロとなる状態に収束するため、定常状態における分周信号ＤＩＶＣＬＫの位相は、基準周波数信号ＲＥＦＣＬＫの位相よりも、遅延回路１２０４の遅延時間Ｔｄｌｙと等しい時間だけ進んでいる。遅延回路１２０４の遅延時間Ｔｄｌｙを、分数分周動作に起因する瞬時位相誤差のダイナミックレンジよりも大きく選ぶことで、位相比較器の動作点を線形な領域にシフトすることができ、良好な位相雑音性能の分数分周ＰＬＬ周波数シンセサイザを得ることができる。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】米国特許第６９６０９４７号明細書
【特許文献２】米国特許第４９７０４７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００３２】
従来の分数分周ＰＬＬ周波数シンセサイザの瞬時位相誤差補償方法においては、Ｄ／Ａ変換器１１０９の出力する位相誤差補償電流パルス信号ＩＤＡＣは、基準周波数信号ＲＥＦＣＬＫの周期に関連した時間幅を持つため、上記式１に示すように、（Ｍ・Ｎ＋Ｋ）によるスケーリングを必要とする。論理回路で除算を実装することは、無視できない回路規模の増大につながり、経済的な実装を困難にさせる。また、（Ｍ・Ｎ＋Ｋ）によるスケーリングを、Ｍ・Ｎで近似することも提案されているが、これは、位相誤差補償動作に誤差を生じさせることになる。この誤差は、多くの場合、長い周期で蓄積される性格のものであり、ＰＬＬ帯域内雑音の許容しがたい劣化につながる危険性がある。
【００３３】
また、制御部１１０８において、瞬時位相誤差補償信号ＡＰＥＲの下位ビットを四捨五入またはデルタシグマ変調器（図示しない）で処理することで、Ｄ／Ａ変換器１１０９に必要とされるビット数を削減する提案がなされている。下位ビットを処理した情報を、上位ビットに加算する構成をとっているため、その加算分だけ、Ｄ／Ａ変換器１１０９に必要とされるビット数（階調数）は、増大する。
【００３４】
また、上述のように、Ｄ／Ａ変換器１１０９の出力する位相誤差補償電流パルス信号ＩＤＡＣは、基準周波数信号ＲＥＦＣＬＫの周期に関連した時間幅を持つ。補償されるべき微小な位相誤差と比較して長い時間幅を持つパルスを用いて、補償に必要な微量な電荷を供給するためには、位相誤差補償電流パルス信号ＩＤＡＣの電流振幅を小さくする必要がある。つまり、Ｄ／Ａ変換器１１０９には、非常に高い分解能が要求される。Ｄ／Ａ変換器１１０９のビット数を削減する工夫がなされているとはいえ、高精度のアナログ回路の実装は、コストの増大を招く。
【００３５】
また、位相誤差補償電流パルス信号ＩＤＡＣの振幅は、チャージポンプ１１０２の出力としての電流パルス信号ＩＣＰの振幅と関連があるため、チャージポンプ１１０２の出力としての電流パルス信号ＩＣＰを大きくすれば、Ｄ／Ａ変換器１１０９の分解能に対する要求を緩和することは可能である。しかし、その条件で同じループ特性を得るためには、ループフィルタ１１０３の容量を大きくする必要がある。これは、集積回路にループフィルタ１１０３を実装することを困難とさせる。
【００３６】
従来の位相比較器の線形性改善方法においては、遅延回路１２０４によって位相比較器の動作点シフト量を決めているため、ジッタの蓄積による位相雑音の劣化が懸念される。
【００３７】
また、遅延回路１２０４の遅延量は、半導体プロセス、温度、電源電圧の変動によって、大きくばらつく。遅延量が最小となる条件においても、分数分周動作に起因する瞬時位相誤差のダイナミックレンジをカバーするのに十分な遅延を持たせた設計をする必要がある。しかし、その結果、Ｔｙｐｃａｌ条件や、遅延量最大となる条件においては、過大な遅延量を与えることになる。したがって、ジッタの影響が増大するのに加え、チャージポンプの電流ノイズの影響も大きくなり、位相雑音の劣化につながる。さらに、遅延時間が必要以上に長いと、位相比較時のループフィルタ電圧の変動が増大するため、リファレンススプリアスの増大にもつながる。
【００３８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、安価な構成とするとともに、性能を向上させることが可能な、新規かつ改良されたＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供することにある。
【課題を解決するための手段】
【００３９】
上記課題を解決するために、本発明のある観点によれば、基準周波数信号と分周信号との位相を比較する位相比較部と、前記位相比較部からの信号と位相誤差補償信号生成部からの位相誤差補償信号とに応じて、電流パルス信号を生成する電流パルス信号生成部と、前記電流パルス信号生成部からの前記電流パルス信号を電圧信号に変換する変換部と、前記変換部からの前記電圧信号に応じた発振周波数の信号を出力する出力部と、前記出力部からの出力を分周比制御信号に応じた分周比で分周して、前記分周信号として出力する分周部と、分数分周のための分周比のデータに基づいて、前記分周比制御信号を生成する分周比制御信号生成部と、前記分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成した少なくとも２つの前記位相誤差補償用のデータを異なるタイミングで利用して、前記位相誤差補償信号を生成する前記位相誤差補償信号生成部と、を備える、ＰＬＬ周波数シンセサイザが提供される。
【００４０】
前記位相誤差補償信号生成部は、前記位相誤差補償用のデータに固定値を加算する加算部を備えてもよい。
【００４１】
前記位相誤差補償信号生成部は、前記位相誤差補償用のデータをバイナリコードから温度計コードに変換する温度計コード変換部を備えてもよい。
【００４２】
前記位相誤差補償信号生成部は、前記位相誤差補償用のデータの利用順序をランダム化させるランダム化部を備えてもよい。
【００４３】
また、上記課題を解決するために、本発明の別の観点によれば、上記ＰＬＬ周波数シンセサイザを備える、無線通信装置が提供される。
【００４４】
また、上記課題を解決するために、本発明の別の観点によれば、基準周波数信号と分周信号との位相を比較する位相比較ステップと、前記位相比較ステップで生成された信号と位相誤差補償信号生成ステップで生成された位相誤差補償信号とに応じて、電流パルス信号を生成する電流パルス信号生成ステップと、前記電流パルス信号生成ステップで生成された前記電流パルス信号を電圧信号に変換する変換ステップと、前記変換ステップで生成された前記電圧信号に応じた発振周波数の信号を出力する出力ステップと、前記出力ステップの出力を分周比制御信号に応じた分周比で分周して、前記分周信号として出力する分周ステップと、分数分周のための分周比のデータに基づいて、前記分周比制御信号を生成する分周比制御信号生成ステップと、前記分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成した少なくとも２つの前記位相誤差補償用のデータを異なるタイミングで利用して、前記位相誤差補償信号を生成する前記位相誤差補償信号生成ステップと、を有する、ＰＬＬ周波数シンセサイザの制御方法が提供される。
【発明の効果】
【００４５】
以上説明したように本発明によれば、安価な構成とするとともに、性能を向上させることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザの構成を概略的に示すブロック図である。
【図２】図１におけるデルタシグマ変調器１０７および制御部１０８の構成を概略的に示すブロック図である。
【図３】図１におけるＣＰＤＡＣ１０２の構成を概略的に示す回路図である。
【図４】図１の分数分周ＰＬＬ周波数シンセサイザにおける、瞬時位相誤差補償の動作を説明するためのタイミングチャートである。
【図５】図２における位相誤差信号ＰＥに与えるオフセット値を説明するための説明図であり、図２の一部を抜粋したものである。
【図６】図１の分数分周ＰＬＬ周波数シンセサイザの分周比のデータのうち、分数部データをゼロとした場合、すなわち整数分周動作させた場合のタイミングチャートである。
【図７】図１における位相比較器１０１の入出力特性を説明するためのグラフである。
【図８】図１の分数分周ＰＬＬ周波数シンセサイザの、ＳＳＢ位相雑音特性のシステムシミュレーション結果を説明するためのグラフである。
【図９】本発明の第２の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザにおける制御部の構成を概略的に示すブロック図である。
【図１０】本発明の第３の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザにおけるＣＰＤＡＣの構成を概略的に示すブロック図である。
【図１１】本発明の第４の実施の形態に係る無線通信装置の構成を概略的に示すブロック図である。
【図１２】米国特許第６９６０９４７号明細書に記載の、従来の分数分周ＰＬＬ周波数シンセサイザの構成を概略的に示すブロック図である。
【図１３】米国特許第４９７０４７５号明細書に記載の、チャージポンプを含めた位相比較器の構成を概略的に示すブロック図である。
【図１４】図１３の位相比較器における各信号のタイミングチャートである。
【発明を実施するための形態】
【００４７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００４８】
なお、説明は以下の順序で行うものとする。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．まとめ
【００４９】
［１．第１の実施の形態］
まず、本発明の第１の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザについて説明する。図１は、本実施の形態に係る分数分周ＰＬＬ周波数シンセサイザの構成を概略的に示すブロック図である。
【００５０】
図１において、位相比較器１０１には、基準周波数信号ＲＥＦＣＬＫが入力される。位相比較器１０１は、本発明の位相比較部の一例であり、後段の電圧制御発振器（ＶＣＯ）１０４の出力信号ＶＣＯＣＬＫが分周器１０５によりＮ分周された分周信号ＤＩＶＣＬＫと、基準周波数信号ＲＥＦＣＬＫとの位相を比較する。基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が先行しているときには、遅れている分周信号ＤＩＶＣＬＫの位相（エッジ）が到来するまでの期間、位相比較器１０１のＵＰ（アップ）信号出力には、Ｈｉｇｈレベルが出力される。分周信号ＤＩＶＣＬＫの位相（エッジ）が到来すると、位相比較器１０１はリセットされ、ＵＰ信号出力はＬｏｗレベルとなる。分周信号ＤＩＶＣＬＫの位相（エッジ）が先行しているときには、遅れている基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が到来するまでの期間、位相比較器１０１のＤＮ（ダウン）信号出力には、Ｈｉｇｈレベルが出力される。基準周波数信号ＲＥＦＣＬＫの位相（エッジ）が到来すると、位相比較器１０１はリセットされ、ＤＮ信号出力はＬｏｗレベルとなる。当該位相比較器１０１から出力された信号は、ＣＰＤＡＣ１０２へ送られる。
【００５１】
ＣＰＤＡＣ１０２は、本発明の電流パルス信号生成部の一例であり、チャージポンプの機能とＤ／Ａ（ディジタル／アナログ）変換器の機能とを併せ持つ回路であり、位相比較器１０１からの上記ＵＰ信号、ＤＮ信号と、制御部１０８からの位相誤差補償信号ＰＥＣＯＭＰとに応じた電流を流入または流出することにより、上記位相の差に比例した電流パルス信号ＩＣＰＤＡＣを生成する。当該ＣＰＤＡＣ１０２の電流パルス信号ＩＣＰＤＡＣは、ループフィルタ１０３へ送られる。
【００５２】
ループフィルタ１０３は、本発明の変換部の一例であり、ＣＰＤＡＣ１０２の電流パルス信号ＩＣＰＤＡＣを積分、平滑化して、電圧信号に変換する。このループフィルタ１０３の出力電圧信号ＶＴは、ＶＣＯ１０４の制御電圧となる。
【００５３】
ＶＣＯ１０４は、本発明の出力部の一例であり、ループフィルタ１０３からの出力電圧信号ＶＴに応じた発振周波数の信号ＶＣＯＣＬＫを出力する。この出力信号ＶＣＯＣＬＫは、当該分数分周ＰＬＬ周波数シンセサイザの出力信号として、図示しない後段の構成（例えば周波数変換器）に送られると共に、分周器１０５により分周された後に、位相比較器１０１へフィードバックされる。
【００５４】
デルタシグマ変調器１０７は、図示しないレジスタ等のデータ供給手段から供給された、分数分周のための分周比の分数部データＫを積分し、それを量子化した後、出力信号Ｘを加算器１０６へ出力する。デルタシグマ変調器１０７の出力信号Ｘは、その平均値が入力値Ｋ／Ｍに等しい（ＭはＫのビット深さ）擬似ランダムの整数で表現される系列であり、系列のパターンは、デルタシグマ変調器１０７の次数とビット幅と入力値とによって決定される。加算器１０６は、当該デルタシグマ変調器１０７の出力信号Ｘを、上記データ供給手段から供給された分周比の整数部データＮに加算し、分周比制御信号Ｎ＋Ｘを分周器１０５へ供給する。すなわち、上記分周比制御信号Ｎ＋Ｘは、平均値がＮ＋Ｋ／Ｍに等しい擬似ランダムの整数系列となる。デルタシグマ変調器１０７および加算器１０６は、本発明の分周比制御信号生成部の一例である。
【００５５】
分周器１０５は、本発明の分周部の一例であり、供給されたデータに応じて複数の分周比を取りうる、プログラマブル分周器であり、変調された分周比制御信号Ｎ＋Ｘを受け、それに応じた分周比で出力信号ＶＣＯＣＬＫを分周する。
【００５６】
このように、図１に示した分数分周ＰＬＬ周波数シンセサイザは、ＶＣＯ１０４の出力を分周する分周器１０５を、デルタシグマ変調器１０７の出力信号に応じて変調することで、平均として分数分周を実現している。
【００５７】
分数分周ＰＬＬ周波数シンセサイザでは、位相比較器１０１において、基準周波数信号ＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相が平均的には一致するものの、両者の位相が完全に一致することはない。
【００５８】
デルタシグマ変調器１０７の出力する量子化雑音は、次数とビット幅と入力値とによって決定されるため、位相比較器１０１で発生する瞬時位相誤差を予測し、補償することが可能である。当該瞬時位相誤差は、出力信号ＶＣＯＣＬＫの周期を２πとしたとき、下記式２で与えられる。
【００５９】
2012039551.tif 000004
ここで、ｎは自然数、Ｋは分周比の分数部データ、Ｍは分数部データＫのビット深さ、Ｘはデルタシグマ変調器１０７の出力信号である。
【００６０】
上記式２に基づき、デルタシグマ変調器１０７は、分数部データＫと、デルタシグマ変調器１０７の出力信号Ｘの差を積分し、分数部データＫのビット深さＭでスケーリングすることで、または、それと等価な結果を得られる別の方法で、位相誤差信号ＰＥＵを生成し、制御部１０８に供給する。上記ビット深さＭは２のべき乗であるため、Ｍによる除算は、論理回路においてはビットシフトとして実現でき、このために追加されるハードウェアは、実質的に不要である。
【００６１】
制御部１０８に入力された位相誤差信号ＰＥＵは、少なくとも２つの部分に分解され、それぞれが、ＶＣＯ１０４の周期と等しい時間幅を持つパルス状の信号に成形され、位相誤差補償信号ＰＥＣＯＭＰとして、順次あるいは時間間隔を置いて、異なるタイミングで、ＣＰＤＡＣ１０２に出力される。制御部１０８は、本発明の位相誤差補償信号生成部の一例である。
【００６２】
次に、図１におけるデルタシグマ変調器１０７および制御部１０８の詳細について説明する。図２は、図１におけるデルタシグマ変調器１０７および制御部１０８の構成を概略的に示すブロック図である。
【００６３】
図２において、デルタシグマ変調器１０７は、一例として、１−１−１ＭＡＳＨ（ＭｕｌｔｉｓＴａｇｅ  ｎｏｉｓｅ  ＳＨａｐｉｎｇ）と呼ばれる構成をとる。第１の累積加算器２０１は、入力データＫを累積し、オーバーフロー信号ＯＶＦ１を出力する一方、残余すなわち量子化雑音Ｎ１を、第２の累積加算器２０２へ供給する。第２の累積加算器２０２は、第１の累積加算器２０１の量子化雑音Ｎ１を累積し、オーバーフロー信号ＯＶＦ２を出力する一方、量子化雑音Ｎ２を、第３の累積加算器２０３へ供給する。第３の累積加算器２０３は、第２の累積加算器２０２の量子化雑音Ｎ２を累積し、オーバーフロー信号ＯＶＦ３を出力する。第１の累積加算器２０１、第２の累積加算器２０２、第３の累積加算器２０３のオーバーフロー信号ＯＶＦ１、ＯＶＦ２、ＯＶＦ３は、差分および加算処理を経て、出力信号Ｘとして、図１における分周器１０５に供給される。入力データＫから出力信号Ｘへの伝達関数は、下記式３で与えられる。
【００６４】
2012039551.tif 000005
上記式３によれば、入力データＫは、なんら作用を受けずに通過し、一方で、量子化雑音は、３次のノイズシェイピングを受ける。第１の累積加算器２０１によって付加される量子化雑音Ｎ１と、第２の累積加算器２０２によって付加される量子化雑音Ｎ２とは、オーバーフロー信号を差分および加算処理する過程においてキャンセルされ、出力信号Ｘに現れる雑音には、第３の累積加算器２０３によって付加される量子化雑音Ｎ３のみが寄与する。
【００６５】
上記式２をｚ変換の式として書き直し、上記式３を代入すると、下記式４のようになる。
【００６６】
2012039551.tif 000006
ここで、ＰＥは位相誤差、Ｋは分周比の分数部データ、Ｍは分数部データＫのビット深さ、Ｎは分周比の整数部データである。
【００６７】
上記式４を、ＰＥ（ｚ）について解くと、下記式５を得る。
【００６８】
2012039551.tif 000007
すなわち、位相誤差ＰＥは、上記第３の累積加算器２０３の量子化雑音Ｎ３の２階差分をとることで、得ることができる。位相誤差信号生成回路２０４に示すように、２階差分回路の一部として、第３の累積加算器２０３の遅延回路を利用することができるため、小規模な回路の追加で、所望の動作を実現することが可能である。位相誤差信号生成回路２０４は、上記位相誤差ＰＥに、定められたオフセット値ＯＦＦＳＥＴ１を加算し、位相誤差信号ＰＥＵを、制御部１０８に供給する。
【００６９】
制御部１０８に入力された位相誤差信号ＰＥＵは、上位ビットの信号ＰＥＵ１と、下位ビットの信号ＰＥＵ２とに分割され、上位ビットの信号ＰＥＵ１は、第１の温度計エンコーダ２０５に供給され、下位ビットの信号ＰＥＵ２は、デルタシグマ変調器２０７に供給される。下位ビットの信号ＰＥＵ２は、デルタシグマ変調器２０７で処理され、定められたオフセット値ＯＦＦＳＥＴ２を加算され、信号ＰＥＵ２’として、第２の温度計エンコーダ２０６に供給される。信号ＰＥＵ１および信号ＰＥＵ２’は、本発明の位相誤差補償用のデータの一例である。
【００７０】
第１の温度計エンコーダ２０５は、入力されたバイナリコードの信号ＰＥＵ１を、温度計コードの信号ＰＥＵＴ１に変換し、パルスシェイパ２０８に供給する。第２の温度計エンコーダ２０６は、入力されたバイナリコードの信号ＰＥＵ２’を、温度計コードの信号ＰＥＵＴ２に変換し、パルスシェイパ２０８に供給する。第１の温度計エンコーダ２０５と第２の温度計エンコーダ２０６は、本発明の温度計コード変換部の一例である。
【００７１】
パルスシェイパ２０８は、入力された信号ＰＥＵＴ１および信号ＰＥＵＴ２を、ＶＣＯ１０４の周期と等しい時間幅を持つパルス状の信号に成形し、位相誤差補償信号ＰＥＣＯＭＰとして、順次あるいは時間間隔を置いて、異なるタイミングで、図１におけるＣＰＤＡＣ１０２に出力する。
【００７２】
なお、位相誤差補償信号ＰＥＣＯＭＰのパルス幅を、ＶＣＯ１０４の出力を整数分周したクロックの周期に等しくさせてもよい。この場合、上記式２でのスケーリング量を変える必要がある。ビットシフトによる簡便なスケーリングを可能とするためには、上記整数分周比を２のべき乗とすることが好ましい。
【００７３】
なお、第１の温度計エンコーダ２０５および第２の温度計エンコーダ２０６を、パルスシェイパ２０８の後段、あるいは、ＣＰＤＡＣ１０２の内部に備えるような構成を採ることも可能である。
【００７４】
次に、図１におけるＣＰＤＡＣ１０２の詳細について説明する。図３は、図１におけるＣＰＤＡＣ１０２の構成を概略的に示す回路図である。
【００７５】
図３において、ＣＰＤＡＣ１０２は、一例として、電源とループフィルタ出力端子との間に接続され、位相比較器１０１からのＵＰ信号を受けて、電流パルス信号Ｉｕｐを出力する、ＵＰ電流セル３０１と、接地電位とループフィルタ出力端子との間に接続され、位相比較器１０１からのＤＮ信号や、制御部１０８からの位相誤差補償信号ＰＥＣＯＭＰを受けて、電流パルス信号Ｉｄｏｗｎを出力する、ＤＮ電流セルアレイ３０２とを備える。
【００７６】
ＤＮ電流セルアレイ３０２は、複数の単位電流セルからなるアレイであり、一部の単位電流セルは、位相比較器１０１からのＤＮ信号によって制御され、一部の単位電流セルは、制御部１０８からの位相誤差補償信号ＰＥＣＯＭＰによって制御される。これにより、位相誤差補償動作の線形性を良好にするとともに、ＤＮ信号による動作電流と、位相誤差補償動作による動作電流とのマッチングを良好にすることができる。
【００７７】
また、ＵＰ電流セル３０１とＤＮ電流セルアレイ３０２とに与えるバイアス電圧を生成するための、図示しないバイアス回路には、ＵＰ電流セル３０１とＤＮ電流セルアレイ３０２とのマッチングを良好にするための手段を備えることが好ましい。
【００７８】
次に、図１の分数分周ＰＬＬ周波数シンセサイザにおける、瞬時位相誤差補償の動作について説明する。図４は、図１の分数分周ＰＬＬ周波数シンセサイザにおける、瞬時位相誤差補償の動作を説明するためのタイミングチャートである。
【００７９】
図４において、ＣＰＤＡＣ１０２のＵＰ電流セル３０１は、基準周波数信号ＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相差に相当する時刻ｔ１から時刻ｔ２までの期間、電流パルス信号Ｉｕｐを、ループフィルタ１０３に出力する。
【００８０】
制御部１０８のパルスシェイパ２０８は、分周信号ＤＩＶＣＬＫのエッジの時刻ｔ２から次のＶＣＯＣＬＫのエッジの時刻ｔ３までの期間、第１の温度計エンコーダ２０５の出力信号ＰＥＵＴ１を、位相誤差補償信号ＰＥＣＯＭＰとしてＣＰＤＡＣ１０２に出力する。同様に、パルスシェイパ２０８は、時刻ｔ３から次のＶＣＯＣＬＫのエッジの時刻ｔ４までの期間、第２の温度計エンコーダ２０６の出力信号ＰＥＵＴ２を、位相誤差補償信号ＰＥＣＯＭＰとしてＣＰＤＡＣ１０２に出力する。時刻ｔ４以降、次の基準周波数信号ＲＥＦＣＬＫのエッジが到来する時刻ｔ５までの期間、位相誤差補償信号ＰＥＣＯＭＰとしては何も出力しない。ＣＰＤＡＣ１０２のＤＮ電流セルアレイ３０２は、位相誤差補償信号ＰＥＣＯＭＰに応じて、電流パルス信号Ｉｄｏｗｎを、ループフィルタ１０３に出力する。
【００８１】
ループフィルタ１０３には、電流パルス信号Ｉｕｐと電流パルス信号Ｉｄｏｗｎとの合計の電流パルス信号Ｉｃｐｄａｃが供給される。電流パルス信号Ｉｃｐｄａｃにより、時刻ｔ１から時刻ｔ２までの期間に供給される電荷量Ｑａは、時刻ｔ２から時刻ｔ３までの期間に供給される電荷量Ｑｂと、ほぼ等しい。ただし、制御部１０８で位相誤差信号ＰＥＵから上位ビットの信号ＰＥＵ１を取り出す際に発生する、打ち切り誤差を含んでいる。したがって、時刻ｔ１から時刻ｔ３までの期間にループフィルタ１０３に供給されるトータルの電荷量は、当該打ち切り誤差に等しい。時刻ｔ３から時刻ｔ４までの期間に供給される電荷量Ｑｃは、上記打ち切り誤差を高周波領域にノイズシェイプする。
【００８２】
時刻ｔ５から時刻ｔ８までの期間についても、同様に、電流パルス信号Ｉｃｐｄａｃにより、時刻ｔ５から時刻ｔ６までの期間に供給される電荷量Ｑｄは、時刻ｔ６から時刻ｔ７までの期間に供給される電荷量Ｑｅと、ほぼ等しい。時刻ｔ７から時刻ｔ８までの期間に供給される電荷量Ｑｆは、上記打ち切り誤差を高周波領域にノイズシェイプする。
【００８３】
次に、図２における位相誤差信号ＰＥに与えるオフセット値について説明する。図５は、図２における位相誤差信号ＰＥに与えるオフセット値を説明するための説明図であり、図２の一部を抜粋したものである。
【００８４】
図５において、第３の累積加算器２０３のビット幅が１１ビットであるとした場合、第３の累積加算器２０３の量子化雑音Ｎ３を２階差分することで得た位相誤差信号ＰＥは、１３ビットのビット幅を持ち、その値は、２の補数表現で−２１２から２１２−１までの範囲を取りうる。加算器２０９は、上記位相誤差信号ＰＥに、定められたオフセット値ＯＦＦＳＥＴ１＝２１２を加算する。これにより、加算器２０９の出力としての位相誤差信号ＰＥＵは、０から２１３−１までの範囲を取りうる、単一極性のデータとなる。上記加算器２０９の出力としての位相誤差信号ＰＥＵの下位ビットの信号ＰＥＵ２は、デルタシグマ変調器２０７によって処理される。上記デルタシグマ変調器２０７が、一例として１−１−１ＭＡＳＨの構成をとる場合、その出力信号ＤＳＭＯＵＴは、２の補数表現で−２２から２２−１までの範囲を取りうる。加算器２１０は、上記デルタシグマ変調器２０７の出力信号ＤＳＭＯＵＴに、定められたオフセット値ＯＦＦＳＥＴ２＝２２を加算する。これにより、加算器２１０の出力としての信号ＰＥＵ２’は、０から２３−１までの範囲を取りうる、単一極性のデータとなる。
【００８５】
次に、図６を参照して、オフセット値ＯＦＦＳＥＴ１およびオフセット値ＯＦＦＳＥＴ２を加算することで得られる効果について説明する。図６は、図１の分数分周ＰＬＬ周波数シンセサイザの分周比のデータのうち、分数部データをゼロとした場合、すなわち整数分周動作させた場合のタイミングチャートである。
【００８６】
図６において、分数部データがゼロであるため、デルタシグマ変調器１０７はゼロを出力し続ける。したがって、このとき、上記式５で与えられる位相誤差ＰＥも、同様にゼロである。図６中の数値の末尾に（ｄ）を付加しているものは１０進表現、（ｂ）を付加しているものは２進表現である。加算器２０９で、ＯＦＦＳＥＴ１＝４０９６（ｄ）（固定値）を加算し、位相誤差信号ＰＥＵ＝４０９６（ｄ）を得る。したがって、上記位相誤差信号ＰＥＵの上位４ビットを取り出した信号ＰＥＵ１＝８（ｄ）となる。上記位相誤差信号ＰＥＵの下位ビットの信号ＰＥＵ２はゼロであるため、デルタシグマ変調器２０７の出力信号ＤＳＭＯＵＴはゼロであり、加算器２１０で、ＯＦＦＳＥＴ２＝４（ｄ）（固定値）を加算し、信号ＰＥＵ２’＝４（ｄ）を得る。パルスシェイパ２０８が、信号ＰＥＵ１と信号ＰＥＵ２’とを、所定の時刻において、位相誤差補償信号ＰＥＣＯＭＰとして出力し、ＣＰＤＡＣ１０２は、それに応じた電流パルスを出力する。なお、図２の構成によれば、位相誤差補償信号ＰＥＣＯＭＰは、温度計コード表現のデータであるが、図６においては、便宜上、バイナリコードとして表現した。加算器２０９と加算器２１０は、本発明の加算部の一例である。
【００８７】
以上のように、位相誤差ＰＥから位相誤差補償信号ＰＥＣＯＭＰを生成する過程において、オフセット値ＯＦＦＳＥＴ１やオフセット値ＯＦＦＳＥＴ２を付加することにより、位相誤差補償動作を、単一の極性で行うことが可能となる。これにより、ＣＰＤＡＣ１０２の、位相誤差補償動作に関わる電流セルアレイを、同一の単位セルを用いて構成することができるため、良好な線形性を得ることが可能となる。
【００８８】
また、ＰＬＬ回路は、ループの定常状態において、時刻ｔ２から時刻ｔ３までの期間に供給される電荷量Ｑｎ１と時刻ｔ３から時刻ｔ４までの期間に供給される電荷量Ｑｎ２との合計と、時刻ｔ１から時刻ｔ２までの期間に供給される電荷量Ｑｐとが、等しくなるような位相差にロックする。これは、位相比較器１０１の動作点を、線形な領域にシフトさせたことに相当する。
【００８９】
さらに、図７を参照して、オフセット値ＯＦＦＳＥＴ１およびオフセット値ＯＦＦＳＥＴ２を加算することで得られる効果について説明する。図７は、図１における位相比較器１０１の入出力特性を説明するためのグラフである。
【００９０】
図７において、横軸は、位相比較器１０１に入力される基準周波数信号ＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相差で、基準周波数信号ＲＥＦＣＬＫが先行している状態を正とする。縦軸は、ＣＰＤＡＣ１０２から出力される電荷量である。理想的には、破線で示すような線形な特性を得られることが望ましいが、実際には、実線で示すような、非線形性を有する特性となる。上述した、位相誤差補償信号ＰＥＣＯＭＰのオフセット値ＯＦＦＳＥＴ１やオフセット値ＯＦＦＳＥＴ２の効果により、本実施の形態に係るＰＬＬ回路は、図７に示す動作点ＯＰにロックする。図５で、位相誤差補償信号ＰＥＣＯＭＰに加算するオフセット値のうち、加算器２０９で加算するオフセット値ＯＦＦＳＥＴ１は、分数分周動作により発生する位相誤差のダイナミックレンジの半分であり、原理的には、分数分周動作により発生する位相誤差が位相比較器１０１の入出力特性の原点を横切ることを防止するオフセット量として、必要最小限の量である。実際には、位相比較器１０１の入出力特性の非線形領域は、図７に示すように、原点付近に、ある幅をもって存在する。これは、加算器２１０でオフセット値ＯＦＦＳＥＴ２を加算し、位相比較器１０１の動作点をさらにシフトさせることで、回避できる。
【００９１】
以上のように、位相誤差補償信号ＰＥＣＯＭＰにオフセット値ＯＦＦＳＥＴ１やオフセット値ＯＦＦＳＥＴ２を与えることにより、新たなハードウェアを追加することなく、位相比較器１０１の動作点を線形な領域にシフトさせることができ、良好な雑音性能を得ることができる。
【００９２】
次に、図１の分数分周ＰＬＬ周波数シンセサイザの、ＳＳＢ（シングルサイドバンド）位相雑音特性のシステムシミュレーション結果について説明する。図８は、図１の分数分周ＰＬＬ周波数シンセサイザの、ＳＳＢ位相雑音特性のシステムシミュレーション結果を説明するためのグラフである。図８では、位相誤差補償機能を動作させた場合と、当該機能を動作させない場合とを、重ねて示す。本シミュレーション結果には、位相比較器１０１のジッタと、ＣＰＤＡＣ１０２の電流雑音と、ＣＰＤＡＣ１０２の電流セルのミスマッチと、ループフィルタ１０３の抵抗性雑音と、ＶＣＯ１０４の位相雑音とが、含まれている。
【００９３】
本シミュレーション結果によれば、ループ帯域外に出現しているデルタシグマ変調器の量子化雑音が、位相誤差補償機能により、効果的に抑圧されていることがわかる。
【００９４】
［２．第２の実施の形態］
次に、本発明の第２の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザについて説明する。図９は、本実施の形態に係る分数分周ＰＬＬ周波数シンセサイザにおける制御部の構成を概略的に示すブロック図である。本実施の形態における分数分周ＰＬＬ周波数シンセサイザは、制御部１０８が、擬似ランダム信号発生回路９０１およびセレクタ９０２をさらに備える点が、上述した第１の実施の形態と異なる。
【００９５】
図９において、擬似ランダム信号発生回路９０１は、分周信号ＤＩＶＣＬＫによって駆動され、擬似ランダム信号ＳＥＬを発生する。セレクタ９０２は、上記擬似ランダム信号ＳＥＬに基づいて、信号ＰＥＵ１と信号ＰＥＵ２’との供給先を、第１の温度計エンコーダ２０５と第２の温度計エンコーダ２０６とのいずれかに切り替える。例えば、擬似ランダム信号ＳＥＬがＬｏｗレベルのときは、信号ＰＥＵ１を第１の温度計エンコーダ２０５に供給し、信号ＰＥＵ２’を第２の温度計エンコーダ２０６に供給し、擬似ランダム信号ＳＥＬがＨｉｇｈレベルのときは、信号ＰＥＵ１を第２の温度計エンコーダ２０６に供給し、信号ＰＥＵ２’を第１の温度計エンコーダ２０５に供給する。擬似ランダム信号発生回路９０１およびセレクタ９０２は、本発明のランダム化部の一例である。
【００９６】
つまり、パルスシェイパ２０８からＣＰＤＡＣ１０２に送られる位相誤差補償信号ＰＥＣＯＭＰにおいて、位相誤差信号ＰＥＵの上位ビットに関する情報と下位ビットに関する情報との供給される順序が、擬似ランダム的に変化する。すなわち、位相誤差補償用のデータの利用順序がランダム化される。その結果、特定の分周比設定で発生しうるスプリアスレベルを低減することができる。
【００９７】
なお、ランダム化手段をパルスシェイパ２０８の中に持たせるなど、本発明にかかる技術的思想を逸脱しない範囲であれば、設計に応じて種々の変更が可能である。
【００９８】
［３．第３の実施の形態］
次に、本発明の第３の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザについて説明する。図１０は、本実施の形態に係る分数分周ＰＬＬ周波数シンセサイザにおけるＣＰＤＡＣの構成を概略的に示すブロック図である。本実施の形態における分数分周ＰＬＬ周波数シンセサイザは、ＣＰＤＡＣ１０２が、ランダム化回路９０３をさらに備える点が、上述した第１の実施の形態と異なる。
【００９９】
図１０において、ランダム化回路９０３は、分周信号ＤＩＶＣＬＫによって駆動され、ＤＮ信号と位相誤差補償信号ＰＥＣＯＭＰが使用する単位電流セルを、位相比較のたびに、ランダムに変更する。これにより、ＤＮ信号による動作電流と、位相誤差補償動作による動作電流とのマッチングをさらに良好にすることができる。
【０１００】
［４．第４の実施の形態］
次に、本発明の第４の実施の形態に係る無線通信装置について説明する。図１１は、本実施の形態に係る無線通信装置の構成を概略的に示すブロック図である。
【０１０１】
図１１において、無線通信装置１０００は、ベースバンド回路（Ｂａｓｅ−ｂａｎｄ  ＢＬＯＣＫ）１００１と、送受信モジュール１００２と、アンテナ共用器１００３と、電波を送受信するアンテナ１００４とを備える。
【０１０２】
ベースバンド回路１００１は、ベースバンド信号を扱う回路であり、送受信モジュール１００２との間で信号の授受を行う。送受信モジュール１００２は、ベースバンド回路１００１との間で信号の授受を行って信号処理を行う。アンテナ共用器１００３は、送受信モジュール１００２との間で信号の授受を行う。アンテナ１００４は、電波の送受信を行う。
【０１０３】
また、送受信モジュール１００２は、送信系と受信系とに分けられ、送信系はＰＬＬ１０１１と、発振器１０１２と、増幅器１０１３とを備え、受信系はＰＬＬ１０２１と、発振器１０２２と、増幅器１０２３と、ダウンコンバータ１０２４と、ローパスフィルタ１０２５と、可変利得変換器１０２６とを備える。
【０１０４】
ここで、図１１に示したＰＬＬ１０１１，１０２１に、上述した本発明の第１〜第３の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザのいずれかを適用することができる。上述した本発明の第１〜第３の実施の形態に係る分数分周ＰＬＬ周波数シンセサイザのいずれかを無線通信装置１０００に適用することで、無線通信装置１０００は、上述した各実施の形態の効果を奏することができる。
【０１０５】
なお、図１１に示した無線通信装置１０００の構成は、あくまで一例であり、かかる例に限定されないことは言うまでもない。ＰＬＬを用いる装置であれば本発明の各実施の形態に係る分数分周ＰＬＬ周波数シンセサイザを適用することが可能である。
【０１０６】
［５．まとめ］
上述した各実施の形態によれば、位相誤差補償信号ＰＥＣＯＭＰを、ＶＣＯＣＬＫの周期またはそれに関連した時間幅を持つパルス状とすることにより、除算の実装を不要とすることができる。また、位相誤差補償信号ＰＥＣＯＭＰを、ＶＣＯＣＬＫの周期またはそれに関連した時間幅を持つパルス状とすることにより、位相誤差補償に必要な電流セルアレイの分解能に対する要求を緩和することができる。また、位相誤差補償信号ＰＥＣＯＭＰを、ＶＣＯＣＬＫの周期またはそれに関連した時間幅を持つパルス状とすることにより、チャージポンプ電流を少なく、ループフィルタ１０３の容量を小さくするループ設計が可能となり、ループフィルタ１０３を集積回路に実装することができる。
【０１０７】
また、上述した各実施の形態によれば、位相誤差信号ＰＥを、少なくとも２つの部分に分解し、それぞれを、ＶＣＯ１０４の周期と等しい時間幅を持つパルス状の信号に成形し、位相誤差補償信号ＰＥＣＯＭＰとして、順次あるいは時間間隔を置いて、異なるタイミングで、ＣＰＤＡＣ１０２に出力する構成をとることにより、位相誤差補償動作に必要な電流セルを削減することができ、また、アナログ回路の非線形性の影響を減らすことができる。
【０１０８】
また、上述した各実施の形態によれば、位相誤差補償信号ＰＥＣＯＭＰにオフセットを加えることにより、位相誤差補償動作を、単一の極性で実現することができるため、良好な線形性を得ることができる。また、位相誤差補償信号ＰＥＣＯＭＰにオフセットを加えることにより、位相比較器１０１の動作点を、位相比較器１０１の入出力特性の線形な領域にシフトさせ、良好な位相雑音性能を得ることができる。また、位相誤差補償信号ＰＥＣＯＭＰにオフセットを加えることにより、ゲートの遅延を利用しないため、ジッタの影響を少なくすることができる。また、位相誤差補償信号ＰＥＣＯＭＰにオフセットを加えることにより、与えるオフセットは、所望の動作点シフトを実現するのに必要最小限のオフセット量であるため、リファレンススプリアスの増加を軽減することができる。また、位相誤差補償信号ＰＥＣＯＭＰにオフセットを加えることにより、動作点シフト量に対する、プロセスバラツキ、温度、電源電圧の影響が小さいため、良好な位相雑音性能を安定して得ることができる。
【０１０９】
また、上述した第２の実施の形態によれば、少なくとも２つの位相誤差補償信号ＰＥＣＯＭＰを、ＣＰＤＡＣ１０２に供給する順序を、擬似ランダム信号により変化させることにより、特定の分周比設定で発生しうるスプリアスレベルを低減することができる。
【０１１０】
また、上述した第３の実施の形態によれば、ＤＮ信号と位相誤差補償信号ＰＥＣＯＭＰが使用する単位電流セルを、位相比較のたびに、ランダムに変更することにより、ＤＮ信号による動作電流と、位相誤差補償動作による動作電流とのマッチングをさらに良好にすることができる。
【０１１１】
以上、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１１２】
１０１    位相比較器
１０２    ＣＰＤＡＣ
１０３    ループフィルタ
１０４    電圧制御発振器
１０５    分周器
１０６    加算器
１０７    デルタシグマ変調器
１０８    制御部
２０１    第１の累積加算器
２０２    第２の累積加算器
２０３    第３の累積加算器
２０４    位相誤差信号生成回路
２０５    第１の温度計エンコーダ
２０６    第２の温度計エンコーダ
２０７    デルタシグマ変調器
２０８    パルスシェイパ
２０９    加算器
２１０    加算器
３０１    ＵＰ電流セル
３０２    ＤＮ電流セルアレイ
９０１    擬似ランダム信号発生回路
９０２    セレクタ
９０３    ランダム化回路
１０００    無線通信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図８】
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