(57)【要約】【課題】少ない電流で必要な負性抵抗が得られることにより、安定に動作することのできる発振器を提供する。【解決手段】互いに並列に配設された容量素子１３４，２３４およびインダクタ１３３，２３３を有する共振回路１３，２３と、共振回路１３，２３の損失を打ち消す負性抵抗が生じるように配設された複数のトランジスタを有する負性抵抗発生器１４，２４と、第１バイアス端子１５，２５と、第２バイアス端子１６，２６と、を備えた複数の発振部１０，２０と、各共振回路１３，２３が互いに等価的に並列に接続されるように、複数の発振部１０，２０を電気的に結合する結合部３０Ａと、を備え、複数の発振部１０，２０は、それぞれの第１バイアス端子２５および第２バイアス端子１６において互いに直列に接続され、複数の発振部１０，２０における複数のトランジスタ１４３，１４４，２４３，２４４は、互いに同じ導電型で構成されている。【選択図】図１
2012095225.tif 000002
【特許請求の範囲】
【請求項１】
第１配線および第２配線と、前記第１配線と前記第２配線との間に互いに並列に配設された容量素子およびインダクタを有する共振回路と、前記第１配線と前記第２配線との間に前記共振回路の損失を打ち消す負性抵抗が生じるように配設された複数のトランジスタを有する負性抵抗発生器と、前記インダクタを介して第１配線および第２配線に接続された第１バイアス端子と、前記複数のトランジスタを介して前記第１配線および前記第２配線に接続された第２バイアス端子と、を備えた複数の発振部と、
前記各共振回路が互いに等価的に並列に接続されるように、前記複数の発振部を電気的に結合する結合部と、を備え、
前記複数の発振部は、それぞれの前記第１バイアス端子および第２バイアス端子において互いに直列に接続され、
前記複数の発振部における前記複数のトランジスタは、互いに同じ導電型で構成されている、発振器。
【請求項２】
前記結合部は、前記複数の発振部の前記第１配線同士を接続する第１結合配線に設けられた第１容量素子と、前記複数の発振部の前記第２配線同士を接続する第２結合配線に設けられた第２容量素子とを有する、請求項１に記載の発振器。
【請求項３】
前記結合部は、前記複数の発振部の前記第１配線および前記第２配線間にそれぞれ設けられた誘導コイルを有し、前記複数の発振部に対応する前記誘導コイル同士が当該誘導コイル間で電磁誘導が生じるように並列配置される、請求項１に記載の発振器。
【請求項４】
前記結合部は、前記複数の発振部の前記インダクタ同士が当該インダクタ間で電磁誘導が生じるように並列配置されて構成される、請求項１に記載の発振器。
【請求項５】
前記複数のトランジスタは、Ｎ型のＭＯＳトランジスタである、請求項１に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に搭載される発振器に関し、特に、低消費電流性能に優れた発振器に関する。
【背景技術】
【０００２】
近年、広く普及している移動体通信用無線機器において、低消費電流化への要求はますます高まってきている。送受信機能を実現する回路ブロックの中でも発振器（差動発振器）は、発振の高い安定性および位相雑音の低減を実現するため、大きな動作電流を必要とする。
【０００３】
図５は従来のＣＭＯＳ構成を有する発振器の概略構成を示す回路図である。図５において、ＣＭＯＳ発振器は、一対のＰＭＯＳトランジスタ４１１，４１２のゲート端子とドレイン端子とが互いにクロスするように接続されることにより負性抵抗を生じさせる負性抵抗発生器４１と、一対のＮＭＯＳトランジスタ４２１，４２２のゲート端子とドレイン端子とが互いにクロスするように接続されることにより負性抵抗を生じさせる負性抵抗発生器４２と、インダクタ４３１および容量素子４３２が並列接続された共振回路（タンク回路）４３とを備えている。
【０００４】
ここで、タンク回路４３を構成するインダクタ４３１および容量素子４３２は抵抗成分を有するため、タンク回路４３のＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）は現実的には有限値となり、交流電流が流れることでインダクタ４３１および容量素子４３２の抵抗成分による損失が発生する。このため、タンク回路４３における発振が安定に行われるためには、抵抗成分による損失を補うだけの負性抵抗が必要となる。図５に示す発振器では、２つの負性抵抗発生器４１，４２でこの負性抵抗を生じさせるように意図されている。負性抵抗発生器４１，４２は一対のＰＭＯＳトランジスタ４１１，４１２のドレイン端子とこれらに対応する一対のＮＭＯＳトランジスタ４２１，４２２のドレイン端子とがそれぞれ接続され（いわゆる縦積み構造を有しており）、それぞれが電源とＧＮＤとの間に直列に接続されているため、負性抵抗発生器４１，４２には同一の電流が動作電流として流れる。このような２つの負性抵抗発生器４１，４２を有する構成においては、負性抵抗発生器を１つだけ用いた場合に比べ、同じ動作電流から得られる負性抵抗をより大きくすることができる。逆に言えば、負性抵抗は流す電流に依存して変化することため、２つの負性抵抗発生器４１，４２を用いることにより、必要な負性抵抗を得るための動作電流を低減させることができるといえる。
【０００５】
また、従来の差動発振器の別例として特許文献１では、ＰＭＯＳ負性抵抗発生器４１の代わりに、自身のゲートとドレインを繋いでダイオード接続された一対のＮＭＯＳトランジスタからなる差動対回路が挿入された発振器が開示されている。この差動対回路は自身のゲートとドレインとが繋がれているため負性抵抗が生じず、単なる負荷として働いている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５３７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５に示したＣＭＯＳ発振器では二つの負性抵抗発生器４１，４２の働きで、一方のみを用いた場合に比べより強い負性抵抗が得られる効果があるものの、ＰＭＯＳトランジスタの相互コンダクタンスはＮＭＯＳのそれに比べ半分程度かそれ以下と小さいため、ＮＭＯＳトランジスタで構成された負性抵抗発生器４２単独の負性抵抗に比べ、わずかな効果しかなかった。このため、発振器が安定に動作するために必要な負性抵抗を得るためには、ＰＭＯＳトランジスタによる負性抵抗発生器４１を組み合わせた図５の構成においても動作電流の低減効果はわずかしかなかった。
【０００８】
また、特許文献１に示した差動発振器においては、負荷として働く差動対回路が追加されるが、当該差動対回路においては負性抵抗が生じず、タンク回路に並列に抵抗性回路が付加されることとなるため、当該抵抗性回路で電力が消費されることとなり、動作電流が増大する問題がある。
【０００９】
そこで、本発明は上記の課題を解決するためになされたものであり、少ない電流で必要な負性抵抗が得られることにより、安定に動作することのできる発振器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る発振器は、第１配線および第２配線と、前記第１配線と前記第２配線との間に互いに並列に配設された容量素子およびインダクタを有する共振回路と、前記第１配線と前記第２配線との間に前記共振回路で生じた損失を打ち消す負性抵抗が生じるように配設された複数のトランジスタを有する負性抵抗発生器と、前記インダクタを介して第１配線及び第２配線に接続された第１バイアス端子と、前記複数のトランジスタを介して前記第１配線及び前記第２配線に接続された第２バイアス端子と、を備えた複数の発振部と、前記各共振回路が互いに等価的に並列に接続されるように、前記複数の発振部を電気的に結合する結合部と、を備え、前記複数の発振部は、それぞれの前記第１バイアス端子及び第２バイアス端子において互いに直列に接続され、前記複数の発振部における前記複数のトランジスタは、互いに同じ導電型で構成されている。
【００１１】
上記構成によれば、複数の発振部が電気的に結合されることにより、複数の負性抵抗発生器が等価的に並列に接続され、負荷抵抗が増大する。さらに、複数の発振部が電気的に結合されることにより、複数の共振回路が等価的に並列に接続され、複数の共振回路の容量素子およびインダクタが互いに並列に接続される。容量素子が並列接続されると合成容量は接続される容量素子の数に比例して増大し、容量素子およびインダクタの損失を示す抵抗成分の合成値は接続される容量素子およびインダクタの数に反比例して減少する。複数の共振回路全体のＱ値は、容量素子の合成容量および損失を示す抵抗成分の合成値にそれぞれ比例するが、合成容量の増大分と損失を示す抵抗成分の合成値の減少分とが互いに打ち消しあうことにより、結果として共振回路のＱ値は変化しない。このため、動作電流を負やすことなく、複数の共振回路で生じる抵抗成分を打ち消すだけの十分な負性抵抗を得ることができ、安定な発振動作を得ることができる。
【００１２】
前記結合部は、前記複数の発振部の前記第１配線同士を接続する第１結合配線に設けられた第１容量素子と、前記複数の発振部の前記第２配線同士を接続する第２結合配線に設けられた第２容量素子とを有していてもよい。このような構成によれば、複数の発振部の第１配線および第２配線同士がそれぞれ第１容量素子および第２容量素子を介して電気的に接続されるため、共振回路で生じる高周波信号に対して第１容量素子および第２容量素子のインピーダンスが略零とみなせる。したがって、第１配線および第２配線を流れる電流の直流成分が互いの共振回路間に直接流れ込むことを防止しつつ、共振回路同士を等価的に並列に接続させることができる。よって、より有効に動作電流を低減させることができる。
【００１３】
前記結合部は、前記複数の発振部の前記第１配線および前記第２配線間にそれぞれ設けられた誘導コイルを有し、前記複数の発振部に対応する前記誘導コイル同士が当該誘導コイル間で電磁誘導が生じるように並列配置されていてもよい。このような構成によれば、複数の発振部に対応する誘導コイルによる電磁誘導により共振回路で生じる高周波信号が共振回路間で伝達可能となる。したがって、第１配線および第２配線を流れる電流の直流成分が互いの共振回路間に直接流れ込むことを防止しつつ、共振回路同士を等価的に並列に接続されることができる。よって、より有効に動作電流を低減させることができる。
【００１４】
前記結合部は、前記複数の発振部の前記インダクタ同士が当該インダクタ間で電磁誘導が生じるように並列配置されて構成されていてもよい。これにより、複数の共振回路のインダクタ間で電磁誘導を生じさせることにより、第１配線および第２配線同士を互いに電気的に結合する構成を別途用いることなく、共振回路同士を等価的に並列接続させることができる。
【００１５】
前記複数のトランジスタは、Ｎ型のＭＯＳトランジスタであってもよい。
【発明の効果】
【００１６】
本発明は以上に説明したように構成され、少ない電流で必要な負性抵抗が得られることにより、安定に動作することができるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】図１は本発明の第１実施形態に係る発振器の概略構成を示す回路図である。
【図２】図２は図１に示す発振器のより詳細な構成を示す回路図である。
【図３】図３は本発明の第２実施形態に係る発振器の概略構成を示す回路図である。
【図４】図４は本発明の第３実施形態に係る発振器の概略構成を示す回路図である。
【図５】図５は従来のＣＭＯＳ構成を有する発振器の概略構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下に、本発明に係る発振器の実施形態について、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００１９】
＜第１実施形態＞
まず、本発明の第１実施形態における発振器について説明する。図１は本発明の第１実施形態に係る発振器の概略構成を示す回路図である。図１に示すように、本実施形態における発振器１Ａは、複数（本実施形態においては２つ）の発振部１０，２０（以下、第１発振部１０および第２発振部２０とも称する）と、発振部１０，２０を電気的に結合する結合部３０Ａとを有している。これらの構成は、半導体基板上に形成される。
【００２０】
第１発振部１０は、第１配線１１と第２配線１２との間に互いに並列に配設された容量素子およびインダクタ（inductor：後述）を有する共振回路（タンク回路）１３と、第１配線１１と第２配線１２との間に共振回路１３の損失を打ち消す負性抵抗が生じるように配設された複数のトランジスタ（後述）を有する負性抵抗発生器１４とを有しており、差動発振器として動作する。同様に、第２発振部２０は、第１配線２１と第２配線２２との間に共振回路２３と、負性抵抗発生器２４とを有している。負性抵抗発生器１４，２４において負性抵抗を生じさせるトランジスタは何れも同じ導電型で構成されている。
【００２１】
また、発振部１０，２０は、それぞれ、共振回路１３のインダクタを介して第１配線１１，２１および第２配線１２，２２に接続された第１バイアス端子１５，２５と、複数のトランジスタを介して第１配線１１，２１および第２配線１２，２２に接続された第２バイアス端子１６，２６とを有している。そして、発振部１０，２０は、それぞれの第１バイアス端子および第２バイアス端子において互いに直列に接続されている。具体的には、第１発振部１０と第２発振部２０とは、第１発振部１０の負性抵抗発生器１４の第２バイアス端子１６と第２発振部２０の第1バイアス端子２５とが接続されることにより、互いに直列に接続されている。また、第１発振部１０の第1バイアス端子１５は正電圧源ＶＤＤに接続され、第２発振部２０の第２バイアス端子２６はグランドＧＮＤに接続されている。なお、第２発振部２０の第２バイアス端子２６は、グランドＧＮＤに接続される代わりに、正電圧源ＶＤＤより低い電圧を有する電圧源に接続されてもよい。
【００２２】
結合部３０Ａは、第１発振部１０の第１配線１１と第２発振部２０の第１配線２１とを電気的に結合するとともに、第１発振部１０の第２配線１２と第２発振部２０の第２配線２２とを電気的に結合するよう構成されている。
【００２３】
上記構成によれば、第１配線１１，２１および第２配線１２，２２同士が互いに電気的に結合されることにより、複数の負性抵抗発生器１４，２４が等価的に並列に接続され、負荷抵抗が増大する。また、第１配線１１，２１および第２配線１２，２２同士が互いに電気的に結合されることにより、複数の共振回路１３，２３同士が密に結合され、等価的に並列に接続される。これにより、複数の共振回路１３，２３の容量素子およびインダクタが互いに並列に接続されるため、共振回路１３，２３が同一の共振周波数で発振する。このとき、複数の共振回路１３，２３全体のＱ値は変化しない（詳しくは後述する）。このため、動作電流を増やすことなく、複数の共振回路１３，２３で生じる抵抗成分を打ち消すだけの十分な負性抵抗を得ることができ、安定な発振動作を得ることができる。
【００２４】
以下、本実施形態のより具体的な構成について説明する。図２は図１に示す発振器のより詳細な構成を示す回路図である。本実施形態において、共振回路１３は、第１配線１１に接続される第１端子１３１と第２配線１２に接続される第２端子１３２との間に互いに並列に接続されたインダクタ１３３と容量素子１３４とを有している。第１バイアス端子１５は、インダクタ１３３を介して第１配線１１および第２配線１２に接続されている。同様に、共振回路２３は、第１端子２３１と第２端子２３２との間に互いに並列に接続されたインダクタ２３３と容量素子２３４とを有している。第１バイアス端子２５は、インダクタ２３３を介して第１配線２１および第２配線２２に接続されている。このように、互いに並列に接続されたインダクタ１３３，２３３と容量素子１３４，２３４とで構成され、第１バイアス端子１５，２５を介してインダクタ１３３，２３３に正電圧が印加されることにより、共振回路１３，２３は、並列共振する。なお、図２においては、第１バイアス端子１５，２５がインダクタ１３３，２３３の中央ノードに接続される構成が示されているが、本発明はこれに限られず、例えば複数のインダクタが直列接続された構成において、インダクタ同士が接続されているいずれかの箇所に第１バイアス端子が接続されることとしてもよい。
【００２５】
負性抵抗発生器１４は、第１配線１１に接続される第１端子１４１および第２配線１２に接続される第２端子１４２にそれぞれ主端子の一方（例えばドレイン端子）が接続され、主端子の他方（例えばソース端子）同士が接続された一対のトランジスタ１４３，１４４を有している。本実施形態において、一対のトランジスタ１４３，１４４は何れもＮＭＯＳトランジスタ（Ｎ型のＭＯＳＦＥＴ）により構成されている。トランジスタ１４３の制御端子（例えばゲート端子）は、トランジスタ１４４の主端子の一方（例えばドレイン端子）に接続され、トランジスタ１４４の制御端子（例えばゲート端子）は、トランジスタ１４３の主端子の一方（例えばドレイン端子）に接続されている。同様に、負性抵抗発生器２４は、第１端子２４１および第２端子２４２にそれぞれ主端子の一方が接続され、主端子の他方同士が接続された一対のトランジスタ２４３，２４４を有している。一対のトランジスタ２４３，２４４は何れもＮＭＯＳトランジスタにより構成されている。トランジスタ２４３の制御端子は、トランジスタ２４４の主端子の一方に接続され、トランジスタ２４４の制御端子は、トランジスタ２４３の主端子の一方に接続されている。このように、一対のトランジスタ１４３，２４３および１４４，２４４の主端子の一方と制御端子とを互いにクロスさせるように接続することにより、負性抵抗発生器１４，２４は、負性抵抗を生じさせている。なお、負性抵抗発生器１４，２４の構成は、複数のトランジスタによって負性抵抗を生じさせる限りどのような構成を有しておいてもよい。例えば、一対のトランジスタが複数対設けられていてもよい。
【００２６】
また、負性抵抗発生器１４，２４の一対のトランジスタ１４３，１４４および２４３，２４４の主端子の他方（互いに接続されている側）には、第２バイアス端子１６，２６が接続されている。第１発振部１０と第２発振部２０とは、一方の発振部２０の第１バイアス端子２５と他方の第１発振部１０の第２バイアス端子１６と接続されることにより、直列接続されている。また、前述したように、共振回路１３のインダクタ１３３に接続された第１バイアス端子１５は、正電圧源ＶＤＤに接続され、負性抵抗発生器２４の一対のトランジスタ２４３，２４４の主端子の他方（互いに接続されている側）に接続された第２バイアス端子２６は、グランドＧＮＤに接続されている。このように、発振部１０，２０は、縦積み構造を有し、正電圧源ＶＤＤとグランドＧＮＤとの間に直列に接続されるため、同一のバイアス電流で動作する。
【００２７】
結合部３０Ａは、発振部１０，２０の第１配線１１，２１同士を接続する第１結合配線３２に設けられた第１容量素子３４と、発振部１０，２０の第２配線１２，２２同士を接続する第２結合配線３１に設けられた第２容量素子３３とを有している。
【００２８】
共振回路１３，２３で発生した高周波信号に対して第１および第２容量素子３３，３４のインピーダンスは小さく略零とみなせる。従って、このような高周波信号に対して共振回路１３，２３は結合部３０Ａにより等価的に並列に接続されている。したがって、第１配線１１，２１および第２配線１２，２２を流れる電流の直流成分が互いの共振回路１３，２３間に直接流れ込むことを防止しつつ、共振回路同士を等価的に並列に接続させることができる。よって、より有効に動作電流を低減させることができる。
【００２９】
ここで、等価的に並列に接続された共振回路１３，２３全体のＱ値について説明する。まず、共振回路１３，２３のインダクタ１３３，２３３および容量素子１３４，２３４は、それぞれ同様のインダクタンスＬおよび容量値Ｃを有している。また、インダクタ１３３，２３３および容量素子１３４，２３４は抵抗成分が存在しないことが理想であるが、実際には抵抗成分が存在する。これらの素子による損失を示す抵抗成分は、等価的にこれらの素子に並列に抵抗値Ｒの抵抗素子が接続されたものとみなせる。
【００３０】
このときの共振周波数をωとすると、共振回路１３，２３のＱ値は容量素子１３４，２３４の合成容量および損失を示す抵抗成分の合成値にそれぞれ比例するそれぞれωＣＲで表される。
この２つの共振回路１３，２３を並列に接続した場合、容量素子１３４，２３４の合成容量値は、容量素子が並列接続されることにより２倍（２Ｃ）となる。また、共振回路１３，２３の全体の損失を示す抵抗値は、各共振回路１３，２３の損失を示す等価的な抵抗素子が並列接続されたものとみなせるため、１／２倍（Ｒ／２）となる。したがって、２つの共振回路１３，２３全体のＱ値はω（２Ｃ）（Ｒ／２）＝ωＣＲとなり、各共振回路１３，２３単体のＱ値と同じ値となる。すなわち、複数の共振回路全体のＱ値は、合成容量の増大分と損失を示す抵抗成分の合成値の減少分とが互いに打ち消しあうことにより、結果として共振回路のＱ値は変化しない。このように、本実施形態の複数の共振回路１３，２３は損失を示すＱ値に関してあたかも１つの共振回路とみなすことができる。
【００３１】
これに対し、負性抵抗発生器１４，２４は、それぞれ同じ導電型（Ｎ型）を有するトランジスタ（ＭＯＳトランジスタ）１４３，１４４，２４３，２４４を有し、各共振回路１３，２３にそれぞれ並列に接続されているため、２つの発振部１０，２０全体における負性抵抗が２倍となる。しかも、２つの発振部１０，２０は互いに直列に接続されており、これらを動作させるバイアス電流は、増大しない。したがって、２つの発振部１０，２０全体の損失を示すＱ値を上げずに負性抵抗を上げることができる。これにより、動作電流を増やすことなく、複数の共振回路１３，２３で生じる抵抗成分を打ち消すだけの十分な負性抵抗を得ることができ、安定な発振動作を得ることができる。
【００３２】
＜第２実施形態＞
次に、本発明の第２実施形態に係る発振器について説明する。図３は本発明の第２実施形態に係る発振器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態における発振器１Ｂが第１実施形態と異なる点は、結合部３０Ｂが、複数の発振部１０，２０の第１配線１１，２１および第２配線１２，２２間にそれぞれ設けられた誘導コイル３５，３６を有し、誘導コイル３５，３６同士が当該誘導コイル３５，３６間で電磁誘導が生じるように並列配置されていることである。
【００３３】
このような構成によれば、複数の発振部１０，２０のそれぞれに対応して設けられた誘導コイル３５，３６による電磁誘導により共振回路１３，２３で生じる高周波信号が誘導コイル３５，３６を通じて共振回路１３，２３間で伝達可能となる。このとき、誘導コイル３５，３６間は絶縁されているため、直流電流が流れることはない。したがって、第１配線１１，２１および第２配線１２，２２を流れる電流の直流成分が互いの共振回路１３，２３間に直接流れ込むことを防止しつつ、共振回路１３，２３同士を等価的に並列に接続されることができる。よって、より有効に動作電流を低減させることができる。
【００３４】
なお、誘導コイル３５，３６のインダクタンスは、同じでもよいし、異なっていてもよい。誘導コイル３５に対する誘導コイル３６のインダクタンスの比をＮとすると、Ｎ＝１の場合は、第１実施形態と同様に同じ共振回路１３，２３同士を等価的に並列に接続した構成となるが、Ｎの値が１以外（０＜Ｎ＜１またはＮ＞１）となるようなインダクタンスの比にすることにより、一方の共振回路１３，２３の発振振幅を他方の共振回路２３，１３の発振振幅に対して大きくすることができ、設計の自由度を高めることができる。
【００３５】
このように、本発明における結合部の構成において、複数の発振部１０，２０の第１配線１１，２１および第２配線１２，２２同士を互いに電気的に結合とは、第１配線１１，２１同士および第２配線１２，２２同士を接続する構成に限られず、第１配線１１，２１間および第２配線１２，２２間を絶縁（isolate）しつつ接続する構成も含まれる。
【００３６】
＜第３実施形態＞
次に、本発明の第３実施形態に係る発振器について説明する。図４は本発明の第３実施形態に係る発振器の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態における発振器１Ｃが第１実施形態と異なる点は、結合部３０Ｃが、複数の発振部１０，２０のインダクタ１３３，２３３同士が当該インダクタ１３３，２３３間で電磁誘導が生じるように並列配置されて構成されていることである。なお、図４においては理解容易のために、結合部３０Ｃがインダクタ１３３，２３３間を繋ぐような破線で示されているが、実際にはインダクタ１３３とインダクタ２３３とが互いに電磁誘導可能なように並列配置されていることにより両者間の電気的な結合が実現される。
【００３７】
前述した第２実施形態においては、インダクタ１３３，２３３とは別に共振回路１３，２３同士を電気的に結合するための誘導コイル３５，３６を設けているが、インダクタ１３３と誘導コイル３５とは並列に接続され、インダクタ２３３と誘導コイル３６とは並列に接続されているため、それぞれ等価的に１つのインダクタで構成することができる。すなわち、インダクタ１３３のインダクタンスをＬ１とし、誘導コイル３５のインダクタンスをＬ２とすれば、等価的なインダクタンスの値はＬ１・Ｌ２／（Ｌ１＋Ｌ２）となる。
【００３８】
したがって、本実施形態においては、このようなインダクタンスを有するインダクタを共振回路１３のインダクタ１３３として用い、複数の共振回路１３，２３のインダクタ１３３，２３３同士を誘導結合させている（電磁誘導可能に配置している）。これにより、別途結合用の誘導コイルを設けることなく第２実施形態と同様に複数の共振回路１３，２３が電気的に結合される。
【００３９】
このように、複数の共振回路１３，２３のインダクタ１３３，２３３間で電磁誘導を生じさせることにより、第１配線１１，２１および第２配線１２，２２同士を互いに電気的に結合する構成を別途用いることなく、共振回路１３，２３同士を等価的に並列接続させることができる。これにより、発振器１Ｃの半導体基板上の占有面積を小さくすることができる。
【００４０】
以上、本発明の実施の形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。
【００４１】
上記実施形態においては、複数の発振部として２つの発振部を例示したが、本発明はこれに限られず、３つ以上の発振部を有する構成としてもよい。また、各共振回路および各負性抵抗発生器の構成は上記実施形態において例示した構成に限られず、種々の構成が好適に適用され得る。さらに、本実施形態においては負性抵抗発生器を構成するトランジスタとしてＮＭＯＳトランジスタを例示したが、本発明は負性抵抗発生器に用いられる複数のトランジスタが同じ導電型を有する限りこれに限られず、例えばＮＰＮトランジスタまたはＰＮＰトランジスタを適用してもよい。また、上記実施形態においては共振回路の容量素子として固定容量を有する素子を用いているが、本発明はこれに限られず電圧に応じて容量を可変することができる可変容量素子を用いてもよい。これにより発振器を位相同期回路（ＰＬＬ）等に用いられる電圧制御発振器（ＶＣＯ）として構成することも可能である。
【産業上の利用可能性】
【００４２】
本発明は、発振器を、少ない電流で必要な負性抵抗が得られることにより、安定に動作させるために有用である。
【符号の説明】
【００４３】
１Ａ，１Ｂ，１Ｃ  発振器
１０  第１発振部
１１，２１  第１配線
１２，２２  第２配線
１３，２３  共振回路
１４，２４  負性抵抗発生器
１５，２５  第１バイアス端子
１６，２６  第２バイアス端子
２０  第２発振部
３０Ａ，３０Ｂ，３０Ｃ  結合部
３１  第１結合配線
３２  第１容量素子
３３  第２結合配線
３４  第２容量素子
３５，３６  誘導コイル
１３１，１４１，２３１，２４１  第１端子
１３２，１４２，２３２，２４２  第２端子
１３３，２３３  インダクタ
１３４，２３４  容量素子
１４３，１４４，２４３，２４４  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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