(57)【要約】【課題】  トランジスタの深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善した半導体装置の製造方法を提供する。【解決手段】ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、ＭＯＳ型トランジスタは、第１導電型の第１シリコン基板と、第１シリコン基板に対して積層された第２導電型の第２シリコン基板と、ウェル領域と、ソース・ドレイン領域と、チャネル領域と、ゲート電極と、からなるＭＯＳ型トランジスタであって、第１シリコン基板と第２シリコン基板とを貼り合せる工程と、第２シリコン基板をチャネル領域の深さまで研磨する工程と、第２シリコン基板に対して不純物イオン注入することによりソース・ドレイン領域を形成する工程と、チャネル領域上にゲート電極を形成する工程と、を含む。【選択図】図２
2012038913.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタを含む半導体装置の製造方法であって、
第１のシリコン基板と第２のシリコン基板とを貼り合せる工程と、
貼り合せた後に前記第２のシリコン基板を研磨して前記ＭＯＳトランジスタのチャネル領域とする工程と、
研磨した後に前記第２のシリコン基板に対して不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、
前記チャネル領域上にゲート酸化膜を介してゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ＭＯＳ型トランジスタが埋め込みチャネル型のＮＭＯＳトランジスタであり、かつ前記第２のシリコン基板がＮ型シリコン基板である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＭＯＳ型トランジスタが表面チャネル型のＮＭＯＳトランジスタおよび表面チャネル型のＰＭＯＳトランジスタである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリコン基板の研磨後の厚さが、０．１〜０．５μｍの範囲であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１のシリコン基板と前記第２のシリコン基板とを張り合わせる前に、前記第１のシリコン基板にウェル領域を形成する工程をさらに含む請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置の製造方法に関する。特に、閾値電圧ばらつきの抑制に優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体集積回路装置に用いられるＭＯＳ型トランジスタに求められる性能の一つとして閾値電圧の高精度化が挙げられる。高精度化の要求は特にアナログ素子用トランジスタにおいて強く求められる。例えば、オペアンプ回路を構成するトランジスタにおいては、オフセット電圧を低減するために、差動段を構成するトランジスタ対の閾値電圧差を少なくすることが求められる。また、電流量を制御するために用いられるデプレッション型トランジスタでは、その電流量を一定にするために閾値電圧のバラつきの低減が求められている。
【０００３】
この閾値電圧ばらつきの発生原因として最も顕著な例は、チャネルドープ量がばらつく場合である。原因工程は、イオン注入工程をはじめとして、その後の洗浄工程、酸化工程においても生じる。洗浄工程においては、ウェットエッチングにより表面近傍の不純物が離脱することで生じ、酸化工程においては、不純物イオンがシリコンと酸化膜界面で偏析することにより生じる。
【０００４】
したがって、閾値電圧ばらつきを低減させるための一つの改善策は工程削減である。単純に処理工程を削減させるだけで、定性的には、ばらつき要因が排除され安定することになる。この方法によって閾値電圧ばらつきを低減させた方法として、ゲート酸化膜厚さの異なる高電圧素子と低電圧素子とを同一基板上に備えた半導体装置において、高電圧素子と低電圧素子のチャネルドープ工程を同時に行うことで、製造工程を簡略化して閾値電圧ばらつきを抑制する方法が挙げられる（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２０７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示される方法であれば、高電圧素子と低電圧素子とでそれぞれ別々にパターニングを行いチャネルドープする場合と比較して、一連のパターニング処理が１回分削減され、たしかに、閾値電圧ばらつきは抑制される方向に働く。しかしながら、ドーズ量を高電圧素子側に合わせて調整した場合には、いずれにしろ低電圧素子側に追加的にチャネルドープを行わなければならない。このとき、低電圧素子側には結果的に２回のチャネルドープが行われ、複数のプロファイルピークが形成されてしまう。その結果、特に低電圧素子においてばらつき抑制が難しいと言う問題が生じる。
【課題を解決するための手段】
【０００７】
そこで、本発明においては、深さ方向の濃度プロファイルを安定化させるために、あらかじめ異なる導電型の２枚のシリコン基板を貼り合せておくことで、一方のシリコン基板をチャネル領域とすることができ、上述した問題を解決することができる。すなわち、深さ方向の濃度が一定であるシリコン基板をチャネル領域として用いることにより、一定の濃度プロファイルをもつトランジスタを形成することができる。すなわち、チャネルドープをすることなく、所望の閾値電圧になるトランジスタを安定して形成することができる。
【０００８】
より具体的には、ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、ＭＯＳ型トランジスタは、第１導電型の第１シリコン基板と、第１シリコン基板に対して積層された第２導電型の第２シリコン基板と、ウェル領域と、ソース・ドレイン領域と、チャネル領域と、ゲート電極と、からなるＭＯＳ型トランジスタであって、第１シリコン基板と第２シリコン基板とを貼り合せる工程と、第２シリコン基板をチャネル領域の深さまで研磨する工程と、第２シリコン基板に対して不純物イオン注入することによりソース・ドレイン領域を形成する工程と、チャネル領域上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供され、上述した問題を解決することができる。
【０００９】
すなわち、トランジスタのチャネル領域を、従来のイオン注入による形成ではなく、シリコン基板を用いて形成することにより、深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善した半導体装置の製造方法を提供することができる。
【００１０】
また、本発明を実施するにあたり、ＭＯＳ型トランジスタが埋め込みチャネル型のＮＭＯＳトランジスタあり、かつ第２シリコン基板がＮ型シリコン基板であることが好ましい。
【００１１】
これは、特にチャネルドープ量が多くなりやすいデプレッション型のトランジスタにおいて本発明を適用することにより、より効果的にばらつき抑制することができる。
【００１２】
また、本発明を実施するにあたり、第２シリコン基板の研磨後の厚さが、０．１〜０．５μｍの範囲内の値であることが好ましい。この範囲内の厚さに制御することで、研磨加工ばらつきが少なくなり、閾値電圧を安定的に制御することができる。
【発明の効果】
【００１３】
以上のように、シリコン基板の貼り合わせを用いることにより、深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善した半導体装置の製造方法を提供するができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る製造方法により製造される半導体装置の概略断面図である。
【図２】本発明に係る製造工程の一実施例を示した図である。
【図３】Ａｓ濃度の深さ方向プロファイルを示した特性図である。
【図４】（ａ）〜（ｃ）は本発明に係る製造工程の段階を示す概略断面図である。
【図５】（ａ）〜（ｃ）は本発明に係る製造工程の図４に続く段階を示す概略断面図である。
【図６】本発明に係る製造工程の図５に続く段階を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の半導体装置の製造方法に関する実施形態を、図１〜６を参照して詳細に説明する。
図１は、本発明の製造方法によって製造された半導体装置の概略断面図であり、図２は、本発明の製造方法の工程フローを示す図である。
【００１６】
１．基本構造の説明
図１は、本発明により製造される半導体装置の一実施例であるＮＭＯＳトランジスタの概略断面図である。
【００１７】
このＮＭＯＳトランジスタ１０は、第１のシリコン基板１１上のＰウェル領域４内に配置され、熱酸化処理により形成されたゲート酸化膜６と、このゲート酸化膜６上に堆積及びパターニングされたポリシリコンゲート電極１と、から構成される。また、このゲート電極１の両端には、高濃度不純物領域であるソース・ドレイン領域３と、ドレイン耐圧を改善するための低濃度領域であるＬＤＤ領域２が設けられている。また、このＭＯＳトランジスタ１０は、隣接素子との絶縁性を保つために、ＬＯＣＯＳ領域５で囲まれ、そのＬＯＣＯＳ領域の下側には、寄生チャネル反転防止のためのフィールドストップ７が設けられている。また、ソース・ドレイン領域３は、ＮＭＯＳトランジスタにおいてはＡｓ又はＰｈｏｓを１０15ｃｍ-2台のドーズ量で注入して作られる高濃度領域である。
【００１８】
２．チャネル領域の特徴
本発明において、チャネル領域９は第２のシリコン基板１３から形成されている。このとき第１のシリコン基板１１と、第２のシリコン基板１３とは接合界面１２により直接的に接合されている。この接合界面１２は酸化膜や窒化膜といった絶縁膜を介在することなく接合しており、電気的に接続された状態を維持している。図３は図１中ＡＡ´方向のＡｓ濃度プロファイルを示したグラフである。図３において横軸は深さ方向を表わし、縦軸はＡｓ濃度を示している。また横軸の深さ方向は大きく４つの領域から構成される。すなわち、ポリシリコンゲート電極１に相当する領域Ａと、ゲート酸化膜６に相当する領域Ｂと、チャネル領域９に相当する領域Ｃと、ウェル領域４に相当する領域Ｄと、から構成されている。このとき、領域Ｃは第２のシリコン基板上に位置し、領域Ｄは第１のシリコン基板上に位置し、さらに領域Ｃと領域Ｄの境界がそれらの接合界面１２となる。また、図３中のＡｓ濃度プロファイルとして示される２本のグラフのうち、点線（１）は従来の手法であるイオン注入によって形成される濃度プロファイルであり、実線（２）は本発明における方法によって形成される濃度プロファイルである。
【００１９】
グラフ（１）とグラフ（２）とを比較すると分かるように、従来の手法では、表面近傍に注入ピークがあり、深さ方向に深くなるにしたがって連続的に濃度が薄くなっている。この濃度プロファイルはイオン注入条件により、濃度及びピーク位置にばらつきが生じ、それが閾値電圧をはじめとして、サブスレッショルド電圧、相互コンダクタンス等の諸特性のばらつき原因となる。
【００２０】
一方本発明の手法によって形成された濃度プロファイルであれば、領域Ｃ内での濃度プロファイルをほぼフラットにすることができるとともに、領域Ｃと領域Ｄとの境界において急峻な濃度変化を生じさせることができる。このように領域Ｃの濃度プロファイルが一定にできるのは、領域Ｃ内のＡｓが、インゴット引き上げ段階でドーピングされるためである。インゴット引き上げ段階であれば、数１０ｃｍにわたってインゴット全体にＡｓ濃度が比較的均一に拡散するため、その後６００μｍ程度の厚さに切り出した状態での濃度プロファイルは、ほぼ一定とみなせる。
【００２１】
３．プロセスフローの詳細
図２は本発明の製造方法のプロセスフローであり、図４〜５はその概略断面図である。以下、ＣＭＯＳプロセスをベースに順次説明していく。
【００２２】
３−１．貼り合せ工程
図２（Ｓ１）及び図４（ａ）は、第１のシリコン基板１１と第２のシリコン基板１３とを貼り合せる工程である。この貼り合せ工程は、それぞれＳＣ−１洗浄処理を行った後に第１のシリコン基板１１と第２のシリコン基板１３とを重ね合わせることで、それぞれ表面に生成された自然酸化膜を介して、ファンデルワールス力により接着される。このとき、厳密には界面には自然酸化膜が残留することになるが、その後に接合熱処理を施すことにより、自然酸化膜は消滅し、２枚のシリコン基板は原子レベルで接続される。この接合熱処理は、１０００〜１２００℃、雰囲気はＮ2もしくはＯ2で処理される。この温度であれば接合界面は原子レベルで接合され、結晶欠陥の少ない接合界面を形成することができる。
【００２３】
また、このとき第２のシリコン基板１３の濃度は、トランジスタの閾値電圧を決める要素となるため、狙い閾値電圧に合わせて所望の基板濃度となるように不純物濃度を選定しておく必要がある。また、複数の閾値電圧が必要となる場合は、最もバラつきを抑えるべきトランジスタの閾値電圧に合わせて基板濃度を選定し、それ以外はチャネルドープによる調整で対応する方法が好ましい。
【００２４】
３−２．研磨工程
図２（Ｓ２）及び図４（ｂ）は、第２のシリコン基板１３を研磨して薄膜化する工程である。この研磨工程は、まず６００μｍ程度の厚さから１０μｍ程度まで薄膜化する研削工程と、さらに厚さ０．１〜０．５μｍ程度まで薄膜化する研磨工程とからなる。研削工程は、ダイヤモンド砥石により行われる研削であり、平坦度は高くないが短時間で所定の厚さまで薄膜化することができる。その後の研磨工程は、ウェハを研磨布に押し付け、研磨スラリーを介在させながら研磨する工程で、処理時間は長いものの、高い平坦度を保ちながら最終的に所望の厚さまで薄膜化することができる。
【００２５】
このとき、最終的な狙い厚さは０．１〜０．５μｍ程度になる。これは、トランジスタのチャネル深さに相当する。この程度の厚さであれば、従来のチャネルドープによる閾値電圧調整方法との互換性を維持しつつ、バラつきの少ないトランジスタを形成することができる。
【００２６】
３−３．ウェル形成工程
図２（Ｓ３）及び図４（ｃ）は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのウェル領域形成に関する工程である。ウェル４はイオン注入及びウェルドライブイン熱処理によって５〜１０ｕｍ程度の深さで形成される。また、ウェルを形成した後には、素子分離領域であるＬＯＣＯＳ酸化膜５を５０００〜１００００Å程度の厚さで形成する。また、このＬＯＣＯＳ酸化膜の下には寄生トランジスタの反転耐圧を上げるためのフィールドストップ７が形成されている。なお、図４（ｃ）中、点線で示されている場所は、第１のシリコン基板１１と第２のシリコン基板１３とが貼り合わされた接合界面である。
【００２７】
本実施例においては、シリコン基板を貼り合せて研磨した後でウェル領域を形成する工程を示したが、第１のシリコン基板に先にウェル領域を形成しておいてから、シリコン基板を貼り合せて研磨する工程でも同様にＭＯＳトランジスタを製造することが可能である。
【００２８】
３−４．チャネルドープ工程
図２（Ｓ４）及び図５（ａ）は、チャネルドープに関する工程である。閾値電圧を合わせ込むためにチャネル領域９に不純物注入する。本発明では、閾値電圧のばらつきを抑制したいトランジスタについては、このチャネルドープ工程は必要ない。また、このチャネルドープの後、もしくはその前に、熱酸化によるゲート酸化膜６が１００〜１０００Å程度の厚さで形成される。
【００２９】
３−５．ポリシリゲート形成工程
図２（Ｓ５）及び図５（ｂ）は、ゲート電極形成１に関する工程である。ゲート酸化膜６上にポリシリコンをＣＶＤデポした後、金属化させるための不純物注入がなされる。このときＮＭＯＳトランジスタに対してはＮ型不純物を注入し、ＰＭＯＳトランジスタにはＰ型不純物を注入することでデュアルゲートＣＭＯＳトランジスタを形成する。デュアルゲートにすることで、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に表面チャネル型のトランジスタを形成することができ、オンオフ特性の向上、消費電力の低減等ができる。
【００３０】
３−６．ソース・ドレイン形成工程
図２（Ｓ６）及び図５（ｃ）は、ソース・ドレイン形成に関わる工程である。ソース・ドレイン３はゲート電極１に対してセルフアラインで形成される場合と、ゲート電極１に対してオフセットさせてある場合とがあるが、いずれの場合であっても、ＮＭＯＳトランジスタであればＡｓを１００ｋｅＶ、５×１０15程度のドーズ量で注入する。
【００３１】
図２（Ｓ７）及び図６はＬＤＤ領域２を形成する工程である。ソース・ドレイン３をポリシリコンゲート電極１に対してオフセットさせた場合には、このＬＤＤ領域２はポリシリコンゲート電極１に対してセルフアラインで形成される。素子としての駆動能力は低下するものの、短チャンネル効果抑制とドレイン耐圧向上に適したドレイン構造である。このＬＤＤ領域２の注入条件としては、ＮＭＯＳトランジスタであれば例えば、Ｐｈｏｓ、５０〜８０ｋｅＶ、１×１０12〜５×１０12程度の範囲で処理される。
【００３２】
また、Ｓ７以降の工程は通常のＣＭＯＳプロセスに従う。すなわち、ゲート電極のシリサイド化、層間絶縁膜の形成、コンタクトホールの形成、メタル配線の形成により、ＣＭＯＳデバイスを形成することができる。
【００３３】
以上の工程により深さ方向の濃度プロファイルが均一化され、閾値電圧ばらつきを改善したトランジスタを含む半導体装置を製造することが可能となる。
【符号の説明】
【００３４】
１  ゲート電極
２  ＬＤＤ領域
３  ソース・ドレイン領域
４  ウェル領域
５  ＬＯＣＯＳ
６  ゲート酸化膜
７  フィールドストップ
９  チャネルドープ領域
１０  ＭＯＳ型トランジスタ
１１  第１のシリコン基板
１２  接合界面
１３  第２のシリコン基板
【図１】
2012038913.tif 000003
【図２】
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【図３】
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【図４】
2012038913.tif 000006
【図５】
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【図６】
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