(57)【要約】【課題】ガードリングを有する半導体装置の製造安定性を向上させる。【解決手段】半導体装置１００は、素子形成領域１０１および素子形成領域１０１の外周を取り囲むガードリング１２０が設けられたシリコン基板と、シリコン基板上に設けられ、ガードリング１２０の上部全体を覆う層間絶縁膜を含む。ガードリング１２０は、シリコン基板の素子形成面の近傍に設けられたＮウェル１０３とＮウェルの表層に設けられたＮ＋領域とを含む。Ｎウェル１０３の平面形状は、コーナー部１１９を含む環状であって、層間絶縁膜のＮウェル１０３の上部の領域のうち、コーナー部１１９の上部以外の領域の全周にわたって、層間絶縁膜を貫通するビアホール１０５が設けられているとともに、コーナー部１１９の上部の領域において、ビアホール１０５が設けられていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子形成領域および前記素子形成領域の外周を取り囲むガードリングが設けられた基板と、
前記基板上に設けられ、前記ガードリングの上部全体を覆う絶縁膜と、
を含み、
前記ガードリングが、
前記基板の素子形成面の近傍に設けられた第一導電型の不純物拡散領域と、
前記不純物拡散領域の表層に設けられた前記第一導電型の領域であって、前記不純物拡散領域よりも不純物濃度が高い高濃度不純物拡散領域と、
を含み、
前記不純物拡散領域の平面形状が、コーナー部を含む環状であって、
前記絶縁膜の前記不純物拡散領域の上部の領域のうち、前記コーナー部の上部以外の領域の全周にわたって、前記絶縁膜を貫通する接続孔が設けられているとともに、前記コーナー部の上部の領域において、前記接続孔が設けられていない、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記不純物拡散領域の平面形状が、矩形環状であって、矩形の辺に沿って前記絶縁膜に前記接続孔が設けられているとともに、前記矩形の角部の上部に前記接続孔が設けられていない、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
断面視において、前記不純物拡散領域の上部の領域のうち、前記接続孔の下部の領域全体に前記高濃度不純物領域が設けられている、半導体装置。
【請求項４】
請求項１乃至３いずれか１項に記載の半導体装置において、
前記接続孔に埋設されて、前記高濃度不純物拡散領域に接続する導電性のプラグをさらに含む、半導体装置。
【請求項５】
基板に第一導電型の不純物を注入し、コーナー部を含む環状の不純物拡散領域を形成する工程と、
前記基板上に、前記不純物拡散領域の上部全体を覆う絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、前記不純物拡散領域の上部の領域のうち前記コーナー部の上部以外の領域の全周にわたって前記絶縁膜を貫通する複数の接続孔を形成する工程と、
前記絶縁膜を覆うとともに、前記複数の接続孔の上部の領域に開口部が形成されたレジスト膜を形成する工程と、
前記レジスト膜が形成された前記基板に前記第一導電型の不純物を注入し、前記不純物拡散領域の表層に、前記不純物拡散領域よりも不純物濃度が高い高濃度不純物拡散領域を形成する工程と、
を含み、
接続孔を形成する前記工程において、前記コーナー部の上部の領域においては前記絶縁膜に前記接続孔を形成しない、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
不純物拡散領域を形成する前記工程において、矩形環状の平面形状を有する前記不純物拡散領域を形成し、
前記接続孔を形成する工程において、矩形の辺に沿って前記絶縁膜に前記接続孔を形成するとともに前記矩形の角部の上部に前記接続孔を形成しない、半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
高濃度不純物拡散領域を形成する前記工程において、前記不純物拡散領域の表層のうち、前記接続孔の底部から露出する領域全体に前記高濃度不純物拡散領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ガードリングを有する半導体装置の例として、特許文献１〜３に記載のものがある。
特許文献１（特開２００７−２２０８３１号公報）には、トランジスタ形成領域を、Ｐ型およびＮ型不純物拡散層からなる二重のガードリングが取り囲む構成の半導体装置が記載されている。ガードリングの平面形状は矩形環状であり、ガードリングの表面に、入力端子または電源端子に接続されるシリサイド層が形成されている。
【０００３】
特許文献２（特開平６−３０２７６５号公報）には、Ｎ型拡散層からなるガードリングを有する装置構成が記載されている。この装置において、ガードリングには、電源電圧を供給するための電源と接続する絶縁層金属配線が、コンタクトホールを介して接続される。
【０００４】
また、特許文献３（特開２００２−２２２９１８号公報）には、Ｐ型シリコン基板のＮ型高濃度拡散領域に隣接する位置に、このＮ型高濃度拡散領域を取り囲むようにＰ型高濃度拡散領域が形成されて、サブコンタクト領域として働くことが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２０８３１号公報
【特許文献２】特開平６−３０２７６５号公報
【特許文献３】特開２００２−２２２９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
こうしたガードリングは、隣接する回路からのノイズ対策、デバイス特性の安定化、静電気放電（Electrostatic Discharge：ESD）、ラッチアップ対策等のために設けられる。ガードリングは、ウェル電位またはサブ電位を固定するため、トランジスタ周囲を囲むようにウェルまたはサブと同型の活性領域が配置された構成となっている。
【０００７】
ここで、特許文献１〜３を参照して前述した技術においては、以下の点で改善の余地があることが本発明者の検討により明らかになった。
すなわち、トランジスタの周囲に設けられた活性領域へは、充分な接続を必要とするため、できるだけ多くのビアを配置する構成となっていた。
【０００８】
図７は、多くのビアが配置されたガードリングを有する半導体装置の構成を示す平面図である。図７に示した半導体装置２００においては、素子形成領域２０１の周囲にガードリングとして機能する拡散層（活性化領域）２０３が設けられている。拡散層２０３の上部には、多数のビアホール２０５が設けられた層間絶縁膜（図９）が形成されている。
【０００９】
図７に示したように、拡散層２０３がコーナー部を有する場合、ビアホール２０５はコーナー部にも配置されることになる。ところが、図８および図９を参照して以下に説明するように、コーナー部にビアホール２０５を配置した場合、後工程で不純物の追加注入をおこなう際に、注入の不具合が生じ、耐圧不良やリーク不良の原因となるおそれがあった。
【００１０】
図８および図９は、不純物の追加注入時のコーナー部の様子を示す図である。図８は、図７の中の一点破線の部分にレジスト膜を形成した状態を示す図であり、図９は、図８のＡ−Ａ’断面図である。
【００１１】
図８および図９に示したように、シリコン基板２０９に、拡散層２０３としてＮウェルが形成されている。拡散層２０３は、シリコン基板２０９の表面近傍で素子分離膜２１１により絶縁されている。拡散層２０３の上に層間絶縁膜２１３が形成されており、拡散層２０３の上部において層間絶縁膜２１３にビアホール２０５が形成されている。
【００１２】
ビアホール２０５の開口後、オーミックなコンタクトのため、また、設計基準上のビア−拡散層の距離を縮小するために、拡散層２０３に注入された不純物と同型の不純物が追加注入される。図９（ａ）には、拡散層２０３であるＮウェルの表層にＮ＋領域２１５が形成されている。Ｎ＋領域２１５を形成する際に、不純物を注入しない領域はレジスト膜２０７で覆われるが、コーナー部では解像度が不充分になってしまい、レジスト膜２０７がビアホール２０５に差し掛かる場合がある。
【００１３】
レジスト膜２０７がビアホール２０５に重なってしまうと、拡散層２０３と同型の不純物が目的の領域に注入されず、Ｎ型の中にＰ型領域２１７が発生するなど（図９（ｂ））、一部が逆導電型の半導体領域が形成されるおそれがある。さらに、このような領域が形成されると、ＮＰＮまたはＰＮＰ等の寄生バイポーラトランジスタを形成し、耐圧不良やリーク不良を誘発する原因となりうる。また、逆導電型の半導体領域が形成されるまでには至らないものの、充分な不純物濃度が確保できずに、接触抵抗が上がってしまう場合もあり、この場合には設計値通りの充分低いコンタクト抵抗が得られないといった問題が発生する。
【課題を解決するための手段】
【００１４】
本発明によれば、
素子形成領域および前記素子形成領域の外周を取り囲むガードリングが設けられた基板と、
前記基板上に設けられ、前記ガードリングの上部全体を覆う絶縁膜と、
を含み、
前記ガードリングが、
前記基板の素子形成面の近傍に設けられた第一導電型の不純物拡散領域と、
前記不純物拡散領域の表層に設けられた前記第一導電型の領域であって、前記不純物拡散領域よりも不純物濃度が高い高濃度不純物拡散領域と、
を含み、
前記不純物拡散領域の平面形状が、コーナー部を含む環状であって、
前記絶縁膜の前記不純物拡散領域の上部の領域のうち、前記コーナー部の上部以外の領域の全周にわたって、前記絶縁膜を貫通する接続孔が設けられているとともに、前記コーナー部の上部の領域において、前記接続孔が設けられていない、半導体装置が提供される。
【００１５】
また、本発明によれば、
基板に第一導電型の不純物を注入し、コーナー部を含む環状の不純物拡散領域を形成する工程と、
前記基板上に、前記不純物拡散領域の上部全体を覆う絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去し、前記不純物拡散領域の上部の領域のうち前記コーナー部の上部以外の領域の全周にわたって前記絶縁膜を貫通する複数の接続孔を形成する工程と、
前記絶縁膜を覆うとともに、前記複数の接続孔の上部の領域に開口部が形成されたレジスト膜を形成する工程と、
前記レジスト膜が形成された前記基板に前記第一導電型の不純物を注入し、前記不純物拡散領域の表層に、前記不純物拡散領域よりも不純物濃度が高い高濃度不純物拡散領域を形成する工程と、
を含み、
接続孔を形成する前記工程において、前記コーナー部の上部の領域においては前記絶縁膜に前記接続孔を形成しない、半導体装置の製造方法が提供される。
【００１６】
本発明においては、素子形成領域の外周を取り囲む環状の不純物拡散領域に接続する接続孔を、不純物拡散領域のコーナー部の上部以外の領域の全周にわたって設けるとともに、コーナー部の上部の領域において接続孔が設けられていない構成となっている。このため、不純物拡散領域の表面近傍に設けられる高濃度不純物拡散領域の形成不良を効果的に抑制することができるため、半導体装置の製造安定性を向上させることができる。
【発明の効果】
【００１７】
本発明によれば、ガードリングを有する半導体装置の製造安定性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態における半導体装置の構成を示す平面図である。
【図２】図１のＢ−Ｂ’断面図である。
【図３】図１のＡ−Ａ’断面図である。
【図４】実施形態における半導体装置の製造工程を説明する平面図である。
【図５】実施形態における半導体装置の製造工程を示す断面図である。
【図６】実施形態における半導体装置の製造工程を示す断面図である。
【図７】従来技術の問題点を説明するための半導体装置の構成を示す平面図である。
【図８】図７の一部を拡大して示す図である。
【図９】図８のＡ−Ａ’断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の種々の実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号が付され、その詳細な説明は重複しないように適宜省略される。
【００２０】
図１は、本実施形態における半導体装置の構成を示す平面図である。図２は図１のＢ−Ｂ’断面図であり、図３はＡ−Ａ’断面図である。図１〜図３に示した半導体装置１００は、素子形成領域１０１および素子形成領域１０１の外周を取り囲むガードリング１２０が設けられた基板（シリコン基板１０９等の半導体基板）、および絶縁膜（層間絶縁膜１１３）を含む。層間絶縁膜１１３は、シリコン基板１０９上に設けられており、ガードリング１２０の上部全体を覆う。
【００２１】
ガードリング１２０は、拡散層（Ｎウェル１０３）およびＮ＋領域１１５を含む。Ｎウェル１０３は、シリコン基板１０９の素子形成面の近傍に設けられた第一導電型の不純物拡散領域である。また、Ｎ＋領域１１５は、Ｎウェル１０３の表層に設けられた上記第一導電型の領域であって、Ｎウェル１０３よりも不純物濃度が高い高濃度不純物拡散領域である。
断面視において、Ｎウェル１０３の側方にＰウェル１１７が設けられている。また、Ｐウェル１１７上に素子分離膜１１１が設けられており、Ｎ＋領域１１５の側部が素子分離膜１１１により絶縁されている。
【００２２】
Ｎウェル１０３の平面形状は、コーナー部１１９を含む環状である。そして、層間絶縁膜１１３のＮウェル１０３の上部の領域のうち、コーナー部１１９の上部以外の領域の全周にわたって、層間絶縁膜１１３を貫通する接続孔（ビアホール１０５）が設けられている（図２）。一方、コーナー部１１９の上部の領域においては、層間絶縁膜１１３にビアホール１０５が設けられていない（図３）。
図１においては、Ｎウェル１０３の平面形状が、矩形環状であって、矩形の辺に沿って層間絶縁膜１１３に一列にビアホール１０５が設けられており、矩形の角部の上部には、ビアホール１０５が配置されない。
【００２３】
また、断面視において、Ｎ＋領域１１５は、Ｎウェル１０３の上部の領域のうちビアホール１０５の下部の領域全体に設けられている。
ビアホール１０５には、Ｎ＋領域１１５に接続する導電性のプラグ（ビアプラグ１２１）が埋設されている。
【００２４】
次に、半導体装置１００の製造方法を説明する。
半導体装置１００は、たとえば以下の工程を含む方法により製造することができる。
ステップ１０：シリコン基板１０９に第一導電型の不純物を注入し、コーナー部１１９を含む環状のＮウェル１０３を形成する、
ステップ１２：シリコン基板１０９上に、Ｎウェル１０３の上部全体を覆う層間絶縁膜１１３を形成する、
ステップ１４：層間絶縁膜１１３を選択的に除去し、Ｎウェル１０３の上部の領域のうちコーナー部１１９の上部以外の領域の全周にわたって層間絶縁膜１１３を貫通する複数のビアホール１０５を形成する、
ステップ１６：層間絶縁膜１１３を覆うとともに、複数のビアホール１０５の上部の領域に開口部１２３が形成されたレジスト膜１０７を形成する（図４〜図６）、および
ステップ１８：レジスト膜１０７が形成されたシリコン基板１０９に第一導電型の不純物を注入し、Ｎウェル１０３の表層に、Ｎウェル１０３よりも不純物濃度が高いＮ＋領域１１５を形成する。
【００２５】
そして、ビアホール１０５を形成するステップ１４において、コーナー部１１９の上部の領域においては層間絶縁膜１１３にビアホール１０５を形成しない。
【００２６】
本実施形態では、Ｎウェル１０３を形成するステップ１０では、シリコン基板１０９の素子形成領域１０１の外周に矩形環状の平面形状を有するＮウェル１０３を形成する。
また、図４〜図６は半導体装置１００の製造方法を示す図であり、ステップ１６で形成されるレジスト膜１０７の構成が示されている。図４は、図１のコーナー部１１９およびその近傍の領域を拡大して示す平面図である。図５は、図２に対応するＢ−Ｂ'断面図であり、図６は図３に対応するＡ−Ａ'断面図である。
また、図４〜図６に示すように、ビアホール１０５を形成するステップ１４において、矩形の辺に沿って層間絶縁膜１１３にビアホール１０５を形成するとともに、矩形の角部の上部にはビアホール１０５を形成しない。
【００２７】
また、シリコン基板１０９には、Ｐウェル１１７および絶縁膜からなる素子分離膜１１１が形成される。また、素子形成領域１０１には、トランジスタ等の所定の素子が形成される。
【００２８】
また、Ｎ＋領域１１５を形成するステップ１８において、不純物拡散領域の表層のうち、ビアホール１０５の底部から露出する領域全体にＮ＋領域１１５を形成する。
Ｎ＋領域１１５を形成した後、レジスト膜１０７を除去し、層間絶縁膜１１３の全面にビアホール１０５中に金属膜等の導電膜を形成し、ビアホール１０５の外部に形成された導電膜を除去することにより、ビアホール中にビアプラグ１２１が形成される。ビアプラグ１２１は、底面においてＮ＋領域１１５に接続される。
以上により、半導体装置１００が得られる。なお、その後、層間絶縁膜１１３の上部に所定の素子や配線層をさらに形成してもよい。 
【００２９】
半導体装置１００においては、ガードリング１２０に接続するためのビアホール１０５が、Ｎウェル１０３の上部のうち、コーナー部１１９以外の全周にわたって形成されている。このようなレイアウト規制を設けることにより、ビアホール１０５を形成した後の工程でＮウェル１０３の表層にＮ＋領域１１５を形成するコンタクト注入をおこなう場合にも、寄生トランジスタの形成およびそれによる耐圧不良やリーク不良の発生を効果的に抑制しつつ、回路動作を安定させることができる。
【００３０】
具他的には、図４〜図６に示したように、Ｎウェル１０３の上部のうち、コーナー部１１９の上部にビアホール１０５を形成しないことにより、レジスト膜１０７とビアホール１０５との位置ずれを効果的に防ぐことができる。製造上のパタンのずれにより、コーナー部１１９にてレジスト膜１０７の形成不具合があっても（図４）、コーナー部１１９には、Ｎウェル１０３に接続するビアホール１０５が設けられていないため、コーナー部１１９においては、Ｎ＋領域１１５形成のためのＮウェル１０３への追加注入がなされない（図６）。そのため、予期せぬ寄生トランジスタの形成を抑制し、回路動作時の不具合を未然に防止することができる。よって、ガードリング１２０を有する半導体装置１００の製造安定性を向上させる。
【００３１】
特に、本実施形態では、ガードリング１２０が矩形環状となっており、線状の狭い活性領域に形成されるコーナー部１１９にビアホール１０５を配置すると、追加注入のためのレジスト膜１０７の形成時に製造上のばらつきが生じやすい。すなわち、図７〜図９を参照して前述したように、コーナー部の湾曲形状から、ビアホール２０５にレジスト膜２０７が重なることがある。
本実施形態では、こうしたレジスト膜の形成不良が生じる可能性のある領域にビアホール１０５を配置しないというレイアウト制限を設けることにより、上記不具合が未然に防止される。
【００３２】
一方、本実施形態において、コーナー部１１９以外の全周にわたってビアホール１０５を形成することにより、ビアプラグ１２１が多数確保できている。そして、コーナー部１１９以外の領域ではＮウェル１０３に不純物を追加注入してＮ＋領域１１５が形成されるため、ビア−活性化領域の距離を縮小し、回路面積を縮小することができる。よって、コーナー部１１９にのみビアホール１０５を設けなくても、Ｎウェル１０３との接続抵抗の上昇を充分に抑制することができる。この作用効果は、Ｎウェル１０３の上部の領域のうち、ビアホール１０５の下部の領域全体にＮ＋領域が設けられている構成においてさらに顕著に発揮される。
【００３３】
以上、図面を参照して本発明に係る種々の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。
【００３４】
たとえば、以上の構成を、電源分離、ＥＳＤ対策などを目的としたガードリングのウェルコンタクト、サブコンタクトにおいて、そのコーナー部に配線接続孔を配置しないというレイアウト制限に用いることができる。
【符号の説明】
【００３５】
１００  半導体装置
１０１  素子形成領域
１０３  Ｎウェル
１０５  ビアホール
１０７  レジスト膜
１０９  シリコン基板
１１１  素子分離膜
１１３  層間絶縁膜
１１５  Ｎ＋領域
１１７  Ｐウェル
１１９  コーナー部
１２０  ガードリング
１２１  ビアプラグ
１２３  開口部
２００  半導体装置
２０１  素子形成領域
２０３  拡散層
２０５  ビアホール
２０７  レジスト膜
２０９  シリコン基板
２１１  素子分離膜
２１３  層間絶縁膜
２１５  Ｎ＋領域
２１７  Ｐ型領域
【図１】
2012038949.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012038949.tif 000009
【図８】
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【図９】
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