(57)【要約】【課題】プロセス、温度及び／又は電源電圧の変動による電流源の電流の変動を防止することができるバイアス回路を提供することを課題とする。【解決手段】バイアス回路は、第１の定電位のノードと前記第１の定電位よりも低い第２の定電位のノードとの間の第３の電位のノードに接続される第１の抵抗（Ｒ１１）と、ドレインが前記第１の抵抗を介して前記第３の電位のノードに接続され、ゲート及びソースが前記第２の定電位のノードに接続されるデプレッション型電界効果トランジスタ（Ｑ１１）とを有し、前記デプレッション型電界効果トランジスタのドレインは、第１の電流源のバイアス電圧を出力する。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１の定電位のノードと前記第１の定電位よりも低い第２の定電位のノードとの間の第３の電位のノードに接続される第１の抵抗と、
ドレインが前記第１の抵抗を介して前記第３の電位のノードに接続され、ゲート及びソースが前記第２の定電位のノードに接続されるデプレッション型電界効果トランジスタとを有し、
前記デプレッション型電界効果トランジスタのドレインは、第１の電流源のバイアス電圧を出力することを特徴とするバイアス回路。
【請求項２】
前記デプレッション型電界効果トランジスタの係数をＫ１とし、前記デプレッション型電界効果トランジスタの閾値電圧をＶｔｈとすると、前記第１の抵抗の抵抗値Ｒ１１は、
０  ＜  Ｒ１１  ＜  −１／（Ｋ１×Ｖｔｈ）
の条件を満たすことを特徴とする請求項１記載のバイアス回路。
【請求項３】
さらに、前記第１の定電位のノード及び前記第３の電位のノード間に接続される第２の抵抗と、
前記第３の電位のノード及び前記第２の定電位のノード間に接続される少なくとも１個のダイオードとを有することを特徴とする請求項１又は２記載のバイアス回路。
【請求項４】
さらに、前記デプレッション型電界効果トランジスタのドレイン電圧をレベルシフトし、前記第１の電流源のバイアス電圧を出力する第１のレベルシフト回路を有することを特徴とする請求項１〜３のいずれか１項に記載のバイアス回路。
【請求項５】
さらに、前記第１の抵抗及び前記デプレッション型電界効果トランジスタのドレインの間に設けられ、入力電圧のレベルをシフトして出力する第２のレベルシフト回路を有し、
前記第１の抵抗及び前記第２のレベルシフト回路の相互接続点は、第２の電流源のバイアス電圧を出力することを特徴とする請求項４記載のバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路に関する。
【背景技術】
【０００２】
ＩｎＰ基板上に形成されるＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）やＨＥＭＴ（高電子移動度トランジスタ：High Electron Mobility Transistor）等のデプレッション型電界効果トランジスタ（ＤＦＥＴ）は、シリコン基板上に形成されるＭＯＳＦＥＴに比べて高速動作可能なことから、４０ＧＨｚを超える超高速論理集積回路やインパルス無線用短パルス発生器に使用されている。ＩｎＰ系ＤＦＥＴを用いた基本論理回路としてはＣＭＬ（Current Mode Logic）と呼ばれる差動型論理回路が代表的である。
【０００３】
また、第一の電源と、該第一の電源より低い第二の電源とが与えられる半導体集積回路において、第二の電源にソースが接続され、ゲートにバイアス電圧が供給されて定電流を供給する定電流トランジスタと、第一の電源と第二の電源との間に設けられた複数のダイオード素子と、該複数のダイオード素子の間に挿入されゲートソース間が接続された第一のＭＥＳＦＥＴトランジスタとを有する定電流回路が知られている（例えば、特許文献１参照）。
【０００４】
また、ゲートとソース間に定電圧を受けて定電流を形成する第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと同じ構造のＭＯＳＦＥＴであって定電流を流すようにされたダイオード形態の１ないし複数の直列ＭＯＳＦＥＴとを含み、１ないし複数の直列ＭＯＳＦＥＴによるゲート，ソース間電圧を出力基準電圧とする基準電圧発生回路を備える半導体集積回路装置が知られている（例えば、特許文献２参照）。
【０００５】
また、ＧａＡｓ系デプレッション電界効果トランジスタを用いる差動増幅器の変動補償システムが知られている（例えば、特許文献３参照）。
【０００６】
また、所定の定電圧を生成する定電圧発生回路と、前記定電圧発生回路から供給される定電圧により発振駆動される水晶発振回路を含む電子回路において、前記定電圧発生回路は、基準電圧を生成する第１の電圧生成回路と、前記基準電圧と所定の相関をもつ前記定電圧を生成する第２の電圧生成回路とを含む電子回路が知られている（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２９４６６４号公報
【特許文献２】特開平６−３２５５６８号公報
【特許文献３】特開２００１−２３７６５６号公報
【特許文献４】特許第３４１６９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、プロセス、温度及び／又は電源電圧の変動による電流源の電流の変動を防止することができるバイアス回路を提供することである。
【課題を解決するための手段】
【０００９】
バイアス回路は、第１の定電位のノードと前記第１の定電位よりも低い第２の定電位のノードとの間の第３の電位のノードに接続される第１の抵抗と、ドレインが前記第１の抵抗を介して前記第３の電位のノードに接続され、ゲート及びソースが前記第２の定電位のノードに接続されるデプレッション型電界効果トランジスタとを有し、前記デプレッション型電界効果トランジスタのドレインは、第１の電流源のバイアス電圧を出力する。
【発明の効果】
【００１０】
プロセス、温度及び／又は電源電圧の変動によりバイアス電圧を制御することができるので、プロセス、温度及び／又は電源電圧の変動による第１の電流源に流れる電流の変動を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の参考技術による半導体回路の構成例を示す回路図である。
【図２】第２の参考技術による半導体回路の構成例を示す回路図である。
【図３】図３（Ａ）〜（Ｃ）は第１の実施形態による無線通信システムの構成例を示す図である。
【図４】第１の実施形態による半導体回路の構成例を示す回路図である。
【図５】図４のバイアス回路の閾値電圧の変動補償機能を説明するための図である。
【図６】第２の実施形態による半導体回路の構成例を示す図である。
【図７】第２の実施形態の回路、第１の参考技術の回路及び第２の参考技術の回路の特性の比較を示す図である。
【図８】第３の実施形態による半導体回路の構成例を示す図である。
【図９】第４の実施形態による半導体回路の構成例を示す図である。
【発明を実施するための形態】
【００１２】
（第１の参考技術）
図１は、第１の参考技術による半導体回路の構成例を示す回路図である。半導体回路は、バイアス回路１０１及び差動バッファ１０４を有する。差動バッファ１０４は、差動回路１０２及びソースフォロア回路１０３を有し、差動入力信号ＩＮ及び／ＩＮを増幅し、差動出力信号ＯＵＴ及び／ＯＵＴを出力する。差動入力信号ＩＮ及び／ＩＮは、相互に位相が反転した差動信号である。差動出力信号ＯＵＴ及び／ＯＵＴは、相互に位相が反転した差動信号である。第１の定電位（電源電位）Ｖｄｄは、例えば３．３Ｖの正の定電位である。第２の定電位（グランド電位）ＧＮＤは、例えば０Ｖであり、第１の定電位Ｖｄｄより低い定電位である。
【００１３】
バイアス回路１０１は、抵抗Ｒ４１及びＲ４２の直列接続回路を有する。抵抗Ｒ４２は、第１の定電位Ｖｄｄのノード及び第１のバイアス電圧Ｖｂ１のノード間に接続される。抵抗Ｒ４１は、第１のバイアス電圧Ｖｂ１のノード及び第２の定電位ＧＮＤのノード間に接続される。
【００１４】
差動回路１０２は、デプレッション型ｎチャネル電界効果トランジスタＱ２１〜Ｑ２３、抵抗Ｒ２１，Ｒ２２及びダイオードＤ２１を有する。トランジスタＱ２１は、定電流源であり、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが第１のノードＮ１に接続される。トランジスタＱ２２は、ソースが第１のノードＮ１に接続され、ゲートが入力信号ＩＮの端子に接続される。トランジスタＱ２３は、ソースが第１のノードＮ１に接続され、ゲートが入力信号／ＩＮの端子に接続される。抵抗Ｒ２１は、ダイオードＤ２１のカソード及びトランジスタＱ２２のドレイン間に接続される。抵抗Ｒ２２は、ダイオードＤ２１のカソード及びトランジスタＱ２３のドレイン間に接続される。ダイオードＤ２１のアノードは、第１の定電位Ｖｄｄのノードに接続される。
【００１５】
ソースフォロア回路１０３は、デプレッション型ｎチャネル電界効果トランジスタＱ３１〜Ｑ３４及びダイオードＤ３１，Ｄ３２を有する。トランジスタＱ３１は、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが出力信号／ＯＵＴの端子に接続される。ダイオードＤ３１は、カソードが出力信号／ＯＵＴの端子に接続され、アノードがトランジスタＱ３３のソースに接続される。トランジスタＱ３３は、ゲートがトランジスタＱ２２のドレインに接続され、ドレインが第１の定電位Ｖｄｄのノードに接続される。トランジスタＱ３２は、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが出力信号ＯＵＴの端子に接続される。ダイオードＤ３２は、カソードが出力信号ＯＵＴの端子に接続され、アノードがトランジスタＱ３４のソースに接続される。トランジスタＱ３４は、ゲートがトランジスタＱ２３のドレインに接続され、ドレインが第１の定電位Ｖｄｄのノードに接続される。
【００１６】
トランジスタＱ２１、Ｑ３１及びＱ３２は、電流源であり、ゲートに第１のバイアス電圧Ｖｂ１を入力し、それぞれ電流Ｉ２、Ｉ３１及びＩ３２を流す。入力信号ＩＮ及び／ＩＮの大小関係により、電流源のトランジスタＱ２１の電流Ｉ２の流れる経路が抵抗Ｒ２１及びトランジスタＱ２２の経路又は抵抗Ｒ２２及びトランジスタＱ２３の経路に切り替わる。例えば、第１の定電位Ｖｄｄは３．３Ｖ、第２の定電位ＧＮＤは０Ｖ、トランジスタＱ２２の閾値電圧Ｖｔｈは−０．１Ｖである。また、第１のノードＮ１は、約Ｖｄｄ／２の電圧であり、例えば１．８Ｖである。入力信号ＩＮが１．７Ｖ（＝１．８Ｖ−０．１Ｖ）より高ければトランジスタＱ２２はオンし、入力信号ＩＮが１．７Ｖより低ければトランジスタＱ２２はオフする。ソースフォロア回路１０３は、駆動能力を高める目的のほか、入出力レベルを合わせる、すなわちレベルシフトを目的として使用される。ダイオードＤ２１、Ｄ３１及びＤ３２は、電圧のレベルをシフトするためのレベルシフト回路である。ソースフォロア回路１０３は、電流源のトランジスタＱ３１及びＱ３２を有する。バイアス回路１０１は、電流源のトランジスタＱ２１、Ｑ３１及びＱ３２に第１のバイアス電圧Ｖｂ１を供給する。
【００１７】
第１のバイアス電圧Ｖｂ１は、第１の定電位Ｖｄｄのノード及び第２の定電位ＧＮＤのノード間に直列接続している抵抗Ｒ４１及びＲ４２により与えられ、電流源のトランジスタＱ２１、Ｑ３１及びＱ３２のゲートに供給される。第１のバイアス電圧Ｖｂ１が一定電圧であれば、電流源のトランジスタＱ２１、Ｑ３１及びＱ３２のゲート及びソース間電圧が一定となり、電流Ｉ２、Ｉ３１、Ｉ３２は一定となる。差動回路１０２の電流源のトランジスタＱ２１を流れる電流Ｉ２は、トランジスタＱ２１がいわゆる飽和領域で動作しているものとすると、次式（１）及び（２）により表すことができる。
Ｉ２＝Ｋ２×（ Ｖｂ１−Ｖｔｈ）2      ・・・（１）
Ｖｂ１＝Ｖｄｄ×Ｒ４１／（Ｒ４１＋Ｒ４２）      ・・・（２）
【００１８】
ここで、Ｋ２はトランジスタＱ２１の係数、ＶｔｈはトランジスタＱ２１の閾値電圧である。この式から分かるように、差動回路１０２の電流Ｉ２は、閾値電圧Ｖｔｈ、第１の定電位Ｖｄｄ、抵抗Ｒ４１，Ｒ４２に強く依存している。もちろん、これはソースフォロア回路１０３の電流Ｉ３１及びＩ３２にも言える。バイアス回路１０１は、抵抗分割により一定の第１のバイアス電圧Ｖｂ１を供給するものの、電流源のトランジスタＱ２１、Ｑ３１及びＱ３２がプロセス、温度及び／又は電源電圧の変動の影響を受けると、差動回路１０２及びソースフォロア回路１０２を流れる電流Ｉ２、Ｉ３１、Ｉ３２は変動するため、差動バッファ１０４が正常に動作しなくなる。
【００１９】
エンハンスメント型電界効果トランジスタを用いるのであれば、プロセス、温度及び／又は電源電圧の変動の影響を受けにくいバイアス回路としてカレントミラー回路を用いることができる。しかし、それをそのままデプレッション型電界効果トランジスタで構成することは困難である。なぜなら、デプレッション型電界効果トランジスタのゲートとドレインを短絡すると、必然的に非飽和領域での動作となり、ドレイン及びソース間電圧の変化によりドレイン電流が変化し、定電流性が得られなくなるからである。ＩｎＰ系電界効果トランジスタの場合、もう一つの理由としては、トランジスタのゲートのショットキー接合（ショットキーダイオード）の電流が、ゲート及びソース間電圧が０．６Ｖ程度で急激に増加することがある。そのような問題を避けつつ、デプレッション型電界効果トランジスタでカレントミラー回路を構成する例を、第２の参考技術として後述する。
【００２０】
（第２の参考技術）
図２は、第２の参考技術による半導体回路の構成例を示す回路図である。図２の半導体回路は、図１の半導体回路に対して、バイアス回路１０１が異なる。以下、第２の参考技術（図２）が第１の参考技術（図１）と異なる点を説明する。バイアス回路１０１は、抵抗Ｒ５１〜Ｒ５３の直列接続回路及びデプレッション型ｎチャネル電界効果トランジスタＱ１１を有する。抵抗Ｒ５１は第２の定電位ＧＮＤのノード及び第１のバイアス電圧Ｖｂ１のノード間に接続される。抵抗Ｒ５２は、第１のバイアス電圧Ｖｂ１のノード及びトランジスタＱ１１のドレイン間に接続される。抵抗Ｒ５３は、トランジスタＱ１１のドレイン及び第１の定電位Ｖｄｄのノード間に接続される。トランジスタＱ１１は、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続される。
【００２１】
トランジスタＱ１１、Ｑ２１、Ｑ３１、Ｑ３２及び抵抗Ｒ５１、Ｒ５２は、カレントミラー回路を構成する。電流源のトランジスタＱ２１、Ｑ３１、Ｑ３２を飽和領域で動作させるために、トランジスタＱ１１のドレイン電圧を抵抗Ｒ５１及びＲ５２で分圧し、電流源のトランジスタＱ２１、Ｑ３１、Ｑ３２のゲートに第１のバイアス電圧Ｖｂ１を供給する。閾値電圧Ｖｔｈの変動による電流Ｉ２、Ｉ３１、Ｉ３２の変化が、抵抗Ｒ５１〜Ｒ５３により、逆極性の電圧Ｖｂ１としてすなわち電流Ｉ２、Ｉ３１、Ｉ３２を変化させないような電圧Ｖｂ１としてトランジスタＱ１１、Ｑ２１、Ｑ３１、Ｑ３２のゲートに加わる。これにより、いわゆる閾値電圧Ｖｔｈの変動に対する補償効果がある。したがって、第２の参考技術の半導体回路は、閾値電圧Ｖｔｈの変動に関しては第１の参考技術の半導体回路（図１）よりは強い。
【００２２】
前述したように、第１の参考技術の半導体回路（図１）によれば、バイアス回路１０１がプロセス、温度及び／又は電源電圧の変動の影響を反映しないので、安定した動作が得られない。第２の参考技術の半導体回路（図２）は、閾値電圧Ｖｔｈの変動に対する補償効果はあるものの、その効果は十分ではない。更に、第２の参考技術の半導体回路（図２）は、電源電圧の変動の影響を補償する手段を有していない。以下、プロセス、温度及び／又は電源電圧の変動の影響を補償する効果の大きいバイアス回路の実施形態を説明する。
【００２３】
（第１の実施形態）
図３（Ａ）〜（Ｃ）は、第１の実施形態による無線通信システムの構成例を示す図である。図３（Ａ）はインパルス無線通信システムの構成例を示す図であり、図３（Ｂ）はバンドパスフィルタ３０３の通過帯域を示す図である。インパルス無線通信システムは、送信装置３０１及び受信装置３０６を有する。送信装置３０１は、短パルス発生器３０２、バンドパスフィルタ３０３、送信増幅器３０４及びアンテナ３０５を有する。受信装置３０６は、アンテナ３０７、受信増幅器３０８及び検波器３０９を有する。
【００２４】
まず、送信装置３０１について説明する。データ３１０は、例えば１０［Ｇｂｐｓ］のタイムスロット単位のデータであり、「１」がハイレベルであり、「０」がローレベルである。短パルス発生器３０２は、データ３１０がハイレベルになると、短パルス３１１を生成する。バンドパスフィルタ３０３は、短パルス３１１に対して所定の通過帯域のみを通過させるためのフィルタリングを行い、波束３１２を出力する。
【００２５】
図３（Ｂ）は、バンドパスフィルタ３０３の通過帯域３２２を示す。短パルス特性３２１は、短パルス３１１の周波数特性を示す。波束３１２は、短パルス特性３２１のうちの通過帯域３２２の部分のみの周波数成分を有する。ＵＷＢ（超広帯域無線：Ultra Wide Band）等では、使用可能な周波数帯域が制限されている。その周波数帯域の制限を満たすようにするために、バンドパスフィルタ３０３を用いる。
【００２６】
送信増幅器３０４は、波束３１２を増幅し、アンテナ３０５を介して、信号３１３を無線送信する。信号３１３は、波束の有無により、「１」又は「０」のデータを表す。
【００２７】
次に、受信装置３０６について説明する。受信増幅器３０８は、アンテナ３０７を介して、信号３１３を無線受信し、増幅する。検波器３０９は、受信増幅器３０８の出力信号を検波し、例えば１０［Ｇｂｐｓ］のデータ３１４を出力する。
【００２８】
インパルス方式による無線通信システムは、マイクロ波帯、準ミリ波帯、ＵＷＢをはじめとする超広帯域無線通信システムに利用可能である。インパルス方式は、狭帯域通信方式と比較して、発振器やミキサが不要でＲＦ部の構成が簡素・低コストとなる特徴を有し、広帯域を利用できるミリ波帯においては１０Ｇｂｐｓを超える広帯域無線伝送の実現が期待される。
【００２９】
図３（Ｃ）は、搬送波を用いた無線通信システムの構成例を示す図である。無線通信システムは、送信装置３３１及び受信装置３４１を有する。送信装置３３１は、周波数安定化回路３３２、ミリ波発振器３３３、ドライバ増幅器３３４、ミキサ３３５、バンドパスフィルタ３３６、送信増幅器３３７及びアンテナ３３８を有する。受信装置３４１は、アンテナ３４７、受信増幅器３４６、ミキサ３４５、ドライバ増幅器３４４、ミリ波発振器３３３及び周波数安定化回路３４２を有する。
【００３０】
まず、送信装置３３１について説明する。ミリ波発振器３３３は、ミリ波の搬送波信号を発振する。周波数安定化回路３３２は、ミリ波発振器３３３の発振信号の周波数を安定化させる。ドライバ増幅器３３４は、ミリ波発振器３３３の搬送波信号を増幅する。ミキサ３３５は、データ信号３３０及びドライバ増幅器３３４の搬送波信号をミキシングする。バンドパスフィルタ３３６は、ミキサ３３５の出力信号に対して所定の通過帯域のみを通過させるためのフィルタリングを行う。送信増幅器３３７は、バンドパスフィルタ３３６の出力信号を増幅し、アンテナ３３８を介して信号を無線送信する。
【００３１】
次に、受信装置３４１について説明する。受信増幅器３４６は、アンテナ３４７を介して信号を無線受信し、受信した信号を増幅する。ミリ波発振器３４３は、ミリ波の搬送波信号を発振する。周波数安定化回路３４２は、ミリ波発振器３４３の発振信号の周波数を安定化させる。ドライバ増幅器３４４は、ミリ波発振器３４３の搬送波信号を増幅する。ミキサ３４５は、受信増幅器３４６の出力信号及びドライバ増幅器３４４の搬送波信号をミキシングし、データ信号３４０を出力する。
【００３２】
図４は、第１の実施形態による半導体回路の構成例を示す回路図である。第１の実施形態の半導体回路（図４）は、第１の参考技術の半導体回路（図１）に対して、バイアス回路１０１が異なる。半導体回路は、バイアス回路１０１及び差動バッファ１０４を有する。差動バッファ１０４は、差動回路１０２及びソースフォロア回路１０３を有し、差動入力信号ＩＮ及び／ＩＮを増幅し、差動出力信号ＯＵＴ及び／ＯＵＴを出力する。差動入力信号ＩＮ及び／ＩＮは、相互に位相が反転した差動信号である。差動出力信号ＯＵＴ及び／ＯＵＴは、相互に位相が反転した差動信号である。第１の定電位（電源電位）Ｖｄｄは、例えば３．３Ｖの正の定電位である。第２の定電位（グランド電位）ＧＮＤは、例えば０Ｖであり、第１の定電位Ｖｄｄより低い定電位である。
【００３３】
図３（Ａ）の無線通信システムは、差動信号を入出力する。図４の半導体回路は、図３（Ａ）の短パルス発生器３０２、送信増幅器３０４及び受信増幅器３０８内に設けられ、差動信号を増幅することができる。また、図３（Ｃ）の無線通信システムは、差動信号を入出力する。図４の半導体回路は、図３（Ｃ）の周波数安定化回路３３２，３４２、ミリ波発振器３３３，３４３、ドライバ増幅器３３４，３４４、ミキサ３３５，３４５、送信増幅器３３７及び受信増幅器３４６内に設けられ、差動信号を増幅することができる。図４の半導体回路は、デプレッション型電界効果トランジスタを用いた差動バッファ１０４及びバイアス回路１０１を有する。バイアス回路１０１は、プロセス、温度及び／又は電源電位の変動の影響を補償することができる。例えば、図４の半導体回路は、図３（Ａ）の短パルス発生器３０２内に設けられ、プロセス、温度及び／又は電源電位の変動に対し、出力信号のパルス幅及びパルス振幅を一定に保ち、通信の安定性を高めることができる。
【００３４】
バイアス回路１０１は、電圧クランプ回路４０１、第１の抵抗Ｒ１１、第２のレベルシフト回路４０２、第１のレベルシフト回路４０３及びデプレッション型ｎチャネル電界効果トランジスタＱ１１を有し、第１のバイアス電圧Ｖｂ１を出力する。電圧クランプ回路４０１は、第１の定電位Ｖｄｄのノード及び第２の定電位ＧＮＤのノード間に接続され、第１の定電位（電源電位）Ｖｄｄが変動しても、第１の定電位Ｖｄｄを基にクランプした一定の第３の電位Ｖｃを出力する。これにより、電源電位の変動による電流源のトランジスタＱ２１、Ｑ３１、Ｑ３２の電流Ｉ２、Ｉ３１、Ｉ３２の変動を防止することができる。電圧クランプ回路４０１の詳細は、後に図６を参照しながら説明する。第１の抵抗Ｒ１１は、第３の電位Ｖｃのノードに接続される。第２のレベルシフト回路４０２は、入力電圧のレベルをシフトし、電位Ｖｄを出力する。第２のレベルシフト回路４０２の詳細は、後に図８を参照しながら説明する。第１のレベルシフト回路４０３は、電位Ｖｄのレベルをシフトし、第１のバイアス電圧Ｖｂ１を出力する。第１のレベルシフト回路４０３の詳細は、後に図６及び図８を参照しながら説明する。トランジスタＱ１１は、電流源であり、ソース及びゲートが第２の定電位ＧＮＤのノードに接続され、ドレインが電位Ｖｄのノードに接続される。バイアス回路１０１の詳細は、後に図５を参照しながら説明する。
【００３５】
差動回路１０２は、デプレッション型ｎチャネル電界効果トランジスタＱ２１〜Ｑ２３、抵抗Ｒ２１，Ｒ２２及びダイオードＤ２１を有する。トランジスタＱ２１は、第１の定電流源であり、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが第１のノードＮ１に接続される。トランジスタＱ２２は、ソースが第１のノードＮ１に接続され、ゲートが入力信号ＩＮの端子に接続される。トランジスタＱ２３は、ソースが第１のノードＮ１に接続され、ゲートが入力信号／ＩＮの端子に接続される。抵抗Ｒ２１は、ダイオードＤ２１のカソード及びトランジスタＱ２２のドレイン間に接続される。抵抗Ｒ２２は、ダイオードＤ２１のカソード及びトランジスタＱ２３のドレイン間に接続される。ダイオードＤ２１のアノードは、第１の定電位Ｖｄｄのノードに接続される。
【００３６】
ソースフォロア回路１０３は、デプレッション型ｎチャネル電界効果トランジスタＱ３１〜Ｑ３４及びダイオードＤ３１，Ｄ３２を有する。トランジスタＱ３１は、第２の定電流源であり、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが出力信号／ＯＵＴの端子に接続される。ダイオードＤ３１は、カソードが出力信号／ＯＵＴの端子に接続され、アノードがトランジスタＱ３３のソースに接続される。トランジスタＱ３３は、ゲートがトランジスタＱ２２のドレインに接続され、ドレインが第１の定電位Ｖｄｄのノードに接続される。トランジスタＱ３２は、第３の定電流源であり、ソースが第２の定電位ＧＮＤのノードに接続され、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ドレインが出力信号ＯＵＴの端子に接続される。ダイオードＤ３２は、カソードが出力信号ＯＵＴの端子に接続され、アノードがトランジスタＱ３４のソースに接続される。トランジスタＱ３４は、ゲートがトランジスタＱ２３のドレインに接続され、ドレインが第１の定電位Ｖｄｄのノードに接続される。
【００３７】
トランジスタＱ２１、Ｑ３１及びＱ３２は、電流源であり、ゲートに第１のバイアス電圧Ｖｂ１を入力し、それぞれ電流Ｉ２、Ｉ３１及びＩ３２を流す。入力信号ＩＮ及び／ＩＮの大小関係により、電流源のトランジスタＱ２１の電流Ｉ２の流れる経路が抵抗Ｒ２１及びトランジスタＱ２２の経路又は抵抗Ｒ２２及びトランジスタＱ２３の経路に切り替わる。例えば、第１の定電位Ｖｄｄは３．３Ｖ、第２の定電位ＧＮＤは０Ｖ、トランジスタＱ２２の閾値電圧Ｖｔｈは−０．１Ｖである。また、第１のノードＮ１は、約Ｖｄｄ／２の電圧であり、例えば１．８Ｖである。入力信号ＩＮが１．７Ｖ（＝１．８Ｖ−０．１Ｖ）より高ければトランジスタＱ２２はオンし、入力信号ＩＮが１．７Ｖより低ければトランジスタＱ２２はオフする。ソースフォロア回路１０３は、駆動能力を高める目的のほか、入出力レベルを合わせる、すなわちレベルシフトを目的として使用される。ダイオードＤ２１、Ｄ３１及びＤ３２は、電圧のレベルをシフトするためのレベルシフト回路である。ソースフォロア回路１０３は、電流源のトランジスタＱ３１及びＱ３２を有する。バイアス回路１０１は、電流源のトランジスタＱ２１、Ｑ３１及びＱ３２に第１のバイアス電圧Ｖｂ１を供給する。
【００３８】
電圧クランプ回路４０１は、電源電位Ｖｄｄの影響の小さい定電圧Ｖｃを出力する。電流源のトランジスタＱ１１は、ゲート及びソースを短絡したデプレッション型電界効果トランジスタであり、飽和領域で動作するので、ドレイン及びソース間電圧の変化に対するドレイン電流Ｉ１の変化は小さい。何らかの変動要因によりトランジスタＱ１１，Ｑ２１〜Ｑ２３，Ｑ３１〜Ｑ３４の閾値電圧Ｖｔｈが変動すると、電流源の電流（ドレイン電流）Ｉ１，Ｉ２，Ｉ３１，Ｉ３２が変動する。バイアス回路１０１は、その電流の変動を検知し、変動方向に対して逆の極性をもつ電圧信号として、第２のレベルシフト回路４０２及び第１のレベルシフト回路４０３を介して、差動回路１０２及びソースフォロア回路１０３の電流源のトランジスタＱ２１，Ｑ３１，Ｑ３２のゲートに第１のバイアス電圧Ｖｂ１を供給する。その結果、差動回路１０２及びソースフォロア回路１０３の電流源の電流Ｉ２、Ｉ３１、Ｉ３２は、トランジスタＱ１１，Ｑ２１〜Ｑ２３，Ｑ３１〜Ｑ３４の閾値電圧Ｖｔｈの変動の影響を受けにくく、定電流となる。本実施形態では、バイアス回路１０１の電流源のトランジスタＱ１１と差動バッファ１０４の電流源のトランジスタＱ２１、Ｑ３１、Ｑ３２とが全く同一であっても、トランジスタＱ１１を流れる電流Ｉ１とトランジスタＱ２１を流れる電流Ｉ２等は同じ値にはならない。その点で、本実施形態は、図２の第２の参考技術の半導体回路のようなカレントミラー回路にはなっていない。
【００３９】
図５は、図４のバイアス回路１０１の閾値電圧Ｖｔｈの変動補償機能を説明するための図である。図５の回路は、図４の回路に対して、説明の簡単のため、電圧クランプ回路４０１、第２のレベルシフト回路４０２及び第１のレベルシフト回路４０３を省略した回路である。第１の抵抗Ｒ１１は、第１の定電位Ｖｄｄのノード及び第１のバイアス電圧Ｖｂ１のノード間に接続される。トランジスタＱ１１は、ドレインが第１のバイアス電圧Ｖｂ１のノードに接続され、ゲート及びソースが第２の定電位ＧＮＤのノードに接続される。トランジスタＱ２１は、差動回路１０２の電流源であり、ゲートが第１のバイアス電圧Ｖｂ１のノードに接続され、ソースが第２の定電位ＧＮＤのノードに接続される。電流Ｉ１は、抵抗Ｒ１１及びトランジスタＱ１１の直列接続回路に流れる電流である。電流Ｉ２は、トランジスタＱ２１のドレイン電流である。
【００４０】
プロセス量（例えばゲートリセスエッチング量）が規定量より変動すると、閾値電圧Ｖｔｈが変化する。閾値電圧Ｖｔｈの絶対値が大きくなる方向に変動した場合（減少した場合）、トランジスタＱ１１を流れる電流Ｉ１が増える。電流Ｉ１が増えると、第１の抵抗Ｒ１１による電圧降下が増大し、第１のバイアス電圧Ｖｂ１は減少する。第１のバイアス電圧Ｖｂ１の減少量が閾値電圧Ｖｔｈの変動量を相殺すると、電流Ｉ２は閾値電圧Ｖｔｈの変化に無関係に一定となる。閾値電圧Ｖｔｈの絶対値が小さくなる方向に変動した場合（増加した場合）、上記と逆の作用が働き、電流Ｉ２の変動は抑制される。電流Ｉ３１及びＩ３２も、電流Ｉ２と同様に変動が抑制される。
【００４１】
上記の式（１）と同様に、トランジスタＱ２１に流れる電流Ｉ２は、次式（３）及び（４）により表わされる。
Ｉ２＝Ｋ２×（Ｖｂ１−Ｖｔｈ）2      ・・・（３）
Ｖｂ１＝Ｖｄｄ−Ｒ１１×Ｋ１×Ｖｔｈ2      ・・・（４）
【００４２】
ここで、Ｋ１はトランジスタＱ１１の係数、Ｋ２はトランジスタＱ２１の係数、ＶｔｈはトランジスタＱ１１及びＱ２１の閾値電圧である。式（３）と式（１）を比較する。式（１）の電流Ｉ２を閾値電圧Ｖｔｈで微分すると、次式（５）になる。
∂Ｉ２／∂Ｖｔｈ＝｛−１｝×２×Ｋ２×（Ｖｂ１−Ｖｔｈ）      ・・・（５）
【００４３】
また、式（３）の電流Ｉ２を閾値Ｖｔｈで微分すると、次式（６）になる。
∂Ｉ２／∂Ｖｔｈ＝｛−１−２×Ｒ１１×Ｋ１×Ｖｔｈ｝×２×Ｋ２×（Ｖｂ１−Ｖｔｈ）      ・・・（６）
【００４４】
同じ電流Ｉ２を得るために、電流源のトランジスタＱ２１には同じゲート及びソース間電圧Ｖｂ１を与えているので、式（５）及び式（６）の違いは、中括弧内のみである。その比較をすると、第１の抵抗Ｒ１１の抵抗値は、次式（７）の条件を満たすとき、式（５）の絶対値より式（６）の絶対値の方が小さくなる。すなわち、上記の条件を満たすとき、図５の回路は、図１の回路に対して、閾値電圧Ｖｔｈの変動に対する電流Ｉ２の変動量が小さくなる。
０  ＜  Ｒ１１  ＜  −１／（Ｋ１×Ｖｔｈ ）      ・・・（７）
【００４５】
ここで、トランジスタＱ１１及びＱ２２はデプレッション型であるので、閾値電圧Ｖｔｈは負であることに注意する必要がある。閾値電圧Ｖｔｈは、例えば−０．１Ｖである。以上の説明を逆に言えば、第１の抵抗Ｒ１１を大きくし過ぎると、閾値電圧Ｖｔｈの変動による電流Ｉ２の変動を過剰に検知してしまい、電流Ｉ２は閾値電圧Ｖｔｈの変動から予想される電流Ｉ２の変動方向とは逆向きに変化し過ぎてしまう。本実施形態の中で、式（７）で表される第１の抵抗Ｒ１１の値の選定条件は極めて重要である。
【００４６】
再び、図４を参照しながら説明する。上で述べたように、第１の抵抗Ｒ１１には適正値がある。第２のレベルシフト回路４０２及び第１のレベルシフト回路４０３は、電圧クランプ回路４０１の出力電位Ｖｃと第１のバイアス電圧Ｖｂ１とが大きく異なる場合に使用する。大きく異ならない場合には、第２のレベルシフト回路４０２及び／又は第１のレベルシフト回路４０３は不要である。
【００４７】
（第２の実施形態）
図６は、第２の実施形態による半導体回路の構成例を示す図である。図６の半導体回路は、図４の半導体回路に対して、バイアス回路１０１が異なる。また、第１の定電位（高電位）は正電位Ｖｄｄの代わりにグランド電位ＧＮＤになり、第２の定電位（低電位）はグランド電位ＧＮＤの代わりに負電位Ｖｓｓになる。第２の定電位Ｖｓｓは、第１の定電位ＧＮＤよりも低い電位である。ただし、電位を変更しても、動作は同じである。以下、第２の実施形態が第１の実施形態と異なる点を説明する。
【００４８】
バイアス回路１０１は、電圧クランプ回路４０１、第１の抵抗Ｒ１１、第１のレベルシフト回路４０３及びデプレッション型ｎチャネル電界効果トランジスタＱ１１を有し、第１のバイアス電圧Ｖｂ１を出力する。電圧クランプ回路４０１は、抵抗Ｒ１３及びダイオードＤ１３，Ｄ１４を有する。第１のレベルシフト回路４０３は、抵抗Ｒ１２及びダイオードＤ１２を有し、トランジスタＱ１１のドレイン電圧Ｖｄをレベルシフトし、トランジスタＱ２１のゲートバイアス電圧Ｖｂ１を出力する。
【００４９】
ダイオードＤ１３は、カソードが第２の定電位Ｖｓｓのノードに接続され、アノードがダイオードＤ１４のカソードに接続される。ダイオードＤ１４のアノードは、第３の電位Ｖｃのノードに接続される。第２の定電位Ｖｓｓのノード及び第３の電位Ｖｃのノード間には、少なくとも１個のダイオードが接続される。第３の電位Ｖｃのノードは、第１の定電位ＧＮＤのノードと第２の定電位Ｖｓｓのノードとの間のノードである。抵抗Ｒ１３は、第３の電位Ｖｃのノード及び第１の定電位ＧＮＤのノード間に接続される。第１の抵抗Ｒ１１は、第３の電位Ｖｃのノード及び電位Ｖｄのノード間に接続される。トランジスタＱ１１は、電流源であり、ソース及びゲートが第２の定電位Ｖｓｓのノードに接続され、ドレインが電位Ｖｄのノードに接続される。ダイオードＤ１２は、アノードが電位Ｖｄのノードに接続され、カソードが第１のバイアス電圧Ｖｂ１のノードに接続される。抵抗Ｒ１２は、第１のバイアス電圧Ｖｂ１のノード及び第２の定電位Ｖｓｓのノード間に接続される。電流Ｉ１は、トランジスタＱ１１のドレイン電流である。
【００５０】
トランジスタＱ２２，Ｑ２３，Ｑ３３，Ｑ３４は、例えば、ゲート幅０．４８μｍのＩｎＰの高電子移動度トランジスタ（ＨＥＭＴ）である。高電位電源として第１の定電位ＧＮＤ（０Ｖ）を使用し、低電位電源として第２の定電位Ｖｓｓ（−３．３Ｖ）を使用する。ＨＥＭＴの閾値電圧Ｖｔｈは−０．４３Ｖである。電圧クランプ回路４０１は、抵抗Ｒ１３及び２個のダイオードＤ１３，Ｄ１４の直列接続回路を有し、抵抗Ｒ１３とダイオードＤ１４との相互接続点より電位Ｖｃを出力する。電源電圧の電位Ｖｓｓが変動しても、電位ＶｃはダイオードＤ１３及びＤ１４のレベルシフト電圧で決まるため電源電圧変動の影響が小さくなる。ダイオード１段当たりのレベルシフト量は約０．６Ｖである。よって、電位Ｖｃは約−２．１Ｖとなる。次段の負荷に対し出力抵抗が十分小さくなるように、電圧クランプ回路４０１の電流は電流Ｉ１に対して十分大きく設定する。電流源のトランジスタＱ１１は、ゲート幅５μｍのＨＥＭＴである。電流Ｉ１は約１ｍＡとなる。係数Ｋ１は５．４ｍＡ／Ｖ2となる。式（７）より得られる第１の抵抗Ｒ１１の条件は、０＜Ｒ１１＜４３１Ωとなるから、本実施形態では第１の抵抗Ｒ１１として４００Ωを用いる。本実施形態では、図４の第２のレベルシフト回路４０２を用いていない。第１の抵抗Ｒ１１における電圧降下分は０．４Ｖであり、電流源のトランジスタＱ１１のドレイン及びソース間電圧Ｖｄは０．８Ｖとなる。この値であればトランジスタＱ１１を十分飽和領域で動作させることができる。差動回路１０２の電流源のトランジスタＱ２１とソースフォロア回路１０３の電流源のトランジスタＱ３１，Ｑ３２に与える第１のバイアス電圧Ｖｂ１を生成するために、第１のレベルシフト回路４０３としてダイオードＤ１２及び抵抗Ｒ１２の直列接続回路を用いる。これにより、電圧ＶｄをトランジスタＱ２１，Ｑ３１，Ｑ３２のゲートに直接加えてゲートのショットキー接合の電流を流し過ぎることを防止するとともに、トランジスタＱ２１，Ｑ３１，Ｑ３２を飽和領域で動作させることができる。差動回路１０２の電流Ｉ２、及びソースフォロア回路１０３の電流Ｉ３１，Ｉ３２は、それぞれ４ｍＡずつ流すようトランジスタＱ２１，Ｑ３１，Ｑ３２のゲート幅は１０μｍとする。トランジスタＱ１１とトランジスタＱ２１，Ｑ３１，Ｑ３２がカレントミラー回路を形成しているのであれば、電流Ｉ２，Ｉ３１，Ｉ３２は電流Ｉ１に対してゲート幅比に等しい電流比となるはずである。本実施形態でそうならないのは、本実施形態がカレントミラー回路を基本としていないからである。
【００５１】
図７は、第２の実施形態の回路（図６）、第１の参考技術の回路（図１）及び第２の参考技術の回路（図２）の特性の比較を示す図である。第２の実施形態の回路（図６）、第１の参考技術の回路（図１）及び第２の参考技術の回路（図２）について、変動なしの場合、閾値電圧Ｖｔｈの変動ΔＶｔｈがある場合、及び電源電位の変動ΔＶｓｓがある場合の各電流Ｉ２の値を示す。閾値電圧の変動ΔＶｔｈに対しては、第２の実施形態の回路（図６）は、第１の参考技術の回路（図１）及び第２の参考技術の回路（図２）に対して、１０倍以上の安定化効果が得られている。電源電圧の変動ΔＶｓｓに対しては、第２の実施形態の回路（図６）は、第１の参考技術の回路（図１）に対して１．５倍、第２の参考技術の回路（図２）対して約２倍の改善効果が得られる。
【００５２】
（第３の実施形態）
図８は、第３の実施形態による半導体回路の構成例を示す図である。本実施形態では、バイアス回路１０１は、差動クロックバッファ８０１に対して、第１のバイアス電圧Ｖｂ１及び第２のバイアス電圧Ｖｂ２を出力する。以下、本実施形態が第２の実施形態と異なる点を説明する。差動クロックバッファ８０１は、差動回路１０２、ソースフォロア回路１０３及びクロックバッファバイアス回路８０２を有する。図８の差動回路１０２は、図６の差動回路１０２と同じである。図８のソースフォロア回路１０３は、図６のソースフォロア回路１０３に対して、ダイオードＤ３１及びＤ３２を削除し、抵抗Ｒ３１及びＲ３２を追加したものである。トランジスタＱ３３のソースはトランジスタＱ３１のドレインに直接接続され、トランジスタＱ３４のソースはトランジスタＱ３２のドレインに直接接続される。トランジスタＱ３１及びＱ３２のゲートは、第２のバイアス電圧Ｖｂ２のノードに接続される。抵抗Ｒ３１はトランジスタＱ３１のソース及び第２の定電位Ｖｓｓのノード間に接続され、抵抗Ｒ３２はトランジスタＱ３２のソース及び第２の定電位Ｖｓｓのノード間に接続される。
【００５３】
クロックバッファバイアス回路８０２は、抵抗Ｒ４１〜Ｒ４４及び容量Ｃ１，Ｃ２を有する。容量Ｃ１は、トランジスタＱ３３のソース及び出力信号／ＯＵＴの端子間に接続される。容量Ｃ２は、トランジスタＱ３４のソース及び出力信号ＯＵＴの端子間に接続される。抵抗Ｒ４１は、出力信号／ＯＵＴの端子及び第２の定電位Ｖｓｓのノード間に接続される。抵抗Ｒ４２は、出力信号ＯＵＴの端子及び第２の定電位Ｖｓｓのノード間に接続される。抵抗Ｒ４３は、出力信号／ＯＵＴの端子及び第１の定電位ＧＮＤのノード間に接続される。抵抗Ｒ４４は、出力信号ＯＵＴの端子及び第１の定電位ＧＮＤのノード間に接続される。
【００５４】
図８のバイアス回路１０１は、図６のバイアス回路１０１に対して、ダイオードＤ１５及び第２のレベルシフト回路４０２を追加したものである。電圧クランプ回路４０１は３個のダイオードＤ１３〜Ｄ１５を有し、３個のダイオードＤ１３〜Ｄ１５の直列接続回路は第２の定電位Ｖｓｓのノード及び第３の電位Ｖｃのノード間に接続される。第２のレベルシフト回路４０２は、ダイオードＤ１１を有し、第２のバイアス電圧Ｖｂ２をレベルシフトして電圧Ｖｄを出力する。ダイオードＤ１１は、アノードが第２のバイアス電圧Ｖｂ２のノードに接続され、カソードが電圧Ｖｄのノードに接続される。第１の抵抗Ｒ１１は、第３の電位Ｖｃのノード及び第２のバイアス電圧Ｖｂ２のノード間に接続される。第１の抵抗Ｒ１１及びダイオードＤ１１の相互接続点は、トランジスタＱ３１及びＱ３２のゲートに第２のバイアス電圧Ｖｂ２を出力する。
【００５５】
超高速論理回路の差動クロックバッファ８０１は、容量Ｃ１及びＣ２のＡＣ結合で用いられる。その場合、ソースフォロア回路１０３にはレベルシフトトランジスタＤ３１，Ｄ３２が不要となるので、ソースフォロア回路１０３の電流源のトランジスタＱ３１，Ｑ３２のゲートに差動回路１０２の電流源のトランジスタＱ２１のゲートと同じ第１のバイアス電圧Ｖｂ１を印加すると、ソースフォロア回路１０３の電流源のトランジスタＱ３１，Ｑ３２のドレイン及びソース間電圧が規定値を超え、素子を破壊する恐れが生じる。そのため、差動クロックバッファ８０１のソースフォロア回路１０３の電流源のトランジスタＱ３１，Ｑ３２のゲートに加える第２のバイアス電圧Ｖｂ２と、差動回路１０２の電流源のトランジスタＱ２１のゲートに加える第１のバイアス電圧Ｖｂ１を別々に設定する。
【００５６】
図８の回路について、図６の回路との違いを中心に説明する。電圧クランプ回路４０１を２段のダイオードＤ１３，Ｄ１４から３段のダイオードＤ１３〜Ｄ１５に変更し、クランプ電圧をダイオード１個分高くしている。本実施形態では、第２のレベルシフト回路４０２としてダイオードＤ１１を用いる。第２のレベルシフト回路４０２の高電位側出力を第２のバイアス電圧Ｖｂ２としてソースフォロア回路１０３の電流源のトランジスタＱ３１，Ｑ３２のゲートに供給する。差動回路１０２のトランジスタＱ２１のゲートには、図６と同じ第１のレベルシフト回路４０３により第１のバイアス電圧Ｖｂ１を供給する。本実施形態においても、閾値電圧の変動及び電源電圧の変動に関しては、図６の第２の実施形態と同様の補償効果が作用する。
【００５７】
（第４の実施形態）
図９は、第４の実施形態による半導体回路の構成例を示す図である。以下、本実施形態が第２の実施形態と異なる点を説明する。図９のバイアス回路１０１は、図６のバイアス回路１０１に対して、第１のレベルシフト回路４０３を削除したものである。第１の抵抗Ｒ１１及びトランジスタＱ１１のドレインの相互接続点は、トランジスタＱ２１，Ｑ３１，Ｑ３２のゲートに第１のバイアス電圧Ｖｂ１を出力する。図９の差動回路１０２は、図６の差動回路１０２に対して、抵抗Ｒ２３を追加したものである。抵抗Ｒ２３は、トランジスタＱ２１のソース及び第２の定電位Ｖｓｓのノード間に接続される。図９のソースフォロア回路１０３は、図６のソースフォロア回路１０３に対して、抵抗Ｒ３１及びＲ３２を追加したものである。抵抗Ｒ３１は、トランジスタＱ３１のソース及び第２の定電位Ｖｓｓのノード間に接続される。抵抗Ｒ３２は、トランジスタＱ３２のソース及び第２の定電位Ｖｓｓのノード間に接続される。
【００５８】
本実施形態は、第２のレベルシフト回路４０２及び第１のレベルシフト回路４０３を削除し、差動回路１０２及びソースフォロア回路１０３の各電流源のトランジスタＱ２１，Ｑ３１，Ｑ３２のソースと第２の定電位Ｖｓｓのノードとの間に抵抗Ｒ２３，Ｒ３１，Ｒ３２を接続する。本実施形態によれば、第２のレベルシフト回路４０２及び第１のレベルシフト回路４０３の電力損失をなくすことができ、差動回路１０２及びソースフォロア回路１０３の各電流源のトランジスタＱ２１，Ｑ３１，Ｑ３２の電流を安定させることができる。
【００５９】
温度変動に対する各素子の特性変化を定性的にまとめると次のようになる。まず、トランジスタＱ１１，Ｑ２１〜Ｑ２３，Ｑ３１〜Ｑ３４は、温度が上がると閾値電圧Ｖｔｈが下がり、電流Ｉ１，Ｉ２，Ｉ３１，Ｉ３２が増加する。温度が下がる場合、この逆の振る舞いをする。レベルシフトダイオードＤ１３〜Ｄ１５も、温度が上がると電流が増大し、電圧シフト量が大きくなる。温度が下がる場合には、この逆となる。抵抗に関しては抵抗の種類や製造方法により異なるが、ＮｉＣｒ抵抗では、温度の上昇とともに抵抗は上がる。本実施形態では、電界効果トランジスタ特性の温度変動は、閾値電圧Ｖｔｈの変動の補償と同じ効果により補償効果が作用する。レベルシフト回路４０２，４０３のダイオードＤ１１，Ｄ１２及び抵抗Ｒ１２並びに第１の抵抗Ｒ１１の温度による変動は、補償効果を大きくする方向に働く。
【００６０】
第１〜第４の実施形態によれば、デプレッション型電界効果トランジスタＱ２１〜Ｑ２３，Ｑ３１〜Ｑ３４を用いた差動バッファ１０４，８０１の定電流回路に関し、プロセス、温度及び／又は電源電圧の変動の影響を補償することができるバイアス回路１０１を提供することができる。プロセス、温度及び／又は電源電圧の変動によりバイアス電圧Ｖｂ１，Ｖｂ２を制御することができるので、プロセス、温度及び／又は電源電圧の変動による電流源のトランジスタＱ２１，Ｑ３１，Ｑ３２に流れる電流の変動を防止することができる。第１〜第４の実施形態の回路は、第１及び第２の参考技術の回路と比較して、図７のように、安定した電流Ｉ２，Ｉ３１，Ｉ３２を得ることができ、高速化・大規模化の進む超高速論理集積回路の安定動作に寄与することができる。
【００６１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６２】
１０１  バイアス回路
１０２  差動回路
１０３  ソースフォロア回路
１０４  差動バッファ
４０１  電圧クランプ回路
４０２  第２のレベルシフト回路
４０３  第１のレベルシフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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