(57)【要約】【課題】ロジック電圧を下げた場合に遅延差の増加量を抑えることができ、出力リファレンス信号に対する出力データ信号の相対的遅延のより狭い最大値と最小値の幅の仕様に対応できる半導体集積回路を提供する。【解決手段】第１の電圧の供給を受けて動作するロジック部１１０と、第１の電圧と異なる第２の電圧の供給を受けてリファレンス信号およびデータ信号を出力する出力部１３０と、ロジック部から出力されるリファレンス信号およびデータ信号に遅延を与えて出力部に入力する中間部１２０と、を有し、出力リファレンス信号に対する出力データ信号の相対的遅延の最大値、最小値で定義されるＡＣ特性が規定され、中間部は、出力部とロジック部の出力との間に、第１の電圧と分離された第３の電圧の供給を受けてデータ信号に遅延を与えて第２の電圧領域の出力部に入力する遅延部を含む。【選択図】図３
2012038881.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧の供給を受けて、リファレンス信号にデータ信号を同期させる機能を含むロジック部と、
少なくとも上記第１の電圧と異なる第２の電圧の供給を受けて上記リファレンス信号およびデータ信号を出力する出力部と、
上記ロジック部から出力されるリファレンス信号およびデータ信号に遅延差を与えて上記出力部に入力する中間部と、を有し、
出力リファレンス信号に対する出力データ信号の相対的遅延の最大値、最小値で定義されるＡＣ特性が規定され、
上記中間部は、
上記第２の電圧で動作して上記リファレンス信号およびデータ信号を出力する出力部と上記ロジック部の出力との間に、上記第１の電圧と分離された第３の電圧の供給を受けてデータ信号に遅延を与えて上記第２の電圧領域の出力部に入力する遅延部を含む
半導体集積回路。
【請求項２】
上記第３の電圧は、
上記第１の電圧と上記第２の電圧の間の値をとる中間電圧である
請求項１記載の半導体集積回路。
【請求項３】
上記ロジック部から出力されるリファレンス信号を上記中間部および上記出力部を通して伝搬する第１の経路部と、
上記ロジック部から出力されるデータ信号を上記中間部および上記出力部を通して伝搬する第２の経路部と、を有し、
上記遅延部は、
上記第２の経路部における中間部に配置される
請求項１または２記載の半導体集積回路。
【請求項４】
上記第１の経路部の中間部は、
上記ロジック部から出力されるリファレンス信号を第１の電圧レベルから第３の電圧レベルにレベルシフトする第１のレベルシフタを含み、
上記第２の経路部の中間部は、
上記ロジック部から出力されるデータ信号を第１の電圧レベルから第３の電圧レベルにレベルシフトする第２のレベルシフタと、
上記第２のレベルシフタから出力されるデータ信号に遅延を与える上記遅延部と、を含む
請求項３記載の半導体集積回路。
【請求項５】
上記第３の電圧は、
上記第１の電圧と上記第２の電圧の間の値をとる中間電圧であり、
上記第１の経路部の出力部は、
上記中間部から出力されるリファレンス信号を第３の電圧レベルから第２の電圧レベルにレベルシフトする第３のレベルシフタを含み、
上記第２の経路部の出力部は、
上記中間部から出力されるデータ信号を第３の電圧レベルから第２の電圧レベルにレベルシフトする第４のレベルシフタを含む
請求項４記載の半導体集積回路。
【請求項６】
上記中間部および上記出力部は、
入出力セル部として形成され、
上記入出力セル部は、
必要な遅延差の最小値は当該入出力セル部内での遅延最速条件で満たすように形成される
請求項１から５のいずれか一に記載の半導体集積回路。
【請求項７】
上記ロジック部は、
チップ内配置配線としてリファレンス信号およびデータ信号の上記中間部の入力段手前までの遅延を合わせてある
請求項１から６のいずれか一に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック部と出力部とを含む半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路には、たとえば処理装置（ＣＰＵ）、ＣＰＵによる制御の下、所定の処理を行うロジック部と、ロジック部と半導体集積回路と接続される外部装置（チップ外装置）との間で信号等の入出力を行う信号入出力部（ＩＯセル部）が配置される。
このような技術は、たとえば特許文献１に開示されている。
【０００３】
このような構成を有する半導体集積回路においては、リファレンス信号（クロック信号）に対する出力データ信号の相対的遅延の最大値および最小値がＡＣ特性（ＡＣ仕様）として定義される。
このＡＣ特性の定義に従うには、決められた電圧範囲内で、高い電圧のときと低い電圧のときの遅延差が、規格で決められている範囲内に収まる必要がある。
半導体集積回路においては、少なくともロジック部、信号入出力部（ＩＯセル部）がこのＡＣ特性の規定される条件を保持するように構成する必要がある。
【０００４】
一般的な半導体集積回路においては、低消費電力のためには、ロジック電圧は低い方が適するのに対し、高速化のためには高いロジック電圧が適する。
そして、半導体集積回路において、ロジック部に供給するロジック電圧と信号入出力部に供給する入出力電圧（ＩＯ電圧）は分離される。
【０００５】
図１は、一般的な半導体集積回路のＡＣ特性に適合させるためのロジック部と信号入出力部（ＩＯ部）の実装例を示す図である。
図２は、図１の半導体集積回路におけるＡＣ特性に応じたリファレンス信号とデータ信号とロジック電圧との関係を示す図である。
【０００６】
図１の半導体集積回路１は、ロジック部２およびＩＯセル部（信号入出力部）３により構成されている。
【０００７】
ロジック部２は、ロジック電圧ＶＬＧの供給を受けて動作する。
ロジック部２は、リファレンス信号ＲＦ１に同期してデータ信号ＤＴ１を出力するフリップフロップ２１、およびリファレンス信号ＲＦ１をバッファリングするバッファ２２を有する。
ロジック部２においては、データ信号ＤＴ１はリファレンス信号ＲＦ１より期間Ｔ１だけ遅れてＩＯセル部３に出力される。
そして、ロジック部２は、最大ロジック電圧ＶＬＧＭＸと最小ロジック電圧ＶＬＧＭＮで動作する場合の遅延差がＡＣ特性として規定された遅延差ＤＬＹ１内の条件を満たすように遅延チップ２３が挿入される。
【０００８】
ＩＯセル部３は、ロジック部２から出力されるリファレンス信号ＲＦ１の経路ＰＴ３１、およびロジック部２から出力されてデータ信号ＤＴ１の経路ＰＴ３２を有する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−８１５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、一般的な半導体集積回路においては、ＡＣ特性としての出力遅延差はチップ内部のロジック電圧供給領域に遅延セル２３を挿入して行われている。
また、広いロジック電圧変化幅を保証していなければ問題とならない。
【００１１】
そして、低消費電力対策と高性能化の両方を満たすために幅広いロジック電圧に対応するシステムに対しては、図２に示すＡＣ特性を満たすために、図１のような実装方法が採用される。
しかしながら、この実装方法を採用した場合、ロジック高電圧時にＡＣ特性に適した最小値を満たすように遅延セル２３をチップ内に挿入するとロジック低電圧時に遅延差が広がる。
その結果、図２に示すように、ＡＣ特性に適した最大値と最小値の幅（window）が狭い仕様を守ることが難しくなる。
【００１２】
ロジック電圧可変のシステムにおいて、消費電力優先でロジック電圧を下げて使用する場合でも周辺部のＡＣ特性は仕様で決まっている範囲を保証する必要がある。
このため、仕様上ＡＣ特性に適した最大値と最小値の幅が狭い場合、低電圧側での遅延差の増加を抑えることが必要になる。
【００１３】
前述したように、半導体集積回路において、低消費電力のためには、ロジック電圧は低い方が適するのに対し、高速化のためには高いロジック電圧が適する。
これらの両立のために幅広いロジック電圧を採用する場合、高いロジック電圧に対する最小遅延を保証すると、低いロジック電圧の最大遅延の保証が困難になる。これにより、リファレンス電圧とデータ信号の遅延差が広がることで、ＡＣ特性（ＡＣ仕様）の保証が困難になる。
【００１４】
本発明は、ロジック電圧を下げた場合に遅延差の増加量を抑えることができ、出力リファレンス信号に対する出力データ信号の相対的遅延のより狭い最大値と最小値の幅の仕様に対応できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の観点の半導体集積回路は、第１の電圧の供給を受けて、リファレンス信号にデータ信号を同期させる機能を含むロジック部と、少なくとも上記第１の電圧と異なる第２の電圧の供給を受けて上記リファレンス信号およびデータ信号を出力する出力部と、上記ロジック部から出力されるリファレンス信号およびデータ信号に遅延差を与えて上記出力部に入力する中間部と、を有し、出力リファレンス信号に対する出力データ信号の相対的遅延の最大値、最小値で定義されるＡＣ特性が規定され、上記中間部は、上記第２の電圧で動作して上記リファレンス信号およびデータ信号を出力する出力部と上記ロジック部の出力との間に、上記第１の電圧と分離された第３の電圧の供給を受けてデータ信号に遅延を与えて上記第２の電圧領域の出力部に入力する遅延部を含む。
【発明の効果】
【００１６】
本発明によれば、ロジック電圧を下げた場合に遅延差の増加量を抑えることができ、出力リファレンス信号に対する出力データ信号の相対的遅延のより狭い最大値と最小値の幅の仕様に対応できる。
【図面の簡単な説明】
【００１７】
【図１】一般的な半導体集積回路のＡＣ特性に適合させるためのロジック部と信号入出力部（ＩＯ部）の実装例を示す図である。
【図２】図１の半導体集積回路におけるＡＣ特性に応じたリファレンス信号とデータ信号とロジック電圧との関係を示す図である。
【図３】本発明の実施形態に係る半導体集積回路の基本構成を示すブロック図である。
【図４】本実施形態に係る半導体集積回路のＡＣ特性に適合させるためのロジック部とＩＯセル部の実装例を概略的に示す図である。
【図５】本実施形態に係る半導体集積回路におけるＩＯセル部の具体的な構成例を示す図である。
【図６】本実施形態に係る半導体集積回路におけるＡＣ特性に応じたリファレンス信号とデータ信号とロジック電圧との関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体集積回路の基本構成
２．半導体集積回路の実装例
３．中間部および入出力部を含むＩＯセル部の構成例
【００１９】
＜１．半導体集積回路の基本構成＞
図３は、本発明の実施形態に係る半導体集積回路の基本構成を示すブロック図である。
【００２０】
本実施形態に係る半導体集積回路１００は、図３に示すように、ロジック部１１０、中間部１２０、および入出力部(ＩＯ部)１３０を含んで構成される。
【００２１】
本実施形態に係る半導体集積回路１００は、出力リファレンス信号に対する出力データ信号の相対的遅延の最大値、最小値で定義されるＡＣ特性が規定される。
【００２２】
本実施形態においては、中間部１２０および入出力部１３０は、ロジック部１１０のロジック電源と分離された電源系による電圧の供給を受けて動作するように構成されている。
そして、本実施形態においては、一例として、中間部１２０および入出力部１３０がＩＯセル部２００として一体的に形成されている場合を示す。
すなわち、本実施形態においては、一例としてＩＯセル部２００内に遅延を生成する遅延部を内蔵した場合を説明する。
【００２３】
本実施形態では、ロジック部１１０は第１の電圧としてのロジック電圧ＶＤＤＬＧの供給を受けて動作する。
ロジック電圧ＶＤＤＬＧは、たとえば１．１Ｖ〜１．３Ｖの電圧範囲に設定可能である。
【００２４】
入出力部１３０は、第１の電圧であるロジック電圧ＶＤＤＬＧと異なる第２の電圧である入出力電圧（ＩＯ電圧）ＶＤＤＩＯの供給を受けて動作する。
ＩＯ電圧ＶＤＤＩＯは、たとえば１．８Ｖ程度に設定される。
【００２５】
中間部１２０は、第１の電圧であるロジック電圧ＶＤＤＬＧおよび第２の電圧であるＩＯ電圧ＶＤＤＩＯとは異なる、第３の電圧としての中間電圧ＶＤＤＭＤの供給を受けて動作する。
中間電圧ＶＤＤＭＤは、第１の電圧であるロジック電圧ＶＤＤＬＧと第２の電圧であるＩＯ電圧ＶＤＤＩＯとの間の電圧（中間電圧）、たとえば１．５Ｖや１．６Ｖ程度に設定される。
【００２６】
＜２．半導体集積回路の実装例＞
図４は、本実施形態に係る半導体集積回路のＡＣ特性に適合させるためのロジック部とＩＯセル部の実装例を概略的に示す図である。
図５は、本実施形態に係る半導体集積回路におけるＩＯセル部の具体的な構成例を示す図である。
図６は、本実施形態に係る半導体集積回路におけるＡＣ特性に応じたリファレンス信号とデータ信号とロジック電圧との関係を示す図である。
【００２７】
ロジック部１１０は、上述したように、ロジック電圧ＶＤＤＬＧの供給を受けて動作する。
ロジック部１１０は、リファレンス信号ＲＦ１１に同期してデータ信号ＤＴ１１を出力するフリップフロップ１１１、およびリファレンス信号ＲＦ１１をバッファリングするバッファ１１２を有する。
【００２８】
本実施形態においては、ロジック部１１０にて、いわゆるチップ（chip）内配置配線としてリファレンス信号ＲＦ１１とデータ信号ＤＴ１１のＩＯセル部２００手前までの遅延を合わせてある。
そして、図５に示すように必要な遅延差の最小値はＩＯセル部２００内での遅延最速条件で満たすようにＩＯセル部２００が形成される。
なお、上記例においてＩＯセル部２００内での電源分離された領域の遅延を生成する遅延部をチップ内部に取り出して、ＩＯセルに対してその遅延を生成する遅延部を近くに隣接して配置すればＩＯセル外チップ内部での実現例となる。
【００２９】
＜３．中間部および入出力部を含むＩＯセル部の構成例＞
ＩＯセル部２００は、図５に示すように、ロジック部１１０の出力段に中間部１２０が配置され、中間部１２０の出力段に入出力部１３０が配置されている。
【００３０】
ＩＯセル部２００は、ロジック部１１０から出力されるリファレンス信号ＲＦ１１がパッドＰＤＲＦまで伝搬される第１の経路部２１０を有する。
第１の経路部２１０は、中間電圧ＶＤＤＭＤで動作する中間部１２０が配置される中間電圧領域２１１、およびＩＯ電圧ＶＤＤＩＯで動作する入出力部１３０が配置されるＩＯ電圧領域２１２を有する。
【００３１】
ＩＯセル部２００は、第１の経路部２１０に並列に、ロジック部１１０から出力されるデータ信号ＤＴ１１がパッドＰＤＤＴまで伝搬される第２の経路部２２０を有する。
第２の経路部２２０は、中間電圧ＶＤＤＭＤで動作する中間部１２０が配置される中間電圧領域２２１、およびＩＯ電圧ＶＤＤＩＯで動作する入出力部１３０が配置されるＩＯ電圧領域２２２を有する。
【００３２】
第１の経路部２１０において、中間電圧ＶＤＤＭＤの供給を受けて動作する中間電圧領域２１１の中間部１２０には第１のレベルシフタ１２１が配置されている。
第１のレベルシフタ１２１は、ロジック部１１０から出力されたリファレンス信号ＲＦ１１のレベルを、たとえば１．３Ｖ系のロジック電圧ＶＤＤＬＧのレベルから１．６Ｖ系の中間電圧ＶＤＤＭＤのレベルにレベルシフトして入出力部１３０に出力する。
【００３３】
第１の経路部２１０において、ＩＯ電圧ＶＤＤＩＯの供給を受けて動作するＩＯ電圧領域２１２の入出力部１３０には第３のレベルシフタ１３１が配置されている。
第１のレベルシフタ１３１は、中間部１２０から出力されたリファレンス信号ＲＦ１１のレベルを、たとえば１．６Ｖ系の中間電圧ＶＤＤＭＤのレベルから１．８Ｖ系のＩＯ電圧ＶＤＤＩＯのレベルにレベルシフトしてパッドＰＤＲＦに出力する。
【００３４】
第２の経路部２２０において、中間電圧ＶＤＤＭＤの供給を受けて動作する中間電圧領域２２１の中間部１２０には第２のレベルシフタ１２２、および遅延部１２３が縦続接続するように配置されている。
第２のレベルシフタ１２２は、ロジック部１１０から出力されたデータ信号ＤＴ１１のレベルを、たとえば１．３Ｖ系のロジック電圧ＶＤＤＬＧのレベルから１．６Ｖ系の中間電圧ＶＤＤＭＤのレベルにレベルシフトして遅延部１２３に出力する。
遅延部１２３は、ロジック部１１０が、最大ロジック電圧ＶＤＤＬＧＭＸと最小ロジック電圧ＶＤＤＬＧＭＮで動作する場合の遅延差がＡＣ特性として規定された図６に示す遅延差（ＤＬＹＭＸ−ＤＬＹＭＮ）内の条件を満たすように遅延素子ＤＥＬが挿入される。
遅延部１２３は、遅延させた中間電圧ＶＤＤＭＤレベルのデータ信号ＤＴ１１を入出力部１３０に出力する。
【００３５】
第２の経路部２１０において、ＩＯ電圧ＶＤＤＩＯの供給を受けて動作するＩＯ電圧領域２２２の入出力部１３０には第４のレベルシフタ１３２が配置されている。
第４のレベルシフタ１３２は、中間部１２０から出力されたデータ信号ＤＴ１１のレベルを、たとえば１．６Ｖ系の中間電圧ＶＤＤＭＤのレベルから１．８Ｖ系のＩＯ電圧ＶＤＤＩＯのレベルにレベルシフトしてパッドＰＤＤＴに出力する。
【００３６】
このように、本実施形態の半導体集積回路１００は、ＡＣ特性として出力リファレンス信号ＲＦ１１に対する出力データ信号ＤＴ１１の相対的遅延の最大値ＤＬＹＭＸ、最小値ＤＬＹＭＮで定義されるシステムとして構成される。
そして、半導体集積回路１００において、ロジック電圧ＶＤＤＬＧとＩＯ電圧ＶＤＤＩＯの少なくとも２つの電源電圧が供給される。
そして、半導体集積回路１００において、出力データ信号ＤＴ１１が出力するまでの第２の経路部２２０に、ロジック電圧と分離されたＩＯ電圧領域内、またはロジック電圧ではない別電圧とＩＯ電圧の間の中間電圧ＶＤＤＭＤ領域に遅延部が挿入されている。
これにより、半導体集積回路１００は、出力リファレンス信号ＲＦ１１に対する出力データ信号ＤＴ１１の遅延差変化量のロジック電圧に対する影響を小さくする機能を有するように構成される。
上記の実施形態では、以上の特徴的な構成において、その遅延差を生成する遅延部１２３をＩＯセル部２００内に閉じ込めた構造を有する。
【００３７】
以上の特徴を持つ本実施形態に係る半導体集積回路１００のＡＣ特性に対する対応を、比較例と比較しつつ考察する。
【００３８】
［比較例］
１例として比較例（従来方法）では、プロセス、温度等を考慮した以下の条件とする。
ロジック電圧１．３Ｖの高速条件（1.3V.Fast-condition）において、遅延最小値ＤＬＹＭＮを３．５ｎｓとする。
また、ロジック電圧１．１Ｖの低速条件（1.1V.Slow-condition）では遅延係数が、ロジック電圧１．３Ｖの高速条件（1.3V.Fast-condition）に対して２．５倍と仮定する。
すると、ロジック電圧１．１Ｖの低速条件（1.1V.Slow-condition）での遅延最大値ＤＬＹＭＸは、｛4(3.5ns) x 2.5 = 8.75ns（1.1V.Slow-condition）｝となる。
この状態から更に０．２Ｖ低下したロジック電圧ＶＤＤＬＧが０．９Ｖで使用する場合、ロジック電圧１．１Ｖの低速条件（1.1V.Slow-condition）に対して１．５倍であるとすると遅延最大値は｛8.75ns x 1.5 = 13.125s@0.9V｝となる。
【００３９】
［本実施形態の構成例］
一方、本発明の実施形態において、上記と同じように、ＩＯセル部２００のロジック電圧１．１Ｖの低速条件（1.1V.Slow-condition）では遅延係数が、ロジック電圧１．３Ｖの高速条件（1.3V.Fast-condition）に対して２．５倍と仮定する。
すると、｛4(3.5ns) x 2.5=8.75ns（Slow-condition）｝となり、この状態から更に０．２Ｖ低下したロジック電圧ＶＤＤＬＧが０．９Ｖで使用する場合もロジック電圧低下の影響を受けないため上記と値は変わらない。
よってＡＣ特性にて、たとえば遅延最大値ＤＬＹＭＸの仕様が１１．５ｎｓの場合、本実施形態では１．３Ｖ〜０．９Ｖのロジック電圧レンジに対して３．５ｎｓ〜８．７５ｎｓの遅延差となる。
これに対して、比較例では、同じロジック電圧レンジに対して３．５ｎｓ〜１３．１２５ｎｓとなるため、本実施形態によって遅延変化を小さくすることができる。
【００４０】
以上説明したように、本実施形態によれば、半導体集積回路１００は、第１の電圧であるロジック電圧ＶＤＤＬＧの供給を受けて、リファレンス信号ＲＦ１１にデータ信号ＤＴ１１を同期させる機能を含むロジック部１１０を有する。
半導体集積回路１００は、少なくとも第１の電圧と異なる第２の電圧であるＩＯ電圧ＶＤＤＩＯの供給を受けてリファレンス信号ＲＦ１１およびデータ信号ＤＴ１１を出力するＩＯ部１３０を有する。
さらに、半導体集積回路１００は、ロジック部１１０から出力されるデータ信号ＤＴに遅延を与えてＩＯ部１３０に入力する中間部１２０を有する。
半導体集積回路１００は、出力リファレンス信号ＲＦ１１に対する出力データ信号ＤＴ１１の相対的遅延の最大値、最小値で定義されるＡＣ特性が規定される。
そして、中間部１２０は、リファレンス信号ＲＦ１１およびデータ信号ＤＴ１１を出力するＩＯ部と上記ロジック部の出力との間に遅延部１２３を有する。
遅延部１２３は、ロジック電圧ＶＤＤＬＧと分離された中間電圧ＶＤＤＭＤの供給を受けてデータ信号に遅延を与えて第２の電圧領域のＩＯ部１３０に入力する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００４１】
すなわち、本実施形態によれば、ロジック電圧とＩＯ電圧が分離されているシステムにおいて、ロジック電圧と分離された領域に遅延差を生成する遅延部を挿入する。
これにより、消費電力対策としてのロジック電圧を下げた場合にＩＯ電圧は下げないことで遅延差の増加量を抑えることができ、より狭いＡＣ最大値と最小値の幅の仕様に対応できる。
また、ＩＯセルマクロに遅延差を生成する遅延部を内蔵させた場合は、論理設計、タイミング設計、レイアウト設計に対してチップ内領域のケアーを無くすことができる。
【符号の説明】
【００４２】
１００・・・半導体集積回路、１１０・・・ロジック部、１１１・・・フリップフロップ、１１２・・・バッファ、１２０・・・中間部、１２１，１２２、レベルシフタ、１２３・・・遅延部、１３０・・・入出力部（ＩＯ部）、１３１，１３２・・・レベルシフタ、２００・・・ＩＯセル部、２１０・・・第１の経路部、２１１・・・中間電圧領域、２１２・・・ＩＯ電圧領域、２２０・・・第２の経路部、２２１・・・中間電圧領域、２２２・・・ＩＯ電圧領域。
【図１】
2012038881.tif 000003
【図２】
2012038881.tif 000004
【図３】
2012038881.tif 000005
【図４】
2012038881.tif 000006
【図５】
2012038881.tif 000007
【図６】
2012038881.tif 000008