(57)【要約】【課題】テストモードにおいて、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことが可能な半導体集積回路を提供すること。【解決手段】本発明にかかる半導体集積回路は、電源スイッチ７，８と、電源スイッチ７を介して電源が供給される内部回路４と、電源スイッチ８を介して電源が供給される内部回路５と、電源スイッチ７，８のオンオフを制御する電源制御信号を出力する制御回路２と、を備える。制御回路２は、電源スイッチ７，８のオンオフを制御するための制御信号ｎ２，ｎ３を生成する通常動作モード用電源制御回路２１と、電源スイッチ７，８のオンオフを制御するための制御信号ｔ２，ｔ３を生成するテストモード用電源制御回路２２と、制御信号ｎ２，ｎ３及び制御信号ｔ２，ｔ３のいずれかを、モードに応じて選択的に電源制御信号ｐ２，ｐ３として出力するセレクタ２５，２６と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２スイッチと、
前記第１スイッチを介して電源が供給される第１内部回路と、
前記第２スイッチを介して電源が供給される第２内部回路と、
前記第１及び第２スイッチのオンオフを制御する電源制御信号を出力する制御回路と、を備え、
前記制御回路は、
前記第１及び第２スイッチのオンオフを制御するための第１制御信号を生成する第１電源制御回路と、
前記第１及び第２スイッチのオンオフを制御するための第２制御信号を生成する第２電源制御回路と、
前記第１及び第２制御信号のいずれかを、モードに応じて選択的に前記電源制御信号として出力するセレクタと、を有する半導体集積回路。
【請求項２】
前記第１内部回路には、第１電源端子から前記第１スイッチを介して電源が供給され、
前記第２内部回路には、前記第１電源端子から前記第２スイッチを介して電源が供給されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１内部回路には、第１電源端子から前記第１スイッチを介して電源が供給され、
前記第２内部回路には、前記第１電源端子とは異なる第２電源端子から前記第２スイッチを介して電源が供給されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記制御回路には、常時電源が供給されることを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記制御回路は、
前記セレクタの出力を切り替えるためのモード切替信号を出力するとともに、テストモードの場合に、前記第１及び第２内部回路に対してテスト用信号を出力するテスト用制御回路をさらに備えた請求項１〜４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記第２の電源制御回路は、
前記テスト用制御回路に設けられたＴＡＰコントローラからの外部制御信号に基づいて前記第２制御信号を生成することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第２の電源制御回路は、
外部から供給される外部制御信号に基づいて前記第２制御信号を生成することを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
【請求項８】
第１及び第２スイッチと、
前記第１スイッチを介して電源が供給される第１内部回路と、
前記第２スイッチを介して電源が供給される第２内部回路と、
前記第１及び第２スイッチのオンオフを制御する電源制御信号を出力する制御回路と、を備えた半導体集積回路の制御方法であって、
前記制御回路に設けられた第１電源制御回路により前記第１及び第２スイッチのオンオフを制御するための第１制御信号を生成し、
前記制御回路に設けられた第２電源制御回路により前記第１及び第２スイッチのオンオフを制御するための第２制御信号を生成し、
前記制御回路から前記第１及び第２制御信号のいずれかを、モードに応じて選択的に前記電源制御信号として出力する半導体集積回路の制御方法。
【請求項９】
前記制御回路に設けられたＴＡＰコントローラからの外部制御信号に基づいて、前記第２電源制御回路により前記第２制御信号を生成することを特徴とする請求項８に記載の半導体集積回路の制御方法。
【請求項１０】
外部から供給される外部制御信号に基づいて、前記第２電源制御回路により前記第２制御信号を生成することを特徴とする請求項８に記載の半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその制御方法に関し、特に消費電流測定に適した半導体集積回路及びその制御方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造後、製品中に遅延故障（ｄｅｌａｙ  ｆａｕｌｔ）や縮退故障（ｓｔｕｃｋ−ａｔ  ｆａｕｌｔ）が発生しているか否かを確認するため、テスト回路を設計段階にて予め組み込んでおく設計技術が知られている。そのような設計技術は、テスト容易化設計（ＤＦＴ：Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）と呼ばれている。
【０００３】
テスト容易化設計としては、スキャン設計、メモリＢＩＳＴ（Ｂｕｌｉｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）、及び、ロジックＢＩＳＴ等が知られている。スキャン設計では、設計回路内のフリップフロップの全て又は一部が、スキャンフリップフロップに置き換えられる。テストモードにおいては、これらスキャンフリップフロップは、スキャンパス（スキャンチェーン）を構成する。このスキャンパスにテストパタンが入力され、スキャンパスからテスト結果が出力されることにより、スキャンテストが行われる。さらに、メモリＢＩＳＴ及びロジックＢＩＳＴでは、テストパタンを発生するテストパタン発生回路と、被テスト回路（メモリ、ロジック）のテスト結果を評価するテスト結果評価回路と、がチップ内に組み込まれている。
【０００４】
一方、半導体集積回路の低消費電力化設計として、動作していない内部回路に対する電源の供給を一時的に遮断する技術が知られている。この技術では、例えば、高電位側電源端子と当該内部回路とを接続する電源ライン上に電源スイッチが設けられる。この電源スイッチは、常時電源が供給されている電源制御回路によってオンオフが制御される。即ち、電源制御回路によって電源スイッチがオンすることにより、当該内部回路に対して電源が供給され、電源スイッチがオフすることにより、当該内部回路に対する電源の供給が遮断される。
【０００５】
その他、テスト容易化設計及び低消費電力化設計を用いた技術が、特許文献１に開示されている。特許文献１に開示されたテスト対応型半導体集積回路は、複数の電源端子と、内部が電気的に相互に分離された複数の機能ブロックを有する半導体チップと、複数の電源端子と半導体チップとの間に介在するテスト対応型電源配線と、を備える。さらに、テスト対応型電源配線上には、非リレー型のテスト用スイッチが設けられる。
【０００６】
通常動作モードの場合には、テスト用スイッチがオンし、半導体チップ内の各機能ブロックが複数の電源端子に電気的に接続される。一方、テストモードの場合には、テスト用スイッチがオフし、半導体チップ内の各機能ブロックが所定の電源端子とのみ電気的に接続される。これにより、通常動作モードでは電源配線のインピーダンスが低くなることによりノイズの発生が抑制され、テストモードでは各電源端子の個別のコンタクトテストが可能になる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−６０６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、低消費電力化設計が採用された従来技術の半導体集積回路に対して、自動化ツール等によりテスト容易化設計を行った場合、電源スイッチを制御する電源制御回路にもテスト容易化設計が行われてしまう。つまり、テストモードにおいて、電源制御回路にもスキャンフリップフロップによるスキャンパスが構成されてしまう。その結果、テストモードにおいて、電源スイッチのオンオフがテストパタンに応じて切り替わってしまう可能性がある。そのため、従来技術の半導体集積回路は、テストモードにおいて、電源スイッチのオンオフを所望の状態に制御することができなかった。
【０００９】
このように、従来技術では、テストモードにおいて、電源スイッチのオンオフを所望の状態に制御できないため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができないという問題があった。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体集積回路は、第１及び第２スイッチと、前記第１スイッチを介して電源が供給される第１内部回路と、前記第２スイッチを介して電源が供給される第２内部回路と、前記第１及び第２スイッチのオンオフを制御する電源制御信号を出力する制御回路と、を備え、前記制御回路は、前記第１及び第２スイッチのオンオフを制御するための第１制御信号を生成する第１電源制御回路と、前記第１及び第２スイッチのオンオフを制御するための第２制御信号を生成する第２電源制御回路と、前記第１及び第２制御信号のいずれかを、モードに応じて選択的に前記電源制御信号として出力するセレクタと、を有する。
【００１１】
本発明にかかる半導体集積回路の制御方法は、第１及び第２スイッチと、前記第１スイッチを介して電源が供給される第１内部回路と、前記第２スイッチを介して電源が供給される第２内部回路と、前記第１及び第２スイッチのオンオフを制御する電源制御信号を出力する制御回路と、を備えた半導体集積回路の制御方法であって、前記制御回路に設けられた第１電源制御回路により前記第１及び第２スイッチのオンオフを制御するための第１制御信号を生成し、前記制御回路に設けられた第２電源制御回路により前記第１及び第２スイッチのオンオフを制御するための第２制御信号を生成し、前記制御回路から前記第１及び第２制御信号のいずれかを、モードに応じて選択的に前記電源制御信号として出力する。
【００１２】
上述のような回路構成により、テストモードにおいて、電源スイッチのオンオフを所望の状態に制御できるため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができる。
【発明の効果】
【００１３】
本発明により、テストモードにおいて、電源スイッチのオンオフを所望の状態に制御することにより、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことが可能な半導体集積回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。
【図２】本発明の実施の形態２にかかる半導体集積回路を示すブロック図である。
【図３】従来技術の半導体集積回路を示すブロック図である。
【図４】従来技術の半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１６】
実施の形態１
図１は、本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。本実施の形態にかかる半導体集積回路は、テストモードにおいて、電源スイッチのオンオフを所望の状態に制御することにより、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができることを特徴とする。以下、具体的に説明する。
【００１７】
図１に示すように、半導体集積回路１は、制御回路２と、内部回路３と、内部回路（第１内部回路）４と、内部回路（第２内部回路）５と、電源スイッチ６と、電源スイッチ（第１スイッチ）７と、電源スイッチ（第２スイッチ）８と、を備える。制御回路２は、通常動作モード用電源制御回路（第１電源制御回路）２１と、テストモード用電源制御回路（第２電源制御回路）２２と、テスト用制御回路２３と、セレクタ２４〜２６と、を有する。内部回路３〜５は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のマクロセル、論理回路の組み合わせ、等によって構成され、半導体集積回路の一部の機能を実現する。なお、内部回路３〜５が論理回路の組み合わせによって構成されている場合、テストモードにおいて、対応する内部回路にはスキャンフリップフロップによるスキャンパスが構成される。また、以下の説明では、便宜上、電源電圧ＶＤＤ１が供給される高電位側電源端子（第１電源端子）をＶＤＤ１と称す。
【００１８】
高電位側電源端子ＶＤＤ１と内部回路３とは、電源スイッチ６を介して接続される。高電位側電源端子ＶＤＤ１と内部回路４とは、電源スイッチ７を介して接続される。高電位側電源端子ＶＤＤ１と内部回路５とは、電源スイッチ８を介して接続される。したがって、電源スイッチ６〜８がオンしている場合には、高電位側電源端子ＶＤＤ１から電源スイッチ６〜８を介して内部回路３〜５に対してそれぞれ電源が供給される。一方、電源スイッチ６〜８がオフしている場合には、高電位側電源端子ＶＤＤ１から内部回路３〜５に対する電源の供給がそれぞれ遮断される。
【００１９】
また、高電位側電源端子ＶＤＤ１と制御回路２とが電源スイッチを介さずに接続されている。したがって、高電位側電源端子ＶＤＤ１から制御回路２に対して常時電源が供給される。
【００２０】
制御回路２において、通常動作モード用電源制御回路２１は、通常動作モードの場合に用いられ、電源スイッチ６〜８のオンオフを制御するための制御信号ｎ１〜ｎ３を生成する。テストモード用電源制御回路２２は、テストモードの場合に用いられ、外部から外部入力端子９を介して入力された制御信号Ｓ１に基づいて、電源スイッチ６〜８のオンオフを制御するための制御信号ｔ１〜ｔ３を生成する。なお、テストモード用電源制御回路２２は、テストモードの場合でも、その影響を受けることなく、外部から供給される制御信号Ｓ１に基づいて制御信号ｔ１〜ｔ３の値を任意に設定することができる。
【００２１】
セレクタ２４〜２６は、通常動作モード用電源制御回路２１からの制御信号ｎ１〜ｎ３と、テストモード用電源制御回路２２からの制御信号ｔ１〜ｔ３と、をモードに応じて選択的に電源制御信号ｐ１〜ｐ３として電源スイッチ６〜８に対してそれぞれ出力する。なお、セレクタ２４〜２６は、テスト用制御回路２３から出力されるモード切替信号によって出力を切り替える。例えば、通常動作モードの場合、セレクタ２４〜２６は、制御信号ｎ１〜ｎ３を電源制御信号ｐ１〜ｐ３として電源スイッチ６〜８に対してそれぞれ出力する。一方、テストモードの場合、セレクタ２４〜２６は、制御信号ｔ１〜ｔ３を電源制御信号ｐ１〜ｐ３として電源スイッチ６〜８に対してそれぞれ出力する。つまり、通常動作モードの場合には、通常動作モード用電源制御回路２１によって電源スイッチ６〜８のオンオフが制御され、テストモードの場合には、テストモード用電源制御回路２２によって電源スイッチ６〜８のオンオフが制御される。
【００２２】
テスト用制御回路２３は、外部から外部入力端子１０を介して入力された制御信号群Ｓ２に基づいて、セレクタ２４〜２６に対して通常動作モードとテストモードとを切り替えるモード切替信号を出力するとともに、内部回路３〜５に対してテスト用信号群を出力する。さらに、テスト用制御回路２３は、内部回路３〜５からのテスト結果を評価し、その評価結果Ｓ３を外部出力端子１１を介して外部に出力する。なお、外部から供給される制御信号群Ｓ２には、モード切替信号やテストパタン等が含まれる。テスト用制御回路２３から内部回路３〜５に対して出力されるテスト用信号群には、同様に、モード切替信号やテストパタン等が含まれる。
【００２３】
テスト用制御回路２３は、半導体集積回路１にメモリＢＩＳＴやロジックＢＩＳＴが採用されている場合、外部からのテストパタンに基づいてさらに多くのテストパタンを発生するテストパタン発生回路と、内部回路３〜５からのテスト結果を評価するテスト結果評価回路と、を備える。また、テスト用制御回路２３は、外部入力端子１０及び外部出力端子１１の少なくとも何れかが、テストモードにおいて用いられるだけでなく、通常動作モードにおいてデータ入出力用として用いられる場合、モードに応じて信号経路を切り替えるセレクタ等を備える。
【００２４】
このように、本実施の形態にかかる半導体集積回路は、テストモードにおいて、通常動作モード用電源制御回路２１からの制御信号ｎ１〜ｎ３の値に関わらず、テストモード用電源制御回路２２からの制御信号ｔ１〜ｔ３によって電源スイッチ６〜８のオンオフを制御する。なお、テストモード用電源制御回路２２は、テストモードの場合でも、その影響を受けることなく、外部から供給される制御信号Ｓ１に基づいて制御信号ｔ１〜ｔ３の値を任意に設定することができる。それにより、本実施の形態にかかる半導体集積回路は、テストモードにおいて、電源スイッチ６〜８のオンオフを所望の状態に制御できるため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができる。
【００２５】
実施の形態２
図２は、本発明の実施の形態２にかかる半導体集積回路を示すブロック図である。図２に示す半導体集積回路１ａは、図１に示す半導体集積回路１と比較して、内部回路５に対する電源の供給元が異なる。なお、便宜上、電源電圧ＶＤＤ２が供給される高電位側電源端子（第２電源端子）をＶＤＤ２と称す。
【００２６】
電源電圧ＶＤＤ１と異なる電源電圧ＶＤＤ２が供給される高電位側電源端子ＶＤＤ２と、内部回路５とは、電源スイッチ８を介して接続される。図２に示す半導体集積回路１ａのその他の回路構成及び動作は、図１に示す半導体集積回路１の場合と同様であるため、説明を省略する。
【００２７】
このように、内部回路３〜５に対する電源の供給元が異なる場合でも、実施の形態１の場合と同様の効果を奏することができる。
【００２８】
以上のように、上記実施の形態にかかる半導体集積回路は、テストモードにおいて、通常動作モード用電源制御回路２１からの制御信号ｎ１〜ｎ３の値に関わらず、テストモード用電源制御回路２２からの制御信号ｔ１〜ｔ３によって電源スイッチ６〜８のオンオフを制御する。なお、テストモード用電源制御回路２２は、テストモードの場合でも、その影響を受けることなく、外部から供給される制御信号Ｓ１に基づいて制御信号ｔ１〜ｔ３の値を任意に設定することができる。それにより、上記実施の形態にかかる半導体集積回路は、テストモードにおいて、電源スイッチ６〜８のオンオフを所望の状態に制御できるため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができる。
【００２９】
ここで、本発明との比較のため、従来技術の半導体集積回路について説明する。図３は、従来技術の半導体集積回路を示すブロック図である。図３に示すように、半導体集積回路１０１は、制御回路１０２と、内部回路１０３〜１０５と、電源スイッチ１０６〜１０８と、を備える。制御回路１０２は、電源制御回路１２１と、テスト用制御回路２３と、を有する。
【００３０】
電源電圧ＶＤＤ１が供給される高電位側電源端子ＶＤＤ１と内部回路１０３とは、電源スイッチ１０６を介して接続される。高電位側電源端子ＶＤＤ１と内部回路１０４とは、電源スイッチ１０７を介して接続される。高電位側電源端子ＶＤＤ１と内部回路１０５とは、電源スイッチ１０８を介して接続される。また、高電位側電源端子ＶＤＤ１と制御回路２とが電源スイッチを介さずに接続される。
【００３１】
制御回路１０２において、電源制御回路１２１は、電源スイッチ１０６〜１０８のオンオフを制御するための制御信号ｎ１〜ｎ３を生成する。つまり、電源スイッチ１０６〜１０８のオンオフは、通常動作モードであるかテストモードであるかに関わらず、電源制御回路１２１からの制御信号ｎ１〜ｎ３によって制御される。テスト用制御回路１２３の回路構成及び動作は、図１に示すテスト用制御回路２３と同様であるため、説明を省略する。
【００３２】
図３に示す従来技術の半導体集積回路１０１に対して、自動化ツール等によりテスト容易化設計を行った場合、電源スイッチ１０６〜１０８を制御する電源制御回路１２１にもテスト容易化設計が行われてしまう。つまり、テストモードにおいて、電源制御回路１２１にもスキャンフリップフロップによるスキャンパスが構成されてしまう。その結果、テストモードにおいて、電源ライン上の電源スイッチ１０６〜１０８のオンオフがテストパタンに応じて切り替わってしまう可能性がある。そのため、従来技術の半導体集積回路１０１は、このままでは正しくテストできなかった。
【００３３】
従来技術では、この問題を解決するために、図４に示すような回路構成が採用されていた。図４は、従来技術の半導体集積回路を示すブロック図である。図４に示す半導体集積回路１０１ａは、図３に示す半導体集積回路１０１と比較して、制御回路１０２に代えて制御回路１０２ａを備える。制御回路１０２ａは、制御回路１０２と比較して、セレクタ１２４〜１２６をさらに有する。セレクタ１２４〜１２６は、電源制御回路１２１からの制御信号ｎ１〜ｎ３と、固定信号（例えば、Ｈレベル）と、をモードに応じて選択的に電源制御信号ｐ１〜ｐ３として電源スイッチ１０６〜１０８に対してそれぞれ出力する。つまり、テストモードの場合、セレクタ１２４〜１２６は、電源スイッチ１０６〜１０８を一律オンするように、固定信号（例えば、Ｈレベル）を電源スイッチ１０６〜１０８に対して出力する。
【００３４】
このように、従来技術の半導体集積回路１０１ａは、テストモードにおいて、電源制御回路１２１からの制御信号ｎ１〜ｎ３の値に関わらず、電源スイッチ１０６〜１０８を一律オンする。それにより、テストモードにおいて、高電位側電源端子ＶＤＤ１と各内部回路とがすべて接続されるため、従来技術の半導体集積回路１０１ａは正しくテストをすることができた。
【００３５】
しかし、従来技術の半導体集積回路１０１ａは、テストモードにおいて、電源スイッチ１０６〜１０８をすべてオンしてしまい、電源スイッチ１０６〜１０８のオンオフを所望の状態に制御できないため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができなかった。
【００３６】
一方、上記実施の形態にかかる半導体集積回路は、テストモードにおいて、通常動作モード用電源制御回路２１からの制御信号ｎ１〜ｎ３の値に関わらず、テストモード用電源制御回路２２からの制御信号ｔ１〜ｔ３によって電源スイッチ６〜８のオンオフを制御する。なお、テストモード用電源制御回路２２は、テストモードの場合でも、外部から供給される制御信号Ｓ１に基づいて制御信号ｔ１〜ｔ３の値を任意に設定することができる。それにより、上記実施の形態にかかる半導体集積回路１は、テストモードにおいて、電源スイッチ６〜８のオンオフを所望の状態に制御できるため、複数の内部回路のうち所望の内部回路のみを動作させて消費電流測定を行うことができる。
【００３７】
なお、特許文献１に開示されたテスト対応型半導体集積回路には、電源ライン上に電源スイッチが設けられているが、当該電源スイッチは内部回路に対する電源の供給を遮断するために設けられたものではない。通常動作モードであるかテストモードであるかに関わらず、内部回路には常時電源が供給されている。このように、特許文献１に開示された発明と本発明とでは、回路構成及び目的が明確に異なる。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、３つの内部回路３〜５が備えられた場合を例に説明したが、これに限られない。２つ以上の内部回路が備えられた回路構成であれば適宜変更可能である。
【００３９】
また、上記実施の形態では、電源スイッチが高電位側電源端子と内部回路との間に設けられた場合を例に説明したが、これに限られない。電源スイッチが低電位側電源端子と内部回路との間に設けられた回路構成にも適宜変更可能である。
【００４０】
また、上記実施の形態では、高電位側電源端子と各内部回路とが１つの電源スイッチを介して接続された場合を例に説明したが、これに限られない。高電位側電源端子と各内部回路とが複数の電源スイッチを介して接続される回路構成にも適宜変更可能である。例えば、高電位側電源端子と各内部回路とを接続する電源ラインが複数に分岐している場合、分岐した複数の電源ライン上にそれぞれ電源スイッチが設けられる回路構成にも適宜変更可能である。
【００４１】
また、上記実施の形態では、外部から供給される制御信号Ｓ１によってテストモード用電源制御回路２２の出力が制御される場合を例に説明したが、これに限られない。ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）用のＴＡＰコントローラがテスト用制御回路２３に備えられている場合には、当該ＴＡＰコントローラによってテストモード用電源制御回路２２の出力が制御される回路構成にも適宜変更可能である。これにより、半導体集積回路の外部入力端子の数がさらに低減される。
【符号の説明】
【００４２】
１  半導体集積回路
２  制御回路
３〜５  内部回路
６〜８  電源スイッチ
９、１０  外部入力端子
１１  外部出力端子
２１  通常動作モード用電源制御回路
２２  テストモード用電源制御回路
２３  テスト用制御回路
２４〜２６  セレクタ
ＶＤＤ１  高電位側電源端子
ＶＤＤ２  高電位側電源端子
【図１】
2012103205.tif 000003
【図２】
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【図３】
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【図４】
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