(57)【要約】【課題】デルタシグマ型Ａ／Ｄ変換器のアナログ入力信号の切り換えが実行される際の安定化時間を短縮すること。【解決手段】半導体集積回路のデルタシグマ型Ａ／Ｄ変換器(１２)のＡ／Ｄ変換動作は、制御回路(１３)から供給される制御信号(Ｃｎｔ２)によって制御される。アナログ入力信号(Ｖin)の切り換え実行時には、制御信号(Ｃｎｔ２)に応答して積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行される。例えば、信号切り換え実行時には、積分器(１２１１)の入力の信号伝達量または入力から出力への信号伝達量が、信号切り換え後の定常状態の信号伝達量よりも小さな値に設定される。半導体集積回路は、複数のアナログ入力端子に接続されたアナログマルチプレクサー(１１)と、バスを介して制御回路(１３)に接続された中央処理ユニット(２１)を更に具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体集積回路は、デルタシグマ型Ａ／Ｄ変換器と制御回路とを具備して、
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号によって制御され、
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器の演算増幅器の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記デルタシグマ型Ａ／Ｄ変換器は、減算器と、前記積分器である第１積分器と、第２積分器と、量子化器と、ローカルＤ／Ａ変換器とを少なくとも含み、
前記減算器の一方の入力端子と他方の入力端子とに、前記アナログ入力信号と前記ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされ、
前記減算器の出力信号は前記第１積分器の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器の入力端子に供給可能とされたことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記減算器と前記第１積分器は、入力スイッチと入力容量と積分スイッチと前記演算増幅器と積分容量とリセットスイッチを含むスイッチトキャパシタ回路により構成され、
前記アナログ入力信号は前記入力スイッチを介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチを介して前記演算増幅器の入力端子に接続可能とされ、前記積分容量と前記リセットスイッチとは前記演算増幅器の前記入力端子と出力端子との間に並列に接続され、
前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチは前記制御信号に含まれるリセット制御信号に応答して導通状態に制御され、前記積分容量の充電電荷が放電されることを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記アナログ入力信号の前記切り換え実行の後、前記減算器の前記他方の入力端子に前記ローカルＤ／Ａ変換器から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記入力容量は、複数の入力容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量に前記アナログ入力信号がサンプリングされないものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量と前記他の入力容量とに前記アナログ入力信号がサンプリングされることを特徴とする半導体集積回路。
【請求項６】
請求項４において、
前記入力容量は、非反転入力容量と反転入力容量とを含み、
前記積分容量は、非反転積分容量と反転積分容量とを含み、
前記リセットスイッチは、非反転リセットスイッチと反転リセットスイッチとを含み、
前記演算増幅器は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有して、
前記非反転積分容量と前記非反転リセットスイッチとは、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間に並列接続され、
前記反転積分容量と前記反転リセットスイッチとは、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間に並列接続され、
前記アナログ入力信号は、非反転アナログ入力信号と反転アナログ入力信号とを有するアナログ差動入力信号であり、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記非反転入力容量と前記反転入力容量とを介して前記演算増幅器の前記反転入力端子と前記非反転入力端子とに供給可能とされ、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記反転入力容量と前記非反転入力容量とを介して前記演算増幅器の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とする半導体集積回路。
【請求項７】
請求項４において、
前記積分容量は、複数の積分容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量と他の積分容量とに積分電荷が充電されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とする半導体集積回路。
【請求項８】
請求項４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子に接続された電圧クランプ回路を更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器の前記一方の入力端子に供給される前記アナログ入力信号の振幅電圧を制限するものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とする半導体集積回路。
【請求項９】
請求項４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子と前記量子化器の前記入力端子との間に接続されたフィードフォワードスイッチを更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とする半導体集積回路。
【請求項１０】
請求項５乃至請求項９のいずれかに記載の半導体集積回路において、
前記半導体集積回路は、複数のアナログ入力端子に接続された複数のアナログスイッチを含むアナログマルチプレクサーと、バスを介して前記制御回路に接続された中央処理ユニットとを更に具備して、
前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされ、
前記中央処理ユニットからの供給信号に応答して前記制御回路が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とする半導体集積回路。
【請求項１１】
半導体集積回路は、デルタシグマ型Ａ／Ｄ変換器と制御回路とを具備して、
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号によって制御され、
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器の演算増幅器の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記デルタシグマ型Ａ／Ｄ変換器は、減算器と、前記積分器である第１積分器と、第２積分器と、量子化器と、ローカルＤ／Ａ変換器とを少なくとも含み、
前記減算器の一方の入力端子と他方の入力端子とに、前記アナログ入力信号と前記ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされ、
前記減算器の出力信号は前記第１積分器の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器の入力端子に供給可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記減算器と前記第１積分器は、入力スイッチと入力容量と積分スイッチと前記演算増幅器と積分容量とリセットスイッチを含むスイッチトキャパシタ回路により構成され、
前記アナログ入力信号は前記入力スイッチを介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチを介して前記演算増幅器の入力端子に接続可能とされ、前記積分容量と前記リセットスイッチとは前記演算増幅器の前記入力端子と出力端子との間に並列に接続され、
前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチは前記制御信号に含まれるリセット制御信号に応答して導通状態に制御され、前記積分容量の充電電荷が放電されることを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記アナログ入力信号の前記切り換え実行の後、前記減算器の前記他方の入力端子に前記ローカルＤ／Ａ変換器から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記入力容量は、複数の入力容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量に前記アナログ入力信号がサンプリングされないものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量と前記他の入力容量とに前記アナログ入力信号がサンプリングされることを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１４において、
前記入力容量は、非反転入力容量と反転入力容量とを含み、
前記積分容量は、非反転積分容量と反転積分容量とを含み、
前記リセットスイッチは、非反転リセットスイッチと反転リセットスイッチとを含み、
前記演算増幅器は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有して、
前記非反転積分容量と前記非反転リセットスイッチとは、前記演算増幅器の前記反転入力端子と前記非反転出力端子との間に並列接続され、
前記反転積分容量と前記反転リセットスイッチとは、前記演算増幅器の前記非反転入力端子と前記反転出力端子との間に並列接続され、
前記アナログ入力信号は、非反転アナログ入力信号と反転アナログ入力信号とを有するアナログ差動入力信号であり、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記非反転入力容量と前記反転入力容量とを介して前記演算増幅器の前記反転入力端子と前記非反転入力端子とに供給可能とされ、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号と前記反転アナログ入力信号とは、それぞれ前記反転入力容量と前記非反転入力容量とを介して前記演算増幅器の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１４において、
前記積分容量は、複数の積分容量を含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量と他の積分容量とに積分電荷が充電されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子に接続された電圧クランプ回路を更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器の前記一方の入力端子に供給される前記アナログ入力信号の振幅電圧を制限するものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１４において、
前記デルタシグマ型Ａ／Ｄ変換器は、前記減算器の前記一方の入力端子と前記量子化器の前記入力端子との間に接続されたフィードフォワードスイッチを更に含み、
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものであり、
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１５乃至請求項１９のいずれかに記載の半導体集積回路の動作方法において、
前記半導体集積回路は、複数のアナログ入力端子に接続された複数のアナログスイッチを含むアナログマルチプレクサーと、バスを介して前記制御回路に接続された中央処理ユニットとを更に具備して、
前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされ、
前記中央処理ユニットからの供給信号に応答して前記制御回路が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデルタシグマ型Ａ／Ｄ変換器を内蔵する半導体集積回路およびその動作方法に関し、特にデルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮するのに有効な技術に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器を内蔵するマイクロコンピュータやマイクロコントローラ等の半導体集積回路においては、外部から供給されるアナログ信号がＡ／Ｄ変換器によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ：Central Processing Unit)に供給される。
【０００３】
下記特許文献１には、複数の外部端子から供給される複数のアナログ信号を選択するアナログマルチプレクサが入力端子に接続されたＡ／Ｄ変換器を内蔵するマイクロコンピュータが記載されている。内蔵されたＡ／Ｄ変換器は、サンプルホールド回路の形式のコンパレータ回路とデジタル部と逐次比較レジスタとローカルＤ／Ａ変換器を含む逐次比較型Ａ／Ｄとして構成されている。
【０００４】
一方、Ａ／Ｄ変換器としては、フラッシュ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器よりも、高精度で高分解能の特性を有するデルタシグマ型Ａ／Ｄ変換器が知られている。デルタシグマ型Ａ／Ｄ変換器(ΔΣＡ／Ｄ変換器)はシグマデルタ型Ａ／Ｄ変換器(ΣΔＡ／Ｄ変換器)とも呼ばれるもので、ΔΣ変調器(ΣΔ変調器)によってアナログ入力信号は入力信号振幅に比例したパルス密度を有するデジタル信号に変換されて、デジタル信号のパルス列はデジタル・フィルタ(デシメーション・フィルタ)によってカウントされ、その積算値がバイナリーコード等のデジタル出力信号に変換される。
【０００５】
下記非特許文献１には、アナログ入力信号が２個の積分器を介して量子化器の入力端子に供給される２次デルタシグマ型Ａ／Ｄ変換器にアナログ入力信号を量子化器の入力端子に直接供給するダイレクトフィードパスと１段目の積分器の出力信号の２倍の増幅信号を２段目の積分器をバイパスして量子化器の入力端子に直接供給するフィードパスが追加されたフィードフォワード型のデルタシグマ型Ａ／Ｄ変換器が記載されている。量子化器のデジタル出力信号はローカルＤ／Ａ変換器の入力端子に供給され、ローカルＤ／Ａ変換器の出力端子から生成されるアナログフィードバック信号は、１段目の積分器の入力端子に接続された減算器でアナログ入力信号から減算される。従って、２個の積分器は減算器の出力端子から生成される量子化器の量子化雑音だけを処理するので、２個の積分器に含まれる演算増幅器の非線型性やスリューレート等の要求性能が緩和されて、低歪の特性の実現が可能となる。尚、２次デルタシグマ型Ａ／Ｄ変換器は、１次デルタシグマ型Ａ／Ｄ変換器と比較して、積分器の個数が１個から２個に変更されてサンプリング周波数が２倍に設定されるので、Ｓ／Ｎ比の改善が可能となる。
【０００６】
一方、下記特許文献２には、３次以上のデルタシグマ型Ａ／Ｄ変換器において一定振幅以上の入力信号によって動作が不安定となり発振に陥らないように過大入力時の安定性を向上させるために、入力信号の振幅がしきい値以上となるとフィードフォワード係数の絶対値が小さくなるように制御するフィードフォワード型デルタシグマ型Ａ／Ｄ変換器が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２６８０５号  公報
【特許文献２】特開２００８−５４０９９号  公報
【非特許文献】
【０００８】
【非特許文献１】Ｊ．Ｓｉｌｖａ  ｅｔ  ａｌ，  “Ｗｉｄｅｂａｎｄ  ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ  ｄｅｌｔａ−ｓｉｇｍａ  ＡＤＣ  ｔｏｐｏｌｏｇｙ”，  ＩＥＥ  ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳｍ  ７ｔｈ  Ｊｕｎｅ  ２００１，  Ｖｏｌ．３７，  Ｎｏ．１２，  ｐｐ．７３７−７３８．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、複数のアナログ信号のＡ／Ｄ変換の可能な汎用マイクロコントローラの開発に従事した。この汎用マイクロコントローラでは、アナログマルチプレクサによるチャンネル切換時等でのＡ／Ｄ変換器の過渡応答から定常状態に安定化されるまでの待機時間の短縮が要求された。すなわち、アナログマルチプレクサは、汎用マイクロコントローラ等の複数の外部端子から供給される複数のアナログ信号を選択してＡ／Ｄ変換器の入力端子に供給するものである。
【００１０】
一方、本発明に先立った本発明者等による検討においては、Ａ／Ｄ変換器には、低歪特性の実現が可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器が採用された。
【００１１】
また、本発明に先立った本発明者等により検討された汎用マイクロコントローラにおいても、複数の入力チャンネルの多入力アナログ信号はアナログマルチプレクサによって時分割マルチプレクスでＡ／Ｄ変換器に供給され、多入力アナログ信号のＡ／Ｄ変換が実行される。この汎用マイクロコントローラにおいては、デルタシグマ型Ａ／Ｄ変換器の積分器はスイッチトキャパシタ回路によって構成される。このスイッチトキャパシタ回路は、アナログマルチプレクサの出力端子にスイッチを介してその一端が接続された入力容量と、その反転入力端子に入力容量の他端が接続されその非反転入力端子に参照電圧が供給された演算増幅器と、演算増幅器の出力端子と反転入力端子との間に並列接続されたリセットスイッチと積分容量とによって構成される。
【００１２】
アナログマルチプレクサによってＡ／Ｄ変換されるアナログ入力信号の切り換えが実行される際に、リセット制御信号によってリセットスイッチが導通状態に制御され、積分容量の充電電荷が完全に放電されて、切り換え以前のアナログ入力信号の影響が最小とされる。アナログ入力信号の切り換え時のリセット動作が終了すると、リセットスイッチは非導通状態に制御され、サンプリング期間では切り換えの以降のアナログ入力信号の入力電圧が入力容量の両端にサンプリングされ、その後の積分動作期間に入力容量の両端のサンプリング電荷の一部が積分容量に再配分される。
【００１３】
しかし、アナログマルチプレクサによる切り換えの以降のアナログ入力信号の振幅電圧レベルが参照電圧よりも極めて大きな場合には、デルタシグマ型Ａ／Ｄ変換器の積分器の入力端子に接続された減算器の入力端子に大きなステップ電圧幅のアナログ入力信号が供給される場合と等価となる。一方、デルタシグマ型Ａ／Ｄ変換器のローカルＤ／Ａ変換器の出力には、切り換えの直後では新規のアナログ入力信号に応答したアナログフィードバック信号が生成されていない。従って、新規のアナログ入力信号とアナログフィードバック信号との減算を実行する減算器の出力から大振幅の出力信号が積分器の入力端子に供給されるので、積分器内部の演算増幅器の出力信号が飽和するものとなる。定常状態において適正な振幅の入力信号が積分器の入力端子に供給されている場合には、演算増幅器の出力信号は非反転入力端子に供給される参照電圧の付近の電圧レベルとなっている。しかし、減算器の出力から大振幅の出力信号が積分器の入力端子に供給されると、積分器の内部の演算増幅器の出力信号が飽和して略電源電圧の最高出力電圧もしくは略接地電圧の最低出力電圧に変化するものとなる。従って、積分器内部の演算増幅器の飽和が終了して演算増幅器の出力信号が定常状態に復帰するまでの安定化時間の間には、デルタシグマ型Ａ／Ｄ変換器の出力から正確なデジタル出力信号が生成されないものである。
【００１４】
この安定化時間はデルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換時間を遅延するだけではなく、アナログマルチプレクサによって複数のアナログ入力信号を時分割でデルタシグマ型Ａ／Ｄ変換器の入力端子に供給する際に入力切り換えを遅延するものとなる。その結果、アナログマルチプレクサとデルタシグマ型Ａ／Ｄ変換器を具備して、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して中央処理ユニット(ＣＰＵ)で処理するマイクロコンピュータやマイクロコントローラ等の半導体集積回路では、アナログ信号処理性能が低下するものとなる。
【００１５】
この問題を解消するために、本発明に先立って本発明者等によって、上記特許文献２に記載されたようにデルタシグマ型Ａ／Ｄ変換器の入力信号の振幅と所定のしきい値とを比較して、この振幅検出結果に基づきフィードフォワード係数を制御する方式が検討された。しかし、本発明者等がこの方式を検討したところ、この方式では入力信号の振幅がしきい値を超過して初めて制御動作が開始されるので、この制御動作が開始される以前にデルタシグマ型Ａ／Ｄ変換器の減算器の出力から大振幅の出力信号が積分器の入力端子に供給されるので、積分器内部の演算増幅器が飽和するので安定化時間を短縮することが不可能であると言う問題が明らかとされた。
【００１６】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１７】
従って、本発明の目的とするところは、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することにある。
【００１８】
また、本発明の他の目的とするところは、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して処理する半導体集積回路のアナログ信号処理性能の低下を軽減することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２１】
すなわち、本発明の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)である。
【００２２】
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。
【００２３】
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とする(図２、図３参照)。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２５】
すなわち、本発明によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を含んだアナログ回路コア１０の構成を示す図である。
【図３】図３は、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる減算器１２１０と第１積分器１２１１の構成を示す図であり、またアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【図４】図４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【図５】図５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【図６】図６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【図７】図７は、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０、ｓｗ１のオン・オフ変化とを示す図である。
【図８】図８は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。
【図９】図９は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。
【図１０】図１０は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階の増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合には、安定化時間が長期化して、アナログ信号処理性能が低下することを示す図である。
【図１１】図１１は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合には、安定化時間が短縮されて、アナログ信号処理性能が改善されることを示す図である。
【図１２】図１２は、図８のアナログ入力振幅信号の１段階増加方式と図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式とにおけるデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量の変化を示す図である。
【図１３】図１３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態２による減算器１２１０と第１積分器１２１１の構成を示す図であり、また、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態を示す図である。
【図１４】図１４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【図１５】図１５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【図１６】図１６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【図１７】図１７は、図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１とを含んだフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１３の期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作から図１６の期間Ｔ４でのアナログ差動入力信号切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作を実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２と第３制御クロック信号φ３と第４制御クロック信号φ０の波形変化を示す図である。
【図１８】図１８は、図１９乃至図２２に示した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１９の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２２の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。
【図１９】図１９は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態３による減算器１２１０と第１積分器１２１１の構成を示す図であり、また本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２０】図２０は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２１】図２１は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２２】図２２は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２３】図２３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態４による減算器１２１０と第１積分器１２１１の構成を示す図であり、また本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２４】図２４は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２５】図２５は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２６】図２６は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【図２７】図２７は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの構成を示す図である。
【図２８】図２８は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの他の構成を示す図である。
【図２９】図２９は、図２３乃至図２８に示した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図２３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。
【図３０】図３０は、本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成を示す図である。
【図３１】図３１は、図３０に示した本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の期間Ｔ０に、ハイレベルのリセット信号ＲＥＳＥＴに応答したリセット動作から期間Ｔ４の入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴの波形変化と２個のスイッチ１２１８、１２１９(スイッチｓｗ０)のオン・オフ変化とを示す図である。
【図３２】図３２は、図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型に切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器におけるデジタル出力信号の誤差量の変化を示す図である。
【図３３】図３３は、図２に示したアナログマルチプレクサー(ＭＰＸ)１１に含まれた複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の各アナログスイッチの構成を示す図である。
【発明を実施するための形態】
【００２７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２８】
〔１〕本発明の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)である。
【００２９】
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。
【００３０】
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とするものである(図２、図３参照)。
【００３１】
前記実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。
【００３２】
好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器は、減算器(１２１０)と、前記積分器である第１積分器(１２１１)と、第２積分器(１２１２)と、量子化器(１２１５)と、ローカルＤ／Ａ変換器(１２１６)とを少なくとも含む。
【００３３】
前記減算器(１２１０)の一方の入力端子と他方の入力端子とに、前記アナログ入力信号(Ｖin)と前記ローカルＤ／Ａ変換器(１２１６)の出力端子から生成されるアナログフィードバック信号とがそれぞれ供給可能とされる。
【００３４】
前記減算器(１２１０)の出力信号は前記第１積分器(１２１１)の入力端子に供給可能とされ、前記第１積分器の出力信号は前記第２積分器(１２１２)の入力端子に供給可能とされ、前記第２積分器の出力信号は前記量子化器(１２１５)の入力端子に供給可能とされ、前記量子化器の出力信号は前記ローカルＤ／Ａ変換器(１２１６)の入力端子に供給可能とされたことを特徴とするものである(図２参照)。
【００３５】
他の好適な実施の形態では、前記減算器(１２１０)と前記第１積分器(１２１１)は、入力スイッチ(ＳＷ１)と入力容量(ｃｉ０、ｃｉ１)と積分スイッチ(ＳＷ４)と前記演算増幅器(ＯＰＡ)と積分容量(Ｃｓ)とリセットスイッチ(ＳＷ５)を含むスイッチトキャパシタ回路により構成される。
【００３６】
前記アナログ入力信号(Ｖin)は前記入力スイッチ(ＳＷ１)を介して前記入力容量の一端に供給可能とされ、前記入力容量の他端は前記積分スイッチ(ＳＷ４)を介して前記演算増幅器(ＯＰＡ)の入力端子に接続可能とされ、前記積分容量(Ｃｓ)と前記リセットスイッチ(ＳＷ５)とは前記演算増幅器(ＯＰＡ)の前記入力端子と出力端子との間に並列に接続される(図３参照)。
【００３７】
前記アナログ入力信号の前記切り換え実行の以前のリセット動作時に、前記リセットスイッチ(ＳＷ５)は前記制御信号(Ｃｎｔ２)に含まれるリセット制御信号(ＲＥＳＥＴ)に応答して導通状態に制御され、前記積分容量(Ｃｓ)の充電電荷が放電されることを特徴とするものである(図７参照)。
【００３８】
更に他の好適な実施の形態では、前記アナログ入力信号の前記切り換え実行の後、前記減算器(１２１０)の前記他方の入力端子に前記ローカルＤ／Ａ変換器(１２１６)から前記アナログフィードバック信号が供給される定常状態において、前記振幅制限動作が解除されることを特徴とする(図７の期間Ｔ３、期間Ｔ４参照)。
【００３９】
より好適な実施の形態では、前記入力容量は、複数の入力容量(ｃｉ０、ｃｉ１)を含む。
【００４０】
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の入力容量の一部の入力容量(ｃｉ０)に前記アナログ入力信号がサンプリングされる一方、前記複数の入力容量の他の入力容量(ｃｉ１)に前記アナログ入力信号がサンプリングされないものである。
【００４１】
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の入力容量の前記一部の入力容量(ｃｉ０)と前記他の入力容量(ｃｉ１)とに前記アナログ入力信号がサンプリングされることを特徴とするものである(図３〜図６参照)。
【００４２】
他のより好適な実施の形態では、前記入力容量は、非反転入力容量(ｃinp)と反転入力容量(ｃinn)とを含む。
【００４３】
前記積分容量は、非反転積分容量(ｃsp)と反転積分容量(ｃsn)とを含む。
【００４４】
前記リセットスイッチは、非反転リセットスイッチ(ＳＷ６p)と反転リセットスイッチ(ＳＷ６n)とを含む。
【００４５】
前記演算増幅器(ＯＰＡ)は、非反転入力端子と反転入力端子と非反転出力端子と反転出力端子とを有する。
【００４６】
前記非反転積分容量(ｃsp)と前記非反転リセットスイッチ(ＳＷ６p)とは、前記演算増幅器(ＯＰＡ)の前記反転入力端子と前記非反転出力端子との間に並列接続される。
【００４７】
前記反転積分容量(ｃsn)と前記反転リセットスイッチ(ＳＷ６n)とは、前記演算増幅器(ＯＰＡ)の前記非反転入力端子と前記反転出力端子との間に並列接続される。
【００４８】
前記アナログ入力信号は、非反転アナログ入力信号(Ｖinp)と反転アナログ入力信号(Ｖinn)とを有するアナログ差動入力信号である。
【００４９】
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記非反転アナログ入力信号(Ｖinp)と前記反転アナログ入力信号(Ｖinn)とは、それぞれ前記非反転入力容量(ｃinp)と前記反転入力容量(ｃinn)とを介して前記演算増幅器(ＯＰＡ)の前記反転入力端子と前記非反転入力端子とに供給可能とされる。
【００５０】
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記非反転アナログ入力信号(Ｖinp)と前記反転アナログ入力信号(Ｖinn)とは、それぞれ前記反転入力容量(ｃinn)と前記非反転入力容量(ｃinp)とを介して前記演算増幅器(ＯＰＡ)の前記非反転入力端子と前記反転入力端子とに供給可能とされることを特徴とするものである(図１３〜図１６参照)。
【００５１】
更に他のより好適な実施の形態では、前記積分容量は、複数の積分容量(Ｃｓ、Ｃｓ)を含む。
【００５２】
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記複数の積分容量の一部の積分容量(Ｃｓ)と他の積分容量(Ｃｓ)とに積分電荷が充電されるものである。
【００５３】
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記複数の積分容量の前記一部の積分容量に積分電荷が充電される一方、前記複数の積分容量の前記他の積分容量には積分電荷が充電されないことを特徴とするものである(図１９〜図２２参照)。
【００５４】
別のより好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器(１２)は、前記減算器(１２１０)の前記一方の入力端子に接続された電圧クランプ回路(Ｃｌｐ＿Ｃｋｔ)を更に含む。
【００５５】
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記電圧クランプ回路を使用することによって、前記減算器(１２１０)の前記一方の入力端子に供給される前記アナログ入力信号(Ｖin)の振幅電圧を制限するものである。
【００５６】
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記電圧クランプ回路を不使用とすることで前記振幅制限動作が解除されることを特徴とするものである(図２３〜図２９参照)。
【００５７】
更に別のより好適な実施の形態では、前記デルタシグマ型Ａ／Ｄ変換器(１２)は、前記減算器(１２１０)の前記一方の入力端子と前記量子化器(１２１５)の前記入力端子との間に接続されたフィードフォワードスイッチ(１２１９)を更に含む。
【００５８】
前記アナログ入力信号の前記切り換え実行時の前記振幅制限動作の際には、前記フィードフォワードスイッチが導通状態に制御され前記フィードフォワードスイッチを介して供給される前記アナログ入力信号に前記量子化器が応答して前記ローカルＤ／Ａ変換器から早期に生成される前記アナログフィードバック信号を前記減算器の前記他方の入力端子に供給して、前記振幅制限動作が実行されるものである。
【００５９】
前記アナログ入力信号の前記切り換え実行の後の前記定常状態では、前記フィードフォワードスイッチが非導通状態に制御され、前記振幅制限動作が解除されることを特徴とするものである(図３０、図３１参照)。
【００６０】
具体的な実施の形態では、前記半導体集積回路は、複数のアナログ入力端子(ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７)に接続された複数のアナログスイッチ(ＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７)を含むアナログマルチプレクサー(１１)と、バスを介して前記制御回路(１３)に接続された中央処理ユニット(２１)とを更に具備する。
【００６１】
前記アナログマルチプレクサーは、前記複数のアナログ入力端子に供給される複数のアナログ入力信号から任意に選択した信号を前記アナログ入力信号として前記減算器の前記一方の入力端子に供給可能とされる。
【００６２】
前記中央処理ユニットからの供給信号に応答して前記制御回路(１３)が、前記アナログマルチプレクサーと前記デルタシグマ型Ａ／Ｄ変換器とを制御することを特徴とするものである(図２参照)。
【００６３】
前記具体的な実施の形態によれば、複数の外部端子から供給される複数のアナログ信号をデジタル信号に変換して処理する半導体集積回路のアナログ信号処理性能の低下を軽減することが可能となる。
【００６４】
〔２〕本発明の別の観点の代表的な実施の形態は、デルタシグマ型Ａ／Ｄ変換器(１２)と制御回路(１３)とを具備する半導体集積回路(ＩＣ＿Ｃｈｉｐ)の動作方法である。
【００６５】
前記デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換動作は、前記制御回路から前記デルタシグマ型Ａ／Ｄ変換器に供給される制御信号(Ｃｎｔ２)によって制御される。
【００６６】
前記デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号(Ｖin)の切り換え実行時には、前記制御回路から供給される前記制御信号に応答して前記デルタシグマ型Ａ／Ｄ変換器の積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行されることを特徴とするものである(図２、図３参照)。
【００６７】
前記実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器の入力端子に供給されるアナログ入力信号の切り換えが実行される際の安定化時間を短縮することができる。
【００６８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６９】
［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【００７０】
図１に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのアナログ回路コア１０は、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２とを含んでいる。
【００７１】
《アナログ回路コア》
図１に示すアナログマルチプレクサー(ＭＰＸ)１１の８チャンネルのアナログ入力端子ＡＮ０、ＡＮ１…ＡＮ７を含み、８チャンネルから任意に選択されたアナログ入力信号が出力端子に出力されることが可能とされている。
【００７２】
図１に示すデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２としては、フィードフォワード型２次デルタシグマ型Ａ／Ｄ変換器が使用されることが可能である。尚、アナログ回路コア１０には例えば、５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶccが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶssが供給される。
【００７３】
《デジタル回路コア》
図１に示すように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とを含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧Ｖccが供給される一方、デジタル回路コア２０にはデジタル接地電位Ｖssが供給される。
【００７４】
すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓとを介して、ランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１には、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓとバススイッチコントローラ(ＢＳＣ)２５とを介して、複数の周辺回路Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、Ｐｅｒｉｐｈ  Ｃｉｒ２が接続されている。
【００７５】
従って、アナログ回路コア１０のアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によってデジタル信号に変換されて、デジタル信号は周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、バススイッチコントローラ(ＢＳＣ)２５、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。
【００７６】
《アナログマルチプレクサー》
図２は、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログマルチプレクサー(ＭＰＸ)１１とデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を含んだアナログ回路コア１０の構成を示す図である。図２に示すように、アナログ回路コア１０はバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２等に接続された制御ロジック回路１３を含んでいる。
【００７７】
図２に示すように、アナログマルチプレクサー(ＭＰＸ)１１は複数のアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７に接続された複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７を含むものである。複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の一端は複数のアナログ入力端子ＡＮ０、ＡＮ１、ＡＮ２〜ＡＮ７に接続され、複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の多端はアナログマルチプレクサー(ＭＰＸ)１１の出力端子に共通接続されて、複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の複数の制御入力端子は制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ１によって駆動される。
【００７８】
特にバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１から供給されるアナログ信号切り換え制御信号に制御ロジック回路１３が応答することによって、アナログマルチプレクサー(ＭＰＸ)１１におけるアナログ信号切り換えのための複数の制御信号Ｃｎｔ１が制御ロジック回路１３から生成される。
【００７９】
《ＣＭＯＳアナログスイッチ》
図３３は、図２に示したアナログマルチプレクサー(ＭＰＸ)１１に含まれた複数のアナログスイッチＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７の各アナログスイッチの構成を示す図である。
【００８０】
図３３に示すように、アナログスイッチＡＳＷ０はＰチャンネルＭＯＳトランジスタＱｐとＮチャンネルＭＯＳトランジスタＱｎとＣＭＯＳインバータＩｎｖとを含むＣＭＯＳアナログスイッチによって構成されている。ＰチャンネルＭＯＳトランジスタＱｐのソース・ドレイン電流経路とＮチャンネルＭＯＳトランジスタＱｎのソース・ドレイン電流経路とは、アナログマルチプレクサー(ＭＰＸ)１１の入力端子と出力端子の間に並列接続され、ＣＭＯＳアナログスイッチのオン・オフを制御するスイッチ制御信号がＮチャンネルＭＯＳトランジスタＱｎのゲート端子とＣＭＯＳインバータＩｎｖの入力端子に供給され、ＣＭＯＳインバータＩｎｖの出力信号はＰチャンネルＭＯＳトランジスタＱｐのゲート端子に供給される。
【００８１】
《フィードフォワード型デルタシグマ型Ａ／Ｄ変換器》
図２に示すように、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、フィードフォワード型デルタシグマ変調器１２１とデジタルフィルタ１２２により構成されている。更に、フィードフォワード型デルタシグマ変調器１２１は、減算器１２１０、第１積分器１２１１、第２積分器１２１２、増幅器１２１３、加算器１２１４、量子化器１２１５、ローカルＤ／Ａ変換器１２１６によって構成されて、デジタルフィルタ１２２は間引き処理を実行するデシメーションフィルタ１２２０を含んでいる。
【００８２】
アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号ＶinとローカルＤ／Ａ変換器１２１６の出力端子のアナログフィードバック信号とは減算器１２１０の一方の入力端子と他方の入力端子とにそれぞれ供給され、減算器１２１０の出力端子の減算出力信号は第１積分器１２１１と第２積分器１２１２とを介して加算器１２１４の一方の入力端子に供給される。第１積分器１２１１の出力と第２積分器１２１２の入力の間の接続ノードの信号は増幅ゲイン２に設定された増幅器１２１３を介してフィードフォワードパスを形成する加算器１２１４の他方の入力端子に供給されて、加算器１２１４の出力信号は量子化器１２１５の入力端子に供給される。量子化器１２１５のデジタル信号はローカルＤ／Ａ変換器１２１６の入力端子とデジタルフィルタ１２２のデシメーションフィルタ１２２０の入力端子とに供給され、ローカルＤ／Ａ変換器１２１６の出力端子からアナログフィードバック信号が生成されて、デシメーションフィルタ１２２０の出力端子からＡ／Ｄ変換器によるデジタル出力信号が生成される。
【００８３】
特にバスＢｕｓを介して中央処理ユニット(ＣＰＵ)２１から供給されるアナログ信号切り換え制御信号に制御ロジック回路１３が応答することによって、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２でのアナログ信号切り換えの実行時の安定化時間を短縮するための複数の制御信号Ｃｎｔ２が制御ロジック回路１３から生成される。すなわち、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ２によって制御され、アナログ信号切り換えの実行時には、第１積分器１２１１の演算増幅器の出力電圧振幅が制限されるものである。具体的には、アナログ信号切り換えの実行時には、複数の制御信号Ｃｎｔ２によってデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の入力への信号伝達量もしくは入力から出力への信号伝達量がアナログ信号切り換え後の定常状態の信号伝達量よりも小さな値に設定されることによって第１積分器１２１１の演算増幅器の出力電圧振幅の制限動作が実行されるものである。
【００８４】
また、デジタルフィルタ１２２のデシメーションフィルタ１２２０も、制御ロジック回路１３から生成される複数の制御信号Ｃｎｔ３によって制御されるものである。
【００８５】
《減算器と第１積分器》
図３は、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる減算器１２１０と第１積分器１２１１の構成を示す図である。
【００８６】
図３に示すように、減算器１２１０は第１スイッチ部１２１０Ａと第２スイッチ部１２１０Ｂと第６スイッチＳＷ６と２個の入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとを含んでいる。
【００８７】
第１スイッチ部１２１０Ａは、第１制御クロック信号φ１によって制御される第１スイッチＳＷ１と第２制御クロック信号φ２によって制御される第２スイッチＳＷ２とを含み、第１スイッチＳＷ１の一端にアナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが供給され、第２スイッチＳＷ２の一端に基準電圧のコモン電圧Ｖcmが供給され、第１スイッチＳＷ１の他端と第２スイッチＳＷ２の他端とは第６スイッチＳＷ６に接続されている。
【００８８】
第２スイッチ部１２１０Ｂは、第１制御クロック信号φ１によって制御される第１帰還スイッチＳＷ１ｆと第２制御クロック信号φ２によって制御される第２帰還スイッチＳＷ２ｆを含み、第１帰還スイッチＳＷ１ｆの一端に基準電圧のコモン電圧Ｖcmが供給され、第２帰還スイッチＳＷ２ｆの一端にローカルＤ／Ａ変換器１２１６の出力端子のアナログフィードバック信号ＶDACが供給され、第１帰還スイッチＳＷ１ｆの他端と第２帰還スイッチＳＷ２ｆの他端とは帰還容量Ｃｆの一端に接続されている。
【００８９】
図３に示すように、第１積分器１２１１は、減算器１２１０に含まれた第６スイッチＳＷ６と入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとを含んでいる。
【００９０】
第６スイッチＳＷ６のスイッチｓｗ０、ｓｗ１の一端は共通に第１スイッチ部１２１０Ａに接続されて、スイッチｓｗ０の他端とスイッチｓｗ１の他端とは入力容量ｃｉ０の一端と入力容量ｃｉ１の一端とにそれぞれ接続されている。２個の入力容量ｃｉ０、ｃｉ１の他端と帰還容量Ｃｆの他端とは第３スイッチＳＷ３と第４スイッチＳＷ４とに接続されている。
【００９１】
図３に示すように、第１積分器１２１１は、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧のコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に並列接続された積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。
【００９２】
図２のフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第２積分器１２１２も、図３に示した第１積分器１２１１と略同様に構成されるが、第１スイッチ部１２１０Ａと第６スイッチＳＷ６と入力容量ｃｉ１と帰還容量Ｃｆと第２スイッチ部１２１０Ｂとが省略されたものである。
【００９３】
《アナログ信号切り換え動作》
次に、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログ入力信号の切り換えでの減算器１２１０と第１積分器１２１１の動作について説明する。
【００９４】
また図３は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【００９５】
図３に示すように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１とはオン状態とオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉ０の両端間にサンプリングされる。特に、この期間Ｔ１に第６スイッチＳＷ６のスイッチｓｗ１がオフ状態に制御されることで、入力差電圧が入力容量ｃｉ１の両端間にサンプリングされず、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の入力から出力への信号伝達量が小さな値に設定されるものとなる。
【００９６】
図４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【００９７】
図４に示すように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１とはオン状態とオフ状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉ０の両端間にサンプリングされた蓄積電荷が、入力容量ｃｉ０と積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の帰還容量Ｃｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの電圧レベルは基準電圧のコモン電圧Ｖcmとされている。
【００９８】
２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsとの間にｃｉ０＝ｃｉ１＝Ｃs／２の関係が設立するように２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの半分の積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの半分となった積分出力電圧が生成される。
【００９９】
従って、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。
【０１００】
図５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【０１０１】
図５に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１との両者はオン状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、入力差電圧が２個の入力容量ｃｉ０、ｃｉ１の両方の容量の両端間にサンプリングされる。
【０１０２】
図６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１〜ＳＷ６、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０、ｓｗ１のオン・オフ状態を示す図である。
【０１０３】
図６に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第６スイッチＳＷ６のスイッチｓｗ０とスイッチｓｗ１との両者はオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、それぞれ制御されている。従って、この期間Ｔ４において、サンプリング動作期間Ｔ３に２個の入力容量ｃｉ０、ｃｉ１の両端間にサンプリングされた蓄積電荷が、２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsに再配分される。
【０１０４】
図４の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図６の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では積分容量Ｃsへの電荷再配分に際しての入力容量のサンプリング電荷量が２倍に増加しているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。
【０１０５】
しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。その結果、減算器１２１０の帰還容量Ｃｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。
【０１０６】
従って、この期間Ｔ４では、ローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの負の減算信号に応答して２個の入力容量ｃｉ０、ｃｉ１と帰還容量Ｃｆとの接続点には減算による差電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの差電圧と等しい積分出力電圧が生成される。その結果、図２に示す本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図６に示した定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で積分容量Ｃsの電荷再配分に際して、半分としてあった入力容量のサンプリング電荷量が２倍に増加して通常に戻っているにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からはアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０１０７】
図７は、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０、ｓｗ１のオン・オフ変化とを示す図である。
【０１０８】
図７に示すように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図３に示した第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。
【０１０９】
期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、スイッチｓｗ１はオフ状態にそれぞれ設定される。その結果、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉ０の両端間にサンプリングされることになる。
【０１１０】
期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、スイッチｓｗ１はオフ状態にそれぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉ０の両端間にサンプリングされた蓄積電荷が、入力容量ｃｉ０と積分容量Ｃsとに再配分される。
【０１１１】
期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０とスイッチｓｗ１はオン状態に、それぞれ設定される。その結果、この期間Ｔ３では、入力差電圧が２個の入力容量ｃｉ０、ｃｉ１の両方の容量の両端間にサンプリングされる。
【０１１２】
期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０とスイッチｓｗ１はオン状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に２個の入力容量ｃｉ０、ｃｉ１の両端間にサンプリングされた蓄積電荷が、２個の入力容量ｃｉ０、ｃｉ１と積分容量Ｃsに再配分されるものである。
【０１１３】
以上、図２乃至図７を使用して説明した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初のサンプリング動作で入力容量の蓄積電荷が小さな値に制限され、その後の再サンプリング動作で入力容量の蓄積電荷が大きな値に設定される。従って、本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際してフィードフォワード型デルタシグマ変調器１２１の第１積分器１２１１の入力端子に供給されるアナログ入力信号の信号振幅が、多段階で増加されるものである。その結果、本発明の実施の形態１によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０１１４】
図８は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。
【０１１５】
図８に示したように、アナログ入力信号の切り換えの時刻ＴSWの以前には、切り換え以前のアナログ入力信号ＡＮ０が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給されている。その後、切り換えの時刻ＴSWにハイレベルのリセット信号ＲＥＳＥＴにより切り換え以前のアナログ入力信号ＡＮ０の影響がゼロとされ、切り換え直後の新規アナログ入力信号ＡＮ１が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給される。
【０１１６】
その結果、図８に示したようなアナログ入力信号の振幅信号の１段階の増加を採用した場合には、デルタシグマ変調器の第１積分器内部の演算増幅器が飽和して、演算増幅器の飽和が終了されて演算増幅器の出力信号が定常状態に復帰するまでの安定化時間が長期化する可能性がある。
【０１１７】
図９は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合のデルタシグマ型Ａ／Ｄ変換器の動作を説明する図である。
【０１１８】
図９に示したように、アナログ入力信号の切り換えの時刻ＴSWの以前には、切り換え以前のアナログ入力信号ＡＮ０が最大振幅でデルタシグマ変調器の第１積分器の入力端子に供給されている。その後、切り換えの時刻ＴSWにハイレベルのリセット信号ＲＥＳＥＴにより切り換え以前のアナログ入力信号ＡＮ０の影響がゼロとされ、切り換え直後の新規アナログ入力信号ＡＮ１が最大振幅の略半分の入力振幅レベルでデルタシグマ変調器の第１積分器の入力端子に供給され、その後に最大振幅を有する新規アナログ入力信号ＡＮ１がデルタシグマ変調器の第１積分器の入力端子に供給される。
【０１１９】
従って、図９に示したようなアナログ入力信号の振幅信号の多段階での増加を採用した場合には、デルタシグマ変調器の第１積分器内部の演算増幅器が飽和せず、演算増幅器の出力信号が定常状態に復帰するまでの安定化時間を短縮することが可能となる。
【０１２０】
図１０は、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階の増加を採用せずに、アナログ入力信号の振幅信号の１段階の増加を採用した場合には、安定化時間が長期化して、アナログ信号処理性能が低下することを示す図である。
【０１２１】
図１０に示すように、デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の入力端子に供給されるアナログ入力信号Ａｎａｌｏｇ＿ｉｎが、アナログマルチプレクサー(ＭＰＸ)１１の切り換えによって第１アナログ入力信号ＡＮ０、第２アナログ入力信号ＡＮ１、第３アナログ入力信号ＡＮ２、第４アナログ入力信号ＡＮ３、第５アナログ入力信号ＡＮ４…と順次に切り換えられる。アナログ入力信号Ａｎａｌｏｇ＿ｉｎの切り換えの各タイミングにおいて、ハイレベルのリセット信号ＲＥＳＥＴがロジック制御回路からデルタシグマ型Ａ／Ｄ変換器に供給される。
【０１２２】
図１０に示すように、Ａ／Ｄ変換処理Ａ／Ｄ＿Ｃｎｖには、リセット時間ＴRと安定化時間ＴSTとＡ／Ｄ変換時間ＴCNが含まれ、Ａ／Ｄ変換時間ＴCNと比較して、飽和した演算増幅器の出力信号が定常状態に復帰するまでの安定化時間ＴSTは無視されることができない。更に、この安定化時間ＴSTの間に、デルタシグマ型Ａ／Ｄ変換器の出力から正確なデジタル出力信号が生成されないものである。
【０１２３】
従って、図１０の場合には、飽和した演算増幅器の出力信号が定常状態に復帰するまでの安定化時間ＴSTが長期化して、アナログ信号処理性能が低下する。尚、デルタシグマ型Ａ／Ｄ変換器の出力からのデジタル信号は、次のリセット信号ＲＥＳＥＴのタイミングでデジタルフィルタのデシメーションフィルタを介して最終デジタル出力信号Ｄoutに変換される。
【０１２４】
図１１は、図２乃至図７で説明した本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用した場合には、安定化時間が短縮されて、アナログ信号処理性能が改善されることを示す図である。
【０１２５】
図１１に示すように、本発明の実施の形態１が採用された場合には、安定化時間ＴSTが無視可能な時間に短縮されて、アナログ信号処理性能が大幅に改善されることが理解される。
【０１２６】
図１２は、図８のアナログ入力振幅信号の１段階増加方式と図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式とにおけるデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量の変化を示す図である。
【０１２７】
図１２において、横軸は時間を示し、縦軸はデルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量を示し、黒い菱型は図８のアナログ入力振幅信号の１段階増加方式における誤差量の変化を示し、白い四角は図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式における誤差量の変化を示している。
【０１２８】
図１２において、時刻Ａは、リセット信号ＲＥＳＥＴがハイレベルからローレベルに変化して、切り換えの以前のアナログ入力信号の影響がゼロとするためのリセット動作が終了するタイミングを示している。
【０１２９】
図１２に示したように、黒い菱型に示される図８のアナログ入力振幅信号の１段階増加方式ではリセット動作終了タイミングＡから暫時の期間は大きな誤差量となっているのに対して、白い四角に示される図９の本発明の実施の形態１によるアナログ入力振幅信号の多段階増加方式ではリセット動作終了タイミングＡの直後から小さな誤差量となっている。従って、本発明の実施の形態１によるアナログ入力信号の振幅信号の多段階での増加を採用することによって、安定化時間の短縮が可能となって、アナログ信号処理性能が改善されることができる。
【０１３０】
以上、図２乃至図７を使用して説明した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１のスイッチトキャパシタがｃｉ０、ｃｉ１の２個とされ、図９に示したようにリセット動作終了以降のアナログ入力信号の増加が２段階とされるものであった。しかしながら、本発明の実施の形態１は、この２段階の増加方式にのみ限定されるものではなく、第１積分器１２１１のスイッチトキャパシタの個数を３個またはそれ以上の多数のＮ個として、３段階またはそれ以上の多数のＮ段階の増加方式とすることも可能である。
【０１３１】
［実施の形態２］
《実施の形態２による減算器と第１積分器》
図１３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態２による減算器１２１０と第１積分器１２１１の構成を示す図である。
【０１３２】
図１３に示すように、減算器１２１０には図１に示したアナログマルチプレクサー(ＭＰＸ)１１の出力端子から生成されるアナログ差動入力信号の非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnとが供給される。非反転アナログ入力信号Ｖinpは第１制御クロック信号φ１によって制御される非反転第１スイッチＳＷ１ｐの一端と第３制御クロック信号φ３によって制御される非反転第２スイッチＳＷ２ｐの一端とに供給され、反転アナログ入力信号Ｖinnは第１制御クロック信号φ１によって制御される反転第１スイッチＳＷ１ｎの一端と第３制御クロック信号φ３によって制御される反転第２スイッチＳＷ２ｎの一端とに供給される。
【０１３３】
減算器１２１０は第４制御クロック信号φ０によって制御される非反転第３スイッチＳＷ３ｐと反転第３スイッチＳＷ３ｎとを更に含み、非反転第３スイッチＳＷ３ｐの一端は非反転第１スイッチＳＷ１ｐの他端と反転第２スイッチＳＷ２ｎの他端に接続され、反転第３スイッチＳＷ３ｎの一端は反転第１スイッチＳＷ１ｎの他端と非反転第２スイッチＳＷ２ｐの他端とに接続され、非反転第３スイッチＳＷ３ｐの他端と反転第３スイッチＳＷ３ｎの他端の共通接続ノードには非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnとの中間コモン電圧Ｖcm2が生成される。
【０１３４】
図１３に示したように、第１積分器１２１１は、非反転入力容量Ｃinpと反転入力容量Ｃinnと非反転第４スイッチＳＷ４ｐと反転第４スイッチＳＷ４ｎと非反転第５スイッチＳＷ５ｐと反転第５スイッチＳＷ５ｎと演算増幅器ＯＰＡと非反転積分容量Ｃspと反転積分容量Ｃsnと非反転第６スイッチＳＷ６ｐと反転第６スイッチＳＷ６ｎとを含んでいる。
【０１３５】
第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端とは減算器１２１０の非反転第１スイッチＳＷ１ｐの他端と反転第１スイッチＳＷ１ｎの他端にそれぞれ接続され、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とは非反転第４スイッチＳＷ４ｐの一端と反転第４スイッチＳＷ４ｎの一端にそれぞれ接続されている。第１制御クロック信号φ１によって制御される非反転第４スイッチＳＷ４ｐの他端と第１制御クロック信号φ１によって制御される反転第４スイッチＳＷ４ｎの他端との共通接続ノードには、基準電圧のコモン電圧Ｖcmが供給されている。
【０１３６】
更に、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とは、第２制御クロック信号φ２によって制御される非反転第５スイッチＳＷ５ｐと第２制御クロック信号φ２によって制御される反転第５スイッチＳＷ５ｎとを介して演算増幅器ＯＰＡの反転入力端子と非反転入力端子とにそれぞれ接続されている。演算増幅器ＯＰＡの反転入力端子と非反転出力端子との間には非反転積分容量Ｃspとリセット制御信号ＲＥＳＥＴによって制御される非反転第６スイッチＳＷ６ｐが並列接続され、演算増幅器ＯＰＡの非反転入力端子と反転出力端子との間には反転積分容量Ｃsnとリセット制御信号ＲＥＳＥＴによって制御される反転第６スイッチＳＷ６ｎが並列接続されている。
【０１３７】
図１３には示されていないが、非反転入力容量Ｃinpの他端と反転入力容量Ｃinnの他端とには非反転帰還容量Ｃｆｐの一端と反転帰還容量Ｃｆｎの一端とがそれぞれ接続され、非反転帰還容量Ｃｆｐの他端には第１制御クロック信号φ１によって制御されるスイッチにより基準電圧のコモン電圧Ｖcmが供給可能とされ第２制御クロック信号φ２によって制御されるスイッチによりローカルＤ／Ａ変換器１２１６の非反転アナログフィードバック信号ＶDACPが供給可能とされ、反転帰還容量Ｃｆｎの他端には第１制御クロック信号φ１によって制御されるスイッチにより基準電圧のコモン電圧Ｖcmが供給可能とされ第２制御クロック信号φ２によって制御されるスイッチによりローカルＤ／Ａ変換器１２１６の反転アナログフィードバック信号ＶDACNが供給可能とされる。
【０１３８】
《アナログ信号切り換え動作》
次に、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１の動作について説明する。
【０１３９】
また図１３は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態を示す図である。
【０１４０】
図１３に示すように、アナログ差動入力信号の切り換え直後の新規アナログ差動入力信号のサンプリング期間Ｔ１では、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオン状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオン状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオフ状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnにサンプリングされる。
【０１４１】
図１４は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【０１４２】
図１４に示すように、アナログ差動入力信号の切り換え直後での新規アナログ差動入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオフ状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオン状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオフ状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオン状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、この期間Ｔ２においては、上述したサンプリング動作期間Ｔ１に非反転入力容量Ｃinpと反転入力容量Ｃinnとにサンプリングされた蓄積電荷が、非反転入力容量Ｃinp、反転入力容量Ｃinnと非反転積分容量Ｃsp、反転積分容量Ｃsnとに再配分される。
【０１４３】
図１５は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【０１４４】
図１５に示すように、再サンプリング動作の期間Ｔ３では上述したサンプリング動作期間Ｔ１と全く同様に、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオン状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオフ状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオン状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオフ状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態にそれぞれ制御されている。従って、この期間Ｔ３では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnに再サンプリングされる。尚、図１５の再サンプリング動作の期間Ｔ３では、第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端は非反転アナログ入力信号Ｖinpと反転アナログ入力信号Ｖinnによってそれぞれ駆動される。
【０１４５】
図１６は、アナログマルチプレクサー(ＭＰＸ)１１によるアナログ差動入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるスイッチＳＷ１ｐ、ＳＷ１ｎ〜ＳＷ６ｐ、ＳＷ６ｎのオン・オフ状態のオン・オフ状態を示す図である。
【０１４６】
図１６に示すように、アナログ差動入力信号の切り換え以後での定常入力状態のアナログ差動入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１ｐ、ＳＷ１ｎはオフ状態に、第２スイッチＳＷ２ｐ、ＳＷ２ｎはオン状態に、第３スイッチＳＷ３ｐ、ＳＷ３ｎはオフ状態に、第４スイッチＳＷ４ｐ、ＳＷ４ｎはオフ状態に、第５スイッチＳＷ５ｐ、ＳＷ５ｎはオン状態に、第６スイッチＳＷ６ｐ、ＳＷ６ｎはオフ状態に、それぞれ制御されている。従って、このアナログ差動入力信号の再積分動作の期間Ｔ４においては、図１５に示した再サンプリング動作の期間Ｔ３とは反対に、第１積分器１２１１の非反転入力容量Ｃinpの一端と反転入力容量Ｃinnの一端は反転アナログ入力信号Ｖinnと非反転アナログ入力信号Ｖinpによってそれぞれ駆動される。
【０１４７】
その結果、図１５に示した再サンプリング動作の期間Ｔ３において正電圧の非反転アナログ入力信号Ｖinpと負電圧の反転アナログ入力信号Ｖinnとに応答して、非反転入力容量Ｃinpの一端と他端に正電荷と負電荷とが蓄積され、反転入力容量Ｃinnの他端と一端に正電荷と負電荷とが蓄積される。また図１６のアナログ差動入力信号の再積分動作の期間Ｔ４においては、図１５の再サンプリング動作の期間Ｔ３とはアナログ差動入力信号の供給極性が反転されているので、負電圧の反転アナログ入力信号Ｖinnに応答して非反転入力容量Ｃinpの他端の負電位は更に負の電位に変化する一方、正電圧の非反転アナログ入力信号Ｖinpに応答して反転入力容量Ｃinnの他端の正電位は更に正の電位に変化するものとなる。
【０１４８】
このように、図１６に示すアナログ差動入力信号の供給極性の反転によって、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４では、非反転入力容量Ｃinpの両端と反転入力容量Ｃinnの両端には、図１４の期間Ｔ２のアナログ差動入力信号の供給極性の非反転方式によるアナログ差動入力信号の積分動作と比較して、２倍の電圧振幅のサンプリング入力電圧がサンプリングされる。従って、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４では、演算増幅器ＯＰＡに接続された非反転積分容量Ｃspの両端と反転積分容量Ｃsnの両端には、図１４の動作と比較して、２倍の電圧振幅の積分出力電圧を生成することが可能となる。
【０１４９】
その結果、図１６のアナログ差動入力信号の再積分動作の期間Ｔ４の動作と比較して、図１４の切り換え直後の新規アナログ差動入力信号の積分動作の期間Ｔ２においては、演算増幅器ＯＰＡに接続された非反転積分容量Ｃsp、反転積分容量Ｃsnの積分出力電圧を略半分の電圧振幅に制限することが可能となる。
【０１５０】
従って、図１３乃至図１６に説明した本発明の実施の形態２によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ差動入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ差動入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。
【０１５１】
図１７は、図１３に示した本発明の実施の形態２による減算器１２１０と第１積分器１２１１とを含んだフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１３の期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作から図１６の期間Ｔ４でのアナログ差動入力信号切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作を実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２と第３制御クロック信号φ３と第４制御クロック信号φ０の波形変化を示す図である。
【０１５２】
図１７に示すように、期間Ｔ１のアナログ差動入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作の以前のアナログ差動入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図１３に示した第１積分器１２１１の演算増幅器ＯＰＡに接続されたリセットスイッチとしての非反転第６スイッチＳＷ６ｐと反転第６スイッチＳＷ６ｎとが導通状態に制御され非反転積分容量Ｃsp、反転積分容量Ｃsnの充電電荷が完全に放電されるので、切り換え以前のアナログ差動入力信号の影響が最小とされる。
【０１５３】
期間Ｔ１での入力信号切り換え直後の新規アナログ差動入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、第３制御クロック信号φ３がローレベルにそれぞれ設定される。その結果、この期間Ｔ１では、新規アナログ差動入力信号が、第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnにサンプリングされることになる。
【０１５４】
期間Ｔ２の入力信号の切り換え直後の新規のアナログ差動入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がハイレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、第３制御クロック信号φ３がローレベルに、それぞれ設定される。その結果、この期間Ｔ２では、上述したサンプリング動作期間Ｔ１に非反転入力容量Ｃinpと反転入力容量Ｃinnとにサンプリングされた蓄積電荷が、非反転入力容量Ｃinp、反転入力容量Ｃinnと非反転積分容量Ｃsp、反転積分容量Ｃsnとに再配分される。
【０１５５】
期間Ｔ３の入力信号の切り換えの以後の定常入力状態のアナログ差動入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、第３制御クロック信号φ３がローレベルに、それぞれ設定される。その結果、この期間Ｔ３では、新規アナログ差動入力信号が第１積分器１２１１で直列接続された非反転入力容量Ｃinpと反転入力容量Ｃinnに再サンプリングされる。
【０１５６】
期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ差動入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第４制御クロック信号φ０がローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、第３制御クロック信号φ３がハイレベルにそれぞれ設定される。その結果、この期間Ｔ４では、非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が反転されたアナログ差動入力信号が供給されるので、演算増幅器ＯＰＡに接続された非反転積分容量Ｃspと反転積分容量Ｃsnには２倍の電圧振幅の積分出力電圧を生成することが可能となる。
【０１５７】
以上のように、図１３乃至図１７にて説明した本発明の実施の形態２によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ差動入力信号の切り換えに際して最初の積分動作では非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が非反転のアナログ差動入力信号が供給され、その後のアナログ差動入力信号の再積分動作では非反転入力容量Ｃinpと反転入力容量Ｃinnとに供給極性が反転されたアナログ差動入力信号が供給されるものである。従って、演算増幅器ＯＰＡに接続された非反転積分容量Ｃsp、反転積分容量Ｃsnの最初の積分動作での積分出力電圧は、その後のアナログ差動入力信号の再積分動作と比較すると略半分の電圧振幅となる。その結果、本発明の実施の形態２によれば、アナログ差動入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されて、アナログ差動入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。
【０１５８】
［実施の形態３］
《実施の形態３による減算器と第１積分器》
図１９は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態３による減算器１２１０と第１積分器１２１１の構成を示す図である。
【０１５９】
図１９に示す本発明の実施の形態３による第１積分器１２１１が、図３に示した本発明の実施の形態１による第１積分器１２１１と相違するのは、下記の点である。
【０１６０】
すなわち、図１９に示す本発明の実施の形態３による第１積分器１２１１では、図３に示した第１積分器１２１１の２個の入力容量ｃｉ０、ｃｉ１が１個の入力容量ｃｉに変更され、更に２個のスイッチｓｗ０、ｓｗ１が省略されている。また、図１９に示す本発明の実施の形態３による第１積分器１２１１では、図３に示した第１積分器１２１１の演算増幅器ＯＰＡに接続された１個の積分容量Ｃｓが２個の積分容量Ｃｓ、Ｃｓと２個のスイッチｓｗ０、ｓｗ０に変更されている。
【０１６１】
更に、本発明の実施の形態３においては、アナログ入力信号の切り換えに際して最初の積分動作では複数の積分容量Ｃｓ、Ｃｓを使用して最初の積分動作を実行することにより積分出力電圧を小さな振幅電圧に制限する一方、その後のアナログ入力信号の再積分動作では単独の積分容量Ｃｓを使用して再積分動作を実行することにより積分出力電圧を大きな振幅電圧とするものである。
【０１６２】
図１９に示したように、第１積分器１２１１は、入力端子に接続された１個の入力容量ｃｉと、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧としてのコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続された２個の積分容量Ｃsと２個のスイッチｓｗ０、ｓｗ0と第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。１個目の積分容量Ｃsは演算増幅器ＯＰＡの反転入力端子と出力端子との間に直接接続され、２個のスイッチｓｗ０、ｓｗ0と２個目の積分容量Ｃsとの直列接続は演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続されている。
【０１６３】
《アナログ信号切り換え動作》
また図１９は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１６４】
図１９に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。
【０１６５】
図２０は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１６６】
図２０に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと２個の積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACの電圧レベルは基準電圧のコモン電圧Ｖcmとされている。
【０１６７】
入力容量ｃｉと２個の積分容量Ｃsの間にｃｉ＝Ｃsの関係が設立するように入力容量ｃｉと２個の積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、２個の積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの半分の積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの半分となった積分出力電圧が生成される。
【０１６８】
従って、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。
【０１６９】
図２１は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態でのアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１７０】
図２１に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。
【０１７１】
図２２は、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１７２】
図２２に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、２個のスイッチｓｗ０、ｓｗ０はオフ状態にそれぞれ制御されている。従って、この期間Ｔ４において、上述したサンプリング動作期間Ｔ３に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと１個の積分容量Ｃsとに再配分される。
【０１７３】
図２０の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図２２の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では、半分となっている積分容量Ｃsの電荷再配分に際しての再配分電荷量が２倍に増加して通常に戻っているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。
【０１７４】
しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。従って、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。
【０１７５】
従って、本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図２２に示す定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では、半分となっている積分容量Ｃsの再配分電荷量が２倍に増加して通常に戻ったにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からはアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０１７６】
図１８は、図１９乃至図２２に示した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図１９の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２２の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。
【０１７７】
図１８に示したように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図１９に示す第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。
【０１７８】
期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ１では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされることになる。
【０１７９】
期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと２個の積分容量Ｃsとに再配分される。
【０１８０】
期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオフ状態にそれぞれ設定される。その結果、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmの差電圧が、入力容量ｃｉの両端間に再サンプリングされる。
【０１８１】
期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオフ状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと単独の積分容量Ｃｓに再配分されるものである。
【０１８２】
以上、図１８乃至図２２で説明した本発明の実施の形態３によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初の積分動作では複数の積分容量Ｃｓ、Ｃｓを使用して最初の積分動作を実行することにより積分出力電圧を小さな振幅電圧に制限する一方、その後のアナログ入力信号の再積分動作では単独の積分容量Ｃｓを使用して再積分動作を実行することによって積分出力電圧を大きな振幅電圧とするものである。その結果、本発明の実施の形態３によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０１８３】
更に本発明の実施の形態３では、積分容量Ｃsと２個のスイッチｓｗ０、ｓｗ０との直列接続を更に１組またはそれ以上、演算増幅器ＯＰＡの反転入力端子と出力端子との間に追加して、演算増幅器ＯＰＡの出力振幅を３段階またはそれ以上の多数のＮ段階の増加方式することも可能である。
【０１８４】
［実施の形態４］
《実施の形態４による減算器と第１積分器》
図２３は、図２に示したフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２に含まれる本発明の実施の形態４による減算器１２１０と第１積分器１２１１の構成を示す図である。
【０１８５】
図２３に示す本発明の実施の形態４による第１積分器１２１１が、図１９に示した本発明の実施の形態３による第１積分器１２１１と相違するのは、下記の点である。
【０１８６】
すなわち、図２３に示す本発明の実施の形態４による第１積分器１２１１では、図１９に示した第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続されていた２個のスイッチｓｗ０、ｓｗ0と２個目の積分容量Ｃsとの直列接続が省略されている。従って、図２３の第１積分器１２１１では、演算増幅器ＯＰＡの反転入力端子と出力端子との間には１個の積分容量Ｃsとリセット制御信号ＲＥＳＥＴによって制御される第５スイッチＳＷ５との並列接続のみが接続されている。
【０１８７】
しかしながら、図２３に示した本発明の実施の形態４による第１積分器１２１１では、アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが供給される第１スイッチＳＷ１の一端には、スイッチｓｗ０の一端が接続されて、スイッチｓｗ０の他端には電圧クランプ回路Ｃｌｐ＿Ｃｋｔが接続されている。
【０１８８】
すなわち、図２３に示した本発明の実施の形態４においては、アナログ入力信号の切り換えに際して最初のサンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔによる振幅電圧制限動作を使用することによって入力容量の蓄積電荷を小さな値に制限する一方、その後の再サンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用することによって入力容量の蓄積電荷を大きな値とするものである。
【０１８９】
図２３に示すように、アナログマルチプレクサー(ＭＰＸ)１１の出力端子からのアナログ信号Ｖinが供給される第１スイッチＳＷ１の一端には、スイッチｓｗ０を介して、電圧クランプ回路Ｃｌｐ＿Ｃｋｔの入力端子が接続されている。
【０１９０】
図２７は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの構成を示す図である。
【０１９１】
図２７に示したように、電圧クランプ回路Ｃｌｐ＿ＣｋｔはダイオードＤを含んでいる。ダイオードＤのアノードにはスイッチｓｗ０を介してアナログ信号Ｖinが供給され、ダイオードＤのカソードにはクランプ電圧Ｖclpが供給される。ダイオードＤの順方向電圧をＶfと想定すれば、スイッチｓｗ０がオン状態に制御されている状態では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはアナログ信号Ｖinの振幅電圧をＶclp＋Ｖfの電圧レベルに制限する振幅電圧制限動作を実行するものである。
【０１９２】
図２８は、図２３に示す本発明の実施の形態４による第１積分器１２１１で使用される電圧クランプ回路Ｃｌｐ＿Ｃｋｔの他の構成を示す図である。
【０１９３】
図２８に示したように、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはダイオード接続のＮチャンネルＭＯＳトランジスタＱを含んでいる。トランジスタＱのドレインとゲートにはスイッチｓｗ０を介してアナログ信号Ｖinが供給されて、トランジスタＱのソースにはクランプ電圧Ｖclpが供給される。従って、トランジスタＱのしきい値電圧をＶthと想定すれば、スイッチｓｗ０がオン状態に制御されている状態で、電圧クランプ回路Ｃｌｐ＿Ｃｋｔはアナログ信号Ｖinの振幅電圧をＶclp＋Ｖthの電圧レベルに制限する振幅電圧制限動作を実行するものである。
【０１９４】
図２３に示したように、第１積分器１２１１は、入力端子に接続された１個の入力容量ｃｉと、第１制御クロック信号φ１によって制御される第３スイッチＳＷ３と、第２制御クロック信号φ２によって制御される第４スイッチＳＷ４と、反転入力端子に第４スイッチＳＷ４が接続されて非反転入力端子に基準電圧としてのコモン電圧Ｖcmが供給される演算増幅器ＯＰＡと、演算増幅器ＯＰＡの反転入力端子と出力端子との間に並列接続された１個の積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。
【０１９５】
《アナログ信号切り換え動作》
また図２３は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１におけるスイッチＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１９６】
図２３に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号のサンプリング動作の期間Ｔ１で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオン状態にそれぞれ制御されている。従って、この期間Ｔ１では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行した状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。
【０１９７】
図２４は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え直後での新規のアナログ入力信号の積分動作の期間Ｔ２におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０１９８】
図２４に示したように、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオン状態に、それぞれ制御されている。従って、この期間Ｔ２において、上述したサンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃsとに再配分される。一方、この期間Ｔ２では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の第１積分器１２１１の遅延によって量子化器１２１５の出力にデジタル信号が未生成なので、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端に供給されるローカルＤ／Ａ変換器１２１６のアナログフィードバック信号の電圧レベルは基準電圧のコモン電圧Ｖcmとされている。
【０１９９】
入力容量ｃｉと積分容量Ｃsとの間にｃｉ＝Ｃsの関係が設立するように入力容量ｃｉと積分容量Ｃsの各容量値が設定されたと想定すると、アナログ入力信号の切り換え直後の新規アナログ入力信号の積分動作の期間Ｔ２では、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成されて、演算増幅器ＯＰＡの出力端子からこの積分出力電圧が生成される。サンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が電圧クランプ回路Ｃｌｐ＿Ｃｋｔの振幅電圧制限動作によって小さな値に制限されるので、第１積分器１２１１の演算増幅器ＯＰＡの積分出力電圧も小さな値に制限されるものである。
【０２００】
従って、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、アナログ入力信号の切り換えに際して第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消され、アナログ入力信号の切り換えが実行される際の安定化時間を短縮することが可能となる。
【０２０１】
図２５は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０２０２】
図２５に示したように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオン状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオフ状態に、第３スイッチＳＷ３はオン状態に、第４スイッチＳＷ４はオフ状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオフ状態に、それぞれ制御されている。従って、この期間Ｔ３では、新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。一方、この期間Ｔ３では、スイッチｓｗ０はオフ状態であるので、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行していない状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。
【０２０３】
図２６は、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２のアナログマルチプレクサー(ＭＰＸ)１１によるアナログ入力信号の切り換え以後での定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４におけるＳＷ１〜ＳＷ５、ＳＷ１ｆ、ＳＷ２ｆ、ｓｗ０のオン・オフ状態を示す図である。
【０２０４】
図２６に示すように、アナログ入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４で、第１スイッチＳＷ１と第１帰還スイッチＳＷ１ｆとはオフ状態に、第２スイッチＳＷ２と第２帰還スイッチＳＷ２ｆとはオン状態に、第３スイッチＳＷ３はオフ状態に、第４スイッチＳＷ４はオン状態に、第５スイッチＳＷ５はオフ状態に、スイッチｓｗ０はオフ状態にそれぞれ制御されている。従って、この期間Ｔ４において、上述したサンプリング動作期間Ｔ３に入力容量ｃｉの両端間にサンプリングされた蓄積電荷が、入力容量ｃｉと１個の積分容量Ｃsとに再配分される。
【０２０５】
図２４の新規のアナログ入力信号の積分動作の期間Ｔ２と比較すると、図２６の定常入力状態のアナログ入力信号の再積分動作の期間Ｔ４では積分容量Ｃsの電荷再配分に際しての再配分電荷量が増加しているので、積分容量Ｃsの両端間には入力差電圧Ｖin−Ｖcmの積分出力電圧が生成され、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和しようとする。
【０２０６】
しかし、この期間Ｔ４では、フィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、第１積分器１２１１の遅延出力信号がフィードフォワードパスの増幅器１２１３と加算器１２１４を介して量子化器１２１５の入力端子に供給されて量子化器１２１５の出力にアナログ入力信号に応答したデジタル信号が生成される。従って、減算器１２１０の第２帰還スイッチＳＷ２ｆの一端には、アナログ入力信号に応答した値を有するローカルＤ／Ａ変換器１２１６のアナログフィードバック信号ＶDACが負の減算信号として供給される。
【０２０７】
従って、本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によれば、図２５と図２６に示す定常入力状態のアナログ入力信号の再サンプリング動作の期間Ｔ３とアナログ入力信号の再積分動作の期間Ｔ４とで電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用とすることで入力電荷量と積分電荷量が増加したにも拘らず、ローカルＤ／Ａ変換器１２１６の出力からアナログ入力信号に応答したアナログフィードバック信号ＶDACが生成されることによって、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０２０８】
図２９は、図２３乃至図２８に示した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が図２３の期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作から図２６の期間Ｔ４での入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴと第１制御クロック信号φ１と第２制御クロック信号φ２との波形変化とスイッチｓｗ０のオン・オフ変化とを示す図である。
【０２０９】
図２９に示したように、期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の間に、リセット信号ＲＥＳＥＴがハイレベルとされる。従って、図２３に示す第１積分器１２１１の演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続されたリセットスイッチとしての第５スイッチＳＷ５が導通状態に制御され積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。
【０２１０】
期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作で、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ１では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行した状態での新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされることになる。
【０２１１】
期間Ｔ２の入力信号の切り換え直後の新規のアナログ入力信号の積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオン状態に、それぞれ設定される。その結果、この期間Ｔ２では、サンプリング動作期間Ｔ１に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃsとに再配分される。
【０２１２】
期間Ｔ３の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再サンプリング動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がハイレベルに、第２制御クロック信号φ２がローレベルに、スイッチｓｗ０はオフ状態にそれぞれ設定される。その結果、この期間Ｔ３では、電圧クランプ回路Ｃｌｐ＿Ｃｋｔがアナログ信号Ｖinの振幅電圧制限動作を実行していない状態の新規アナログ入力信号Ｖinと基準電圧のコモン電圧Ｖcmとの差電圧が、入力容量ｃｉの両端間にサンプリングされる。
【０２１３】
期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作では、リセット信号ＲＥＳＥＴがローレベルに、第１制御クロック信号φ１がローレベルに、第２制御クロック信号φ２がハイレベルに、スイッチｓｗ０はオフ状態に、それぞれ設定される。従って、この期間Ｔ４では、サンプリング動作期間Ｔ３に入力容量ｃｉの両端の間にサンプリングされた蓄積電荷が、入力容量ｃｉと積分容量Ｃｓに再配分されるものである。
【０２１４】
以上、図２３乃至図２９で説明した本発明の実施の形態４によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２では、アナログ入力信号の切り換えに際して最初のサンプリング動作で電圧クランプ回路Ｃｌｐ＿Ｃｋｔによる振幅電圧制限動作を使用することによって入力容量の蓄積電荷を小さな値に制限する一方、その後の再サンプリング動作では電圧クランプ回路Ｃｌｐ＿Ｃｋｔを不使用することによって入力容量の蓄積電荷を大きな値とするものである。その結果、本発明の実施の形態４によれば、第１積分器１２１１内部の演算増幅器ＯＰＡの出力の飽和が解消されることが可能となる。
【０２１５】
［実施の形態５］
《実施の形態５による減算器と第１積分器》
図３０は、本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成を示す図である。
【０２１６】
図３０に示す本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が、図２に示した本発明の実施の形態１によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と相違するのは、下記の点である。
【０２１７】
すなわち、図３０に示す本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２には、他の加算器１２１７と２個のスイッチ１２１８、１２１９とが追加されている。まず、他の加算器１２１７が第１積分器１２１１の出力と第２積分器１２１２の入力との間に接続されて、１個目のスイッチ１２１８が減算器１２１０の一方の入力端子と他の加算器１２１７との間に接続されて、２個目のスイッチ１２１９が減算器１２１０の一方の入力端子と加算器１２１４との間に接続されている。
【０２１８】
従って、アナログマルチプレクサー(ＭＰＸ)１１の出力端子のアナログ信号Ｖinが２個目のスイッチ１２１９と加算器１２１４とを介して量子化器１２１５の入力端子に供給され、また更にこのアナログ信号Ｖinが１個目のスイッチ１２１８と他の加算器１２１７とを介して第２積分器１２１２の入力端子に供給されることが可能とされる。特に、アナログ信号Ｖinが２個目のスイッチ１２１９と加算器１２１４とを介して量子化器１２１５の入力端子に供給されているので、図３０に示したデルタシグマ型Ａ／Ｄ変換器１２は、ダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器と呼ばれる。
【０２１９】
従って、図３０に示すダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、アナログマルチプレクサ(ＭＰＸ)１１によりＡ／Ｄ変換されるアナログ入力信号Ｖinの切り換えが実行される際に、リセット制御信号ＲＥＳＥＴによって非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９が切り換え途中のアナログ入力信号Ｖinを量子化器１２１５の入力端子に供給するものである。
【０２２０】
第１積分器１２１１と第２積分器１２１２との各積分器は、図３に示したように、その内部の演算増幅器ＯＰＡの反転入力端子と出力端子の間に並列接続された積分容量Ｃsと第５スイッチＳＷ５とを含み、第５スイッチＳＷ５はリセット制御信号ＲＥＳＥＴによって制御される。従って、アナログ入力信号Ｖinの切り換えが実行される際に、ハイレベルのリセット制御信号ＲＥＳＥＴによって第５スイッチＳＷ５はオン状態とされる。その結果、第１積分器１２１１と第２積分器１２１２との各積分器の演算増幅器ＯＰＡの出力は基準電圧のコモン電圧Ｖcmの電圧レベルに設定され、第１積分器１２１１と第２積分器１２１２は非動作状態とされている。
【０２２１】
このアナログ入力信号Ｖinの切り換えの実行中の第１積分器１２１１と第２積分器１２１２の非動作状態において、リセット制御信号ＲＥＳＥＴによって非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９により切り換え途中のアナログ入力信号Ｖinが量子化器１２１５の入力端子に供給される。従って、量子化器１２１５の出力からはバイパスされたアナログ入力信号Ｖinに応答したデジタル信号が早期に生成され、量子化器１２１５のデジタル信号はローカルＤ／Ａ変換器１２１６の入力端子に供給される。その結果、減算器１２１０の他方の入力端子に、ローカルＤ／Ａ変換器１２１６からバイパスされたアナログ入力信号に応答した値を有するアナログフィードバック信号ＶDACが早期に供給される。
【０２２２】
従って、アナログ入力信号Ｖinの切り換えが実行される際に、大きな振幅電圧のアナログ入力信号Ｖinが減算器１２１０の一方の入力端子に供給されたとしても、減算器１２１０の他方の入力端子には早期にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給されることが可能となるものである。その結果、アナログ入力信号Ｖinの切り換えが実行される際に、第１積分器１２１１の内部の演算増幅器ＯＰＡが飽和すると言う問題が解消されることができる。
【０２２３】
リセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化して、アナログ入力信号の切り換え直後での新規のアナログ入力信号のサンプリング動作の期間においても、所定の期間は２個のスイッチ１２１８、１２１９はオン状態に維持されるので、減算器１２１０の他方の入力端子にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給される。その結果、アナログ入力信号の切り換え直後の新規のアナログ入力信号のサンプリング動作の期間でも、第１積分器１２１１の内部の演算増幅器ＯＰＡが飽和すると言う問題が解消されることができる。
【０２２４】
その後、所定の期間が経過して２個のスイッチ１２１８、１２１９はオン状態からオフ状態に制御されるので、図３０に示した本発明の実施の形態５によるデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２の構成はダイレクトフィードフォワード型デルタシグマ型Ａ／Ｄ変換器から低歪特性の実現が可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器に変更されるものとなる。
【０２２５】
図３１は、図３０に示した本発明の実施の形態５によるフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２が期間Ｔ１での入力信号切り換え直後の新規アナログ入力信号のサンプリング動作の以前のアナログ入力信号の切り換え動作の期間Ｔ０に、ハイレベルのリセット信号ＲＥＳＥＴに応答したリセット動作から期間Ｔ４の入力信号切り換え以後の定常入力状態のアナログ入力信号の再積分動作までを実行するためのリセット信号ＲＥＳＥＴの波形変化と２個のスイッチ１２１８、１２１９(スイッチｓｗ０)のオン・オフ変化とを示す図である。
【０２２６】
図３１に示したように、アナログ入力信号の切り換え動作の期間Ｔ０に、リセット信号ＲＥＳＥＴがハイレベルとされリセット動作が実行され、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)がオン状態に制御される。従って、第１積分器１２１１と第２積分器１２１２の各積分器の演算増幅器ＯＰＡの演算増幅器ＯＰＡの反転入力端子と出力端子との間に接続された第５スイッチＳＷ５が導通状態に制御されるので、第１積分器１２１１と第２積分器１２１２との各積分器の演算増幅器ＯＰＡの演算増幅器ＯＰＡの反転入力端子と出力端子の間に接続された積分容量Ｃsの充電電荷が完全に放電されるので、切り換え以前のアナログ入力信号の影響が最小とされる。更にアナログ入力信号の切り換え動作の期間Ｔ０に２個のスイッチ１２１８、１２１９(スイッチｓｗ０)がオン状態に制御されるので、リセット制御信号ＲＥＳＥＴにより非動作状態とされている第１積分器１２１１と第２積分器１２１２とをバイパスして２個のスイッチ１２１８、１２１９(スイッチｓｗ０)が切り換え途中のアナログ入力信号Ｖinを量子化器１２１５の入力端子に供給するものである。
【０２２７】
期間Ｔ１の入力信号切り換え直後の新規アナログ入力信号のサンプリング動作で、リセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化して第１積分器１２１１と第２積分器１２１２が動作状態とされ、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)はオン状態に維持されるので、減算器１２１０の他方の入力端子にローカルＤ／Ａ変換器１２１６からアナログ入力信号Ｖinに対応したアナログフィードバック信号が供給される。
【０２２８】
その後、期間Ｔ２の入力信号の切り換え直後での新規のアナログ入力信号の積分動作と、期間Ｔ３の入力信号の切り換え以後の定常入力状態でのアナログ入力信号の再サンプリング動作と、期間Ｔ４の入力信号の切り換え以後の定常入力状態のアナログ入力信号の再積分動作とでは、２個のスイッチ１２１８、１２１９(スイッチｓｗ０)はオン状態からオフ状態に制御されるので、図３０のデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２はダイレクトフィードフォワード型から低歪特性の実現が可能なノーマル型のフィードフォワード型デルタシグマ型Ａ／Ｄ変換器に変更される。
【０２２９】
図３２は、図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型に切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２と本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器におけるデジタル出力信号の誤差量の変化を示す図である。
【０２３０】
図３２において、横軸は時間を示し、縦軸は        デルタシグマ型Ａ／Ｄ変換器のデジタル出力信号の誤差量を示し、黒い菱型は本発明を採用しない場合でのデルタシグマ型Ａ／Ｄ変換器の誤差量の変化を示し、Ｘ記号は図３０に示した本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２における誤差量の変化を示している。
【０２３１】
図３２において、時刻Ａは、リセット信号ＲＥＳＥＴがハイレベルからローレベルに変化して、切り換えの以前のアナログ入力信号の影響がゼロとするためのリセット動作が終了するタイミングを示している。
【０２３２】
図３２に示したように、黒い菱型に示される本発明を採用しない場合のデルタシグマ型Ａ／Ｄ変換器ではリセット動作終了タイミングＡから暫時の期間は大きな誤差量となっているのに対して、Ｘ記号に示される図３０の本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２ではリセット動作終了のタイミングＡの直後から小さな誤差量となっている。従って、図３０の本発明の実施の形態５によるダイレクトフィードフォワード型からノーマル型への切り換え可能なフィードフォワード型デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２を採用することによって、安定化時間の短縮が可能となって、アナログ信号処理性能が改善されることができる。
【０２３３】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２３４】
例えば、本発明のデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２は、第１積分器１２１１と第２積分器１２１２の２個の直列接続された積分器を具備するフィードフォワード型２次デルタシグマ型Ａ／Ｄ変換器にのみ限定されるものではない。
【０２３５】
例えば、３個またはそれ以上の個数であるＮ個の直列接続された積分器を具備するフィードフォワード型Ｎ次デルタシグマ型Ａ／Ｄ変換器を使用することも可能である。
【０２３６】
更に、図１に示した本発明の実施の形態１の半導体集積回路ＩＣ＿Ｃｈｉｐにおいて、アナログ回路コア１０のアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ)１２によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ)２１によってだけではなくデジタル信号処理プロセッサ(ＤＳＰ)によって同様に処理されることが可能である。
【符号の説明】
【０２３７】
ＩＣ＿Ｃｈｉｐ…半導体集積回路の半導体チップ
１０…アナログ回路コア
１１…アナログマルチプレクサー(ＭＰＸ) 
１２…デルタシグマ型Ａ／Ｄ変換器(ΔΣ＿ＡＤＣ) 
ＡＮ０、ＡＮ１…ＡＮ７…アナログ入力端子
ＡＶcc…アナログ電源電圧
ＡＶss…アナログ接地電位
２０…デジタル回路コア
２１…中央処理ユニット(ＣＰＵ) 
２２…ランダムアクセスメモリ(ＲＡＭ) 
２３…フラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)
２４…リードオンリーメモリ(ＲＯＭ) 
２５…バススイッチコントローラ(ＢＳＣ) 
Ｖcc…デジタル電源電圧
Ｖss…デジタル接地電位
ＣＰＵ＿Ｂｕｓ…ＣＰＵバス
Ｃｎｔｒ＿Ｌｉｎｅｓ…制御線
Ｐｅｒｉｐｈ＿Ｂｕｓ…周辺バス
Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、２…複数の周辺回路
ＡＳＷ０、ＡＳＷ１、ＡＳＷ２〜ＡＳＷ７…アナログスイッチ
１３…制御ロジック回路  
Ｃｎｔ１、Ｃｎｔ２、Ｃｎｔ３…複数の制御信号
１２１…フィードフォワード型デルタシグマ変調器
１２１０…減算器
１２１１…第１積分器
１２１２…第２積分器
１２１３…増幅器
１２１４…加算器
１２１５…量子化器
１２１６…ローカルＤ／Ａ変換器
１２２…デジタルフィルタ
１２２０…デシメーションフィルタ
φ１…第１制御クロック信号
φ２…第２制御クロック信号
φ３…第３制御クロック信号
φ０…第４制御クロック信号
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ
ＳＷ３…第３スイッチ
ＳＷ４…第４スイッチ
ＳＷ５…第５スイッチ
ＳＷ６…第６スイッチ
ＯＰＡ…演算増幅器
Ｖin…アナログ信号
Ｖcm…基準電圧のコモン電圧
ＲＥＳＥＴ…リセット制御信号
ｃｉ、ｃｉ０、ｃｉ１…入力容量
Ｃs…積分容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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