(57)【要約】【課題】変換特性の異なる複数のＡ／Ｄ変換器が同一時期にアナログ信号をサンプリングして変換したデータを、メモリに同一タイミングで記憶するためのタイミング調整を行う信号測定装置、信号測定システムおよび半導体試験装置を提供する。【解決手段】被測定対象から出力されるアナログ信号をデジタル信号に変換し測定する信号測定装置において、アナログ信号を前記デジタル信号に変換する変換特性が互いに異なる複数の変換部２０ａ、２０ｂと、変換部によって変換された変換データを間引く間引き部３７ｂと、変換部によって変換されたデータと間引き部によって間引かれたデータとを記憶する記憶部３３ａ、３３ｂと、変換部のサンプリングクロック周期と間引き部の間引き間隔とに基づいて、変換部でサンプリングされ変換されたデータと、このデータと同時期にサンプリングされ変換された後に間引き部によって間引かれたデータとを記憶部に記憶させるタイミングを合わせる調整部３８ｂと、を備えたことを特徴とする【選択図】図１
2012057966.tif 000002
【特許請求の範囲】
【請求項１】
被測定対象から出力されるアナログ信号をデジタル信号に変換し測定する信号測定装置において、
前記アナログ信号を前記デジタル信号に変換する変換特性が互いに異なる複数の変換部と、
前記変換部によって変換された変換データを間引く間引き部と、
前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとを記憶する記憶部と、
前記変換部のサンプリングクロック周期と前記間引き部の間引き間隔とに基づいて、前記変換部でサンプリングされ変換されたデータと、このデータと同時期にサンプリングされ変換された後に前記間引き部によって間引かれたデータとを前記記憶部に記憶させるタイミングを合わせる調整部と、
を備えたことを特徴とする信号測定装置。
【請求項２】
前記調整部は、
前記サンプリングクロック周期の単位で、前記間引き部によって間引かれたデータを遅延させる第１調整部と、
前記サンプリングクロック周期と前記間引き間隔に対し所定演算を行った演算値の単位で、前記間引き部での間引きタイミングをずらす第２調整部と、
前記演算値より小さい時間で、前記間引き部によって間引かれる前の変換データを出力する前記変換部のサンプリングのタイミングをずらす第３調整部と、
を備えたことを特徴とする請求項１に記載の信号測定装置。
【請求項３】
前記第２調整部で用いる前記演算値は、前記サンプリングクロック周期と前記間引き間隔との除算値であることを特徴とする請求項２に記載の信号測定装置。
【請求項４】
前記第３調整部は、前記演算値より小さい時間の単位で、前記サンプリングのタイミングを規定するサンプリングクロックの位相をずらすことを特徴とする請求項２または３に記載の信号測定装置。
【請求項５】
前記間引き部によって間引かれたデータを一時的に格納するバッファ部を備え、
前記第１調整部は、前記サンプリングクロック周期の単位で、前記バッファ部の容量を可変させることを特徴とする請求項２から４のいずれか一項に記載の信号測定装置。
【請求項６】
前記記憶部にデータを記憶させる起点となるトリガー信号を遅延させるトリガー信号遅延部を備え、
前記第１調整部は、前記トリガー遅延部に対し、前記サンプリングクロック周期の単位で前記トリガー信号を遅延させ、
前記記憶部は、この遅延したトリガー信号を起点として、前記変換部によって変換されたデータを記憶する、
ことを特徴とする請求項２から４のいずれか一項に記載の信号測定装置。
【請求項７】
前記第１調整部は、前記記憶部へデータを格納するアドレスを、前記サンプリングクロック周期の単位に相当するアドレス分、前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとの間で互いにずらすことを特徴とする請求項２から４のいずれか一項に記載の信号測定装置。
【請求項８】
予め、前記第１調整部によって遅延させる量を表す前記サンプリングクロック周期の単位の数、および前記第２調整部によってずらす量を表す前記演算値の単位の数を算出する単位数算出部を備え、
前記調整部は、前記単位数算出部によって算出された単位の数に基づいて、遅延およびずらすことを特徴とする請求項２から７のいずれか一項に記載の信号測定装置。
【請求項９】
被測定対象としての半導体デバイスの試験を行う半導体試験装置において、
請求項１から８のいずれか一項に記載の信号測定装置を備え、
この信号測定装置を用いて前記半導体デバイスから出力されるアナログ信号をデジタル信号に変換し測定することを特徴とする半導体試験装置。
【請求項１０】
被測定対象から出力されるアナログ信号をデジタル信号に変換し測定する信号測定装置と、この信号測定装置からデータを取得する情報処理装置とを備えた信号測定システムにおいて、
前記信号測定装置は、
前記アナログ信号を前記デジタル信号に変換する変換特性が互いに異なる複数の変換部と、
前記変換部によって変換された変換データを間引く間引き部と、
前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとを記憶する記憶部と、
前記変換部のサンプリングクロック周期と前記間引き部の間引き間隔に対し所定演算を行った演算値の単位で、前記間引き部での間引きタイミングをずらす第２調整部と、
前記演算値より小さい時間で、前記間引き部によって間引かれる前の変換データを出力する前記変換部のサンプリングのタイミングをずらす第３調整部と、
を備え、
前記情報処理装置は、
前記記憶部から取得した処理対象とするデータの開始位置を、前記サンプリングクロック周期の単位に相当する分、前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとの間で互いにずらす、
ことを特徴とする信号測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号測定装置、信号測定システムおよび半導体試験装置に関し、特に、被測定対象から出力された同一のアナログ信号を変換特性が互いに異なる複数のＡ／Ｄ変換器（アナログ／デジタル変換器）によってデジタルデータに変換し、同時期にサンプリングされ変換されたデータを記憶部に記憶させるタイミングを合わせるものである。
【背景技術】
【０００２】
被測定対象（以下、「ＤＵＴ」（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）という）から出力されるアナログ信号を測定し、その測定結果からＤＵＴの信号特性（ノイズ特性、歪み特性など）を測定する信号測定装置が知られている。
【０００３】
このような信号測定装置は、ＤＵＴから出力されるアナログ信号をＡ／Ｄ変換器によってデジタルデータに変換し、変換されたデータに所定の処理を行ってＤＵＴの信号特性を測定する。
【０００４】
従って、信号測定装置の測定性能は、Ａ／Ｄ変換器の性能に依存する。なぜなら、Ａ／Ｄ変換器自体のノイズ性能や歪み性能などが悪ければ、変換されたデータには、Ａ／Ｄ変換器に起因したノイズが重畳したり、歪みが生じてしまうからである。
【０００５】
このＡ／Ｄ変換器として、ノイズ性能や歪み性能などのすべての性能が良いＡ／Ｄ変換器を採用すれば、信号測定装置の測定性能は向上する。しかし、Ａ／Ｄ変換器は、変換特性の違いによって各性能毎に一長一短があり、すべての性能が良いＡ／Ｄ変換器は殆ど存在しないか、存在しても非常に高価であるので採用するのは困難である。
【０００６】
このため、信号測定装置では、各Ａ／Ｄ変換器の性能の良い部分を利用することによって、信号測定装置の測定性能を向上させている。
【０００７】
具体的には、デルタ・シグマ型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器などの変換特性の異なるＡ／Ｄ変換器が存在する。しかし、デルタ・シグマ型Ａ／Ｄ変換器は、ノイズ性能は極めて良好であるが、歪みは大きい。一方、逐次比較型Ａ／Ｄ変換器は、歪み性能は良好であるが、ノイズは大きい。
【０００８】
デルタ・シグマ型Ａ／Ｄ変換器と逐次比較型Ａ／Ｄ変換器によって同一のアナログ信号をデジタルデータに変換し、各デジタルデータに所定の処理を行う。そして、各処理データを合成することによって、デルタ・シグマ型Ａ／Ｄ変換器の良好なノイズ性能と逐次比較型Ａ／Ｄ変換器の良好な歪み性能とから、ノイズ性能かつ歪み性能が良好な測定結果を得ることができる。
【０００９】
このようなデルタ・シグマ型Ａ／Ｄ変換器と逐次比較型Ａ／Ｄ変換器とを使用した信号測定装置について図５を用いて説明する。図５は、信号測定装置１００の構成図である。
【００１０】
図５において、信号測定装置１００の初段に、デルタ・シグマ型Ａ／Ｄ変換器１２０ａと逐次比較型Ａ／Ｄ変換器１２０ｂとを備え、ＤＵＴ１１０から出力される同一のアナログ信号を受け取る。
【００１１】
まず、デルタ・シグマ型Ａ／Ｄ変換器１２０ａによって変換されたデータに対する処理の動作について説明する。
【００１２】
ＤＵＴ１１０から出力されたアナログ信号は、デルタ・シグマ型Ａ／Ｄ変換器１２０ａによってデジタルデータに変換される。デジタルデータは、データ処理回路１３１ａによって、所定の処理としてアベレージング（平均化処理）などが行われる。
【００１３】
所定の処理が行われた処理データはメモリ１３２ａに記憶されるが、この記憶はトリガー信号ＴＧを起点として行われる。
【００１４】
すなわち、トリガー信号ＴＧを受け取ったアドレス制御回路１３３ａは、メモリアドレスを生成しメモリ１３２ａに出力する。メモリ１３２ａは、受け取ったメモリアドレスに処理データを記憶する。
【００１５】
一方、逐次比較型Ａ／Ｄ変換器１２０ｂによって変換されたデータに対する処理動作も、デルタ・シグマ型Ａ／Ｄ変換器１２０ａの場合と同様である。
【００１６】
すなわち、ＤＵＴ１１０から出力されたアナログ信号は、逐次比較型Ａ／Ｄ変換器１２０ｂおよびデータ処理回路１３１ｂによって、Ａ／Ｄ変換および所定のデータ処理が行われる。処理データは、メモリ１３２ｂに、トリガー信号ＴＧを起点としてアドレス制御回路１３３ｂによって指示されたアドレスに記憶される。
【００１７】
そして、情報処理回路１４０は、メモリ１３２ａ、１３２ｂに記憶されたデータを受け取り、各データ同士を合成することによってノイズ性能かつ歪み性能が良好なＤＵＴ１１０の信号特性を算出する。
【００１８】
特許文献１に、このような信号測定装置１００が示されている。また、特許文献２に、変換特性が同一なＡ／Ｄ変換器を複数使用して、Ａ／Ｄ変換器に入力されるクロックの位相を多相にすることで、等価的にサンプリングレートを高くするインターリーブＡ／Ｄ変換方式が示されている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００８−１２２０７９号公報
【特許文献２】特開２０００−３４６９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
メモリ１３２ａ、１３２ｂは、トリガー信号ＴＧを起点として同一のタイミングで処理データを記憶する。
【００２１】
しかし、変換特性の異なるＡ／Ｄ変換器は、その特性に応じて、Ａ／Ｄ変換処理による内部遅延時間がそれぞれ異なる。Ａ／Ｄ変換器の内部遅延時間とは、入力されたアナログ信号がサンプリングされてから、Ａ／Ｄ変換処理を行ってデジタルデータを出力するまで要する時間を指す。
【００２２】
具体的には、デルタ・シグマ型Ａ／Ｄ変換器１２０ａは、Ａ／Ｄ変換処理に相当の遅延時間を持ち、例えばサンプリングクロックの周期の数十倍の時間にもなる。一方、逐次比較型Ａ／Ｄ変換器１２０ｂは、サンプリングされると直ちにＡ／Ｄ変換されるので、遅延時間を殆ど持たない。
【００２３】
このように、デルタ・シグマ型Ａ／Ｄ変換器１２０ａと逐次比較型Ａ／Ｄ変換器１２０ｂとでは、内部遅延時間に大きな差がある。このため、同一のタイミングでメモリ１３２ａ、１３２ｂに記憶されたデータの基となるアナログ信号は、それぞれ異なる時間タイミングでサンプリングされたアナログ信号をＡ／Ｄ変換したものである。
【００２４】
すなわち、同一タイミングで記憶されたデータのうち、メモリ１３２ａに記憶されたデータ（デルタ・シグマ型データ）は、メモリ１３２ｂに記憶されたデータ（逐次比較型データ）よりも内部遅延時間の差分前にサンプリングしたアナログ信号の変換データが記憶されている。
【００２５】
そして、情報処理回路１４０によって、同一タイミングで記憶されたメモリ１３２ａ、１３２ｂのデータを合成すると、この内部遅延時間の差分のため、異なる時間でサンプリングしたアナログ信号の変換データを合成することになるので、アナログ信号の正確な測定、およびＤＵＴ１１０の信号特性の正確な測定を行うことができない、という問題がある。
【００２６】
従って、正確な測定を行うために、デルタ・シグマ型Ａ／Ｄ変換器１２０ａと逐次比較型Ａ／Ｄ変換器１２０ｂとが同一時期にアナログ信号をサンプリングして変換したデータを、メモリ１３２ａ、１３２ｂに同一タイミングで記憶するためのタイミング調整を行わなければならない。
【００２７】
これによって、同一時期にサンプリングされた変換データが合成されるので、アナログ信号の正確な測定、およびＤＵＴ１１０の信号特性の正確な測定を行うことが可能となる。
【００２８】
なお、特許文献２では、複数のＡ／Ｄ変換器間におけるサンプリング位相のずれを測定することが示されている。しかし、これは、Ａ／Ｄ変換器自身の部品ばらつきによるサンプリング位相のずれを測定するものなので、上述した変換特性の異なるＡ／Ｄ変換器間で生じる内部遅延時間の差分を測定するものでは無い。
【００２９】
本発明は、変換特性の異なる複数のＡ／Ｄ変換器が同一時期にアナログ信号をサンプリングして変換したデータを、メモリに同一タイミングで記憶するためのタイミング調整を行う信号測定装置、信号測定システムおよび半導体試験装置を提供することである。
【課題を解決するための手段】
【００３０】
このような目的を達成するために、請求項１の発明は、
被測定対象から出力されるアナログ信号をデジタル信号に変換し測定する信号測定装置において、
前記アナログ信号を前記デジタル信号に変換する変換特性が互いに異なる複数の変換部と、
前記変換部によって変換された変換データを間引く間引き部と、
前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとを記憶する記憶部と、
前記変換部のサンプリングクロック周期と前記間引き部の間引き間隔とに基づいて、前記変換部でサンプリングされ変換されたデータと、このデータと同時期にサンプリングされ変換された後に前記間引き部によって間引かれたデータとを前記記憶部に記憶させるタイミングを合わせる調整部と、
を備えたことを特徴とする。
請求項２の発明は、請求項１に記載の発明において、
前記調整部は、
前記サンプリングクロック周期の単位で、前記間引き部によって間引かれたデータを遅延させる第１調整部と、
前記サンプリングクロック周期と前記間引き間隔に対し所定演算を行った演算値の単位で、前記間引き部での間引きタイミングをずらす第２調整部と、
前記演算値より小さい時間で、前記間引き部によって間引かれる前の変換データを出力する前記変換部のサンプリングのタイミングをずらす第３調整部と、
を備えたことを特徴とする。
請求項３の発明は、請求項２に記載の発明において、
前記第２調整部で用いる前記演算値は、前記サンプリングクロック周期と前記間引き間隔との除算値であることを特徴とする。
請求項４の発明は、請求項２または３に記載の発明において、
前記第３調整部は、前記演算値より小さい時間の単位で、前記サンプリングのタイミングを規定するサンプリングクロックの位相をずらすことを特徴とする。
請求項５の発明は、請求項２から４のいずれか一項に記載の発明において、
前記間引き部によって間引かれたデータを一時的に格納するバッファ部を備え、
前記第１調整部は、前記サンプリングクロック周期の単位で、前記バッファ部の容量を可変させることを特徴とする。
請求項６の発明は、請求項２から４のいずれか一項に記載の発明において、
前記記憶部にデータを記憶させる起点となるトリガー信号を遅延させるトリガー信号遅延部を備え、
前記第１調整部は、前記トリガー遅延部に対し、前記サンプリングクロック周期の単位で前記トリガー信号を遅延させ、
前記記憶部は、この遅延したトリガー信号を起点として、前記変換部によって変換されたデータを記憶する、
ことを特徴とする。
請求項７の発明は、請求項２から４のいずれか一項に記載の発明において、
前記第１調整部は、前記記憶部へデータを格納するアドレスを、前記サンプリングクロック周期の単位に相当するアドレス分、前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとの間で互いにずらすことを特徴とする。
請求項８の発明は、請求項２から７のいずれか一項に記載の発明において、
予め、前記第１調整部によって遅延させる量を表す前記サンプリングクロック周期の単位の数、および前記第２調整部によってずらす量を表す前記演算値の単位の数を算出する単位数算出部を備え、
前記調整部は、前記単位数算出部によって算出された単位の数に基づいて、遅延およびずらすことを特徴とする。
請求項９の発明は、
被測定対象としての半導体デバイスの試験を行う半導体試験装置において、
請求項１から８のいずれか一項に記載の信号測定装置を備え、
この信号測定装置を用いて前記半導体デバイスから出力されるアナログ信号をデジタル信号に変換し測定することを特徴とする。
請求項１０の発明は、
被測定対象から出力されるアナログ信号をデジタル信号に変換し測定する信号測定装置と、この信号測定装置からデータを取得する情報処理装置とを備えた信号測定システムにおいて、
前記信号測定装置は、
前記アナログ信号を前記デジタル信号に変換する変換特性が互いに異なる複数の変換部と、
前記変換部によって変換された変換データを間引く間引き部と、
前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとを記憶する記憶部と、
前記変換部のサンプリングクロック周期と前記間引き部の間引き間隔に対し所定演算を行った演算値の単位で、前記間引き部での間引きタイミングをずらす第２調整部と、
前記演算値より小さい時間で、前記間引き部によって間引かれる前の変換データを出力する前記変換部のサンプリングのタイミングをずらす第３調整部と、
を備え、
前記情報処理装置は、
前記記憶部から取得した処理対象とするデータの開始位置を、前記サンプリングクロック周期の単位に相当する分、前記変換部によって変換されたデータと前記間引き部によって間引かれたデータとの間で互いにずらす、
ことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、変換特性の異なる複数のＡ／Ｄ変換部が同一時期にアナログ信号をサンプリングし変換したデータを、記憶部に記憶させるタイミングを合わせることによって、同一タイミングで記憶部に記憶される。これによって、同一時期にサンプリングされた変換データを用いて、アナログ信号の正確な測定、および被測定対象の信号特性の正確な測定を行うことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明を適用した信号測定装置の構成図の例である。
【図２】図１で示した信号測定装置のＡ／Ｄ変換およびサンプリングなどのタイミング図の例である。
【図３】本発明を適用した信号測定装置の構成図の他の例である。
【図４】図３で示した信号測定装置のＡ／Ｄ変換およびサンプリングなどのタイミング図の例である。
【図５】背景技術で示した信号測定装置の構成図の例である。
【発明を実施するための形態】
【００３３】
［第１の実施例］
図１は、本実施例を適用した信号測定装置１０の構成図である。
【００３４】
図１において、信号測定装置１０は、クロック発生器１２、分周器１３、互いに変換特性の異なるデルタ・シグマ型Ａ／Ｄ変換器（第１変換部）２０ａと逐次比較型Ａ／Ｄ変換器（第２変換部）２０ｂを備える。
【００３５】
さらに、信号測定装置１０は、デルタ・シグマ型Ａ／Ｄ変換器２０ａの変換データを処理するデジタル回路３０ａ、逐次比較型Ａ／Ｄ変換器２０ｂの変換データを処理するデジタル回路３０ｂおよび単位数算出部５０を備えるとともに、データを合成する情報処理回路（情報処理部）４０を備える。
【００３６】
デジタル回路３０ａは、バッファ回路（第１バッファ部）３１ａ、データ処理回路（第１データ処理部）３２ａ、メモリ（第１記憶部）３３ａ、アドレス制御回路（第１アドレス制御部）３４ａ、およびクロック制御回路（第１クロック制御部）３５ａを備える。
【００３７】
デジタル回路３０ｂは、バッファ回路（第２バッファ部）３１ｂ、データ処理回路（第２データ処理部）３２ｂ、メモリ（第２記憶部）３３ｂ、アドレス制御回路（第２アドレス制御部）３４ｂ、クロック制御回路（第２クロック制御部）３５ｂ、ＬＰＦ（ローパスフィルタ、低域通過濾波部）３６ｂ、間引き部３７ｂ、および調整部３８ｂを備える。
【００３８】
調整部３８ｂは、第１調整部３８１ｂ、第２調整部３８２ｂおよび第３調整部３８３ｂを備える。
【００３９】
なお、信号測定装置１０および情報処理装置８０によって、信号測定システム９０が構成される。
【００４０】
以下に、信号測定装置１０の構成について説明する。
【００４１】
ＤＵＴ（被測定対象）１の出力は、デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂの入力に接続される。なお、図１では、２つのＡ／Ｄ変換器を示したが、互いに変換特性の異なる３つ以上のＡ／Ｄ変換器（例えば、二重積分型など）が、ＤＵＴ１の出力に接続されてもよい。
【００４２】
デルタ・シグマ型Ａ／Ｄ変換器２０ａと逐次比較型Ａ／Ｄ変換器２０ｂのサンプリングクロックの基となるクロック発生器１２の出力は、分周器１３およびクロック制御回路３５ａ、３５ｂの入力に接続される。
【００４３】
まず、デルタ・シグマ型Ａ／Ｄ変換器２０ａ側の構成について説明する。デルタ・シグマ型Ａ／Ｄ変換器２０ａのクロック入力には、分周器１３およびクロック制御回路３５ａの出力が接続される。
【００４４】
デルタ・シグマ型Ａ／Ｄ変換器２０ａの出力がバッファ回路３１ａの入力に、バッファ回路３１ａの出力がデータ処理回路３２ａの入力に、データ処理回路３２ａの出力がメモリ３３ａの入力に、それぞれ接続される。
【００４５】
また、メモリ３３ａのアドレス入力には、トリガ信号ＴＧを受け取るアドレス制御回路３４ａの出力が接続される。
【００４６】
一方、逐次比較型Ａ／Ｄ変換器２０ｂ側の構成では、その出力がＬＰＦ３６ｂの入力に、ＬＰＦ３６ｂの出力が間引き部３７ｂの入力に、間引き部３７ｂの出力がバッファ回路３１ｂの入力に、バッファ回路３１ｂの出力がデータ処理回路３２ｂの入力に、データ処理回路３２ｂの出力がメモリ３３ｂの入力に、それぞれ接続される。
【００４７】
また、メモリ３３ｂのアドレス入力には、トリガ信号ＴＧを受け取るアドレス制御回路３４ｂの出力が接続される。
【００４８】
クロック制御回路３５ｂおよび単位数算出部５０の出力が、調整部３８ｂの入力に接続される。なお、単位数算出部５０の入力には、情報処理装置８０の出力が接続される。また、情報処理回路４０の入力には、メモリ３３ａ、３３ｂの出力が接続される。
【００４９】
調整部３８ｂ内の第１調整部３８１ｂの出力が、バッファ回路３１ｂの入力またはアドレス制御回路３４ａ、３４ｂの入力に接続される。第２調整部３８２ｂの出力が間引き部３７ｂの入力に、第３調整部３８３ｂの出力が逐次比較型Ａ／Ｄ変換器２０ｂのクロック入力に接続される。
【００５０】
なお、メモリ３３ａ、３３ｂの出力が、外部の情報処理装置８０の入力に接続される。
【００５１】
つぎに、信号測定装置１０の動作について説明する。
【００５２】
ＤＵＴ１から出力される同一のアナログ信号が、デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂに入力される。
【００５３】
まず、デルタ・シグマ型Ａ／Ｄ変換器２０ａ側の動作について説明する。クロック発生器１２のクロック出力を分周器１３によって分周し、この分周クロックがマスタークロックＭＣとして、デルタ・シグマ型Ａ／Ｄ変換器２０ａに入力される。一般に、マスタークロックＭＣの周波数は、デルタ・シグマ型Ａ／Ｄ変換器２０ａのサンプリングクロックＳＣ１（第１サンプリングクロック）の周波数ＦｓのＬ倍に設定する。
【００５４】
クロック制御回路３５ａによって、クロック発生器１２のクロック出力から生成されたサンプリングクロックＳＣ１が、デルタ・シグマ型Ａ／Ｄ変換器２０ａに入力される。デルタ・シグマ型Ａ／Ｄ変換器２０ａは、ＤＵＴ１から出力されたアナログ信号をＡ／Ｄ変換し、変換されたデータをサンプリングクロックＳＣ１の周期Ｔｆｓ（第１周期）の間隔で、バッファ回路３１ａに出力する。
【００５５】
バッファ回路３１ａは変換データを一時的に格納する。その後、一時的に格納されたデータは、データ処理回路３２ａによって、アベレージングなどのデータ処理が行われる。
【００５６】
メモリ３３ａは、トリガ信号ＴＧを起点としてアドレス制御回路３４ａによって生成されたアドレスを受け取り、データ処理されたデータをメモリ３３ａ内のこのアドレスに記憶する。なお、メモリ３３ａへの記憶タイミングは、本実施例の特徴であるので、後で詳述する。
【００５７】
一方、逐次比較型Ａ／Ｄ変換器２０ｂ側では、クロック制御回路３５ｂから出力されるクロックが、調整部３８ｂを介して、サンプリングクロックＳＣ２（第２サンプリングクロック）として逐次比較型Ａ／Ｄ変換器２０ｂに入力される。
【００５８】
サンプリングクロックＳＣ２は、デルタ・シグマ型Ａ／Ｄ変換器２０ａのサンプリングクロックＳＣ１のＮ倍の周波数に設定される。なお、Ｎは、正の整数である。
【００５９】
逐次比較型Ａ／Ｄ変換器２０ｂは、ＤＵＴ１から出力されたアナログ信号を、サンプリングクロックＳＣ２によってオーバーサンプリングしてＡ／Ｄ変換し、変換されたデータをサンプリングクロックＳＣ２の周期Ｔｆｓ／Ｎ（第２周期）の間隔でＬＰＦ３６ｂに出力する。
【００６０】
逐次比較型Ａ／Ｄ変換器２０ｂから出力されたＡ／Ｄ変換データは、ＬＰＦ３６ｂによって低周波数域を通過し帯域制限された後、間引き部３７ｂに入力される。
【００６１】
間引き部３７ｂは、ＬＰＦ３６ｂから時系列に入力されたデータＮ個のうち１個を取得して、バッファ回路３１ｂに出力する。すなわち、間引き部３７ｂによって、データは、１／Ｎ個に間引き（ダウンサンプリング）される。このため、間引き部３７ｂは、サンプリングクロックＳＣ１の周期Ｔｆｓと同じ間隔で間引いたデータをバッファ回路３１ｂに出力する。
【００６２】
このＬＰＦ処理および間引き処理によって、所定の遅延時間が生じる。なお、オーバーサンプリング、ＬＰＦおよび間引き処理は、デルタ・シグマ型Ａ／Ｄ変換器２０ａの有するＳ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｚｅ）特性（ノイズ性能）には劣るものの、逐次比較型Ａ／Ｄ変換器２０ｂの有するＳ／Ｎ特性を改善することができる。
【００６３】
バッファ回路３１ｂは間引かれたデータを一時的に格納する。その後、一時的に格納されたデータは、データ処理回路３２ｂによって、アベレージングなどのデータ処理が行われる。
【００６４】
メモリ３３ｂは、トリガ信号ＴＧを起点としてアドレス制御回路３４ｂによって生成されたアドレスを受け取り、データ処理されたデータをメモリ３３ｂ内のこのアドレスに記憶する。なお、メモリ３３ｂへの記憶タイミングは、本実施例の特徴であるので、メモリ３３ａへの記憶タイミングとともに、後で詳述する。
【００６５】
そして、情報処理回路４０は、メモリ３３ａ、３３ｂに同一タイミングで記憶されたデータを受け取り、各データ同士を合成することによって、ＤＵＴ１のアナログ信号および信号特性を算出する。
【００６６】
つぎに、本実施例の特徴である、デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂによって変換されたデータを、メモリ３３ａ、３３ｂへ記憶するタイミングの調整動作について説明する。
【００６７】
デルタ・シグマ型Ａ／Ｄ変換器２０ａは、アナログ信号をサンプリングしてから、Ａ／Ｄ変換されたデータを出力するまで、Ｔｆｓ×ｍ＋ａの遅延時間（第１遅延時間）を生じる。なお、ｍは正の整数、ａは、Ａ／Ｄ変換器内のデジタル処理による遅延時間であって、サンプリングクロックＳＣ１の周期Ｔｆｓより小さい値であり、正または負の値である。
【００６８】
一方、逐次比較型Ａ／Ｄ変換器２０ｂは、サンプリングされると直ちにＡ／Ｄ変換されるが、ＬＰＦ３６ｂおよび間引き部３７ｂにおける処理によって、Ｔｆｓ／Ｎ×ｋの遅延時間（第２遅延時間）を生じる。なお、ｋは、ＬＰＦ３７ｂのフィルタのタップ数によって定まる正の整数である。
【００６９】
従って、デルタ・シグマ型Ａ／Ｄ変換器２０ａ側と逐次比較型Ａ／Ｄ変換器２０ｂ側とでは、（Ｔｆｓ×ｍ＋ａ）−（Ｔｆｓ／Ｎ×ｋ）で表せる遅延時間差ＤＴが生じるため、各Ａ／Ｄ変換器が同一時期にアナログ信号をサンプリングして変換したデータを、同一タイミングでメモリに記憶させることができない。
【００７０】
このような時間のずれがある各データ同士を情報処理回路４０によって合成しても、ＤＵＴ１のアナログ信号および信号特性を正確に測定できない。なお、遅延時間差ＤＴは、正または負の値になるが、以下では、正の値として説明する。
【００７１】
デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂによって同一時期にアナログ信号をサンプリングして変換したデータを、同一タイミングでメモリに記憶させるタイミング調整を行う調整部３８ｂの動作について説明する。
【００７２】
調整部３８ｂによるタイミング調整には、３つの調整がある。第１に、第１調整部３８１ｂは、間引き部３７ｂによって間引かれたデータを、サンプリングクロックＳＣ１の周期Ｔｆｓ単位で遅延させる（第１調整動作）。例えば、バッファ回路３１ｂにＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリを用いた場合、バッファ回路３１ｂのバッファ容量を変えることにより、Ｔｆｓ単位でデータを遅延させる。
【００７３】
第２に、第２調整部３８２ｂは、サンプリングクロックＳＣ１の周期Ｔｆｓと間引き間隔Ｎに対して行った所定の演算値単位で、間引き部３７ｂでの間引きタイミングをずらす（第２調整動作）。例えば、演算値として、ＴｆｓをＮで除算した値Ｔｆｓ／Ｎを用いる。
【００７４】
第３に、第３調整部３８３ｂは、第１および第２調整部３８１ｂ、３８２ｂで調整を行っても調整しきれなかった、Ｔｆｓ／Ｎより小さい時間ｂで、逐次比較型Ａ／Ｄ変換器２０ｂでのサンプリングのタイミングをずらす（第３調整動作）。例えば、逐次比較型Ａ／Ｄ変換器２０ｂのサンプリングクロックＳＣ２の位相（立ち上がりのタイミング）をずらす。
【００７５】
これらの第１〜第３調整部３８１ｂ、３８２ｂ、３８３ｂの調整動作について、図２のタイミング図を用いて説明する。
【００７６】
図２（ａ）は、デルタ・シグマ型Ａ／Ｄ変換器２０ａから出力され、バッファ回路３１ａに入力されるデータである。図２（ｂ）は、調整動作を行っていない場合の逐次比較型Ａ／Ｄ変換器２０ｂの出力データである。図２（ｃ）は、調整動作を行っていない場合のＬＰＦ３６ｂの出力データである。図２（ｄ）は、調整動作を行っていない場合の間引き部３７ｂによって間引かれてバッファ回路３１ｂに入力されるデータである。
【００７７】
図２（ｅ）は、デルタ・シグマ型Ａ／Ｄ変換器２０ａのサンプリングのタイミングである。図２（ｆ）は、逐次比較型Ａ／Ｄ変換器２０ｂのサンプリングのタイミングである。
【００７８】
図２（ｇ）は、第３調整部３８３ｂによって、図２（ｆ）のサンプリングのタイミングをずらしたタイミングである。図２（ｈ）は、第１〜第３調整部３８１ｂ、３８２ｂ、３８３ｂによって、調整動作を行った後のバッファ回路３１ｂの出力データである。
【００７９】
まず、デルタ・シグマ型Ａ／Ｄ変換器２０ａのデータについて説明する。図２（ｅ）において、デルタ・シグマ型Ａ／Ｄ変換器２０ａは、Ａ３のタイミングでアナログ信号をサンプリングしＡ／Ｄ変換した場合、Ｔｆｓ×３＋ａ（第１遅延時間）の遅延時間後の時間ＴＡ３の時に、変換データＡ３を出力する（図２（ａ）参照）。なお、ここではｍ＝３とし、ａは正の値とする。
【００８０】
つぎに、逐次比較型Ａ／Ｄ変換器２０ｂのデータについて説明する。逐次比較型Ａ／Ｄ変換器２０ｂは、図２（ｆ）のタイミングでアナログ信号をサンプリングしＡ／Ｄ変換した場合、図２（ｂ）に示したＡ／Ｄ変換データを出力する。
【００８１】
ＬＰＦ３６ｂは、ＬＰＦ処理によって、８クロック分遅延したデータを出力する（図２（ｃ）参照）。この８クロック分の遅延時間は、サンプリングクロックＳＣ２の周期Ｔｆｓ／Ｎ（Ｎ＝４）の８倍であるＴｆｓ／４×８に相当する。
【００８２】
間引き間隔Ｎを４とした場合、間引き部３７ｂは、図２（ｃ）に示すＬＰＦ３６ｂの出力データ４個のうち１個を取得し、バッファ回路３１ｂに格納する（図２（ｄ）参照）。
【００８３】
すなわち、図２（ｆ）に示すＢ３のタイミングでアナログ信号をサンプリングしＡ／Ｄ変換した場合、Ｔｆｓ／４×９（第２遅延時間）の遅延時間後の時間ＴＢ３の時に、変換データがバッファ回路３１ｂに格納される（図２（ｄ）参照）。なお、ここではＮ＝４、ｋ＝９とした。
【００８４】
そして、遅延時間差ＤＴが、時間ＴＡ３と時間ＴＢ３との時間差として表されている。この時間差を調整する動作について説明する。
【００８５】
第１調整部３８１ｂが、Ｔｆｓに相当するバッファ容量をバッファ回路３１ｂに設定することで、間引き部３７ｂによって間引かれたデータは、バッファ回路３１ｂによってＴｆｓ分遅延される。なお、第１調整部３８１ｂは、Ｔｆｓ単位でバッファ容量を設定（可変）することができる。
【００８６】
さらに、第２調整部３８２ｂは、Ｔｆｓを４（＝間引き間隔Ｎ）で除算した値Ｔｆｓ／４分、間引き部３７ｂでの間引きタイミングを遅らせる。
【００８７】
この第１および第２調整部３８１ｂ、３８２ｂでの調整動作によって、図２（ｄ）に示した時間ＴＢ３におけるデータＢ３のタイミングが、遅延時間差ＤＴ分遅れて、図２（ａ）に示した時間ＴＡ３に一致する。
【００８８】
しかし、ここで、図２（ｅ）（ｆ）に示したように、デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂによってアナログ信号をサンプリングするタイミングがずれている。具体的には、逐次比較型Ａ／Ｄ変換器２０ｂ（図２（ｆ））は、デルタ・シグマ型Ａ／Ｄ変換器２０ａ（図２（ｅ））のサンプリングより、時間ｂ後にサンプリングしている。
【００８９】
これでは、図２（ａ）に示した時間ＴＡ３でのデータＡ３と、図２（ｄ）に示した時間ＴＢ３から遅延時間差ＤＴ分遅れたデータＢ３とは、第１および第２調整動作を行っても、同一時期にアナログ信号をサンプリングし変換したデータとはならない。
【００９０】
そこで、第３調整部３８３ｂは、図２（ｆ）に示した逐次比較型Ａ／Ｄ変換器２０ｂのサンプリングクロックＳＣ２の位相を、時間ｂに相当する位相分だけ進める（図２（ｇ）参照）。これは、サンプリングクロックＳＣ２の立ち上がりタイミングを、時間ｂだけ早くすることと同様である。
【００９１】
これによって、逐次比較型Ａ／Ｄ変換器２０ｂは、デルタ・シグマ型Ａ／Ｄ変換器２０ａに示した時間Ａ３（図２（ｅ）参照）と同一時期のＢ３（図２（ｇ）参照）において、アナログ信号をサンプリングすることができる。
【００９２】
これらの第１〜第３調整部３８１ｂ、３８２ｂ、３８３ｂの調整動作によって、バッファ回路３１ｂの出力データは、図２（ｈ）に示した通りになる。すなわち図２（ｈ）において、図２（ｇ）に示したＢ３の時にサンプリングしＡ／Ｄ変換したデータＢ３は、図２（ａ）に示した時間ＴＡ３と同一の時期に、バッファ回路３１ｂから出力される。
【００９３】
そして、図２（ａ）に示した時間ＴＡ３の時にバッファ回路３１ａから出力されたデータＡ３は、データ処理回路３２ａを介してメモリ３３ａに記憶される。
【００９４】
メモリ３３ａへの同一記憶タイミングで、図２（ｈ）に示した時間ＴＡ３の時にバッファ回路３１ｂから出力されたデータＢ３は、データ処理回路３２ｂを介してメモリ３３ｂに記憶される。
【００９５】
情報処理回路４０は、メモリ３３ａ、３３ｂに記憶されたデータＡ３、Ｂ３を合成して、アナログ信号および被測定対象の信号特性を測定する。
【００９６】
このような第１〜第３調整部３８１ｂ、３８２ｂ、３８３ｂの調整動作によって、同一時期Ａ３、Ｂ３にアナログ信号をサンプリングし変換したデータを（図２（ｅ）（ｇ）参照）、時間ＴＡ３の時に同一タイミングでメモリ３３ａ、３３ｂに記憶できる（図２（ａ）（ｈ）参照）。この記憶されたデータＡ３、Ｂ３を合成するので、アナログ信号の正確な測定、および被測定対象の信号特性の正確な測定を行うことができる。
【００９７】
図２で説明した第１および第２調整部３８１ｂ、３８２ｂによる遅延量は、それぞれＴｆｓを１個分、Ｔｆｓ／４を１個分であった。
【００９８】
例えば、遅延時間差ＤＴがもっと大きければ、それぞれＴｆｓ、Ｔｆｓ／４単位で遅延させるので、Ｔｆｓ、Ｔｆｓ／４の正の整数個分となる。この整数がＴｆｓ、Ｔｆｓ／４の単位の数に相当する。図２においては、Ｔｆｓ、Ｔｆｓ／４の単位の数は、それぞれ１である。
【００９９】
この単位の数は遅延量を表すことになるが、第１および第２調整部３８１ｂ、３８２ｂによってリアルタイムの調整動作を行う前に、予め知っておくことが好ましい。
【０１００】
このため、図１に示した単位数算出部５０は、予め、例えばリアルタイムの測定開始前や初期設定時に、情報処理装置８０から遅延時間差ＤＴの情報を得て、この情報から第１および第２調整部３８１ｂ、３８２ｂで遅延させる単位の数を算出し記憶しておく。
【０１０１】
そして、アナログ信号の測定が開始されたら、開始時に第１および第２調整部３８１ｂ、３８２ｂは、単位数算出部５０から遅延させる単位の数を受け取って、その分遅延させる。
【０１０２】
このような単位数算出部５０を備えることによって、第１および第２調整部３８１ｂ、３８２ｂは、リアルタイムの測定周期毎に、遅延させる単位の数を求める必要はないので、高速なアナログ信号の測定ができ、また調整処理の負担を低減できる。
【０１０３】
なお、第２調整部３８２ｂは間引きタイミングを遅らせる（図２（ｄ）参照）、第３調整部３８３ｂはサンプリングクロックＳＣ２の位相を進める（図２（ｆ）（ｇ）参照）と説明した。
【０１０４】
しかし、遅延時間差ＤＴの大きさに応じて、第２調整部３８２ｂは間引きタイミングを早め、また、第３調整部３８３ｂはサンプリングクロックＳＣ２の位相を遅らせることもできる。
【０１０５】
つぎに、第１調整部３８１ｂの第１調整動作の他の例について説明する。バッファ回路３１ｂへの格納タイミングをＴｆｓ単位で遅延させる代わりに、以下のアドレス制御を行う。
【０１０６】
図１において、第１調整部３８１ｂは、アドレス制御回路３４ａ、３４ｂに制御信号を送る。そして、この制御信号に基づいて、メモリ３３ａ、３３ｂへのデータ格納アドレスを、互いにＴｆｓ単位の時間に相当するアドレス分ずらしたアドレスを生成させる。あるいは、メモリ３３ａ、３３ｂからのデータ読み出しアドレスを、互いにＴｆｓ単位の時間に相当するアドレス分ずらしたアドレスを生成させる。
【０１０７】
例えば、メモリ３３ａ、３３ｂに一つのメモリデバイスを用い、メモリデバイス内をＡ領域とＢ領域に分けた場合、Ａ領域にメモリ３３ａを、Ｂ領域にメモリ３３ｂを対応させる。ここで、Ｔｆｓ単位の時間に相当するアドレス分は３アドレス分とする。
【０１０８】
デルタ・シグマ型Ａ／Ｄ変換器２０ａによって変換されたデータは、Ａ領域（メモリ３３ａ）のアドレス０番地から格納し、逐次比較型Ａ／Ｄ変換器２０ｂによって変換され間引き部３７ｂで間引かれたデータは、Ｂ領域（メモリ３３ｂ）の３番地から格納する。そして、情報処理回路４０は、Ａ領域、Ｂ領域ともに３番地から各データを読み込む。
【０１０９】
なお、メモリ３３ａ、３３ｂは、一つのメモリデバイスを用いたものとして説明したが、別々のメモリを用いて同様のアドレス制御を行ってもよい。
【０１１０】
図１の第１調整部３８１ｂの第１調整動作を、情報処理回路４０で行ってもよい。情報処理回路４０は、メモリ３３ａ、３３ｂから取得した処理対象とするデジタルデータの開始位置を、互いにＴｆｓ単位の時間に相当するアドレス分ずらすことによって、第１調整動作を行う。なお、この情報処理回路４０の動作は、情報処理装置８０でも行うことができる。
【０１１１】
例えば、デルタ・シグマ型Ａ／Ｄ変換器２０ａによって変換されたデータ、および逐次比較型Ａ／Ｄ変換器２０ｂによって変換され間引き部３７ｂで間引かれたデータは、Ａ領域（メモリ３３ａ）、Ｂ領域（メモリ３３ｂ）ともに０番地から格納する。そして、情報処理回路４０は、Ａ領域、Ｂ領域ともに０番地からデータを読み出し、デルタ・シグマ型Ａ／Ｄ変換器２０ａによって変換されたデータ（Ａ領域）を３番地のデータから使用する。
【０１１２】
このようなアドレス制御によって、第１調整動作を行うことができる。このアドレス生成はソフトウエアで容易に実現でき、Ｔｆｓ単位の時間に相当するアドレス分の変更も容易に実現できる。
【０１１３】
［第２の実施例］
本実施例は、第１の実施例で説明した第１調整動作の代わりに、トリガ遅延回路を用いて第１調整動作を実現したものである。図３は、本実施例を適用した信号測定装置１１の構成図である。
【０１１４】
図３において、図１との相違点を中心に説明する。なお、図１と同一のものは同一符号を付し説明を省略する。
【０１１５】
信号測定装置１１は、トリガ信号ＴＧが入力され、遅延したトリガー信号ＴＧｄをアドレス制御回路３４ａに出力するトリガ遅延回路（トリガー信号遅延部）６０を備える。
【０１１６】
トリガ遅延回路６０は、第１調整部３８１ｂからの制御信号に基づいて、トリガー信号ＴＧをＴｆｓ単位で遅延させた遅延トリガー信号ＴＧｄを生成し、アドレス制御回路３４ａに出力する。
【０１１７】
このトリガ遅延回路を用いた第１調整動作を、図４のタイミング図を用いて説明する。図４（ａ）〜（ｇ）は、図２（ａ）〜（ｇ）と同様である。図４（ｈ）は、デルタ・シグマ型Ａ／Ｄ変換器２０ａによって変換されたデータを、メモリ３３ａに記憶する起点となるトリガー信号のタイミング図である。
【０１１８】
図４（ｈ）において、第２および第３調整動作は行われているが、第１調整動作が行われていない場合、すなわち、遅延されていないトリガー信号ＴＧを起点としてメモリ３３ａに記憶する場合、トリガー信号ＴＧのタイミングと図４（ａ）の時間ＴＡ３との間に時間差Ｔｆｓがあるため、同一時期にサンプリングされて変換されたデータＡ３、Ｂ３を、同一タイミングでメモリ３３ａ、３３ｂに記憶できない。
【０１１９】
このため、トリガー信号ＴＧをＴｆｓ分遅延させた遅延トリガー信号ＴＧｄを起点として、メモリ３３ａにデータＡ３を記憶させる。
【０１２０】
これによって、遅延トリガー信号ＴＧｄのタイミングと図４（ａ）の時間ＴＡ３とは一致するので、データＡ３、Ｂ３を同一タイミングでメモリ３３ａ、３３ｂに記憶させることができ、アナログ信号の正確な測定、およびＤＵＴ１の信号特性の正確な測定を行うことができる。
【０１２１】
また、第１および第２の実施例において、ＤＵＴ１として半導体デバイスを用いた場合、信号測定装置１０、１１を用いて、半導体デバイスから出力されるアナログ信号を測定し、半導体デバイスの信号特性を測定できる半導体試験装置を実現できる。
【０１２２】
なお、デジタル回路３０ａ、３０ｂ、情報処理回路４０、単位数算出部５０およびトリガ遅延回路６０は、プロセッサによって所定のプログラムに従って実行、または論理回路によって実現してもよい。
【０１２３】
なお、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で、さらに多くの変更および変形を含む。また、前述した各手段の組み合わせ以外の組み合わせを含むことができる。
【符号の説明】
【０１２４】
１０、１１  信号測定装置
２０ａ  デルタ・シグマ型Ａ／Ｄ変換器（第１変換部）
２０ｂ  逐次比較型Ａ／Ｄ変換器（第２変換部）
３０ａ、３０ｂ  デジタル回路
３１ａ、３１ｂ  バッファ回路
３２ａ、３２ｂ  データ処理回路
３３ａ、３３ｂ  メモリ（記憶部）
３４ａ、３４ｂ  アドレス制御回路
３５ａ、３５ｂ  クロック制御回路
３６ｂ  ＬＰＦ
３７ｂ  間引き部
３８ｂ  調整部
３８１ｂ  第１調整部
３８２ｂ  第２調整部
３８３ｂ  第３調整部
４０  情報処理回路
５０  単位数算出部
６０  トリガ遅延回路（トリガー信号遅延部）
８０  情報処理装置
９０、９１  信号測定システム
【図１】
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【図２】
2012057966.tif 000004
【図３】
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【図４】
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【図５】
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