(57)【要約】【課題】メモリセルのリーク特性、センスアンプの出力特性アンバランスの影響を排除し、メモリセルの欠陥を高効率で確実に検査可能とする。【解決手段】行列状の複数のスタティック型メモリセル５と、行方向に並ぶメモリセルに共通に接続されたワード線ＷＬｎと、列方向に並ぶメモリセルに共通に接続され相補対を成すビット線対ＢＬＯ、ＮＢＬＯと、ビット線対に接続されメモリセルのデータを外部に出力するセンスアンプと、ビット線対の各々を第１プリチャージ電位に設定する第１及び第２プリチャージ回路７ａ、７ｂと、ビット線対の各々を第２プリチャージ電位に設定する第３及び第４プリチャージ回路７ｃ、７ｄと、ビット線対の各々のビット線電位を外部に出力する第１及び第２検査出力部８ａ、８ｂとを備え、センスアンプからのデータ、第１または第２検査出力部からのビット線電位のうちのいずれかを選択的に出力するように制御可能である。【選択図】図１
2012038378.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続されたワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され相補対を成すビット線対と、
前記相補対を成すビット線対に接続され前記スタティック型メモリセルのデータを外部に出力するセンスアンプと、
前記相補対を成すビット線対の一方のビット線を第１プリチャージ電位に設定する第１プリチャージ回路と、
前記相補対を成すビット線対の他方のビット線を第１プリチャージ電位に設定する第２プリチャージ回路と、
前記相補対を成すビット線対の一方のビット線を第２プリチャージ電位に設定する第３プリチャージ回路と、
前記相補対を成すビット線対の他方のビット線を第２プリチャージ電位に設定する第４プリチャージ回路と、
前記相補対を成すビット線対の一方のビット線電位を外部に出力する第１検査出力部と、
前記相補対を成すビット線対の他方のビット線電位を外部に出力する第２検査出力部とを備え、
前記センスアンプからのデータ、あるいは前記第１または第２検査出力部からのビット線電位のいずれかを選択的に出力するように制御可能であることを特徴とする半導体記憶装置。
【請求項２】
前記第１〜第４プリチャージ回路の駆動、及び前記第１及び第２検査出力部の駆動の選択の組合せにより、前記スタティック型メモリセルに含まれるＭＯＳトランジスタの欠陥を選択的に検査するように構成された請求項１に記載の半導体記憶装置。
【請求項３】
前記第１プリチャージ電位は電源電位であり、前記第２プリチャージ電位は接地電位である請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１プリチャージ回路と前記第２プリチャージ回路はｐ型ＭＯＳトランジスタで構成され、前記第３プリチャージ回路と前記第４プリチャージ回路はｎ型ＭＯＳトランジスタで構成された請求項１〜３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタテッィク型の半導体記憶装置、特に欠陥検出を確実に実施することができる半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、さまざまな半導体記憶装置が考案され、半導体プロセスの微細化と相まって、１デバイス当たりの集積度は増加の一途をたどっている。一方、プロセスの微細化や、仕様システムの低消費電力化のため、動作電源電圧は小さくなる一方であり、半導体記憶装置に記憶される電位レベルや電荷量も減少している。
【０００３】
さらに、微細化に伴い、従来までは問題とならなかった極微小な欠陥（リーク、抵抗変動、トランジスタ特性変動など）が、半導体記憶装置の歩留、性能、信頼性に大きな影響を与えるようになってきた。このため、欠陥の検出に要する検査時間は、集積度の向上とともに増加しており、半導体記憶装置のコスト増の大きな要因となっている。一方で、検出しきれない欠陥が信頼性を確保する上での大きな課題となっている。
【０００４】
代表的な半導体記憶装置であるスタテッィク型半導体記憶装置（ＳＲＡＭ）について、特許文献１に開示されたメモリセルの欠陥を検出する手法の一部を、図１１、図１２を参照して説明する。図１１は半導体記憶装置のブロック図、図１２は同半導体記憶装置のリード系遅延回路の構成図である。
【０００５】
図１１の半導体記憶装置におけるメモリセルアレー４は、スタテッィク型メモリセル５をマトリックス状に配置して構成されている。ロウデコーダ部２のワードドライバ３により駆動される複数のワード線ＷＬｎが各々、行方向に並ぶ複数のスタティック型メモリセル５に対して共通に接続されている。複数の相補対を成すビット線ＢＬｎ、ＮＢＬｎが各々、列方向に並ぶ複数のスタティック型メモリセル５に対して共通に接続されている。スタテッィク型メモリセル５のデータは、ビット線ＢＬｎ、ＮＢＬｎを介してセンスアンプ６により検出され増幅される。センスアンプ６には、センスアンプ起動タイミングを決定するリード系遅延回路Ｒｄｅが接続されている。
【０００６】
コントロール回路１は、これらの回路の動作を制御するように構成されている。ＤＯはセンスアンプ６から出力されるデータのデータ出力端子、ＴＥＳＴ１は、制御信号ＴＥＳＴ１が入力される外部入力端子である。なお、この従来例において、データを書き込む系のライトアンプとライト系遅延回路は、図示が省略されている。
【０００７】
リード系遅延回路Ｒｄｅの具体構成例を図１２に示す。この回路は、第一の遅延量と第二の遅延量を制御するために、偶数段のインバータからなる遅延バッファ９、及びセレクタ１０により構成される。遅延バッファ９の入力端子には、図１１に示したコントロール回路１からの駆動信号Ｎｒ１が入力される。４段の遅延バッファ９を経由した信号がセレクタ１０の入力Ｙに入力され、８段の遅延バッファ９を経由した信号が、セレクタ１０の入力Ｘに入力される。セレクタ１０は、制御信号ＴＥＳＴ１に応じて入力Ｘと入力Ｙの一方を選択して、駆動信号Ｎｒ３として出力する。このように、リード系遅延回路Ｒｄｅの遅延量が、制御信号ＴＥＳＴ１により制御される。
【０００８】
この半導体記憶装置における読み出し動作について、図１３も参照して説明する。読み出し動作は、コントロール部１に、クロック信号ＣＬＫ、アドレス信号ＡＤＤ、メモリ制御信号ＣＯＮを入力することにより開始される。まず、コントロール部１からロウデコーダ部２に入力された信号により、ワードドライバ３が動作を開始し、ワード線ＷＬｎが活性化される。
【０００９】
図１３は、ワード線ＷＬｎの活性化以降の動作タイミングを示す。横軸は時間の経過、縦軸はビット線ＢＬ０の電位（ＢＬＯと記す）を示す。図１３の（ａ）は、正常メモリセルをアクセスしている場合のビット線ＢＬ０の電位変化のタイミングを示す。図１３の（ｂ）は、異常メモリセルをアクセスしている場合のビット線ＢＬ０の電位変化のタイミングを示す。これらの動作開始前には、ビット線ＢＬ０，ＮＢＬ０は共に”Ｈ(ＶＤＤ)”にプリチャージされている。
【００１０】
図１３において、時間Ｔ１は、ワード線ＷＬｎが活性化状態になり、メモリセル５のデータがビット線ＢＬ０に出力されはじめるタイミングである。また時間Ｔ２は、図１２のリード系遅延回路Ｒｄｅで遅延経路として入力Ｘ経路が選択された場合の、センスアンプ６の駆動信号Ｎｒ３により、センスアンプ６が活性化するタイミングである。また時間Ｔ３は、同遅延経路として入力Ｙ経路が選択された場合のセンスアンプ６が活性化するタイミングである。入力Ｙ経路の方が遅延量が小さいため、
（第二の遅延量＝Ｔ３−Ｔ１）＜（第一の遅延量＝Ｔ２−Ｔ１）
となっている。
【００１１】
図１３（ａ）、（ｂ）ともに、出力されるメモリデータは“Ｌ”データの場合を示している。この場合、ビット線ＢＬ０＝“Ｌ”、ＮＢＬ０＝“Ｈ”であるため、ＮＢＬ０側では、時間Ｔ１以降の電圧変化はないので、図示を省略する。ビット線ＢＬ０のみ時間Ｔ１以降、“Ｌ”データを出力するため、ビット線電圧が時間とともに低下する。センスアンプ６については、正常な動作をするために必要な最低入力電圧(Ｖａ)が定まっており、センスアンプ６の起動時に、ビット線ＢＬ０、ＮＢＬ０間に、この最低入力電圧(Ｖａ)以上の電位差が必要である。
【００１２】
図１３（ａ）に示す正常メモリセルの場合、時間の経過とともに、ビット線ＢＬ０の電位がプリチャージ電圧ＶＤＤから急な傾斜で徐々に低下する。制御信号ＴＥＳＴ１によりリード系遅延回路Ｒｄｅの遅延経路として入力Ｘ経路が選択された場合（時間Ｔ２）、ビット線ＢＬ０の電位はＶＤＤから電圧Ｖｓａ１分だけ低下する。この場合は、Ｖｓａ１＞Ｖａを満たすため、センスアンプ６はビット線間の電位差を正常に増幅できる。また、制御信号ＴＥＳＴ１によりリード系遅延回路Ｒｄｅの遅延経路として入力Ｙ経路が選択された場合（時間Ｔ３）、ビット線ＢＬ０の電位はＶＤＤから電圧Ｖｓａ２分だけ低下する。この場合も、Ｖｓａ２＞Ｖａを満たすため、センスアンプ６はビット線ＢＬ０，ＮＢＬ０間の電位差を正常に増幅できる。
【００１３】
一方、図１３（ｂ）に示す異常メモリセルの場合は、時間Ｔ２でセンスアンプ６への入力電圧はＶｓａ３＞Ｖａであり、センスアンプ６で正常な増幅が可能であるが、時間Ｔ３でセンスアンプ６を駆動した場合、Ｖｓａ４＜Ｖａとなってしまう。これは、異常メモリセルがビット線ＢＬ０の電位を変化させる速度が遅いので、センスアンプ６を駆動する時間Ｔ３までにビット線ＢＬ０にＶａ以上の電位の変化を発生させることが出来ないことによる。このため、センスアンプ６は正常な増幅が出来ない。この原理に基づけば、ビット線ＢＬ０、ＮＢＬ０を駆動する能力が低下したメモリセルを、センスアンプ６の駆動時間を早くする事で検出することが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−３３１５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、上記従来例には、以下のような問題がある。上記従来例における第一の課題について、図１４〜１６を参照して説明する。
【００１６】
図１４は、図１１に示したスタテッィク型メモリセル５の具体例であり、６個のトランジスタで構成される（６Ｔｒ−ＳＲＡＭセル）。すなわち、データを記憶する対のインバーター１１，１２と、記憶したデータをワード線ＷＬｎの活性化によってビット線ＢＬ０に出力するｎ型ＭＯＳトランジスタＴａ１１と、ビット線ＮＢＬ０に出力するｎ型ＭＯＳトランジスタＴａ１２で構成される。インバーター１１，１２はお互いの出力が他方の入力に接続された構成であり、インバーター１１は、ｐ型ＭＯＳトランジスタＴｐ１１とｎ型ＭＯＳトランジスタＴｎ１１で構成され、インバーター１２は、ｐ型ＭＯＳトランジスタＴｐ１２とｎ型ＭＯＳトランジスタＴｎ１２で構成される。
【００１７】
この６Ｔｒ−ＳＲＡＭセルで従来例のメモリセルアレーを構成した場合、図１３の動作では、インバーター１１の出力ノードＮ１１が“Ｌ”、インバーター１２の出力ノードＮ１２が“Ｈ”となる。ワード線ＷＬｎ活性化後、ＶＤＤにプリチャージされたビット線ＢＬ０の電位を下げるのは、ｎ型ＭＯＳトランジスタＴａ１１とｎ型ＭＯＳトランジスタＴｎ１１の直列接続素子である。もし、図１３の動作と逆にビット線ＮＢＬ０の電位を下げる場合、インバーター１１の出力ノードＮ１１は“Ｈ”、インバーター１２の出力ノードＮ１２は“Ｌ”となり、ワード線ＷＬｎ活性化後、ＶＤＤにプリチャージされたビット線ＮＢＬ０の電位を下げるのは、ｎ型ＭＯＳトランジスタＴａ１２とｎ型ＭＯＳトランジスタＴｎ１２の直列接続素子である。
【００１８】
このため、上記従来例では、ビット線ＢＬ０，ＮＢＬ０の電位を下げるｎ型ＭＯＳトランジスタＴａ１１、ｎ型ＭＯＳトランジスタＴｎ１１、ｎ型ＭＯＳトランジスタＴａ１２、ｎ型ＭＯＳトランジスタＴｎ１２に欠陥が生じ、ビット線ＢＬ０，ＮＢＬ０の駆動能力が低下した場合は、異常検出が容易である。
【００１９】
一方、上記従来例では、ｐ型ＭＯＳトランジスタＴｐ１１もしくはｐ型ＭＯＳトランジスタＴｐ１２のいずれか、もしくは両方に生じた欠陥は必ずしも検出できない。以下に、その理由について詳細に説明する。
【００２０】
図１５は、図１４のスタテッィク型メモリセル５において、ｐ型ＭＯＳトランジスタＴｐ１２のドレインがオープンとなる欠陥が生じた場合の等価回路である。図１５に示す抵抗Ｒｐ１２は、内部ノードＮ１２と電源ＶＤＤ間の寄生リーク抵抗である。抵抗Ｒｎ１２は、内部ノードＮ１２と接地ＶＳＳ間の寄生リーク抵抗である。抵抗Ｒａ１２は、内部ノードＮ１２とビット線ＮＢＬ０間の寄生リーク抵抗である。容量Ｃｎ１２は、内部ノードＮ１２の持つ寄生容量である。
【００２１】
図１６に、図１５の等価回路でデータを保持する場合の動作を、各部の電位変化のタイミング図により示す。同図において、線ＷＬｎはワード線ＷＬｎの活性化タイミング、線ＮＢＰはプリチャージのタイミング、線ＢＬ０，ＮＢＬ０はビット線ＢＬ０，ＮＢＬ０の電位変化、線Ｎ１１、Ｎ１２は内部ノードＮ１１、Ｎ１２の電位変化を示す。
【００２２】
図１６に示すように、時間ｔ０にてワード線ＷＬｎが活性化することにより、図１５のメモリセルには、ビット線ＢＬ０，ＮＢＬ０を介して、所望のデータが書き込まれる(図１５では、内部ノードＮ１１に“Ｌ”、内部ノードＮ１２に“Ｈ”)。
【００２３】
書込み完了後、時間ｔ１にワード線ＷＬｎが閉じた以降は、内部ノードＮ１２に書き込まれた“Ｈ”データは、ｐ型ＭＯＳトランジスタＴｐ１２が接続されていないため、寄生容量Ｃｎ１２で保持される。寄生容量Ｃｎ１２は、配線や接合が持つ容量であり、一般に数ｆＦ(１０のマイナス１５乗)のオーダーである。ここで、寄生リーク抵抗が、
Ｒｎ１２  ＜  ｛（Ｒａ１２×Ｒｐ１２）／（Ｒａ１２＋Ｒｐ１２）｝
の場合は、寄生容量Ｃｎ１２の保持電位は急速に低下し、時間ｔ３において、インバーター１１が入力“Ｌ”を認識するレベル（ＶＮ１１）を下回った時点で、メモリセルの保持データが反転する。この時刻以降(例えば時間ｔ４)にワード線ＷＬｎを活性化しリード動作を開始すれば、正常なデータが読み出せないので、異常を検出可能である。
【００２４】
しかし、Ｒｎ１２が｛（Ｒａ１２×Ｒｐ１２）／（Ｒａ１２＋Ｒｐ１２）｝より僅かに小さい場合、寄生容量Ｃｎ１２の保持電位の低下は緩慢である。そのため、寄生容量Ｃｎ１２の保持電位がレベル（ＶＮ１１）を下回る状態に達する時間ｔ３は遅くなり、時間ｔ１から長時間を要する。従って異常を検出するためには、メモリセルにデータを書き込んだ後、ワード線ＷＬｎを活性化させるまでに膨大な待ち時間が必要となり、検査コストの上昇につながる。
【００２５】
さらに、
Ｒｎ１２  ≧  （Ｒａ１２×Ｒｐ１２）／（Ｒａ１２＋Ｒｐ１２）
の場合、寄生容量Ｃｎ１２は非常に小さな容量であるため、内部ノードＮ１２に書き込まれたデータは、容易に保持され、正常なリード動作が行われてしまい、欠陥を検出する事はできない。
【００２６】
ところがこれらの欠陥は、使用（動作）時間と共に欠陥程度が変化（経時劣化）することは稀ではない。また、その他のトランジスタ特性や寄生抵抗特性についても、経時変化する。もし、
Ｒｎ１２  ≧  （Ｒａ１２×Ｒｐ１２）／（Ｒａ１２＋Ｒｐ１２）
の状態で正常動作をしていた場合においても、寄生抵抗Ｒｎ１２が経時的な特性変化により増加した場合、
Ｒｎ１２  ＜  （Ｒａ１２×Ｒｐ１２）／（Ｒａ１２＋Ｒｐ１２）
となると、正常なデータを読み出せなくなる。
【００２７】
次に、上記従来例における第２の課題について、図１７〜１９を参照して説明する。
【００２８】
図１７は、図１１の半導体記憶装置におけるセンスアンプ６の動作を示すタイミング図であり、線｜ＢＬＯ−ＮＢＬＯ｜はビット線ＢＬ０，ＮＢＬ０間の電位差の変化、線Ｎｒ３はリード系遅延回路Ｒｄｅの出力信号のタイミング、及び線ＤＯはデータ出力端子ＤＯの電位変化を示す。
【００２９】
センスアンプ６には、正常な動作をするために必要な最低入力電圧(Ｖａ)が定まっており、活性化時（Ｎｒ３＝“Ｈ”）に、Ｖａ以上の入力電位差がある場合、正しい出力が得られる。図１７に示す動作の場合、電位差｜ＢＬＯ−ＮＢＬＯ｜がＶａより大きいので、センスアンプ６から正しい出力が得られる。しかし、入力電圧がＶａを下回る場合、センスアンプ６はある定まった出力状態となる。センスアンプ６を構成するトランジスタ、抵抗、容量、近傍から受けるノイズ等の様々な条件により、センスアンプ６はアンバランス（偏り）を有しており、出力は“Ｈ”もしくは“Ｌ”のいずれかに偏りやすくなる。
【００３０】
図１８は、ビット線ＢＬ０側の駆動能力が低下したメモリセルの場合の動作を示す。この場合、時間ｔ０でワード線ＷＬｎが活性化した後、ＢＬＯの電位の降下が緩慢である。この様なメモリセルでリード動作をする場合、センスアンプの活性化時（Ｎｒ３＝“Ｈ”）にＢＬＯの電位は十分に低下しておらず、電位差｜ＢＬＯ−ＮＢＬＯ｜、すなわち、センスアンプ６への入力電位差がＶａ以下である。この状態で、センスアンプ６が出力“Ｈ”に傾きやすいアンバランスを有している場合、出力は“Ｈ”となり、異常の検出が可能である。
【００３１】
しかし、図１９に示す場合のように、図１８と同様にビット線ＢＬ０側の駆動能力が低下したメモリセルであって、センスアンプ６が出力“Ｌ”に傾き易いアンバランスを有している場合、センスアンプ６への入力電位差がＶａ以下であるにもかかわらず、出力は“Ｌ”となり、正しい出力が擬似的に出力され、異常を検出する事は出来ない。
【００３２】
ところが、長時間使用に伴いトランジスタ特性やリーク特性が経時変動した場合、センスアンプ６のアンバランス要素が変化し出力の傾き易さが変化する。その結果、図１９に示したように初期状態ではあたかも正常に動作していたメモリセルが、経時使用と共に異常動作を引き起こす。センスアンプ６の入力がＶａ以下の場合、出力が“Ｈ”に偏る確率は約５０%であり、従って出力が“Ｌ”に偏る確率は約５０％である。つまり、５０％の確率でしか不良を検出できないことになる。
【００３３】
本発明は、上記課題を解決するものであり、スタテッィク型メモリセルのリーク特性、あるいはセンスアンプの出力特性のアンバランス傾向の影響を排除して、スタテッィク型メモリセルの欠陥を高効率で確実に検査することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記課題を解決するために、本発明の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続されたワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され相補対を成すビット線対と、前記相補対を成すビット線対に接続され前記スタティック型メモリセルのデータを外部に出力するセンスアンプと、前記相補対を成すビット線対の一方のビット線を第１プリチャージ電位に設定する第１プリチャージ回路と、前記相補対を成すビット線対の他方のビット線を第１プリチャージ電位に設定する第２プリチャージ回路と、前記相補対を成すビット線対の一方のビット線を第２プリチャージ電位に設定する第３プリチャージ回路と、前記相補対を成すビット線対の他方のビット線を第２プリチャージ電位に設定する第４プリチャージ回路と、前記相補対を成すビット線対の一方のビット線電位を外部に出力する第１検査出力部と、前記相補対を成すビット線対の他方のビット線電位を外部に出力する第２検査出力部とを備え、前記センスアンプからのデータ、あるいは前記第１または第２検査出力部からのビット線電位のいずれかを選択的に出力するように制御可能であることを特徴とする。
【発明の効果】
【００３５】
上記構成によれば、プリチャージ回路により相補ビット線対の一方のビット線電位と他方のビット線電位を個別に設定し、検査出力部により個々のビット線電位を外部に出力することにより、センスアンプを活性化しないで、メモリセルの欠陥を検査することが可能である。これにより、スタテッィク型メモリセルのリーク特性、あるいはセンスアンプの出力特性のアンバランス傾向の影響を排除して、スタテッィク型メモリセルに生じた欠陥を高効率で確実に検出することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施の形態における半導体記憶装置の構成を示す回路図
【図２】同半導体記憶装置の正常なスタテッィク型メモリセルのリード動作を示すタイミング図
【図３】同半導体記憶装置の正常なスタテッィク型メモリセルにおけるＮＢＬ０側ｐ型ＭＯＳトランジスタに対する欠陥検出動作を示すタイミング図
【図４】同半導体記憶装置の正常なスタテッィク型メモリセルにおけるＢＬ０側ｐ型ＭＯＳトランジスタに対する欠陥検出動作を示すタイミング図
【図５】同半導体記憶装置の正常なスタテッィク型メモリセルにおけるＮＢＬ０側ｎ型ＭＯＳトランジスタに対する欠陥検出動作を示すタイミング図
【図６】同半導体記憶装置の正常なスタテッィク型メモリセルにおけるＢＬ０側ｎ型ＭＯＳトランジスタに対する欠陥検出動作を示すタイミング図
【図７】同半導体記憶装置のスタテッィク型メモリセル内のＮＢＬ０側ｐ型ＭＯＳトランジスタにオープン欠陥が発生している場合の欠陥検出動作を示すタイミング図
【図８】同半導体記憶装置のスタテッィク型メモリセル内のＢＬ０側ｐ型ＭＯＳトランジスタにオープン欠陥が発生している場合の欠陥検出動作を示すタイミング図
【図９】同半導体記憶装置のスタテッィク型メモリセル内のＮＢＬ０側ｎ型ＭＯＳトランジスタにオープン欠陥が発生している場合の欠陥検出動作を示すタイミング図
【図１０】同半導体記憶装置のスタテッィク型メモリセル内のＢＬ０側ｎ型ＭＯＳトランジスタにオープン欠陥が発生している場合の欠陥検出動作を示すタイミング図
【図１１】従来例におけるスタテッィク型メモリセルを用いた半導体記憶装置の回路図
【図１２】同半導体記憶装置におけるリード系遅延回路を示す図
【図１３】同半導体記憶装置の動作タイミング図
【図１４】従来例のスタテッィク型メモリセルの構成を示す図
【図１５】同スタテッィク型メモリセル内のｐ型ＭＯＳトランジスタにオープン欠陥が生じた際の等価回路図
【図１６】同スタテッィク型メモリセル内のｐ型ＭＯＳトランジスタにオープン欠陥が生じた際の動作タイミング図
【図１７】同スタテッィク型メモリセルにおける正常動作時のタイミング図
【図１８】同スタテッィク型メモリセルにおける欠陥検出時の動作を示すタイミング図
【図１９】同スタテッィク型メモリセルにおける欠陥検出時の誤動作を示すタイミング図
【発明を実施するための形態】
【００３７】
本発明の半導体記憶装置は、上記構成を基本として、以下のような態様をとることができる。
【００３８】
すなわち、前記第１〜第４プリチャージ回路の駆動、及び前記第１及び第２検査出力部の駆動の選択の組合せにより、前記スタティック型メモリセルに含まれるＭＯＳトランジスタの欠陥を選択的に検査するように構成することができる。
【００３９】
また、前記第１プリチャージ電位は電源電位であり、前記第２プリチャージ電位は接地電位である構成とすることができる。
【００４０】
また、前記第１プリチャージ回路と前記第２プリチャージ回路はｐ型ＭＯＳトランジスタで構成され、前記第３プリチャージ回路と前記第４プリチャージ回路はｎ型ＭＯＳトランジスタで構成されることができる。
【００４１】
（実施の形態）
本発明の一実施の形態について、図１、図２を参照して説明する。図１は、本実施の形態における半導体記憶装置の構成を示す回路図である。図２は、図１の半導体記憶装置の正常なリード動作を示すタイミング図である。なお、図１１に示した従来例の半導体記憶装置と実質的に同一の要素については、同一の参照符号を付して説明の繰り返しを一部省略する。
【００４２】
図１の半導体記憶装置におけるメモリセルアレー４は、スタテッィク型メモリセル５をマトリックス状に配置して構成されている。複数のワード線ＷＬ０，ＷＬ１、・・・ＷＬｎが各々、行方向に並ぶ複数のスタティック型メモリセル５に対して共通に接続されている。複数の相補対を成すビット線ＢＬｎ、ＮＢＬｎ（図１ではＢＬ０、ＮＢＬ０）が各々、列方向に並ぶ複数のスタティック型メモリセル５に対して共通に接続されている。スタテッィク型メモリセル５のデータは、ビット線ＢＬｎ、ＮＢＬｎを介してセンスアンプ６により検出され増幅される。
【００４３】
相補対を成すビット線対の一方のビット線ＢＬ０には、ビット線プリチャージ回路７に含まれる第１プリチャージ回路７ａ、及び第３プリチャージ回路７ｃが接続されている。相補対を成すビット線対の他方のビット線ＮＢＬ０には、第２プリチャージ回路７ｂ、及び第４プリチャージ回路７ｄが接続されている。第１及び第２プリチャージ回路７ａ、７ｂはｐ型ＭＯＳトランジスタからなり、ビット線ＢＬ０及びビット線ＮＢＬ０を各々、第１プリチャージ電位に設定する。第３及び第４プリチャージ回路７ｃ、７ｄはｎ型ＭＯＳトランジスタからなり、ビット線ＢＬ０及びビット線ＮＢＬ０を各々、第２プリチャージ電位に設定する。本実施の形態においては、第１プリチャージ電位は電源電位（ＶＤＤ）、第２プリチャージ電位は設置電位（ＶＳＳ）である。
【００４４】
ビット線アンプ回路８を構成するアンプ８ａは、相補対を成すビット線対の一方のビット線ＢＬ０に接続され、その電位をデータ出力端子ＤＯを介して外部に出力する。アンプ８ｂは、相補対を成すビット線対の他方のビット線ＮＢＬ０に接続され、その電位をデータ出力端子ＤＯを介して外部に出力する。アンプ８ａ、８ｂは各々、欠陥検出のための検査出力部として機能する。
【００４５】
次に、図２を参照して、図１に示す半導体記憶装置の正常なリード動作を説明する。図１中のスタテッィク型メモリセル５は、図１４の従来例におけるメモリセル５と同様の構成であり、動作の説明では図１４も参照する。
【００４６】
図２において、ＤＢＬは第１プリチャージ回路７ａのゲート信号、ＤＮＢＬは第２プリチャージ回路７ｂのゲート信号、ＳＢＬは第３プリチャージ回路７ｃのゲート信号、ＳＮＢＬは第４プリチャージ回路７ｄのゲート信号である。ＡＢＬはＢＬ０側アンプ８ａの活性化信号、ＡＮＢＬはＮＢＬ０側アンプ８ｂの活性化信号である。このリード動作の期間中は、ゲート信号ＳＢＬ、ゲート信号ＳＮＢＬは共に“Ｌ”に維持され、第２プリチャージ電位は供給されない。
【００４７】
図２は、スタテッィク型メモリセル５に論理“０”(内部ノードＮ１１が“Ｌ”、内部ノードＮ１２が“Ｈ”)が書き込まれた状態におけるリード動作を示す。図２において、時間ｔ０〜ｔ１の間は、全ワード線は“Ｌ”、第１プリチャージ回路７ａのゲート信号ＤＢＬ、第２プリチャージ回路７ｂのゲート信号ＤＮＢＬが共に“Ｌ”であるため、ビット線ＢＬ０，ＮＢＬ０は共に“Ｈ”にプリチャージされている。
【００４８】
次に時間ｔ１において、第１プリチャージ回路７ａのゲート信号ＤＢＬ、第２プリチャージ回路７ｂのゲート信号ＤＮＢＬが共に“Ｈ”になるため、ビット線ＢＬ０、ＮＢＬ０のプリチャージは終了する。
【００４９】
次に時間ｔ２において、ワード線ＷＬｎが“Ｈ”となり、スタテッィク型メモリセル５内のｎ型ＭＯＳトランジスタＴａ１１，Ｔａ１２がオン状態となるので、内部ノードＮ１１とビット線ＢＬ０、内部ノードＮ１２とビット線ＮＢＬ０が導通状態なる。この時、内部ノードＮ１２とビット線ＮＢＬ０は共に“Ｈ”であるため、ビット線ＮＢＬ０に電位変動は現れない。一方、内部ノードＮ１１は“Ｌ”、ビット線ＢＬ０は“Ｈ”であるため、ビット線ＢＬ０は、スタテッィク型メモリセル５内のＴａ１１→Ｔｎ１１を介して電荷が引き抜かれ、徐々に電位が低下していく。
【００５０】
次に、時間ｔ３にてセンスアンプ駆動信号Ｎｒ３が活性状態（“Ｈ”）となるため、ビット線ＢＬ０の電位は一気に“Ｌ”レベルに引き抜かれ、データ出力端子ＤＯから“Ｌ”（論理“０”）が出力される。この時、ビット線ＮＢＬ０の電位に変動はない。
【００５１】
同様に、スタテッィク型メモリセル５に論理“１”(内部ノードＮ１１が“Ｈ”、内部ノードＮ１２が“Ｌ”)が書き込まれた状態におけるリード動作は次のとおりである。すなわち、ワード線ＷＬｎが“Ｈ”になるとビット線ＮＢＬ０の電位が低下し、出力端子ＤＯからは“Ｈ”が出力される。この様にして、スタテッィク型メモリセル５に予め書き込まれたデータが、読み出される。
【００５２】
次に、図３〜６を参照して、図１のスタテッィク型メモリセル５における欠陥検出の動作について説明する。図３〜６はスタテッィク型メモリセル５に欠陥が無い場合の動作を示すタイミング図である。
【００５３】
図３は、スタテッィク型メモリセル５のトランジスタＴｐ１２（図１４参照）の欠陥の有無を検査するモードでの動作タイミング図を示す。この検査モードでは、センスアンプ６は使用しないため、予めセンスアンプ活性化信号Ｎｒ３は“Ｌ”から動かないように設定される。また、ＮＢＬ０側を駆動するＴｐ１２を検査するため、ＮＢＬ０側アンプ８ｂの活性化信号ＡＮＢＬを“Ｈ”に設定し、ＢＬ０側アンプ８ａの活性化信号ＡＢＬを“Ｌ”に設定する。またこの検査モードの期間中は、第１プリチャージ回路７ａのゲート信号ＤＢＬ、第２プリチャージ回路７ｂのゲート信号ＤＮＢＬは共に“Ｈ”に維持される。
【００５４】
時間ｔ０では、第３プリチャージ回路７ｃのゲート信号ＳＢＬ、第４プリチャージ回路７ｄのゲート信号ＳＮＢＬが共に“Ｈ”になるため、ビット線ＢＬ０，ＮＢＬ０は共に“Ｌ”になる。
【００５５】
時間ｔ１では、第４プリチャージ回路７ｄのゲート信号ＳＮＢＬが“Ｌ”になるため、ビット線ＮＢＬ０は高インピーダンス状態(電位は“Ｌ”を維持)となる。
【００５６】
時間ｔ２では、ワード線ＷＬｎが“Ｈ”となり、スタテッィク型メモリセル５内のｎ型ＭＯＳトランジスタＴａ１１，Ｔａ１２がオン状態となり、内部ノードＮ１１とビット線ＢＬ０、内部ノードＮ１２とビット線ＮＢＬ０が導通状態なる。この時、ビット線ＢＬ０は“Ｌ”に固定されているため、内部ノードＮ１１は“Ｌ”となり、トランジスタＴｐ１２がオン状態となる。それにより、内部ノードＮ１２が“Ｈ”になり、トランジスタＴａ１２を介してビット線ＮＢＬ０の電位は徐々に“Ｈ”に上昇する。この時、センスアンプ６とアンプ８ａは非活性状態にあり、アンプ８ｂが活性状態にあるため、出力端子ＤＯからは、ビット線ＮＢＬ０の状態が出力され“Ｈ”となる。
【００５７】
図４は、図３と同様な動作で、スタテッィク型メモリセル５のトランジスタＴｐ１１の欠陥の有無を検査するモードでの動作タイミング図を示す。図３の動作に対し、Ｎ１１とＮ１２、ＳＢＬとＳＮＢＬ、ＡＢＬとＡＮＢＬ、ＢＬ０とＮＢＬ０の動作が互いに入れ替わるだけであるので、詳細な説明は省略する。
【００５８】
図５は、スタテッィク型メモリセル５のトランジスタＴｎ１２の欠陥の有無を検査するモードでの動作タイミング図を示す。この検査モードでは、センスアンプ６、アンプ８ａ、アンプ８ｂの制御は、図３と同様である。またこの検査モードの期間中は、第３プリチャージ回路７ｃのゲート信号ＳＢＬ、第４プリチャージ回路７ｄのゲート信号ＳＮＢＬは共に“Ｌ”に維持される。
【００５９】
時間ｔ０では、第１プリチャージ回路７ａのゲート信号ＤＢＬ、第２プリチャージ回路７ｂのゲート信号ＤＮＢＬが共に“Ｌ”になるため、ビット線ＢＬ０，ＮＢＬ０は共に“Ｈ”になる。
【００６０】
時間ｔ１では、第２プリチャージ回路７ｂのゲート信号ＤＮＢＬが“Ｈ”になるため、ビット線ＮＢＬ０は高インピーダンス状態(電位は“Ｈ”を維持)となる。
【００６１】
時間ｔ２では、ワード線ＷＬｎが”Ｈ”となり、スタテッィク型メモリセル５内のｎ型ＭＯＳトランジスタＴａ１１，Ｔａ１２がオン状態となり、内部ノードＮ１１とビット線ＢＬ０、内部ノードＮ１２とビット線ＮＢＬ０が導通状態なる。この時、ビット線ＢＬ０は“Ｈ”に固定されているため、内部ノードＮ１１は“Ｈ”となり、トランジスタＴｎ１２がオン状態となる。それにより、内部ノードＮ１２が“Ｌ”になり、トランジスタＴａ１２を介してビット線ＮＢＬ０の電位は徐々に“Ｌ”に低下する。この時、センスアンプ６とアンプ８ａは非活性状態にあり、アンプ８ｂが活性状態にあるため、出力端子ＤＯからは、ビット線ＮＢＬ０の状態が出力され“Ｌ”となる。
【００６２】
図６は、図５と同様な動作で、スタテッィク型メモリセル５のトランジスタＴｎ１１の欠陥の有無を検査するモードでの動作タイミング図を示す。図５の動作に対し、Ｎ１１とＮ１２、ＳＢＬとＳＮＢＬ、ＡＢＬとＡＮＢＬ、ＢＬ０とＮＢＬ０の動作が互いに入れ替わるだけであるので、詳細な説明は省略する。
【００６３】
次に、スタテッィク型メモリセル内に欠陥が発生した場合の動作について、図７〜１０を参照して説明する。
【００６４】
図７は図３に対応し、スタテッィク型メモリセル５のトランジスタＴｐ１２に、図１５と同様な欠陥が発生し、オープン状態となった場合の動作タイミング図である。内部ノードＮ１２は、トランジスタＴｐ１２が接続されていないため、時間ｔ０で“Ｈ”になることは無く“Ｌ”のままである。時間ｔ０、ｔ１における、それ以外の動作は、図３の場合と同様である。
【００６５】
時間ｔ２では、ワード線ＷＬｎが活性化され、第３プリチャージ回路７ｃがオン状態（ＳＢＬが“Ｈ”）であるため、ビット線ＢＬ０は接地電位に固定され、スタテッィク型メモリセル５の内部ノードＮ１１は“Ｌ”となる。しかし、トランジスタＴｐ１２がオープンであるため、内部ノードＮ１２の電位は上昇せず“Ｌ”のままであり、ビット線ＮＢＬ０の電位も“Ｌ”から変化しない。このため、アンプ８ｂを経由した出力端子ＤＯからの出力も“Ｌ”のままであり、これにより異常を検出できる。
【００６６】
図８は、スタテッィク型メモリセル５のトランジスタＴｐ１１に欠陥が発生し、オープン状態となった場合の動作タイミング図である。図７の動作に対し、Ｎ１１とＮ１２、ＳＢＬとＳＮＢＬ、ＡＢＬとＡＮＢＬ、ＢＬ０とＮＢＬ０の動作が互いに入れ替わるだけであるので、詳細な説明は省略する。
【００６７】
図９は図５に対応し、スタテッィク型メモリセル５のトランジスタＴｎ１２に欠陥が発生し、オープン状態となった場合の動作タイミング図である。内部ノードＮ１２は、トランジスタＴｎ１２が接続されていないため、時間ｔ０で“Ｌ”になることは無く“Ｈ”のままである。時間ｔ０、ｔ１における、それ以外の動作は、図５の場合と同様である。
【００６８】
時間ｔ２では、ワード線ＷＬｎが活性化され、ビット線ＢＬ０は第１プリチャージ回路７ａがオン状態（ＳＢＬが“Ｌ”）であるため、電源電位に固定され、スタテッィク型メモリセル５の内部ノードＮ１１は“Ｈ”となる。しかし、トランジスタＴｎ１２がオープンであるため、内部ノードＮ１２の電位は低下せず“Ｈ”のままであり、ビット線ＮＢＬ０の電位も“Ｈ”から変化しない。このため、アンプ８ｂを経由した出力端子ＤＯからの出力も“Ｈ”のままであり、これにより異常を検出できる。
【００６９】
図１０は、スタテッィク型メモリセル５のトランジスタＴｎ１１に欠陥が発生し、オープン状態となった場合の動作タイミング図である。図９の動作に対し、Ｎ１１とＮ１２、ＳＢＬとＳＮＢＬ、ＡＢＬとＡＮＢＬ、ＢＬ０とＮＢＬ０の動作が互いに入れ替わるだけであるので、詳細な説明は省略する。
【００７０】
以上のとおり、本実施の形態の半導体記憶装置は、第１〜第４プリチャージ回路７ａ〜７ｃの駆動、及びアンプ（検査出力部）８ａ、８ｂの駆動の選択を組合せることにより、スタティック型メモリセル５に含まれるＭＯＳトランジスタＴｐ１１、Ｔｎ１１、Ｔｐ１２、Ｔｎ１２の欠陥を選択的に検査するように制御することが可能である。
【産業上の利用可能性】
【００７１】
本発明の半導体記憶装置の構成は、スタテッィク型メモリセルのリーク特性、あるいはセンスアンプの出力特性のアンバランス傾向の影響を排除して、スタテッィク型メモリセルの欠陥を高効率で確実に検査することが可能であり、欠陥検出のための検査のコストを低減して、製造コストを低減するために有用である。
【符号の説明】
【００７２】
１  コントロール回路
２  ロウデコーダ部
３  ワードドライバ
４  メモリセルアレー
５  スタテッィク型メモリセル
６  センスアンプ
７  ビット線プリチャージ回路
７ａ  第１プリチャージ回路
７ｂ  第２プリチャージ回路
７ｃ  第３プリチャージ回路
７ｄ  第４プリチャージ回路
８  ビット線アンプ回路
８ａ，８ｂ  アンプ
９  遅延バッファ
１０  セレクタ
１１，１２  インバータ
ＢＬ０，ＮＢＬ０、ＢＬ１，ＮＢＬ１  ビット線
Ｃｎ１２  寄生容量
ＤＯ  データ出力端子
Ｒｄｅ  リード系遅延回路
Ｒｐ１２，Ｒａ１２，Ｒｎ１２       リーク抵抗
Ｔｐ１１，Ｔｐ１２  ｐ型ＭＯＳトランジスタ
Ｔａ１１，Ｔａ１２，Ｔｎ１１，Ｔｎ１２  ｎ型ＭＯＳトランジスタ
ＷＬ０，ＷＬ１，ＷＬｎ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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