(57)【要約】【課題】エンハンスドモード（Enhanced Mode）で駆動される３次元不揮発性メモリ素子及びその製造方法を提供する。【解決手段】第１パイプゲート、前記第１パイプゲート上に形成された第２パイプゲートおよび前記第１パイプゲートと前記第２パイプゲートとの間に介在され、第１層間絶縁膜を含むパイプゲートと、前記パイプゲート上に交互に積層された複数のワードラインおよび複数の第２層間絶縁膜と、前記パイプゲート内に埋め込まれたパイプチャンネルと、前記パイプチャンネルに連結されながら前記複数のワードラインおよび前記複数の第２層間絶縁膜を貫通する複数のメモリセルチャンネルと、を含むことを特徴とする３次元不揮発性メモリ素子。【選択図】図３
2012231143.tif 000002
【特許請求の範囲】
【請求項１】
第１パイプゲート、前記第１パイプゲート上に形成された第２パイプゲートおよび前記第１パイプゲートと前記第２パイプゲートとの間に介在され、第１層間絶縁膜を含むパイプゲートと、
前記パイプゲート上に交互に積層された複数のワードラインおよび複数の第２層間絶縁膜と、
前記パイプゲート内に埋め込まれたパイプチャンネルと、
前記パイプチャンネルに連結されながら前記複数のワードラインおよび前記複数の第２層間絶縁膜を貫通する複数のメモリセルチャンネルと、
を含むことを特徴とする３次元不揮発性メモリ素子。
【請求項２】
前記パイプチャンネルの一部は、
前記第１パイプゲートに突出されて前記第１パイプゲートに直接連結されることを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項３】
前記第１パイプゲートに突出された領域を除いた前記パイプチャンネルおよび前記メモリセルチャンネルを取り囲むトンネル絶縁膜、電荷トラップ膜および電荷遮断膜をさらに含むことを特徴とする請求項２に記載の３次元不揮発性メモリ素子。
【請求項４】
前記パイプチャンネルおよび前記複数のメモリセルチャンネルは、
前記トンネル絶縁膜、電荷トラップ膜および電荷遮断膜上に形成された第１チャンネルと、
前記第１チャンネル上に形成され、一部は前記第１パイプゲートに突出されて前記第１パイプゲートに直接連結された第２チャンネルと、
を含むことを特徴とする請求項３に記載の３次元不揮発性メモリ素子。
【請求項５】
前記第１パイプゲートはＰタイプの不純物を含み、
前記第２パイプゲートはＮタイプの不純物を含み、
前記第１パイプゲートは消去動作の際にホール供給源としての役割をすることを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項６】
前記パイプチャンネルおよび前記複数のメモリセルのチャンネルは、中心領域がオープンされたパイプの形態を有し、前記オープンされた中心領域に埋め込まれた絶縁膜および前記オープンされた中心領域の前記絶縁膜の上部に埋め込まれた導電性プラグを含むことを特徴とする請求項１に記載の３次元不揮発性メモリ素子。
【請求項７】
消去動作の際、前記第１パイプゲートおよび前記第２パイプゲートに消去電圧が印加されることを特徴とする請求項２に記載の３次元不揮発性メモリ素子。
【請求項８】
読み込み動作の際、前記第１パイプゲートに読み込み電圧が印加され、前記第２パイプゲートは接地されることを特徴とする請求項２に記載の３次元不揮発性メモリ素子。
【請求項９】
プログラム動作時、前記第１パイプゲートにパス電圧が印加され、前記第２パイプゲートは接地されることを特徴とする請求項２に記載の３次元不揮発性メモリ素子。
【請求項１０】
第１導電膜、第１層間絶縁膜及び第２導電膜を順に形成する段階と、
前記第２導電膜,前記第１層間絶縁膜及び前記第１導電膜をエッチングして第１トレンチを形成する段階と、
前記第１トレンチが形成された結果物上に複数の第３導電膜および複数の第２層間絶縁膜を交互に形成する段階と、
前記複数の第３導電膜および前記複数の第２層間絶縁膜をエッチングして前記第１トレンチと連結された複数の第２トレンチを形成する段階と、
前記第１トレンチおよび前記複数の第２トレンチ内に第１チャンネル膜を形成する段階と、
を含むことを特徴とする３次元不揮発性メモリ素子の製造方法。
【請求項１１】
前記複数の第１物質膜および前記複数の第２物質膜をエッチングしてスリットを形成する段階と、
前記スリットによって露出された前記複数の第１物質膜を除去する段階と、
前記複数の第１物質膜が除去された領域内に第３導電膜を形成する段階と、
をさらに含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１２】
前記第１導電膜は、Ｐタイプの不純物を含み、前記第２導電膜はＮタイプの不純物を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の方法。
【請求項１３】
前記第１チャンネル膜を形成する段階の後に、
異方性エッチング工程を実行し、前記複数の第２トレンチの底面の前記第１チャンネル膜をエッチングする段階と、
前記第１チャンネル膜のエッチングにより露出された前記第１トレンチの底面の前記第１導電膜を所定の深さでエッチングする段階と、
をさらに含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１４】
一部の下部面がエッチングされた前記第１トレンチおよび前記複数の第２トレンチの内面に沿って第２チャンネル膜を形成する段階と、
をさらに含むことを特徴とする請求項１３に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１５】
前記第２チャンネル膜を形成する段階の前に、前記第１チャンネル膜を除去する段階をさらに含むことを特徴とする請求項１４に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１６】
前記第１トレンチを形成する段階の後に、前記第１トレンチ内に犠牲膜を埋めこむ段階と、
前記犠牲膜上に保護用導電膜を形成する段階と、
をさらに含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第２トレンチを形成した後に、前記複数の第２トレンチの底面に露出された前記犠牲膜を除去する段階をさらに含むことを特徴とする請求項１６に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１８】
前記第１チャンネル膜を形成する段階は、
前記第１トレンチおよび前記複数の第２トレンチの内面に沿って前記第１チャンネル膜を形成する段階と、
前記第１チャンネル膜が形成された前記第１トレンチおよび前記複数の第２トレンチ内に絶縁膜を埋め込む段階と、
前記絶縁膜をリセスする段階と、
前記絶縁膜がリセスされた領域内に導電性プラグを埋め込む段階と、
を含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【請求項１９】
前記導電性プラグは、Ｎタイプの不純物を含むことを特徴とする請求項１８に記載の
３次元不揮発性メモリ素子の製造方法。
【請求項２０】
前記複数の第１物質膜、前記複数の第２物質膜、前記第２導電膜、前記第１層間絶縁膜及び前記第１導電膜を階段型でパターニングする段階と、
前記複数の第１物質膜、前記第２導電膜及び前記第１導電膜とそれぞれ連結される金属配線を形成する段階と、
をさらに含むことを特徴とする請求項１０に記載の３次元不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、３次元構造を有する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ素子である。最近、シリコン基板上に単層でメモリ素子を製造する２次元構造のメモリ素子の集積度向上が限界に達したことにより、シリコン基板から垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。
【０００３】
以下、図面を参照して従来の技術による３次元不揮発性メモリ素子の構造およびそれに伴う問題を詳細に説明する。
【０００４】
図１（ａ）ないし図１（ｃ）は、従来の技術による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図であり、特に、Ｕ字型にストリングが配列されたＵ字チャンネル不揮発性メモリ素子の工程断面図である。
【０００５】
図１（ａ）に示されたように、基板１０上に絶縁膜１１を形成した後、絶縁膜１１上に導電膜１２を形成する。ここで、導電膜１２は、パイプトランジスタのパイプゲートを形成するためのものである。
【０００６】
まず、導電膜１２をエッチングして第１トレンチを形成した後、第１トレンチ内に第１犠牲膜１３を埋め込む。ここで、第１トレンチはＵ字型チャンネルのパイプチャンネルを形成するためのものである。
【０００７】
次に、第１犠牲膜１３が埋め込まれた結果物上に複数の第１層間絶縁膜１４および複数の第１導電膜１５を交互に形成する。ここで、第１導電膜１５はワードラインを形成するためのものである。
【０００８】
次に、複数の第１層間絶縁膜１４および複数の第１導電膜１５上に第２導電膜１６および第２層間絶縁膜１７を形成する。ここで、第２導電膜１６は選択トランジスタの選択ゲートを形成するためのものである。
【０００９】
次に、第２層間絶縁膜１７、第２導電膜１６、複数の第１層間絶縁膜１４および複数の第１導電膜１５をエッチングして第１トレンチと連結された一対の第２トレンチを形成する。ここで、第２トレンチは複数のメモリセルのチャンネルおよび選択トランジスタのチャンネルを形成するためのものである。
【００１０】
図１（ｂ）に示されたように、一対の第２トレンチの底面に露出された第１犠牲膜１３を除去する。
【００１１】
次に、第１トレンチおよび一対の第２トレンチの内面に沿って電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜１８を形成する。
【００１２】
次に、電荷遮断膜、電荷トラップ膜トンネル絶縁膜１８上に中心領域がオープンされたチャンネル絶縁膜１９を形成する。これにより、第１トレンチ内に形成されたパイプチャンネルおよび一対の第２トレンチ内に形成された一対の第１チャンネルで構成されるＵ字型のチャンネルが形成される。
【００１３】
図１（ｃ）に示されたように、Ｕ字型チャンネルのオープンされた中心領域に絶縁膜２０を埋め込む。次に、絶縁膜２０を所定の深さリセスした後、リセスされた領域内に導電性プラグ２１を形成する。ここで、導電性プラグ２１は、Ｎタイプの不純物が高濃度でドープされたポリシリコン膜で形成され、選択トランジスタのゲートと導電性プラグ２１がオーバーラップされてＮタイプの不純物が高濃度でドープされたジャンクション（Junction）を形成することになる。
【００１４】
前述したような構造を有する３次元不揮発性メモリ素子の消去動作は、前記ジャンクションでのＧＩＤＬ（Gate Induced Drain Leakage）によって生成された正孔（Hole）を消去動作に利用する窮乏モード（Depletion Mode）方式で実行される。つまり、ＧＩＤＬによって生成された正孔がチャンネル膜１９に沿って移動し、メモリセルの電荷トラップ膜に注入されたことにより消去動作が実行される。したがって、従来の３次元不揮発性メモリ素子の安定的な消去動作のためには、十分な量の正孔が生成されなければならず、そのためには、ソース選択トランジスタのゲートとジャンクションのオーバーラップを適切に調節しなければならない。もしも、ソースゲートとジャンクションが過度にオーバーラップされれば、ソース選択トランジスタでリーク電流が発生しえる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図２は、従来技術による３次元不揮発性メモリ素子の断面図を示し、これを参照して従来技術による３次元不揮発性メモリ素子の問題を調べてみる。
【００１６】
前述したように、従来技術による３次元不揮発性メモリ素子は、Ｕ字型チャンネルの上部に高濃度の不純物がドープされた導電性プラグ２１を形成し、窮乏モード方式で消去動作を実行する。ここで、導電性プラグ２１は、ポリシリコン膜を蒸着した後、不純物をイオン注入するか、不純物が高濃度にドープされたポリシリコンを蒸着することにより形成される。しかしながら、このような工程によると、次のような問題が誘発される。
【００１７】
第１に、チャンネルのオープンされた中心領域に埋め込まれた絶縁膜２０をリセスするための工程の難易度が高い。リセス工程の際に、既に形成された周辺の膜を損なうことなく絶縁膜２０のみを選択的にリセスしなければならないため、リセス工程の条件が複雑であり、絶縁膜２０がリセスされる量を調節することもやはり容易ではない。したがって、図２に示されたように、複数のストリングの絶縁膜２０が不均一にリセスされる可能性が高く、このような場合には、導電性プラグ２１とソースゲートのオーバーラップもまた不均一になりメモリ素子の特性が低下されるような問題が誘発される。
【００１８】
第二に、ポリシリコン膜を蒸着した後、不純物をイオン注入した場合、不純物の拡散制御が容易ではない。導電性プラグに不純物をイオン注入する場合、水平方向でない垂直方向に不純物の拡散を調節しなければならないため、工程的制御が難しい。したがって、ソースゲートとジャンクションのオーバーラップを調整するのに困難がある。
【００１９】
第三に、不純物が高濃度にドープされたポリシリコンを蒸着する場合、従来一般的に使用されていない工程であるから、技術のノウハウが少なく工程の難易度が高いため、実用化に困難がある。
【００２０】
第四に、窮乏モードで消去動作を実行する場合は、隣接するワードラインの隣接するストリング間に消去速度が均一でなく（Erase Speed Variation）、選択トランジスタのスイング（Swing）特性が劣化するなどの問題もまた生じる。
【００２１】
前述のように本発明の一実施例は、エンハンスドモード（Enhanced Mode）で駆動される３次元不揮発性メモリ素子及びその製造方法を提供する。
【課題を解決するための手段】
【００２２】
本発明の一実施例による３次元不揮発性メモリ素子は、第１パイプゲートと、前記第１パイプゲート上に形成された第２パイプゲートおよび前記第１パイプゲートと前記第２パイプゲートとの間に介在された第１層間絶縁膜を含むパイプゲートと、前記パイプゲート上に交互に積層された複数のワードラインおよび複数の第２層間絶縁膜と、前記パイプゲート内に埋め込まれたパイプチャンネルと、前記パイプチャンネルに連結され、前記複数のワードラインおよび前記複数の第２層間絶縁膜を貫通する複数のメモリセルチャンネルと、を含む。
【００２３】
また、本発明の他の実施例による３次元不揮発性メモリ素子の製造方法は、第１導電膜と、第１層間絶縁膜及び第２導電膜を順に形成する段階と、前記第２導電膜及び前記第１層間絶縁膜をエッチングした後、前記第１導電膜をエッチングして第１トレンチを形成する段階と、前記第１トレンチが形成された結果物上に複数の第３導電膜および複数の第２層間絶縁膜を交互に形成する段階と、前記複数の第３導電膜および前記複数の第２層間絶縁膜をエッチングして前記第１トレンチと連結された複数の第２トレンチを形成する段階と、前記第１トレンおよび前記複数の第２トレンチ内に第１チャンネル膜を形成する段階と、を含む。
【発明の効果】
【００２４】
以上のように、本発明の３次元不揮発性メモリ素子は第１パイプゲートおよび第２パイプゲートからなるパイプゲートを備える。したがって、３次元不揮発性メモリ素子のエンハンストモードで動作が可能となる。
【図面の簡単な説明】
【００２５】
【図１】従来の技術による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図２】従来技術による３次元不揮発性メモリ素子の断面図である。
【図３】本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図４】本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図５】本発明の一実施例によるメモリシステムの構成を示した構成図である。
【図６】本発明の一実施例によるコンピューティングシステムの構成を示した構成図であ
【発明を実施するための形態】
【００２６】
以下、本発明の最も好ましい実施例について説明する。ただし、図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際の物理的な厚さに比べて誇張されて図示されうる。本発明を説明するにあたり、本発明の要旨と関係のない構成は省略することができる。また、各図面の構成要素に参照番号を付加するにあたり、同じ構成要素に限ってはたとえ他の図面上に表示されても可能な限り同一の番号を有するようにしていることに留意すべきである。
【００２７】
図３（ａ）ないし図３（ｆ）は、本発明の第１実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図である。図３（ａ）に示されたように、基板３０上に第１層間絶縁膜３１を形成した後、第１層間絶縁膜３１上に第１導電膜３２、第２層間絶縁膜３３および第２導電膜３４を順に形成する。ここで、第１導電膜３２は第１パイプゲートを形成するためのものであり、第２導電膜３４は、第２パイプゲートを形成するためのもので、第１パイプゲートと第２パイプゲートはそれぞれ異なるタイプの不純物を含むように形成することができる。たとえば、第１導電膜３２は、Ｐタイプの不純物が高濃度でドープされたポリシリコン膜で形成され、第２導電膜３４は、Ｎタイプの不純物が高濃度でドープされたポリシリコン膜で形成することができる。
【００２８】
図３（ｂ）に示されたように、第２導電膜３４および第２層間絶縁膜３３をエッチングした後、第１導電膜３２をエッチングして第１トレンチを形成する。ここで、第１トレンチではパイプチャンネルが形成されるべき領域を確保するためのもので、第１トレンチの底面に第１導電膜３２が露出される。
【００２９】
以下、エッチングされた第１導電膜は第１パイプゲート３２Ａと命名し、エッチングされた第２導電膜は第２パイプゲート３４Ａと命名する。本図面では、エッチングされた第２層間絶縁膜を図面符号"３３Ａ"に示した。
【００３０】
まず、第１トレンチが形成された結果物上に第１犠牲膜３５を形成した後、平坦化工程を実行して第１トレンチ内に第１犠牲膜３５を埋め込む。ここで、第１犠牲膜３５は酸化膜で形成することができる。
【００３１】
次に、第１犠牲膜３５が埋め込まれた結果物上に保護用導電膜３６を形成することができる。ここで、保護用導電膜３６はパイプゲートの電場（Field）を強化させるためのもので、ポリシリコン膜で形成することができる。このように、保護用導電膜３６を形成することで最下部のワードラインとパイプゲートとの間の電場を強化することができる。
【００３２】
図３（ｃ）に示されたように、保護用導電膜３６が形成された結果物上に複数の第１物質膜および複数の第２物質膜を交互に形成する。第１物質膜と第２物質膜はエッチング選択比の大きい物質で形成される。本実施例では、第１物質膜が第３導電膜３８であり、第２物質膜が第３層間絶縁膜３７である場合について説明する。ここで、複数の第３導電膜３８は、複数のワードラインを形成するためのもので、ポリシリコン膜で形成することができる。また、複数の第３層間絶縁膜３７は、基板上に積層された複数のメモリセルを相互分離するためのものであり、酸化膜で形成することができる。
【００３３】
まず、複数の第３導電膜３８及び複数の第３層間絶縁膜３７が形成された結果物上に第４導電膜３９および第４層間絶縁膜４０を形成する。ここで、第４導電膜３９は選択ラインを形成するためのもので、ポリシリコン膜で形成することができる。
【００３４】
次に、第４層間絶縁膜４０、第４導電膜３９、複数の第３導電膜３８及び複数の第３層間絶縁膜３７をエッチングして第１トレンチと連結された複数の第２トレンチを形成する。ここで、第２トレンチはメモリセルのチャンネル領域および選択トランジスタのチャンネル領域を確保するためのもので、各第１トレンチの少なくとも一対の第２トレンチが連結されうる。
【００３５】
次に、複数の第２トレンチの底面に露出された第１犠牲膜３５を除去した後、第１トレンチおよび複数の第２トレンチの内面に沿って電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１を形成する。本図面では便宜上電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜を一つの図面符号"４１"に示した。
【００３６】
次に、電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１上に第１チャンネル膜４２を形成する。ここで、第１チャンネル膜４２はポリシリコン膜で形成することができる。
【００３７】
図３（ｄ）に示されたように、複数の第２トレンチの底面に露出された第１チャンネル膜４２および電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１をエッチングして第１トレンチの底面の一部を露出させた後、露出された第１パイプゲート３２Ａをエッチングする。これにより、第１トレンチの底面に第１パイプゲート３２Ａに突出された突出部が形成される。本図面では、エッチングされた第１チャンネル膜を図面符号"４２Ａ"に付し、エッチングされた電荷遮断膜、電荷トラップ膜、トンネル絶縁膜を図面符号"４１Ａ"に付し、エッチングされた第１パイプゲートを図面符号"３２Ｂ"に付してある。ここで、エッチング工程は、異方性エッチング工程で行うことが望ましい。また、第１チャンネル膜４２Ａは、エッチング工程の実行時に一種の保護膜としての役割を果たすことができるが、電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１Ａが損なわれることを防止する。
【００３８】
図３（ｅ）に示されたように、底面に突出部が形成された第１トレンチおよび複数の第２トレンチの内面に沿って第２チャンネル膜４３を形成する。ここで、第２チャンネル膜４３は、電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１Ａ上に形成され、突出部部内に形成されて第１パイプゲート３２Ｂと直接連結される。
【００３９】
前に異方性エッチング工程を実行する過程で、第１チャンネル膜４２Ａが損傷されうるが、このように第２チャンネル膜４３を形成することにより高品質のチャンネル膜を形成することができる。
【００４０】
これにより、第１チャンネル膜４２Ａおよび第２チャンネル膜４３からなるＵ字型のチャンネルが形成される。ここで、第１トレンチ内に形成された第１チャンネル膜４２Ａおよび第２チャンネル膜４３はパイプチャンネルを構成し、複数の第２トレンチ内に形成された第１チャンネル膜４２Ａおよび第２チャンネル膜４３は、メモリセルのチャンネルおよび選択トランジスタのチャンネルを構成する。
【００４１】
一方、また他の実施例として第２チャンネル膜４３を形成する前に、第１チャンネル膜４２Ａを除去することができる。第１チャンネル膜４２Ａを除去することで、第１チャンネル膜４２Ａの損傷に伴う問題点または電荷遮断膜、電荷トラップ膜、トンネル絶縁膜の界面汚染などの問題を防ぐことができる。たとえば、洗浄工程により第１チャンネル膜４２Ａを除去したり、トンネル絶縁膜の損傷を最小化するように乾式洗浄工程を利用して第１チャンネル膜４２Ａを除去することができる。
【００４２】
まず、第２チャンネル膜４３が形成された結果物上に絶縁膜４４を形成した後、平坦化工程を実行して第１トレンチおよび複数の第２トレンチ内に絶縁膜４４を埋め込む。ここで、絶縁膜４４は、ＰＳＺ（polysilazane）膜で形成することができる。
【００４３】
次に、絶縁膜４４を所定の深さでリセスして導電性プラグを形成するための領域を確保する。ここで、リセス工程は湿式洗浄工程で実行されることが望ましい。また、リセスされる深さに応じて選択ラインとジャンクションのオーバーラップが決定されるので、第４層間絶縁膜４０および第４導電膜３９の厚さを考慮してリセス工程を実行する。
【００４４】
次に、リセスされた領域に導電性プラグ４５を形成する。ここで、導電性プラグ４５はＮタイプの不純物が高濃度でドープされたポリシリコン膜で形成されることが望ましい。
【００４５】
次に、第４層間絶縁膜４０、第４導電膜３９、複数の第３導電膜３８及び複数の第３層間絶縁膜３７をエッチングし、隣接した第２チャンネルトレンチの間にスリット（Slit）を形成する。これにより、隣接するメモリセルおよびメモリブロックが分離され、少なくとも一層で積層された複数の選択ライン３９Ａおよび多層で積層された複数のワードライン３８Ａが形成される。本図面では、エッチングされた第４層間絶縁膜を図面符号 "４０Ａ"に付し、エッチングされた第４導電膜を図面符号"３９Ａ"に付し、エッチングされた複数の第３導電膜を図面符号 "３８Ａ"に付し、エッチングされた第３層間絶縁膜を図面符号"３７Ａ"に付した。
【００４６】
次に、スリットの内面に露出された複数の選択ライン３９Ａおよび複数のワードライン３８Ａを一部厚さシリサイド化する。たとえば、複数のスリット内に金属膜を形成した後、熱処理工程によって複数の選択ライン３９Ａおよび複数のワードライン３８Ａを一部厚さシリサイド化することができる。本図面では、複数の選択ライン３９Ａのシリサイド化された領域を図面符号"３９Ａ−１"に付し、複数のワードライン３８Ａのシリサイド化された領域を図面符号"３８Ａ−１"に付した。
【００４７】
次に、複数のスリット内に残留する金属膜を除去した後、複数のスリット内に絶縁膜４６を埋め込む。
【００４８】
図３（ｆ）に示されたように、一つのストリングに含まれる２つの選択ライン３９Ａのうちいずれか一つの選択ライン３９Ａと連結されるビットラインコンタクトプラグＢＬＣとビットラインＢＬを形成し、残りの選択ライン３９Ａと連結されるソースラインＳＬを形成する。本図面では、一つのストリングのみを示したが、隣接するストリングはソースラインＳＬを共有することになる。
【００４９】
まず、複数の選択ライン３９Ａ、複数のワードライン３８Ａ、第２パイプゲート３４Ａおよび第１パイプゲート３２Ａの表面がそれぞれ露出するように、第４層間絶縁膜４０Ａ、第４導電膜３９Ａ、複数の第３導電膜の３８Ａ、複数の第３層間絶縁膜の３７Ａ、第２パイプゲート３４Ａおよび第２層間絶縁膜３３Ａを階段型でパターニングする。
【００５０】
パターニングの過程で、第１パイプゲート３２Ｂもエッチングすることができる。また、第２パイプゲート３４Ａ上に保護用導電膜３６が形成された場合には、保護用導電膜３６と第２パイプゲート３４Ａが電気的に連結されているので、保護用導電膜３６の表面が露出されるように階段型でパターニングすることができる。本図面では、エッチングされた第４層間絶縁膜を図面符号 "４０Ｂ"に付し、エッチングされた複数の選択ラインを図面符号"３９Ｂ"に付し、エッチングされた複数のワードラインを図面符号 "３８Ｂ"に付し、エッチングされた複数の第３層間絶縁膜を図面符号 "３７Ｂ"に付し、エッチングされた保護用導電膜を図面符号"３６Ａ"に付し、エッチングされた第２パイプゲートを図面符号"３４Ｂ"に付し、エッチングされた第２層間絶縁膜を図面符号"３３Ｂ"に付した。
【００５１】
次に、階段型でパターニングされた結果物の全体的な構造上に絶縁膜（図示せず）を形成した後、絶縁膜をエッチングして複数の選択ライン３９Ｂ、複数のワードライン３７Ｂ、第２パイプゲート３４Ｂおよび第１パイプゲート３２Ｂとそれぞれ連結された複数のコンタクトホールを形成する。
【００５２】
次に、コンタクトホールが形成された結果物上に導電膜を形成した後、平坦化工程を実行して複数の選択ライン３９Ｂ、複数のワードライン３７Ｂ、第２パイプゲート３４Ｂおよび第１パイプゲート３２Ｂとそれぞれ連結された複数の金属配線用コンタクトプラグＭＯＣを形成する。
【００５３】
次に、複数の金属配線用コンタクトプラグＭＯＣとそれぞれ連結される複数の金属配線ＭＬを形成する。複数の金属配線用コンタクトプラグＭＯＣは、複数の金属配線ＭＬによりそれぞれ駆動回路と連結される。
【００５４】
前述した本発明によれば、第１パイプゲート３２Ｂおよび第２パイプゲート３３Ｂで構成されるパイプゲートを形成し、金属配線用コンタクトプラグＭＯＣにより直接第１パイプゲート３２Ｂおよび第２パイプゲート３４Ｂに直接バイアスを印加する。たとえば、消去動作の際、第１パイプゲート３２Ｂおよび第２パイプゲート３４Ｂに消去電圧を印加する。読み込み動作の際、第１パイプゲート３２Ｂに読み込み電圧を印加し、第２パイプゲート３４Ｂを接地させる。また、プログラム動作の際、第１パイプゲート３２Ｂにパス電圧を印加し、第２パイプゲート３４Ｂを接地させる。
【００５５】
したがって、３次元不揮発性メモリ素子はエンハンストモード方式で駆動することができ、それによって、消去動作、読み込み動作およびプログラム動作の効率を向上させることができる。また、従来の３次元不揮発性メモリ素子が窮乏モード方式で消去動作を実行することに伴う問題点、隣接するワードラインまたは隣接するストリングの間の消去速度のばらつき、選択トランジスタのスウィング（Swing）特性の劣化を改善することができる。
【００５６】
一方、本発明によれば、一対の第２トレンチの底面に露出された第１チャンネル膜４２と電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１をエッチングした後、露出された第１パイプゲート３２Ａを一部厚さエッチングする工程を省略することも可能である。このような場合、第１パイプゲート３２Ａに突出された突出部が形成されず、第１チャンネル膜４２が電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜４１によって前面に囲まれた形態を有することになる。特に、Ｐタイプの不純物が高濃度でドープされた第１パイプゲートおよびＮタイプの不純物が高濃度でドープされた第２パイプゲートを形成し、パイプチャンネルの一部が第１パイプゲートと直接連結することができる。
【００５７】
このような構造によれば、第１パイプゲートがフローティングゲート型不揮発性メモリ素子のＰ-ウェルのように、正孔供給源の役割をすることができる。また、第１パイプゲート３２Ａと第２パイプゲート３４Ａに、それぞれバイアスを印加することができるので、消去動作、読み込み動作およびプログラム動作を効率的に行うことができる。特に、第１パイプゲート３２Ａと第２パイプゲート３４Ａに印加されるバイアスを同じ値にするか、異なる値に調整することで最下部に形成されたワードラインによる干渉を減少することができる。
【００５８】
図４（ａ）ないし図４（ｃ）は、本発明の第２実施例による３次元不揮発性メモリ素子の製造方法を説明するための工程断面図である。ただし、前述した第１実施例で説明した内容と重複する内容は省略して説明する。
【００５９】
図４（ａ）に示されたように、基板５０上に第１層間絶縁膜５１、第１導電膜５２、第２層間絶縁膜５３および第２導電膜５４を形成した後、第２導電膜５４、第２層間絶縁膜および第１導電膜５２をエッチングして第１トレンチを形成する。以下、エッチングされた第１導電膜を第１パイプゲート５２と命名し、エッチングされた第２導電膜を第２パイプゲート５４と命名する。
【００６０】
まず、第１トレンチ内に第１犠牲膜（図示せず）を埋め込んだ後、保護用導電膜５５を形成する。
【００６１】
次に、保護用導電膜５５上に複数の第１物質膜および複数の第２物質膜を交互に形成する。本実施例では、第１物質膜が犠牲膜５７であり、第２物質膜が第３層間絶縁膜５６である場合について説明する。ここで、第２犠牲膜５７は、後続工程で形成されるべきワードラインの領域および選択ラインの領域を確保するためのもので、第３層間絶縁膜５６とのエッチング選択比の大きい物質で形成されることが望ましい。たとえば、第３層間絶縁膜５６が酸化膜で形成された場合、第２犠牲膜５７は窒化膜で形成されることが望ましい。また、選択ラインの領域を確保するための第２犠牲膜５７は、ワードラインの領域を確保するための第２犠牲膜５７に比べて厚く形成することができる。
【００６２】
次に、複数の第３層間絶縁膜５６および複数の第２犠牲膜５７をエッチングして第１トレンチと連結された複数の第２トレンチを形成する。
【００６３】
次に、複数の第２トレンチの底面に露出された第１犠牲膜を除去した後、第１トレンチおよび複数の第２トレンチの内面に沿って電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜６０を形成する。
【００６４】
次に、電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜６０上に第１チャンネル膜６１を形成する。
【００６５】
次に、複数の第２トレンチの底面に露出された第１チャンネル膜６１および電荷遮断膜、電荷トラップ膜およびトンネル絶縁膜６０をエッチングして第１トレンチ底面の一部を露出させた後、露出された第１パイプゲート５２をエッチングする。
【００６６】
次に、底面に突出部が形成された第１トレンチおよび複数の第２トレンチの内面に沿って第２チャンネル膜６２を形成する。この時、第２チャンネル膜６２を形成する前に第１チャンネル膜６１を除去することができる。
【００６７】
次に、第１トレンチおよび複数の第２トレンチ内に絶縁膜６３を埋めこんだ後、絶縁膜６３を所定の深さでリセスして導電性プラグを形成するための領域を確保する。次に、リセスされた領域に導電性プラグ６４を形成する。
【００６８】
図４（ｂ）に示されたように、まず、複数の第３層間絶縁膜５６および複数の第２犠牲膜５７をエッチングして、隣接した複数の第２チャンネルトレンチの間にスリットを形成する。
【００６９】
次に、複数のスリット内に露出された複数の第２犠牲膜５７を除去して、複数の選択ライン領域および複数のワードライン領域を形成する。本図面では、エッチングされた第３層間絶縁膜を図面符号"５６Ａ"に付した。
【００７０】
参考として、複数の第２犠牲膜５７を除去して露出された電荷遮断膜を除去し、複数の選択ライン領域および複数のワードライン領域の内面に沿って電荷遮断膜をさらに形成することができる。電荷遮断膜は、アルミニウム酸化膜などの高誘電常数（High-K）物質膜で形成されるか、または酸化膜およびアルミニウム酸化物を含むように形成することができる。
【００７１】
図４（ｃ）に示されたように、複数の選択ライン領域および複数のワードライン領域内に、第３導電膜を埋めこんで複数の選択ライン６５および複数のワードライン６６を形成する。ここで、第３導電膜は、ポリシリコン膜またはタングステンなどの金属膜で形成することができる。一例として、ポリシリコンで第３導電膜が形成される場合、複数の選択ラインおよび複数のワードラインを一部厚さシリサイド化するようにシリサイド化工程を行うことができる。
【００７２】
次に、複数のスリット内に絶縁膜６７を埋め込む。
【００７３】
次に、図面には図示されていなかったが、ビットライン形成工程、ソースライン形成工程、階段型パターニング工程、金属配線用コンタクトプラグ形成工程などを進行する。
【００７４】
一方、第１物質膜ドープドポリシリコン膜、ドープド非晶質シリコン膜等の導電膜で形成され、第２物質膜はアントープドポリシリコン膜、アントープド非晶質シリコン膜等の犠牲膜で形成されることも可能である。このような場合、複数のスリットを形成した後、複数のスリット内に露出された複数の第２物質膜を除去する。次に、 複数の第２物質膜が除去された領域および 複数のスリット内に絶縁膜を埋め込む。
【００７５】
図５は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図５に示されたように、本発明の一実施例によるメモリシステム１００は不揮発性メモリ素子１２０とメモリコントローラ１１０を含む。
【００７６】
不揮発性メモリ素子１２０は、前述したパイプゲートおよびパイプチャンネル膜を備えたセルアレイを有するように構成される。また、不揮発性メモリ素子１２０は、複数のフラッシュメモリチップで構成されたマルチチップパッケージである場合もある。
【００７７】
メモリコントローラ１１０は、不揮発性メモリ素子１２０を制御するように構成され、ＳＲＡＭ１１１、ＣＰＵ１１２、ホストインタフェース１１３、ＥＣＣ１１４、メモリインタフェース１１５を含むことができる。 ＳＲＡＭ１１１は、ＣＰＵ１１２の動作メモリとして使用され、ＣＰＵ１１２は、メモリコントローラ１１０のデータ交換のための制御動作を実行し、ホストインタフェース１１３は、メモリシステム１００と接続されているホストのデータ交換プロトコールを備える。
【００７８】
また、ＥＣＣ１１４は、不揮発性メモリ素子１２０から読み込まれたデータに含まれているエラーを検出および訂正し、メモリインタフェース１１５は不揮発性メモリ素子１２０とのインタフェーシングを行う。この他にもメモリコントローラ１１０は、ホストとのインタフェーシングのためのコードデータを格納するＲＣＭをさらに含むことができる。
【００７９】
図６は、本発明の一実施例によるコンピューティングシステムの構成を示す構成図である。図６に示されたように、本発明の一実施例によるコンピューティングシステム２００は、システムバス２６０に電気的に連結されたＣＰＵ２２０、ＲＡＭ２３０、ユーザインタフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピューティングシステム２００が、モバイル装置の場合、コンピューティングシステム２００に動作電圧を供給するためのバッテリーをさらに含むことができ、応用チップセット、カメライメージプロセッサＣＩＳ、モバイルＤＲＡＭなどをさらに含むことができる。メモリシステム２１０は、前述のように図５を参照して説明したように、不揮発性メモリ２１２、メモリコントローラ２１１で構成することができる。
【００８０】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８１】
３０  基板、
３１  第１層間絶縁膜、
３２  第１導電膜、
３３  第２層間絶縁膜、
３４  第２導電膜、
３５  第１犠牲膜、
３６  保護用導電膜、
３７  第３層間絶縁膜、
３８  第３導電膜、
３９  第４導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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