(57)【要約】【課題】集積回路をテストするテスト装置において、費用、期間を削減する。【解決手段】テスト装置１の制御部１１は、集積回路６のテストを制御するための信号を出力する。テスト信号発生部６６は、制御部１１から出力された信号の入力に応じて、集積回路６に入力可能なテスト信号を発生する。分岐マルチプレクサ４１には、複数の集積回路６が接続される。分岐マルチプレクサ４１は、テスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路６に対して並列に出力する。【選択図】図１
2012008091.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のテストを制御するための信号を出力する制御部と、
前記制御部に接続され、前記制御部から出力された前記信号の入力に応じて、前記集積回路に入力可能なテスト信号を発生するテスト信号発生部と、
複数の前記集積回路が接続可能であり、前記テスト信号発生部から出力された前記テスト信号を複数の分岐テスト信号に分岐し、接続されている前記複数の集積回路に対して並列に出力する分岐マルチプレクサと
を有するテスト装置。
【請求項２】
前記テスト信号発生部は、
前記テスト信号を生成するための複数のテストデータを、複数のアドレスに対応付けて記憶するメモリを有し、
前記制御部は、
前記テスト信号発生部に対して、前記メモリの前記複数のアドレスを所定の順番で指定するアドレス信号を出力し、
前記メモリは、
前記制御部から入力される前記アドレス信号に基づいて、各アドレスのテストデータに基づくテスト信号を出力する
請求項１記載のテスト装置。
【請求項３】
前記テスト信号発生部は、
複数のアドレスに対して、前記テスト信号を生成するための複数のテストデータおよび命令コードを対応付けて記憶するメモリと、
前記制御部から出力された前記信号の入力に応じて、前記メモリへのアドレス信号の出力を開始するアドレス生成部と
を有し、
前記メモリは、
前記アドレス生成部から出力された前記アドレス信号の入力に応じて、当該アドレスに格納されたテストデータに基づくテスト信号、および命令コードに基づく命令コード信号とを出力し、
前記アドレス生成部は、
前記メモリから出力された前記命令コード信号に応じて次のアドレス信号を前記メモリへ出力する
請求項１記載のテスト装置。
【請求項４】
前記テスト装置は、
前記制御部、および前記分岐マルチプレクサを有するテスタ本体と、
前記テスタ本体に接続され、前記テスト信号発生部を有するテスト信号発生装置と
を有し、
前記テスト信号発生部は、
前記テスタ本体に接続された前記複数の集積回路の論理回路をテストするための論理回路用のテスト信号を生成し、
前記分岐マルチプレクサは、
前記論理回路用のテスト信号から複数の分岐テスト信号を生成し、接続されている前記複数の集積回路に対して並列に出力する
請求項１から３のいずれか一項記載のテスト装置。
【請求項５】
前記制御部は、
前記集積回路のメモリをテストするために前記集積回路に入力可能なメモリ用のテスト信号を出力可能であり、
前記テスト装置は、
前記制御部および前記テスト信号発生部が接続され、前記制御部から出力された前記メモリ用のテスト信号と、前記テスト信号発生部から出力された前記論理回路用のテスト信号との一方を選択するセレクタを有し、
前記分岐マルチプレクサは、
前記セレクタにより選択されたテスト信号から分岐テスト信号を生成し、接続されている各前記集積回路に対して並列に出力する
請求項４記載のテスト装置。
【請求項６】
前記制御部は、
前記セレクタに対して、前記制御部の前記メモリ用のテスト信号、および前記テスト信号発生部の前記論理回路用のテスト信号の一方を選択させる制御信号を出力する
請求項５記載のテスト装置。
【請求項７】
複数の集積回路が接続可能であり、入力されるテスト信号を分岐して前記複数の集積回路へ並列に出力する分岐マルチプレクサ、および、前記複数の集積回路のテストを制御するための信号を出力する制御部を有するテスタ本体と、
前記テスタ本体に接続されるテスト信号発生装置と
を有し、
前記テスト信号発生装置は、
前記制御部から出力された前記信号の入力に応じて、前記集積回路に入力可能なテスト信号を前記分岐マルチプレクサへ出力し、
前記分岐マルチプレクサは、
前記テスト信号発生装置から入力された前記テスト信号を複数の分岐テスト信号に分岐し、接続されている前記複数の集積回路に対して並列に出力する
テスト装置。
【請求項８】
集積回路に入力するためのテスト信号を分岐して複数の集積回路へ並列に出力することにより前記複数の集積回路を並列にテストすることができるテスタ本体が接続可能なコネクタと、
前記コネクタに接続され、前記テスタ本体において前記集積回路のテストを制御するために生成された信号が入力され、当該信号の入力に応じて、前記集積回路に入力可能なテスト信号を前記コネクタへ出力するテスト信号発生部と
を有するテスト信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路をテストするテスト装置、およびテスト信号発生装置に関する。
【背景技術】
【０００２】
集積回路には、メモリを有する集積回路、論理回路を有する集積回路、メモリおよび論理回路を有する集積回路などがある。
これらの集積回路では、製造したものが正しく動作または機能するかを確認する必要があり、出荷前にその動作や機能をテストする。
出荷前の集積回路のテストには、メモリテスタ、ロジックテスタ、動作試験装置などのテスト装置が用いられる（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−２６１６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、集積回路のテストには、手間および費用がかかる。
また、集積回路のテスト設備にも費用がかかる。
近年のデジタル機器では、集積回路において論理回路の高集積化が進んでいる。論理回路の集積度が高まるにつれて、論理回路のテストパターンが複雑化し、テストパターン数、テスト期間、テスト費用なども増加している。
これに対して、近年のデジタル機器では、コストダウンに対する強い要求がある。
【０００５】
このように集積回路をテストするテスト装置では、テスト費用の削減、テスト期間の短縮などが求められている。
【課題を解決するための手段】
【０００６】
本発明の第１の観点のテスト装置は、集積回路のテストを制御するための信号を出力する制御部と、制御部に接続され、制御部から出力された信号の入力に応じて、集積回路に入力可能なテスト信号を発生するテスト信号発生部と、複数の集積回路が接続可能であり、テスト信号発生部から出力されたテスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路に対して並列に出力する分岐マルチプレクサとを有する。
【０００７】
第１の観点では、テスト信号発生部は、制御部からテストを制御するための信号が入力されると、集積回路に入力可能なテスト信号を発生する。
分岐マルチプレクサは、テスト信号発生部から出力されたテスト信号を分岐して複数の分岐テスト信号を生成し、接続されている複数の集積回路へ並列に出力する。
よって、第１の観点では、１個のテスト信号発生部からテスト信号を発生させ、かつ、そのテスト信号を複数の集積回路に対して並列に入力させることができる。
その結果、第１の観点では、複数の集積回路をテスト装置に接続し、その複数の集積回路を同じテスト信号に基づいて並列にテストすることができる。
【０００８】
本発明の第２の観点のテスト装置は、複数の集積回路が接続可能であり、入力されるテスト信号を分岐して複数の集積回路へ並列に出力する分岐マルチプレクサ、および、複数の集積回路のテストを制御するための信号を出力する制御部を有するテスタ本体と、テスタ本体に接続されるテスト信号発生装置とを有する。そして、テスト信号発生装置は、制御部から出力された信号の入力に応じて、集積回路に入力可能なテスト信号を分岐マルチプレクサへ出力する、分岐マルチプレクサは、テスト信号発生装置から入力されたテスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路に対して並列に出力する。
【０００９】
本発明の第３の観点のテスト信号発生装置は、集積回路に入力するためのテスト信号を分岐して複数の集積回路へ並列に出力することにより複数の集積回路を並列にテストすることができるテスタ本体が接続可能なコネクタと、コネクタに接続され、テスタ本体において集積回路のテストを制御するために生成された信号が入力され、当該信号の入力に応じて、集積回路に入力可能なテスト信号をコネクタへ出力するテスト信号発生部とを有する。
【発明の効果】
【００１０】
本発明によれば、テスト費用を削減し、テスト期間を短縮することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係るテスト装置の概略ブロック図である。
【図２】図２は、図１のテスト装置に使用したメモリテスタの概略ブロック図である。
【図３】図３は、図２のメモリテスタによりテスト可能なメモリ集積回路の一例のブロック図である。
【図４】図４は、図１のテスト装置により動作または機能がテストされる論理回路を有する集積回路（ＤＵＴ）の一例のブロック図である。
【図５】図５は、図１のテスト装置により動作または機能がテストされる論理回路およびメモリを有する集積回路（ＤＵＴ）の一例のブロック図である。
【図６】図６は、図１のテスト信号発生装置の概略ブロック図である。
【図７】図７は、図４または図５の集積回路の論理回路のテストの際に、図６のパタンメモリに記憶される論理回路テスト用のテストデータ（テストパタンニーモニック）の一例の説明図である。
【図８】図８は、図７のテストパターンデータ（テストパタンニーモニック）の説明図である。
【図９】図９は、図４の集積回路の論理回路のテストの際に、図１のシーケンス制御部により実行されるシーケンスプログラムの一例の説明図である。
【図１０】図１０は、比較例に係る一般的なロジックテスタの概略ブロック図である。
【図１１】図１１は、本発明の第２実施形態に係るテスト装置の概略ブロック図である。
【図１２】図１２は、図１１のテスト信号発生装置の概略ブロック図である。
【図１３】図１３は、図４の集積回路の論理回路のテストの際に、図１２のパタンメモリに記憶される論理回路テスト用のテストデータの一例の説明図である。
【図１４】図１４は、図１３のテストデータの説明図である。
【図１５】図１５は、図４の集積回路の論理回路のテストの際に、図１１のシーケンス制御部により実行されるシーケンスプログラムの一例の説明図である。
【図１６】図１６は、図１５のシーケンスプログラムの実行により図１１のシーケンス制御部が生成するアドレス信号の説明図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（シーケンス制御部３１から出力されるアドレス信号に対応するテスト信号をパタンメモリ６２から出力するテスト装置１の例）。
２．比較例（一般的なロジックテスタ１０１の例）。
３．第２実施形態（シーケンス制御部３１から出力されたアドレス信号をクロック信号に用いてパタンメモリ６２がテスト信号の出力を開始し、その後はアドレス生成部９４のアドレス信号に基づいてテスト信号を出力するテスト装置１の例）。
【００１３】
＜１．第１実施形態＞
［テスト装置１の構成］
図１は、本発明の第１実施形態に係るテスト装置１の概略ブロック図である。
図１のテスト装置１は、複数の集積回路（ＤＵＴ：Device Under Test）６の動作または機能を同時並列的にテストするものである。
図１のテスト装置１は、複数の集積回路６が接続されるテスタ本体２と、テスタ本体２に取り外し可能に接続されるテスト信号発生装置３とを有する。
【００１４】
図２は、図１のテスト装置１に使用したメモリテスタ１００の概略ブロック図である。
図２のメモリテスタ１００は、複数のメモリ集積回路６−１を同時並列的にテストすることができる。
【００１５】
図３は、図２のメモリテスタ１００によりテスト可能なメモリ集積回路６−１の一例のブロック図である。
図３のメモリ集積回路６−１は、複数の入出力端子５５、メモリセルアレイ５６を有する。メモリセルアレイ５６は、アドレス選択可能な複数のメモリセルを有する。
メモリ集積回路６−１は、複数の入出力端子５５から入力されたデータをメモリセルに記憶する。また、メモリ集積回路６−１は、複数の入出力端子５５により指定されたアドレスのデータを、メモリセルから読出し、複数の入出力端子５５から出力する。
このようなメモリ集積回路６−１のテストでは、アドレスを順番に変更しながら、メモリセルへの書込み処理、読出し処理が実行される。このため、メモリ集積回路６−１のテストは、単純であり、ＡＬＰＧ（ALgorithmic Pattern Generator）機能によりテストパターンを生成してテストすることができる。
【００１６】
図２のテスタ本体２は、ＡＬＰＧ部１１、本体メモリ（ＭＥＭ）１２、ピンエレクトロニクス部１３を有する。
【００１７】
本体メモリ１２は、メモリ集積回路６−１のテストを実行するシーケンスプログラム２１、メモリ集積回路６−１のテスト結果データ２２などを記憶する。
【００１８】
ＡＬＰＧ部１１は、シーケンスプログラム２１を実行するシーケンス制御部３１、アドレス信号発生部３２、データ信号発生部３３、制御信号発生部３４、タイミング信号発生部３５を有する。
【００１９】
シーケンス制御部３１は、本体メモリ１２に接続される。
シーケンス制御部３１は、本体メモリ１２からシーケンスプログラム２１を読み込んで実行する。
【００２０】
アドレス信号発生部３２、データ信号発生部３３、制御信号発生部３４、およびタイミング信号発生部３５は、シーケンス制御部３１に接続され、シーケンス制御部３１がシーケンスプログラム２１の実行により生成した信号が入力される。
そして、アドレス信号発生部３２は、アドレス信号を生成して出力する。
データ信号発生部３３は、データ信号を生成して出力する。
制御信号発生部３４は、制御信号を発生して出力する。
タイミング信号発生部３５は、タイミング信号を発生して出力する。
【００２１】
ピンエレクトロニクス部１３は、複数のメモリ集積回路６−１に対して信号を入出力するものであり、ピンデータマルチプレクサ部４１、複数のピンドライバ４２、ピンコントロールデータマルチプレクサ部４３、コンパレータ部４４を有する。
【００２２】
ピンデータマルチプレクサ部４１は、複数のピンドライバ４２に接続される。
ピンドライバ４２は、接続端子４５を通じて、複数のメモリ集積回路６−１の信号入力端子、電源入力端子などに接続される。
また、複数のメモリ集積回路６−１の信号出力端子は、接続端子４５を通じて、コンパレータ部４４に接続される。
【００２３】
［図１のテスト装置１に利用したメモリテスタ１００の説明］
図２に示すように、メモリテスタ１００では、ピンデータマルチプレクサ部４１、ピンコントロールデータマルチプレクサ部４３、およびコンパレータ部４４は、ＡＬＰＧ部１１に接続される。
そして、ピンデータマルチプレクサ部４１は、ＡＬＰＧ部１１から出力されたアドレス信号、データ信号、および制御信号の各々を分岐する。
ピンデータマルチプレクサ部４１は、分岐した各信号をタイミング信号に同期したタイミングで、接続されている複数のメモリ集積回路６−１へ出力する。
また、ピンデータマルチプレクサ部４１は、期待値のデータ信号をコンパレータ部４４へ出力する。
【００２４】
ピンコントロールデータマルチプレクサ部４３は、複数のピンドライバ４２に接続される。
ピンコントロールデータマルチプレクサ部４３は、制御信号およびタイミング信号に基づいて、複数のピンドライバ４２からの信号出力を制御する。
【００２５】
ピンドライバ４２は、出力をハイインピーダンスに制御可能である。
ピンドライバ４２は、ピンコントロールデータマルチプレクサ部４３の制御に基づいて、ピンデータマルチプレクサ部４１から入力された信号をメモリ集積回路６−１へ出力したり、信号出力を停止したりする。
【００２６】
コンパレータ部４４は、複数のメモリ集積回路６−１の出力信号と、期待値のデータ信号とを比較する。
コンパレータ部４４は、比較結果を示す比較結果信号を本体メモリ１２へ出力する。
本体メモリ１２は、比較結果信号として入力された比較結果データを記憶する。
これにより、図２のメモリテスタ１００は、複数のメモリ集積回路６−１を同時並列的にテストすることができる。
【００２７】
ところで、図２のメモリテスタ１００では、本体メモリ１２に、メモリ集積回路６−１をテストするためのシーケンスプログラムが書込まれる。
そして、ＡＬＰＧ部１１のシーケンス制御部３１は、このメモリ集積回路６−１のテスト用のシーケンスプログラムを読み込んで実行する。
これにより、複数のメモリ集積回路６−１には、「０」または「１」のデータが書込まれ、複数のメモリ集積回路６−１から書き込んだデータが読み出され、コンパレータ部４４により書込みデータの一致が判定される。
このようにメモリ集積回路６−１をテストする場合、ＡＬＰＧ部１１のシーケンス制御部３１は、単純な書込み制御および読出し制御を実行する。
よって、シーケンス制御部３１は、本体メモリ１２に記憶された書込みおよび読出しに関する簡単なシーケンスプログラム２１に基づいて、入出力信号および期待値のテストパターンを自動生成することができる。
【００２８】
また、図２に示すように、各メモリ集積回路６−１は、メモリ用のリード／ライト入力端子、データの入出力端子５５、アドレス入力端子により、複数のピンドライバ４２に接続される。
よって、メモリテスタ１００には、ロジックテスタ１０１の場合に比べて各メモリ集積回路６−１が少ないピン数で接続可能である。
また、メモリテスタ１００において、シーケンス制御部３１は、複数のメモリ集積回路６−１が接続された状態で、当該複数のメモリ集積回路６−１のメモリを同時並列的にテストすることができる。
その結果、図２のメモリテスタ１００では、ＡＬＰＧ機能により自動生成したテストパターンを用いて、たとえば数十から百を超える個数の複数のメモリ集積回路６−１のメモリを同時並列的にテストすることができる。
【００２９】
これに対して、後述する図４、図５の集積回路６−２，６−３についての論理回路５１のテストパターンは、複雑である。論理回路５１を構成する各ブロックへの入出力は、ブロック毎の論理構成に依存するため、複数のブロックの間で共通しない。
このため、集積回路６の論理回路５１のテストには、回路設計シミュレーションなどにより予めテストベクタデータを生成し、このテストベクタデータに基づく信号を集積回路６へ入力する必要がある。
また、論理回路５１を有する集積回路６のテストには、この集積回路６の出力信号と、テストベクタデータの期待値データとを比較し、良否判定する必要がある。
【００３０】
また、集積回路６の論理回路５１をテストする場合、一般的には、集積回路６の多数の入出力端子５５に対して、多数の信号を入出力する必要がある。
このため、１個の集積回路６の論理回路５１をテストするために多数の接続端子を必要とし、複数の集積回路６を同時にテスト装置１に接続することはできなかった。
仮に可能であったとしても、数個程度が限界であった。
【００３１】
また、集積回路６の論理回路５１をテストする場合に使用するテストベクタデータは、一般的にデータ量が多い。
このため、メモリテスタ１００の本体メモリ１２では、メモリ容量が不足する。
なお、メモリテスタ１００には簡単な論理回路５１をテストするためのメモリが用意されている場合がある。
しかしながら、このように簡単な論理回路５１をテストするために用意されているメモリは、メモリテスト用であるため、数１０Ｋワード〜数Ｍワード程度の記憶容量である。
このため、このようなメモリを使用したとしても、数Ｍワードを越す論理回路５１用のテストベクタデータをメモリに記憶させることができない。
【００３２】
これらの要因により、現状のメモリテスタ１００またはロジックテスタ１０１を用いて、複数の集積回路６の論理回路５１を同時並列的にテストすることができない。
【００３３】
［論理回路５１を有する集積回路６の一例の説明］
図４は、図１のテスト装置１により動作または機能がテスト可能な論理回路５１を有する集積回路６−２の一例のブロック図である。
図４の集積回路６−２は、論理回路５１だけを搭載したＳＯＣ（System On Chip）、ロジックＩＣ（Integrated Circuit）である。
図４の集積回路６−２は、論理回路５１、テストモード制御部５２、スキャン制御部５３、デコーダ５４、複数の入出力端子５５を有する。
また、図５は、図１のテスト装置により動作または機能がテスト可能な論理回路およびメモリを有する別の集積回路６−３の一例のブロック図である。
図５の集積回路６−３は、論理回路５１と、メモリセルアレイ５６とを有する。
図５の集積回路６−３は、メモリ混在ＳＯＣである。
なお、実施形態の説明では、図３から図５の各種の集積回路６−１〜６−３のすべてを総称する場合、集積回路に符号「６」を使用する。
図１のテスト装置１は、図３から図５の集積回路６の論理回路５１およびメモリセルアレイ５６をテスト可能である。
第１実施形態では、メモリ集積回路６−１しかテストできないメモリテスタ１００に、回路を追加することにより、図４のロジック系の集積回路６−２、および図５のメモリ混在ＳＯＣ用の集積回路６−３のテストを可能にしている。
【００３４】
図４および図５の集積回路６の論理回路５１は、図１のテスト装置１により動作または機能がテスト可能な論理回路５１である。
そして、論理回路５１は、スキャンチェーンを構成する複数のスキャンフリップフロップ回路を有する。
スキャンフリップフロップ回路は、論理回路５１の入力部、出力部、または中間部に接続される。
スキャンパス方式は、ロジック回路のテスト容易化設計の一手法である。
【００３５】
デコーダ５４は、複数の入出力端子５５に接続される。
複数の入出力端子５５は、テスト装置１の複数のピンドライバ４２に接続される。
デコーダ５４は、複数の入出力端子５５からテスト信号として入力されるテストベクタデータをデコードする。
デコードにより生成される信号としては、論理回路５１のモード信号、複数のスキャンフリップフロップ回路に設定するテストデータなどがある。
【００３６】
テストモード制御部５２は、デコーダ５４、論理回路５１に接続される。
テストモード制御部５２は、論理回路５１の動作モードを制御する。
具体的には例えば、デコーダ５４から入力されるモード信号が通常モードである場合、テストモード制御部５２は、論理回路５１を通常モードに制御する。
この他にも例えば、デコーダ５４から入力されるモード信号がテストモードである場合、テストモード制御部５２は、論理回路５１をテストモードに制御する。
テストモードでは、論理回路５１の複数のスキャンフリップフロップ回路は、各々のラッチデータをスキャンチェーンにしたがって順送り動作する。
【００３７】
スキャン制御部５３は、デコーダ５４、論理回路５１に接続される。
スキャン制御部５３は、スキャンチェーンから、論理回路５１の複数のスキャンフリップフロップ回路にテストデータを設定する。
また、スキャン制御部５３は、スキャンチェーンから、論理回路５１の複数のスキャンフリップフロップ回路のラッチデータを読み出す。
読み出されたラッチデータは、集積回路６の入出力端子５５から、テスト装置１のコンパレータ部４４へ出力される。
このように図４および図５の集積回路６は、論理回路５１にスキャンチェーンを有する。
【００３８】
このように、集積回路６は、論理回路５１のテストを容易化するためのテスト用内蔵回路として、スキャンフリップフロップ回路、スキャン制御部５３、およびデコーダ５４を有する。なお、テスト用内蔵回路は、図５の集積回路６−３では、メモリセルアレイ５６のテストにも利用できる。
このテスト用内蔵回路により、集積回路６は、少ないピン数でテスト装置１に接続することができる。
複数の集積回路６は、テスト装置１に同時並列的に接続することができる。
その結果、図１のテスト装置１では、たとえば数十個以上の集積回路６を同時に接続することができる。
図１のテスト装置１は、たとえば図３の複数のメモリ集積回路６−１を同時に接続してテストすることができる。
また、図１のテスト装置１は、図４の論理回路５１を有する複数の集積回路６−２を同時に接続してテストすることができる。
また、図１のテスト装置１は、図５の論理回路５１およびメモリセルアレイ５６を有する複数の集積回路６−３を同時に接続してテストすることができる。
【００３９】
［テスト信号発生装置３の構成］
図６は、図１のテスト信号発生装置３の概略ブロック図である。
図６のテスト信号発生装置３は、コネクタ６１、パタンメモリ６２、スイッチ６３、アドレスセレクタ（Ａ＿ＳＥＬ）６４、データセレクタ（Ｄ＿ＳＥＬ）６５を有する。
パタンメモリ６２およびスイッチ６３が、図１のパタン印加部６６に対応する。
【００４０】
コネクタ６１は、テスタ本体２に接続される。
テスト信号発生装置３は、このコネクタ６１を通じてテスタ本体２との間で信号を送受する。
そして、コネクタ６１には、アドレスバス６７、ライトデータバス６８、選択データバス６９、制御信号線７０、アドレスセレクタ６４、データセレクタ６５が接続される。
コネクタ６１がテスタ本体２に接続されると、アドレスバス６７は、テスタ本体２のアドレス信号発生部３２に接続される。
選択データバス６９は、データ信号発生部３３に接続される。
制御信号線７０は、制御信号発生部３４に接続される。
アドレスセレクタ６４およびデータセレクタ６５は、ピンデータマルチプレクサ部４１へ接続される。
【００４１】
パタンメモリ６２は、たとえば数Ｍワードを越すデータを記憶することができるＳＲＡＭ（Static Random Access Memory）などのメモリである。
パタンメモリ６２は、ライトイネーブル入力端子（ＷＥＢ）に、スイッチ６３が接続される。
スイッチ６３が電源に接続されると、ライトイネーブル入力端子にハイレベルの有効なライトイネーブル信号が入力される。
この場合、パタンメモリ６２は、アドレスバス６７から入力されるアドレス信号のアドレスに、ライトデータバス６８から入力されるデータを記憶する。
また、スイッチ６３がグランドに接続されると、ライトイネーブル入力端子にローレベルの無効なライトイネーブル信号が入力される。
この場合、パタンメモリ６２は、アドレスバス６７から入力されるアドレス信号のアドレスからデータを読出し、ライトデータバス６８へデータ信号を出力する。
なお、スイッチ６３は、テスト時には、ローレベルに固定される。
【００４２】
アドレスセレクタ６４は、ライトデータバス６８、アドレスバス６７、制御信号線７０に接続される。
アドレスセレクタ６４は、制御信号線７０から制御信号が入力されると、ライトデータバス６８およびアドレスバス６７の一方を選択する。
アドレスセレクタ６４は、選択したバスから入力される信号をコネクタ６１を通じて、ピンデータマルチプレクサ部４１へ出力する。
【００４３】
データセレクタ６５は、ライトデータバス６８、選択データバス６９、制御信号線７０に接続される。
データセレクタ６５は、制御信号線７０から制御信号が入力されると、ライトデータバス６８および選択データバス６９の一方を選択する。
データセレクタ６５は、選択したバスから入力される信号をコネクタ６１を通じて、ピンデータマルチプレクサ部４１へ出力する。
【００４４】
このようにアドレスセレクタ６４およびデータセレクタ６５は、制御信号発生部３４から出力された制御信号に基づいて、パタンメモリ６２から出力されたテスト信号と、ＡＬＰＧ部１１から出力されたアドレス信号およびデータ信号との一方を選択する。
また、アドレスセレクタ６４およびデータセレクタ６５は、選択した信号を、ピンデータマルチプレクサ部４１へ出力する。
【００４５】
パタンメモリ６２は、論理回路テスト用のテストデータ８１を記憶する。
図７は、図４または図５の集積回路６の論理回路５１のテストのために、図６のパタンメモリ６２に記憶される論理回路テスト用のテストデータ（テストパタンニーモニック）８１の一例の説明図である。
図８は、図７のテストデータ（テストパタンニーモニック）８１の説明図である。
【００４６】
図７の論理回路テスト用のテストデータ８１は、複数行のデータを有する。
各行のデータは、パタンメモリ６２の各アドレスに順番に格納される。
パタンメモリ６２のアドレスが順番に指定された場合、図７の複数行のデータは、図７の上から順番に読み出される。
【００４７】
図７では、テストデータの各行のデータは、７桁のデータとして表記されている。
図７において、“０”、“１”は、集積回路６に直接入力可能なテストデータである。
“Ｌ”、“Ｈ”は、集積回路６のテスト出力値と比較される期待値である。
“Ｚ”は、出力ハイインピーダンスを意味する。
“Ｘ”は、期待値比較を行わないことを意味する。
パタンニーモニックは、図８に示すように、パタンメモリ６２上では、実際は、３ビットで表現されている。
例えば、図７の“０”は、パタンメモリ６２のＢＩＴＳ＿Ａ、ＢＩＴＳ＿Ｂ、ＢＩＴＳ＿Ｃの３ビットのすべてが“０”となる３ビットで表現されている。
そして、たとえばＢＩＴＳ＿Ｃは、集積回路６へ直接に入力可能なテスト信号用のデータであり、ＢＩＴＳ＿Ａ、ＢＩＴＳ＿Ｂは、ピンエレクトロニクス部１３にテストデータに応じた制御をさせるためのデータである。
【００４８】
このようにパタンメモリ６２の各アドレスに記憶させるデータ形式は、テスト本体のＡＬＰＧ部１１がメモリテストの際にピンデータマルチプレクサ部４１へ出力するデータ形式と整合されている。
これにより、ピンデータマルチプレクサ部４１は、パタンメモリ６２から入力されるデータに基づいて適切な制御を実行することができる。
たとえば、ピンデータマルチプレクサ部４１は、パタンメモリ６２から入力されるデータに基づいて、集積回路６へテスト信号を印加することができる。
また、ピンデータマルチプレクサ部４１は、パタンメモリ６２から入力されるデータに基づいて、集積回路６のテスト出力信号と期待値とを比較することができる。
【００４９】
また、図７の各行のデータは、テスト装置１のピンデータマルチプレクサ部４１が解釈可能なデータである。
ピンデータマルチプレクサ部４１は、図７の各行のデータに基く信号が入力されることで、入力されたデータに対応するテスト信号を集積回路６へ出力する。
【００５０】
なお、図６のテスト信号発生装置３では、スイッチ６３をハイレベルに設定することにより、パタンメモリ６２にデータを書き込むことができる。
また、コネクタ６１をたとえば図示しないコンピュータ装置の汎用ポートなどに接続することにより、図６のパタンメモリ６２にデータを書き込むことができる。
パタンメモリ６２への書き込みでは、コンピュータ装置は、アドレスバス６７およびデータバスへ信号を出力する。
【００５１】
［テスト装置１の動作］
次に、図１のテスト装置１の動作を説明する。
論理回路６のメモリセル５６のテスト動作は、図２のメモリテスタ１００の場合と同様である。このため、以下の説明では、集積回路６の論理回路５１をテストする場合について説明する。
複数の集積回路６をテストする場合、テスト対象の複数の集積回路６は、ピンエレクトロニクス部１３に接続される。
複数の集積回路６の入出力端子５５は、別々の接続端子４５により、個別にピンドライバ４２、コンパレータ部４４に接続される。
テスト信号発生装置３のスイッチ６３は、ローレベルに固定される。これによりパタンメモリ６２は、読み出し状態になる。
【００５２】
複数の集積回路６のテストにおいて、ＡＬＰＧ部１１のシーケンス制御部３１は、本体メモリ１２に記憶されているシーケンスプログラム２１を読み込んで実行する。
ＡＬＰＧ部１１の制御信号発生部３４は、シーケンス制御部３１からのデータ入力に基づいて、アドレスセレクタ６４およびデータセレクタ６５へ制御信号を出力する。
アドレスセレクタ６４およびデータセレクタ６５は、ライトデータバス６８を選択する。
これにより、ＡＬＰＧ部１１のアドレス信号発生部３２は、テスト信号発生装置３のパタンメモリ６２へアドレス信号を出力可能な状態になる。
また、パタンメモリ６２から出力されたテスト信号は、アドレスセレクタ６４およびデータセレクタ６５を通じてピンデータマルチプレクサ部４１へ出力可能な状態になる。
【００５３】
また、ＡＬＰＧ部１１のアドレス信号発生部３２は、シーケンス制御部３１によるシーケンスプログラム２１の実行に基づいて、たとえばパタンメモリ６２のアドレスを順番に選択するアドレス信号を出力する。
パタンメモリ６２は、アドレス信号が入力されると、そのアドレスに対応するデータを読出して、ピンデータマルチプレクサ部４１へ出力する。
ピンデータマルチプレクサ部４１は、パタンメモリ６２から入力されるテスト信号を分岐し、複数のピンドライバ４２を通じて、複数の集積回路６へ分岐テスト信号を出力する。
また、ピンデータマルチプレクサ部４１は、コンパレータ部４４へ期待値データの信号を出力する。
【００５４】
複数の集積回路６が図４または図５のようにスキャンパス方式に対応している場合、この分岐テスト信号によるデータが、スキャンチェーンを構成する複数のスキャンフリップフロップ回路にセットされる。
複数の集積回路６の論理回路５１は、スキャンフリップフロップ回路にセットされたデータに基づく論理出力データを生成する。
【００５５】
また、シーケンス制御部３１のタイミング信号発生部３５は、シーケンス制御部３１によるシーケンスプログラム２１の実行に基づいて、たとえばクロック信号などを出力する。
クロック信号は、ピンデータマルチプレクサを通じて、複数の集積回路６に入力される。
【００５６】
複数の集積回路６の複数のスキャンフリップフロップ回路は、クロック信号に同期してそれぞれに入力される論理回路５１の論理出力データをラッチし、スキャンチェーンを通じて出力する。
複数の集積回路６の出力信号は、ピンデータマルチプレクサ部４１のコンパレータ部４４に入力される。
【００５７】
また、コンパレータ部４４には、ピンデータマルチプレクサ部４１から期待値データが入力される。
コンパレータ部４４は、各集積回路６の出力データと、期待値データとを比較する。
コンパレータ部４４は、たとえば集積回路６毎の一致判定結果データを生成し、本体メモリ１２へ出力する。
本体メモリ１２は、複数の集積回路６についての一致判定結果データを記憶する。
【００５８】
以上の制御がシーケンスプログラム２１に基づいて実行されることにより、本体メモリ１２には、複数の集積回路６についての一致判定結果データが蓄積される。
【００５９】
図９は、図４の集積回路６の論理回路５１のテストの際に、図１のシーケンス制御部３１により実行されるシーケンスプログラム２１の一例の説明図である。
図９のシーケンスプログラム２１は、パタンメモリ６２の０番地からＦＦＦ番地にテストパターンデータが格納されている場合に、アドレス信号発生部３２がこのアドレスを順にインクリメントしながらＸアドレスとして出力する例である。
【００６０】
図９の「ＬＤＩ３  ＸＢ＜０  ＹＢ＜０  ＴＰ＜０  Ｃ１５」行により、変数ＸＢ，ＹＢ，ＴＰに０が代入される。
また、「ＬＤＩ１  Ｘ＜ＸＢ  Ｙ＜ＹＢ  ＸＢ＜ＸＢ＋１  Ｃ１５」行により、Ｘアドレス、Ｙアドレスなどに初期値０が代入される。その後、Ｘアドレスは、１ずつインクリメントされる。
また、「ＩＤＸ１＝＃ＦＦＦ」、「ＩＤＸ３＝＃１」により、各行の実行回数が規定される。たとえば「ＬＤＩ１  Ｘ＜ＸＢ  Ｙ＜ＹＢ  ＸＢ＜ＸＢ＋１  Ｃ１５」行は、「ＩＤＸ１＝＃ＦＦＦ」によりＦＦＦ回繰り返される。
【００６１】
これにより、アドレス信号発生部３２がパタンメモリ６２へ出力するＸアドレスは、０番地からＦＦＦ番地まで１ずつインクリメントされる。
パタンメモリ６２は、０番地からＦＦＦ番地までに格納しているデータに基づくテスト信号を、０番地から順番にピンデータマルチプレクサ部４１へ出力する。
【００６２】
また、図９のシーケンスプログラム２１において、Ｃ１５は、制御信号発生部３４が出力する１５番目のコントロール信号を意味する。
１５番目のコントロール信号は、ピンエレクトロニクス部１３、アドレスセレクタ６４およびデータセレクタ６５へ出力される。
アドレスセレクタ６４およびデータセレクタ６５は、１５番目のコントロール信号により、ＡＬＰＧ部１１のアドレス生成部９４により生成されたアドレス信号およびデータ信号と、パタンメモリ６２により生成されたテスト信号との一方を選択する。
アドレスセレクタ６４およびデータセレクタ６５は、選択したテスト信号を、ピンデータマルチプレクサ部４１へ出力する。
【００６３】
一般的にメモリテスタ１００、ロジックテスタ１０１などのＬＳＩ（Large Scale Integration）テスタでは、ＡＬＰＧ部１１に複数のコントロール信号が用意されている。
コントロール信号は、たとえば集積回路６のチップイネーブル信号、アウトプットイネーブル信号などとして用いられる。
本実施形態では、通常使われていない余分なコントロール信号のビットなどを切替制御に使用している。
これにより、本実施形態では、メモリテストモードと、ロジック系ＬＳＩテストモードとの切替制御をプログラム上で実行可能になる。
【００６４】
以上のように、第１実施形態では、メモリテスタ１００のＡＬＰＧ部１１とピンデータマルチプレクサ部４１との間にテスト信号発生装置３を挿入している。
また、テスト信号発生装置３の出力がピンデータマルチプレクサ部４１へ入力される。
このため、第１実施形態では、メモリテスタ１００がもともと有しているピンドライバ４２、コンパレータ部４４、タイミング制御機能、ＤＣ（直流）テスト機能、並列測定機能をそのまま使用して、複数の集積回路６の論理回路５１をテストすることができる。
第１実施形態では、図３のメモリ集積回路６−１しかテストすることかできなかったメモリテスタ１００に、所定の回路を追加することにより、図４および図５の論理回路５６を有する集積回路６−２，６−３をテストすることが可能になる。
【００６５】
また、第１実施形態では、テスト信号発生装置３は、ＡＬＰＧ部１１とピンデータマルチプレクサ部４１との間に挿入されている。
このため、第１実施形態では、１個のテスト信号発生装置３により複数の集積回路６を同時並列的にテストすることができ、集積回路６毎にテスト信号発生装置３を設ける必要が無い。
【００６６】
その結果、第１実施形態では、たとえば減価償却が進んだメモリテスタ１００を用いてロジック系ＬＳＩの並列測定が可能となり、テストの効率化やテストコスト削減に効果がある。
【００６７】
また、第１実施形態では、テスト信号発生装置３のパタンメモリ６２は、テスト対象の集積回路６のテスト内容に応じて適宜容量を変更することができる。
その結果、第１実施形態では、パタンメモリ６２の容量の拡張が容易である。
また、第１実施形態では、ロジックＬＳＩの回路規模が大きくなりテストパタンのワード長が長くなった場合にも、容易に対応可能である。
【００６８】
また、第１実施形態では、シーケンスプログラム２１により、ＡＬＰＧ部１１を使ったメモリテストモードと、パタンメモリ６２を用いたロジックＬＳＩテストモードの間で切替が可能である。
第１実施形態のテスト装置１は、メモリテスト、ロジックＬＳＩテストの両者に対応可能である。
【００６９】
＜２．比較例＞
［一般的なロジックテスタ１０１の構成と動作］
図１０は、比較例に係る一般的なロジックテスタ１０１の概略ブロック図である。
図１０のロジックテスタ１０１は、たとえば図５のＳＯＣ用の集積回路６−３のテストに使用されるものである。
図１０のロジックテスタ１０１は、シーケンス制御部３１、本体メモリ（MEM）１２、パタンメモリ６２、タイミング信号発生部３５、コンパレータ部４４、ピンドライバ４２を有する。
なお、この比較例の説明では、第１実施形態との比較を容易にするために、ロジックテスタ１０１の各部に対して、第１実施形態において同様の機能を発揮する各部と同じ符号を使用する。
【００７０】
シーケンス制御部３１は、本体メモリ１２に記憶されたシーケンスプログラム２１を読み込んで実行する。
パタンメモリ６２は、集積回路６の論理回路５１をテストするためのテストベクタデータを記憶し、シーケンス制御部３１の制御の下で、テスト信号を出力する。
テストベクタデータは、集積回路６のシミュレーション等により作成される。
タイミング信号発生部３５は、シーケンス制御部３１の制御の下で、タイミング信号を出力する。
ピンドライバ４２は、タイミング信号に同期した動作により、テスト信号を集積回路６へ出力する。
これにより、測定対象の集積回路６には、シーケンスプログラム２１に記載されたタイミングに、パタンメモリ６２に記載されたテスト信号が印加される。
集積回路６は、入力されたテスト信号に基づいて動作し、その結果を出力する。
コンパレータ部４４は、集積回路６の出力信号と、パタンメモリ６２からの期待値データとが入力される。
コンパレータ部４４は、これらの値を比較し、比較結果データを本体メモリ１２へ出力する。
本体メモリ１２は、比較結果データを蓄積記憶する。
【００７１】
しかしながら、ＳＯＣ等のロジック系ＬＳＩでは、その論理回路５１を動作させるために、メモリＬＳＩに比べて多数の信号を入出力する必要がある。
このため、ロジックテスタ１０１では、通常、２から４個程度の並列測定にしか対応していない。
ロジックテスタ１０１での並列測定によるテストコスト削減効果は、僅かである。
【００７２】
＜３．第２実施形態＞
［テスト装置１の構成］
図１１は、本発明の第２実施形態に係るテスト装置１の概略ブロック図である。
なお、この第２実施形態の説明では、テスト装置１の各部について、第１実施形態において同様の機能を発揮する部分と同じ符号を使用する。
図１１のテスト装置１は、複数の集積回路６が接続されるテスタ本体２と、テスタ本体２に取り外し可能に接続されるテスト信号発生装置３とを有する。
【００７３】
テスタ本体２は、第１実施形態のものと同様にメモリテスタ１００を利用したものであり、ＡＬＰＧ部１１、本体メモリ（ＭＥＭ）１２、ピンエレクトロニクス部１３を有する。
【００７４】
ＡＬＰＧ部１１は、シーケンスプログラム２１を実行するシーケンス制御部３１、アドレス信号発生部３２、データ信号発生部３３、制御信号発生部３４、タイミング信号発生部３５を有する。
そして、制御信号発生部３４の０番目のコントロール信号の信号線Ｃ０は、テスト信号発生装置３に接続される。
【００７５】
本体メモリ１２は、集積回路６のテストを実行するシーケンスプログラム２１、集積回路６のテスト結果データ２２などを記憶する。
【００７６】
ピンエレクトロニクス部１３は、ピンデータマルチプレクサ部４１、複数のピンドライバ４２、ピンコントロールデータマルチプレクサ部４３、コンパレータ部４４を有する。
【００７７】
図１２は、図１１のテスト信号発生装置３の概略ブロック図である。
図１２のテスト信号発生装置３は、コネクタ６１、第１セレクタ９１、パタンメモリ６２、第２セレクタ９２、命令デコーダ９３、アドレス生成部９４、アドレスセレクタ６４、データセレクタ６５を有する。
コネクタ６１、第１セレクタ９１、パタンメモリ６２、第２セレクタ９２、命令デコーダ９３、およびアドレス生成部９４が、図１１のパタン印加部６６に対応する。
【００７８】
コネクタ６１は、テスタ本体２に接続される。
テスト信号発生装置３は、このコネクタ６１を通じてテスタ本体２との間で信号を送受する。
そして、コネクタ６１には、アドレスバス６７、データバス９５、制御信号線７０、アドレスセレクタ６４、データセレクタ６５が接続される。
コネクタ６１がテスタ本体２に接続されると、アドレスバス６７は、テスタ本体２のアドレス信号発生部３２に接続される。
データバス９５は、データ信号発生部３３に接続される。
制御信号線７０は、制御信号発生部３４に接続される。
アドレスセレクタ６４およびデータセレクタ６５は、ピンデータマルチプレクサ部４１へ接続される。
【００７９】
第１セレクタ９１は、０番目のコントロール信号の制御信号線Ｃ０、アドレスバス６７、アドレス生成部９４に接続される。
第１セレクタ９１は、０番目のコントロール信号（Ｃ０）に応じて、アドレスバス６７から入力されたアドレス信号、およびアドレス生成部９４が生成したアドレス信号の一方を選択する。
【００８０】
第２セレクタ９２は、０番目のコントロール信号の制御信号線Ｃ０、データバス９５、パタンメモリ６２に接続される。
第２セレクタ９２は、０番目のコントロール信号（Ｃ０）に応じて、データバス９５から入力されたデータ信号、およびパタンメモリ６２が出力したデータ信号の一方を選択する。
【００８１】
パタンメモリ６２は、０番目のコントロール信号の制御信号線Ｃ０、第１セレクタ９１、第２セレクタ９２に接続される。
パタンメモリ６２は、０番目のコントロール信号（Ｃ０）に応じて、第１セレクタ９１から入力されるアドレスに対して、第２セレクタ９２から入力されるデータを書き込んだり、第２セレクタ９２へデータを出力したりする。
【００８２】
命令デコーダ９３は、第２セレクタ９２に接続される。
命令デコーダ９３は、第２セレクタ９２を通じてパタンメモリ６２から出力されたデータ信号の一部が入力される。
命令デコーダ９３は、入力されたデータ信号をデコードする。
【００８３】
アドレス生成部９４は、命令デコーダ９３に接続される。
アドレス生成部９４は、命令デコーダ９３によりデコードされた命令コードデータが入力される。
アドレス生成部９４は、現在出力しているアドレス信号と、入力された命令コードデータとに基づいて次に出力するアドレスを選択する。
アドレス生成部９４は、パタンメモリ６２のアドレス範囲から、次に出力するアドレスを選択する。
【００８４】
また、命令デコーダ９３およびアドレス生成部９４は、アドレスバス６７に接続される。
アドレスバス６７は、複数のアドレス信号を伝送する。
命令デコーダ９３およびアドレス生成部９４は、アドレスバス６７から入力されるアドレス信号によりリセットされる。
また、命令デコーダ９３およびアドレス生成部９４は、アドレスバス６７から入力される第２アドレス信号に同期して動作し、各々の出力信号を切り替える。
【００８５】
アドレスセレクタ６４は、１５番目のコントロール信号Ｃ１５の制御信号線７０、アドレスバス６７、第２セレクタ９２に接続される。
アドレスセレクタ６４は、１５番目のコントロール信号（Ｃ１５）に応じて、アドレスバス６７から入力されたアドレス信号、および第２セレクタ９２を通じてパタンメモリ６２が出力したテスト信号の一方を選択し、コネクタ６１へ出力する。
アドレスセレクタ６４が出力した信号は、コネクタ６１を通じて、ピンエレクトロニクス部１３のピンデータマルチプレクサ部４１へ入力される。
【００８６】
データセレクタ６５は、１５番目のコントロール信号の制御信号線Ｃ１５、データバス９５、第２セレクタ９２に接続される。
データセレクタ６５は、１５番目のコントロール信号（Ｃ１５）に応じて、データバス９５から入力されたデータ信号、および第２セレクタ９２を通じてパタンメモリ６２が出力したテスト信号の一方を選択し、コネクタ６１へ出力する。
データセレクタ６５が出力した信号は、コネクタ６１を通じて、ピンエレクトロニクス部１３のピンデータマルチプレクサ部４１へ入力される。
【００８７】
図１３は、図４の集積回路６の論理回路５１のテストの際に、図１２のパタンメモリ６２に記憶される論理回路テスト用のテストデータ８１の一例の説明図である。
図１４は、図１３のテストデータ８１の説明図である。
【００８８】
パタンメモリ６２の各アドレスには、テスト信号および命令コード信号とを出力するために、命令コード、オペランド、パタンニーモニックを有するデータが記憶される。
命令コード「ＮＯＰ」は、次のアドレスへ進むという意味である。
命令コード「ＬＯＰ」は、そのパタンを、オペランドの値分ループするという命令である。オペランドが「１０」である場合、１０回ループを行う。
パタンニーモニックの、“０”、“１”、“Ｌ”、“Ｈ”、“Ｚ”、“Ｘ”の意味や、パタンメモリ６２内で、ＢＩＴＳ＿Ａ、ＢＩＴＳ＿Ｂ、ＢＩＴＳ＿Ｃの３ビットで表現されていることは、第１の実施例と同じである。
【００８９】
図１３のテストデータ８１をパタンメモリ６２へ書き込む場合、第１の実施例と同じくコネクタ６１にたとえば図示しないコンピュータ装置の汎用ポートなどを接続する。
そして、コンピュータ装置は、０番目のコントロール信号（Ｃ０）をハイレベルに制御し、第１セレクタ９１にアドレスバス６７を選択させ、第２セレクタ９２にデータバス９５を選択させる。
０番目のコントロール信号（Ｃ０）がハイレベルである場合、パタンメモリ６２は、ライトイネーブル状態となる。
この状態で、コンピュータ装置からアドレスバス６７へアドレス信号を出力し、データバス９５へデータ信号を出力することにより、パタンメモリ６２に、図１３のテストデータ８１を書き込むことができる。
【００９０】
［テスト装置１の動作成］
次に、図１１のテスト時の動作について説明する。
複数の集積回路６をテストする場合、テスト対象の複数の集積回路６は、ピンエレクトロニクス部１３に接続される。
複数の集積回路６は、別々の接続端子４５により、個別にピンドライバ４２、コンパレータ部４４に接続される。
【００９１】
複数の集積回路６のテストにおいて、ＡＬＰＧ部１１のシーケンス制御部３１は、本体メモリ１２に記憶されているシーケンスプログラム２１を読み込んで実行する。
ＡＬＰＧ部１１の制御信号発生部３４は、シーケンス制御部３１からのデータ入力に基づいて、テスト信号発生装置３へ０番目のコントロール信号および１５番目のコントロール信号を出力する。
これにより、テスト信号発生装置３の第１セレクタ９１は、アドレス生成部９４を選択する。
また、パタンメモリ６２は、リード状態となる。
第２セレクタ９２は、パタンメモリ６２を選択する。
【００９２】
また、アドレスセレクタ６４およびデータセレクタ６５は、第２セレクタ９２を選択する。
これにより、ＡＬＰＧ部１１のアドレス信号発生部３２は、テスト信号発生装置３のアドレス生成部９４および命令デコーダ９３へアドレス信号を出力可能な状態になる。
また、パタンメモリ６２から出力されたテスト信号は、アドレスセレクタ６４およびデータセレクタ６５を通じてピンデータマルチプレクサ部４１へ出力可能な状態になる。
【００９３】
また、ＡＬＰＧ部１１のアドレス信号発生部３２は、シーケンス制御部３１によるシーケンスプログラム２１の実行に基づいて、たとえばパタンメモリ６２のアドレスを順番に選択するアドレス信号を出力する。
【００９４】
図１５は、図４の集積回路６の論理回路５１のテストの際に、図１１のシーケンス制御部３１により実行されるシーケンスプログラム２１の一例の説明図である。
図１６は、図１５のシーケンスプログラム２１の実行により図１１のシーケンス制御部３１が生成するアドレス信号の説明図である。
図１６（Ａ）は、命令デコーダ９３およびアドレス生成部９４にクロック信号として入力されるＸアドレスを示す図である。
図１６（Ｂ）は、命令デコーダ９３およびアドレス生成部９４にリセット信号として入力されるＹアドレスを示す図である。
【００９５】
テスト開始後、ＡＬＰＧ部１１のアドレス信号発生部３２は、ＸアドレスおよびＹアドレスを出力する。
上述したように、Ｘアドレスは、命令デコーダ９３およびアドレス生成部９４にクロック信号として入力される。
また、Ｙアドレスは、命令デコーダ９３およびアドレス生成部９４にリセット信号として入力される。
【００９６】
図１５のシーケンスプログラム２１では、まず、「ＬＤＩ３  Ｃ０  ＸＢ＜０  ＹＢ＜１  Ｃ１５」行により、Ｘアドレスが０（ローレベル）とされ、Ｙアドレスが１（ハイレベル）とされる。
次に、「ＬＤＩ３  Ｃ０  Ｘ＜ＸＢ  Ｙ＜ＹＢ  ＸＢ＜０  ＹＢ＜０  Ｃ１５」行により、ＸアドレスおよびＹアドレスが０（ローレベル）とされる。
これにより、図１６（Ｂ）に示すように、命令デコーダ９３、アドレス生成部９４がリセットされる。
【００９７】
次に、「ＬＤＩ３  Ｃ０  Ｘ＜ＸＢ  Ｙ＜ＹＢ  ＸＢ＜０  ＹＢ＜１  Ｃ１５」行により、Ｘアドレスが０（ローレベル）とされ、Ｙアドレスが１（ハイレベル）とされる。
次に、「ＬＤＩ１  Ｃ０  Ｘ＜ＸＢ  Ｙ＜ＹＢ  ＸＢ＜ＸＢ＋１  Ｃ１５」行により、Ｙアドレスが１（ハイレベル）に維持されたまま、Ｘアドレスが０（ローレベル）と１（ハイレベル）との間で切り替わる。
これにより、図１６（Ａ）に示すように、命令デコーダ９３およびアドレス生成部９４にクロック信号が入力される。
【００９８】
アドレス生成部９４は、クロック信号に同期してアドレス信号の出力を開始する。
アドレス生成部９４は、まず、パタンメモリ６２の０番地のアドレス信号を出力する。
これにより、パタンメモリ６２から、０番地のアドレスに格納されたデータに基づくデータ信号が出力される。
【００９９】
パタンメモリ６２には、図１３に示すように、命令コード、オペランド、パタンニーモニックのデータセットが格納されている。
よって、パタンメモリ６２から命令コードおよびオペランドに基づいて出力されたデータ信号は、第２セレクタ９２を通じて、命令デコーダ９３に入力される。
命令デコーダ９３は、命令コードおよびオペランドをデコードする。
アドレス生成部９４は、デコードされた命令コードおよびオペランドに基づいて、次のアドレスを選択し、クロック信号に同期してアドレス信号を出力する。
たとえば図１３の第１行に示す命令コード「ＮＯＰ」の場合、アドレス生成部９４は、次のアドレスである図１３の第２行のアドレスを出力する。
また、図１３の第４行に示す命令コード「ＬＯＰ」の場合、オペランドが「１０」なので、アドレス生成部９４は、第４行のアドレスを１０回出力した後、次の行（第５行）のアドレスを出力する。
【０１００】
また、パタンメモリ６２からパタンニーモニックのデータに基づいて出力されたテスト信号は、第２セレクタ９２、アドレスセレクタ６４およびデータセレクタ６５を通じて、ピンエレクトロニクス部１３のピンデータマルチブレクサ部に入力される。
ピンデータマルチブレクサ部は、入力されたテスト信号を分岐し、分岐テスト信号を複数の集積回路６へ出力する。
また、ピンデータマルチプレクサ部４１は、コンパレータ部４４へ期待値データの信号を出力する。
【０１０１】
複数の集積回路６が図２のようにスキャンパス方式に対応している場合、この分岐テスト信号によるデータが、スキャンチェーンを構成する複数のスキャンフリップフロップ回路にセットされる。
複数の集積回路６の論理回路５１は、スキャンフリップフロップ回路にセットされたデータに基づく論理出力データを生成する。
【０１０２】
また、シーケンス制御部３１のタイミング信号発生部３５は、シーケンス制御部３１によるシーケンスプログラム２１の実行に基づいて、たとえばクロック信号などを出力する。
クロック信号は、ピンデータマルチプレクサ部４１を通じて、複数の集積回路６に入力される。
【０１０３】
複数の集積回路６の複数のスキャンフリップフロップ回路は、クロック信号に同期してそれぞれに入力される論理回路５１の論理出力データをラッチし、スキャンチェーンを通じて出力する。
複数の集積回路６の出力信号は、ピンデータマルチプレクサ部４１のコンパレータ部４４に入力される。
【０１０４】
また、コンパレータ部４４には、事前に、ピンデータマルチプレクサ部４１から期待値データが入力されている。
コンパレータ部４４は、各集積回路６の出力データと、期待値データとを比較し、テスト結果のパス、フェイルを判定する。
コンパレータ部４４は、たとえば集積回路６毎の一致判定結果データを生成し、本体メモリ１２へ出力する。本体メモリ１２は、複数の集積回路６についての一致判定結果データを記憶する。
また、以上の制御がシーケンスプログラム２１に基づいて実行されることにより、本体メモリ１２には、複数の集積回路６についての一致判定結果データが蓄積される。
【０１０５】
以上のように、第２実施形態では、メモリテスタ１００がもともと有しているピンドライバ４２、コンパレータ部４４、タイミング制御機能、ＤＣテスト機能、並列測定機能をそのまま使用して、複数の集積回路６の論理回路５１をテストすることができる。
また、第２実施形態では、テスト信号発生装置３は、ＡＬＰＧ部１１とピンデータマルチプレクサ部４１との間に挿入されている。
このため、第２実施形態では、１個のテスト信号発生装置３により複数の集積回路６を同時並列的にテストすることができ、集積回路６毎にテスト信号発生装置３を設ける必要が無い。
その結果、第２実施形態では、たとえば減価償却が進んだメモリテスタ１００を用いてロジック系ＬＳＩの並列測定が可能となり、テストの効率化やテストコスト削減に効果がある。
【０１０６】
また、第２実施形態では、パタンメモリ６２の容量をテスト対象の集積回路６のテスト内容に応じて適宜変更することができる。
また、第２実施形態では、シーケンスプログラム２１により、ＡＬＰＧ部１１を使ったメモリテストモードと、パタンメモリ６２を用いたロジックＬＳＩテストモードの間で切替が可能である。
【０１０７】
また、第２実施形態では、パタンメモリ６２に、パタンメモリ６２のアドレスを選択するための命令コードおよびオペランドを記憶させ、これに基いてアドレス生成部９４からパタンメモリ６２へアドレス信号を入力している。
このため、複数の集積回路６のテスト中では、ＡＬＰＧ部１１のアドレス信号発生部３２は、クロック信号を生成すればよい。
よって、第２実施形態のシーケンスプログラム２１は、集積回路６のテスト内容に関係なく、テスト中にクロック信号を生成できるものであればよい。
その結果、第２実施形態では、検査対象の集積回路６の種類が変更される度に、シーケンスプログラム２１を変更する必要が無い。
【０１０８】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【０１０９】
たとえば上記実施形態では、テスト信号発生装置３は、テスタ本体２に外付けされている。
この他にも例えば、テスト信号発生装置３は、テスタ本体２に内蔵されてもよい。
【０１１０】
上記実施形態では、シーケンスプログラム２１は、複数の集積回路６の論理回路５１をテストするためのものである。
この他にも例えば、シーケンスプログラム２１は、複数の集積回路６の論理回路５１と、メモリセルアレイ５６とをテストするためのものであってもよい。
この場合、論理回路５１をテストするためのシーケンス部分と、メモリセルアレイ５６とをテストするためのシーケンス部分との間に、０番目のコントロール信号（Ｃ０）および１５番目のコントロール信号（Ｃ１５）を切り替えるステップを記述するとよい。
これにより、１個のシーケンスプログラム２１により、複数の集積回路６の論理回路５１とメモリセルアレイ５６とを連続的にテストすることができる。
【０１１１】
上記実施形態では、テスト信号発生装置３は、コネクタ６１によりテスタ本体２と接続されている。
この他にも例えば、テスト信号発生装置３およびテスタ本体２の双方が短距離無線通信部を備え、この短距離通信部を通じて互いに信号を送受してもよい。
また、上記実施形態では、コネクタ６１に対してパタンメモリ６２などが直接に接続されているが、コネクタ６１とパタンメモリ６２などとの間に通信制御部を設け、この通信制御部を介して信号またはデータを送受するようにしてもよい。
【符号の説明】
【０１１２】
１…テスト装置、２…テスタ本体、３…テスト信号発生装置、６…集積回路（ＤＵＴ）、１１…ＡＬＰＧ部（制御部）、４１…ピンデータマルチプレクサ部（分岐マルチプレクサ）、５１…論理回路、６１…コネクタ、６２…パタンメモリ（メモリ）、６４…アドレスセレクタ（セレクタ）、６５…データセレクタ（セレクタ）、６６…パタン印加部（テスト信号発生部）、８１…テストデータ、９４…アドレス生成部、Ｃ０，Ｃ１５…コントロール信号（制御信号）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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