(57)【要約】【課題】  遅延時間の制御信号に対する線形性の高い可変遅延回路を提供する。【解決手段】  遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。この結果、シフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。【選択図】図１
2012239043.tif 000002
【特許請求の範囲】
【請求項１】
順次接続された複数段のインバータを有し、
前記複数段のインバータは、論理閾値を制御信号によりシフトさせることが可能な制御対象インバータを含み、
前記制御対象インバータの論理閾値を制御信号によりシフトさせることにより前記複数段のインバータの遅延時間を変化させることを特徴とする可変遅延回路。
【請求項２】
前記複数段のインバータは、各々の間に他のインバータを挟んで隣り合った複数の制御対象インバータを含むことを特徴とする請求項１に記載の可変遅延回路。
【請求項３】
前記制御対象インバータに対する電源電圧を前記複数段のインバータにおける前記制御対象インバータ以外のインバータに対する電源電圧に対してシフトさせることにより前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項１または２に記載の可変遅延回路。
【請求項４】
前記制御対象インバータに対する高電位側電源電圧および低電位側電源電圧の両方を前記複数段のインバータにおける制御対象インバータ以外のインバータに対する高電位側電源電圧および低電位側電源電圧に対してシフトさせることにより、前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項３に記載の可変遅延回路。
【請求項５】
前記制御対象インバータに対する高電位側電源電圧または低電位側電源電圧の一方のみを前記複数段のインバータにおける制御対象インバータ以外のインバータに対する高電位側電源電圧および低電位側電源電圧に対してシフトさせることにより、前記制御対象インバータの論理閾値をシフトさせることを特徴とする請求項３に記載の可変遅延回路。
【請求項６】
前記制御対象インバータとして、出力信号を反転させるのに寄与する複数の並列接続されたトランジスタを備えたインバータを有し、前記制御対象インバータにおいて出力信号を反転させるのに寄与するトランジスタを切り換えることにより前記制御対象インバータの論理閾値をシフトすることを特徴とする請求項１または２に記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、遅延時間の電気的制御が可能な可変遅延回路に関する。
【背景技術】
【０００２】
この種の可変遅延回路として、例えばＰＬＬ（Phase Locked Loop；位相同期ループ）の電流制御型発振器として用いられているものが挙げられる。この電流制御型発振器は、複数段のインバータからなるリングオシレータであり、各インバータにおいて定電流源として機能するトランジスタの出力電流値を制御可能な構成となっている（以下、第１の従来技術という）。ここで、インバータの出力ノードに介在する容量をＣ、各インバータの論理閾値をＶＩｔ、インバータを構成するトランジスタの出力電流をＩとすると、インバータ１段当たりの遅延時間ｄｅｌａｙは、次式により与えられる。
ｄｅｌａｙ＝Ｃ×Ｖｌｔ／Ｉ            ……（１）
従って、トランジスタの出力電流Ｉの調整により各インバータの遅延時間ｄｅｌａｙを制御し、電流制御型発振器の発振周波数を制御することが可能である。
【０００３】
可変遅延回路には、このような構成のものの他、例えば特許文献１に開示されているように、複数段のインバータからなるインバータチェーンに供給する電源電圧を制御することによりインバータチェーンの遅延時間を制御する構成のものがある（以下、第２の従来技術という）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４３９６０６３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した第１の従来技術による可変遅延回路は、インバータ１段当たりの遅延時間ｄｅｌａｙが上記式（１）に示すように電流Ｉに反比例する。このため、遅延時間ｄｅｌａｙの電流Ｉに対する線形性が不十分であり、正確な遅延時間の制御を必要とするシステムへの搭載が困難であった。第２の従来技術による可変遅延回路も同様であり、インバータの遅延時間の電源電圧に対する線形性が不十分であり、正確な遅延時間の制御を必要とするシステムへの搭載が困難であった。
【０００６】
この発明は、以上説明した事情に鑑みてなされたものであり、遅延時間の制御信号に対する線形性の高い可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明は、順次接続された複数段のインバータを有し、前記複数段のインバータは、論理閾値を制御信号によりシフトさせることが可能な制御対象インバータを含み、前記制御対象インバータの論理閾値を制御信号によりシフトさせることにより前記複数段のインバータの遅延時間を変化させることを特徴とする可変遅延回路を提供する。
【０００８】
かかる発明によれば、制御信号により制御対象インバータの論理閾値をシフトすると、複数段のインバータからなる遅延回路に、制御対象インバータの論理閾値のシフト量に比例した遅延時間の変化が発生する。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１実施形態である可変遅延回路の構成を示す回路図である。
【図２】同実施形態における可変遅延回路の各部の波形を示すタイムチャートである。
【図３】この発明の第２実施形態である可変遅延回路の構成を示す回路図である。
【図４】上記第１実施形態による可変遅延回路の遅延時間の制御信号に対する線形性を示す図である。
【図５】同可変遅延回路の変形例における遅延時間の制御信号に対する線形性を示す図である。
【図６】第１の従来技術による可変遅延回路の遅延時間の制御信号に対する線形性を示す図である。
【図７】この発明による可変遅延回路の第１の適用例を示す図である。
【図８】この発明による可変遅延回路の第２の適用例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し、この発明の実施形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態である可変遅延回路の構成を示す回路図である。この可変遅延回路は、順次接続された４個のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と、遅延制御回路１００とを有する。本実施形態において、インバータの段数は、必要な遅延時間に応じた段数とすればよいが、図１では、図面が煩雑化することを防ぐため、４段のインバータを用いた可変遅延回路を例として挙げている。各インバータＩＮＶ１〜ＩＮＶ４は、いずれもＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor;金属−酸化膜−半導体構造の電界効果トランジスタであり、以下では単にトランジスタという）ＭＰ１およびＮチャネルトランジスタＭＮ１により構成されている。ここで、奇数段目のインバータＩＮＶ１およびＩＮＶ３のＰチャネルトランジスタＭＰ１のソースには遅延制御回路１００から第１の高電位側電源電圧ＶＤＤ１が与えられ、同インバータのＮチャネルトランジスタＭＮ１のソースには遅延制御回路１００から第１の低電位側電源電圧ＶＳＳ１が与えられる。一方、偶数段目のインバータＩＮＶ２およびＩＮＶ４のＰチャネルトランジスタＭＰ１のソースには遅延制御回路１００から第２の高電位側電源電圧ＶＤＤ２が与えられ、同インバータのＮチャネルトランジスタＭＮ１のソースには遅延制御回路１００から第２の低電位側電源電圧ＶＳＳ２が与えられる。
【００１１】
遅延制御回路１００は、インバータＩＮＶ２およびＩＮＶ４を制御対象インバータとし、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値を所望のシフト量だけ負方向にシフトさせることにより、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間を可変制御する回路である。さらに詳述すると、遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。このようにインバータＩＮＶ１およびＩＮＶ３の電源電位に対して、制御対象インバータＩＮＶ２およびＩＮＶ４の電源電位が相対的にシフトされると、そのシフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。この結果、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生するのである。
【００１２】
なお、インバータＩＮＶ１およびＩＮＶ３のＰチャネルトランジスタＭＰ１が形成されるＮウェルには第１の高電位側電源電圧ＶＤＤ１が与えられ、インバータＩＮＶ２およびＩＮＶ４のＰチャネルトランジスタＭＰ１が形成されるＮウェルには第２の高電位側電源電圧ＶＤＤ２が与えられ、インバータＩＮＶ１およびＩＮＶ３のＮチャネルトランジスタＭＮ１が形成されるＰウェルには第１の低電位側電源電圧ＶＳＳ１が与えられ、インバータＩＮＶ２およびＩＮＶ４のＮチャネルトランジスタＭＮ１が形成されるＰウェルには第２の低電位側電源電圧ＶＳＳ２が与えられるようになっている。以上が本実施形態の構成である。
【００１３】
図２（ａ）〜（ｅ）はインバータＩＮＶ１およびＩＮＶ３に対する電源電圧ＶＤＤ１およびＶＳＳ１を１．０Ｖおよび０．２Ｖに固定し、インバータＩＮＶ２およびＩＮＶ４に対する電源電圧ＶＤＤ２およびＶＳＳ２を各種シフトさせた場合におけるインバータＩＮＶ１の出力ノードＮ１、インバータＩＮＶ２の出力ノードＮ２、インバータＩＮＶ３の出力ノードＮ３およびインバータＩＮＶ４の出力ノードＮ４の各信号波形を示すものである。ここで、図２（ａ）〜（ｃ）は、初段のインバータＩＮＶ１の出力ノードＮ１の信号が立ち上がる場合における各ノードＮ１、Ｎ２、Ｎ３、Ｎ４の信号波形を、図２（ｄ）および（ｅ）は、初段のインバータＩＮＶ１の出力ノードＮ１の信号が立ち下がる場合における各ノードＮ１、Ｎ２、Ｎ３、Ｎ４の信号波形を各々示している。
【００１４】
図２（ａ）〜（ｅ）に示す各例では、インバータＩＮＶ１〜ＩＮＶ４の各々のＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１の閾値電圧の大きさが同じであり、相互コンダクタンスの大きさも同じであることを想定している。このため、インバータＩＮＶ１およびＩＮＶ３の出力信号の反転を生じさせるインバータＩＮＶ１およびＩＮＶ３の論理閾値ＶＩｔ１は、（ＶＤＤ１＋ＶＳＳ１）／２＝（１．０Ｖ＋０．２Ｖ）／２＝０．６Ｖに等しい。また、インバータＩＮＶ２およびＩＮＶ４の出力信号の反転を生じさせるインバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２は、（ＶＤＤ２＋ＶＳＳ２）／２に等しく、この論理閾値ＶＩｔ２は電源電圧ＶＤＤ２およびＶＳＳ２のシフトに連動してシフトする。
【００１５】
図２（ａ）に示す例では、インバータＩＮＶ２およびＩＮＶ４に対する電源電圧ＶＤＤ２およびＶＳＳ２が１．０Ｖおよび０．２Ｖとなっている。このため、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２は、（ＶＤＤ２＋ＶＳＳ２）／２＝（１．０Ｖ＋０．２Ｖ）／２＝０．６Ｖである。従って、インバータＩＮＶ１の出力ノードＮ１の信号がインバータＩＮＶ２の論理閾値ＶＩｔ２＝０．６Ｖを上回るときにインバータＩＮＶ２の出力ノードＮ２の信号が立ち下がり始める。そして、出力ノードＮ２の信号がインバータＩＮＶ３の論理閾値ＶＩｔ１＝０．６Ｖを下回るときにインバータＩＮＶ３の出力ノードＮ３の信号が立ち上がり始める。このため、図示の例では、インバータＩＮＶ１の出力ノードＮ１の信号が論理閾値ＶＩｔ１を上回るタイミングからインバータＩＮＶ３の出力ノードＮ３の信号が論理閾値ＶＩｔ１を上回るタイミングまでの遅延時間はＤｅｌａｙ＋０＝２０ｕｎｉｔとなる。なお、ｕｎｉｔはある長さを持った単位時間である。
【００１６】
図２（ｂ）に示す例では、図２（ａ）の場合に比べて、インバータＩＮＶ２およびＩＮＶ４に対する電源電圧ＶＤＤ２およびＶＳＳ２がマイナス方向にΔＶ＝０．１Ｖシフトされており、ＶＤＤ２＝０．９Ｖ、ＶＳＳ２＝０．１Ｖとなっている。このため、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２は、（ＶＤＤ２＋ＶＳＳ２）／２＝（０．９Ｖ＋０．１Ｖ）／２＝０．５Ｖとなり、図２（ａ）の場合に比べてマイナス方向に０．１Ｖシフトされている。ここで、インバータＩＮＶ２の論理閾値ＶＩｔ２がマイナス方向にシフトされると、インバータＩＮＶ１の出力ノードＮ１が立ち上がる過程において、インバータＩＮＶ２の出力ノードＮ２の立ち下がりが開始されるタイミングが論理閾値ＶＩｔ２のシフト量に比例した分だけ早まることとなる。また、電源電圧ＶＤＤ２が１．０Ｖから０．９Ｖに低下したことにより、インバータＩＮＶ２の出力ノードＮ２の信号が立ち下がり始めてからインバータＩＮＶ３の論理閾値ＶＩｔ１＝０．６Ｖに到達するまでの所要時間がこの０．１Ｖの電源電圧低下に比例した分だけ短くなる。このため、図示の例では、インバータＩＮＶ１の出力ノードＮ１の電圧が論理閾値ＶＩｔ１を上回るタイミングからインバータＩＮＶ３の出力ノードＮ３の電圧が論理閾値ＶＩｔ１を上回るタイミングまでの遅延時間はＤｅｌａｙ−１＝１５ｕｎｉｔとなる。
【００１７】
図２（ｃ）に示す例では、図２（ａ）の場合に比べて、インバータＩＮＶ２およびＩＮＶ４に対する電源電圧ＶＤＤ２およびＶＳＳ２がマイナス方向にΔＶ＝０．２Ｖシフトされており、ＶＤＤ２＝０．８Ｖ、ＶＳＳ２＝０．０Ｖとなっている。このため、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２は、（ＶＤＤ２＋ＶＳＳ２）／２＝（０．８Ｖ＋０．０Ｖ）／２＝０．４Ｖとなり、図２（ａ）の場合に比べてマイナス方向に０．２Ｖシフトされている。この場合、インバータＩＮＶ１の出力ノードＮ１の電圧が論理閾値ＶＩｔ１を上回るタイミングからインバータＩＮＶ３の出力ノードＮ３の電圧が論理閾値ＶＩｔ１を上回るタイミングまでの遅延時間は、図２（ｂ）の場合よりもさらに短くなり、Ｄｅｌａｙ−２＝１０ｕｎｉｔとなる。
【００１８】
以上のように初段のインバータＩＮＶ１の出力ノードＮ１の信号が立ち上がる動作では、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２のマイナス方向のシフト量ΔＶの増加に比例して、インバータ２段分の遅延時間（図示の例ではインバータＩＮＶ２およびＩＮＶ３の総遅延時間）が減少する。
【００１９】
次に初段のインバータＩＮＶ１の出力ノードＮ１の信号が立ち下がる場合の動作について説明する。まず、電源電圧ＶＤＤ２およびＶＳＳ２を電源電圧ＶＤＤ１およびＶＳＳ１に各々一致させた場合、図２（ｄ）に示すように、インバータＩＮＶ１の出力ノードＮ１の信号がインバータＩＮＶ２の論理閾値ＶＩｔ２＝０．６Ｖを下回るときにインバータＩＮＶ２の出力ノードＮ２の信号が立ち上がり始める。そして、出力ノードＮ２の信号がインバータＩＮＶ３の論理閾値ＶＩｔ１＝０．６Ｖを上回るときにインバータＩＮＶ３の出力ノードＮ３の信号が立ち下がり始める。このため、図示の例では、インバータＩＮＶ１の出力ノードＮ１の信号が論理閾値ＶＩｔ１を下回るタイミングからインバータＩＮＶ３の出力ノードＮ３の信号が論理閾値ＶＩｔ１を下回るタイミングまでの遅延時間は、図２（ａ）の場合と同様、Ｄｅｌａｙ＋０＝２０ｕｎｉｔとなる。
【００２０】
図２（ｅ）に示す例では、図２（ｄ）の場合に比べて、インバータＩＮＶ２およびＩＮＶ４に対する電源電圧ＶＤＤ２およびＶＳＳ２がマイナス方向にΔＶ＝０．１Ｖシフトされており、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２は、（ＶＤＤ２＋ＶＳＳ２）／２＝（０．９Ｖ＋０．１Ｖ）／２＝０．５Ｖとなり、図２（ｄ）の場合に比べてマイナス方向に０．１Ｖシフトされている。ここで、インバータＩＮＶ２の論理閾値ＶＩｔ２がマイナス方向にシフトされると、インバータＩＮＶ１の出力ノードＮ１の信号が立ち下がる過程において、インバータＩＮＶ２の出力ノードＮ２の信号の立ち上がりが開始されるタイミングが論理閾値ＶＩｔ２のシフト量に比例した分だけ遅れることとなる。また、電源電圧ＶＳＳ２が０．２Ｖから０．１Ｖに低下したことにより、インバータＩＮＶ２の出力ノードＮ２の信号が立ち上がり始めてからインバータＩＮＶ３の論理閾値ＶＩｔ１＝０．６Ｖに到達するまでの所要時間がこの０．１Ｖの電源電圧低下に比例した分だけ長くなる。このため、図示の例では、インバータＩＮＶ１の出力ノードＮ１の信号が論理閾値ＶＩｔ１を下回るタイミングからインバータＩＮＶ３の出力ノードＮ３の信号が論理閾値ＶＩｔ１を下回るタイミングまでの遅延時間はＤｅｌａｙ＋１＝２５ｕｎｉｔとなる。
【００２１】
以上のように初段のインバータＩＮＶ１の出力ノードＮ１の信号が立ち下がる動作では、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２のマイナス方向のシフト量ΔＶの増加に比例して、インバータ２段分の遅延時間（図示の例ではインバータＩＮＶ２およびＩＮＶ３の総遅延時間）が増加する。
【００２２】
以上のように、本実施形態によれば、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２のマイナス方向のシフト量ΔＶを制御することにより、このシフト量ΔＶの増加に比例させて、インバータＩＮＶ１〜ＩＮＶ４がインバータＩＮＶ１への入力信号の立ち下がりエッジを伝達する際の遅延時間を減少させることができる。また、本実施形態によれば、インバータＩＮＶ２およびＩＮＶ４の論理閾値ＶＩｔ２のマイナス方向のシフト量ΔＶを制御することにより、このシフト量ΔＶの増加に比例させて、インバータＩＮＶ１〜ＩＮＶ４がインバータＩＮＶ１への入力信号の立ち上がりエッジを伝達する際の遅延時間を増加させることができる。
【００２３】
＜第２実施形態＞
図３は、この発明の第２実施形態である可変遅延回路の構成を示す回路図である。この可変遅延回路は、順次接続された２段のインバータＩＮＶ１ＡおよびＩＮＶ２Ａを有する。インバータＩＮＶ１Ａは、ＰチャネルトランジスタＭＰ１０〜ＭＰ１６と、ＮチャネルトランジスタＭＮ１０〜ＭＮ１６とにより構成されている。
【００２４】
ＰチャネルトランジスタＭＰ１０は、ソースに高電位側電源電圧ＶＤＤが与えられ、ゲートに電流制御のための基準電圧ｂｉａｓ１が与えられ、定電流源として機能する。このＰチャネルトランジスタＭＰ１０のドレインにはＰチャネルトランジスタＭＰ１４、ＭＰ１５およびＭＰ１６の各ソースが接続されている。そして、ＰチャネルトランジスタＭＰ１４、ＭＰ１５およびＭＰ１６の各ドレインには、ＰチャネルトランジスタＭＰ１１、ＭＰ１２およびＭＰ１３の各ソースが接続されている。このＰチャネルトランジスタＭＰ１１、ＭＰ１２およびＭＰ１３の各ゲートは、インバータＩＮＶ１Ａの入力ノードＮ０に接続されており、ＰチャネルトランジスタＭＰ１１、ＭＰ１２およびＭＰ１３の各ドレインは、インバータＩＮＶ１Ａの出力ノードＮ１に接続されている。
【００２５】
ＮチャネルトランジスタＭＮ１０は、ソースに低電位側電源電圧（図示の例では接地）が与えられ、ゲートに電流制御のための基準電圧ｂｉａｓ２が与えられ、定電流源として機能する。このＮチャネルトランジスタＭＮ１０のドレインにはＮチャネルトランジスタＭＮ１４、ＭＮ１５およびＭＮ１６の各ソースが接続されている。そして、ＮチャネルトランジスタＭＮ１４、ＭＮ１５およびＭＮ１６の各ドレインには、ＮチャネルトランジスタＭＮ１１、ＭＮ１２およびＭＮ１３の各ソースが接続されている。このＮチャネルトランジスタＭＮ１１、ＭＮ１２およびＭＮ１３の各ゲートは、インバータＩＮＶ１Ａの入力ノードＮ０に接続されており、ＮチャネルトランジスタＭＮ１１、ＭＮ１２およびＭＮ１３の各ドレインは、インバータＩＮＶ１Ａの出力ノードＮ１に接続されている。
【００２６】
インバータＩＮＶ２Ａは、インバータＩＮＶ１Ａの出力ノードＮ１を入力ノードとし、ノードＮ２を出力ノードとしており、インバータＩＮＶ１Ａと同様、ＰチャネルトランジスタＭＰ１０〜ＭＰ１６とＮチャネルトランジスタＭＮ１０〜ＭＮ１６とにより構成されている。
【００２７】
本実施形態では、図示しない制御手段が、ＰチャネルトランジスタＭＰ１４〜ＭＰ１６とＮチャネルトランジスタＭＮ１４〜ＭＮ１６の各々のＯＮ／ＯＦＦを切り換える制御信号（各トランジスタに対するゲート電圧）を発生することにより、インバータＩＮＶ１ＡおよびＩＮＶ２Ａにおいて、出力ノードの信号をレベル反転させるのに寄与するトランジスタを切り換え、インバータＩＮＶ１ＡおよびＩＮＶ２Ａの各々の論理閾値を制御する。
【００２８】
図示の例において、インバータＩＮＶ１Ａでは、ＰチャネルトランジスタＭＰ１４およびＮチャネルトランジスタＭＮ１４がＯＮ、ＰチャネルトランジスタＭＰ１５およびＭＰ１６とＮチャネルトランジスタＭＮ１５およびＭＮ１６はＯＦＦとなっている。従って、ＰチャネルトランジスタＭＰ１１およびＮチャネルトランジスタＭＮ１１のみが入力ノードＮ０の信号レベルの変化に応じて出力ノードＮ１の信号レベルを反転させるのに寄与する。この場合、インバータＩＮＶ１Ａの論理閾値は、ＰチャネルトランジスタＭＰ１１およびＮチャネルトランジスタＭＮ１１の各閾値電圧のバランスおよび各相互コンダクタンスのバランスにより定まる。仮にＰチャネルトランジスタＭＰ１１およびＮチャネルトランジスタＭＮ１１の各閾値電圧の大きさが等しく、各々の相互コンダクタンスが等しいとした場合、インバータＩＮＶ１Ａの論理閾値はＶＤＤ／２となる。
【００２９】
一方、インバータＩＮＶ２Ａでは、ＰチャネルトランジスタＭＰ１４、ＭＰ１５およびＮチャネルトランジスタＭＮ１４がＯＮ、ＰチャネルトランジスタＭＰ１６とＮチャネルトランジスタＭＮ１５およびＭＮ１６がＯＦＦとなっている。従って、ＰチャネルトランジスタＭＰ１１およびＭＰ１２とＮチャネルトランジスタＭＮ１１が入力ノードＮ１の信号レベルの変化に応じて出力ノードＮ２の信号レベルを反転させるのに寄与する。この場合、インバータＩＮＶ２Ａの論理閾値は、インバータＩＮＶ１Ａの論理閾値よりも高くなる。
【００３０】
このように本実施形態では、インバータＩＮＶ１ＡおよびＩＮＶ２Ａの各々のＰチャネルトランジスタＭＰ１４〜ＭＰ１６とＮチャネルトランジスタＭＮ１４〜ＭＮ１６のＯＮ／ＯＦＦを切り換えることにより、インバータＩＮＶ１ＡおよびＩＮＶ２Ａの論理閾値を独立に制御することが可能である。
【００３１】
一方、本実施形態では、例えばノードＮ０の信号が立ち下がってノードＮ１の信号が立ち上がる過程では、定電流源としてのＰチャネルトランジスタＭＰ１０に流れる電流によりノードＮ１に介在する容量の充電が行われる。また、ノードＮ０の信号が立ち上がってノードＮ１の信号が立ち下がる過程では、定電流源としてのＮチャネルトランジスタＭＮ１０に流れる電流によりノードＮ１に介在する容量の放電が行われる。そして、本実施形態では、ＰチャネルトランジスタＭＰ１０に流れる電流が基準電圧ｂｉａｓ１により定まる一定値となり、ＮチャネルトランジスタＭＮ１０に流れる電流が基準電圧ｂｉａｓ２により定まる一定値となる。インバータＩＮＶ２Ａについても同様である。
【００３２】
図示は省略したが、ＰチャネルトランジスタＭＰ１４およびＭＰ１５に加えて、ＰチャネルトランジスタＭＰ１６をＯＮにすれば、インバータＩＮＶ１に対するインバータＩＮＶ２Ａの論理閾値のシフト量をさらに大きくすることができる。本実施形態では、ＰチャネルトランジスタＭＰ１１、ＭＰ１２およびＭＰ１３の各々のトランジスタサイズを適切な大きさにすることにより、ＰチャネルトランジスタＭＰ１４のみがＯＮであるときのインバータＩＮＶ２Ａの論理閾値がＶＩｔ０、ＰチャネルトランジスタＭＰ１４およびＭＰ１５がＯＮであるときのインバータＩＮＶ２Ａの論理閾値がＶＩｔ０＋α、ＰチャネルトランジスタＭＰ１４、ＭＰ１５およびＭＰ１６がＯＮであるときのインバータＩＮＶ２Ａの論理閾値がＶＩｔ０＋２α、という具合に線形的に変化するようにしている。
【００３３】
従って、本実施形態によれば、ノードＮ１およびＮ２に介在する容量を充放電するための電流を一定に保った状態で、インバータＩＮＶ２ＡにおけるＰチャネルトランジスタＭＰ１４、ＭＰ１５、ＭＰ１６のうちＯＮさせるトランジスタを選択することにより、インバータＩＮＶ２Ａの論理閾値を線形的に変化させることができる。従って、例えば上記第１実施形態と同様に、インバータＩＮＶ１Ａの論理閾値に対してインバータＩＮＶ２Ａの論理閾値をシフトさせることにより、インバータＩＮＶ１ＡおよびＩＮＶ２Ａからなる遅延回路の遅延時間を論理閾値のシフト量に比例させて変化させることができる。
【００３４】
＜実施形態の効果の確認＞
本願発明者は、上記第１実施形態の効果を確認するため、図１に示す可変遅延回路の動作のシミュレーションを行った。このシミュレーションでは、図１において、インバータＩＮＶ１およびＩＮＶ２に与える電源電圧ＶＤＤ１およびＶＳＳ１を固定し、上述したシフト量ΔＶを５ビットのＤＡＣにより発生し、電源電圧ＶＤＤ１およびＶＳＳ１をこのシフト量ΔＶだけマイナス方向にシフトした電源電圧ＶＤＤ２およびＶＳＳ２をインバータＩＮＶ２およびＩＮＶ４に与えた。そして、ＤＡＣにより発生するシフト量ΔＶを０．００Ｖから０．２５Ｖまで変化させてインバータ２段分の遅延時間を算出した。図４はこのシミュレーションにより求めた遅延時間を理想値とともに示すものである。図４に示すように、本実施形態による可変遅延回路の遅延時間は、シフト量ΔＶの変化に対してほぼ直線的に変化するが、遅延時間のシミュレーション値のシフト量ΔＶに対するＩＮＬ（Integral Non-Linearity；積分非直線性）は、２．４０３となった。
【００３５】
また、電源電圧ＶＤＤ２をシフトさせずに電源電圧ＶＤＤ１と同じ電圧に固定し、電源電圧ＶＳＳ２のみを電源電圧ＶＳＳ１からシフト量ΔＶだけシフトさせる条件でシミュレーションを実行し、本実施形態による可変遅延回路の遅延時間を求めた。その結果を図５に示す。この場合、インバータＩＮＶ２およびＩＮＶ４の論理閾値のシフト量が電源電圧ＶＳＳ２のシフト量ΔＶの半分になるため、遅延時間のダイナミックレンジが半分になるが、ＩＮＬは０．８８６に改善された。
【００３６】
また、本願発明者は、上記第１実施形態との比較のため、上述した第１の従来技術による可変遅延回路の動作のシミュレーションを行った。その結果を図６に示す。この場合、ＩＮＬは２．３００となった。
【００３７】
第１の従来技術による可変遅延回路の特性（図６）と上記第１実施形態による可変遅延回路の特性（図４）とを比較すると、両者のＩＮＬはほぼ同じであるが、前者のダイナミックレンジが１０ｐｓ程度であるのに対し、後者のダイナミックレンジは５０ｐｓもある。一般にダイナミックレンジを拡げようとする程、十分なリニアリティを得るのが困難になり、ＩＮＬは悪化する。従って、同一のダイナミックレンジという対等の条件で両者を比較検討した場合には、上記第１実施形態による可変遅延回路のリニアリティは、第１の従来技術による可変遅延回路のリニアリティに対して格段と優れているということができる。すなわち、本実施形態によれば、ダイナミックレンジを犠牲にすることなく、十分なリニアリティを持った可変遅延回路を実現することができる。また、ダイナミックレンジを犠牲にすることが許されるなら、上述のように電源電圧ＶＳＳ２のみを電源電圧ＶＳＳ１からシフト量ΔＶだけシフトさせることにより遅延時間の制御を行うようにすればよい。この場合、ダイナミックレンジが減ることになるが、ＩＮＬはさらに改善されることとなる。
【００３８】
以上のように、上記第１実施形態によれば、複数段のインバータからなる遅延回路において、制御対象インバータの論理閾値をシフトさせることにより、そのシフト量に比例した時間だけ遅延回路の遅延時間を変化させることができる。従って、制御信号に対する線形性の高い可変遅延回路を実現することができる。上記第２実施形態に関しても同様である。
【００３９】
次に本発明による可変遅延回路の適用例について説明する。図７は集積回路内におけるクロック信号の伝達経路に本発明による可変遅延回路を適用した例を示す図である。この適用例において、クロック信号ＣＬＫはインバータ１１０を通過した後、可変遅延回路１１１およびインバータ１２１からなる第１の経路と、可変遅延回路１１２およびインバータ１２２からなる第２の経路と、可変遅延回路１１３およびインバータ１２３からなる第３の経路に３分岐し、各々クロック信号ＣＬＫ１、ＣＬＫ２およびＣＬＫ３として集積回路内の各部に供給される。可変遅延回路１１１、１１２および１１３は、各々制御信号Ｖ１、Ｖ２、Ｖ３により論理閾値がシフトされるインバータを含んでおり、各々の遅延時間を制御信号Ｖ１、Ｖ２、Ｖ３により独立に制御可能である。この可変遅延回路１１１、１１２および１１３は、上記第１実施形態のものでもよく、上記第２実施形態のものであってもよい。可変遅延回路１１１、１１２および１１３として、上記第１実施形態のものを用いる場合、制御信号Ｖ１、Ｖ２またはＶ３に応じたシフト量だけ図１におけるインバータＩＮＶ２およびＩＮＶ４への電源電圧をインバータＩＮＶ１およびＩＮＶ３への電源電圧からシフトさせるようにすればよい。可変遅延回路１１１、１１２および１１３として、上記第２実施形態のものを用いる場合、制御信号Ｖ１、Ｖ２またはＶ３に応じて、インバータＩＮＶ２Ａの出力信号のレベル反転に寄与するトランジスタの個数を選択するように構成すればよい。
【００４０】
上記第１および第２実施形態において説明したように、この発明によれば、可変遅延回路１１１、１１２および１１３として、制御信号Ｖ１、Ｖ２およびＶ３に対する線形性の高いものを実現することができる。従って、図７に示すような回路に本発明による可変遅延回路を適用することにより、集積回路各部へのクロック信号の供給タイミングを正確に制御することが可能になる。
【００４１】
図８はＡＤＣに本発明による可変遅延回路を適用した例を示す図である。このＡＤＣは、順次接続された複数段の可変遅延回路１５１を有する。複数段の可変遅延回路１５１の各々は、入力アナログ電圧により論理閾値がシフトされる制御対象インバータを含んでおり、入力アナログ電圧により遅延時間が制御される。ここで、可変遅延回路１５１は、上記第１実施形態のものである。この適用例では、図１におけるインバータＩＮＶ２およびＩＮＶ４への電源電圧がインバータＩＮＶ１およびＩＮＶ３への電源電圧から入力アナログ電圧と同じ電圧だけシフトされるようになっている。
【００４２】
複数段からなる可変遅延回路１５１のうち初段のものの入力ノードには、所定時間間隔で、所定パルス幅の入力パルスＲＵＮが与えられる。複数段からなる可変遅延回路１５１は、この入力パルスＲＵＮの立ち上がりエッジを順次遅延させて後段に伝搬させ、その後、到来する入力パルスＲＵＮの立ち下がりエッジを順次遅延させて後段に伝搬させる。
【００４３】
複数段からなる可変遅延回路１５１の初段の入力ノードと最終段の出力ノードと各段間のノードの信号は複数のバッファ１５２を各々介してラッチ１５３に与えられる。このラッチ１５３は、入力パルスＲＵＮがＨレベルである間はスルー状態であり、入力パルスＲＵＮの立ち下がり時に、その時点における複数のバッファ１５２の出力信号値を保持する。
【００４４】
このラッチ１５３が保持する出力信号値列は、入力パルスＲＵＮの立ち上がりエッジが複数段からなる可変遅延回路１５１の段間ノードのうちいずれのノードまで伝搬したかを示している。ここで、アナログ入力電圧に応じて定まる可変遅延回路１５１の遅延時間が長い場合、入力パルスＲＵＮがＨレベルである期間内に入力パルスＲＵＮの立ち上がりエッジが通過する可変遅延回路１５１の段数は少ない。従って、ラッチ１５３が保持する出力信号値列において、ビット“１”の連続数は少なくなる。これに対し、アナログ入力電圧に応じて定まる可変遅延回路１５１の遅延時間が短い場合、入力パルスＲＵＮがＨレベルである期間内に入力パルスＲＵＮの立ち上がりエッジが通過する可変遅延回路１５１の段数は多くなる。従って、ラッチ１５３が保持する出力信号値列において、ビット“１”の連続数は多くなる。このようにラッチ１５３に保持される出力信号値列は、複数段からなる可変遅延回路１５１に与えられる入力アナログ電圧を反映した内容となる。
【００４５】
エンコーダ１５４は、このラッチ１５４に保持された出力信号値列を、入力アナログ電圧を示すデジタル出力信号に変換する。このエンコーダ１５４により得られたデジタル出力信号はレジスタ１５５を介して出力される。
【００４６】
以上、この発明の各実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば上記各実施形態では、ＭＯＳＦＥＴにより可変遅延回路のインバータを構成したが、バイポーラトランジスタ等のＭＯＳＦＥＴ以外のトランジスタによりインバータを構成してもよい。
【符号の説明】
【００４７】
ＩＮＶ１〜ＩＮＶ４，ＩＮＶ１Ａ，ＩＮＶ２Ａ……インバータ、ＭＰ１，ＭＰ１０〜ＭＰ１６……Ｐチャネルトランジスタ、ＭＮ１，ＭＮ１０〜ＭＮ１６……Ｎチャネルトランジスタ、１００……遅延制御回路。
【図１】
2012239043.tif 000003
【図２】
2012239043.tif 000004
【図３】
2012239043.tif 000005
【図４】
2012239043.tif 000006
【図５】
2012239043.tif 000007
【図６】
2012239043.tif 000008
【図７】
2012239043.tif 000009
【図８】
2012239043.tif 000010