(57)【要約】【課題】  オフセット補正後の電力増幅器の動作開始時に電力増幅器に接続されたスピーカからポップ音が発生するのを防止する。【解決手段】  直流電圧発生回路１７０は、Ｄ級増幅器内の差動増幅器のオフセットキャンセルを行わせるためにＤ級増幅器の出力端子Ｔ２１およびＴ２２に直流電圧を供給する。この直流電圧発生回路１７０の出力端子Ｔ３０と接地線との間には放電用抵抗ＲＤＩＳとＮチャネルトランジスタ１８３が介挿されている。オフセットキャンセルが終わった後、Ｄ級増幅器の増幅動作が開始される前の安定期間に、Ｎチャネルトランジスタ１８３はＯＮとされ、出力端子Ｔ２１およびＴ２２に接続された容量Ｃ１およびＣ２の充電電荷が放電用抵抗ＲＤＩＳおよびＮチャネルトランジスタ１８３を介して放電される。これによりポップ音の発生を防止することができる。【選択図】図３
2012231264.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅器と、負荷が接続される出力端子と前記差動増幅器の入力部との間に介挿された帰還抵抗とを有し、前記出力端子からの出力信号を前記帰還抵抗により前記差動増幅器の入力部に負帰還させつつ、前記差動増幅器により入力信号を増幅し、前記負荷を駆動する出力信号を前記出力端子から発生する電力増幅器において、
オフセット補正指令が与えられることにより当該差動増幅器の出力信号に発生しているオフセットを小さくする制御を行うオフセット制御手段と、
無信号入力状態における前記電力増幅器の出力信号に対応した直流電圧を出力する直流電圧発生手段と、
放電指令が与えられることにより、前記電力増幅器の出力端子と基準電圧線との間に放電経路を形成する放電手段と、
トリガ信号が与えられることにより、前記直流電圧発生手段を前記電力増幅器の出力端子に接続して、前記直流電圧発生手段の出力する直流電圧を前記帰還抵抗を介して前記差動増幅器の入力部に与え、次いで前記オフセット制御手段にオフセット補正指令を与え、次いで前記放電手段に放電指令を与え、次いで前記電力増幅器に増幅動作を開始させる制御手段と
を具備することを特徴とする電力増幅器。
【請求項２】
前記電力増幅器は、前記差動増幅器の出力信号によりパルス幅変調された相補的な矩形パルスを２個の出力端子から出力するＤ級増幅器であり、
前記２個の出力端子の各々と前記直流電圧発生手段の出力端子との間に２個のスイッチが各々介挿され、
前記放電手段は、前記直流電圧発生手段の出力端子と前記基準電圧線との間に介挿されており、
前記制御手段は、前記２個のスイッチをＯＮさせ、前記直流電圧発生手段が出力する直流電圧を前記２個のスイッチを介して前記電力増幅器の２個の出力端子に供給させ、前記オフセット制御手段にオフセット補正指令を与えた後、前記放電手段に放電指令を与え、前記２個の出力端子から前記２個のスイッチおよび前記放電手段を介して前記基準電圧線への放電を行わせることを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記放電手段は、直列接続された電界効果トランジスタと抵抗を含むことを特徴とする請求項１または２に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オフセットキャンセル機能を備えた電力増幅器に関する。
【背景技術】
【０００２】
電力増幅器を構成する各素子の特性ばらつき等の原因により、電力増幅器の内部の差動増幅器にオフセット電圧が発生し、このオフセット電圧に起因して、無信号入力状態における電力増幅器の出力信号の電圧値に理想的な電圧値からのずれ（すなわち、電力増幅器の出力信号のオフセット電圧）が発生する場合がある。この場合、無信号入力状態から電力増幅器の動作を開始させると、電力増幅器からスピーカにオフセット電圧が出力されるため、スピーカから耳障りなポップ音が放音される。そこで、このようなオフセット電圧をキャンセルする機能を備えた電力増幅器が各種提供されている。例えば特許文献１は、オフセットキャンセル機能を備えたＤ級増幅器を開示している。このＤ級増幅器は、オフセットキャンセル機能を備えた差動増幅器により構成された誤差積分器と、パルス幅変調器とを有している。ここで、誤差積分器は、入力信号と帰還抵抗を介して帰還されるＤ級増幅器の出力パルス信号との誤差を積分する。パルス幅変調器は、この誤差積分器の積分値によりパルス幅変調されたパルスを出力する。そして、Ｄ級増幅器は、このパルス幅変調器が出力するパルスを出力パルス信号として負荷に供給する。特許文献１では、無信号入力時におけるＤ級増幅器の出力パルス信号の理想的な直流レベルに相当する直流電圧をＤ級増幅器の出力端子に与えて、無信号入力時と同様な誤差積分器への帰還動作を行わせ、この状態において誤差積分器の差動増幅器にオフセットキャンセル動作を行わせるようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、Ｄ級増幅器等の電力増幅器にスピーカを接続する場合、通常、容量を含んだローパスフィルタが電力増幅器とスピーカとの間に介挿される。このようなローパスフィルタおよびスピーカが電力増幅器に接続された状態において、上述したオフセットキャンセル動作を行わせる場合、直流電圧を出力端子に与えるときにその直流電圧によりローパスフィルタの容量が充電される。ここで、オフセットキャンセル動作が終了した後、ローパスフィルタの容量に電荷が残存している状態で電力増幅器が動作を開始すると、ローパスフィルタに接続されたスピーカからポップ音が放音される可能性がある。
【０００５】
この発明は以上のような事情に鑑みてなされたものであり、オフセットキャンセル後の電力増幅器の動作開始時に電力増幅器に接続されたスピーカからポップ音が放音されるのを防止する技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、差動増幅器と、負荷が接続される出力端子と前記差動増幅器の入力部との間に介挿された帰還抵抗とを有し、前記出力端子からの出力信号を前記帰還抵抗により前記差動増幅器の入力部に負帰還させつつ、前記差動増幅器により入力信号を増幅し、前記負荷を駆動する出力信号を前記出力端子から発生する電力増幅器において、オフセット補正指令が与えられることにより当該差動増幅器の出力信号に発生しているオフセットを小さくする制御を行うオフセット制御手段と、無信号入力状態における前記電力増幅器の出力信号に対応した直流電圧を出力する直流電圧発生手段と、放電指令が与えられることにより、前記電力増幅器の出力端子と基準電圧線との間に放電経路を形成する放電手段と、トリガ信号が与えられることにより、前記直流電圧発生手段を前記電力増幅器の出力端子に接続して、前記直流電圧発生手段の出力する直流電圧を前記帰還抵抗を介して前記差動増幅器の入力部に与え、次いで前記オフセット制御手段にオフセット補正指令を与え、次いで前記放電手段に放電指令を与え、次いで前記電力増幅器に増幅動作を開始させる制御手段とを具備することを特徴とする電力増幅器を提供する。
【０００７】
かかる発明によれば、電力増幅器の出力端子に容量を含むローパスフィルタとスピーカとからなる負荷が接続された状態において、差動増幅器のオフセットキャンセルのために、電力増幅器の出力端子に直流電圧発生手段からの直流電圧が与えられると、この直流電圧が帰還抵抗を介して差動増幅器の入力部に与えられるとともに、この直流電圧により出力端子に接続されたローパスフィルタの容量が充電される。そして、差動増幅器のオフセットキャンセルの動作が行われた後は、放電手段により電力増幅器の出力端子と基準電圧線の間に放電経路が形成され、電力増幅器の出力端子に接続された容量の充電電荷がこの放電経路を介して放電される。そして、この放電手段による容量の充電電荷の放電後、電力増幅器の増幅動作が開始される。従って、電力増幅器の増幅動作が開始される際にスピーカからポップ音が放音されるのを防止することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明による電力増幅器の一実施形態であるＤ級増幅器の構成を示す回路図である。
【図２】同Ｄ級増幅器の出力パルス信号波形を例示するタイムチャートである。
【図３】同Ｄ級増幅器のオフセットキャンセル制御回路の構成を示す回路図である。
【図４】同Ｄ級増幅器においてオフセットキャンセルの動作が行われて増幅動作が開始されるまでの過程を示すタイムチャートである。
【図５】従来のＤ級増幅器のオフセットキャンセル制御回路の構成を示す回路図である。
【図６】同Ｄ級増幅器においてオフセットキャンセルの動作が行われて増幅動作が開始されるまでの過程を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の一実施形態について説明する。
図１はこの発明による電力増幅器の一実施形態であるＤ級増幅器の構成を示す回路図である。図１に示す入力端子Ｔ１１およびＴ１２には、外部の信号源ＳＩＧから互いに逆極性のアナログ入力信号ＡＩＮ（＋）およびＡＩＮ（−）が容量Ｃｉｎ１およびＣｉｎ２を各々介して入力される。本実施形態によるＤ級増幅器は、この信号源ＳＩＧからのアナログ入力信号ＡＩＮ（＋）およびＡＩＮ（−）によりパルス幅変調され、デューティ比が相補的に変化するパルス信号ＯＵＴＰおよびＯＵＴＭを生成して出力端子Ｔ２１およびＴ２２から各々出力する増幅器である。
【００１０】
図１において、入力段増幅器１００は、差動増幅器１０１と、入力抵抗Ｒ１１およびＲ１２と、帰還抵抗Ｒ２１およびＲ２２と、スイッチＳＷＯＳ１およびＳＷＯＳ２とを有する。ここで、入力抵抗Ｒ１１およびスイッチＳＷＯＳ１は、入力端子Ｔ１１と差動増幅器１０１の反転入力部との間に直列に介挿され、入力抵抗Ｒ１２およびスイッチＳＷＯＳ２は、入力端子Ｔ１２と差動増幅器１０１の非反転入力部との間に直列に介挿されている。また、差動増幅器１０１の反転入力部と非反転出力部との間には帰還抵抗Ｒ２１が接続されると共に、非反転入力部と反転出力部との間には帰還抵抗Ｒ２２が接続される。
【００１１】
誤差積分器１１０は、差動増幅器１１１と、容量１１２および１１３と、入力抵抗Ｒ３１およびＲ３２とを有する。ここで、差動増幅器１１１の反転入力部は、入力抵抗Ｒ３１を介して差動増幅器１０１の非反転出力部に接続され、差動増幅器１１１の非反転入力部は入力抵抗Ｒ３２を介して差動増幅器１０１の反転出力部に接続されている。また、差動増幅器１１１の反転入力部と非反転出力部との間には容量１１２が介挿され、非反転入力部と反転出力部との間には容量１１３が介挿されている。また、Ｄ級増幅器の出力端子Ｔ２１と差動増幅器１１１の反転入力部との間には帰還抵抗Ｒ４１が介挿され、Ｄ級増幅器の出力端子Ｔ２２と差動増幅器１１１の非反転入力部との間には帰還抵抗Ｒ４２が介挿されている。誤差積分器１１０は、入力抵抗Ｒ３１およびＲ３２を介して入力される正逆２相の入力信号ＳＡおよびＳＢと、帰還抵抗Ｒ４１およびＲ４２を介して帰還されるＤ級増幅器の出力パルス信号ＯＵＴＰおよびＯＵＴＭとの誤差を積分し、積分値を示す正逆２相の積分値信号ＳＣおよびＳＤを差動増幅器１１１の非反転出力部および反転出力部から各々出力する。
【００１２】
本実施形態において、誤差積分器１１０の差動増幅器１１１は、電流値が可変の定電流源を備えており、差動トランジスタペアを構成する各トランジスタの一方を選択して、この定電流源の出力電流を流すことにより、入力オフセットを発生させることが可能な構成となっている。コンパレータ１４０およびオフセット制御部１４１は、オフセット補正指令信号ＣＡＮが与えられた場合に、差動増幅器１１１の非反転出力部および反転出力部の各出力信号間のオフセットがなくなるように差動増幅器１１１の入力オフセットを制御する手段である。本実施形態では、無信号入力時においてＤ級増幅器の出力パルス信号ＯＵＴＰおよびＯＵＴＭにオフセット電圧が発生した場合に、このコンパレータ１４０およびオフセット制御部１４１からなる手段により、差動増幅器１１１に発生させる入力オフセットを適切に制御することにより、出力パルス信号ＯＵＴＰおよびＯＵＴＭに現われるオフセット電圧をキャンセルする。
【００１３】
パルス幅変調回路１２０には誤差積分器１１０が出力する積分値信号ＳＣおよびＳＤが入力される。パルス幅変調回路１２０は、図示しない三角波発生回路が発生する三角波信号をキャリアとし、このキャリアを用いて、積分値信号ＳＣおよびＳＤによりパルス幅変調された相補的な２相のパルスＰおよびＭを発生する。
【００１４】
駆動回路１３０は、出力バッファ１３１および１３２を有する。これらの出力バッファ１３１および１３２は、いわゆる３ステートバッファであり、出力状態を切り換えるためのイネーブル信号ＥＮが与えられる。ここで、イネーブル信号ＥＮがＨレベルである場合、出力バッファ１３１は、パルス幅変調回路１２０が出力するパルスＰを出力パルス信号ＯＵＴＰとして出力端子Ｔ２１に出力し、出力バッファ１３２は、パルス幅変調回路１２０が出力するパルスＭを出力パルス信号ＯＵＴＭとして出力端子Ｔ２２に出力する。一方、イネーブル信号ＥＮがＬレベルである場合、出力バッファ１３１および１３２は、各々の出力インピーダンスがハイインピーダンスになる。
【００１５】
オフセットキャンセル制御回路１６０は、このＤ級増幅器のリセット時または起動時等に発生するトリガ信号ＩＮＩＴに応じて、Ｄ級増幅器の出力パルス信号ＯＵＴＰおよびＯＵＴＭに含まれるオフセット電圧をキャンセルするための制御を行う回路である。なお、このオフセットキャンセル制御回路１６０の詳細については後述する。
【００１６】
Ｄ級増幅器の出力端子Ｔ２１およびＴ２２には、ローパスフィルタを介してスピーカが接続されている。ここで、ローパスフィルタは、出力パルス信号ＯＵＴＰおよびＯＵＴＭからパルス幅変調におけるキャリア周波数成分を除去するためのフィルタである。図１にはこの出力端子Ｔ２１およびＴ２２に接続されたローパスフィルタおよびスピーカの等価回路が示されている。ここで、出力端子Ｔ２１には、インダクタＬ１の一端が接続され、このインダクタＬ１の他端は、スピーカの内部抵抗Ｒ０の一端に接続される。また、出力端子Ｔ２２には、インダクタＬ２の一端が接続され、このインダクタＬ２の他端は、スピーカの内部抵抗Ｒ０の他端に接続されている。インダクタＬ１の他端とインダクタＬ２の他端との間には容量Ｃ０が接続されている。さらにインダクタＬ１の他端と接地線との間には容量Ｃ１が、インダクタＬ２の他端と接地線との間には容量Ｃ２が介挿されている。
【００１７】
以上の構成において、通常動作時は、スイッチＳＷＯＳ１およびＳＷＯＳ２がＯＮ、イネーブル信号ＥＮはＨレベルとされる。図２は、この通常動作時におけるＤ級増幅器の出力パルス信号ＯＵＴＰおよびＯＵＴＭの波形を例示するものである。なお、この例では、出力バッファ１３１および１３２の電源電圧が１５Ｖ、差動増幅器１０１および差動増幅器１１１の電源電圧は３．３Ｖとなっている。
【００１８】
通常動作において、入力段増幅器１００は、アナログ信号ＡＩＮ（＋）とアナログ入力信号ＡＩＮ（−）との差分を増幅し、正逆２相の信号ＳＡおよびＳＢを出力する。誤差積分器１１０は、この正逆２相の入力信号ＳＡおよび信号ＳＢと、帰還抵抗Ｒ４１およびＲ４２を介して帰還される出力パルス信号ＯＵＴＰおよびＯＵＴＭとの誤差を積分し、正逆２相の積分値信号ＳＣおよびＳＤを出力する。
【００１９】
パルス幅変調回路１２０は、正逆２相の積分値信号ＳＣおよびＳＤと三角波信号とを比較することにより、パルス幅変調されたパルス信号ＰおよびＭを出力する。出力バッファ１３１および１３２は、イネーブル信号ＥＮがＨレベルであるため、このパルス信号ＰおよびＭを出力パルス信号ＯＵＴＰおよびＯＵＴＭとして出力端子Ｔ２１およびＴ２２に各々出力する。
【００２０】
ここで、無信号入力状態では、誤差積分器１１０に入力される正相信号ＳＡと逆相信号ＳＢとの差分はゼロである。また、誤差積分器１１０の出力する積分値信号ＳＣおよびＳＤの差分がゼロであるとき、パルス幅変調回路１２０は、デューティ比が５０％であり、互いに逆相のパルス信号ＰおよびＭを出力する構成となっている。従って、デューティ比が５０％の出力パルス信号ＯＵＴＰおよびＯＵＴＭが出力バッファ１３１および１３２から出力され、帰還抵抗Ｒ４１およびＲ４２を介して誤差積分器１１０に帰還される。この場合、誤差積分器１１０への入力信号ＳＣおよびＳＤの差分がゼロであり、かつ、帰還信号ＯＵＴＰおよびＯＵＴＭの各々の平均電圧の差分がゼロであるため、誤差積分器１１０が出力する積分値信号ＳＣおよびＳＤの差分もゼロとなる。従って、無信号入力状態では、デューティ比が５０％であり、互いに逆相の信号ＯＵＴＰおよびＯＵＴＭが出力バッファ１３１および１３２から出力され続けることとなる。このとき、図２（ａ）に示すように、出力パルス信号ＯＵＴＰのデューティ比は５０パーセントであるから、この出力パルス信号ＯＵＴＰの信号レベルの平均値は７．５Ｖとなる。また、出力パルス信号ＯＵＴＭのデューティ比も５０パーセントであるから、その平均値も７．５Ｖとなる。従って、無信号入力状態では、スピーカの両方の入力端子に７．５Ｖが印加され、その差電圧は０Ｖとなるので、スピーカは駆動されず音が出ない。
【００２１】
次に無信号入力状態からアナログ入力信号ＡＩＮ（＋）の信号レベルが上昇し、その逆極性のアナログ入力信号ＡＩＮ（−）の信号レベルが低下すると、出力パルス信号ＯＵＴＰのＨレベルの期間が増加すると共に、出力パルス信号ＯＵＴＭのＬレベルの期間が増加する。すなわち、出力パルス信号ＯＵＴＰのデューティ比が増加し、出力パルス信号ＯＵＴＭのデューティ比が減少する。
【００２２】
この場合、図２（ｂ）に示すように出力パルス信号ＯＵＴＰの平均値は無信号入力時の７．５Ｖよりも高い例えば９．５Ｖになり、一方、出力パルス信号ＯＵＴＭの平均値は無信号入力時の７．５Ｖよりも低い例えば５．５Ｖになる。従って、スピーカの入力端子間の差電圧が例えば４Ｖ（＝９．５Ｖ−５．５Ｖ）となり、スピーカのコーン紙が例えば前方に駆動される。
【００２３】
逆に、無信号入力状態から、アナログ入力信号ＡＩＮ（＋）の信号レベルが低下し、アナログ入力信号ＡＩＮ（−）が上昇すると、上述とは逆に、図２（ｃ）に示すように出力パルス信号ＯＵＴＰのデューティ比が減少する一方、出力パルス信号ＯＵＴＭのデューティ比が増加する。これにより、スピーカの入力端子間の差電圧が例えば−４Ｖ（＝５．５Ｖ−９．５Ｖ）となり、スピーカのコーン紙が例えば後方に駆動される。
【００２４】
以上のように、通常の増幅動作では、アナログ入力信号ＡＩＮの信号レベルに応じて出力パルス信号ＯＵＴＰおよび出力パルス信号ＯＵＴＭの各デューティ比を相補的に制御することにより、スピーカの両端子間に差電圧を発生させてスピーカを駆動している。
【００２５】
ところで、図１に示すＤ級増幅器において、差動増幅器１０１に入力オフセットがあると、無信号入力時における差動増幅器１０１の出力信号ＳＡおよびＳＢ間にオフセット電圧が発生し、信号ＳＡおよびＳＢのそれぞれの平均電圧は、同相帰還回路によって設定される基準電圧（電源電圧の２分の１）の１．６５Ｖから異なった値となる。このオフセット電圧は、帰還抵抗Ｒ４１およびＲ４２と誤差積分器１１０とパルス幅変調回路１２０と出力バッファ１３１および１３２とによって形成される負帰還増幅器の増幅率（Ｒ４１／Ｒ３１）倍されて出力端子Ｔ２１およびＴ２２間の差電位（オフセット電圧）として現れる。
【００２６】
また、差動増幅器１１１に入力オフセットがある場合も、信号ＳＣおよびＳＤ間にオフセット電圧が発生し、信号ＳＣおよびＳＤのそれぞれの平均電圧は、同相帰還回路によって設定される基準電圧の１．６５Ｖから異なった値となる。
【００２７】
さらに、帰還抵抗Ｒ４１およびＲ４２間に抵抗値の差がある場合または入力抵抗Ｒ３１およびＲ３２間に抵抗値の差がある場合にも、出力パルス信号ＯＵＴＰおよびＯＵＴＭ間にオフセット電圧が発生し、出力パルス信号ＯＵＴＰおよびＯＵＴＭのそれぞれの平均電圧が７．５Ｖから異なった値となる。その理由を以下に説明する。
【００２８】
図２（ａ）に示したように無信号入力時における出力パルス信号ＯＵＴＰおよびＯＵＴＭは、それぞれデューティ比５０％の相補的な矩形波となる。駆動回路１３０の電源電圧が１５Ｖであるので、差動増幅器にオフセット電圧が存在せず、正相側と逆相側との抵抗値もすべて等しい理想的な条件では出力パルス信号ＯＵＴＰおよびＯＵＴＭの平均電圧は前述したように両者共に７．５Ｖである。
【００２９】
一方、電源電圧が３．３Ｖである差動増幅器１０１の出力信号ＳＡおよびＳＢのそれぞれの平均電圧は、電源電圧の２分の１である基準電圧ＶＲＥＦに一致するように同相帰還がなされているため１．６５Ｖである。従って、出力パルス信号ＯＵＴＰおよびＯＵＴＭの平均値と出力信号ＳＡおよびＳＢの平均値との電圧差である５．８５Ｖが、帰還抵抗Ｒ４１と誤差積分器１１０の入力抵抗Ｒ３１および帰還抵抗Ｒ４２と誤差積分器１１０の入力抵抗Ｒ３２にそれぞれ印加される。その結果、帰還抵抗Ｒ４１と入力抵抗Ｒ３１の抵抗値の和に応じた電流が、駆動回路１３０の出力部から帰還抵抗Ｒ４１と入力抵抗Ｒ３１とを介して差動増幅器１０１の正相出力部に流れる。同様に、帰還抵抗Ｒ４２と入力抵抗Ｒ３２の抵抗値の和に応じた電流が、駆動回路１３０の出力部から帰還抵抗Ｒ４２と入力抵抗Ｒ３２とを介して差動増幅器１０１の逆相出力部に流れる。
【００３０】
ここで、帰還抵抗Ｒ４１とＲ４２の抵抗値に差があった場合を考える。差動増幅器１１１の２つの入力部の電圧は、帰還がなされているために等しい。従って、入力抵抗Ｒ３１の両端に印加される電圧と、入力抵抗Ｒ３２の両端に印加される電圧とは等しいので、それぞれの抵抗に流れる電流は等しくなる。
【００３１】
そして、上記の値の等しい電流は、それぞれ帰還抵抗Ｒ４１およびＲ４２を流れるので、出力バッファ１３１および１３２の出力部には帰還抵抗Ｒ４１およびＲ４２の電圧降下の差が生じる。従って、帰還抵抗Ｒ４１およびＲ４２間の抵抗値の差に応じたオフセット電圧が出力パルス信号ＯＵＴＰおよびＯＵＴＭ間に生じる。
【００３２】
これらと同様に、入力抵抗Ｒ３１およびＲ３２間に抵抗値に差があった場合は、抵抗値の差に応じた差を持った電流が帰還抵抗Ｒ４１およびＲ４２に各々流れ、それに起因したオフセット電圧が出力パルス信号ＯＵＴＰおよびＯＵＴＭ間に現れる。
【００３３】
これらのオフセット電圧は、すべてが複合されて出力端子Ｔ２１およびＴ２２に現れ、そのオフセット電圧によってスピーカが駆動されると、電源切断時やミュート時にポップ音が発生する原因となる。
【００３４】
そこで、本実施形態によるＤ級増幅器では、差動増幅器１１１の入力オフセットを制御するためのコンパレータ１４０およびオフセット制御部１４１と、オフセットキャンセル制御回路１６０が設けられている。
【００３５】
図３は本実施形態におけるオフセットキャンセル制御回路１６０の構成を示す回路図である。このオフセットキャンセル制御回路１６０は、制御部１６１と、直流電圧発生回路１７０と、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという。）１８１、１８２および１８３と、放電用抵抗ＲＤＩＳとを有している。
【００３６】
直流電圧発生回路１７０は、無信号入力状態において、オフセットのない理想的な状態のＤ級増幅器から得られる出力パルス信号ＯＵＴＰおよびＯＵＴＭ（デューティ比５０％の相補的な矩形波）の平均電圧と同じ電圧値の直流電圧を出力する回路である。
【００３７】
図示の例では、直流電圧発生回路１７０は、Ｐチャネルトランジスタ１７１および１７５と、Ｎチャネルトランジスタ１７２〜１７４と、抵抗ＲＲにより構成されている。ここで、Ｐチャネルトランジスタ１７１は、図示しない定電流源の出力電流ＩＲＥＦがソースに与えられるようになっており、ゲートに信号ＳＷ＿Ａが与えられる。Ｎチャネルトランジスタ１７４、１７２および１７３は、各々のソースが接地されている。そして、Ｎチャネルトランジスタ１７４および１７２のドレインはＰチャネルトランジスタ１７１のドレインに接続されている。そして、Ｐチャネルトランジスタ１７１、Ｎチャネルトランジスタ１７４および１７２のドレイン同士の接続点はＮチャネルトランジスタ１７２および１７３の各ゲートに接続されている。Ｐチャネルトランジスタ１７５は、ソースが図１における出力バッファ１３１および１３２の電源である電源ＰＶＤＤに接続されており、ドレインが抵抗ＲＲを介してＮチャネルトランジスタ１７３のドレインに接続されており、ゲートに信号ＳＷ＿Ａが与えられる。そして、Ｎチャネルトランジスタ１７３のドレインと抵抗ＲＲとの接続点がこの直流電圧発生回路１７０の出力端子Ｔ３０となっている。
【００３８】
この構成において、信号ＳＷ＿ＡがＨレベルである場合、Ｐチャネルトランジスタ１７１および１７５がＯＦＦとなる。また、Ｎチャネルトランジスタ１７４がＯＮとなって、Ｎチャネルトランジスタ１７３のゲート電圧が０Ｖになるため、Ｎチャネルトランジスタ１７３がＯＦＦとなる。このため、直流電圧発生回路１７０の出力端子Ｔ３０における出力インピーダンスは、ハイインピーダンスとなる。一方、信号ＳＷ＿ＡがＬレベルである場合、Ｐチャネルトランジスタ１７１および１７５がＯＮ、Ｎチャネルトランジスタ１７４がＯＦＦとなる。この場合、Ｎチャネルトランジスタ１７２および１７３がカレントミラーとして機能し、Ｎチャネルトランジスタ１７３に定電流ＩＲＥＦに比例した電流が流れ、直流電圧発生回路１７０の出力端子Ｔ３０における出力電圧は、Ｎチャネルトランジスタ１７３のドレイン電流に抵抗ＲＲの抵抗値を乗算した電圧を電源電圧ＰＶＤＤから差し引いた電圧となる。
【００３９】
本実施形態では、この直流電圧発生回路１７０の出力電圧が、無信号入力状態において、オフセットのない理想的な状態のＤ級増幅器から得られる出力パルス信号ＯＵＴＰおよびＯＵＴＭの平均電圧と同じ電圧値（本実施形態では電源電圧１５Ｖの２分の１である７．５Ｖ）になるように、定電流ＩＲＥＦおよび抵抗ＲＲの抵抗値が決められている。
【００４０】
Ｎチャネルトランジスタ１８１は、直流電圧発生回路１７０の出力端子Ｔ３０とＤ級増幅器の出力端子Ｔ２１との間に介挿されている。また、Ｎチャネルトランジスタ１８２は、直流電圧発生回路１７０の出力端子Ｔ３０とＤ級増幅器の出力端子Ｔ２２との間に介挿されている。これらのＮチャネルトランジスタ１８１および１８２の各ゲートには信号ＳＷ＿Ｂが与えられる。この信号ＳＷ＿ＢがＬレベルであるときＮチャネルトランジスタ１８１および１８２はＯＦＦとなり、直流電圧発生回路１７０の出力端子Ｔ３０はＤ級増幅器の出力端子Ｔ２１およびＴ２２から切り離される。一方、信号ＳＷ＿ＢがＨレベルであるときＮチャネルトランジスタ１８１および１８２はＯＮとなり、直流電圧発生回路１７０の出力端子Ｔ３０はＤ級増幅器の出力端子Ｔ２１およびＴ２２に接続される。
【００４１】
Ｎチャネルトランジスタ１８３はソースが接地され、ドレインが放電用抵抗ＲＤＩＳを介して直流電圧発生回路１７０の出力端子Ｔ３０に接続されており、ゲートに放電指令信号ＤＳＩＣＨＧが与えられるようになっている。このＮチャネルトランジスタ１８３および放電用抵抗ＲＤＩＳは、直流電圧発生回路１７０の出力端子Ｔ３０がＤ級増幅器の出力端子Ｔ２１およびＴ２２に接続された状態において、アクティブレベル（Ｈレベル）の放電指令信号ＤＳＩＣＨＧが与えられることにより、Ｄ級増幅器の出力端子Ｔ２１およびＴ２２と基準電圧線（この例では接地線）との間に放電経路を形成する放電手段として機能する。
【００４２】
制御部１６１は、Ｄ級増幅器のリセット時または起動時等にトリガ信号ＩＮＩＴが発生するのに応じて、信号ＳＷ＿ＡおよびＳＷ＿Ｂ、放電指令信号ＤＩＳＣＨＧ、イネーブル信号ＥＮ、オフセット補正指令信号ＣＡＮを所定の手順に従って変化させ、Ｄ級増幅器にオフセットキャンセル動作を行わせ、増幅動作を開始させる回路である。
【００４３】
図４は本実施形態によるＤ級増幅器においてオフセットキャンセルが行われて増幅動作が開始される過程を示すタイムチャートである。なお、図４において、ＯＵＴ＊は、Ｄ級増幅器の出力信号ＯＵＴＰおよびＯＵＴＭを示す。制御部１６１は、トリガ信号ＩＮＩＴが与えられると、図４に示すように、まず、出力チャージのための制御を行う。より具体的には、制御部１６１は、信号ＳＷ＿ＡをＬレベル、信号ＳＷ＿ＢをＨレベルとする。また、制御部１６１は、イネーブル信号ＥＮを非アクティブレベル（Ｌレベル）としてＤ級増幅器の出力バッファ１３１および１３２の出力インピーダンスをハイインピーダンスとする。さらに制御部１６１は、スイッチＳＷＯＳ１およびＳＷＯＳ２をＯＦＦとし、外部からの入力信号を遮断してＤ級増幅器を無信号入力状態にする。
【００４４】
信号ＳＷ＿ＡがＬレベルになると、Ｐチャネルトランジスタ１７５および１７１がＯＮ、Ｎチャネルトランジスタ１７４がＯＦＦとなることから、直流電圧発生回路１７０から無信号入力時におけるＤ級増幅器の出力パルス信号ＯＵＴＰおよびＯＵＴＭの平均電圧の理想値に対応した直流電圧（本実施形態では電源電圧１５Ｖの２分の１である７．５Ｖ）が出力される。また、信号ＳＷ＿ＢがＨレベルになると、Ｎチャネルトランジスタ１８１および１８２がＯＮとなる。この場合、出力バッファ１３１および１３２がハイインピーダンス状態であるので、Ｄ級増幅器の出力信号ＯＵＴＰおよびＯＵＴＭは、直流電圧発生回路１７０が出力する直流電圧に追従して上昇する。このとき出力端子Ｔ２１およびＴ２２に接続されたローパスフィルタの容量Ｃ１およびＣ２が出力信号ＯＵＴＰおよびＯＵＴＭにより充電される。
【００４５】
そして、Ｄ級増幅器の出力信号ＯＵＴＰおよびＯＵＴＭは、帰還抵抗Ｒ４１およびＲ４２を各々介して、誤差積分器１１０における差動増幅器１１１の反転入力部および非反転入力部に各々供給される。これにより、差動増幅器１１１への帰還状態は、無信号入力時においてデューティ比５０％の相補的な矩形波である出力パルス信号ＯＵＴＰおよびＯＵＴＭがＤ級増幅器から出力されているときの帰還状態と同じになる。
【００４６】
ここで、帰還抵抗Ｒ４１およびＲ４２の各一端には帰還経路が形成された実際の無信号入力時と同様のバイアス（ＯＵＴＰ＝ＯＵＴＭ＝７．５Ｖ）が与えられるが、帰還抵抗Ｒ４１およびＲ４２間に抵抗値の差があると、帰還抵抗Ｒ４１およびＲ４２の各々に流れる電流値に差が生じ、差動増幅器１１１の反転入力部と非反転入力部との間にオフセット電圧が発生する。
【００４７】
具体的には、７．５−１．６５＝５．８５［Ｖ］の電圧が帰還抵抗Ｒ４１と入力抵抗Ｒ３１に印加されるため、差動増幅器１１１の逆相入力部には１．６５＋５．８５×Ｒ３１／（Ｒ３１＋Ｒ４１）［Ｖ］の電圧が印加される。同様に、差動増幅器１１１の正相入力部には１．６５＋５．８５×Ｒ３２／（Ｒ３２＋Ｒ４２）［Ｖ］の電圧が印加される。この結果、入力抵抗Ｒ３１、Ｒ３２および帰還抵抗Ｒ４１、Ｒ４２の抵抗値のばらつきに応じた電圧差（つまりオフセット電圧）が、差動増幅器１１１の入力部に発生する。このオフセット電圧は、帰還経路が形成されている通常動作における無信号入力時に発生するオフセット電圧と等しい。
【００４８】
それに加えて、差動増幅器１０１の出力信号ＳＡおよびＳＢ間にオフセット電圧がある場合には、そのオフセット電圧が差動増幅器１１１に入力される。また、差動増幅器１１１の差動トランジスタペアの各トランジスタ間に相互コンダクタンス等の不均衡がある場合には、それに起因したオフセット電圧が、差動増幅器１１１の入力部に発生する。出力チャージの過程では、このような様々な要因によるオフセット電圧が差動増幅器１１１の入力部に集約されて現れ、そのオフセット電圧が差動増幅器１１１により増幅されて出力信号ＳＣおよびＳＤに現われる。
【００４９】
出力チャージの過程を終えると、制御部１６１は、オフセットキャンセルのための制御を行う。具体的には制御部１６１は、オフセット補正指令信号ＣＡＮをオフセット制御部１４１に対して出力する。これによりオフセット制御部１４１は、差動増幅器１１１の出力信号ＳＣおよびＳＤ間に現在発生しているオフセット電圧をなくすための入力オフセット電圧を差動増幅器１１１に発生させるための制御を行う。具体的には、オフセット制御部１４１は、コンパレータ１４０の出力信号Ｃｏｍｐの信号レベルを監視し、この信号レベルが初期状態から反転するまで、差動増幅器１１１においてオフセット調整用の定電流源から差動トランジスタペアの一方のトランジスタに流す電流値を所定量ずつ変更する動作を繰り返す。この結果、差動増幅器１１１は、上述した様々な要因によるオフセット電圧がキャンセルされた状態となる。なお、このようなオフセットキャンセルの制御の詳細は例えば特許文献１に開示されている。
【００５０】
次に制御部１６１は、所定時間長の安定期間を経てＤ級増幅器に増幅動作を開始させる制御を行う。ここで、安定期間が始まると、制御部１６１は、Ｎチャネルトランジスタ１８１および１８２を引き続きＯＮにした状態において、信号ＳＷ＿ＡをＨレベルにして直流電圧発生回路１７０の出力インピーダンスをハイインピーダンスとし、放電指令信号ＤＳＩＣＨＧをアクティブレベル（Ｈレベル）にしてＮチャネルトランジスタ１８３をＯＮにする。この結果、出力チャージの過程において容量Ｃ１およびＣ２に充電された電荷が、インダクタＬ１およびＮチャネルトランジスタ１８１からなる経路並びにインダクタＬ２およびＮチャネルトランジスタ１８２からなる経路を各々介した後、放電用抵抗ＲＤＩＳおよびＮチャネルトランジスタ１８３を介して接地線に放電される。この結果、出力信号ＯＵＴＰおよびＯＵＴＭが０Ｖまで減衰する。本実施形態では、出力信号ＯＵＴＰおよびＯＵＴＭの波形に大きなリンギングを発生させることなく極力短い安定期間で出力信号ＯＵＴＰおよびＯＵＴＭを０Ｖまで減衰させることができるように放電用抵抗ＲＤＩＳの抵抗値が決定されている。
【００５１】
安定期間が終了すると、制御部１６１は、Ｄ級増幅器に増幅動作を開始させるための制御を行う。具体的には制御部１６１は、放電指令信号ＤＩＳＣＨＧを非アクティブレベル（Ｌレベル）にしてＮチャネルトランジスタ１８３をＯＦＦとし、信号ＳＷ＿ＢをＬレベルにすることによりＮチャネルトランジスタ１８１および１８２をＯＦＦにし、直流電圧発生回路１７０および放電用抵抗ＲＤＩＳを出力端子Ｔ２１およびＴ２２から切り離す。また、制御部１６１は、スイッチＳＷＯＳ１およびＳＷＯＳ２をＯＮにするとともに、イネーブル信号ＥＮをＨレベルにする。これによりＤ級増幅器では、信号源ＳＩＧからの入力信号が差動増幅器１０１に供給されるようになり、通常の増幅動作が開始され、出力バッファ１３１および１３２から出力端子Ｔ２１およびＴ２２に出力パルス信号ＯＵＴＰおよびＯＵＴＭが出力される。
以上が本実施形態の詳細である。
【００５２】
次に従来技術と対比しつつ本実施形態の効果を説明する。図５は従来のＤ級増幅器におけるオフセットキャンセル制御回路１６０Ａの構成を示す回路図である。図５に示すように、従来のオフセットキャンセル制御回路１６０Ａは、本実施形態におけるＮチャネルトランジスタ１８３および放電用抵抗ＲＤＩＳに相当するものを有しておらず、同オフセットキャンセル制御回路１６０Ａの制御部１６１Ａは、放電指令信号ＤＩＳＣＨＧを発生する機能を有していない。
【００５３】
図６は従来のＤ級増幅器においてオフセットキャンセルが行われて増幅動作が開始される過程を示すタイムチャートである。図６に示すように、従来のＤ級増幅器の制御部１６１Ａは、安定期間の開始タイミングにおいて、信号ＳＷ＿ＡをＨレベルに立ち上げると同時に、信号ＳＷ＿ＢをＬレベルに立ち下げ、直流電圧発生回路１７０を出力端子Ｔ２１およびＴ２２から切り離していた。
【００５４】
このため、安定期間では、容量Ｃ１に充電された電荷が、インダクタＬ１、帰還抵抗Ｒ４１および入力抵抗Ｒ３１からなる第１の経路を介して差動増幅器１０１の非反転出力部に流れ込み、容量Ｃ２に充電された電荷が、インダクタＬ２、帰還抵抗Ｒ４２および入力抵抗Ｒ３２からなる第２の経路を介して差動増幅器１０１の反転出力部に流れ込む（図１参照）。この場合、第１および第２の経路の時定数が大きいため、安定期間が終了しても容量Ｃ１およびＣ２に充電電荷が残存する場合がある。このような状態において、Ｄ級増幅器の増幅動作が開始されると、その時点において容量Ｃ１およびＣ２に残存している充電電荷の影響によりスピーカからポップ音が放音される場合がある。
【００５５】
これに対し、本実施形態によれば、図４を参照して説明したように、オフセットキャンセル後の安定期間において放電指令信号ＤＳＩＣＨＧをアクティブレベルとすることによりＮチャネルトランジスタ１８３がＯＮとされ、容量Ｃ１およびＣ２の充電電荷が放電用抵抗ＲＤＩＳおよびＮチャネルトランジスタ１８３を介して放電される。このため、容量Ｃ１およびＣ２の充電電荷が従来技術の場合よりも速やかに放電され、安定期間内に容量Ｃ１およびＣ２の充電電荷量が十分に小さな量になる。従って、Ｄ級増幅器が増幅動作を開始する際にポップ音が発生するのを防止することができる。
【００５６】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
【００５７】
（１）上記実施形態では、直流電圧発生回路１７０の出力端子Ｔ３０とＤ級増幅器の出力端子Ｔ２１およびＴ２２とを相互に接続し、または切り離すためのスイッチ手段としてＭＯＳＦＥＴ（具体的にはＮチャネルトランジスタ１８１および１８２）を使用したが、ＭＯＳＦＥＴ以外の半導体スイッチあるいは電磁リレー等のスイッチを使用してもよい。放電手段を構成するＮチャネルトランジスタ１８３についても同様である。
【００５８】
（２）上記実施形態では、この発明による電力増幅器の一例として、差動型のＤ級増幅器を挙げた。しかし、この発明は、シングルエンド型のＤ級増幅器に適用してもよい。また、この発明の適用範囲は、Ｄ級増幅器に限定されるものではない。この発明は、帰還抵抗を備えており、この帰還抵抗を介して差動増幅器に直流電圧を与えてオフセットキャンセルの動作を行う構成の全ての電力増幅器に適用可能である。
【符号の説明】
【００５９】
１００…入力段増幅器、１１０…誤差積分器、１０１，１１１…差動増幅器、１４０…コンパレータ、１４１…オフセット制御部、１２０…パルス幅変調器、１３０…駆動回路、１３１，１３２…出力バッファ、１６０…オフセットキャンセル制御回路、Ｔ２１，Ｔ２２…出力端子、Ｃ０〜Ｃ２…容量、Ｒ０…スピーカの抵抗、１６１…制御部、１８１〜１８３，１７２〜１７４…Ｎチャネルトランジスタ、１７１，１７５…Ｐチャネルトランジスタ、ＲＤＩＳ…放電用抵抗、１７０…直流電圧発生回路、Ｒ４１，Ｒ３１，Ｒ４２，Ｒ３２…帰還抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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