(57)【要約】【課題】所望の置換元ワード線をディスターブするためには、全てのワード線を１本ずつ選択する必要があり、テスト時間が必要以上に長くなること。【解決手段】本発明の半導体記憶装置は、置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のヒューズセットと、置換元ワード線選択テストモード信号がＨｉｇｈの時に、前記複数のヒューズセットの１つを選択し、選択先のヒューズセットを順次シフトする選択回路と、前記置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセットに保持された置換元ロウアドレス情報を出力し、Ｌｏｗの時には、外部入力されるロウアドレス信号を出力するセレクタと、前記セレクタから出力された置換元ロウアドレス情報またはロウアドレス信号が示すロウアドレスをプリデコードして出力するプリデコード動作を行うプリデコーダと、を有する。【選択図】図１
2012038400.tif 000002
【特許請求の範囲】
【請求項１】
置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のヒューズセットと、
置換元ワード線選択テストモード信号がＨｉｇｈの時に、前記複数のヒューズセットの１つを選択し、選択先のヒューズセットを順次シフトする選択回路と、
前記置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセットに保持された置換元ロウアドレス情報を出力し、Ｌｏｗの時には、外部入力されるロウアドレス信号を出力するセレクタと、
前記セレクタから出力された置換元ロウアドレス情報またはロウアドレス信号が示すロウアドレスをプリデコードして出力するプリデコード動作を行うプリデコーダと、を有する半導体記憶装置。
【請求項２】
前記ヒューズセットは、
置換元ワード線のロウアドレスに対応するアドレスヒューズが切断されることで該ロウアドレスを示す置換元ロウアドレス情報を保持する複数のアドレスヒューズと、
前記アドレスヒューズが切断されているか否かを示すヒューズ切断情報を保持するイネーブルヒューズと、を含み、
前記半導体記憶装置は、
前記置換元ワード線選択テストモード信号がＨｉｇｈで、かつ、前記ヒューズ切断情報が前記アドレスヒューズが切断されていないことを示す場合はＡＣＴ信号の出力を停止し、その他の場合は該ＡＣＴ信号を出力するＡＣＴ信号出力回路をさらに有し、
前記プリデコーダは、
前記ＡＣＴ信号出力回路からＡＣＴ信号が出力されている場合にのみ、前記プリデコード動作を行う、請求項１に記載の半導体記憶装置。
【請求項３】
前記選択回路は、
前記置換元ワード線選択テストモード信号がＨｉｇｈになる度にカウント動作を行い、カウント値に応じて選択先のヒューズセットをシフトする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記選択回路は、
前記置換元ワード線選択テストモード信号がＨｉｇｈの状態で、ＡＣＴコマンドが入力される度に、選択先のヒューズセットをシフトする、請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置において、置換元ワード線を選択するための技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の中には、メモリアレイを複数のバンクに分割し、各バンクを独立に制御してリード動作やライト動作を行う構成となっているものがある。
【０００３】
この構成の場合、各バンクには、通常使用する通常メモリセル領域の他、冗長メモリセル領域が設けられており、例えば、通常メモリセル領域内のワード線が不良になった場合、そのワード線を冗長メモリセル領域内のワード線に置換することで救済（XRED救済）している。以下では、通常メモリセル領域内の不良になった置換元のワード線を置換元ワード線と称し、冗長メモリセル領域内の置換先のワード線を置換先ワード線と称す。
【０００４】
この種の半導体記憶装置においては、置換元ワード線をディスターブ（Disturb）し、その置換元ワード線の周辺の不良を再現するというテストモードが存在する。置換元ワード線のディスターブとは、置換元ワード線に接続されたメモリセルに対し、周辺のワード線に接続されたメモリセルとは電気的に逆の電荷を書き込むことであり、例えば、周辺のワード線に接続されたメモリセルにＨｉｇｈを書き込んだ場合、置換元ワード線に接続されたメモリセルには、電気的に逆のＬｏｗを書き込むことである。
【０００５】
例えば、図４に示すように、ＸＲＥＤ救済された置換元ワード線が隣接ワード線とショートしているケースを考える。なお、図４において、ビットコンとは、拡散層とビット線を接続するコンタクトであり、容コンとは、メモリセルと拡散層を接続するコンタクトである。また、図中のＨまたはＬと記載されている略ひし形の部分がメモリセルであり、メモリセルは、容コン、拡散層、ビットコンを順次介してビット線に接続されている。
【０００６】
ここで、周辺のワード線に接続されたメモリセルにＨｉｇｈを書き込んでいる状態で、置換元ワード線に接続されたメモリセルにＬｏｗを書き込むと、そのＬｏｗのデータが活性化し、置換元ワード線の隣接ワード線に接続された高抵抗の隣接メモリセルが保持するデータが破壊され、ＨｉｇｈからＬｏｗに変化してしまう。上記のテストモードにおいては、このようなショートを不良として再現する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−８７０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、置換元ワード線の周辺の不良を再現するためには、その置換元ワード線を選択してディスターブすることが効果的である。
【０００９】
しかしながら、従来の半導体記憶装置には、置換元ワード線を選択するための回路がない。例えば、ワード線とビット線のショートに関するテスト方法については、特許文献１に記載されているが、特許文献１には、置換元ワード線のショート等の不良については何らの記載がない。このことから、特許文献１に記載のテスト方法を用いても、置換元ワード線を選択することはできない。
【００１０】
そのため、従来の半導体記憶装置においては、置換元ワード線周辺の不良を再現するテストモードにおいて、所望の置換元ワード線をディスターブするためには、リダンダンシスキップテストモードを用いて、全てのワード線（約１６ｋ本／バンク）を１本ずつ選択する必要があり、テスト時間が必要以上に長くなり、効率が悪いという問題があった。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、
置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のヒューズセットと、
置換元ワード線選択テストモード信号がＨｉｇｈの時に、前記複数のヒューズセットの１つを選択し、選択先のヒューズセットを順次シフトする選択回路と、
前記置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセットに保持された置換元ロウアドレス情報を出力し、Ｌｏｗの時には、外部入力されるロウアドレス信号を出力するセレクタと、
前記セレクタから出力された置換元ロウアドレス情報またはロウアドレス信号が示すロウアドレスをプリデコードして出力するプリデコード動作を行うプリデコーダと、を有する。
【発明の効果】
【００１２】
本発明の半導体記憶装置によれば、置換元ワード線選択テストモード信号がＨｉｇｈの時に、複数のヒューズセットの１つが選択され、選択先のヒューズセットが順次シフトされ、選択先のヒューズセットに保持された置換元ワード線のロウアドレスがプリデコードされて順次出力される。
【００１３】
よって、従来技術においては、置換元ワード線の周辺の不良を再現するテストモードにおいて、所望の置換元ワード線をディスターブするためには、全ワード線を１本ずつ選択する必要があったのに対し、本発明においては、置換元ワード線選択テストモード信号を用いて、最大で置換先ワード線の本数分、すなわち、ヒューズセットの個数分のワード線を選択すれば良いため、テスト時間を大幅に短縮することができるという効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の半導体記憶装置の構成を示す図である。
【図２】従来の半導体記憶装置において、置換元ワード線周辺の不良を再現するテストモードを実行する場合の動作を説明する図である。
【図３】図１に示した本実施形態の半導体記憶装置において、置換元ワード線周辺の不良を再現するテストモードを実行する場合の動作を説明する図である。
【図４】置換元ワード線周辺の不良を説明する図である。
【発明を実施するための形態】
【００１５】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１６】
図１を参照すると、本実施形態の半導体記憶装置におけるロウ冗長判定回路１０およびプリデコーダ２０が示されている。なお、ロウ冗長判定回路１０およびプリデコーダ２０は、各バンクごとに設けられている。
【００１７】
本実施形態においては、新規テストモードとして、置換元ワード線選択テストモードを導入し、置換元ワード線選択テストモードにエントリするとＨｉｇｈになる置換元ワード線選択テストモード信号をロウ冗長判定回路１０に入力する。
【００１８】
ロウ冗長判定回路１０は、複数のヒューズセット１１と、複数のヒューズセット１１に対応して設けられた複数のクロックドインバータ１２と、選択回路である選択用カウンタ１３と、セレクタ１４と、インバータ１５と、ＡＣＴ信号出力回路であるＮＡＮＤ１６と、を有している。なお、ヒューズセット１１およびクロックドインバータ１２の組は、１バンクあたり６４セット設けられている。
【００１９】
各ヒューズセット１１は、不良となってＸＲＥＤ救済された置換元ワード線のロウアドレスを示す置換元ロウアドレス情報を保持する複数のアドレスヒューズを具備する。なお、置換元ロウアドレス情報を保持する場合には、その置換元ロウアドレス情報が示すロウアドレスに対応するアドレスヒューズを切断する。
【００２０】
さらに、各ヒューズセット１１は、自己のアドレスヒューズが切断されているか否かを示すヒューズ切断情報を保持するイネーブルヒューズを具備する。なお、ヒューズ切断情報は、Ｈｉｇｈで切断されていることを示すとする。
【００２１】
選択用カウンタ１３は、置換元ワード線選択テストモード信号がＨｉｇｈになる度にカウント動作を行い、そのカウント値に応じて、ヒューズセット１１を１つ選択し、選択先のヒューズセット１１を順次シフトする。なお、選択先のヒューズセット１１をシフトするタイミングは、カウント値が所定数（１以上の整数）増えるタイミングとする。
【００２２】
また、選択用カウンタ１３は、その時点で選択している選択先のヒューズセット１１に対応するクロックドインバータ１２へ置換元ワード線選択テストモード信号を転送する。
【００２３】
クロックドインバータ１２は、選択用カウンタ１３から転送されてきた置換元ワード線選択テストモード信号がＨｉｇｈの時に動作し、対応するヒューズセット１１のアドレスヒューズで保持されている置換元ロウアドレス情報を反転しセレクタ１４に入力するとともに、対応するヒューズセット１１のイネーブルヒューズで保持されているヒューズ切断情報を反転しＮＡＮＤ１６に入力する。
【００２４】
セレクタ１４は、置換元ワード線選択テストモード信号がＬｏｗの時には、ＡＣＴコマンドに同期して外部入力されたロウアドレス信号を選択して出力する。
【００２５】
一方、セレクタ１４は、置換元ワード線選択テストモード信号がＨｉｇｈの時には、選択先のヒューズセット１１に保持されている置換元ロウアドレス情報が反転されて入力されるため、この反転された置換元ロウアドレス情報を選択して出力する。これにより、外部入力されたロウアドレス信号が切断されることになる。
【００２６】
インバータ１５は、セレクタ１４の出力を反転してプリデコーダ２０に入力する。
【００２７】
プリデコーダ２０は、インバータ１５から入力されるロウアドレス信号または置換元ロウアドレス情報が示すロウアドレスをプリデコードして出力する。図示しないが、後段のコントローラでは、プリデコーダ２０からのロウアドレスのワード線が選択される。
【００２８】
ＮＡＮＤ１６は、置換元ワード線選択テストモード信号とヒューズ切断情報の反転値とのＮＡＮＤを演算して出力する。ＮＡＮＤ１６は、置換元ワード線選択テストモード信号がＬｏｗであればＨｉｇｈの信号（ＡＣＴ信号）を出力する。一方、置換元ワード線選択テストモード信号がＨｉｇｈであっても、ヒューズ切断情報がアドレスヒューズが切断されていないことを示している場合は、ＮＡＮＤ１６の出力はＬｏｗとなり、ＡＣＴ信号の出力が停止されることになる。
【００２９】
プリデコーダ２０は、ＮＡＮＤ１６からＡＣＴ信号が出力されている場合にのみ、上記のプリデコード動作を行う。よって、ＮＡＮＤ１６からのＡＣＴ信号の出力が停止されている場合には、プリデコーダ２０によるプリデコード動作は行われず、そのバンクではいずれのワード線も選択されない。
【００３０】
以下、本実施形態において、置換元ワード線周辺の不良を再現するテストモードを実行する場合の動作について、従来技術と対比して説明する。
【００３１】
最初に、従来技術の動作について説明する。
【００３２】
図２を参照すると、従来技術においては、まず、ステップＡ１において、各バンクを並行してテストするパラレルテストモードにエントリする。
【００３３】
以降、各バンク個別に以下の動作が行われる。
【００３４】
次に、ステップＡ２において、全メモリセルにＨｉｇｈを書き込む。
【００３５】
次に、ステップＡ３において、Ｘを初期値にし、ステップＡ４において、リダンダンシスキップテストモードにエントリし、Ｘ番目のワード線に接続されたメモリセルにＬｏｗを書き込み、Ｘ番目のワード線のｔＲＥＦ期間中（すなわち、周辺のワード線がリフレッシュされていない期間中）、そのＸ番目のワード線をディスターブする。
【００３６】
次に、ステップＡ５において、リダンダンシスキップテストモードからエグジットし、全メモリセルからＨｉｇｈを読み出す。このとき、Ｘ番目のワード線が隣接ワード線とショートしている場合は、隣接ワード線に接続された高抵抗の隣接メモリセルが保持するデータが破壊され、ＨｉｇｈからＬｏｗに変化していることが検出されることになる。
【００３７】
次に、ステップＡ６において、リダンダンシスキップテストモードにエントリし、ステップＡ３と同じＸ番目のワード線に接続されたメモリセルにＨｉｇｈを書き込み、ステップＡ７において、リダンダンシスキップテストモードからエグジットする。
【００３８】
次に、ステップＡ８において、現時点のＸを最大値と比較し、最大値でなければ、ステップＡ９において、Ｘを１つインクリメントし、ステップＡ４に戻る。
【００３９】
このようにして、全てのワード線について、ステップＡ４〜Ａ７の動作を行い、これらの動作が完了すると、以降、ステップＡ１０〜Ａ１７において、ステップＡ２〜Ａ９と同様の動作を、データの逆パターンで実行し、その後、ステップＡ１８において、パラレルテストモードからエグジットする。
【００４０】
続いて、本実施形態の動作について説明する。ここでは、選択用カウンタ１３は、最初に最上段のヒューズセット１１を選択し、以降、カウント値が２つ増える度に、選択先のヒューズセット１１をシフトするものとする。
【００４１】
図３を参照すると、本実施形態においては、まず、ステップＢ１において、各バンクを並行してテストするパラレルテストモードにエントリする。
【００４２】
以降、各バンク個別に以下の動作が行われる。
【００４３】
次に、ステップＢ２において、外部から全ワード線のロウアドレス信号をロウ冗長判定回路１０に順次入力する。この時点で、置換元ワード線選択テスト信号はＬｏｗであるため、外部入力されたロウアドレス信号が示すロウアドレスが、ロウ冗長判定回路１０から順次出力される。プリデコーダ２０の後段のコントローラは、順次出力されるロウアドレスが示すワード線に接続されたメモリセルにＨｉｇｈを書き込む。このようにして、全メモリセルにＨｉｇｈが書き込まれる。
【００４４】
次に、ステップＢ３において、置換元ワード線選択テストモードにエントリし、置換元ワード線選択テスト信号がＨｉｇｈになる。これを受けて、選択用カウンタ１３は、最上段のヒューズセット１１を選択する。これにより、選択先のヒューズセット１１に保持されている置換元ロウアドレス情報がプリデコーダ２０に入力される。このとき、選択先のヒューズセット１１に実際に置換元ロウアドレス情報が保持されている場合、すなわち、アドレスヒューズが切断されている場合、ＮＡＮＤ１６からはＡＣＴ信号が出力される。よって、プリデコーダ２０は、入力された置換元ロウアドレス情報が示すロウアドレスをプリデコードして出力する。
【００４５】
ここで、ステップＢ３で選択された選択先のヒューズセット１１に保持されている置換元ワード線のロウアドレスがプリデコーダ２０から出力された場合、ステップＢ４において、プリデコーダ２０後段のコントローラは、そのロウアドレスが示す置換元ワード線に接続されたメモリセルにＬｏｗを書き込み、その置換元ワード線のｔＲＥＦ期間中、その置換元ワード線をディスターブする。
【００４６】
次に、ステップＢ５において、置換元ワード線選択テストモードからエグジットし、置換元ワード線選択テスト信号がＬｏｗになる。この状態で、外部から全ワード線のロウアドレス信号をロウ冗長判定回路１０に順次入力する。すると、外部入力されたロウアドレス信号が示すロウアドレスが、ロウ冗長判定回路１０から順次出力される。プリデコーダ２０後段のコントローラは、順次出力されるロウアドレスが示すワード線に接続されたメモリセルからＨｉｇｈを読み出す。このようにして、全メモリセルからＨｉｇｈが読み出される。このとき、置換元ロウアドレス情報が示す置換元ワード線が隣接ワード線とショートしている場合は、隣接ワード線に接続された高抵抗の隣接メモリセルが保持するデータが破壊され、ＨｉｇｈからＬｏｗに変化していることが検出されることになる。
【００４７】
次に、ステップＢ６において、置換元ワード線選択テストモードにエントリし、置換元ワード線選択テスト信号がＨｉｇｈになる。ただし、選択用カウンタ１３は、カウンタ値が１つ増えただけであるため、ステップＢ３と同様の最上段のヒューズセット１１を選択し、選択したヒューズセット１１に保持されている置換元ロウアドレス情報がプリデコーダ２０に入力される。このとき、選択先のヒューズセット１１に実際に置換元ロウアドレス情報が保持されている場合、すなわち、アドレスヒューズが切断されている場合、ＮＡＮＤ１６からはＡＣＴ信号が出力される。よって、プリデコーダ２０は、入力された置換元ロウアドレス情報が示すロウアドレスをプリデコードして出力する。
【００４８】
ここで、ステップＢ６で選択された選択先のヒューズセット１１に保持されている置換元ワード線のロウアドレスがプリデコーダ２０から出力された場合、ステップＢ７において、プリデコーダ２０後段のコントローラは、そのロウアドレスが示す置換元ワード線に接続されたメモリセルにＨｉｇｈを書き込む。
【００４９】
次に、ステップＢ８において、置換元ワード線選択テストモードからエグジットし、置換元ワード線選択テスト信号がＬｏｗになる。
【００５０】
次に、ステップＢ９において、ステップＢ６で選択された選択先のヒューズセット１１が最終段（６４段目）であるか否かを判断し、最終段でなければ、ステップＢ３に戻る。この場合、ステップＢ３では、置換元ワード線選択テストモードにエントリすると、カウンタ値が２つ増えたことになるため、選択先のヒューズセット１１が次段にシフトする。
【００５１】
このようにして、全てのワード線について、ステップＢ３〜Ｂ８の動作を行い、これらの動作が完了すると、以降、ステップＢ１０〜Ｂ１７において、ステップＢ２〜Ｂ９と同様の動作を、データの逆パターンで実行し、その後、ステップＢ１８において、パラレルテストモードからエグジットする。
【００５２】
上述したように本実施形態においては、置換元ワード線選択テストモードを導入し、置換元ワード線選択テストモード信号がＨｉｇｈの時に、複数のヒューズセット１１の１つを選択し、選択先のヒューズセット１１を順次シフトしていき、選択先のヒューズセット１１に保持された置換元ワード線のロウアドレスをプリデコードして順次出力する。
【００５３】
よって、従来技術においては、置換元ワード線の周辺の不良を再現するテストモードにおいて、所望の置換元ワード線をディスターブするためには、全てのワード線を選択する必要があったのに対し、本実施形態においては、置換元ワード線選択テストモード信号を用いて、最大で置換先ワード線の本数分、すなわち、ヒューズセット１１の個数分のワード線を選択すれば良いため、テスト時間を大幅に短縮することができるという効果が得られる。ここで、例えば、全てのワード線の本数が約１６ｋ本／バンク、置換先ワード線の本数が６４本／バンクであったとすると、テスト時間は従来技術と比較して約（６４／１６ｋ）に短縮できることとなる。
【００５４】
なお、本実施形態においては、選択用カウンタ１３において、置換元ワード線選択テストモード信号がＨｉｇｈになる度にカウント動作を行い、そのカウント値に応じて、選択先のヒューズセット１１をシフトしていたが、本発明はこれに限定されない。
【００５５】
例えば、選択用カウンタ１３へＡＣＴコマンドを外部入力することとし、選択用カウンタ１３において、置換元ワード線選択テストモード信号がＨｉｇｈである状態で、ＡＣＴコマンドが入力される度に、選択先のヒューズセット１１をシフトする構成としても良い。この構成の場合、置換元ワード線選択テストモードへのエントリが１回で済むため、置換元ワード線選択テストモードの使用が容易になるという利点がある。
【００５６】
また、本実施形態においては、置換元ワード線選択テストモードへのエントリ時に、冗長メモリセル領域内のヒューズセット（６４台／バンク）を、ＡＣＴコマンドと同期して外部入力されるロウアドレス信号によって個別に選択する構成としても良い。この構成の場合、従来技術のリダンダンシスキップテストモードによって冗長メモリセル領域内の置換先ワード線を選択する場合と同様の動作によって、置換元ワード線を選択することが可能になる。
【符号の説明】
【００５７】
１０    ロウ冗長判定回路
１１    ヒューズセット
１２    クロックドインバータ
１３    選択用カウンタ
１４    セレクタ
１５    インバータ
１６    ＮＡＮＤ
２０    プリデコーダ
【図１】
2012038400.tif 000003
【図２】
2012038400.tif 000004
【図３】
2012038400.tif 000005
【図４】
2012038400.tif 000006