(57)【要約】【課題】本発明によれば、クロックパルス発生器の周波数が比較的低い場合にも、自身の積分回路のコンデンサの静電容量を、ＩＣに内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器を実現することができる。【解決手段】本発明は、測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタと、このセレクタの出力を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、前記セレクタと前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、を備えたことを特徴とする。【選択図】図１
2012039273.tif 000002
【特許請求の範囲】
【請求項１】
測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタと、このセレクタの出力を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、
前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、
前記セレクタと前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、
を備えたことを特徴とする二重積分型ＡＤ変換器。
【請求項２】
前記積分回路は、オペアンプとコンデンサとを備え、前記オペアンプの出力は前記コンデンサを介して前記オペアンプの反転入力端子に帰還され、前記オペアンプの非反転入力端子は接地されることを特徴とする請求項１に記載の二重積分型ＡＤ変換器。
【請求項３】
前記微小パルス発生回路は、遅延回路とＡＮＤ回路とを備え、
前記遅延回路は、前記クロックパルスを入力し、遅延して出力し、
前記ＡＮＤ回路は、一方の入力端から前記クロックパルスを入力し、他方の入力端から前記遅延回路の出力を入力し、前記クロックパルスのパルス幅よりも小さいパルス幅の微小パルスを生成することを特徴とする請求項１または２に記載の二重積分型ＡＤ変換器。
【請求項４】
前記遅延回路は、ＮＯＴ回路により構成され、入力を反転遅延させて出力することを特徴とする請求項３に記載の二重積分型ＡＤ変換器。
【請求項５】
入力端から入力される測定電圧を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた標準電圧値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する積分型ＡＤ変換器において、
前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、
前記入力端と前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、
を備えたことを特徴とする積分型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分回路を有する二重積分型ＡＤ変換器および積分型ＡＤ変換器に関し、更に詳しくは、積分回路のコンデンサの静電容量をＩＣ(Integrated Circuit)に内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器および積分型ＡＤ変換器に関する。
【背景技術】
【０００２】
従来の特に二重積分型ＡＤ変換器の構成例を、図面を用いて説明する。図６は、従来の二重積分型ＡＤ変換器の構成例を示した図である。
図６において、セレクタＳＥＬは、２つの端子Ａ，Ｂを有する。端子Ａは、測定電圧（Ｖｘ）が印加されている。端子Ｂは、標準電圧（−Ｖｓ）が印加されている。標準電圧（−Ｖｓ）は測定電圧（Ｖｘ）と逆の極性を有する。セレクタＳＥＬは端子Ａ，Ｂいずれかを選択し、出力する。
抵抗Ｒの一端は、セレクタＳＥＬの出力と接続されている。
積分回路１０は、入力される電圧の時間積分値を出力する回路で、抵抗Ｒの他端の出力を入力する。
積分回路１０は、例えば、コンデンサＣ１とオペアンプＡＭＰなどから構成される。オペアンプＡＭＰの出力はコンデンサＣ１を介してオペアンプＡＭＰの反転入力端子に帰還される。オペアンプＡＭＰの非反転入力端子は接地されている。
積分回路１０の入力部および出力部は、それぞれオペアンプの反転入力端子およびオペアンプの出力部である。
制御回路１は、積分回路１０の出力を入力する。
制御回路１は、クロックパルス発生器２からのクロックパルスを入力する。
セレクタＳＥＬは、制御回路１からの指令に基づいて、端子Ａ，Ｂのいずれを選択するかを決定する。
カウンタ３は、制御回路１の出力を入力する。
制御回路１はカウンタ３のカウント値を取得する。
【０００３】
このような、従来の二重積分型ＡＤ変換器の動作を詳細に説明する。
図７は、図６の装置の測定動作を表すタイミングチャートである。
測定開始時（Ｔ１）に、制御回路１がセレクタＳＥＬに端子Ａを選択するよう指令する。
測定電圧（Ｖｘ）がセレクタＳＥＬおよび抵抗Ｒを介して積分回路１０に供給されると、積分回路１０は測定電圧（Ｖｘ）の積分値を出力する。積分回路１０の出力は、初期値である０Ｖから、Ｖｘに応じて一定の割合で降下していく。
制御回路１は測定開始時（Ｔ１）以降、クロックパルス発生器２の出力をカウンタ３に出力する。カウンタ３は、制御回路１を経由して入力されるクロックパルスのパルス数をカウントする。
制御回路１は、カウンタ３のカウント値を監視し、一定時間（Ｎ１）経過した後の（Ｔ２）において、セレクタＳＥＬの入力を端子Ｂに切り替える。
積分回路１０には、Ｔ２以降、標準電圧（−Ｖｓ）が供給され、積分回路１０の出力は、−Ｖｓに応じた割合で上昇する。
制御回路１は、積分回路１０の出力が０Ｖに戻ると、カウンタ３を停止させるとともに、そのときのカウント値からＴ３を得る。
ここで、制御回路１は、以下の要領で測定電圧（Ｖｘ）をアナログデジタル変換する。
【０００４】
積分回路１０の出力は、入力される電圧に応じた下降率または上昇率となり、以下の関係が成り立つ。
Ｖｘ＝（Ｎ２／Ｎ１）×Ｖｓ・・・（１）
ただし、Ｎ１＝Ｔ２−Ｔ１
Ｎ２＝Ｔ３−Ｔ２
ここで、Ｎ１＋Ｎ２＝Ｔ３−Ｔ１であるので、Ｎ１とＶｓを予め定めておけば、Ｔ３を測定することで、測定電圧であるＶｘを求めることができる。
【０００５】
特許文献１には、測定電圧と標準電圧とを選択するセレクタと、積分器等からなる二重積分型ＡＤ変換器の構成例が詳細に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−２０００１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような二重積分型ＡＤ変換器をＩＣ等に内蔵する際には、必要な分解能を確保し、かつクロックパルス発生器の周波数が低い場合に、積分回路のコンデンサの静電容量が大きくなりすぎるという課題があった。
例えば、消費電力を極力抑えるために、クオーツ時計等に用いられるような比較的低い周波数３２．７６８ｋＨｚのクロックパルス発生器を用い、必要な分解能が１ｍＶである場合を考える。このような条件は、フィールド機器の温度計に用いられるＩＣ内蔵のＡＤ変換器等に見られる。
分解能は、クロックパルス発生器の１クロックサイクルの期間にコンデンサに充電されるΔＶｃにより決定される。
ΔＶｃ＝Ｉｃ／（Ｃ×ｆ）・・・（２）
Ｃ：コンデンサＣ１の静電容量
Ｉｃ：コンデンサＣ１に流れ込む電流
ｆ：クロックパルス発生器の出力周波数
ここで、Ｉｃを、ＩＣに内蔵した場合に一般的に用いられる１ｕＡとすると、コンデンサＣ１の静電容量Ｃに要求される値は、
Ｃ＝１ｕＡ／（１ｍＶ×３２．７６８ｋＨｚ）
＝３１ｎＦ・・・（３）
となる。
コンデンサをＩＣに内蔵する場合には、その静電容量は通常数百ｐＦ程度に制限され、それ以上の静電容量が必要な場合には、外付けのコンデンサが必要となる。しかし、コンデンサを外付けにした場合には、部品コストともにＩＣからの配線を引き出すための端子等も必要となり、コストが増大してしまうという問題があった。
【０００８】
そこで本発明は、クロックパルス発生器の周波数が比較的低い場合にも、自身の積分回路のコンデンサの静電容量を、ＩＣに内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器を実現することを目的とする。
【課題を解決するための手段】
【０００９】
このような課題を解決するために、本発明のうち請求項１に記載の発明は、
測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタと、このセレクタの出力を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、
前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、
前記セレクタと前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、
を備えたことを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の発明であって、
前記積分回路は、オペアンプとコンデンサとを備え、前記オペアンプの出力は前記コンデンサを介して前記オペアンプの反転入力端子に帰還され、前記オペアンプの非反転入力端子は接地されることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１または２に記載の発明であって、
前記微小パルス発生回路は、遅延回路とＡＮＤ回路とを備え、
前記遅延回路は、前記クロックパルスを入力し、遅延して出力し、
前記ＡＮＤ回路は、一方の入力端から前記クロックパルスを入力し、他方の入力端から前記遅延回路の出力を入力し、前記クロックパルスのパルス幅よりも小さいパルス幅の微小パルスを生成することを特徴とする。
【００１２】
請求項４に記載の発明は、請求項３に記載の発明であって、
前記遅延回路は、ＮＯＴ回路により構成され、入力を反転遅延させて出力することを特徴とする。
【００１３】
請求項５に記載の発明は、
入力端から入力される測定電圧を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた標準電圧値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する積分型ＡＤ変換器において、
前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、
前記入力端と前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、
を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタと、このセレクタの出力を積分する積分回路と、クロックパルスを発生するクロックパルス発生器とを有し、前記積分回路の積分値が予め定められた値となるまでの時間を前記クロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、前記クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路と、前記セレクタと前記積分回路との間に設けられ、前記微小パルスを入力し、そのパルス幅に相当する期間においてのみ前記セレクタと前記積分回路とを接続するスイッチと、を備えるので、クロックパルス発生器の周波数が比較的低い場合にも、積分回路のコンデンサの静電容量をＩＣに内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例の構成図である。
【図２】微小パルス発生回路およびその出力信号等のタイミングチャートを示す図である。
【図３】図１に示す装置を構成するコンデンサの充電の動作を説明する図である。
【図４】図１に示す装置の動作時のタイミングチャートを示す図である。
【図５】本発明の他の実施例の構成図である。
【図６】従来の二重積分型ＡＤ変換器の実施例を示す構成図である。
【図７】図６に示す装置の動作時のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１６】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し説明を省略する。
微小パルス発生回路４は、クロックパルス発生器２の出力を入力し、そのクロックパルスのハイレベル（Ｈ）期間よりも短い期間のＨを出力する回路である。
微小パルス発生回路４は、例えば図２の(ａ)に示すように、ＡＮＤ回路４１と遅延回路（例えばＮＯＴ回路）４２により構成する。図２の(ｂ)に示すように、入力信号Ｘに対し、ＮＯＴ回路４２により反転遅延された出力Ｙが得られ、入力信号Ｘと出力Ｙを入力するＡＮＤ回路４１により出力Ｚ(微小パルス)が得られる。
スイッチＳＷは、セレクタＳＥＬの出力と抵抗Ｒの一端との間に接続され、微小パルス発生回路４の出力を入力し、微小パルスがハイレベル（Ｈ）のときに、セレクタＳＥＬと抵抗Ｒの一端との間を接続し、ローレベル（Ｌ）のときに遮断する。
積分回路２０は、例えば、コンデンサＣ２とオペアンプＡＭＰなどから構成される。積分回路２０のオペアンプＡＭＰの出力はコンデンサＣ２を介してオペアンプＡＭＰの反転入力端子に帰還される。オペアンプＡＭＰの非反転入力端子は接地されている。
積分回路２０の入力部および出力部は、それぞれオペアンプＡＭＰの反転入力端子およびオペアンプＡＭＰの出力部に相当する。
制御回路１は、積分回路２０の出力と接続されている。
【００１７】
このような、二重積分型ＡＤ変換器の動作を詳細に説明する。
微小パルス発生回路４は、クロックパルス発生器２からのクロックパルスを入力し、クロックパルスのハイレベル（Ｈ）の期間よりも短いパルス幅の微小パルスを生成する。
例えば、微小パルス発生回路４が図２の(ａ)のような構成である場合、ＮＯＴ回路４２での遅延時間を調整することで、図２の(ｂ)に示すような、入力信号（クロックパルス）Ｘよりも短いパルス幅（ΔＴ）の微小パルスＺを生成することができる。
測定電圧（Ｖｘ）が積分回路２０に供給され、積分回路２０により電圧の積分が始まる。スイッチＳＷは、微小パルスのパルス幅(ΔＴ)の区間においてセレクタＳＥＬと抵抗Ｒの一端との間を接続するので、コンデンサＣ２の充電区間はΔＴの間のみとなる。
図３は、積分回路２０のコンデンサＣ２の充電の動作を説明する図であり、微小パルス幅(ΔＴ)の区間においてのみコンデンサＣ２への充電がなされる様子を示している。縦軸が電圧、横軸が時間を表す。尚、図３には、参考のため、静電容量が比較的大きいコンデンサ（例えば従来装置の場合のコンデンサＣ１）の充電動作も示している。
【００１８】
図４は、このような二重積分型ＡＤ変換器動作のタイミングチャートである。
測定開始時（Ｔ１）には、制御回路１が、端子ＡをセレクタＳＥＬの入力となるよう選択する。積分回路２０の出力は、初期値の０Ｖから、Ｖｘに応じた一定の割合で階段状に降下する。降下が生じるのは、微小パルスのパルス幅（ΔＴ）の区間となる。
制御回路１は測定開始時（Ｔ１）以降、クロックパルス発生器２の出力をカウンタ３に出力する。カウンタ３は、制御回路１を経由して入力されるクロックパルスのパルス数をカウントする。
制御回路１は、カウンタ３のカウント値を監視し、一定時間（Ｎ１）経過した後の（Ｔ２）において、セレクタＳＥＬの入力を端子Ｂに切り替える。
Ｔ２以降、積分回路２０には、標準電圧（−Ｖｓ）が供給され、積分回路２０の出力は−Ｖｓに応じて一定の割合で上昇する。積分回路の出力が上昇するのは微小パルスのパルス幅（ΔＴ）の区間のみであるので、階段状に上昇する。
制御回路１は、積分回路２０の出力が０Ｖに戻ると、カウンタ３を停止させるとともに、そのときのカウント値からＴ３を得る。
ここで、ΔＴの区間においてコンデンサＣ２に充電されることによる電圧変化をΔＶｃとすると、以下で示される。
ΔＶｃ＝Ｉｃ×ΔＴ／Ｃ’・・・（４）
Ｃ’：コンデンサＣ２の静電容量
Ｉｃ：コンデンサＣ２に流れ込む電流
Ｉｃ，ΔＶｃ，ｆを従来例と同じ値とすると、式（２）より、
Ｃ’＝Ｃ×ΔＴ／Ｔｃ・・・（５）
Ｔｃ：クロックパルス発生器のクロックサイクル（＝１／ｆ）
つまり、コンデンサＣ２の静電容量は、従来のコンデンサＣ２より、「ΔＴ／Ｔｃ」倍となる。例えば微小パルス発生回路により、微小パルスのパルス幅ΔＴをクロックパルス発生器が出力するクロックサイクルの「１／１０００」倍つまり「Ｔｃ／１０００」に調整すると、
Ｃ’＝Ｃ×（Ｔｃ／１０００）／Ｔｃ・・・（６）
＝Ｃ／１０００
式（３）より、従来例に用いられるＣ１の静電容量（Ｃ）が３１ｎＦであるとすれば、
Ｃ’＝３１ｐＦ
となる。
静電容量が３１ｐＦであれば、消費電力を極力抑えるために、クオーツ時計等に用いられるような比較的低い周波数クロックパルス発生器を用いた場合でも、ＩＣに内蔵する場合においても十分実現可能な値となる。
したがって、コンデンサを外付けにする必要がなくなり、部品コストともにＩＣからの配線を引き出すための端子等も不用となり、コストが増大を防ぐことができる。
【００１９】
このように、本発明によれば、測定電圧またはこの測定電圧と逆極性の標準電圧のいずれかを選択し出力するセレクタＳＥＬと、このセレクタＳＥＬの出力を積分する積分回路２０と、クロックパルスを発生するクロックパルス発生器２とを有し、積分回路２０の積分値が予め定められた値となるまでの時間をクロックパルスで計測し、計測した時間に基づいてアナログデジタル変換する二重積分型ＡＤ変換器において、クロックパルスに基づいてこのクロックパルスよりもパルス幅の小さい微小パルスを生成する微小パルス発生回路４と、セレクタＳＥＬと積分回路２０との間に設けられ、微小パルスを入力し、そのパルス幅に相当する期間においてのみセレクタＳＥＬと積分回路２０とを接続するスイッチと、を備えるので、クロックパルス発生器２の周波数が比較的低い場合にも、積分回路２０のコンデンサの静電容量をＩＣに内蔵可能となる程度に小さくすることが可能な二重積分型ＡＤ変換器を実現することができる。
【００２０】
なお、測定電圧を、積分回路が積分し、基準電圧を超えるまでの時間を計測することによりアナログデジタル変換を行う積分型ＡＤ変換器についても同様の効果が得られる。
この場合図５のような構成となる(図１と同一のものは同一符号を付し説明を省略する)。すなわち、スイッチＳＷには、測定電圧Ｖｘが入力される。制御回路１は、基準電圧Ｖｒｅｆを入力し、この基準電圧Ｖｒｅｆと積分回路２０の出力と比較をおこなう。コンデンサＣ２には、電荷を放電するリセット回路(図示せず)が取り付けられる。
この構成によっても、測定電圧ＶｘがコンデンサＣ２に充電されることによる電圧変化ΔＶｃは、実施例に説明した二重積分型ＡＤ変換器の場合と同様である。
したがって、積分型ＡＤ変換器においてもコンデンサの静電容量をＩＣに内蔵可能となる程度に小さくすることが可能となる。
【符号の説明】
【００２１】
１  制御回路
２  クロックパルス発生器
３  カウンタ
２０  積分回路
４  微小パルス発生回路
４１  ＡＮＤ回路
４２  遅延回路（ＮＯＴ回路）
ＳＥＬ  セレクタ
ＳＷ  スイッチ
ＡＭＰ  オペアンプ
Ｃ２  コンデンサ
【図１】
2012039273.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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