(57)【要約】      （修正有）【課題】オン抵抗が低く、かつ、耐圧が高いノーマリーオフの半導体装置を提供する。【解決手段】基板１０２の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層１０６と、バックバリア層１０６上に形成され、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と１０８、チャネル層１０８にオーミック接続された第１の電極１１６，１１８と、チャネル層の上方に形成された第２の電極１２０と、を備え、バックバリア層１０６は第２の電極１２０の下方に設けられ、かつ、第２の電極１２０の下方から第１の電極の１１６，１１８下方まで連続して設けられていない半導体装置を提供する。【選択図】図１
2012231002.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層と、
前記バックバリア層上に形成され、前記バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と、
前記チャネル層にオーミック接続された第１の電極と、
前記チャネル層の上方に形成された第２の電極と、を備え、
前記バックバリア層は前記第２の電極の下方に設けられ、かつ、前記第２の電極の下方から前記第１の電極の下方まで連続して設けられていない
半導体装置。
【請求項２】
前記バックバリア層が、前記第２の電極の下方に設けられていない請求項１に記載の半導体装置。
【請求項３】
前記バックバリア層がＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）からなり、
前記チャネル層がＧａＮからなる請求項１または２に記載の半導体装置。
【請求項４】
前記バックバリア層の長さが、前記第２の電極の長さ以下である請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記チャネル層にオーミック接合されたソース電極をさらに備え、
前記バックバリア層が、前記第２の電極の下方から前記ソース電極の下方まで連続して設けられておらず、
前記第１の電極がドレイン電極であり、
前記第２の電極がゲート電極である
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記チャネル層の上方に、前記チャネル層よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体で形成された電子供給層をさらに備える
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記電子供給層がＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１）からなる請求項６に記載の半導体装置。
【請求項８】
前記チャネル層上に形成された絶縁層をさらに備え、
前記第２の電極が前記絶縁層上に形成された
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記チャネル層の上方であって、前記第２の電極および前記第１の電極の間に形成され、前記チャネル層とショットキー接続するショットキー電極をさらに備える請求項５に記載の半導体装置。
【請求項１０】
前記第１の電極がカソード電極であり、
前記第２の電極がアノード電極である請求項１から４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
基板上にバッファ層、ＡｌＧａＮ（窒化アルミニウムガリウム）からなるバックバリア層、ＧａＮ（窒化ガリウム）層、電子供給層、ソース電極、ドレイン電極およびゲート電極を設けて、ＧａＮ層に発生する２ＤＥＧ（２次元電子ガス）を利用するＦＥＴ（電界効果トランジスタ）が知られている（例えば、非特許文献１参照）。
【０００３】
非特許文献１  K. Ota et al., "A Normally-off GaN FET with High threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique", IEDM Technical Digest, Baltimore, MD, USA, pp. 153-156, December 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２ＤＥＧを利用したＩＩＩ−Ｖ族化合物半導体装置では、ＧａＮ層の電子供給層側に２ＤＥＧが形成されるので、オン抵抗が低く、Ｖｔｈ（閾値電圧）が０Ｖ以下となる。しかしフェールセーフの観点から、Ｖｔｈが０Ｖより高いＩＩＩ−Ｖ族化合物半導体装置が求められている。例えば非特許文献１には、ＧａＮ層の、電子供給層と反対側にＡｌＧａＮからなるバックバリア層が形成されたＦＥＴが記載されている。
【０００５】
バックバリア層を設けると、バックバリア層からＧａＮ層に空乏層が広がるので、Ｖｔｈが高くなる。しかし、２ＤＥＧのキャリア濃度が減少するので、オン抵抗が増大する。また、バックバリア層のＧａＮ層側の界面近傍に形成される負電荷、および、ＧａＮ層のバックバリア層側の界面に形成されるホールがリークのパスになるので、リーク電流が増えて、耐圧が低下する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様においては、基板の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層と、バックバリア層上に形成され、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と、チャネル層にオーミック接続された第１の電極と、チャネル層の上方に形成された第２の電極と、を備え、バックバリア層は第２の電極の下方に設けられ、かつ、第２の電極の下方から第１の電極の下方まで連続して設けられていない半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るＦＥＴの模式的な断面図である。
【図２】本発明の第２の実施形態に係るＦＥＴの模式的な断面図である。
【図３】本発明の第３の実施形態に係るＦＥＴの模式的な断面図である。
【図４】本発明の第４の実施形態に係るＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）の模式的な断面図である。
【図５】本発明の第５の実施形態に係るＳＢＤ（ショットキーバリアダイオード）の模式的な断面図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本発明の第１の実施形態に係るＦＥＴ１００の模式的な断面図である。ＦＥＴ１００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０を備える。
【００１０】
バックバリア層１０６は基板１０２の上方に形成される。バックバリア層１０６は、ゲート電極１２０の下方に設けられ、かつ、ゲート電極１２０の下方から、ソース電極１１６およびドレイン電極１１８の下方まで連続して設けられていない。例えば、バックバリア層１０６は、ソース電極１１６およびドレイン電極１１８の下方に形成されていない。
【００１１】
チャネル層１０８が、バックバリア層１０６上に形成される。チャネル層１０８はバックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成される。一例として、バックバリア層１０６がＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）からなり、チャネル層１０８がＧａＮからなる。Ａｌの組成比Ｘは、０．０５以上が好ましく、０．１以上がより好ましい。Ｘが０．０５より小さいとチャネル層１０８に空乏層を形成する効果が小さい。
【００１２】
他の例として、バックバリア層１０６がＡｌｏＩｎｐＧａ１−ｏ−ｐＮ（０≦ｏ≦１、０≦ｐ≦１、０＜ｏ＋ｐ≦１）で形成され、チャネル層１０８がＧａＮで形成されてもよい。また、バックバリア層１０６がｐ型のＧａＮまたはｐ型のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）で形成され、チャネル層１０８がＧａＮで形成されてもよい。バックバリア層１０６が、Ｂ（ホウ素）またはＭｇ（マグネシウム）が添加されたＧａＮであってよい。また、バックバリア層１０６がＢまたはＭｇが添加されたＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）であってよい。バックバリア層１０６がｐ型ＩＩＩ−Ｖ族化合物半導体で形成されると、バンドギャップが広がるので、チャネル層１０８に空乏層が形成される。
【００１３】
ソース電極１１６およびドレイン電極１１８が、チャネル層１０８の上方に形成され、チャネル層１０８にオーミック接合されてよい。ゲート電極１２０が、チャネル層１０８の上方に形成される。
【００１４】
バックバリア層１０６は、チャネル層１０８よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体からなる。バックバリア層１０６の結晶とチャネル層１０８の結晶とは格子間隔が異なるので、バックバリア層１０６およびチャネル層１０８の結晶構造が歪む。バックバリア層１０６の歪みにより、バックバリア層１０６のチャネル層１０８との界面付近に負の分極電荷が発生する。バックバリア層１０６に発生した負電荷によって、チャネル層１０８の、ゲート電極１２０の下方の領域が空乏化するので、ＦＥＴ１００のＶｔｈが０Ｖより高く、かつ、ソース電極１１６とドレイン電極１１８との間のオフ状態のリーク電流が小さい。
【００１５】
また、バックバリア層１０６がソース電極１１６およびドレイン電極１１８の下方に延びていないので、バックバリア層１０６によって発生した正孔（ホール）がソース電極１１６とドレイン電極１１８との間のリーク電流の経路にならない。したがって、ソース電極１１６とドレイン電極１１８との間のリーク電流がさらに小さく、かつ、耐圧が高い。
【００１６】
別の例として、ソース電極１１６およびドレイン電極１１８の下方の領域で、基板の上方に形成されたバックバリア層１０６をさらに含んでもよい。ソース電極１１６およびドレイン電極１１８の下方に形成されたバックバリア層１０６が、ゲート電極１２０の下方に形成されたバックバリア層１０６から分離してよい。つまり、ソース電極１１６およびドレイン電極１１８の下方の領域と、ゲート電極１２０の下方の領域との間で、バックバリア層１０６の少なくとも一部が除去されてよい。バックバリア層１０６によって発生した正孔（ホール）がソース電極１１６とドレイン電極１１８との間で連続しないので、リーク電流が小さく、かつ、耐圧が高い。
【００１７】
バックバリア層１０６の幅が、ゲート電極１２０の幅より広くてよい。ゲート電極１２０より幅の広いバックバリア層１０６が、リーク電流をさらに小さくする。ここで、バックバリア層１０６およびゲート電極１２０の幅とは、上面から見てソース電極１１６とドレイン電極１１８との間に流れる電流の方向に垂直な方向をいう。
【００１８】
電子供給層１１２は、チャネル層１０８の上方に形成される。電子供給層１１２は、チャネル層１０８よりバンドギャップエネルギーが大きいＩＩＩ−Ｖ族化合物半導体で、チャネル層１０８と、ソース電極１１６およびドレイン電極１１８との間に形成されてよい。例えば、電子供給層１１２がＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１）で形成されてよい。電子供給層１１２がチャネル層１０８上に形成されて、チャネル層１０８の電子供給層１１２との界面近辺に２ＤＥＧ１１０が発生してよい。ＡｌＹＧａ１−ＹＮはＡｌＮとＧａＮの混晶である。Ｙで表される構成比で、電子供給層１１２のバンドギャップ、自発分極およびピエゾ分極が変化する。構成比は例えばＹ＝０．２５である。電子供給層１１２の膜厚は、１０ｎｍ〜５０ｎｍとしてよい。
【００１９】
ソース電極１１６とドレイン電極１１８との間の少なくとも一部で、電子供給層１１２を貫通して、チャネル層１０８に至るリセス部１２２が形成されてよい。リセス部１２２ではチャネル層１０８の上方に電子供給層１１２が設けられていないので、チャネル層１０８に２ＤＥＧ１１０が発生しない。リセス部１２２において、チャネル層１０８が厚さ方向に一部除去されてよい。つまり、リセス部１２２の深さが電子供給層１１２の厚さより深くてもよい。チャネル層１０８が厚さ方向に除去されることで、ソース電極１１６とドレイン電極１１８との間のオフ抵抗を高くできる。
【００２０】
絶縁膜１１４は、チャネル層１０８の少なくとも一部上に形成される。ソース電極１１６とドレイン電極１１８との間で、絶縁膜１１４が、電子供給層１１２上に形成されてよい。絶縁膜１１４は、リセス部１２２を覆って形成されてよい。絶縁膜１１４が、リセス部１２２でチャネル層１０８上に形成されてよい。絶縁膜１１４は、ＳｉＯ２で形成されてよい。他の例として、絶縁膜１１４はＳｉ３Ｎ４またはＡｌ２Ｏ３で形成される。
【００２１】
リセス部１２２の底部の長さより、ゲート電極１２０の長さが長くてよい。また、バックバリア層１０６の長さは、リセス部１２２の底部の長さ以下でもよい。ここで、バックバリア層１０６、ゲート電極１２０およびリセス部１２２の長さとは、ソース電極１１６とドレイン電極１１８との間の電流の向きに平行な方向の長さをいう。
【００２２】
ソース電極１１６およびドレイン電極１１８は、絶縁膜１１４が除去された領域で、電子供給層１１２上に形成される。また、ゲート電極１２０が、少なくともリセス部１２２で、絶縁膜１１４上に形成されてよい。バックバリア層１０６の長さが、ゲート電極１２０の長さ以下であってよい。ゲート電極１２０の長さが、バックバリア層１０６の長さより長いと、ゲート電極１２０に電圧を印可して形成される反転層がソース電極１１６およびドレイン電極１１８間で空乏層を横切るので、オン抵抗が小さい。
【００２３】
バッファ層１０４は、基板１０２とバックバリア層１０６およびチャネル層１０８との間に形成される。基板１０２は、シリコン基板であってよい。基板１０２は、その他に例えば、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板など、ＧａＮ結晶が成長できる基板である。バッファ層１０４は、バックバリア層１０６およびチャネル層１０８と基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。
【００２４】
バッファ層１０４は、ＧａＮで形成されてよい。他の例として、バッファ層１０４は、基板１０２上に膜厚が５０ｎｍのＡｌＮ（窒化アルミニウム）からなる層で形成されてよい。また、当該ＡｌＮからなる層上に、さらに、膜厚が５ｎｍ〜１００ｎｍのＧａＮからなる層と、膜厚が１ｎｍ〜１０ｎｍのＡｌＮからなる層とよりなる積層膜が、３層〜２０層繰り返されてバッファ層１０４が形成されてもよい。
【００２５】
第１の実施形態に係るＦＥＴ１００の製造方法を以下に説明する。まず、バッファ層１０４を基板１０２上にエピタキシャル成長させてよい。例えば、基板１０２がＭＯＣＶＤ装置に設置されてから、ＴＭＧａ（トリメチルガリウム）およびＮＨ３が、それぞれ、５８μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で、ＭＯＣＶＤ装置のチャンバーに導入されて、厚さ６０００ｎｍのＧａＮがエピタキシャル成長される。成長温度は、例えば１０００℃である。
【００２６】
次に、バッファ層１０４上の全面に、ＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）からなる層がエピタキシャル成長されてよい。例えば、厚さ３０ｎｍのＡｌＧａＮが形成される。一例として、ＴＭＡｌ（トリメチルアルミニウム）、ＴＭＧａおよびＮＨ３が、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度で、Ａｌ０．２５Ｇａ０．７５Ｎからなる層がエピタキシャル成長される。バックバリア層１０６となる部分以外のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）からなる層がフォトリソグラフィーおよびエッチングにより除去されて、バックバリア層１０６が形成されてよい。Ａｌの組成比Ｘが、０＜Ｘ≦０．２であると、チャネル層１０８との格子整合がよい。また、バックバリア層１０６は、バッファ層１０４上の所定の領域にＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）からなる層が選択成長されて、形成されてもよい。
【００２７】
チャネル層１０８は、バッファ層１０４上およびバックバリア層１０６上に厚さ３０ｎｍの不純物をドープしていないＧａＮで形成されてよい。ここで、不純物をドープしていないＧａＮとは、ＧａＮに導電性を与える不純物を意図的に添加しないで形成されたＧａＮをいう。ただし、チャネル層１０８が不純物をドープしていないＧａＮで形成されても、上下の層との関係から、第１の実施形態に係るＦＥＴ１００では、チャネル層１０８がｎ型のＧａＮとして振る舞ってよい。
【００２８】
チャネル層１０８は、バックバリア層１０６上の部分およびその他の部分で高さが異ならず、上面が平坦に形成されてよい。ＴＭＧａおよびＮＨ３が、それぞれ、１９μｍｏｌ／ｍｉｎおよび１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度、および、２００Ｔｏｒｒの圧力下で、チャネル層１０８がエピタキシャル成長されてよい。
【００２９】
電子供給層１１２が、例えば、チャネル層１０８上に厚さ３０ｎｍのＡｌＧａＮで形成される。一例として、ＴＭＡｌ、ＴＭＧａおよびＮＨ３が、それぞれ、１００μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、および、１２Ｌ／ｍｉｎの流量で導入されて、１０５０℃の成長温度で、Ａｌ０．２５Ｇａ０．７５Ｎからなる電子供給層１１２がエピタキシャル成長される。
【００３０】
リセス部１２２がフォトリソグラフィーおよびエッチングで形成されてよい。リセス部は、チャネル層１０８の表面まで達してよい。また、リセス部１２２でチャネル層１０８が表面から深さ１０ｎｍ〜２０ｎｍ除去されてもよい。
【００３１】
絶縁膜１１４が電子供給層１１２上、および、リセス部１２２を覆って、ＣＶＤおよびフォトリソグラフィーで形成されてよい。例えば、電子供給層１１２上の全面にＳｉＯ２がＣＶＤで形成された後、ソース電極１１６およびドレイン電極１１８が形成される領域のＳｉＯ２がフォトリソグラフィーで除去される。
【００３２】
ソース電極１１６およびドレイン電極１１８が、Ｔｉからなる層で形成されてよい。ソース電極１１６およびドレイン電極１１８は、Ｔｉからなる層の上に、さらにＡｌからなる層を有してもよい。ソース電極１１６およびドレイン電極１１８が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。次に、ソース電極１１６およびドレイン電極１１８が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行われてよい。
【００３３】
ゲート電極１２０が、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成されてよい。ゲート電極１２０はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。ゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。
【００３４】
図２は、本発明の第２の実施形態に係るＦＥＴ２００の模式的な断面図である。図２において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＦＥＴ２００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、および、ショットキー電極２０２を備える。
【００３５】
ショットキー電極２０２が、チャネル層１０８の上方であって、ゲート電極１２０とドレイン電極１１８との間に、形成されてよい。一例として、ゲート電極１２０とドレイン電極１１８との間で、絶縁膜１１４の一部が除去されて、ショットキー電極２０２が電子供給層１１２上に形成される。ショットキー電極２０２は、チャネル層１０８とショットキー接続してよい。ショットキー電極２０２は、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成されてよい。
【００３６】
バックバリア層１０６およびリセス部１２２により、２ＤＥＧ１１０がゲート電極１２０の下方に形成されないので、第２の実施形態に係るＦＥＴ２００はノーマリーオフとなる。ショットキー電極２０２が、ゲート電極１２０とドレイン電極１１８との間で、チャネル層１０８からホールを引き抜く。したがって、第２の実施形態に係るＦＥＴ２００は、耐圧が高い。
【００３７】
ショットキー電極２０２は、絶縁膜１１４の一部が、バックバリア層１０６の上方とドレイン電極１１８との間で、エッチングで除去されてから、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成されてよい。ショットキー電極２０２はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。Ｎｉ／Ａｕからなるゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着により一体で形成されてよい。
【００３８】
図３は、本発明の第３の実施形態に係るＦＥＴ３００の模式的な断面図である。図３において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＦＥＴ３００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、絶縁膜１１４、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０を備える。
【００３９】
バックバリア層１０６によって、チャネル層１０８が空乏化するので、ＦＥＴ３００はオフ状態のリーク電流が小さい。また、バックバリア層１０６がゲート電極１２０の下方から、ソース電極１１６の下方およびドレイン電極１１８の下方のいずれにも延びていないので、バックバリア層１０６がリークパスの原因にならない。このため、第３の実施形態に係るＦＥＴ３００はリーク電流が小さく、かつ、耐圧が高い。
【００４０】
チャネル層１０８は、少なくともソース電極１１６およびドレイン電極１１８が形成される領域に、コンタクト領域３０２およびコンタクト領域３０４を、それぞれ有する。コンタクト領域３０２およびコンタクト領域３０４では、キャリアの濃度がチャネル層１０８の他の部分より高くてよい。コンタクト領域３０２およびコンタクト領域３０４により、ソース電極１１６およびドレイン電極１１８と、チャネル層１０８との接触抵抗が小さい。バックバリア層１０６の長さは、コンタクト領域３０２とコンタクト領域３０４との間隔より、短くてよい。
【００４１】
ゲート電極１２０が、絶縁膜１１４上に形成されてよい。ゲート電極１２０のソース電極１１６側端の一部が、絶縁膜１１４を挟んで、コンタクト領域３０２の上方に形成されてよい。また、ゲート電極１２０のドレイン電極１１８側端の一部が、絶縁膜１１４を挟んで、コンタクト領域３０４の上方に形成されよい。コンタクト領域３０２およびコンタクト領域３０４は抵抗が低いので、コンタクト領域３０２とゲート電極１２０、および、コンタクト領域３０４およびゲート電極１２０が、それぞれ一部分でオーバーラップして形成されることにより、図３に示したＦＥＴ３００のオン抵抗が低い。
【００４２】
コンタクト領域３０２およびコンタクト領域３０４は、例えば、チャネル層１０８に不純物としてシリコン（Ｓｉ）がイオン注入されて形成される。当該イオン注入は、コンタクト領域３０２およびコンタクト領域３０４が形成される領域に開口を有するマスクがチャネル層１０８上にフォトリソグラフィーで形成されてから、行われてよい。
【００４３】
チャネル層１０８上に絶縁膜１１４が形成され、コンタクト領域３０２およびコンタクト領域３０４上の一部で絶縁膜１１４が除去されてよい。ソース電極１１６およびドレイン電極１１８が、コンタクト領域３０２およびコンタクト領域３０４上に形成されてよい。ソース電極１１６およびドレイン電極１１８は、例えば、Ｔｉからなる層、および、Ｔｉからなる層上に形成されたＡｌからなる層で形成される。ソース電極１１６およびドレイン電極１１８が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。次に、ソース電極１１６およびドレイン電極１１８が熱処理されてよい。熱処理により、オーミック特性が良くなる。熱処理は、７００℃、３０分間行われてよい。
【００４４】
ゲート電極１２０が、リンをドープしたポリシリコンで、ＣＶＤおよびフォトリソグラフィーで形成されてよい。ゲート電極１２０はＮｉからなる層、および、Ｎｉからなる層上に形成されたＡｕからなる層で形成されてもよい。ゲート電極１２０が、リフトオフ法を用いて、スパッタまたは蒸着で形成されてよい。
【００４５】
図４は、本発明の第４の実施形態に係るＨＥＭＴ４００の模式的な断面図である。図４において図１と同一の符号を付した要素は、図１において説明した要素と同一の機能および構成を有してよい。ＨＥＭＴ４００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、ソース電極１１６、ドレイン電極１１８、および、ゲート電極１２０を備える。
【００４６】
ソース電極１１６、ドレイン電極１１８およびゲート電極１２０が電子供給層１１２上に形成されてよい。ゲート電極１２０の下方に、バックバリア層１０６が形成されている。このため、バックバリア層１０６上のチャネル層１０８は空乏化して、２ＤＥＧ１１０が形成されない。したがって、第４の実施形態に係るＨＥＭＴ４００はノーマリーオフである。
【００４７】
ゲート電極１２０が形成されている部分の少なくとも一部で、電子供給層１１２の厚さが、他の部分より薄いリセス部を有してよい。当該リセス部の長さは、ゲート電極１２０の長さより短くてよい。また、バックバリア層１０６の長さは、当該リセス部の長さより短くてよい。ここで、リセス部、ゲート電極１２０およびバックバリア層１０６の長さとは、ソース電極１１６とドレイン電極１１８との間の電流の方向に平行な方向の長さをいう。
【００４８】
図５は、本発明の第５の実施形態に係るＳＢＤ５００の模式的な断面図である。図５において図１または図４と同一の符号を付した要素は、図１または図４において説明した要素と同一の機能および構成を有してよい。ＳＢＤ５００は、基板１０２、バッファ層１０４、バックバリア層１０６、チャネル層１０８、電子供給層１１２、カソード５０２、および、アノード５０４を備える。
【００４９】
カソード５０２およびアノード５０４が、電子供給層１１２上に形成されてよい。アノード５０４の下方に、バックバリア層１０６が形成されてよい。カソード５０２およびアノード５０４は、それぞれ、第４の実施形態に係るＨＥＭＴ４００のドレイン電極１１８およびゲート電極１２０の幅と同様に形成されてよい。バックバリア層１０６の長さはアノード５０４の長さ以下であってよい。バックバリア層１０６上のチャネル層１０８は空乏化して、２ＤＥＧ１１０が形成されない。したがって、第５の実施形態に係るＳＢＤ５００は逆バイアスのときのリーク電流が小さく、耐圧が高い。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。例えば、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＧＩＴ（Ｇａｔｅ  Ｉｎｊｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）に、本発明を適用できることが、当業者に明らかである。また、ＩＩＩ−Ｖ族化合物半導体であるＧａＡｓ（ヒ化ガリウム）に本発明を適用できることも明らかである。一例として、バックバリア層１０６がＡｌｋＧａ１−ｋＡｓ（０＜ｋ≦１）で、チャネル層１０８がＧａＡｓで、電子供給層１１２がＡｌｍＧａ１−ｍＡｓ（０＜ｍ≦１）で形成されてよい。
【００５１】
さらに、上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５３】
１００  ＦＥＴ、１０２  基板、１０４  バッファ層、１０６  バックバリア層、１０８  チャネル層、１１０  ２ＤＥＧ、１１２  電子供給層、１１４  絶縁膜、１１６  ソース電極、１１８  ドレイン電極、１２０  ゲート電極、１２２  リセス部、２００  ＦＥＴ、２０２  ショットキー電極、３００  ＦＥＴ、３０２  コンタクト領域、３０４  コンタクト領域、４００  ＨＥＭＴ、５００  ＳＢＤ、５０２  カソード、５０４  アノード
【図１】
2012231002.tif 000003
【図２】
2012231002.tif 000004
【図３】
2012231002.tif 000005
【図４】
2012231002.tif 000006
【図５】
2012231002.tif 000007