(57)【要約】【課題】異なる種類のメモリを積層させたメモリ装置を提供する。【解決手段】メモリ装置１００は、互いに異なる種類の２つのメモリセルアレイを積層して構成されたメモリセルアレイ１０を備える。互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。また、互いに異なる種類の２つのメモリセルアレイにおける上記マトリックスの列方向に延設されたデータ転送線は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。メモリ層選択部２６は、互いに異なる種類の２つのメモリセルアレイのいずれか一方を選択する。Ｘデコーダ２５は、メモリ層選択部２６の選択にしたがって、それぞれに対応するワード線を通じて互いに異なる種類の２つのメモリセルアレイに各処理に応じた電圧を供給する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のメモリセルアレイにより構成された第１のメモリ層と、
前記第１のメモリセルアレイにおいて同一行に配置されたメモリセルに接続された第１のワード線により構成された第１のワード線層と、
前記第１のメモリセルアレイとは異なる第２のメモリセルアレイにより構成された第２のメモリ層と、
前記第２のメモリセルアレイにおいて同一行に配置されたメモリセルに接続された第２のワード線により構成された第２のワード線層と、
前記第１のワード線及び第２のワード線と交差する方向に配置され、前記第１のメモリセルアレイと第２のメモリセルアレイとで共用されたデータ転送線により構成されたデータ転送線層と、
を備えたことを特徴とするメモリ装置。
【請求項２】
前記第１のメモリセルアレイ及び第２のメモリセルアレイのいずれか一方が揮発性メモリセルアレイで、他方が不揮発性メモリセルアレイであることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイにより構成されたことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
隣り合う前記第２のワード線のピッチは、隣り合う前記第１のワード線におけるピッチよりも大きいことを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記第１のワード線層及びデータ転送線層は、前記第１のメモリ層よりも上の層であり、
前記抵抗変化メモリ層は、前記第１のワード線層及びデータ転送線層よりも上の層であり、
前記第２のワード線層は、前記抵抗変化メモリ層よりも上の層であることを特徴とする請求項３に記載のメモリ装置。
【請求項６】
前記抵抗変化メモリセルアレイを構成する抵抗変化メモリセル毎にその抵抗変化メモリセルの真下に設けられ、前記データ転送線と前記抵抗変化メモリセルとを接続するコンタクトにより構成されたダミー層を設けたことを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記コンタクトは、スイッチング素子により構成されたことを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記スイッチング素子は、前記抵抗変化メモリセルと同種の抵抗変化メモリセルにより構成されたダミー素子であり、
同一行又は同一列に配置された前記ダミー素子に接続されたダミー線をさらに備え、
前記ダミー素子の一端は、前記データ転送線に接続され、
前記ダミー素子の他端は、前記ダミー線を介して前記抵抗変化メモリセルの一端に接続されたことを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記ダミー線又はデータ転送線を通じて前記ダミー素子に電圧パルスを印加する電圧パルス印加手段と、
前記電圧パルス印加手段における前記電圧パルスの電圧値及び印加時間を制御する電圧パルス制御手段と
をさらに備えたことを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記電圧パルス制御手段は、前記ダミー素子の抵抗値を所定の抵抗値以下にさせるよう前記制御を行うことを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
前記電圧パルス制御手段は、少なくとも前記データ転送線に所定の電圧以上の電圧が印加された後に前記制御を行うことを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記電圧パルス制御手段は、少なくとも前記抵抗変化メモリセルアレイに対して所定の処理を行う前又は行った後に前記制御を行うことを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
前記電圧パルス制御手段は、前記ダミー素子の抵抗値を所定の抵抗値以上にさせるよう前記制御を行うことを特徴とする請求項９に記載のメモリ装置。
【請求項１４】
前記第１のワード線及び第２のワード線のいずれか一方を選択して、その選択に対応する前記第１のメモリセルアレイまたは前記第２のメモリセルアレイの同一行に配置されたメモリセルに電圧を供給する行デコード手段をさらに備えたことを特徴とする請求項１に記載のメモリ装置。
【請求項１５】
前記行デコード手段は、前記第１のメモリセルアレイにおける行方向の所定の位置に設けられ、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、前記行デコード手段の真上付近まで拡がって形成されたことを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記行デコード手段は、前記第１のメモリセルアレイにおける行方向の所定の位置に設けられ、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、前記行デコード手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする請求項１４に記載のメモリ装置。
【請求項１７】
前記第２のワード線に出力された前記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスする第１のセンス手段と、
前記データ転送線に出力された前記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスする第２のセンス手段と、
前記データ転送線を選択して同一列に配置された前記第２のメモリセルアレイにおけるメモリセルに電圧を供給する列デコード手段と、
前記行デコード手段で前記第２のメモリセルアレイにおけるメモリセルに電圧を供給させ、前記第２のセンス手段で前記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスさせるか、又は前記列デコード手段で前記第２のメモリセルアレイにおけるメモリセルに電圧を供給させ、前記第１のセンス手段で前記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスさせるかを選択する選択手段と
をさらに備えたことを特徴とする請求項１４に記載のメモリ装置。
【請求項１８】
前記第１のメモリセルアレイ及び前記第２のメモリセルアレイに記憶されたデータの読み出しを制御する制御手段と、
前記制御手段の制御により前記第１のメモリセルアレイ及び前記第２のメモリセルアレイに記憶されたデータを、前記データ転送線を通じて読み出してセンスするセンス手段と、
をさらに備えたことを特徴とする請求項１に記載のメモリ装置。
【請求項１９】
前記センス手段は、
前記データ転送線に接続され、前記データ転送線を通じて読み出したデータをセンスするセンス回路と、
前記データ転送線を通じてデータを読み出してセンスさせるセンス電圧を前記センス回路に供給するセンス回路電源と
を含み、
前記センス回路電源は、前記データの読み出し元である前記第１のメモリセルアレイまたは前記第２のメモリセルアレイのそれぞれに応じた前記センス電圧を供給することを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記センス回路電源は、前記データ転送線毎に設けられた少なくとも２つの前記センス回路に前記センス電圧の供給元として共用されていることを特徴とする請求項１９に記載のメモリ装置。
【請求項２１】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記センス回路電源は、前記データの読み出し元が前記抵抗変化メモリセルアレイである場合、前記データの読み出し元が前記抵抗変化メモリセルアレイ以外のメモリセルアレイである場合よりも小さい前記センス電圧を前記センス回路に供給することを特徴とする請求項１９に記載のメモリ装置。
【請求項２２】
前記センス手段は、前記第１のメモリセルアレイと隣り合う位置に設けられ、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、前記センス手段の真上付近まで拡がって形成されたことを特徴とする請求項１８に記載のメモリ装置。
【請求項２３】
前記センス手段は、前記第１のメモリセルアレイにおける列方向の所定の位置に設けられ、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、前記センス手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする請求項１８に記載のメモリ装置。
【請求項２４】
前記制御手段は、転送元の前記第１のメモリセルアレイ、前記第２のメモリセルアレイに記憶されたデータを、それぞれ転送先の前記第２のメモリセルアレイ、前記第１のメモリセルアレイに書き込む転送書き込み動作を制御し、
前記センス手段は、前記制御手段の制御により前記転送元のデータを読み出してそのデータをセンスし、
前記制御手段の制御により前記センスされたデータを前記転送先である前記第１のメモリセルアレイまたは前記第２のメモリセルアレイのいずれかに書き込むデータ書き込み手段と
をさらに備えたことを特徴とする請求項１８に記載のメモリ装置。
【請求項２５】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段は、前記フラッシュメモリセルアレイにデータを書き込む場合、前記データ書き込み手段により前記フラッシュメモリセルアレイに書き込むべきデータを前記抵抗変化メモリセルアレイに書き込ませた後に、前記センス手段により前記抵抗変化メモリセルアレイに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスされたデータを前記転送先である前記フラッシュメモリセルアレイに書き込ませることを特徴とする請求項２４に記載のメモリ装置。
【請求項２６】
前記制御手段は、前記データ書き込み手段により前記フラッシュメモリセルアレイに書き込むべきデータを前記抵抗変化メモリセルアレイに書き込ませて、前記センス手段により前記抵抗変化メモリセルアレイに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせるまでを少なくともビジー状態とし、前記ビジー状態終了後から前記データ書き込み手段により前記センスされたデータを前記転送先である前記フラッシュメモリセルアレイに書き込ませている間までを少なくともレディ状態とすることを特徴とする請求項２５に記載のメモリ装置。
【請求項２７】
前記制御手段は、前記ビジー状態から前記レディ状態に変わる際に、その旨を通知することを特徴とする請求項２６に記載のメモリ装置。
【請求項２８】
前記制御手段の制御により前記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、
前記制御手段は、前記フラッシュメモリセルアレイにデータを書き込む場合、消去を許容された前記フラッシュメモリセルアレイに記憶されたデータを前記データ消去手段に消去させると伴に、前記データ書き込み手段により前記フラッシュメモリセルアレイに書き込むべきデータを前記抵抗変化メモリセルアレイに書き込ませた後に、前記センス手段により前記抵抗変化メモリセルアレイに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスされたデータを前記転送先である前記フラッシュメモリセルアレイに書き込ませることを特徴とする請求項２５に記載のメモリ装置。
【請求項２９】
前記制御手段は、前記データ書き込み手段により前記フラッシュメモリセルアレイに書き込むべきデータを前記抵抗変化メモリセルアレイに書き込ませて、前記センス手段により前記抵抗変化メモリセルアレイに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせるまでを少なくともビジー状態とし、前記ビジー状態終了後から前記データ書き込み手段により前記センスされたデータを前記転送先である前記フラッシュメモリセルアレイに書き込ませている間までを少なくともレディ状態とし、
前記データ消去手段における消去は、ビジー状態、レディ状態とは無関係に行われることを特徴とする請求項２８に記載のメモリ装置。
【請求項３０】
前記第１のメモリセルアレイは、揮発性メモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段は、前記データ書き込み手段により前記揮発性メモリセルアレイにデータを書き込ませた後に、前記センス手段により前記揮発性メモリセルアレイに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスされたデータを前記転送先である前記抵抗変化メモリセルアレイに書き込ませることを特徴とする請求項２４に記載のメモリ装置。
【請求項３１】
前記第１のメモリ層は、第１のメモリプレーンを前記データ転送線方向に沿って複数の第１のデータエリアに分割した前記第１のメモリセルアレイにより構成されており、隣り合う第１のデータエリアは、エリア接続切断層を構成し、複数の第１のデータエリアの前記分割部分に位置するエリア接続切断手段を介して前記データ転送線により接続され、
前記第２のメモリ層は、第２のメモリプレーンを前記第１のデータエリアに対応させて前記データ転送線方向に沿って複数の第２のデータエリアに分割した前記第２のメモリセルアレイにより構成されており、隣り合う第２のデータエリアは、前記エリア接続切断手段を介して前記データ転送線により接続され、
隣り合う第１のデータエリア間、及び第２のデータエリア間の接続切断をエリア接続切断手段を通じて制御する接続切断制御手段とをさらに備え、
前記接続切断制御手段は、前記エリア接続切断手段を通じた前記制御により、データ転送元であるいずれかの第１のデータエリア又は第２のデータエリアからデータ転送先であるいずれかの第１のデータエリア又は第２のデータエリアまでのデータ転送経路を形成させることを特徴とする請求項１に記載のメモリ装置。
【請求項３２】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記抵抗変化メモリセルアレイは、前記複数の第１のデータエリアの前記分割部分の真上付近まで拡がって形成されたことを特徴とする請求項３１に記載のメモリ装置。
【請求項３３】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、前記複数の第１のデータエリアの前記分割部分の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする請求項３１に記載のメモリ装置。
【請求項３４】
前記第１のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであることを特徴とする請求項３１に記載のメモリ装置。
【請求項３５】
前記接続切断制御手段は、第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアの間でデータ転送を行う場合、そのデータ転送を行う第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアと、他の第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアとを分断するよう前記エリア接続切断手段を制御することを特徴とする請求項３１に記載のメモリ装置。
【請求項３６】
第１のデータエリア、及び第２のデータエリアに記憶されたデータの読み出しを制御する制御手段と、
第１のデータエリア、及びその第１のデータエリアに対応する第２のデータエリアにおける少なくとも１つの分割点に設けられ、前記制御手段の制御により対応する第１のデータエリア、及びその第１のデータエリアに対応する第２のデータエリアから前記データ転送線を通じてデータを読み出してセンスするセンス手段と
をさらに備えたことを特徴とする請求項３１に記載のメモリ装置。
【請求項３７】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、前記センス手段の真上付近まで拡がって形成されたことを特徴とする請求項３６に記載のメモリ装置。
【請求項３８】
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、前記センス手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする請求項３６に記載のメモリ装置。
【請求項３９】
前記制御手段は、転送元の第１のデータエリア、第２のデータエリアに記憶されたデータを、それぞれ転送先の第２のデータエリア、第１のデータエリアに書き込む転送書き込み動作を制御し、
前記センス手段は、前記制御手段の制御により前記転送元のデータを読み出してそのデータをセンスし、
前記制御手段の制御により前記センスされたデータを前記転送先である第２のデータエリア、第１のデータエリアのいずれかに書き込むデータ書き込み手段と
をさらに備えたことを特徴とする請求項３６に記載のメモリ装置。
【請求項４０】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段は、前記フラッシュメモリセルアレイにデータを書き込む場合、前記データ書き込み手段により前記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、前記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませた後に、前記センス手段により前記書き込み対象第２のデータエリアに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませることを特徴とする請求項３９に記載のメモリ装置。
【請求項４１】
前記制御手段は、前記データ書き込み手段により前記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、前記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませて、前記センス手段により前記書き込み対象第２のデータエリアに書き込まれたデータを前記転送元のデータとして読み出してセンスさせるまでを少なくともビジー状態とし、前記ビジー状態終了後から前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とすることを特徴とする請求項４０に記載のメモリ装置。
【請求項４２】
前記制御手段の制御により前記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、
前記制御手段は、前記フラッシュメモリセルアレイにデータを書き込む場合、消去を許容された前記フラッシュメモリセルアレイに記憶されたデータを前記データ消去手段に消去させると伴に、前記データ書き込み手段により前記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、前記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませた後に、前記センス手段により前記書き込み対象第２のデータエリアに書き込まれたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませることを特徴とする請求項４０に記載のメモリ装置。
【請求項４３】
前記制御手段は、前記データ書き込み手段により前記書き込み対象第１のデータエリアに書き込むべきデータを前記書き込み対象第２のデータエリアに書き込ませて、前記センス手段により前記書き込み対象第２のデータエリアに書き込まれたデータを前記転送元のデータとして読み出すまでを少なくともビジー状態とし、前記ビジー状態終了後から前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とし、
前記データ消去手段における消去は、ビジー状態、レディ状態とは無関係に行われることを特徴とする請求項４２に記載のメモリ装置。
【請求項４４】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段は、前記抵抗変化メモリセルアレイの読み出し対象第２のデータエリアに記憶されたデータを、前記転送元のデータとしてその読み出し対象第２のデータエリアに対応する前記センス手段により読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませることを特徴とする請求項３９に記載のメモリ装置。
【請求項４５】
前記制御手段は、前記抵抗変化メモリセルアレイの読み出し対象第２のデータエリアに記憶されたデータを、前記転送元のデータとしてその読み出し対象第２のデータエリアに対応する前記センス手段により読み出させてセンスさせるまでを少なくともビジー状態とし、前記ビジー状態終了後から前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とすることを特徴とする請求項４４に記載のメモリ装置。
【請求項４６】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段は、前記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、前記転送元のデータとしてその読み出し対象第１のデータエリアに対応する前記センス手段により読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第２のデータエリアに書き込ませることを特徴とする請求項３９に記載のメモリ装置。
【請求項４７】
前記制御手段は、当該メモリ装置の起動時に、前記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、前記転送元のデータとしてその読み出し対象第１のデータエリアに対応する前記センス手段により読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第２のデータエリアに書き込ませることを特徴とする請求項４６に記載のメモリ装置。
【請求項４８】
前記制御手段は、少なくとも前記抵抗変化メモリセルアレイに対して所定の処理を行う前又は行った後に、前記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、前記転送元のデータとしてその読み出し対象第１のデータエリアに対応する前記センス手段により読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第２のデータエリアに書き込ませることを特徴とする請求項４６に記載のメモリ装置。
【請求項４９】
前記制御手段の制御により前記フラッシュメモリセルアレイに対応するいずれかの第１のデータエリアに記憶されたデータを消去するデータ消去手段をさらに備え、
前記制御手段は、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記書き込み対象第２のデータエリアに書き込ませた後に、前記データ消去手段により前記転送元である前記読み出し対象第１のデータエリアからそのデータを消去させることを特徴とする請求項４６に記載のメモリ装置。
【請求項５０】
前記制御手段は、少なくとも前記データ書き込み手段によりその転送させたデータを前記書き込み対象第２のデータエリアに書き込ませている間をビジー状態とし、それ以降をレディ状態とすることを特徴とする請求項４９に記載のメモリ装置。
【請求項５１】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記制御手段の制御により前記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、
前記制御手段は、消去を許容された前記フラッシュメモリセルアレイに記憶されたデータを前記データ消去手段に消去させると伴に、前記センス手段により前記フラッシュメモリセルアレイに記憶されたデータを前記転送元のデータとして読み出させてセンスさせ、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記抵抗変化メモリセルアレイに書き込まることを特徴とする請求項３９に記載のメモリ装置。
【請求項５２】
前記制御手段は、前記データ書き込み手段により前記センスさせたデータを前記転送先である前記抵抗変化メモリセルアレイに書き込ませた後に、前記消去を許容された前記フラッシュメモリセルアレイに記憶されたデータとして前記転送元のデータを選択して前記データ消去手段に消去させ、前記センス手段により前記抵抗変化メモリセルアレイに書き込ませたデータを読み出させてセンスさせた後に、そのセンスさせたデータを前記データ書き込み手段により前記転送元に書き込ませることを特徴とする請求項５１に記載のメモリ装置。
【請求項５３】
前記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、
前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、
前記フラッシュメモリセルアレイにおけるスペアエリアのデータを前記抵抗変化メモリセルアレイに記憶させたことを特徴とする請求項１に記載のメモリ装置。
【請求項５４】
前記第１のメモリセルアレイを構成する第１のメモリセルのアドレスは、前記第２のメモリセルアレイを構成する第２のメモリセルのアドレスと、前記第１のメモリセルアレイの容量と前記第２のメモリセルアレイの容量との容量比に基づいて特定される前記第２のメモリセルのアドレスに対応する前記第１のメモリセルのアドレスである容量比アドレスとにより構成されたことを特徴とする請求項１及び３１のいずれかに記載のメモリ装置。
【請求項５５】
前記容量比アドレスは、前記第２のメモリセルと、前記第１のメモリセルとに前記容量比を持たせて構成させた一単位中における前記第１のメモリセルの位置を、前記容量比に基づいて特定させたアドレスであり、
前記第２のメモリセルのアドレスを前記一単位のアドレスとしたことを特徴とする請求項５４に記載のメモリ装置。
【請求項５６】
前記一単位は、マトリクス状に配置された複数の前記第１のメモリセルと、その複数の前記第１のメモリセルにより形成されたマトリクス領域の真上付近に位置する１つの前記第２のメモリセルとにより構成され、
前記容量比アドレスは、前記一単位を構成する前記マトリクス領域の行方向の位置を表す行方向アドレスと、前記マトリクス領域の列方向の位置を表す列方向アドレスとにより構成されたことを特徴とする請求項５５に記載のメモリ装置。
【請求項５７】
前記容量比アドレスは、前記容量比に基づいて、前記第１のメモリセルアレイを分割した容量比分割エリアの位置を表し、
前記容量比分割エリアは、各前記第１のデータエリアを前記容量比に基づいて分割した領域であり、
前記容量比分割エリアの位置を表すアドレスは、データ転送線方向に沿って分割されたいずれかの前記第１のデータエリアを特定する第１のアドレス情報と、前記容量比に基づいて分割した前記第１のデータエリアのいずれかの領域を特定する第２のアドレス情報とにより構成されたことを特徴とする請求項５４に記載のメモリ装置。
【請求項５８】
前記第１のメモリセルアレイ及び第２のメモリセルアレイのいずれか一方が揮発性メモリセルアレイで、他方が不揮発性メモリセルアレイであり、
前記第１のメモリセルアレイ及び第２のメモリセルアレイに対する所定の処理を制御する制御手段と、
前記制御手段の制御により前記第１のメモリセルアレイ及び第２のメモリセルアレイに対する所定の処理を行う処理手段と
を備え、
前記制御手段は、前記揮発性メモリセルアレイに前記所定の処理を行わせている間は少なくともビジー状態とし、前記不揮発性メモリセルアレイに所定の処理を行わせている間は少なくともレディ状態とすることを特徴とする請求項１に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特に、複数のメモリを積層させたメモリセルアレイを有するメモリ装置に関する。
【背景技術】
【０００２】
近年、様々な揮発性メモリ、不揮発性メモリが様々な場面で用いられている。揮発性メモリとして代表的なメモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられる（例えば、特許文献１、特許文献２参照。）。また、不揮発性メモリとして代表的なメモリは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリが挙げられる（例えば、特許文献３、特許文献４参照。）。各メモリどれも長所・短所があり、その点を考慮した使われ方をしている。
【０００３】
ＤＲＡＭ、ＳＲＡＭは、データ読出し速度、データ書込み速度が供に速い。また、ＤＲＡＭ、ＳＲＡＭは、サイクリング特性が抜群に良い。一方、ＤＲＡＭは、リテンション時間が１秒以下であり、リフレッシュ動作が必要である。また、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリは、データ読出し速度、データ書込み速度が供に遅い。また、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリは、サイクリング特性が約１０万回程度である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９６７９７号公報
【特許文献２】特開２００５−２７６２７７号公報
【特許文献３】特開２００８−０４７２１９号公報
【特許文献４】特開２００２−０２５２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記説明したように、ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリは、それぞれ長所もあるが短所もある。互いの長所を取り入れることができれば、新たなメモリを実現することができる。また、近年、研究が進んでいる抵抗変化メモリの長所もさらに生かしたメモリも望まれる。
【０００６】
そこで、本発明は、異なる種類のメモリを積層させたメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するためになされたものであり、本発明のメモリ装置は、第１のメモリセルアレイにより構成された第１のメモリ層と、上記第１のメモリセルアレイにおいて同一行に配置されたメモリセルに接続された第１のワード線により構成された第１のワード線層と、上記第１のメモリセルアレイとは異なる第２のメモリセルアレイにより構成された第２のメモリ層と、上記第２のメモリセルアレイにおいて同一行に配置されたメモリセルに接続された第２のワード線により構成された第２のワード線層と、上記第１のワード線及び第２のワード線と交差する方向に配置され、上記第１のメモリセルアレイと第２のメモリセルアレイとで共用されたデータ転送線により構成されたデータ転送線層とを備えたことを特徴とする。
【０００８】
また、本発明のメモリ装置において、上記第１のメモリセルアレイ及び第２のメモリセルアレイのいずれか一方が揮発性メモリセルアレイで、他方が不揮発性メモリセルアレイであることを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイにより構成されたことを特徴とする。また、本発明のメモリ装置において、隣り合う上記第２のワード線のピッチは、隣り合う上記第１のワード線におけるピッチよりも大きいことを特徴とする。また、本発明のメモリ装置において、上記第１のワード線層及びデータ転送線層は、上記第１のメモリ層よりも上の層であり、上記抵抗変化メモリ層は、上記第１のワード線層及びデータ転送線層よりも上の層であり、上記第２のワード線層は、上記抵抗変化メモリ層よりも上の層であることを特徴とする。また、本発明のメモリ装置において、上記抵抗変化メモリセルアレイを構成する抵抗変化メモリセル毎にその抵抗変化メモリセルの真下に設けられ、上記データ転送線と上記抵抗変化メモリセルとを接続するコンタクトにより構成されたダミー層を設けたことを特徴とする。また、本発明のメモリ装置において、上記コンタクトは、スイッチング素子により構成されたことを特徴とする。また、本発明のメモリ装置において、上記スイッチング素子は、上記抵抗変化メモリセルと同種の抵抗変化メモリセルにより構成されたダミー素子であり、同一行又は同一列に配置された上記ダミー素子に接続されたダミー線をさらに備え、上記ダミー素子の一端は、上記データ転送線に接続され、上記ダミー素子の他端は、上記ダミー線を介して上記抵抗変化メモリセルの一端に接続されたことを特徴とする。また、本発明のメモリ装置において、上記ダミー線又はデータ転送線を通じて上記ダミー素子に電圧パルスを印加する電圧パルス印加手段と、上記電圧パルス印加手段における上記電圧パルスの電圧値及び印加時間を制御する電圧パルス制御手段とをさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記電圧パルス制御手段は、上記ダミー素子の抵抗値を所定の抵抗値以下にさせるよう上記制御を行うことを特徴とする。また、本発明のメモリ装置において、上記電圧パルス制御手段は、少なくとも上記データ転送線に所定の電圧以上の電圧が印加された後に上記制御を行うことを特徴とする。また、本発明のメモリ装置において、上記電圧パルス制御手段は、少なくとも上記抵抗変化メモリセルアレイに対して所定の処理を行う前又は行った後に上記制御を行うことを特徴とする。また、本発明のメモリ装置において、上記電圧パルス制御手段は、上記ダミー素子の抵抗値を所定の抵抗値以上にさせるよう上記制御を行うことを特徴とする。また、本発明のメモリ装置において、上記第１のワード線及び第２のワード線のいずれか一方を選択して、その選択に対応する上記第１のメモリセルアレイまたは上記第２のメモリセルアレイの同一行に配置されたメモリセルに電圧を供給する行デコード手段をさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記行デコード手段は、上記第１のメモリセルアレイにおける行方向の所定の位置に設けられ、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、上記行デコード手段の真上付近まで拡がって形成されたことを特徴とする。また、本発明のメモリ装置において、前記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記行デコード手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする。また、本発明のメモリ装置において、上記第２のワード線に出力された上記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスする第１のセンス手段と、上記データ転送線に出力された上記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスする第２のセンス手段と、上記データ転送線を選択して同一列に配置された上記第２のメモリセルアレイにおけるメモリセルに電圧を供給する列デコード手段と、上記行デコード手段で上記第２のメモリセルアレイにおけるメモリセルに電圧を供給させ、上記第２のセンス手段で上記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスさせるか、又は上記列デコード手段で上記第２のメモリセルアレイにおけるメモリセルに電圧を供給させ、上記第１のセンス手段で上記第２のメモリセルアレイにおけるメモリセルの記憶データをセンスさせるかを選択する選択手段とをさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイ及び上記第２のメモリセルアレイに記憶されたデータの読み出しを制御する制御手段と、上記制御手段の制御により上記第１のメモリセルアレイ及び上記第２のメモリセルアレイに記憶されたデータを、上記データ転送線を通じて読み出してセンスするセンス手段と、をさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記センス手段は、上記データ転送線に接続され、上記データ転送線を通じて読み出したデータをセンスするセンス回路と、上記データ転送線を通じてデータを読み出してセンスさせるセンス電圧を上記センス回路に供給するセンス回路電源とを含み、上記センス回路電源は、上記データの読み出し元である上記第１のメモリセルアレイまたは上記第２のメモリセルアレイのそれぞれに応じた上記センス電圧を供給することを特徴とする。また、本発明のメモリ装置において、上記センス回路電源は、上記データ転送線毎に設けられた少なくとも２つの上記センス回路に上記センス電圧の供給元として共用されていることを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記センス回路電源は、上記データの読み出し元が上記抵抗変化メモリセルアレイである場合、上記データの読み出し元が上記抵抗変化メモリセルアレイ以外のメモリセルアレイである場合よりも小さい上記センス電圧を上記センス回路に供給することを特徴とする。また、本発明のメモリ装置において、上記センス手段は、上記第１のメモリセルアレイと隣り合う位置に設けられ、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、上記センス手段の真上付近まで拡がって形成されたことを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記センス手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする。また、本発明のメモリ装置において、上記制御手段は、転送元の上記第１のメモリセルアレイ、上記第２のメモリセルアレイに記憶されたデータを、それぞれ転送先の上記第２のメモリセルアレイ、上記第１のメモリセルアレイに書き込む転送書き込み動作を制御し、上記センス手段は、上記制御手段の制御により上記転送元のデータを読み出してそのデータをセンスし、上記制御手段の制御により上記センスされたデータを上記転送先である上記第１のメモリセルアレイまたは上記第２のメモリセルアレイのいずれかに書き込むデータ書き込み手段とをさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段は、上記フラッシュメモリセルアレイにデータを書き込む場合、上記データ書き込み手段により上記フラッシュメモリセルアレイに書き込むべきデータを上記抵抗変化メモリセルアレイに書き込ませた後に、上記センス手段により上記抵抗変化メモリセルアレイに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスされたデータを上記転送先である上記フラッシュメモリセルアレイに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記データ書き込み手段により上記フラッシュメモリセルアレイに書き込むべきデータを上記抵抗変化メモリセルアレイに書き込ませて、上記センス手段により上記抵抗変化メモリセルアレイに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせるまでを少なくともビジー状態とし、上記ビジー状態終了後から上記データ書き込み手段により上記センスされたデータを上記転送先である上記フラッシュメモリセルアレイに書き込ませている間までを少なくともレディ状態とすることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記ビジー状態から上記レディ状態に変わる際に、その旨を通知することを特徴とする。また、本発明のメモリ装置において、上記制御手段の制御により上記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、上記制御手段は、上記フラッシュメモリセルアレイにデータを書き込む場合、消去を許容された上記フラッシュメモリセルアレイに記憶されたデータを上記データ消去手段に消去させると伴に、上記データ書き込み手段により上記フラッシュメモリセルアレイに書き込むべきデータを上記抵抗変化メモリセルアレイに書き込ませた後に、上記センス手段により上記抵抗変化メモリセルアレイに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスされたデータを上記転送先である上記フラッシュメモリセルアレイに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記データ書き込み手段により上記フラッシュメモリセルアレイに書き込むべきデータを上記抵抗変化メモリセルアレイに書き込ませて、上記センス手段により上記抵抗変化メモリセルアレイに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせるまでを少なくともビジー状態とし、上記ビジー状態終了後から上記データ書き込み手段により上記センスされたデータを上記転送先である上記フラッシュメモリセルアレイに書き込ませている間までを少なくともレディ状態とし、上記データ消去手段における消去は、ビジー状態、レディ状態とは無関係に行われることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、揮発性メモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段は、上記データ書き込み手段により上記揮発性メモリセルアレイにデータを書き込ませた後に、上記センス手段により上記揮発性メモリセルアレイに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスされたデータを上記転送先である上記抵抗変化メモリセルアレイに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリ層は、第１のメモリプレーンを上記データ転送線方向に沿って複数の第１のデータエリアに分割した上記第１のメモリセルアレイにより構成されており、隣り合う第１のデータエリアは、エリア接続切断層を構成し、複数の第１のデータエリアの上記分割部分に位置するエリア接続切断手段を介して上記データ転送線により接続され、上記第２のメモリ層は、第２のメモリプレーンを上記第１のデータエリアに対応させて上記データ転送線方向に沿って複数の第２のデータエリアに分割した上記第２のメモリセルアレイにより構成されており、隣り合う第２のデータエリアは、上記エリア接続切断手段を介して上記データ転送線により接続され、隣り合う第１のデータエリア間、及び第２のデータエリア間の接続切断をエリア接続切断手段を通じて制御する接続切断制御手段とをさらに備え、上記接続切断制御手段は、上記エリア接続切断手段を通じた上記制御により、データ転送元であるいずれかの第１のデータエリ
ア又は第２のデータエリアからデータ転送先であるいずれかの第１のデータエリア又は第２のデータエリアまでのデータ転送経路を形成させることを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記抵抗変化メモリセルアレイは、上記複数の第１のデータエリアの上記分割部分の真上付近まで拡がって形成されたことを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記複数の第１のデータエリアの上記分割部分の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであることを特徴とする。また、本発明のメモリ装置において、上記接続切断制御手段は、第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアの間でデータ転送を行う場合、そのデータ転送を行う第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアと、他の第１のデータエリア及びその第１のデータエリアに対応する第２のデータエリアとを分断するよう上記エリア接続切断手段を制御することを特徴とする。また、本発明のメモリ装置において、第１のデータエリア、及び第２のデータエリアに記憶されたデータの読み出しを制御する制御手段と、第１のデータエリア、及びその第１のデータエリアに対応する第２のデータエリアにおける少なくとも１つの分割点に設けられ、上記制御手段の制御により対応する第１のデータエリア、及びその第１のデータエリアに対応する第２のデータエリアから上記データ転送線を通じてデータを読み出してセンスするセンス手段とをさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、その抵抗変化メモリセルアレイは、上記センス手段の真上付近まで拡がって形成されたことを特徴とする。また、本発明のメモリ装置において、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記センス手段の真上付近の全部又は一部の領域にのみ設けられたことを特徴とする。また、本発明のメモリ装置において、上記制御手段は、転送元の第１のデータエリア、第２のデータエリアに記憶されたデータを、それぞれ転送先の第２のデータエリア、第１のデータエリアに書き込む転送書き込み動作を制御し、上記センス手段は、上記制御手段の制御により上記転送元のデータを読み出してそのデータをセンスし、上記制御手段の制御により上記センスされたデータを上記転送先である第２のデータエリア、第１のデータエリアのいずれかに書き込むデータ書き込み手段とをさらに備えたことを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段は、上記フラッシュメモリセルアレイにデータを書き込む場合、上記データ書き込み手段により上記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、上記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませた後に、上記センス手段により上記書き込み対象第２のデータエリアに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記データ書き込み手段により上記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、上記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませて、上記センス手段により上記書き込み対象第２のデータエリアに書き込まれたデータを上記転送元のデータとして読み出してセンスさせるまでを少なくともビジー状態とし、上記ビジー状態終了後から上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とすることを特徴とする。また、本発明のメモリ装置において、上記制御手段の制御により上記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、上記制御手段は、上記フラッシュメモリセルアレイにデータを書き込む場合、消去を許容された上記フラッシュメモリセルアレイに記憶されたデータを上記データ消去手段に消去させると伴に、上記データ書き込み手段により上記フラッシュメモリセルアレイに対応する書き込み対象第１のデータエリアに書き込むべきデータを、上記抵抗変化メモリセルアレイに対応する書き込み対象第２のデータエリアに書き込ませた後に、上記センス手段により上記書き込み対象第２のデータエリアに書き込まれたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記データ書き込み手段により上記書き込み対象第１のデータエリアに書き込むべきデータを上記書き込み対象第２のデータエリアに書き込ませて、上記センス手段により上記書き込み対象第２のデータエリアに書き込まれたデータを上記転送元のデータとして読み出すまでを少なくともビジー状態とし、上記ビジー状態終了後から上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とし、上記データ消去手段における消去は、ビジー状態、レディ状態とは無関係に行われることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段は、上記抵抗変化メモリセルアレイの読み出し対象第２のデータエリアに記憶されたデータを、上記転送元のデータとしてその読み出し対象第２のデータエリアに対応する上記センス手段により読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記抵抗変化メモリセルアレイの読み出し対象第２のデータエリアに記憶されたデータを、上記転送元のデータとしてその読み出し対象第２のデータエリアに対応する上記センス手段により読み出させてセンスさせるまでを少なくともビジー状態とし、上記ビジー状態終了後から上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第１のデータエリアに書き込ませている間までを少なくともレディ状態とすることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段は、上記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、上記転送元のデータとしてその読み出し対象第１のデータエリアに対応する上記センス手段により読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第２のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、当該メモリ装置の起動時に、上記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、上記転送元のデータとしてその読み出し対象第１のデータエリアに対応する上記センス手段により読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第２のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、少なくとも上記抵抗変化メモリセルアレイに対して所定の処理を行う前又は行った後に、上記フラッシュメモリセルアレイの読み出し対象第１のデータエリアに記憶されたデータを、上記転送元のデータとしてその読み出し対象第１のデータエリアに対応する上記センス手段により読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第２のデータエリアに書き込ませることを特徴とする。また、本発明のメモリ装置において、上記制御手段の制御により上記フラッシュメモリセルアレイに対応するいずれかの第１のデータエリアに記憶されたデータを消去するデータ消去手段をさらに備え、上記制御手段は、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記書き込み対象第２のデータエリアに書き込ませた後に、上記データ消去手段により上記転送元である上記読み出し対象第１のデータエリアからそのデータを消去させることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、少なくとも上記データ書き込み手段によりその転送させたデータを上記書き込み対象第２のデータエリアに書き込ませている間をビジー状態とし、それ以降をレディ状態とすることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイは、フラッシュメモリセルアレイであり、上記第２のメモリセルアレイは、抵抗状態に応じたデータを記憶する抵抗変化メモリセルアレイであり、上記制御手段の制御により上記フラッシュメモリセルアレイに記憶されたデータを消去するデータ消去手段をさらに備え、上記制御手段は、消去を許容された上記フラッシュメモリセルアレイに記憶されたデータを上記データ消去手段に消去させると伴に、上記センス手段により上記フラッシュメモリセルアレイに記憶されたデータを上記転送元のデータとして読み出させてセンスさせ、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記抵抗変化メモリセルアレイに書き込まることを特徴とする。また、本発明のメモリ装置において、上記制御手段は、上記データ書き込み手段により上記センスさせたデータを上記転送先である上記抵抗変化メモリセルアレイに書き込ませた後に、上記消去を許容された上記フラッシュメモリセルアレイに記憶されたデータとして上記転送元のデータを選択して上記データ消去手段に消去させ、上記センス手段により上記抵抗変化メモリセルアレイに書き込ませたデータを読み出させてセンスさせた後に、そのセンスさせたデータを上記データ書き込み手段により上記転送元に書き込ませることを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイを構成する第１のメモリセルのアドレスは、上記第２のメモリセルアレイを構成する第２のメモリセルのアドレスと、上記第１のメモリセルアレイの容量と上記第２のメモリセルアレイの容量との容量比に基づいて特定される上記第２のメモリセルのアドレスに対応する上記第１のメモリセルのアドレスである容量比アドレスとにより構成されたことを特徴とする。また、本発明のメモリ装置において、上記容量比アドレスは、上記第２のメモリセルと、上記第１のメモリセルとに上記容量比を持たせて構成させた一単位中における上記第１のメモリセルの位置を、上記容量比に基づいて特定させたアドレスであり、上記第２のメモリセルのアドレスを上記一単位のアドレスとしたことを特徴とする。また、本発明のメモリ装置において、上記一単位は、マトリクス状に配置された複
数の上記第１のメモリセルと、その複数の上記第１のメモリセルにより形成されたマトリクス領域の真上付近に位置する１つの上記第２のメモリセルとにより構成され、上記容量比アドレスは、上記一単位を構成する上記マトリクス領域の行方向の位置を表す行方向アドレスと、上記マトリクス領域の列方向の位置を表す列方向アドレスとにより構成されたことを特徴とする。また、本発明のメモリ装置において、上記容量比アドレスは、上記容量比に基づいて、上記第１のメモリセルアレイを分割した容量比分割エリアの位置を表し、上記容量比分割エリアは、各上記第１のデータエリアを上記容量比に基づいて分割した領域であり、上記容量比分割エリアの位置を表すアドレスは、データ転送線方向に沿って分割されたいずれかの上記第１のデータエリアを特定する第１のアドレス情報と、上記容量比に基づいて分割した上記第１のデータエリアのいずれかの領域を特定する第２のアドレス情報とにより構成されたことを特徴とする。また、本発明のメモリ装置において、上記第１のメモリセルアレイ及び第２のメモリセルアレイのいずれか一方が揮発性メモリセルアレイで、他方が不揮発性メモリセルアレイであり、上記第１のメモリセルアレイ及び第２のメモリセルアレイに対する所定の処理を制御する制御手段と、上記制御手段の制御により上記第１のメモリセルアレイ及び第２のメモリセルアレイに対する所定の処理を行う処理手段とを備え、上記制御手段は、上記揮発性メモリセルアレイに上記所定の処理を行わせている間は少なくともビジー状態とし、上記不揮発性メモリセルアレイに所定の処理を行わせている間は少なくともレディ状態とすることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、一方の層のメモリにおける欠点を、他方の層のメモリが補ってメモリ全体としてデータの読出し、データの書込み等のメモリにおける各処理の速度を向上させるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態におけるメモリ装置１００を示す図である。
【図２】本発明の第１の実施形態におけるメモリセルアレイ１０の一構成例を示す図である。
【図３】本発明の第１の実施形態におけるメモリセルアレイ１０の層構造の一例を示す図である。
【図４】本発明の第１の実施形態におけるメモリセルアレイ１０の下位層のメモリセルアレイをＮＡＮＤ型フラッシュメモリにより構成させた際の図である。
【図５】本発明の第１の実施形態におけるメモリセルアレイ１０の下位層のメモリセルアレイにおいて用いられ得るその他のメモリを示す図である。
【図６】本発明の第１の実施形態におけるメモリセルアレイ１０の上位層の抵抗変化メモリセルの一例を示す図である。
【図７】抵抗変化メモリセルＭＣ１に対する各処理のパルス電圧波形の一例を示す図である。
【図８】本発明の第１の実施形態におけるデータ転送線層１４とメモリ層１５との間に形成されたダミー層１７の一例を示す図である。
【図９】本発明の第１の実施形態におけるメモリセルアレイ１０の平面図の一例である。
【図１０】図９に示したＸデコーダ２５ａの構成の一例を示す図である。
【図１１】本発明の第１の実施形態におけるＹデコーダ及びセンス回路２７におけるセンス部の構成の一例である。
【図１２】本発明の第１の実施形態におけるメモリ装置１００におけるデータ書込み動作の流れを示す図である。
【図１３】本発明の第２の実施形態におけるメモリ装置２００を示す図である。
【図１４】本発明の第２の実施形態におけるメモリセルアレイ２１０の下位層を構成するＮＡＮＤ型フラッシュメモリセルアレイ２１１の構成の概要を示す図である。
【図１５】本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイ２１１における隣り合うデータエリア及びスロット部を示す図である。
【図１６】図１４におけるデータエリアの態様の一例を示す図である。
【図１７】本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイにより構成されたメモリセルアレイ２１０の平面模式図である。
【図１８】本発明の第２の実施形態におけるメモリセルアレイ２１０の一部領域の平面図である。
【図１９】本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイのアドレスＡｄｄＭと抵抗変化メモリセルアレイのアドレスの関係を示す図である。
【図２０】図１８に示す関係により構成されたメモリセルアレイ２１０の平面模式図である。
【図２１】本発明の第２の実施形態におけるメモリ装置２００におけるデータ書込み動作の一例を示す図である。
【図２２】本発明の第２の実施形態におけるメモリ装置２００におけるデータ書込み動作及びデータ消去動作の一例を示す図である。
【図２３】本発明の第２の実施形態におけるメモリ装置２００における上位層の抵抗変化メモリセルアレイに保存されたデータを下位層のＮＡＮＤ型フラッシュメモリセルアレイに書き込むデータ書込み動作の一例を示す図である。
【図２４】本発明の第２の実施形態におけるメモリ装置２００における下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを上位層の抵抗変化メモリセルアレイに書き込むデータ書込み動作の一例を示す図である。
【図２５】、本発明の第２の実施形態におけるメモリ装置２００における下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを上位層の抵抗変化メモリセルアレイに書き込むデータ書込み動作と並行して、下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータの外部への読出し動作、及びそのＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータのデータ消去動作波形の一例を示す図である。
【図２６】本発明の第２の実施形態におけるメモリ装置２００の図２５に示した全ての動作におけるデータの流れの一例を示す図である。
【図２７】本発明の第３の実施形態におけるメモリ装置３００を示す図である。
【図２８】本発明の第３の実施形態におけるメモリ装置３００のＸ方向（行方向）とＹ方向（列方向）とにおける機能入れ替えの概念図である。
【図２９】本発明の第３の実施形態におけるＸデコーダ及びセンス回路３２５ａの構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】
＜１．第１の実施形態＞
＜１−１．全体構成＞
図１は、本発明の第１の実施形態におけるメモリ装置１００を示す図である。図１に示すように、メモリ装置１００は、メモリセルアレイ１０と、コマンドデコーダ２０と、メモリコアコントローラ２１と、アドレスラッチ及びコマンドジェネレータ２２と、アドレスデコーダ２３と、センスアンプコントローラ２４と、Ｘデコーダ２５と、メモリ層選択部２６と、Ｙデコーダ及びセンス回路２７と、ＳＲＡＭ２８と、ラッチ２９と、Ｉ／Ｏバッファ３０とを備える。
【００１３】
メモリセルアレイ１０は、互いに異なる種類の２つのメモリセルアレイを積層して構成されている。互いに異なる種類の２つのメモリセルアレイそれぞれは、例えばマトリクス状に配置した複数のメモリセルにより構成されている。
【００１４】
そして、互いに異なる種類の２つのメモリセルアレイそれぞれには、それぞれに対応するワード線が上記マトリクスの行方向に延設されている。すなわち、上層のメモリセルアレイには、上層のメモリセルアレイに対応するワード線が上記マトリクスの行方向に延設されている。また、下層のメモリセルアレイには、下層のメモリセルアレイに対応するワード線が上記マトリクスの行方向に延設されている。これらのワード線は、例えば、同一行に配置されたメモリセルのゲートに接続させることが想定されるが、これに限るものではない。
【００１５】
互いに異なる種類の２つのメモリセルアレイにおける上記マトリクスの列方向に延設されたデータ転送線（例えば、ビット線）は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。メモリセルアレイ１についてのさらなる詳細については図２以降において説明する。
【００１６】
コマンドデコーダ２０には、アドレスラッチイネーブル信号ＡＬＥ、リードイネーブル信号／ＲＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、ラッチイネーブル信号／ＣＬＥ、入出力信号Ｉ／Ｏ等のコマンドが入力される。コマンドデコーダ２０は、これらのコマンドをデコードして、メモリコアコントローラ２１、及びメモリ層選択部２６に出力する。メモリコアコントローラ２１は、コマンドデコーダ２０からの出力に応じて、各部の制御を行う。
【００１７】
アドレスラッチ及びコマンドジェネレータ２２は、例えば外部から入力されたアドレスＡＤを取り込んでラッチする。アドレスラッチ及びコマンドジェネレータ２２に取り込まれラッチされたアドレスＡＤは、アドレスデコーダ２３に送られると共に、コマンドデコーダ２０に送られる。
【００１８】
アドレスデコーダ２３は、入力されたアドレスＡＤをデコードして、メモリセルアレイ１０上における処理対象メモリセルのアドレス（例えば、ブロックアドレス、ページアドレス等）を生成する。アドレスデコーダ２３で生成されたメモリセルアレイ１０上における処理対象メモリセルのアドレスは、Ｘデコーダ２５、Ｙデコーダ及びセンス回路２７に出力される。センスアンプコントローラ２４は、Ｙデコーダ及びセンス回路２７中のセンス回路等を制御する。
【００１９】
Ｘデコーダ２５は、互いに異なる種類の２つのメモリセルアレイのそれぞれに対応するワード線や選択ゲート線の制御を行う。具体的には、Ｘデコーダ２５は、互いに異なる種類の２つのメモリセルアレイのいずれかに対応するワード線、選択ゲート線等を選択して、データ読出し、データ書込み、データ消去等の様々な処理に応じた所定の電圧をワード線、選択ゲート線等に供給する。すなわち、Ｘデコーダ２５は、互いに異なる種類の２つのメモリセルアレイにおいて共用されたＸデコーダである。
【００２０】
メモリ層選択部２６は、互いに異なる種類の２つのメモリセルアレイのうち処理を行うべきメモリセルアレイを構成するメモリ層を選択するものである。メモリ層選択部２６は、コマンドデコーダ２０からの出力に応じて上記選択をし、その選択結果をメモリ層選択信号ＭＡＢとしてＸデコーダ２５へ出力する。Ｘデコーダ２５による上記制御は、例えばアドレスデコーダ２３から出力された処理対象メモリセルのアドレスやメモリ層選択信号ＭＡＢに基づいて行われる。
【００２１】
Ｙデコーダ及びセンス回路２７は、データ転送線（例えば、ビット線）の制御を行う。すなわち、Ｙデコーダ及びセンス回路２７は、処理対象メモリセルに対応するデータ転送線を選択する。また、Ｙデコーダ及びセンス回路２７は、データ転送線のプリチャージ、ディスチャージを行う。また、Ｙデコーダ及びセンス回路２７は、データ転送線を通じて読み出されたデータをセンスしてラッチするセンス部を有する。このセンス部でセンスしてラッチされたデータは、例えばＳＲＡＭ２８やラッチ２９を介し、Ｉ／Ｏバッファ３０を通じて外部に出力される。なお、ＳＲＡＭ２８はデータを格納し、ラッチ２９はデータを一時保持する。ＳＲＡＭ２８やラッチ２９等のデータを格納又は一時保持する構成を設けるか否かは、製品ごとに適宜変更可能である。また、Ｙデコーダ及びセンス回路２７は、互いに異なる種類の２つのメモリセルアレイのそれぞれにデータを書き込むデータ書き込み部を備えている。また、２つのメモリセルアレイの種類によっては、さらに、メモリセルアレイに記憶されたデータを消去するデータ消去部をＹデコーダ及びセンス回路２７に含めてもよい。
【００２２】
なお、本発明において以上説明したコマンドデコーダ２０と、メモリコアコントローラ２１と、アドレスラッチ及びコマンドジェネレータ２２と、アドレスデコーダ２３と、センスアンプコントローラ２４と、メモリ層選択部２６とで制御部３１を構成し、制御部３１は、Ｘデコーダ２５、Ｙデコーダ及びセンス回路２７を制御して、メモリセルアレイ１０からデータを読み出したり（センス手段）、メモリセルアレイ１０にデータを書き込んだり（データ書き込み手段）、メモリセルアレイ１０からデータを消去したり（データ消去手段）することができる。これは、以下に説明する各実施形態においても同様である。
【００２３】
図２は、本発明の第１の実施形態におけるメモリセルアレイ１０の一構成例を示す図である。メモリセルアレイ１０には、少なくとも１つのメモリプレーンがあればよい。複数のメモリプレーンを配置させたメモリセルアレイ１０として、例えば、図２に示すように、２つのメモリプレーン１１ａ、１１ｂからなるメモリセルアレイ１０が挙げられる。各メモリプレーン１１ａ、１１ｂには、それぞれ、独立したＸデコーダ２５Ａ、２５Ｂと、Ｙデコーダ及びセンス回路２７Ａ、２７Ｂが設けられている。メモリプレーン、Ｘデコーダ、Ｙデコーダ及びセンス回路を一単位として、さらに、その一単位を３つ以上配置させる構成であってもよい。
【００２４】
＜１−２．メモリセルアレイの構成＞
図３は、本発明の第１の実施形態におけるメモリセルアレイ１０の層構造の一例を示す図である。メモリセルアレイ１０は、メモリ層１２、ワード線層１３、データ転送線層１４、メモリ層１５、ワード線層１６が順に積層された構成が一例として挙げられる。なお、図３は、メモリセルアレイ１０の主要部であるメモリ層１２、ワード線層１３、データ転送線層１４、メモリ層１５、ワード線層１６の積層順のみを示した図であり、コンタクトや絶縁層等その他の層については省略している。コンタクトや絶縁層等その他の層は必要に応じていずれかの層の間に入るものとする。図２における各メモリプレーンは、以上のような層構造になっている。
【００２５】
メモリ層１２は、メモリセルにより構成される層である。ワード線層１３は、メモリ層１２のメモリセルに対応するワード線により構成される層である。データ転送線層１４は、メモリ層１２におけるメモリセルに接続されるデータ転送線により構成される層である。メモリ層１２〜データ転送線層１４（以下、メモリ層１２〜データ転送線層１４を下位層と呼ぶ。）により構成されるメモリセルアレイは、揮発性メモリ、又は不揮発性メモリのいずれかにより構成することが想定される。揮発性メモリとしては、例えばＤＲＡＭ、ＳＲＡＭ等が想定されるが、これに限るものではなく、ＤＲＡＭ、ＳＲＡＭ等と特性が類似するメモリも含む。不揮発性メモリとしては、例えばＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等が想定されるが、これに限るものではなく、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等と特性が類似するメモリも含む。
【００２６】
一方、メモリ層１５は、メモリセルにより構成される層である。また、ワード線層１６は、メモリ層１５のメモリセルに対応するワード線により構成される層である。また、メモリ層１５のメモリセルに接続されるデータ転送線は、データ転送線層１４におけるデータ転送線であり、本発明においてデータ転送線はメモリ層１２とメモリ層１５とで共用させる。データ転送線層１４〜ワード線層１６（以下、データ転送線層１４〜ワード線層１６を上位層と呼ぶ。）により構成されるメモリセルアレイは、下位層のメモリセルアレイとは異なる種類のメモリにより構成される。上位層を構成するメモリとして、例えば抵抗状態に応じたデータを記憶するメモリである抵抗変化メモリが想定されるが、これに限るものではなく、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等）であってもよい。また、抵抗変化メモリとして、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）、ＰＣＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）、ＲＣＭ（Ｒｅｓｉｓｔｉｖｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を含むクロスポイント型メモリが想定されるが、これに限るものではない。以下において上位層のメモリセルアレイは、抵抗変化メモリにより構成されているものとして説明する。
【００２７】
なお、上記「抵抗状態に応じたデータを記憶する」とは、抵抗変化メモリセルの抵抗値と対応付けられたデータを記憶するという意味である。データに対応する抵抗値を抵抗変化メモリセルが持つよう抵抗変化メモリセルに対して所定の処理を行うことにより、抵抗変化メモリセルにデータを記憶させる。所定の処理として、例えば、印加電圧と、電圧印加時間とを制御して作られる電圧パルスを抵抗変化メモリセルに与える処理が想定される。
【００２８】
以上のように、メモリセルアレイ１０をメモリ層１２、ワード線層１３、データ転送線層１４、メモリ層１５、ワード線層１６が順に積層した態様で構成させれば、従来の構成のメモリ（メモリ層１２、ワード線層１３、データ転送線層１４）に、いわゆる次世代メモリ（メモリ層１５、ワード線層１６）を積層させることにより、データ転送線を共用させ、互いに異なる種類のメモリを積層させた構成の新たなメモリを構成させることができる。なお、メモリセルアレイ１０における上記積層順は、一例であって可能な限りにおいて別の積層順であってもよい。
【００２９】
なお、以下において、適宜下位層のメモリセルアレイをＤＲＡＭで構成した場合はその層をＤＲＡＭ層と呼び、下位層のメモリセルアレイをＳＲＡＭで構成した場合はその層をＳＲＡＭ層と呼ぶこととする。また、下位層のメモリセルアレイをＮＡＮＤ型フラッシュメモリで構成した場合はその層をＮＡＮＤ層と呼び、下位層のメモリセルアレイをＮＯＲ型フラッシュメモリで構成した場合はその層をＮＯＲ層と呼ぶこととする。また、上位層のメモリセルアレイを抵抗変化メモリ（ＲＣＭ：Ｒｅｓｉｓｔｉｖｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）で構成した場合はその層をＲＣＭ層と呼ぶこととする。
【００３０】
図４は、本発明の第１の実施形態におけるメモリセルアレイ１０の下位層のメモリセルアレイにおいて用いられ得るＮＡＮＤ型フラッシュメモリの一構成例を示す図である。なお、図４におけるＮＡＮＤ型フラッシュメモリは、等価回路としてのＮＡＮＤ型フラッシュメモリであり、実際は図３に示す下位層のような層構造になっている。ＮＡＮＤ型フラッシュメモリを構成するＮＡＮＤストリングＳＴＲは、メモリセルＭ０、Ｍ１、…を直列接続し、その両端に選択トランジスタＳＧＤおよびＳＧＳを接続して構成される。メモリセルＭ０、Ｍ１、…のゲートには、それぞれワード線ＷＬ０、ＷＬ１、…が接続されている。また、選択トランジスタＳＧＤのゲートは、選択信号線ＳＥＬＤに接続される。また、選択トランジスタＳＧＳのゲートは、選択信号線ＳＥＬＳに接続される。
【００３１】
なお、メモリセルとして、フローティングゲートを有するＭＯＳトランジスタが想定されるが、これに限るものではない。その他の態様のトランジスタも可能な限りで本発明におけるメモリセルとして適用できる。また、選択トランジスタＳＧＤおよびＳＧＳは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。
【００３２】
ＮＡＮＤ型フラッシュメモリによるメモリセルアレイは、上記ＮＡＮＤストリングＳＴＲをマトリクス状に配置した構成になっている。そして、同列に配置された各ＮＡＮＤストリングＳＴＲにおける選択トランジスタＳＧＤのドレインは、ＮＡＮＤストリングＳＴＲの列の配列方向とほぼ同一方向へ延設されたビット線ＢＬと接続されている。一方、各ＮＡＮＤストリングにおける選択トランジスタＳＧＳのソースは、接地線ＡＲＶＳＳに接続されて接地される。
【００３３】
そして、同一行に並んだ選択トランジスタＳＧＤ、選択トランジスタＳＧＳ、メモリセルＭ０、Ｍ１、…のゲートは、それぞれビット線ＢＬとほぼ直交する方向へ延設された選択信号線ＳＥＬＤ、選択信号線ＳＥＬＳ、ワード線ＷＬ０、ＷＬ１、…と接続される。なお、上記ビット線ＢＬは、本発明の第１の実施形態におけるデータ転送線の一態様である。
【００３４】
また、ＮＡＮＤ型フラッシュメモリは、メモリセルＭ０、Ｍ１、…のフローティングゲートに所定量の電荷を注入したか否かに対応させてデータを記憶させている。メモリセルＭ０、Ｍ１、…のフローティングゲートに所定量の電荷を注入するとメモリセルＭ０、Ｍ１、…の閾値が変化することを利用したものである。ＮＡＮＤ型フラッシュメモリにおけるデータの書込みは、Ｙデコーダ及びセンス回路２７によりビット線ＢＬをプリチャージした後に、Ｙデコーダ及びセンス回路２７がビット線ＢＬに書き込みデータに対応したハイレベル、又はローレベルの電圧を出力して、書込みに対応する選択メモリセルのゲートに接続されたワード線ＷＬに、Ｘデコーダ２５が高電圧（１５Ｖ〜２０Ｖ程度）を供給することにより行う。これにより、書き込みデータに対応したハイレベル、又はローレベルの電圧に応じて、ＦＮトンネル現象により選択メモリセルのフローティングゲートに電子が注入されるか否かで書き込みデータが選択メモリセルに書き込まれることになる。
【００３５】
ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、データ消去に対応する選択メモリセルのゲートに接続されたワード線ＷＬに、例えば１Ｖ〜２Ｖ程度の電圧をＸデコーダ２５に供給させ、選択メモリセルを含むウェルに、例えば１５Ｖ程度の高電圧を印加することにより行う。これにより、選択メモリセルのフローティングゲートから電子が引き抜かれ、選択メモリセルのフローティングゲートには電子がない状態になり、データ消去が完了する。
【００３６】
ＮＡＮＤ型フラッシュメモリにおけるデータの読み出しは、Ｙデコーダ及びセンス回路２７によりデータの読み出しに対応する選択メモリセルに対応するビット線ＢＬをプリチャージして、データの読み出しに対応する選択メモリセルのゲートに接続されたワード線ＷＬにＸデコーダ２５が読み出し電圧を供給することにより行う。この読み出し電圧は、フローティングゲートに電子が注入されたメモリセルはオフさせ、フローティングゲートに電子が注入されていないメモリセルはオンさせる電圧である。選択メモリセルのオン・オフに対応するビット線ＢＬの電圧状態をセンス回路が検出することによりデータ読み出しが行われる。なお、ＮＡＮＤ型フラッシュメモリにおけるデータの読み出し、データの書き出しはページ単位で行われ、ＮＡＮＤ型フラッシュメモリにおけるデータの消去はブロック単位で行われる。
【００３７】
図５は、本発明の第１の実施形態におけるメモリセルアレイ１０の下位層のメモリセルアレイにおいて用いられ得るその他のメモリを示す図である。図５（ａ）は、メモリセルアレイ１０の下位層のメモリセルアレイにおいて用いられ得る不揮発性メモリとして、ＮＯＲ型フラッシュメモリの一構成例を示す図である。図５（ｂ）は、メモリセルアレイ１０の下位層のメモリセルアレイにおいて用いられ得る揮発性メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一構成例を示す図である。なお、図５（ａ）におけるＮＯＲ型フラッシュメモリ、図５（ｂ）におけるＤＲＡＭは、等価回路としてのＮＯＲ型フラッシュメモリ、ＤＲＡＭであり、実際は図３に示す下位層のような層構造になっている。
【００３８】
ＮＯＲ型フラッシュメモリにおけるメモリセルＭＣ０、ＭＣ１、…は、図５（ａ）に示すようにマトリクス状に配置されている。同一列方向に配置されたメモリセルＭＣ０、ＭＣ１、…は、隣り合うメモリセル（メモリセルＭＣ０及びＭＣ１、メモリセルＭＣ２及びＭＣ３、…）のドレインを共有させるようにウェル上において形成される。また、同一列方向に並ぶメモリセルＭＣ０、ＭＣ１、…は、隣り合うメモリセル（メモリセルＭＣ１及びＭＣ２、…）のソースを共有させるようにウェル上において形成される。
【００３９】
そして、列方向に並ぶメモリセルＭＣ０、ＭＣ１、…は、ドレインがビット線ＢＬに接続されている。一方、列方向に配置されたメモリセルＭＣ０、ソースがＭＣ１、…は、共通ソース線ＡＲＶＳＳに接続されている。また、ＮＯＲ型フラッシュメモリにおける同一行に配置された各メモリセルは、そのゲートが行方向に延設されたワード線ＷＬに接続されている。
【００４０】
なお、メモリセルＭＣ０、ＭＣ１、…として、フローティングゲートを有するＭＯＳトランジスタが想定されるが、これに限るものではない。その他の態様のトランジスタも可能な限りで本発明におけるメモリセルとして適用できる。また、選択トランジスタＳＧＤおよびＳＧＳは、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。なお、上記ビット線ＢＬは、本発明の第１の実施形態におけるデータ転送線の一態様である。
【００４１】
ＮＯＲ型フラッシュメモリにおけるデータの読み出し、データの書込み、データの消去は、上記ＮＡＮＤ型フラッシュメモリにおけるデータの読み出し、データの書込み、データの消去に習って説明できるため、その説明を省略する。なお、ＮＯＲ型フラッシュメモリにおけるデータの読み出し、データの書込みは１バイト単位で行われ、ＮＯＲ型フラッシュメモリにおけるデータの消去は、ブロック単位で行われる。
【００４２】
ＤＲＡＭにおけるメモリセルＭＣ０、ＭＣ１、…は、図５（ｂ）に示すように、トランジスタＴｒのドレインがビット線ＢＬに接続され、トランジスタＴｒのソースがキャパシタＣを介して接地され、トランジスタＴｒのゲートがワード線ＷＬに接続された態様になっている。そして、ＤＲＡＭにおけるメモリセルＭＣ０、ＭＣ１、…は、図５（ｂ）に示すように、マトリクス状に配置されている。
【００４３】
また、同一行に配置されたトランジスタＴｒのゲートは同一のワード線に接続される。また、同一列に配置されたトランジスタＴｒは、図５（ｂ）に示すように、例えば１つ置きに同一ビット線ＢＬにトランジスタＴｒのドレインを接続させるようにしてもよい。
【００４４】
また、ＤＲＡＭは、上記キャパシタＣにおける電荷の有無に対応させてデータを記憶させている。ＤＲＡＭにおけるデータ書込みは、Ｘデコーダ２５がワード線ＷＬに所定の電圧を供給してトランジスタＴｒをオンさせることにより、Ｙデコーダ及びセンス回路２７よりビット線ＢＬに出力されたハイレベル又はローレベルのデータ電圧に応じてキャパシタＣを充電・放電させて行われる。ビット線ＢＬに出力されたデータがハイレベル電圧の場合、キャパシタＣは充電されるか、又は充電された状態を維持する。また、ビット線ＢＬに出力されたデータがローレベル電圧の場合、キャパシタＣは放電されるか、又は放電された状態を維持する。
【００４５】
また、ＤＲＡＭにおけるデータ読み出しは、Ｘデコーダ２５がワード線ＷＬに所定の電圧を供給してトランジスタＴｒをオンさせることにより、トランジスタＴｒを通じてプリチャージしたビット線ＢＬに上記キャパシタＣの状態に応じた電荷を出力させることにより行われる。ビット線ＢＬに、所定量の電荷が出力されれば、ビット線ＢＬの電位が上昇したことがＹデコーダ及びセンス回路２７でセンスされ、キャパシタＣの電荷有状態に対応するデータが読み出されたものと判断される。また、ビット線ＢＬから所定量の電荷が引き抜かれれば、ビット線ＢＬの電位が下降したことがＹデコーダ及びセンス回路２７でセンスされ、キャパシタＣの電荷無状態に対応するデータが読み出されたものと判断される。なお、ＤＲＡＭにおいてデータ消去はなく、新たなデータは上書きしていくことになる。
【００４６】
図６は、本発明の第１の実施形態におけるメモリセルアレイ１０の上位層の抵抗変化メモリセルの一例を示す図である。図６（ａ）は、抵抗変化メモリを構成する抵抗変化メモリセルＭＣ１の一例を示す図である。抵抗変化メモリセルＭＣ１は、抵抗状態に応じたデータを記憶するものであり、可変抵抗素子１５ａと、選択素子であるダイオード１５ｂとを直列に接続させて構成される。
【００４７】
可変抵抗素子１５ａは、データを自身の抵抗値として記憶する。例えば、可変抵抗素子１５ａに１ビットのデータを記憶させる場合、可変抵抗素子１５ａを高抵抗値（例えば、１ＭΩ、１ｋΩ）にさせて「１」を記憶させたことにし、可変抵抗素子１５ａを低抵抗値（例えば、１Ω）にさせて「０」を記憶させたことにして可変抵抗素子１５ａに１ビットのデータを記憶させる。そして、この記憶させたデータを読み出す場合は、可変抵抗素子１５ａに電圧を印加して電流を流し、その電流状態をＹデコーダ及びセンス回路２７で検出して読み出したデータを判別する。上記の場合、Ｙデコーダ及びセンス回路２７で電流をほとんど検出できない場合、可変抵抗素子１５ａを高抵抗値にさせた場合であるため、「１」を読み出したことになる。一方、Ｙデコーダ及びセンス回路２７で電流を検出できた場合、可変抵抗素子１５ａを低抵抗値にさせた場合であるため、「０」を読み出したことになる。
【００４８】
次に、可変抵抗素子１５ａと、ダイオード１５ｂとの接続態様について説明する。上記可変抵抗素子１５ａは、一端においてデータ転送線ＤＬに接続され、他端においてダイオード１５ｂのアノード側に接続されている。ダイオード１５ｂのカソード側は、ワード線層１６のワード線に相当するメモリセル選択線ＭＣＬに接続されている。すなわち、抵抗変化メモリセルＭＣ１は、データ転送線ＤＬとメモリセル選択線ＭＣＬとによってクロスポイント接続されている。以下において、ワード線層１３のワード線と区別するため、ワード線層１６のワード線をメモリセル選択線ＭＣＬと呼ぶこととする。
【００４９】
抵抗変化メモリセルＭＣ１の選択、非選択は、選択素子であるダイオード１５ｂの整流作用を利用して行われる。すなわち、抵抗変化メモリセルＭＣ１を選択する時は、データ転送線ＤＬの電位をメモリセル選択線ＭＣＬの電位よりも高くする。これにより、ダイオード１５ｂには順バイアスがかかり、抵抗変化メモリセルＭＣ１に電流を流してデータの書き込み、又はデータの読み出しを行うことができる。
【００５０】
一方、抵抗変化メモリセルＭＣ１を非選択の場合、上記とは逆にデータ転送線ＤＬの電位をメモリセル選択線ＭＣＬの電位よりも低くする。これにより、ダイオード１５ｂには逆バイアスがかかり、抵抗変化メモリセルＭＣ１に電流が流れるのを防ぐことができる。
【００５１】
また、抵抵抗変化メモリセルは、図６（ｂ）〜図６（ｄ）に示すような態様であってもよい。図６（ｂ）は、抵抗変化メモリセルＭＣ２の一例を示す図である。抵抗変化メモリセルＭＣ２は、抵抗変化メモリセルＭＣ１と基本的構成は同じで、可変抵抗素子１５ｃと、選択素子であるダイオード１５ｄとを直列に接続させて構成される。抵抗変化メモリセルＭＣ２と抵抗変化メモリセルＭＣ１との相違点は、選択素子であるダイオードの位置である。抵抗変化メモリセルＭＣ２において可変抵抗素子１５ｃは、一端においてメモリセル選択線ＭＣＬに接続され、他端においてダイオード１５ｄのカソード側に接続されている。抵抗変化メモリセルＭＣ２においてダイオード１５ｄのアノード側は、データ転送線ＤＬに接続されている。
【００５２】
図６（ｃ）は、抵抗変化メモリセルＭＣ３の一例を示す図である。抵抗変化メモリセルＭＣ３は、抵抗変化メモリセルＭＣ１と基本的構成は同じで、可変抵抗素子１５ｅと、選択素子であるダイオード１５ｆとを直列に接続させて構成される。抵抗変化メモリセルＭＣ３と抵抗変化メモリセルＭＣ１との相違点は、選択素子であるダイオードの向きであり、ダイオード１５ｆは、ダイオード１５ｂとはその向きが逆になっている。すなわち、抵抗変化メモリセルＭＣ３においてダイオード１５ｆのアノード側は、メモリセル選択線ＭＣＬに接続されている。また、抵抗変化メモリセルＭＣ３において可変抵抗素子１５ｅは、一端においてデータ転送線ＤＬに接続され、他端においてダイオード１５ｆのカソード側に接続されている。
【００５３】
図６（ｄ）は、抵抗変化メモリセルＭＣ４の一例を示す図である。抵抗変化メモリセルＭＣ４は、抵抗変化メモリセルＭＣ２と基本的構成は同じで、可変抵抗素子１５ｇと、選択素子であるダイオード１５ｈとを直列に接続させて構成される。抵抗変化メモリセルＭＣ４と抵抗変化メモリセルＭＣ２との相違点は、選択素子であるダイオードの向きであり、ダイオード１５ｈは、ダイオード１５ｄとはその向きが逆になっている。すなわち、抵抗変化メモリセルＭＣ４においてダイオード１５ｈのカソード側は、データ転送線ＤＬに接続されている。また、抵抗変化メモリセルＭＣ４において可変抵抗素子１５ｇは、一端においてメモリセル選択線ＭＣＬに接続され、他端においてダイオード１５ｈのアノード側に接続されている。
【００５４】
メモリセルＭＣ２〜ＭＣ４の選択、非選択は、上記メモリセルＭＣ１の選択、非選択において説明したことに習って、ダイオードの整流作用を考慮した電位差の設定により行うことができる。
【００５５】
なお、図６（ａ）に示す抵抗変化メモリセルＭＣ１の場合、メモリセル選択線ＭＣＬの電圧波形は直接可変抵抗素子１５ａに印加されることはないが、データ転送線ＤＬ側からの電圧波形は可変抵抗素子１５ａに直接印加される。また、図６（ｂ）に示す抵抗変化メモリセルＭＣ２の場合、メモリセル選択線ＭＣＬの電圧波形が直接可変抵抗素子１５ｃに印加されるが、データ転送線ＤＬ側からの電圧波形はメモリセル選択線ＭＣＬが選択・非選択のいずれの場合であっても可変抵抗素子１５ｃに影響を与えない。また、図６（ｃ）に示す抵抗変化メモリセルＭＣ３の場合、メモリセル選択線ＭＣＬの電圧波形は直接可変抵抗素子１５ｅに印加されることはないが、データ転送線ＤＬ側からの電圧波形は可変抵抗素子１５ｅに直接印加される。また、図６（ｄ）に示す抵抗変化メモリセルＭＣ４の場合、メモリセル選択線ＭＣＬの電圧波形が直接可変抵抗素子１５ｇに印加されるが、データ転送線ＤＬ側からの電圧波形はメモリセル選択線ＭＣＬが選択・非選択のいずれの場合であっても可変抵抗素子１５ｇに影響を与えない。
【００５６】
よって、メモリセル選択線ＭＣＬ側、データ転送線ＤＬ側、メモリセル選択線ＭＣＬ選択時、メモリセル選択線ＭＣＬ非選択時などの諸条件において、どのディスターブ耐性を向上させたいかによって選択する抵抗変化メモリセルのタイプが異なってくる。基本的には、ディスターブ耐性を向上させたいノード側にダイオードを入れ、電流を流したい方向によってダイオードの向きを選択する。
【００５７】
図６（ｅ）は、図６（ａ）〜図６（ｄ）において等価回路として示した抵抗変化メモリセルＭＣ１〜ＭＣ４の斜視図である。図６（ａ）〜図６（ｄ）における抵抗変化メモリセルは、図６（ｅ）に示すように、行方向へ延設されたメモリセル選択線ＭＣＬ、列方向へ延設されたデータ転送線ＤＬを電極として、その両電極に可変抵抗素子１５ｉが挟まれた態様で構成される。すなわち、図６（ａ）〜図６（ｄ）における抵抗変化メモリセルは、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のメモリセルであり、クロスポイント接続されている。そして、抵抗変化メモリセルは、図６（ｆ）に示すように、マトリクス状に配置されて抵抗変化メモリセルアレイを形成している。なお、図６（ｆ）において抵抗変化メモリセルとして、抵抗変化メモリセルＭＣ１を用いた場合について図示しているが、これは抵抗変化メモリセルＭＣ２〜ＭＣ４を用いた場合も同様に構成することができる。
【００５８】
可変抵抗素子１５ｉとしては、例えばＣｕ２Ｏを用いることができる。また、可変抵抗素子１５ｉとしては他にも、ＮｉＯ等の金属酸化物やカルコゲナイド系の相変化物質を用いることができる。また、電極には例えばＣｕやＴｉ／ＴｉＮを用いることができる。これらの金属材料とＣｕ２Ｏとの境界に形成されたショットキー接合により、抵抗変化メモリセルＭＣ１〜ＭＣ４を構成するダイオードが形成される。
【００５９】
Ｃｕ２Ｏは、トラップ準位に電荷が蓄えられた状態と電荷が蓄えられていない状態とで、電気伝導性が大きく変化する性質をもつ。したがって、可変抵抗素子１５ｉに所定の電圧パルスを印加することで上記電気伝導性（抵抗値）を大きく変化させ、その電気伝導性（抵抗値）の変化によりデータを記憶することができる。すなわち、抵抗値の高低で１ビットデータ「１」、「０」を区別して記憶させる。
【００６０】
図７は、抵抗変化メモリセルＭＣ１に対する各処理のパルス電圧波形の一例を示す図である。なお、図７における各処理のパルス電圧は、図６（ｆ）における点線で囲んだ抵抗変化メモリセルＭＣ１に印加したものとして説明する。図７（ａ）は、抵抗変化メモリセルＭＣ１にデータを書き込む際のパルス電圧波形の一例を示す図である。なお、図７（ａ）におけるデータ転送線ＤＬ電圧は、Ｙデコーダ及びセンス回路２７におけるデータ書き込み部により供給される。なお、図７（ａ）におけるメモリセル選択線ＭＣＬ電圧は、Ｘデコーダ２５により供給される。
【００６１】
抵抗変化メモリセルＭＣ１に対してデータ書込み開始前は、メモリセル選択線ＭＣＬに、例えば３Ｖ程度の電圧が供給されている。また、抵抗変化メモリセルＭＣ１に対してデータ書込み開始前は、データ転送線ＤＬに、例えば接地電圧Ｖｓｓ（例えば、０Ｖ）程度の電圧が供給されている。この場合、抵抗変化メモリセルＭＣ１におけるダイオード１５ｂには、逆バイアスがかかり、可変抵抗素子１５ａには電圧が印加されない。
【００６２】
データ書込みが開始されると、メモリセル選択線ＭＣＬの電圧が引き下げられ、例えば接地電圧Ｖｓｓ（例えば、０Ｖ）程度になる。一方、データ書込みが開始されると、データ転送線ＤＬの電圧が引き上げられる。なお、一般的に、抵抗変化メモリセルＭＣ１へのデータ書込みに際して、データ転送線ＤＬの電圧は以下のようにすることが一例として想定されるが、これに限るものではない。抵抗変化メモリセルＭＣ１における可変抵抗素子１５ａを低抵抗にする場合（データ「０」の書き込みに対応）、例えばデータ転送線ＤＬの電圧を３Ｖ程度に引き上げることが想定される。抵抗変化メモリセルＭＣ１における可変抵抗素子１５ａを高抵抗にする場合（データ「１」の書き込みに対応）、例えばデータ転送線ＤＬの電圧を２Ｖ程度に引き上げることが想定される。なお、抵抗変化メモリセルＭＣ１における可変抵抗素子１５ａを低抵抗にする場合、パルス電圧印加時間は短いほうがよい。一方、抵抗変化メモリセルＭＣ１における可変抵抗素子１５ａを高抵抗にする場合、パルス電圧印加時間を長くした方がよい。
【００６３】
一般的に、可変抵抗素子１５ａに印加される電圧が高いほど、すなわち、パルス電圧の振幅が大きいほど可変抵抗素子１５ａの抵抗を低くすることができる。また、可変抵抗素子１５ａに印加される電圧の印加時間が短いほど、すなわち、パルス電圧の印加時間が短いほど可変抵抗素子１５ａの抵抗を低くすることができる。したがって、可変抵抗素子１５ａを低抵抗状態にするためには、振幅の大きいパルスを短時間印加することになる。また、可変抵抗素子１５ａを高抵抗状態にするためには、振幅の小さいパルスを長時間印加することになる。
【００６４】
また、可変抵抗素子１５ａのリテンションタイム（データ保持時間）は、パルス電圧の印加時間に比例し、印加時間が長くなればなるほどリテンションタイムも長くなる。したがって、可変抵抗素子１５ａへのパルス電圧の印加時間を制御することにより、抵抗変化メモリセルを、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリに近い特性を持ったメモリにすることができる。不揮発性メモリに近い特性を抵抗変化メモリセルに持たせる場合、その抵抗変化メモリセルのリテンションタイムを、例えば１０年程度になるように可変抵抗素子１５ａへのパルス電圧の印加時間を制御する。抵抗変化メモリセルのリテンションタイムを１０年程度にする場合、例えば低抵抗値を１Ω、高抵抗値を１ＭΩというように１０６オーダーとなるようにパルス電圧の印加時間を制御する。また、可変抵抗素子１５ａへのパルス電圧の印加時間を制御することにより、抵抗変化メモリセルを、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリに近い特性を持ったメモリにすることができる。揮発性メモリに近い特性を抵抗変化メモリセルに持たせる場合、パルス電圧の印加時間を、例えば５０ｎｓ程度で行う設定とする。この条件下では、低抵抗値が１Ω、高抵抗値が１ｋΩと１０３オーダーとなり、リテンションタイムが１日から１ヶ月程度となる。この場合、抵抗変化メモリセルに対してＤＲＡＭのようにリフレッシュ動作を行ってもよい。また、リテンションタイムが１日程度あればリフレッシュせずにＳＲＡＭのようにも使用してもよい。
【００６５】
図７（ｂ）は、抵抗変化メモリセルＭＣ１に記憶されたデータを読み出す際のパルス電圧波形の一例を示す図である。抵抗変化メモリセルＭＣ１に記憶されたデータを読み出す前は、メモリセル選択線ＭＣＬに、例えば３Ｖ程度の電圧が供給されている。また、抵抗変化メモリセルＭＣ１に記憶されたデータを読み出す前は、データ転送線ＤＬに、例えば接地電圧Ｖｓｓ（例えば、０Ｖ）程度の電圧が供給されている。この場合、抵抗変化メモリセルＭＣ１におけるダイオード１５ｂには、逆バイアスがかかり、可変抵抗素子１５ａには電圧が印加されない。
【００６６】
データ読み出しが開始されると、メモリセル選択線ＭＣＬの電圧が引き下げられ、例えば接地電圧Ｖｓｓ（例えば、０Ｖ）程度になる。一方、データ読み出しが開始されると、データ転送線ＤＬの電圧が、例えば１Ｖ程度に引き上げられる。この場合、抵抗変化メモリセルＭＣ１におけるダイオード１５ｂには、順バイアスがかかり、可変抵抗素子１５ａには１Ｖ程度の電圧が印加される。この際、可変抵抗素子１５ａの抵抗状態（高抵抗状態、又は低抵抗状態）によってデータ転送線ＤＬを通じて流れる電流が異なる。これをＹデコーダ及びセンス回路２７におけるセンス部がセンスする。
【００６７】
図８は、本発明の第１の実施形態におけるデータ転送線層１４とメモリ層１５との間に形成されたダミー層１７の一例を示す図である。メモリ層１２にアクセスする際に、データ転送線ＤＬに高電圧（例えば、１０Ｖ〜２０Ｖ程度）が印加される場合がある。データ転送線ＤＬに印加された高電圧に起因したディスターブにより、メモリ層１５の抵抗変化メモリセルアレイに記憶されたデータに不都合が生じる可能性がある。すなわち、高電圧によって抵抗変化メモリセルの信頼性が損なわれる可能性がある。このことは、特に、抵抗変化メモリセルを不揮発性メモリに近い特性を持たせたメモリとして使用する場合に問題である。このために、図８（ａ）に示すように、本発明の第１の実施形態におけるデータ転送線層１４とメモリ層１５との間にダミー層１７を形成させる。
【００６８】
このダミー層１７は、データ転送線層１４におけるデータ転送線ＤＬとメモリ層１５におけるメモリセルとを接続する、例えばコンタクトにより構成させることが想定される。なお、ここで言うコンタクトとは、狭義の意味でのコンタクトではなく、データ転送線層１４におけるデータ転送線ＤＬとメモリ層１５におけるメモリセルとを接続することができる全てのものを含む。そして、そのコンタクトを構成するものは、メモリ層１５における抵抗変化メモリセルに記憶されたデータを、データ転送線ＤＬにおける高電圧に起因したディスターブから保護することができるものであれば特に制限はない。
【００６９】
上記コンタクトを構成するものとして、例えばスイッチング素子が想定される。そして、スイッチング素子は、例えばトランジスタ、ダイオード等様々なものが想定されるが、これに限るものではなく、その他のスイッチング素子も含む。また、上記コンタクトを構成するものとして、抵抗変化メモリセルにおける可変抵抗素子と同様の可変抵抗素子により構成させる構成でもよい。
【００７０】
上記コンタクトを抵抗変化メモリセルにおける可変抵抗素子と同様の可変抵抗素子により構成させた場合、ダミー層１７を構成するコンタクトは、可変抵抗素子により構成されるダミー素子１７ａと、ダミー配線ＤＷ１７ｂとにより構成される。ダミー素子１７ａは、一端においてデータ転送線層１４におけるデータ転送線ＤＬと接続される。また、ダミー素子１７ａは、他端においてダミー配線ＤＷ１７ｂと接続される。上記ダミー素子１７ａは、データ転送線層１４又はダミー配線ＤＷ１７ｂとショットキー接合により接合させてダイオードを形成させるようにしてもよい。また、ダミー配線ＤＷ１７ｂは、メモリ層１５を構成する可変抵抗素子１５ｉと接続される。したがって、ダミー素子１７ａと可変抵抗素子１５ｉとは、ダミー配線ＤＷ１７ｂを介して接続されたことになる。
【００７１】
なお、ダミー素子１７ａを抵抗変化メモリセルにおける可変抵抗素子と同様の可変抵抗素子により構成させた場合、可変抵抗素子の特性上、ダミー素子１７ａに所定の電圧条件で電圧が印加された場合、高抵抗値を有する可能性がある。ダミー素子１７ａが高抵抗素子となると、上位層と下位層との間に高抵抗素子を挟んだことになるため問題となる場合がある。このため、図８（ｂ）に示すように、メモリ装置１００に電圧パルス印加部１７ｃと、電圧パルス印加制御部１７ｄとを加えてダミー素子１７ａの抵抗値を制御させることが想定される。なお、この電圧パルス印加部１７ｃと、電圧パルス印加制御部１７ｄとは、図１において説明したＹデコーダ及びセンス回路２７におけるデータ書き込み部と同一であってもよい。
【００７２】
上記電圧パルス印加部１７ｃは、データ転送線ＤＬ又はダミー配線ＤＷを通じてダミー素子１７ａに所定の電圧パルスを印加するものである。上記電圧パルス印加制御部１７ｄは、電圧パルス印加部１７ｃにおける電圧パルスの電圧値及び印加時間を制御するものである。具体的には、電圧パルス印加制御部１７ｄは、ダミー素子１７ａの抵抗値を所定の抵抗値以下にさせるよう電圧パルス印加部１７ｃを制御することが想定される。ダミー素子１７ａの抵抗値を所定の抵抗値以下にさせるタイミングとして、例えばデータ転送線ＤＬに所定の電圧以上の電圧が印加された後とすることが想定される。データ転送線ＤＬに所定の電圧以上の電圧が印加されるケースとして、データ書込み時やデータ読出し時等が挙げられる。また、ダミー素子１７ａの抵抗値を所定の抵抗値以下にさせるタイミングとして、例えば上位層の抵抗変化メモリセルアレイに所定の処理を行う前、又は行った後が想定される。このようなタイミングとすれば、高抵抗素子に阻害されることなく、上位層の抵抗変化メモリセルアレイに所定の処理を行うことができる。
【００７３】
また、電圧パルス印加制御部１７ｄは、ダミー素子１７ａの抵抗値を所定の抵抗値以上にさせるよう電圧パルス印加部１７ｃを制御することも想定される。この場合、ダミー素子１７ａにより上位層と下位層とを遮断させることができる。
【００７４】
また、ダミー層１７にスイッチング素子としてのトランジスタを用いた場合、スイッチング素子としてのトランジスタをオン・オフ制御させることにより上記ダミー素子１７ａにおいて説明したことを実現することができる。
【００７５】
図９は、本発明の第１の実施形態におけるメモリセルアレイ１０の平面図の一例である。なお、図９においては、下位層を構成するメモリとして、図４において説明したＮＡＮＤ型フラッシュメモリを想定しているが、これ以外の種類のメモリにも可能な限り図９における説明は適用できる。また、図９においては、上位層を構成するメモリとして、抵抗変化メモリを想定している、これ以外の種類のメモリにも可能な限り図９における説明は適用できる。
【００７６】
本発明の第１の実施形態において上位層におけるワード線層１６を構成するメモリセル選択線ＭＣＬの配線ピッチｂは、下位層におけるワード線層１３を構成するワード線ＷＬの配線ピッチａのｎ倍（ｎは２以上の自然数）とすることが想定される。図９においてメモリセル選択線ＭＣＬの配線ピッチｂは、ワード線ＷＬの配線ピッチａの４倍ある。そして、そのメモリセル選択線ＭＣＬと、データ転送線ＤＬのクロスポイント毎に抵抗変化メモリセルＭＣが設けられている。
【００７７】
近年、微細化が進み、例えば４３ｎｍプロセスを用いたＮＡＮＤ型フラッシュメモリが登場している。これに対して、上記のように、メモリセル選択線ＭＣＬの配線ピッチｂをワード線ＷＬの配線ピッチａの４倍とした場合、抵抗変化メモリセルアレイは、１６０ｎｍプロセスにより製造可能である。したがって、ＮＡＮＤ型フラッシュメモリセルアレイは最新の４３ｎｍプロセスで製造して、抵抗変化メモリセルアレイは古い１６０ｎｍプロセスにより製造するということができ、古い１６０ｎｍプロセスをも利用することができる。
【００７８】
そして、ワード線ＷＬ、選択信号線（ＳＥＬＤ、ＳＥＬＳ等）及びメモリセル選択線ＭＣＬを制御するＸデコーダ２５は、図９に示すように複数のＸデコーダ２５ａにより構成されている。Ｘデコーダ２５ａは、例えば４本のワード線ＷＬ及び１本のメモリセル選択線ＭＣＬを制御できるように構成させる。
【００７９】
なお、以上の４本のワード線ＷＬに対して１本のメモリセル選択線ＭＣＬというものは一例であって、メモリセル選択線ＭＣＬの配線ピッチｂをワード線ＷＬの配線ピッチａの何倍にするかによって様々な構成が想定される。
【００８０】
ところで、図９において上位層を構成する抵抗変化メモリセルアレイは、Ｘデコーダ２５ａを含むＸデコーダ２５の手前まで拡がっているように見えるが、これに限るものではなく、Ｘデコーダ２５ａを含むＸデコーダ２５の真上付近まで、さらには、スペースが許せばそれを超えて拡がってもよい。すなわち、抵抗変化メモリセルアレイは、行方向に可能な限り拡げて形成させてもよい。このことは、列方向についても同様である。抵抗変化メモリセルアレイは、図９において図示されていないＹデコーダ及びセンス回路２７の真上付近まで、さらには、スペースが許せばそれを超えて拡がってもよい。すなわち、抵抗変化メモリセルアレイは、列方向に可能な限り拡げて形成させてもよい。また、上記のように抵抗変化メモリセルアレイを行方向、又は列方向に拡げるのではなく、上記抵抗変化メモリセルアレイとは別個の抵抗変化メモリセルアレイを、Ｘデコーダ２５ａを含むＸデコーダ２５の真上付近、又はＹデコーダ及びセンス回路２７の真上付近等の空いているスペースとして許容された領域に設けるようにしてもよい。このように抵抗変化メモリセルアレイを形成させることで、抵抗変化メモリにおける容量を大きくすることができる。さらに、抵抗変化メモリセルアレイを、Ｘデコーダ２５ａを含むＸデコーダ２５の真上付近の領域のみ、又はＹデコーダ及びセンス回路２７の真上付近の領域のみ、又はＸデコーダ２５ａを含むＸデコーダ２５の真上付近の領域及びＹデコーダ及びセンス回路２７の真上付近の領域のみに設けるようにしてもよい。なお、Ｘデコーダ２５ａを含むＸデコーダ２５の真上付近の領域、Ｙデコーダ及びセンス回路２７の真上付近の領域の一部にのみ抵抗変化メモリセルアレイを設ける構成、及び全部に抵抗変化メモリセルアレイを設ける構成のいずれも本発明に含まれる。
【００８１】
＜１−３．Ｘデコーダの構成（ＮＡＮＤ型フラッシュメモリ＋抵抗変化メモリ）＞
図１０は、図９に示したＸデコーダ２５ａの構成の一例を示す図である。なお、図１０に示すＸデコーダ２５ａは、下位層がＮＡＮＤ型フラッシュメモリセルアレイ、上位層が抵抗変化メモリセルアレイで構成された場合の構成である。図９で説明したように、Ｘデコーダ２５ａの集合が図１に示すＸデコーダ２５となる。
【００８２】
Ｘデコーダ２５ａは、アドレスデコーダ２３から出力されたアドレス信号及び、メモリ層選択部２６から出力されるメモリ層選択信号ＭＡＢに基づいて、上位層のＮＡＮＤ型フラッシュメモリセルアレイ、下位層の抵抗変化メモリセルアレイのいずれかにワード線ＷＬ、メモリセル選択線ＭＣＬを通じて処理に応じた電圧を供給すものである。以下において図１０に示すＸデコーダ２５ａの内部構成について説明する。
【００８３】
ＡＮＤゲート２５１には、例えばアドレスデコーダ２３から出力されたアドレス信号が入力される。ＡＮＤゲート２５１の入力数は、アドレス信号のビット数に応じて様々な数になる。ＡＮＤゲート２５１は、アドレス信号に対応する信号を２入力ＮＡＮＤゲート２５２の一方の入力に出力する。２入力ＮＡＮＤゲート２５２の他方の入力には、メモリ層選択部２６からメモリ層選択信号ＭＡＢが入力される。
【００８４】
２入力ＮＡＮＤゲート２５２は、ＡＮＤゲート２５１からの出力、及びメモリ層選択信号ＭＡＢに基づいてインバータ２５３を介してワード線選択信号ＷＬＳＥＬをワード線ドライバ２５４に入力する。ワード線ドライバ２５４は、ワード線選択信号ＷＬＳＥＬに基づいて対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、…に処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を供給する。具体的には、ワード線ドライバ２５４は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…毎に設けられたＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…により構成されている。ＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…のゲートは、それぞれインバータ２５３の出力に接続されている。また、ＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…のソースは、それぞれワード線ＷＬ０、ＷＬ１、ＷＬ２、…に接続されている。また、そのＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…のドレインは、それぞれ（図示しない）電圧供給回路に接続されている。（図示しない）電圧供給回路は、例えばアドレスデコーダ２３からの出力に基づいて処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を各ＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…へ供給する。
【００８５】
２入力ＡＮＤゲート２５５の一方の入力には、インバータ２５６を介してメモリ層選択部２６からメモリ層選択信号ＭＡＢが入力される。また、２入力ＡＮＤゲート２５５の他方の入力には、ＡＮＤゲート２５１からの出力が入力される。２入力ＡＮＤゲート２５５の出力信号ＭＣＬＤは、メモリセル選択線ドライバ２５７に入力される。
【００８６】
メモリセル選択線ドライバ２５７は、出力信号ＭＣＬＤに基づいてメモリセル選択線ＭＣＬに処理に応じた電圧を供給する。具体的には、メモリセル選択線ドライバ２５７は、メモリセル選択線ＭＣＬ毎に設けられたＭＯＳトランジスタＴｒ´により構成されている。ＭＯＳトランジスタＴｒ´のゲートが２入力ＡＮＤゲート２５５の出力に接続されている。また、ＭＯＳトランジスタＴｒ´のドレインは、電源Ｖｍｃｌラインに接続されている。また、ＭＯＳトランジスタＴｒ´のソースは、メモリセル選択線ＭＣＬに接続されている。
【００８７】
次に、Ｘデコーダ２５ａの動作について説明する。ＡＮＤゲート２５１に入力されるビット全てにハイレベル信号「１」が入力されない場合、そのＸデコーダ２５ａは特に何の動作も行わない。一方、ＡＮＤゲート２５１に入力される全てのビットにハイレベル信号「１」が入力された場合、そのＸデコーダ２５ａに対応するメモリセルのアドレスが入力されたものとしてＡＮＤゲート２５１からハイレベルのアドレス選択信号Ａｄｄが出力される。以下の説明において、そのＸデコーダ２５ａに対応するメモリセルが選択され、ＡＮＤゲート２５１からハイレベルのアドレス選択信号Ａｄｄが出力されているものとする。
【００８８】
なお、以下において、下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択する場合、メモリ層選択信号ＭＡＢはハイレベルとし、上位層の抵抗変化メモリセルアレイを選択する場合、メモリ層選択信号ＭＡＢはローレベルになるものとするが、これに限るものではなく、その逆であってもよい。
【００８９】
まず、メモリ層選択部２６から上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが出力された場合について説明する。ＮＡＮＤゲート２５２の一方の入力には、ＡＮＤゲート２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、ＮＡＮＤゲート２５２の他方の入力に上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが入力されると、ＮＡＮＤゲート２５２は、ハイレベルの信号をインバータ２５３に出力する。そして、そのハイレベルの信号はインバータ２５３で反転され、インバータ２５３はローレベルのワード線選択信号ＷＬＳＥＬをワード線ドライバ２５４に出力する。この場合、ワード線ドライバ２５４を構成するＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…はオフになる。
【００９０】
一方、ＡＮＤゲート２５５の一方の入力には、ＡＮＤゲート２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、メモリ層選択部２６から上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが出力されると、インバータ２５６はローレベルのメモリ層選択信号ＭＡＢを反転させてハイレベルのメモリ層選択信号ＭＡＢとして、ＡＮＤゲート２５５の他方の入力に出力する。その結果、ＡＮＤゲート２５５は、ハイレベルの出力信号ＭＣＬＤを出力する。このハイレベルの出力信号ＭＣＬＤを受けて、メモリセル選択線ドライバ２５７を構成するＭＯＳトランジスタＴｒ´はオンして、メモリセル選択線ＭＣＬに所定の電圧を供給する。
【００９１】
次に、メモリ層選択部２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力された場合について説明する。ＮＡＮＤゲート２５２の一方の入力には、ＡＮＤゲート２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、ＮＡＮＤゲート２５２の他方の入力に下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが入力されると、ＮＡＮＤゲート２５２は、ローレベルの信号をインバータ２５３に出力する。そして、そのローレベルの信号はインバータ２５３で反転され、インバータ２５３はハイレベルのワード線選択信号ＷＬＳＥＬをワード線ドライバ２５４に出力する。この場合、ワード線ドライバ２５４を構成するＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…はオンして、対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、…に処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を供給する。
【００９２】
一方、ＡＮＤゲート２５５の一方の入力には、ＡＮＤゲート２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、メモリ層選択部２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力されると、インバータ２５６はハイレベルのメモリ層選択信号ＭＡＢを反転させてローレベルのメモリ層選択信号ＭＡＢとして、ＡＮＤゲート２５５の他方の入力に出力する。その結果、ＡＮＤゲート２５５は、ローレベルの出力信号ＭＣＬＤを出力する。このローレベルの出力信号ＭＣＬＤを受けて、メモリセル選択線ドライバ２５７を構成するＭＯＳトランジスタＴｒ´はオフする。
【００９３】
なお、以上において、メモリセルアレイ１０が、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとにより構成された際のＸデコーダ２５ａについて説明したが、ワード線ドライバ２５４等の構成をメモリの種類に応じて適宜変更させることにより、上記Ｘデコーダ２５ａを他のメモリ（ＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等）におけるＸデコーダとすることができる。
【００９４】
図１１は、本発明の第１の実施形態におけるＹデコーダ及びセンス回路２７におけるセンス部の構成の一例である。センス部は、データ転送線ＤＬ毎に設けられており、センス回路２７ａと、センス回路電源２７ｅとを備える。センス回路２７ａは、例えばインバータ２７ｂ及びインバータ２７ｃをループ状に接続して構成させる。データ転送線ＤＬを通じて読み出されたデータは、ＭＯＳトランジスタ２７ｄをオンさせると、センス回路２７ａにおいてセンスされて、ラッチされる。
【００９５】
また、インバータ２７ｂ及びインバータ２７ｃは、例えば一方はＶｓｓラインに接続され、他方はセンス回路電源２７ｅに接続されている。センス回路電源２７ｅは、データ転送線ＤＬを通じてデータを読み出してセンスさせるセンス電圧をセンス回路２７ａに供給する。そして、センス回路電源は、データの読み出し元であるメモリ層を構成するメモリセルアレイの種類に応じたセンス電圧をセンス回路２７ａに供給する。すなわち、センス回路電源２７ｅは、センス回路２７ａを駆動させるために最適な電圧を供給する。例えば、下位層のＮＡＮＤ型フラッシュメモリセルアレイからデータを読み出してセンスする場合、センス回路２７ａに供給する電圧ＶＳ１は約３Ｖ程度が想定され、上位層の抵抗変化メモリセルアレイからデータを読み出してセンスする場合、センス回路２７ａに供給する電圧ＶＳ２は約３Ｖよりも低電圧が一般的である。また、下位層がＮＡＮＤ型フラッシュメモリ以外のメモリであっても、上位層が抵抗変化メモリである限り以上の電圧ＶＳ１と電圧ＶＳ２との関係は同様であり、電圧ＶＳ１＞電圧ＶＳ２である。
【００９６】
以上のようなことを実現するため、センス回路電源２７ｅはメモリ層選択信号ＭＡＢに応じてセンス回路２７ａに電圧ＶＳ１、又は電圧ＶＳ２（ＶＳ１＞ＶＳ２）をセンス回路２７ａに供給する構成になっている。そのセンス回路電源２７ｅの構成は、以下のような構成が挙げられる。ＰチャンネルＭＯＳトランジスタ２７ｆ及び２７ｇのソースをそれぞれ電源ＶＳ１、ＶＳ２に接続する。ＰチャンネルＭＯＳトランジスタ２７ｆ及び２７ｇのドレインをそれぞれセンス回路２７ａの電源ラインに接続する。また、ＰチャンネルＭＯＳトランジスタ２７ｆのゲートには、インバータ２７ｈを介してメモリ層選択信号ＭＡＢを入力させる。ＰチャンネルＭＯＳトランジスタ２７ｇのゲートには、直接メモリ層選択信号ＭＡＢを入力させる。
【００９７】
以上のようにセンス回路電源２７ｅを構成すれば、メモリ層選択部２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力されると、ＰチャンネルＭＯＳトランジスタ２７ｆがオンして、センス回路２７ａに電圧ＶＳ１が供給される。一方、メモリ層選択部２６から上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが出力されると、ＰチャンネルＭＯＳトランジスタ２７ｇがオンして、センス回路２７ａに電圧ＶＳ２が供給される。以上により、センス回路２７ａは、メモリ層選択信号ＭＡＢに応じて最適な電圧で読み出されたデータをセンスすることができる。
【００９８】
また、センス回路電源２７ｅは、図１１において１つのセンス回路のみで用いられているように示されているが、データ転送線ＤＬ毎に設けられた他の複数のセンス回路において共用させるように構成させてもよい。この共用態様は、全てのセンス回路において共用させるように構成させてもよいし、共用させるセンス回路数を決めて、センス回路電源２７ｅを複数設けるようにしてもよい。
【００９９】
＜１−５．（ＮＡＮＤ型フラッシュメモリ＋抵抗変化メモリ）の動作例＞
図１２は、本発明の第１の実施形態におけるメモリ装置１００におけるデータ書込み動作の流れを示す図である。そのうち図１２（ａ）は、本発明の第１の実施形態におけるメモリ装置１００におけるデータ書込み動作波形の一例を示す図である。図１２（ｂ）は、本発明の第１の実施形態におけるメモリ装置１００におけるデータ書込み動作におけるデータの流れの一例を示す図である。なお、図１２においては、メモリセルアレイ１０の上位層を抵抗変化メモリセルアレイにより構成し、メモリセルアレイ１０の下位層をＮＡＮＤ型フラッシュメモリセルアレイにより構成した場合を想定して以下説明する。しかしながら、メモリセルアレイ１０の下位層をＮＯＲ型フラッシュメモリセルアレイにより構成した場合にも可能な限り以下の説明を適用することができる。
【０１００】
図１２におけるデータ書込み動作は、メモリ装置１００の外部から見るとＮＡＮＤ型フラッシュメモリセルアレイにデータを書き込むという動作を行っている。しかしながら、メモリ装置１００の内部から見ると、以下のような動作を行っている。下位層のＮＡＮＤ型フラッシュメモリセルアレイに書き込むべきデータを、まず上位層の抵抗変化メモリセルアレイに書き込んで、その後に、上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイにデータを転送してＮＡＮＤ型フラッシュメモリセルアレイにそのデータを書き込むというものである。以下においてそのデータ書込み動作について説明する。
【０１０１】
時刻Ｔ１において制御部３１（コマンドデコーダ２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「ＡｄｄＭ」、「Ｄａｔａ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したようなデータ書込みに対応するコマンドである。「ＡｄｄＭ」は、上位層の抵抗変化メモリセルアレイ（転送元）から下位層のＮＡＮＤ型フラッシュメモリセルアレイにデータを転送する際の転送先のアドレスである。「Ｄａｔａ」は、書込み対象データである。「ｙｙｈ」は、確定コマンドである。
【０１０２】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。時刻Ｔ２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになると、図１２（ｂ）のステップＳ１に示すように、例えば、制御部３１の制御の下、図１に示すＩ／Ｏバッファ３０を通じて外部から供給された書込み対象データはセンス部でセンスされて、ラッチされる。そして、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ）を通じて上位層の抵抗変化メモリセルアレイに、センス部でラッチされた書込み対象データに対応するプログラムストレス（パルス電圧）が印加される。これにより、上位層の抵抗変化メモリセルアレイに書込み対象データが書き込まれる。
【０１０３】
上位層の抵抗変化メモリセルアレイに対するデータ書込みが終了すると、抵抗変化メモリセルアレイに書き込まれた書込み対象データは、アドレスコマンド「ＡｄｄＭ」に対応する下位層のＮＡＮＤ型フラッシュメモリセルアレイに転送される。なお、上記書込み対象データの転送は、以下のように行われる。センスアンプコントローラ２４等の制御の下、まず抵抗変化メモリセルアレイに書き込まれた書込み対象データがＸデコーダ２５により選択され、その選択された書込み対象データをＹデコーダ及びセンス回路２７におけるセンス部が抵抗変化メモリセルアレイから読み出し、センスしてラッチする（図１２（ｂ）におけるステップＳ２参照）。ここで、時刻Ｔ２が終了する。抵抗変化メモリセルアレイが介在する処理が終了するまでが、時刻Ｔ２である。
【０１０４】
そして、時刻Ｔ３において、センス部においてラッチされた書込み対象データは、所定のタイミングでデータ転送線ＤＬ（ビット線ＢＬ）を通じて下位層のＮＡＮＤ型フラッシュメモリセルアレイに転送され（図１２（ｂ）におけるステップＳ３参照）、その後下位層のＮＡＮＤ型フラッシュメモリセルアレイにプログラムストレスが印加される。これにより、下位層のＮＡＮＤ型フラッシュメモリセルアレイに書込み対象データが書き込まれる。
【０１０５】
なお、時刻Ｔ３以降、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。すなわち、抵抗変化メモリセルアレイに対して所定の処理を行っている間をビジー状態とし、抵抗変化メモリセルアレイに対する所定の処理終了後、抵抗変化メモリセルアレイに書き込まれた書込み対象データをＮＡＮＤ型フラッシュメモリセルアレイに転送してＮＡＮＤ型フラッシュメモリセルアレイにその書込み対象データを書き込んでいる間を少なくともレディ状態としている。ここで、抵抗変化メモリセルアレイに対する所定の処理とは、少なくともデータ書き込み部によりＮＡＮＤ型フラッシュメモリセルアレイに書き込むべき書込み対象データを抵抗変化メモリセルアレイに書き込ませて、センス部により抵抗変化メモリセルアレイ（転送元）に書き込まれた書込み対象データを読み出させてセンスさせるまでの処理が一例として想定される。
【０１０６】
以上のようにしたのは、外部から見てメモリ装置１００における下位層のＮＡＮＤ型フラッシュメモリへのデータ書込み動作は、時刻Ｔ２における上位層の抵抗変化メモリセルアレイへのデータ書込みを含む上記所定の処理により終了したように見せるためである。時刻Ｔ３以降の下位層のＮＡＮＤ型フラッシュメモリセルアレイへのデータ書込みは、内部で行われているが、外部からこの動作は見えていない。
【０１０７】
また、時刻Ｔ２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになると、制御部３１の制御の下、下位層のＮＡＮＤ型フラッシュメモリセルアレイにおける消去可能な場所のデータをデータ消去部に消去させてもよい（図１２（ｂ）におけるステップＳ４参照）。なお、このデータ消去動作の開始は、上記タイミングに限るものではなく、その他のタイミングで開始されるものであってもよい。また、データ消去動作の終了のタイミングは、図１２（ｂ）におけるステップＳ１〜Ｓ３における動作と関係付けても、無関係であってもよい。すなわち、上記データ消去動作は、図１２（ｂ）におけるステップＳ１〜Ｓ３における動作と伴に行われるものであり、開始終了のタイミングは、どのようなタイミングであっても本発明の範囲に含まれる。
【０１０８】
また、レディービジー信号Ｒ／Ｂ＃がビジー状態からからレディ状態に変わる際に、制御部３１がその旨を通知するように構成してもよい。上記その旨の通知を使って、例えば動作テストを行う際に内部状態を知ることができる。また、上記その旨の通知を使って、例えばレディービジー信号Ｒ／Ｂ＃がビジー状態になった以降は、上記その旨の通知が来るまではＩ／Ｏバッファ３１を通じた外部からのデータ取り込みを禁止するように制御することができる。なお、上記ビジー状態は、レディービジー信号Ｒ／Ｂ＃でモニターする方式の他に、アナログ規定またはクロック規定のように時間でビジー状態を規定する方式もある。アナログ規定とは、例えばあるメモリへのアクセスタイムが４５ｎｓの間はビジー状態にするということである。また、クロック規定とは、例えばレイテンシ３クロックの間はビジー状態にするということである。以上のビジー状態についての説明は可能な限り本発明の全てに適用できる。
【０１０９】
上記のようなデータ書込みは、メモリセルアレイ１０の下位層がＮＡＮＤ型フラッシュメモリセルアレイにより構成された場合に有効である。ＮＡＮＤ型フラッシュメモリは、データ書込み速度が遅い。このことを解決するため、データ書込み速度が速い抵抗変化メモリをメモリセルアレイ１０の上位層に用いて、ＮＡＮＤ型フラッシュメモリセルアレイに書き込むべきデータを一旦抵抗変化メモリセルアレイに書き込ませるようにしている。抵抗変化メモリセルアレイへのデータ書込みを含む上記所定の処理が終了すると、外部から見たらＮＡＮＤ型フラッシュメモリセルアレイへのデータ書込みが終了したようにする。これにより、ＮＡＮＤ型フラッシュメモリにおけるデータ書込み速度が遅い問題点を改善することができる。
【０１１０】
なお、上記データ書込み動作は、書込み速度を重視した構成であるため、抵抗変化メモリセルアレイに印加する電圧パルスの印加時間を短くして、抵抗変化メモリを揮発性メモリに近い応答性を持つメモリとして使用することが想定される。
【０１１１】
また、その他のデータ書込み態様として、抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして使用する態様もある。抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして使用する場合、抵抗変化メモリセルアレイに印加する電圧パルスの印加時間を長くすればよい。抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして使用する場合、全てのデータを一旦抵抗変化メモリセルアレイにデータを書き込ませる。そして、恒久的に保存の必要のあるデータのみＮＡＮＤ型フラッシュメモリに転送して書き込む。メモリ装置１００を上記のように用いれば、ＮＡＮＤ型フラッシュメモリへの書込み回数を低減させることができ、抵抗変化メモリはサイクリング耐性がＤＲＡＭと同等でかなり高いため、全体としてサイクリング耐性を向上させたメモリを実現させたと言える。
【０１１２】
以上においては、データ書込み動作について説明したが、データ読出し動作、データ消去動作においても上位層の抵抗変化メモリセルアレイを用いてデータ読出し動作、データ消去動作を効率的に行わせることができる。
【０１１３】
一般的に、抵抗変化メモリの方がＮＡＮＤ型フラッシュメモリよりも読出し速度は速い。したがって、アクセス頻度の高いデータは抵抗変化メモリセルアレイに保存しておく方が好ましい。アクセス頻度の高いデータとして、例えばＮＡＮＤ型フラッシュメモリにおけるスペアエリアのデータが挙げられる。このスペアエリアには、エラー検出訂正用のＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）、データに関するアドレス、データ更新フラグ等が保存されている。エラー検出訂正用のＥＣＣやデータ更新フラグ等はアクセス回数、書き換え回数が特に多いデータである。このようなデータを抵抗変化メモリセルアレイに保存しておけば、ＮＡＮＤ型フラッシュメモリセルアレイに余計なディスターブをかけずに済むという優れた効果が得られる。なお、アクセス頻度の高いデータを抵抗変化メモリに保存させる場合、抵抗変化メモリセルアレイに印加する電圧パルスの印加時間を長くして、抵抗変化メモリを不揮発性メモリに近いリテンション特性を持つメモリとして使用するとなお効果的である。
【０１１４】
また、ＮＡＮＤ型フラッシュメモリセルアレイに記憶されたデータについてのコピーバック動作も抵抗変化メモリセルアレイを用いて行うことができる。具体的には、本発明の第１の実施形態におけるコピーバック動作は、以下のようにして行われる。まず、ＮＡＮＤ型フラッシュメモリセルアレイに記憶されたコピーバック対象データを、図１２（ｂ）に示すセンス部に読み出させてセンスさせる。そして、データ書き込み部により、そのセンスさせたコピーバック対象データに対応するプログラムストレス（パルス電圧）を抵抗変化メモリセルアレイの所定の場所に印加させる。これにより、コピーバック対象データが抵抗変化メモリセルアレイの所定の場所に書き込まれ、ＮＡＮＤ型フラッシュメモリセルアレイから抵抗変化メモリセルアレイへコピーバック対象データがコピーされたことになる。次に、抵抗変化メモリセルアレイの所定の場所に書き込んだデータを、図１２（ｂ）に示すセンス部により読み出してセンスさせる。センス部は、所定のタイミングでセンスしたデータをＮＡＮＤ型フラッシュメモリセルアレイに転送し、プログラムストレスの印加によりＮＡＮＤ型フラッシュメモリセルアレイの書込み可能な場所にコピーバック対象データが書き込まれる。これにより、抵抗変化メモリセルアレイからＮＡＮＤ型フラッシュメモリセルアレイへコピーバック対象データが書き戻されて、コピーバック動作が終了する。なお、ＮＡＮＤ型フラッシュメモリセルアレイの書込み可能な場所（コピーバック先）を確保するため、データ消去部により、ＮＡＮＤ型フラッシュメモリセルアレイのいずれかの場所に記憶されたデータを消去させてもよい。このデータ消去部動作は、上記コピーバック動作中の一動作として行わせることが想定される。上記において抵抗変化メモリセルアレイに印加するパルス電圧の印加時間、パルス幅等を調整すれば、抵抗変化メモリセルアレイに書き込んだコピーバック対象データを不揮発化できる。このため、ＮＡＮＤ型フラッシュメモリセルアレイから抵抗変化メモリセルアレイへコピーバック対象データをコピーした後に、コピー元のＮＡＮＤ型フラッシュメモリセルアレイからコピーバック対象データを消去し、その部分（コピーバック元）をコピーバック先としてコピーバック対象データを書き戻すことによりコピーバック動作を行うことができる。これによれば、コピーバック対象データが記憶された場所以外のＮＡＮＤ型フラッシュメモリセルアレイの場所を用いずにコピーバック動作を行うことができる。したがって、コピーバック対象データが記憶された場所以外の場所に余計な処理を行わないため、全体としてＮＡＮＤ型フラッシュメモリセルアレイのサイクリング耐性を向上させることができ、より効果的なコピーバック動作を行うことができる。
【０１１５】
なお、以上下位層をＮＡＮＤ型フラッシュメモリセルアレイにより構成した場合について説明したが、下位層をＮＯＲ型フラッシュメモリセルアレイにより構成した場合も、下位層をＮＡＮＤ型フラッシュメモリセルアレイにより構成した場合と同様に説明することができる。そのような場合も本発明に含まれる。
【０１１６】
また、下位層をＤＲＡＭセルアレイにより構成した場合、下位層をＮＡＮＤ型フラッシュメモリセルアレイにより構成した場合とは抵抗変化メモリセルアレイの用い方が異なる。下位層をＤＲＡＭセルアレイにより構成した場合、抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして用いることが想定される。抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして使用する場合、抵抗変化メモリセルアレイに印加する電圧パルスの印加時間を長くすればよい。
【０１１７】
抵抗変化メモリを不揮発性メモリに近いリテンション特性を持つメモリとして用いる場合、ＤＲＡＭの方がデータ書込み、データ読出しを速く行える。したがって、データ書込みを行う場合、まずＤＲＡＭセルアレイにデータを書込む。そして、ＤＲＡＭセルアレイに書き込んだデータをセンス部で読み出してセンスする。次に、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ）を通じて上位層の抵抗変化メモリセルアレイに、センス部でセンスされた書込み対象データに対応するプログラムストレス（パルス電圧）が印加される。これにより、抵抗変化メモリセルアレイにデータが書き込まれる。
【０１１８】
この場合もフラッシュメモリの場合と同様に、ＤＲＡＭセルアレイへのデータ書込みを終了してその書き込んだデータをセンス部がセンスした後、レディービジー信号Ｒ／Ｂ＃をハイレベルにして、メモリ装置１００外部から見てレディ状態にするようにしてもよい。メモリ装置１００外部から見てレディ状態において抵抗変化メモリセルアレイへのデータ書込みが行われる。なお、上記ビジー状態は、レディービジー信号Ｒ／Ｂ＃でモニターする方式の他に、アナログ規定またはクロック規定のように時間でビジー状態を規定する方式もある。アナログ規定とは、例えばあるメモリへのアクセスタイムが４５ｎｓの間はビジー状態にするということである。また、クロック規定とは、例えばレイテンシ３クロックの間はビジー状態にするということである。以上のようなデータ書込みは、ＤＲＡＭをバッファとして用いていると見ることもできる。メモリ装置１００を以上のように構成すれば、ＤＲＡＭをメインとしながらも、電源を切ってもデータを保持できる不揮発性メモリとしての側面をも併せ持つ新たな揮発性メモリを実現することができる。
【０１１９】
なお、以上下位層をＤＲＡＭセルアレイにより構成した場合について説明したが、下位層をＳＲＡＭセルアレイにより構成した場合も、下位層をＤＲＡＭセルアレイにより構成した場合と同様に説明することができる。そのような場合も本発明に含まれる。
【０１２０】
また、メモリ装置１００は、一方の層におけるメモリセルアレイの欠点を、他方の層におけるメモリセルアレイが補えるような組み合わせを全て含む。そして、それらに対して行う各処理の制御は、以上の説明に習って行うことができ、そのようなもの全て本発明に含まれる。
【０１２１】
＜２．第２の実施形態＞
＜２−１．全体構成＞
図１３は、本発明の第２の実施形態におけるメモリ装置２００を示す図である。図１３に示すように、メモリ装置２００は、メモリセルアレイ２１０と、コマンドデコーダ２２０と、メモリコアコントローラ２２１と、アドレスラッチ及びコマンドジェネレータ２２２と、アドレスデコーダ２２３と、センスアンプコントローラ２２４と、Ｘデコーダ２２５と、メモリ層選択部２２６と、Ｙデコーダ及びセンス回路２２７と、ＳＲＡＭ２２８と、ラッチ２２９と、Ｉ／Ｏバッファ２３０とを備える。また、コマンドデコーダ２２０と、メモリコアコントローラ２２１と、アドレスラッチ及びコマンドジェネレータ２２２と、アドレスデコーダ２２３と、センスアンプコントローラ２２４と、メモリ層選択部２２６とで制御部２３１を構成し、制御部２３１は、Ｘデコーダ２２５、Ｙデコーダ及びセンス回路２２７を制御して、メモリセルアレイ２１０からデータを読み出したり（センス手段）、メモリセルアレイ２１０にデータを書き込んだり（データ書き込み手段）、メモリセルアレイ２１０からデータを消去したり（データ消去手段）することができる。
【０１２２】
なお、メモリ装置２００におけるコマンドデコーダ２２０と、メモリコアコントローラ２２１と、アドレスラッチ及びコマンドジェネレータ２２２と、アドレスデコーダ２２３と、センスアンプコントローラ２２４と、Ｘデコーダ２２５と、メモリ層選択部２２６と、Ｙデコーダ及びセンス回路２２７と、ＳＲＡＭ２２８と、ラッチ２２９と、Ｉ／Ｏバッファ２３０と、制御部２３１とは、メモリ装置１００におけるコマンドデコーダ２０と、メモリコアコントローラ２１と、アドレスラッチ及びコマンドジェネレータ２２と、アドレスデコーダ２３と、センスアンプコントローラ２４と、Ｘデコーダ２５と、メモリ層選択部２６と、Ｙデコーダ及びセンス回路２７と、ＳＲＡＭ２８と、ラッチ２９と、Ｉ／Ｏバッファ３０と、制御部３１と基本的に同様のものであり、これらについては図１において既に説明済みであるため、その説明を省略する。なお、本発明の実施の形態における第２の実施形態においてメモリセルアレイ２１０は、ＮＡＮＤ型フラッシュメモリと抵抗変化メモリを組み合わせたものを想定している。
【０１２３】
＜２−２．メモリセルアレイの構成＞
図１４は、本発明の第２の実施形態におけるメモリセルアレイ２１０の下位層を構成するＮＡＮＤ型フラッシュメモリセルアレイ２１１の構成の概要を示す図である。ＮＡＮＤ型フラッシュメモリセルアレイ２１１は、図２に示すＮＡＮＤ型フラッシュメモリにより構成されたメモリプレーンをビット線ＢＬ方向に沿って複数のデータエリア（データエリアＡ１〜Ａ４）に分離した態様をしている。そして、隣り合うデータエリア間には、スロット部（スロット部Ｂ１〜Ｂ４）が配置されている。なお、図１４においてＮＡＮＤ型フラッシュメモリセルアレイ２１１は、４つのデータエリアに分離しているが、これに限るものではなく、２つ以上に分離していればよい。データエリア及びスロット部の中身の一態様について図１５を用いて説明する。
【０１２４】
図１５は、本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイ２１１における隣り合うデータエリア及びスロット部を示す図である。図１５に示すＮＡＮＤ型フラッシュメモリセルアレイ２１１は、図４に示すＮＡＮＤ型フラッシュメモリセルアレイにおける１つのビット線ＢＬの間に、ＭＯＳトランジスタ２１２及び２１３を配置し、１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離できるような態様をしている。そして、このビット線部分ＢＬａ及びそれに対応するＮＡＮＤストリングＳＴＲを構成する領域が、図１４におけるデータエリアである。すなわち、ＮＡＮＤ型フラッシュメモリセルアレイ２１１は、ＭＯＳトランジスタ２１２及びＭＯＳトランジスタ２１３により、データエリアＡｎとデータエリアＡ（ｎ＋１）とに分離されている。以上のように構成すると、１つのビット線ＢＬを、ビット線部分ＢＬａとビット線部分ＢＬｂとに分離するため、ビット線容量が減少し、プリチャージ電力を削減できる。
【０１２５】
さらに、ＭＯＳトランジスタ２１２とＭＯＳトランジスタ２１３との間に、ＭＯＳトランジスタ２１４を介して、センス部２１５を配置している。センス部２１５は、対応するデータエリアにおけるデータを読み出してセンスし、ラッチする。センス部２１５が対応するデータエリアは、例えば図１５で言えばデータエリアＡｎである。データエリアＡ（ｎ＋１）に対応するセンス部２１５は図示していないが、上記に習ってビット線ＢＬｂの下流に設けられる。以上の、ＭＯＳトランジスタ２１２及び２１３、ＭＯＳトランジスタ２１４並びにセンス部２１５が配置された領域が、図１４におけるスロット部である。なお、センス部２１５は、図１１に示すセンス回路及びセンス電源により構成させることが一例として想定されるが、これに限るものではなく、その他の構成であってもよい。センス部２１５を図１１に示す態様で構成させた場合、図１１における説明はセンス部２１５にも可能な限り適用することができる。
【０１２６】
なお、ＭＯＳトランジスタ２１２及び２１３は、データエリア間でビット線を接続させた状態にするかどうかを選択することにより、データエリア間の接続・切断を行うトランジスタであり、以下において適宜スルーセレクトトランジスタＴＳＬと称する（ＭＯＳトランジスタ２１２がスルーセレクトトランジスタＴＳＬ＿ｕ、ＭＯＳトランジスタ２１３がスルーセレクトトランジスタＴＳＬ＿ｌに相当する）。ＭＯＳトランジスタ２１４は、センス部２１５をビット線ＢＬに接続させるかどうかを選択するトランジスタであり、以下において適宜センスセレクトトランジスタＳＬＳＥＬと称する。なお、以上のＭＯＳトランジスタ２１２及び２１３を構成する層は、エリア接続切断層として、図３に示すいずれかの層の間に適宜設けられる。
【０１２７】
このように、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌとなるＭＯＳトランジスタ２１２及びＭＯＳトランジスタ２１３によりデータエリアが上下に分離されてデータエリアＡｎ及びＡ（ｎ＋１）が形成される。上記説明に習って図４に示すＮＡＮＤ型フラッシュメモリを２つ以上の任意の数のデータエリアに分割したＮＡＮＤ型フラッシュメモリ２１１も本発明に含まれる。さらに、必要に応じて上記スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ２１２及びＭＯＳトランジスタ２１３）のいずれか一方を取り払ってもよい。また、スルーセレクトトランジスタＴＳＬ＿ｕ及びＴＳＬ＿ｌ（ＭＯＳトランジスタ２１２及びＭＯＳトランジスタ２１３）の間にさらに、センスセレクトトランジスタＳＬＳＥＬ及びセンス部２１５と同様のものを追加して、センスセレクトトランジスタＳＬＳＥＬ及びセンス部２１５を複数設けるようにしてもよい。
【０１２８】
なお、以上は、ＮＡＮＤ型フラッシュメモリセルアレイ２１１における隣り合うデータエリア及びスロット部について説明したが、その他のメモリ、例えばＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、抵抗変化フラッシュメモリ等においても上記隣り合うデータエリア及びスロット部について適用することができる。ＮＡＮＤ型フラッシュメモリセルアレイ２１１における隣り合うデータエリア及びスロット部についての説明に習ってその他のメモリ、例えばＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、抵抗変化フラッシュメモリ等における隣り合うデータエリア及びスロット部についても説明することができる。
【０１２９】
図１６は、図１４におけるデータエリアの態様の一例を示す図である。図１６に示すデータエリア２５０の構成は、図１５に示すデータエリアの構成とは相違している。データエリア２５０は、図１６に示すように、ビット線ＢＬ方向に延設されたメインデータ線ＭＤＬを設けて、そのメインデータ線から、ＭＯＳトランジスタ２５１及び２５２を介してビット線ＢＬ０及びＢＬ１が分岐した態様になっている。そして、このビット線ＢＬ０及びＢＬ１それぞれに複数のＮＡＮＤストリングＳＴＲが接続されている。なお、図１６示すＮＡＮＤストリングＳＴＲは、図１５に示すＮＡＮＤストリングＳＴＲと同様の構成をしている。
【０１３０】
このような構成は、上位層をメインデータ線ＭＤＬ、下位層をビット線ＢＬとして図１５に示すビット線ＢＬを階層化した構成である。下位層のビット線ＢＬは、メインデータ線ＭＤＬを通じて電荷のチャージやデータ転送を受け付ける。また、ＮＡＮＤストリングＳＴＲからの読出しデータは、下位層のビット線ＢＬからメインデータ線ＭＤＬを通じて外部に出力される。以上のことは、適宜、ＭＯＳトランジスタ２５１及び２５２をオンさせて、上位層のメインデータ線ＭＤＬと下位層のビット線ＢＬとは接続させることにより行われる。すなわち、ＭＯＳトランジスタ２５１及び２５２をオン・オフ制御して、上位層のメインデータ線ＭＤＬと下位層のビット線ＢＬとを接続させることにより、ＮＡＮＤストリングＳＴＲに各処理（データ読出し、データ書込み等）を行うことができる。なお、メインデータ線ＭＤＬ、ビット線ＢＬは、図３における層構造におけるデータ転送線層１４の内部でさらにメインデータ線ＭＤＬにより構成される層、ビット線ＢＬにより構成される層に分離される。
【０１３１】
図１６において、メインデータ線ＭＤＬの上流側から下流側に、ＭＯＳトランジスタ２５１を介して、ビット線ＢＬ０が分岐されている。また、メインデータ線ＭＤＬの下流側から上流側に、ＭＯＳトランジスタ２５２を介して、ビット線ＢＬ１が分岐されている。本発明において以上のメインデータ線ＭＤＬの上流側から下流側に分岐した態様、メインデータ線ＭＤＬの下流側から上流側に分岐した態様を様々に２つ以上組み合わせたデータエリアを構成させることができる。また、本発明において以上のメインデータ線ＭＤＬの上流側から下流側に分岐した態様のみ、メインデータ線ＭＤＬの下流側から上流側に分岐した態様のみを複数設けてデータエリアを構成させることができる。
【０１３２】
以上のようなメインデータ線ＭＤＬが図１５に示すデータエリアにおけるビット線ＢＬと同様に行方向に多数配置されてデータエリアが形成される。また、スロット部における各部はメインデータ線ＭＤＬに接続され、スロット部との関係ではメインデータ線ＭＤＬは、図１５に示したビット線ＢＬと同様の役割を果たす。
【０１３３】
図１７は、本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイにより構成されたメモリセルアレイ２１０の平面模式図である。ＮＡＮＤ型フラッシュメモリセルアレイを図１５、又は図１６に示す態様で構成した場合、上位層を構成する抵抗変化メモリセルアレイもデータエリアに対応させて抵抗変化メモリエリアに分離する。すなわち、データエリアＡ１に対応して抵抗変化メモリエリアＣ１、データエリアＡ２に対応して抵抗変化メモリエリアＣ２、データエリアＡ３に対応して抵抗変化メモリエリアＣ３、データエリアＡ４に対応して抵抗変化メモリエリアＣ４が設けられる。
【０１３４】
なお、データエリアＡ１、スロット部Ｂ１、抵抗変化メモリエリアＣ１を合わせてエリア１、データエリアＡ２、スロット部Ｂ２、抵抗変化メモリエリアＣ２を合わせてエリア２、データエリアＡ３、スロット部Ｂ３、抵抗変化メモリエリアＣ３を合わせてエリア３、データエリアＡ４、スロット部Ｂ４、抵抗変化メモリエリアＣ４を合わせてエリア４と呼ぶこととする。このエリア１とエリア２、エリア２とエリア３、エリア３とエリア４は、メインデータ線ＭＤＬ、又はビット線ＢＬにより接続されている。そして、各エリアに対応するスロット部におけるスルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）は、メインデータ線ＭＤＬ、又はビット線ＢＬを接続・切断する。したがって、エリア１とエリア２、エリア２とエリア３、エリア３とエリア４とは、それぞれ対応するスロット部におけるスルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）により接続・切断される。また、データエリアの分割部分であるスロット部Ｂ１〜Ｂ４の真上付近の領域の全部又は一部に、抵抗変化メモリエリアＣ１〜Ｃ４とは別個の抵抗変化メモリセルアレイＤ１〜Ｄ４を設けてもよい。また、抵抗変化メモリセルアレイＤ１〜Ｄ４は、抵抗変化メモリエリアＣ１〜Ｃ４とは別個ではなく、それぞれ抵抗変化メモリエリアＣ１〜Ｃ４をスロット部Ｂ１〜Ｂ４を含む所定の領域まで拡げたものとして形成させてもよい。さらに、Ｘデコーダ２２５の真上付近の領域の全部又は一部に、抵抗変化メモリエリアＣ１〜Ｃ４とは別個の抵抗変化メモリセルアレイＥ１〜Ｅ４を設けてもよい。また、抵抗変化メモリセルアレイＥ１〜Ｅ４は、抵抗変化メモリエリアＣ１〜Ｃ４とは別個ではなく、それぞれ抵抗変化メモリエリアＣ１〜Ｃ４をＸデコーダ２２５の真上付近を含む所定の領域まで拡げたものとして形成させてもよい。また、抵抗変化メモリエリアＣ１〜Ｃ４をなくして、抵抗変化メモリセルアレイＤ１〜Ｄ４のみ、または、抵抗変化メモリセルアレイＥ１〜Ｅ４のみ、または、抵抗変化メモリセルアレイＤ１〜Ｄ４及び抵抗変化メモリセルアレイＥ１〜Ｅ４のみで抵抗変化メモリセルアレイを構成させるようにしてもよい。
【０１３５】
本発明において、下位層を構成するＮＡＮＤ型フラッシュメモリセルアレイと、上位層を構成する抵抗変化メモリセルアレイとは、データ転送線ＤＬを共用している。このデータ転送線ＤＬは、図１５に示す態様のＮＡＮＤ型フラッシュメモリ２１１においては、ビット線ＢＬに相当する。また、このデータ転送線ＤＬは、図１６に示す態様のＮＡＮＤ型フラッシュメモリセルアレイ２５０においては、メインデータ線ＭＤＬに相当する。
【０１３６】
以上のようにメモリセルアレイ２１０を構成すれば、スロット部Ｂ１〜Ｂ４におけるスルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）を適宜切断することにより、各エリア互いに独立して様々な処理を行うことができる。例えば、エリア１においてデータエリアＡ１から抵抗変化メモリエリアＣ１へデータを転送し、エリア２においてデータエリアＡ２から抵抗変化メモリエリアＣ２へデータを転送し、エリア３においてデータエリアＡ３から抵抗変化メモリエリアＣ３へデータを転送することを同時に行う場合、各データエリア間を分断する。各データエリア間を分断するには、スロット部Ｂ１〜Ｂ３におけるスルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）をオフすることにより可能になる。すなわち、スルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）は、データ転送経路を形成させる役割を果たしている。なお、スルーセレクトトランジスタＴＳＬ＿ｌ（ＭＯＳトランジスタ２１３）の制御は、例えばメモリコアコントローラ２２１中に含まれる（図示しない）接続切断制御部に行わせる。
【０１３７】
図１８は、本発明の第２の実施形態におけるメモリセルアレイ２１０の一部領域の平面図である。図１８中、Ｘデコーダ２２５から行方向に延設された細線は、ＮＡＮＤ型フラッシュメモリセルアレイに対応するワード線ＷＬを表し、太線は抵抗変化メモリセルアレイに対応するメモリセル選択線ＭＣＬを表す。また、図１８中列方向に延設された細線は、データ転送線ＤＬ（ビット線ＢＬ、またはメインデータ線ＭＤＬ）を表し、太線はＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとで共用された共用データ転送線ＣＤＬを表す。
【０１３８】
まず、ワード線ＷＬ及びメモリセル選択線ＭＣＬに注目する。図１８に示す行単位を見ると４本のワード線ＷＬに対して１本のメモリセル選択線ＭＣＬが含まれる。このような割合で他のワード線ＷＬ、メモリセル選択線ＭＣＬは配置されている。すなわち、メモリセル選択線ＭＣＬの配線ピッチｂをワード線ＷＬの配線ピッチａの４倍としている。
【０１３９】
次に、データ転送線に注目する。図１８に示す列単位を見ると、４本のデータ転送線のうち１本のデータ転送線ＤＬを共用データ転送線ＣＤＬとして、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとで共用している。メモリセル選択線ＭＣＬと共用データ転送線ＣＤＬとのクロスポイントに抵抗変化メモリセルが設けられている。すなわち、抵抗変化メモリセルを配置する行方向間隔を、ＮＡＮＤ型フラッシュメモリセルを配置する行方向間隔の４倍としている。
【０１４０】
したがって、データ量の割合に換算すると、１本のワード線ＷＬに４本のメモリセル選択線ＭＣＬが割り当てられる。データ転送線ＤＬにおいても上記と同様に割り当てられる。この関係を用いて、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとにおけるアドレス関係が決定される。
【０１４１】
図１９は、本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリセルアレイのアドレスＡｄｄＭと抵抗変化メモリセルアレイのアドレスの関係を示す図である。ＮＡＮＤ型フラッシュメモリセルアレイにおけるメモリセルのアドレスＡｄｄＭは、図１９に示すように、抵抗変化メモリセルアレイにおけるメモリセルのアドレスＲＣＭ．Ａｄｄと、相関アドレスＡｄｄＮから構成される。
【０１４２】
相関アドレスＡｄｄＮは、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとの間の相関関係に基づいたアドレス情報である。ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとの間の相関関係として、例えばＮＡＮＤ型フラッシュメモリセルアレイの容量と抵抗変化メモリセルアレイの容量との比である容量比に基づいた関係が一例として想定される。図１８を一例として説明すると、図１８で説明したように１本のワード線ＷＬに４本のメモリセル選択線ＭＣＬが割り当てられる（図１９のＤＥＣに対応）。また、データ転送線においても上記と同様に割り当てられる（図１９のＳＡに対応）。この場合、ＮＡＮＤ型フラッシュメモリセルアレイの容量と抵抗変化メモリセルアレイの容量との間の容量比は、約１６：１になる。
【０１４３】
図２０に示すように、ＮＡＮＤ型フラッシュメモリセルアレイを１６個の領域（サブデータエリア）に分けてその位置を相関アドレスＡｄｄＮ（図１９のＤＥＣ、ＳＡ）により表す方法が考えられる。ＮＡＮＤ型フラッシュメモリセルアレイのアドレスＡｄｄＭが例えば、１１ビットで構成されているとする。このうち、図１９においては、１１ビットのうち７ビットが抵抗変化メモリセルアレイのアドレスＲＣＭ．Ａｄｄとして割り当てられている。残り４ビットは上記相関アドレスＡｄｄＮとして割り当てられている。上記のように、ＮＡＮＤ型フラッシュメモリセルアレイを１６個の領域に分けた場合、その領域それぞれの位置は４ビットで特定できる。図１９においてＤＥＣは７〜８の２ビットを割り当てられている。この場合、ＤＥＣは、例えば図２０に示すサブデータエリアとして４つに分割されているエリアにおけるサブデータエリアを２ビットで特定する。また、図１９においてＳＡは９〜１０の２ビットを割り当てられている。この場合、ＳＡは、例えば図２０に示す４つのうちいずれかのエリアを２ビットで特定する。
【０１４４】
また、上記とは違って、抵抗変化メモリセルアレイを構成するメモリセルと、ＮＡＮＤ型フラッシュメモリセルアレイを構成するメモリセルとに所定の容量比を持たせて、それらを一単位として扱うことも考えられる。一単位中に含ませる抵抗変化メモリセルアレイを構成するメモリセルを一つとすれば、この一単位全体のアドレスを抵抗変化メモリセルアレイのメモリセルのアドレスと看做すことができる。そして、この一単位中のＮＡＮＤ型フラッシュメモリセルアレイを構成するメモリセルの位置を容量比に基づいて特定し、それを相関アドレスＡｄｄＮ（図１９のＤＥＣ、ＳＡ）として表す。このようにすれば、ＮＡＮＤ型フラッシュメモリセルアレイにおけるメモリセルのアドレスを、図１９に示すように、抵抗変化メモリセルアレイにおけるメモリセルのアドレスＲＣＭ．Ａｄｄと、相関アドレスＡｄｄＮとにより表すことができる。
【０１４５】
上記一単位として、マトリクス状に配置された複数のＮＡＮＤ型フラッシュメモリセルアレイのメモリセルと、その複数のＮＡＮＤ型フラッシュメモリセルアレイのメモリセルにより形成されたマトリクス領域の真上付近に位置する抵抗変化メモリセルアレイの１つのメモリセルとに所定の容量比を持たせて形成させたものが一例として想定される。例えば、ＮＡＮＤ型フラッシュメモリセルアレイの容量と抵抗変化メモリセルアレイの容量との間の容量比が約１６：１の場合、複数のＮＡＮＤ型フラッシュメモリセルアレイのメモリセルと、抵抗変化メモリセルアレイの１つのメモリセルとが容量比が約１６：１になるように一単位は形成される。このような一単位の具体的態様として、図１８における４本のワード線ＷＬに対して１本のメモリセル選択線ＭＣＬが含まれる行単位、４本のデータ転送線のうち１本のデータ転送線ＤＬを共用データ転送線ＣＤＬとした列単位とで表される領域に含まれる抵抗変化メモリセルアレイを構成するメモリセルと、ＮＡＮＤ型フラッシュメモリセルアレイを構成するメモリセルとが一例として想定される。このような一単位の場合、ＮＡＮＤ型フラッシュメモリセルアレイを構成する１６個のメモリセルに対して、抵抗変化メモリセルアレイを構成する１つのメモリセルが含まれ、容量比が約１６：１になる。
【０１４６】
図１８のような一単位の場合、図１９におけるＤＥＣの２ビットにより、図１８に示す行単位としての４本のワード線ＷＬのうちどの１本をメモリセル選択線ＭＣＬに対応するワード線ＷＬかを特定する。すなわち、ＤＥＣは、一単位を構成するマトリクス領域の行方向の位置を表す行方向アドレスとなる。また、図１９におけるＳＡの２ビットにより、図１８に示す列単位としての４本のデータ転送線ＤＬのうちどの１本を共用データ転送線ＣＤＬとするのかを特定する。すなわち、ＳＡは、一単位を構成するマトリクス領域の列方向の位置を表す列方向アドレスとなる。以上のようにして、ワード線ＷＬ及びデータ転送線ＤＬが特定されれば、一単位中におけるＮＡＮＤ型フラッシュメモリセルアレイを構成するメモリセルが特定される。
【０１４７】
なお、以上の相関アドレスＡｄｄＮの割り当て方は、ＮＡＮＤ型フラッシュメモリセルアレイの容量と抵抗変化メモリセルアレイの容量との間の容量比を約１６：１にした場合における一例である。したがって、上記のようなＤＥＣ、ＳＡにそれぞれ２ビットずつのアドレス情報の割り当てる以外にも、ＤＥＣ、ＳＡのそれぞれに１ビット、３ビットのアドレス情報を割り当てるアドレス情報の割り当て方も本発明に含まれる。
【０１４８】
さらに、上記容量比が別の比の場合でも上記説明したものと同様の考えを適用して相関アドレスＡｄｄＮを構成させることができる。容量比によっては、相関アドレスＡｄｄＮは、４ビット以外のアドレス情報割り当てが考えられるが、そのようなものも本発明は含む。そのような場合でも、容量比に基づいて分割したデータエリアのいずれかの領域を特定するアドレス情報であるＤＥＣと、データ転送線方向に沿って分割されたいずれかのデータエリアを特定するアドレス情報であるＳＡとにより相関アドレスＡｄｄＮを構成させることができる。また、上記行単位における比に基づいて特定されるＤＥＣと、上記列単位における比に基づいて特定されるＳＡとにより相関アドレスＡｄｄＮを構成させることができる。
【０１４９】
図２０は、図１８に示す関係により構成されたメモリセルアレイ２１０の平面模式図である。図１８で説明したように、データ量の割合に換算すると、１本のワード線ＷＬに４本のメモリセル選択線ＭＣｌが割り当てられる。また、データ転送線においても上記と同様に割り当てられる。したがって、図１８に示す関係により構成されたメモリセルアレイ２１０においてＮＡＮＤ型フラッシュメモリセルアレイ：抵抗変化メモリセルアレイは、データ量の割合に換算すると、１６：１の関係にある。
【０１５０】
そして、図１７に示すように、メモリセルアレイ２１０を４つのデータエリア及びスロット部と、４つの抵抗変化メモリエリアとに分離させると、図２０に示すような領域に分けることができる。ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとのデータ量の割合を考慮すると、各データエリアは、さらに４つのデータエリアに分けることができる。なお、各データエリアをさらに４つのデータエリアに分けたものをそれぞれサブデータエリアと呼ぶこととする。
【０１５１】
図２０においてデータエリア１は、サブデータエリア１ａ、サブデータエリア１ｂ、サブデータエリア１ｃ、サブデータエリア１ｄに分けられている。図２０においてデータエリア２は、サブデータエリア２ａ、サブデータエリア２ｂ、サブデータエリア２ｃ、サブデータエリア２ｄに分けられている。図２０においてデータエリア３は、サブデータエリア３ａ、サブデータエリア３ｂ、サブデータエリア３ｃ、サブデータエリア３ｄに分けられている。図２０においてデータエリア４は、サブデータエリア４ａ、サブデータエリア４ｂ、サブデータエリア４ｃ、サブデータエリア４ｄに分けられている。これらサブデータエリアは、合計１６個ある。ＮＡＮＤ型フラッシュメモリセルアレイの容量を約４Ｇｂとすると、各サブデータエリアは約２５６Ｍｂ相当に容量となる。この場合、抵抗変化メモリセルアレイの容量は約４Ｇｂの１／１６の約２５６Ｍｂとなる。すなわち、抵抗変化メモリエリアＣ１〜Ｃ４の合計の容量が約２５６Ｍｂとなる。
【０１５２】
以上のように、図１８に示す関係により構成されたメモリセルアレイ２１０は、各サブデータエリアの容量と抵抗変化メモリセルアレイの容量とが等しい。このため、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとの間におけるデータの転送は、サブデータエリア単位で行える。図２０の場合、サブデータエリアは１６個あるため、サブデータエリアの指定は４ビットで指定できる（図１９におけるＤＥＣ、ＳＡの説明参照）。
【０１５３】
例えば、抵抗変化メモリエリアＣ１〜Ｃ４のデータをＮＡＮＤ型フラッシュメモリセルアレイへ転送する場合、図１８に示すように、例えばサブデータエリア１ａを指定するだけで行える。また、逆にサブデータエリア４ａのデータのみを抵抗変化メモリエリアＣ１〜Ｃ４へ転送することも行うことができる。なお、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとの間におけるデータの転送は、スロット部Ｂ１〜Ｂ４に含まれるセンス部を経由して行う。この場合、スロット部Ｂ１〜Ｂ４のいずれのセンス部を経由して行うかは、制御部２３１の制御により決定される。
【０１５４】
＜２−３．第２の実施形態の動作例＞
図２１は、本発明の第２の実施形態におけるメモリ装置２００におけるデータ書込み動作の一例を示す図である。そのうち図２１（ａ）は、メモリ装置２００におけるデータ書込み動作波形の一例を示す図である。図２１（ｂ）は、メモリ装置２００におけるデータ書込み動作におけるデータの流れの一例を示す図である。なお、図２１以降のメモリ装置２００における動作においては、メモリセルアレイ２１０の上位層を抵抗変化メモリセルアレイにより構成し、メモリセルアレイ２１０の下位層をＮＡＮＤ型フラッシュメモリセルアレイにより構成した場合を想定して以下説明する。しかしながら、メモリセルアレイ２１０の下位層をＮＯＲ型フラッシュメモリセルアレイにより構成した場合にも可能な限り以下の説明を適用することができる。このことは、以降において説明する全てのメモリ装置２００における動作においても同様である。
【０１５５】
図２１におけるデータ書込み動作は、メモリ装置２００の外部から見るとＮＡＮＤ型フラッシュメモリセルアレイにデータを書き込むという動作を行っている。しかしながら、メモリ装置２００の内部から見ると、以下のような動作を行っている。図２１におけるデータ書込み動作は、下位層のＮＡＮＤ型フラッシュメモリセルアレイに書き込むべき書込み対象データを、まず上位層の抵抗変化メモリセルアレイに書き込んで、その後に、上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイに書込み対象データを転送してＮＡＮＤ型フラッシュメモリセルアレイにその書込み対象データを書き込むというものである。なお、図２１においては、例えば図２０におけるサブデータエリア１ａに書き込むべき書込み対象データを、まず抵抗変化メモリエリアＣ１〜Ｃ４へ書き込み、次にその書き込んだ書込み対象データをサブデータエリア１ａへ転送してサブデータエリア１ａにその書込み対象データを書き込むというような場合を想定しており、そのことを図２１（ｂ）において表している。以下においてそのデータ書込み動作について説明する。
【０１５６】
時刻Ｔ１１において制御部２３１（コマンドデコーダ２２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「ＡｄｄＭ」、「Ｄａｔａ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したようなデータ書込みに対応するコマンドである。「ＡｄｄＭ」は、上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイに書込み対象データを転送する際の転送先のアドレス（例えば、サブデータエリア１ａに対応するアドレス）である。「Ｄａｔａ」は、書込み対象データである。「ｙｙｈ」は、確定コマンドである。
【０１５７】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ１２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。時刻Ｔ１２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになると、例えば、制御部２３１の制御の下、Ｉ／Ｏバッファ２３０を通じて入力された書込み対象データは、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて上位層の抵抗変化メモリエリアＣ１〜Ｃ４に対応するスロット部Ｂ１〜Ｂ４のセンス部に転送され、各センス部においてセンスされてラッチされる。そして、図２１（ｂ）のステップＳ１〜Ｓ４に示すように、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて上位層の抵抗変化メモリエリアＣ１〜Ｃ４に、センス部でラッチされた書込み対象データに対応するプログラムストレス（パルス電圧）が印加される。これにより、上位層の抵抗変化メモリエリアＣ１〜Ｃ４に書込み対象データが書き込まれる。
【０１５８】
上位層の抵抗変化メモリエリアＣ１〜Ｃ４に対するデータ書込みが終了すると、時刻Ｔ１３において上位層の抵抗変化メモリエリアＣ１〜Ｃ４に書き込まれた書込み対象データは、「ＡｄｄＭ」コマンドに対応する下位層のＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア１ａ。以下同じ。）に転送される。なお、上記書込み対象データの転送は、以下のように行われる。センスアンプコントローラ２２４等の制御の下、まず抵抗変化メモリエリアＣ１〜Ｃ４に書き込まれた書込み対象データがＸデコーダ２２５により選択され、その選択された書込み対象データを、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて対応するスロット部Ｂ１〜Ｂ４におけるセンス部が抵抗変化メモリエリアＣ１〜Ｃ４から読み出し、それらのデータをセンスしてラッチする（図２１（ｂ）におけるステップＳ５〜Ｓ８参照）。ここで、時刻Ｔ１２が終了する。抵抗変化メモリセルアレイが介在する処理が終了するまでが、時刻Ｔ１２である。
【０１５９】
そして、時刻Ｔ１３において、センス部においてラッチされた書込み対象データは、所定のタイミングでデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて下位層のサブデータエリア１ａに転送され（図２１（ｂ）におけるステップＳ９〜Ｓ１２参照）、その後そのサブデータエリア１ａにプログラムストレスが印加される。これにより、下位層のサブデータエリア１ａに書込み対象データが書き込まれる。
【０１６０】
なお、時刻Ｔ１３以降、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。すなわち、抵抗変化メモリセルアレイに対して所定の処理を行っている間をビジー状態とし、抵抗変化メモリセルアレイに対する所定の処理終了後、抵抗変化メモリセルアレイに書き込まれた書込み対象データをＮＡＮＤ型フラッシュメモリセルアレイに転送してＮＡＮＤ型フラッシュメモリセルアレイにその書込み対象データを書き込んでいる間を少なくともレディ状態としている。ここで、抵抗変化メモリセルアレイに対する所定の処理とは、少なくともデータ書き込み部によりＮＡＮＤ型フラッシュメモリセルアレイに書き込むべき書込み対象データを抵抗変化メモリセルアレイに書き込ませて、センス部により抵抗変化メモリセルアレイ（転送元）に書き込まれた書込み対象データを読み出させてセンスさせるまでの処理が一例として想定される。
【０１６１】
以上のようにしたのは、外部から見てメモリ装置２００における下位層のＮＡＮＤ型フラッシュメモリへのデータ書込み動作は、時刻Ｔ１２における上位層の抵抗変化メモリセルアレイへのデータ書込みを含む上記所定の処理により終了したように見せるためである。時刻Ｔ１３以降の下位層のＮＡＮＤ型フラッシュメモリセルアレイへのデータ書込みは、内部で行われているが、外部からこの動作は見えていない。
【０１６２】
また、レディービジー信号Ｒ／Ｂ＃がビジー状態からからレディ状態に変わる際に、制御部２３１がその旨を通知するように構成してもよい。上記その旨の通知を使って、例えば動作テストを行う際に内部状態を知ることができる。また、上記その旨の通知を使って、例えばレディービジー信号Ｒ／Ｂ＃がビジー状態になった以降は、上記その旨の通知が来るまではＩ／Ｏバッファ２３１を通じた外部からのデータ取り込みを禁止するように制御することができる。
【０１６３】
なお、上記ビジー状態は、レディービジー信号Ｒ／Ｂ＃でモニターする方式の他に、アナログ規定またはクロック規定のように時間でビジー状態を規定する方式もある。アナログ規定とは、例えばあるメモリへのアクセスタイムが４５ｎｓの間はビジー状態にするということである。また、クロック規定とは、例えばレイテンシ３クロックの間はビジー状態にするということである。以上のビジー状態についての説明は可能な限り本発明の全てに適用できる。
【０１６４】
上記のようなデータ書込みは、下位層のＮＡＮＤ型フラッシュメモリセルアレイの場合に有効である。ＮＡＮＤ型フラッシュメモリセルアレイは、データ書込み速度が比較的遅い。このことを解決するため、データ書込み速度が速い抵抗変化メモリセルアレイを上位層に用いて、ＮＡＮＤ型フラッシュメモリセルアレイに書き込むべきデータを一旦抵抗変化メモリセルアレイに書き込ませるようにしている。抵抗変化メモリセルアレイへのデータ書込みを含む上記所定の処理が終了すると、外部から見たらＮＡＮＤ型フラッシュメモリセルアレイへのデータ書込みが終了したように見える。これにより、ＮＡＮＤ型フラッシュメモリにおけるデータ書込み速度が遅いことを改善することができる。
【０１６５】
なお、上記データ書込み動作は、書込み速度を重視した構成であるため、抵抗変化メモリセルアレイに印加するパルス電圧の印加時間を短くして、抵抗変化メモリセルアレイを揮発性メモリに近い応答性をもつメモリとして使用することが想定される。
【０１６６】
また、本発明の第１の実施形態におけるメモリ装置１００において説明した事項、例えば、抵抗変化メモリセルアレイを不揮発性メモリに近いリテンション特性を持つメモリとして使用する態様、コピーバック動作、下位層をＤＲＡＭ、ＳＲＡＭ等の揮発性メモリで構成させた場合等の説明は、本発明の第２の実施形態におけるメモリ装置２００において可能な限り適用することができ、そのようなものも本発明に含まれる。
【０１６７】
図２２は、本発明の第２の実施形態におけるメモリ装置２００におけるデータ書込み動作及びデータ消去動作の一例を示す図である。そのうち図２２（ａ）は、メモリ装置２００におけるデータ書込み動作波形及びデータ消去動作波形の一例を示す図である。図２２（ｂ）は、メモリ装置２００におけるデータ書込み動作及びデータ消去動作の際のデータの流れの一例を示す図である。図２２におけるデータ書込み動作及びデータ消去動作は、下位層のＮＡＮＤ型フラッシュメモリセルアレイに書き込むべき書込み対象データを、まず上位層の抵抗変化メモリセルアレイに書き込んで、その後に、上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイに書込み対象データを転送してＮＡＮＤ型フラッシュメモリセルアレイにその書込み対象データを書き込むというものである。ここまでは、図２１における動作と同様であるが、図２２においてはさらに、上記書込み動作と並行して、他のエリアにおけるデータを消去するというものである。
【０１６８】
なお、図２２においては、例えば図２０における抵抗変化メモリエリアＣ３、Ｃ４へデータを書き込んでいる間に、並行して消去可能なデータを記憶したデータエリア１における所定のブロックにおけるデータを消去して、かつ抵抗変化メモリエリアＣ３、Ｃ４へ書き込んだ書込み対象データをサブデータエリア３ａへ転送してサブデータエリア３ａにその書込み対象データを書き込むというような場合を想定しており、そのことを図２２（ｂ）において表している。このデータ消去を行ったデータエリア１へは次回のデータ書き込み時にデータが書き込まれる。すなわち、メモリ装置２００外部から見ると、データ消去動作が見えていないため、データ消去動作のない新たな不揮発性メモリを実現したように見える。以下においてその動作について説明する。
【０１６９】
時刻Ｔ２１において制御部２３１（コマンドデコーダ２２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「ＡｄｄＭ」、「Ｄａｔａ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したようなデータ書込みと並行してデータ消去動作を行うべき旨のコマンドである。「ＡｄｄＭ」は、上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイに書込み対象データを転送する際の転送先のアドレス（例えば、サブデータエリア３ａのアドレス）である。「Ｄａｔａ」は、書込み対象データである。「ｙｙｈ」は、確定コマンドである。
【０１７０】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ２２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになると、例えば、制御部２３１の制御の下、Ｉ／Ｏバッファ２３０を通じて入力された書込み対象データは、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて上位層の抵抗変化メモリエリアＣ３、Ｃ４に対応するスロット部Ｂ３、Ｂ４のセンス部に転送され、各センス部においてラッチされる。そして、図２２（ｂ）のステップＳ１、Ｓ２に示すように、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて上位層の抵抗変化メモリエリアＣ１〜Ｃ４に、センス部でラッチされた書込み対象データに対応するプログラムストレス（パルス電圧）が印加される。これにより、上位層の抵抗変化メモリエリアＣ３、Ｃ４に書込み対象データが書き込まれる。
【０１７１】
また、レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになると、データ消去部は、下位層のＮＡＮＤ型フラッシュメモリセルアレイにおける所定のデータエリア（例えば、データエリア１）に記憶されたデータに対するデータ消去動作を開始する（図２２（ｂ）におけるステップＳ３参照）。なお、データ消去動作は、上記データの書込み及び転送に影響を与えず、かつ消去を許容されたデータを記憶したデータエリアである必要がある。また、消去されるデータエリアの場所（例えば、データエリア１）は、外部コマンド、又は内部における消去を許容されたデータを記憶したアドレスの指定に基づいて決定される。また、ＮＡＮＤ型フラッシュメモリセルアレイにおけるデータ消去動作は、ＮＡＮＤ型フラッシュメモリセルアレイを構成するウェルに、例えば１５Ｖ程度を印加し、データ消去対象のＮＡＮＤセルブロックに対応する全てのメモリセルのゲートにワード線を通じて、例えば１〜２ｖを印加する。この場合、そのＮＡＮＤセルブロックを構成する全てのメモリセルのフローティングゲートからＦＮトンネル現象により電荷が引き抜かれて、そのＮＡＮＤセルブロックはデータが消去された状態になる。また、データ消去動作開始タイミングは、レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになる以前でも、以降でもよい。
【０１７２】
上位層の抵抗変化メモリエリアＣ３、Ｃ４に対するデータ書込みが終了すると、時刻Ｔ２３において抵抗変化メモリエリアＣ３、Ｃ４に書き込まれた書込み対象データは、「ＡｄｄＭ」コマンドに対応する下位層のＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア３ａ。以下に同じ。）に転送される。なお、上記書込み対象データの転送は、以下のように行われる。センスアンプコントローラ２２４等の制御の下、まず抵抗変化メモリエリアＣ３、Ｃ４に書き込まれた書込み対象データがＸデコーダ２２５により選択され、その選択された書込み対象データを、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて対応するスロット部Ｂ３、Ｂ４におけるセンス部が抵抗変化メモリエリアＣ３、Ｃ４から読み出し、それらのデータをセンスしてラッチする（図２２（ｂ）におけるステップＳ４、Ｓ５参照）。ここで、時刻Ｔ２２が終了する。抵抗変化メモリセルアレイが介在する処理が終了するまでが、時刻Ｔ２２である。
【０１７３】
そして、時刻Ｔ２３において、センス部においてラッチされた書込み対象データは、所定のタイミングでデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて下位層のサブデータエリア３ａに転送され（図２２（ｂ）におけるステップＳ６、Ｓ７参照）、その後そのサブデータエリア３ａにプログラムストレスが印加される。これにより、下位層のサブデータエリア３ａに書込み対象データが書き込まれる。
【０１７４】
なお、時刻Ｔ２３以降、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。以上のようにしたのは、外部から見てメモリ装置２００におけるデータ書込み動作（例えば、サブデータエリア３ａに対するデータ書込み動作）は、時刻Ｔ２２における上位層の抵抗変化メモリセルアレイへのデータ書込みを含む上記所定の処理（図２１での説明と同様の処理）により終了したことを表している。時刻Ｔ２３以降の下位層のＮＡＮＤ型フラッシュメモリセルアレイへのデータ書込み、及びデータ消去動作（例えば、データエリア１に対するデータ消去動作）は、内部で行われているが、外部からこの動作は見えていない。
【０１７５】
ＮＡＮＤ型フラッシュメモリは仕様の上でデータ消去動作があり、長時間（数秒）かかる欠点があるが、抵抗変化メモリを組み合わせることによって、ＮＡＮＤ型フラッシュメモリのデータ消去動作が外部に見えることなく、抵抗変化メモリを通じてデータ書込みや読出しを行うことができる。すなわち、外見上ＮＡＮＤ型フラッシュメモリのデータ消去動作を隠しつつ、データ書込みや読出し動作が可能になる。以上からして、ＮＡＮＤ型フラッシュメモリと抵抗変化メモリとの組み合わせによりＤＲＡＭにようにデータ書込みとデータ読出しから成る新しい不揮発性メモリを実現することができる。
【０１７６】
図２３は、本発明の第２の実施形態におけるメモリ装置２００における上位層の抵抗変化メモリセルアレイに保存されたデータを下位層のＮＡＮＤ型フラッシュメモリセルアレイに書き込むデータ書込み動作の一例を示す図である。そのうち図２３（ａ）は、メモリ装置２００における上記データ書込み動作波形の一例を示す図である。図２３（ｂ）は、メモリ装置２００の上記データ書込み動作におけるデータの流れの一例を示す図である。
【０１７７】
図２３におけるデータ書込み動作は、上位層の抵抗変化メモリセルアレイに保存されたデータを、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて対応するスロット部におけるセンス部に転送し、さらにそのセンス部からデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて下位層のＮＡＮＤ型フラッシュメモリセルアレイにデータを転送し、ＮＡＮＤ型フラッシュメモリセルアレイにそのデータを書き込むというものである。図２１及び図２２におけるデータ書込み動作は外部からデータをメモリ装置２００内部に書き込むものであるが、図２３におけるデータ書込み動作は内部間においてデータを転送して行うデータ書込み動作である。
【０１７８】
なお、図２３においては、例えば図２０における抵抗変化メモリエリアＣ３に保存されたデータをスロット部Ｂ３におけるセンス部を経由して、サブデータエリア４ａに転送してそこに書き込むというような場合を想定しており、そのことを図２３（ｂ）において表している。以下においてその動作について説明する。
【０１７９】
時刻Ｔ３１において制御部２３１（コマンドデコーダ２２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「Ａｄｄｒｅｓｓ」、「Ｉｎｆｏ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したような抵抗変化メモリセルアレイに保存されたデータをスロット部におけるセンス部に転送し、さらにそのセンス部から下位層のＮＡＮＤ型フラッシュメモリセルアレイにデータを転送し、ＮＡＮＤ型フラッシュメモリセルアレイにそのデータを書き込むべき旨のコマンドである。「Ａｄｄｒｅｓｓ」は、転送すべきデータを保存した抵抗変化メモリセルアレイのアドレス（例えば、抵抗変化メモリエリアＣ３を表すアドレス）である。「Ｉｎｆｏ」は、データ転送先のＮＡＮＤ型フラッシュメモリセルアレイのアドレス（例えば、サブデータエリア４ａを表すアドレス）である。「ｙｙｈ」は、確定コマンドである。
【０１８０】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ３２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになると、図２３（ｂ）のステップＳ１に示すように、上位層の抵抗変化メモリセルアレイにおける「Ａｄｄｒｅｓｓ」で指定された場所（例えば、抵抗変化メモリエリアＣ３）に保存されたデータをスロット部におけるセンス部（例えば、スロット部Ｂ３におけるセンス部）がデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて読み出し、それらのデータをセンスしてラッチする。そして、図２３（ｂ）のステップＳ２に示すように、そのラッチされたデータは、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて「Ｉｎｆｏ」で指定されたＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア４ａ）に転送される。
【０１８１】
スロット部Ｂ３におけるセンス部でラッチされたデータが「Ｉｎｆｏ」で指定されたＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア４ａ）に転送されると、時刻Ｔ３３においてＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア４ａ）にプログラムストレスが印加される。これにより、下位層のＮＡＮＤ型フラッシュメモリセルアレイに転送されたデータが書き込まれる。
【０１８２】
なお、スロット部Ｂ３におけるセンス部でラッチされたデータが「Ｉｎｆｏ」で指定されたＮＡＮＤ型フラッシュメモリセルアレイ（例えば、サブデータエリア４ａ）に転送されると、時刻Ｔ３３以降、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。
【０１８３】
これは、メモリ装置２００外部から見てメモリ装置２００における上記データ書込み動作は、時刻Ｔ３２におけるスロット部Ｂ３におけるセンス部を経由した上位層の抵抗変化メモリセルアレイから下位層のＮＡＮＤ型フラッシュメモリセルアレイへのデータ転送の終了により、上記データ書込みが終了したことを表している。実際はメモリ装置２００内部において、時刻Ｔ３３以降もデータ書込みは行われているが、メモリ装置２００外部からこの動作は見えていない。このようにすれば、ＮＡＮＤ型フラッシュメモリセルアレイのデータ書込み速度が遅いことを解決することができる。
【０１８４】
図２４は、本発明の第２の実施形態におけるメモリ装置２００における下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを上位層の抵抗変化メモリセルアレイに書き込むデータ書込み動作の一例を示す図である。そのうち図２４（ａ）は、メモリ装置２００における上記データ書込み動作波形の一例を示す図である。図２４（ｂ）は、メモリ装置２００の上記データ書込み動作におけるデータの流れの一例を示す図である。
【０１８５】
図２４におけるデータ書込み動作は、下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて対応するスロット部におけるセンス部が読み出し、それらのデータをセンスしてラッチし、さらにそのセンス部においてラッチされたデータを上位層の抵抗変化メモリセルアレイにそのデータを書き込むというものである。図２２におけるデータ書込み動作は、図２３におけるデータ書込み動作とは逆の流れになっている。
【０１８６】
なお、図２４においては、例えば図２０におけるサブデータエリア４ａに保存されたデータをスロット部Ｂ４におけるセンス部を経由して、抵抗変化メモリエリアＣ３に転送してそこに書き込むというような場合を想定しており、そのことを図２４（ｂ）において表している。なお、転送データの容量に応じて転送先の抵抗変化メモリエリアはさらに増えることもある。以下においてその動作について説明する。
【０１８７】
時刻Ｔ４１において制御部２３１（コマンドデコーダ２２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「Ａｄｄｒｅｓｓ」、「Ｉｎｆｏ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したような下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータをスロット部におけるセンス部に転送し、さらにそのセンス部から上位層の抵抗変化メモリセルアレイにデータを転送し、上位層の抵抗変化メモリセルアレイにそのデータを書き込むべき旨のコマンドである。「Ａｄｄｒｅｓｓ」は、転送すべきデータを保存したＮＡＮＤ型フラッシュメモリセルアレイのアドレス（例えば、サブデータエリア４ａを表すアドレス）である。「Ｉｎｆｏ」は、データ転送先の抵抗変化メモリセルアレイのアドレス（例えば、抵抗変化メモリエリアＣ３を表すアドレス）である。「ｙｙｈ」は、確定コマンドである。
【０１８８】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ４２においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになると、下位層のＮＡＮＤ型フラッシュメモリセルアレイにおける「Ａｄｄｒｅｓｓ」で指定された場所（例えば、サブデータエリア４ａ）に保存されたデータをスロット部Ｂ４におけるセンス部がデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて読み出し、それらのデータをセンスしてラッチする（図２４（ｂ）のステップＳ１参照）。
【０１８９】
そして、図２４（ｂ）のステップＳ２に示すように、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて、上位層の抵抗変化メモリエリアＣ３に、上記センス部でラッチされた書込み対象データに対応するプログラムストレス（パルス電圧）が印加される。これにより、上位層の抵抗変化メモリエリアＣ３に書込み対象データが書き込まれる。上位層の抵抗変化メモリセルアレイへの転送データ書込みが終了すると、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。
【０１９０】
一般的に、ＮＡＮＤ型フラッシュメモリにおけるデータ読出し速度は遅く、抵抗変化メモリにおけるデータ読出し速度は速い。したがって、図２４で説明したような動作をメモリ装置２００の起動時等に行うことにより、ＮＡＮＤ型フラッシュメモリセルアレイから読み出すべきデータを抵抗変化メモリセルアレイから読み出すことができる。また、図２４で説明したような動作をメモリ装置２００が抵抗変化メモリセルアレイに対して所定の処理を行う前又は行った後に、行うようにしてもよい。これは、抵抗変化メモリセルアレイをバッファ化していると言える。これにより、メモリ装置２００におけるデータ読出し速度を向上させることができる。
【０１９１】
また、上記説明したように、下位層のＮＡＮＤ型フラッシュメモリセルアレイからデータを読み出してセンスする場合、センス回路に供給する電圧ＶＳ１は約３Ｖ程度が想定され、上位層の抵抗変化メモリセルアレイからデータを読み出してセンスする場合、センス回路に供給する電圧ＶＳ２は約３Ｖよりも低電圧が一般的である。図２４における動作は、ＮＡＮＤ型フラッシュメモリセルアレイから読み出すべきデータを抵抗変化メモリセルアレイから読み出すため、読み出しにおいて消費電力を低減させることができる。
【０１９２】
図２５は、本発明の第２の実施形態におけるメモリ装置２００における下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを上位層の抵抗変化メモリセルアレイに書き込むデータ書込み動作と並行して、下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータの外部への読出し動作、及びそのＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータのデータ消去動作波形の一例を示す図である。図２６は、本発明の第２の実施形態におけるメモリ装置２００の図２５に示した全ての動作におけるデータの流れの一例を示す図である。
【０１９３】
図２５におけるデータ書込み動作は、下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じてスロット部におけるセンス部に転送し、そのデータを外部に出力する動作と並行して、下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータを、上位層の抵抗変化メモリセルアレイに転送し、上位層の抵抗変化メモリセルアレイにそのデータを書き込んだ後に、そのデータを下位層のＮＡＮＤ型フラッシュメモリセルアレイから消去するものである。
【０１９４】
なお、図２５においては、例えば図２０におけるサブデータエリア３ａに保存されたデータをスロット部Ｂ３におけるセンス部を経由して、外部出力、及び抵抗変化メモリエリアＣ２に転送してそこに書き込み、その後、サブデータエリア３ａに保存されたデータを消去するというような場合を想定しており、そのことを図２６において表している。なお、転送データの容量に応じて転送先の抵抗変化メモリエリアはさらに増えることもある。以下においてその動作について説明する。
【０１９５】
時刻Ｔ５１において制御部２３１（コマンドデコーダ２２０）にコマンドが入力される。コマンドは、例えば「ｘｘｈ」、「Ａｄｄｒｅｓｓ」、「Ｉｎｆｏ」、「ｙｙｈ」の順に入力される。「ｘｘｈ」は、上記説明したような下位層のＮＡＮＤ型フラッシュメモリセルアレイに保存されたデータをスロット部におけるセンス部に転送し、そのデータを外部に出力すると同時に上位層の抵抗変化メモリセルアレイに転送し、上位層の抵抗変化メモリセルアレイにそのデータを書き込んだ後に、そのデータを下位層のＮＡＮＤ型フラッシュメモリセルアレイから消去するべき旨のコマンドである。「Ａｄｄｒｅｓｓ」は、転送すべきデータを保存したＮＡＮＤ型フラッシュメモリセルアレイのアドレス（例えば、サブデータエリア４ａを表すアドレス）である。「Ｉｎｆｏ」は、データ転送先の抵抗変化メモリセルアレイのアドレス（例えば、抵抗変化メモリエリアＣ３を表すアドレス）である。「ｙｙｈ」は、確定コマンドである。
【０１９６】
「ｙｙｈ」コマンドの入力が終了すると、時刻Ｔ５２以降においてレディービジー信号Ｒ／Ｂ＃はハイレベルからローレベルになる。レディービジー信号Ｒ／Ｂ＃がハイレベルからローレベルになると、下位層のＮＡＮＤ型フラッシュメモリセルアレイにおける「Ａｄｄｒｅｓｓ」で指定された場所（例えば、サブデータエリア４ａ）に保存されたデータをスロット部Ｂ３におけるセンス部がデータ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて読み出し、それらのデータをセンスしてラッチする（図２６におけるステップＳ１参照）。そして、そのラッチされたデータは、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて（ＳＲＡＭ２２８、ラッチ２２９に転送されて）、Ｉ／Ｏバッファ２３０を介して外部に出力される（図２６におけるステップＳ２参照）。
【０１９７】
一方、図２６のステップＳ３に示すように、データ書き込み部により、データ転送線ＤＬ（ビット線ＢＬ、又はメインデータ線ＭＤＬ）を通じて、「Ｉｎｆｏ」で指定された抵抗変化メモリセルアレイＣ２に、上記ラッチされたデータに対応するプログラムストレス（パルス電圧）が印加される。これにより、上位層の抵抗変化メモリエリアＣ２に書込み対象データが書き込まれる。
【０１９８】
上位層の抵抗変化メモリセルアレイへの転送データ書込みが終了した時刻Ｔ５３以降において、下位層のＮＡＮＤ型フラッシュメモリセルアレイにおける「Ａｄｄｒｅｓｓ」で指定された場所（例えば、サブデータエリア３ａ）に保存されたデータのデータ消去動作が行われる（図２６におけるステップＳ４参照）。上位層の抵抗変化メモリセルアレイへの転送データ書込みが終了すると、時刻Ｔ５３以降、レディービジー信号Ｒ／Ｂ＃はローレベルからハイレベルになる。このため、上記データ消去動作はメモリ装置２００の外部から見て行われているようには見えない。以上のようにメモリ装置２００を動作させれば、ガーベージコレクション等の動作時に無駄にＮＡＮＤ型フラッシュメモリセルアレイを使う必要がなくなり、ＮＡＮＤ型フラッシュメモリのサイクリング特性を向上させることができる。なお、本例では外部にデータ出力することを前提として説明を行ったが、データ出力が必要のないシステムにおいては外部にデータ出力することなく動作させてもよい。
【０１９９】
以上、説明したメモリ装置２００は、一方の層におけるメモリセルアレイの欠点を、他方の層におけるメモリセルアレイが補えるような組み合わせを全て含む。そして、それらに対して行う各処理の制御は、以上の説明に習って行うことができ、そのようなもの全て本発明に含まれる。
【０２００】
＜３．第３の実施形態＞
＜３−１．全体構成＞
図２７は、本発明の第３の実施形態におけるメモリ装置３００を示す図である。図２７に示すように、メモリ装置３００は、メモリセルアレイ３１０と、コマンドデコーダ３２０と、メモリコアコントローラ３２１と、アドレスラッチ及びコマンドジェネレータ３２２と、アドレスデコーダ３２３と、センスアンプコントローラ３２４と、Ｘデコーダ及びセンス回路３２５と、メモリ層選択部３２６と、Ｙデコーダ及びセンス回路３２７と、ＳＲＡＭ３２８と、ラッチ３２９と、Ｉ／Ｏバッファ３３０とを備える。メモリセルアレイ３１０における上位層は、クロスポイント型の抵抗変化メモリにより構成される。メモリセルアレイ３１０における下位層は、本発明の実施の形態における第１の実施形態、及び第２の実施形態の両方の場合を含む。
【０２０１】
なお、メモリ装置３００におけるメモリセルアレイ３１０と、コマンドデコーダ３２０と、メモリコアコントローラ３２１と、アドレスラッチ及びコマンドジェネレータ３２２と、アドレスデコーダ３２３と、センスアンプコントローラ３２４と、ＳＲＡＭ３２８と、ラッチ３２９と、Ｉ／Ｏバッファ３３０とは、メモリ装置１００におけるメモリセルアレイ１０と、コマンドデコーダ２０と、メモリコアコントローラ２１と、アドレスラッチ及びコマンドジェネレータ２２と、アドレスデコーダ２３と、センスアンプコントローラ２４と、ＳＲＡＭ２８と、ラッチ２９と、Ｉ／Ｏバッファ３０と基本的に同様のものであり、これらについては図１において既に説明済みであるため、その説明を省略する。
【０２０２】
メモリ装置３００とメモリ装置１００との相違点は、メモリ装置３００のＸデコーダ２５に対して、メモリ装置３００にはＸデコーダ及びセンス回路３２５というようにセンス機能が付加されていることである。なお、Ｘデコーダ及びセンス回路３２５は、メモリセルアレイ３１０における上位層の抵抗変化メモリセルアレイに記憶されたデータを読み出してセンスするが、下位層のメモリセルアレイに記憶されたデータを読み出してセンスしない。
【０２０３】
また、メモリ装置３００とメモリ装置１００との相違点は、メモリ装置３００のＹデコーダ及びセンス回路３２７には、Ｘデコーダとしての機能が付加されていることである。なお、Ｙデコーダ及びセンス回路３２７におけるＸデコーダとしての機能とは、上記Ｘデコーダ及びセンス回路３２５で読出しデータをセンスする場合に対応するＸデコーダとしての機能である。
【０２０４】
すなわち、メモリ装置３００は、メモリセルアレイ３１０における上位層の抵抗変化メモリセルアレイに関して、Ｘ方向（行方向）とＹ方向（列方向）とにおける機能を入れ替えることができる。上記Ｘ方向（行方向）とＹ方向（列方向）とにおける機能の入れ替えに対応して、メモリ層選択部３２６は、メモリ層選択部２６で説明したメモリ層の選択（メモリ層選択信号ＭＡＢ）の他に、ＸＹ入れ替えの選択（ＸＹ入れ替え信号ＭＢＢ）をも行う。
【０２０５】
図２８は、本発明の第３の実施形態におけるメモリ装置３００のＸ方向（行方向）とＹ方向（列方向）とにおける機能入れ替えの概念図である。データセンス線Ｄ１は、メモリセル選択線ＭＣＬを通じてＸデコーダ及びセンス回路３２５で可変抵抗素子３１０ｉを選択し、その結果、データ転送線ＤＬを通じて読み出されたデータをＹデコーダ及びセンス回路３２７でセンスしていることを表す。
【０２０６】
Ｘデコーダ及びセンス回路３２５が可変抵抗素子３１０ｉに所定の電圧を印加した場合、可変抵抗素子３１０ｉが高抵抗状態にあると、電流はほとんど流れず、データ転送線ＤＬの電圧レベルはハイレベルを維持する。この場合、Ｙデコーダ及びセンス回路３２７はデータ転送線ＤＬにおけるハイレベルをセンスして、例えばデータ「０」が読み出されたものとして処理する。一方、Ｘデコーダ及びセンス回路３２５が可変抵抗素子３１０ｉに所定の電圧を印加した場合、可変抵抗素子３１０ｉが低抵抗状態にあると、電流は流れ、データ転送線ＤＬの電圧レベルはローレベルになる。この場合、Ｙデコーダ及びセンス回路３２７はデータ転送線ＤＬにおけるローレベルをセンスして、例えばデータ「１」が読み出されたものとして処理する。
【０２０７】
データセンス線Ｄ２は、データ転送線ＤＬを通じてＹデコーダ及びセンス回路３２７で可変抵抗素子３１０ｉを選択し、その結果、メモリセル選択線ＭＣＬを通じて読み出されたデータをＸデコーダ及びセンス回路３２５でセンスしていることを表す。
【０２０８】
Ｙデコーダ及びセンス回路３２７が可変抵抗素子３１０ｉに所定の電圧を印加した場合、可変抵抗素子３１０ｉが高抵抗状態にあると、電流はほとんど流れず、メモリセル選択線ＭＣＬの電圧レベルはハイレベルを維持する。この場合、Ｘデコーダ及びセンス回路３２５はメモリセル選択線ＭＣＬにおけるハイレベルをセンスして、例えばデータ「０」が読み出されたものとして処理する。一方、Ｙデコーダ及びセンス回路３２７が可変抵抗素子３１０ｉに所定の電圧を印加した場合、可変抵抗素子３１０ｉが低抵抗状態にあると、電流は流れ、メモリセル選択線ＭＣＬの電圧レベルはローレベルになる。この場合、Ｘデコーダ及びセンス回路３２５はデータ転送線ＤＬにおけるローレベルをセンスして、例えばデータ「１」が読み出されたものとして処理する。
【０２０９】
＜３−２．制御関係の構成＞
図２９は、本発明の第３の実施形態におけるＸデコーダ及びセンス回路３２５ａの構成の一例を示す図である。なお、図２９に示すＸデコーダ及びセンス回路３２５ａは、下位層がＮＡＮＤ型フラッシュメモリセルアレイ、上位層が抵抗変化メモリセルアレイで構成された場合の構成である。図９及び図１０で説明したＸデコーダ２５ａと同様に、複数のＸデコーダ及びセンス回路３２５ａの集合が、図２７に示すＸデコーダ及びセンス回路３２５となる。
【０２１０】
Ｘデコーダ３２５ａは、アドレスデコーダ３２３から出力されたアドレス信号及び、メモリ層選択部３２６から出力されるメモリ層選択信号ＭＡＢ、ＸＹ入れ替え信号ＭＢＢに基づいて、上位層のＮＡＮＤ型フラッシュメモリセルアレイ、下位層の抵抗変化メモリセルアレイのいずれかにワード線ＷＬ、メモリセル選択線ＭＣＬを通じて処理に応じた電圧を供給するものである。また、Ｘデコーダ３２５ａは、ＸＹ入れ替えか行われた場合、メモリセル選択線ＭＣＬを通じて読み出されたデータをセンスする。以下において図２９に示すＸデコーダ３２５ａの内部構成について説明する。
【０２１１】
ＡＮＤゲート３２５１には、例えばアドレスデコーダ３２３から出力されたアドレス信号が入力される。ＡＮＤゲート３２５１の入力数は、アドレス信号のビット数に応じて様々な数になる。ＡＮＤゲート３２５１は、アドレス信号に対応する信号を２入力ＮＡＮＤゲート３２５２の一方の入力に出力する。２入力ＮＡＮＤゲート３２５２の他方の入力には、メモリ層選択部３２６からメモリ層選択信号ＭＡＢが入力される。
【０２１２】
２入力ＮＡＮＤゲート３２５２は、ＡＮＤゲート３２５１からの出力、及びメモリ層選択信号ＭＡＢに基づいてインバータ３２５３を介してワード線選択信号ＷＬＳＥＬをワード線ドライバ３２５４に入力する。ワード線ドライバ３２５４は、ワード線選択信号ＷＬＳＥＬに基づいて対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、…に処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を供給する。具体的には、ワード線ドライバ３２５４は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…毎に設けられたＭＯＳトランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、…により構成されている。ＭＯＳトランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、…のゲートは、それぞれインバータ３２５３の出力に接続されている。また、ＭＯＳトランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、…のソースは、それぞれワード線ＷＬ０、ＷＬ１、ＷＬ２、…に接続されている。また、そのＭＯＳトランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、…のドレインは、それぞれ（図示しない）電圧供給回路に接続されている。（図示しない）電圧供給回路は、例えばアドレスデコーダ３２３からの出力に基づいて処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を各ＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…へ供給する。
【０２１３】
２入力ＡＮＤゲート３２５５の一方の入力には、インバータ３２５６を介してメモリ層選択部３２６からメモリ層選択信号ＭＡＢが入力される。また、２入力ＡＮＤゲート３２５５の他方の入力には、ＡＮＤゲート３２５１からの出力が入力される。２入力ＡＮＤゲート３２５５の出力信号ＭＣＬＤは、メモリセル選択線ドライバ３２５７に入力される。
【０２１４】
メモリセル選択線ドライバ３２５７は、出力信号ＭＣＬＤに基づいてメモリセル選択線ＭＣＬに処理に応じた電圧を供給する。具体的には、メモリセル選択線ドライバ３２５７は、メモリセル選択線ＭＣＬ毎に設けられたＭＯＳトランジスタＴｒ´により構成されている。ＭＯＳトランジスタＴｒ´のゲートが２入力ＡＮＤゲート３２５９の出力に接続されている。また、ＭＯＳトランジスタＴｒ´のドレインは、電源Ｖｍｃｌラインに接続されている。また、ＭＯＳトランジスタＴｒ´のソースは、メモリセル選択線ＭＣＬに接続されている。
【０２１５】
さらに、Ｘデコーダ及びセンス回路３２５ａには、センス回路選択部３２５８、及びセンス回路３２６１も備えている。センス回路選択部３２５８は、ＸＹ入れ替え信号ＭＢＢに基づいてセンス回路３２６１が機能するようにさせるものである。センス回路選択部３２５８は、例えば２入力ＡＮＤゲート３２５９と、インバータ３２６０とにより構成させることができる。２入力ＡＮＤゲート３２５９の一方の入力には、インバータ３２６０を介してＸＹ入れ替え信号ＭＢＢが入力される。２入力ＡＮＤゲート３２５９の他方の入力には、２入力ＡＮＤゲート３２５５の出力信号ＭＣＬＤが入力される。２入力ＡＮＤゲート３２５９の出力は、メモリセル選択線ドライバ３２５７を構成するＭＯＳトランジスタＴｒ´のゲートに接続されている。センス回路３２６１は、メモリセル選択線ＭＣＬを通じて読み出された抵抗変化メモリに記憶されたデータをセンスするものである。センス回路３２６１においてセンスされたデータは、図１におけるＹデコーダ及びセンス回路２７において読み出しデータがセンスされた場合に習って外部に出力される。
【０２１６】
次に、Ｘデコーダ３２５ａの動作について説明する。ＡＮＤゲート３２５１に入力されるビット全てにハイレベル信号「１」が入力されない場合、そのＸデコーダ３２５ａは特に何の動作も行わない。一方、ＡＮＤゲート３２５１に入力される全てのビットにハイレベル信号「１」が入力された場合、そのＸデコーダ３２５ａに対応するメモリセルのアドレスが入力されたものとしてＡＮＤゲート３２５１からハイレベルのアドレス選択信号Ａｄｄが出力される。以下の説明において、そのＸデコーダ３２５ａに対応するメモリセルが選択され、ＡＮＤゲート３２５１からハイレベルのアドレス選択信号Ａｄｄが出力されているものとする。
【０２１７】
なお、以下において、下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択する場合、メモリ層選択信号ＭＡＢはハイレベルとし、上位層の抵抗変化メモリセルアレイを選択する場合、メモリ層選択信号ＭＡＢはローレベルになるものとする。また、Ｘ方向（行方向）とＹ方向（列方向）とにおける機能を入れ替えることを選択しない場合、ＸＹ入れ替え信号ＭＢＢはローレベルとし、Ｘ方向（行方向）とＹ方向（列方向）とにおける機能を入れ替えることを選択する場合、ＸＹ入れ替え信号ＭＢＢはハイレベルになるものとする。
【０２１８】
まず、メモリ層選択部３２６から上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが出力された場合について説明する。２入力ＮＡＮＤゲート３２５２の一方の入力には、ＡＮＤゲート３２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、２入力ＮＡＮＤゲート３２５２の他方の入力に上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが入力されると、２入力ＮＡＮＤゲート３２５２は、ハイレベルの信号をインバータ３２５３に出力する。そして、そのハイレベルの信号はインバータ３２５３で反転され、インバータ３２５３はローレベルのワード線選択信号ＷＬＳＥＬをワード線ドライバ３２５４に出力する。この場合、ワード線ドライバ３２５４を構成するＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…はオフになる。
【０２１９】
一方、ＡＮＤゲート３２５５の一方の入力には、ＡＮＤゲート３２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、メモリ層選択部３２６から上位層の抵抗変化メモリセルアレイを選択するローレベルのメモリ層選択信号ＭＡＢが出力されると、インバータ３２５６はローレベルのメモリ層選択信号ＭＡＢを反転させてハイレベルのメモリ層選択信号ＭＡＢとして、ＡＮＤゲート３２５５の他方の入力に出力する。その結果、ＡＮＤゲート３２５５は、ハイレベルの出力信号ＭＣＬＤを出力する。このハイレベルの出力信号ＭＣＬＤは、センス回路選択部３２５８を構成する２入力ＡＮＤゲート３２５９の一方の入力に入力される。
【０２２０】
以上の状態において、メモリ層選択部３２６からＸ方向（行方向）とＹ方向（列方向）とにおける機能を入れ替えることを選択しないローレベルのＸＹ入れ替え信号ＭＢＢが出力された場合について説明する。ローレベルのＸＹ入れ替え信号ＭＢＢが出力されると、センス回路３２６１は、非活性化される。また、ローレベルのＸＹ入れ替え信号ＭＢＢが出力されると、そのローレベルのＸＹ入れ替え信号ＭＢＢはセンス回路選択部３２５８を構成するインバータ３２６０で反転される。その反転されてハイレベルになったＸＹ入れ替え信号ＭＢＢは２入力ＡＮＤゲート３２５９の他方の入力に入力される。この場合、２入力ＡＮＤゲート３２５９は、メモリセル選択線ドライバ３２５７を構成するＭＯＳトランジスタＴｒ´のゲートにハイレベルの信号を出力する。その結果、ＭＯＳトランジスタＴｒ´はオンしてメモリセル選択線ＭＣＬを通じて抵抗変化メモリセルに所定の電圧を供給する。
【０２２１】
次に、以上の状態において、メモリ層選択部３２６からＸ方向（行方向）とＹ方向（列方向）とにおける機能を入れ替えることを選択するハイレベルのＸＹ入れ替え信号ＭＢＢが出力された場合について説明する。ハイレベルのＸＹ入れ替え信号ＭＢＢが出力されると、センス回路３２６１は、活性化される。また、ハイレベルのＸＹ入れ替え信号ＭＢＢが出力されると、そのハイレベルのＸＹ入れ替え信号ＭＢＢはセンス回路選択部３２５８を構成するインバータ３２６０で反転される。その反転されてローレベルになったＸＹ入れ替え信号ＭＢＢは２入力ＡＮＤゲート３２５９の他方の入力に入力される。この場合、２入力ＡＮＤゲート３２５９は、メモリセル選択線ドライバ３２５７を構成するＭＯＳトランジスタＴｒ´のゲートにローレベルの信号を出力する。その結果、ＭＯＳトランジスタＴｒ´はオフになる。そして、活性化されたセンス回路３２６１は、メモリセル選択線ＭＣＬを通じて読み出された読出しデータをセンスする。
【０２２２】
次に、メモリ層選択部３２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力された場合について説明する。２入力ＮＡＮＤゲート３２５２の一方の入力には、ＡＮＤゲート３２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、２入力ＮＡＮＤゲート３２５２の他方の入力に下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが入力されると、２入力ＮＡＮＤゲート３２５２は、ローレベルの信号をインバータ３２５３に出力する。そして、そのローレベルの信号はインバータ３２５３で反転され、インバータ３２５３はハイレベルのワード線選択信号ＷＬＳＥＬをワード線ドライバ３２５４に出力する。この場合、ワード線ドライバ３２５４を構成するＭＯＳトランジスタＴｒ０、Ｔｒ１、Ｔｒ２、…はオンして、対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、…に処理に応じた電圧ＶＷＬ０、ＶＷＬ１、ＶＷＬ２、…を供給する。
【０２２３】
一方、ＡＮＤゲート３２５５の一方の入力には、ＡＮＤゲート３２５１から出力されたハイレベルのアドレス選択信号Ａｄｄが入力される。そして、メモリ層選択部３２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力されると、インバータ３２５６はハイレベルのメモリ層選択信号ＭＡＢを反転させてローレベルのメモリ層選択信号ＭＡＢとして、ＡＮＤゲート３２５５の他方の入力に出力する。その結果、ＡＮＤゲート３２５５は、ローレベルの出力信号ＭＣＬＤを出力する。このローレベルの出力信号ＭＣＬＤを受けて、センス回路選択部３２５８を構成する２入力ＡＮＤゲート３２５９は、ＸＹ入れ替え信号ＭＢＢがどのような信号であっても、メモリセル選択線ドライバ３２５７を構成するＭＯＳトランジスタＴｒ´のゲートにローレベルの信号を出力する。メモリセル選択線ドライバ３２５７を構成するＭＯＳトランジスタＴｒ´はオフする。
【０２２４】
なお、メモリ層選択部３２６から下位層のＮＡＮＤ型フラッシュメモリセルアレイを選択するハイレベルのメモリ層選択信号ＭＡＢが出力された場合、ＸＹ入れ替え信号ＭＢＢは出力しないようにすることが想定される。
【０２２５】
また、以上において、メモリセルアレイ３１０が、ＮＡＮＤ型フラッシュメモリセルアレイと抵抗変化メモリセルアレイとにより構成された際のＸデコーダ３２５ａについて説明したが、ワード線ドライバ３２５４等の構成をメモリの種類に応じて適宜変更させることにより、上記Ｘデコーダ３２５ａを他のメモリ（ＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等）におけるＸデコーダとすることができる。
【０２２６】
なお、本発明の第１の実施形態、第２の実施形態、第３の実施形態それぞれを組み合わせた態様についても本発明の範囲に含まれる。また、以上において下位層がＮＡＮＤ型フラッシュメモリである場合を中心に説明したが、可能な限り下位層がＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭである場合にも本発明を適用することができ、そのようなものも本発明に含まれる。
【０２２７】
また、パルス電圧の印加時間を制御することにより、抵抗変化メモリを、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリに近い特性を持ったメモリにした場合、本発明においてそのような抵抗変化メモリを、「不揮発性メモリ」と看做すこととする。なお、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリに近い特性とは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリと全く同等の特性を指すものではなく、少なくとも本発明の他の層のメモリのデータのリテンションタイムと比較して、データのリテンションタイムが長いものを指す。この「不揮発性メモリ」の用い方は、請求項の解釈においてもそのまま適用することとする。
【０２２８】
また、パルス電圧の印加時間を制御することにより、抵抗変化メモリを、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリに近い特性を持ったメモリにした場合、本発明においてそのような抵抗変化メモリを、「揮発性メモリ」と看做すこととする。なお、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリに近い特性とは、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリと全く同等の特性を指すものではなく、少なくとも本発明の他の層のメモリのデータ読み出し、データ書き込み応答性と比較してデータ読み出し、データ書き込み応答性がよいものを指す。この「揮発性メモリ」の用い方は、請求項の解釈においてもそのまま適用することとする。
【０２２９】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
【符号の説明】
【０２３０】
Ｂ１、Ｂ２、Ｂ３、Ｂ４  スロット部
ＢＬ  ビット線
Ｃ１、Ｃ２、Ｃ３、Ｃ４  抵抗変化メモリエリア
ＣＤＬ  共用データ転送線
ＤＬ  データ転送線
ＭＤＬ  メインデータ線
ＷＬ  ワード線
１０、２１０、３１０  メモリセルアレイ
１２、１５  メモリ層
１３、１６  ワード線層
１４  データ転送線層
１７  ダミー層
１７ａ  ダミー素子
１７ｂ  ダミー配線
１７ｃ  電圧パルス印加部
１７ｄ  電圧パルス印加制御部
２０、２２０、３２０  コマンドデコーダ
２１、２２１、３２１  メモリコアコントローラ
２２、２２２、３２２  コマンドジェネレータ
２３、２２３、３２３  アドレスデコーダ
２４、２２４、３２４  センスアンプコントローラ
２５、２２５  Ｘデコーダ
２６、２２６、３２６  メモリ層選択部
２７、２２７、３２７  Ｙデコーダ及びセンス回路
２７ａ  センス回路
２７ｅ  センス回路電源
２９、２２９、３２９  ラッチ
３０、２３０、３３０  Ｉ／Ｏバッファ
１００、２００、３００  メモリ装置
２１５  センス部
２５０  データエリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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