(57)【要約】【課題】ボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行う。【解決手段】半導体基板９と、半導体基板９上に形成された５層の配線層と、前記５層の配線層のうち、最上層の第５配線層５に形成され、それぞれ一部が露出した複数のボンディングパッド５ｅと、半導体基板９上に形成され、かつボンディングパッド５ｅの下において平面視でボンディングパッド５ｅと重なる位置に配置され、さらにボンディングパッド５ｅと電気的に接続されたトランジスタ素子等の能動素子と、を有しており、ボンディングパッド５ｅの直下には、５層の配線層のうちのいずれの配線層も設けられていない緩衝膜７が形成されている。【選択図】図２
2012039001.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数の配線層と、
前記複数の配線層のうち最上層の前記配線層に形成され、それぞれ一部が露出した複数のボンディングパッドと、
前記半導体基板上に形成され、かつ前記ボンディングパッドの下において平面視で前記ボンディングパッドと重なる位置に配置され、さらに前記ボンディングパッドと電気的に接続された能動素子と、
を有し、
前記ボンディングパッドの直下には、前記複数の配線層のうちのいずれの配線層も設けられていない第１の絶縁膜が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１の絶縁膜は、アンドープトシリケートガラス膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記ボンディングパッド及び前記配線層の配線は、アルミニウムから成ることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記アルミニウムの配線間を前記半導体基板の厚さ方向に電気的に接続する複数のビアは、タングステンから成ることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記ボンディングパッドの直下の前記第１の絶縁膜の厚さは、前記第１の絶縁膜より下の位置で前記配線層間に配置された第２の絶縁膜の厚さより厚いことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記複数の配線層は、５層配線層であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記複数の配線層のうち、最下層の前記配線層と前記第１の絶縁膜との間でかつ前記ボンディングパッドの下の位置にストライプ状の複数の配線が設けられていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記ボンディングパッドの外周部に電気的に接続されるとともに、前記半導体基板の表面のポリシリコン台座電極に電気的に接続された支柱ビアが設けられていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記複数のボンディングパッドは、主面の外周部に千鳥配列で設けられていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記能動素子は、トランジスタであることを特徴とする半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成された複数の配線層と、
前記複数の配線層のうち最上層の前記配線層に形成され、それぞれ一部が露出した複数のボンディングパッドと、
前記ボンディングパッドの下に位置し、前記複数の配線層のうちの最上層の配線と前記ボンディングパッドとを電気的に接続する複数のビアと、
前記半導体基板上に形成され、かつ前記ボンディングパッドの下において平面視で前記ボンディングパッドと重なる位置に配置され、さらに前記ボンディングパッドと電気的に接続された能動素子と、
を有し、
前記ボンディングパッドの下において、前記ボンディングパッドと平面視で重なる位置に配置された前記複数の配線層のうちの最下層の配線部が、それぞれ所定の幅からなり、かつ所定の間隔で配置された複数の配線によって構成されることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記ボンディングパッドの直下の第１の絶縁膜は、アンドープトシリケートガラス膜であることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記ボンディングパッド及び前記配線層の配線は、アルミニウムから成ることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記アルミニウムの配線間を前記半導体基板の厚さ方向に電気的に接続する複数のビアは、タングステンから成ることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記複数の配線層のうちの最下層の配線部は、それぞれ幅が２．３μｍ以下であるとともに、１．０５μｍ以上の間隔で設けられた複数の前記配線によって構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ボンディングパッド下に能動素子を配置した半導体チップに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上に入出力回路が形成され、その上を接地配線および電源配線が通り、その上にボンディングパッド用の導体層が形成され、入出力回路が、ＭＩＳＦＥＴ素子と、保護素子として機能する抵抗素子およびダイオード素子とにより形成された構造が記載されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５０１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、低コスト化を実現するために半導体チップ（以降、単にチップともいう）の縮小化を図ることがあるが、半導体チップの縮小化を図るためには、ボンディングパッドの下に配線を配置する必要がある。
【０００５】
しかしながら、ボンディングパッドの下にそのまま配線を配置したのでは、ウエハテスト工程でのプロービングによるダメージでボンディングパッドの直下のガラス（酸化膜、絶縁膜）が壊れるという不具合が発生する。すなわち、プロービングによって強いダメージ（高針圧）が加わると、ボンディングパッドの直下のガラスにクラックが形成され、このクラックから水分等がしみ込んで信頼性が低下することが課題となる。
【０００６】
そこで、５層配線品では、ボンディングパッドの下に能動素子を配置しない構成とされている。
【０００７】
なお、半導体チップの縮小化のためには、配線層を６層以上にして、つまり、配線層を一層増やして、ボンディングパッドの下に能動層を配置することも可能であるが、その場合、チップ製造コストの上昇を犠牲にしなければならない。
【０００８】
また、ウエハテスト、アッセンブリ工程におけるプロービングがダメージレスになるように条件を厳しく制約した上でボンディングパッドの下に配線を配置することも可能であるが、その際には、歩留りの低下を犠牲にしなければならない。
【０００９】
すなわち、チップ製造コストの上昇や歩留りの低下を犠牲にしなければ、半導体チップの縮小化や低コスト化、さらには信頼性の向上が図れないことが課題である。
【００１０】
なお、前記特許文献１（特開２００７−１５０１５０号公報）には、ボンディングパッドの下に抵抗素子などの能動素子が配置された半導体チップの構造が開示されている。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的は、ボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行うことができる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体装置の縮小化を図ることができる技術を提供することにある。
【００１３】
さらに、本発明の他の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板上に形成された複数の配線層と、前記複数の配線層のうち最上層の前記配線層に形成され、それぞれ一部が露出した複数のボンディングパッドと、前記半導体基板上に形成され、かつ前記ボンディングパッドの下において平面視で前記ボンディングパッドと重なる位置に配置され、さらに前記ボンディングパッドと電気的に接続された能動素子と、を有し、前記ボンディングパッドの直下には、前記複数の配線層のうちのいずれの配線層も設けられていない第１の絶縁膜が形成されているものである。
【００１７】
また、代表的な実施の形態による他の半導体装置は、半導体基板と、前記半導体基板上に形成された複数の配線層と、前記複数の配線層のうち最上層の前記配線層に形成され、それぞれ一部が露出した複数のボンディングパッドと、前記ボンディングパッドの下に位置し、前記複数の配線層のうちの最上層の配線と前記ボンディングパッドとを電気的に接続する複数のビアと、前記半導体基板上に形成され、かつ前記ボンディングパッドの下において平面視で前記ボンディングパッドと重なる位置に配置され、さらに前記ボンディングパッドと電気的に接続された能動素子と、を有し、前記ボンディングパッドの下において、前記ボンディングパッドと平面視で重なる位置に配置された前記複数の配線層のうちの最下層の配線部が、それぞれ所定の幅からなり、かつ所定の間隔で配置された複数の配線によって構成されるものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１９】
半導体装置のボンディングパッドの直下の酸化膜を壊すことなくウエハテストを行うことができる。
【００２０】
さらに、半導体装置の縮小化を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１の半導体装置のパッド配列の一例を示す平面図である。
【図２】図１のＡ−Ａ線に沿って切断した構造の一例を示す拡大部分断面図である。
【図３】図１のＢ−Ｂ線に沿って切断した構造の一例を示す拡大部分断面図である。
【図４】図１の半導体装置のパッド下回路の一例を示す回路ブロック図である。
【図５】図１の半導体装置の第５メタル配線層及びパッド開口部の構造の一例を示す平面図である。
【図６】図１の半導体装置の第３ビア層の構造の一例を示す平面図である。
【図７】図１の半導体装置の第３メタル配線層の構造の一例を示す平面図である。
【図８】図１の半導体装置の上側第２ビア層の構造の一例を示す平面図である。
【図９】図１の半導体装置の第２メタル配線層の構造の一例を示す平面図である。
【図１０】図１の半導体装置の下側第２ビア層の構造の一例を示す平面図である。
【図１１】図１の半導体装置の第１メタル配線層の構造の一例を示す平面図である。
【図１２】図１の半導体装置の第１ビア層の構造の一例を示す平面図である。
【図１３】図１の半導体装置の活性領域及びポリシリコン電極層の構造の一例を示す平面図である。
【図１４】図１の半導体装置の各層の配線を上方から眺めた構造の一例を示す透過平面図である。
【図１５】本発明の実施の形態１の変形例における各層の配線を上方から眺めた構造を示す透過平面図である。
【図１６】図１５のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。
【図１７】図１５のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。
【図１８】本発明の実施の形態２の半導体装置のパッド及びパッド下構造の一例を示す部分断面図である。
【図１９】図１８の構造の第４メタル配線層の構造の一例を示す平面図である。
【図２０】図１８の構造のコンタクトビア層の構造の一例を示す平面図である。
【図２１】図１８の構造の第３メタル配線層の構造の一例を示す平面図である。
【図２２】図１８の構造の第２メタル配線層の構造の一例を示す平面図である。
【図２３】図１８の構造の第１メタル配線層の構造の一例を示す平面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２４】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２５】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２６】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置のパッド配列の一例を示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す拡大部分断面図、図３は図１のＢ−Ｂ線に沿って切断した構造の一例を示す拡大部分断面図、図４は図１の半導体装置のパッド下回路の一例を示す回路ブロック図である。
【００２９】
図１に示す本実施の形態１の半導体装置は、例えば、単結晶シリコンなどからなる図２に示す半導体基板（半導体ウエハ）９に種々の半導体集積回路やボンディングパッド５ｅを形成した後、ダイシングなどにより半導体基板９をチップ状の各半導体装置（半導体チップ）に分離することなどにより、形成されるものであり、したがって、前記半導体装置は、半導体チップ１０である。
【００３０】
図１に示すように半導体チップ（半導体装置）１０の主面１０ａの中央部には、コア領域（セル部、内部回路形成領域）１０ｂが配置されている。コア領域１０ｂには、種々の半導体集積回路（内部回路）が形成されている。例えば、Ｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) 及びＰチャネル型ＭＩＳＦＥＴを所定数組み合わせて構成された基本セルが多数マトリクス状に配置されてコア領域１０ｂが構成されており、各基本セル内のＭＩＳＦＥＴ及び基本セル間を論理設計に基づいて結線することにより、所望の論理機能を実現している。
【００３１】
また、半導体チップ１０の主面１０ａには、外周部に沿って、複数のボンディングパッド（パッド電極、外部端子、外部接続端子）５ｅが配置されている。各ボンディングパッド５ｅは、外部装置との電気的な接続を取るための、半導体チップ１０の外部端子（外部接続用端子、入出力端子）として機能することができる。
【００３２】
半導体チップ１０の主面１０ａに設けられた複数のボンディングパッド５ｅは、半導体チップ１０の各辺に沿って外周部に２列に配置され、各列間でボンディングパッド５ｅの位置が半ピッチずれており、いわゆる千鳥配列で配置されている。例えば、半導体チップ１０の端部に近い側のボンディングパッド５ｅと、半導体チップ１０の内部寄りに位置するボンディングパッド５ｅとが、交互に配置されている。ボンディングパッド５ｅを千鳥配列で配置すれば、ボンディングパッド５ｅの実効的なピッチが縮小されるため、同一サイズの半導体チップ１０に対して、より多くのボンディングパッド５ｅを形成することができ、半導体チップ１０の多端子化が可能になる。前記ボンディングパッド５ｅの配置は単列の場合であってもよい。
【００３３】
また、半導体チップ１０の主面１０ａのコア領域１０ｂの外側には、入出力（Ｉ／Ｏ）用のＧＮＤ配線１０ｃ（図１のＤ部参照）及び電源配線１０ｄ（図１のＣ部参照）が配置され、いずれも半導体チップ１０の主面１０ａの外周部に沿って延在している。
【００３４】
次に、半導体チップ１０におけるボンディングパッド５ｅ及び前記ボンディングパッド５ｅの下の断面構造について、図２、図３及び図４を用いて説明する。
【００３５】
本実施の形態１の半導体チップ（半導体装置）１０は、図２及び図３に示すように、半導体基板９と、半導体基板９上に形成された複数の配線層と、前記複数の配線層のうち最上層の前記配線層に形成され、それぞれ一部が露出した複数のボンディングパッド５ｅと、半導体基板９上に形成され、かつボンディングパッド５ｅの下において平面視でボンディングパッド５ｅと重なる位置に配置され、さらにボンディングパッド５ｅと電気的に接続された能動素子であるトランジスタ素子９ｆ（図４参照）とを有している。
【００３６】
つまり、半導体チップ１０は、ボンディングパッド５ｅの下の領域（以降、単にパッド下の領域ともいう）に前記能動素子が配置された構造のものである。
【００３７】
また、ボンディングパッド５ｅの直下には、図２及び図３に示すように、前記複数の配線層のうちのいずれの配線層も設けられていない第１の絶縁膜である緩衝膜（緩衝層）７が形成されている。
【００３８】
すなわち、ベースとなる半導体基板９上には、下から第１配線層１、第２配線層２、第３配線層３が順に積層されて形成され、第３配線層３の上に緩衝層となる緩衝膜７が形成され、さらに緩衝膜７の上に第５配線層５が形成され、この第５配線層５にボンディングパッド５ｅが形成されている。つまり、ボンディングパッド５ｅの直下の領域の本来第４配線層が形成される領域には、絶縁膜（第１の絶縁膜）の層のみが形成され、配線が形成されずに緩衝膜７となっている。したがって、半導体チップ１０は、パッド直下の緩衝膜７に配線が全く形成されていない５層配線構造のものである。
【００３９】
ここで、図４はボンディングパッド５ｅの下の位置に配置されたＩ／Ｏバッファ回路の一例であり、ボンディングパッド５ｅと電気的に接続された４つのトランジスタ素子９ｆが、図２及び図３に示す半導体基板９上のボンディングパッド５ｅの下の領域に配置されている。これら４つのトランジスタ素子９ｆは、図４に示すように論理回路１１（またはレベルシフタなど）と電気的に接続されている。
【００４０】
このようにＩ／Ｏバッファ回路をボンディングパッド５ｅの下に配置することで、チップエリアを有効利用することができ、半導体チップ（半導体装置）１０の縮小化を図ることができる。
【００４１】
次に、半導体チップ１０の各配線層の配線の詳細形状について説明する。
【００４２】
図５は図１の半導体装置の第５メタル配線層及びパッド開口部の構造の一例を示す平面図、図６は図１の半導体装置の第３ビア層の構造の一例を示す平面図、図７は図１の半導体装置の第３メタル配線層の構造の一例を示す平面図、図８は図１の半導体装置の上側第２ビア層の構造の一例を示す平面図、図９は図１の半導体装置の第２メタル配線層の構造の一例を示す平面図、図１０は図１の半導体装置の下側第２ビア層の構造の一例を示す平面図である。さらに、図１１は図１の半導体装置の第１メタル配線層の構造の一例を示す平面図、図１２は図１の半導体装置の第１ビア層の構造の一例を示す平面図、図１３は図１の半導体装置の活性領域及びポリシリコン電極層の構造の一例を示す平面図、図１４は図１の半導体装置の各層の配線を上方から眺めた構造の一例を示す透過平面図である。
【００４３】
まず、図５に示す最上層の第５配線層５の配線について説明する。図５のＡ−Ａ断面と図２の第５メタル配線５ａとが対応しており、また、図５のＢ−Ｂ断面と図３の第５メタル配線５ａとが対応している。なお、図５では単体のボンディングパッド５ｅの第５配線層５（最上層）のメタルレイアウトを示しており、図３に示すように、ボンディングパッド５ｅは第５配線層５の第５メタル配線５ａの一部となっている。さらに、ボンディングパッド５ｅは、その外周部が保護膜６によって覆われて保護されているが、中央部は保護膜６の開口部６ａによって露出して接続用端子となっている。
【００４４】
また、ボンディングパッド５ｅの周囲には、図３や図５に示すように、ボンディングパッド５ｅと絶縁された電源配線５ｂや、ボンディングパッド５ｅと電気的に接続された出力バッファ出力配線５ｃ、さらにはＧＮＤ配線５ｄや論理回路１１（またはレベルシフタなど）などの配線が配置されている。
【００４５】
次に、図６に示す第３ビア層の配線について説明する。図６のＡ−Ａ断面と図２の第３ビア３ａの層とが対応しており、また、図６のＢ−Ｂ断面と図３の第３ビア３ａの層とが対応している。
【００４６】
図３及び図６に示すように、第３ビア層には、複数の第３ビア３ａが配置されている。すなわち、第５配線層５にてボンディングパッド５ｅの周囲に配置された電源配線５ｂと、第３配線層３の電源配線３ｆとを電気的に接続する複数の電源ビア３ｂが設けられ、さらに、第５配線層５にてボンディングパッド５ｅと電気的に接続された出力バッファ出力配線５ｃと、第３配線層３の出力バッファ出力配線３ｇとを電気的に接続する複数の出力バッファ出力ビア３ｃが設けられている。
【００４７】
また、第３ビア層には、図６に示すように複数のＧＮＤビア３ｄや論理回路１１（またはレベルシフタなど）などの配線も配置されている。
【００４８】
ただし、図２及び図３に示すように、複数の第３ビア３ａが形成された層（第３ビア層）のパッド下の領域の緩衝膜７には、配線は全く形成されていない。
【００４９】
次に、図７に示す第３配線層３の配線について説明する。図７のＡ−Ａ断面と図２の第３メタル配線３ｅとが対応しており、また、図７のＢ−Ｂ断面と図３の第３メタル配線３ｅとが対応している。
【００５０】
図７に示すように、第３配線層３には、第５配線層５（最上層）のボンディングパッド５ｅの下の位置の領域にストライプ状の複数の第３メタル配線３ｅである電源配線３ｆが設けられている。これらストライプ状の複数の電源配線３ｆは、例えば、プローブ検査の際にボンディングパッド５ｅに接触させるプローブのすべり方向Ｒと交差する方向に延在して配置されている。これにより、プローブ荷重による応力の分散化を図っている。なお、ボンディングパッド５ｅ上で前記プローブをすべらせるのは、パッド表面の酸化膜を除去するためである。
【００５１】
また、第３配線層３において、パッド下以外の領域には、ストライプ状の複数のＧＮＤ配線３ｈが設けられている。このストライプ状のＧＮＤ配線３ｈは、ストライプ状の電源配線３ｆと同方向に延在して配置されている。さらに、ストライプ状の電源配線３ｆやＧＮＤ配線３ｈの周囲には、他の電源配線３ｆ、出力バッファ出力配線３ｇ、他のＧＮＤ配線３ｈ及び論理回路１１（またはレベルシフタなど）などの配線が配置されている。パッド下以外の領域の他の電源配線３ｆは、図３に示すように第５配線層５の電源配線５ｂと第３ビア３ａの層の複数の電源ビア３ｂを介して電気的に接続されており、同様に、パッド下以外の領域の他のＧＮＤ配線３ｈは、図５に示す第５配線層５のＧＮＤ配線５ｄと図６に示す第３ビア３ａの層の複数のＧＮＤビア３ｄを介して電気的に接続されている。
【００５２】
なお、パッド下の領域の電源配線３ｆがストライプ状に形成されていることにより、プローブ検査でボンディングパッド５ｅに荷重が掛かった際に、パッド下の電源配線３ｆに掛かる応力を分散させることができ、応力が局所的に集中することを低減して耐荷重性を高めることができる。
【００５３】
また、パッド下以外の領域のＧＮＤ配線３ｈがストライプ状に形成されていることにより、電圧降下などの安定稼働阻害要因を緩和させることができる。
【００５４】
なお、第３配線層３におけるストライプ状の電源配線３ｆやＧＮＤ配線３ｈは、一例として、ライン（Ｌ）／スペース（Ｓ）が０．２４μｍ／０．２４μｍとなっている。すなわち、ライン（配線）の幅を０．２４μｍと狭くすることで、配線（アルミニウム）による撓みを低減することができるとともに、スペースの幅も０．２４μｍと狭くすることで、ＧＮＤに用いる配線の占有率を高めて対ＥＳＤ（Electro Static Discharge) を向上させることができる。
【００５５】
次に、図８及び図３に示す上側第２ビア層の配線について説明する。図８のＡ−Ａ断面と図２の上側第２ビア２ａの層とが対応しており、また、図８のＢ−Ｂ断面と図３の上側第２ビア２ａの層とが対応している。
【００５６】
図８及び図３に示すように、上側第２ビア層には、複数の上側第２ビア２ａが配置されている。すなわち、第３配線層３にてパッド下の領域に配置されたストライプ状の電源配線３ｆと、第２配線層２の第２メタル配線２ｅの電源配線２ｆとを電気的に接続する複数の上側電源ビア２ｂが設けられ、さらに、第３配線層３の出力バッファ出力配線３ｇと第２配線層２の出力バッファ出力配線２ｇとを電気的に接続する複数の上側出力バッファ出力ビア２ｃが設けられている。また、第３配線層３のパッド下以外の領域の他の電源配線３ｆと、第２配線層２のパッド下以外の領域の他の電源配線２ｆとを電気的に接続する複数の上側ＧＮＤビア２ｄが設けられている。
【００５７】
また、上側第２ビア層には、図８に示すようにパッド下以外の領域にも複数の上側ＧＮＤビア２ｄや論理回路１１（またはレベルシフタなど）などの配線も配置されている。
【００５８】
次に、図９に示す第２配線層２の配線について説明する。図９のＡ−Ａ断面と図２の第２配線層２とが対応しており、また、図９のＢ−Ｂ断面と図３の第２メタル配線２ｅとが対応している。
【００５９】
図９に示すように、第２配線層２には、パッド下の領域にストライプ状の複数の電源配線２ｆが格子状に形成されている。ここでのライン（Ｌ）／スペース（Ｓ）は、一例として、１．６８μｍ／０．７２μｍであり、クラックが発生しない限界まで配線を太くして対ＥＳＤを高めている。すなわち、第２メタル配線２ｅの幅は第３メタル配線３ｅの幅（ライン（Ｌ）：０．２４μｍ）より太く、これによって、ライン（配線）の占有率を上げて対ＥＳＤを高めることができる。
【００６０】
また、第２配線層２において、パッド下以外の領域にも、ストライプ状の複数のＧＮＤ配線２ｈが格子状に形成されている。ここでのライン（Ｌ）／スペース（Ｓ）も、電源配線２ｆの場合と同様で、例えば、１．６８μｍ／０．７２μｍであり、クラックが発生しない限界まで配線を太くして、ライン（配線）の占有率を上げて対ＥＳＤを高めることができる。
【００６１】
また、格子状の電源配線２ｆやＧＮＤ配線２ｈの周囲には、他の電源配線２ｆ、出力バッファ出力配線２ｇ、他のＧＮＤ配線２ｈ及び論理回路１１（またはレベルシフタなど）などの配線が配置されている。
【００６２】
次に、図１０、図２及び図３に示す下側第２ビア層の配線について説明する。図１０のＡ−Ａ断面と図２の下側第２ビア２ｉの層とが対応しており、また、図１０のＢ−Ｂ断面と図３の下側第２ビア２ｉの層とが対応している。
【００６３】
図１０に示すように、下側第２ビア層には、複数の下側第２ビア２ｉが配置されている。すなわち、複数の下側電源ビア２ｊ、下側出力バッファ出力ビア２ｋ及び下側ＧＮＤビア２ｍが配置されている。また、下側第２ビア層には、論理回路１１（またはレベルシフタなど）などの配線も配置されている。
【００６４】
次に、図１１、図２及び図３に示す第１配線層１の配線について説明する。図１１のＡ−Ａ断面と図２の第１メタル配線１ｅの層とが対応しており、また、図１１のＢ−Ｂ断面と図３の第１メタル配線１ｅの層とが対応している。第１配線層１には、図１１に示すように、電源配線１ｆ、出力バッファ出力配線１ｇ、出力バッファ入力配線１ｈ及びＧＮＤ配線１ｉが設けられている。
【００６５】
第１配線層１の第１メタル配線１ｅは、第２メタル配線２ｅ及び第３メタル配線３ｅと交差する方向に延在して配置され、パッド下の領域では各配線がストライプ状に延在して配置されている。さらに、出力バッファ入力配線１ｈが、出力バッファ出力配線１ｇ、電源配線１ｆ及びＧＮＤ配線１ｉを囲むようにリング状に配置されている。すなわち、リング状の出力バッファ入力配線１ｈの内側に出力バッファ出力配線１ｇ、電源配線１ｆ及びＧＮＤ配線１ｉがストライプ状に配置されて形成されている。
【００６６】
なお、第１配線層１にも論理回路１１（またはレベルシフタなど）などの配線が配置されている。
【００６７】
次に、図１２、図２及び図３に示す第１ビア１ａの配線について説明する。図１２のＡ−Ａ断面と図２の第１ビア１ａの層とが対応しており、また、図１２のＢ−Ｂ断面と図３の第１ビア１ａの層とが対応している。
【００６８】
図１２に示すように、第１ビア１ａの層には、複数の電源ビア１ｂ、出力バッファ出力ビア１ｃ、出力バッファ入力ビア１ｊ及びＧＮＤビア１ｄが配置されている。
【００６９】
ここで、図２に示すように複数の電源ビア１ｂは、第１配線層１の電源配線１ｆと半導体基板９の主面９ａの活性領域９ｂ（ソース電極）とを電気的に接続しており、また、図３に示すように複数の出力バッファ出力ビア１ｃは、第１配線層１の出力バッファ出力配線１ｇと半導体基板９の主面９ａの活性領域９ｂ（ドレイン電極）とを電気的に接続している。
【００７０】
なお、第１ビア１ａの層にも、論理回路１１（またはレベルシフタなど）などの配線が配置されている。
【００７１】
次に、図１３及び図２に示す半導体基板９の主面９ａのパッド下の領域の能動層の配線について説明する。図１３のＡ−Ａ断面と図２の能動層（ポリシリコン層９ｄ）とが対応しており、また、図１３のＢ−Ｂ断面と図３の能動層とが対応している。
【００７２】
図２及び図１３に示すように、半導体基板９の主面９ａ上のパッド下の領域のポリシリコン層９ｄ（能動層）にはソース電極の活性領域９ｂとドレイン電極の活性領域９ｂとが、ゲート酸化膜９ｃ上のゲート電極であるポリシリコン電極９ｅを介してその両側に形成されている。すなわち、図１３に示すように、活性領域９ｂにおいて、ゲート電極であるポリシリコン電極９ｅの両側にＰチャネルソース電極９ｇとＰチャネルドレイン電極９ｈが形成されている（ポリシリコン電極９ｅの一方の側にＰチャネルソース電極９ｇが形成され、さらに他方の側にＰチャネルドレイン電極９ｈが形成されている）。
【００７３】
したがって、ボンディングパッド５ｅの下に能動素子（図４に示すトランジスタ素子９ｆ）が形成されている。
【００７４】
また、半導体基板９の主面９ａ上のパッド下以外の領域には、図１３に示すように、活性領域９ｂにおいて、ゲート電極であるポリシリコン電極９ｅの両側にＮチャネルソース電極９ｉとＮチャネルドレイン電極９ｊが形成されている（ポリシリコン電極９ｅの一方の側にＮチャネルソース電極９ｉが形成され、さらに他方の側にＮチャネルドレイン電極９ｊが形成されている）。
【００７５】
次に、図１４は半導体チップ（半導体装置）１０の主面１０ａの複数のボンディングパッド５ｅのパッド配列を示すものであり、複数のボンディングパッド５ｅが千鳥配置されている。さらに、各ボンディングパッド５ｅの両側に電源配線５ｂもしくはＧＮＤ配線５ｄが配置されており、これによって電源／ＧＮＤの補強を図ることができる。
【００７６】
次に、本実施の形態１の半導体チップ（半導体装置）１０におけるボンディングパッド５ｅの直下の第１の絶縁膜である緩衝膜７について説明する。半導体チップ１０では、少なくともパッド直下の緩衝膜７は、ヤング率の低いガラスによって形成されている。ヤング率の低いガラスの一例としては、アンドープトシリケートガラス（ＵＳＧ）であり、そのヤング率は、例えば、７２ＧＰａである。ただし、パッド下以外の領域の絶縁膜に対しても、ＵＳＧを用いてもよいことは言うまでもない。
【００７７】
さらに、半導体チップ１０では、ボンディングパッド５ｅの直下の緩衝膜７の厚さは、前記緩衝膜７より下の位置で配線層間に配置された第２の絶縁膜の厚さより厚い。例えば、図３に示すように、パッド下の緩衝膜７（第３ビア３ａの層の絶縁膜）の厚さ（Ｔ２）は、パッド下の領域における下側第２ビア２ｉの層や上側第２ビア２ａの層等の層間絶縁膜（第２の絶縁膜）８の厚さ（Ｔ１）より厚い（Ｔ１＜Ｔ２）。
【００７８】
ここで、ガラスは引っ張り応力で破壊が起こると言われており、ガラスの層が撓んだ時の下面で引っ張り応力が最大となる。
【００７９】
したがって、本実施の形態１の半導体チップ１０では、ボンディングパッド５ｅの直下のガラス（緩衝膜７）の膜厚を厚くする（Ｔ２＞Ｔ１）ことにより、前記下面の引っ張り応力が減少するというガラスの効果を利用している。すなわち、パッド下の緩衝膜７にメタル（配線）を形成せずにガラス（絶縁膜）のみで構成するとともに、ガラス（絶縁膜）の膜厚を厚くすることで、タングステン等に比較してヤング率が低くなるため（タングステンのヤング率は、例えば、４０６．９ＧＰａ）、下面の引っ張り応力を減少させてプローブ検査時に緩衝膜７にクラックが形成されることを低減または阻止できる。
【００８０】
また、各配線層のメタル配線間を半導体基板９の厚さ方向に電気的に接続する各ビアがタングステンから成ることにより、前述のようにタングステンのヤング率は高く耐荷重性も高いため、層間での配線が接続不良になることを抑制できる。
【００８１】
また、ボンディングパッド５ｅを含む各配線層におけるメタル配線は、アルミニウムを主成分とする金属配線から成る。これにより、配線の微細化を図ることができる。前記メタル配線は、例えば、銅又は銅合金配線でもよい。
【００８２】
本実施の形態１の半導体装置（半導体チップ１０）によれば、パッド下の領域に能動素子（トランジスタ素子９ｆ等）が配置された半導体チップ１０において、パッド直下の絶縁膜からなる緩衝膜７に配線が形成されていないことで、半導体チップ１０のウエハテスト工程においてボンディングパッド５ｅにプローブを当ててテストを行った際に、ボンディングパッド５ｅの直下の絶縁膜（酸化膜）である緩衝膜７を壊すことなくウエハテストを行うことができる。
【００８３】
これにより、半導体チップ１０の信頼性の向上を図ることができる。
【００８４】
なお、本実施の形態１の半導体チップ１０では、プローブ条件の一例として、４．７ｇｆ×シングル１５回のプローブ検査をＯＫとすることができる。
【００８５】
また、ボンディングパッド５ｅの下にトランジスタ素子９ｆ等の能動素子を配置可能になるため、半導体チップ１０の縮小化を図ることができる。
【００８６】
さらに、半導体チップ１０の縮小化を図れるため、半導体チップ１０の低コスト化を図ることができる。
【００８７】
次に、本実施の形態１の変形例について説明する。
【００８８】
図１５は本発明の実施の形態１の変形例における各層の配線を上方から眺めた構造を示す透過平面図、図１６は図１５のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図１７は図１５のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。
【００８９】
図１５〜図１７に示す変形例は、ボンディングパッド５ｅの外周部の４箇所（４つの角部）においてボンディングパッド５ｅに電気的に接続し、かつ支柱構造となるような支柱ビア９ｎが配置され、半導体基板９の表面の絶縁層９ｋ上に配置した能動層に用いるポリシリコン電極９ｅ（トランジスタ素子９ｆ）と同層のポリシリコン台座電極９ｍ上に支柱構造を構築したものである。すなわち、図１５に示すボンディングパッド５ｅの外周部の４つの角部に電気的に接続されるとともに、図１６及び図１７に示す半導体基板９の表面のポリシリコン電極９ｅと同層のポリシリコン台座電極９ｍに電気的に接続された支柱ビア９ｎが４本設けられているものである。
【００９０】
この支柱ビア９ｎは、図１６及び図１７に示すように、第１メタル配線１ｅ、第２メタル配線２ｅ及び第３メタル配線３ｅとそれぞれの配線層においてそれぞれ接続パッド１２を介して電気的に接続されている。
【００９１】
支柱ビア９ｎが設けられたことにより、プローブ検査に対するパッド下の緩衝膜７の強度をさらに高めることができる。
【００９２】
（実施の形態２）
図１８は本発明の実施の形態２の半導体装置のパッド及びパッド下構造の一例を示す部分断面図、図１９は図１８の構造の第４メタル配線層の構造の一例を示す平面図、図２０は図１８の構造のコンタクトビア層の構造の一例を示す平面図、図２１は図１８の構造の第３メタル配線層の構造の一例を示す平面図、図２２は図１８の構造の第２メタル配線層の構造の一例を示す平面図、図２３は図１８の構造の第１メタル配線層の構造の一例を示す平面図である。
【００９３】
本実施の形態２は、実施の形態１が５層の配線層であったのに対して、配線層が４層の場合の半導体チップ（半導体装置）１３のパッド下の構造を示すものである。
【００９４】
図１８及び図１９に示すように、半導体基板９上に形成された４層の配線層のうち、最上層（第４配線層４）には、第４メタル配線４ａの一部であるボンディングパッド４ｂが形成されている。ボンディングパッド４ｂは、図１８に示すように、その外周部が保護膜６によって覆われて保護されているが、中央部は保護膜６の開口部６ａによって露出して接続用端子となっている。
【００９５】
また、ボンディングパッド４ｂの直下の層間絶縁膜８には、ボンディングパッド４ｂと電気的に接続された出力バッファ出力ビア３ｃが図２０に示すようにストライプ状に複数配置されている。このストライプ状の出力バッファ出力ビア３ｃは、プローブのすべり方向Ｒに対して交差する方向に延在している。なお、出力バッファ出力ビア３ｃは、例えば、タングステンから成る。
【００９６】
このように本実施の形態２の半導体チップ１３では、ボンディングパッド４ｂの直下の層間絶縁膜８に複数のビアである出力バッファ出力ビア３ｃが配置されている。
【００９７】
また、複数の出力バッファ出力ビア３ｃの下層には、これら出力バッファ出力ビア３ｃと電気的に接続された第３配線層３の図２１に示す第３メタル配線３ｅである出力バッファ出力配線３ｇが配置されている。
【００９８】
さらに、第３配線層３の出力バッファ出力配線３ｇの下には、この出力バッファ出力配線３ｇと層間絶縁膜８を介在させて第２配線層２の図２２に示す第２メタル配線２ｅである電源配線２ｆが設けられている。この電源配線２ｆは、ストライプ状に複数配置されており、第３配線層３の出力バッファ出力ビア３ｃと同様に、プローブのすべり方向Ｒに対して交差する方向に延在している。
【００９９】
なお、第２配線層２のストライプ状の電源配線２ｆは、そのライン（Ｌ）／スペース（Ｓ）が、一例として、０．３２μｍ／０．２６μｍとなっている。
【０１００】
また、第２配線層２の電源配線２ｆの下には、この電源配線２ｆと層間絶縁膜８を介在させて第１配線層１の第１メタル配線１ｅである図２３に示す電源配線１ｆ、出力バッファ出力配線１ｇ及び出力バッファ入力配線１ｈがストライプ状に設けられている。これらストライプ状の電源配線１ｆ、出力バッファ出力配線１ｇ及び出力バッファ入力配線１ｈは、プローブのすべり方向Ｒに沿った方向に延在している。
【０１０１】
なお、第１配線層１のストライプ状の電源配線１ｆ、出力バッファ出力配線１ｇ及び出力バッファ入力配線１ｈを含む配線部は、それらのライン（Ｌ）／スペース（Ｓ）が、一例として、２．３μｍ以下／１．０５μｍ以上となっている。
【０１０２】
すなわち、ボンディングパッド４ｂの下において、ボンディングパッド４ｂと平面視で重なる位置に配置された最下層の電源配線１ｆ、出力バッファ出力配線１ｇ及び出力バッファ入力配線１ｈを含むストライプ状の配線部は、それぞれの配線の幅が２．３μｍ以下であるとともに、それぞれの配線が１．０５μｍ以上の間隔で設けられている。
【０１０３】
また、図１８に示すように、半導体基板９の主面９ａの能動層には、ゲート酸化膜９ｃ上に形成されたゲート電極である複数のポリシリコン電極９ｅが形成されている。すなわち、ボンディングパッド４ｂの下の領域の位置で、かつ平面視でボンディングパッド４ｂと重なる位置に、例えば、実施の形態１と同様にトランジスタ等の能動素子となる複数のポリシリコン電極９ｅが形成されている。
【０１０４】
なお、第４配線層４のボンディングパッド４ｂを含む第４メタル配線４ａ、第３配線層３の第３メタル配線３ｅ、第２配線層２の第２メタル配線２ｅ及び第１配線層１の第１メタル配線１ｅは、例えば、アルミニウムから成る。
【０１０５】
本実施の形態２の半導体チップ（半導体装置）１３のパッド下の構造においては、電源層を１層として（第２配線層２の電源配線２ｆ）少なくするとともに、最下層の第１配線層１の配線（電源配線１ｆ、出力バッファ出力配線１ｇ及び出力バッファ入力配線１ｈ）のライン（Ｌ）／スペース（Ｓ）を、例えば２．３μｍ以下／１．０５μｍ以上として配線の幅と間隔の最大値を規定することで、図１８に示すＱ部の剛性を小さくすることができる。
【０１０６】
したがって、上方（ボンディングパッド４ｂ上）からのプローブ荷重に対して、図１８のＰ部（層間絶縁膜８）に掛かる応力を考えた時、Ｑ部の剛性が小さいことからＰ部に掛かる応力も小さくすることができ、プローブ荷重に対する耐荷重性を高めることができる。
【０１０７】
以上により、本実施の形態２の半導体装置（半導体チップ１３）においても、パッド直下の層間絶縁膜８のプローブ荷重に対する耐荷重性を高めることができるため、半導体チップ１３のウエハテスト工程においてボンディングパッド４ｂにプローブを当ててテストを行った際に、ボンディングパッド４ｂの直下の絶縁膜（酸化膜）である層間絶縁膜８を壊すことなくウエハテストを行うことができる。
【０１０８】
これにより、半導体チップ１３の信頼性の向上を図ることができる。
【０１０９】
なお、本実施の形態２の半導体チップ１３では、プローブ条件の一例として、１２ｇｆ×シングル１７回のプローブ検査をＯＫとすることができる。
【０１１０】
本実施の形態２の半導体チップ（半導体装置）１３のその他の構造については、実施の形態１の半導体チップ１０と同様であるため、その重複説明は省略する。
【０１１１】
さらに、本実施の形態２の半導体チップ１３によって得られるその他の効果については、実施の形態１の半導体チップ１０によって得られる効果と同様であるため、その重複説明は省略する。
【０１１２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１３】
例えば、前記実施の形態１，２では、パッド下の能動層に設けられる能動素子の一例として、トランジスタ素子の場合を説明したが、前記能動素子は、トランジスタ素子以外の抵抗素子やダイオード素子等であってもよい。
【産業上の利用可能性】
【０１１４】
本発明は、下層に能動素子が配置されたボンディングパッドを有する半導体装置に好適である。
【符号の説明】
【０１１５】
１  第１配線層
１ａ  第１ビア
１ｂ  電源ビア
１ｃ  出力バッファ出力ビア
１ｄ  ＧＮＤビア
１ｅ  第１メタル配線
１ｆ  電源配線
１ｇ  出力バッファ出力配線
１ｈ  出力バッファ入力配線
１ｉ  ＧＮＤ配線
１ｊ  出力バッファ入力ビア
２  第２配線層
２ａ  上側第２ビア
２ｂ  上側電源ビア
２ｃ  上側出力バッファ出力ビア
２ｄ  上側ＧＮＤビア
２ｅ  第２メタル配線
２ｆ  電源配線
２ｇ  出力バッファ出力配線
２ｈ  ＧＮＤ配線
２ｉ  下側第２ビア
２ｊ  下側電源ビア
２ｋ  下側出力バッファ出力ビア
２ｍ  下側ＧＮＤビア
３  第３配線層
３ａ  第３ビア
３ｂ  電源ビア
３ｃ  出力バッファ出力ビア
３ｄ  ＧＮＤビア
３ｅ  第３メタル配線
３ｆ  電源配線
３ｇ  出力バッファ出力配線
３ｈ  ＧＮＤ配線
４  第４配線層
４ａ  第４メタル配線
４ｂ  ボンディングパッド
５  第５配線層
５ａ  第５メタル配線
５ｂ  電源配線
５ｃ  出力バッファ出力配線
５ｄ  ＧＮＤ配線
５ｅ  ボンディングパッド
６  保護膜
６ａ  開口部
７  緩衝膜（第１の絶縁膜）
８  層間絶縁膜（第２の絶縁膜）
９  半導体基板
９ａ  主面
９ｂ  活性領域
９ｃ  ゲート酸化膜
９ｄ  ポリシリコン層
９ｅ  ポリシリコン電極
９ｆ  トランジスタ素子（能動素子）
９ｇ  Ｐチャネルソース電極
９ｈ  Ｐチャネルドレイン電極
９ｉ  Ｎチャネルソース電極
９ｊ  Ｎチャネルドレイン電極
９ｋ  絶縁層
９ｍ  ポリシリコン台座電極
９ｎ  支柱ビア
１０  半導体チップ（半導体装置）
１０ａ  主面
１０ｂ  コア領域
１０ｃ  ＧＮＤ配線
１０ｄ  電源配線
１１  論理回路
１２  接続パッド
１３  半導体チップ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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