(57)【要約】【課題】半導体チップの搭載時における位置ずれや短絡不良の発生が抑制される半導体装置を提供する。【解決手段】端面ＣＥＧを有し、電気回路を含む半導体素子ＣＨＰと、半導体素子ＣＨＰの電気回路と電気的に接続される複数のリードフレームＬＦと、半導体素子ＣＨＰを覆うように形成される樹脂材料ＭＲとを備えている。上記リードフレームＬＦの半導体素子ＣＨＰ側の端部には半導体素子ＣＨＰの端面ＣＥＧに沿って延びるとともに半導体素子ＣＨＰの端面ＣＥＧに連なる裏面ＣＨＰｂに対向する位置にまで延びる半導体素子保持部ＩＬ１，ＩＬ２が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
端面を有し、電気回路を含む半導体素子と、
前記半導体素子の前記電気回路と電気的に接続される複数のリードフレームと、
前記半導体素子を覆うように形成される樹脂材料とを備えており、
前記リードフレームの前記半導体素子側の端部には前記半導体素子の前記端面に沿って延びるとともに前記半導体素子の前記端面に連なる裏面に対向する位置にまで延びる半導体素子保持部が形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、外部の回路と電気的に接続する配線を有する半導体装置に関するものである。
【背景技術】
【０００２】
リードフレームを用いた半導体装置の製造において、搭載される半導体チップとリードフレームとは、主にワイヤボンディング方式により接続される。ワイヤボンディング方式により半導体チップとリードフレームとを接続する技術は、たとえば特開平５−２９１３４５号公報（特許文献１）に開示されている。あるいは、たとえば球形の導電性部材であるバンプ電極を用いて、半導体チップとリードフレームとが接続される技術もあり、このような技術は、たとえば特開平１１−３４５８４２号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２９１３４５号公報
【特許文献２】特開平１１−３４５８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえば特開平５−２９１３４５号公報のようにワイヤボンディング方式を用いた場合、ピン数の増加ならびに、半導体チップの縮小化および高集積化が進むにつれて、半導体チップのパッド間距離が短くなるため、隣接するワイヤ間距離が短くなる傾向にある。その結果、隣接するワイヤ同士が接触することによる短絡不良が製造工程において発生する可能性があり、短絡不良は半導体装置の組立歩留まりを低下させる要因のひとつとなっている。
【０００５】
また特開平５−２９１３４５号公報においては、フリップチップをリードフレームに仮固定する方法についての具体的な開示がない。このため、半導体チップをリードフレームまたはダイパッドに搭載する際に、位置ずれが発生する可能性がある。位置ずれは、たとえ微小であっても、ワイヤボンディングポイントがずれるなどの問題を引き起こす可能性があり、このことはワイヤの短絡不良の原因となる。特開平１１−３４５８４２号公報においては、リードフレームに形成された接続用窪みにバンプ電極が嵌まり込むことによりバンプ電極とリードフレームとの仮固定の強度が増す。しかしこの方法を用いても、後工程において充填するモールド樹脂が勢いよく流し込まれることによりバンプ電極が窪みから外れれば、半導体チップの位置ずれを起こす可能性があるため、この方法は仮固定の手段としては不十分である。
【０００６】
本発明は、上記の問題に鑑みなされたものである。その目的は、半導体チップの搭載時における位置ずれや短絡不良の発生が抑制される半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、端面を有し、電気回路を含む半導体素子と、半導体素子の電気回路と電気的に接続される複数のリードフレームと、半導体素子を覆うように形成される樹脂材料とを備えている。上記リードフレームの半導体素子側の端部には半導体素子の端面に沿って延びるとともに半導体素子の端面に連なる裏面に対向する位置にまで延びる半導体素子保持部が形成されている。
【発明の効果】
【０００８】
本実施例によれば、半導体素子は、半導体素子の端面に沿って延びるとともに半導体素子の端面に連なる裏面に対向する位置にまで延びる半導体素子保持部に搭載されることにより、その固定される位置がずれることが抑制され、容易に仮固定できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置の概略断面図である。
【図２】図１に示す半導体装置の概略平面図である。
【図３】本発明の比較例としての半導体装置の概略断面図である。
【図４】本発明の実施の形態２に係る半導体装置の第１例の概略断面図である。
【図５】本発明の実施の形態２に係る半導体装置の第２例の概略断面図である。
【図６】本発明の実施の形態２に係る半導体装置の第３例の概略断面図である。
【図７】本発明の実施の形態２に係る半導体装置の第４例の概略断面図である。
【図８】本発明の実施の形態３に係る半導体装置の概略断面図である。
【図９】本発明の実施の形態４に係る半導体装置の第１例の概略断面図である。
【図１０】本発明の実施の形態４に係る半導体装置の第２例の概略断面図である。
【発明を実施するための形態】
【００１０】
（実施の形態１）
図１および図２を参照して、本実施の形態に係る半導体装置は、半導体チップＣＨＰ（半導体素子）と、複数のリードフレームＬＦと、モールド樹脂ＭＲ（樹脂材料）とボールＢＬとを有している。半導体チップＣＨＰは、たとえばシリコンの単結晶からなるウエハより所定の大きさにダイシングされたチップである。半導体チップＣＨＰの一方の主表面ＣＨＰａ（図１における上側の表面）上に電気回路が形成されている。半導体チップＣＨＰの平面視における端部には端面ＣＥＧを有しており、端面ＣＥＧは、半導体チップＣＨＰの主表面ＣＨＰａと、主表面ＣＨＰａに対向する主表面ＣＨＰｂとの距離である厚み方向の側面である。すなわち半導体チップＣＨＰの外表面を構成する主表面ＣＨＰａ（表面）と端面ＣＥＧと主表面ＣＨＰｂ（裏面）とは、互いに連なっている。
【００１１】
モールド樹脂ＭＲは半導体チップＣＨＰの外表面、すなわち主表面ＣＨＰａ，ＣＨＰｂおよび端面ＣＥＧを覆うように配置される樹脂材料である。モールド樹脂ＭＲはたとえばフェノールからなることが好ましい。モールド樹脂ＭＲはたとえばセラミックからなるパッケージの内部に半導体チップＣＨＰが搭載された状態で、パッケージを充填する樹脂材料である。モールド樹脂ＭＲに覆われることにより、半導体チップＣＨＰは外部の衝撃などから保護される。モールド樹脂ＭＲは半導体チップＣＨＰに接続されるリードフレームＬＦの一部をも覆う。
【００１２】
リードフレームＬＦは、半導体チップＣＨＰの平面視における周囲に、半導体チップＣＨＰの外周に沿う方向に関する一定の距離ごとに複数配置される。リードフレームＬＦは、半導体チップＣＨＰの主表面ＣＨＰａに形成される電気回路と半導体チップＣＨＰの外部に形成される電気回路とを電気的に接続する。リードフレームは、たとえば銅合金（Ｃｕ−Ｆｅ−Ｐなど）または鉄合金（Ｆｅ−４２％Ｎｉ）などからなることが好ましい。
【００１３】
リードフレームＬＦは、インナーリードＩＬとアウターリードＯＬとを有している。インナーリードＩＬは、リードフレームＬＦのうち、モールド樹脂ＭＲに覆われる領域である。アウターリードＯＬは、リードフレームＬＦのうち、モールド樹脂ＭＲの外部の領域である。リードフレームＬＦのうち、半導体チップＣＨＰから見てより内側、すなわち半導体チップＣＨＰにより近い領域がインナーリードＩＬであり、半導体チップＣＨＰから見てより外側、すなわち半導体チップＣＨＰからより離れた領域がアウターリードＯＬである。半導体チップＣＨＰとリードフレームＬＦとは、インナーリードＩＬにおいて互いに電気的に接続される。モールド樹脂ＭＲの外部の電気回路とリードフレームＬＦとは、アウターリードＯＬにおいて互いに電気的に接続される。
【００１４】
インナーリードＩＬのうち半導体チップＣＨＰの配置される側を向いた端面であるリード端面ＩＥＧは、チップ端面ＣＥＧと対向することが好ましい。またインナーリードＩＬのうち半導体チップＣＨＰの主表面ＣＨＰａ，ＣＨＰｂに沿うように延びるリード上面ＩＢＧは、半導体チップＣＨＰの裏面側の主表面ＣＨＰｂと対向することが好ましい。
【００１５】
なおリードフレームＬＦは、インナーリードＩＬおよびアウターリードＯＬが一体として形成されてもよいが、たとえばインナーリードＩＬとアウターリードＯＬとが互いに別の部材であり、これらが導電性の材料により互いに機械的にかつ電気的に接続された態様であってもよい。
【００１６】
本実施の形態においては、リードフレームＬＦを構成するインナーリードＩＬには、半導体素子保持部が形成されている。具体的には、インナーリードＩＬには半導体素子保持部としてのチップ保持部ＩＬ１とチップ保持部ＩＬ２とを有している。チップ保持部ＩＬ１は搭載される半導体チップＣＨＰの端面ＣＥＧに沿って延びる領域であり、図１において概ね上下方向に延在する領域である。チップ保持部ＩＬ２は搭載される半導体チップＣＨＰの主表面ＣＨＰａ，ＣＨＰｂに沿って延びる領域であり、図１において概ね左右方向に延在する領域である。
【００１７】
インナーリードＩＬはチップ保持部ＩＬ１とチップ保持部ＩＬ２との境界部にて屈曲することにより、チップ保持部ＩＬ１とチップ保持部ＩＬ２とが互いに交差する方向に延在することが好ましい。言い換えればインナーリードＩＬは、チップ端面ＣＥＧに沿って延びるインナーリードＩＬ１が、チップ端面ＣＥＧに連なるチップ裏面ＣＨＰｂに対向する位置にまで延びるように屈曲している。
【００１８】
インナーリードＩＬが屈曲することにより形成されたインナーリードＩＬ１とインナーリードＩＬ２とが、搭載される半導体チップＣＨＰを挟むように、平面視において半導体チップＣＨＰの両側から半導体チップＣＨＰを保持する。このため搭載しようとする半導体チップＣＨＰはインナーリードＩＬ１およびインナーリードＩＬ２からなる段差（保持部）に保持され、その位置が仮固定される。チップ保持部ＩＬ１とチップ保持部ＩＬ２とが半導体チップＣＨＰを保持することにより、半導体チップＣＨＰがインナーリードＩＬに搭載される。
【００１９】
半導体チップＣＨＰを挟むように固定しようとする１対のインナーリードＩＬ１およびＩＬ２間の距離は、半導体チップＣＨＰの主表面に沿う方向のサイズに応じて適宜変更することができる。
【００２０】
半導体チップＣＨＰとリードフレームＬＦとは、ボールＢＬにより互いに電気的に接続される。ボールＢＬはたとえば半田などの導電性を有する球状の電極であってもよいし、たとえば導電性接着剤を球状に加工した態様であってもよい。ボールＢＬは、インナーリードＩＬ１とインナーリードＩＬ２との双方、あるいはいずれか一方と接するように配置されることにより、インナーリードＩＬと電気的に接続される。またボールＢＬは、半導体チップＣＨＰのたとえば裏面ＣＨＰｂと接するように配置されることにより、半導体チップＣＨＰと電気的に接続される。
【００２１】
なお図２においては、一例として平面視においてパッケージ（モールド樹脂ＭＲ）の４側面からリードフレームＬＦが突出する構成が図示されている。すなわち本実施の形態はたとえばいわゆるＬＱＦＰ（Low profile Quad Flat Package）およびＴＱＦＰ（Thin Quad Flat Package）などのパッケージに適用されうる。しかし本実施の形態は、平面視においてパッケージ（モールド樹脂ＭＲ）の２側面から外向きリードベンドタイプのリードフレームＬＦが突出する、たとえばいわゆるＴＳＯＰ（Thin Small Outline Package）などのパッケージに適用されてもよい。なお上記の４側面からリードフレームＬＦが突出する構成を有する場合は、４側面のそれぞれのリードフレームＬＦがチップ保持部ＩＬ１およびチップ保持部ＩＬ２を有する構成であることが好ましい。
【００２２】
次に図３を参照しながら、本実施の形態の作用効果について説明する。
図３を参照して、本実施の形態の比較例においては、半導体チップＣＨＰはダイパッドＤＰの上面上に搭載される。半導体チップＣＨＰは金属製の細線であるワイヤＷＲによりリードフレームＬＦと接続されている。このためリードフレームＬＦ（インナーリードＩＬ）には本実施の形態のような段差部としてのチップ保持部ＩＬ１，ＩＬ２（半導体素子保持部）が形成されていない。
【００２３】
図３の構成は、図１の構成と比較して、上記の各点において異なっており、他の点においては図１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００２４】
図３の比較例においては、半導体チップＣＨＰをダイパッドＤＰ上に搭載する際に、たとえば半導体チップＣＨＰのコーナ部を固定する突起などがダイパッドＤＰに形成されていなければ、半導体チップＣＨＰがダイパッドＤＰ上にて搭載される位置がずれる可能性がある。位置ずれは、たとえ微小であっても、ワイヤボンディングがなされるポイントがずれるなどの問題を引き起こす可能性があり、このことは隣接するワイヤＷＲ同士が短絡する原因となりうる。
【００２５】
また半導体チップＣＨＰをダイパッドＤＰ上に搭載し、ワイヤＷＲにてリードフレームＬＦと接続した後、モールド樹脂ＭＲを流し込む工程において、モールド樹脂ＭＲの流れる勢いによりワイヤＷＲが横方向に流されたり、ワイヤＷＲが接続される根元の部分が折れ曲がりワイヤＷＲが倒れたりする可能性がある。このとき、隣接するワイヤＷＲ同士が接触することにより短絡不良が発生する可能性がある。
【００２６】
本実施の形態においては、リードフレームＬＦに搭載される半導体チップＣＨＰなどのサイズに合わせた形状や距離を有する１対のインナーリードＩＬ１，ＩＬ２の段差（保持部）が、半導体チップＣＨＰの搭載位置を仮決めする固定ガイドの役目を有する。このため搭載された半導体チップＣＨＰの位置が、搭載された後のモールド樹脂充填などの工程に起因して大きくずれるなどの不具合の発生が抑制される。
【００２７】
本実施の形態においては、半導体チップＣＨＰとインナーリードＩＬとの接続に、ワイヤＷＲの代わりにボールＢＬが用いられる。このため、ワイヤＷＲを用いた接続において見られるような製造工程での隣接するワイヤＷＲ同士の接触による短絡不良の発生が抑制される。
【００２８】
本実施の形態においては、半導体チップＣＨＰがインナーリードＩＬ１，ＩＬ２に搭載されるため、ダイパッドＤＰの設置が不要となる。このため半導体装置を形成するための材料コストを低減することができる。
【００２９】
（実施の形態２）
本発明の実施の形態２は、実施の形態１と比較して、半導体チップＣＨＰおよびインナーリードＩＬの構成において異なっている。以下、本実施の形態の構成について図４〜図７を用いて説明する。
【００３０】
図４を参照して、本実施の形態の第１例に係る半導体装置においては、２台の半導体チップＣＨＰ１，ＣＨＰ２が積層されている。半導体チップＣＨＰ２の平面視におけるサイズは半導体チップＣＨＰ１の平面視におけるサイズよりも大きい。半導体チップＣＨＰ１，ＣＨＰ２のそれぞれは、チップ保持部ＩＬ１，ＩＬ２に保持されている。半導体チップＣＨＰ２は半導体チップＣＨＰ１より大きいため、半導体チップＣＨＰ２を挟むように保持する（上側の）１対のチップ保持部ＩＬ１，ＩＬ２間の距離は、半導体チップＣＨＰ１を挟むように保持する（下側の）１対のチップ保持部ＩＬ１，ＩＬ２間の距離よりも大きい。
【００３１】
図５を参照して、本実施の形態の第２例に係る半導体装置においては、２台の半導体チップＣＨＰ１，ＣＨＰ２が積層されている。半導体チップＣＨＰ１の平面視におけるサイズは半導体チップＣＨＰ２の平面視におけるサイズよりも大きい。半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、互いの主表面上においてボールＢＬにより電気的に接続されている。また半導体チップＣＨＰ２はボールＢＬにより半導体チップＣＨＰ１に固定するように支持されている。半導体チップＣＨＰ１の端面ＣＥＧおよび裏面ＣＨＰｂが、チップ保持部ＩＬ１，ＩＬ２に保持されている。
【００３２】
図６を参照して、本実施の形態の第３例に係る半導体装置においては、３台の半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３が、図４の第１例に係る半導体装置と同様に積層されている。図７を参照して、本実施の形態の第４例に係る半導体装置においては、３台の半導体チップＣＨＰ１，ＣＨＰ２，ＣＨＰ３が、図５の第２例に係る半導体装置と同様に積層されている。ただしここでは半導体チップＣＨＰ１，ＣＨＰ２のみがインナーリードにより保持されており、半導体チップＣＨＰ３は半導体チップＣＨＰ２の主表面とボールＢＬにより電気的に接続されている。また半導体チップＣＨＰ３はボールＢＬにより半導体チップＣＨＰ２に固定するように支持されている。
【００３３】
図４〜図７の各構成は、図１の構成と比較して、上記の各点において異なっており、他の点においては図１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００３４】
次に、本実施の形態の作用効果について説明する。
２台以上の半導体チップを積層するように搭載する場合、これをワイヤＷＲ（図３参照）を用いてリードフレームＬＦに接続すれば、ワイヤＷＲ同士が短絡する可能性がより高くなる。これは半導体チップＣＨＰの主表面に沿う（左右）方向のみならず、主表面に交差する（上下）方向に関するワイヤＷＲ同士の間隔の確保および短絡の抑制が必要となるためである。したがって２台以上の半導体チップをワイヤＷＲを用いて搭載する場合には、半導体装置の設計上の難易度が高くなる。
【００３５】
そこで本実施の形態のようにリードフレームの保持部ＩＬ１，ＩＬ２およびボールＢＬを用いてリードフレームＬＦと半導体チップＣＨＰとを接続すれば、実施の形態１と同様に、半導体チップＣＨＰの搭載時の位置ずれおよび短絡不良が抑制できる。
【００３６】
また図５の半導体チップＣＨＰ２および図７の半導体チップＣＨＰ３のように、リードフレームの保持部を用いずにボールＢＬのみを用いることにより、半導体チップＣＨＰ３をリードフレームＬＦと電気的に接続することも可能である。つまりリードフレームＬＦの構成をより簡素化することができる。
【００３７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００３８】
（実施の形態３）
本発明の実施の形態３は、実施の形態１および実施の形態２と比較して、インナーリードＩＬの構成において異なっている。以下、本実施の形態の構成について図８を用いて説明する。
【００３９】
図８を参照して、本実施の形態においては、インナーリードＩＬのうちチップ保持部ＩＬ１の、特に半導体チップＣＨＰ１，ＣＨＰ２の端面ＣＥＧと対向するリード端面ＩＥＧ上の一部において、絶縁材ＩＭが塗布されている。絶縁材としては、たとえばワニスを用いることが好ましい。絶縁材ＩＭはチップ保持部ＩＬ１のリード端面ＩＥＧの一部に塗布するが、チップ保持部ＩＬ２には塗布されないことが好ましい。ただし、仮にたとえばチップ保持部ＩＬ１に塗布された絶縁材ＩＭの一部がはみ出してチップ保持部ＩＬ２のリード上面ＩＢＧの一部の領域に付着しても、ボールＢＬとチップ保持部ＩＬ２との電気的な接続が確保できれば問題ない。
【００４０】
また図８は実施の形態２の図４に示す半導体装置に対して絶縁材ＩＭを施したものであるが、実施の形態１および実施の形態２の他の図に示す半導体装置に対して絶縁材ＩＭを施してもよい。
【００４１】
図８の構成は、図４の構成と比較して、上記の各点において異なっており、他の点においては図４と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００４２】
次に、本実施の形態の作用効果について説明する。
半導体チップＣＨＰはウエハをダイシング（切断）することにより形成される。このため半導体チップＣＨＰの端面ＣＥＧおよびその近傍には、ダイシングの際に生じるバリやヒゲなどの突起物（異物）が多数付着している可能性がある。そこで上記のようにインナーリードＩＬに絶縁材ＩＭを塗布することにより、バリやヒゲに起因して半導体チップＣＨＰとリードフレームＬＦとが意図せず接触しても短絡を抑制することができる。
【００４３】
またチップ保持部ＩＬ１に絶縁材ＩＭが塗布されれば、チップ保持部ＩＬ１と半導体チップＣＨＰとが接触したとしても、両者の間に絶縁材ＩＭが介在するため、半導体チップＣＨＰとリードフレームＬＦとが短絡する可能性が低減される。このため、チップ保持部ＩＬ１に絶縁材ＩＭを塗布することにより、半導体チップＣＨＰを搭載する際に、インナーリードＩＬ１，ＩＬ２の保持部に対する半導体チップＣＨＰの位置ずれ防止の観点から（図８に示すように）意図的に半導体チップＣＨＰとリードフレームＬＦとを接触させることができる。すなわち、リードフレームＬＦのチップ保持部ＩＬ１，ＩＬ２を用いて半導体チップＣＨＰの位置を高精度に固定することができる。
【００４４】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および実施の形態２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および実施の形態２に準ずる。
【００４５】
（実施の形態４）
図９を参照して、本実施の形態の第１例に係る半導体装置においては、図６の半導体装置における半導体チップＣＨＰ２の代わりに、インターポーザＩＰが配置されている。ここでインターポーザＩＰとは、たとえば配線が施された中継基板を意味する。なお図９における半導体チップＣＨＰ２は、図６における半導体チップＣＨＰ３と同一である。
【００４６】
図１０を参照して、本実施の形態の第２例に係る半導体装置においては、図９の半導体装置における半導体チップＣＨＰ２の代わりに、システム基板ＳＵＢが配置されている。ここでシステム基板ＳＵＢとは、たとえば抵抗、コンデンサ、半導体装置が施された基板を意味する。なお図１０における半導体チップＣＨＰは、図６における半導体チップＣＨＰ１と同一である。
【００４７】
図９および図１０の構成は、それぞれ図６および図９の構成と比較して、上記の各点において異なっており、他の点においてはそれぞれ図６および図９と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００４８】
本実施の形態のように、リードフレームＬＦに接続される部材は半導体チップＣＨＰに限らず他の部材が適用されてもよい。また上記以外の実施の形態１〜実施の形態３に示す各構成の半導体チップの代わりに、上記の他の部材が用いられてもよい。
【００４９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。たとえば今回開示された実施の形態はアウターリードＯＬの形状、ならびに半導体チップの外観および形状を制限（指定）するものではなく、上記外観および形状は不問である。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５０】
本発明は、リードフレームを有する半導体装置に特に有利に適用されうる。
【符号の説明】
【００５１】
ＢＬ  ボール、ＣＥＧ  チップ端面、ＣＨＰ  半導体チップ、ＣＨＰａ，ＣＨＰｂ  チップ主表面、ＤＰ  ダイパッド、ＩＢＧ  リード上面、ＩＥＧ  リード端面、ＩＬ  インナーリード、ＩＬ１，ＩＬ２  チップ保持部、ＩＭ  絶縁材、ＩＰ  インターポーザ、ＬＦ  リードフレーム、ＭＲ  モールド樹脂、ＯＬ  アウターリード、ＳＵＢ  システム基板、ＷＲ  ワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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