(57)【要約】【課題】正規回路のタイミングを変えずに、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供する。【解決手段】本発明の回路レイアウト設計システムは、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、オープンセル検出部が検出した未使用インバーターセルの出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、レイアウトデータから、未使用インバーターセルを削除する出力オープンセル削除部と、出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した置換情報ファイルに格納するセル名変換部と、置換情報ファイルを参照して、レイアウトデータの未使用インバーターセルをリーク対策セルに置換する出力オープンセル置換部とを備える。【選択図】図３
2012103774.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の回路レイアウト設計システムにおいて、
レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、
前記レイアウトデータの前記未使用インバーターセルを、ゲート容量及び配線容量を変えずにリーク対策セルに置換する出力オープンセル置換部と
を備える回路レイアウト設計システム。
【請求項２】
請求項１に記載の回路レイアウト設計システムであって、
前記出力オープンセル検出部が検出した前記未使用インバーターセルのセル名、インスタンス名、配置座標及び配置方向を含む出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、
前記出力オープンセル情報ファイルを参照して、前記レイアウトデータから、前記オープンセル検出部が検出した前記未使用インバーターセルを削除する出力オープンセル削除部と、
ここで、前記回路レイアウト設計システムは、前記オープンセル検出部、出力オープンセル情報抽出部及び出力オープンセル削除部の処理を、前記レイアウトデータに、前記未使用インバーターセルが存在しなくなるまで繰り返し、
前記レイアウトデータに、前記未使用インバーターセルが存在しなくなった状態で、前記出力オープンセル情報ファイルに含まれる前記出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した前記出力オープンセル情報を、置換情報として置換情報ファイルに格納するセル名変換部とを更に備え、
前記出力オープンセル置換部は、前記置換情報ファイルを参照して、前記レイアウトデータの前記未使用インバーターセルを前記リーク対策セルに置換する
回路レイアウト設計システム。
【請求項３】
請求項１又は２に記載された回路レイアウト設計システムであって、
ＲＴＬデータを読み込んで、前記ＲＴＬデータをゲートレベルネットリストに変換するＲＴＬ合成部と、
前記ゲートレベルネットリストと自動配置配線データベースを読み込んで、半導体集積回路のフロアプランの情報を含んだ第一のレイアウトデータを作成するフロアプラン部と、
前記第一のレイアウトデータを読み込んで、前記第一のレイアウトデータにセルの配置情報を追加した第二のレイアウトデータを作成する自動配置部と、
前記第二のレイアウトデータを読み込んで、前記第二のレイアウトデータにセルの配線情報を含んだ第三のレイアウトデータを作成する自動配線部と、
前記レイアウトデータに対して、ＳＴＡ検証、ＤＲＣ検証、ＬＶＳ検証、シグナルインテグリティ検証を行う検証部と
を更に備える回路レイアウト設計システム。
【請求項４】
請求項１乃至３のいずれか１項に記載の回路レイアウト設計システムであって、
前記リーク対策セルは、前記未使用インバーターセルの出力部において、Ｐｃｈトランジスタのドレイン端子とＮｃｈトランジスタのドレイン端子をつなぐ配線の接続を切り離し、前記Ｐｃｈトランジスタのソース端子と、前記Ｐｃｈトランジスタの前記ドレイン端子を電源配線に接続し、前記Ｎｃｈトランジスタのソース端子と、前記Ｎｃｈトランジスタの前記ドレイン端子をグランド配線に接続し、前記出力部において、切り離した前記配線の接続のＮｃｈトランジスタのドレイン端子側を、出力配線に接続し、セルサイズは、前記未使用インバーターセルと同一である
回路レイアウト設計システム。
【請求項５】
請求項１乃至３のいずれか１項に記載の回路レイアウト設計システムであって、
前記リーク対策セルは、前記未使用インバーターセルの出力部において、Ｐｃｈトランジスタのドレイン端子とＮｃｈトランジスタのドレイン端子をつなぐ配線の接続を切り離し、前記Ｐｃｈトランジスタのソース端子と、前記Ｐｃｈトランジスタの前記ドレイン端子を電源配線に接続し、前記Ｎｃｈトランジスタのソース端子と、前記Ｎｃｈトランジスタの前記ドレイン端子をグランド配線に接続し、前記出力部において、切り離した前記配線の接続のＰｃｈトランジスタのドレイン端子側を、出力配線に接続し、セルサイズは、前記未使用インバーターセルと同一である
回路レイアウト設計システム。
【請求項６】
第一導電型トランジスタと第二導電型トランジスタを備えるセルであって、
前記第一導電型トランジスタのゲート端子と、前記第二導電型トランジスタのゲート端子は、入力配線に接続され、
前記第一導電型トランジスタのソース端子と、前記第一導電型トランジスタのドレイン端子は第一電圧を供給する第一電源配線に接続され、
前記第二導電型トランジスタのソース端子と、前記第二導電型トランジスタのドレイン端子は、前記第一電圧とは異なる電位の第二電圧を供給する第二電源配線に接続され、
前記第二導電型トランジスタのドレイン端子側は、出力配線に接続される
リーク対策セル。
【請求項７】
半導体集積回路の回路レイアウト設計システムにおいて、
出力オープンセル検出部が、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出するステップと、
出力オープンセル置換部が、前記レイアウトデータの前記未使用インバーターセルを、ゲート容量及び配線容量を変えずに前記リーク対策セルに置換するステップと
を含む回路レイアウト設計方法。
【請求項８】
請求項７に記載の回路レイアウト設計方法であって、
出力オープンセル情報抽出部が、前記出力オープンセル検出部が検出した前記未使用インバーターセルのセル名、インスタンス名、配置座標及び配置方向を含む出力オープンセル情報を、出力オープンセル情報ファイルに格納するステップと、
出力オープンセル削除部が、前記出力オープンセル情報ファイルを参照するステップと、
出力オープンセル削除部が、前記レイアウトデータから、前記オープンセル検出部が検出した前記未使用インバーターセルを削除するステップと、
前記回路レイアウト設計システムが、前記出力端子がオープン状態の未使用インバーターセルを検出するステップと、出力オープンセル情報を、出力オープンセル情報ファイルに格納するステップと、前記オープンセル検出部が検出した前記未使用インバーターセルを削除するステップとを、前記レイアウトデータに、前記未使用インバーターセルが存在しなくなるまで繰り返すステップと、
セル名変換部が、前記レイアウトデータに、前記未使用インバーターセルが存在しなくなった状態で、前記出力オープンセル情報ファイルに含まれる前記出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した前記出力オープンセル情報を、置換情報として置換情報ファイルに格納するステップとを更に含み、
前記リーク対策セルに置換するステップは、前記置換情報ファイルを参照して、前記レイアウトデータの前記未使用インバーターセルを前記リーク対策セルに置換する
回路レイアウト設計方法。
【請求項９】
請求項７又は８に記載された回路レイアウト設計方法であって、
ＲＴＬ合成部が、ＲＴＬデータを読み込むステップと、
ＲＴＬ合成部が、前記ＲＴＬデータをゲートレベルネットリストに変換するステップと、
フロアプラン部が、前記ゲートレベルネットリストと自動配置配線データベースを読み込むステップと、
フロアプラン部が、半導体集積回路のフロアプランの情報を含んだ第一のレイアウトデータを作成するステップと、
自動配線部が、前記第一のレイアウトデータを読み込むステップと、
自動配線部が、前記第一のレイアウトデータにセルの配置情報を追加した第二のレイアウトデータを作成するステップと、
自動配線部が、前記第二のレイアウトデータを読み込むステップと、
自動配線部が、前記第二のレイアウトデータにセルの配線情報を含んだ第三のレイアウトデータを作成するステップと、
検証部が、前記レイアウトデータに対して、ＳＴＡ検証、ＤＲＣ検証、ＬＶＳ検証、シグナルインテグリティ検証を行うステップと
を更に含む回路レイアウト設計方法。
【請求項１０】
請求項７乃至９のいずれか１項に記載の回路レイアウト設計方法を、コンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路レイアウト設計方法に関し、特に低消費電力の半導体集積回路のレイアウト設計方法に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計の分野において、製品のデータにＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）修正用の予備セルを追加することなく、インバーター、バッファ、ＯＲ回路、ＡＮＤ回路、ＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）等が構成可能な下地層しか持たないＥＣＯ修正用下地セル（以下、リスピンセルと称する）が普及している。このようなリスピルセルをレイアウトの空き領域に敷き詰めることによって、下地層を変えずに多種多様な回路修正が可能になった。例えば、遅延時間を小さくしたい経路に関しては、リスピルセル以外のセルで構成された遅延時間の大きい一部の経路を切断し、切断した経路の近傍領域に、リスピルセルを用いて新たに遅延時間の小さい経路を作成してバイパスさせていた。しかし、下地層を変えないで対応するため、遅延時間の大きい一部の経路の入力端子は、上地層にてグランド電圧又は電源電圧に固定するか、若しくは回路に接続したままとし、出力端子は上地層にてオープン状態として放置していた。このような未使用セル群のダイナミック電流とチャンネルリーク電流は、無視できない電流量となってきている。以下、未使用セル群を除く回路を正規回路と称する。
【０００３】
特開２００９−１５８８３６号公報（特許文献１）には、通常セルと低消費電力セルとメタル配線形状とを同一とし、伝播遅延時間に余裕のあるパスで、通常セルを低消費電力セルに置き換えて、消費電力を低減する半導体装置のセルレイアウト方法に関する発明が開示されている。
【０００４】
この発明では、タイミング解析により、クリティカルパスとはなっていないタイミングに余裕のあるセルを、スピードの遅い低消費電力セルに置き換えている。そのため、未使用セル群に対しては、タイミング解析ができないため、低消費電力セルに置き換えることができず、未使用セル群のダイナミック電流及びチャンネルリーク電流を削減できないという課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、正規回路のタイミングを変えずに、未使用セル群の全てのセルをリーク対策セルに置き換えることで、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の回路レイアウト設計システムは、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出する出力オープンセル検出部と、オープンセル検出部が検出した未使用インバーターセルのセル名、インスタンス名、配置座標及び配置方向を含む出力オープンセル情報を、出力オープンセル情報ファイルに格納する出力オープンセル情報抽出部と、出力オープンセル情報ファイルを参照して、レイアウトデータから、オープンセル検出部が検出した未使用インバーターセルを削除する出力オープンセル削除部と、レイアウトデータに、未使用インバーターセルが存在しなくなった状態で、出力オープンセル情報ファイルに含まれる出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した出力オープンセル情報を、置換情報ファイルに格納するセル名変換部と、置換情報ファイルを参照して、レイアウトデータの未使用インバーターセルをリーク対策セルに置換して、低消費電力レイアウトデータを設計する出力オープンセル置換部とを備える。
【０００８】
本発明のリーク対策セルは、インバーターセルの出力部において、Ｐｃｈトランジスタのドレイン端子とＮｃｈトランジスタのドレイン端子をつなぐ配線の接続を切り離し、Ｐｃｈトランジスタのソース端子と、Ｐｃｈトランジスタのドレイン端子を電源配線に接続し、Ｎｃｈトランジスタのソース端子と、Ｎｃｈトランジスタのドレイン端子をグランド配線に接続し、出力部において、切り離した配線の接続のＮｃｈトランジスタのドレイン端子側を、出力配線として利用し、セルサイズ、ゲート容量及び配線容量は、インバーターセルと同一である。
【０００９】
本発明の回路レイアウト設計方法は、出力オープンセル検出部が、レイアウトデータから、出力端子がオープン状態の未使用インバーターセルを検出するステップと、出力オープンセル情報抽出部が、オープンセル検出部が検出した未使用インバーターセルのセル名、インスタンス名、配置座標及び配置方向を含む出力オープンセル情報を、出力オープンセル情報ファイルに格納するステップと、出力オープンセル削除部が、出力オープンセル情報ファイルを参照するステップと、出力オープンセル削除部が、レイアウトデータから、オープンセル検出部が検出した未使用インバーターセルを削除するステップと、回路レイアウト設計システムが、出力端子がオープン状態の未使用インバーターセルを検出するステップと、出力オープンセル情報を、出力オープンセル情報ファイルに格納するステップと、オープンセル検出部が検出した未使用インバーターセルを削除するステップとを、レイアウトデータに、未使用インバーターセルが存在しなくなるまで繰り返すステップと、セル名変換部が、レイアウトデータに、未使用インバーターセルが存在しなくなった状態で、出力オープンセル情報ファイルに含まれる出力オープンセル情報のセル名を、リーク対策セルに対応するセル名に変換した出力オープンセル情報を、置換情報ファイルに格納するステップと、出力オープンセル置換部が、置換情報ファイルを参照するステップと、出力オープンセル置換部が、レイアウトデータの未使用インバーターセルをリーク対策セルに置換するステップとを含む。
【発明の効果】
【００１０】
本発明によれば、正規回路のタイミングを変えずに、未使用セル群の全てのセルをリーク対策セルに置き換えることで、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減することができる回路レイアウト設計システムを提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本発明の実施形態における回路レイアウト設計システム３０において、回路レイアウト設計方法のフローチャートである。
【図１Ｂ】図１Ｂは、本発明の実施形態における回路レイアウト設計システム３０において、回路レイアウト設計方法のフローチャートである。
【図２】図２は、本発明の実施形態におけるインバーターに対応したリーク対策セル２０５の回路図である。
【図３】図３は、本発明の実施形態におけるインバーターに対応するリーク対策セル２０５のレイアウト図である。
【図４】図４は、標準のインバーターセル４０６の回路図である。
【図５】図５は、標準のインバーターセル４０６のレイアウト図である。
【図６】図６は、図８の回路図の未使用セルをリーク対策セルに置き換えた回路図である。
【図７】図７は、図８の回路図の未使用セルをリーク対策セルに置き換えた回路図に対応するレイアウト図である。
【図８】図８は、標準のインバーターセルを３段接続した回路図である。
【図９】図９は、標準のインバーターセルを３段接続したレイアウト図である。
【図１０】図１０は、本発明の実施形態における回路レイアウト設計システム３０のハードウェア構成図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施形態による回路レイアウト設計システム３０を以下に説明する。
【００１３】
［構成の説明］
はじめに、本実施形態における回路レイアウト設計システム３０の構成の説明を行う。図１０は、本発明の実施形態における回路レイアウト設計システム３０のハードウェア構成図である。回路レイアウト設計システム３０は、表示部２０、入力部２１、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２２、補助記憶装置２３、メモリ２４及びシステムバス２５を備える。
【００１４】
メモリ２４は、回路レイアウト設計システム３０の主記憶装置である。回路レイアウト設計システム３０を利用する際には、本実施形態における回路レイアウト設計システム３０を実現するための回路レイアウト設計システムプログラム２６が、メモリ２４上に展開される。表示部２０は、回路レイアウト設計システム３０の実行結果が表示される。入力部２１は、利用者が回路レイアウト設計システム３０を操作するためのインタフェースである。ＣＰＵ２２は、メモリ２４上に展開されたコンピュータプログラムを実行する制御装置である。補助記憶装置２３は、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）及びアプリケーションプログラムが記憶されている装置である。補助記憶装置２３には、本実施形態における回路レイアウト設計システム３０を実現するための回路レイアウト設計システムプログラム２６が記憶されている。システムバス２５は、表示部２０、入力部２１、ＣＰＵ２２、補助記憶装置２３及びメモリ２４とデータの送受信を行う通信路である。
【００１５】
次に、本実施形態における回路レイアウト設計システム３０を実現するための回路レイアウト設計システムプログラム２６の機能ブロックについて説明する。
【００１６】
ＲＴＬ合成部１は、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  ｔｒａｎｓｆｅｒ  ｌｅｖｅｌ）データ１００を読み込み、ＲＴＬデータ１００をゲートレベルネットリスト１０１に変換する。
【００１７】
フロアプラン部２は、ゲートレベルネットリスト１０１及び自動配置配線データベース１０２を読み込み、フロアプラン情報を含んだレイアウト１データ１０３を作成する。自動配置配線データベース１０２は、マスク・レベル・データ形式の半導体集積回路の回路ライブラリである。
【００１８】
自動配置部３は、レイアウト１データ１０３を読み込み、セルの自動配置処理を行う。自動配置部３は、更にセルの配置情報を含むレイアウト２データ１０４を作成する。
【００１９】
自動配線部４は、レイアウト２データ１０４を読み込み、自動配置部３で自動配置したセルに対して、自動配線処理を行う。自動配線部４は、更にセルの配線情報を含んだレイアウト３データ１０５を作成する。
【００２０】
検証部５は、レイアウト３データ１０５に対しては、ＳＴＡ（ｓｔａｔｉｃ  ｔｉｍｉｎｇ  ａｎａｌｙｓｉｓ）検証を行い、レイアウト５データ１１０に対しては、ＳＴＡ検証、ＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）検証、ＬＶＳ（Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  ｓｃｈｅｍａｔｉｃ）検証、シグナルインテグリティ検証を実施する。
【００２１】
出力オープンセル検出部６は、レイアウト３データ１０５又はレイアウト４データ１０６を読み込み、出力端子がオープン状態のセルの検出を行う。
【００２２】
出力オープンセル情報抽出部７は、レイアウト３データ１０５又はレイアウト４データ１０６を読み込み、オープン状態のセルのセル名、インスタンス名、配置座標及び配置方向を出力オープンセル情報ファイル１０７に出力する。
【００２３】
出力オープンセル削除部８は、レイアウト３データ１０５又はレイアウト４データ１０６、及び出力オープンセル情報ファイル１０７を読み込み、レイアウト３データ１０５又はレイアウト４データ１０６から、出力オープンセルを削除したレイアウト４データ１０６を作成する。
【００２４】
セル名変換部９は、リーク対策セルデータベース１０８と出力オープンセル情報ファイル１０７を読み込み、出力端子がオープン状態のセルの標準セル名をリーク対策セル名に置き換えたデータを置換情報ファイル１０９に出力する。リーク対策セルデータベース１０８には、リーク対策セルの回路がマスク・レベル・データ形式で格納されている。
【００２５】
出力オープンセル置換部１０は、置換情報ファイル１０９及びレイアウト３データ１０５を読み込み、置換情報ファイル１０９に格納されたインスタンス名のセルを、リーク対策セルに置き換えた回路接続情報を含むレイアウト５データ１１０を出力する。
【００２６】
次に、リーク対策セルによる置き換えの対象となる標準のインバーターに対応するセルについて説明する。
【００２７】
まず、標準のインバーターに対応するセルの回路図について説明する。図４は、標準のインバーターセル４０６の回路図である。インバーターセル４０６における入力配線４００は、Ｐｃｈトランジスタ４０１とＮｃｈトランジスタ４０２のゲート端子に接続される。インバーターセル４０６におけるＰｃｈトランジスタ４０１のソース端子は、電源配線４０３に接続される。インバーターセル４０６におけるＮｃｈトランジスタ４０２のソース端子は、グランド配線４０４に接続される。インバーターセル４０６における出力配線４０５は、Ｐｃｈトランジスタ４０１とＮｃｈトランジスタ４０２のドレイン端子に接続される。
【００２８】
次に、標準のインバーターセル４０６のレイアウト図について説明する。図５は標準のインバーターセル４０６のレイアウト図である。Ｐ型拡散領域５１０内のＰｃｈトランジスタのソースは、コンタクト５０１と接続配線５００により、電源配線５０７に接続される。ＰｃｈトランジスタとＮｃｈトランジスタのゲート端子５０３は、コンタクト５１１により入力配線５０２に接続される。Ｎ型拡散領域５１２内のＮｃｈトランジスタのソースは、コンタクト５０４と接続配線５０５によりグランド配線５１５に接続される。Ｐ型拡散領域５１０内のＰｃｈトランジスタのドレインは、コンタクト５０９により出力配線５１６に接続され、Ｎ型拡散領域５１２内のＮｃｈトランジスタのドレインは、コンタクト５１３により出力配線５１６に接続される。
【００２９】
次に、本発明の実施形態におけるインバーターに対応するリーク対策セル２０５について説明する。
【００３０】
まず、本発明の実施形態におけるインバーターに対応するリーク対策セルの回路図について説明する。図２は、本発明の実施形態におけるインバーターに対応したリーク対策セル２０５の回路図である。インバーターに対応したリーク対策セル２０５における入力配線２００は、Ｐｃｈトランジスタ２０１とＮｃｈトランジスタ２０２のゲート端子に接続される。インバーターに対応したリーク対策セル２０５におけるＰｃｈトランジスタ２０１のソース端子とドレイン端子は、電源配線２０３に接続される。インバーターに対応したリーク対策セル２０５におけるＮｃｈトランジスタ２０２のソース端子とドレイン端子は、グランド配線２０４に接続される。
【００３１】
次に、本発明の実施形態におけるインバーターに対応するリーク対応セル２０５のレイアウト図について説明する。図３は、本発明の実施形態におけるインバーターに対応するリーク対策セル２０５のレイアウト図である。Ｐ型拡散領域３１０内のＰｃｈトランジスタのソースは、コンタクト３０１と接続配線３００により、電源配線３０７に接続される。Ｐ型拡散領域３１０内のＰｃｈトランジスタのドレインは、コンタクト３０９と接続配線３００により電源配線３０７に接続される。ＰｃｈトランジスタとＮｃｈトランジスタのゲート端子３０３は、コンタクト３１１により入力配線３０２に接続される。Ｎ型拡散領域３１２内のＮｃｈトランジスタのソースは、コンタクト３０４と接続配線３０５によりグランド配線３１５に接続される。Ｎ型拡散領域３１２内のＮｃｈトランジスタのドレインは、コンタクト３１３と接続配線３１４によりグランド配線３１５に接続され、更に出力配線３１６に接続される。
【００３２】
図３の本発明の実施形態におけるリーク対策セル２０５のインバーターレイアウト図と、図５の標準のインバーターセル４０６のレイアウト図において、図３と図５のセルサイズ、図３の入力配線３０２と図５の入力配線５０２の位置、接続、形状は同じあり、ゲート容量、配線容量も変わらない。
【００３３】
本発明の実施形態におけるインバーターに対応するリーク対策セル２０５と、標準のインバーターセル４０６の違いは、図３のインバーターに対応するリーク対策セルの出力配線３１６は、Ｐｃｈトランジスタのドレインと切断されていること。Ｐｃｈトランジスタのドレインは、コンタクト３０９と接続配線３０８により、電源配線３０７に接続されていること。出力配線３１６とＮｃｈトランジスタのドレインが接続配線３１４によりグランド配線３１５に接続されていることである。
【００３４】
図３において、本発明の実施形態におけるインバーターに対応するリーク対策セルでは、出力配線３１６は、接続配線３１４によりグランド配線３１５に接続されている。この出力配線３１６を接続配線３０８により、電源配線３０７に接続しても同様の効果が得られる。
【００３５】
［動作方法の説明］
次に、本実施形態における回路レイアウト設計システム３０において、回路レイアウト設計方法の説明を行う。
【００３６】
図１Ａ及び図１Ｂは、本発明の実施形態における回路レイアウト設計システム３０において、回路レイアウト設計方法のフローチャートである。
【００３７】
（ステップＳ１００）
はじめに、ＲＴＬ合成部１は、ＲＴＬデータ１００を読み込み、ＲＴＬデータ１００をゲートレベルネットリスト１０１に変換する。ＲＴＬ合成部１は、変換したゲートレベルネットリスト１０１を出力する。回路レイアウト設計システム３０の処理は、ステップＳ１０１に進む。
【００３８】
（ステップＳ１０１）
次に、フロアプラン部２は、ゲートレベルネットリスト１０１及び自動配置配線データベース１０２を読み込み、フロアプラン情報を含んだレイアウト１データ１０３を作成する。回路レイアウト設計システム３０の処理は、ステップＳ１０２に進む。
【００３９】
（ステップＳ１０２）
次に、自動配置部３は、レイアウト１データ１０３を読み込み、セルの自動配置処理を行う。自動配置部３は、セルの配置情報を含むレイアウト２データ１０４を作成する。回路レイアウト設計システム３０の処理は、ステップＳ１０３に進む。
【００４０】
（ステップＳ１０３）
次に、自動配線部４は、レイアウト２データ１０４を読み込み、ステップＳ１０２で自動配置したセルに対して、自動配線処理を行う。自動配線部４は、更にセルの配線情報を含んだレイアウト３データ１０５を作成する。回路レイアウト設計システム３０の処理は、ステップＳ１０４に進む。
【００４１】
（ステップＳ１０４）
次に、検証部５は、レイアウト３データ１０５を読み込み、ＳＴＡ（ｓｔａｔｉｃ  ｔｉｍｉｎｇ  ａｎａｌｙｓｉｓ）検証を行う。回路レイアウト設計システム３０の処理は、ステップＳ１０５に進む。
【００４２】
（ステップＳ１０５）
次に、回路レイアウト設計システム３０の処理は、ステップＳ１０４のＳＴＡ検証結果にタイミング違反がなければ、ステップＳ１０６に進む。回路レイアウト設計システム３０の処理は、ステップＳ１０４のＳＴＡ検証結果にタイミング違反があり、タイミング違反の値が大きく、改善が困難な場合には、ステップＳ１０１に進み、フロアプラン工程に戻る。回路レイアウト設計システム３０の処理は、ステップＳ１０４のＳＴＡ検証結果にタイミング違反があり、タイミング違反の値が小さく、セルの追加、置き換えにて、改善が見込める場合には、ステップＳ１０２に進み、自動配置工程に戻る。回路レイアウト設計システム３０の処理は、ステップＳ１０４のＳＴＡ検証結果にタイミング違反があり、タイミング違反の値が小さく、配線経路の変更にて、改善が見込める場合には、ステップＳ１０３に進み、自動配線工程に戻る。
【００４３】
（ステップＳ１０６）
次に、出力オープンセル検出部６は、レイアウト３データ１０５を読み込み、出力端子がオープン状態のセルの検出を行う。回路レイアウト設計システム３０の処理は、ステップＳ１０７に進む。
【００４４】
（ステップＳ１０７）
次に、回路レイアウト設計システム３０の処理は、ステップＳ１０６の出力オープンセル検出結果において、出力オープンセルが無い場合には、ステップＳ１１４に進み、出力オープンセルが有る場合には、ステップＳ１０８に進む。
【００４５】
（ステップＳ１０８）
次に、出力オープンセル情報抽出部７は、レイアウト３データ１０５を読み込み、オープン状態のセルのセル名、インスタンス名、配置座標及び配置方向を含む出力オープンセル情報を出力オープンセル情報ファイル１０７に出力する。回路レイアウト設計システム３０の処理は、ステップＳ１０９に進む。
【００４６】
（ステップＳ１０９）
次に、出力オープンセル削除部８は、レイアウト３データ１０５及び出力オープンセル情報ファイル１０７を読み込み、レイアウト３データ１０５から出力オープンセルを削除したレイアウト４データ１０６を作成する。回路レイアウト設計システム３０の処理は、ステップＳ１１０に進む。
【００４７】
（ステップＳ１１０）
次に、出力オープンセル削除部８が、出力オープンセルを削除したことにより、新たに出力端子がオープン状態のセルができる可能性があるため、出力オープンセル検出部６は、レイアウト４データ１０６を読み込み、出力端子がオープン状態のセルの検出を行う。回路レイアウト設計システム３０の処理は、ステップＳ１１１に進む。
【００４８】
（ステップＳ１１１）
次に、回路レイアウト設計システム３０の処理は、ステップＳ１１０の出力オープンセル検出結果において、出力オープンセルが無い場合には、ステップＳ１１４に進み、出力オープンセルが有る場合には、ステップＳ１１２に進む。ステップＳ１１１にて、出力端子がオープン状態のセルが無くなった場合には、未使用セル群の全ての出力オープンセル情報を出力オープンセル情報ファイル１０７に格納したことになる。
【００４９】
（ステップＳ１１２）
次に、出力オープンセル情報抽出部７は、レイアウト４データ１０６を読み込み、オープン状態のセルのセル名、インスタンス名、配置座標及び配置方向を出力オープンセル情報ファイル１０７に出力する。回路レイアウト設計システム３０の処理は、ステップＳ１１３に進む。
【００５０】
（ステップＳ１１３）
次に、出力オープンセル削除部８は、レイアウト４データ１０６及び出力オープンセル情報ファイル１０７を読み込み、レイアウト３データ１０５から出力オープンセルを削除したレイアウト４データ１０６を作成する。回路レイアウト設計システム３０の処理は、ステップＳ１１０に戻り、レイアウト４データに出力端子がオープン状態のセルが無くなるまで、ステップＳ１１０〜ステップＳ１１３の処理を繰り返す。
【００５１】
（ステップＳ１１４）
次に、セル名変換部９は、リーク対策セルデータベース１０８と出力オープンセル情報ファイル１０７を読み込み、出力端子がオープン状態のセルの標準セル名をリーク対策セル名に置き換えた出力オープンセル情報を、置換情報として置換情報ファイル１０９に出力する。回路レイアウト設計システム３０の処理は、ステップＳ１１５に進む。
【００５２】
（ステップＳ１１５）
次に、出力オープンセル置換部１０は、置換情報ファイル１０９及びレイアウト３データ１０５を読み込み、置換情報ファイル１０９に格納されたインスタンス名のセルを、リーク対象セルに置き換えた回路接続情報を含むレイアウト５データ１１０を出力する。回路レイアウト設計システム３０の処理は、ステップＳ１１６に進む。
【００５３】
（ステップＳ１１６）
次に、検証部５は、ＳＴＡ検証、ＤＲＣ検証、ＬＶＳ検証、シグナルインテグリティ検証を実施する。回路レイアウト設計システム３０の処理は、ステップＳ１１７に進む。
【００５４】
（ステップＳ１１７）
回路レイアウト設計システム３０の処理は、ステップＳ１１６のＬＶＳ検証で、電源ショートエラー等が発生した場合には、電源配線を修正するため、ステップＳ１０１のフロアプラン工程に戻る。回路レイアウト設計システム３０の処理は、ステップＳ１１６のシグナルインテグリティ検証で、トランジションエラー等が発生した場合には、トランジションエラー箇所にバッファを追加するため、ステップＳ１０２の自動配置工程に戻る。回路レイアウト設計システム３０の処理は、ステップＳ１１６のＤＲＣ検証で、配線間隔エラー等が発生した場合には、配線経路を変更するため、ステップＳ１０３の自動配線工程に戻る。回路レイアウト設計システム３０の処理は、ステップＳ１１６の検証結果でエラーが発生しなかった場合には、回路レイアウト設計システム３０の処理を終了する。
【００５５】
次に、インバーターセルを３段接続した回路接続構成の場合に、本発明の実施形態における回路レイアウト設計システム３０によって、未使用セルを、リーク対策セルに置き換えた例について説明する。
【００５６】
はじめに、未使用セルをリーク対策セルに置き換える前の回路接続構成について説明する。
【００５７】
図８は、標準のインバーターセルを３段接続した回路図である。標準のインバーターセル６０２の出力配線４０５は、セル間の接続配線６００により、標準のインバーターセル８０３の入力配線２００に接続されている。標準のインバーターセル８０３の出力配線４０５は、セル間の接続配線６０１により、標準のインバーターセル８０４の入力配線２００に接続されている。標準のインバーターセル８０３と標準のインバーターセル８０４は、未使用セルであり、未使用セル群８０５を構成している。
【００５８】
図９は、標準のインバーターセルを３段接続したレイアウト図である。標準のインバーターセルのレイアウト７０２の出力配線５１６は、セル間の接続配線７００により、標準のインバーターセルのレイアウト９０３の入力配線５０２に接続されている。標準のインバーターセルのレイアウト９０３の出力配線５００は、セル間の接続配線７０１により、標準のインバーターセルのレイアウト９０４の入力配線５０２に接続されている。標準のインバーターセルのレイアウト９０３と標準のインバーターセルのレイアウト９０４は、未使用セルであり、未使用セル群９０５のレイアウトを構成している。
【００５９】
次に、本発明の実施形態における回路レイアウト設計システム３０により、未使用セルをリーク対策セルに置き換えた後の回路接続構成について説明する。
【００６０】
図６は、図８の回路図の未使用セルをリーク対策セルに置き換えた回路図である。標準のインバーターセル６０２の出力配線４０５は、セル間の接続配線６００により、インバーターに対応したリーク対策セル６０３の入力配線２００に接続されている。インバーターに対応したリーク対策セル６０３のＮｃｈトランジスタ２０２のドレイン端子は、セル間の接続配線６０１により、インバーターに対応したリーク対策セル６０４の入力配線２００に接続されている。図８の未使用セル群８０５は、本発明の実施形態における回路レイアウト設計システム３０により、インバーターに対応したリーク対策セル６０３及び６０４で構成される未使用セル群６０５に置き換えられている。
【００６１】
図７は、図８の回路図の未使用セルをリーク対策セルに置き換えた回路図に対応するレイアウト図である。標準のインバーターセルのレイアウト７０２の出力配線５１６は、セル間の接続配線７００により、インバーターに対応したリーク対策セルのレイアウト７０３の入力配線３０２に接続されている。インバーターに対応したリーク対策セルのレイアウト７０３の出力配線５００は、セル間の接続配線７０１により、インバーターに対応したリーク対策セルのレイアウト７０４の入力配線３０２に接続されている。図９の未使用セル群のレイアウト９０５は、本発明の実施形態における回路レイアウト設計システム３０により、インバーターに対応したリーク対策セルのレイアウト７０３及び７０４で構成される未使用セル群のレイアウト７０５に置き換えられている。
【００６２】
本発明の実施形態における回路レイアウト設計システム３０の第１の効果は、出力オープンセル検出部６、出力オープンセル情報抽出部７及び出力オープンセル削除部８の処理を繰り返すことにより、未使用セル群の全てのセルのダイナミック電流及びチャンネルリーク電流を削減できることである。
【００６３】
本発明の実施形態における回路レイアウト設計システム３０の第２の効果は、未使用セル群の全てのセルを、本発明の実施形態におけるリーク対策セルに置き換えても、正規回路のタイミングが変わらないことである。その理由は、出力オープンセル置換部１０が、正規回路に接続する配線のゲート容量及び配線容量を変えずに、標準セルからリーク対策セルに置き換えるためである。
【００６４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００６５】
１  ＲＴＬ合成部
２  フロアプラン部
３  自動配置部
４  自動配線部
５  検証部
６  出力オープンセル検出部
７  出力オープンセル抽出部
８  出力オープンセル削除部
９  セル名変換部
１０  出力オープンセル置換部
２０  表示部
２１  入力部
２２  ＣＰＵ
２３  補助記憶装置
２４  メモリ
２５  システムバス
２６  回路レイアウト設計システムプログラム
１００  ＲＴＬデータ
１０１  ゲートレベルネットリスト
１０２  自動配置配線データベース
１０３  レイアウト１データ
１０４  レイアウト２データ
１０５  レイアウト３データ
１０６  レイアウト４データ
１０７  出力オープンセル情報
１０８  リーク対策セルデータベース
１０９  置換情報
１１０  レイアウト５データ
２００  入力配線
２０１  Ｐｃｈトランジスタ
２０２  Ｎｃｈトランジスタ
２０３  電源配線
２０４  グランド配線
２０５  インバーターに対応したリーク対策セル
３００  接続配線
３０１  コンタクト
３０２  入力配線
３０３  ＰｃｈトランジスタとＮｃｈトランジスタのゲート端子
３０４  コンタクト
３０５  接続配線
３０６  インバーターに対応したリーク対策セルのレイアウト
３０７  電源配線
３０８  接続配線
３０９  コンタクト
３１０  Ｐ型拡散領域
３１１  コンタクト
３１２  Ｎ型拡散領域
３１３  コンタクト
３１４  接続配線
３１５  グランド配線
３１６  出力配線
４００  入力配線
４０１  Ｐｃｈトランジスタ
４０２  Ｎｃｈトランジスタ
４０３  電源配線
４０４  グランド配線
４０５  出力配線
４０６  インバーターセル
５００  接続配線
５０１  コンタクト
５０２  入力配線
５０３  ＰｃｈトランジスタとＮｃｈトランジスタのゲート端子
５０４  コンタクト
５０５  接続配線
５０６  インバーターセルのレイアウト
５０７  電源配線
５０９  コンタクト
５１０  Ｐ型拡散領域
５１１  コンタクト
５１２  Ｎ型拡散領域
５１３  コンタクト
５１５  グランド配線
６００  セル間の接続配線
６０１  セル間の接続配線
６０２  インバーターセル
６０３  インバーターに対応したリーク対策セル
６０４  インバーターに対応したリーク対策セル
６０５  未使用セル群
７００  セル間の接続配線
７０１  セル間の接続配線
７０２  インバーターセルのレイアウト
７０３  インバーターに対応したリーク対策セルのレイアウト
７０４  インバーターに対応したリーク対策セルのレイアウト
７０５  未使用セル群のレイアウト
８０３  インバーターセル
８０４  インバーターセル
８０５  未使用セル群
９０３  インバーターセルのレイアウト
９０４  インバーターセルのレイアウト
９０５  未使用セル群のレイアウト
【図１Ａ】
2012103774.tif 000003
【図１Ｂ】
2012103774.tif 000004
【図２】
2012103774.tif 000005
【図３】
2012103774.tif 000006
【図４】
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【図５】
2012103774.tif 000008
【図６】
2012103774.tif 000009
【図７】
2012103774.tif 000010
【図８】
2012103774.tif 000011
【図９】
2012103774.tif 000012
【図１０】
2012103774.tif 000013