(57)【要約】【課題】テスト信号を誤動作なく発生するテスト回路を備えた半導体装置を提供する。【解決手段】動作指定コマンドがテスト動作モードの設定を示すときに、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２に応じて、第１のテスト信号（テスト信号ＤＦＴ１〜ＤＦＴｎ）のうち所定の信号を活性化するコマンドデコーダ１０６と、動作指定コマンドがテスト動作モードの設定を示すときに第１のテスト信号を受け取り、第２のテスト信号（制御用テスト信号ＤＦＴＦ１〜ＤＦＴＦｎ）として並列に出力し、テスト動作モードの設定以外の動作を指定するときに、スキャンチェーン接続され、第１のテスト信号を第３のテスト信号としてスキャン出力端子ＴＳＯＵＴへ直列に出力するレジスタ部１０７と、テスト動作モードの設定を示すときに、第２のテスト信号に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部１０４と、を備える。【選択図】図１
2012103163.tif 000002
【特許請求の範囲】
【請求項１】
自半導体装置に動作モードの設定することを示す動作指定コマンドが外部から供給され、前記動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうち当該テストコード信号が示す所定の第１のテスト信号を活性化して前記複数の第１のテスト信号を出力するデコーダと、
前記動作指定コマンドがテスト動作モードの設定を示すときに、前記デコーダから並列に供給される前記複数の第１のテスト信号を受け取り、前記複数の第１のテスト信号を複数の第２のテスト信号として並列に出力し、
前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、前記複数の第１のテスト信号を複数の第３のテスト信号として自半導体装置の外部へ直列に出力するレジスタ部と、
前記動作指定コマンドがテスト動作モードの設定を示すときに、前記レジスタ部から並列に供給される前記複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記レジスタ部は、複数のレジスタを有し、
前記複数のレジスタは、
前記動作指定コマンドがテスト動作モードの設定の動作を示すときに、夫々が前記デコーダに接続され、夫々が前記複数の第１のテスト信号のうちの対応する１つのテスト信号を受け取り、第２のテスト信号として前記制御部に出力し、
前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、夫々がスキャンチェーン接続され、夫々のレジスタが記憶するデータを次段のレジスタへと順次転送することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レジスタ部は、夫々が、前記複数の第１のテスト信号の一つが一方の入力信号として入力されるマルチプレクサと、入力が前記第１のセレクタの出力に接続されるフリップフロップと、入力が前記フリップフロップの出力に接続されるデマルチプレクサとから構成される第１〜第ｎ個（ｎ＞１）のレジスタを含み、
第ｊ（１≦ｊ＜ｎ）番目の前記レジスタの前記デマルチプレクサは、前記第ｊ番目の前記レジスタの前記フリップフロップの出力を、前記動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに活性化される、スキャンチェーン接続の実行を示すスキャンイネーブル信号の論理レベルに応じて、前記複数の第２のテスト信号の一つと、第（ｊ＋１）番目の前記レジスタの前記マルチプレクサの他方の入力信号とのいずれか一つの信号として出力する回路であり、
第ｎ番目の前記レジスタの前記デマルチプレクサは、前記第ｎ番目の前記フリップフロップの出力を、前記スキャンイネーブル信号の論理レベルに応じて、前記複数の第２のテスト信号の一つと、自半導体装置の外部端子であるスキャン出力端子への出力信号とのいずれか一つの信号として出力する回路であり、
第１番目の前記レジスタの前記マルチプレクサは、前記複数の第１のテスト信号の一つと、自半導体装置の外部から入力されるスキャン入力信号とを、前記スキャンイネーブル信号の論理レベルに応じて選択して出力する回路であり、
第ｋ番目（１＜ｋ≦ｎ）番目の前記レジスタの前記マルチプレクサは、前記複数の第１のテスト信号の一つと、第（ｋ−１）番目の前記レジスタの前記デマルチプレクサが出力する信号とを、前記スキャンイネーブル信号の論理レベルに応じて選択して出力する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記動作指定コマンドがテスト動作モードの設定以外の動作を指定するとき、前記スキャンイネーブル信号を活性化することにより、最終段を除く前記複数のレジスタ各々の前記デマルチプレクサの一方の出力は次段の前記マルチプレクサの入力に接続され、最終段のレジスタの前記デマルチプレクサの一方の出力は前記スキャン出力端子に接続され、前記複数のレジスタ各々のデマルチプレクサの他方の出力は、前記制御部と電気的に非接続となることを特徴とする請求項３に記載の半導体装置。
【請求項５】
自半導体装置の外部から入力されるクロック信号に同期して、前記スキャン出力端子から前記第３のテスト信号を出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記動作指定コマンドがテスト動作モードの設定を示すとき、前記スキャンイネーブル信号を非活性化することにより、前記複数のレジスタ各々の前記マルチプレクサは前記第１のテスト信号を選択して出力し、前記複数のレジスタ各々の前記フリップフロップは自半導体装置の外部から入力されるクロック信号に同期して前記マルチプレクサの出力を取り込み保持し、前記複数のレジスタ各々の前記デマルチプレクサは前記フリップフロップが保持したデータを選択して前記第２のテスト信号として出力することを特徴とする請求項４に記載の半導体装置。
【請求項７】
外部から供給されるテストコード信号に基づく複数のテスト信号を、自レジスタ部を構成する複数のレジスタ各々に取り込み、前記複数のレジスタから、メモリセルアレイの動作を制御する制御部に前記複数のテスト信号を複数の制御用テスト信号として並列に出力し、当該制御用テスト信号により前記制御部に通常動作モードとは異なるテスト動作モードを設定し、前記テスト動作モードを設定する期間以外の期間において、前記複数のレジスタがスキャンチェーン接続され、自レジスタ部に保持するデータを直列に自半導体装置の外部へ出力するレジスタ部を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の動作テストを行うテスト信号を発生するテスト回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体素子の微細化にともない、加工寸法の製造バラツキにより半導体素子の電気的特性が大きく変動してしまい、半導体装置の動作特性が製造バラつきの影響を受け易くなっている。そのため、半導体装置内に設けたテスト回路により、テスト信号を発生させて、半導体装置に含まれる内部回路の動作テストを行う必要性が増してきている。そこで、テスト回路によりテスト信号を発生させ、内部回路の動作マージンを試験するために、内部電源電圧や内部信号タイミングを変化させることで半導体装置の動作不良を顕在化させ、動作マージンの少ない半導体装置を不良化することが行われる。
【０００３】
例えば、半導体装置ベンダーは、製造した半導体装置が良品か不良品であるかを判定する選別試験において、半導体試験装置（テスタ）から試験対象の半導体装置に制御信号を供給し、この半導体装置を通常動作モードとは異なるテスト動作モードへ移行させ、半導体装置内のテスト回路を動作させる。しかし、テスト動作モードへの移行の際に制御信号を供給するタイミングにおいて、テスト動作モードへの移行に用いる外部入力端子に予期しないノイズが印加され、テスト回路が誤動作し、意図しないテスト動作モードへ移行する場合がある。このノイズによるテスト回路の誤動作（テスト動作モードへの誤エントリ）を防止するための半導体装置が、特許文献１において開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５６５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された半導体装置においては、次のような問題があった。
図８、図９及び図１０は、テスト回路を備えた半導体装置における問題点を説明するため、本願発明者が作成した図面である。図８は、半導体装置におけるテスト信号の発生に係る入出力インターフェース回路１０１ｂの回路ブロック図である。また、図９は、図８に示す入出力インターフェース回路１０１ｂの誤動作（テスト動作モードへの誤エントリ）を説明するためのタイミングチャートである。また、図１０は、特許文献１に開示されたテストモード選択回路を示す。図１０に示すテストモード選択回路は、特許文献１記載の半導体装置において、テスト動作モードへの誤エントリを防ぐため、図８に示す入出力インターフェース回路１０１ｂにおけるＤ型フリップフロップＤＦＴｒＢ１〜Ｄ型フリップフロップＤＦＴｒＢ４に置き換えられる回路である。
【０００６】
図８に示す入出力インターフェース回路１０１ｂは、半導体装置の外部との信号のやり取りを行う回路であり、コマンドデコーダ１０６、レジスタ部１０７ｂ、及び複数の外部端子を備えている。なお、図８においては、入出力インターフェース回路１０１ｂが備える回路のうちテスト動作モードに係る回路を示している。複数の外部端子は、コマンドデコーダ１０６に接続されるコマンド入力端子ＴＣＭＤ１、コマンド入力端子ＴＣＭＤ２、レジスタ部１０７ｂに接続される外部リセット端子ＴＲＳＴＢ、コマンドデコーダ１０６に接続される外部クロック端子ＴＣＬＫ１、及びレジスタ部１０７ｂに接続される外部クロック端子ＴＣＬＫ２である。
【０００７】
コマンドデコーダ１０６は、テスト動作モードにおいて、外部クロック端子ＴＣＬＫ１から入力される外部クロック信号ＣＬＫ１に同期して、コマンド入力端子ＴＣＭＤ１及びコマンド入力端子ＴＣＭＤ２からそれぞれ入力されるコマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２を取り込む。コマンドデコーダ１０６は、取り込んだコマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２の論理レベルを解読して、テスト信号ＤＦＴ１〜ＤＦＴ４をレジスタ部１０７ｂに対して出力する。以下、信号の電圧レベルがＨｉｇｈ（以下Ｈ）レベルのとき論理１、Ｌｏｗ（以下Ｌ）レベルのとき論理０とする。なお、コマンドデコーダ１０６は、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ１の論理レベルの組合せ（ＣＭＤ１、ＣＭＤ２）が、（１、０）のときテスト信号ＤＦＴ１をＨレベル、（０、１）のときテスト信号ＤＦＴ２をＨレベルとし、テスト動作モード期間中テスト信号をＨレベルに維持する。
【０００８】
レジスタ部１０７ｂは、Ｄ型フリップフロップＤＦＴｒＢ１〜Ｄ型フリップフロップＤＦＴｒＢ４から構成される。Ｄ型フリップフロップＤＦＴｒＢｋ（ｋ＝１〜４）は、データ入力端子Ｄにテスト信号ＤＦＴｋが入力され、データ出力端子Ｑから制御用テスト信号ＤＦＴＦｋを、テストにおいて動作調整される被制御回路（図８において不図示である被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４）に出力する。また、Ｄ型フリップフロップＤＦＴｒＢｋ各々において、クロック端子は外部クロック端子ＴＣＬＫ２、リセット端子ＲＢは外部リセット端子ＴＲＳＴＢに接続される。
【０００９】
Ｄ型フリップフロップＤＦＴｒＢｋ各々は、クロック端子に入力される外部クロック信号ＣＬＫ２（外部クロック信号ＣＬＫ１を遅延させた信号）の立ち上がりに同期して、コマンドデコーダ１０６からデータ入力端子Ｄに入力されるテスト信号ＤＦＴｋをラッチし、次の外部クロック信号ＣＬＫ２の立ち上がりまで、ラッチしたテスト信号ＤＦＴｋをデータ出力端子Ｑに保持する。また、Ｄ型フリップフロップＤＦＴｒＢｋは、リセット端子Ｒに外部からＬレベルの外部リセット信号ＲＳＴＢが入力されると、データ出力端子ＱのレベルをＬレベルへリセットする。
【００１０】
次に、以上の構成を備える入出力インターフェース回路１０１ｂの誤動作（テスト動作モードへの誤エントリ）について、図９を用いて説明する。
レジスタ部１０７ｂは、外部リセット信号ＲＳＴＢがＬレベルになると、制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４をＬレベルへリセットする。
時刻ｔ１において、コマンドデコーダ１０６は、外部クロック信号ＣＬＫ１の立ち上がりに同期して、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２を取り込む。また、コマンドデコーダ１０６は、取り込んだＣＭＤ１及びコマンド信号ＣＭＤ１の論理レベルの組合せ（ＣＭＤ１、ＣＭＤ２）を（１、０）と解読し、テスト信号ＤＦＴ１をＬレベルからＨレベルへと変化させる。
続いて、Ｄ型フリップフロップＤＦＴｒＢ１は、外部クロック信号ＣＬＫ２（図９において不図示）の立ち上がりに同期して、データ入力Ｄ端子に入力されるテスト信号ＤＦＴ１を取り込み、データ出力Ｑ端子からＨレベルの制御用テスト信号ＤＦＴＦ１（テストモード選択信号１）を出力する。
【００１１】
これにより、制御用テスト信号ＤＦＴＦ１が入力される被制御回路ＣＫＴ１は、通常動作モードとは異なるテスト動作モードのタイミング等で動作するように、テスト動作モードが設定される。
なお、コマンドデコーダ１０６が出力する他のテスト信号は全てＬレベルであるので、Ｄ型フリップフロップＤＦＴｒＢ２〜Ｄ型フリップフロップＤＦＴｒＢ４各々は、データ入力Ｄ端子に入力されるＬレベルのテスト信号ＤＦＴ２〜テスト信号ＤＦＴ４を取り込み、データ出力Ｑ端子からＬレベルの制御用テスト信号ＤＦＴＦ２（テストモード選択信号２）２〜制御用テスト信号ＤＦＴＦ４を出力する。
【００１２】
ところで、時刻ｔ１で被制御回路ＣＫＴ１にテスト動作モードを設定し、実際のテスト動作モードへ移行した後、コマンド入力端子ＴＣＭＤ２に入力されるコマンド信号ＣＭＤ２に何らかの要因でノイズが重畳した場合、被制御回路ＣＫＴ１に設定されたテストモードが解除されてしまう現象Ｐ２がある。
例えば、図９における時刻ｔ２は、外部クロック信号ＣＬＫ１の立ち上がり時刻である。この時刻ｔ２において、コマンド信号ＣＭＤ２にノイズが重畳する現象Ｐ１が生じた場合、コマンドデコーダ１０６は、外部クロック信号ＣＬＫ１の立ち上がりでコマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２を取り込み、取り込んだＣＭＤ１及びコマンド信号ＣＭＤ１の論理レベルの組合せ（ＣＭＤ１、ＣＭＤ２）を（０、１）と解読し、テスト信号ＤＦＴ１をＨレベルからＬレベルへと変化させる。また、Ｄ型フリップフロップＤＦＴｒＢ１は、外部クロック信号ＣＬＫ２の立ち上がりに同期して、データ入力Ｄ端子に入力されるテスト信号ＤＦＴ１を取り込み、データ出力Ｑ端子から出力する制御用テスト信号ＤＦＴＦ１をＨレベルからＬレベルに変化させる（図９に示す現象Ｐ２）。
【００１３】
これにより、制御用テスト信号ＤＦＴＦ１が入力される被制御回路ＣＫＴ１は、設定したテストモードが解除される。
そこで、このような外部ノイズによるテストモード解除を防ぐための回路が、本願発明者により、特許文献１において開示された。
図１０は、本願発明者が特許文献１において開示したテストモード選択回路であり、図８に示すレジスタ部１０７ｂにおけるＤ型フリップフロップＤＦＴｒＢ１〜Ｄ型フリップフロップＤＦＴｒＢ４に代替される回路である。
【００１４】
図１０に示すテストモード選択回路は、Ｄ型フリップフロップＤＦＦ１及びＤ型フリップフロップＤＦＦ２から構成される。Ｄ型フリップフロップＤＦＦ１においては、図８に示したＤ型フリップフロップＤＦＴｒＢｋと同様に、データ入力端子Ｄにはテスト信号ＤＦＴｋが、クロック端子には外部クロック信号ＣＬＫ２が、リセット端子には外部リセット信号ＲＳＴＢが、それぞれ入力される。
Ｄ型フリップフロップＤＦＦ２においては、クロック端子（イネーブル端子ＥＮ）にＤ型フリップフロップＤＦＦ１の出力信号が入力され、データ入力端子Ｄには抵抗を介して電源からＨレベルに固定された信号が入力され、リセット端子には外部リセット信号ＲＳＴＢが、それぞれ入力される。Ｄ型フリップフロップＤＦＦ２は、データ出力端子Ｑから制御用テスト信号ＤＦＴＦｋ（テストモード選択信号）を出力する。
【００１５】
図１０に示すテストモード選択回路において、図９を用いて説明した上記現象Ｐ１が生じた場合、Ｄ型フリップフロップＤＦＦ１の出力がＨレベルからＬレベルに変化しても、Ｄ型フリップフロップＤＦＦ２は、データ入力端子ＤからＨレベルの信号を取り込んでいるので、データ出力端子Ｑから出力する制御用テスト信号ＤＦＴＦｋ（テストモード選択信号）をＨレベルのまま維持する。
これにより、制御用テスト信号ＤＦＴＦｋはＨレベルのまま維持されるので、被制御回路ＣＫＴ１に設定されたテストモードが解除されることはない。テストモードが解除されるのは、各Ｄ型フリップフロップのリセット端子ＲＢにＬレベルの外部リセット信号ＲＳＴＢが入力される場合である。
つまり、図１０に示すテストモード選択回路を用いることで、コマンド信号ＣＭＤ２等に外部ノイズが重畳した場合においても、テスト動作モードの設定後において、被制御回路ＣＫＴ１に一度設定されたテスト動作モードが、外部リセット信号ＲＳＴＢが入力さるまでの間に解除されることはない。
【００１６】
しかしながら、図１０に示すテストモード選択回路は、コマンド信号ＣＭＤ２等に重畳されたノイズにより何らかのテスト動作モードが設定される可能性を防ぐものではない。
図９の時刻ｔ２において、コマンドデコーダ１０６は、テスト信号ＤＦＴ１をＨレベルからＬレベルへと変化させるが、同時に、テスト信号ＤＦＴ２をＬレベルからＨレベルへと変化させる。
図１０に示したテストモード選択回路によれば、上述の様に、テスト信号ＤＦＴ１がＨレベルからＬレベルへと変化しても、テストモード選択回路の出力である制御用テスト信号ＤＦＴＦ１はＨレベルのまま維持される。しかし、テスト信号ＤＦＴ２が入力されるテストモード選択回路において、Ｄ型フリップフロップＤＦＦ１は、外部クロック信号ＣＬＫ２の立ち上がりに同期して、データ入力端子ＤからＨレベルのテスト信号ＤＦＴ２を取り込み、データ出力端子ＱからＨレベルの信号を出力する。また、Ｄ型フリップフロップＤＦＦ２は、Ｄ型フリップフロップＤＦＦ１データ出力端子Ｑから出力されるＨレベルの信号の立ち上がりに同期して、データ入力端子ＤからＨレベルの信号を取り込み、Ｈレベルの制御用テスト信号ＤＦＴＦｋを出力する（現象Ｐ３）。
【００１７】
これにより、制御用テスト信号ＤＦＴＦ２が入力される被制御回路ＣＫＴ２にも、通常動作モードとは異なるテスト動作モードのタイミング等で動作するように、テスト動作モードが設定される。このように、意図しないテスト動作モードが被制御回路に設定されるのは、コマンド入力端子ＴＣＭＤ１等に接続されるコマンドデコーダ１０６が、テスト動作モード設定後においてコマンド入力端子にノイズが重畳されたとき、テストモード選択回路に対してテスト信号ＤＦＴｋを出力し、テストモード選択回路は入力されるＨレベルのテスト信号ＤＦＴｋにより、Ｈレベルの制御用テスト信号ＤＦＴＦｋを出力するためである。
つまり、図１０に示したテストモード選択回路を用いてレジスタ部１０７ｂを構成しても、外部ノイズによりコマンドデコーダが入力されるテストコード信号を誤解読した場合、テスト動作モードの設定を意図していない被制御回路にテスト動作モードが設定されてしまうという問題があった。
【００１８】
また、半導体装置ベンダーから半導体装置を供給されるユーザーが、半導体装置を含む電子システムを製造した場合、電子システムの電源投入時において電子システムを正常に動作させるため、半導体装置がテスト動作モードへ移行しないようにする必要がある。そのため、半導体装置内部には、パワーオンリセット回路が設けられ、コマンドデコーダ１０６は、このパワーオンリセット回路が出力するパワーオンリセット信号により、出力するテスト信号ＤＦＴｋの出力レベルをＬレベルへリセットする。このようにテスト信号ＤＦＴｋの出力レベルをＬレベルへリセットすれば、レジスタ部１０７ｂは、電源投入時において外部クロック信号ＣＬＫ２が入力されても、Ｈレベルの制御用テスト信号ＤＦＴＦｋを出力することはなく、被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４にテスト動作モードが設定されることはない。
【００１９】
しかし、このパワーオンリセット回路が、半導体装置に供給される電源電圧の立ち上がりに応じた適切なタイミングでパワーオンリセット信号を出力しなかった場合、テスト信号ＤＦＴｋの出力レベルがＬレベルへとリセットされず、レジスタ部１０７ｂは、外部クロック信号ＣＬＫ２が入力されると、Ｈレベルの制御用テスト信号ＤＦＴＦｋを出力する。
これにより、半導体装置を含む電子システムの動作開始において、半導体装置の被制御回路にテスト動作モードが設定されたまま、すなわち通常動作モードに復帰することのないまま開始し、結果として電子システムの誤動作を引き起こしてしまう場合もある。
【００２０】
つまり、従来のテスト回路を備えた半導体装置において、パワーオンリセットが適切に実施されなかった場合、不必要なテストモードにエントリしてしまう場合があるという問題もあった。
また、ユーザーまたは半導体装置を含む電子システムが、半導体装置が実際にどのようなテスト動作モードに移行しているという現象の把握をすることは、テスト回路を備えた半導体装置の可観測性（テスト信号の論理レベルを外部から確認できる機能）が低いため、困難であった。そのため、半導体装置が実際にどのようなテスト動作モードに移行しているかを調査するための解析工数が増大するという問題もあった。
【課題を解決するための手段】
【００２１】
本発明は、自半導体装置に動作モードの設定することを示す動作指定コマンドが外部から供給され、前記動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうち当該テストコード信号が示す所定の第１のテスト信号を活性化して前記複数の第１のテスト信号を出力するデコーダと、前記動作指定コマンドがテスト動作モードの設定を示すときに、前記デコーダから並列に供給される前記複数の第１のテスト信号を受け取り、前記複数の第１のテスト信号を複数の第２のテスト信号として並列に出力し、前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、前記複数の第１のテスト信号を複数の第３のテスト信号として自半導体装置の外部へ直列に出力するレジスタ部と、前記動作指定コマンドがテスト動作モードの設定を示すときに、前記レジスタ部から並列に供給される前記複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００２２】
本発明によれば、デコーダは、自半導体装置の動作モードの設定を示す動作指定コマンドがテスト動作モードの設定を示すとき、外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうちの少なくとも１つを活性化する。また、レジスタ部は、デコーダから並列に供給される複数の第１のテスト信号を受け取り、メモリセルアレイの動作を制御する複数の被制御回路へと、第２のテスト信号として並列に出力する。メモリセルアレイの動作を制御する制御部は、複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号に応じてメモリセルアレイの動作を制御する。
これにより、動作指定コマンドがテスト動作モードの設定を示すとき、制御部は外部から供給されるテストコード信号に応じてテスト動作モードが設定され、以降の動作において動作タイミング等が調整される。
【００２３】
また、動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに、レジスタ部は、複数の第１のテスト信号を複数の第３のテスト信号として自半導体装置の外部へ直列に出力する。
これにより、制御部は、テスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされ、第２のテスト信号を受け取ることがないので、意図しないテスト動作モードが設定されることを防ぐことができる。例えば、テスト動作モードの設定後において、動作コマンドあるいはテストコード信号が供給される外部端子にノイズが重畳されても、制御部に他のテスト動作モードが設定されることはない。また、半導体装置を含む電子システムの電源投入時において、制御部は、レジスタ部と電気的に非接続とされるので、テスト動作モードが設定されることはなくなり、電源投入後において半導体装置がテスト動作モードに設定された状態で動作することを防ぐことができる。
【００２４】
また、仮に電子システムが電源投入後の動作において異常を示したとしても、レジスタ部が受け取った第１のテスト信号を外部から観測できるので、半導体装置の可観測性を高めることができる。例えば、デコーダが電源投入時に、動作指定コマンドがテスト動作モードの設定を示していないにもかかわらず、パワーオンリセット回路が誤動作して、複数の第１の信号を活性化する場合がある。このように誤って第１のテスト信号が活性化され、レジスタ部が複数の第１のテスト信号を受け取った場合であっても、レジスタ部の内容を半導体装置の外部へ出力することで、複数の第１のテスト信号のうちどの信号が活性化されたかを知ることができる。つまり、半導体装置の可観測性を高め、半導体装置が実際にどのようなテスト動作モードに移行してしまったかを調査するための解析工数の増大を防止することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の技術思想を説明するための図である。
【図２】半導体装置１００を含む電子システムのブロック図である。
【図３】入出力インターフェース回路１０１ａのブロック図である。
【図４】図３のレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４の回路構成を説明するためのブロック図である。
【図５】入出力インターフェース回路１０１ａのテスト動作モード設定の際の動作を説明するための図である。
【図６】入出力インターフェース回路１０１ａのテスト動作モード設定以外の動作を説明するための図である。
【図７】入出力インターフェース回路１０１ａの動作タイミングチャートである。
【図８】テスト回路を備えた半導体装置における入出力インターフェース回路１０１ｂのブロック図である。
【図９】図７に示した入出力インターフェース回路１０１ｂの動作を説明するために用いるタイミングチャートである。
【図１０】テスト回路を備えた他の半導体装置における制御用テスト信号発生部（テストモード選択回路）の回路図である。
【発明を実施するための形態】
【００２６】
本発明の課題を解決する技術思想の代表的な一例を、以下に図１を用いて説明する。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図であり、本発明の実施形態における半導体装置１００の構成を示している。図１においては、後述する半導体装置１００のうち、テスト動作モードの設定にかかわる回路部分を抜き出し、読み出し及び書き込み制御部１０４、コマンドデコーダ１０６、レジスタ部１０７を示している。
コマンドデコーダ１０６は、読み出し及び書き込み制御部１０４（テスト動作モードにおいて制御される被制御回路ＣＫＴ１〜ＣＫＴｎを備える）の特性、動作を調整するため、外部から入力されるテストコードに応じて、テスト信号ＤＦＴ１〜ＤＦＴｎを活性化する。
【００２７】
ここで、テスト動作モードにおいて制御される被制御回路としては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置において、センスアンプ活性タイミングを、早くし、或いは逆に遅くする遅延回路が考えられる。通常動作モードにおいては、ワード線選択後ビット線対に充分差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等によりメモリセル容量が小さいセルができる場合もあり、通常動作モードのタイミング設定では、製品が良品と判断され、製品出荷後当該メモリセルの特性が劣化するなどして不良品となる場合が考えられる。そこで、上記遅延回路において、例えば通常動作モードでの信号パスとテスト動作モードでの信号パスとの間にスイッチを設け、このスイッチを切り替えることで、テスト動作モードにおいて通常動作モードよりもセンスアンプ活性化のタイミングを早め、ＤＲＡＭの動作マージンをなくす方向にすれば、動作マージンの少ないＤＲＡＭをあらかじめリジェクトする選別試験を行うことができる。
【００２８】
また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、上記スイッチを切り替えることでセンスアンプ活性化タイミングを遅らせることにより、センスアンプ活性化時刻を遅らせれば動作マージンが広がるかどうかを確認できる。そのため、テスト信号ＤＦＴは、上記遅延回路のスイッチをオン／オフする（被制御回路にテスト動作モードを設定する）信号に用いることができる。
【００２９】
また、ＤＲＡＭ等は、内部に内部電圧発生回路を備え、この降圧回路の出力により、メモリセルを動作させることが一般に行われる。信頼性試験において初期不良をリジェクトするため、製品出荷時とは異なる高い電圧でメモリセルを動作させることが行われる。かかる場合、内部電圧発生回路を、他の電圧を発生する回路等に接続するバイパススイッチを設け、テスト動作モードと通常動作モードにおいてバイパススイッチの切り替えを行うことが考えられる。
【００３０】
また、設計後の評価において、ＤＲＡＭの動作マージンがない場合、降圧回路の出力を高くし、或いは低くすることにより、バイパススイッチの切り替えを行うことで動作マージンがどう変わるかを確認できる。そのため、テスト信号ＤＦＴは、上記バイパススイッチをオン／オフする（被制御回路にテスト動作モードを設定する）信号に用いることができる。
【００３１】
コマンドデコーダ１０６は、入力されるテストコードに応じて、テスト信号ＤＦＴを発生し、被制御回路にテスト動作モードを設定する回路であるが、上述の様に、被制御回路に設定されたテスト動作モードが解除され、或いは、意図しない被制御回路にテスト動作モードが設定される場合がある。
そのため、半導体装置１００において、コマンドデコーダ１０６と読み出し及び書き込み制御部１０４との間に、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎから構成されるレジスタ部１０７を設ける。レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎ各々は、テスト動作モード設定の動作において、外部クロック端子ＴＣＬＫ２から入力される外部クロック信号ＣＬＫ２に同期して、テスト動作モード設定コマンドデコーダ１０６が出力するテスト信号ＤＦＴ１〜テスト信号ＤＦＴｎ（複数の第１のテスト信号）を受け取る。
【００３２】
また、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎ各々は、テスト動作モード設定の動作において、受け取ったテスト信号ＤＦＴ１〜テスト信号ＤＦＴｎを、制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦｎ（複数の第２のテスト信号）として、読み出し及び書き込み制御部１０４に出力する。
これにより、テスト動作モードにおいて制御される被制御回路ＣＫＴ１〜ＣＫＴｎに、テスト動作モードが設定される。
【００３３】
また、テスト動作モードを設定する以外の期間（半導体装置１００が実際のテスト動作、通常動作を行う期間）においては、スキャンイネーブル端子ＴＳＥにスキャンイネーブル信号ＳＥを入力することで、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎをスキャンチェーン接続し、コマンドデコーダ１０６の各出力と被制御回路ＣＫＴ１〜被制御回路ＣＫＴｎとの間を電気的に非接続とする。
これにより、テスト動作モードを設定する以外の期間、例えば半導体装置１００を含む電子システムの電源投入期間、あるいはテスト動作へ移行する期間等に、テスト動作モードを設定した被制御回路のテスト動作モードが解除され、或いは、テスト動作モードを設定していない被制御回路にテスト動作モードが設定されることを防止する。
【００３４】
なお、スキャンチェーンとは、前段フリップフロップ（例えば図１に示すレジスタＤＦＴｒＡ１）の出力が、次段のフリップフロップ（例えば図１に示すレジスタＤＦＴｒＡ２）の入力となるように、フリップフロップが数珠繋ぎになっているチェーンのことである。
図１において、レジスタ部１０７は、スキャンイネーブル端子ＴＳＥにスキャンイネーブル信号ＳＥが入力されると、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎがスキャン入力端子ＴＳＩＮからスキャン出力端子ＴＳＯＵＴまで数珠繋ぎに接続（スキャンチェーン接続という）される。
【００３５】
このように、テスト動作モード設定期間以外の期間において、スキャンイネーブル端子ＴＳＥにスキャンイネーブル信号ＳＥ（スキャンチェーン接続の実行を示す信号）を供給して、レジスタ部１０７におけるレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎをスキャンチェーン接続する。そして、レジスタ部１０７を構成するレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎに外部クロック信号ＣＬＫ２を供給することで、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎが記憶するデータ（論理０または１）を、スキャン出力端子ＴＳＯＵＴから出力することができる。
これにより、テスト動作モードを設定する以外の期間、例えば半導体装置１００を含む電子システムの電源投入期間に、コマンドデコーダ１０６がパワーオンリセットされずに、テスト信号ＤＦＴを活性化し、被制御回路にテスト動作モードが設定された場合であっても、レジスタ部１０７の記憶情報を読み出すことができる。
例えば、そのまま半導体装置１００を含む電子システムの動作が開始し、誤動作に至った場合であっても、レジスタ部１０７の記憶する情報（複数の第３の信号。電源投入時にパワーオンリセット回路が正常に働けば、オール０が各レジスタに記憶されているので、複数の第３の信号の論理はオール０である。）を直列に読み出すことで、どのテスト信号ＤＦＴがＨレベル（論理１）に変わり、レジスタに論理１が設定されたかを知ることができる。
【００３６】
そこで、本発明に係る半導体装置においては、テスト信号ＤＦＴ（複数の第１のテスト信号）を活性化するコマンドデコーダ１０６（デコーダ）と、制御用テスト信号ＤＦＴＦ（複数の第２のテスト信号）に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部１０４（制御部）との間に、レジスタ部１０７（レジスタ部）を設ける。
レジスタ部１０７は、半導体装置に入力される動作指定コマンドがテスト動作モードの設定を示すときにコマンドデコーダ１０６から並列に供給されるテスト信号ＤＦＴを受け取り、テスト信号ＤＦＴを制御用テスト信号ＤＦＴＦとして並列に出力する。また、レジスタ部１０７は、動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに、スキャンチェーン接続され、テスト信号ＤＦＴを複数の第３のテスト信号として自半導体装置の外部へ直列に出力する。
以下、添付図面の図２〜図７を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３７】
図２は、半導体装置１００を含む電子システムを示している。
半導体装置１００における入出力インターフェース回路１０１は、ＭＰＵ２００から制御信号、アドレス信号、データ信号Ｄｉｎを受け取り、ＭＰＵに対してデータ信号Ｄｏｕｔを出力する。ＭＰＵ２００は、例えば半導体装置１００を選別するための半導体試験装置（テスタ）であり、或いは半導体装置１００が組み込まれる電子システムにおけるＣＰＵである。
半導体装置１００がＤＲＡＭである場合、制御信号として、クロック信号ＣＫ、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥがある。
半導体装置１００における入出力インターフェース回路１０１は、例えば、クロック発生回路（不図示）、アドレスラッチ（不図示）及びコマンドデコーダ（後述するコマンドデコーダ１０６）を備える。
【００３８】
クロック発生回路は、入力されるクロック信号ＣＫ、反転クロック信号／ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、半導体装置１００の内部回路である読み出し及び書き込み制御部１０４に、クロック信号ＣＫに同期した内部クロック信号を供給する。また、クロック発生回路は、クロック信号ＣＫに同期した内部クロック信号をコマンドデコーダ１０６に供給する。
【００３９】
また、半導体装置１００がＤＲＡＭ（Dynamic Random Access Memory）である場合、入出力インターフェース回路１０１は、制御信号として、半導体装置１００のコマンド信号（チップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブルＷＥＢ）が入力される。コマンド信号は、半導体装置１００の動作モードの設定を示す動作指定コマンドである。
入出力インターフェース回路１０１内のコマンドデコーダ１０６は、コマンド信号を上記内部クロック信号に同期してラッチした後デコードし、デコード結果に応じて、読み出し及び書き込み制御部１０４に対して、動作を指示する制御信号（内部コマンド信号）を出力する。
【００４０】
また、入出力インターフェース回路１０１内のアドレスラッチは、半導体装置１００の動作モードの設定を示す動作指定コマンドが読み出し、書き込み動作を指示する場合において、外部から入力されるアドレス信号を内部クロック信号に同期してラッチする。また、アドレスラッチは、ラッチしたアドレス信号を、読み出し及び書き込み制御部１０４における行デコーダ及び行タイミング回路１０４ａに内部アドレス信号（図２における行アドレスＮ組）、列デコーダ及び列タイミング回路１０４ｃに内部アドレス信号（図２における、列アドレスＭ組）を供給する。また、アドレスラッチは、テスト動作モードの設定においては、コマンドデコーダに制御され、外部から入力されるアドレス信号を内部クロック信号に同期してラッチし、コマンドデコーダ１０６へテストコード信号として供給する。
そして、コマンドデコーダ１０６は、半導体装置１００の入出力インターフェース回路１０１に入力されるコマンド信号が、テスト動作モードの設定を示すとき、アドレスラッチを制御してテストコード信号を取り込ませるととともに、後述するようにテストコード信号をデコードして、テスト信号ＤＦＴを出力する。
【００４１】
メモリセルアレイ１０３は、複数のワード線と、複数のビット線と、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルＭＣから構成される。
また、メモリセルアレイ１０３は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とＩＯ線を接続する複数の列スイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述の行デコーダ及び行タイミング回路１０４ａが出力するセンスアンプ駆動信号により制御される。また、列スイッチは、開閉及び開閉のタイミングを、後述の列デコーダ及び列タイミング回路１０４ｃにより制御される。
【００４２】
読み出し及び書き込み制御部１０４は、メモリセルアレイ１０３の動作を制御する制御部であり、行デコーダ及び行タイミング回路１０４ａ、列デコーダ及び列タイミング回路１０４ｃ、及びＩＯ制御回路１０４ｂを備える。
行デコーダ及び行タイミング回路１０４ａは、アドレスラッチから入力されるロウ・アドレス（内部アドレス信号、行アドレスＮ組）をデコードして、デコード結果に応じてメモリセルアレイ１０３のメモリセルを、ワード線を用いて選択する。また、行デコーダ及び行タイミング回路１０４ａは、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
列デコーダ及び列タイミング回路１０４ｃは、アドレスラッチから入力されるカラム・アドレス（内部アドレス信号、列アドレスＭ組）をデコードして、デコード結果に応じてビット線とＩＯ線の間に介在する列スイッチを選択するタイミング制御等を行う。
【００４３】
また、ＩＯ制御回路１０４ｂは、入出力インターフェース回路１０１内のクロック発生回路から入力される内部クロック信号に同期して、コマンドデコーダ１０６から入力される内部コマンド信号に応じて、列スイッチにより選択されたビット線からのデータをＩＯ線へと読み出す動作、あるいは、選択したビット線にＩＯ線からのデータを書き込む動作を行う。具体的には、ＩＯ制御回路１０４ｂは、読み出し動作において、ビット線から読み出されたデータを所定の電圧まで増幅し、増幅したデータを、ＩＯ線を介して入出力インターフェース回路１０１へ内部データ出力信号ＩＤｏｕｔとして出力する。また、ＩＯ制御回路１０４ｂは、書き込み動作において、入出力インターフェース回路１０１がＩＯ線へと出力する内部データ入力信号ＩＤｉｎを、ビット線へと転送し、センスアンプとともにビット線を駆動し、メモリセルへデータを書き込む。
【００４４】
以上のように、読み出し及び書き込み制御部１０４は、行デコーダ及び行タイミング回路１０４ａ、列デコーダ及び列タイミング回路１０４ｃ、及びＩＯ制御回路１０４ｂを備える。これらの行デコーダ及び行タイミング回路１０４ａ、ＩＯ制御回路１０４ｂ、及び列デコーダ及び列タイミング回路１０４ｃ各々は、内部に次のような被制御回路ＣＫＴを有し、メモリセルアレイ１０３の動作を制御する。
【００４５】
被制御回路ＣＫＴには、テスト動作モードにおけるタイミングを通常動作モードにおけるタイミングから変える回路（例えば、センスアンプの駆動タイミング或いはデータアンプの駆動タイミングを速くする、或いは遅くする回路。その他、書き込み読み出しを行う制御に用いる信号制御系にあらかじめ埋め込まれた遅延回路であって、テスト動作モードにおいて制御信号に接続され、制御信号を遅延させる遅延回路）がある。
【００４６】
また、被制御回路ＣＫＴには、内部発生電源回路の電圧レベルを変更する回路（例えば、内部電圧発生電源回路に入力される入力リファレンス電圧をテスト信号ＤＦＴにより高い電圧或いは低い電圧に切り替えることのできる回路）がある。また、被制御回路ＣＫＴには、制御信号を有効化或いは無効化して回路動作を変える回路（もともと不活性化させていた回路を、コマンドデコーダ１０６の出力であるテスト信号ＤＦＴにより活性化させることのできる、あるいはその逆に、もともと活性化させていた回路をテスト信号ＤＦＴにより不活性化させることのできる回路）がある。
【００４７】
テスト動作モードを被制御回路ＣＫＴに設定する構成は、半導体装置１００の特徴部分であり、以下に図３及び図４を用いて説明する。
図３は、テスト動作に係る部分の回路ブロック図であり、コマンドデコーダ１０６、レジスタ部１０７ａを示している。図３において、図１に示す読み出し及び書き込み制御部１０４は省略しているが、行デコーダ及び行タイミング回路１０４ａにおける被制御回路を被制御回路ＣＫＴ１、ＩＯ制御回路１０４ｂにおける被制御回路を被制御回路ＣＫＴ２及び被制御回路ＣＫＴ３、列デコーダ及び列タイミング回路１０４ｃにおける被制御回路を被制御回路ＣＫＴ４として説明する。
また、上記説明において、コマンドデコーダ１０６は、コマンド端子に入力されるコマンド信号がテスト動作モードの設定を示す場合、アドレス入力端子から入力されるテストコード信号をデコードするものとした。以下では、説明を簡単にするため、コマンドデコーダ１０６に入力されるコマンド信号ＣＭＤ１、コマンド信号ＣＭＤ２が、コマンド信号とテストコード信号を兼ねるものとして説明する。
また、上記説明において、コマンドデコーダ１０６は内部クロックが入力されるものとしたが、外部クロック信号ＣＬＫ１が直接入力され、この外部クロック信号ＣＬＫ１に同期してコマンド信号を取り込み、入力されるコマンド信号を解読するものとして説明する。
【００４８】
コマンドデコーダ１０６は、コマンド入力端子ＴＣＭＤ１及びコマンド入力端子ＴＣＭＤ２にそれぞれ入力されるコマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２を、外部クロック信号ＣＬＫ１に同期して取り込み、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２の論理レベルを解読する。コマンドデコーダ１０６は、解読結果がテスト動作モードの設定を示す信号であるとき、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２（テストコード信号）の論理レベルに応じて、テスト信号ＤＦＴ４〜テスト信号をレジスタ部１０７ａに対して発生する。
【００４９】
レジスタ部１０７ａは、ｎ個のレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４から構成される。
レジスタ部１０７ａは、各レジスタＤＦＴｒＡｋのデータ出力端子Ｑの出力レベルをＬレベルへリセットする外部リセット信号ＲＳＴＢが入力される外部リセット端子ＴＲＳＴＢに接続される。
また、レジスタ部１０７ａは、外部クロック信号ＣＬＫ２が供給される外部クロック端子ＴＣＬＫ２に接続される。レジスタ部１０７ａ内における各レジスタＤＦＴｒＡｋは、外部クロック信号ＣＬＫ２に同期してデータ入力端子Ｄからデータを取り込む。
なお、外部クロック信号ＣＬＫ２は、例えばテスタが供給する信号であり、テスタ内において外部クロック信号ＣＬＫ１を遅延させて生成され、半導体装置１００に制御信号として供給される。外部クロック信号ＣＬＫ２は、テスタ内において、外部クロック信号ＣＬＫ１がコマンドデコーダ１０６に入力されてから、コマンドデコーダ１０６がテスト信号ＤＦＴを出力し、各レジスタＤＦＴｒＡｋがテスト信号の論理レベルを取り込むことのできる時間だけ、外部クロック信号ＣＬＫ１を遅延させて生成される。
また、レジスタ部１０７ａに入力されるクロック信号は、コマンドデコーダ１０６に入力される外部クロック信号ＣＬＫ１より、上記時間分遅延していればよいので、半導体装置１００の内部に遅延回路を設け、この遅延回路により外部クロック信号ＣＬＫ１を遅延させ生成し、レジスタ部１０７ａに供給してもよい。以下では、外部クロック端子ＴＣＬＫ２から外部クロック信号ＣＬＫ２が供給されるものとして説明する。
【００５０】
また、レジスタ部１０７ａは、スキャンイネーブル信号ＳＥが入力されるスキャンイネーブル端子ＴＳＥ、スキャン入力信号ＳＩＮが入力されるスキャン入力端子ＴＳＩＮ、スキャン出力信号ＳＯＵＴを出力するスキャン出力端子ＴＳＯＵＴに接続される。
スキャンイネーブル信号ＳＥは、半導体装置１００にテスト動作モードを設定する期間において、非活性化される信号（ここでは論理レベル０であり、電圧レベルではＬレベルの信号）であり、テスト動作モードを設定する期間以外の期間において活性化される信号（論理１であり、電圧レベルではＨレベルの信号）である。
【００５１】
ここで、レジスタＤＦＴｒＡ１〜ＤＦＴｒＡｎの回路構成について説明する。レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡｎは全て同一の回路構成であるので、図４に示すレジスタＤＦＴｒＡｋ（ｋ＝１〜４）として説明する。
図４に示すレジスタＤＦＴｒＡｋは、マルチプレクサＳＥＬＡ、Ｄ型フリップフロップＤＦＦＡ、及びデマルチプレクサＳＥＬＢから構成される。
【００５２】
レジスタＤＦＴｒＡｋにおけるマルチプレクサＳＥＬＡは、スキャンイネーブル信号ＳＥの論理レベルにより、２入力に入力される２つの入力信号のうち１つの入力信号を選択して、選択した１つの入力信号を１出力信号として、１出力から出力する選択回路である。
２入力信号のうち一方は、コマンドデコーダ１０６の出力信号であるテスト信号ＤＦＴｋであり、他方は、スキャン入力信号ＳＩＮｋである。スキャン入力信号ＳＩＮｋは、スキャンチェーン接続される場合にレジスタＤＦＴｒＡｋの前段となるレジスタＤＦＴｒＡ（ｋ−１）におけるデマルチプレクサＳＥＬＢの一方の出力信号であるスキャン出力信号ＳＯＵＴ（ｋ−１）である。また、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄは、マルチプレクサＳＥＬＡの出力信号が入力される。
【００５３】
レジスタＤＦＴｒＡｋにおけるマルチプレクサＳＥＬＡは、スキャンイネーブル信号ＳＥがＬレベル（論理０）のとき、テスト信号ＤＦＴｋを選択して、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに出力する。
また、レジスタＤＦＴｒＡｋにおけるマルチプレクサＳＥＬＡは、スキャンイネーブル信号ＳＥがＨレベル（論理１）のとき、スキャン入力信号ＳＩＮｋを選択して、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに出力する。
【００５４】
レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡは、データ入力端子Ｄ、クロック入力端子（図４において横向きの三角で示す）、データ出力端子Ｑ、リセット端子ＲＢを備える。データ入力端子Ｄは、マルチプレクサＳＥＬＡの出力に接続され、データ出力端子Ｑは、レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢの入力に接続される。また、クロック端子は外部クロック端子ＴＣＬＫ２に接続され、リセット端子ＲＢは、外部リセット端子ＴＲＳＴＢに接続される。
【００５５】
レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡは、外部クロック端子ＴＣＬＫ２に入力される外部クロック信号ＣＬＫ２の立ち上がりに同期して、マルチプレクサからデータ入力端子Ｄに入力されるデータをラッチし、次の外部クロック信号ＣＬＫ２の立ち上がりまで、ラッチしたデータをデータ出力端子Ｑに保持し、レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢに出力する。
なお、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡは、外部リセット端子ＴＲＳＴＢにＬレベルの外部リセット信号ＲＳＴＢが入力されると、データ出力端子ＱのレベルをＬレベルへリセットする。
【００５６】
レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、スキャンイネーブル信号ＳＥの論理レベルにより、２出力のいずれかを選択して、選択した１出力へ、１入力へ入力される入力信号を出力する選択回路である。
レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢの１入力には、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡがデータ出力端子Ｑから出力する信号が入力される。また、レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、２出力の一方から、スキャン出力信号ＳＯＵＴｋを出力し、２出力の他方から制御用テスト信号ＤＦＴＦｋを出力する。
【００５７】
レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、スキャンイネーブル信号ＳＥがＬレベル（論理０）のとき、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡがデータ出力端子Ｑから出力する信号を、制御用テスト信号ＤＦＴＦｋとして出力する。
また、レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、スキャンイネーブル信号ＳＥがＨレベル（論理１）のとき、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡがデータ出力端子Ｑから出力する信号を、スキャン出力信号ＳＯＵＴｋとして出力する。
【００５８】
図３に戻って、説明を続ける。
レジスタ部１０７ａは、上記レジスタＤＦＴｒＡ１〜ＤＦＴｒＡ４を備えることから、Ｌレベルのスキャンイネーブル信号ＳＥが入力されると、入力側がコマンドデコーダ１０６に、読み出し及び書き込み制御部１０４に接続される。この状態で、レジスタ部１０７ａは、外部クロック端子ＴＣＬＫ２から外部クロック信号ＣＬＫ２が入力されると、入力される外部クロック信号ＣＬＫ２の立ち上がりに同期して、コマンドデコーダ１０６の出力であるテスト信号ＤＦＴ１〜テスト信号ＤＦＴ４を受け取り、内部に保持する。また、レジスタ部１０７ａは、テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４を、制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４として、自身の出力から読み出し及び書き込み制御部１０４における被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４へと出力する。
【００５９】
また、レジスタ部１０７ａは、Ｈレベルのスキャンイネーブル信号ＳＥが入力されると、内部のレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４がスキャンチェーン接続され、外部クロック端子ＴＣＬＫ２から入力される外部クロック信号ＣＬＫ２の立ち上がりに同期して、各レジスタが記憶するデータを、スキャン出力端子ＴＳＯＵＴへ順番に読み出す。なお、シリアル読み出しの際、スキャン入力端子ＴＳＩＮは、所定電位（例えばＬレベル）に固定される。
【００６０】
次に、半導体装置１００の動作のうち、テスト動作モード設定に係る動作、テスト動作モード設定以外の期間に行われるスキャンアウト動作について図５〜図７を参照して説明する。図５及び図６は、図３を用いて説明した入出力インターフェース回路１０１ａにおける信号の伝達経路を概略的に示した図である。
図５は、テスト動作モード設定期間において、コマンドデコーダ１０６が出力するテスト信号ＤＦＴ（複数の第１のテスト信号）がレジスタ部１０７ａを介して、制御用テスト信号ＤＦＴＦ（複数の第２のテスト信号）として、読み出し及び書き込み制御部１０４における被制御回路ＣＫＴｎに入力される際の信号の伝達経路を太線で示している。
【００６１】
また、図６は、テスト動作モード設定期間以外の期間（スキャンアウト動作期間）において、スキャンチェーン接続されたレジスタ部１０７ａが、スキャン入力端子ＴＳＩＮから入力されるスキャン入力信号ＳＩＮを、スキャン出力信号としてスキャン出力端子ＴＳＯＵＴから出力する際の信号の伝達経路を太線で示している。
また、図７は、入出力インターフェース回路１０１ａにおける主要信号の論理レベルの変化を示すタイミングチャートである。
なお、以下の動作説明では、テスタが、入出力インターフェース回路１０１ａに信号を供給するものとして説明する。また、本実施形態の説明では、スキャン入力端子に供給する電圧はＬレベルであるとして説明する。
【００６２】
入出力インターフェース回路１０１ａにおけるレジスタ部１０７ａは、時刻ｔ１において、外部リセット端子ＴＲＳＴＢにＬレベルの外部リセット信号ＲＳＴＢが入力されると、内部のレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４のデータ出力端子Ｑの電圧レベルをＬレベルにリセットする。このとき、スキャンイネーブル端子ＴＳＥには、Ｈレベルのスキャンイネーブル信号ＳＥが入力されているので、入出力インターフェース回路１０１ａにおける信号の伝達経路は図６で示す伝達経路に対応する。各レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、一方の出力からＬレベルのスキャン出力信号ＳＯＵＴｋを出力する。また、デマルチプレクサＳＥＬＢは、他方の出力をハイインピーダンスにする（図７において、制御用テスト信号ＤＦＴＦ１〜４をＨｉ−Ｚで示す）。
【００６３】
テスト動作モード設定期間の開始である時刻ｔ２において、外部リセット信号ＲＳＴＢがＨレベルになり、コマンドデコーダ１０６に接続されたコマンド入力端子ＴＣＭＤ１にＨレベルのコマンド信号ＣＭＤ１、コマンド入力端子ＴＣＭＤ２にＬレベルのコマンド信号ＣＭＤ２が入力される。コマンドデコーダ１０６は、外部クロック信号ＣＬＫ１（図において不図示）に同期して入力されるコマンド信号を取り込み、コマンド信号を解読し、解読結果がテスト動作モードの設定を示す信号であるので、コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２（テストコード信号）の論理レベルに応じて、テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４のうちテスト信号ＤＦＴ１をＨレベルにし、他のテスト信号ＤＦＴ２〜テスト信号ＤＦＴ４をＬレベルに維持する。
【００６４】
続いて、時刻ｔ３において、スキャンイネーブル端子に入力されるスキャンイネーブル信号ＳＥがＬレベルになると、レジスタ部１０７ａにおける各レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４におけるマルチプレクサＳＥＬＡ、デマルチプレクサＳＥＬＢの信号選択が切り替わる。各レジスタＤＦＴｒＡｋにおけるマルチプレクサＳＥＬＡは、コマンドデコーダ１０６の出力であるテスト信号ＤＦＴｋを受け取り、レジスタＤＦＴｒＡｋにおけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに出力する。また、各レジスタＤＦＴｒＡｋにおけるデマルチプレクサＳＥＬＢは、他方の出力からＬレベルの制御用テスト信号ＤＦＴＦｋを出力する。また、デマルチプレクサＳＥＬＢは、一方の出力をハイインピーダンスにする（図７において、スキャン出力信号ＳＯＵＴｋをＨｉ−Ｚで示す）。
【００６５】
時刻ｔ４において、外部クロック端子ＴＣＬＫ２に外部クロック信号ＣＬＫ２が入力される。レジスタＤＦＴｒＡ１のＤ型フリップフロップＤＦＦＡは、Ｈレベルの信号がデータ入力端子Ｄに入力されているので、外部クロック信号ＣＬＫ２の立ち上がりに同期して、このＨレベルの信号をラッチし、次の外部クロック信号ＣＬＫ２の立ち上がりまでＨレベルの信号を保持する。また、レジスタＤＦＴｒＡ１のＤ型フリップフロップＤＦＦＡは、データ出力端子ＱからＨレベルの信号を出力する。レジスタＤＦＴｒＡ１のデマルチプレクサＳＥＬＢは制御用テスト信号ＤＦＴＦ１を出力する側に切り替わっているので、被制御回路ＣＫＴ１（行デコーダ及び行タイミング回路１０４ａにおける被制御回路）は、Ｈレベルの制御用テスト信号ＤＦＴＦ１が入力され、被制御回路ＣＫＴ１にテスト動作モードが設定される。
【００６６】
また、レジスタＤＦＴｒＡ２〜レジスタＤＦＴｒＡ４各々のＤ型フリップフロップＤＦＦＡは、Ｌレベルの信号がデータ入力端子Ｄに入力されているので、外部クロック信号ＣＬＫ２の立ち上がりに同期して、このＬレベルの信号をラッチし、次の外部クロック信号ＣＬＫ２の立ち上がりまでＬレベルの信号を保持する。また、レジスタＤＦＴｒＡ２〜レジスタＤＦＴｒＡ４各々のＤ型フリップフロップＤＦＦＡは、データ出力端子ＱからＬレベルの信号を出力する。レジスタＤＦＴｒＡ２〜レジスタＤＦＴｒＡ４各々のデマルチプレクサＳＥＬＢは制御用テスト信号ＤＦＴＦを出力する側に切り替わっているので、被制御回路ＣＫＴ２〜被制御回路ＣＫＴ４（ＩＯ制御回路１０４ｂにおける被制御回路ＣＫＴ２及び被制御回路ＣＫＴ３、列デコーダ及び列タイミング回路１０４ｃにおける被制御回路ＣＫＴ４）各々は、Ｌレベルの制御用テスト信号ＤＦＴＦが入力される。被制御回路ＣＫＴ２〜被制御回路ＣＫＴ４は、テスト動作モードが設定されない。
【００６７】
続いて、テスト動作モード設定期間の終了である時刻ｔ５において、スキャンイネーブル端子に入力されるスキャンイネーブル信号ＳＥがＨレベルになると、レジスタ部１０７ａにおける各レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４におけるマルチプレクサＳＥＬＡ、デマルチプレクサＳＥＬＢの信号選択が切り替わる。
レジスタＤＦＴｒＡ１におけるマルチプレクサＳＥＬＡは、スキャン入力端子ＴＳＩＮからＬレベルのスキャン入力信号ＳＩＮを取り込み、レジスタＤＦＴｒＡ１におけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに出力する。レジスタＤＦＴｒＡ２〜レジスタＤＦＴｒＡ４におけるマルチプレクサＳＥＬＡ各々は、前段のレジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ３におけるデマルチプレクサＳＥＬＢの一方の出力から、スキャン出力信号ＳＯＵＴ１〜スキャン出力信号ＳＯＵＴ３を取り込み、それぞれのレジスタＤＦＴｒＡにおけるＤ型フリップフロップＤＦＦＡのデータ入力端子Ｄに出力する。
【００６８】
また、レジスタＤＦＴｒＡ１におけるデマルチプレクサＳＥＬＢは、Ｄ型フリップフロップＤＦＦＡにＨレベルの信号がラッチされているので、一方の出力からＨレベルのスキャン出力信号ＳＯＵＴ１を出力する。また、デマルチプレクサＳＥＬＢは、他方の出力をハイインピーダンスにする（図７において、制御用テスト信号ＤＦＴＦ１をＨｉ−Ｚで示す）。また、レジスタＤＦＴｒＡ２〜レジスタＤＦＴｒＡ４におけるデマルチプレクサＳＥＬＢ各々は、Ｄ型フリップフロップＤＦＦＡにＬレベルの信号がラッチされているので、一方の出力からＬレベルのスキャン出力信号ＳＯＵＴ２、スキャン出力信号ＳＯＵＴ３、及びスキャン出力信号ＳＯＵＴを出力する。また、デマルチプレクサＳＥＬＢ各々は、他方の出力をハイインピーダンスにする（図７において、制御用テスト信号ＤＦＴＦ２〜制御用テスト信号ＤＦＴＦ４をＨｉ−Ｚで示す）。
【００６９】
以降、スキャンイネーブル信号ＳＥがＨレベルにある間、制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４はハイインピーダンスとなる。つまり、被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４は、被制御回路ＣＫＴ１にテスト動作モードが設定された時刻ｔ５以降の期間、レジスタ部１０７ａから電気的に非接続とされる。
そのため、図８を用いて説明したコマンド入力端子へのノイズによる被制御回路ＣＫＴにおけるテスト動作モードの誤解除、被制御回路ＣＫＴへのテスト動作モードの誤設定（図８における時刻ｔ２に示す現象Ｐ２、現象Ｐ３）は、図７における時刻ｔ５以降において発生しない。
また、時刻ｔ３以前においても、スキャンイネーブル信号ＳＥのレベルはＨレベルであるので、制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４はハイインピーダンスとなる。そのため、被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４は、レジスタ部１０７ａから電気的に非接続とされ、例えば、電源投入時に、パワーオンリセット回路が誤動作してコマンドデコーダ１０６がＨレベルのテスト信号ＤＦＴｋを出力しても、被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４にテスト動作モードが設定されることはない。
【００７０】
続いて、スキャンアウト動作について説明する。
テスト動作モード期間後の時刻ｔ６において、外部クロック信号ＣＬＫ２が入力されると、レジスタＤＦＴｒＡ１におけるＤ型フリップフロップＤＦＦＡは、データ入力端子Ｄにスキャン入力端子ＴＳＩＮからＬレベルの信号が入力されるので、外部クロック信号ＣＬＫ２の立ち上がりに同期してＬレベルの信号を取り込み、データ出力端子ＱからＬレベルの信号を出力する。レジスタＤＦＴｒＡ１におけるデマルチプレクサＳＥＬＢは、データ出力端子Ｑが出力するＬレベルの信号を選択し、スキャン出力信号ＳＯＵＴ１をＨレベルからＬレベルへ変化させる。
レジスタＤＦＴｒＡ２におけるＤ型フリップフロップＤＦＦＡは、前段のレジスタＤＦＴｒＡ１におけるデマルチプレクサＳＥＬＢが出力するＨレベルの信号がデータ入力端子Ｄに入力され、外部クロック信号ＣＬＫ２の立ち上がりに同期してＨレベルの信号を取り込み、データ出力端子ＱからＨレベルの信号を出力する。レジスタＤＦＴｒＡ２におけるデマルチプレクサＳＥＬＢは、データ出力端子Ｑが出力するＨレベルの信号を選択し、スキャン出力信号ＳＯＵＴ２をＬレベルからＨレベルへ変化させる。
【００７１】
このようにして、スキャンアウト動作において、外部クロック信号ＣＬＫ２の１回の立ち上がりで、レジスタＤＦＴｒＡ１が保持する論理１（Ｈレベル）が、レジスタＤＦＴｒＡ２にシフトされる。
以下同様に、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４がスキャンチェーン接続されたレジスタ部１０７ａは、時刻ｔ７、時刻ｔ８、時刻ｔ９における外部クロック信号ＣＬＫ２の立ち上がり各々に同期して、スキャン入力端子ＴＳＩＮに入力される論理０（Ｌレベル）を、順次転送し、時刻ｔ９においてスキャン出力端子ＴＳＯＵＴから出力する。なお、レジスタ部１０７ａは、レジスタＤＦＴｒＡ１がテスト動作モード設定期間においてコマンドデコーダ１０６から受け取ったテスト信号ＤＦＴ１を、テスト動作モード設定後に半導体装置１００に入力される外部クロック信号ＣＬＫ２の３回目の立ち上がり（時刻ｔ８）でスキャン出力端子ＴＳＯＵＴから出力する。
このように、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４においてラッチされたデータを順次スキャン出力端子ＴＳＯＵＴから読み出すことにより、レジスタ部が受け取ったテスト信号ＤＦＴ１〜テスト信号ＤＦＴ４（第１のテスト信号）を、半導体装置１００の外部から観測できる。
【００７２】
また、上記実施形態の説明では、テスト動作モード設定期間から引き続いてスキャンアウト動作期間に移行する例を示した。その他の実施例として、スキャンアウト期間の最初において、いったんスキャンイネーブル端子に入力されるスキャンイネーブル信号をＬレベルにし、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４各々の入力をコマンドデコーダ１０６に切り替えた後、所定期間経過後Ｈレベルに戻す実施例も考えられる。この場合、レジスタＤＦＴｒＡ１〜レジスタＤＦＴｒＡ４各々は、スキャンイネーブル信号がＬレベルの期間に、テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４をそれぞれ取り込む（テスト信号をキャプチャーする）。その後、レジスタ部１０７ａは、外部クロック信号ＣＬＫ２の４回の立ち上がりで、スキャン出力端子ＴＳＯＵＴからテスト信号ＤＦＴ１〜テスト信号ＤＦＴ４を順番に出力する。この実施例では、上記実施形態の説明では各レジスタが保持するデータを出力できるのに対し、テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４の論理レベルを、半導体装置１００の外部から観測することができる。
【００７３】
このように、本実施形態による半導体装置（半導体装置１００）は、自半導体装置に動作モードの設定することを示す動作指定コマンド（コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２）が外部から供給され、前記動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号（コマンド信号ＣＭＤ１及びコマンド信号ＣＭＤ２）に応じて、複数の第１のテスト信号（テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４）のうち当該テストコード信号が示す所定の第１のテスト信号を活性化して前記複数の第１のテスト信号を出力するデコーダ（コマンドデコーダ１０６）と、前記動作指定コマンドがテスト動作モードの設定を示すときに、前記デコーダから並列に供給される前記複数の第１のテスト信号を受け取り、前記複数の第１のテスト信号を複数の第２のテスト信号（制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４）として並列に出力し、前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、前記複数の第１のテスト信号を複数の第３のテスト信号（スキャン出力信号ＳＯＵＴ１〜スキャン出力信号ＳＯＵＴ４）として自半導体装置の外部（スキャン出力端子ＴＳＯＵＴ）へ直列に出力するレジスタ部（レジスタ部１０７ａ）と、前記動作指定コマンドがテスト動作モードの設定を示すときに、前記レジスタ部から並列に供給される前記複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号に応じてメモリセルアレイの動作を制御する制御部（読み出し及び書き込み制御部１０４）と、を備えることを特徴とする。
【００７４】
この発明によれば、デコーダ（コマンドデコーダ１０６）は、自半導体装置１００の動作モードの設定を示す動作指定コマンドがテスト動作モードの設定を示すとき、外部から供給されるテストコード信号に応じて、複数の第１のテスト信号のうちの少なくとも１つを活性化する。また、レジスタ部１０７ａは、コマンドデコーダ１０６から並列に供給される複数の第１のテスト信号（テスト信号ＤＦＴ１〜テスト信号ＤＦＴ４）を受け取り、メモリセルアレイ１０３の動作を制御する制御部（読み出し及び書き込み制御部１０４）へと、第２のテスト信号（制御用テスト信号ＤＦＴＦ１〜制御用テスト信号ＤＦＴＦ４）として並列に出力する。メモリセルアレイの動作を制御する読み出し及び書き込み制御部１０４は、複数の第２のテスト信号を受け取り、前記複数の第２のテスト信号に応じてメモリセルアレイ１０３の動作を制御する。
これにより、動作指定コマンドがテスト動作モードの設定を示すとき、制御部における複数の被制御回路（被制御回路ＣＫＴ１〜被制御回路ＣＫＴ４）は、外部から供給されるテストコード信号に応じてテスト動作モードが設定され、以降の動作において動作タイミング等が調整される。
【００７５】
また、動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに、レジスタ部１０７ａは、スキャンチェーン接続され、複数の第１のテスト信号を複数の第３のテスト信号（スキャン出力信号ＳＯＵＴ１〜スキャン出力信号ＳＯＵＴ４）として自半導体装置の外部へ直列に出力する。
これにより、制御部は、テスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされ、第２のテスト信号を受け取ることがないので、制御部における被制御回路に意図しないテスト動作モードが設定されることを防ぐことができる。例えば、テスト動作モードの設定後において、動作コマンドあるいはテストコード信号が供給される外部端子にノイズが重畳されても、他のテスト動作モードが設定されることはない。また、半導体装置を含む電子システムの電源投入時において、制御部はテスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされるので、制御部における被制御回路にテスト動作モードが設定されることはなくなり、電源投入後において半導体装置がテスト動作モードに設定された状態で動作することを防ぐことができる。
【００７６】
また、仮に電子システムが電源投入後の動作において異常を示したとしても、レジスタ部が受け取った第１のテスト信号を外部から観測できるので、半導体装置の可観測性を高めることができる。例えば、コマンドデコーダ１０６が電源投入時に、動作指定コマンドがテスト動作モードの設定を示していないにもかかわらず、パワーオンリセット回路が誤動作して、複数の第１の信号を活性化する場合がある。このように誤って第１のテスト信号が活性化され、レジスタ部が複数の第１のテスト信号を受け取った場合であっても、レジスタ部の内容を半導体装置の外部へ出力することで、複数の第１のテスト信号のうちどの信号が活性化されたかを知ることができる。つまり、半導体装置の可観測性を高め、半導体装置が実際にどのようなテスト動作モードに移行してしまったかを調査するための解析工数の増大を防止することができる。
【００７７】
本願の基本的技術思想はこれに限られず、本願の機能を備えた半導体チップは、ＳＯＣ、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また本願の機能を備えた半導体チップの機能は、ＣＰＵ、ＭＣＵ、ＤＳＰ、メモリ等の半導体装置に適用できる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【００７８】
例えば、上述した実施形態の説明においては、レジスタ部１０７ａにおいて、外部リセット信号ＲＳＴＢが外部リセット端子ＴＲＳＴＢから、スキャンイネーブル信号ＳＥがスキャンイネーブル端子ＴＳＥから、それぞれ入力されるものとして説明した。しかし、これらの信号を、例えばコマンドデコーダ１０６が、外部から供給される動作モードの設定を示すコマンドに応じて生成する構成としてもよい。この際、コマンドデコーダ１０６は、テスト動作モードの設定を示すコマンドが入力されると、スキャンイネーブル信号ＳＥを非活性化（上記実施例ではＬレベル）し、他のコマンドが入力されると、活性化する。また、コマンドデコーダ１０６は、テスト動作モードの設定後において入力されるコマンド（テスト動作の終了を示すコマンド、或いは、通常動作の開始を示すコマンド）が入力されると、リセット信号を活性化し、レジスタ部１０７ａを構成する各レジスタのデータ出力端子ＱをＬレベルにリセットする。
また、コマンドデコーダ１０６において、外部クロック信号ＣＬＫ２が外部クロック端子ＴＣＬＫ２から、レジスタ部１０７ａにおいて、外部クロック信号ＣＬＫ２が外部クロック端子ＴＣＬＫ２から、それぞれ入力されるものとして説明した。しかし、上記実施形態で述べたクロック発生回路がクロック信号ＣＫ、反転クロック信号／ＣＫに同期して発生し、コマンドデコーダ１０６に出力する内部クロック信号を、上記外部クロック信号ＣＬＫ１とし、コマンドデコーダ１０６に入力される内部クロック信号を遅延させた信号を、上記外部クロック信号ＣＬＫ２とする構成としてもよい。或いは、コマンドデコーダ１０６に入力される上記外部クロック信号ＣＬＫ１に対応する内部クロックを、各レジスタＤＦＴｒＡ内において遅延させ、遅延させた上記外部クロック信号ＣＬＫ２に相当する信号により、テスト信号ＤＦＴを取り込む構成としてもよい。
また、スキャン入力端子ＴＳＩＮ、スキャン出力端子ＴＳＯＵＴを、半導体装置１００において用いられている外部端子と兼用する構成であってもよい。
【符号の説明】
【００７９】
１００…半導体装置、１０１，１０１ａ，１０１ｂ…入出力インターフェース回路、１０３…メモリセルアレイ、１０４…読み出し及び書き込み制御部、１０４ａ…行デコーダ及び行タイミング回路、１０４ｂ…ＩＯ制御回路、１０４ｃ…列デコーダ及び列タイミング回路、１０７，１０７ａ，１０７ｂ…レジスタ部、ＤＦＴｒＡ，ＤＦＴｒＡ１，ＤＦＴｒＡ２，ＤＦＴｒＡ３，ＤＦＴｒＡ４，ＤＦＴｒＡｋ，ＤＦＴｒＡｎ…レジスタ、ＣＫＴ，ＣＫＴ１，ＣＫＴ２，ＣＫＴ３，ＣＫＴ４，ＣＫＴｎ…被制御回路、ＳＥＬＡ…マルチプレクサ、ＳＥＬＢ…デマルチプレクサ、ＤＦＦＡ，ＤＦＦ１，ＤＦＦ２，ＤＦＴｒＢ１，ＤＦＴｒＢ２，ＤＦＴｒＢ４，ＤＦＴｒＢｋ…Ｄ型フリップフロップ、ＤＦＴ，ＤＦＴ１，ＤＦＴ２，ＤＦＴ４，ＤＦＴｋ，ＤＦＴｎ…テスト信号、ＤＦＴＦ，ＤＦＴＦ１，ＤＦＴＦ２，ＤＦＴＦ４，ＤＦＴＦｋ，ＤＦＴＦｎ…制御用テスト信号、ＳＩＮ，ＳＩＮｋ…スキャン入力信号、ＳＯＵＴ，ＳＯＵＴ１，ＳＯＵＴ２，ＳＯＵＴ３，ＳＯＵＴ４，ＳＯＵＴｋ…スキャン出力信号、ＴＳＩＮ…スキャン入力端子、ＴＳＯＵＴ…スキャン出力端子、ＳＥ…スキャンイネーブル信号、ＴＳＥ…スキャンイネーブル端子、ＲＳＴＢ…外部リセット信号、ＴＲＳＴＢ…外部リセット端子、ＣＬＫ１，ＣＬＫ２…外部クロック信号、ＴＣＬＫ１，ＴＣＬＫ２…外部クロック端子、ＣＭＤ１，ＣＭＤ２…コマンド信号、ＴＣＭＤ１，ＴＣＭＤ２…コマンド入力端子、２００…ＭＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012103163.tif 000010
【図９】
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【図１０】
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