(57)【要約】【課題】パッケージのピン数が変更された場合でも設計変更を必要としない半導体装置を提供する。【解決手段】半導体装置に設けられた第１の選択部５０は、機能ブロック群２３と複数のパッド３３との間の信号の経路に設けられ、各パッドごとに、標準設定として割当てられた複数の信号うち１つの信号を選択する。レジスタ６１は、少なくとも第１または第２のデータを保持する。第２の選択部５１は、第１の選択部５０と複数のパッド３３との間の信号の経路に設けられる。第２の選択部５１は、レジスタ６１に第１のデータが保持されたときに、第１の選択部５０によって選択された各信号を標準設定のパッドを介して外部との間で入出力可能にし、レジスタ６１に第２のデータが保持されたとき、第１の選択部によって選択された複数の信号のうち少なくとも一部の信号を標準設定と異なるパッドを介して外部との間で入出力可能にする。【選択図】図２
2012063973.tif 000002
【特許請求の範囲】
【請求項１】
１または複数の信号の入力および出力、または入力もしくは出力を行なう機能ブロックを複数含む機能ブロック群と、
外部との間で前記機能ブロック群の信号の入力および出力、または入力もしくは出力を行なうために設けられた複数のパッドとを備え、
標準設定では、前記複数のパッドの各々に複数の前記機能ブロックの信号が割当てられるとともに、前記機能ブロック群の各信号は前記複数のパッドの少なくとも１つに割当てられ、
さらに、前記機能ブロック群と前記複数のパッドとの間の信号の経路に設けられ、前記複数のパッドの各々について、前記標準設定として割当てられた複数の信号うち１つの信号を選択する第１の選択部と、
少なくとも第１または第２のデータを保持するレジスタと、
前記第１の選択部と前記複数のパッドとの間の信号の経路に設けられた第２の選択部とを備え、
前記第２の選択部は、前記レジスタに前記第１のデータが保持されたときに、前記第１の選択部によって選択された複数の信号の各々を前記標準設定のパッドを介して外部との間で入力および出力、または入力もしくは出力可能にし、前記レジスタに前記第２のデータが保持されたとき、前記第１の選択部によって選択された複数の信号のうち少なくとも一部の信号を前記標準設定と異なるパッドを介して外部との間で入力および出力、または入力もしくは出力可能にする、半導体装置。
【請求項２】
前記第１の選択部は、前記複数のパッドにそれぞれ対応する複数の第１の選択回路を含み、
前記複数の第１の選択回路の各々は、対応のパッドに対して前記標準設定として割当てられた複数の信号のうち１つの信号を選択的に通過させる、請求項１に記載の半導体装置。
【請求項３】
前記第２の選択部は、前記複数の第１の選択回路の少なくとも一部にそれぞれ対応する複数の第２の選択回路を含み、
前記複数の第２の選択回路の各々は、対応の第１の選択回路とこの第１の選択回路に対応するパッドの間の信号の経路に設けられ、
前記複数の第２の選択回路の各々は、対応の第１の選択回路と接続されるとともに、対応の第１の選択回路と異なる少なくとも１つの第１の選択回路と接続され、接続されたこれらの第１の選択回路によって選択された複数の信号のうちの１つの信号を前記レジスタに保持されたデータに応じて選択的に通過させる、請求項２に記載の半導体装置。
【請求項４】
前記半導体装置は、動作モードとして通常モードとテストモードとを有し、
前記第２の選択部と前記複数のパッドとの間の信号の経路に設けられ、前記通常モード時に、前記第１の選択部によって選択された複数の信号を前記複数のパッドを介して外部との間で入力および出力、または入力もしくは出力可能にし、前記テストモード時に、前記第１の選択部によって選択された複数の信号のうちの少なくとも一部の信号に代えてテスト信号を前記複数のパッドを介して外部との間で入力および出力、または入力もしくは出力可能にする第３の選択部をさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロコンピュータなどの半導体装置に関し、特に、外部との間で信号の入出力を行なう回路を備えた半導体装置に関する。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体チップには、汎用入出力（Ｉ／Ｏ）ポート、シリアルポート、タイマなど、外部との間で信号の入出力を行なう多数の周辺モジュールが搭載される。これらの周辺モジュールが全て使用されることは稀であるので、通常、複数の周辺モジュールによって入出力端子が兼用される。各入出力端子は、割当てられた複数の周辺モジュールのうちのいずれか１つによって選択的に使用される。
【０００３】
たとえば、特開２００３−２９６２９４号公報（特許文献１）に記載されたシステムＬＳＩ（Large  Scale  Integration）は、周辺モジュールが使用中であるかまたは非使用であるかを表わすプロファイルデータが格納されるプロファイル格納手段を含む。このプロファイルデータの内容に応じて入出力端子を使用する機能モジュールが決定される。
【０００４】
特開２０１０−１０４２７号公報（特許文献２）に記載されたマイクロコンピュータでは、機能ブロックに対する入出力端子の割当が変更可能である。具体的に、この文献に記載されたマイクロコンピュータは、それぞれ外部との間で信号の入出力を可能とする複数の入出力端子と、入出力端子を介して入力または出力されるデータを取り扱うデータ系機能部と、入出力端子を介して入力または出力されるクロック信号を取り扱うクロック系機能部とを含む。マイクロコンピュータには、さらに、データ系機能部およびクロック系機能部に対する入出力端子の割当の変更を可能とする端子割当変更回路と、ＣＰＵによってアクセス可能なレジスタとが設けられる。端子割当変更回路は、レジスタの設定情報に応じて入出力端子の割当を変更するように構成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９６２９４号公報
【特許文献２】特開２０１０−１０４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、マイクロコンピュータが搭載された半導体チップは、パッケージに実装される。パーケージには複数の金属端子（ピンとも称する）が設けられ、これらの複数の金属端子と半導体チップに形成された複数のパッドとがボンディングワイヤなどによって接続される。パッケージに設けられたピンの総数は半導体チップの用途などによって異なる。多くの半導体メーカは、ユーザの要求に応えるために同一の機能を有する半導体チップをピン数の異なる複数種類のパッケージに搭載した製品群を提供している。
【０００７】
ピン数の少ないパッケージでは、実装される半導体チップのパッドの全てがピンと電気的に接続されない。このため、１つのピンを複数の機能ブロックで共用する必要がある。ピンの共用のために、半導体チップには、複数の周辺モジュールの入出力信号の１つを選択するマルチプレクサが設けられる。
【０００８】
従来、マルチプレクサの仕様は、パッケージのピン数やピンの配置を変更するたびに再設計する必要がある。周辺モジュールの入出力信号を有効に活用できるようにするためには、複雑な設計が必要になる。さらに、パッケージのピン数が少なくなるほど、複雑度が増すので再設計量が多くなる。パッケージのピン数が少ない場合には、１つのピンに割当てられる周辺モジュールの数が多くなるので、どの周辺モジュールの組合わせが使用可能かをユーザが把握しづらくなるという問題も生じる。
【０００９】
この発明の目的は、パッケージのピン数が変更された場合でも設計変更を必要としない半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明の実施の一形態による半導体装置は、機能ブロック群と、複数のパッドと、第１の選択部と、レジスタと、第２の選択部とを備える。機能ブロック群は、１または複数の信号の入力および出力、または入力もしくは出力を行なう機能ブロックを複数含む。複数のパッドは、外部との間で機能ブロック群の信号の入力および出力、または入力もしくは出力を行なうために設けられる。標準設定では、複数のパッドの各々に複数の機能ブロックの信号が割当てられるとともに、機能ブロック群の各信号は複数のパッドの少なくとも１つに割当てられる。第１の選択部は、機能ブロック群と複数のパッドとの間の信号の経路に設けられ、複数のパッドの各々について、標準設定として割当てられた複数の信号うち１つの信号を選択する。レジスタは、少なくとも第１または第２のデータを保持する。第２の選択部は、第１の選択部と複数のパッドとの間の信号の経路に設けられる。第２の選択部は、レジスタに第１のデータが保持されたときに、第１の選択部によって選択された複数の信号の各々を標準設定のパッドを介して外部との間で入力および出力、または入力もしくは出力可能にし、レジスタに第２のデータが保持されたとき、第１の選択部によって選択された複数の信号のうち少なくとも一部の信号を標準設定と異なるパッドを介して外部との間で入力および出力、または入力もしくは出力可能にする。
【発明の効果】
【００１１】
上記の実施の形態によれば、実装されるパッケージのピン数が変更された場合でも、第２の選択部によって信号を入出力するパッドを変更できるので、設計変更を必要としない
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の一形態による半導体装置２０の構成を示すブロック図である。
【図２】図１の選択部３４のより詳細な構成を示すブロック図である。
【図３】パッケージ１に実装された具体的な半導体装置２０の構成を模式的に示す図である（ピン数が比較的多いパッケージ１の例）。
【図４】パッケージ２に実装された具体的な半導体装置２０の構成を模式的に示す図である（ピン数が比較的少ないパッケージ２の例）。
【図５】図４の半導体装置２０の比較例としての半導体装置１２０の構成を模式的に示す図である。
【図６】制御レジスタの仕様を説明するための図である。
【図７】パッケージのピン数が８０ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号１〜２０）。
【図８】パッケージのピン数が８０ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号２１〜４４）。
【図９】パッケージのピン数が８０ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号４５〜６８）。
【図１０】パッケージのピン数が８０ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号６９〜８０）。
【図１１】パッケージのピン数が６４ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号６３，６４，１〜１９）。
【図１２】パッケージのピン数が６４ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号２０〜４５）。
【図１３】パッケージのピン数が６４ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号４６〜６２）。
【図１４】パッケージのピン数が５２ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号１〜２４）。
【図１５】パッケージのピン数が５２ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である（ピン番号２５〜５２）。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
［半導体装置の概要］
図１は、この発明の実施の一形態による半導体装置２０の構成を示すブロック図である。
【００１５】
図１を参照して、半導体装置（半導体チップ）２０は、半導体基板上に形成されたマイクロコンピュータである。半導体装置２０は、中央処理装置（ＣＰＵ：Central  Processing  Unit）２１と、ＲＡＭ（Random  Access  Memory）およびＲＯＭ（Read  Only  Memory ）などのメモリ２２と、周辺モジュール群２３と、バスコントローラ３０と、クロック発生回路２８とを含む。この明細書では、モジュールを機能ブロックまたはＩＰ（Intellectual  Property）とも称する。
【００１６】
バスコントローラ３０は、バス（データバスおよびアドレスバス）３２Ａ，３２Ｂ，３２Ｃを介して、ＣＰＵ２１、メモリ２２、および周辺モジュール群２３とそれぞれ接続され、これらの機能ブロック間のデータ転送を制御する。クロック発生回路２８は、各機能ブロックへクロック信号を供給する。
【００１７】
周辺モジュール群２３は、汎用入出力（Ｉ／Ｏ）ポート２４、タイマ２５、ＵＡＲＴ（Universal  Asynchronous  Receiver  Transmitter）２６、ＳＳＵ（Synchronous  Serial  communication  Unit）／ＩＩＣ（Inter-Integrated  Circuit）２７などの多数の周辺モジュールとバスブリッジ３１とを含む。
【００１８】
汎用Ｉ／Ｏポート２４は、外部機器との間で信号の入力および出力を行なうための汎用のインターフェース回路である。タイマ２５は、クロック発生回路２８から出力されるクロック信号をカウントしたり、外部から入力されるパルス信号をカウントしたりする。ＵＡＲＴ２６は、調歩同期方式によるシリアル信号をパラレル信号に変換したり、その逆変換を行ったりするための集積回路である。ＳＳＵ２６は、クロック同期方式によるシリアル信号をパラレル信号に変換したり、その逆変換を行ったりする。ＩＩＣは、オランダのフィリップス社によって開発されたシリアル通信方式のインターフェース回路である。ＳＳＵとＩＩＣとはバスが兼用される。汎用Ｉ／Ｏポート２４、タイマ２５、ＵＡＲＴ２６はそれぞれ複数個搭載される。
【００１９】
上記の各周辺モジュールはバス３２Ｄを介してバスブリッジ３１と接続され、バスブリッジ３１はバス３２Ｃを介してバスコントローラ３０と接続される。各周辺モジュールは、バスブリッジ３１およびバスコントローラ３０を介して、ＣＰＵ２１からの指令を受けたり、ＣＰＵ２１との間でデータのやりとりを行なったりする。
【００２０】
半導体装置２０には、さらに、複数のパッド３３（図１にはパッド３３Ａ，３３Ｂが代表として記載される）が設けられる。各周辺モジュールは、外部機器との間で信号の入力および／または出力を行なうために、パッド３３と電気的に接続される。半導体装置２０には、電源入力用やクロックなどのシステム信号用のパッド３３も設けられる。
【００２１】
パッド３３は、半導体装置２０が実装されるパッケージ１に設けられた金属端子（ピン）５と電気的に接続される（図１にはピン５Ａ，５Ｂが代表として記載される）。パッケージ１がＳＯＰ（Small  Outline  Package）やＱＦＰ（Quad  Flat  Package）などのようにリードフレームを用いる構造の場合は、パッド３３は半導体チップ２０の周辺部に設けられ、パッケージ１に設けられたリードフレーム（ピン）５とボンディングワイヤで接続される。パッケージ１の構造がＢＧＡ（Ball  Grid  Array）の場合は、パッド３３は半導体装置２０が形成された基板の表面または裏面の全体に配列され、パッケージ１に設けられたプリント配線とはんだボールによって接続される。このように、パッド３３の配置やパッド３３とピン５との接続方法は、パッケージ１の構造に応じて様々である。
【００２２】
通常、パッド３３の数はチップの大きさに応じて制限される。パッケージ１のピン数が少ない場合には、パッド３３の全てがパッケージ１のピン５と接続されない。このため、パッド３３を複数の周辺モジュールで兼用する必要がある。パッド３３を兼用するために、半導体装置２０は、さらに、選択部３４と、制御レジスタ３５とを含む。制御レジスタ３５に保持される制御データはバスを介してＣＰＵ２１によって設定される。選択部３４は、制御レジスタ３５に保持された制御データに応じて、周辺モジュール群２３の信号のうちの一部をパッド３３と選択的に接続する。
【００２３】
［選択部の詳細な構成］
図２は、図１の選択部３４のより詳細な構成を示すブロック図である。
【００２４】
図２を参照して、選択部３４は、Ａ層選択部５０と、Ｂ層選択部５１と、Ｃ層選択部５２とに階層化される。Ａ層選択部５０、Ｂ層選択部５１、およびＣ層選択部５２は、周辺モジュール群２３とパッド３３との間の信号の経路に設けられる。信号の経路に沿って、周辺モジュール群２３寄りの位置にＡ層選択部５０が設けられ、パッド３３寄りの位置にＣ層選択部５２が設けられ、Ａ層選択部５０とＣ層選択部５２との間にＢ層選択部５１が設けられる。各層の選択部５０，５１，５２にそれぞれ対応してＡ層制御レジスタ６０、Ｂ層制御レジスタ６１、およびＣ層制御レジスタ６２が設けられる。
【００２５】
標準設定では、電源用およびシステム用のパッド３３を除いて、各パッド３３に１または複数の周辺モジュールの信号が割当てられるとともに、周辺モジュール群２３の各信号は複数のパッド３３の少なくとも１つに割当てられる。具体的に図２の場合には、パッド３３Ａに対して、汎用Ｉ／ＯポートＰ２（４０）の入出力信号Ｐ２０、タイマＲＤ（４１）の入出力信号ＴＲＤＩＯＡ０、およびタイマＲＤ（４１）に入力される外部クロックＴＲＤＣＬＫ０が標準設定として割当てられる。パッド３３Ｂに対して、汎用Ｉ／ＯポートＰ９（４２）の入出力信号Ｐ９５、ＵＡＲＴ＿２（４３）用の転送クロックの入出力信号ＣＬＫ＿２、ＳＳＵのクロック入出力ＳＳＣＫ＿１、およびＩＩＣ用のクロック入出力ＳＣＬ＿１が標準設定として割当てられる。以下では、簡単のために、初期設定では各パッド３３に複数の周辺モジュールの信号が割当てられているとし、１つの信号が専用で割当てられている場合は考慮しない。
【００２６】
Ａ層選択部５０は、各パッド３３に対して標準設定として割当てられた複数の信号うち、Ａ層制御レジスタ６０に保持されたデータに応じて１つの信号を選択する。より詳細には、Ａ層選択部５０は、パッド３３（３３Ａ，３３Ｂ）にそれぞれ対応する複数の選択回路５３（５３Ａ，５３Ｂ）を含む。各選択回路５３は、対応のパッド３３に対して標準設定として割当てられた複数の信号のうち、Ａ層制御レジスタ６０に保持されたデータに応じて１つの信号を選択して通過させる。
【００２７】
具体的に図２の場合には、パッド３３Ａに対応する選択回路５３Ａは、汎用Ｉ／ＯポートＰ２（４０）およびタイマＲＤ（４１）と接続される。選択回路５３Ａは、パッド３３Ａに対して標準設定として割当てられた汎用Ｉ／ＯポートＰ２（４０）の入出力信号Ｐ２０、タイマＲＤ（４１）の入出力信号ＴＲＤＩＯＡ０、およびタイマＲＤ（４１）の外部クロックＴＲＤＣＬＫ０のうち、Ａ層制御レジスタ６０に設定されたデータに応じて１つの信号を選択して通過させる。パッド３３Ｂに対応する選択回路５３Ｂは、汎用Ｉ／ＯポートＰ９（４２）、ＵＡＲＴ＿２（４３）、およびＳＳＵ／ＩＩＣ（４４）と接続される。選択回路５３Ｂは、パッド３３Ｂに対して標準設定として割当てられた汎用Ｉ／ＯポートＰ９（４２）の入出力信号Ｐ９５、ＵＡＲＴ＿２（４３）用の転送クロックの入出力信号ＣＬＫ＿２、ＳＳＵのクロック入出力ＳＳＣＫ＿１、およびＩＩＣ用のクロック入出力ＳＣＬ＿１のうち、Ａ層制御レジスタ６０に設定されたデータに応じて１つの信号を選択して通過させる。
【００２８】
Ｂ層選択部５１は、Ａ層選択部５０によって選択された信号を標準設定のパッド３３を介して外部との間で入力および出力、または入力もしくは出力可能にするか、標準設定と異なるパッド３３を介して外部との間で入力および出力、または入力もしくは出力可能にするかを選択する。すなわち、Ｂ層選択部５１は、Ｂ層制御レジスタ６１に標準設定に対応するデータが設定されたときに、Ａ層選択部５０によって選択された各信号を標準設定のパッドを介して外部との間で入力および出力、または入力もしくは出力可能にする。Ｂ層制御レジスタ６１に標準設定と異なるデータが設定されたときは、Ａ層選択部５０によって選択された信号のうち少なくとも一部の信号を標準設定と異なるパッドを介して外部との間で入力および出力、または入力もしくは出力可能にする。
【００２９】
図２には、Ｂ層選択部５１の具体的な回路の一例が示される。Ｂ層選択部５１は、Ａ層選択部５０に設けられた選択回路５３の少なくとも一部（選択回路５３Ａ）にそれぞれ対応する複数の選択回路５５を含む（図２には代表して１つの選択回路５５が示される）。選択回路５５は、対応の選択回路５３Ａと接続されるとともに、対応の選択回路５３Ａと異なる少なくとも１つの選択回路５３Ｂと接続される。選択回路５５は、接続された選択回路５３Ａ，５３Ｂによって選択された複数の信号のうちの１つの信号をＢ層制御レジスタ６１に保持されたデータに応じて選択的に通過させる。たとえば、選択回路５３Ａによって入出力信号Ｐ２０が選択され、選択回路５３Ｂによって入出力信号Ｐ９５が選択されたとする。この場合、選択回路５５は、Ｂ層制御レジスタ６１に標準設定に対応するデータが設定されたとき入出力信号Ｐ２０を選択して通過させ、Ｂ層制御レジスタ６１に標準設定と異なるデータが設定されたとき入出力信号Ｐ９５を選択して通過させる。
【００３０】
少ピン構成のパッケージに半導体装置が実装されている場合には、パッド３３Ａにはパッケージの外部端子（ピン）が接続されているが、パッド３３Ｂには外部端子が接続されていない場合がある。この場合、Ｂ層制御レジスタ６１に設定されたデータに応じて選択回路５５による信号選択を切替えることによって、入出力信号Ｐ２０／ＲＴＤＩＯＡ０／ＴＲＤＣＬＫ０のいずれか１つを外部端子を介して入出力させることもできるし、入出力信号Ｐ９５／ＣＬＫ＿２／ＳＣＬ＿１／ＳＳＣＫ＿１のいずれか１つを外部端子を介して入出力させることもできる。
【００３１】
以上は、動作モードが通常モードの場合の動作説明であるが、動作モードがテストモードの場合には、周辺モジュール群２３の信号に代えてテスト信号の入力および出力、または入力もしくは出力を行なう場合がある。Ｃ層選択部５２は、テストモード時に、Ａ層選択部５０によって選択された複数の信号のうちの少なくとも一部の信号に代えてテスト信号をパッド３３を介して外部との間で入力および出力、または入力もしくは出力可能にする。
【００３２】
図２には、Ｃ層選択部５２の具体的な回路の一例が示される。Ｃ層選択部５２は、複数のパッド３３の少なくとも一部（パッド３３Ａ）に対応して設けられた複数の選択回路５７を含む（図２には代表して１つの選択回路５７が示される）。選択回路５７は、対応のパッド３３Ａで入力および出力、または入力もしくは出力の可能な周辺モジュール群２３の信号とテスト信号とを受ける。そして、選択回路５７は、標準モード時には周辺モジュール群２３の信号を通過させ、テストモード時にはテスト信号を通過させる。
【００３３】
［選択部３４の動作］
次に、図２の選択部３４の動作について図３〜図５を参照して具体的に説明する。
【００３４】
図３、図４は、パッケージに実装された具体的な半導体装置２０の構成を模式的に示す図である。図３はピン数が比較的多いパッケージ１の例であり、図４はピン数が比較的少ないパッケージ２の例である。図３と図４とで半導体装置２０の構成は同一である。
【００３５】
図３、図４を参照して、半導体装置２０は、図１の周辺モジュール群２３として汎用Ｉ／ＯポートＰ０〜Ｐ５、タイマＲＡ〜ＲＤ（７０〜７３）、ＵＡＲＴ（７４）、およびＳＳＵ／ＩＩＣ（７５）を含む。半導体装置２０は、図２のＡ層選択部５０として選択回路８０〜８５を含み、図２のＢ層選択部５１として選択回路８６を含む。半導体装置２０は、図２のパッド３３としてパッド９０〜９５を含み、図２のＢ層制御レジスタ６１として２ビットのデータを保持するレジスタ６１を含む。なお、各周辺モジュールが入力および出力、または入力もしくは出力する信号は多ビットの信号である。図解を容易にするために図示を省略しているが、選択回路８０〜８６およびパッド９０〜９５は信号のビット数に応じた数が設けられる。
【００３６】
パッド９０には、標準設定として汎用Ｉ／ＯポートＰ０とタイマＲＣ（７２）とが割当てられ、選択回路８０によって一方の周辺モジュールの信号が選択される。パッド９１には標準設定として汎用Ｉ／ＯポートＰ１とタイマＲＢ（７１）とが割当てられ、選択回路８１によって一方の周辺モジュールの信号が選択される。パッド９２には標準設定として汎用Ｉ／ＯポートＰ２とＵＡＲＴ（７４）とが割当てられ、選択回路８２によって一方の周辺モジュールの信号が選択される。パッド９３には標準設定として汎用Ｉ／ＯポートＰ３とＳＳＵ／ＩＩＣ（７５）とが割当てられ、選択回路８３によっていずれか１つの周辺モジュールの信号が選択される。パッド９４には標準設定として汎用Ｉ／ＯポートＰ４とタイマＲＤ（７３）とが割当てられ、選択回路８４によって一方の周辺モジュールの信号が選択される。パッド９５には標準設定として汎用Ｉ／ＯポートＰ５とタイマＲＡ（７０）とが割当てられ、選択回路８５によって一方の周辺モジュールの信号が選択される。
【００３７】
選択回路８６は、パッド９３と選択回路８３との間の信号の経路に設けられる。選択回路８６は、選択回路８０，８２，８３，８４と接続され、レジスタ６１に設定されたデータが「００」（標準設定）のとき、選択回路８３によって選択された信号を選択する。選択回路８６は、レジスタ６１にデータ「１０」、「０１」、「１１」が設定されているとき選択回路８２，８４，８０によって選択された信号をそれぞれ選択する。
【００３８】
図３の場合、半導体装置２０が実装されるパッケージ１には、図１のピン５に対応する端子として、電源端子およびシステム端子１６と、外部端子１０〜１５が設けられる。外部端子１０〜１５はパッド９０〜９５とそれぞれ接続される。したがって、レジスタ６１にデータ「００」（標準設定）が保持されていると、外部端子１０〜１５をそれぞれ介して、選択回路８０〜８５によって選択された周辺モジュールの信号が入力および出力、または入力もしくは出力される。
【００３９】
一方、図４の場合には、半導体装置２０が実装されるパッケージ１には、図１のピン５に対応する端子として、電源端子およびシステム端子１６と、外部端子１１，１３とが設けられる。外部端子１１，１３は、パッド９１，９３とそれぞれ接続される。この場合、レジスタ６１にデータ「００」（標準設定）が保持されていると、外部端子１３を介して、選択回路８３によって選択された周辺モジュールＰ３／ＳＳＵ／ＩＩＣの信号が入力および出力、または入力もしくは出力される。レジスタ６１にデータ「１０」が保持されていると、外部端子１３を介して、選択回路８２によって選択された周辺モジュールＰ２／ＵＡＲＴの信号が入力および出力、または入力もしくは出力される。レジスタ６１にデータ「０１」が保持されていると、外部端子１３を介して、選択回路８４によって選択された周辺モジュールＰ４／タイマＲＤの信号が入力および出力、または入力もしくは出力される。レジスタ６１にデータ「１１」が保持されていると、外部端子１３を介して、選択回路８０によって選択された周辺モジュールＰ０／タイマＲＣの信号が入力および出力、または入力もしくは出力される。すなわち、レジスタ６１の設定値に応じて、外部端子１３が、図３の外部端子１０，１２，１４のいずれかと置換されると考えることができる。この点がユーザにとってわかりやすい。
【００４０】
図５は、図４の半導体装置２０の比較例としての半導体装置１２０の構成を模式的に示す図である。図５の半導体装置１２０は、階層化された選択回路８３，８６に代えてフラットな構成の選択回路８７を含む点で図４の半導体装置２０と異なる。パッド９３には標準設定として、汎用Ｉ／ＯポートＰ３、タイマＲＤ（７３）、ＵＡＲＴ（７４）、ＳＳＵ／ＩＩＣ（７５）、およびタイマＲＣ（７２）が割当てられ、選択回路８７によっていずれか１つの周辺モジュールの信号が選択される。図４の場合に比べると、外部端子１３に割当てられる周辺モジュールの数が増加するために、ユーザにとって同時に使用可能な周辺モジュールの組合せが把握しづらくなる。さらに、図５の場合には、外部端子（ピン）の数および配置が変更されると、選択回路８７を再設計する必要がある。これに対して図４の半導体装置２０の場合には外部端子（ピン）の数および配置が異なる場合でも半導体装置２０の設計を全く変更しないか、もしくは少ない設計変更量で対応することができる。
【００４１】
［設計例］
次に、８０ピン、６４ピン、および５２ピンのパッケージに対応可能なように設計されたマイクロコンピュータチップの具体例について説明する。
【００４２】
図６は、制御レジスタの仕様を説明するための図である。図６を参照して、制御レジスタ（図２のＢ層制御レジスタ６１に対応する）には４ビットのデータが設定できる。図２に示すＢ層選択部５１の各選択回路５５には制御レジスタに設定されたデータがデコードされた制御信号が与えられる。設定された４ビットのデータに応じて各パッドおよびピンに割当てられる信号の組合わせが決まる。設定データが「００００」のとき（標準設定）が８０ピンのパッケージに対応した民生モードである。タイマ機能優先モードおよび通信機能優先モードは、一部のパッドについて、民生モードのときに割当てられた信号の組合わせを置換したものとなっている。
【００４３】
図７〜図１０は、パッケージのピン数が８０ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である。ピン番号１〜２０に割当てられた信号が図７に示され、ピン番号２１〜４４に割当てられた信号が図８に示され、ピン番号４５〜６８に割当てられた信号が図９に示され、ピン番号６９〜８０に割当てられた信号が図９に示される。
【００４４】
まず、図７〜図１０に示されたマイコンチップの入出力信号の概略について説明する。マイクロコンピュータは、主として以下に示すように、電源電圧、基準電圧の入力を受けるとともに、信号の入力および出力、または入力もしくは出力を行なう。
【００４５】
(i)電源、システム関係
電源入力ＶＣＣ，ＶＳＳ、アナログ電源入力ＡＶＣＣ，ＡＶＳＳ、リセット入力ＲＥＳＥＴ、ＭＯＤＥ、メインクロック入力ＸＩＮ、メインクロック出力ＸＯＵＴ、サブクロック入力ＸＣＩＮ、サブクロック出力ＸＣＯＵＴ、割込入力ＩＮＴ０〜ＩＮＴ７、キー入力による割込入力ＫＩ０〜ＫＩ３。
【００４６】
(ii)タイマ関係（マイクロコンピュータは、タイマＲＡ〜ＲＧを有する。）
タイマＲＡの入出力ＴＲＡＩＯ、タイマＲＡの出力ＴＲＡＯ、タイマＲＢの出力ＴＲＢＯ、タイマＲＣの外部クロック入力ＴＲＣＣＬＫ、タイマＲＣの外部トリガ入力ＴＲＣＴＲＧ、タイマＲＣの入出力ＴＲＣＩＯＡ〜ＴＲＣＩＯＤ、タイマＲＤの入出力ＴＲＤＩＯＡ０，ＴＲＤＩＯＡ１，ＴＲＤＩＯＢ０，ＴＲＤＩＯＢ１，ＴＲＤＩＯＣ０，ＴＲＤＩＯＣ１，ＴＲＤＩＯＤ０，ＴＲＤＩＯＤ１，タイマＲＤの外部クロック入力ＴＲＤＣＬＫ、タイマＲＥの分周クロック出力ＴＲＥＯ、タイマＲＦの出力ＴＲＦＯ００，ＴＲＦＯ０１，ＴＲＦＯ０２，ＴＲＦＯ１０，ＴＲＦＯ１１，ＴＲＦＯ１２、タイマＲＦの入力ＴＲＦＩ、タイマＲＧの入出力ＴＲＧＩＯＡ，ＴＲＧＩＯＢ、タイマＲＧの外部クロック入力ＴＲＧＣＬＫＡ，ＴＲＧＣＬＫＢ。
【００４７】
(iii)通信関係
ＵＡＲＴの転送クロック入出力ＣＬＫ０，ＣＬＫ１，ＣＬＫ２、ＵＡＲＴのシリアルデータ入力ＲＸＤ０，ＲＸＤ１，ＲＸＤ２、ＵＡＲＴのシリアルデータ出力ＴＸＤ０，ＴＸＤ１，ＴＸＤ２、ＵＡＲＴの送信制御用入力ＣＴＳ２、ＵＡＲＴの送信制御用出力ＲＴＳ２、ＩＩＣのクロック入出力ＳＣＬ０，ＳＣＬ２、ＩＩＣのデータ入出力ＳＤＡ０，ＳＤＡ２、ＳＳＵのデータ入出力ＳＳＩ、ＳＳＵのチップセレクト入出力ＳＣＳ、ＳＳＵのクロック入出力ＳＳＣＫ、ＳＳＵのデータ入出力ＳＳＯ。
【００４８】
(iv)Ａ／Ｄコンバータ、Ｄ／Ａコンバータ関係
Ａ／Ｄコンバータの基準電圧入力ＶＲＥＦ、Ａ／Ｄコンバータのアナログ入力ＡＮ０〜ＡＮ１９、Ａ／Ｄコンバータの外部トリガ入力ＡＤＴＲＧ、Ｄ／Ａコンバータの出力ＤＡ０，ＤＡ１。
【００４９】
(v)コンパレータ関係（マイクロコンピュータはコンパレータＡ，Ｂを有する。）
コンパレータＡのアナログ電圧入力ＬＶＣＭＰ１，ＬＶＣＭＰ２、コンパレータＡの基準電圧入力ＬＶＲＥＦ、コンパレータＡの出力ＬＶＣＯＵＴ１，ＬＶＣＯＵＴ２。コンパレータＢのアナログ電圧入力ＩＶＣＭＰ１，ＩＶＣＭＰ３、コンパレータＢの基準電圧入力ＬＶＲＥＦ１，ＬＶＲＥＦ３。
【００５０】
(vi)電圧検出回路
電圧検出２の検出対象電圧入力ＬＶＣＭＰ２。
【００５１】
(vii)汎用Ｉ／Ｏポート関係（マイクロコンピュータは、汎用Ｉ／ＯポートＰ０〜Ｐ９，ＰＡ〜ＰＤを有する。）
汎用Ｉ／Ｏポートの入出力Ｐ００〜Ｐ０７，Ｐ１０〜Ｐ１７，Ｐ２０〜Ｐ２７，Ｐ３０〜Ｐ３７，Ｐ４３〜Ｐ４７，Ｐ５０〜Ｐ５７，Ｐ６０〜Ｐ６７，Ｐ７０〜Ｐ７７，Ｐ８０〜Ｐ８７，Ｐ９０〜Ｐ９５，ＰＡ０〜ＰＡ７，ＰＢ０〜ＰＢ７，ＰＣ０〜ＰＣ７，ＰＤ０〜ＰＤ７、汎用Ｉ／Ｏポートの出力専用Ｐ４２。
【００５２】
以上の信号等が総数で１３４個のパッドに割当てられる。この場合、ほとんどのパッドに対して複数の信号が割当てられる。１３４個のパッドのうちの８０個のパッドがパッケージのピンと接続されることによって外部との間で入力および出力が可能になる。ピンと接続されていないパッドに割当てられた信号については外部から隠れて見えない。そこで、制御レジスタに設定するデータを変更することによって民生モードをタイマ優先モードまたは通信機能優先モードに切替える。
【００５３】
タイマ優先モード（８０ピン）では、民生モード（８０ピン）のうちで、ピン番号４５〜４９（パッド番号７８〜８０，９０，９２）とピン番号５７〜６４（パッド番号１０１〜１０８）とに対して割当てられた信号が、タイマ関係の入出力信号を多く含む信号の組合わせに置き換えられる。通信機能優先モード（８０ピン）では、民生モード（８０ピン）のうちで、ピン番号５７〜６４（パッド番号１０１〜１０８）とピン番号７８，７９（パッド番号１３２，１３３）とに割当てられた信号が通信関係の入出力信号を多く含む信号の組合わせに置き換えられる。
【００５４】
図１１〜図１３は、パッケージのピン数が６４ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である。ピン番号６３，６４，１〜１９に割当てられた信号が図１１に示され、ピン番号２０〜４５に割当てられた信号が図１２に示され、ピン番号４６〜６２に割当てられた信号が図１３に示される。
【００５５】
パッケージのピン数が６４ピンのときの民生モードとパッケージのピン数が８０ピンのときの民生モードとではパッドに対する信号の割当は同じである。ただし、民生モード（６４ピン)ではパッケージのピンと接続されるパッドの数が減少するので、入出力可能な信号の数が減る。タイマ優先モード（６４ピン）では、民生モード（６４ピン）のうちで、ピン番号３７〜４１（パッド番号７８〜８０，９０，９２）に対して割当てられた信号が、タイマ関係の入出力信号を多く含む信号の組合わせに置き換えられる。通信機能優先モード（６４ピン）では、民生モード（６４ピン）のうちで、ピン番号２０〜２３（パッド番号４５〜４８）に割当てられた信号が通信関係の入出力信号を多く含む信号の組合わせに置き換えられる。
【００５６】
図１４、図１５は、パッケージのピン数が５２ピンのときに各パッドおよび各ピンに割当てられた信号について説明するための図である。ピン番号１〜２４に割当てられた信号が図１４に示され、ピン番号２５〜５２に割当てられた信号が図１５に示される。
【００５７】
パッケージのピン数が５２ピンのときの民生モードとパッケージのピン数が８０ピンのときの民生モードとではパッドに対する信号の割当は同じである。ただし、民生モード（５２ピン)ではパッケージのピンと接続されるパッドの数が減少するので、入出力可能な信号の数が減る。通信機能優先モード（５２ピン）では、民生モード（５２ピン）のうちで、ピン番号１７〜２０（パッド番号４５〜４８）に割当てられた信号が通信関係の入出力信号を多く含む信号の組合わせに置き換えられる。
【００５８】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５９】
１，２  パッケージ、５  ピン、２０  半導体装置（半導体チップ）、２３  周辺モジュール群、３３，３３Ａ，３３Ｂ，９０〜９５  パッド、３４  選択部、３５  制御レジスタ、５０  Ａ層選択部、５１  Ｂ層選択部、５２  Ｃ層選択部、５３，５３Ａ，５３Ｂ，５５，５７，８０〜８７  選択回路、６０  Ａ層制御レジスタ、６１  Ｂ層制御レジスタ、６２  Ｃ層制御レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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