(57)【要約】【課題】複数の被試験デバイスを同時測定する際に、電源電圧を安定化する。【解決手段】試験装置２ａは、それぞれが電源端子Ｐ１および入出力端子Ｐ３を有する複数のＤＵＴ１を同時に試験する。メイン電源１０は、複数のＤＵＴ１のＩ／Ｏ端子Ｐ３に電力を供給する。パターン発生器ＰＧは、複数のＤＵＴ１の各入出力端子Ｐ３に供給すべき試験信号ＳＴＥＳＴを記述するテストパターンＳＰＴＮを生成する。パターン発生器ＰＧは、複数のＤＵＴ１ごとに、テストパターンＳＰＴＮの順序を独立にスケジューリングする。たとえばパターン発生器ＰＧは、複数のＤＵＴ１に流れる動作電流ＩＯＰの合計の変動が小さくなるように、複数のＤＵＴ１ごとのテストパターンの順序をスケジューリングする。【選択図】図６
2012103173.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置であって、
前記複数の被試験デバイスの前記電源端子に電力を供給する少なくともひとつのメイン電源と、
前記複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターンを生成するパターン発生器と、
それぞれが前記入出力端子ごとに設けられ、前記テストパターンに応じた試験信号を、対応する前記入出力端子に出力する複数のドライバ、を含むドライバ群と、
を備え、
前記パターン発生器は、前記複数の被試験デバイスごとに、テストパターンの順序を独立にスケジューリングすることを特徴とする試験装置。
【請求項２】
前記パターン発生器は、前記複数の被試験デバイスに流れる動作電流の合計の変動が小さくなるように、前記複数の被試験デバイスごとのテストパターンの順序をスケジューリングすることを特徴とする請求項１に記載の試験装置。
【請求項３】
前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の増加タイミングと一致しないように、テストパターンの順序をスケジューリングすることを特徴とする請求項２に記載の試験装置。
【請求項４】
前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の減少タイミングと一致するように、テストパターンの順序をスケジューリングすることを特徴とする請求項２に記載の試験装置。
【請求項５】
前記パターン発生器は、前記複数の被試験デバイスに流れる動作電流の合計の変動が大きくなるように、前記複数の被試験デバイスごとのテストパターンの順序をスケジューリングすることを特徴とする請求項１に記載の試験装置。
【請求項６】
前記パターン発生器は、ある被試験デバイスの動作電流の増加タイミングが、別の被試験デバイスの動作電流の増加タイミングと一致するように、および／または、ある被試験デバイスの動作電流の減少タイミングが、別の被試験デバイスの動作電流の減少タイミングと一致するように、テストパターンの順序をスケジューリングすることを特徴とする請求項５に記載の試験装置。
【請求項７】
前記パターン発生器は、前記テストパターンにもとづいて、動作電流が変動するタイミングを検出することを特徴とする請求項２または６のいずれかに記載の試験装置。
【請求項８】
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記複数の被試験デバイスの電源端子に注入し、および／または前記メイン電源から前記複数の被試験デバイスの電源端子へ流れる電源電流から、前記補償パルス電流を前記複数の被試験デバイスとは別経路に引きこむ、電源補償回路をさらに備え、
前記パターン発生器は、前記テストパターンに加えて、前記テストパターンに応じて定められた前記制御信号を記述する制御パターンを生成し、
前記ドライバ群は、前記制御パターンに応じた前記制御信号によって前記電源補償回路の前記スイッチ素子を制御するドライバをさらに含むことを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記パターン発生器は、ある期間において、前記複数の被試験デバイスそれぞれに供給されるテストパターンに対応する前記制御パターンを合成して、合成された制御パターンを前記電源補償回路に出力することを特徴とする請求項８に記載の試験装置。
【請求項１０】
前記パターン発生器は、前記テストパターンごとに規定される前記制御パターンにもとづいて、動作電流が変動するタイミングを検出することを特徴とする請求項８または９に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の安定化技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体デバイスの製造メーカは、試験時間の短縮を希望する。このため、試験装置は複数の被試験デバイスを同時に試験する機能を備えている。複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。
【０００８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、複数の被試験デバイスを同時測定する際に、電源電圧を安定化可能な試験装置の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置に関する。試験装置は、複数の被試験デバイスの電源端子に電力を供給する少なくともひとつのメイン電源と、複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターンを生成するパターン発生器と、それぞれが入出力端子ごとに設けられ、テストパターンに応じた試験信号を、対応する入出力端子に出力する複数のドライバ、を含むドライバ群と、を備える。パターン発生器は、複数の被試験デバイスごとに、テストパターンの順序を独立にスケジューリングする。
【００１０】
この態様によると、被試験デバイスごとに独立にテストパターンの順序を決定することにより、複数の被試験デバイスに流れる動作電流の波形を変化させることができる。
【００１１】
パターン発生器は、複数の被試験デバイスに流れる動作電流の合計の変動が小さくなるように、複数の被試験デバイスごとのテストパターンの順序をスケジューリングしてもよい。
この場合、メイン電源に対する負荷の変動を小さくできるため、電源電圧の変動を抑制できる。
【００１２】
これとは反対に、パターン発生器は、複数の被試験デバイスに流れる動作電流の合計の変動が大きくなるように、各被試験デバイスのテストパターンの順序をスケジューリングしてもよい。
この場合、メイン電源に対する負荷の変動を大きくできるため、電源電圧の変動が大きい条件下で被試験デバイスを試験できる。
【００１３】
ある態様の試験装置はさらに、電源補償回路を備えてもよい。電源補償回路は、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から複数の被試験デバイスの電源端子に注入し、および／またはメイン電源から複数の被試験デバイスの電源端子へ流れる電源電流から、補償パルス電流を複数の被試験デバイスとは別経路に引きこむ。パターン発生器は、テストパターンに加えて、テストパターンに応じて定められた制御信号を記述する制御パターンを生成してもよい。ドライバ群は、制御パターンに応じた制御信号によって電源補償回路のスイッチ素子を制御するドライバをさらに含んでもよい。
【００１４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明のある態様によれば、複数の被試験デバイスを同時測定する際に、電源電圧を安定化できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】制御パターンを計算する方法の一例を示すフローチャートである。
【図３】動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図４】図４（ａ）、（ｂ）は、電源補償回路の構成例を示す回路図である。
【図５】図５（ａ）〜（ｃ）は、電源補償回路の別の構成例を示す回路図である。
【図６】実施の形態に係る試験装置の構成を示すブロック図である。
【図７】テストパターンＳＰＴＮ、動作電流ＩＯＰ、制御パターンＳＰＴＮ＿ＣＭＰ、補償電流ＩＣＭＰの関係を示す図である。
【図８】第１のスケジューリング方法を適用したときのタイムチャートである。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００２０】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２１】
試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路２０を備える。
【００２２】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００２３】
メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００２４】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００２５】
電源補償回路２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００２６】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって補うことにより、電源電圧ＶＤＤを安定化することができる。
なお電源電圧ＶＤＤ’と電源電流ＩＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００２７】
電源補償回路２０は、ソース補償回路２０ａおよびシンク補償回路２０ｂを備える。ソース補償回路２０ａは、制御信号ＳＣＮＴａに応じてオン、オフが切りかえ可能となっている。ソース補償回路２０ａが制御信号ＳＣＮＴａに応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。電源補償回路２０は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。
【００２８】
同様にシンク補償回路２０ｂは制御信号ＳＣＮＴｂに応じてオン、オフが切りかえ可能となっている。シンク補償回路２０ｂが制御信号ＳＣＮＴｂに応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路２０は、電源端子Ｐ１に流れ込む電源電流ＩＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００２９】
ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および電源補償回路２０が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ    …（１）
ＩＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ      …（２）
つまり、補償電流ＩＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース補償回路２０ａから供給され、補償電流ＩＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク補償回路２０ｂから供給される。
【００３０】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース補償回路２０ａに割り当てられ、ドライバＤＲ５はシンク補償回路２０ｂに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。パターン発生器ＰＧおよびドライバＤＲ５、ＤＲ６、インタフェース回路４５、４６は、電源補償回路２０を制御する制御回路と把握することができる。
【００３１】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００３２】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００３３】
またパターン発生器ＰＧは、必要な補償電流ＩＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース補償回路２０ａに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴａを記述する制御パターンＳＰＴＮ＿ＣＭＰａと、シンク補償回路２０ｂに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴｂを記述する制御パターンＳＰＴＮ＿ＣＭＰｂを含む。制御パターンＳＰＴＮ＿ＣＭＰａ、ＳＰＴＮ＿ＣＭＰｂはそれぞれ、各サイクルにおけるソース補償回路２０ａ、シンク補償回路２０ｂのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００３４】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰａ、ＳＰＴＮ＿ＣＭＰｂを生成し、対応するインタフェース回路４６、４５に出力する。
【００３５】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、電源補償回路２０はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路２０ａを制御する。たとえばソース補償回路２０ａを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００３６】
図２は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路２０によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。
【００３７】
そして、生成すべき補償電流ＩＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する（Ｓ１０６）。たとえば、補償電流ＩＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流ＩＣＭＰをパルス変調してもよい。
【００３８】
図３は、動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００３９】
電源補償回路２０は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。ソース補償電流ＩＣＭＰは、制御信号ＳＣＮＴａに応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ＩＣＭＰは、動作電流ＩＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース補償回路２０ａのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ＩＣＭＰを生成できる。
【００４０】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴａの周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴaの周期が４ｎｓであれば、制御信号ＳＣＮＴａに含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ＩＣＭＰの波形は、制御信号ＳＣＮＴａに含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴａを導出する方法については後述する。
【００４１】
反対に動作電流ＩＯＰが電源電流ＩＤＤより小さい場合、電源補償回路２０はシンク補償電流ＩＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００４２】
電源補償回路２０を設けることにより、メイン電源１０の応答速度の不足を補い、図３に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。また上述したように、電源補償回路２０は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
【００４３】
以上が試験装置２の全体の説明である。
【００４４】
続いて電源補償回路２０の具体的な構成例について説明する。
図４（ａ）、（ｂ）は、電源補償回路２０の構成例を示す回路図である。
図４（ａ）を参照する。ソース補償回路２０ａは、電源電圧ＶＤＤより高い電圧Ｖｘを生成する電圧源２２と、ソーススイッチＳＷ１を含む。ソーススイッチＳＷ１は、電圧源２２の出力端子と電源端子Ｐ１の間に設けられる。
電圧Ｖｘおよび電源電圧ＶＤＤが一定であれば、ソーススイッチＳＷ１がオンの状態において、ソース電流ＩＳＲＣの振幅は、
ＩＳＲＣ＝（Ｖｘ−ＶＤＤ）／ＲＯＮ１
で与えられる。ＲＯＮ１はソーススイッチＳＷ１のオン抵抗である。図４（ａ）、（ｂ）では、電源補償回路２０を小さく構成できるという利点がある。
【００４５】
シンク補償回路２０ｂは、電源端子Ｐ１と接地端子の間に設けられたシンクスイッチＳＷ２を含む。電源電圧ＶＤＤが一定であれば、シンクスイッチＳＷ２がオンした状態において、シンク電流ＩＳＩＮＫの振幅は、
ＩＳＩＮＫ＝ＶＤＤ／ＲＯＮ２
で与えられる。ＲＯＮ２はシンクスイッチＳＷ２のオン抵抗である。
【００４６】
図４（ｂ）に移る。ソース補償回路２０ａは、ソース電流源２４ａおよびソーススイッチＳＷ１を含む。ソース電流源２４ａは、ソースパルス電流ＩＳＲＣの振幅を規定する基準電流を生成する。ソーススイッチＳＷ１はソース電流源２４ａからの基準電流の経路上に設けられる。
シンク補償回路２０ｂは、シンクスイッチＳＷ２およびシンク電流源２４ｂを含む。シンク電流源２４ｂは、シンクパルス電流ＩＳＩＮＫの振幅を規定する基準電流を生成する。シンクスイッチＳＷ２は、シンク電流源２４ｂからの基準電流の経路上に設けられる。
【００４７】
ソースパルス電流ＩＳＲＣ、シンクパルス電流ＩＳＩＮＫの振幅は、数Ａ程度が必要とされる場合がある。この場合、図４（ａ）、（ｂ）におけるソーススイッチＳＷ１、シンクスイッチＳＷ２のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチＳＷ１、シンクスイッチＳＷ２のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチＳＷ１、シンクスイッチＳＷ２のオン抵抗ＲＯＮ１、ＲＯＮ２がばらついたり、制御信号ＳＣＮＴａ、ＳＣＮＴｂの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流ＩＳＲＣ、ＩＳＩＮＫの振幅が変動するおそれがある。
【００４８】
このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図５（ａ）〜（ｃ）は、電源補償回路２０の別の構成例を示す回路図である。
図５（ａ）のソース補償回路２０ａは、電流Ｄ／Ａコンバータ２６ａ、第１トランジスタＭ１ａ、第２トランジスタＭ２ａ、ソーススイッチＳＷ１を備える。
【００４９】
電流Ｄ／Ａコンバータ２６ａは、デジタル設定信号ＤＳＥＴに応じた基準電流ＩＲＥＦを生成する。第１トランジスタＭ１ａおよび第２トランジスタＭ２ａは、カレントミラー回路を形成し、基準電流ＩＲＥＦを所定係数（ミラー比Ｋ）倍したシンクパルス電流ＩＳＩＮＫを生成する。
【００５０】
具体的に第１トランジスタＭ１ａは、ＰチャンネルＭＯＳＦＥＴであり、基準電流ＩＲＥＦの経路上に設けられる。第２トランジスタＭ２もＰチャンネルＭＯＳＦＥＴであり、そのゲートは、第１トランジスタＭ１ａのゲートおよびドレインと共通に接続される。
【００５１】
図５（ａ）において、ソーススイッチＳＷ１は、第１トランジスタＭ１ａのゲートと、第２トランジスタＭ２ａのゲートの間に設けられる。たとえばソーススイッチＳＷ１は、図５（ａ）のようなトランスファゲートで構成してもよいし、ＮチャンネルＭＯＳＦＥＴのみで構成してもよいし、ＰチャンネルＭＯＳＦＥＴのみで構成してもよい。ソーススイッチＳＷ１のオン、オフ状態は、制御信号ＳＣＮＴaに応じて切りかえられる。
【００５２】
図５（ａ）において、第１トランジスタＭ１ａのドレインＮ２は、ソーススイッチＳＷ１の第１トランジスタＭ１ａのゲート側の端子Ｎ１と接続される。
【００５３】
制御信号ＳＣＮＴａがハイレベルの期間、ソーススイッチＳＷ１がオンとなる。そうするとソース補償回路２０ａの出力端子Ｐ４から、基準電流ＩＲＥＦに比例したソースパルス電流ＩＳＲＣが吐き出される。制御信号ＳＣＮＴａがローレベルの期間、ソーススイッチＳＷ１がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流ＩＳＲＣがゼロとなる。
【００５４】
このように図５（ａ）のソース補償回路２０ａによれば、制御信号ＳＣＮＴａに応じてスイッチングするソースパルス電流ＩＳＲＣを生成できる。
図５（ａ）のソース補償回路２０ａによれば、ソースパルス電流ＩＳＲＣの振幅の安定性を高めることができる。また、ドライバＤＲの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
【００５５】
また、図５（ａ）のソース補償回路２０ａでは、ソーススイッチＳＷ１がオフ状態においても、基準電流ＩＲＥＦが第１トランジスタＭ１ａに流れ続け、第１トランジスタＭ１ａのバイアス状態が維持される。したがって、ソーススイッチＳＷ１のスイッチングに対するソース補償回路２０ａのスイッチングの応答速度が高いという利点がある。
【００５６】
シンク補償回路２０ｂは、ソース補償回路２０ａのトランジスタの導電性を入れ替え、天地反転することで構成できる。図５（ａ）には、シンク補償回路２０ｂの構成例が示される。シンク補償回路２０ｂは、電流Ｄ／Ａコンバータ２６ｂ、ＮチャンネルＭＯＳＦＥＴのトランジスタＭ１ｂ、Ｍ２ｂおよびシンクスイッチＳＷ２を含む。シンク補償回路２０ｂは、ソース補償回路２０ａと同様の利点を有する。
【００５７】
図５（ｂ）、（ｃ）には、シンク補償回路２０ｂの構成のみが示され、ソース補償回路２０ａは省略されている。
図５（ｂ）では、シンクスイッチＳＷ２の位置が、図５（ａ）と異なっている。図５（ｂ）では、第１トランジスタＭ１ｂのドレインＮ２は、シンクスイッチＳＷ２の第２トランジスタＭ２ｂのゲート側の端子Ｎ３と接続される。
この構成によっても、図５（ａ）の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。
また、図５（ｂ）では、シンクスイッチＳＷ２がオフのとき、基準電流ＩＲＥＦは遮断される。したがって回路の消費電流を低減できるという利点がある。
【００５８】
図５（ｃ）において、シンクスイッチＳＷ２は、第１トランジスタＭ１ｂおよび第２トランジスタＭ２ｂの共通接続されるゲートＮ４と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号ＳＣＮＴｂ＃（＃は論理反転を示す）がハイレベルの期間、シンクスイッチＳＷ２がオンすると、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ＩＳＩＮＫが遮断する。制御信号ＳＣＮＴｂ＃がローレベルのとき、シンクスイッチＳＷ２がオフすると、カレントミラー回路がオンし、シンクパルス電流ＩＳＩＮＫが流れる。
【００５９】
図５（ｃ）の構成によれば、図５（ａ）、（ｂ）と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。図５（ｂ）、（ｃ）の変形が、ソース補償回路２０ａにも適用可能であることはいうまでもない。
さらに図５（ｃ）の構成を、図５（ａ）もしくは（ｂ）の構成と組み合わせてもよい。
【００６０】
また、ＤＵＴ１を構成する内部素子に流れる電流、つまり動作電流ＩＯＰは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたＤＵＴ１の動作電流の波形は、プロセスばらつきによって増減する。そこで、ＤＵＴ１の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってＤＵＴ１の動作電流ＩＯＰがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流Ｄ／Ａコンバータ２６ａ、２６ｂに対するデジタル設定値ＤＳＥＴの値を変更することで実現できる。
【００６１】
以上が電源補償回路２０の構成例である。
【００６２】
試験装置は、複数のＤＵＴ１を同時に試験する機能を有する。そして複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。
【００６３】
図６は、実施の形態に係る試験装置２ａの構成を示すブロック図である。図６では、Ｎ個（Ｎは２以上の整数）のＤＵＴ１を同時測定するケースを説明する。
【００６４】
メイン電源１０は、複数のＤＵＴ１１〜Ｎに共通に設けられ、複数のＤＵＴ１１〜Ｎに電力を供給する。電源補償回路２０も、複数のＤＵＴ１１〜Ｎに共通に設けられる。電源補償回路２０は、上述のソース補償回路２０ａまたはシンク補償回路２０ｂの一方、あるいは両方を含む。電源補償回路２０は、制御信号ＳＣＮＴ（ａ，ｂ）に応じた補償電流ＩＣＭＰ（ＩＳＲＣ、ＩＳＩＮＫ）を生成し、補償電流ＩＣＭＰをメイン電源１０とは別経路から、複数のＤＵＴ１の電源端子Ｐ１に注入する（ソース補償回路２０ａ）。あるいは電源補償回路２０は、制御信号ＳＣＮＴに応じた補償電流ＩＣＭＰを生成し、メイン電源１０から複数のＤＵＴ１の電源端子Ｐ１へ流れる電源電流ＩＤＤから、補償電流ＩＣＭＰを、複数のＤＵＴ１とは別経路に引きこむ（シンク補償回路２０ｂ）。
【００６５】
パターン発生器ＰＧは、複数のＤＵＴ１の各Ｉ／Ｏ端子Ｐ３に供給すべき試験信号ＳＴＥＳＴを記述するテストパターンＳＰＴＮと、制御信号ＳＣＮＴを記述する制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、テストパターンＳＰＴＮに応じて定められている。
【００６６】
ドライバ群（ピンエレクトロニクスとも称する）は、複数のドライバＤＲを含む。ドライバＤＲＩ／Ｏは、Ｉ／Ｏ端子Ｐ３ごとに設けられ、テストパターンＳＰＴＮに応じた試験信号ＳＴＥＳＴを、対応するＩ／Ｏ端子Ｐ３に出力する。ドライバＤＲＣＭＰは、制御パターンＳＰＴＮ＿ＣＭＰに応じた制御信号ＳＣＮＴによって、電源補償回路２０のスイッチ素子（ソーススイッチＳＷ１、シンクスイッチＳＷ２）を制御する。なお図６では、図１のインタフェース回路４は省略されている。
【００６７】
この試験装置２ａは、ＤＵＴ１に複数のテストパターンを時分割的に順に供給する。パターン発生器ＰＧは、複数のＤＵＴ１ごとに、テストパターンＳＰＴＮの順序を独立にスケジューリングする。たとえば各ＤＵＴ１１〜Ｎに対して、時分割的に３つのテストパターン（テストベクタ）ＰＴＮａ〜ＰＴＮｃを与える場合、パターン発生器ＰＧは、あるＤＵＴ１ｉに対しては、テストパターンＰＴＮａ、ＰＴＮｃ、ＰＴＮｂの順序で発生し、別のＤＵＴ１ｊに対しては、テストパターンＰＴＮｃ、ＰＴＮａ、ＰＴＮｂの順序で発生する。
【００６８】
試験装置２ａのユーザは、ＤＵＴ１に供給すべき複数のテストパターンＰＴＮと、それぞれに対応する制御パターンＳＰＴＮ＿ＣＭＰを規定し、それをパターンメモリに書き込む。あるいは各テストパターンＰＴＮは、ＡＬＰＧ（アルゴリズミックパターン発生器）によって生成されるものであってもよい。そしてパターン発生器ＰＧは、テストパターンＰＴＮおよび制御パターンＳＰＴＮ＿ＣＭＰの順序を、ＤＵＴごとに自動的に最適化する。
【００６９】
以下、パターン発生器ＰＧによる自動スケジューリングについて説明する。
ひとつのＤＵＴ１に、テストパターンＰＴＮa〜ｃそれぞれを与えたときに流れる動作電流ＩＯＰa〜ｃが推定され、それぞれに対応する補償電流ＩＣＭＰａ〜ｃが計算される。そして補償電流ＩＣＭＰａ〜ｃを生成するための制御パターンＳＰＴＮ＿ＣＭＰａ〜ｃが規定される。図７は、テストパターンＳＰＴＮ、動作電流ＩＯＰ、制御パターンＳＰＴＮ＿ＣＭＰ、補償電流ＩＣＭＰの関係を示す図である。
【００７０】
パターン発生器ＰＧは、制御パターンＳＰＴＮ＿ＣＭＰａ〜ｃを参照することにより、ＤＵＴ１に各テストパターンＰＴＮａ〜ｃを与えたときの動作電流ＩＯＰが変化するタイミングおよび変化量を検出する。言い換えれば、パターン発生器ＰＧは、各テストパターンＰＴＮａ〜ｃを与えたときの補償電流ＩＣＭＰが変化するタイミングおよび変化量を検出する。たとえばタイミングは、各テストパターンの開始時刻からの経過時間τである。
【００７１】
あるいはパターン発生器ＰＧは、テストパターンＰＴＮａ〜ｃを参照することにより、動作電流に変動を発生させるイベント（特徴点イベントともいう）を検出し、その特徴点イベントによって生ずる動作電流の変動量および変動タイミングを検出してもよい。特徴点イベントとしては、試験開始、リフレッシュ、バンク切りかえ、試験終了が例示される。
【００７２】
各イベントの検出方法の具体例を説明する。
・試験開始は、たとえば最初のテストパターンを検出することで判定できる。
・試験終了は、たとえば最終のテストパターンを検出することで判定できる。
・バンク切りかえは、たとえばバンクを指定する入力パターンの変化を検出することにより判定してもよい。
・リフレッシュは、たとえばRAS only リフレッシュ（DRAMに行アドレスを与え、RAS信号のみをアクティブにすることで、指定された行のリフレッシュを行う）の場合、RAS信号の変化タイミングを検出することで判定してもよい。CAS before RAS リフレッシュ（CASとRASをアクティブにするタイミングを、通常のデータアクセスと逆にすることで、DRAM内部のリフレッシュ回路を起動する方法）の場合、CAS信号の変化タイミングを検出することにより判定してよい。
【００７３】
また、たとえばＤＵＴ１が消費電力を低減するために用いられるクロックゲーティング回路やパワーゲーティング回路を含むデバイスの場合には、クロックゲーティング回路やパワーゲーティング回路が動作する、あるいは非動作となるタイミングにおいて被試験デバイスの消費電流は大きく変動しうる。そこで、これらの回路の動作、非動作の切りかえを特徴点イベントとして検出してもよい。
【００７４】
あるいはＤＵＴ１が、アナログ回路デバイスやアナログ回路を含むＳｏＣ（System on Chip）デバイスである場合、その設定の変更や動作モードの切りかえなどを特徴点イベントとしてもよい。この場合、設定や動作モードの切りかえを指示する信号（テストパターン）を監視して特徴点イベントを検出してもよい。
【００７５】
そして、パターン発生器ＰＧは、検出したタイミングτおよび変化量δの少なくとも一方にもとづいて、各ＤＵＴに対してテストパターンＰＴＮａ〜ｃを与える順序をスケジューリングする。
【００７６】
（第１のスケジューリング方法）
たとえばパターン発生器ＰＧは、複数のＤＵＴ１に同じ順序でテストパターンを与えた場合に比べて、動作電流ＩＯＰの合計の変動が小さくなるように、複数のＤＵＴ１ごとのテストパターンの順序をスケジューリングする。具体的には、以下の少なくともひとつのルールにしたがってスケジューリングする。
【００７７】
１．  ルール１
あるＤＵＴ１ｉの動作電流ＩＯＰｉの増加タイミングが、別のＤＵＴ１ｊの動作電流ＩＯＰｊの増加タイミングと一致しないようにスケジューリングする。同様に、ＤＵＴ１ｉの動作電流ＩＯＰｉの減少タイミングが、別のＤＵＴ１ｊの動作電流ＩＯＰｊの減少タイミングと一致しないようにスケジューリングする。このルールによって、電流の変動が加算されるのを防止できる。
【００７８】
２．  ルール２
あるＤＵＴ１ｉの動作電流ＩＯＰｉの増加タイミングが、別のＤＵＴ１ｊの動作電流ＩＯＰｊの減少タイミングと一致するようにスケジューリングする。このルールによって、電流の変動をキャンセルすることができる。このとき、増加量と減少量が等しい、あるいはそれらが近い動作電流ＩＯＰｉとＩＯＰｊのタイミングを一致させることが好ましい。
【００７９】
図８は、第１のスケジューリング方法を適用したときのタイムチャートである。ここでは、ＤＵＴ１が２個のケースを示す。スケジューリングを行った場合の動作電流の合計ＩＯＰ１＋ＩＯＰ２を実線で、スケジューリングを行わずに、ＤＵＴ１２にＤＵＴ１１と同じ順序でテストパターンを与えたときの動作電流の合計ＩＯＰ１＋ＩＯＰ２を破線で示す。
【００８０】
破線で示すように、スケジューリングを行わない場合、動作電流ＩＯＰの合計には、単一の動作電流ＩＯＰに生ずる変動の２倍の変動が生ずる。Ｎ個のＤＵＴ１を同時測定する場合には、Ｎ倍となる。このような大きな変動は、電源電圧ＶＤＤに大きな変動を引きおこすであろう。また変動が大きすぎる場合には、電源補償回路２０による補償が困難になるかもしれない。
【００８１】
これに対して、スケジューリングを行うと、動作電流ＩＯＰの合計の変動を小さくできる。これにより、電源電圧ＶＤＤの変動を抑制することができる。また電源補償回路２０による補償が確実となる。
【００８２】
スケジューリングを行う場合、電源補償回路２０に対する制御パターンＳＰＴＮ＿ＣＭＰは以下のように生成することができる。ある期間において、あるＤＵＴ１ｉにテストパターンＰＴＮＸを、別のＤＵＴ１ｊに別のテストパターンＰＴＮＹを供給するとき、パターン発生器ＰＧは、テストパターンＰＴＮＸに対応する制御パターンＳＰＴＮ＿ＣＭＰＸと、テストパターンＰＴＮＹに対応する制御パターンＳＰＴＮ＿ＣＭＰＹを合成して、電源補償回路２０に対する制御パターンＳＰＴＮ＿ＣＭＰを生成する。
【００８３】
たとえば合成は、補償パルス電流のパルス幅を対象としてもよい。すなわち、合成後の制御パターンＳＰＴＮ＿ＣＭＰが規定するパルス幅をΔＴ、合成前のもとの制御パターンＳＰＴＮ＿ＣＭＰＸ、ＳＰＴＮ＿ＣＭＰＹ、…が規定するパルス幅をΔＴＸ、ΔＴＹ、…とするとき、
ΔＴ＝ΔＴＸ＋ΔＴＹ＋…＝ΣΔＴｉ
となるように制御パターンＳＰＴＮ＿ＣＭＰを規定してもよい。
【００８４】
あるいは合成は、補償パルス電流の振幅を対象としてもよい。すなわち、合成後の制御パターンＳＰＴＮ＿ＣＭＰが規定する振幅をＡ、合成前のもとの制御パターンＳＰＴＮ＿ＣＭＰＸ、ＳＰＴＮ＿ＣＭＰＹ、…が規定する振幅をＡＸ、ＡＹ、…とするとき、
Ａ＝ＡＸ＋ＡＹ＋…＝ΣＡｉ
となるように制御パターンＳＰＴＮ＿ＣＭＰを規定してもよい。
【００８５】
（第２のスケジューリング方法）
第２のスケジューリングでは、複数のＤＵＴ１に流れる動作電流ＩＯＰの合計の変動が大きくなるように、複数のＤＵＴ１ごとのテストパターンの順序をスケジューリングする。
【００８６】
たとえばパターン発生器ＰＧは、あるＤＵＴ１ｉの動作電流ＩＯＰｉの増加タイミングが、別のＤＵＴ１ｊの動作電流ＩＯＰｊの増加タイミングと一致するように、および／または、あるＤＵＴ１ｉの動作電流ＩＯＰｉの減少タイミングが、別のＤＵＴ１ｊの動作電流ＩＯＰｊの減少タイミングと一致するように、テストパターンの順序をスケジューリングする。
【００８７】
これによれば、より厳しい電源環境で複数のＤＵＴ１を試験することができる。
【００８８】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００８９】
実施の形態では、電源補償回路２０を備える試験装置２ａにおいて、複数のＤＵＴ１ごとに、テストパターン（シーケンス）をスケジューリングする場合を説明したが、本発明はこれに限定されない。すなわち電源補償回路２０が設けられない、あるいは電源補償回路２０を動作させない試験装置２ａにおいても、上述のスケジューリングを行うことにより、電源電圧ＶＤＤの変動を抑制し、あるいは意図的に電源電圧ＶＤＤの変動を増加させることができる。
【００９０】
実施の形態では、補償電流ＩＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ＩＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンＳＰＴＮ＿ＣＭＰを規定しておいてもよい。この場合、制御パターンＳＰＴＮ＿ＣＭＰに応じて任意の電源環境をエミュレートすることが可能となる。
【００９１】
実施の形態では、メイン電源１０が複数のＤＵＴ１１〜Ｎに共通に設けられる場合を説明したが本発明はそれに限定されない。すなわち、複数のＤＵＴ１１〜Ｎのうち、数個に対してひとつのメイン電源１０を設けてもよい。さらには１個のＤＵＴ１ごとにひとつのメイン電源１０を設けてもよい。
【００９２】
実施の形態では、電源補償回路２０が複数のＤＵＴ１〜Ｎに共通に設けられる場合を説明したが本発明はそれに限定されない。すなわち、複数のＤＵＴ１〜Ｎのうちの数個に対してひとつの電源補償回路２０を設けてもよい。さらには、１個のＤＵＴ１ごとにひとつの電源補償回路２０を設けてもよい。
【００９３】
実施の形態では、電源補償回路２０がソース補償回路２０ａとシンク補償回路２０ｂを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
【００９４】
ソース補償回路２０ａのみ設ける場合、ソース補償回路２０ａに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、ソース補償回路２０ａが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させてもよい。
シンク補償回路２０ｂのみ設ける場合、シンク補償回路２０ｂに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、シンク補償回路２０ｂが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【符号の説明】
【００９５】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、２０…電源補償回路、２０ａ…ソース補償回路、２０ｂ…シンク補償回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、ＳＷ１…ソーススイッチ、ＳＷ２…シンクスイッチ、２２…電圧源、２４ａ…ソース電流源、２４ｂ…シンク電流源、２６…電流Ｄ／Ａコンバータ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、１００…プリント基板。
【図１】
2012103173.tif 000003
【図２】
2012103173.tif 000004
【図３】
2012103173.tif 000005
【図４】
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【図５】
2012103173.tif 000007
【図６】
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【図７】
2012103173.tif 000009
【図８】
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