(57)【要約】【課題】本発明の実施形態は、歩留まりを向上させることができる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。【解決手段】実施形態によれば、第１方向にそれぞれ複数の電極間絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられ、前記第１方向に延びた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられ、前記第１方向に延びた第１絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられ、前記第１方向に延びた第２絶縁膜と、を備え、前記第２絶縁膜は、前記電極膜同士の間に突出したことを特徴とする不揮発性半導体記憶装置が提供される。【選択図】図１
2012038865.tif 000002
【特許請求の範囲】
【請求項１】
第１方向にそれぞれ複数の電極間絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられ、前記第１方向に延びた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられ、前記第１方向に延びた第１絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられ、前記第１方向に延びた第２絶縁膜と、
を備え、
前記第２絶縁膜は、前記電極膜同士の間に突出したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１絶縁膜は、前記電極膜同士の間に突出したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２絶縁膜は、前記電極膜同士の間に突出することで前記電極膜の前記第１方向の位置を保持すること、を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記積層体の上方に設けられ、前記第１方向に対して直交する第２方向に延びる複数のビット線と、
前記積層体の下方に設けられ、前記第２方向に延びる複数のソース線と、
をさらに備え、
前記半導体ピラーの一端は前記ソース線に接続され、他端は前記ビット線に接続されたこと、を特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜であること、を特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記記憶層は、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜であること、を特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜であること、を特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
第１方向にそれぞれ複数の犠牲膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体を前記第１方向に貫通する貫通ホールを形成する工程と、
前記犠牲膜の前記貫通ホールに面した部分を所定の寸法だけ除去する工程と、
前記貫通ホールに第１犠牲部材を埋め込む工程と、
前記積層体を前記第１方向に貫通する第１溝を形成する工程と、
前記第１溝を介して前記犠牲膜の除去を行う工程と、
前記第１溝を介して電極間絶縁膜を形成する工程と、
前記第１犠牲部材を除去する工程と、
前記貫通ホールの内面に第２絶縁膜、記憶層、第１絶縁膜をこの順で形成し、第１絶縁膜の内側にシリコンを埋め込む工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記貫通ホールに第１犠牲部材を埋め込む工程において、前記犠牲膜が除去された部分にも前記第１犠牲部材が埋め込まれること、を特徴とする請求項８記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第１溝を介して前記犠牲膜の除去を行う工程において、アルカリ系薬液処理により前記犠牲膜の除去を行うこと、を特徴とする請求項８または９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１犠牲部材を除去する工程において、熱リン酸法により前記第１犠牲部材の除去を行うこと、を特徴とする請求項８〜１０のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
第１方向にそれぞれ複数の犠牲膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体を前記第１方向に貫通する第１溝を形成する工程と、
前記犠牲膜の前記第１溝に面した部分を所定の寸法だけ除去する工程と、
前記第１溝に第３絶縁膜を埋め込む工程と、
前記積層体を前記第１方向に貫通する貫通ホールを形成する工程と、
前記貫通ホールを介して前記犠牲膜の除去を行う工程と、
前記貫通ホールの内面に第２絶縁膜、記憶層、第１絶縁膜をこの順で形成し、第１絶縁膜の内側にシリコンを埋め込む工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
基板の表面に第２溝を形成する工程と、
前記第２溝に第４絶縁膜を形成する工程と、
前記第４絶縁膜を覆うように第２犠牲部材を埋め込む工程と、をさらに備えたことを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記貫通ホールを介して前記犠牲膜の除去を行う工程において、アルカリ系薬液処理または熱リン酸法により前記犠牲膜の除去を行うこと、を特徴とする請求項１２または１３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量を増加させるために、一括加工型３次元積層メモリセルが提案されている。  
この様なメモリセルを有する不揮発性半導体記憶装置の製造においては、犠牲膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールや溝を一括して形成している。そして、貫通ホールや溝を介して犠牲膜を除去し、除去により形成された空間に絶縁膜を形成するようにしている。  
ところが、犠牲膜を除去する際に電極膜を支える部分が少なく、電極膜の位置が変化してしまうおそれがある。そして、電極膜の位置が変化することで電極膜同士が接触し、これにより歩留まりが低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、歩留まりを向上させることができる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１方向にそれぞれ複数の電極間絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられ、前記第１方向に延びた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられ、前記第１方向に延びた第１絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられ、前記第１方向に延びた第２絶縁膜と、を備え、前記第２絶縁膜は、前記電極膜同士の間に突出したことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
また、他の実施形態によれば、第１方向にそれぞれ複数の犠牲膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体を前記第１方向に貫通する貫通ホールを形成する工程と、前記犠牲膜の前記貫通ホールに面した部分を所定の寸法だけ除去する工程と、前記貫通ホールに第１犠牲部材を埋め込む工程と、前記積層体を前記第１方向に貫通する第１溝を形成する工程と、前記第１溝を介して前記犠牲膜の除去を行う工程と、前記第１溝を介して電極間絶縁膜を形成する工程と、前記第１犠牲部材を除去する工程と、前記貫通ホールの内面に第２絶縁膜、記憶層、第１絶縁膜をこの順で形成し、第１絶縁膜の内側にシリコンを埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００７】
また、他の実施形態によれば、第１方向にそれぞれ複数の犠牲膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体を前記第１方向に貫通する第１溝を形成する工程と、前記犠牲膜の前記第１溝に面した部分を所定の寸法だけ除去する工程と、前記第１溝に第３絶縁膜を埋め込む工程と、前記積層体を前記第１方向に貫通する貫通ホールを形成する工程と、前記貫通ホールを介して前記犠牲膜の除去を行う工程と、前記貫通ホールの内面に第２絶縁膜、記憶層、第１絶縁膜をこの順で形成し、第１絶縁膜の内側にシリコンを埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視図である。
【図２】図１におけるＡ部の模式断面図である。
【図３】第２の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視図である。
【図４】（ａ）〜（ｄ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図５】（ａ）〜（ｄ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図６】（ａ）〜（ｃ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図７】（ａ）、（ｂ）は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図８】比較例に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図９】（ａ）〜（ｄ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１０】（ａ）〜（ｃ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１１】（ａ）、（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１２】（ａ）、（ｂ）は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１３】比較例に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１４】（ａ）〜（ｄ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１５】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１６】（ａ）、（ｂ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【図１７】（ａ）、（ｂ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施の形態について例示をする。  
なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  また、図中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表している。例えば、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）としている。また、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とし、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向としている。  
本願明細書においては、複数設けられた半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と称する。また、半導体ピラー同士の関係を例示する際などにおいて、特定の半導体ピラーを指す場合には、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と称する。  
また、本願明細書においては、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば、製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００１０】
まず、本実施形態に係る不揮発性半導体記憶装置について例示をする。  
（第１の実施形態）  
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視図である。  図２は、図１におけるＡ部の模式断面図である。  
なお、図１においては、図を見易くするために、導電部分のみを表し、絶縁部分は図示を省略している。  
図１、図２に例示をした不揮発性半導体記憶装置１１０は、一括加工型３次元積層フラッシュメモリである。
【００１１】
まず、不揮発性半導体記憶装置１１０の構成の概要を例示する。  
図１、図２に示すように、不揮発性半導体記憶装置１１０には、メモリ部ＭＵが設けられている。メモリ部ＭＵは、例えば、単結晶シリコンからなる半導体基板１１の主面１１ａ上に設けられている。  
半導体基板１１には回路部ＣＵを設けることができ、回路部ＣＵの上にメモリ部ＭＵを設けるようにすることもできる。回路部ＣＵを設ける場合には、回路部ＣＵとメモリ部ＭＵとの間に、例えば、酸化シリコンからなる図示しない層間絶縁膜が設けられる。なお、回路部ＣＵは必ずしも必要ではなく、必要に応じて設けるようにすることができる。
【００１２】
メモリ部ＭＵには、積層体ＭＬ、積層体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ、記憶層４８、内側絶縁膜４２（第１絶縁膜）、外側絶縁膜４３（第２絶縁膜）、配線ＷＲが設けられている。  
積層体ＭＬにおいては、Ｚ軸方向にそれぞれ複数の電極間絶縁膜１４及び電極膜ＷＬが交互に積層されている。電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられている。電極膜ＷＬは、消去ブロック単位で分断される。例えば、図２に示すように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００１３】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。また、記憶層４８は、Ｚ軸方向に延びている。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。また、内側絶縁膜４２は、Ｚ軸方向に延びている。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。また、外側絶縁膜４３は、Ｚ軸方向に延びている。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
すなわち、積層体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００１４】
また、電極膜ＷＬ同士の間には、半導体ピラーＳＰの径外方向に少なくとも外側絶縁膜４３が突出した突部４９が設けられている。  
この場合、突部４９の突出量は、例えば、１０ｎｍ以上とすることができる。  
そのため、電極間絶縁膜１４の半導体ピラーＳＰに面する側の端部１４ａは、電極膜ＷＬの半導体ピラーＳＰに面する側の端部ＷＬａよりも半導体ピラーＳＰから離隔した位置に設けられている。
【００１５】
なお、図２に例示をしたように、突部４９は、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が突出したものとすることもできる。また、突部４９は、外側絶縁膜４３、記憶層４８が突出したものとすることもできるし、外側絶縁膜４３が突出したものとすることもできる。  
すなわち、少なくとも外側絶縁膜４３が、電極膜ＷＬ同士の間に突出している。
【００１６】
また、少なくとも外側絶縁膜４３が、電極膜ＷＬ同士の間に突出することで電極膜ＷＬのＺ軸方向の位置が保持される。
【００１７】
電極膜ＷＬと、半導体ピラーＳＰと、の交差部には、メモリセルＭＣが設けられている。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
【００１８】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。
【００１９】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができる。また、金属及び合金なども用いることもできる。電極膜ＷＬには所定の電気信号が印加され、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２０】
電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３には、例えば、シリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。  
記憶層４８には、例えば、シリコン窒化膜を用いることができる。記憶層４８は、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００２１】
なお、後述するように、電極間絶縁膜１４、内側絶縁膜４２、記憶層４８、外側絶縁膜４３には、上記に例示をした材料に限らず、任意の材料を用いることができる。  
また、図１、図２においては、積層体ＭＬが電極膜ＷＬを４層有している場合を例示したが、積層体ＭＬに設けられる電極膜ＷＬの層数は任意である。以下では、一例として、電極膜ＷＬが４層設けられた場合を例示する。
【００２２】
図１に示すように、２つの半導体ピラーＳＰは接続部ＣＰによって接続されている。すなわち、接続部ＣＰは、積層体ＭＬの下方に設けられ、隣り合う一対の半導体ピラーＳＰの下端部同士を接続する。２つの半導体ピラーと接続部ＣＰとによって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。  
メモリ部ＭＵは、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２、第１接続部ＣＰ１（接続部ＣＰ）を有している。また、メモリ部ＭＵは、第３半導体ピラーＳＰ３、第４半導体ピラーＳＰ４、第２接続部ＣＰ２を有している。
【００２３】
第１半導体ピラーＳＰ１は、積層体ＭＬをＺ軸方向に貫通する。第２半導体ピラーＳＰ２は、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、積層体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられている。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１の材料は、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２と同じものとすることができる。
【００２４】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層体ＭＬをＺ軸方向に貫通する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられている。第２接続部ＣＰ２の材料は、第３半導体ピラーＳＰ３、第４半導体ピラーＳＰ４と同じものとすることができる。
【００２５】
半導体基板１１の主面１１ａの上に、層間絶縁膜を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの半導体ピラーに対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２、接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。
【００２６】
第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対側の端部は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対側の端部は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。  
ビット線ＢＬは、積層体ＭＬの上方に複数設けられ、Ｚ軸方向に対して直交するＹ軸方向に延びている。  
ソース線ＳＬは、積層体ＭＬの上方に複数設けられ、Ｚ軸方向に対して直交しＹ軸方向に対して交差する他の方向に延びている。
【００２７】
第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対側の端部は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対側の端部は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。
【００２８】
なお、第１半導体ピラーＳＰ１とビット線ＢＬとはビアＶ１により接続され、第４半導体ピラーＳＰ４とビット線ＢＬとはビアＶ２により接続される。配線ＷＲには、第１配線Ｗ１と第２配線Ｗ２とが含まれる。
【００２９】
図１に例示をしたものの場合には、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在している。  
そして、積層体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられている。  
第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられている。  
これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００３０】
選択ゲート電極ＳＧには、任意の導電材料を用いることができる。例えば、選択ゲート電極ＳＧの材料には、ポリシリコンまたはアモルファスシリコンを用いることができる。図１に例示をしたものの場合には、選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００３１】
なお、選択ゲート電極ＳＧと積層体ＭＬとの間には層間絶縁膜が設けられている。選択ゲート電極ＳＧ同士の間にも層間絶縁膜が設けられている。  
また、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜が設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
【００３２】
すなわち、メモリ部ＭＵは、Ｚ軸方向において積層体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側において半導体ピラーＳＰが貫通した選択ゲート電極ＳＧを有している。  
また、ソース線ＳＬ、ビア２２（ビアＶ１、Ｖ２）の周りには層間絶縁膜が設けられている。また、ビット線ＢＬ同士の間にも層間絶縁膜が設けられている。ビット線ＢＬは、Ｙ軸方向に沿った帯状の形状を有している。  
なお、前述した層間絶縁膜、選択ゲート絶縁膜の材料には、例えば、酸化シリコンを用いることができる。
【００３３】
次に、本実施の形態に係る不揮発性半導体記憶装置１１０の作用について例示をする。  任意のメモリセルＭＣにデータを書き込む場合は、そのメモリセルＭＣの両側に配置された一対の選択ゲート電極ＳＧの電位を、チャネルである半導体ピラーＳＰの電位よりも高くする。この様にすれば、カップリング効果により、そのメモリセルＭＣの電位が上昇し、トンネル効果によって半導体ピラーＳＰから記憶層４８に電子が注入される。注入された電子は記憶層４８内に蓄積される。このようにして、そのメモリセルＭＣにデータが書き込まれる。
【００３４】
また、メモリセルＭＣに書き込まれたデータを消去する場合には、半導体ピラーＳＰの電位をメモリセルＭＣの電位よりも高くする。これにより、メモリセルＭＣ内に蓄積された電子がトンネル効果によって半導体ピラーＳＰ内に引き抜かれ、または、正孔が注入されてデータが消去される。
【００３５】
また、メモリセルＭＣに書き込まれたデータを読み出す場合には、メモリトランジスタのしきい値を検出することにより、記憶層４８に電子が蓄積されているか否かを判定する。
【００３６】
本実施の形態に係る不揮発性半導体記憶装置１１０においては、少なくとも外側絶縁膜４３が、電極膜ＷＬ同士の間に突出している。また、電極間絶縁膜１４の半導体ピラーＳＰに面する側の端部１４ａは、電極膜ＷＬの半導体ピラーＳＰに面する側の端部ＷＬａよりも半導体ピラーＳＰから離隔した位置に設けられている。そのため、製造工程において犠牲膜を除去する際に、電極膜ＷＬを支える部分を増加させることができるので、電極膜ＷＬの位置が変化することを抑制することができる。その結果、電極膜ＷＬ同士の接触を抑制することができ、ひいては歩留まりを向上させることができる。なお、犠牲膜を除去する際に、電極膜ＷＬを支える部分を増加させることに関する詳細は後述する。
（第２の実施形態）  
図３は、第２の実施形態に係る不揮発性半導体記憶装置を例示する模式斜視図である。  なお、図３においては、図を見易くするために、導電部分のみを表し、絶縁部分は図示を省略している。  
図３に示すように、本実施形態に係る不揮発性半導体記憶装置１２０にも、メモリ部ＭＵが設けられている。  
ただし、本実施形態においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられている。そして、積層体ＭＬの上方に上部選択ゲート電極ＵＳＧ（例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層体ＭＬの下方に下部選択ゲート電極ＬＳＧ（例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
【００３７】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば、酸化シリコンからなる上部選択ゲート絶縁膜が設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば、酸化シリコンからなる下部選択ゲート絶縁膜が設けられる。
【００３８】
そして、下部選択ゲート電極ＬＳＧの下方に、ソース線ＳＬ（配線ＷＲであり、例えば第１配線Ｗ１）が設けられている。ソース線ＳＬの下方には層間絶縁膜が設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間にも層間絶縁膜が設けられている。
【００３９】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬ（配線ＷＲであり、例えば第２配線Ｗ２）に接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【００４０】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜によってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。  
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。すなわち、ビット線ＢＬは、積層体ＭＬの上方に複数設けられ、Ｙ軸方向に延びている。また、ソース線ＳＬは、積層体ＭＬの下方に複数設けられ、Ｙ軸方向に延びている。  
そして、図３に例示をしたものの場合には、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜となっている。
【００４１】
本実施形態においても、図２に例示をしたものと同様に、電極膜ＷＬ同士の間には、半導体ピラーＳＰの径外方向に少なくとも外側絶縁膜４３が突出した突部４９が設けられている。この場合、突部４９の突出量は、例えば、１０ｎｍ以上とすることができる。  
そのため、電極間絶縁膜１４の半導体ピラーＳＰに面する側の端部１４ａは、電極膜ＷＬの半導体ピラーＳＰに面する側の端部ＷＬａよりも半導体ピラーＳＰから離隔した位置に設けられている。
【００４２】
この場合、突部４９は、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が突出したものとすることもできる。また、突部４９は、外側絶縁膜４３、記憶層４８が突出したものとすることもできるし、外側絶縁膜４３が突出したものとすることもできる。すなわち、少なくとも外側絶縁膜４３が、電極膜ＷＬ同士の間に突出している。
【００４３】
本実施の形態に係る不揮発性半導体記憶装置１２０においても、少なくとも外側絶縁膜４３が、電極膜ＷＬ同士の間に突出している。また、電極間絶縁膜１４の半導体ピラーＳＰに面する側の端部１４ａは、電極膜ＷＬの半導体ピラーＳＰに面する側の端部ＷＬａよりも半導体ピラーＳＰから離隔した位置に設けられている。そのため、製造工程において犠牲膜を除去する際に、電極膜ＷＬを支える部分を増加させることができるので、電極膜ＷＬの位置が変化することを抑制することができる。その結果、電極膜ＷＬ同士の接触を抑制することができ、ひいては歩留まりを向上させることができる。
【００４４】
なお、以上に例示をした不揮発性半導体記憶装置１１０、１２０において、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜とすることができる。
【００４５】
また、記憶層４８は、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜とすることができる。
【００４６】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について例示をする。  
（第３の実施形態）  
図４〜図７は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。  
図８は、比較例に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。  
まず、メモリセルＭＣを制御するための図示しないトランジスタ（周辺回路部のトランジスタ）を半導体基板１１に形成する。  
そして、これを覆うようにポリシリコンを成膜し、図４（ａ）に示すように、成膜されたポリシリコンの表面にフォトリソグラフィ法を用いて溝１１ｂ（第２溝）を形成する。
【００４７】
次に、図４（ｂ）に示すように、溝１１ｂに例えば窒化シリコンなどからなる犠牲部材５０（第２犠牲部材）を埋め込む。そして、全面エッチングを行い、半導体基板１１が露出するまでエッチバックする。  
次に、図４（ｃ）に示すように、半導体基板１１と最下層の電極膜ＷＬとの間の絶縁が維持できる程度の厚みとなるように酸化シリコンなどからなる絶縁膜５１を形成する。そして、絶縁膜５１の上に電極膜ＷＬと犠牲膜５２とを交互に積層することで積層体を形成する。すなわち、犠牲部材５０が埋め込まれた半導体基板１１の上方に積層体を形成する。
【００４８】
この場合、電極膜ＷＬは、例えば、ボロンを添加したポリシリコンから形成され、ゲート電極として機能させることができる様な厚みに成膜される。  
また、犠牲膜５２は、例えば、無添加ポリシリコンから形成されるものとすることができる。  
なお、一例として、電極膜ＷＬを４層に積層させる場合を例示したが、積層数は適宜変更することができる。
【００４９】
次に、図４（ｄ）に示すように、積層体の上方からエッチングを施し、犠牲部材５０の両端部に到達する貫通ホール５３を形成する。  
次に、図５（ａ）に示すように、ドライエッチング法やウェットエッチング法などを用いて犠牲膜５２を所定量だけ除去する。  
すなわち、貫通ホール５３を介して、犠牲膜５２の貫通ホール５３に面した部分５２ａを所定の寸法だけ除去する。例えば、貫通ホール５３の内面から１０ｎｍ以上犠牲膜５２を除去するようにすることができる。ただし、除去量は、後に形成する溝５６（第１溝）に到達しない程度とされる。
【００５０】
ドライエッチング法としては反応性イオンエッチング(RIE；Reactive Ion Etching)法などを例示することができる。ウェットエッチング法としては希フッ酸などの薬液を用いるものなどを例示することができる。ただし、これらに限定されるわけではなく、犠牲膜５２を選択的に除去可能な方法を適宜選択することができる。
【００５１】
次に、図５（ｂ）に示すように、貫通ホール５３内に窒化シリコンからなる犠牲部材５４（第１犠牲部材）を埋め込む。そして、全面エッチングを行い、最上層の電極膜ＷＬが露出するまでエッチバックする。  
この際、犠牲膜５２の貫通ホール５３に面した部分５２ａが所定の寸法だけ除去されているので、犠牲部材５４の側面の一部が電極膜ＷＬ同士の間に入り込む。すなわち、貫通ホール５３に犠牲部材５４を埋め込む工程において、犠牲膜５２が除去された部分にも犠牲部材５４が埋め込まれる。
【００５２】
次に、図５（ｃ）に示すように、酸化シリコンなどからなる保護膜５５を形成する。そして、積層体の上方からエッチングを施し、積層体をＺ軸方向に貫通して絶縁膜５１に到達する溝５６を形成する。  
保護膜５５の厚みは、溝５６を形成する際に最上層の電極膜ＷＬを保護できる程度とすることができる。また、溝５６により電極膜ＷＬが分断され、溝５６の下端は犠牲部材５０の中央近傍の上方に位置するようになっている。
【００５３】
次に、図５（ｄ）に示すように、ウェットエッチング法などを用いて犠牲膜５２を除去する。犠牲膜５２の除去は、溝５６を介して行うようにすることができる。ウェットエッチング法としては、アルカリ系薬液処理などを例示することができる。
【００５４】
ここで、犠牲膜５２を除去する際に、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。  
例えば、図８に示す比較例のように、柱状の犠牲部材５４ａが形成される場合には、犠牲膜５２を除去する際に電極膜ＷＬを支える部分が犠牲部材５４ａの側面のみとなる。そのため、電極膜ＷＬを支える力が弱くなり、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。そして、電極膜ＷＬの位置が変化することで電極膜ＷＬ同士が接触し、これにより歩留まりが低下するおそれがある。
【００５５】
一方、本実施の形態によれば、図５（ａ）に例示をしたように、犠牲膜５２の貫通ホール５３に面した部分５２ａを所定の寸法だけ除去するようにしているので、犠牲部材５４の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間に入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。
【００５６】
次に、図６（ａ）に示すように、犠牲膜５２が除去された空間を酸化シリコンなどで埋め込む。電極膜ＷＬ同士の間が酸化シリコンなどで埋め込まれることで電極間絶縁膜１４が形成されることになる。この場合、犠牲部材５４の側面の一部が電極膜ＷＬ同士の間に入り込んでいるので、電極間絶縁膜１４の端部１４ａは、電極膜ＷＬの端部ＷＬａよりも犠牲部材５４から離隔した位置に設けられることになる。
【００５７】
次に、図６（ｂ）に示すように、最上層の電極膜ＷＬと選択ゲート電極ＳＧとの間の絶縁が十分確保できる厚みとなるように、酸化シリコンなどからなる絶縁膜５７を形成する。そして、絶縁膜５７の上に選択ゲート電極ＳＧとなるゲート電極膜５８を形成する。ゲート電極膜５８は、例えば、ボロンを添加したポリシリコンなどから形成されるものとすることができる。また、ゲート電極膜５８は、選択ゲート電極ＳＧとして機能させることができる厚みに形成される。形成されたゲート電極膜５８の上方からエッチングを施し、犠牲部材５４の上面に到達する貫通ホール５９を形成する。
【００５８】
次に、図６（ｃ）に示すように、熱リン酸法などを用いて犠牲部材５０、犠牲部材５４を除去する。犠牲部材５０、犠牲部材５４の除去は、貫通ホール５９を介して行うようにすることができる。
【００５９】
次に、図７（ａ）に示すように、外側絶縁膜４３、記憶層４８、内側絶縁膜４２をこの順で成膜する。そして、内側絶縁膜４２の内側にポリシリコンなどを埋め込むことで半導体ピラーＳＰ、接続部ＣＰを形成する。その後、全面エッチングを行い、ゲート電極膜５８が露出するまでエッチバックする。  
この場合、犠牲部材５４の側面の一部が電極膜ＷＬ同士の間に入り込んでいたので、半導体ピラーＳＰの径外方向に少なくとも外側絶縁膜４３が突出した突部４９が設けられることになる。  
なお、突部４９は、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が突出したものとすることもできる。また、突部４９は、外側絶縁膜４３、記憶層４８が突出したものとすることもできるし、外側絶縁膜４３が突出したものとすることもできる。
【００６０】
次に、図７（ｂ）に示すように、ドライエッチング法やウェットエッチング法などを用いてゲート電極膜５８を分割することで選択ゲート電極ＳＧを形成する。  
その後、コンタクトや配線などを適宜形成することで不揮発性半導体記憶装置が製造される。
【００６１】
本実施の形態によれば、犠牲膜５２の貫通ホール５３に面した部分５２ａを所定の寸法だけ除去するようにしているので、犠牲部材５４の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間に入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。  
また、図９〜図１２において例示をするものと比べて、電極間絶縁膜１４をより多く設けるようにすることができる。そのため、抵抗を低くすることができ、不揮発性半導体記憶装置の動作特性を向上させることができる。
（第４の実施形態）  
図９〜図１２は、第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。  
図１３は、比較例に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。
【００６２】
まず、メモリセルＭＣを制御するための図示しないトランジスタ（周辺回路部のトランジスタ）を半導体基板１１に形成する。  
そして、これを覆うようにポリシリコンを成膜し、図９（ａ）に示すように、成膜されたポリシリコンの表面にフォトリソグラフィ法を用いて溝１１ｂを形成する。
【００６３】
次に、図９（ｂ）に示すように、絶縁膜６０（第４絶縁膜）を形成し、これを覆うようにして例えば無添加ポリシリコンなどからなる犠牲部材６１を埋め込む。そして、全面エッチングを行い、半導体基板１１が露出するまでエッチバックする。  
次に、図９（ｃ）に示すように、半導体基板１１と最下層の電極膜ＷＬとの間の絶縁が維持できる程度の厚みとなるように酸化シリコンなどからなる絶縁膜５１を形成する。そして、絶縁膜５１の上に電極膜ＷＬと犠牲膜５２とを交互に積層することで積層体を形成する。すなわち、犠牲部材６１が埋め込まれた半導体基板１１の上方に積層体を形成する。
【００６４】
この場合、電極膜ＷＬは、例えば、ボロンを添加したポリシリコンから形成され、ゲート電極として機能させることができる様な厚みに成膜される。  
また、犠牲膜５２は、例えば、無添加ポリシリコンから形成されるものとすることができる。  
なお、一例として、電極膜ＷＬを４層に積層させる場合を例示したが、積層数は適宜変更することができる。
【００６５】
次に、図９（ｄ）に示すように、積層体の上方からエッチングを施し、積層体をＺ軸方向に貫通して絶縁膜５１に到達する溝５６を形成する。  
溝５６により電極膜ＷＬが分断され、溝５６の下端は犠牲部材６１の中央近傍の上方に位置するようになっている。
【００６６】
次に、図１０（ａ）に示すように、ドライエッチング法やウェットエッチング法などを用いて犠牲膜５２を所定量だけ除去する。  
すなわち、溝５６を介して、犠牲膜５２の溝５６に面した部分５２ｂを所定の寸法だけ除去する。例えば、溝５６の内面から１０ｎｍ以上犠牲膜５２を除去するようにすることができる。ただし、除去量は、後に形成する貫通ホール６３に到達しない程度とされる。
【００６７】
ドライエッチング法としては反応性イオンエッチング(RIE；Reactive Ion Etching)法などを例示することができる。ウェットエッチング法としては希フッ酸などの薬液を用いるものなどを例示することができる。ただし、これらに限定されるわけではなく、犠牲膜５２を選択的に除去可能な方法を適宜選択することができる。
【００６８】
次に、図１０（ｂ）に示すように、溝５６内に酸化シリコンなどからなる絶縁膜６２（第３絶縁膜）を埋め込む。そして、全面エッチングを行い、最上層の電極膜ＷＬが露出するまでエッチバックする。  
この際、犠牲膜５２の溝５６に面した部分５２ｂが所定の寸法だけ除去されているので、絶縁膜６２の側面の一部が電極膜ＷＬ同士の間に入り込む。すなわち、溝５６に絶縁膜６２を埋め込む工程において、犠牲膜５２が除去された部分にも絶縁膜６２が埋め込まれる。なお、電極膜ＷＬ同士の間に入り込んだ部分は、電極間絶縁膜１４となる。
【００６９】
次に、図１０（ｃ）に示すように、最上層の電極膜ＷＬと選択ゲート電極ＳＧとの間の絶縁が十分確保できる厚みとなるように、酸化シリコンなどからなる絶縁膜５７を形成する。そして、絶縁膜５７の上に選択ゲート電極ＳＧとなるゲート電極膜５８を形成する。ゲート電極膜５８は、例えば、ボロンを添加したポリシリコンなどから形成されるものとすることができる。また、ゲート電極膜５８は、選択ゲート電極ＳＧとして機能させることができる厚みに形成される。
【００７０】
次に、図１１（ａ）に示すように、積層体の上方からエッチングを施し、犠牲部材６１の両端部に到達する貫通ホール６３を形成する。  
次に、図１１（ｂ）に示すように、ウェットエッチング法などを用いて犠牲膜５２、犠牲部材６１を除去する。犠牲膜５２、犠牲部材６１の除去は、貫通ホール６３を介して行うようにすることができる。ウェットエッチング法としては、アルカリ系薬液処理などを例示することができる。
【００７１】
ここで、犠牲膜５２、犠牲部材６１を除去する際に、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。  
例えば、図１３に示す比較例のように、側面が平面状の絶縁膜６２ａが形成される場合には、犠牲膜５２、犠牲部材６１を除去する際に電極膜ＷＬを支える部分が絶縁膜６２ａの側面のみとなる。そのため、電極膜ＷＬを支える力が弱くなり、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。そして、電極膜ＷＬの位置が変化することで電極膜ＷＬ同士が接触し、これにより歩留まりが低下するおそれがある。
【００７２】
一方、本実施の形態によれば、図１０（ａ）に例示をしたように、犠牲膜５２の溝５６に面した部分５２ｂを所定の寸法だけ除去するようにしているので、絶縁膜６２の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間に入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。
【００７３】
次に、図１２（ａ）に示すように、外側絶縁膜４３、記憶層４８、内側絶縁膜４２をこの順で成膜する。そして、内側絶縁膜４２の内側にポリシリコンなどを埋め込むことで半導体ピラーＳＰ、接続部ＣＰを形成する。その後、全面エッチングを行い、ゲート電極膜５８が露出するまでエッチバックする。  
この場合、犠牲膜５２が除去された空間に外側絶縁膜４３などが成膜されることになるので、半導体ピラーＳＰの径外方向に少なくとも外側絶縁膜４３が突出した突部４９が設けられることになる。  
なお、突部４９は、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が突出したものとすることもできる。また、突部４９は、外側絶縁膜４３、記憶層４８が突出したものとすることもできるし、外側絶縁膜４３が突出したものとすることもできる。
【００７４】
次に、図１２（ｂ）に示すように、ドライエッチング法やウェットエッチング法などを用いてゲート電極膜５８を分割することで選択ゲート電極ＳＧを形成する。  
その後、コンタクトや配線などを適宜形成することで不揮発性半導体記憶装置が製造される。
【００７５】
本実施の形態によれば、犠牲膜５２の溝５６に面した部分５２ｂを所定の寸法だけ除去するようにしているので、絶縁膜６２の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間に入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。  
また、図４〜図７において例示をしたものと比べて、工程数を削減することができる。また、既存の製造工程を変更する部分を少なくすることができる。そのため、生産性を向上させることができる。
（第５の実施形態）  
図１４〜図１７は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式工程断面図である。  
まず、メモリセルＭＣを制御するための図示しないトランジスタ（周辺回路部のトランジスタ）を半導体基板１１に形成する。  
そして、これを覆うようにポリシリコンを成膜し、図１４（ａ）に示すように、成膜されたポリシリコンの表面にフォトリソグラフィ法を用いて溝１１ｂを形成する。
【００７６】
次に、図１４（ｂ）に示すように、溝１１ｂに例えば窒化シリコンなどからなる犠牲部材５０を埋め込む。そして、全面エッチングを行い、半導体基板１１が露出するまでエッチバックする。
【００７７】
次に、図１４（ｃ）に示すように、半導体基板１１と最下層の電極膜ＷＬとの間の絶縁が維持できる程度の厚みとなるようにシリコン酸化物などからなる絶縁膜５１を形成する。そして、絶縁膜５１の上に電極膜ＷＬと犠牲膜６４とを交互に積層することで積層体を形成する。すなわち、犠牲部材５０が埋め込まれた半導体基板１１の上方に積層体を形成する。
【００７８】
この場合、電極膜ＷＬは、例えば、ボロンを添加したポリシリコンから形成され、ゲート電極として機能させることができる様な厚みに成膜される。  
また、犠牲膜６４は、例えば、窒化シリコンから形成されるものとすることができる。  なお、一例として、電極膜ＷＬを４層に積層させる場合を例示したが、積層数は適宜変更することができる。
【００７９】
次に、図１４（ｄ）に示すように、積層体の上方からエッチングを施し、積層体をＺ軸方向に貫通して絶縁膜５１に到達する溝５６を形成する。  
溝５６により電極膜ＷＬが分断され、溝５６の下端は犠牲部材５０の中央近傍の上方に位置するようになっている。
【００８０】
次に、図１５（ａ）に示すように、ドライエッチング法やウェットエッチング法などを用いて犠牲膜６４を所定量だけ除去する。  
すなわち、溝５６を介して、犠牲膜６４の溝５６に面した部分６４ａを所定の寸法だけ除去する。例えば、溝５６の内面から１０ｎｍ以上犠牲膜６４を除去するようにすることができる。ただし、除去量は、後に形成する貫通ホール６３に到達しない程度とされる。
【００８１】
ドライエッチング法としては反応性イオンエッチング(RIE；Reactive Ion Etching)法などを例示することができる。ウェットエッチング法としては希フッ酸などの薬液を用いるものなどを例示することができる。ただし、これらに限定されるわけではなく、犠牲膜６４を選択的に除去可能な方法を適宜選択することができる。
【００８２】
次に、図１５（ｂ）に示すように、溝５６内に酸化シリコンなどからなる絶縁膜６５（第３絶縁膜）を埋め込む。そして、全面エッチングを行い、最上層の電極膜ＷＬが露出するまでエッチバックする。  
この際、犠牲膜６４の溝５６に面した部分６４ａが所定の寸法だけ除去されているので、絶縁膜６５の側面の一部が電極膜ＷＬ同士の間に入り込む。すなわち、溝５６に絶縁膜６５を埋め込む工程において、犠牲膜６４が除去された部分にも絶縁膜６５が埋め込まれる。なお、電極膜ＷＬ同士の間に入り込んだ部分は、電極間絶縁膜１４となる。
【００８３】
次に、図１５（ｃ）に示すように、最上層の電極膜ＷＬと選択ゲート電極ＳＧとの間の絶縁が十分確保できる厚みとなるように、酸化シリコンなどからなる絶縁膜５７を形成する。そして、絶縁膜５７の上に選択ゲート電極ＳＧとなるゲート電極膜５８を形成する。ゲート電極膜５８は、例えば、ボロンを添加したポリシリコンなどから形成されるものとすることができる。また、ゲート電極膜５８は、選択ゲート電極ＳＧとして機能させることができる厚みに形成される。
【００８４】
次に、図１６（ａ）に示すように、積層体の上方からエッチングを施し、犠牲部材５０の両端部に到達する貫通ホール６３を形成する。  
次に、図１６（ｂ）に示すように、熱リン酸法などを用いて犠牲膜６４、犠牲部材５０を除去する。犠牲膜６４、犠牲部材５０の除去は、貫通ホール６３を介して行うようにすることができる。
【００８５】
ここで、犠牲膜６４、犠牲部材５０を除去する際に、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。  
例えば、図１３に示す比較例のように、側面が平面状の絶縁膜６２ａが形成される場合には、犠牲膜６４、犠牲部材５０を除去する際に電極膜ＷＬを支える部分が絶縁膜６２ａの側面のみとなる。そのため、電極膜ＷＬを支える力が弱くなり、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうおそれがある。そして、電極膜ＷＬの位置が変化することで電極膜ＷＬ同士が接触し、これにより歩留まりが低下するおそれがある。
【００８６】
一方、本実施の形態によれば、図１５（ａ）に例示をしたように、犠牲膜６４の溝５６に面した部分６４ａを所定の寸法だけ除去するようにしているので、絶縁膜６５の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間に入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。
【００８７】
次に、図１７（ａ）に示すように、外側絶縁膜４３、記憶層４８、内側絶縁膜４２をこの順で成膜する。そして、内側絶縁膜４２の内側にポリシリコンなどを埋め込むことで半導体ピラーＳＰ、接続部ＣＰを形成する。その後、全面エッチングを行い、ゲート電極膜５８が露出するまでエッチバックする。  
この場合、犠牲膜６４が除去された空間に外側絶縁膜４３などが成膜されることになるので、半導体ピラーＳＰの径外方向に少なくとも外側絶縁膜４３が突出した突部４９が設けられることになる。  
なお、突部４９は、外側絶縁膜４３、記憶層４８、内側絶縁膜４２が突出したものとすることもできる。また、突部４９は、外側絶縁膜４３、記憶層４８が突出したものとすることもできるし、外側絶縁膜４３が突出したものとすることもできる。
【００８８】
次に、図１７（ｂ）に示すように、ドライエッチング法やウェットエッチング法などを用いてゲート電極膜５８を分割することで選択ゲート電極ＳＧを形成する。  
その後、コンタクトや配線などを適宜形成することで不揮発性半導体記憶装置が製造される。
【００８９】
本実施の形態によれば、犠牲膜６４の溝５６に面した部分６４ａを所定の寸法だけ除去するようにしているので、絶縁膜６５の側面の一部を電極膜ＷＬ同士の間に入り込ませることができる。  
そのため、電極膜ＷＬ同士の間入り込ませた部分で電極膜ＷＬを挟み込むようにして支えることができるので、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。  
また、図４〜図７において例示をしたものと比べて、工程数を削減することができる。また、既存の製造工程を変更する部分を少なくすることができる。そのため、生産性を向上させることができる。
【００９０】
なお、以上に例示をしたものは、例えば図１に例示をしたようなＵ字形状の半導体ピラーを有する不揮発性半導体記憶装置の製造方法である。  
この場合、例えば図３に例示をしたような独立した半導体ピラーＳＰを有する不揮発性半導体記憶装置の製造方法にも適用させることができる。
【００９１】
例えば、図３に例示をしたような独立した半導体ピラーＳＰを有する不揮発性半導体記憶装置の製造方法においても、犠牲部材５４の側面の一部を電極膜ＷＬ同士の間に入り込ませたり、絶縁膜６２の側面の一部を電極膜ＷＬ同士の間に入り込ませたり、絶縁膜６５の側面の一部を電極膜ＷＬ同士の間に入り込ませたりすることで、薬液による応力や薬液の表面張力などによって電極膜ＷＬの位置が変化してしまうことを抑制することができる。その結果、電極膜ＷＬ同士が接触することを抑制することができ、ひいては歩留まりを向上させることができる。  
なお、図３に例示をしたような不揮発性半導体記憶装置の各要素の形成自体は、前述したものと同様とすることができるので詳細な説明は省略する。
【００９２】
以上、実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。  
前述の実施の形態に関して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の特徴を備えている限り、本発明の範囲に包含される。  
例えば、不揮発性半導体記憶装置１１０、不揮発性半導体記憶装置１２０などが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００９３】
１１  半導体基板、１４  電極間絶縁膜、４２  内側絶縁膜、４３  外側絶縁膜、４８  記憶層、４９  突部、５０  犠牲部材、５１  絶縁膜、５２  犠牲膜、５３  貫通ホール、５４  犠牲部材、５５  保護膜、５６  溝、５７  絶縁膜、５８  ゲート電極膜、５９  貫通ホール、６０  絶縁膜、６１  犠牲部材、６２  絶縁膜、６３  貫通ホール、６４  犠牲膜、６５  絶縁膜、１１０  不揮発性半導体記憶装置、ＢＬ  ビット線、ＣＰ１  第１接続部、ＣＰ２  第２接続部、ＬＳＧ  下部選択ゲート電極、ＭＣ  メモリセル、ＭＬ  積層体、ＭＵ  メモリ部、ＳＧＤ  ドレイン側選択ゲート電極、ＳＧＳ  ソース側選択ゲート電極、ＳＬ  ソース線、ＳＰ  半導体ピラー、ＳＰ１  第１半導体ピラー、ＳＰ２  第２半導体ピラー、ＳＰ３  第３半導体ピラー、ＳＰ４  第４半導体ピラー、ＴＨ  貫通ホール、ＵＳＧ  上部選択ゲート電極、ＷＲ  配線、ＷＬ  電極膜、ＷＬａ  端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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