(57)【要約】【課題】小型で周波数特性の良好な電圧制御発振器を提供する。【解決手段】電圧制御発振器（ＶＣＯ）の共振部１は、共振周波数の調整を行うために静電容量が変化する可変容量素子１３、１４と、インダクタンス素子１１と、を含み、エミッタ接地型のトランジスタ２１はこの共振部１からベース端子Ｔ１に入力された周波数信号を増幅する。帰還部２は帰還用の容量素子２２、２３を含み、前記トランジスタ２１のエミッタ端子Ｔ２から出力された周波数信号を、前記ベース端子Ｔ１を介してトランジスタ２１に帰還させる。そして前記ベース端子Ｔ１に印加されるバイアス電圧を調整するためのベース・ブリーダ抵抗Ｒ２、Ｒ３及びトランジスタ２１が共通の集積回路３内に形成され、トランジスタ２１の動作点を調整するためにエミッタ抵抗Ｒ１はこの集積回路３外に別体の抵抗素子として設けられる。【選択図】図１
2012039574.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される周波数制御用の制御電圧に応じて静電容量が変化する可変容量素子と、インダクタンス素子と、を含み、前記静電容量に応じて共振周波数が調整される共振部と、
この共振部からベース端子に入力された周波数信号を増幅するためのエミッタ接地型のトランジスタと、
帰還用の容量素子を含み、前記トランジスタのエミッタ端子から出力された周波数信号を、前記ベース端子を介してトランジスタに帰還させ、当該トランジスタ及び前記共振部と共に発振ループを構成する帰還部と、
前記トランジスタのベース端子に印加されるバイアス電圧を調整するためのベース・ブリーダ抵抗と、
前記トランジスタの動作点を調整するために当該トランジスタのエミッタ端子とアースとの間に設けられたエミッタ抵抗と、を備え、
前記トランジスタ及びベース・ブリーダ抵抗が共通の集積回路内に形成される一方、前記エミッタ抵抗はこの集積回路とは別体の抵抗素子からなり、これら集積回路、抵抗素子及び前記共振部並びに前記帰還部を共通の基板上に設けて構成されていることを特徴とする電圧制御発振器。
【請求項２】
前記基板は水晶基板であることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記共振周波数は、５ＧＨｚ以上であることを特徴とする請求項１または２に記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタンス素子及び可変容量素子を用いて構成された共振部を含む電圧制御発振器（ＶＣＯ：Voltage Control Oscillator）に関する。
【背景技術】
【０００２】
本願出願人は、数ＧＨｚ〜数十ＧＨｚといった高周波数帯域の周波数信号を出力することが可能な小型の電圧制御発振器（以下、ＶＣＯという）の開発を行っている。図１１は本発明に係る改良を行う前のＶＣＯの構成例を示す回路図である。当該ＶＣＯはエミッタ接地型のトランジスタ２１とこのトランジスタ２１に周波数信号を帰還させる帰還部２とからなるコルピッツ型の発振回路に、可変容量素子である第１、第２のバリキャップダイオード１３、１４とインダクタンス素子１１とを含む共振部１を接続した構成となっており、これらトランジスタ２１、帰還部２及び共振部１により発振ループが形成されている。
【０００３】
当該ＶＣＯにおいては、比較的設計変更が少ないトランジスタ２１やその後段のバッファアンプ３１、３２、分周回路３３を共通のＩＣ回路部３（集積回路）内に形成することにより、機器の小型化や製造コストの削減を図っている。  
また一般にトランジスタ２１には、ベース端子に供給されるバイアス電圧を調整するためのバイアス回路が接続される。図１１に示した例においては、トランジスタ２１のバイアス端子に接続されたベース・ブリーダ抵抗Ｒ２、Ｒ３及びエミッタ端子に接続されたエミッタ抵抗Ｒ１にて、電流帰還型のバイアス回路が形成されている。
【０００４】
バイアス回路は、ベース・ブリーダ抵抗Ｒ２、Ｒ３やエミッタ抵抗Ｒ１の抵抗値を変更することにより、トランジスタ２１の動作点を調整することが可能であり、例えばＶＣＯの発振周波数の範囲に応じて好適な抵抗値が適宜選択される。このためバイアス回路内の各抵抗Ｒ１〜Ｒ３の具体的構成としては、ＩＣ回路部３内にこれらの抵抗Ｒ１〜Ｒ３を作り込むよりも、ＩＣ回路部３とは別体の抵抗素子を適宜選択してＩＣ回路部３内のトランジスタ２１と接続する方が、発振周波数毎に異なるＩＣ回路部３作成用のマスクを準備する手間やコスト等を省くことができるのでメリットが大きいようにも思われる。
【０００５】
そこでトランジスタ２１を含むＩＣ回路部３とそのバイアス回路をなす抵抗素子Ｒ１〜Ｒ３とを別体した場合には、これらのＩＣ回路部３や抵抗素子Ｒ１〜Ｒ３はベース基板上に形成された配線を介して互いに接続されることになる。例えば一般的なリフロー式のはんだ付けにより基板への表面実装を行う場合には、これらＩＣ回路部３や抵抗素子Ｒ１〜Ｒ３は、はんだペーストが塗布された配線上のパッドに載置され、リフロー炉内ではんだ付けが行われる。
【０００６】
ところが本発明者は、このようにＩＣ回路部３中のトランジスタ２１と抵抗素子Ｒ１〜Ｒ３とを別体としてＶＣＯを構成すると、５ＧＨｚ以上の例えば１０ＧＨｚ以上といった高周波領域にて、位相雑音のレベルが大きくなるなどして周波数特性が劣化してしまう事実を見出した。そこでこうした周波数特性の劣化が発生する要因を追及したところ、図１１中に模式的に示すように、ベース・ブリーダ抵抗Ｒ２、Ｒ３のパッドとＩＣ回路部３のパッド間に浮遊容量が形成され、周波数特性の劣化を引き起こしていることを突き止めた。
【０００７】
このような浮遊容量を低減する方策としては、ＩＣ回路部３とベース・ブリーダ抵抗Ｒ２、Ｒ３との距離を遠ざけることが考えられる。しかしながら、浮遊容量が形成されない程度にこれらベース・ブリーダ抵抗Ｒ２、Ｒ３とＩＣ回路部３とを離して配置することは、ＶＣＯの小型化の要請にも反し、また配線を長くすることによるインダクタンス成分及び抵抗損の増加にもつながる。
【０００８】
ここで特許文献１には、コルピッツ型の発振回路を構成するトランジスタの後段に、周波数信号の緩衝増幅（バッファアンプ）用のトランジスタをカスケード接続し、当該緩衝増幅用のトランジスタ及びそのバイアス回路をなす抵抗を共通のＩＣ回路内に形成したＶＣＯが記載されている。しかしながらＩＣ回路内に全バイアス回路を内蔵させると、既述のように発振周波数に応じてＩＣ回路を作り分ける必要が生じ、発振周波数範囲の異なる多種のＶＣＯを品揃えする際のコストアップの要因となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１６７８４４号公報：段落００１９、図２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はこのような事情の下になされたものであり、その目的は、小型で周波数特性の良好な電圧制御発振器を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る電圧制御発振器は、外部から入力される周波数制御用の制御電圧に応じて静電容量が変化する可変容量素子と、インダクタンス素子と、を含み、前記静電容量に応じて共振周波数が調整される共振部と、
この共振部からベース端子に入力された周波数信号を増幅するためのエミッタ接地型のトランジスタと、
帰還用の容量素子を含み、前記トランジスタのエミッタ端子から出力された周波数信号を、前記ベース端子を介してトランジスタに帰還させ、当該トランジスタ及び前記共振部と共に発振ループを構成する帰還部と、
前記トランジスタのベース端子に印加されるバイアス電圧を調整するためのベース・ブリーダ抵抗と、
前記トランジスタの動作点を調整するために当該トランジスタのエミッタ端子とアースとの間に設けられたエミッタ抵抗と、を備え、
前記トランジスタ及びベース・ブリーダ抵抗が共通の集積回路内に形成される一方、前記エミッタ抵抗はこの集積回路とは別体の抵抗素子からなり、これら集積回路、抵抗素子及び前記共振部並びに前記帰還部を共通の基板上に設けて構成されていることを特徴とする。
【００１２】
前記電圧制御発振器は、以下の特徴を備えていてもよい。
（ａ）前記基板は水晶基板であること。
（ｂ）前記共振周波数は、５ＧＨｚ以上であること。
【発明の効果】
【００１３】
本発明によれば、ベース・ブリーダ抵抗をトランジスタと共通の集積回路内に形成しているので、これらを別体として構成した場合に高周波の発振周波数領域にてパッド間に発生する浮遊容量を低減することができる。また浮遊容量の発生に与える影響が小さいエミッタ抵抗については、前記集積回路とは別体の抵抗素子とすることにより、エミッタ抵抗も集積回路内に形成する場合に比べて、トランジスタの動作点調整が容易となる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態の電圧制御発振器（ＶＣＯ）の構成例を示す回路図である。
【図２】前記ＶＣＯの変形例を示す回路図である。
【図３】前記ＶＣＯの外観構成を示す斜視図である。
【図４】前記ＶＣＯの平面図である。
【図５】前記ＶＣＯの側面図である。
【図６】前記ＶＣＯにおけるＩＣ回路部と基板上回路部との間の接続部の構成を示す拡大平面図である。
【図７】前記ＶＣＯに設けられた基板上回路部の構成を示す平面図である。
【図８】前記基板上回路部の側面図である。
【図９】前記基板上回路部の拡大平面図である。
【図１０】実施例及び比較例に係るＶＣＯの発振周波数に対する負性抵抗を示す特性図である。
【図１１】改良前のＶＣＯの一例を示す回路図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係るＶＣＯの構成について図１の回路図を参照しながら説明する。図１中、１は共振部であり、この共振部１は、インダクタンス素子１１と容量素子であるコンデンサ１２との直列共振用の直列回路を備えている。インダクタンス素子１１には、可変容量素子である第１のバリキャップダイオード１３、第２のバリキャップダイオード１４及び容量素子であるコンデンサ１５からなる直列回路が並列に接続されていて、並列共振用の並列回路を構成している。即ちこの共振部１は、前記直列回路の直列共振周波数（共振点）と前記並列回路の並列共振周波数（反共振点）とを有しており、共振点の周波数により発振周波数が決まる。この例では、共振点が反共振点よりも大きくなるように各回路要素の定数が設定されており、このように反共振点を持たせることにより共振点付近の周波数特性が急峻になっている。
【００１６】
また図１中、１６は制御電圧用の入力端子であり、この入力端子１６に供給される制御電圧により第１のバリキャップダイオード１３及び第２のバリキャップダイオード１４の容量値が調整され、これにより前記並列回路の反共振点が移動し、その結果共振点も移動して発振周波数が調整される。第１のバリキャップダイオード１３に加えて第２のバリキャップダイオード１４を用いた理由は、周波数の調整幅を大きくとるためである。１７は電圧安定化用のコンデンサ、１８、１９はバイアス用のインダクタである。
【００１７】
また共振部１の後段側には、共振部１内のコンデンサ１２にベースが接続されると共に、集積回路であるＩＣ回路部３内に形成されたＮＰＮ型のトランジスタ２１及び、このトランジスタ２１のエミッタ出力をベースに帰還させるための帰還部２が設けられている。帰還部２は、帰還用の容量素子である２つのコンデンサ２２、２３を直列に接続して構成されると共に、一方側のコンデンサ２２はトランジスタ２１のベース端子-エミッタ端子間に接続され、他方側のコンデンサ２３は前記トランジスタ２１のエミッタ端子-アース間に接続されてベース端子側に帰還される電圧を調整している。
【００１８】
トランジスタ２１のエミッタは前記帰還部２の２つのコンデンサ２２、２３の接続点に接続され、さらにインダクタ２４及びエミッタ抵抗Ｒ１を介して接地されている。ここで既述のように本例のトランジスタ２１はＩＣ回路部３内に設けられているので、共振部１や帰還部２のコンデンサ１２、２２は当該ＩＣ回路部３を構成するチップの端子Ｔ１を介してトランジスタ２１のベースに接続され、また帰還部２の各コンデンサ２２、２３及びインダクタ２４は前記チップの端子Ｔ２を介してトランジスタ２１のエミッタに接続されている。この観点において、端子Ｔ１は本実施の形態のベース端子に相当し、端子Ｔ２はエミッタ端子に相当している。
【００１９】
以上に説明したＶＣＯの回路にて、共振部１、トランジスタ２１及び帰還部２による発振ループが構成され、外部から制御電圧が入力端子１６に入力されると、前記共振部１の共振点に応じた発振周波数にて発振ループが発振する。ＩＣ回路部３内には、例えばトランジスタ２１のコレクタに接続された２つのバッファアンプ３１、３２が設けられており、一方のバッファアンプ３１からは発振出力（発振周波数の信号）が端子部Ｔ３を介して取り出され、また他方のバッファアンプ３２からは発振出力を分周回路３３にて分周した周波数信号が、端子部Ｔ４を介して取り出される。
【００２０】
本例に係るＶＣＯでは、前記発振ループにより例えば６ＧＨｚ〜２０ＧＨｚの範囲の周波数信号を発振させることが可能となっており、１０ＧＨｚにおいて最も周波数特性の良好な周波数信号を出力することができるようになっている。以下、最良の特性が得られるように調整された周波数を設計周波数という。
なお、共振部１は、バリキャップダイオードとインダクタンス素子１１とを直列に接続してこの直列回路の直列共振周波数により発振周波数が決まる回路構成であってもよく、この場合はバリキャップダイオードが本発明の特許請求の範囲における共振部１の容量素子を兼用することになる。
【００２１】
以上に説明したＶＣＯにおいて、ＩＣ回路部３内に形成されたトランジスタ２１には、ベースに印加されるベース電圧を調整するためのバイアス回路が接続されている。そして、背景技術にて説明した浮遊容量に起因する周波数特性の劣化を抑制することが可能な構成となっている。以下、バイアス回路の具体的な構成について説明する。
【００２２】
図１に示すように、ベース・ブリーダ抵抗Ｒ２、Ｒ３は直流電源より印加される電圧Ｖｃｃを分圧し、トランジスタ２１のベースに印加するための分圧回路であり、直流電源Ｖｃｃ-ベース間に抵抗Ｒ３が設けられ、ベース-アース間に抵抗Ｒ２が設けられている。背景技術にて説明したように、これらベース・ブリーダ抵抗Ｒ２、Ｒ３をＩＣ回路部３とは別体の抵抗素子にて構成した場合には、ＩＣ回路部３と抵抗素子とを繋ぐパッド間に浮遊容量が発生してしまい、周波数特性の劣化の要因となる。そこで本実施の形態のＶＣＯにおいては、これらベース・ブリーダ抵抗Ｒ２、Ｒ３をＩＣ回路部３内に設け、浮遊容量の発生原因となるパッドをなくすことにより周波数特性の改善が図られている。
【００２３】
一方でトランジスタ２１のエミッタ-アース間の電位差を調整するエミッタ抵抗Ｒ１は、ＩＣ回路部３とは別体の抵抗素子として構成し、当該ＩＣ回路部３外に配置されている。ＩＣ回路部３とエミッタ抵抗Ｒ１とが別体となっている場合には、これらの部品はパッドを介して接続されることになり、浮遊容量を生じる原因となるようにも思える。しかしながら図１に示すようにエミッタ抵抗Ｒ１は、帰還部２を構成するコンデンサ２３と接続されているので、抵抗Ｒ１のパッドで発生する浮遊容量を差し引いた容量値をコンデンサ２３の容量とすれば等価的に影響をなくすことができる。
【００２４】
ここで浮遊容量の低減を目的として例えばベース・ブリーダ抵抗Ｒ２、Ｒ３に加え、エミッタ抵抗Ｒ１についてもＩＣ回路部３内に形成すると、ＩＣ回路部３を製造する際のマスク作成の手間やコストから多種類のＩＣ回路部３を準備することは現実的でない。このため、トランジスタ２１の動作点が予め調整されたＩＣ回路部３を発振周波数などに応じて数種類程度用意することしかできず、発振周波数範囲の異なる多種のＶＣＯを品揃えする際の制約となる。
【００２５】
この点、ＩＣ回路部３との間で浮遊容量が発生しにくいエミッタ抵抗Ｒ１については、当該ＩＣ回路部３とは別体の抵抗素子にて構成しておくことで、エミッタ抵抗Ｒ１の抵抗値を変化させることが容易となりトランジスタ２１の動作点調整の自由度が増す。  
図１中、Ｒ４はコレクタに印加される直流電圧Ｖｃｃを調整するためのコレクタ抵抗である。なおＲ４に印加されるのは直流電圧であるので、例えば図２に示すようにＩＣ回路部３の外に設けたとしても浮遊容量は発生するが、発振特性に大きな影響はない。
【００２６】
次に、このＶＣＯの具体的な概観や共振部１及び帰還部２、並びにＩＣ回路部３のレイアウトについて図３〜図９を参照しながら説明する。本例に係るＶＣＯは、例えばＡＴカットの水晶基板５上に形成されており、この水晶基板５上に共振部１及び帰還部２、及びＩＣ回路部３並びに周辺部品などの電子部品が配置されている。
【００２７】
ここで水晶基板５上にＶＣＯを形成している理由は、以下の通りである。数ＧＨｚあるいは数十ＧＨｚもの高周波数帯域の周波数信号を発振するＶＣＯでは、基板の寸法が出力される周波数信号の波長よりも長くなる分布定数回路となる可能性がある。この場合には当該基板上において振幅の逆転した信号が流れてこれら信号同士が互いに干渉して、電気信号が出力されなくなってしまったり、実用上の製作が困難なサイズにまでＶＣＯを含む基板のサイズを小型化しなければならなかったりするおそれがある。
【００２８】
例えばベース基板として例えばアルミナ（Ａｌ２Ｏ３）からなるＬＴＣＣ（Low Temperature Co-fired Ceramics）を用いる場合には、ＬＴＣＣは比誘電率εｒが例えば９〜１０程度であるため、基板上を伝搬する見かけ上の電気信号の波長が実際の波長よりも短くなってしまう。そのため、電気信号の干渉を抑えるためには、基板の寸法を電気信号の波長の例えば１／１０程度に小さくすることが好ましいが、現実的にはそのような大きさの基板上に電気回路を形成したり電子部品を実装したりすることは困難である。
【００２９】
この点、水晶基板５は、例えば比誘電率εｒが３〜５程度の範囲内の例えば３．８、電気エネルギーの損失（誘電正接：ｔａｎδ）が０．００００８程度となっている。また水晶基板５のＱ値は、１２５００（＝１／０．００００８）程度となる。
【００３０】
ここで１０ＧＨｚの周波数信号の真空中の波長は約３ｃｍ程度であるが、誘電体中における周波数信号の波長は、前記真空中における波長を当該誘電体の比誘電率の１／２乗の値で除した値に等しいので、水晶基板５の比誘電率εｒが３．８の場合には、当該周波数信号の見かけ上の波長は１．５ｃｍ程度となる。従って、前記周波数信号の見かけ上の波長の１／１０程度、即ち約１．５ｍｍ〜２．０ｍｍ程度の領域内に当該基板上にインダクタンス素子１１やコンデンサ１２、１５（後述の回路部１０に相当する）を形成することにより、当該基板上回路部１０を集中定数回路として扱うことが可能となる。１．５ｍｍ〜２．０ｍｍ程度の領域であれば、後述するようにフォトリソグラフィを利用してインダクタンス素子１１やコンデンサ１２、１５を形成することは実現可能である。
【００３１】
以下、これらインダクタンス素子１１やコンデンサ１２、１５の具体的な構成について説明すると、水晶基板５上には、図６に示すように、接地電極５１と、水晶基板５上で上記の電子部品を各々電気的に接続するための導電線路６と、からなる、例えばＣｒ（クロム）とＣｕ（銅）とが下側からこの順番で積層された金属膜が形成されてコプレナ線路をなしており、これら接地電極５１と導電線路６とが離間するように配置されている。
【００３２】
ここで図６は、水晶基板５上の一部の領域を切り欠いて拡大して記載した図であり、また接地電極５１及び後述の基板上回路部１０に相当する領域にはハッチングを付してある。また、図６において、ＩＣ回路部３内のトランジスタ２１のベース、エミッタ及びコレクタと接続される導電線路６の接続端子８には、夫々Ｂ、Ｅ及びＣの符号を付してある。
【００３３】
上記の電子部品のうち、基板上回路部１０を除く各種の電子部品は、図５に示すように、例えばはんだ付けなどにより、パッド部７を介して、水晶基板５上に固定されて各接続端子８と導電線路６とが電気的に接続されている。そして、図３、図４などでは記載を省略しているが、水晶基板５上に引き回された上記の導電線路６により、これらの電子部品が接続されて既述の図１のようにＶＣＯの電気回路が構成されている。なお、図３、図５では導電線路６の記載を省略しており、また図４、図６では一部の導電線路６のみを記載してある。
【００３４】
ここでＩＣ回路部３外に設けられたバイアス回路を構成するエミッタ抵抗Ｒ１やその手前のインダクタ２４は、例えば図３、図４に示すようにコンデンサ２３が設けられた基板上回路部１０を挟んでエミッタの接続端子８（Ｔ２）とは直接対向していない位置に配置されており、これによりエミッタ抵抗Ｒ１とＩＣ回路部３とのパッド部７間に浮遊容量が形成されにくくなるようにしている。
【００３５】
また共振部１のインダクタンス素子１１、コンデンサ１２、１５及び帰還部２のコンデンサ２２、２３は、図３、図４並びに図７、図８に示すように、例えば水晶基板５の上面側の所定の領域内に、フォトリソグラフィなどによって直接形成されている。当該領域内に形成された共振部１のインダクタンス素子１１、コンデンサ１２、１５及び帰還部２のコンデンサ２２、２３からなる回路部分を基板上回路部１０と呼ぶと、図５、図６に示すように基板上回路部１０は水晶基板５上に形成された導電線路６によってＩＣ回路部３などと接続されてＶＣＯを構成している。
【００３６】
図７では簡略化して記載しているが、基板上回路部１０を構成するコンデンサ１２、１５、２２、２３は、実際には図９に示すように、例えば櫛歯電極により構成されており、各々接続端子８やインダクタンス素子１１に接続されている。一方、共振部１のインダクタンス素子１１は、例えば図７に示すように、導電線路４８からなるストリップラインとして構成されている。
【００３７】
このインダクタンス素子１１の一端側の領域は、既述の２つのコンデンサ１２、１５に挟まれている一方、他端側は、水晶基板５表面に形成された接地電極５１と接続されている。またコンデンサ２３についても櫛歯電極に接続された一端側の共通電極がエミッタ側の接続端子８に接続され、他方側の共通電極は接地電極５１と接続されている。そしてコンデンサ２３と接続された当該接地電極５１からは、図７に示すように基板上回路部１０の側方に配置されたインダクタ２４側へ向けて導電線路５２が伸びだしており、当該接続線は、前記インダクタ２４を介してエミッタ抵抗Ｒ１に接続されている。  
ここで、図８は、図７に示したＡ−Ａ'線にて水晶基板５を切断した縦断側面図を示しており、図９は、図７に示した基板上回路部１０の一部を拡大して示した図である。
【００３８】
上記のＶＣＯの製造方法を簡単に記載しておく。例えばはじめに、水晶ウエハ上に、コンデンサ１２、１５、２２、２３として上記の櫛歯電極を既述の図７に示したレイアウトで多数形成する。続いて当該水晶ウエハ上に導電線路４８を配置してインダクタンス素子１１のパターンを形成して基板上回路部１０を形成すると共に、接地電極５１を形成する。次いで、例えばダイシングなどにより水晶ウエハを切断して水晶基板５を個片化（チップ化）し、例えばウエハ状の水晶基板５上に印刷したパッド部７にＩＣ回路部３やバリキャップダイオード１４などの部品をはんだ付けする。しかる後、水晶基板５上の各部品を覆うように、図示しないキャップを取り付けることによりＶＣＯが製造される。
【００３９】
本実施の形態に係るＶＣＯによれば以下の効果がある。ベース・ブリーダ抵抗Ｒ２、Ｒ３をトランジスタ２１と共通のＩＣ回路部３内に形成しているので、これらを別体として構成した場合に高周波の発振周波数領域にてパッド部７間に発生する浮遊容量を低減することができる。また浮遊容量の発生に与える影響が小さいエミッタ抵抗Ｒ１については、前記ＩＣ回路部３とは別体の抵抗素子とすることにより、エミッタ抵抗Ｒ１もＩＣ回路部３内に形成する場合に比べて、トランジスタの動作点調整が容易となる。
【００４０】
また共振部１のインダクタンス素子１１、コンデンサ１２、１５及び帰還部２のコンデンサ２２、２３を基板上回路部１０として比誘電率の小さな水晶基板５上に形成することにより、例えば当該基板上回路部１０が従来のＬＴＣＣ上に形成されている場合と比較して、基板上回路部１０から発振される周波数信号の見かけ上の波長を長くすることができる。この結果、従来からインダクタンス素子１１及びコンデンサ１２の基板として用いられているフッ素樹脂やＬＴＣＣなどよりも良好な特性（比誘電率εｒ、ｔａｎδ）が発揮される。しかもフォトリソグラフィ法により微細な金属膜のパターンを形成できる水晶基板５を用いているので、広い調整帯域に亘って低位相雑音特性を得ることができる。
【００４１】
また当該水晶基板上に共振部１のインダクタンス素子１１、コンデンサ１２、１５及び帰還部２のコンデンサ２２、２３（基板上回路部１０）を形成することにより、当該基板上回路部１０を集中定数回路として扱い、例えば数ＧＨｚあるいは数十ＧＨｚといった高周波数帯域の周波数信号を安定して発振させることが可能となる。
【００４２】
ここで、従来から水晶は弾性波を利用した圧電素子のデバイスとして用いられていたが、本発明は水晶の優れた物性（ｔａｎδ及び比誘電率εｒ）やフォトリソグラフィ法により表面に金属膜の微細なパターンを形成できるといった点に着目し、共振部１をなすインダクタンス素子１１やコンデンサ１２、１５及び帰還部２のコンデンサ２２、２３を水晶基板５上に形成したものである。
【００４３】
また、本例では基板上回路部１０の形成された水晶基板５上に他の回路部３やバリキャップダイオード１４などを配置した構成例を示したが、これら他の回路３、１４は必ずしも水晶基板５上に配置しなくてもよい。例えば図７〜図９に示した基板上回路部１０に相当する各素子（共振部１のインダクタンス素子１１、コンデンサ１２、１５及び帰還部２のコンデンサ２２、２３）を共通の水晶基板上に形成して、集中定数回路として取り扱い可能な水晶チップを別途製作し、他の回路部３やバリキャップダイオード１４などが配置された例えばフッ素樹脂やＬＴＣＣ製の基板上に当該水晶チップを配置してＶＣＯを構成してもよい。
【００４４】
さらに本発明は、水晶基板５や水晶チップ上に共振部１や帰還部２を形成したＶＣＯに適用する場合に限られるものではない。例えばＬＴＣＣなどのセラミック基板上に共振部１や帰還部２、トランジスタ２１を備えたＩＣ回路部３を設けてＶＣＯを構成する場合でも、ベース・ブリーダ抵抗Ｒ２、Ｒ３をＩＣ回路部３内に形成することにより、浮遊容量の発生による周波数特性の劣化を抑えることができる。またエミッタ抵抗Ｒ１をＩＣ回路部３外に設けることにより、トランジスタ２１の動作点調整の自由度が高くなる。
【００４５】
そして水晶基板５や水晶チップ、セラミック基板上に配置される各素子についても特定の形態のものに限定されない。前記コンデンサ１２、１５、２２、２３につき、櫛歯電極に代えて、例えば２本の電極ラインを対向させて、これらライン間に電荷を蓄える構成としてもよいし、あるいは積層セラミックコンデンサを用いてもよい。インダクタンス素子１１についても直線状の導電線路４８に代えてジグザグに屈曲した導電線路を用いてもよいし、トロイダルコイルなどの巻線を用いてもよい。
【００４６】
また図１に記載のトランジスタは、ＦＥＴ（電界効果トランジスタ）などの他のトランジスタ、さらにこれらトランジスタをＩＣ化した論理素子を用いることができる。なお、ＦＥＴを用いる場合は、回路説明上ではトランジスタのエミッタ／コレクタ／ベースがそれぞれソース／ドレイン／ゲートに対応する。
【実施例】
【００４７】
（シミュレーション）  
ＶＣＯのシミュレーションモデルを作成し、トランジスタ２１の発振動作の安定性を示す負性抵抗を調べた。  
Ａ．シミュレーション条件  
（実施例）  
図１に示したように、バイアス回路のうちベース・ブリーダ抵抗Ｒ２、Ｒ３をＩＣ回路部３内に内蔵し、エミッタ抵抗Ｒ１をＩＣ回路部３外に形成した設計周波数１０ＧＨｚのＶＣＯのモデルを作成し、トランジスタ２１の負性抵抗の周波数特性を調べた。  
（比較例１）  
図１１に示したように、バイアス回路を構成するエミッタ抵抗Ｒ１、ベース・ブリーダ抵抗Ｒ２、Ｒ３をすべてＩＣ回路部３外に形成した設計周波数１０ＧＨｚのＶＣＯのモデルを作成し、トランジスタ２１の負性抵抗の周波数特性を調べた。パッド間の浮遊容量をシミュレーションする際のベース基板の比誘電率はεｒ＝５とした。  
（比較例２）  
（比較例１）と同様のシミュレーションモデルにて、ベース基板の比誘電率をεｒ＝７として負性抵抗の周波数特性を調べた。
（参考例）  
（比較例１）と同様のシミュレーションモデルにて、パッド間の浮遊容量の影響を除外して負性抵抗の周波数特性を調べた。
【００４８】
Ｂ．シミュレーション結果  
実施例、比較例及び参考例に係るシミュレーションの結果を図１０に示す。図１０において、横軸は発振周波数［ＧＨｚ］を示し、縦軸は負性抵抗［Ω］を示している。図１０において（実施例）のシミュレーション結果を実線で示し、（比較例１）を一点鎖線、（比較例２）を短い破線で示す。また（参考例）のシミュレーション結果は長い破線で示してある。
【００４９】
図１０に示したシミュレーション結果によれば、（実施例）に係るトランジスタ２１の負性抵抗の周波数特性は、発振周波数が１０ＧＨｚ付近にて負性抵抗が最小となる、下に凸の曲線を描いている。そして負性抵抗の最小値は約−２４Ωとなっている。
【００５０】
これに対して（比較例１、２）における負性抵抗の周波数特性は、発振周波数が１０ＧＨｚ付近にて負性抵抗の値が最小となる下に凸の曲線を描いている点において（実施例）の場合と共通している。しかしながら図１０に示されている（比較例１、２）の全範囲（６ＧＨｚ〜２０ＧＨｚ）にわたって、（比較例１、２）の負性抵抗はいずれも（実施例）の負性抵抗よりも高い値となっており、発振動作が不安定であることが分かる。
【００５１】
ここで（比較例１、２）にて、パッド間の浮遊容量の影響を除外した（参考例）に係る負性抵抗の周波数特性は、（実施例）に近い特性を示していることがわかる。したがって、浮遊容量の存在が負性抵抗を上昇させ、ＶＣＯの発振特性を劣化させる原因となっていることが確認できる。またこのことは、（比較例１）と（比較例２）とを比べた場合に、比誘電率εｒの値が高く、大きな浮遊容量が発生する（比較例２）にて負性抵抗が高くなる傾向が見られることとも整合している。
【００５２】
以上のシミュレーション結果から、ベース・ブリーダ抵抗Ｒ２、Ｒ３をＩＣ回路部３内に設け、パッド間における浮遊容量の発生を抑えることにより、良好な周波数特性を有する周波数信号を発振可能なＶＣＯを得ることができるといえる。
【００５３】
そしてエミッタ抵抗Ｒ１をＩＣ回路部３の外に設けた場合であっても、既述のように抵抗Ｒ１のパッドで発生する浮遊容量はコンデンサ２３の容量値で相殺することができるので（実施例）に係る負性抵抗の周波数特性とほぼ同様の周波数特性を得ることができる。  
また（実施例）、（比較例１、２）に示したＶＣＯの例では設計周波数が１０ＧＨｚのＶＣＯを用いた結果、当該１０ＧＨｚ付近にて（実施例）と（比較例１、２）との間での負性抵抗の差が最も大きくなっている。このような負性抵抗の差は、ＶＣＯの設計条件によっても変化するが、例えば発振周波数が５ＧＨｚ以上になると、パッド間に発生する浮遊容量の影響が無視できなくなることを発明者は把握している。
【符号の説明】
【００５４】
Ｒ１        エミッタ抵抗
Ｒ２        ブリーダ抵抗
Ｒ３        ベース抵抗
１          共振部
２          帰還部
２１        トランジスタ
３          ＩＣ回路部
５          水晶基板
１０        基板上回路部
１１        インダクタンス素子
１２        コンデンサ
１３        バリキャップダイオード
１４        バリキャップダイオード
１５        コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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