(57)【要約】【課題】ＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくする。【解決手段】集積回路３は、ＴＳＩＦ３１、ＲＳデコーダ３２、内蔵ＳＲＡＭ３３、ＤＲＡＭインターフェース３４、中央処理ユニット３５を具備する。ＴＳＩＦ３１はＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信して、ＩＰデータグラムを含んだＭＰＥセクションとパリティーデータを含んだＭＰＥ−ＦＥＣセクションを抽出して、ＭＰＥセクションとＭＰＥ−ＦＥＣセクションの第１テーブルと消去ビットマップテーブルの第２テーブルがＤＲＡＭ４に生成される。内蔵ＳＲＡＭ３３には、ＤＲＡＭのバースト転送によってＤＲＡＭの第１と第２のテーブルの一部の格納データが格納される。ＲＳデコーダ３２が内蔵ＳＲＡＭ３３をアクセスして、一部の格納データを使用してリード・ソロモン・デコーディングを実行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランスポートストリームインターフェースと、ＲＳデコーダと、内蔵ＳＲＡＭと、ＤＲＡＭインターフェースと、中央処理ユニットとを具備する半導体集積回路であって、
前記トランスポートストリームインターフェースはＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信することによって、前記ＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションと前記ＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出可能とされ、
前記ＤＲＡＭインターフェースには、ＤＲＡＭが接続可能とされ、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記ＩＰデータグラムを含んだ前記ＭＰＥセクションと前記ＩＰデータグラムの前記パリティーデータを含んだ前記ＭＰＥ−ＦＥＣセクションとからなる第１テーブルを前記ＤＲＡＭに生成可能とされ、
前記トランスポートストリームインターフェースは前記ＩＰデータグラムの巡回冗長チェックを検査することによって前記ＩＰデータグラムのエラーの有無をチェックして、エラーが存在する場合には１バイトの前記ＩＰデータグラムを１ビットの消去ビットにより「消去」としてマーク可能とされ、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、１ビットによって前記１バイトの前記ＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを前記ＤＲＡＭに生成可能とされ、
前記内蔵ＳＲＡＭには、前記ＤＲＡＭのバースト転送によって、前記ＤＲＡＭの前記第１テーブルの前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとの一部の格納データと、前記ＤＲＡＭの前記第２テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納可能とされ、
前記ＲＳデコーダが前記内蔵ＳＲＡＭをアクセスすることによって、前記内蔵ＳＲＡＭに格納された前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとを使用して前記ＲＳデコーダがリード・ソロモン・デコーディングを実行可能とされた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第１格納領域と第２格納領域とを有して、
前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との各メモリ・サイズは、前記ＤＲＡＭの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものである
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との前記各メモリ・サイズは、１６バイトまたは３２バイトの整数倍に決定されたものである
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記ＲＳデコーダが前記リード・ソロモン・デコーディングを実行することによって、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのエラー訂正が実行可能とされ、
前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのＩＰデータグラムのうち前記エラー訂正の実行によってエラー訂正されたＩＰデータグラムが、前記ＤＲＡＭインターフェースを介して、前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書き可能とされる
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記ＲＳデコーダは、前記ＤＲＡＭインターフェースを介して前記ＤＲＡＭをアクセス可能なダイレクトメモリアクセスコントローラを含み、
前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域とに転送して格納可能とされる
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記ダイレクトメモリアクセスコントローラは、前記ＤＲＡＭインターフェースを介して、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記エラー訂正されたＩＰデータグラムを前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書き可能とされた
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第３格納領域と第４格納領域とを更に有して、
前記内蔵ＳＲＡＭの前記第３格納領域と前記第４格納領域との各メモリ・サイズは、前記ＤＲＡＭの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであり、
前記内蔵ＳＲＡＭは、前記第１格納領域と前記第２格納領域とからなる第１バッファと前記第３格納領域と前記第４格納領域とからなる第２バッファとのダブルバッファによって構成され、
前記ダブルバッファによって構成された前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの一方で前記ＲＳデコーダによる前記リード・ソロモン・デコーディングが実行される間に、前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの他方でリード処理またはライト処理が実行可能とされた
ことを特徴とする半導体集積回路。
【請求項８】
請求項６において、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記ＭＰＥセクションのセクションヘッダ情報からデルタ・テーの情報を抽出して、前記デルタ・テーの情報を前記ＤＲＡＭに格納可能とされ、
前記デルタ・テーの情報は、前記ＤＶＢ−Ｈシステムにおいて次に転送されるバーストの開始時間を示すものであり、
前記ＤＲＡＭに格納された前記デルタ・テーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュールの電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断可能とされた
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記ダイレクトメモリアクセスコントローラは、前記デルタ・テーの情報に基づいて前記ＤＲＡＭの前記バースト転送の間隔を決定する間隔制御部を含む
ことを特徴とする半導体集積回路
【請求項１０】
請求項４乃至請求項９のいずれかにおいて、
前記半導体集積回路は、ビデオデコーダと、オーディオデコーダとを更に具備して、
前記エラー訂正の後に前記ＤＲＡＭに格納されたＩＰデータグラムのヘッダ情報が当該ＩＰデータグラムの情報がビデオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記ビデオ情報としての前記ＩＰデータグラムの情報を前記ＤＲＡＭから前記ビデオデコーダに転送して、前記ビデオデコーダは前記ビデオ情報としての前記ＩＰデータグラムのビデオデコーディングを実行してビデオ信号を生成可能とされ、
前記エラー訂正の後に前記ＤＲＡＭに格納されたＩＰデータグラムのヘッダ情報が当該ＩＰデータグラムの情報がオーディオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記オーディオ情報としての前記ＩＰデータグラムの情報を前記ＤＲＡＭから前記オーディオデコーダに転送して、前記オーディオデコーダは前記オーディオ情報としての前記ＩＰデータグラムのオーディオデコーディングを実行してオーディオ信号を生成可能とされた
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１において、
前記ＲＳテコーダは、前記ＤＲＡＭの前記バースト転送によって前記内蔵ＳＲＡＭに格納されるデータに基づいて複数のシンドロームの中間値を生成して前記内蔵ＳＲＡＭに格納可能とされ、
前記ＲＳテコーダは、前記ＤＲＡＭから前記内蔵ＳＲＡＭへの次のバースト転送に応答して、前記複数のシンドロームの前記中間値の値を更新可能とされた
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至請求項９のいずれかにおいて、
前記半導体集積回路の半導体チップと前記ＤＲＡＭの半導体チップとは、単一の封止パッケージに内蔵された
ことを特徴とする半導体集積回路。
【請求項１３】
トランスポートストリームインターフェースと、ＲＳデコーダと、内蔵ＳＲＡＭと、ＤＲＡＭインターフェースと、中央処理ユニットとを具備する半導体集積回路の動作方法であって、
前記トランスポートストリームインターフェースはＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信することによって、前記ＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションと前記ＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出して、
前記ＤＲＡＭインターフェースには、ＤＲＡＭが接続可能とされ、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記ＩＰデータグラムを含んだ前記ＭＰＥセクションと前記ＩＰデータグラムの前記パリティーデータを含んだ前記ＭＰＥ−ＦＥＣセクションとからなる第１テーブルを前記ＤＲＡＭに生成して、
前記トランスポートストリームインターフェースは前記ＩＰデータグラムの巡回冗長チェックを検査することによって前記ＩＰデータグラムのエラーの有無をチェックして、エラーが存在する場合には１バイトの前記ＩＰデータグラムを１ビットの消去ビットにより「消去」としてマークして、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、１ビットによって前記１バイトの前記ＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを前記ＤＲＡＭに生成して、
前記内蔵ＳＲＡＭには、前記ＤＲＡＭのバースト転送によって、前記ＤＲＡＭの前記第１テーブルの前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとの一部の格納データと、前記ＤＲＡＭの前記第２テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納して、
前記ＲＳデコーダが前記内蔵ＳＲＡＭをアクセスすることによって、前記内蔵ＳＲＡＭに格納された前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとを使用して前記ＲＳデコーダがリード・ソロモン・デコーディングを実行する
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第１格納領域と第２格納領域とを有して、
前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との各メモリ・サイズは、前記ＤＲＡＭの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との前記各メモリ・サイズは、１６バイトまたは３２バイトの整数倍に決定されたものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記ＲＳデコーダが前記リード・ソロモン・デコーディングを実行することによって、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのエラー訂正が実行され、
前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのＩＰデータグラムのうち前記エラー訂正の実行によってエラー訂正されたＩＰデータグラムが、前記ＤＲＡＭインターフェースを介して、前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書きされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記ＲＳデコーダは、前記ＤＲＡＭインターフェースを介して前記ＤＲＡＭをアクセス可能なダイレクトメモリアクセスコントローラを含み、
前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域とに転送して格納する
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記ダイレクトメモリアクセスコントローラは、前記ＤＲＡＭインターフェースを介して、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記エラー訂正されたＩＰデータグラムを前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書きする
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第３格納領域と第４格納領域とを更に有して、
前記内蔵ＳＲＡＭの前記第３格納領域と前記第４格納領域との各メモリ・サイズは、前記ＤＲＡＭの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであり、
前記内蔵ＳＲＡＭは、前記第１格納領域と前記第２格納領域とからなる第１バッファと前記第３格納領域と前記第４格納領域とからなる第２バッファとのダブルバッファによって構成され、
前記ダブルバッファによって構成された前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの一方で前記ＲＳデコーダによる前記リード・ソロモン・デコーディングが実行される間に、前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの他方でリード処理またはライト処理が実行される
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１８において、
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記ＭＰＥセクションのセクションヘッダ情報からデルタ・テーの情報を抽出して、前記デルタ・テーの情報を前記ＤＲＡＭに格納して、
前記デルタ・テーの情報は、前記ＤＶＢ−Ｈシステムにおいて次に転送されるバーストの開始時間を示すものであり、
前記ＤＲＡＭに格納された前記デルタ・テーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュールの電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断する
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路およびその動作方法に関し、特に、ＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくするのに有効な技術に関するものである。
【背景技術】
【０００２】
携帯可能の受信機や移動体テレビのための標準規格の一つとしてＤＶＢ−Ｈ(Digital Video Broadcasting - Handheld)システムが知られている。ＤＶＢ−Ｈシステムは、地上デジタルテレビの規格であるＤＶＢ−Ｔ(Digital Video Broadcasting - Terrestrial)システムをベースに制定され、低消費電力で動作して、手に持ちながら放送プログラムを視聴したいと言う携帯端末への期待を満足するものとして期待されている。
【０００３】
ＤＶＢ−Ｈシステムは、時分割多重化によって、小型携帯端末の電力消費を低減する。また、ＤＶＢ−Ｈシステムにおける放送データとしてのＩＰデータグラム(Internet Protocol datagram)は、バースト又はクラスタと呼ばれる短い時間スロットの期間内に送信機から受信機に転送される。
【０００４】
下記特許文献１には、ＤＶＢ−Ｈシステムにおいて、ＩＰデータグラムがリード・ソロモン(Reed Solomon)データによって符号化されることによって、ＭＰＥ−ＦＥＣ(Multiprotocol Encapsulation-Forward Error Correction)フレームが生成されることが記載されている。すなわち、ＭＰＥ−ＦＥＣフレームは、ＩＰデータグラムを搬送するＭＰＥセクションと、リード・ソロモン符号化によって生成されパリティーを搬送するＭＰＥ−ＦＥＣセクションとからなる。ＩＰデータグラムは、ヘッダを含み、データが転送されるネットワーク端末に関するアドレス情報を含んだパケットである。更に、ＩＰデータグラムのパケットがＭＰＥセクションまたはＭＰＥ−ＦＥＣセクションのペイロードに含まれ、またＭＰＥセクションまたはＭＰＥ−ＦＥＣセクションが物理層を介して転送されるＤＶＢ−Ｈシステムにおける転送単位であるＴＳ(Transport Stream)のペイロードに含まれる。ＩＰデータグラムにセクションヘッダと巡回冗長チェック(ＣＲＣ：Cyclic Redundant Check)の３２ビットが追加されて、ＩＰデータグラムがＭＰＥセクションとして再構成される。リード・ソロモン符号化により生成されたパリティーデータにセクションヘッダと巡回冗長チェック(ＣＲＣ)の３２ビットが追加されて、パリティーデータがＭＰＥ−ＦＥＣセクションとして再構成される。セクションヘッダはＭＰＥ−ＦＥＣ処理とタイムスライシング(time slicing)に必要な情報を含み、各セクションの前部に位置して、巡回冗長チェック(ＣＲＣ)の３２ビットは各セクションの後部に位置する。これらのセクションはＴＳパケットのペイロードに搬送され、物理層を介して転送される。
【０００５】
ＤＶＢ−Ｈシステムの受信機のＭＰＥ−ＦＥＣデコーダは放送サービス情報(ＰＳＩ／ＳＩ)を受信して、ＭＰＥセクションのＩＰデータグラムとＭＰＥ−ＦＥＣセクションのパリティーデータとを内部バッファのデータ領域とパリティー領域に別々に格納してリード・ソロモン(Reed Solomon)デコーディングを実行することにより元の放送データを復元する。ＭＰＥ−ＦＥＣデコーダはＴＳパケットから抽出されたセクションデータのヘッダ情報からテーブル識別子(ＩＤ)をチェックすることによって、セクションデータがＩＰデータグラムを含むＭＰＥセクションであるかまたはＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションであるかを決定する。もし、受信されたセクションデータがＭＰＥセクションである場合には、ＭＰＥ−ＦＥＣデコーダは対応するＭＰＥセクションのＩＰデータグラムの内部バッファのデータ領域へのフレームバッファリングを実行する。もし、受信されたセクションデータがＭＰＥ−ＦＥＣセクションである場合には、ＭＰＥ−ＦＥＣデコーダは対応するＭＰＥ−ＦＥＣセクションのパリティーデータの内部バッファのパリティー領域へのフレームバッファリングを実行する。
【０００６】
ＭＰＥ−ＦＥＣデコーダはＭＰＥ−ＦＥＣセクションのヘッダ情報からリアルタイムパラメータをチェックすることによって、現在受信されたＭＰＥ−ＦＥＣセクションがＭＰＥ−ＦＥＣフレームの最終のＭＰＥ−ＦＥＣセクションであるかを決定する。もし、受信されたＭＰＥ−ＦＥＣセクションが最終のＭＰＥ−ＦＥＣセクションでない場合には、ＭＰＥ−ＦＥＣデコーダはＭＰＥ−ＦＥＣフレームのＭＰＥセクションまたはＭＰＥ−ＦＥＣセクションの受信を継続してフレームバッファリングを実行する。もし、受信されたＭＰＥ−ＦＥＣセクションが最終のＭＰＥ−ＦＥＣセクションである場合には、ＭＰＥ−ＦＥＣデコーダは内部バッファに格納されたパリティーデータを使用して、ＩＰデータグラムのエラー訂正のためにリード・ソロモン(Reed Solomon)デコーディングを実行する。ＭＰＥ−ＦＥＣデコーダはエラー訂正されたＩＰデータグラムを上位層に出力して、ＩＰデータグラムが放送データとしてユーザー端末を介して表示される。
【０００７】
ＭＰＥ−ＦＥＣデコーダは、バッファと、ＲＳデコーダと、コントローラとを含んでいる。バッファは、受信したＴＳパケットから抽出したＰＭＥセクションのＩＰデータグラムと受信したＴＳパケットから抽出したＰＭＥ−ＦＥＣセクションのパリティーデータを一時的に格納する。ＲＳデコーダはパリティーデータを使用して、ＩＰデータグラムのエラー訂正を実行する。コントローラは物理層を介して送信機から送信されたＰＳＩ／ＩＳ情報を解析して、ＭＰＥ−ＦＥＣ処理を適用するか否かと、抽出したＩＰデータグラムとパリティーデータとをバッファに格納するためにＭＰＥセクションとＭＰＥ−ＦＥＣセクションとからＩＰデータグラムとパリティーデータとを抽出するか否かと、ＲＳデコーダを使用してＩＰデータグラムのリード・ソロモン(Reed Solomon)デコーディングを実行するか否かなどのＭＰＥ−ＦＥＣデコーダの装置の全般的な動作を制御する。
【０００８】
下記特許文献２には、ＤＶＢ−Ｈシステムの送信機のＭＰＥ−ＦＥＣフレームの構成が記載されている。１個のＭＰＥフレームは、ＩＰデータグラムとして構成されたアプリケーションデータを搬送するＭＰＥセクションのセットと、それに続くＦＥＣ訂正(ＲＳ−Reed Solomon)バイトを搬送するＭＰＥ−ＦＥＣセクションのオプショナルセットとを含んでいる。送信機では、ＭＰＥ−ＦＥＣフレームは、２５５列と最大１０２４行のエントリーのマトリックスによって構成され、各エントリーは１バイトである。ＤＶＢ−Ｈの規格は、ＭＰＥ−ＦＥＣフレームの行の数として２５６、５１２、７６８または１０２４を許可している。また、２５５列では、最初の１９１列はアプリケーションデータのために予約されて、最後の６４列はＲＳデータバイトのために使用される。
【０００９】
送信機では、アプリケーションデータバイトは媒体を介する送信のために準備されてＭＰＥ−ＦＥＣフレームの列方向に最大で１９１列に格納される。列内部の位置のアドレスは連続的であって、列はアドレスの不連続無しに列は１個ずつ、増加する。一度アプリケーションデータがバッファに書き込まれると、ＦＥＣ訂正バイトが行方向に計算され(１９１個のアプリケーションデータバイトは６４個のＲＳデータバイトを生じる)、ＲＳデータバイトはＭＰＥ−ＦＥＣフレームに列方向に書き込まれて、これは各列で実行される。ＭＰＥ−ＦＥＣフレームの最後の列がこのようにエンコードされると、ＭＰＥ−ＦＥＣフレームが完成する。
【００１０】
一度ＲＳエンコーディングが完了すると、ＩＰデータグラムは列方向に読み出され(以前にそれらがＭＰＥ−ＦＥＣフレームに書き込まれたのと同一の順番で)、ＭＰＥセクション(更にはＴＳパケット)へのエンキャプシュレーションの後に転送される。ＲＳデータ列は同様に、一度に一列で、列方向に読み出され(それらはエンコーディングの間に行方向に書き込まれたものである)、ＭＰＥセクション(更には、ＴＳパケット)へのエンキャプシュレーションの後に転送される。ＲＳデータを行方向で計算してそれらを列の順番で転送する方式は、バーチャルインターリービィングと呼ばれる。
【００１１】
ＤＶＢ−Ｈ転送では、典型的には、ＭＰＥフレームを含む全てのＴＳパケットは、固有のＰＩＤ(パケット識別番号)とともに、バーストと呼ばれるクラスタにおいて転送される。各プログラムに対して、バーストは予測可能な反復レートで離間している。送信機では連続した送信を達成するために、異なったプログラムからの複数のバーストはインターリーブされる。各バーストに含まれる圧縮データ量は、次のバーストからのペイロードの到達以前に復号音声・映像プログラムを生成するのに十分なものである。
【００１２】
ＭＰＥ−ＦＥＣフレームにおいて、１９１個のアプリケーションデータの列の全てが書き込まれることは必要でも必須でもなく、ＭＰＥ−ＦＥＣフレームはそれより少ない数のデータ列を占有して、残りをゼロ値バイトによって詰められる(パッドされる)ことができる。エンコーディングの後に、パッドされたバイトは転送に際して無視され、元来の入力ＩＰデータグラムのみがＭＰＥセクションに送信される。ゼロ・バディングが使用されているか否かに無関係に、ＭＰＥ−ＦＥＣフレームの全ての行のエンコーディングの後に、送信機はＭＰＥ−ＦＥＣフレームのＲＳデータの最後(一番右)の列を無効にすることによって６４個のＲＳ列より少ないＲＳデータを転送することを決定することができる。すなわち、無効化された列は、媒体を介して転送されることはない。
【００１３】
ＤＶＢ−Ｈ受信機において、ＭＰＥ−ＦＥＣバッファメモリは、ＭＰＥセクションとＭＰＥ−ＦＥＣセクションとのコンテンツによって列方向に書き込まれる。例えば、第１ＦＥＣデコーダがＴＳパケットのデコードに失敗してＴＳパケット中にエラーが存在する場合には、不完全なＴＳパケットに起因した消失データは「消去(イレージャー)」としてマーキングされる。ＭＰＥ−ＦＥＣバッファメモリの内部に全てのデータが受信されて格納されると、ＲＳデコーディングの処理が開始される。ＲＳデコーディングの間には、各行が１９１個のアプリケーションデータバイト(パディングバイトを含め)と６４個のＲＳデータバイト(無効バイトを含め)とにより構成されたデータが行方向にバーチャルデインターリービングによって読み出される。無効が推測される場合には、ＲＳバイト位置において「消去」がＲＳデコーダに示されて、ＲＳデコーダは「消去(既知の不良)」と「不正確(未知の不良)」との全てのバイトのエラー訂正を試みる。全ての行がデコードされると、受信機のＭＰＥ処理により全ての「消去」がＲＳデコーダによって訂正されたものと推定されて、受信機のＭＰＥ−ＦＥＣフレームは送信の直前の送信機のＭＰＥ−ＦＥＣフレームと同一であると期待される。
【００１４】
この下記特許文献２には、ビット・マップの各ビットがＭＰＥ−ＦＥＣフレーム中の列のバイトの個々のブロックに対応するブロック方式イレーズマーキングビット・マップが提案されている。ビットが“１”にセットされると、このビットは対応するデータブロックは「消去」の１バイトを少なくとも有していることをマークする。データが受信され受信バッファに書き込まれると、「消去」の存在または不在に依存して、このビットマップは受信機によって更新される。アプリケーションプロセッサは、バーストのＲＳテーコーディングが完了する以前であっても、このビットマップを使用して、アプリケーションデータの良好なブロック(対応するビットが“０”にセットされ「消去」のないブロック)を読み出すことが可能となり、ＭＰＥ−ＦＥＣフレームの各列は１個のブロックとして取り扱われることができる。
【００１５】
下記特許文献３には、ＤＶＢ−Ｈ受信機において、ＲＳデコーダとデインターリーバーとは、送信データの損傷を回復するためにＭＰＥ−ＦＥＣ処理ユニットに必要とされることが記載されている。デインターリーバーのＭＰＥ−ＦＥＣ  ＲＡＭは、最大で１０２４行と２５５列のデータバイトのサイズを有する全てのＭＰＥデータフレームを格納する。ＲＳデコーダは、この受信されたデータを一行一行、エラー訂正を実行する。受信されたＩＰデータグラムから生成されエラーの可能性のある場所をマークする「消去」の情報を使用して、「消去」の場所を使用できない訂正モードと比較して、ＲＳデコーダはエラー訂正能力を２倍にすることができる。
【００１６】
受信されたＩＰデータグラムはトランスポートストリームパケットデマルチプレクサ(ＴＳ  ｄｅｍｕｘ)によってＭＰＥ−ＦＥＣ  ＲＡＭに一列一列と書き込まれた後に、受信された各ＩＰデータグラムに対して巡回冗長チェック(ＣＲＣ)が計算され、各データグラムの最後のＣＲＣバイトと比較される。もし、ＣＲＣが一致する場合には、このＩＰデータグラムの全てのデータバイトはエラーを含まないものである。ＣＲＣの不一致はこのＩＰデータグラムの少なくとも１バイトまたはそれ以上が破壊されていることを示し、その結果、このデータグラムの全てのバイトはエラーの可能性のある場所を示す「消去」としてマークされる。この「消去」の場所の情報は、データグラムが受信された順番でカラム方向に格納される。
【００１７】
全てのＭＰＥフレームが格納された後にデータがＭＰＥ−ＦＥＣ  ＲＡＭから一行一行読み出されて各行の各バイトの消去情報とともにＲＳデコーダに供給され、ＲＳデコーダは６４バイトのエラーまで訂正可能である。ＲＳデコーダの出力はＭＰＥ−ＦＥＣ  ＲＡＭに一行一行、書き戻されて、訂正されたＩＰデータグラムは後処理のためにＭＰＥ−ＦＥＣ  ＲＡＭから一列一列読み出されて出力される。１ビットによってＭＰＥ−ＦＥＣフレームＲＡＭの各データバイトの消去を示すとするならば、消去位置情報を格納するためのメモリの容量は、２５５×１０２４＝２５５Ｋビットと大きなサイズとなる。
【００１８】
下記特許文献４には、チューナがデータストリームを受信して、ベースバンド受信機がデータストリームをＭＰＥＧ−２トランスポートストリームに変換してＭＰＥ−ＦＥＣフレームのバイトを抽出してそれらを内蔵メモリに格納するＤＶＢ−Ｈシステムが、第１の関連技術として記載されている。ＭＰＥ−ＦＥＣフレームの全てのバイトが受信されると、ベースバンド受信機が対応するシンドロームを計算して、このシンドロームを使用してエラーの位置とエラーの値とを計算するか、またはＣＲＣチェックを使用してエラー情報(例えば、エラーの位置)を発見して消去情報からエラーの値を計算する。エラーの値はエラー訂正のために内蔵メモリのＭＰＥ−ＦＥＣフレームに加えられ、その結果のＩＰデータグラムは更なる処理のためにホストサブシステムに転送される。全てのＭＰＥ−ＦＥＣフレームが内蔵メモリ中に格納されなければならないので、２５５バイト×１０２４ＭＰＥ−ＦＥＣフレームを格納するために２Ｍビットメモリが必要とされる。このメモリはオンチップであるので、大きなサイズはダイサイズの増加と歩留まりの低下等の問題を生じる。
【００１９】
この問題を解消するために、下記特許文献４には、内蔵メモリを具備せず、その代わりにＭＰＥ−ＦＥＣフレームを、例えばＤＲＡＭ等の外部メモリに格納するＤＶＢ−Ｈシステムが、第２の関連技術として記載されている。チューナがデータストリームを受信して、ベースバンド受信機がデータストリームをＭＰＥＧ−２トランスポートストリームに変換してＭＰＥ−ＦＥＣフレームのデータバイトを抽出してそれらを外部メモリに格納する。一度、全てのデータバイトが受信されると、ＭＰＥ−ＦＥＣフレームの各コードワードが抽出されＲＳデコーディングのためにベースバンド受信機に転送される。エラー訂正されたコードワードはホストサブシステムに戻されなければならないので、ベースバンド受信機とホストサブシステムとの間には双方向バスが存在する。バスを介して全てのＭＰＥ−ＦＥＣフレームを転送することは、非常に重いトラフィックとなる。しかし、この方法は、ＲＳデコーディング処理の全ての段階がＤＲＡＭのシングルバイトアクセスのみが可能なインターリーブシーケンスで実行されなければならないので、ＤＲＡＭの各アクセスに必要とされる大きなオーバーヘッドによってＤＲＡＭの帯域幅の非常に不十分な利用となると言う大きな欠点を生じるものである。このオーバーヘッドは、実際のデータ転送サイクルが生じる以前に、コマンドとローアドレスとカラムアドレスとを指定する以前の複数のクロックサイクルである。バーストＤＲＡＭアクセスは、シングルバイトアクセスよりもオーバーヘッドが非常に小さいので、好適である。
【００２０】
この問題を解消するために、下記特許文献４には、最大のデータ格納容量が６４Ｋバイトの内蔵メモリを使用するＤＶＢ−Ｈシステムが、実施の形態として記載されている。この６４Ｋバイトの内蔵メモリは、第１の関連技術として記載された２Ｍビットメモリの略１／４のサイズである。これは、６４Ｋバイトの内蔵メモリがＭＰＥ−ＦＥＣフレームの全てを格納するのとは反対にＭＰＥ−ＦＥＣフレームのシンドロームを格納するためにのみ使用されるためである。
【００２１】
最初に、データストリームはチューナによって受信されて、このデータストリームは更にベースバンド受信機に供給されて、そこでＭＰＥＧ−２トランスポートストリームに変換されて、埋め込まれたＭＰＥ−ＦＥＣフレームが抽出され、ＭＰＥ−ＦＥＣフレームの最初の１９１列のアプリケーションテーブルだけが、外部ＤＲＡＭの外部メモリに転送される。アプリケーションテーブルがＩＰデータグラムを搬送するのに対して、最後の６４列のＲＳデータテーブルはＦＥＣコードのパリティーバイトを転送する。ＲＳデータテーブルによって搬送されるパリティーデータはシンドローム計算にのみに使用され、シンドローム計算が実行された後にベースバンド受信機でパリティーデータは破棄されることができる。
【００２２】
尚、下記特許文献１に対応する日本特許出願は特表２００９−５０４０７５号公報であり、下記特許文献２と下記特許文献３と下記特許文献４とに対応する日本特許出願は確認されていない。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許出願公開  ＵＳ２００８／０００８１５５Ａ１  明細書
【特許文献２】米国特許出願公開  ＵＳ２００７／０２２０４０６Ａ１  明細書
【特許文献３】米国特許出願公開  ＵＳ２００８／０２９８３９４Ａ１  明細書
【特許文献４】米国特許出願公開  ＵＳ２００８／０１７８０５１Ａ１  明細書
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明者等は本発明に先立って、上述したＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路の開発に従事した。
【００２５】
この開発では、半導体集積回路のコスト低減が必要とされ、そのためには半導体集積回路の半導体チップの低減、特にＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵メモリのサイズの低減が要求された。
【００２６】
上記特許文献４に記載されたＤＶＢ−Ｈシステムは、内蔵メモリのサイズを従来の２Ｍビットメモリの略１／４のサイズである６４Ｋバイトに低減するものである。
【００２７】
一方、システムＬＳＩ等の半導体集積回路の揮発性の内蔵メモリには、内蔵ＤＲＡＭと内蔵ＳＲＡＭとがある。内蔵ＤＲＡＭはメモリセルサイズが比較的小さいが、ロジックとＤＲＡＭとをシングルチップに搭載するための半導体製造プロセスが複雑で半導体集積回路のコストが高くなる。それに対して、内蔵ＳＲＡＭはロジックとＳＲＡＭとをシングルチップに搭載するための半導体製造プロセスが比較的単純であるが、１個のＳＲＡＭセルは６素子を必要とするのでメモリセルサイズが大きいので、６４Ｋバイトのような大きなメモリサイズの内蔵ＳＲＡＭを半導体集積回路に集積化すると、半導体集積回路のコストが高くなると言う問題が本発明に先立った本発明者等による検討により明らかとされた。
【００２８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２９】
従って、本発明の目的とするところは、ＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路において、ＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくすることにある。
【００３０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３２】
すなわち、本発明の代表的な実施の形態は、トランスポートストリームインターフェース(３１)と、ＲＳデコーダ(３２)と、内蔵ＳＲＡＭ(３３)と、ＤＲＡＭインターフェース(３４)と、中央処理ユニット(３５)とを具備する半導体集積回路(３)である。
【００３３】
前記トランスポートストリームインターフェースはＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信することによって、前記ＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションと前記ＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出する。
【００３４】
前記ＤＲＡＭインターフェースには、ＤＲＡＭ(４)が接続可能とされる(図１参照)。
【００３５】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとからなる第１テーブルを前記ＤＲＡＭに生成する(図２参照)。
【００３６】
前記トランスポートストリームインターフェースは前記ＩＰデータグラムの巡回冗長チェック(ＣＲＣ)を検査することによって前記ＩＰデータグラムのエラーの有無をチェックして、エラーが存在する場合には１バイトの前記ＩＰデータグラムを１ビットの消去ビットにより「消去」としてマークする。
【００３７】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、１ビットによって前記１バイトの前記ＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを前記ＤＲＡＭに生成する(図２参照)。
【００３８】
前記内蔵ＳＲＡＭ(３３)には、前記ＤＲＡＭのバースト転送によって、前記ＤＲＡＭの前記第１テーブルの前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとの一部の格納データと、前記ＤＲＡＭの前記第２テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納される(図４参照)。
【００３９】
前記ＲＳデコーダが前記内蔵ＳＲＡＭをアクセスすることによって、前記内蔵ＳＲＡＭに格納された前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとを使用して前記ＲＳデコーダがリード・ソロモン・デコーディングを実行可能とされたことを特徴とするものである(図３)。
【発明の効果】
【００４０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４１】
すなわち、本発明によれば、ＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路において、ＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくすることができる。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機の動作を説明するための図である。
【図３】図３は、図１に示した本発明の実施の形態１による受信機のための半導体集積回路３に含まれるＲＳデコーダ３２と内蔵ＳＲＡＭ３３の構成を示す図である。
【図４】図４は、図２に示したＤＲＡＭ４の内部に生成される第１テーブルTable 1の格納データと第２テーブルTable 2の格納データとが内蔵ＳＲＡＭ３３に格納される様子を示す図である。
【図５】図５は、図２に示したＤＲＡＭ４の内部に生成される第１テーブルTable 1の格納データと第２テーブルTable 2の格納データが内蔵ＳＲＡＭ３３に転送され、内蔵ＳＲＡＭ３３の格納データがＲＳデコーダ３２によってＲＳデコーディングが実行される様子を示す図である。
【図６】図６は、本発明の実施の形態２によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれる内蔵ＳＲＡＭ３３の構成を示す図である。
【図７】図７は、ＤＶＢ−Ｈシステムの受信機のために図６に示す本発明の実施の形態２による内蔵ＳＲＡＭ３３を含んだ半導体集積回路３の動作を説明する図である。
【図８】図８は、本発明の実施の形態３によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれるダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１のリクエスト間隔制御部３２１１の構成を示す図である。
【図９】図９は、ＤＶＢ−Ｈシステムの受信機のための本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２の構成を示す図である。
【図１０】図１０は、図９に示した下ＤＶＢ−Ｈシステムの受信機のための本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２の動作を示す図である。
【発明を実施するための形態】
【００４３】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００４４】
〔１〕本発明の代表的な実施の形態は、トランスポートストリームインターフェース(３１)と、ＲＳデコーダ(３２)と、内蔵ＳＲＡＭ(３３)と、ＤＲＡＭインターフェース(３４)と、中央処理ユニット(３５)とを具備する半導体集積回路(３)である。
【００４５】
前記トランスポートストリームインターフェースはＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信することによって、前記ＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションと前記ＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出可能とされる。
【００４６】
前記ＤＲＡＭインターフェースには、ＤＲＡＭ(４)が接続可能とされる(図１参照)。
【００４７】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記ＩＰデータグラムを含んだ前記ＭＰＥセクションと前記ＩＰデータグラムの前記パリティーデータを含んだ前記ＭＰＥ−ＦＥＣセクションとからなる第１テーブルを前記ＤＲＡＭに生成可能とされる(図２参照)。
【００４８】
前記トランスポートストリームインターフェースは前記ＩＰデータグラムの巡回冗長チェック(ＣＲＣ)を検査することによって前記ＩＰデータグラムのエラーの有無をチェックして、エラーが存在する場合には１バイトの前記ＩＰデータグラムを１ビットの消去ビットにより「消去」としてマーク可能とされる。
【００４９】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、１ビットによって前記１バイトの前記ＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを前記ＤＲＡＭに生成可能とされる(図２参照)。
【００５０】
前記内蔵ＳＲＡＭ(３３)には、前記ＤＲＡＭのバースト転送によって、前記ＤＲＡＭの前記第１テーブルの前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとの一部の格納データと、前記ＤＲＡＭの前記第２テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納可能とされる(図４参照)。
【００５１】
前記ＲＳデコーダが前記内蔵ＳＲＡＭをアクセスすることによって、前記内蔵ＳＲＡＭに格納された前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとを使用して前記ＲＳデコーダがリード・ソロモン・デコーディングを実行可能とされたことを特徴とするものである(図３)。
【００５２】
前記実施の形態によれば、ＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路において、ＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくすることができる。
【００５３】
好適な実施の形態では、前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第１格納領域(３３１)と第２格納領域(３３２)とを有する。
【００５４】
前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との各メモリ・サイズは、前記ＤＲＡＭの一回の前記バースト転送によって転送されるデータサイズに基づいて決定されたものであることを特徴とするものである。
【００５５】
他の好適な実施の形態では、前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域との前記各メモリ・サイズは、１６バイトまたは３２バイトの整数倍に決定されたものであることを特徴とするものである。
【００５６】
更に他の好適な実施の形態では、前記ＲＳデコーダが前記リード・ソロモン・デコーディングを実行することによって、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのエラー訂正が実行可能とされる。
【００５７】
前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記第１テーブルの前記一部の格納データのＩＰデータグラムのうち前記エラー訂正の実行によってエラー訂正されたＩＰデータグラムが、前記ＤＲＡＭインターフェースを介して、前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書き可能とされることを特徴とするものである。
【００５８】
より好適な実施の形態では、前記ＲＳデコーダは、前記ＤＲＡＭインターフェースを介して前記ＤＲＡＭをアクセス可能なダイレクトメモリアクセスコントローラ(３２１)を含む。
【００５９】
前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭをアクセスすることによって、前記ダイレクトメモリアクセスコントローラが前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ前記内蔵ＳＲＡＭの前記第１格納領域と前記第２格納領域とに転送して格納可能とされることを特徴とするものである(図３参照)。
【００６０】
他のより好適な実施の形態では、前記ダイレクトメモリアクセスコントローラは、前記ＤＲＡＭインターフェースを介して、前記内蔵ＳＲＡＭの前記第１格納領域に格納された前記エラー訂正されたＩＰデータグラムを前記ＤＲＡＭの前記第１テーブルの該当するアドレスに上書き可能とされたことを特徴とするものである。
【００６１】
更に他のより好適な実施の形態では、前記内蔵ＳＲＡＭは、前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとをそれぞれ格納可能な第３格納領域(３３３)と第４格納領域(３３４)とを更に有する。
【００６２】
前記内蔵ＳＲＡＭの前記第３格納領域と前記第４格納領域との各メモリ・サイズは、１６バイトまたは３２バイトの整数倍に決定されたものである。
【００６３】
前記内蔵ＳＲＡＭは、前記第１格納領域と前記第２格納領域とからなる第１バッファと前記第３格納領域と前記第４格納領域とからなる第２バッファとのダブルバッファによって構成される。
【００６４】
前記ダブルバッファによって構成された前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの一方で前記ＲＳデコーダによる前記リード・ソロモン・デコーディングが実行される間に、前記内蔵ＳＲＡＭの前記第１バッファと前記第２バッファの他方でリード処理またはライト処理が実行可能とされたことを特徴とするものである(図６、図７参照)。
【００６５】
別のより好適な実施の形態では、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは受信した前記ＭＰＥセクションのセクションヘッダ情報からデルタ・テー(Delta_T)の情報を抽出して、前記デルタ・テーの情報を前記ＤＲＡＭに格納可能とされる。
【００６６】
前記デルタ・テーの情報は、前記ＤＶＢ−Ｈシステムにおいて次に転送されるバーストの開始時間を示すものである。
【００６７】
前記ＤＲＡＭに格納された前記デルタ・テーの情報に応答して、前記中央処理ユニットは前記トランスポートストリームインターフェースの入力に出力が接続されたフロントエンドモジュール(２)の電源を現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に遮断可能とされたことを特徴とするものである(図６、図７参照)。
【００６８】
更に別のより好適な実施の形態では、前記ダイレクトメモリアクセスコントローラは、前記デルタ・テーの情報に基づいて前記ＤＲＡＭの前記バースト転送の間隔を決定する間隔制御部(３２１１)を含むことを特徴とするものである(図８参照)。
【００６９】
具体的な実施の形態による半導体集積回路は、ビデオデコーダ(３６)と、オーディオデコーダ(３７)とを更に具備する。
【００７０】
前記エラー訂正の後に前記ＤＲＡＭに格納されたＩＰデータグラムのヘッダ情報が当該ＩＰデータグラムの情報がビデオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記ビデオ情報としての前記ＩＰデータグラムの情報を前記ＤＲＡＭから前記ビデオデコーダに転送して、前記ビデオデコーダは前記ビデオ情報としての前記ＩＰデータグラムのビデオデコーディングを実行してビデオ信号を生成可能とされる。
【００７１】
前記エラー訂正の後に前記ＤＲＡＭに格納されたＩＰデータグラムのヘッダ情報が当該ＩＰデータグラムの情報がオーディオ情報であることを示す場合には、前記中央処理ユニットまたは前記トランスポートストリームインターフェースは前記オーディオ情報としての前記ＩＰデータグラムの情報を前記ＤＲＡＭから前記オーディオデコーダに転送して、前記オーディオデコーダは前記オーディオ情報としての前記ＩＰデータグラムのオーディオデコーディングを実行してオーディオ信号を生成可能とされたことを特徴とするものである(図１参照)。
【００７２】
他の具体的な実施の形態では、前記ＲＳテコーダは、前記ＤＲＡＭの前記バースト転送によって前記内蔵ＳＲＡＭに格納されるデータに基づいて複数のシンドロームの中間値を生成して前記内蔵ＳＲＡＭ(３２７)に格納可能とされる。
【００７３】
前記ＲＳテコーダは、前記ＤＲＡＭから前記内蔵ＳＲＡＭへの次のバースト転送に応答して、前記複数のシンドロームの前記中間値の値を更新可能とされたことを特徴とするものである(図８参照)。
【００７４】
最も具体的な実施の形態では、前記半導体集積回路(３)の半導体チップと前記ＤＲＡＭ(４)の半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とするものである。
【００７５】
〔２〕本発明の別の観点の代表的な実施の形態は、トランスポートストリームインターフェース(３１)と、ＲＳデコーダ(３２)と、内蔵ＳＲＡＭ(３３)と、ＤＲＡＭインターフェース(３４)と、中央処理ユニット(３５)とを具備する半導体集積回路(３)の動作方法である。
【００７６】
前記トランスポートストリームインターフェースはＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信することによって、前記ＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションと前記ＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出する。
【００７７】
前記ＤＲＡＭインターフェースには、ＤＲＡＭ(４)が接続可能とされる(図１参照)。
【００７８】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、前記ＩＰデータグラムを含んだ前記ＭＰＥセクションと前記ＩＰデータグラムの前記パリティーデータを含んだ前記ＭＰＥ−ＦＥＣセクションとからなる第１テーブルを前記ＤＲＡＭに生成する(図２参照)。
【００７９】
前記トランスポートストリームインターフェースは前記ＩＰデータグラムの巡回冗長チェック(ＣＲＣ)を検査することによって前記ＩＰデータグラムのエラーの有無をチェックして、エラーが存在する場合には１バイトの前記ＩＰデータグラムを１ビットの消去ビットにより「消去」としてマークする。
【００８０】
前記中央処理ユニットまたは前記トランスポートストリームインターフェースは、１ビットによって前記１バイトの前記ＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを前記ＤＲＡＭに生成する(図２参照)。
【００８１】
前記内蔵ＳＲＡＭ(３３)には、前記ＤＲＡＭのバースト転送によって、前記ＤＲＡＭの前記第１テーブルの前記ＭＰＥセクションと前記ＭＰＥ−ＦＥＣセクションとの一部の格納データと、前記ＤＲＡＭの前記第２テーブルの前記消去ビットマップテーブルの一部の格納データとが転送され格納される(図４参照)。
【００８２】
前記ＲＳデコーダが前記内蔵ＳＲＡＭをアクセスすることによって、前記内蔵ＳＲＡＭに格納された前記ＤＲＡＭの前記第１テーブルの前記一部の格納データと前記ＤＲＡＭの前記第２テーブルの前記一部の格納データとを使用して前記ＲＳデコーダがリード・ソロモン・デコーディングを実行することを特徴とするものである(図３)。
【００８３】
前記実施の形態によれば、ＤＶＢ−Ｈシステムの受信機能を搭載した半導体集積回路において、ＭＰＥ−ＦＥＣフレームのデコーディングのための内蔵ＳＲＡＭのサイズを小さくすることができる。
【００８４】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８５】
［実施の形態１］
《ＤＶＢ−Ｈシステムの受信機の構成》
図１は、本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機の構成を示す図である。
【００８６】
図１に示すように、ＤＶＢ−Ｈシステムの受信機は、受信アンテナ１と、フロントエンドモジュール２と、バックエンドＳｏＣ(System On Chip)として構成された半導体集積回路３と、ＤＲＡＭ(ダイナミックランダムアクセスメモリ)４と、ＬＣＤ等の表示装置５と、スピーカー６によって構成される。
【００８７】
ＤＶＢ−Ｈシステムの送信機(図示せず)から送信される放送プログラムを含んだＲＦ周波数信号は、アンテナ１によって受信される。フロントエンドモジュール２は、上記特許文献１に記載のように、ＲＦ復調器とＦＦＴ(Fast Fourier Transformer)とシンボルデマッピング器とビットデインターリーバーとタイムスライシング処理部とによって構成される。従って、フロントエンドモジュール２の出力から、所定のバースト期間毎にＭＰＥ−ＦＥＣフレームを含んだＴＳパケットが生成され、半導体集積回路３に供給される。
【００８８】
≪半導体集積回路の構成≫
図１に示したように、ＤＶＢ−Ｈシステムの受信機のためのバックエンドＳｏＣとして構成された半導体集積回路３は、トランスポートストリームインターフェース(ＴＳＩＦ)３１と、リード・ソロモン(Reed Solomon)デコーディングを実行するＲＳデコーダ３２と、メモリ・サイズが８Ｋバイトの内蔵ＳＲＡＭ３３と、ＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４と、中央処理ユニット(ＣＰＵ)３５と、ビデオデコーダ３６と、オーディオデコーダ３７によって構成されている。
【００８９】
トランスポートストリームインターフェース(ＴＳＩＦ)３１は、フロントエンドモジュール２の出力から供給されるＴＳパケットを受信して、受信したＴＳパケットのセクションヘッダ情報からＩＰデータグラムを含んだＭＰＥセクションとＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとを抽出する。中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１は、セクションヘッダ情報に従って、ＩＰデータグラムを含んだＭＰＥセクションとＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションとからなる第１テーブルを外部のＤＲＡＭ４に生成する。
【００９０】
更に、トランスポートストリームインターフェース(ＴＳＩＦ)３１は、受信されたＩＰデータグラムの巡回冗長チェック(ＣＲＣ)を計算して、各データグラムの最後のＣＲＣバイトと比較することによって、エラーの有無をチェックする。エラーが存在する場合には、１ビットによって１バイトのＩＰデータグラムが「消去」としてマークされる。この場合には、セクションに含まれる全てのデータが「消去」としてマークされる。この「消去」の情報を使用して、「消去」の場所を使用できない訂正モードと比較して、エラー訂正能力を２倍にできる。すなわち、「消去」の場所を使用できない場合には、ＭＰＥ−ＦＥＣセクションの６４バイトのパリティーによって３２バイトまでのエラー訂正しか可能でないのに対して、「消去」の場所を使用できる場合には、ＭＰＥ−ＦＥＣセクションの６４バイトのパリティーにより６４バイトまでのエラー訂正が可能となる。すなわち、中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１は、１ビットによって１バイトのＩＰデータグラムの「消去」の有無を示す消去ビットマップテーブルとしての第２テーブルを外部のＤＲＡＭ４に生成する。
【００９１】
また、ＭＰＥ−ＦＥＣセクションが全て伝送されない場合には、中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１によって、伝送されないＭＰＥ−ＦＥＣフレームのＲＳデータは無効化(パンクチャ)される。
【００９２】
また更に、中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１は、受信したＭＰＥセクションのセクションヘッダ情報からデルタ・テー(Delta-T)の情報を抽出して外部のＤＲＡＭ４に格納する。このデルタ・テー(Delta-T)の情報はＤＶＢ−Ｈシステムにおいて次に転送されるバーストの開始時間を示すものであり、バースト又はクラスタと呼ばれる短い時間スロットの期間内に放送データのＩＰデータグラムが送信機から受信機に転送される。すなわち、現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間にフロントエンドモジュール２の電源を遮断することによって、小型携帯端末の電力消費を低減することが可能となる。
【００９３】
《ＤＲＡＭのバースト転送による内蔵ＳＲＡＭへのデータ格納》
図示しないダイレクトメモリアクセスコントローラ(ＤＭＡＣ)又は中央処理ユニット(ＣＰＵ)３５を使用して、ＤＲＡＭ４に生成されたＩＰデータグラムを含んだＭＰＥセクションとＩＰデータグラムのパリティーデータを含んだＭＰＥ−ＦＥＣセクションのペイロードとからなる第１テーブルのデータと１ビットによって１バイトのＩＰデータグラムの「消去」の有無を示した消去ビットマップテーブルとしての第２テーブルのデータとが８Ｋバイトの内蔵ＳＲＡＭ３３に転送される。その際に、第２テーブルのデータに関してＤＲＡＭ４の１２８ロウ分×２５５カラムとの分の１２８×２５５ビット＝３２，６４０ビット(＝４，０８０バイト)の消去ビットのデータがＤＲＡＭ４の最初の一連のバースト転送によって内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域に格納され、ＤＲＡＭ４の次の一連のバースト転送によって第１テーブルのデータに関してＤＲＡＭ４の１６ロウ×２５５カラムとの分の１６×２５５バイト(＝４，０８０バイト)の格納データが内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域に格納される。第１テーブルのデータと第２テーブルのデータはＤＲＡＭ４では列方向に連続アドレスで格納されているので、ＤＲＡＭへのアクセスは１６バイト毎のバースト転送が可能である。従って、ＤＲＡＭ４の１バイト単位のランダムアクセスに比較して、ＤＲＡＭ４への１６バイト毎のバースト転送は格段に効率的となる。また、ＤＲＡＭ４へのバースト転送のデータサイズを１６バイトから３２バイトに増加することによって、バースト転送を更に効率的とすることが可能となる。ただし、このように３２バイト単位のバースト転送を実行するためには、内蔵ＳＲＡＭ３３は８Ｋバイトの２倍の１６Ｋバイト必要となることは、当業者は容易に理解できるものである。
【００９４】
《ＲＳデコーディングのための内蔵ＳＲＡＭの高速ランダムアクセス》
リード・ソロモン(ＲＳ)デコーディングを実行するＲＳデコーダ３２は、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納データと内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納データとを使用する。すなわち、ＲＳデコーダ３２は、内蔵ＳＲＡＭ３３の高速ランダムアクセスによる読み出し動作を実行することによって、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域に格納されたＩＰデータグラムのＭＰＥセクションと内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域に格納された消去ビットのＭＰＥ−ＦＥＣセクションを読み出してＲＳデコーディングを実行する。
【００９５】
《ＲＳデコーディングによるエラー訂正とＤＲＡＭの上書き》
ＲＳデコーダ３２によるＲＳデコーディングによりエラー訂正された内蔵ＳＲＡＭ３３のアドレスのＩＰデータグラムは、図示されないダイレクトメモリアクセスコントローラ(ＤＭＡＣ)とＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４を介して、ＤＲＡＭ４の第１テーブルの該当する位置に上書きされる。一方、ＲＳデコーダ３２によるＲＳデコーディングによりエラー訂正されなかった内蔵ＳＲＡＭ３３のアドレスのＩＰデータグラムのＤＲＡＭ４への上書きが省略されて、半導体集積回路３の消費電力とＤＲＡＭ４の消費電力とが削減される。
【００９６】
このようにして、ＤＲＡＭ４の次の一連のバースト転送と最初の一連のバースト転送によって内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域と内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域にそれぞれ格納されたＩＰデータグラムのＭＰＥセクションと消去ビットのＭＰＥ−ＦＥＣセクションとを使用したＲＳデコーディングの実行が完了すると、ＤＲＡＭ４の更に次の一連のバースト転送が開始される。ＤＲＡＭ４の更に次の一連のバースト転送によって、第１テーブルのデータに関してＤＲＡＭ４の次の１６ロウと２５５カラムの分の４，０８０バイトの格納データが、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域に格納される。また第２テーブルのデータは最初に１２８ロウ分転送されているので、第１テーブルのデータを８回転送する毎に１回転送すれば良い。ＤＲＡＭ４のこのバースト転送によって内蔵ＳＲＡＭ３３に格納されたデータに関しても、ＲＳデコーダ３２は、内蔵ＳＲＡＭ３３の高速ランダムアクセスによる読み出し動作を実行することによって、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域に格納された次のＩＰデータグラムのＭＰＥセクションと内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域に格納された次の消去ビットのＭＰＥ−ＦＥＣセクションを読み出してＲＳデコーディングを実行する。
【００９７】
上記のような動作を図１に示した本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３が反復して、ＤＲＡＭ４に生成された第１テーブルのＩＰデータグラムを含んだ最初のＭＰＥセクションとＩＰデータグラムのパリティーデータを含んだ最初のＭＰＥ−ＦＥＣセクションとＤＲＡＭ４に生成された第２テーブルの消去ビットとを使用したＲＳデコーディングが完了する。
【００９８】
その結果、ＤＲＡＭ４には、エラー訂正されたＭＰＥセクションのＩＰデータグラムが格納される。ＩＰデータグラムのヘッダ情報がこのＩＰデータグラムの情報がビデオ情報であることを示した場合には、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)又は中央処理ユニット(ＣＰＵ)３５を使用してビデオ情報であるＩＰデータグラムの情報はＤＲＡＭ４からビデオデコーダ３６に転送される。ビデオデコーダ３６ではＩＰデータグラムのビデオデコーディングが実行されて、ビデオデコーダ３６から生成されるビデオ信号は表示装置５に供給される。ＩＰデータグラムのヘッダ情報がこのＩＰデータグラムの情報がオーディオ情報であることを示した場合には、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)又は中央処理ユニット(ＣＰＵ)３５を使用してオーディオ情報であるＩＰデータグラムの情報はＤＲＡＭ４からオーディオデコーダ３７に転送される。オーディオデコーダ３７ではＩＰデータグラムのオーディオデコーディングが実行されて、オーディオデコーダ３７から生成されるオーディオ信号はスピーカー６に供給される。
【００９９】
≪ＤＶＢ−Ｈシステムの受信機の動作≫
図２は、図１に示した本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機の動作を説明するための図である。
【０１００】
図２には、図１に示した本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機のフロントエンドモジュール２の出力から供給されるＴＳパケットＴＳ−Ｐａｃｋｅｔが示され、更にＴＳパケットＴＳ−Ｐａｃｋｅｔからトランスポートストリームインターフェース(ＴＳＩＦ)３１によって抽出されるセクションＳｅｃｔｉｏｎが示されている。
【０１０１】
図２に示すようにセクションＳｅｃｔｉｏｎは、ＩＰデータグラムIP Datagramを含んだＭＰＥセクションとＩＰデータグラムのパリティーデータRS Parityを含んだＭＰＥ−ＦＥＣセクションを含み、各セクションは先頭のセクションヘッダ情報ＳｅｃＨと最終のＣＲＣバイトＣＲＣ３２とを含んでいる。
【０１０２】
図２には、図１に示した本発明の実施の形態１によるＤＶＢ−Ｈシステムの受信機のＤＲＡＭ４の内部に生成される第１テーブルTable 1と第２テーブルTable 2とが示されている。
【０１０３】
ＤＲＡＭ４の第１テーブルTable 1は２５５カラムと最大で１０２４ロウのエントリーのマトリックスによって構成され、各エントリーは１バイトである。すなわち、第１テーブルTable 1はＭＰＥ−ＦＥＣフレームの１０２４ロウと２５５カラムとの分の１０２４×２５５バイト＝２６１，１２９バイトの全てデータを格納するために、２Ｍビットの記憶容量に設定されている。ＤＲＡＭ４の第１テーブルTable 1の左側の１９１個のカラムにＭＰＥセクションに含まれたＩＰデータグラムが列方向に格納され、ＤＲＡＭ４の第１テーブルTable 1の右側の６４個のカラムにＭＰＥ−ＦＥＣセクションに含まれたＩＰデータグラムのパリティーデータが列方向に格納される。
【０１０４】
ＤＲＡＭ４の第１テーブルTable 1は２５５カラムと最大で１０２４ロウのエントリーのマトリックスによって構成され、各エントリーは１バイトである。すなわち、第１テーブルTable 1はＭＰＥ−ＦＥＣフレームの１０２４ロウと２５５カラムとの分の１０２４×２５５バイト＝２６１，１２９バイトの全てデータを格納するために、２Ｍビットの記憶容量に設定されている。ＤＲＡＭ４の第１テーブルTable 1の左側の１９１個のカラムにＭＰＥセクションに含まれたＩＰデータグラムが列方向に順番に格納され、ＤＲＡＭ４の第１テーブルTable 1の右側の６４個のカラムにＭＰＥ−ＦＥＣセクションに含まれたＩＰデータグラムのパリティーデータが列方向に順番に格納される。
【０１０５】
ＤＲＡＭ４の第２テーブルTable 2は２５５カラムと最大で１０２４ロウのエントリーのマトリックスによって構成されて、各エントリーは１ビットであり、列方向に順番に格納される。すなわち、第２テーブルTable 2はＤＲＡＭ４の第１テーブルTable 1のマトリックスの各１バイトのエントリーの「消去」の有無を１ビットで示す消去ビットマップテーブルを格納するために、１０２４×２５５ビット＝２５６Ｋビットの記憶容量に設定されている。
【０１０６】
≪ＲＳデコーダと内蔵ＳＲＡＭ≫
図３は、図１に示した本発明の実施の形態１による受信機のための半導体集積回路３に含まれるＲＳデコーダ３２と内蔵ＳＲＡＭ３３の構成を示す図である。
【０１０７】
図３に示すように、ＲＳデコーダ３２は、モジュールコントロールユニット３２０と、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１と、シンドローム生成部３２２と、シンドロームバッファ３２３と、誤り位置・訂正値計算部３２４と、エラー訂正部３２５と、ＳＲＡＭインターフェース部３２６とによって構成されている。
【０１０８】
ＲＳデコーダ３２のモジュールコントロールユニット３２０は、ＲＳデコーダ３２を構成するダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１とシンドローム生成部３２２とシンドロームバッファ３２３と誤り位置・訂正値計算部３２４とエラー訂正部３２５とＳＲＡＭインターフェース部３２６との各動作を制御する。
【０１０９】
ＲＳデコーダ３２のダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１はバス３８とＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４とを介してＤＲＡＭ４内部に生成された第１テーブルTable 1と第２テーブルTable 2をアクセスして、ＲＳデコーダ３２のシンドローム生成部３２２はＳＲＡＭインターフェース部３２６を介して内蔵ＳＲＡＭ３３をアクセスする。それにより、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１にＤＲＡＭ４の第１テーブルTable 1の１６ロウ×２５５カラムと分の１６×２５５バイト(＝４Ｋバイト)の格納データが格納され、内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域(Erasure Bitmap Table Buffer)３３２にＤＲＡＭ４の第２テーブルTable 2のＤＲＡＭ４の１２８ロウ分×２５５カラムとの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットが格納される。
【０１１０】
また内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１は、ＤＲＡＭ４の第１テーブルTable 1の左側の１９１個のカラムに格納されたＭＰＥセクションに含まれたＩＰデータグラムを格納する第１バッファ領域(IP Data Table Buffer)３３１１と、ＤＲＡＭ４の第１テーブルTable 1の右側の６４個のカラムに格納されたＭＰＥ−ＦＥＣセクションに含まれたＩＰデータグラムのパリティーデータを格納する第２バッファ領域(Parity Table Buffer)３３１２とを含んでいる。
【０１１１】
シンドローム生成部３２２は、ＳＲＡＭインターフェース部３２６を介して内蔵ＳＲＡＭ３３をアクセスする。それによって、内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１の第１バッファ領域３３１１と第２バッファ領域３３１２にそれぞれ格納されたＭＰＥセクションのＩＰデータグラムとＭＰＥ−ＦＥＣセクションのパリティーデータと内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２中に格納された消去ビットが、シンドローム生成部３２２に供給される。従って、シンドローム生成部３２２はＤＲＡＭ４の第１テーブルTable 1の第１番目のロウから第１６番目のロウまで１個のロウずつ、２５５バイトの格納データに関してシンドロームを形成して、形成されたシンドロームはシンドロームバッファ３２３中に格納される。
【０１１２】
誤り位置・訂正値計算部３２４はシンドロームバッファ３２３に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置・訂正値を計算してエラー訂正部３２５に供給する。エラー訂正部３２５は誤り位置・訂正値計算部３２４から供給される誤り位置・訂正値に応答して、内蔵ＳＲＡＭ３３においてエラー検出されたＩＰデータグラムのエラー訂正を実行する。このようにエラー訂正が実行された内蔵ＳＲＡＭ３３のアドレスのＩＰデータグラムは、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１とＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４を介して、ＤＲＡＭ４の第１テーブルTable 1の該当する位置に上書きされる。
【０１１３】
≪ＤＲＡＭの格納データの内蔵ＳＲＡＭへの格納≫
図４は、図２に示したＤＲＡＭ４の内部に生成される第１テーブルTable 1の格納データと第２テーブルTable 2の格納データとが内蔵ＳＲＡＭ３３に格納される様子を示す図である。
【０１１４】
図４に示したように、ＤＲＡＭ４の第１テーブルTable 1の１６ロウと２５５カラムと分の１６×２５５バイト(＝４Ｋバイト)の格納データが内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１に格納されて、ＤＲＡＭ４の第２テーブルTable 2の１２８ロウ分と２５５カラムとの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットが内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２に格納される。
【０１１５】
例えば、ＤＲＡＭ４の１回のバースト転送のデータサイズが１６バイトとすれば、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第１テーブルTable 1の１６ロウ×２５５カラム分の１６×２５５バイト(＝４Ｋバイト)の格納データが内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１に格納されることが可能であり、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第２テーブルTable 2の１２８ロウ分と２５５カラムの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットが内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２に格納されることが可能である。
【０１１６】
また内蔵ＳＲＡＭ３３を１６Ｋバイトとした場合には、バースト転送のデータサイズを３２バイトにすることができ、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第１テーブルTable１の３２ロウ×２５５カラム分の３２×２５５バイト(＝８Kバイト)の格納データが内蔵ＳＲＡＭ３３の最初の８Ｋバイトの格納領域３３１に格納されることが可能であり、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第２テーブルTable２の２５６ロウ分×２５５カラム分の２５６×２５５ビット＝６５，２８０ビット(＝８Kバイト)の消去ビットが内蔵ＳＲＡＭ３３の２番目の８Ｋバイトの格納領域３３２に格納されることが可能である。
【０１１７】
≪ＲＳデコーディング≫
図５は、図２に示したＤＲＡＭ４の内部に生成される第１テーブルTable 1の格納データと第２テーブルTable 2の格納データが内蔵ＳＲＡＭ３３に転送され、内蔵ＳＲＡＭ３３の格納データがＲＳデコーダ３２によってＲＳデコーディングが実行される様子を示す図である。
【０１１８】
図５に示すように、ＲＳデコーダ３２によるＲＳデコーディングが開始されると、ステップ５０ではＲＳデコーダ３２のモジュールコントロールユニット３２０はダイレクトメモリアクセスコントローラ３２１を起動する。従って、ダイレクトメモリアクセスコントローラ３２１は、図４に示したように、ＤＲＡＭ４の第２テーブルTable 2のＤＲＡＭ４の１２８ロウ分と２５５カラムとの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットマップを内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２に転送する。
【０１１９】
ステップ５１では、ＲＳデコーダ３２のモジュールコントロールユニット３２０は更にダイレクトメモリアクセスコントローラ３２１を起動する。従って、ダイレクトメモリアクセスコントローラ３２１は、図４に示したようにＤＲＡＭ４の第１テーブルTable 1の１６ロウと２５５カラムとの分の１６×２５５バイト(＝４Ｋバイト)の格納データを内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１に転送する。
【０１２０】
ステップ５２では、ＲＳデコーダ３２のシンドローム生成部３２２は、ＳＲＡＭインターフェース部３２６を介して内蔵ＳＲＡＭ３３をアクセスすることによって、ＤＲＡＭ４の第１テーブルTable 1の第１番目のロウから第１６番目のロウまでの１つのロウ分の２５５バイトの格納データに関してシンドロームを形成して、形成されたシンドロームをシンドロームバッファ３２３中に格納する。
【０１２１】
ステップ５３では、ＲＳデコーダ３２の誤り位置・訂正値計算部３２４はシンドロームバッファ３２３に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置・訂正値を計算する。
【０１２２】
ステップ５４では、ＲＳデコーダ３２のエラー訂正部３２５は、誤り位置・訂正値計算部３２４によって計算された誤り位置・訂正値を使用して、内蔵ＳＲＡＭ３３においてエラー検出されたＩＰデータグラムのエラー訂正を実行する。
【０１２３】
ステップ５５では、ＤＲＡＭ４の第１テーブルTable 1の第１番目から第１６番目のロウまでの１６個分のロウの格納データのエラー訂正処理が完了したか否かがモジュールコントロールユニット３２０によって判定される。判定結果がＮｏの場合にはステップ５２で更にもう１個のロウの２５５バイトの格納データに関してシンドロームが形成され、判定結果がＹｅｓの場合にはステップ５６に移行される。
【０１２４】
ステップ５６では、ＲＳデコーダ３２のモジュールコントロールユニット３２０は更にダイレクトメモリアクセスコントローラ３２１を起動する。その結果、ダイレクトメモリアクセスコントローラ３２１は内蔵ＳＲＡＭ３３に格納された１６個分のロウの格納データに関して、エラー訂正されたアドレスのＩＰデータグラムをＤＲＡＭ４の第１テーブルの該当する位置に上書きする。
【０１２５】
ステップ５６の後のステップ５７では、ＤＲＡＭ４の第１テーブルTable 1の第１番目から第１０２４番目のロウまでの格納データのエラー訂正処理が完了したか否かがモジュールコントロールユニット３２０によって判定される。判定結果がＹｅｓの場合にはＲＳデコーダ３２によるＲＳデコーディングの処理は終了して、判定結果がＮｏの場合にはステップ５８に移行される。
【０１２６】
ステップ５８では、内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２に格納されたＤＲＡＭ４の第２テーブルTable 2のＤＲＡＭ４の１２８ロウ分の消去ビットを使用したエラー訂正処理が完了したか否かがモジュールコントロールユニット３２０によって判定される。ステップ５８の判定結果がＮｏの場合にはステップ５１に戻り、ＤＲＡＭ４の第１テーブルTable 1のその次の分の１６ロウと２５５カラムとの１６×２５５バイト(＝４Ｋバイト)の格納データが内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１に転送される。一方、ステップ５８の判定結果がＹｅｓの場合にはステップ５０に戻り、ＤＲＡＭ４の第２テーブルTable 2のＤＲＡＭ４のその次の分の１２８ロウと２５５カラムの１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットマップが内蔵ＳＲＡＭ３３の２番目の４Ｋバイトの格納領域３３２に転送される。
【０１２７】
［実施の形態２］
図６は、本発明の実施の形態２によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれる内蔵ＳＲＡＭ３３の構成を示す図である。
【０１２８】
図６に示す本発明の実施の形態２による内蔵ＳＲＡＭ３３が図３の本発明の実施の形態１による内蔵ＳＲＡＭ３３と相違するのは、下記の点である。
【０１２９】
すなわち、図６に示す本発明の実施の形態２による内蔵ＳＲＡＭ３３は、図３の本発明の実施の形態１による内蔵ＳＲＡＭ３３が含んでいる内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１と２番目の４Ｋバイトの格納領域３３２を含むとともに、図３の内蔵ＳＲＡＭ３３が含んでいなかった３番目の４Ｋバイトの格納領域３３３と４番目の４Ｋバイトの格納領域３３４とを含んでいる。
【０１３０】
図６の３番目の４Ｋバイトの格納領域３３３は、ＤＲＡＭ４の第１テーブルTable 1の左側の１９１個のカラムに格納されたＭＰＥセクションに含まれたＩＰデータグラムを格納する第３バッファ領域３３３１とＤＲＡＭ４の第１テーブルTable 1の右側の６４個のカラムに格納されたＭＰＥ−ＦＥＣセクションに含まれたＩＰデータグラムのパリティーデータを格納する第４バッファ領域３３３２とを含んでいる。内蔵ＳＲＡＭ３３の４番目の４Ｋバイトの格納領域３３４には、ＤＲＡＭ４の第２テーブルTable 2のＤＲＡＭ４の１２８ロウ分と２５５カラムとの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットが格納される。
【０１３１】
従って、ＤＲＡＭ４の１回のバースト転送のデータサイズが１６バイトとすれば、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第１テーブルTable 1の１６ロウと２５５カラムと分の１６×２５５バイト(４Ｋバイト)の格納データが内蔵ＳＲＡＭ３３の３番目の４Ｋバイトの格納領域３３３に格納されることが可能であり、ＤＲＡＭ４の２５５回のバースト転送によってＤＲＡＭ４の第２テーブルTable 2の１２８ロウ分と２５５カラムの分の１２８×２５５ビット＝３２，６４０ビット(＝４Ｋバイト)の消去ビットが内蔵ＳＲＡＭ３３の４番目の４Ｋバイトの格納領域３３４に格納されることが可能である。
【０１３２】
このように図６に示した本発明の実施の形態２による内蔵ＳＲＡＭ３３は、最初の４Ｋバイトの格納領域３３１と２番目の４Ｋバイトの格納領域３３２とからなる第１バッファと、３番目の４Ｋバイトの格納領域３３３と４番目の４Ｋバイトの格納領域３３４とからなる第２バッファとを含んでいる。
【０１３３】
すなわち、図６の内蔵ＳＲＡＭ３３がダブルバッファによって構成されているので、内蔵ＳＲＡＭ３３の第１バッファと第２バッファの一方でＲＳデコーディング処理を実行している間に内蔵ＳＲＡＭ３３の第１バッファと第２バッファの他方でリード処理もしくはライト処理を実行することが可能である。
【０１３４】
従って、図６に示した本発明の実施の形態２によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれる内蔵ＳＲＡＭ３３を使用することによって、ＲＳデコーダ３２によるＲＳデコーディングでのエラー訂正処理に動作マージンができ、内蔵ＳＲＡＭ３３のリード処理とライト処理とにも動作マージンができると言う利点が得られるものである。また、動作マージンの分ＲＳデコーダ３２の回路規模を削減して、ＲＳデコーディング処理速度を低減することも可能となる。
【０１３５】
図７は、ＤＶＢ−Ｈシステムの受信機のために図６に示す本発明の実施の形態２による内蔵ＳＲＡＭ３３を含んだ半導体集積回路３の動作を説明する図である。
【０１３６】
上述したように、中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１が、受信したＭＰＥセクションのセクションヘッダ情報からデルタ・テー(Delta-T)の情報を抽出して外部のＤＲＡＭ４に格納する。デルタ・テー(Delta-T)の情報はＤＶＢ−Ｈシステムにおいて次に転送されるバーストの開始時間を示すものであり、バーストと呼ばれる短い時間スロットの期間に放送データのＩＰデータグラムが送信機から受信機に転送される。また現時点での受信バーストの期間と次の受信バーストの期間の間のインターバル期間に他の放送プログラムの受信が可能である一方、このインターバル期間に中央処理ユニット(ＣＰＵ)３５はフロントエンドモジュール２の電源を遮断することによって、小型携帯端末の電力消費を低減することが可能となる。
【０１３７】
一方、このデルタ・テー(Delta-T)よりも短い所定の時間Ｔ２で、図５のステップ５１におけるＤＲＡＭ４の第１テーブルTable 1の１６ロウと２５５カラムとの分の４Ｋバイトの格納データの内蔵ＳＲＡＭ３３の最初の４Ｋバイトの格納領域３３１への転送処理(リード処理)と、図５のステップ５４におけるＩＰデータグラムのエラー訂正処理と、図５のステップ５６におけるエラー訂正後のＩＰデータグラムの内蔵ＳＲＡＭ３３からＤＲＡＭ４への上書き処理(ライト処理)を完了する必要がある。
【０１３８】
図３の内蔵ＳＲＡＭ３３がシングルバッファにより構成されているので、内蔵ＳＲＡＭ３３のリード処理とエラー訂正処理とライト処理は所定の時間Ｔ２でシーケンシャルに実行される必要がある。それに対して、図６の内蔵ＳＲＡＭ３３がダブルバッファによって構成されているので、所定の時間Ｔ２で、内蔵ＳＲＡＭ３３のリード処理もしくはライト処理とエラー訂正処理とは並列に実行することが可能となる。
【０１３９】
このように、図６に示した本発明の実施の形態２によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれるダブルバッファによって構成された内蔵ＳＲＡＭ３３を使用することによって、ＲＳデコーダ３２によるＲＳデコーディングでのエラー訂正処理に動作マージンができ、内蔵ＳＲＡＭ３３のリード処理とライト処理とにも動作マージンができるものである。
【０１４０】
［実施の形態３］
図８は、本発明の実施の形態３によるＤＶＢ−Ｈシステムの受信機のための半導体集積回路３に含まれるダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１のリクエスト間隔制御部３２１１の構成を示す図である。
【０１４１】
図８に示す本発明の実施の形態３によるリクエスト間隔制御部３２１１は、カウンタ３２１１１とリクエストしきい値レジスタ３２１１２と加算器３２１１３とリクエスト間隔レジスタ３２１１４と比較器３２１１５とＡＮＤ回路３２１１６とによって構成されている。
【０１４２】
カウンタ３２１１１とリクエストしきい値レジスタ３２１１２にはＤＲＡＭ４の第１テーブルTable 1の１０２４ロウの分の処理終了を示す処理終了信号が供給されて、リクエストしきい値レジスタ３２１１２にはダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１による１回のバースト転送のデータ転送終了を示す転送終了信号が供給される。
【０１４３】
加算器３２１１３の一方の入力端子と他方の入力端子とはそれぞれリクエスト間隔レジスタ３２１１４の出力端子とリクエストしきい値レジスタ３２１１２の出力端子に接続され、加算器３２１１３の出力端子はリクエストしきい値レジスタ３２１１２の更新入力端子に接続されている。１回のバースト転送が終了する毎に、リクエストしきい値レジスタ３２１１２の値にリクエスト間隔レジスタ３２１１４の値を加算して、リクエストしきい値レジスタ３２１１２の値を更新するように制御される。カウンタ３２１１１の出力端子とリクエストしきい値レジスタ３２１１２の出力端子とは、それぞれ比較器３２１１５の一方の入力端子と他方の入力端子とに接続されている。比較器３２１１５は、カウンタ３２１１１の値とリクエストしきい値レジスタ３２１１２を比較して、カウンタ３２１１１の値の方が大きければ‘１’を出力して、そうでない場合には‘０’を出力する。ＡＮＤ回路３２１１６の一方の入力端子に比較器３２１１５の出力端子に接続され、ＡＮＤ回路３２１１６の他方の入力端子にはＤＲＡＭ４をアクセスするためのダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１の内部リクエスト信号が供給される。このようにリクエスト間隔制御部３２１１を構成することによって、カウンタ３２１１１の値がリクエストしきい値レジスタ３２１１２の値よりも小さい時には、比較器３２１１５は‘０’を出力してＡＮＤ回路３２１１６の一方の入力が‘０’となるため、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１の内部リクエスト信号がマスクされ、ＤＲＡＭ４への実際の転送要求が発生しない。それにより、ＤＲＡＭ４に対するリクエストが連続して発行されることを抑止することが可能となる。従って、バースト伝送されるＭＰＥセクションもしくはＭＰＥ−ＦＥＣセクションの受信直後にＤＲＡＭ４へのアクセス集中を抑止することができ、他のビデオデコーダ３６やオーディオデコーダ３７の動作への影響を最小限にして、ＤＶＢ−Ｈシステムの受信機のシステムの破綻を引きこす可能性を小さくすることが可能となる。
【０１４４】
中央処理ユニット(ＣＰＵ)３５またはトランスポートストリームインターフェース(ＴＳＩＦ)３１は、受信したＭＰＥセクションのセクションヘッダ情報からデルタ・テー(Delta-T)の情報に基づいてＤＲＡＭ４をアクセスするリクエストの間隔を計算して計算されたリクエストの間隔情報を、リクエスト間隔レジスタ３２１１４に格納する。リクエスト間隔レジスタ３２１１４に格納される間隔情報は、バーストアクセスの間隔であり例えば次のように決定することができる。
【０１４５】
内蔵ＳＲＡＭ３３が図６に示すようにダブルバッファで構成される場合には、ＤＲＡＭ４へのリード処理とライト処理とで１０２４ロウ分の処理に使用できる時間Ttransは、図７から明らかなように下記のようになる。
【０１４６】
Ttrans = (Delta T) - (Burst Time)
【０１４７】
また、１０２４ロウ分を処理するのに必要なリード処理のバースト転送回数Nreadは、下記のようになる。
【０１４８】
Nread＝２５５(１６ロウのリード)×(１０２４／１６)
＋２５５(１２８ロウのビットマップのリード)×(１０２４／１２８)
＝２５５×６４＋２５５×８
＝１８３６０(回)
【０１４９】
一方、１ロウ当たり最大で６４バイトの訂正が可能であるので、１バイト単位でＤＲＡＭ４に上書きする場合は、ライト処理のバースト転送回数NwriteBは、下記のようになる。
【０１５０】
NwriteB＝６４×１０２４＝６５５３６(回)
【０１５１】
しかし、ＤＲＡＭ４へのアクセスは１バイト単位の転送は効率が悪いので、１６バイト単位でのバースト転送とすると、ライト処理のバースト転送回数Nwriteは、下記のようになる。
【０１５２】
Nwrite＝(１０２４／１６)×１９１
＝６４×１９１＝１２２２４(回)
【０１５３】
これは、エラー訂正後の１０２４×１９１バイトのＭＰＥセッションのＩＰデータグラムをＤＲＡＭ４に上書きをする動作である。
【０１５４】
従って、リクエスト間隔レジスタ３４４に格納される間隔情報は、次のようになる。
【０１５５】
間隔情報＝((Delta T)−(Burst Time))／(Nread＋Nwrite)
＝((Delta T)−(Burst Time))／３０５８４
【０１５６】
このようにこの間隔情報の値より小さい値をリクエスト間隔レジスタ３２１１４に格納することによって、ＤＲＡＭ４へのアクセス集中を抑止することが可能となる。
【０１５７】
［実施の形態４］
《ＲＳデコーダの構成》
図９は、ＤＶＢ−Ｈシステムの受信機のための本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２の構成を示す図である。
【０１５８】
図９に示した本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２が図３に示した本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２と相違するのは、下記の点である。
【０１５９】
図９に示すように、ＲＳデコーダ３２は、１６個のシンドロームバッファ３２３＿０１〜３２３＿１６と、内蔵ＳＲＡＭ３２７によって構成されている。
【０１６０】
更に図３に示した本発明の実施の形態１による半導体集積回路３では内蔵ＳＲＡＭ３３のメモリ・サイズが８Ｋバイトであったのに対して、図９に示した本発明の実施の形態４による半導体集積回路３では内蔵ＳＲＡＭ３２７は１８バイトと大幅に小さなメモリ・サイズとされている。１８バイトのうちの１６バイトの格納領域にＤＲＡＭ４の第１テーブルTable 1の１６ロウ×１カラム分の１６バイトの格納データが格納されて、１８バイトのうちの２バイトの格納領域にはＤＲＡＭ４の第２テーブルTable 2の１６ロウ×１カラムとの分の１６ビット(＝２バイト)の消去ビットが格納される。
【０１６１】
例えば、ＤＲＡＭ４の１回のバースト転送のデータサイズが１６バイトとすれば、ＤＲＡＭ４の１回目のバースト転送によってＤＲＡＭ４の第１テーブルTable 1の１６ロウ×１カラム分の１６バイトの格納データを内蔵ＳＲＡＭ３２７に格納可能でありＤＲＡＭ４の２回目のバースト転送によってＤＲＡＭ４の第２テーブルTable 2の１６ロウ×１カラム分の１６ビット(＝２バイト)の消去ビットを内蔵ＳＲＡＭ３２７に格納可能である。
【０１６２】
シンドローム生成部３２２が内蔵ＳＲＡＭ３２７の１６バイトの格納領域をアクセスすることによって、この１６バイトの格納領域に格納されたＭＰＥセクションのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータがシンドローム生成部３２２に供給される。シンドローム生成部３２２が内蔵ＳＲＡＭ３２７の２バイトの格納領域をアクセスすることによって、この２バイトの格納領域３３２中に格納された消去ビットがシンドローム生成部３２２に供給される。
【０１６３】
従って、シンドローム生成部３２２は第１番目のカラムと第１番目の１ロウの１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第１番目の１ビットの消去ビットに関して第１番目のカラムと第１番目のロウのシンドローム(中間値)を形成して、形成されたシンドロームの中間値は第１シンドロームバッファ３２３＿０１に格納される。
【０１６４】
次に、シンドローム生成部３２２は第１番目のカラムと第２番目の１ロウ分の１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第２番目の１ビットの消去ビットに関して第１番目のカラムと第２番目のロウのシンドローム(中間値)を形成して、形成されたシンドロームの中間値は第２シンドロームバッファ３２３＿０２に格納される。
【０１６５】
以下同様にして、シンドローム生成部３２２は第１番目のカラムと第１６番目の１ロウ分の１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第１６番目の１ビットの消去ビットに関して第１番目のカラムと第１６番目のロウのシンドローム(中間値)を形成して、形成されたシンドロームの中間値は第１６シンドロームバッファ３２３＿０１に格納される。
【０１６６】
次に、ＤＲＡＭ４からバースト転送によりＤＲＡＭ４の第１テーブルTable 1の第２番目のカラムの１６ロウ分の１６バイトの格納データを内蔵ＳＲＡＭ３２７に格納して、更にＤＲＡＭ４からのバースト転送によりＤＲＡＭ４の第２テーブルTable 2の第２番目のカラムの１６ロウ分の１６ビット(＝２バイト)の消去ビットを内蔵ＳＲＡＭ３２７に格納する。
【０１６７】
更に、シンドローム生成部３２２は第２番目のカラムと第１番目の１ロウ分の第２番目の１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第１番目の１ビットの消去ビットと既に第１シンドロームバッファ３２３＿０１格納された値とを使用して第１番目のロウのシンドローム(中間値)を更新して、第１シンドロームバッファ３２３＿０１に格納する。
【０１６８】
次に、シンドローム生成部３２２は第２番目のカラムと第２番目の１ロウ分の第２番目の１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第２番目の１ビットの消去ビットと既に第２シンドロームバッファ３２３＿０２格納された値とを使用して第２番目のロウのシンドローム(中間値)を更新して、第２シンドロームバッファ３２３＿０２に格納される。
【０１６９】
以下、同様にして、シンドローム生成部３２２は第２番目のカラムと第１６番目の１ロウ分の第２番目の１バイトのＩＰデータグラムもしくはＭＰＥ−ＦＥＣセクションのパリティーデータと第１６番目の１ビットの消去ビットと既に第１６シンドロームバッファ３２３＿１６格納された値とを使用して第１６番目のロウのシンドローム(中間値)を更新して、第１６シンドロームバッファ３２３＿１６に格納される。
【０１７０】
以下同様にして、シンドローム生成部３２２は２５５カラム分のＩＰデータグラムとＭＰＥ−ＦＥＣセクションのデータを処理を実行して、１６ロウ分のシンドロームを生成して１６個のシンドロームバッファ３２３＿０１〜３２３＿１６に格納する。
【０１７１】
誤り位置・訂正値計算部３２４は１６個のシンドロームバッファ３２３＿０１〜３２３＿１６に格納されたシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置・訂正値を計算してエラー訂正部３２５に供給する。エラー訂正部３２５は誤り位置・訂正値計算部３２４から供給される誤り位置・訂正値に応答して、誤り位置より誤りデータが格納されたＤＲＡＭ４のアドレスを計算してモジュールコントロール３２０に通知する。従って、モジュールコントロール３２０はダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１を起動するので、ＤＲＡＭ４から誤りデータが含まれたデータを内蔵ＳＲＡＭ３２７に読み出され、誤り訂正値が内蔵ＳＲＡＭ３２７に上書きされる。次に再びダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１をモジュールコントロール３２０が起動するので、ＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４を介してＤＲＡＭ４の第１テーブルTable 1の該当する位置に誤り訂正値が上書きされる。このＤＲＡＭ４の第１テーブルTable 1での上書き処理は、エラーの個数分反復される。また、その際にはＤＲＡＭ４に対してバースト転送を実行して、バースト転送されるデータに含まれる複数のエラー訂正データを選択してＤＲＡＭ４に上書きすることも可能である。
【０１７２】
《ＲＳデコーダの動作》
図１０は、図９に示した下ＤＶＢ−Ｈシステムの受信機のための本発明の実施の形態４による半導体集積回路３のＲＳデコーダ３２の動作を示す図である。
【０１７３】
図１０に示すように、ＲＳデコーダ３２によるＲＳデコーディングが開始されると、ステップ１００〜１０２では初期条件としてそれぞれ、ｉ＝０、ｊ＝０、ｋ＝０が設定される。
【０１７４】
ここで、ｉはＲＳデコーダ３２によってアクセスされるＤＲＡＭ４の第１テーブルTable 1のロウと第２テーブルTable 2のロウを示しており(ｉ＝０〜１０２３)、ｊはＲＳデコーダ３２によってアクセスされるＤＲＡＭ４の第１テーブルTable 1のカラムと第２テーブルTable 2のカラムを示しており(ｊ＝０〜２５４)、ｋはＤＲＡＭ４の第１テーブルTable 1と第２テーブルTable 2とで１６ロウを１つの単位で処理する場合での単位内部のロウの位置を示している(ｋ＝０〜１５)。
【０１７５】
ステップ１０３では、ＲＳデコーダ３２のモジュールコントロールユニット３２０は、ダイレクトメモリアクセスコントローラ３２１を起動する。従って、ダイレクトメモリアクセスコントローラ３２１は、ＤＲＡＭ４の第１テーブルTable 1の１６バイトの格納データと第２テーブルTable 2の２バイトの消去ビットとを内蔵ＳＲＡＭ３２７に転送する。
【０１７６】
ステップ１０４では、ＲＳデコーダ３２のシンドローム生成部３２２は、内蔵ＳＲＡＭ３２７をアクセスする。それによって、内蔵ＳＲＡＭ３２７の格納データと消去ビットに関してシンドローム(中間値)が形成され、シンドロームはシンドロームバッファ３２３＿０１〜３２３＿１６に格納される。
【０１７７】
ステップ１０５では、ｉ＝ｉ＋１とｋ＝ｋ＋１とのパラメータ更新が実行される。
【０１７８】
ステップ１０６では、ｋ＝１５か否かが判定される。ステップ１０６での判定結果がＮｏの場合にはステップ１０４に処理は戻され、ステップ１０６での判定結果がＹｅｓの場合にはステップ１０７に処理が移行する。ステップ１０６での判定結果がＹｅｓの場合には、ステップ１０３でリードした１６バイト分の格納データのシンドロームの処理が終了したことを意味する。
【０１７９】
ステップ１０７では、ｊ＝ｊ＋１のパラメータ更新が実行される。
【０１８０】
ステップ１０８では、ｊが２５４か否かが判断される。ステップ１０８での判定結果がＮｏの場合にはステップ１０２に処理は戻されて、ステップ１０８での判定結果がＹｅｓの場合にはステップ１０９に処理が移行する。Ｙｅｓの場合は、１６ロウ分のシンドロームの生成が終了したことを意味する。
【０１８１】
ステップ１０９では、ｉ＝０、ｋ＝０として、ｉの値とｋの値とをクリアする。
【０１８２】
ステップ１１０では、ＲＳデコーダ３２の誤り位置・訂正値計算部３２４はシンドロームバッファ３２３＿０１〜３２３＿１６に格納されたｉロウ目のシンドロームを読み出して、このシンドロームから誤り位置多項式とエラー評価多項式とを使用して誤り位置・訂正値を計算する。
【０１８３】
ステップ１１１では、エラー訂正部３２５は誤り位置・訂正値計算部３２４から供給される誤り位置・訂正値に応答して、誤り位置より誤りデータが格納されたＤＲＡＭ４のアドレスを計算してモジュールコントロール３２０に通知する。従って、モジュールコントロール３２０はダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１を起動して、ＤＲＡＭ４から誤りデータが含まれたデータを内蔵ＳＲＡＭ３２７に読み出して、誤り訂正値を内蔵ＳＲＡＭ３２７に上書きする。モジュールコントロール３２０は再びダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３２１を起動して、ＤＲＡＭインターフェース(ＤＲＡＭＩＦ)３４を介して、誤り訂正値をＤＲＡＭ４の第１テーブルTable 1の該当する位置に上書きする。
【０１８４】
ステップ１１２では、ｉ＝ｉ＋１、ｋ＝ｋ＋１のパラメータ更新が実行される。
【０１８５】
ステップ１１３では、ｋ＝１５か否かが判断される。ステップ１１３での判定結果がＮｏの場合にはステップ１０９に処理は戻され、ステップ１１３での判定結果がＹｅｓの場合にはステップ１１４に処理が移行する。ステップ１１３での判定結果がＹｅｓの場合には、１６ロウ分の誤り訂正処理が終了したことを意味する。
【０１８６】
ステップ１１４では、ｉ＝１０２３か否かが判定される。ステップ１１４での判定結果がＮｏの場合にはステップ１０１に処理は戻されて、ステップ１１４での判定結果がＹｅｓの場合には処理は終了される。
【０１８７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８８】
例えば、バックエンドＳｏＣとして構成された半導体集積回路３の半導体チップと、ＤＲＡＭ４の半導体チップとは、ＳＩＰ(System in Package)またはＭＣM(Multi Chip Module)と呼ばれる混成集積回路の１個の樹脂封止パッケージに形成されることが可能である。
【符号の説明】
【０１８９】
１…受信アンテナ
２…フロントエンドモジュール
３…半導体集積回路
４…ＤＲＡＭ
５…表示装置
６…スピーカー
３１…トランスポートストリームインターフェース(ＴＳＩＦ)
３２…ＲＳデコーダ
３３…内蔵ＳＲＡＭ
３４…ＤＲＡＭインターフェース(ＤＲＡＭＩＦ)
３５…中央処理ユニット(ＣＰＵ)
３６…ビデオデコーダ
３７…オーディオデコーダ
３８…バス
３２０…モジュールコントロールユニット
３２１…ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)
３２１１…リクエスト間隔制御部３２１１
３２２…シンドローム生成部
３２３…シンドロームバッファ
３２４…誤り位置・訂正値計算部
３２５…エラー訂正部
３２６…ＳＲＡＭインターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012231201.tif 000009
【図８】
2012231201.tif 000010
【図９】
2012231201.tif 000011
【図１０】
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