(57)【要約】      （修正有）【課題】揮発性メモリセル領域と不揮発性メモリセル領域とを変更することが可能な半導体記憶装置を提供する。【解決手段】第２状態でのデータ保持時間は第１状態でのデータ保持時間よりも長いメモリセルＭＣと、第１信号線ＢＬと、第２信号線ＷＬと、前記メモリセルＭＣがマトリクス状に形成されるメモリセルアレイ１０と、前記第１、第２信号線ＢＬ、ＷＬを介して前記メモリセルを駆動するドライバと、を具備し、前記ドライバは、メモリセルに印加する電圧、電流、及び電荷量のうちいずれか１つの値、又はこれら値の組み合わせ、並びに前記電圧、電流、及び電荷量の波形及び／または前記電圧、電流、及び電荷量のうち少なくとも１つの転送時間の長さ、の両方またはいずれか一方を制御することで、前記メモリセルを前記第１状態または前記第２状態のいずれかの状態に遷移させる。【選択図】図１
2012038371.tif 000002
【特許請求の範囲】
【請求項１】
電気的に判別可能な第１状態及び第２状態のいずれか状態を有し、前記第２状態でのデータ保持時間の長さが前記第１状態よりも長い第１メモリセルと、
第１の方向に沿って形成された第１信号線と、
前記第１方向と直交する第２方向に沿って形成された第２信号線と、
各々が前記第１信号線と前記第２信号線とが交差する第１領域近傍に設けられ、前記第１信号線と前記第２信号線とによって電気的に接続される前記第１メモリセルがマトリクス状に形成される第１メモリセルアレイと、
前記第１、第２信号線を介して前記第１メモリセルを駆動する信号線ドライバと、
を具備し、
前記信号線ドライバは、前記第１メモリセルに印加する電圧、電流、及び電荷量のうちいずれか１つの値、又はこれら値の組み合わせ、並びに前記電圧、電流、及び電荷量の波形及び／または前記電圧、電流、及び電荷量のうち少なくとも１つの転送時間の長さ、の両方またはいずれか一方を制御することで、前記第１メモリセルを前記第１状態または前記第２状態のいずれかの状態に遷移させる
ことを特徴とする半導体記憶装置。
【請求項２】
少なくとも１つの第２メモリセルを含む管理部を更に備え、
前記管理部に設けられた前記第２メモリセルは、この第２メモリセルに制御される前記第１メモリセルが前記第１状態または前記第２状態のいずれか状態であるかを示す少なくとも１つの管理ビット情報を有し、
前記第１メモリセルは、前記管理ビット情報に基づき制御される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１メモリセルが備える前記第１状態または前記第２状態のいずれか情報と前記管理部内に設けられた前記第２メモリセルが備える前記管理ビット情報とを読み出すセンスアンプを更に備え、
１つの前記センスアンプによって時分割により前記情報と前記管理ビット情報とが読み出し後、判別され、又は各々に対応した複数のセンスアンプによって同時に読み出し後、判別される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１メモリセルが前記第１状態であるか前記第２状態であるかは、前記管理部に設けられた前記第２メモリセルが備える前記情報を、前記センスアンプによって読み出すことで判別可能である
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１メモリセルアレイにおいて前記第１状態とされる前記第１メモリセルの管理情報を備えた領域を含み、前記管理情報に基づき該当する前記第１メモリセルを前記第１状態から前記第２状態へと遷移させる制御部を更に備え、
前記管理情報は、前記第１状態の前記第１メモリセルに対する前記データの書き込み、読み出しが実行されてからの経過時間及び前記データのリフレッシュ回数を含み、
前記制御部は、
前記データの書き込み、読み出しが実行されてからの経過時間が長い前記第１メモリセルを管理する第１管理部と、
前記第１状態の前記第１メモリセルに対する前記リフレッシュ回数を管理する第２管理部と
を具備することを特徴とする請求項２乃至４記載いずれか一項記載の半導体記憶装置。
【請求項６】
前記第１方向と直交する第２方向に沿って形成され、前記第２信号線と隣接する第３信号線を更に備え、
前記管理部は、
前記第１信号線と前記第３信号線とが交差する第２領域に設けられ、前記第１信号線と前記第３信号線によって電圧が印加され、前記第１メモリセルが前記第１状態か否かを示すデータを保持可能とする前記第２メモリセルが前記第１信号線と直行する方向に沿って形成される第２メモリセルアレイを含み、
前記信号線ドライバは、前記第１信号線及び第３信号線を介して前記データとして前記第２メモリセルを高抵抗状態または低抵抗状態のいずれかに遷移させる
ことを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、同一メモリセルが揮発特性及び不揮発性特性を有し、このメモリセルの特性を制御可能な半導体記憶装置に関する。
【背景技術】
【０００２】
揮発性メモリと不揮発性メモリを１つのチップに混載した半導体装置が開発されている。この半導体装置において、揮発性メモリは、動作速度が速いが、リフレッシュ動作を行う必要性を有し、不揮発性メモリは動作速度が遅いが、リフレッシュ動作が不要であるという性質を有している。
【０００３】
ところで、近時、メモリセルの特性の違いを利用して１つのメモリセルアレイ内に不揮発性メモリセル領域と不揮発性メモリセル領域を有する半導体記憶装置が開発されている。すなわち、揮発性メモリセル領域内のセルは、例えばデータの保持特性が弱く、不揮発性メモリセル領域内のセルは、例えばデータの保持特性が強いという特性を有している。この半導体記憶装置は、出荷時に揮発性メモリセル領域と不揮発性メモリセル領域が設定されており、これらの領域を任意に変更することが困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０９００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
揮発性メモリセル領域と不揮発性メモリセル領域とを変更することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば半導体記憶装置は、メモリセルと、メモリセルアレイと、信号線ドライバとを具備する。前記メモリセルは、電気的に判別可能な第１状態及び第２状態のいずれか状態を有し、前記第２状態でのデータ保持時間は前記第１状態でのデータ保持時間よりも長い。前記メモリセルアレイには、第１の方向に沿って形成された第１信号線と、前記第１方向と直交する第２方向に沿って形成された第２信号線と、各々が前記第１信号線と前記第２信号線とが交差する第１領域近傍に設けられ、前記第１信号線と前記第２信号線とによって電気的に接続されるメモリセルがマトリクス状に形成される。前記信号線ドライバは、前記第１、第２信号線を介して前記メモリセルを駆動する。この前記信号線ドライバは、メモリセルに印加する電圧、電流、及び電荷量のうちいずれか１つの値、又はこれら値の組み合わせ、並びに前記電圧、電流、及び電荷量の波形及び／または前記電圧、電流、及び電荷量のうち少なくとも１つの転送時間の長さ、の両方またはいずれか一方を制御することで、前記メモリセルを前記第１状態または前記第２状態のいずれかの状態に遷移させる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の全体構成例。
【図２】第１の実施形態に係るメモリセルアレイの詳細図。
【図３】第１の実施形態に係るメモリセルアレイの斜視図。
【図４】第１の実施形態に係るメモリセルの特性を示した図。
【図５】第１の実施形態に係るメモリセルアレイの回路図。
【図６】第１の実施形態に係る電流制御回路を備えた信号線ドライバの回路図。
【図７】第１の実施形態に係る可変抵抗素子に印加する電圧の概念図であり、図７（Ａ）は印加電圧及びその印加時間を示した概念図であり、図７（ｂ）は電圧の立ち上がりの程度を示した概念図。
【図８】第１の実施形態に係る制御部の概念図。
【図９】第１の実施形態に係る制御部の動作を示すフローチャート。
【図１０】第１の実施形態に係る制御部の動作を示すフローチャート。
【図１１】第１の実施形態に係る制御部の動作を示すフローチャート。
【図１２】第１の実施形態に係る制御部の動作を示すフローチャート。
【図１３】第１の実施形態に係るリフレッシュ動作の対象順位の変動を示す概念図。
【図１４】第１の実施形態の変形例に係るメモリセルアレイに制御情報を設けた概念図。
【図１５】第２の実施形態に係るメモリセルアレイにおいて、揮発性、不揮発性メモリセルの領域を分けた概念図。
【図１６】第２の実施形態の変形例に係るメモリセルアレイにおいて、揮発性、不揮発性メモリセルの領域を分けた概念図。
【発明を実施するための形態】
【０００８】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
[第１の実施形態]  
本実施形態に係る半導体記憶装置は、メモリセルＭＣに対する電圧の印加方法、具体的には例えば印加する電圧の大きさ、その印加時間、及び電圧の上昇速度（立ち上がり速度）などを変化させる。これにより同一メモリセルＭＣの特性を、揮発性・不揮発性いずれかの特性に遷移させる。
【００１０】
データの書き込み及び読み出しを迅速に行うため、書き込み動作や読み出し動作などデータアクセス量が増加したメモリセルＭＣを揮発性メモリに遷移させる。
【００１１】
これに対し、データアクセス量が低減した場合など、長時間アクセスがないメモリセルＭＣを不揮発性メモリに遷移させる。
【００１２】
図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。本実施形態は、メモリセルＭＣとして抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を用いた場合について説明する。  
１．全体構成例について  
図１は、本実施形態に係るメモリセルＭＣとしてＲｅＲＡＭを用いた半導体記憶装置のブロック図である。図１に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、電圧発生回路１３、制御部１４、及びカラムデコーダ１５を備える。
【００１３】
メモリセルアレイ１０は、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交点に設けられた複数のメモリセルＭＣを備えている。複数のメモリセルＭＣの集合体によって、マット（ＭＡＴ）１６と呼ばれる単位が構成される。
【００１４】
メモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、及び保護層が順次積層された構造を備えている。
【００１５】
メモリセルアレイ１０において同一行に配置された複数のメモリセルＭＣは同一のワード線ＷＬに接続され、同一列にある複数のメモリセルＭＣは同一のビット線ＢＬに接続されている。またワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣは、第１、第２方向の両方に直交する第３方向（半導体基板表面に対する垂線方向）に沿って複数設けられる。つまりメモリセルアレイ１０は、メモリセルＭＣが３次元的に積層された構造を有している。この３次元構造におけるメモリセルの各層を、以下ではメモリセルレイヤーと呼ぶことがある。
【００１６】
１−１．メモリセルアレイ１０の構成例の詳細について  
次に、図２を用いて上記説明したメモリセルアレイ１０の詳細な構成例について説明する。図２はメモリセルアレイ１０のブロック図であり、１つのメモリセルレイヤーのみを示している。
【００１７】
図示するように、本実施形態に係るメモリセルアレイ１０はマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット１６を備える。ｍ、ｎはそれぞれ１以上の自然数である。前述したようにマット１６の各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマット１６には、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット１６内には、（１６×１６）個のメモリセルＭＣが含まれる。また、メモリセルアレイ１０内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。同一行にある複数のマット１６（すなわちワード線ＷＬを共通にするマット１６）が、ブロックＢＬＫを構成する。このため、メモリセルアレイ１０は、ブロックＢＬＫ０〜ＢＬＫｎにより構成されている。以下、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。
【００１８】
また本実施形態は、１つのメモリセルレイヤーが複数のマット１６を備えている場合について説明するが、マット１６の数は１つでも良い。また、１つのマット１６内に含まれるメモリセルＭＣの数は、（１６×１６）個に限定されるものでもない。更に、ロウデコーダ１１及びセンスアンプ１２はマット１６毎に設けられても良いし、複数のマット１６間で共通に用いられても良い。以下では後者の場合を例に説明する。
【００１９】
１−２．メモリセルアレイ１０の斜視図について  
図３は、メモリセルアレイ１０の一部領域の斜視図であり、上記構成のメモリセルアレイ１０が三次元的に構成された様子を示している。図示するように、本例に係るメモリセルアレイ１０は、半導体基板の基板面垂直方向（第３方向）に、複数積層（第１のメモリセルレイヤー、第２のメモリセルレイヤー、…）されている。図３の例では、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬ／メモリセルＭＣ／ワード線ＷＬ／…の順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組が、層間絶縁膜を介在して積層されても良い。
【００２０】
１−３．メモリセルＭＣの電気特性について
次に、上記メモリセルＭＣの特性について説明する。メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて、“０”または“１”の１ビットデータを保持する。可変抵抗素子ＶＲは、抵抗値が、例えば１ｋ〜１０ｋΩである低抵抗状態と、抵抗値が、例えば１００ｋ〜１ＭΩである高抵抗状態とを取りうる。
【００２１】
高抵抗状態が“０”データを保持した状態であり、データが書き込まれた状態（プログラムレベル）である。低抵抗状態は、“１”データを保持した状態であり、データが消去された状態（消去レベル）である。
【００２２】
更に“０”データを保持する高抵抗状態において、メモリセルＭＣは“０”データの保持時間が短い第１状態（揮発性）、第１状態にくらべ保持時間が長い第２状態（不揮発性）のいずれかの状態に遷移可能である。つまり、第１状態のメモリセルＭＣは、例えばＤＲＡＭのようなリフレッシュ動作を必要とする特性を持ち、第２状態のメモリセルＭＣは、例えばフラッシュメモリのように主電源がオフ状態であっても長時間データを保持する特性を持つ。これら第１、第２の状態は、可変抵抗素子ＶＲに印加する電圧のパルス幅、その電圧値、及び電圧の上昇速度（立ち上がり速度）などによって制御できる。なお、低抵抗状態が“０”データを保持した状態で、高抵抗状態が、“１”データを保持した状態であってもよい。
【００２３】
後述するが、具体的にはメモリセルＭＣを第２状態に遷移させる場合よりも、可変抵抗素子ＶＲに印加する電圧のパルス幅を小さく、その電圧値を小さく、更には電圧の上昇速度を遅くする（立ち上がり角度を小さくする）ことでメモリセルＭＣは第１状態に遷移する。また、メモリセルＭＣを第１状態に遷移させるには、第２状態に遷移させる場合の電圧のパルス幅、その電圧値、及び上昇速度よりも、それぞれの値のうちすくなくとも１つを小さくすればよい。
【００２４】
図４を用いて、電圧制御がなされた際のメモリセルＭＣの特性について説明する。図４は高抵抗状態における第１状態及び第２状態に遷移したメモリセルＭＣの特性を示したグラフである。
【００２５】
図４に示すように、メモリセルＭＣへの書き換え可能回数は、第２状態よりも揮発性を示す第１状態の方が多い。
【００２６】
保持特性（図中、保持時間と記載）は、第１状態よりも第２状態の方が優れている。つまり、第２状態に遷移したメモリセルＭＣの方が、第１状態に遷移したメモリセルＭＣよりもデータの保持特性が良い。
【００２７】
次に揮発性について説明する。上記保持特性に関連するが、第２状態の保持特性は第１状態の保持特性よりも優れている。このため、第１状態に遷移したメモリセルＭＣは、第２状態に遷移したメモリセルＭＣに比べ揮発性を示す。また第２状態に遷移したメモリセルＭＣは、第１状態に遷移したメモリセルＭＣよりも不揮発性を示す。
【００２８】
次に消費電力（データを保持するために必要なチップ全体の電力、以下保持電流と呼ぶことがある）について説明する。第１状態、すなわち揮発性メモリセルＭＣであると、データの保持時間が不揮発性メモリセルＭＣに比べ短くなる。このため、揮発性メモリセルＭＣにデータを保持させるべく、リフレッシュ動作を必要な回数だけ行う必要がある。つまり、メモリセルＭＣに所定の電圧または電流を流すこととなり、半導体記憶装置全体で消費する電力が多くなる。
【００２９】
これに対し、第２状態、すなわち不揮発性メモリセルＭＣであると、揮発性メモリセルＭＣに比べてリフレッシュ動作を行うこと自体が少ない。つまり、不揮発性メモリセルＭＣにリフレッシュ動作を行ってもよいが、揮発性メモリセルＭＣに比べるとこのリフレッシュ動作は少なく済む。従って、消費電流は極小な値とされる。
【００３０】
書き込み方式について説明する。前述したようにメモリセルＭＣを第２状態に遷移させるための電圧よりも短い印加時間及び／または低電圧を与えるとメモリセルＭＣは、第２状態から第１状態、すなわち揮発性メモリセルＭＣに遷移する。
【００３１】
これに対し、第１状態に遷移させる電圧よりも長い印加時間及び／または高電圧を与えると第１状態から第２の状態、すなわち不揮発性メモリセルＭＣに遷移する。
【００３２】
換言すれば、メモリセルＭＣにインパクトの大きな電圧、電流を与えると不揮発性メモリセルＭＣに遷移し、インパクトの小さな電圧、電流を与えると揮発性メモリセルＭＣに遷移する。
【００３３】
次に、動作速度について説明する。上記説明したように、メモリセルＭＣを第１状態から第２状態に遷移させるための電圧よりも、データの書き込み時間が短く、そして印加電圧の値が小さいと、メモリセルＭＣの特性は第２状態から第１状態、すなわち揮発性メモリセルＭＣへと遷移する。このため、揮発性メモリセルＭＣにアクセスするまでの時間が短くなり、回路全体の動作速度が向上する。
【００３４】
これに対し、第２状態、すなわち不揮発性メモリセルＭＣであると、データの書き込み時間が長く、印加電圧の値が大きい。このため、揮発性メモリセルＭＣにアクセスするまでの時間が長くなり、回路全体の動作速度が低下する。
【００３５】
なお、図４では示さなかったが、メモリセルＭＣを第２状態に遷移させる場合よりも、電圧をゆっくり上昇させる（立ち上がり速度を落とす）ことで、メモリセルＭＣを第１状態に遷移させることが出来る。
【００３６】
１−４．メモリセルＭＣの回路図について
図５は、上記メモリセルアレイ１０の回路図であり、特に１つのメモリセルレイヤーにおける、図２の領域Ａ１に相当する領域を示している。  
図示するようにメモリセルアレイ１０中には、複数のマット１６間を通過するようにして、複数のビット線ＢＬとワード線ＷＬとが形成されている。
【００３７】
マット１６は、前述の通り１６本のビット線ＢＬと１６本のワード線ＢＬとを含む。また、上記したように、マット１６は（ｍ＋１）×（ｎ＋１）個だけある。つまり、あるブロックＢＬＫｉにはワード線ＷＬ（１６ｉ）〜ＷＬ（１６ｉ＋１５）が形成される。またあるブロックＢＬＫに含まれる複数のマット１６の各々には、ビット線ＢＬ（１６ｊ）〜ＢＬ（１６ｊ＋１５）が形成される。但しｉ＝０〜ｎ、ｊ＝０〜ｍである。
【００３８】
そして、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。
【００３９】
また上記ワード線ＷＬはロウデコーダ１１に接続される。他方、ビット線ＢＬ０〜ＢＬｎは、センスアンプ１２に接続される。
【００４０】
１−５．周辺回路について  
図１に戻って、ロウデコーダ１１について説明する。ロウデコーダ１１は、データの書き込み、読み出し、及び消去の際に、ホスト機器から供給されたロウアドレスＲＡをデコードする。このロウデコーダ１１は信号線ドライバ１１−１を備える。つまり、ロウデコーダ１１は、ロウアドレスＲＡのデコード結果に応じていずれかのワード線ＷＬを選択し、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して、適切な電圧を供給する。
【００４１】
より具体的には、選択ワード線ＷＬに対して電圧ＶL_WLを印加し、非選択ワード線ＷＬに電圧ＶH_WL（＞電圧ＶL_WL）を印加する。なお、整流素子ＤＤに対して逆バイアスが印加されるのであれば、非選択ワード線ＷＬに電圧ＶL_WLを印加してもよい。なお、電圧ＶH_WLと電圧ＶL_WLとの大小関係は、電圧ＶH_WL＜電圧ＶL_WLであってもよいし、電圧ＶH_WL＝電圧ＶL_WLであってもよい。このように大小関係は、メモリセルアレイ１０に流れる電流の総和を最小にするため、または動作マージンを拡大するためという理由から変化する。ここで動作マージンについて説明する。
【００４２】
メモリセルＭＣを正常に動作させるために、メモリセルアレイ１０に印加する電圧や電流等にあるレンジ（幅）を持たせている。更にノイズを受けてもメモリセルＭＣを正常に動作させるため、ある程度の余裕を持たせて電圧や電流の印加範囲を決めている。この余裕を動作マージンという。通常、ある１点のパラメータ（電圧、電流など）に着目してマージンを上げようとしても、別のパラメータとトレードオフとなっている場合がほとんどである。このため、電圧や電流の設定値にはそれぞれ最適点がある。上述したように電圧の大小関係を変化させることで、電圧の最適点を複数設定する作業のことを広義に動作マージンを拡大すると定義した。またなお、以下では、電圧ＶH_WL＞電圧ＶL_WLとして説明する。
【００４３】
カラムデコーダ１５は、データの書き込み、読み出し、及び消去の際に、図示せぬホスト機器から供給されたカラムアドレスＣＡをデコードする。そしてカラムデコーダ１５は、カラムアドレスＣＡのデコード結果に応じていずれかのビット線ＢＬを選択する。
【００４４】
センスアンプ１２は、ビット線ＢＬに電気的に接続されている。このセンスアンプ１２は信号線ドライバ１２−１を備える。
【００４５】
つまり、センスアンプ１２は、データの読み出し、書き込み、または消去の際に、カラムデコーダ１５によって選択された選択ビット線ＢＬ、及び非選択ビット線ＢＬに対して、適切な電圧を供給する。より具体的には、選択ビット線ＢＬに対して電圧ＶH_WLを印加し、非選択ワード線ＷＬに電圧ＶL_WL（＜電圧ＶH_WL）を印加する。なお、整流素子ＤＤに対して逆バイアスが印加されるのであれば、非選択ビット線ＢＬに電圧ＶH_BLを印加してもよい。またデータの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。
【００４６】
なお、上記センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５は、メモリセルレイヤー毎、マット１２毎に設けられていても良いし、またはメモリセルレイヤー間で共通に用いられてもよい。更に、これらセンスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５を、メモリセルレイヤー間で共通に用いる場合には、メモリセルＭＣのアドレスの割付を変更・修正すればよい。これにより、複数のメモリセルレイヤーが積層されていた場合であっても、センスアンプ１２、ロウデコーダ１１、及びカラムデコーダ１５などの周辺回路規模を抑制することが出来る。
【００４７】
電圧発生回路１３は、制御部１４の制御に従って、上記電圧ＶL_BL、電圧ＶH_BL、電圧ＶL_WL及び電圧ＶH_WLを生成する。電圧発生回路１３は、信号線ドライバ１１−１に電圧ＶL_WL及び電圧ＶH_WLを供給し、信号線ドライバ１２−１に電圧ＶL_BL及び電圧ＶH_BLを供給する。
【００４８】
図６を用いてセンスアンプ１２内に設けられた信号線ドライバ１２−１の構成例について説明する。信号線ドライバ１２−１は、ｐチャネル型のＭＯＳトランジスタ２０〜２３、及び電流源２４を備える。ＭＯＳトランジスタ２０のソース端には電圧Ｖｐｒｏｇ（上記電圧ＶL_BL又は電圧ＶH_BL）が供給され、ドレイン端はＭＯＳトランジスタ２２のソース端に接続され、ゲートはノードＮ１に接続される。このノードＮ１には、制御部１４からＭＯＳトランジスタ２０をオンまたはオフする信号が供給される。
【００４９】
ＭＯＳトランジスタ２１のソース端は上記ＭＯＳトランジスタ２０のソース端と共通接続され、ドレイン端はＭＯＳトランジスタ２３のソース端に接続され、ゲートはノードＮ１でＭＯＳトランジスタ２０のゲートと共通接続される。つまり、ノードＮ１の電位が‘Ｌ’レベルであると、ＭＯＳトランジスタ２０、２１がそれぞれオン状態とされ、電圧Ｖｐｒｏｇに相当する電流がＭＯＳトランジスタ２０及び２１のドレイン端に流れる。
【００５０】
また、ＭＯＳトランジスタ２２のソース端はＭＯＳトランジスタ２０のドレイン端に接続され、ドレイン端は電流源２４に接続され、ゲートはノードＮ２に接続される。
【００５１】
ＭＯＳトランジスタ２３のソース端は、ＭＯＳトランジスタ２１のドレイン端に接続され、ドレイン端は、ビット線ＢＬに接続され、ゲートはノードＮ２でＭＯＳトランジスタ２２のゲートと共通接続される。このノードＮ２はＭＯＳトランジスタ２２のドレイン端に接続される。つまり、ＭＯＳトランジスタ２２のゲートとドレイン端との電位は同値とされる。つまり、ノードＮ１、ノードＮ２の電位が‘Ｌ’レベルとされ、ＭＯＳトランジスタ２０、２２がオン状態とされると、電圧Ｖｐｒｏｇに応じた電流がＭＯＳトランジスタ２２のドレイン端に流れる。つまり、ノードＮ２の電位が上昇し、ある電位に達するとＭＯＳトランジスタ２２はオフ状態とされる。すると、ＭＯＳトランジスタ２２のドレイン端には電流が流れないことから、ノードＮ２の電位が減少し、ある値でＭＯＳトランジスタ２２が再度オン状態とされる。つまり、ＭＯＳトランジスタ２２は、オンとオフとを繰り返しながら、一定電流（一定電圧）を電流源２４に供給する。これにより、電流源２４は定電流Ｉｃｏｍｐを出力する。
【００５２】
ＭＯＳトランジスタ２０はＭＯＳトランジスタ２１とミラー回路を形成し、ＭＯＳトランジスタ２２はＭＯＳトランジスタ２３とミラー回路を形成する。つまり、ＭＯＳトランジスタ２３のドレイン端に流れる電流は定電流源２４に流れる電流Ｉｃｏｍｐとなる。信号線ドライバ１２−１は、定電流Ｉｃｏｍｐを一定に保ちつつ、電圧の大きさなどを変化させる。
【００５３】
次に、図７（ａ）、図７（ｂ）を用いて、上記信号線ドライバ１２−１が可変抵抗素子ＶＲに印加する電圧について説明する。図７（ａ）は、可変抵抗素子ＶＲに印加する電圧の一例を示したグラフであって、印加電圧及びその印加時間について示した概念図である。図７（ａ）に示すように、信号線ドライバ１２−１は、印加時間がΔｔ１時間であって、且つ電圧Ｖｐｒｏｇ２または電圧Ｖｐｒｏｇ１（＞電圧Ｖｐｒｏｇ２）のいずれか電圧を可変抵抗素子ＶＲに印加する場合と、印加時間がΔｔ２（＞Δｔ１）時間であって、且つ電圧Ｖｐｒｏｇ２または電圧Ｖｐｒｏｇ１のいずれか電圧を可変抵抗素子ＶＲに印加する場合と、があるとする。
【００５４】
ここで、電圧Ｖｐｒｏｇ１、及び電圧Ｖｐｒｏｇ２とは前述した電圧ＶH_BLと電圧ＶL_BLとの電位差であり、可変抵抗素子ＶＲに印加される電圧である。
【００５５】
また、電圧ＶH_BLと電圧ＶH_WLとの間に電圧ＶH_BL＞電圧ＶH_WLとの関係が成り立つのであれば、上記電圧Ｖｐｒｏｇ１、及び電圧Ｖｐｒｏｇ２は、値が異なれば電圧ＶH_BLと電圧ＶH_WLとの電位差であってもよい。
【００５６】
前述のように、印加時間が長い程、またその電圧が大きい程、メモリセルＭＣは第２状態へと遷移しやすく（図中、外向きの矢印方向）、逆に印加時間が短く、またその電圧が小さい程、第１状態へと遷移しやすい。つまり、図７において、矢印の向きが外に向かう程、不揮発性メモリセルＭＣに遷移しやすくなる。
【００５７】
また、印加電圧の立ち上がり角度が急峻になる程、第２状態に遷移しやすくなり、角度が鈍化する程、第１状態に遷移しやすい。この様子を図７（ｂ）に示す。図７（ｂ）は、印加電圧の立ち上がり角度を示した概念図である。
【００５８】
図示するように、矢印が外側に向かう程、電圧の上昇、下降が急峻となり、メモリセルＭＣは第２状態へと遷移しやすくなる。なお、上述したようにここでは一例として電圧の大きさを変化させる場合について説明したが、メモリセルＭＣに流れる電流Ｉの大きさを変化させ、または電荷量Ｑを変化させてメモリセルＭＣの状態分布（第１状態または第２状態）を変化させてもよい。
【００５９】
制御部１４は、上記回路を制御する。制御部１４はホスト機器からコマンドを受け取る。次いで制御部１４は、受け取ったコマンドに応じて例えば、データ書込み、データ読み出し、データ消去を行うべく、電圧発生回路１３に上記所定の電圧を生成するよう命令する。
【００６０】
またデータの書き込み時には、ホスト機器から更に書き込みデータを受信し、これを図示せぬバッファを介してセンスアンプ１２に転送する。
【００６１】
また、制御部１４は、メモリセルＭＣの特性（第１状態、第２状態）を制御する。つまり、電圧発生回路１３を制御してメモリセルＭＣに印加する電圧を制御する。また、制御部１４は、第１状態に遷移したメモリセルＭＣを管理する。メモリセルＭＣの管理については図８を用いて後述する。
【００６２】
１−６．電圧発生回路１３の制御について  
以上の構成において、制御部１４による電圧発生回路１３の制御方法について説明する。まず、メモリセルＭＣに電流を流さない場合、すなわち、メモリセルＭＣに逆バイアスを印加し、非書き込みを行う場合について説明する。
【００６３】
この場合、制御部１４は電圧発生回路１３に対し、ワード線ＷＬに転送する電圧よりもビット線ＢＬに転送する電圧の値を小さくまたはワード線ＷＬとビット線ＢＬとに転送する電圧が同一の値となるよう制御する。つまり、制御部１４はワード線ＷＬに電圧ＶH_WLを、ビット線ＢＬに電圧ＶL_BL（＜電圧ＶH_WL）を転送するよう制御する。
【００６４】
また整流素子ＤＤに正バイアスが掛からなければ、ビット線ＢＬとワード線ＷＬとにそれぞれ転送する電圧の組み合わせは、電圧ＶL_BL、電圧ＶL_WL、または電圧ＶH_BL、電圧ＶH_WLであってもよい。これによりメモリセルＭＣには電流が流れない、すなわち非選択状態とされる。
【００６５】
これに対し、メモリセルアレイ１０に形成されたメモリセルＭＣに整流電流を流す場合、すなわちメモリセルＭＣに順方向バイアスを印加し、データ書き込みを行う際、制御部１４は上記電圧発生回路１３にビット線ＢＬに転送する電圧よりもワード線ＷＬに転送する電圧の値を小さくするよう制御する。つまり、ワード線ＷＬに電圧ＶL_WLを、ビット線ＢＬに電圧ＶH_BL（＞電圧ＶL_WL）を転送する。これによりメモリセルＭＣに整流電流が流れる。すなわち選択状態とされる。
【００６６】
より具体的には、データの書き込み時及び消去時には、信号線ドライバ１１−１が選択ワード線ＷＬに電圧ＶL_WLを転送し、信号線ドライバ１２−１が選択ビット線ＢＬに電圧ＶH_BLを転送する。
【００６７】
またメモリセルＭＣが保持するデータを読み出すには、例えば１０ｎｓ〜１００ｎｓ程度のパルス幅を有し、且つ可変抵抗素子ＶＲの備える抵抗値の抵抗値変化をもたらさないような、消去時より更に低い、例えば０．５Ｖ以下の電圧を与える。これにより、例えばビット線に流れる電流或いはビット線における電圧検出によりデータをセンスする。つまり、ワード線ＷＬ及びビット線ＢＬに転送する電圧値を適宜変化させ、メモリセルＭＣに例えば０．５Ｖ程度の電位差を生じさせる。
【００６８】
１−７．揮発性メモリセルＭＣの管理について  
次に、図８を用いて制御部１４について説明する。図８は制御部１４の内部構成の詳細を示した概念図である。図８に示すように、制御部１４は、管理Ｔａｇ１４−１、第１ＬＲＵ（Least Recent used）１４−２、及び第２ＬＲＵ１４−３を備える。
【００６９】
１−７−１．管理Ｔａｇ１４−１について  
図８を用いて管理Ｔａｇ１４−１について説明する。管理Ｔａｇ１４−１は、例えば、不揮発性メモリで構成された記憶領域であるが、データのアクセス高速化のため揮発性メモリへ展開される場合もある。
【００７０】
この管理Ｔａｇ１４−１は、メモリセルアレイ１０内に設けられ、第１状態に遷移したメモリセルＭＣの管理情報（アドレスＡＤ、及び制御情報）を備える。制御情報は、有効ビットＶＢ、リフレッシュ番号ＲＮ、及び時間Ｔである。
【００７１】
この管理Ｔａｇ１４−１は、メモリセルアレイ１０内における第１状態のメモリセルＭＣを管理する。つまり、メモリセルアレイ１０内のメモリセルＭＣが揮発状態として存在することが出来る最大値は、管理Ｔａｇ１４−１が格納できる管理情報の容量による。つまり、管理Ｔａｇ１４−１の容量が大きくなれば、その分管理可能な揮発性メモリセルＭＣの数が増加する。なお、管理Ｔａｇ１４−１が格納できる管理情報の領域は、メモリセルアレイ１０内に設けられた（１６×（ｍ＋１））×（１６×（ｎ＋１））個のメモリセルＭＣに対してであってもよいし、複数のメモリセルアレイ１０に対してであってもよい。
【００７２】
また、管理Ｔａｇ１４−１は、例えばページ単位で第１状態のメモリセルＭＣを管理してもよいし、マット１２単位、ワード線ＷＬ束単位であってもよく、更には論理アドレス単位であってもよい。
【００７３】
アドレスＡＤは、メモリセルアレイ１０内の揮発性メモリセルＭＣの論理アドレスを示す。例えばページ単位で管理している場合、このアドレスＡＤは、ロウアドレスＲＡとなる。また、論理アドレス単位で管理している場合、アドレスＡＤは、ロウアドレスＲＡに加え、カラムアドレスＣＡを保有する。  
有効ビットＶＢは、この管理Ｔａｇ１４−１内に保持されたメモリセルＭＣが、揮発性を示すメモリセルＭＣなのかを示すものである。つまり、正しく揮発性メモリセルＭＣを管理しているか否かを示す情報であり、有効ビットＶＢ＝１であれば、その領域はメモリセルＭＣのアドレスＡＤが格納され、またそのメモリセルＭＣが第１状態であることを示す。これに対し、有効ビットＶＢ≠１であれば、その領域は空きであることを示す。  
リフレッシュ番号ＲＮとは、メモリセルＭＣに対してリフレッシュ動作がなされた回数である。  
時間Ｔとは、メモリセルＭＣへのデータの書き込み、及び読み出しがなされてからの経過時間を示すものである。
【００７４】
この管理Ｔａｇ１４−１による管理単位は、１ページであってもよく、または複数のページを束にした単位、マット単位、であってもよい。つまり、細かい管理を行うにつれて、管理Ｔａｇ１４−１は容量を必要とする。
【００７５】
１−７−２．第１ＬＲＵ１４−２について  
次に、第１ＬＲＵ１４−２について説明する。第１ＬＲＵ１４−２は、制御情報のうち、時間Ｔの値に応じてメモリセルＭＣを制御する。第１ＬＲＵ１４−２は、管理Ｔａｇ１４−１内の制御情報（時間Ｔ）を参照し、管理Ｔａｇ１４−１が管理するメモリセルＭＣに対して、データの書き込み、読み出しが行われた時間からどのくらい時間が経過しているかを参照する。
【００７６】
第１ＬＲＵ１４−２は、他の管理情報の時間Ｔよりも大きい時間Ｔがあると、その時間Ｔに応じたメモリセルＭＣに対してデータの書き込み及び読み出しがなされない可能性が高いと判断する。従って、制御部１４から命令があると、第１ＬＲＵ１４−２は、時間Ｔの値が大きなメモリセルＭＣを選択する。
【００７７】
データの書き込み動作によって第２状態から第１状態へとされたメモリセルＭＣが増加し、管理Ｔａｇ１４−１内における管理領域が一杯であった場合を考える。この場合、制御部１４から命令があると、第１ＬＲＵ１４−２は管理Ｔａｇ１４−１の管理領域を空けるべく、時間Ｔの値が一番大きなメモリセルＭＣを選択する。次いで、制御部１４により、選択されたこのメモリセルＭＣは第２状態、すなわち不揮発性メモリセルＭＣとされる。
【００７８】
管理Ｔａｇ１４−２は、これにより、新たに空いた領域に第２状態から第１状態へ遷移したメモリセルＭＣのアドレスＡＤ情報などを格納させる。
【００７９】
１−７−３．第２ＬＲＵ１４−３について  
次に、第２ＬＲＵ１４−３について説明する。第２ＬＲＵ１４−３は、メモリセルＭＣのリフレッシュ動作を制御する。第２ＬＲＵ１４−３は、制御部１４からメモリセルＭＣにリフレッシュ命令（リフレッシュトリガが入ると）があると、リフレッシュをすべきアドレスを取得する。次いで、制御部１４から指定されたアドレスに対応する制御情報（リフレッシュ回数）を＋１インクリメントする。
【００８０】
２．制御部１４の動作について  
２−１．動作その１
次に、図９を用いて制御部１４の動作（その１）について説明する。図９は、データの書き込みの際の制御部１４の動作を示すフローチャートである。なおデータ書込みとは、‘０’データ書込みを示す。つまり、ビット線ＢＬには電圧ＶH_BLが転送され、ワード線ＷＬには電圧ＶL_WLが転送される。具体的には前述のように例えばワード線ＷＬとビット線ＢＬとに印加される電位差を上記図７（例えば、電圧Ｖｐｒｏｇ２をΔｔ１時間印加する）のように変化させる。
【００８１】
制御部１４は、ホスト（図示せぬ）から書き込み信号があるかを確認する（ステップＳ０）。ここで書込み信号とは、単にデータの書込み及び読み出しが多いメモリセルＭＣの状態を第１状態に遷移させるための信号であってもよいし、‘０’データを書込むための信号であって、且つデータの書込み及び読み出しが多いメモリセルＭＣの状態を第１状態に遷移させるための信号でもよい。
【００８２】
ステップＳ０において書き込み信号があると、制御部１４は書込み対象とされたアドレスに対応するメモリセルＭＣが現在第１状態に遷移したメモリセルＭＣなのか、それとも第２状態に遷移したメモリセルＭＣなのかを管理Ｔａｇ１４−１を参照することで把握する（Ｓ１）。
【００８３】
ステップＳ１の結果、書込み対象とされたメモリセルＭＣが第１状態に遷移した状態であって（Ｓ２、ＹＥＳ）、このメモリセルＭＣに弱書込みを行う場合（Ｓ３、ＹＥＳ）、書込み対象とされたメモリセルＭＣは、既に第１状態に遷移していることから、制御部１４はメモリセルＭＣに何もせず、第１状態を維持させる。なお、この場合、再度弱書込みを行っても良いし、必要に応じて弱書込みをしつつ、‘０’データの書込みを行っても良い。
【００８４】
また、第１状態に遷移しているメモリセルＭＣに対し強書込みを行う場合（Ｓ３、ＮＯ）、制御部１４は、前述した所定の電圧をメモリセルＭＣに印加することで、第２状態に遷移させる。この結果、制御部１４は、管理Ｔａｇ１４−１から第２状態に遷移させたメモリセルＭＣを管理から外す（Ｓ４）。
【００８５】
書き込み対象とされたメモリセルＭＣが第２状態に遷移していた場合であって（Ｓ２、ＮＯ）、このメモリセルＭＣに弱書込みを行う、すなわち第１状態に遷移させる場合（Ｓ５、ＹＥＳ）、制御部１４は所定の電圧をメモリセルＭＣに印加することで、このメモリセルＭＣを第１状態に遷移させる。次いで、制御部１４は、この第２状態から第１状態に遷移させたメモリセルＭＣを管理Ｔａｇ１４−１に格納させる（Ｓ６）。
【００８６】
また、メモリセルＭＣに強書込みを行う、すなわち第２状態に遷移させる場合（Ｓ５、ＮＯ）、この書込み対象とされたメモリセルＭＣは第２状態に遷移していることから、制御部１４はこのメモリセルＭＣに対し再度強書込みを行っても良いし、また何もせずこのメモリセルＭＣを第２状態に維持させたままでもよい。
【００８７】
２−２．動作その２  
次に図１０を用いて制御部の動作（その２）について説明する。図１０は、データの読み出しによって第１または第２状態のいずれかに遷移するメモリセルＭＣに基づいた制御部１４の動作を示すフローチャートである。データの読出しであるので、前述の通り、信号線ドライバ１１−１及び１２−１により、ワード線ＷＬ及びビット線ＢＬに転送する電圧値を適宜変化させ、メモリセルＭＣに例えば０．５Ｖ程度の電位差を生じさせる。
【００８８】
制御部１４は、ホスト（図示せぬ）から読出し信号があるかを確認する（ステップＳ１０）。ステップＳ１０において読出し信号がホストから転送されると、この読出し信号に付随したアドレスに対応するメモリセルＭＣが第１状態に遷移しているメモリセルＭＣなのか、第２状態に遷移しているメモリセルＭＣなのかを管理Ｔａｇ１４−１を参照することで把握する（Ｓ１１）。
【００８９】
ステップＳ１１の結果、第１状態のメモリセルＭＣに対してデータの読出し信号があり（Ｓ１２、ＹＥＳ）、データの読出し後、この読出し対象とされるメモリセルＭＣが第１状態を維持したままであれば（Ｓ１３、ＹＥＳ）、制御部１４は、その読出し対象としたメモリセルＭＣを管理Ｔａｇ１４−１の管理下に格納したままにする。
【００９０】
これに対し、データの読出し後、読出し対象とされるメモリセルＭＣが第１状態から第２状態に遷移した場合（Ｓ１３、ＮＯ）、制御部１４は、この読出し対象とされたメモリセルＭＣを管理Ｔａｇ１４−１の管理下から外す（Ｓ１４）。
【００９１】
また、ステップＳ１１の結果、第２状態のメモリセルＭＣに対してデータの読出し信号があり（Ｓ１２、ＮＯ）、データの読出し後、読出し対象とされるメモリセルＭＣが第２状態から第１状態に遷移した場合（Ｓ１５、ＹＥＳ）、制御部１４は、その読出し対象としたメモリセルＭＣを管理Ｔａｇ１４−１の管理下に入れる（Ｓ１６）。
【００９２】
ステップＳ１５の結果、読出し対象とされたメモリセルＭＣが第２状態を維持したままであれば（Ｓ１５、ＮＯ）、制御部１４はそのメモリセルＭＣをそのまま管理Ｔａｇ１４−１の管理外とする。
【００９３】
２−３．動作その３  
次に、図１１を用いて制御部１４の動作（その３）について説明する。図１１は、上記図９、１０におけるステップＳ６、Ｓ１６の詳細を示したフローチャートである。なお、ホストから書き込み命令及び読出し命令があった際、制御部１４は第１ＬＲＵ１４−２を参照し、第１状態のメモリセルＭＣの管理をする。
【００９４】
データの書き込みまたは読み出しによって第１状態に遷移したメモリセルＭＣがあると、制御部１４は、管理Ｔａｇ１４−１を参照し（Ｓ２０）、アドレス及びそれに対応する制御情報を格納する領域があるか否かについて管理Ｔａｇ１４−１内を確認する（Ｓ２１）。
【００９５】
ステップＳ２１において格納領域があれば（Ｓ２１、ＹＥＳ）、すなわち‘有効ビットＶＢ≠１’とされた領域があれば、制御部１４はその領域に第１状態とされたメモリセルＭＣのアドレス及びそれに対応する制御情報を格納する（Ｓ２２）。
【００９６】
これに対しステップＳ２１において、管理Ｔａｇ１４内に格納領域が無い場合（Ｓ２１、ＮＯ）、すなわち全ての記憶領域において‘有効ビットＶＢ＝１’である場合、制御部１４は第１ＬＲＵ１４−２を参照し、管理Ｔａｇ１４−１内において、一番時間Ｔが経過したアドレスを選択する（Ｓ２３）。
【００９７】
換言すれば、アクセスがない状態、つまり読み出し及び書き込みがなされない状態が続いたアドレスを選択する。この際、制御部１４は第１ＬＲＵ１４−２を用いて時間Ｔを参照し、この時間Ｔの値が大きなアドレスを選択する。
【００９８】
次いで、制御部１４はステップＳ２３で選択したアドレスに該当するメモリセルアレイＭＣを第１状態から第２状態へと遷移させ（Ｓ２４）、管理Ｔａｇ１４−１の管理から、このアドレスを外す（Ｓ２５）。
【００９９】
ステップＳ２５の後、制御部１４は空いた格納領域（有効ビットＶＢ≠１の領域）にステップＳ１において第１状態とされたメモリセルＭＣのアドレスを格納させる（Ｓ２６）。
【０１００】
２−４．動作その４  
次に図１２を用いて制御部１４の動作（その４）について説明する。図１２は、図示せぬホストからリフレッシュ動作を要求する信号があった場合における制御部１４の動作を示すフローチャートである。なお、本実施形態では書き込み命令や読み出し命令も、メモリセルＭＣにとってはリフレッシュ動作に該当するものとする。
【０１０１】
つまり、リフレッシュ信号の他、書き込み信号、及び読み出し信号があると、制御部１４は第２ＬＲＵ１４−３を参照する。このように、制御部１４は、リフレッシュ信号の他、書き込み信号、及び読み出し信号があった際にも管理Ｔａｇ１４−１を用いて第１状態のメモリセルＭＣの管理をする。以下説明は、図示せぬホストからリフレッシュ信号が供給された場合に着目して説明するが、書き込み信号、及び読み出し信号が供給された場合であっても以下のフローに沿った動作をすることから説明を省略する。
【０１０２】
図示せぬホストからリフレッシュ信号（トリガ）を受信すると（Ｓ３０）、制御部１４は第２ＬＲＵ１４−３を参照して書き込み、読み出し、及びリフレッシュがなされた時刻から最も時間が経過しているアドレスを検索する（Ｓ３１）。次いで、制御部１４は管理Ｔａｇ１４−１から該当するアドレスを取得する（Ｓ３２）。その後、制御部１４は取得したアドレスの制御情報のうちリフレッシュ回数を参照し、規定回数よりもリフレッシュ回数が少なければ（Ｓ３４、ＹＥＳ）、この回数を＋１インクリメントし（Ｓ３４）、リフレッシュ命令があったアドレスのメモリセルＭＣに対しリフレッシュ動作を実行する（Ｓ３５）。
【０１０３】
これに対し、ステップＳ３３において、規定よりもリフレッシュ回数が多い場合には（Ｓ３３、ＮＯ）、制御部１４はこのアドレスのメモリセルＭＣを第１状態から第２状態へと遷移させる（Ｓ３６）。つまり、制御部１４は、信号線ドライバに対し所定の電圧を印加し、第１状態の揮発性から第２状態の不揮発性へと電気特性を遷移させるよう制御する。
【０１０４】
その後、制御部１４は、この第２状態とされたメモリセルＭＣを管理Ｔａｇ１４−１の格納領域から外す（Ｓ３７）。これにより、管理Ｔａｇ１４−１の管理領域に空きが生じる。
【０１０５】
次に、図１３を用いて上記説明した第２ＬＲＵ１４−３がメモリセルＭＣに対して行うリフレッシュ対象の順位付け、及び第１ＬＲＵ１４−２がメモリセルＭＣに対して行う第２状態とされるメモリセルＭＣの順位付けについて説明する。図１３は、書き込み、読み出し、及びリフレッシュ動作があった際、リフレッシュ対象とされる順位に変動があるか否かを示した図である。
【０１０６】
図１３に示すように、リフレッシュ動作があった際、第２ＬＲＵ１４−３は、リフレッシュ動作を実行したメモリセルＭＣの順位を下げる。つまり、それまでリフレッシュ対象とされた順位から、一定期間リフレッシュを実行しなくてもよい順位まで順番を下げる。なお、リフレッシュ動作があった際、第１ＬＲＵ１４−２によってメモリセルＭＣの順位は変動しない。
【０１０７】
書き込み命令があると第１ＬＲＵ１４−２は、そのメモリセルＭＣに対して第２状態とする順位を下げる。つまり、書き込み動作によって新しくデータが書き込まれたことにより、またデータの書き込みがなされる可能性があることから、不揮発性とせず、書き込み速度の速い第１状態を維持しようとする。
【０１０８】
また、この書き込み命令が、リフレッシュ動作に相当するものであれば、すなわち書き込み動作がリフレッシュ動作に該当するメモリセルＭＣであれば、第２ＬＲＵ１４−３は、そのメモリセルＭＣに対して一定期間リフレッシュを実行しなくてもよい順位まで順番を下げる。
【０１０９】
また、読み出し動作があると、第１ＬＲＵ１４−２は、そのメモリセルＭＣに対して第２状態とする順位を下げる。つまり、読み出し動作によって新しくデータが読み出されたことにより、再度データの読出しがなされる可能性があると想定し、不揮発性とせず、読み出し速度の速い第１状態を維持する。
【０１１０】
また、この読み出し命令がリフレッシュ動作に相当するものであれば、すなわち読み出し動作がリフレッシュ動作に該当するメモリセルＭＣであれば、第２ＬＲＵ１４−３は、そのメモリセルＭＣに対して一定期間リフレッシュを実行しなくてもよい順位まで順番を下げる。
【０１１１】
本実施形態に係る半導体記憶装置であると必要に応じて同一メモリセルＭＣの電気特性を可変とすることが出来る。  
本実施形態に係る半導体記憶装置であると、ロウデコーダ１１及びセンスアンプ１２内にそれぞれ設けられた信号線ドライバ１１−１及び１２−１によって、メモリセルＭＣを挟む信号線（ビット線ＢＬ、ワード線ＷＬ）に印加される電圧Ｖｒｐｏｇ、及び／またはその印加時間を可変とする。これにより、同一メモリセルＭＣの電気特性が揮発または不揮発いずれかの状態に遷移する。
【０１１２】
従って、メモリセルアレイ１０内において、例えばデータの書き込み、読み出しが多いメモリセルＭＣを第１状態に遷移させることで、素早い外部機器（ホスト）とのデータ転送を実現することが出来る。
【０１１３】
これに対し、データの書き込み、読み出しが少なくデータの保持時間が長いメモリセルＭＣを、第２状態に遷移させる。このため、リフレッシュ動作を常時行う必要性が低減され、半導体チップ全体の消費電力も抑制することが出来る。
【０１１４】
また、本実施形態に係る半導体記憶装置であると、処理時間の抑制、使用領域の効率化、及び消費電力の抑制を実現できる。  
本実施形態に係る半導体記憶装置は、データアクセスの頻度が多いメモリセルを揮発性に遷移させることでデータの処理時間を向上させ、またデータアクセス量に応じて揮発性メモリセルと不揮発性メモリセルとの面積比率を効率よく変化させる半導体記憶装置を提供する。
【０１１５】
本実施形態に係る半導体記憶装置であると、上記効果（１）で説明したように外部機器（ホスト）と頻繁にデータ転送が行われるメモリセルＭＣが増加した場合、このメモリセルＭＣを第１状態へと遷移させることで、データの読み出し、書き込みの処理時間を短くすることが出来る。
【０１１６】
つまり、製造出荷時において、第１状態に遷移させたメモリセルＭＣを、例えばメモリセルアレイのあるページから下の領域に固定配置し、更に第２状態に遷移させたメモリセルＭＣをそのページよりも上の領域に固定配置させるのではなく、状況に応じてデータのアクセスの多いメモリセルＭＣを第１状態に遷移させる。これは、第１状態と第２状態にそれぞれ遷移したメモリセルＭＣの配置を常時固定する場合に比べ、アクセスの多いメモリセルＭＣをデータの書込み、読出しの早い揮発性メモリセルＭＣに遷移させることで、迅速な処理が実現できる。
【０１１７】
また、本実施形態に係る半導体記憶装置によると、同一メモリセルアレイ１０内には、第１状態と第２状態といずれかに遷移可能なメモリセルＭＣが形成される。つまり、第１状態に遷移したメモリセルＭＣは、例えばキャッシュ領域で使用されるＤＲＡＭのように動作可能である。つまり、第１状態に遷移したメモリセルＭＣが形成された領域をキャッシュ領域として利用することが可能であり、本来設けられるキャッシュ領域をメモリセルアレイ１０で担うことが出来、面積縮小も実現可能とされる。このように、限られた記憶領域を効率良く使用することが出来る。
【０１１８】
これは、制御部１４が揮発性のメモリセルＭＣを管理する管理Ｔａｇ１４−１、第１ＬＲＵ１４−２、及び第２ＬＲＵ１４−３を備え、アクセスの多いメモリセルＭＣを揮発性に遷移させる制御を行っているからである。
【０１１９】
前述したように、例えば頻繁にデータ転送が行われた場合であっても、制御部１４は、第１ＬＲＵ１４−２を参照して、アクセスの少ないメモリセルＭＣを管理Ｔａｇ１４−１から外し、アクセスの多いメモリセルＭＣを管理Ｔａｇ１４−１に格納する。つまり、外部機器（ホスト）からのアクセスが少く、このアクセスがない状態が在る一定以上の時間が経過したメモリセルＭＣに対して、データを長時間保持可能な不揮発性メモリセルＭＣに遷移させる。このため、複数回リフレッシュ動作を行う必要もなく、消費電力の抑制を図ることが出来る。
【０１２０】
更に制御部１４は、第２ＬＲＵ１４−３を参照して、ある規定値以上のリフレッシュ動作を行ったメモリセルＭＣを管理Ｔａｇ１４−１から外す。つまり、データのアクセス（書き込み及び読み出し）が少なく、リフレッシュ動作が多いメモリセルＭＣを不揮発性メモリセルＭＣに遷移させる。これにより、データのアクセスが多いメモリセルＭＣを揮発性に遷移させ、効率のよい領域の使用が実現できる。
【０１２１】
（ｉ）なお、本実施形態では一例として電圧の大きさを変化させる場合について説明したが、電圧以外の電流Ｉ、電荷量Ｑの値のいずれかを変化させてもよく、変化させるパラメータをこれら電圧、電流、電荷量の組み合わせとしてもよい。
【０１２２】
（ｉｉ）また一例として電圧の波形（立ち上がり、立ち下がり）を変化させる場合について説明したが、電流Ｉ及び電荷量Ｑについて変化させてもよい。
【０１２３】
（iii）また更に一例として電圧の印加時間を変化させる場合について説明したが、電圧以外の電流Ｉ、電荷量Ｑのいずれかを変化させてもよいし、変化させるパラメータをこれら電圧、電流、及び電化量の組み合わせとしてもよい。
【０１２４】
更には、上記（ｉ）〜（iii）をそれぞれ組み合わせても良いし、（iii）のうちいずれか１つを選択してもよい。
【０１２５】
＜第１の実施形態の変形例＞  
次に、上記第１の実施形態の変形例に係る半導体記憶装置について説明する。変形例は、上記管理Ｔａｇ１４−１に代えて最小単位の制御情報をメモリセルアレイ１０に設ける。具体的には、ここでメモリセルアレイ１０が保持する制御情報はメモリセルアレイ１０内のメモリセルＭＣがいずれの状態（第１状態（揮発状態）または第２状態（不揮発状態））に遷移しているかという情報である。制御情報は最小単位、つまり１ビットの情報である。すなわち制御情報は、例えば高抵抗状態を示す‘０’データまたは、例えば低抵抗状態を示す‘１’データのいずれか値である。ここで、例えば制御情報が‘０’データである場合、制御部１４は、メモリセルＭＣを第１状態（揮発性状態）と判断し、制御情報が‘１’データである場合、メモリセルＭＣを第２状態（不揮発性状態）と判断する。なお、上記第１の実施形態と同一構成については説明を省略する。
【０１２６】
メモリセルアレイ１０について  
図１４を用いて本実施形態に係る半導体記憶装置の概念図について説明する。図１４はメモリセルアレイ１０の概念図である。図１４に示すように、メモリセルアレイ１０の左端（ビット線ＢＬ０）に設けられたメモリセルＭＣに制御情報（‘１’データまたは‘０’データのいずれか）を記憶させる（太線の領域）。具体的には、ビット線ＢＬ０とワード線ＷＬ０〜ＷＬ１５とが交差するメモリセルＭＣに制御情報を保持させる。これらメモリセルＭＣは、制御情報を保持するこのメモリセルＭＣと同一行のメモリセルＭＣの状態分布を管理する。
【０１２７】
つまり、左端のあるメモリセルＭＣが‘０’データを保持する場合、制御部１４は、このメモリセルＭＣと同一行の複数メモリセルＭＣは第１状態に遷移していると判断する。つまり揮発領域と判断する。
【０１２８】
一方、左端のあるメモリセルＭＣが‘１’データを保持する場合、制御部１４は、このメモリセルＭＣと同一行の複数メモリセルＭＣは第２状態に遷移していると判断する。つまり不揮発領域と判断する。
【０１２９】
上記図５では、ビット線ＢＬの本数を１６本としたが、これに限らず、例えば２×１０３本、８×１０３本であってもよい。つまり、管理単位は、消去単位、データの書き込み単位、またはそれらの複数倍の単位であってよい。ここでは、ビット線ＢＬの本数を１６×（ｎ＋１）本とした。このため、ここでは管理単位は１６（ｎ＋１）本である。
【０１３０】
上記構成において、制御部１４は、左端のメモリセルＭＣの保持データを参照し、どのメモリセルＭＣが第１状態、第２状態なのかを管理する。制御部１４は、ホストからのコマンド（書き込み、読み出しなど）に応じて上記第１の実施形態と同様の動作（図９〜図１３参照）を行う。
【０１３１】
例えば第２ＬＲＵ１４−３は左端のメモリセルＭＣが保持する制御情報を参照し、‘０’データを保持するメモリセルＭＣと同一行のメモリセルＭＣに対しリフレッシュ動作を行うなどである。このように、この第１、第２ＬＲＵから参照とされるメモリセルＭＣの保持データを書き換えることで、メモリセルアレイ１０の領域全てを管理単位毎に揮発・不揮発を区分して制御可能とすることが出来る。
【０１３２】
なお、ここでは管理Ｔａｇ１４−１に代えて最小の制御情報を、メモリセルアレイ１０内のメモリセルＭＣに保持させたが、管理Ｔａｇ１４−１を制御部１４内に設けた構成であってもよい。つまり、第１ＬＲＵ１４−２、第２ＬＲＵ１４−３は、管理Ｔａｇ１４−１の制御情報に加え、左端に配置されたメモリセルＭＣが保持する制御情報を参照しつつ、図９〜図１３に従った動作をしてもよい。
【０１３３】
またなお、左端のメモリセルＭＣは同一行のメモリセルＭＣが示す状態分布の情報を保持するが、同一行に限られない。つまり、論理的に両者（左端のメモリセルＭＣとここではこのメモリセルＭＣと同一行に配置されたメモリセルＭＣ）との関係が結びついていれば、物理的な場所はどこでも良い。
【０１３４】
なお、左端のメモリセルＭＣとこれらと同一行に設けられたメモリセルＭＣとがそれぞれ備えるデータ（制御情報、第１状態、及び第２状態）を読み出すタイミングは、１つのセンスアンプ１２が時分割で順番にセンスアンプしていってもよいし、ビット線ＢＬ毎にセンスアンプ１２を配置し、各々のビット線ＢＬに対応するセンスアンプ１２が個々にデータをセンスしてもよい。これによって、メモリセルＭＣが第１状態または第２状態なのかを判別できる。
【０１３５】
［第２の実施形態］  
次に、図１５を用いて第２の実施形態に係る半導体記憶装置について説明する。図１５は、揮発領域と不揮発領域とに分けられたメモリセルアレイ１０の概念図である。
【０１３６】
図１５に示すように、あるページを境界として、その境界よりも上の領域に第２状態に遷移させたメモリセルＭＣを配置させ（図中、太線で囲まれた領域）、その境界よりも下の領域に第１状態に遷移したメモリセルＭＣを配置させる（図中、細線で囲まれた領域）。
【０１３７】
この場合、制御部１４は少なくともその境界となるページ（揮発性メモリセルＭＣのページまたは不揮発性メモリセルＭＣのページ）のロウアドレスを保持すればよい。従って、そのロウアドレスから下の物理アドレスが揮発性メモリセルＭＣの領域であって、上の物理アドレスが不揮発性メモリセルＭＣの領域であることを判断出来る。
【０１３８】
なお、アクセスがあった際、外部機器（ホスト）から転送されるアドレスは論理アドレスであることから、転送されてきた論理アドレスに依っては、アクセス先がデータの読出し、書込みが遅い不揮発性メモリセルＭＣであることが考えられる。
【０１３９】
この場合、制御部１４は、ホストから転送された論理アドレスを揮発性メモリセルＭＣが配置された領域とされるようにアドレスの制御を行えばよい。
【０１４０】
本実施形態に係る半導体記憶装置であると、面積削減及び製造工程の削減が実現できる。  
本実施形態に係る半導体記憶装置であると、書き込み及び読み出しが多いと想定されるデータを図１５における第１領域に格納させる。これに対して、アクセスの少ないデータや、例えばシステムデータ、制御データは不揮発性メモリセルＭＣに格納させる。
【０１４１】
こうように、本実施形態に係るメモリセルアレイ１０は同一メモリセルＭＣがいずれか特性に遷移することが出来ることから、例えば不揮発性のメモリセルアレイとＳＲＡＭなどで構成されたキャッシュとをそれぞれ別個に製造する必要性が生じることがない。つまり製造工程の削減を実現しつつ、揮発性メモリセルＭＣを不揮発性メモリセルＭＣのキャッシュとして機能させること、すなわち面積削減を実現することが出来る。
【０１４２】
また、制御部１４は、揮発性と不揮発性との境界を判断できさえすればよい。つまり、上述したように、少なくとも制御部１４は、その境界とされるロウアドレスＲＡを保持できればよい。このため、制御が単純化され、また上記第１の実施形態のように制御部１４内に第１ＬＲＵ１４−２、第２ＬＲＵ１４−３、及び管理Ｔａｇ１４−１が形成されなくともよい。すなわち、面積の削減といった効果も得ることが出来る。
【０１４３】
＜第２の実施形態の変形例＞  
次に、第２の実施形態の変形例に係る半導体記憶装置について図１５を用いて説明する。図１６は、図１５においてアクセス量に応じて揮発領域と不揮発領域との比率を可変とした場合のメモリセルアレイ１０の概念図である。
【０１４４】
図１６に示すように、あるロウアドレスを境界として上の領域を不揮発性メモリセルＭＣに遷移させ、その境界よりも下の領域を揮発性メモリセルＭＣに遷移させる。
【０１４５】
この場合であっても、制御部１４は少なくともその境界となるページのロウアドレスを保持すればよい。アクセス量が多い場合、すなわちデータの書き込み及び読み出しが多い場合などは、揮発性メモリセルＭＣの領域の比率を大きくする。つまり、制御部１４は揮発性メモリセルＭＣの領域の比率が大きくなるようロウアドレスＲＡを制御する。
【０１４６】
これに対し、アクセスが少ない場合、または長時間データの保持する場合など、リフレッシュ動作に消費電力が掛かってしまう場合などは、不揮発性メモリセルＭＣの領域の比率を大きくする。つまり、制御部１４は不揮発性メモリセルＭＣの領域の比率が大きくなるようロウアドレスＲＡを制御する。
【０１４７】
また、上記ロウアドレスＲＡの制御を第１ＬＲＵ１４−２、第２ＬＲＵ１４−３、及び管理Ｔａｇ１４−３を用いてもよい。
【０１４８】
本実施形態の変形例に係る半導体記憶装置であると、面積削減及び製造工程の削減が実現できる効果に加えアクセス量に応じた領域比率の制御が簡単に出来る。
【０１４９】
本実施形態の変形例に係る半導体記憶装置であると、制御部１４は少なくとも揮発領域と不揮発領域との境界のロウアドレスＲＡを保持すればよい。このため、書き込み及び読み出しなど、外部機器（ホスト）からのアクセスが多い場合など、このロウアドレスＲＡを制御することで、揮発領域の比率を不揮発領域よりも大きくすればよい。つまり、同一メモリセルアレイ１０内であるページを境界として不揮発性メモリセルＭＣとそのキャッシュとして機能する揮発性メモリセルＭＣとに役割を領域で分けてしまってもよい場合であれば、上記第１ＬＲＵ１４−２、第２ＬＲＵ１４−３、及び管理Ｔａｇ１４−１などを設けなくとも動作可能となる。
【０１５０】
なお、上記制御部１４は図示せぬホスト側に設けられていてもよい。
【０１５１】
なお、本実施形態に係る不揮発性記憶装置において、領域は、第１状態に遷移したメモリセルＭＣに対応したアドレスＡＤを更に含み、制御情報は、領域に保持されたメモリセルＭＣが第１状態であるか否かを示す第１情報、データの書き込み、読み出しがあってからの経過時間を示す第２情報、及びメモリセルＭＣに実行されたリフレッシュ回数を示す第３情報を含む。
【０１５２】
更に、本実施形態に係る半導体記憶装置において、メモリセルＭＣは、整流素子ＤＤと可変抵抗素子ＶＲとを含む。
【０１５３】
なお、本実施形態に係る半導体記憶装置において、制御部１４は、第２管理部１４−３が管理するリフレッシュ回数ＲＮが規定値に達したメモリセルＭＣを前記第１状態から前記第２状態に遷移へと遷移させることを備える。
【０１５４】
またなお、本実施形態に係る半導体記憶装置において、メモリセルアレイ１０における第２状態のメモリセルＭＣが第１状態へと遷移すると、第１管理部１４−２は、管理Ｔａｇ１４−１を参照し、最も経過時間の長いメモリセルＭＣを第２状態へと遷移させた後、この第２状態へと遷移させたメモリセルＭＣを管理外とする。
【０１５５】
更に、本実施形態に係る半導体記憶装置において、第１状態のメモリセルＭＣは揮発性を、第２状態のメモリセルＭＣは不揮発性を示し、第１状態のメモリセルＭＣはデータの保持時間が第２状態よりも短い。
【０１５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５７】
１０…メモリセルアレイ、１１…ロウデコーダ、１１−１…信号線ドライバ、１２…センスアンプ、１２−１…信号線ドライバ、１３…電圧発生回路、１４…制御部、１４−１…管理Ｔａｇ、１４−２…第１ＬＲＵ、１４−３…第２ＬＲＵ、１５…カラムデコーダ、１６…マット、２０〜２３…ｐチャネル型ＭＯＳトランジスタ、２４…電流源、ＡＤ…アドレス、ＶＢ…有効ビット、ＲＮ…リフレッシュ番号、Ｔ…経過時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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