(57)【要約】【課題】簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータのタイミングを揃えることが可能な半導体試験装置を提供する。【解決手段】ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロック１２０と、ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロック１３０と、ホールド状態を解除する信号を低速ブロック１３０のみに送信するテスタコントローラ１１２と、低速ブロック１３０にホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロックにホールド状態を解除する信号を伝達するホールド制御回路１４０を備えたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロックと、
ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロックと、
ホールド状態を解除する信号を前記低速ブロックのみに送信するコントローラと、
前記低速ブロックに前記ホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、前記高速ブロックに前記ホールド状態を解除する信号を伝達するホールド制御回路を備えたことを特徴とする半導体試験装置。
【請求項２】
前記ホールド制御回路は、
前記所定のタイミングを遅延させる第１遅延回路と、
前記低速ブロックから前記ホールド状態を解除する信号を書込可能であって、かつ前記高速ブロックから前記ホールド状態を解除する信号を読出可能な非同期ＦＩＦＯを有し、
前記低速ブロックまたは高速ブロックのいずれか一方が第１遅延回路を介して前記非同期ＦＩＦＯに対して書き込みまたは読み込みを行うことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記ホールド制御回路は、
前記低速ブロックにおいてテストプログラムがホールド状態となるコマンドを発行してから、所定のタイミングを遅延させて、該低速ブロックからホールド状態のパターンデータを出力するタイミングで前記非同期ＦＩＦＯにライトイネーブル信号を書き込むための第２遅延回路と、
前記高速ブロックにおいてテストプログラムがホールド状態となるコマンドを発行してから、所定のタイミングを遅延させて、該高速ブロックからホールド状態のパターンデータを出力するタイミングで前記非同期ＦＩＦＯにリードイネーブル信号を書き込むための第３遅延回路を備えていることを特徴とする請求項２に記載の半導体試験装置。
【請求項４】
前記第１遅延回路は指定された数のレートを待機するサスペンド回路であって、
前記第１遅延回路には、前記低速ブロックを経由する際のパイプライン段数と前記高速ブロックを経由する際のパイプライン段数の差をサスペンド値として指定することを特徴とする請求項２または請求項３に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験デバイス（以下、ＤＵＴ(Device Under Test)と称する）に試験信号を印加して、ＤＵＴから得られる信号と予め定められた期待値とを比較して試験を行う。かかる試験信号や期待値は、所定のパターンデータに基づき生成される。パターンデータは、ＰＧ（Pattern Generator）においてテストプログラムを実行することによりパターンアドレスを出力し、このパターンアドレスをＴＧ（Timing Generator）に入力することよって、ＴＧから所定のタイミングで出力される。
【０００３】
特許文献１には、上記のようなＰＧやＴＧを備えた半導体試験装置が記載されている。特許文献１に示すように、ＴＧはＰＥ(Pin Electronics)カードに備えられている。ＰＥカードは試験装置本体のスロットに着脱可能になっていて、複数のＰＥカードを装着可能となっている。
【０００４】
さらに近年、ＤＵＴの高速化、高機能化およびピン数の増加が進み、既存の試験装置では出力の数が不足するようになりつつある。そのような場合に、試験装置全体を新規に製作すればよいのであるが、半導体試験装置は大規模な装置であり、価格も高価であることから、容易には新調することができない。そのような場合にはＰＧおよびＴＧを追加することが考えられるが、試験装置本体の製造時期と回路追加時の技術水準が異なっていることから、追加した回路は既存回路よりも動作速度が速い場合が多い。または、高機能化したＤＵＴをテストするために、高速で動作する回路の追加を余儀なくされる場合もある。すると、半導体試験装置は異なる動作速度でパターンデータを生成する回路を含むこととなる。以下、高速に動作するＰＧおよびＴＧを含む回路を高速ブロック、低速に動作するＰＧおよびＴＧを含む回路を低速ブロックと称する。
【０００５】
ＤＵＴには同じタイミングでパターンデータが入力される必要があることから、高速ブロックと低速ブロックでパターンデータを出力するタイミングの同期を取る必要がある。しかしながら、高速ブロックと低速ブロックとではパイプラインの段数が異なり、ベースクロックおよびレート（パイプラインの処理要素が動作するタイミング）も異なる。パイプラインとは処理要素を直列に連結した回路構成であって、レートごとに順次処理を行う。高速ブロックではベースクロックが高速であることからパイプライン間のゲートを増やすことができるため、処理内容が同じであれば低速ブロックよりもパイプラインの段数を減らすことができる。
【０００６】
単純に考えれば、ＰＧによるパターンアドレスの出力とＴＧによるパターンデータの出力には、これらを構成するパイプラインの段数×レートの時間がかかる。すると高速ブロックと低速ブロックとでは処理時間に差が生じることになるため、高速側と低速側のＰＧにおけるテストプログラムでは、処理時間の差に相当する分だけ早く低速側のパターンアドレスを出力するように設定されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１３３８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところでＤＵＴの試験には、ホールドと呼ばれる処理がある。ホールドとは、制御動作の経過時間の進行を停止させ、出力しているパターンデータを維持する（同じパターンデータを出力しつづける）処理である。そして、オペレータが任意のタイミングでホールド状態を解除できるように構成されている。
【０００９】
ここで、ホールド状態とするとき、およびホールド状態を解除するときも、ＤＵＴに対して高速側も低速側もパターンデータが同期する必要がある。ホールド状態とするタイミングについては、テストプログラムにパターンアドレスと共に設定されており、パターンデータを同期させるのと同様にして同時にホールド状態とすることができる。
【００１０】
しかしながらホールド状態を解除するタイミングについては、オペレータの操作によるものであるから、あらかじめプログラムしておくことができない。そして、ホールド状態を解除する信号を高速ブロックおよび低速ブロックに入力すると、そのタイミングからホールドが解除されたパターンデータが出力されるまでには、やはりパイプラインの段数×それぞれのレートの時間がかかる。このホールドが解除されたパターンデータを同期させるためには、高速ブロックと低速ブロックに解除信号を入力するタイミングを処理時間の差に相当する分だけずらす必要があり、ハードウェア制御によってこれを実現しようとすれば複雑な回路が必要になってしまう。
【００１１】
そこで本発明は、簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータのタイミングを揃えることが可能な半導体試験装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る半導体試験装置の代表的な構成は、ホールド状態となるコマンドを含むテストプログラムを相対的に高速なレート信号に則って実行してパターンデータを生成する高速ブロックと、ホールド状態となるコマンドを含むテストプログラムを相対的に低速なレート信号に則って実行してパターンデータを生成する低速ブロックと、ホールド状態を解除する信号を低速ブロックのみに送信するコントローラと、低速ブロックにホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロックにホールド状態を解除する信号を伝達するホールド制御回路を備えたことを特徴とする。
【００１３】
上記構成によれば、ホールド解除信号を入力するのは低速ブロックのみであり、これを基準として所定のタイミングを遅延させて高速ブロックにホールド解除信号を入力する。これにより、簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータを同期させることができる。
【００１４】
ホールド制御回路は、所定のタイミングを遅延させる第１遅延回路と、低速ブロックからホールド状態を解除する信号を書込可能であって、かつ高速ブロックからホールド状態を解除する信号を読出可能な非同期ＦＩＦＯを有し、低速ブロックまたは高速ブロックのいずれか一方が第１遅延回路を介して非同期ＦＩＦＯに対して書き込みまたは読み込みを行うことが好ましい。
【００１５】
これにより、ベースクロックが異なる高速ブロックと低速ブロックで平行して読み書きを行うことが可能となる。そして、第１遅延回路を介して書き込みまたは読み込みを行うことにより、極めて簡略な構成でパターンデータを同期させることができる。
【００１６】
ホールド制御回路は、低速ブロックにおいてテストプログラムがホールド状態となるコマンドを発行してから、所定のタイミングを遅延させて、低速ブロックからホールド状態のパターンデータを出力するタイミングで非同期ＦＩＦＯにライトイネーブル信号を書き込むための第２遅延回路と、高速ブロックにおいてテストプログラムがホールド状態となるコマンドを発行してから、所定のタイミングを遅延させて、高速ブロックからホールド状態のパターンデータを出力するタイミングで非同期ＦＩＦＯにリードイネーブル信号を書き込むための第３遅延回路を備えていることが好ましい。
【００１７】
上記構成によれば、非同期ＦＩＦＯに対して低速ブロックから書き込みを開始するタイミングと、高速ブロックから読み出しを開始するタイミングとを同期させることができる。これにより不測のデータを読み出して誤動作することを防止することができる。
【００１８】
第１遅延回路は指定された数のレートを待機するサスペンド回路であって、第１遅延回路には、低速ブロックを経由する際のパイプライン段数と高速ブロックを経由する際のパイプライン段数の差をサスペンド値として指定することが好ましい。これにより、厳密な時間制御をすることなく、簡略なハードウェア制御によって低速ブロックと高速ブロックの処理時間の差を吸収し、パターンデータを同期させることができる。
【発明の効果】
【００１９】
本発明によれば、簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータを同期させることができる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態に係る半導体試験装置の要部を説明する図である。
【図２】高速側と低速側のパターンアドレスとパターンデータのタイミングチャートである。
【図３】ホールド制御回路の内部を説明する概略構成図である。
【図４】ホールド開始時の動作を説明するタイムチャートである。
【図５】サスペンドのタイムチャートである。
【図６】ホールド解除時のタイムチャートである。
【図７】パイプラインの段数を例示する図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００２２】
図１は本実施形態に係る半導体試験装置１１０の要部を説明する図である。図１に示す半導体試験装置１１０は、ＤＵＴ１００に所定のパターンデータを印加し、ＤＵＴ１００から得られる信号と予め定められた期待値とを比較して試験を行う。
【００２３】
テスタコントローラ１１２はテストの開始と終了、および後述するホールド解除信号の制御を行う。テストの開始と終了のトリガ（信号）は、スタートトリガ制御回路１１４に送信する。ホールド解除信号は、後述する低速ブロック１３０のみに送信する。なおテスタコントローラ１１２に対しては、オペレータが不図示の操作インターフェースからコマンドを送出してその動作を操作することができる。
【００２４】
スタートトリガ制御回路１１４は、テスタコントローラ１１２からテスト開始のトリガを受信すると、高速ブロック１２０および低速ブロック１３０に対して、それぞれテストを開始するスタートトリガを送出する。このときスタートトリガ制御回路１１４は、低速ブロックと高速ブロックの処理時間の差を考慮して、双方からのパターンデータがＤＵＴ１００に同期して入力されるように、タイミングをずらしてスタートトリガを送出する。
【００２５】
高速ブロック１２０は、ＰＧ（以下、高速ＰＧ１２２という。）と、ＴＧ（以下、高速ＴＧ１２４という。）を備えている。高速ＰＧ１２２および高速ＴＧ１２４には、相対的に高速なベースクロックおよびレート（パイプラインの処理要素が動作するタイミング）が入力される。
【００２６】
高速ＰＧ１２２は、あらかじめ所定のテストプログラムが記憶された記憶部１２２ａを備えている。高速ＰＧ１２２は、スタートトリガ制御回路１１４から高速側スタートトリガを受信すると、記憶部１２２ａからテストプログラムを読み出して実行する。テストプログラムを実行するとパターンアドレス（以下、高速側パターンアドレスという。）が生成されるので、これを高速なレート信号に則って高速ＴＧ１２４に送信する。
【００２７】
高速ＴＧ１２４は、あらかじめ所定のテストパターンが記憶された記憶部１２４ａを備えている。高速ＴＧ１２４は、高速ＰＧ１２２から高速側パターンアドレスを受信すると、記憶部１２４ａからパターンデータを読み出してＤＵＴ１００に印加する。
【００２８】
低速ブロック１３０も基本的に高速ブロック１２０と同様の構成であって、低速ＰＧ１３２、低速ＴＧ１３４を備えている。低速ＰＧ１３２はあらかじめテストプログラムが記憶された記憶部１３２ａを有し、低速ＴＧ１３４はあらかじめテストパターンが記憶された記憶部１３４ａを有している。低速ＰＧ１３２および低速ＴＧ１３４には、相対的に低速なベースクロックおよびレートが入力され、低速なレート信号に則って処理が進められる。
【００２９】
さらに、高速ブロック１２０と低速ブロック１３０でパイプラインの段数が異なっていて、処理時間（処理に必要なレートの数）に差がある。パイプラインは処理要素を直列に連結し、内部処理（典型的にはフェッチ、デコード、演算実行、メモリアクセス、ライトバックなど）を並列して実行する処理である。各処理要素は、ベースクロックの整数倍であるレートを単位として動作する（レートがプロセスタイムになっている）。
【００３０】
図２は高速側と低速側のパターンアドレスとパターンデータのタイミングチャートであって、高速ＰＧ１２２、高速ＴＧ１２４、低速ＰＧ１３２、低速ＴＧ１３４の出力を示している。
【００３１】
高速ＴＧ１２４および低速ＴＧ１３４の出力は、すなわちＤＵＴ１００に対する入力であるため、その出力タイミングであるｔ２やｔ３は一致する必要がある。ここで、高速ＰＧ１２２の出力タイミングｔａ１から高速ＴＧ１２４の出力タイミングｔ２までの時間差をｄ１とする。同様に、低速ＰＧ１３２の出力タイミングｔｂ１から低速ＴＧ１３４の出力タイミングｔ２（高速ＴＧ１２４の出力タイミングと一致している）までの時間差をｄ２とする。すると、高速側の時間差ｄ１は、低速側の時間差ｄ２よりも短い。このため上記したように、スタートトリガ制御回路１１４は、タイミングｔ２からｄ１だけさかのぼったタイミングｔａ１で高速側スタートトリガを送信し、タイミングｔ２からｄ２だけさかのぼったタイミングｔｂ１で低速側スタートトリガを送信する。
【００３２】
スタートトリガを受けて適切な時間差で高速ブロック１２０および低速ブロック１３０が動作開始した後は、高速ＴＧ１２４および低速ＴＧ１３４からは継続して同期したパターンデータが出力される。これは高速ＰＧ１２２および低速ＰＧ１３２に実行するテストプログラムに、同期したパターンデータを出力するように組んでおくことによって実現される。なお図２では、低速ＴＧ１３４からパターンデータｂ１を出力している間に、高速ＴＧ１２４から３つのパターンデータａ１、ａ２、ａ３を出力している（高速ブロック１２０のレート長は低速ブロック１３０のレート長の１／３倍になっている）。このように、高速側では低速側よりも細分化してパターンデータを切替えることが可能である。ただし、低速側のパターンｂ２の開始タイミングｔ３には、高速側のパターンａ４の開始タイミングが同期している。
【００３３】
ホールド状態を開始するタイミングについては、テストプログラムにホールド状態となるコマンドが定義されている。具体的には、ホールドしたいパターンアドレスを、高速ＰＧ１２２と低速ＰＧ１３２のテストプログラムに設定しておく。これらのテストプログラムは個別であるが、高速側と低速側で同時にホールド状態が開始されるように設定する（同時に開始されるパターンデータでホールド状態となるようにそれぞれを設定する）。図２の例では、タイミングｔ３から開始される高速側のパターンデータａ４と低速側のパターンデータｂ２でホールド状態が開始され、明示的に停止されるまでは同じパターンデータを継続して出力する。ホールド状態におけるレート長は、高速側と低速側で同じである。
【００３４】
次に、本実施形態の特徴であるホールド制御回路１４０について説明する。ホールド制御回路１４０は、低速ブロック１３０にホールド状態を解除する信号が伝達されたタイミングから、所定のタイミングを遅延させて、高速ブロック１２０にホールド状態を解除する信号を伝達する。
【００３５】
図１に示すように、ホールド制御回路１４０には、高速ブロック１２０から高速なベースクロックおよびレートが入力され、低速ブロック１３０から低速なベースクロックおよびレートが入力される。なお上記したように、テスタコントローラ１１２からは低速ブロック１３０にのみホールド解除信号が入力されている。
【００３６】
図３はホールド制御回路１４０の内部を説明する概略構成図である。ホールド制御回路１４０は非同期ＦＩＦＯ１４２を備えている。非同期ＦＩＦＯ１４２は異なるクロックで書き込みと読み出しが可能な記憶モジュールである。これにより、ベースクロックが異なる高速ブロック１２０と低速ブロック１３０で平行して（同時に）読み書きを行うことが可能となる。本実施形態において非同期ＦＩＦＯ１４２は、低速ブロック１３０の低速ＰＧ１３２からホールド解除信号を書込可能であって、高速ブロック１２０の高速ＰＧ１２２からホールド解除信号を読出可能である。ただし、まだホールドされていない状態において、非同期ＦＩＦＯは書き込みも読み出しも有効になっていない。
【００３７】
低速ブロック１３０の低速ＰＧ１３２は、テストプログラムがホールド状態となるコマンドを発行すると、ホールド制御回路１４０にホールドステータス信号（ホールドであることを信号）を出力する。ホールドステータス信号は、第２遅延回路１４８で所定のタイミングを遅延させてから、非同期ＦＩＦＯ１４２にライトイネーブル信号として書き込まれる。第２遅延回路１４８はサスペンド回路であって、指定された数のレートを待機する。
【００３８】
図４はホールド開始時の動作を説明するタイムチャート、図５はサスペンドのタイムチャートである。図４に示すように、低速ＰＧ１３２がパターンアドレスを出力してから低速ＴＧ１３４がパターンデータを出力するまでには所定の処理時間が必要である。この処理時間は、パイプラインの段数×低速レートに相当する。第２遅延回路１４８は、低速ブロック１３０と同様に低速レートが入力される。このため図５に示すように、第２遅延回路１４８に入力するサスペンド値Ｂは、待機するレート数、すなわち低速ＰＧ１３２より後のパイプライン段数を設定する。すなわち第２遅延回路１４８は、低速ブロック１３０からホールド状態のパターンデータを出力するタイミングで非同期ＦＩＦＯにライトイネーブル信号を書き込む。
【００３９】
高速ＰＧ１２２でも同様に、テストプログラムがホールド状態となるコマンドを発行すると、ホールド制御回路１４０にホールドステータス信号を出力する。ホールドステータス信号は、第３遅延回路１５０で所定のタイミングを遅延させてから、非同期ＦＩＦＯ１４２にリードイネーブル信号として書き込まれる。第３遅延回路１５０はサスペンド回路であって、指定された数のレートを待機する。
【００４０】
図４に示すように、高速ＰＧ１２２がパターンアドレスを出力してから高速ＴＧ１２４がパターンデータを出力するまでに所定の処理時間が必要である。この処理時間は、パイプラインの段数×高速レートに相当する。第３遅延回路１５０には高速レートが入力されるため、第３遅延回路１５０に入力するサスペンド値Ｃは、高速ＰＧ１２２より後のパイプライン段数を設定する。通常は高速ブロック１２０の方が低速ブロック１３０よりもパイプライン段数が少ないため、サスペンド値Ｃはサスペンド値Ｂよりも小さくなる。すなわち１５０は、高速ブロック１２０からホールド状態のパターンデータを出力するタイミングで非同期ＦＩＦＯ１４２にリードイネーブル信号を書き込む。
【００４１】
ここで、高速ブロック１２０および低速ブロック１３０からホールド状態のパターンデータを出力するタイミングは同期させているから、非同期ＦＩＦＯ１４２に対して低速ブロック１３０から書き込みを開始するタイミングと、高速ブロック１２０から読み出しを開始するタイミングとを同期させることができる。これにより不測のデータを読み出して誤動作することを防止することができる。
【００４２】
ホールド状態において、高速ＰＧ１２２は、非同期ＦＩＦＯ１４２からデータを継続的に読み出す（監視する）。低速ＰＧ１３２が出力するホールドステータス信号は、ホールド解除検出回路１４４によって監視する。
【００４３】
図６はホールド解除時のタイムチャートである。ホールド状態におけるレート長は高速側と低速側で同じであるため、低速側と高速側のパターンデータは同期しており、かつ長さが同じである。
【００４４】
テスタコントローラ１１２から低速ＰＧ１３２にホールド解除信号が送られると（図６に破線で示すタイミング）、低速ＰＧ１３２はそのレートを最後にホールド状態を解除し、テストプログラムの経過時間の進行を再開する。このとき低速側のホールドステータスも解除状態となる。ホールド解除検出回路１４４は、ホールドステータス信号が解除状態となったことを検知すると、第１遅延回路１４６にホールド解除検出信号を出力する。
【００４５】
第１遅延回路１４６は、第２遅延回路１４８や第３遅延回路１５０と同様にサスペンド回路であって、指定された数のレートを待機した後に、非同期ＦＩＦＯ１４２にホールド解除検出信号を書き込む。非同期ＦＩＦＯ１４２は書き込みおよび読み込みが有効になっているから、高速ＰＧ１２２が非同期ＦＩＦＯ１４２からホールド解除検出信号を読み出す。すると高速ＰＧ１２２はそのレートを最後にホールド状態を解除し、テストプログラムの経過時間の進行を再開する。
【００４６】
第１遅延回路１４６は、高速側と低速側のパターンデータが同時に進行再開するようにサスペンド値Ａを設定する必要がある。ここで第１遅延回路１４６には、低速ブロック１３０を経由する際のパイプライン段数と高速ブロック１２０を経由する際のパイプライン段数の差をサスペンド値Ａとして指定する。
【００４７】
図７はパイプラインの段数を例示する図である。なお図７においては、ＰＧとＴＧを区別していない。まずホールド解除信号が低速ＰＧ１３２に入力されてから、ホールド解除検出回路１４４に出力されるまでに２段のパイプラインがあるとして、低速ブロック１３０全体のパイプライン段数が２０段であるとする。一方、高速ブロック１２０におけるパイプライン段数は１０段であるとする。非同期ＦＩＦＯ１４２で１段なので、すると第１遅延回路１４６で７段分を遅延させれば、高速側と低速側の段数が同じになる。したがって第１遅延回路１４６にパラメータとして指定するサスペンド値Ａは７にすればよいことになる。
【００４８】
これにより、図６を参照すれば、低速側でも高速側でも、同じタイミングで出力されるパターンデータ（サスペンド状態の最後のパターンデータになる）に対応するパターンアドレスのレートの間にホールド解除信号が与えられることになる。したがって低速側と高速側でずれが生じてしまうおそれがなく、簡単かつ確実に同時にホールド状態を解除させることができる。
【００４９】
すなわち、第１遅延回路１４６をサスペンド回路で構成し、サスペンド値Ａとしてパイプライン段数の差を指定することにより、厳密な時間制御をすることなく、簡略なハードウェア制御によって低速ブロックと高速ブロックの処理時間の差を吸収し、パターンデータを同期させることができる。なお、これはホールド状態において高速側と低速側のレートが同じであることを利用したものである。
【００５０】
上記説明した如く、本発明によれば、ホールド解除信号を入力するのは低速ブロック１３０のみであり、これを基準として所定のタイミングを遅延させて高速ブロック１２０にホールド解除信号を入力することにより、簡略なハードウェア制御によってホールド解除時の高速側パターンデータと低速側パターンデータを同期させることができる。
【００５１】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５２】
本発明は、所定のパターンデータを実行して被試験デバイスの電気的試験を行う半導体試験装置として利用することができる。
【符号の説明】
【００５３】
１００…ＤＵＴ、１１０…半導体試験装置、１１２…テスタコントローラ、１１４…スタートトリガ制御回路、１２０…高速ブロック、１２２…高速ＰＧ、１２２ａ…記憶部、１２４…高速ＴＧ、１２４ａ…記憶部、１３０…低速ブロック、１３２…低速ＰＧ、１３２ａ…記憶部、１３４…低速ＴＧ、１３４ａ…記憶部、１４０…ホールド制御回路、１４２…非同期ＦＩＦＯ、１４４…ホールド解除検出回路、１４６…第１遅延回路、１４８…第２遅延回路、１５０…第３遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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