(57)【要約】【課題】集積性に優れた半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に設けられた第１の薄膜ＦＥＴ１００と、第１の薄膜ＦＥＴ１００と隣接して埋め込み絶縁膜２上に形成された第２の薄膜ＦＥＴ１０１と、第１の薄膜ＦＥＴ１００直下の半導体基板１内に設けられた第１ウェル領域４と、第２の薄膜ＦＥＴ１０１直下の半導体基板１内に設けられた第２ウェル領域５と、を備え、第１ウェル領域４から第２ウェル領域５までの距離が、第１の薄膜ＦＥＴ１００から第２の薄膜ＦＥＴ１０１までの距離よりも大きい。【選択図】図１Ｇ
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられた第１の薄膜電界効果トランジスタと、
前記第１の薄膜電界効果トランジスタと隣接して前記埋め込み絶縁膜上に形成された第２の薄膜電界効果トランジスタと、
前記第１の薄膜電界効果トランジスタ直下の前記半導体基板内に設けられた第１のウェルと、
前記第２の薄膜電界効果トランジスタ直下の前記半導体基板内に設けられた第２のウェルと、を備え、
前記第１のウェルから前記第２のウェルまでの距離が、前記第１の薄膜電界効果トランジスタから前記第２の薄膜電界効果トランジスタまでの距離よりも大きい、半導体装置。
【請求項２】
前記第１の薄膜電界効果トランジスタと前記第２の薄膜電界効果トランジスタとが電気的に分離されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の薄膜電界効果トランジスタがｎ型電界効果トランジスタであり、前記第２の薄膜電界効果トランジスタがｐ型電界効果トランジスタである、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の薄膜電界効果トランジスタと前記第２の薄膜電界効果トランジスタがともに同型電界効果トランジスタである、請求項１または２に記載の半導体装置。
【請求項５】
前記第１のウェルに印加された第１のウェル電圧と、前記第２のウェルに印加された第２のウェル電圧とが異なる、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の薄膜電界効果トランジスタと前記第２の薄膜電界効果トランジスタとが、チャネル長方向に隣接している、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の薄膜電界効果トランジスタと前記第２の薄膜電界効果トランジスタとが、チャネル長方向と垂直な、チャネル幅方向に隣接している、請求項１から５のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のウェルおよび前記第２のウェルの極性が同じであり、前記半導体基板の極性が前記第１のウェルおよび前記第２のウェルと極性が異なる、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のウェルおよび前記第２のウェルを囲んで前記半導体基板内に設けられた第３のウェルを備え、
前記第１のウェルの極性と前記第２のウェルの極性が同じであり、前記第３のウェルの極性と前記第１のウェルおよび前記第２のウェルの極性が異なる、請求項１から７のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１のウェルを囲み、かつ、前記第２のウェルと接触しないように、前記半導体基板内に設けられた第３のウェルを備え、
前記第２のウェルの極性と前記第３のウェルの極性が同じであり、前記第１のウェルの極性と前記半導体基板の極性が同じであり、前記第１のウェルおよび前記半導体基板の極性と、前記第２のウェルおよび前記第３のウェルの極性とが異なる、請求項１から７のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のウェルを囲み、かつ、前記第２のウェルと接触しないように、前記半導体基板内に設けられた第３のウェルと、
前記第２のウェルを囲み、かつ、前記第１のウェルと接触しないように、前記半導体基板内に設けられた第４のウェルと、を備え、
前記第１のウェルおよび前記第４のウェルがｐ型であり、前記第２のウェルおよび前記第３のウェルがｎ型である、請求項１から７のいずれか１項に記載の半導体装置。
【請求項１２】
前記第３のウェルと前記第４のウェルとが、前記埋め込み絶縁膜下の前記半導体基板内において互いに接触する、請求項１１記載の半導体装置。
【請求項１３】
前記埋め込み絶縁膜の膜厚が、５ｎｍ以上１０ｎｍ以下である、請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ウェルまたは前記半導体基板に印加される電圧において、極性がｎ型の領域と極性がｐ型の領域とが隣接する場合に、前記極性がｎ型の領域に印加される電圧をＶｎ、前記極性がｐ型の領域に印加される電圧をＶｐとした時、Ｖｐ−Ｖｎ＜０．６Ｖの範囲である、請求項７から１３のいずれか１項に記載の半導体装置。
【請求項１５】
埋め込み絶縁膜下の半導体基板内に不純物を注入して第１のウェルを形成する工程と、
前記埋め込み絶縁膜下の前記半導体基板内に不純物を注入して第２のウェルを形成する工程と、
前記第１のウェルの直上の前記埋め込み絶縁膜の上に第１の薄膜電界効果トランジスタを形成する工程と、
前記第２のウェルの直上の前記埋め込み絶縁膜の上に第２の薄膜電界効果トランジスタを形成する工程と、を含み、
前記第１のウェルから前記第２のウェルまでの距離が、前記第１の薄膜電界効果トランジスタから前記第２の薄膜電界効果トランジスタまでの距離よりも大きくなるよう形成される、半導体装置の製造方法。
【請求項１６】
前記第１のウェルを形成する工程は、上面視において、前記第１の薄膜電界効果トランジスタの素子領域より小さい開口径を有する孔が設けられた絶縁層をマスクとして用いて行い、
前記第２のウェルを形成する工程は、上面視において、前記第２の薄膜電界効果トランジスタの素子領域より小さい開口径を有する孔が設けられた絶縁層をマスクとして用いて行う、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
埋め込み絶縁膜の上に、第１のダミーゲートが設けられた第１の薄膜電界効果トランジスタおよび第２のダミーゲートが設けられた第２の薄膜電界効果トランジスタを形成する工程と、
前記第１のダミーゲートおよび前記第２のダミーゲートを絶縁層で埋め込むとともに、前記絶縁層の上面を研削して、前記第１のダミーゲートおよび前記第２のダミーゲートの上面を露出させる工程と、
前記第１のダミーゲートおよび前記第２のダミーゲートを除去して、前記絶縁層に溝を設ける工程と、更に含み、
前記第１のウェルを形成する前記工程および前記第２のウェルを形成する前記工程は、前記溝が設けられた前記絶縁層をマスクとして用いて行い、
前記第１のウェルを形成する前記工程および前記第２のウェルを形成する前記工程後、前記溝にゲート電極を構成する材料を埋め込んで、第１のゲート電極および第２のゲート電極を形成する、請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記埋め込み絶縁膜下の前記半導体基板内に不純物を注入して第３のウェルを形成する工程を更に含み、
前記第１のウェルの極性と前記第２のウェルの極性が同じであり、
前記第３のウェルを、前記第１のウェルおよび前記第２のウェルと異なる極性とし、かつ、前記第１のウェルおよび前記第２のウェルを囲むように前記半導体基板内に形成する、請求項１５から１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記埋め込み絶縁膜下の前記半導体基板内に不純物を注入して第３のウェルを形成する工程を更に含み、
前記第１のウェルの極性と前記半導体基板の極性が同じであり、前記第２のウェルの極性と前記第１のウェルおよび前記半導体基板の極性が異なり、
前記第３のウェルを、前記第１のウェルと異なる極性とし、かつ、前記第１のウェルを囲んで、前記第２のウェルと接触しないように前記半導体基板内に形成する、請求項１５から１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記埋め込み絶縁膜下の前記半導体基板内に不純物を注入して第３のウェルおよび第４のウェルを形成する工程と、を更に含み、
前記第１のウェルの極性がｐ型であり、前記第２のウェルの極性がｎ型であり、
前記第３のウェルを、極性がｎ型になるように、かつ、前記第１のウェルを囲んで、前記第２のウェルと接触しないように前記半導体基板内に形成し、
前記第４のウェルを、極性がｐ型になるように、かつ、前記第２のウェルを囲んで、前記第１のウェルと接触しないように前記半導体基板内に形成する、請求項１５から１７のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記埋め込み絶縁膜の膜厚が、５ｎｍ以上１０ｎｍ以下である、請求項１５から２０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の微細なＭＩＳＦＥＴでは、短チャネル効果を抑制するためにチャネル領域の不純物濃度が高くなっている。しかし、デバイスの微細化に伴い、チャネル中の不純物の離散性に起因するトランジスタ特性のばらつきが非常に大きな問題となっており、チャネル領域の不純物濃度を低くし、その影響を抑制することが望まれている。
【０００３】
チャネル領域の不純物濃度を低くするデバイスとして、完全空乏型ＳＯＩ−ＭＩＳＦＥＴが注目されている。完全空乏型ＳＯＩ−ＭＩＳＦＥＴではＳＯＩ基板の埋め込み絶縁膜によって反転層厚さが制限されるため、ＳＯＩチャネル領域の厚さを非常に薄くすることにより、チャネル不純物を完全に排除した状態でも、短チャネル効果を抑制することが可能である。
【０００４】
しかし、一方で、チャネル不純物を排除した真性チャネルＳＯＩ−ＭＩＳＦＥＴでは、閾値電圧をチャネル不純物濃度で制御できない。閾値電圧はＳＯＩのチャネル厚さによって変化させることができるが、細かい調整が難しいため、ＳＯＩ基板に電圧を加えることにより、閾値電圧等のＦＥＴの電気的特性を調整する方法が提案されている。
【０００５】
ＳＯＩ基板に電圧を加えるためのデバイス構造として、特許文献１または特許文献２のように、埋め込み絶縁膜中にバックゲート電極を配したダブルゲート型ＳＯＩ構造が提案されている。
【０００６】
また、特許文献２および特許文献３では、ＳＯＩ基板下の基板領域に不純物を注入し、基板電極を配することにより、ＳＯＩ基板に基板電圧を加えるＳＯＩデバイス構造が提案されている。
【０００７】
更に、特許文献４で提案されている構造では、ＳＯＩ基板下にトリプルウェル構造を作ることにより、隣接するデバイス間での基板電流を防ぎつつ、ＳＯＩ基板に任意の基板電圧を加えるＳＯＩデバイス構造が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−４８１０４号公報
【特許文献２】特開２００１−２０３３５７号公報
【特許文献３】特開２００１−１６８３３８号公報
【特許文献４】特開２００６−４９６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者が検討した結果、上記の特許文献において、ウェル領域の寸法が、ＳＯＩ基板上の薄膜電界効果トランジスタ（以下、薄膜ＦＥＴと称する）の素子領域の寸法よりも大きい。つまり、ウェル間距離は、薄膜ＦＥＴ間距離より小さい。このため、薄膜ＦＥＴ同士を近づけると、先に、ウェルが接触することになり、ウェル領域同士を電気的に分離することができなくなる。したがって、上記の特許文献では、上面視において、ウェル領域が素子領域からはみ出ている分だけ、薄膜ＦＥＴの集積度を向上させることが困難であることが判明した。
【課題を解決するための手段】
【００１０】
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられた第１の薄膜電界効果トランジスタと、
前記第１の薄膜電界効果トランジスタと隣接して前記埋め込み絶縁膜上に形成された第２の薄膜電界効果トランジスタと、
前記第１の薄膜電界効果トランジスタ直下の前記半導体基板内に設けられた第１のウェルと、
前記第２の薄膜電界効果トランジスタ直下の前記半導体基板内に設けられた第２のウェルと、を備え、
前記第１のウェルから前記第２のウェルまでの距離が、前記第１の薄膜電界効果トランジスタと前記第２の薄膜電界効果トランジスタとの距離よりも大きい、半導体装置が提供される。
【００１１】
本発明によれば、
埋め込み絶縁膜下の半導体基板内に不純物を注入して第１のウェルを形成する工程と、
前記埋め込み絶縁膜下の前記半導体基板内に不純物を注入して第２のウェルを形成する工程と、
前記第１のウェルの直上の前記埋め込み絶縁膜の上に第１の薄膜電界効果トランジスタを形成する工程と、
前記第２のウェルの直上の前記埋め込み絶縁膜の上に第２の薄膜電界効果トランジスタを形成する工程と、を含み、
前記第１のウェルから前記第２のウェルまでの距離が、前記第１の薄膜電界効果トランジスタから前記第２の薄膜電界効果トランジスタまでの距離よりも大きくなるよう形成される、半導体装置の製造方法が提供される。
【００１２】
本発明によれば、第１の薄膜ＦＥＴの直下に形成する第１のウェルから、第２の薄膜ＦＥＴの直下に形成する第２のウェルまでの距離が、第１の薄膜ＦＥＴから第２の薄膜ＦＥＴまでの距離よりも小さい。そのため、薄膜ＦＥＴ同士を近づけても、先にウェルが接触することがないので、薄膜ＦＥＴの間隔を狭めることができる。したがって、薄膜ＦＥＴの集積度を上げることが可能である。
【発明の効果】
【００１３】
本発明によれば、集積性に優れた半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｃ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｄ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｅ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｆ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１Ｇ】本発明の第１の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置のウェル領域の深さ方向のイオン化不純物密度分布を示す図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置のウェル領域の深さ方向のイオン化不純物密度分布を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の上面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の変形例１の上面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の変形例２の上面図である。
【図６】本発明の第２の実施の形態に係るＦＥＴの断面図である。
【図７】本発明の第２の実施の形態に係るＦＥＴの上面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の変形例の上面図である。
【図９】本発明の第３の実施の形態に係るＦＥＴの断面図である。
【図１０】本発明の第３の実施の形態に係るＦＥＴの上面図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の変形例の上面図である。
【図１２】本発明の第４の実施の形態に係るＦＥＴの断面図である。
【図１３】本発明の第４の実施の形態に係るＦＥＴの上面図である。
【図１４】本発明の第４の実施の形態に係る半導体装置の変形例の上面図である。
【図１５Ａ】本発明の第５の実施の形態に係るＦＥＴの断面図である。
【図１５Ｂ】本発明の第５の実施の形態に係るＦＥＴの断面図である。
【図１５Ｃ】本発明の第５の実施の形態に係るＦＥＴの断面図である。
【図１６Ａ】本発明の第５の実施の形態に係るＦＥＴの上面図である。
【図１６Ｂ】本発明の第５の実施の形態に係るＦＥＴの上面図である。
【図１７】本発明の実施例に係るＦＥＴの上面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
＜第１の実施の形態＞
図３は、第１の実施の形態の半導体装置を示す上面図である。また、図１Ｇは、第１の実施の形態の半導体装置の一部を示す断面図。
第１の実施の形態の半導体装置は、半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に設けられた第１の薄膜電界効果トランジスタ（第１の薄膜ＦＥＴ１００）と、第１の薄膜ＦＥＴ１００と隣接して埋め込み絶縁膜２上に形成された第２の薄膜電界効果トランジスタ（第２の薄膜ＦＥＴ１０１）と、第１の薄膜ＦＥＴ１００直下の半導体基板１内に設けられた第１ウェル領域４と、第２の薄膜ＦＥＴ１０１直下の半導体基板１内に設けられた第２ウェル領域５と、を備え、第１ウェル領域４から第２ウェル領域５までの距離が、第１の薄膜ＦＥＴ１００から第２の薄膜ＦＥＴ１０１までの距離よりも大きい。
また、図１Ｇに示すように、本実施の形態の半導体装置は、第１ウェル領域４を囲み、かつ、第２ウェル領域５と接触しないように、半導体基板１内に設けられた第３ウェル領域４０と、第２ウェル領域５を囲み、かつ、第１ウェル領域４と接触しないように、半導体基板１内に設けられた第４ウェル領域５０と、を備える。これらの第３ウェル領域４０と第４ウェル領域５０とが、埋め込み絶縁膜２下の半導体基板内１において互いに接触している。ここでは、本実施の形態の半導体装置において、第１ウェル領域４および第４ウェル領域５０がｐ型であり、第２ウェル領域５および第３ウェル領域４０がｎ型である。
【００１７】
次に、第１の実施の形態の半導体装置の製造方法について、説明する。
図１Ａ〜図１Ｇは、第１の実施の形態の半導体装置の構造を工程順に示す断面図である。
本実施の形態の半導体装置の製造方法は、埋め込み絶縁膜２下の半導体基板１内に不純物を注入して第１ウェル領域４を形成する工程と、埋め込み絶縁膜２下の半導体基板１内に不純物を注入して第２ウェル領域５を形成する工程と、第１ウェル領域４の直上の埋め込み絶縁膜２の上に第１の薄膜ＦＥＴ１００を形成する工程と、第２ウェル領域５の直上の埋め込み絶縁膜２の上に第２の薄膜ＦＥＴ１０１を形成する工程と、を含み、第１ウェル領域４から第２ウェル領域５までの距離が、第１の薄膜ＦＥＴ１００から第２の薄膜ＦＥＴ１０１までの距離よりも大きくなるよう形成される。
また、本実施の形態の半導体装置の製造方法は、さらに、埋め込み絶縁膜２下の半導体基板１内に不純物を注入して第３ウェル領域４０および第４ウェル領域５０を形成する工程と、含み、第１ウェル領域４の極性がｐ型であり、第２ウェル領域５の極性がｎ型であり、第３ウェル領域４０を、極性がｎ型になるように、かつ、第１ウェル領域４を囲んで、第２ウェル領域５と接触しないように半導体基板１内に形成し、第４ウェル領域５０を、極性がｐ型になるように、かつ、第２ウェル領域５を囲んで、第１ウェル領域４と接触しないように半導体基板１に形成する。
【００１８】
図１Ａは、通常のＳＯＩ基板を示す。このＳＯＩ基板では、半導体基板１の上に埋め込み絶縁膜２およびＳＯＩ層３が形成されている。ＳＯＩ基板は、例えば、貼り合わせ法やＳＩＭＯＸ法を用いて、半導体基板１上に埋め込み絶縁膜２およびＳＯＩ層３を形成することにより得られる。薄膜ＦＥＴの電気的特性を各ウェル領域によって調整するという観点からは、埋め込み絶縁膜２の膜厚は半導体基板１とＳＯＩ層３との間にリーク電流が流れない範囲で薄ければ薄い程良い。例えば、埋め込み絶縁膜２の膜厚はＳＯＩ層３の膜厚と同じまたは薄い物、具体的には５ｎｍ以上１０ｎｍ以下が好ましい。本実施の形態では、埋め込み絶縁膜２およびＳＯＩ層３の厚さは、例えば、それぞれ１０ｎｍである。
【００１９】
まず、ＳＯＩ層３をエッチングにより所望の形状に切り分け、第１の素子領域３１と第２の素子領域３２を形成する（図１Ｂ）。第１の素子領域３１と第２の素子領域３２との離間部には、凹部が設けられており、この凹部の底面において埋め込み絶縁膜２が露出している。第１の素子領域３１や第２の素子領域３２には、最終的にはソース領域、ドレイン領域が形成され、更に、ソース領域とドレイン領域の間のチャネル領域の直上にゲート絶縁膜、ゲート電極が形成されることにより、薄膜ＦＥＴが構成される。第１の素子領域３１や第２の素子領域３２のような、ＳＯＩ層が切り分けられて、最終的に薄膜ＦＥＴが作りこまれる領域のことを、本明細書では素子領域と呼ぶ。
【００２０】
その後、基板表面にフォトレジストを堆積させ、フォトリソグラフィ技術によりフォトレジスト１４のパターンを形成する。そして、フォトレジスト１４をマスクとしてイオン注入を行い、第４ウェル領域５０を形成する（図１Ｃ）。注入するイオン種はＢやＩｎとし、第４ウェル領域５０はｐ型ウェル領域とする。本明細書では、イオン注入により不純物を注入した領域のことをウェル領域とする。半導体基板１についてはｐ型基板でもｎ型基板でも良い。半導体基板１の極性と、第４ウェル領域５０の極性とが同じ場合には、両者は電気的に接続された状態となる。
【００２１】
第３ウェル領域４０について、も第４ウェル領域５０と同様の方法で形成する（図１Ｄ）。ただし、第３ウェル領域４０については、ＡｓやＰをイオン種として注入し、ｎ型ウェル領域とする。図１Ｄでは、第３ウェル領域４０の一部が第４ウェル領域５０と重なっている。つまり、第３ウェル領域４０と第４ウェル領域５０とが、埋め込み絶縁膜２の下の半導体基板１内において互いに接触する。重なっている部分については、第３ウェル領域４０に注入したイオン種の濃度の方が濃く、第３ウェル領域４０となっているとする。本実施の形態では、第４ウェル領域５０を先に形成しているが、第３ウェル領域４０を先に形成し、その後、第４ウェル領域５０を形成しても良い。また、本実施の形態では、第１の素子領域３１、第２の素子領域３２を形成後に、第３ウェル領域４０、第４ウェル領域５０を形成しているが、先に第３ウェル領域４０、第４ウェル領域５０を形成してから、第１の素子領域３１、第２の素子領域３２を形成しても良い。半導体基板１の極性と、第３ウェル領域４０の極性とが同じ場合には、両者は電気的に接続された状態となる。
【００２２】
続いて、図１Ｅに示すように、第１の素子領域３１の少なくとも一部を覆うフォトレジスト１４（絶縁層）のパターンを形成する。断面視において、このフォトレジスト１４のパターンの孔（開口部）の開口幅は、第１の素子領域３１の幅より小さい。また、上面視において、フォトレジスト１４のパターンの孔の開口径は、第１の薄膜ＴＥＴの第１の素子領域３１より小さい。そして、第４ウェル領域５０や第３ウェル領域４０と同様に、フォトレジスト１４によるパターンをマスクとしてイオン注入して、第１ウェル領域４を形成する。第１ウェル領域４にはＢやＩｎ等をイオン主として注入し、第１ウェル領域４がｐ型ウェル領域となるようにする。その際、第１ウェル領域４は、図１Ｅのように、第１の素子領域３１の下の領域に、第３ウェル領域４０と埋め込み絶縁膜２に囲まれるように形成する。
【００２３】
第１ウェル領域４と第３ウェル領域４０を図１Ｅのような構造に形成するには、例えば、第１ウェル領域４にＢを、第３ウェル領域４０にＰを注入する場合、Ｂをドーズ量３×１０１３ｃｍ−２、注入エネルギー５０ｋｅＶで、Ｐをドーズ量４×１０１３ｃｍ−２、注入エネルギー４５０ｋｅＶで注入すれば良い。アニールして活性化した後のイオン化不純物密度の深さ方向の分布は、図２Ａのようになる（ここで、図２Ａ中、（１）はＰの分布を示し、（２）はＢの分布を示す。）。このようにして、図１Ｅのような第１ウェル領域４と第３ウェル領域４０のウェル構造が実現できる。ここで、図２Ａでは、第１の素子領域３１の表面が深さ方向の座標原点となるようにしている。第１ウェル領域４、第３ウェル領域４０に注入するイオン種は、別のイオン種でも良い（ただし、第１ウェル領域４の極性と第３ウェル領域４０の極性は異なる）。イオン注入の条件やイオン種、アニール条件等を適宜調節することにより、所望の第１ウェル領域４および第３ウェル領域４０の形状や不純物濃度が得られる。また、イオン注入前に素子領域を保護酸化膜で覆っておけば、イオン注入による素子領域のダメージを軽減できる。
【００２４】
続いて、図１Ｆに示すように、第２の素子領域３２の少なくとも一部を覆うフォトレジスト１４のパターンを形成する。このフォトレジスト１４のパターンの開口部の開口幅は、第２の素子領域３２の幅より小さい。また、上面視において、フォトレジスト１４のパターンの孔の開口径は、第２の薄膜ＴＥＴの第２の素子領域３２より小さい。そして、第２ウェル領域５にはＡｓやＰをイオン種として注入し、ｎ型ウェル領域となる第２ウェル領域５を形成する。第２ウェル領域５は、第２の素子領域３２の下の領域に、第４ウェル領域５０と埋め込み絶縁膜２に囲まれるように形成する（図１Ｆ）。
【００２５】
第２ウェル領域５にＡｓを、第４ウェル領域５０にＢを注入する場合、Ａｓについてはドーズ量２×１０１３ｃｍ−２、注入エネルギー１００ｋｅＶ、Ｂについてはドーズ量４×１０１３ｃｍ−２、注入エネルギー２００ｋｅＶとすればよい。アニールして活性化した後の深さ方向のイオン化不純物密度分布が図２Ｂのようになる（ここで、図２Ｂ中、（１）はＡｓの分布を示し、（２）はＢの分布を示す。）。このようにして、第２ウェル領域５と第４ウェル領域５０について、図１Ｆのようなウェル構造とすることができる。第２ウェル領域５、第４ウェル領域５０に注入するイオン種は、別のイオン種でも良い（ただし、第１ウェル領域４の極性と第３ウェル領域４０の極性は異なる）。イオン注入の条件やイオン種、アニール条件等を適宜調節することにより、所望の第２ウェル領域５および第４ウェル領域５１の形状や不純物濃度が得られる。本実施の形態では先に第１ウェル領域４を形成しているが、先に第２ウェル領域５を形成しても良い。
【００２６】
ここで、第１ウェル領域４および第２ウェル領域５を形成する際には、第１ウェル領域４と第２ウェル領域５と間の距離（以下、ウェル間距離と称することもある）は、第１の素子領域３１と第２の素子領域３２と間の距離（以下、素子間距離と称することもある）よりも小さくなるように形成する。ただし、ある領域Ａとある領域Ｂとの距離とは、領域Ａの境界面上の点と領域Ｂの境界面上の点とを結んだ距離の内、最小の距離とする。
【００２７】
図１Ｆでは、第１の素子領域３１と第２の素子領域３２の隣接方向について、第１の素子領域３１と第２の素子領域３２の寸法より、第１ウェル領域４と第２ウェル領域５の寸法がそれぞれ小さくなっている（ただし、隣接方向は、素子間距離が最小となる方向、いわゆる最隣接方向とする）。第１ウェル領域４と第２ウェル領域５と間の距離と無関係な方向（最隣接方向以外の方向）についての第１ウェル領域４と第２ウェル領域５の寸法は、任意に設定することができる。なお、本実施の形態では、第１の素子領域３１、第２の素子領域３２を形成後に、第１ウェル領域４、第２ウェル領域５、第３ウェル領域４０、第４ウェル領域５０を形成しているが、先に各ウェル領域を形成してから、第１の素子領域３１、第２の素子領域３２を形成しても良い。
【００２８】
その後、第１の素子領域３１および第２の素子領域３２に、通常の方法でソース領域６、ドレイン領域７、ゲート絶縁膜９、ゲート電極１０を形成し、それぞれ第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１を形成する（図１Ｇ）。通常は、第１の薄膜ＦＥＴ１００をｎ型ＦＥＴ、第２の薄膜ＦＥＴ１０１をｐ型ＦＥＴとするが、第１の薄膜ＦＥＴ１００をｐ型ＦＥＴ、第２の薄膜ＦＥＴ１０１をｎ型ＦＥＴとしても良い。また、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の両方を同型電界効果トランジスタ、つまりｎ型ＦＥＴとしても、ｐ型ＦＥＴとしても良い。通常は第１の素子領域３１と第２の素子領域３２は接触しておらず、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１とは電気的に分離されているが、用途によっては図１Ｇのように、第１の素子領域３１と第２の素子領域３２とが部分的に接触していても良い。
【００２９】
図３は、第１の実施の形態の半導体装置の上面図である。図１Ｇの構造から、第１ウェル領域４、第２ウェル領域５、第３ウェル領域４０、第４ウェル領域５０、および、ソース領域６、ドレイン領域７、ゲート電極１０のためのコンタクト孔を開け、それぞれ配線することにより、本実施の形態の半導体装置が完成する。図３では、第１ウェル電極のコンタクト孔３０４、第２ウェル電極のコンタクト孔３０５、第３ウェル電極のコンタクト孔３４０、第４ウェル電極のコンタクト孔３５０、ソース電極のコンタクト孔３０６、ドレイン電極のコンタクト孔３０７、ゲート電極のコンタクト孔３１０が、それぞれ、第１ウェル領域４、第２ウェル領域５、第３ウェル領域４０、第４ウェル領域５０、および、ソース領域６、ドレイン領域７、ゲート電極１０に配線するためのコンタクト孔になる。各ウェル電極のコンタクト孔の形成には、埋め込み絶縁膜を貫通させて、各ウェル領域が露出するように開口する。
【００３０】
ここで、図３における、ソース領域６またはドレイン領域７と、ゲート電極１０との境界と垂直な方向、かつ、図１Ｇにおける、チャネル領域８とゲート絶縁膜９との界面と平行な、ソース領域６からドレイン領域７に向かう方向が、ソース・ドレイン電流の流れる方向となる。本明細書ではこれをチャネル長方向と呼ぶ。また、図１Ｇにおける、チャネル領域８とゲート絶縁膜９との界面と平行で、チャネル長方向と垂直な方向のことを、本明細書ではチャネル幅方向と呼ぶ。
【００３１】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態の半導体装置では、第１ウェル領域４と第２ウェル領域５との距離が、第１の素子領域３１と第２の素子領域３２との距離よりも小さくなるように形成されている。このため、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の間隔を限界まで狭めて高集積化することができる。その際、ｐ型の第１ウェル領域４とｎ型の第２ウェル領域５との間に、ｎ型の第３ウェル領域４０およびｐ型の第４ウェル領域５０が存在している。このため、第１ウェル領域４と第２ウェル領域５とを電気的に分離することができる。更に、ｐ型の第１ウェル領域４がｎ型の第３ウェル領域４０に、ｎ型の第２ウェル領域５がｐ型の第４ウェル領域５０に囲まれているため、第１ウェル領域４と第２ウェル領域５を基板領域からも電気的に分離することができる。
【００３２】
本実施の形態では、第１ウェル領域４と第２ウェル領域５が周囲から電気的に分離されているため、第１ウェル領域４と第２ウェル領域５にそれぞれ任意の電圧を外部から印加して、第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１の閾値電圧を調整することが可能である。ただし、半導体基板１の材料がＳｉの場合、第１ウェル領域４に印加する電圧をＶ１、第２ウェル領域５に印加する電圧をＶ２、第３ウェル領域４０に印加する電圧をＶ３、第４ウェル領域５０に印加する電圧をＶ４として、Ｖ１−Ｖ３＜＋０．６Ｖ、Ｖ２−Ｖ４＞−０．６、Ｖ３−Ｖ４＞−０．６Ｖの範囲で調整し、ウェル間の順方向電流を抑制する。半導体基板１の材料がＳｉ以外の場合には、半導体基板１の材料のエネルギーバンドギャップをＥｇとして、Ｖ１−Ｖ３＜＋Ｅｇ／２かつＶ２−Ｖ４＞−Ｅｇ／２の範囲で調整すれば良く、半導体基板１の材料としてＳｉよりもバンドギャップの大きい材料を用いれば、Ｖ１やＶ２の調整範囲を広げることができる。
【００３３】
第３ウェル領域４０と極性第４ウェル領域５０のいずれかは半導体基板１と同極性であり、電気的に接続された状態となっているため、半導体基板１には、極性が同じ方のウェル領域に印加されている電圧が印加される。半導体基板１にも直接、基板電圧を印加する場合には、第３ウェル領域４０と極性第４ウェル領域５０のうち、極性が同じ方のウェルと同じ電圧を、半導体基板１に印加する。その際、図３のように、半導体基板１に基板電極のコンタクト孔３０１を必要に応じて形成し、このコンタクト孔３０１にコンタクトを埋め込み、該コンタクトに接続する配線を形成する。これにより、配線を介して基板電圧を印加できるようにする。
【００３４】
Ｖ３を十分高く、Ｖ４を十分低くすることで、Ｖ３＋０．６Ｖ〜Ｖ４−０．６Ｖの間の任意の電圧を第１ウェル領域４および第２ウェル領域５に印加することができる。さらに、第１ウェル領域４と第２ウェル領域５には独立な電圧を印加することができるから、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の閾値電圧を独立に制御することができる。第１ウェル領域４と第２ウェル領域５に印加する電圧を適宜時間と共に変化させれば、トランジスタ特性を動的に制御することができる。各ウェル領域の電位は、埋め込み絶縁膜を貫通したコンタクトを介して、基板上方の配線により与えることができる。コンタクト孔を開口して露出した各ウェル領域の表面には、各ウェル領域と同極性の不純物を更に注入して、電極と接続するための高濃度領域を形成する。基板電極の場合も同様にコンタクト孔を開口して露出した半導体基板１の表面に高濃度領域を形成する。本実施の形態では、Ｖ１、Ｖ２、Ｖ３、Ｖ４を、それぞれ、図３のような、第１ウェル電極のコンタクト孔３０４、第２ウェル電極のコンタクト孔３０５、第３ウェル電極のコンタクト孔３４０、第４ウェル電極のコンタクト孔３５０に埋め込まれたコンタクト介して、各ウェルに印加する。
【００３５】
各ウェル領域にはそれぞれ異なる電圧を印加することができ、例えば、第１ウェル領域４に印加された第１のウェル電圧と、第２ウェル領域５に印加された第２のウェル電圧とが異ならせることができる。具体的には、第１の薄膜ＦＥＴ１００がｎＦＥＴ、第２の薄膜ＦＥＴ１０１がｐＦＥＴの場合、Ｖ１＝−０．２Ｖ、Ｖ２＝＋０．３Ｖとすれば、２つの薄膜ＦＥＴの閾値電圧を通常よりも高くすることができる。その際、Ｖ３、Ｖ４は、例えば、Ｖ３＝＋０．８Ｖ、Ｖ４＝−０．７Ｖとしてウェル間の順方向電流を抑制する。この場合には、２つの薄膜ＦＥＴの閾値電圧を高くして、回路のリーク電流による消費電力を抑制することができる。
【００３６】
また、Ｖ１＝＋０．２Ｖなどの第１ウェル領域４と第３ウェル領域４０のｐｎ接合に対して順バイアスとなる電圧を印加しても良い。この場合には、第１の薄膜ＦＥＴ１００の閾値電圧を低くして、回路をより高速に動作させることができる。ただし、その際には、第３ウェル領域４０にはＶ３＝＋１．２Ｖなどの前述の場合よりも高い電圧を加えて、Ｖ１−Ｖ３＜＋０．６の条件を満たし、ウェル間の順方向電流を制御する。同様に、Ｖ２＝−０．２Ｖ、Ｖ４＝−１．２Ｖなどの電圧を印加することにより、第２の薄膜ＦＥＴ１０１の閾値電圧も低くすることができる。
【００３７】
以上の様に、各ウェル電圧によって、それぞれの薄膜ＦＥＴの電気的特性を調整できるため、回路の動作速度、消費電力、リーク電流などの動作状況に応じて印加するウェル電圧を調節し、製造ばらつき、温度変化、電源電圧の変化などによる回路性能のばらつきを補償することもできる。
【００３８】
以上では、第１ウェル領域４および第４ウェル領域５０がｐ型、第２ウェル領域５および第３ウェル領域４０がｎ型であるが、第１ウェル領域４および第４ウェル領域５０がｎ型、第２ウェル領域５および第３ウェル領域４０がｐ型でも良い。その場合は、Ｖ１−Ｖ３＞−Ｅｇ／２かつＶ２−Ｖ４＜＋Ｅｇ／２の範囲で電圧を調整する。この場合も、同様にウェル電圧を適宜調整して、各薄膜ＦＥＴの電気的特性を最適化できる。
【００３９】
また、各ウェルまたは半導体基板１に印加される電圧において、極性がｎ型の領域と極性がｐ型の領域とが隣接する場合に、極性がｎ型の領域に印加される電圧をＶｎ、極性がｐ型の領域に印加される電圧をＶｐとした時、Ｖｐ−Ｖｎ＜０．６Ｖの範囲である。この場合も、同様にウェル電圧を適宜調整して、各薄膜ＦＥＴの電気的特性を最適化できる。
【００４０】
次に、従来技術と対比しつつ本実施の形態の効果についてさらに説明する。
特許文献１および特許文献２に記載のダブルゲート型ＳＯＩ構造では、バックゲート電極をＳＯＩ基板作製時に作り込む必要があり、一般的な市販のＳＯＩ基板を利用することができない。また、フロント側のゲート電極の位置とバック側のゲート電極の位置とがずれる問題もあり、作製が難しい。
【００４１】
これに対して、本実施の形態によれば、埋め込み絶縁膜２下のウェル領域（第１ウェル領域４および第２ウェル領域５）に電圧を印加することにより、ＳＯＩ基板上の薄膜ＦＥＴ（第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１）の閾値電圧を調節することが可能である。本実施の形態では、ＳＯＩ基板作製時にバックゲート電極を作り込むが必要でないため、市販されている一般的なＳＯＩ基板を用いることができ、フロント側のゲート電極の位置とバック側のゲート電極の位置とがずれる問題もなく、作製が容易である。
【００４２】
また、特許文献２および特許文献３に記載のＳＯＩデバイス構造では、埋め込み絶縁膜層の下のウェル領域に電圧を加えることによりＳＯＩ−ＭＩＳＦＥＴの閾値電圧を調整できる。しかし、隣接するＦＥＴのウェル構造を電気的に分離するための素子分離層が、埋め込み絶縁膜を貫通し基板の非常に深い領域にまで達するトレンチ構造であるため、ＳＯＩ基板表面上の小さい面積の領域に作製するのが困難である。そのため、隣接するＦＥＴの間に広い素子分離層領域が必要であり、ＳＯＩ基板上の薄膜ＦＥＴ同士の間隔を狭めて集積度を上げることが難しい。
また、上記文献では、埋め込み絶縁膜の膜厚が厚いので、埋め込み絶縁膜下の半導体基板にイオン注入される不純物が横方向に拡散に、ウェルの寸法も横方向に大きくなっていた。このため、ウェル間距離が小さくなり、集積度を上げることが困難であった。
【００４３】
これに対して、本実施の形態によれば、ＳＯＩ基板上の第１の薄膜ＦＥＴ１００と、それに隣接する第２の薄膜ＦＥＴ１０１との間に、深いトレンチ型の素子分離層が不要であるため、ＳＯＩ基板上の薄膜ＦＥＴ同士の間隔を狭めて集積度を上げることが可能である。また、本実施の形態では、埋め込み絶縁膜２の膜厚が、上記文献に記載の膜厚と比較して薄い。このため、埋め込み絶縁膜２下の半導体基板１内にイオン注入される不純物が横方向に拡散することが抑制されるので、ウェルの寸法が横方向に大きくなることが抑制される。したがって、ウェル間距離がより小さくなることが抑制されるので、集積度を上げることが容易となる。
【００４４】
図４は、第１の実施の形態の半導体装置の変形例１を示す上面図である。第１の実施の形態では、図３のように、第１の薄膜ＦＥＴ１００と単体の第２の薄膜ＦＥＴ１０１とは、チャネル長方向に隣接している。一方、第１の実施の形態の変形例１では、第１の薄膜ＦＥＴ１００が、第２ウェル領域５を共有する複数の薄膜ＦＥＴ（第２の薄膜ＦＥＴ１０１および第３の薄膜ＦＥＴ１０２）が含まれた領域と隣接している。すなわち、第１ウェル領域４と第２ウェル領域５とのチャネル長方向の距離が、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１との距離よりも大きくなるよう形成されている。この３つのＦＥＴは、チャネル方向に配置されている。すなわち、この変形例１では、第１ウェル４と第２ウェル５とを電気的に分離した上で、両者の距離を極限まで近づけて集積度を上げることが可能である。図４では、第２の薄膜ＦＥＴ１０１と第３の薄膜ＦＥＴ１０２が１つの素子領域に形成されているが、別々の素子領域に形成されていても良い。また、第１ウェル領域４を共有する複数の薄膜ＦＥＴが含まれた領域と、第２ウェル領域５を共有する複数の薄膜ＦＥＴが含まれた領域とが隣接する場合でも、第１の実施の形態と同様の効果が得られる。
【００４５】
図５は、本発明の第１の実施の形態の半導体装置の変形例２を示す上面図である。図５では、第１の薄膜ＦＥＴ１００と、第２の薄膜ＦＥＴ１０１とが、チャネル長方向と垂直な、チャネル幅方向に隣接している。すなわち、第１ウェル領域４と第２ウェル領域５とのチャネル幅方向の距離が、第１の薄膜ＦＥＴ１００第２の薄膜ＦＥＴ１０１との距離よりも大きくなるよう形成されている。
【００４６】
変形例２では、チャネル幅方向に関して、第１ウェル領域４と第２ウェル領域５との距離が、第１の薄膜ＦＥＴ１００の素子領域と第２の薄膜ＦＥＴ１０１の素子領域との距離よりも小さい。そのため、チャネル幅方向に第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１とを近づけた状態でも、第３ウェル領域４０、第４ウェル領域５０により、第１ウェル領域４と第２ウェル領域５とを電気的に分離することが可能となる。
【００４７】
この場合には、第３ウェル領域４０、第４ウェル領域５０のチャネル長方向の寸法については、薄膜ＦＥＴの素子領域の同方向の寸法よりも大きくなっても良い。また、図５では、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の隣接方向に関して、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１のチャネル領域８の寸法よりも、第１ウェル領域４と第２ウェル領域５の寸法の方がそれぞれ小さくなっている。このように、第１ウェル領域４と第２ウェル領域５との距離が、第１の薄膜ＦＥＴ１００の素子領域と第２の薄膜ＦＥＴ１０１の素子領域との距離よりも小さくなっていれば、第１ウェル領域４と第２ウェル領域５との距離と無関係な方向の寸法に関しては任意に設定できる。各ウェル領域の形成方法や極性、印加する電圧等は、第１の実施の形態の場合と同様であるため、説明は省略する。
【００４８】
第１の実施の形態の変形例２によると、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１のチャネル幅方向の間隔を限界まで狭めて高集積化すると同時に、各ウェル領域のウェル電圧を変化させて、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の閾値電圧等の電気的特性を調整することが可能である。
【００４９】
＜第２の実施の形態＞
第２の実施の形態の半導体装置を図６および図７に示す。
【００５０】
第２の実施の形態の半導体装置は、第１ウェル領域４を囲み、かつ、第２ウェル領域５と接触しないように、半導体基板１内に設けられた第３ウェル領域４０を備え、第２ウェル領域５の極性と第３ウェル領域４０の極性が同じであり、第１ウェル領域４の極性と半導体基板１の極性が同じであり、第１ウェル領域４および半導体基板１の極性と、第２ウェル領域５および第３ウェル領域４０の極性とが異なる。
また、第２の実施の形態の半導体装置の製造工程は、埋め込み絶縁膜２下の半導体基板１内に不純物を注入して第３ウェル領域４０を形成する工程を更に含み、第１ウェル領域４の極性と半導体基板１の極性が同じであり、第２ウェル領域５の極性と第１ウェル領域４および半導体基板１の極性が異なり、第３ウェル領域４０を、第１ウェル領域４と異なる極性とし、かつ、第１ウェル領域４を囲んで、第２ウェル領域５と接触しないように半導体基板１内に形成する。
この第２の実施の形態の半導体装置の製造工程は、基本的には第１の実施の形態と同様である。第１の実施の形態と異なるのは、第４ウェル領域５０を形成する工程を省略する点と、半導体基板１に第３ウェル領域４０と逆極性のイオン種がドーピングされている点である。例えば、第１ウェル領域４がｐ型ウェル、第２ウェル領域５および第３ウェル領域４０がｎ型ウェルの場合、半導体基板１はｐ型基板とする。
【００５１】
図７のように、基板電極のコンタクト孔３０１に埋め込んだコンタクトを介して、半導体基板１に基板電圧Ｖｓｕｂを印加しても良い。基板電極のコンタクト孔３０１は、埋め込み絶縁膜を貫通して、半導体基板１の表面が露出するように開口する。露出した領域の表面には、半導体基板１と同極性の不純物を更に注入して、電極を接続するための高濃度領域を形成する。半導体基板１がｎ型Ｓｉ基板の場合、第１ウェル領域４に印加する電圧をＶ１、第２ウェル領域５に印加する電圧をＶ２、第３ウェル領域に印加する電圧をＶ３として、Ｖ１−Ｖ３＜＋０．６ＶかつＶ２−Ｖｓｕｂ＞−０．６Ｖの範囲で、Ｖ１、Ｖ２を変化させ、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の閾値電圧を調整することが可能である。Ｖ３およびＶｓｕｂに関しては、Ｖ３−Ｖｓｕｂ＞−０．６Ｖも充たすように調整する。
【００５２】
第１ウェル領域４がｎ型ウェル、第２ウェル領域５および第３ウェル領域４０がｐ型ウェルの場合、半導体基板１はｎ型基板とすれば良い。その場合には、Ｖ１−Ｖ３＞−０．６ＶかつＶ２−Ｖｓｕｂ＜＋０．６Ｖ、Ｖ３−Ｖｓｕｂ＜＋０．６Ｖの範囲で変化させれば良い。
【００５３】
本実施の形態では、第４ウェル領域５０を形成する工程を省略できるため、第４ウェル５０を形成するためのマスクパターンや、イオン注入工程が不要である。そのため、製造コストを軽減した上で、本発明の第１の実施の形態と同様の効果が得られる。
【００５４】
また、本実施の形態のウェル構造は、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴとがチャネル幅方向に隣接する場合にも適用することができる（図８）。この場合は、製造コストを軽減した上で、各ウェル領域を電気的に分離しつつ、薄膜ＦＥＴ同士のチャネル幅方向の間隔を狭めて、集積度を上げることができる。
【００５５】
＜第３の実施の形態＞
第３の実施の形態の半導体装置を図９および図１０に示す。
【００５６】
第３の実施の形態の半導体装置は、第１ウェル領域４および第２ウェル領域５を囲んで半導体基板１内に設けられた第３ウェル領域４０を有し、第１ウェル領域４の極性と第２ウェル領域５の極性が同じであり、第３ウェル領域４０の極性と第１ウェル領域４および第２ウェル領域５の極性が異なる。
第３の実施の形態の半導体装置の製造工程は、埋め込み絶縁膜２下の半導体基板１内に不純物を注入して第３ウェル領域４０を形成する工程を更に含み、第１ウェル領域４の極性と第２ウェル領域５の極性が同じであり、第３ウェル領域４０を、第１ウェル領域４および第２ウェル領域５と異なる極性とし、かつ、第１ウェル領域４および第２ウェル領域５を囲むように半導体基板１内に形成する。
この第３の実施の形態の半導体装置の製造工程は、基本的には第１の実施の形態と同様である。第１の実施の形態と異なるのは、第４ウェル領域５０を形成する工程を省略する点と、第３ウェル領域４０を複数の素子領域の下の領域を覆うように形成する点、また、第２ウェル領域５を第３ウェル領域４０と埋め込み絶縁膜２に囲まれるように形成する点である。
【００５７】
本実施の形態では、第３ウェル領域４０で第１ウェル領域４と第２ウェル領域５を電気的に分離するため、第１ウェル領域４と第２ウェル領域５は同じ極性のウェル領域であり、第３ウェル領域４０は第１ウェル領域４と第２ウェル領域５の極性と逆の極性のウェル領域とする。第１ウェル領域４と第２ウェル領域５は同じ極性のウェル領域であるため、片方ずつ順番に形成する必要はなく、同時に形成することが可能である。第１ウェル領域４と第２ウェル領域５を１つのマスクパターンで形成でき、ウェル形成のためのイオン注入工程も１度で済むため、製造コストを軽減することができる。
【００５８】
半導体基板１の材料がＳｉの場合、第１ウェル領域４と第２ウェル領域５をｐ型ウェル領域、第３ウェル領域４０をｎ型ウェル領域とすると、第１ウェル領域４に印加する電圧をＶ１、第２ウェル領域５に印加する電圧をＶ２、第３ウェル領域に印加する電圧をＶ３として、Ｖ１−Ｖ３＜＋０．６Ｖ、Ｖ２−Ｖ３＜＋０．６Ｖの範囲でそれぞれ変化させ、第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１の閾値電圧を調整することができる。第１ウェル領域４と第２ウェル領域５がｎ型ウェル領域、第３ウェル領域４０がｐ型ウェル領域の場合には、Ｖ１−Ｖ３＞−０．６Ｖ、Ｖ２−Ｖ３＞−０．６Ｖの範囲でそれぞれ変化させ、第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１の閾値電圧を調整することができる。
【００５９】
半導体基板１の極性が第３ウェル領域４０の極性と同じ場合には、両者は電気的に接続された状態となる。そのため、半導体基板１に直接電圧を印加しなくても、半導体基板１にはＶ３が印加された状態となる。半導体基板１に直接、基板電圧を印加する場合には、基板電圧をＶｓｕｂとして、Ｖ３＝Ｖｓｕｂとなるようにする。半導体基板１の極性が第３ウェル領域４０の極性と異なる場合には、半導体基板１がｎ型の場合は、Ｖ３−Ｖｓｕｂ＜０．６Ｖ、半導体基板１がｐ型の場合は、Ｖｓｕｂ−Ｖ３＜０．６Ｖとなるようにする。半導体基板１に基板電圧を印加する場合には、図１０のように、基板電極のコンタクト孔３０１に埋め込んだコンタクトを介して、半導体基板１に基板電圧を印加できるようにする。
【００６０】
第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１として、通常は、第１ウェル領域４と第２ウェル領域５がｐ型ウェル領域の場合にはどちらもｎ型ＦＥＴ、第１ウェル領域４と第２ウェル領域５がｎ型ウェル領域の場合にはどちらもｐ型ＦＥＴが用いられるが、用途に応じてｎ型ＦＥＴ、ｐ型ＦＥＴのどちらの種類のＦＥＴを任意の組み合わせで用いることが可能である。その際の各ＦＥＴの閾値電圧は、各ウェル領域の電圧を変化させることにより調整することができる。
【００６１】
本実施の形態では、第４ウェル領域５０を形成する工程を省略でき、第１ウェル領域４と第２ウェル領域５を同時に形成することが可能であるため、製造コストを軽減した上で、本発明の第１の実施の形態と同様の効果が得られる。
【００６２】
また、本実施の形態のウェル構造は、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴとがチャネル幅方向に隣接する場合にも適用することができる（図１１）。この場合は、製造コストを軽減した上で、各ウェル領域を電気的に分離しつつ、薄膜ＦＥＴ同士のチャネル幅方向の間隔を狭めて、集積度を上げることができる。
【００６３】
＜第４の実施の形態＞
第４の実施の形態の半導体装置を図１２および図１３に示す。
【００６４】
第４の実施の形態の半導体装置は、第１ウェル領域４および第２ウェル領域５の極性が同じであり、半導体基板１の極性が第１ウェル領域４および第２ウェル領域５と極性が異なる。
第４の実施の形態の半導体装置の製造工程は、基本的には第３の実施の形態と同様である。第３の実施の形態と異なるのは、第３ウェル領域４０を形成する工程を省略する点と、半導体基板１に第１ウェル領域４および第２ウェル領域５とは逆極性のイオン種がドーピングされている点である。例えば、第１ウェル領域４および第２ウェル領域５がｐ型ウェルの場合、半導体基板１はｎ型基板とする。
【００６５】
図１３のように、基板電極のコンタクト孔３０１に埋め込んだコンタクト介して、半導体基板１に基板電圧Ｖｓｕｂを印加しても良い。半導体基板１がＳｉの場合、第１ウェル領域４に印加する電圧をＶ１、第２ウェル領域５に印加する電圧をＶ２として、Ｖ１−Ｖｓｕｂ＜＋０．６ＶかつＶ２−Ｖｓｕｂ＞＋０．６Ｖの範囲で、Ｖ１、Ｖ２を変化させ、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１の閾値電圧を調整することが可能である。
【００６６】
第１ウェル領域４および第２ウェル領域５がｎ型ウェルの場合には、半導体基板１はｐ型基板とすれば良い。その場合には、Ｖ１−Ｖｓｕｂ＞−０．６ＶかつＶ２−Ｖｓｕｂ＞−０．６Ｖの範囲で変化させれば良い。
【００６７】
本実施の形態では、本発明の第３の実施の形態から、更に第３ウェル領域４０を形成する工程を省略できるため、第３ウェル４０を形成するためのマスクパターンや、イオン注入工程が不要になる。そのため、製造コストを更に軽減した上で、本発明の第３の実施の形態と同様の効果が得られる。
【００６８】
また、本実施の形態のウェル構造は、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴとがチャネル幅方向に隣接する場合にも適用することができる（図１４）。この場合は、製造コストを軽減した上で、各ウェル領域を電気的に分離しつつ、薄膜ＦＥＴ同士のチャネル幅方向の間隔を狭めて、集積度を上げることができる。
【００６９】
＜第５の実施の形態＞
図１５Ａ〜Ｃおよび図１６Ａ〜Ｂは本発明の第５の実施の形態の半導体装置の構造を工程順に示す断面図および上面図である。
【００７０】
第５の実施の形態の半導体装置の製造工程は、埋め込み絶縁膜２の上に、第１のダミーゲート（ダミーゲート電極２０）が設けられた第１の薄膜ＦＥＴ１００および第２のダミーゲート（ダミーゲート電極２０）が設けられた第２の薄膜ＦＥＴ１０１を形成する工程と、２つのダミーゲート電極２０を絶縁層（層間絶縁膜１１）で埋め込むとともに、層間絶縁膜１１の上面を研削して、ダミーゲート電極２０の上面を露出させる工程と、２つのダミーゲート電極２０を除去して、層間絶縁膜１１に溝を設ける工程と、を更に含み、第１のウェルを形成する工程および第２のウェルを形成する工程は、上記溝が設けられた層間絶縁膜１１をマスクとして用いて行い、この後、溝にゲート電極を構成する材料を埋め込んで、第１のゲート電極および第２のゲート電極（第２のゲート電極１３）を形成する、
【００７１】
この第５の実施の形態の半導体装置の製造工程は、基本的には第１の実施の形態と同様であるが、第１ウェル４および第２ウェル５を形成する工程が異なっている。本実施の形態では、第１ウェル４および第２ウェル５を形成する前に、第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１を形成する工程まで進める（図１５Ａ）。ただし、図１Ｇにおけるゲート電極１０に代えてダミーゲート電極２０を形成する。ダミーゲート電極２０としてはポリシリコンが好適である。
【００７２】
第１の薄膜ＦＥＴ１００および第２の薄膜ＦＥＴ１０１を形成後、ＳＯＩ基板の全面を層間絶縁膜１１で覆う。引き続き、この層間絶縁膜１１をダミーゲート電極２０が露出するまでＣＭＰ等で研削する。その後、ダミーゲート電極２０およびゲート絶縁膜９を除去して、ダミーゲート電極２０およびゲート絶縁膜９に相当する溝が設けられた層間絶縁膜１１のパターンを形成する。この層間絶縁膜１１のパターンをマスクとして、イオン注入を行って第１ウェル領域４および第２ウェル領域５を形成する（図１５Ｂ）。層間絶縁膜１１のパターンがマスクとなるため、ゲート電極直下の領域にのみ第１ウェル領域４および第２ウェル領域５を形成することができる。これにより、第１ウェル領域４および第２ウェル領域５の形成位置が、実際に必要なゲート電極下の領域からずれることを抑制することができる。
【００７３】
図１５Ｂでは、第１ウェル領域４と第２ウェル領域５の極性が同じ場合には、第１ウェル領域４と第２ウェル領域５を同時に形成する。両者の極性が異なる場合には、片方のウェル領域の上の層間絶縁膜１１が開口している部分をレジストで覆ってからイオン注入を行い、それぞれのウェル領域を順番に形成する。
【００７４】
図１５Ｃに示すように、第１ウェル領域４および第２ウェル領域５を形成した後、ダミーゲート２０を除去することで形成された層間絶縁膜１１の溝に、第２のゲート絶縁膜１２と第２のゲート電極１３を形成する。ここで、第２のゲート絶縁膜１２を、ゲート絶縁膜９と異なる材質としても良く、Ｈｆ等を用いた高誘電率材料を用いる等、薄膜ＦＥＴの特性に合わせて任意の材質を選ぶことができる。
【００７５】
本実施の形態では、ゲート絶縁膜９を完全に除去しているが、ゲート絶縁膜９を除去せずに第１ウェル領域４や第２ウェル領域５を形成し、そのまま薄膜ＦＥＴのゲート絶縁膜として用いても良い。また、ゲート絶縁膜９の一部または全部を残したまま第１ウェル領域４や第２ウェル領域５を形成し、ゲート絶縁膜９の上に第２のゲート絶縁膜１２を積層することにより、ゲート絶縁膜厚さを調整しても良い。第２のゲート電極１３には、薄膜ＦＥＴの特性に合わせて任意の材質を用いることができる。第２のゲート絶縁膜９や第２のゲート電極１３は、第１の薄膜ＦＥＴと第２の薄膜ＦＥＴとで同じ材質を用いても、それぞれ異なる材質を用いても良い。
【００７６】
図１６Ａは本実施の形態の半導体装置の図１５Ｂの段階での上面図を示している。ただし、層間絶縁膜１１は省略している。図１６Ａのチャネル領域８を第２のゲート絶縁膜１２で覆い、第１ウェル領域４および第２ウェル領域５の上部に第２のゲート電極１３を形成する。その後、図１６Ｂのように、ソース領域６、ドレイン領域７、第２のゲート電極１３、および各ウェル領域にコンタクト孔を開けて配線する。その際、第１ウェル電極のコンタクト孔３０４、第２ウェル電極のコンタクト孔３０５は、第２のゲート電極１３によって覆われているため、その部分の第２のゲート電極１３は予めに除去しておく。これによって、第１ウェル領域４や第２ウェル領域５に到達するコンタクト孔を設け、該コンタクト孔に埋め込んだコンタクトを介して、各ウェルに電圧を印加することが可能となる。
【００７７】
以上のように、第５の実施の形態では、ダミーゲート電極２０を除去してできた層間絶縁膜１１をマスクとして用いて、第１ウェル領域４と第２ウェル領域５を形成する。このため、ゲート直下の領域から、各ウェル領域がずれることなく形成される、かつ、安定して第１ウェル領域４と第２ウェル領域５との距離が、第１の薄膜ＦＥＴ１００の素子領域と第２の薄膜ＦＥＴ１０１の素子領域との距離よりも小さく形成することができる。また、以上では、第１の実施の形態のウェル構造に基づいて、製造方法を説明したが、第２の実施の形態、第３の実施の形態、第４の実施の形態のようなウェル構造を持つ半導体装置でも同様の製造方法を用いることができる。
【００７８】
本実施の形態の変形例を図１７に示す。
第１から第５の実施の形態で用いられているウェル構造は、それぞれ組み合わせて用いることができる。本変形例では、図１７のように、第１の実施の形態のウェル構造と、第３の実施の形態で用いられているウェル構造とを組み合わせている。
【００７９】
図１７において、第１ウェル領域４、第５ウェル領域４１、第４ウェル領域５０は、ｐ型ウェル領域であり、第２ウェル領域５および第３ウェル領域４０はｎ型ウェル領域である。第１ウェル領域４と、第２ウェル領域５とは、第１の実施の形態のウェル構造により電気的に分離されており、第１の薄膜ＦＥＴ１００と第２の薄膜ＦＥＴ１０１のチャネル幅方向の間隔が狭められている。更に、第１ウェル領域４と第５ウェル領域４１とは、第３の実施の形態のウェル構造により電気的に分離されており、第１の薄膜ＦＥＴ１００と第３の薄膜ＦＥＴ２００のチャネル長方向の間隔が狭められている。
【００８０】
図１７では、第１ウェル電極のコンタクト孔３０４、第２ウェル電極のコンタクト孔３０５、第３ウェル電極のコンタクト孔３４０、第４ウェル電極のコンタクト孔３５０、第５ウェル電極のコンタクト孔３４１が設けられており、これらのコンカレント孔に埋め込まれたコンタクトに接続する配線を介して、第１〜５のそれぞれのウェル領域にウェル電圧を印加することが可能である。その際の電圧は、ｎ型ウェル領域とｐ型ウェル領域とが隣接する場合に、ｎ型ウェル領域に印加する電圧をＶｎ、ｐ型ウェル領域に印加する電圧をＶｐとして、Ｖｐ−Ｖｎ＜０．６Ｖの範囲で自由に設定することが可能である。このようにして、各薄膜ＦＥＴの電気的特性を最適化することができる。
【００８１】
このように、本発明の第１の実施の形態と本発明の第３の実施の形態のウェル構造を組み合わせることにより、各薄膜ＦＥＴの電気的特性を調節するためのウェル領域同士を電気的に分離して、各薄膜ＦＥＴの電気的特性をそれぞれのウェル電圧で最適化しつつ、チャネル長方向とチャネル幅方向の両方向に関する各薄膜ＦＥＴの間隔を狭めて高集積化することができる。図１７では、第１の実施の形態のウェル構造と本発明第３の実施の形態のウェル構造とが組み合わさっているが、それ以外の実施の形態のウェル構造の組み合わせによっても、同様の効果を得ることができる。
【００８２】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００８３】
１  半導体基板
２  埋め込み絶縁膜
３  ＳＯＩ層
３１  第１の素子領域
３２  第２の素子領域
４  第１ウェル領域
５  第２ウェル領域
４０  第３ウェル領域
５０  第４ウェル領域
４１  第５ウェル領域
６  ソース領域
７  ドレイン領域
８  チャネル領域
９  ゲート絶縁膜
１０  ゲート電極
２０  ダミーゲート電極
１１  層間絶縁膜
１２  第２のゲート絶縁膜
１３  第２のゲート電極
１４  フォトレジスト
１００  第１の薄膜ＦＥＴ
１０１  第２の薄膜ＦＥＴ
１０２、２００  第３の薄膜ＦＥＴ
２０１  第４の薄膜ＦＥＴ
３０１  基板電極のコンタクト孔
３０４  第１ウェル電極のコンタクト孔
３０５  第２ウェル電極のコンタクト孔
３４０  第３ウェル電極のコンタクト孔
３５０  第４ウェル電極のコンタクト孔
３４１  第５ウェル電極のコンタクト孔
３０６  ソース電極のコンタクト孔
３０７  ドレイン電極のコンタクト孔
３１０  ゲート電極のコンタクト孔
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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