(57)【要約】【課題】クラックに起因する暗電流の増加を抑制することが可能な光電変換素子を提供する。【解決手段】光電変換素子１０は、基板１１上の選択的な領域に設けられたｐ型半導体層１４と、ｎ型半導体層１７との間にｉ型半導体層１６を備えたものである。ｉ型半導体層１６は、ｐ型半導体層１４に非接触な角部１６ｅを少なくとも１つ有する。ｉ型半導体層１６において、例えばその形状等に起因する応力（ストレス）の影響を受けてクラックが発生した場合、ｉ型半導体層１６が上記のような角部１６ｅを有していることにより、クラックは、その角部１６ｅを起点（または終点）として発生し易くなる。この角部１６ｅが、ｐ型半導体層１４に非接触であることにより、発生したクラックがリークパスとなることが抑制される。【選択図】図１
2012039004.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電性を示し、基板上の選択的な領域に設けられた第１の半導体層と、
第２の導電性を示し、前記第１の半導体層に対向配置された第２の半導体層と、
前記第１および第２の半導体層間に設けられ、前記第１および第２の導電性の中間の導電性を示し、かつ前記第１の半導体層に非接触の角部を少なくとも１つ有する第３の半導体層と
を備えた光電変換素子。
【請求項２】
前記第１の半導体層に対向して貫通孔を有する層間絶縁膜を、前記基板上に備え、
前記第３の半導体層は、前記貫通孔の内部から、前記層間絶縁膜の上面にかけて延在しており、前記貫通孔の壁面の形状に応じた段差構造を有する
請求項１に記載の光電変換素子。
【請求項３】
前記第３の半導体層の前記層間絶縁膜側の面が平坦であり、
前記角部は、前記第３の半導体層の前記基板側の端縁部である
請求項２に記載の光電変換素子。
【請求項４】
基板面に沿った方向において、前記貫通孔の前記基板側の開口が、前記第１の半導体層の形成領域の外側を囲んで設けられている
請求項２または３に記載の光電変換素子。
【請求項５】
前記第３の半導体層の前記層間絶縁膜側の面形状は、基板面に直交する方向に沿った断面において階段状であり、
前記角部は、前記第３の半導体層の前記基板側の端縁部または前記層間絶縁膜側に突き出た突部である
請求項２に記載の光電変換素子。
【請求項６】
前記階段状における複数の段差部のうちの少なくとも１つの段差部が、最も基板側の段差部よりも大きくなっている
請求項５に記載の光電変換素子。
【請求項７】
前記第１の半導体層に対向して貫通孔を有する層間絶縁膜を、前記基板上に備え、
前記第３の半導体層は、前記貫通孔内に、前記貫通孔の壁面から離隔して設けられている
請求項１に記載の光電変換素子。
【請求項８】
ＰＩＮフォトダイオードである
請求項１に記載の光電変換素子。
【請求項９】
基板上の選択的な領域に、第１の導電性を示す第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体層に非接触な角部を少なくとも１つ有すると共に、前記第１の導電性と第２の導電性との中間の導電性を示す第３の半導体層を形成する工程と、
前記第３の半導体層上に、前記第２の導電性を示す第２の半導体層を形成する工程と
を含む光電変換素子の製造方法。
【請求項１０】
前記第１の半導体層を形成した後、前記第３の半導体層を形成する前に、
前記基板上に、前記第１の半導体層に対向して貫通孔を有する層間絶縁膜を形成する工程を含み、
前記第３の半導体層を形成する工程では、
前記第３の半導体層を、前記貫通孔の内部から前記層間絶縁膜の上面にかけて延在するように形成する
請求項９に記載の光電変換素子の製造方法。
【請求項１１】
前記層間絶縁膜を形成する工程において、前記貫通孔を１段階のエッチングプロセスにより、前記貫通孔の壁面が平坦面となるように形成する
請求項１０に記載の光電変換素子の製造方法。
【請求項１２】
基板面に沿った方向において、前記貫通孔の前記基板側の開口が、前記第１導電型半導体層の形成領域の外側を囲むように、前記貫通孔を形成する
請求項１０または１１に記載の光電変換素子の製造方法。
【請求項１３】
前記層間絶縁膜を形成する工程において、前記貫通孔を２段階以上のエッチングプロセスにより、前記貫通孔の壁面の形状が階段状となるように形成する
請求項１０に記載の光電変換素子の製造方法。
【請求項１４】
前記階段状における複数の段差部のうちの少なくとも１つの段差部が、最も基板側の段差部よりも大きくなるように、前記貫通孔を形成する
請求項１３に記載の光電変換素子の製造方法。
【請求項１５】
前記第１の半導体層を形成した後、前記第３の半導体層を形成する前に、
前記基板上に、前記第１の半導体層に対向して貫通孔を有する層間絶縁膜を形成する工程を含み、
前記第３の半導体層を形成する工程では、
前記第３の半導体層を、前記層間絶縁膜の貫通孔内に、前記貫通孔の壁面から離隔して形成する
請求項９に記載の光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば放射線撮像装置や光学式タッチセンサ等に用いられるＰＩＮフォトダイオード等の光電変換素子およびその製造方法に関する。
【背景技術】
【０００２】
放射線撮像装置や光学式のタッチパネル等における光電変換素子として、ＰＩＮフォトダイオードが用いられている。このＰＩＮフォトダイオード(Positive Intrinsic Negative Diode)は、ｐ型半導体層とｎ型半導体層との間に、いわゆるｉ型の半導体層を挟み込んだ構造を有し、入射光の光量に応じた電荷量の信号電荷を取り出し可能となっている。
【０００３】
このようなフォトダイオードでは、光感度をより向上させることが要求されており、そのために様々な提案がなされている（例えば、特許文献１参照）。特許文献１には、光電変換部における半導体層を、トランジスタ部まで延在させて、これを遮光層として用いることにより、開口率を稼ぐと共にパターン精度を高め、感度を向上させた光電変換装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５６５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、上記のようなＰＩＮフォトダイオードでは、ｉ型半導体層が、層間絶縁膜に設けられたホールの内部から、層間絶縁膜の上面まで延在して設けられる。このため、ホールの形状（側壁部の段差）によりｉ型半導体層にストレスがかかり、クラックが発生してしまう。特に、光感度を向上させるためにｉ型半導体層の膜厚を大きくした場合には、上記ストレスが大きくなる。このようなクラックは、リークパスとなって暗電流を増加させるという問題がある。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、クラックに起因する暗電流の増加を抑制することが可能な光電変換素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の光電変換素子は、第１の導電性を示し、基板上の選択的な領域に設けられた第１の半導体層と、第１の半導体層とは異なる第２の導電性を示し、第１の半導体層に対向配置された第２の半導体層と、第１および第２の半導体層間に設けられ、第１および第２の導電性の中間の導電性を示し、かつ第１の半導体層に非接触な角部を少なくとも１つ有する第３の半導体層とを備えたものである。
【０００８】
本発明の光電変換素子の製造方法は、基板上の選択的な領域に、第１の導電性を示す第１の半導体層を形成する工程と、第１の半導体層上に、第１の半導体層に非接触な角部を少なくとも１つ有すると共に、第１の導電性とこれとは異なる第２の導電性の中間の導電性を示す第３の半導体層を形成する工程と、第３の半導体層上に、第２の導電性を示す第２の半導体層を形成する工程とを含むものである。
【０００９】
本発明の光電変換素子およびその製造方法では、第３の半導体層において、例えばその形状等に起因する応力（ストレス）の影響を受けてクラックが発生した場合、第３の半導体層が角部を有していることにより、上記のようなクラックは、その角部を起点（または終点）として発生し易くなる。このような角部が、第１の半導体層に非接触であることにより、発生したクラックがリークパスとなることが抑制される。あるいは、クラックが発生すること自体が抑制される。
【発明の効果】
【００１０】
本発明の光電変換素子およびその製造方法によれば、第１および第２の半導体層間に設けられた第３の半導体層が、第１の半導体層に非接触な角部を有するようにしたので、例えば第３の半導体層にクラックが発生した場合に、それがリークパスとなることを抑制することができる。あるいはクラックが発生すること自体を抑制できる。よって、クラックに起因する暗電流の増加を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態に係る光電変換素子の構成を表す断面図である。
【図２】図１に示した光電変換素子のｐ型半導体層、ｉ型半導体層（ｎ型半導体層）およびホール部の平面構成を表す模式図である。
【図３】図２に示したＢ−Ｂ’線における光電変換素子の構成を表す断面図である。
【図４】図１に示した光電変換素子の製造方法を説明するための断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９】比較例に係るｐ型半導体層、ｉ型半導体層（ｎ型半導体層）およびホール部の平面構成を表す模式図である。
【図１０】図９に示した光電変換素子の断面構成を表すものであり、（Ａ）はＡ−Ａ’線、（Ｂ）はＢ−Ｂ’線における断面図である。
【図１１】ｉ型半導体層に発生するクラックについて説明するための模式図であり、（Ａ）は比較例、（Ｂ）は実施例を示す。
【図１２】ｉ型半導体層に生じたクラックの撮影写真である。
【図１３】変形例１に係る光電変換素子の構成を表す断面図である。
【図１４】変形例２に係る光電変換素子の構成を表す断面図である。
【図１５】図１３に示した光電変換素子の製造方法を説明するための断面図である。
【図１６】変形例３に係る光電変換素子の構成を表す断面図である。
【図１７】変形例４に係る光電変換素子の構成を表す断面図である。
【図１８】図１６に示した光電変換素子の製造方法を説明するための断面図である。
【図１９】適用例に係る光電変換装置のシステム構成図である。
【図２０】光電変換装置と波長変換体の組合せからなる放射線撮像装置を表す模式図である。
【図２１】単位画素における構成をトランジスタと共に表す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について図面を参照して説明する。尚、説明は以下の順序で行う。
１．実施の形態（ｉ型半導体層をコンタクトホール内から第１層間絶縁膜上にかけて形成した例）
２．変形例１，２（コンタクトホールを２段階エッチングにより形成した例）
３．変形例３，４（ｉ型半導体層をコンタクトホール内でパターニングした例）
４．適用例（光電変換素子を用いた光電変換装置および放射線撮像装置の例）
【００１３】
＜実施の形態＞
図１は、本発明の一実施の形態に係る光電変換素子１０の概略構成を表すものである。光電変換素子１０は、ｐ型半導体層とｎ型半導体層との間に、ノンドープのｉ型半導体層（真性半導体層）を挟み込んでなるＰＩＮ(Positive Intrinsic Negative Diode) フォトダイオードである。
【００１４】
［光電変換素子１０の全体構成］
光電変換素子１０は、ガラス等よりなる基板１１上の選択的な領域に、絶縁膜１３を介してｐ型半導体層１４（第１の半導体層）を有している。基板１１上（詳細には絶縁膜１３上）には、また、そのｐ型半導体層１４に対向してコンタクトホール１５０Ａ（貫通孔）を有する第１層間絶縁膜１５Ａが設けられている。第１層間絶縁膜１５Ａのコンタクトホール１５０Ａ内において、ｐ型半導体層１４上にｉ型半導体層１６（第３の半導体層）が設けられており、このｉ型半導体層１６上にはｎ型半導体層１７（第２の半導体層）が形成されている。ｎ型半導体層１７に、第２層間絶縁膜１５Ｂのコンタクトホール１５０Ｂを介して上部電極１８が接続されている。図２は、ｐ型半導体層１４、コンタクトホール１５０Ａおよびｉ型半導体層１６（ｎ型半導体層１７）の形成領域を表した平面模式図である。尚、図１は、この図２におけるＡ−Ａ’線での断面図に相当する。図３は、図２におけるＢ−Ｂ’線での矢視断面図である。
【００１５】
尚、本実施の形態では、基板側（下部側）にｐ型半導体層１４、上部側にｎ型半導体層１６をそれぞれ設けた場合について説明するが、これと逆の構造、即ち下部側（基板側）をｎ型、上部側をｐ型とした構造であってもよい。
【００１６】
絶縁膜１３は、例えばＳｉＮｘ層１３ａおよびＳｉＯ2層１３ｂ等の絶縁膜を積層したものである。この絶縁膜１３は、例えば、光電変換素子１０が撮像装置等における各画素に用いられる場合には、各種トランジスタにおけるゲート絶縁膜と同一の層として形成されてもよい。ＳｉＮｘ層１３ａの厚みは、例えば５０ｎｍであり、ＳｉＯ2層１３ｂの厚みは、例えば１０ｎｍ〜１２０ｎｍである。
【００１７】
ｐ型半導体層１４は、例えば多結晶シリコン（ポリシリコン）あるいは微結晶シリコンに、例えばボロン（Ｂ）がドープされてなるｐ＋領域であり、厚みは例えば４０ｎｍ〜５０ｎｍである。このｐ型半導体層１４は、例えば信号電荷を読み出すための下部電極（アノード）を兼ねており、下部引き出し配線１６ｈに接続されている。
【００１８】
第１層間絶縁膜１５Ａは、例えばＳｉＯ2層１５Ａ１，ＳｉＮｘ層１５Ａ２，ＳｉＯ2層１５Ａ３の絶縁膜を積層したものである。この第１層間絶縁膜１５Ａは、例えば、光電変換素子１０が撮像装置等における各画素に用いられる場合には、各種トランジスタにおける層間絶縁膜と同一層として形成されてもよい。ＳｉＯ2層１５Ａ１の厚みは、例えば１５０ｎｍであり、ＳｉＮｘ層１５Ａ２の厚みは、例えば３００ｎｍ、ＳｉＯ2層１５Ａ３の厚みは、例えば２００ｎｍである。
【００１９】
このような第１層間絶縁膜１５Ａには、エッチングによってコンタクトホール１５０Ａが設けられるが、本実施の形態では、コンタクトホール１５０Ａが１段階のエッチングプロセスによって形成されている。即ち、コンタクトホール１５０Ａの壁面１５Ｓ１の形状は、基板面に直交する方向に沿った断面において直線状となっている。換言すると、壁面１５Ｓ１は、角（突）のない平坦な面となっている。尚、この壁面１５Ｓ１は、図示したように傾斜面であってもよいし、基板面に垂直な面であってもよい。
【００２０】
ｉ型半導体層１６は、ｐ型とｎ型の中間の導電性を示す半導体層、例えばノンドープの真性半導体層であり、例えば非結晶シリコン（アモルファスシリコン）により構成されている。ｉ型半導体層１６の厚みは、例えば４００ｎｍ〜１０００ｎｍであるが、厚みが大きい程、光感度を高めることができる。このｉ型半導体層１６の詳細構成については後述する。
【００２１】
ｎ型半導体層１７は、例えば非結晶シリコン（アモルファスシリコン）により構成され、ｎ＋領域を形成するものである。このｎ型半導体層１７の厚みは例えば、１０ｎｍ〜５０ｎｍである。
【００２２】
上部電極１８は、光電変換のための基準電位を供給するための電極であり、例えばＩＴＯ(Indium Tin Oxide)等の透明導電膜により構成されている。この上部電極１８は、図示しない電源配線に接続されている。第２層間絶縁膜１５Ｂは、例えばＳｉＯ2により構成され、厚みは例えば４００ｎｍである。
【００２３】
（ｉ型半導体層１６の詳細構成）
本実施の形態では、ｉ型半導体層１６が、第１層間絶縁膜１５Ａにおけるコンタクトホール１５０Ａの内部から第１層間絶縁膜１５Ａの上面にかけて（詳細には位置ｐ１まで）延在して設けられている。換言すると、ｉ型半導体層１６の一部が、第１層間絶縁膜１５Ａの上面とオーバーラップ（重畳）して形成されている。ｉ型半導体層１６は、また、第１層間絶縁膜１５Ａの段差（コンタクトホール１５０Ａの壁面の高低差）に応じた段差構造（１６Ｓ１）を有している。詳細は後述するが、この段差構造１６Ｓ１によって、ｉ型半導体層１６内に応力が生じ（ストレスがかかり）、クラックが発生し易くなる。
【００２４】
このようなｉ型半導体層１６は、第１層間絶縁膜１５Ａのコンタクトホール１５０Ａの壁面１５Ｓ１の形状に沿って設けられている。即ち、ｉ型半導体層１６の第１層間絶縁膜１５Ａ側の面（側面）は、上述した壁面１５Ｓ１の形状に応じた面形状を有しており、本実施の形態では、平坦面となっている。
【００２５】
ｉ型半導体層１６は、また、ｐ型半導体層１４に非接触の角部１６ｅを、基板１１側の面（ｎ型半導体層１７と反対側の面）に有している。この角部１６ｅは、ｉ型半導体層１６の側面が平坦面である本実施の形態においては、基板１１側の端縁に相当する部分に等しい。このような構造は、基板面に沿った方向において、コンタクトホール１５０Ａの下部側の開口が、ｐ型半導体層１４の形成領域の外側を囲んで設けられていることと等価である。つまり、ｐ型半導体層１４の幅Ｄａは、コンタクトホール１５０Ａの下部側の開口の幅Ｄｂよりも小さくなっている。
【００２６】
［光電変換素子１０の製造方法］
光電変換素子１０は、例えば次のようにして製造することができる。図４〜図８は、光電変換素子１０の製造方法を工程順に説明するための断面図である。
【００２７】
まず、図４（Ａ）に示したように、基板１１上に、ＳｉＮｘ層１３ａおよびＳｉＯ2層１３ｂをこの順に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜することにより、絶縁膜１３を形成する。形成した絶縁膜１３上に、例えばＣＶＤ法により、アモルファスシリコン（α−Ｓｉ）層１４Ａを成膜する。
【００２８】
次いで、図４（Ｂ）に示したように、例えば４００℃〜４５０℃の温度下において、脱水素アニール処理を施す。この後、図４（Ｃ）に示したように、例えばエキシマレーザアニール（ＥＬＡ）により、例えば波長３０８ｎｍのレーザ光Ｌを照射し、α−Ｓｉ層１４Ａをポリシリコン化する。これにより、絶縁膜１３上に、ポリシリコン（ｐ−Ｓｉ）層１４Ｂが形成される。
【００２９】
続いて、図５（Ａ）に示したように、形成したｐ−Ｓｉ層１４Ｂに対し、例えばボロン（Ｂ）イオンを、例えばイオンインプラ等によりドープする。これにより、絶縁膜１３上に、ｐ＋領域となるｐ型半導体層１４が形成される。この後、図５（Ｂ）に示したように、ｐ型半導体層１４を、例えばフォトリソグラフィによってパターニングする。
【００３０】
次いで、図５（Ｃ）に示したように、ｐ型半導体層１４を形成した基板１１の全面に渡って、ＳｉＯ2層１５Ａ１，ＳｉＮｘ層１５Ａ２およびＳｉＯ2層１５Ａ３をこの順に、例えばＣＶＤ法により成膜する。これにより、第１層間絶縁膜１５Ａが形成される。
【００３１】
続いて、図６（Ａ）に示したように、例えばフォトリソグラフィにより、第１層間絶縁膜１５Ａのｐ型半導体層１４に対向する領域に、コンタクトホール１５０Ａを形成する。この際、本実施の形態では、第１層間絶縁膜１５ＡにおけるＳｉＯ2層１５Ａ１，ＳｉＮｘ層１５Ａ２およびＳｉＯ2層１５Ａ３の３層を、例えばドライエッチング等の１回（１段階）のエッチングプロセスで除去する。これにより、平坦な壁面１５Ｓ１を有するコンタクトホール１５０Ａが形成される。このとき、コンタクトホール１５０Ａの下部側の開口がｐ型半導体層１４よりも大きくなる（ｐ型半導体層１４の外側を囲む）ようにエッチングを施す。これにより、次の工程において形成するｉ型半導体層１６に、上述した角部１６ｅを設けることができる。
【００３２】
次いで、図６（Ｂ）に示したように、第１層間絶縁膜１５Ａ上に、コンタクトホール１５０Ａを充填するように、ｉ型半導体層１６およびｎ型半導体層１７をこの順に、例えばＣＶＤ法により成膜する。これにより、ｉ型半導体層１６には、コンタクトホール１５０Ａの高低差に応じた段差構造１６Ｓ１が形成される。ｎ型半導体層１７は、このような段差構造１６Ｓ１を有するｉ型半導体層１６の表面形状に倣って形成される。
【００３３】
続いて、図７（Ａ）に示したように、形成したｉ型半導体層１６およびｎ型半導体層１７を、例えばフォトリソグラフィにより、所定の形状にパターニングする。この際、ｉ型半導体層１６およびｎ型半導体層１７を、第１層間絶縁膜１５Ａ上の所定の位置ｐ１まで、第１層間絶縁膜１５Ａとオーバーラップするようにパターニングを施す。尚、このパターニングの際には、第１層間絶縁膜１５ＡにおけるＳｉＯ2層１５Ａ３がエッチングストッパ層として機能する。
【００３４】
次いで、図７（Ｂ）に示したように、例えばＣＶＤ法により、基板１１の全面に、第２層間絶縁膜１５Ｂを成膜する。
【００３５】
続いて、図８（Ａ）に示したように、第２層間絶縁膜１５Ｂのｎ型半導体層１７に対向する領域に、例えばフォトリソグラフィによりコンタクトホール１５０Ｂを形成する。この後、図８（Ｂ）に示したように、上部電極１８を、例えばスパッタ法により成膜することにより、図１に示した光電変換素子１０を完成する。
【００３６】
［光電変換素子１０の作用・効果］
光電変換素子１０では、図示しない電源配線から上部電極１８を介して所定の電位が印加されると、例えば上部電極１８の側から入射した光を、その受光量に応じた電荷量の信号電荷に変換（光電変換）する。この光電変換によって発生した信号電荷は、ｐ型半導体層１４の側から光電流として取り出される。
【００３７】
このような光電変換素子１０では、上述のように、ｉ型半導体層１６が、コンタクトホール１５０Ａの内部から第１層間絶縁膜１５Ａの上面にかけて延在して設けられている。このため、ｉ型半導体層１６は、コンタクトホール１５０Ａの壁面１５Ｓ１の高低差に応じた段差構造１６Ｓ１を有する。このような段差構造１６Ｓ１を有する場合には、ｉ型半導体層１６に応力（ストレス）がかかり、段差構造１６Ｓ１のエッジ部分等においてクラック（シーム、亀裂）が発生し易い。前述のように、光感度を高めるためには、ｉ型半導体層１６の膜厚を大きくすることが望ましいが、膜厚を大きくする程、壁面１５Ｓ１の高低差が大きくなる（段差構造１６Ｓ１における高低差が大きくなる）ため、よりクラックが発生し易くなる。
【００３８】
ここで、比較例に係る光電変換素子（光電変換素子１００）における、上記クラックの影響について説明する。図９は、光電変換素子１００におけるｐ型半導体層１０４、コンタクトホール１０９Ａおよびｉ型半導体層１０６（ｎ型半導体層１０７）の形成領域を示す平面模式図である。図１０（Ａ）は、図９におけるＡ−Ａ’線での断面図、図１０（Ｂ）は、Ｂ−Ｂ’線での矢視断面図である。光電変換素子１００は、基板１０１上の選択的な領域に、絶縁膜１０３を介してｐ型半導体層１０４を有し、この上に、ｐ型半導体層１０４に対向してコンタクトホール１０９Ａを有する第１層間絶縁膜１０５Ａが設けられている。コンタクトホール１０９Ａに対応する領域には、ｉ型半導体層１０６およびｎ型半導体層１０７が設けられており、ｉ型半導体層１０６は、その上面に段差１０６Ｓを有している。
【００３９】
上記のような比較例の光電変換素子１００では、段差１０６Ｓに起因する応力によって、図１１（Ａ）に示したようなクラックＸが発生する。発生したクラックＸは、ｐ型半導体層１０４上に到達するため、クラックＸがリークパスとなって、暗電流が生じてしまう。
【００４０】
これに対し、本実施の形態では、図１１（Ｂ）に示したように、ｉ型半導体層１６が、角部１６ｅを有していることにより、クラックＸは、その角部１６ｅを起点（または終点）として発生する。このため、角部１６ｅが、ｐ型半導体層１４に非接触であることにより、段差構造１６Ｓ１に起因してクラックＸが発生した場合であっても、クラックＸがｐ型半導体層１４から離れた角部１６ｅへ導かれ、クラックＸがリークパスとなることが抑制される。尚、図１２は、実際に発生したクラックＸを撮影したものである。
【００４１】
以上のように、本実施の形態では、ｐ型半導体層１４とｎ型半導体層１７との間にｉ型半導体層１６を有するＰＩＮフォトダイオードの構造において、ｉ型半導体層１６が、ｐ型半導体層１４に非接触の角部１６ｅを有している。これにより、例えば、ｉ型半導体層１６がコンタクトホール１５０Ａの形状に応じた段差構造１６Ｓ１を有する場合等に、その段差構造１６Ｓ１によってクラックが発生したとしても、それがリークパスとなることを抑制することができる。よって、クラックに起因する暗電流の増加を抑制することが可能となる。
【００４２】
次に、上記実施の形態の光電変換素子の変形例（変形例１〜４）について説明する。以下では、上記実施の形態に係る光電変換素子１０と同様の構成要素については、同一の符号を付し、適宜説明を省略する。
【００４３】
＜変形例１，２＞
図１３は、変形例１に係る光電変換素子、図１４は、変形例２に係る光電変換素子の断面構成をそれぞれ表すものである。これらの変形例１，２の光電変換素子は、上記実施の形態の光電変換素子１０と同様、基板１１上に絶縁膜１３を介してｐ型半導体層１４を有し、第１層間絶縁膜１５Ｃのコンタクトホール１５０Ｃ内に、ｉ型半導体層１６が設けられたものである。ｉ型半導体層１６上には、ｉ型半導体層１６の表面形状に倣ってｎ型半導体層１７が設けられている。このような構成において、ｉ型半導体層１６は、ｐ型半導体層１４に非接触な角部を有している。尚、簡便化のため、第２層間絶縁膜１５Ｂおよび上部電極１８の図示は省略する。
【００４４】
但し、変形例１，２では、第１層間絶縁膜１５Ｃのコンタクトホール１５０Ｃが、２段階のエッチングプロセスにより形成されたものとなっている。即ち、コンタクトホール１５０Ｃの壁面１５Ｓ２の形状は、基板面に直交する方向に沿った断面において複数（ここでは２つ）のステップを有する階段状である。換言すると、壁面１５Ｓ２は、角（突）のある凹凸面となっている。このような第１層間絶縁膜１５Ｃは、上記実施の形態における第１層間絶縁膜１５Ａと同様、例えばＳｉＯ2層およびＳｉＮｘ層等の絶縁膜を積層したものである。
【００４５】
ｉ型半導体層１６は、上記実施の形態と同様、第１層間絶縁膜１５Ｃにおけるコンタクトホール１５０Ｃの内部から第１層間絶縁膜１５Ｃの上面にかけて延在して設けられている。また、ｉ型半導体層１６は、コンタクトホール１５０Ｃの壁面１５Ｓ２の形状に沿って設けられるため、その壁面１５Ｓ２の形状に応じた段差構造（１６Ｓ２）を有している。
【００４６】
即ち、これらの変形例１，２では、上記のようなコンタクトホール１５０Ｃの壁面形状（階段状）に対応して、複数の角部１６ｅ１，１６ｅ２を有している。これらのうち、角部１６ｅ１は、基板１１側の端縁に相当する部分に等しく、角部１６ｅ２は、ｉ型半導体層１６の側面において、第１層間絶縁膜１５Ｃ側へ突き出た突部分である。また、この階段形状における各段差部のうちの少なくとも１つの段差部が、最も基板側の段差部よりも大きくなっていることが望ましい。ここでは、基板側から順に２つの段差部ｓ１、ｓ２を有しており、これらのうち、段差部ｓ２が段差部ｓ１よりも大きくなっている。これにより、クラックＸは、ｐ型半導体層１４からより離れた角部１６ｅ２へ導かれ易くなる。
【００４７】
ここで、上記のような角部１６ｅ１，１６ｅ２では、変形例１のように、角部１６ｅ２のみが、ｐ型半導体層１４に非接触で、角部１６ｅ１は、ｐ型半導体層１４に接触していてもよい（図１３）。即ち、ｐ型半導体層１４の形成領域は、コンタクトホール１５０Ｃの下部側の開口よりも大きくなっている。
【００４８】
あるいは、変形例２のように、角部１６ｅ１，１６ｅ２の両方が、ｐ型半導体層１４に非接触となっていてもよい（図１４）。即ち、ｐ型半導体層１４の形成領域が、コンタクトホール１５０Ｃの下部側の開口よりも小さくなっていてもよい。
【００４９】
上記のような光電変換素子は、例えば次のようにして製造することができる。ここでは、上記変形例１，２のうち、変形例１の構造を例に挙げる。図１５（Ａ）〜（Ｃ）は、変形例１に係る光電変換素子の製造方法を説明するための断面図である。
【００５０】
まず、上記実施の形態の光電変換素子と同様にして、基板１１上の選択的な領域に、絶縁膜１３を介してｐ型半導体層１４を形成する。この後、図１５（Ａ）に示したように、絶縁膜１３上に、例えばＳｉＯ2層１５Ｃ１，ＳｉＮｘ層１５Ｃ２およびＳｉＯ2層１５Ｃ３をこの順に、例えばＣＶＤ法により成膜することにより、第１層間絶縁膜１５Ｃを形成する。但し、この際、後段の工程において、段差部ｓ２が、基板側の段差部ｓ１よりも大きくなるように、例えば、ＳｉＯ2層１５Ｃ１単層の膜厚よりも、ＳｉＮｘ層１５Ｃ２とＳｉＯ2層１５Ｃ３との２層合計の膜厚が大きくなるように成膜する。尚、これらのうち、ＳｉＯ2層１５Ｃ３は、後のｉ型半導体層１６およびｎ型半導体層１７のパターニング工程におけるエッチングストッパ層として機能するものである。
【００５１】
次いで、図１５（Ｂ）に示したように、まず形成した第１層間絶縁膜１５Ｃのうちの上側２層の絶縁膜（ＳｉＯ2層１５Ｃ３およびＳｉＮｘ層１５Ｃ２）を、ドライエッチングする。続いて、図１５（Ｃ）に示したように、形成した第１層間絶縁膜１５Ｃのうちの最下層の絶縁膜（ＳｉＯ2層１５Ｃ１）を、ドライエッチングする。これにより、コンタクトホール１５０Ｃを形成する。即ち、本変形例では、上述のように、２段階のエッチングプロセスによって、上記のような階段状の壁面１５Ｓ２を有するコンタクトホール１５０Ｃを形成する。
【００５２】
この後、上記実施の形態と同様にして、ｉ型半導体層１６およびｎ型半導体層１７（詳細には、更に第２層間絶縁膜１５Ｂおよび上部電極１８）を形成することにより、図１３に示した光電変換素子を完成する。
【００５３】
上記変形例１，２のように、ｉ型半導体層１６が、複数の角部１６ｅ１，１６ｅ２を有していてもよい。これらのうち少なくとも１つの角部がｐ型半導体層１４に非接触であれば、上記実施の形態と同様、ｉ型半導体層１６にクラックが生じた場合であっても、そのクラックをｐ型半導体層１４から離れた角部へ導き、リークパスの発生を抑制することができる。よって、上記実施の形態と同等の効果を得ることができる。また、複数の角部のうち、ｐ型半導体層１４からより離れた角部へクラックを導くことができ、これによって、クラックによる影響を効果的に抑制することができる。
【００５４】
＜変形例３，４＞
図１６は、変形例３に係る光電変換素子、図１７は、変形例４に係る光電変換素子の断面構成をそれぞれ表すものである。これらの変形例３，４の光電変換素子は、上記実施の形態の光電変換素子１０と同様、基板１１上にｐ型半導体層１４を有すると共に、第１層間絶縁膜１５Ａのコンタクトホール１５０Ａ内にｉ型半導体層２４を有し、この上にｎ型半導体層２５を有するものである。また、コンタクトホール１５０Ａの壁面１５Ｓ１は平坦な面となっている。
【００５５】
但し、変形例３，４では、上記実施の形態（および変形例１，２）と異なり、ｉ型半導体層２４は、コンタクトホール１５０Ａ内において、その壁面１５Ｓ１から離隔して配置されている。即ち、ｉ型半導体層２４は、コンタクトホール１５０Ａの壁面１５Ｓ１の形状に依存しない形状、つまり段差構造を持たない形状となる。ｎ型半導体層２５は、そのようなｉ型半導体層２４の表面形状に倣って、ｉ型半導体層２４上に設けられている。また、これらのｉ型半導体層２４およびｎ型半導体層２５の側面を覆うように、例えばＳｉＯ2等からなる保護膜２６が形成されている。尚、このｉ型半導体層２４およびｎ型半導体層２５の機能や構成材料は、上述のｉ型半導体層１６およびｎ型半導体層１７と同様である。
【００５６】
これらの変形例３，４では、ｐ型半導体層１４の形成領域は、特に限定されない。例えば、変形例３のように、基板面内において、ｐ型半導体層１４がｉ型半導体層２４の形成領域よりも小さくなっていてもよい（図１６）。この場合、ｉ型半導体層２４は、ｐ型半導体層１４に非接触な角部２４ｅを有している。
【００５７】
あるいは、変形例４のように、基板面内において、ｐ型半導体層１４がｉ型半導体層２４の形成領域よりも大きくなっていてもよい（図１７）。この場合、ｉ型半導体層２４は、ｐ型半導体層１４に非接触な角部２４ｅを持たないが、クラックが生じないため問題はない。
【００５８】
上記のような光電変換素子は、例えば次のようにして製造することができる。ここでは、上記変形例３，４のうち、変形例３の構造を例に挙げる。図１８（Ａ）〜（Ｃ）は、変形例３に係る光電変換素子の製造方法を説明するための断面図である。
【００５９】
まず、上記実施の形態の光電変換素子と同様にして、基板１１上の選択的な領域に、絶縁膜１３を介してｐ型半導体層１４を形成した後、第１層間絶縁膜１５Ａを成膜し、コンタクトホール１５０Ａを形成する。この後、図１８（Ａ）に示したように、第１層間絶縁膜１５Ａ上に、コンタクトホール１５０Ａを充填するように、ｉ型半導体層２４およびｎ型半導体層２５をこの順に、例えばＣＶＤ法により成膜する。続いて、図１８（Ｂ）に示したように、形成したｉ型半導体層２４およびｎ型半導体層２５を、例えばフォトリソグラフィにより、ｉ型半導体層２４がコンタクトホール１５０Ａの壁面１５Ｓ１から離隔するようにパターニングする。次いで、図１８（Ｃ）に示したように、基板１１の全面に渡って保護膜２６を形成する。この保護膜２６は、壁面１５Ｓ１とｉ型半導体層２４との間隙を埋めるように形成する。
【００６０】
その後、保護膜２６のｎ型半導体層２５に対向する領域にコンタクトホールを形成し、最後に上部電極１８を上記実施の形態と同様にして形成することにより、図１６に示した光電変換素子を完成する。
【００６１】
上記変形例３，４のように、ｉ型半導体層２４が、コンタクトホール１５０Ａ内に、壁面１５Ｓ１から離隔して設けられていてもよい。これにより、ｉ型半導体層２４が、前述のような段差構造を持たないため、クラックの発生自体を抑制することができる。よって、リークパスを抑制して、上記実施の形態とほぼ同等の効果を得ることができる。
【００６２】
次に、上記実施の形態および変形例１〜４において説明した光電変換素子の適用例として、光電変換装置２（放射線撮像装置１）について説明する。但し、上述の光電変換素子の適用例としては、このような放射線撮像装置に限定されず、例えば光学式のタッチセンサ（タッチパネル）等にも適用可能である。以下では、上述のいくつかの光電変換素子を代表して、上記実施の形態において説明した光電変換素子１０を例に挙げて説明する。
【００６３】
［光電変換装置２の構成］
図１９は、適用例に係る放射線撮像装置１のうちの光電変換装置２のシステム構成を表すものである。放射線撮像装置１は、この光電変換装置２の上に波長変換体４０（図２０）を設けたものであり、α線、β線、γ線、Ｘ線に代表される放射線を波長変換して放射線に基づく情報を読み取るようになっている。
【００６４】
波長変換体４０は、上記のような放射線を光電変換装置２の感度域に波長変換するものである。波長変換体４０は例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）である。具体的には、有機平坦化膜、スピンオングラス材料等からなる平坦化膜の上面にＣｓＩ、ＮａＩ、ＣａＦ２等の蛍光体膜を形成したものである。
【００６５】
光電変換装置２は、基板１１上に画素部１１２を有し、この画素部１１２の周囲に、例えば行走査部（垂直駆動部）１１３、水平選択部１１４、列走査部（水平駆動部）１１５およびシステム制御部１１６からなる周辺回路部（駆動部）が設けられている。
【００６６】
画素部１１２には、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する単位画素２０（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。この単位画素２０に含まれる光電変換部が、上述の実施の形態等の光電変換素子１０に相当する。単位画素２０には、後述の画素駆動線１１７として例えば２本の配線（具体的には行選択線およびリセット制御線）が画素行ごとに設けられている。
【００６７】
画素部１１２には更に、行列状の画素配列に対して画素行ごとに画素駆動線１１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１１７は、画素からの信号読み出しのための駆動信号を伝送するものである。図１９では、画素駆動線１１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１１７の一端は、行走査部１１３の各行に対応した出力端に接続されている。
【００６８】
行走査部１１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１１２の各画素を、例えば行単位で駆動する画素駆動部である。行走査部１１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１８の各々を通して水平選択部１１４に供給される。水平選択部１１４は、垂直信号線１１８ごとに設けられたアンプや水平選択スイッチ等によって構成されている。
【００６９】
列走査部１１５は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１１４の各水平選択スイッチを走査しつつ順番に駆動する。この列走査部１１５による選択走査により、垂直信号線１１８の各々を通して伝送される各画素の信号が順番に水平信号線１１９に出力され、当該水平信号線１１９を通して基板１１の外部へ伝送される。
【００７０】
行走査部１１３、水平選択部１１４、列走査部１１５および水平信号線１１９からなる回路部分は、基板１１上に形成された回路もしくは外部制御ＩＣあるいはその両方を併用して構成される。あるいは、それらの回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
【００７１】
システム制御部１１６は、基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、光電変換装置２の内部情報などのデータを出力する。システム制御部１１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１１３、水平選択部１１４および列走査部１１５などの周辺回路部の駆動制御を行う。
【００７２】
（単位画素２０の構成）
単位画素２０には、光電変換素子１０と共に、例えばリセットトランジスタ、読出トランジスタおよび行選択トランジスタ等の画素トランジスタが設けられている。これらの画素トランジスタはそれぞれ、例えばＮチャネル型の電界効果トランジスタであり、例えば微結晶シリコンまたは多結晶シリコン等のシリコン系半導体が用いられている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体が用いられていてもよい。
【００７３】
図２１は、この単位画素２０の断面構造を表すものである。このように、単位画素２０には、光電変換素子１０としての光電変換部２０Ａと、読出トランジスタ等からなるトランジスタ部２０Ｂとが、同一の基板１１上に形成されている。また、絶縁膜１３、第１層間絶縁膜１５Ａおよび第２層間絶縁膜１５Ｂについても、光電変換部２０Ａとトランジスタ部２０Ｂとの間で共通の層となっている。
【００７４】
トランジスタ部２０Ｂは、基板１１と絶縁膜１３（ゲート絶縁膜）との間に上に、例えばチタン（Ｔｉ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タングステン（Ｗ），クロム（Ｃｒ）等からなるゲート電極１２を有している。絶縁膜１３の上には、例えばｐ＋領域、ｉ領域およびｎ＋領域を含む半導体層１９が形成されている。半導体層１９には、更に、リーク電流を低減するためにＬＤＤ(Lightly Doped Drain) １９ａ，１９ｂが設けられている。半導体層１９は、例えば微結晶シリコンあるいは多結晶シリコンにより構成されている。この半導体層１９は、読出し用の信号線や各種配線を含む配線層２１に接続されている。配線層２１と同層には、光電変換部２０Ａの上部電極１８に接続された引出電極１８ａが配設されている。これらの配線層２１および引出電極１８ａは、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって構成されている。
【００７５】
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態等では、基板側から、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層の順に積層した構造としたが、基板側から、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層の順に積層してもよい。
【００７６】
また、上記変形例１，２では、コンタクトホール壁面に２つの段差部を有する構造を例に挙げたが、段差部の数は３つ以上であってもよい。即ち、コンタクトホール形成時に、３段階以上のエッチングを行い、３段以上の階段形状を形成するようにしてもよい。但し、この場合にも、最も基板側の段差部よりも大きな段差部が少なくとも１つ形成されるようにする。
【００７７】
更に、上記実施の形態等で説明した各層を全て備えている必要はなく、また逆に他の層を備えていてもよい。例えば、上部電極１８上に更に、ＳｉＮ等からなる保護膜が形成されていてもよい。
【符号の説明】
【００７８】
１…放射線撮像装置、２…光電変換装置，１０…光電変換素子、１１…基板、１３…絶縁膜、１４…ｐ型半導体層、１５Ａ，１５Ｃ…第１層間絶縁膜、１５Ｂ…第２層間絶縁膜、１５０Ａ，１５０Ｂ，１５０Ｃ…コンタクトホール、１５Ｓ１，１５Ｓ２…壁面、１６，２４…ｉ型半導体層、１６Ｓ１，１６Ｓ２…段差構造、１６ｅ，１６ｅ１，１６ｅ２，２４ｅ…角部、１７，２５…ｎ型半導体層、１８…上部電極、２６…保護膜、２０…単位画素、１９…半導体層、２１…配線層、１１２…画素部、１１３…行走査部、１１４…水平選択部、１１５…列走査部、１１６…システム制御部、４０…波長変換体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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