(57)【要約】【課題】第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置において、寄生容量を低減して調整可能な発振周波数の範囲を広くすると共に、外部から供給される電源電圧の値によって発振周波数が変化することを防止する。【解決手段】この装置は、第３／第４のパッドから第１／第２の電源電位が供給されて安定化電源電位を出力する電圧レギュレータと、安定化電源電位が供給されて動作する反転増幅回路と、第１／第２のパッドに接続されたアノードと電圧レギュレータの出力端子に抵抗を介して接続されたカソードとを有する２つのダイオードと、第１／第２のパッドに接続されたカソードと第４のパッドに接続されたアノードとを有する２つのダイオードと、第３のパッドと第４のパッドとの間に接続されたトランジスタと、上記抵抗と第４のパッドとの間に接続されたトランジスタとを含む。【選択図】図１
2012039348.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置であって、
第３のパッドから第１の電源電位が供給されると共に第４のパッドから第２の電源電位が供給され、前記第１の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、
前記安定化電源電位及び前記第２の電源電位が供給され、前記第１のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から前記第２のパッドに出力する反転増幅回路と、
前記第１のパッドと前記反転増幅回路の入力端子との間に接続された第１の抵抗と、
前記第２のパッドと前記反転増幅回路の出力端子との間に接続された第２の抵抗と、
前記電圧レギュレータの出力端子に接続された第１の端子を有する第３の抵抗と、
前記第１のパッドに接続されたアノードと前記第３の抵抗の第２の端子に接続されたカソードとを有する第１のダイオードと、
前記第１のパッドに接続されたカソードと前記第４のパッドに接続されたアノードとを有する第２のダイオードと、
前記第２のパッドに接続されたアノードと前記第３の抵抗の第２の端子に接続されたカソードとを有する第３のダイオードと、
前記第２のパッドに接続されたカソードと前記第４のパッドに接続されたアノードとを有する第４のダイオードと、
前記第３のパッドと前記第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第１のトランジスタと、
前記第３の抵抗の第２の端子と前記第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第２のトランジスタと、
を具備する半導体集積回路装置。
【請求項２】
前記第１のトランジスタが、前記第３のパッドに接続されたソース／ドレインと、前記第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタであり、
前記第２のトランジスタが、前記第３の抵抗の第２の端子に接続されたソース／ドレインと、前記第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタである、
請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のトランジスタが、前記第３のパッドに接続されたエミッタ／コレクタと、前記第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタであり、
前記第２のトランジスタが、前記第３の抵抗の第２の端子に接続されたエミッタ／コレクタと、前記第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタである、
請求項１記載の半導体集積回路装置。
【請求項４】
半導体基板の１つの辺に沿って前記第１のパッドと前記第２のトランジスタと前記第２のパッドとが所定の間隔で配置されており、前記第１のパッドと前記第２のトランジスタとの間に前記第１及び第２のダイオードが配置されると共に、前記第２のトランジスタと前記第２のパッドとの間に前記第３及び第４のダイオードが配置されている、請求項１〜３のいずれか１項記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装置に関する。
【背景技術】
【０００２】
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装が用いられている。発振回路によって生成されたクロック信号は、クロック信号に同期して動作する他の回路に供給される。
【０００３】
図５は、発振回路を内蔵した従来の半導体集積回路装置の構成例を示す図である。この半導体集積回路装置は、パッドＰ１とパッドＰ２との間に振動子２２が接続されて発振動作を行う。
【０００４】
図５に示すように、発振回路は、入力端子（ノードＮ１）に入力される信号を反転増幅して増幅信号を出力端子（ノードＮ２）から出力する反転増幅回路２１と、パッドＰ１とノードＮ１との間に接続された抵抗Ｒ１と、パッドＰ２とノードＮ２との間に接続された抵抗Ｒ２と、ノードＮ１と電源電位ＶＳＳ（接地電位）との間に接続された可変容量Ｃ１と、ノードＮ２と電源電位ＶＳＳとの間に接続された可変容量Ｃ２とを含んでいる。
【０００５】
反転増幅回路２１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成されるインバータと、ノードＮ２とノードＮ１との間に接続された帰還抵抗Ｒ３とを含んでおり、パッドＰ１からノードＮ１に入力される信号を反転増幅してノードＮ２からパッドＰ２に出力する。帰還抵抗Ｒ３は、トランジスタＱＰ１及びＱＮ１の直流バイアスレベルを定めて適切な増幅作用を得る。
【０００６】
パッドＰ１とパッドＰ２との間には、振動子２２が接続されている。発振回路は、電源電位ＶＤＤ及び電源電位ＶＳＳが供給されると発振動作を行う。発振周波数の調整は、可変容量Ｃ１及びＣ２の容量値を変化させることにより行われる。
【０００７】
ここで、パッドＰ１に印加される静電気から半導体集積回路装置の内部回路を保護するために、パッドＰ１とパッドＰ４（電源電位ＶＳＳ）との間に、静電気保護素子として、ＧＣＤ（gate controlled diode）又はＧＧＮＭＯＳ（gate grounded nMOS）と呼ばれるＮチャネルＭＯＳトランジスタＱＮ２が接続されている。同様に、パッドＰ２に印加される静電気から内部回路を保護するために、パッドＰ２とパッドＰ４との間に、ＮチャネルＭＯＳトランジスタＱＮ３が接続されており、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、ＮチャネルＭＯＳトランジスタＱＮ４が接続されている。
【０００８】
トランジスタＱＮ２〜ＱＮ４の各々は、パッドＰ１〜Ｐ３の内のそれぞれ１つに接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有しており、ゲート電位が第１の端子の電位に対して閾値電圧よりも高くなると、第２の端子から第１の端子に向けて順方向電流を流し、第１の端子の電位が第２の端子の電位に対して降伏電圧よりも高くなると、第１の端子から第２の端子に向けて逆方向電流を流す。
【０００９】
例えば、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、トランジスタＱＮ２の第１の端子から第２の端子に向けて逆方向電流が流れる。その際に、静電気保護用トランジスタが破壊されないようにするためには、静電気保護用トランジスタにおいて、ゲート電極と第１の端子（ソース／ドレイン）のコンタクトとの間の距離を十分大きくする必要がある。その結果、ソース／ドレイン領域の面積が大きくなって、ソース／ドレイン領域と半導体基板との間に形成される寄生容量が増加し、静電気保護用トランジスタの端子間容量が増加するので、可変容量Ｃ１及びＣ２の容量値を変化させることによって調整可能な発振周波数の範囲が狭くなってしまうという不都合がある。
【００１０】
関連する技術として、特許文献１の図１には、外部に水晶振動子を備えた発振回路において、水晶入力端子から進入するサージ電圧の急峻な立ち上がりに対してインバータを保護し、発振回路が破壊されることを防ぐための構成が記載されている。この発振回路１は、水晶入力端子２からインバータ５の入力端に至る信号路に、水晶入力端子２から進入するサージ電圧よってインバータ５が破壊されることを防ぐ保護回路１０を設けると共に、保護回路１０とインバータ５との間の信号路に、抵抗値が５０Ω以上の入力抵抗１４を設けたものである。保護回路１０としては、信号路とマイナス電源端子（ＶＳＳ）との間にダイオード８が接続されると共に、信号路とプラス電源端子（ＶＤＤ）との間にダイオード９が接続される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２４３４５７号公報（第１頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載されているダイオード８及び９の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、図５に示す発振回路において、静電気保護用トランジスタの替わりに特許文献１に記載されているダイオード８及び９を用いることにより、可変容量Ｃ１及びＣ２によって調整可能な発振周波数の範囲を広くすることができる。
【００１３】
しかしながら、特許文献１の図１に示されているように、ダイオード８及び９は電源電位ＶＤＤと電源電位ＶＳＳとの間に接続されており、ダイオード８及び９の端子間容量は、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）の値（例えば、１．６Ｖ〜５．５Ｖ）によって変化するので、外部から供給される電源電圧の値によって発振周波数が変化してしまうという問題がある。
【課題を解決するための手段】
【００１４】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置であって、第３のパッドから第１の電源電位が供給されると共に第４のパッドから第２の電源電位が供給され、第１の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、安定化電源電位及び第２の電源電位が供給され、第１のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から第２のパッドに出力する反転増幅回路と、第１のパッドと反転増幅回路の入力端子との間に接続された第１の抵抗と、第２のパッドと反転増幅回路の出力端子との間に接続された第２の抵抗と、電圧レギュレータの出力端子に接続された第１の端子を有する第３の抵抗と、第１のパッドに接続されたアノードと第３の抵抗の第２の端子に接続されたカソードとを有する第１のダイオードと、第１のパッドに接続されたカソードと第４のパッドに接続されたアノードとを有する第２のダイオードと、第２のパッドに接続されたアノードと第３の抵抗の第２の端子に接続されたカソードとを有する第３のダイオードと、第２のパッドに接続されたカソードと第４のパッドに接続されたアノードとを有する第４のダイオードと、第３のパッドと第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第１のトランジスタと、第３の抵抗の第２の端子と第４のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第２のトランジスタとを具備する。
【００１５】
ここで、第１のトランジスタが、第３のパッドに接続されたソース／ドレインと、第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタであり、第２のトランジスタが、第３の抵抗の第２の端子に接続されたソース／ドレインと、第４のパッドに接続されたゲート及びドレイン／ソースとを有するＮチャネルＭＯＳトランジスタであっても良い。
【００１６】
あるいは、第１のトランジスタが、第３のパッドに接続されたエミッタ／コレクタと、第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタであり、第２のトランジスタが、第３の抵抗の第２の端子に接続されたエミッタ／コレクタと、第４のパッドに接続されたベース及びコレクタ／エミッタとを有するＮＰＮバイポーラトランジスタであっても良い。静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、ＧＣＤ又はＧＧＮＭＯＳと異なり、ゲート電極を形成する必要がないので、ベース領域の幅を小さくすることが可能であり、ＧＣＤ又はＧＧＮＭＯＳよりもスナップバック特性を改善することができる。
【００１７】
また、半導体集積回路装置のレイアウトにおいて、半導体基板の１つの辺に沿って第１のパッドと第２のトランジスタと第２のパッドとが所定の間隔で配置されており、第１のパッドと第２のトランジスタとの間に第１及び第２のダイオードが配置されると共に、第２のトランジスタと第２のパッドとの間に第３及び第４のダイオードが配置されていても良い。このようなレイアウトによれば、半導体基板を基準として第１のパッド又は第２のパッドに負の静電気が印加された場合に、負の電荷が第２又は第４のダイオードを介して短い配線経路で半導体基板に抜け、半導体基板を基準として第１のパッド又は第２のパッドに正の静電気が印加された場合に、正の電荷が第１又は第３のダイオード及び第２のトランジスタを介して短い配線経路で半導体基板に抜けるので、ダイオードの逆方向電流を低減すると共に、半導体集積回路装置の内部回路を安全に保護することができる。
【発明の効果】
【００１８】
本発明の１つの観点によれば、第１のパッドと第２のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置において、第１又は第２のパッドに印加される静電気から内部回路を保護するために、第３の抵抗と、第１〜第４のダイオードと、第２のトランジスタとを設けることにより、寄生容量を低減して調整可能な発振周波数の範囲を広くすると共に、外部から供給される電源電圧の値によって発振周波数が変化することを防止できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路装置の構成を示す図。
【図３】本発明の第２の実施形態に係る半導体集積回路装置の一部を示す断面図。
【図４】第２の実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図。
【図５】発振回路を内蔵した従来の半導体集積回路装置の構成例を示す図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す図である。図１に示すように、この半導体集積回路装置は、電圧レギュレータ１０と、発振回路２０と、温度センサ３０と、Ａ／Ｄ変換器４０と、制御部５０と、格納部６０とを含んでおり、パッド（外部との接続端子）Ｐ１及びＰ２の間に振動子２２が接続されて発振動作を行う。また、パッドＰ３には第１の電源電位ＶＤＤが供給され、パッドＰ４には第２の電源電位ＶＳＳが供給される。本実施形態においては、電源電位ＶＤＤが１．６Ｖ〜５．５Ｖであり、電源電位ＶＳＳが接地電位であるものとする。
【００２１】
電圧レギュレータ１０は、パッドＰ３から電源電位ＶＤＤが供給されると共に、パッドＰ４から電源電位ＶＳＳが供給され、基準電位ＶＲＥＦに基づいて電源電位ＶＤＤを安定化して安定化電源電位ＶＲＥＧを生成し、出力端子（ノードＮ３）から安定化電源電位ＶＲＥＧを出力する。
【００２２】
電圧レギュレータ１０は、安定化電源電位ＶＲＥＧと基準電位ＶＲＥＦとの誤差を増幅する演算増幅器１１と、演算増幅器１１から出力される増幅信号を入力して安定化電源電位ＶＲＥＧを出力するＰチャネルＭＯＳトランジスタＱＰ２と、安定化電源電位ＶＲＥＧを平滑するバイパスコンデンサＣ３とを含んでいる。
【００２３】
演算増幅器１１は、安定化電源電位ＶＲＥＧが印加される非反転入力端子と、基準電位ＶＲＥＦが印加される反転入力端子と、増幅信号を出力する出力端子とを有する。トランジスタＱＰ２は、演算増幅器１１の出力端子に接続されたゲートと、電源電位ＶＤＤに接続されたソースと、電圧レギュレータ１０の出力端子（ノードＮ３）に接続されたドレインとを有する。
【００２４】
演算増幅器１１は、安定化電源電位ＶＲＥＧと基準電位ＶＲＥＦとの誤差を増幅し、両者が一致するようにトランジスタＱＰ２のオン抵抗を調整する。トランジスタＱＰ２の出力電位を安定にするために、トランジスタＱＰ２のドレインと電源電位ＶＳＳとの間にバイパスコンデンサＣ３が接続されている。
【００２５】
発振回路２０は、安定化電源電位ＶＲＥＧ及び電源電位ＶＳＳが供給されて発振動作を行う。発振回路２０は、入力端子（ノードＮ１）に入力される信号を反転増幅して増幅信号を出力端子（ノードＮ２）から出力する反転増幅回路２１と、パッドＰ１とノードＮ１との間に接続された抵抗Ｒ１と、パッドＰ２とノードＮ２との間に接続された抵抗Ｒ２と、ノードＮ１と電源電位ＶＳＳとの間に接続された可変容量Ｃ１と、ノードＮ２と電源電位ＶＳＳとの間に接続された可変容量Ｃ２とを含んでいる。なお、可変容量Ｃ１及びＣ２は、半導体集積回路装置に外付けするようにしても良い。
【００２６】
反転増幅回路２１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成されるインバータと、ノードＮ２とノードＮ１との間に接続された帰還抵抗Ｒ３とを含んでおり、パッドＰ１から入力端子（ノードＮ１）に入力される信号を反転増幅して、増幅信号を出力端子（ノードＮ２）からパッドＰ２に出力する。
【００２７】
トランジスタＱＰ１は、ノードＮ１に接続されたゲートと、安定化電源電位ＶＲＥＧに接続されたソースと、ノードＮ２に接続されたドレインとを有し、安定化電源電位ＶＲＥＧに対するノードＮ１の電圧変化を増幅する。トランジスタＱＮ１は、ノードＮ１に接続されたゲートと、ノードＮ２に接続されたドレインと、電源電位ＶＳＳに接続されたソースとを有し、電源電位ＶＳＳに対するノードＮ１の電圧変化を増幅する。帰還抵抗Ｒ３は、トランジスタＱＰ１及びＱＮ１の直流バイアスレベルを定めて適切な増幅作用を得る。
【００２８】
パッドＰ１とパッドＰ２との間に、半導体集積回路装置が実装されるプリント配線基板等に形成された配線パターンを介して、振動子２２の２つの端子が接続される。振動子２２は、水晶振動子又はセラミック振動子等の振動子である。特に、１００ＭＨｚ以上の高い周波数を有する発振信号を生成するためには、ＳＡＷ（surface acoustic wave：表面弾性波）共振子が用いられる。発振周波数の調整は、可変容量Ｃ１及びＣ２の容量値を変化させることにより行われる。抵抗Ｒ１及びＲ２は、半導体集積回路装置の内部回路を静電気から保護するための抵抗値の小さい抵抗である。
【００２９】
ここで、パッドＰ１又はＰ２に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗Ｒ１及びＲ２に加えて、抵抗Ｒ４と、ダイオードＤ１〜Ｄ４と、ＧＣＤ（gate controlled diode）又はＧＧＮＭＯＳ（gate grounded nMOS）と呼ばれるＮチャネルＭＯＳトランジスタＱＮ５とが設けられている。また、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、静電気保護素子として、ＧＣＤ又はＧＧＮＭＯＳと呼ばれるＮチャネルＭＯＳトランジスタＱＮ４が接続されている。
【００３０】
抵抗Ｒ４は、電圧レギュレータ１０の出力端子（ノードＮ３）に接続された第１の端子と、ノードＮ４に接続された第２の端子とを有している。ノードＮ４は、静電気保護素子を接続するための専用ノードであり、パッドや外部回路とは接続されない。抵抗Ｒ１、Ｒ２、及び、Ｒ４は、例えば、５０Ω〜５００Ω程度の抵抗値を有している。
【００３１】
ＭＯＳトランジスタにおいては、２つの不純物拡散領域の内のいずれがソースでいずれがドレインであるかはバイアス条件に依存するので、本願においては、２つの不純物拡散領域の内の一方を「第１の端子」又は「ソース／ドレイン」と表し、他方を「第２の端子」又は「ドレイン／ソース」と表すことにする。
【００３２】
トランジスタＱＮ４は、パッドＰ３に接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有している。また、トランジスタＱＮ５は、ノードＮ４に接続された第１の端子（ソース／ドレイン）と、パッドＰ４に接続されたゲート及び第２の端子（ドレイン／ソース）とを有している。なお、トランジスタＱＮ４及びＱＮ５のバックゲートも、パッドＰ４に接続される。
【００３３】
トランジスタＱＮ４及びＱＮ５の各々は、第１の端子とゲート及び第２の端子との間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタＱＮ４及びＱＮ５の各々は、ゲート及び第２の端子の電位が第１の端子の電位に対して閾値電圧よりも高くなると、第２の端子から第１の端子に向けて順方向電流を流し、第１の端子の電位がゲート及び第２の端子の電位に対して降伏電圧よりも高くなると、第１の端子から第２の端子に向けて逆方向電流を流す。
【００３４】
例えば、パッドＰ４を基準としてパッドＰ３に負の静電気が印加された場合には、トランジスタＱＮ４の第２の端子から第１の端子に向けて順方向電流が流れる。一方、パッドＰ４を基準としてパッドＰ３に正の静電気が印加された場合には、トランジスタＱＮ４の第１の端子から第２の端子に向けて逆方向電流が流れる。
【００３５】
ダイオードＤ１は、パッドＰ１に接続されたアノードと、ノードＮ４に接続されたカソードとを有している。ダイオードＤ２は、パッドＰ１に接続されたカソードと、パッドＰ４（電源電位ＶＳＳ）に接続されたアノードとを有している。ダイオードＤ３は、パッドＰ２に接続されたアノードと、ノードＮ４に接続されたカソードとを有している。ダイオードＤ４は、パッドＰ２に接続されたカソードと、パッドＰ４（電源電位ＶＳＳ）に接続されたアノードとを有している。
【００３６】
ダイオードＤ１及びＤ２の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、パッドＰ１に印加される静電気から内部回路を保護するために、静電気保護用トランジスタの替わりにダイオードＤ１及びＤ２を用いることにより、可変容量Ｃ１によって調整可能な発振周波数の範囲を広くすることができる。ダイオードＤ３及びＤ４についても、ダイオードＤ１及びＤ２と同様である。
【００３７】
ダイオードＤ１〜Ｄ４の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドＰ４を基準としてパッドＰ１に負の静電気が印加された場合には、ダイオードＤ２のアノードからカソードに向けて順方向電流が流れ、パッドＰ１からパッドＰ４に負の電荷が抜ける。
【００３８】
一方、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、ダイオードＤ１のアノードからカソードに向けて順方向電流が流れる。これにより、ノードＮ４の電位が上昇するので、トランジスタＱＮ５の第１の端子（ソース／ドレイン）から第２の端子（ドレイン／ソース）に向けて逆方向電流が流れ、パッドＰ１からパッドＰ４に正の電荷が抜ける。なお、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、最初はダイオードＤ２にも若干の逆方向電流が流れるが、その後は、トランジスタＱＮ５のスナップバック特性により、大部分の電流がトランジスタＱＮ５を流れるようになる。従って、ダイオードＤ１〜Ｄ４のサイズは小さくても良い。
【００３９】
また、パッドＰ３を基準としてパッドＰ１に負の静電気が印加された場合には、パッドＰ３からトランジスタＱＮ４及びダイオードＤ２を経由してパッドＰ１に向けて電流が流れ、パッドＰ１からパッドＰ３に負の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ３からトランジスタＱＰ２及びダイオードＤ１を経由してパッドＰ１に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。
【００４０】
一方、パッドＰ３を基準としてパッドＰ１に正の静電気が印加された場合には、パッドＰ１からダイオードＤ１とトランジスタＱＮ５及びＱＮ４とを経由してパッドＰ３に向けて電流が流れ、パッドＰ１からパッドＰ３に正の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ１からダイオードＤ１及びトランジスタＱＰ２を経由してパッドＰ３に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。
【００４１】
以上において、ダイオードＤ１及びＤ２は、ノードＮ４の安定化電源電位ＶＲＥＧとパッドＰ４の電源電位ＶＳＳとの間に接続されており、安定化電源電圧（ＶＲＥＧ−ＶＳＳ）の値は、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）の値（１．６Ｖ〜５．５Ｖ）にかかわらず一定であるので、ダイオードＤ１及びＤ２の端子間容量も一定である。ダイオードＤ３及びＤ４についても、ダイオードＤ１及びＤ２と同様である。従って、本実施形態によれば、外部から供給される電源電圧の値によって発振回路２０の発振周波数が変化することを防止できる。
【００４２】
一方、温度による発振周波数の変化を低減するために、温度センサ３０〜格納部６０が設けられている。温度センサ３０は、サーミスタ等を用いて半導体集積回路装置内の温度を検出し、検出された温度を表す検出信号を出力する。Ａ／Ｄ変換器４０は、温度センサ３０から出力されるアナログの検出信号をディジタルの検出信号に変換する。制御部５０は、Ａ／Ｄ変換器４０から出力されるディジタルの検出信号に基づいて、検出信号の値に対応する容量データを格納部６０において検索する。格納部６０は、Ｅ２ＰＲＯＭ（Electrically Erasable Programmable ROM）等の不揮発性メモリーを含んでおり、検出信号の値と、一定の発振周波数を得るために検出信号の値に対して予め設定された可変容量Ｃ１及びＣ２の状態を表す容量データとが対応付けられたテーブルを格納している。
【００４３】
可変容量Ｃ１及びＣ２の各々は、例えば、複数のコンデンサと、それらのコンデンサにそれぞれ直列に接続された複数のスイッチ回路とによって構成されており、制御部５０は、格納部６０から読み出された容量データに従って、それらのスイッチ回路の内の幾つかをオンさせる。そのような制御を行うことによって、半導体集積回路装置内の温度が変化しても、発振回路２０の発振周波数を一定に近付けることができる。
【００４４】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す図である。第２の実施形態においては、静電気保護素子として、図１に示す第１の実施形態におけるＮチャネルＭＯＳトランジスタＱＮ４及びＱＮ５の替わりに、ＮＰＮバイポーラトランジスタＱＢ１及びＱＢ２が用いられている。その他の点に関しては、第１の実施形態と同様である。
【００４５】
図２に示すように、パッドＰ１又はＰ２に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗Ｒ１及びＲ２に加えて、抵抗Ｒ４と、ダイオードＤ１〜Ｄ４と、ＮＰＮバイポーラトランジスタＱＢ２とが設けられている。また、パッドＰ３に印加される静電気から内部回路を保護するために、パッドＰ３とパッドＰ４との間に、静電気保護素子として、ＮＰＮバイポーラトランジスタＱＢ１が接続されている。
【００４６】
トランジスタＱＢ１は、パッドＰ３に接続されたエミッタと、パッドＰ４に接続されたベース及びコレクタとを有している。また、トランジスタＱＢ２は、ノードＮ４に接続されたエミッタと、パッドＰ４に接続されたベース及びコレクタとを有している。
【００４７】
トランジスタＱＢ１及びＱＢ２の各々は、エミッタとベース及びコレクタとの間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタＱＢ１及びＱＢ２の各々は、ベース及びコレクタの電位がエミッタの電位に対して閾値電圧よりも高くなると、ベース及びコレクタからエミッタに向けて順方向電流を流し、エミッタの電位がベース及びコレクタの電位に対して降伏電圧よりも高くなると、エミッタからベース及びコレクタに向けて逆方向電流を流す。
【００４８】
例えば、パッドＰ４を基準としてパッドＰ３に負の静電気が印加された場合には、トランジスタＱＢ１のベース及びコレクタからエミッタに向けて順方向電流が流れる。一方、パッドＰ４を基準としてパッドＰ３に正の静電気が印加された場合には、トランジスタＱＢ１のエミッタからベース及びコレクタに向けて逆方向電流が流れる。
【００４９】
このように、静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、ＧＣＤ又はＧＧＮＭＯＳと異なり、ゲート電極を形成する必要がない。従って、ベース領域の幅を小さくすることが可能であり、ＧＣＤ又はＧＧＮＭＯＳよりもスナップバック特性を改善することができる。
【００５０】
ダイオードＤ１〜Ｄ４の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドＰ４を基準としてパッドＰ１に負の静電気が印加された場合には、ダイオードＤ２のアノードからカソードに向けて順方向電流が流れ、パッドＰ１からパッドＰ４に負の電荷が抜ける。
【００５１】
一方、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、ダイオードＤ１のアノードからカソードに向けて順方向電流が流れる。これにより、ノードＮ４の電位が上昇するので、トランジスタＱＢ２のエミッタからベース及びコレクタに向けて逆方向電流が流れ、パッドＰ１からパッドＰ４に正の電荷が抜ける。なお、パッドＰ４を基準としてパッドＰ１に正の静電気が印加された場合には、最初はダイオードＤ２にも若干の逆方向電流が流れるが、その後は、トランジスタＱＢ２のスナップバック特性により、大部分の電流がトランジスタＱＢ２を流れるようになる。従って、ダイオードＤ１〜Ｄ４のサイズは小さくても良い。
【００５２】
また、パッドＰ３を基準としてパッドＰ１に負の静電気が印加された場合には、パッドＰ３からトランジスタＱＢ１及びダイオードＤ２を経由してパッドＰ１に向けて電流が流れ、パッドＰ１からパッドＰ３に負の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ３からトランジスタＱＰ２及びダイオードＤ１を経由してパッドＰ１に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。
【００５３】
一方、パッドＰ３を基準としてパッドＰ１に正の静電気が印加された場合には、パッドＰ１からダイオードＤ１とトランジスタＱＢ２及びＱＢ１とを経由してパッドＰ３に向けて電流が流れ、パッドＰ１からパッドＰ３に正の電荷が抜ける。ここで、抵抗Ｒ４がなければ、パッドＰ１からダイオードＤ１及びトランジスタＱＰ２を経由してパッドＰ３に向けて電流が流れるので、内部回路であるトランジスタＱＰ２を破壊してしまう。
【００５４】
図３は、本発明の第２の実施形態に係る半導体集積回路装置の一部を示す断面図である。図３に示すように、Ｐ型の半導体基板１００内にＮウエル１１０が形成されている。Ｎウエル１１０内には、ダイオードＤ１のアノードとして働くＰ型の不純物拡散領域１１１と、ダイオードＤ１のカソードとして働くＮウエル１１０に対して接続を行うためにＮ型の不純物拡散領域（コンタクト）１１２及び１１３とが形成されている。不純物拡散領域１１１は、パッドＰ１に電気的に接続され、コンタクト１１２及び１１３は、ノードＮ４から抵抗４を介してノードＮ３に電気的に接続されている。
【００５５】
また、Ｐ型の半導体基板１００内には、ダイオードＤ２のカソードとして働くＮ型の不純物拡散領域１２１と、ダイオードＤ２のアノードとして働くＰ型の半導体基板１００に対して接続を行うためにＰ型の不純物拡散領域（コンタクト）１２２及び１２３とが形成されている。不純物拡散領域１２１は、パッドＰ１に電気的に接続され、コンタクト１２２及び１２３は、パッドＰ４に電気的に接続されている。
【００５６】
さらに、Ｐ型の半導体基板１００内には、ＮＰＮバイポーラトランジスタＱＢ２のエミッタとして働くＮ型の不純物拡散領域１３１と、トランジスタＱＢ２のコレクタとして働くＮ型の不純物拡散領域１３２及び１３３とが形成されている。コンタクト１２２及び１２３等によってパッドＰ４に電気的に接続された半導体基板１００内において、不純物拡散領域１３１〜１３３の周辺領域１３４は、トランジスタＱＢ２のベースとして働く。不純物拡散領域１３１は、ノードＮ４から抵抗４を介してノードＮ３に電気的に接続され、不純物拡散領域１３２及び１３３は、パッドＰ４に電気的に接続されている。
【００５７】
なお、ＮＰＮバイポーラトランジスタにおいては、エミッタもコレクタもＮ型の不純物拡散領域によって構成されるので、エミッタとコレクタとを逆に接続しても良い。その場合には、図２において、トランジスタＱＢ１のコレクタがパッドＰ３に接続され、ベース及びエミッタがパッドＰ４に接続される。また、トランジスタＱＢ２のコレクタがノードＮ４に接続され、ベース及びエミッタがパッドＰ４に接続される。
【００５８】
図４は、本発明の第２の実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図である。半導体基板１００の１つの辺１００ａに沿って、図４の左側から、パッドＰ１とトランジスタＱＢ２とパッドＰ２とが所定の間隔で配置されており、パッドＰ１とトランジスタＱＢ２との間にダイオードＤ１及びＤ２が配置されると共に、トランジスタＱＢ２とパッドＰ２との間にダイオードＤ３及びＤ４が配置されている。
【００５９】
パッドＰ１は、ダイオードＤ１のアノード及びダイオードＤ２のカソードに接続され、パッドＰ２は、ダイオードＤ３のアノード及びダイオードＤ４のカソードに接続される。また、ダイオードＤ１及びＤ３のカソードは、トランジスタＱＢ２のエミッタに接続され、ダイオードＤ２及びＤ４のアノードは、パッドＰ４（図示せず）に接続される。トランジスタＱＢ２のベース及びコレクタは、パッドＰ４に接続される。
【００６０】
さらに、パッドＰ１〜パッドＰ２に並行して、可変容量Ｃ１と反転増幅回路２１と可変容量Ｃ２とが配置されている。パッドＰ１は、抵抗Ｒ１を介して、可変容量Ｃ１及び反転増幅回路２１の入力端子に接続され、パッドＰ２は、抵抗Ｒ２を介して、可変容量Ｃ２及び反転増幅回路２１の入力端子に接続される。また、トランジスタＱＢ２のエミッタは、抵抗Ｒ４を介して、反転増幅回路２１に供給される安定化電源電位に接続される。
【００６１】
図４に示すレイアウトは、パッドＰ１及びＰ２からダイオードＤ２及びＤ４にそれぞれ至る配線経路を短くすると共に、パッドＰ１及びＰ２からダイオードＤ１及びＤ３をそれぞれ介してトランジスタＱＢ２に至る配線経路を短くするように考慮されたものである。このようなレイアウトによれば、半導体基板１００を基準としてパッドＰ１又はＰ２に負の静電気が印加された場合に、ダイオードＤ２又はＤ４を介して短い配線経路で半導体基板１００に負の電荷が抜けるので、ダイオードＤ１又はＤ３を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードＤ１、Ｄ３及び内部回路を安全に保護することができる。また、半導体基板１００を基準としてパッドＰ１又はＰ２に正の静電気が印加された場合に、ダイオードＤ１又はＤ３及びトランジスタＱＢ２を介して短い配線経路で半導体基板１００に正の電荷が抜けるので、ダイオードＤ２又はＤ４を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードＤ２、Ｄ４及び内部回路を安全に保護することができる。
【００６２】
また、図４に示すレイアウトは、第１の実施形態に適用することもできる。その場合には、図４に示すトランジスタＱＢ２の位置に、図１に示すトランジスタＱＮ５が配置される。
【符号の説明】
【００６３】
１０  電圧レギュレータ、  １１  演算増幅器、  ２０  発振回路、  ２１  反転増幅回路、  ２２  振動子、  ３０  温度センサ、  ４０  Ａ／Ｄ変換器、  ５０  制御部、  ６０  格納部、  Ｐ１〜Ｐ４  パッド、  Ｒ１〜Ｒ４  抵抗、  Ｃ１、Ｃ２  可変容量、  Ｃ３  バイパスコンデンサ、  ＱＰ１〜ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ５  ＮチャネルＭＯＳトランジスタ、  ＱＢ１〜ＱＢ２  ＮＰＮバイポーラトランジスタ、  Ｄ１〜Ｄ４  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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