(57)【要約】【課題】高品質かつ低コストの半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、実質的に{０−３３−８}面を含む表面を有する耐圧保持層などの炭化珪素層が主表面上に形成された基板を準備する工程と、炭化珪素層に導電性不純物を注入する工程（Ｓ１）と、注入された導電性不純物を活性化するための熱処理を行なう工程（Ｓ２）とを備える。熱処理を行なう工程では、炭化珪素層の表面が熱処理を行なうための雰囲気ガスに露出した状態になっている。【選択図】図１
2012038771.tif 000002
【特許請求の範囲】
【請求項１】
実質的に{０−３３−８}面を含む表面を有する炭化珪素層が主表面上に形成された基板を準備する工程と、
前記炭化珪素層に導電性不純物を注入する工程と、
前記注入された導電性不純物を活性化するための熱処理を行なう工程とを備え、
前記熱処理を行なう工程では、前記炭化珪素層の表面は熱処理を行なうための雰囲気ガスに露出した状態になっている、半導体装置の製造方法。
【請求項２】
前記基板を準備する工程は、前記炭化珪素層において前記基板の主表面に対して傾斜した端面を形成する工程を含み、
前記端面が前記実質的に{０−３３−８}面を含む表面となっている、請求項１に記載の半導体装置の製造方法。
【請求項３】
主表面を有する基板と、
前記基板の前記主表面上に形成され、前記主表面に対して傾斜した端面を含む炭化珪素層とを備え、
前記端面は実質的に{０−３３−８}面を含み、
前記端面は導電性不純物の注入領域を含む、半導体装置。
【請求項４】
前記炭化珪素層は、前記基板と対向する面と反対側に位置する主表面において、前記端面が側面を構成する複数のメサ構造を含み、
複数の前記メサ構造の間に位置し、前記側面と連なる前記炭化珪素層の表面部分が実質的に{０００−１}面となっている、請求項３に記載の半導体装置。
【請求項５】
複数の前記メサ構造において前記側面と連なる上部表面の平面形状が六角形であり、
複数の前記メサ構造は、少なくとも３つのメサ構造を含み、
複数の前記メサ構造は、平面視したときの中心を結んだ線分により正三角形が形成されるように配置されている、請求項４に記載の半導体装置。
【請求項６】
前記メサ構造の前記上部表面が実質的に{０００−１}面となっている、請求項５に記載の半導体装置。  
【請求項７】
前記端面の表面粗さは二乗平均平方根粗さで１０ｎｍ以下となっている、請求項３〜６のいずれか１項に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、より特定的には、炭化珪素層に形成され所定の結晶面を含む傾斜面を利用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、特許文献１（特開２００１−６８４２８号公報）では、炭化珪素を利用して半導体素子を形成するため、選択された領域において導電型やキャリア濃度を制御する方法として、イオン注入法を用いることが開示されている。また、特許文献１では、イオン注入後の活性化アニールにおいて、表面荒れが発生することを防止するため、炭化珪素の表面にダイヤモンドライクカーボンなどからなる保護膜を形成した状態で活性化アニールを実施する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６８４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されているように、炭化珪素においてイオン注入後の活性化アニールでは、アニール温度が比較的高温になることから、高品質の半導体装置を得るためには、保護膜を形成して表面荒れの発生を防止することが必須であると考えられていた。しかし、活性化アニールのためだけに上記保護膜を形成し、また活性化アニール後には当該保護膜を除去するため、炭化珪素半導体装置の製造工程数が増加し、結果的に炭化珪素半導体装置の製造コストが増大する一因となっていた。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高品質かつ低コストの半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
発明者は、鋭意研究を進めた結果、炭化珪素における実質的に{０−３３−８}面（いわゆる半極性面）となっている表面については、イオン注入後の活性化アニールを行なうときに、その表面に保護膜を形成しなくても表面荒れがほとんど発生しないという新たな知見を得た。
【０００７】
上記のような本発明者の知見に基づく、本発明に従った半導体装置の製造方法は、実質的に{０−３３−８}面を含む表面を有する炭化珪素層が主表面上に形成された基板を準備する工程と、炭化珪素層に導電性不純物を注入する工程と、注入された導電性不純物を活性化するための熱処理を行なう工程とを備える。熱処理を行なう工程では、炭化珪素層の表面は熱処理を行なうための雰囲気ガスに露出した状態になっている。ここで、実質的に{０−３３−８}面となっている表面とは、当該表面を構成する結晶面が{０−３３−８}面となっている場合、および表面を構成する結晶面について、＜１−１００＞方向における｛０−３３−８｝面に対するオフ角が−３°以上３°以下の面となっていることを意味する。なお、「＜１−１００＞方向における{０−３３−８}面に対するオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る平面への上記端面の法線の正射影と、{０−３３−８}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
【０００８】
このようにすれば、炭化珪素に対するイオン注入後の活性化アニール時に保護膜（キャップ層）を形成する必要が無いため、保護膜を形成する場合より半導体装置の製造工程を簡略化できる。したがって、半導体装置の製造コストを低減することができる。
【０００９】
また、本発明に従った半導体装置は、主表面を有する基板と、当該基板の主表面上に形成され、主表面に対して傾斜した端面を含む炭化珪素層とを備える。端面は実質的に{０−３３−８}面を含む。また、端面は導電性不純物の注入領域（イオン注入領域）を含む。
【００１０】
このようにすれば、上記端面に対する導電性不純物の注入を行なった後の活性化アニールでは、とくに保護膜を形成することなく当該活性化アニールを実施できるため、製造コストの抑制された半導体装置を得ることができる。
【００１１】
また、炭化珪素層の端面が実質的に上記{０−３３−８}面になっているため、これらのいわゆる半極性面となっている端面をイオン注入領域にすることで、当該イオン注入領域を半導体装置のたとえばチャネル領域(能動領域）として利用することができる。ここで、上記端面は安定な結晶面であって高いチャネル移動度が得られる。そのため、当該端面をイオン注入することにより構成されるチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を示す高品質の半導体装置を実現できる。また、端面が実質的に{０−３３−８}面を含むため、当該端面の結晶方位が当該{０−３３−８}面に対してずれた場合のように端面にステップ（段差）が多数存在し、チャネル移動度が低下するといった問題の発生を抑制できる。
【発明の効果】
【００１２】
本発明によれば、低コストで高品質の半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明による半導体装置の製造方法を説明するためのフローチャートである。
【図２】本発明による半導体装置の製造方法を具体例を説明するためのフローチャートである。
【図３】図２に示した半導体装置の製造方法を用いて製造された本発明による半導体装置の実施の形態１の断面模式図である。
【図４】図２に示した半導体装置の製造方法を用いて製造された本発明による半導体装置の実施の形態１の変形例の断面模式図である。
【図５】本発明による半導体装置の実施の形態２を示す平面模式図である。
【図６】図５の線分ＶＩ−ＶＩにおける断面模式図である。
【図７】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図８】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図９】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１０】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１１】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１２】図５および図６に示した半導体装置の製造方法を説明するための斜視模式図である。
【図１３】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１４】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１５】図５および図６に示した半導体装置の製造方法を説明するための断面模式図である。
【図１６】図５および図６に示した半導体装置の製造方法の変形例を説明するための断面模式図である。
【図１７】図５および図６に示した半導体装置の製造方法の変形例を説明するための断面模式図である。
【図１８】本発明による半導体の実施の形態３を示す断面模式図である。
【図１９】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２０】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２１】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２２】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２３】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２４】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２５】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２６】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２７】本発明による半導体装置の参考例を示す断面模式図である。
【図２８】図２７に示した半導体装置の変形例を示す断面模式図である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１５】
（実施の形態１）
図１を参照して、本発明による半導体装置の製造方法を説明する。
【００１６】
本発明による半導体装置の製造方法では、まず実質的に{０−３３−８}面を含む表面を有する炭化珪素層が主表面上に形成された基板を準備する工程を実施する。そして、図１に示すように、当該炭化珪素層に導電性不純物を注入する工程であるイオン注入工程（Ｓ１）を実施する。その後、注入された導電性不純物を活性化するための熱処理を行なうアニール工程（Ｓ２）を実施する。アニール工程（Ｓ２）では、炭化珪素層の{０−３３−８}面を含む表面は、熱処理を行なうための雰囲気ガスに露出した状態になっている。つまり、炭化珪素層の表面上には従来のアニール工程において必須であると考えられていた保護膜は形成されていない。
【００１７】
このようにすれば、炭化珪素層に対するイオン注入後の上記アニール工程（Ｓ２）を実施するときに、予め保護膜（キャップ層）を形成する必要が無いため、保護膜を形成する場合より半導体装置の製造工程を簡略化できる。したがって、半導体装置の製造コストを低減することができる。
【００１８】
ここで、アニール工程（Ｓ２）の条件としては、たとえば不活性ガス（アルゴンガス）雰囲気であって大気圧条件、加熱温度１７００℃、加熱時間を３０分といった条件を用いることができる。表面が｛０−３３−８｝面となった炭化珪素層にたとえばリンイオンを注入した後に、ＲＣＡ洗浄を行なったあと、キャップ層を形成することなく、上記のようなアニール処理を行なうと、上記表面にはマクロステップ（表面荒れ）がほとんど観察されなかった。なお、上記表面の観察には、たとえば走査型電子顕微鏡（ＳＥＭ）を用いることができる。
【００１９】
上述のようなアニール処理を行なう場合、従来のように炭化珪素の表面が（０００１）面から所定のオフ角を有する面となっていた場合には、上記アニール処理によって表面荒れが発生するため、アニール処理の前に当該表面を覆う保護膜（たとえばレジスト膜を熱処理してグラファイト化したカーボンキャップ、あるいはカーボンをスパッタ法によって堆積したカーボンキャップ）を形成していた。この保護膜が存在する状態で、上記のような条件のアニール処理を行ない、その後上記保護膜を除去する処理（たとえば酸素雰囲気中での加熱温度９００℃、加熱時間３０分といった熱処理を行なうことで上記カーボンキャップを除去する処理）を行なっていた。しかし、本発明によれば、従来必要であった保護膜の形成工程および当該保護膜の除去工程を行う必要がない。したがって、本発明によれば、すでに述べたように従来より半導体装置の製造工程を簡略化できる。
【００２０】
上述した半導体装置の製造方法の具体例を、図２および図３を参照しながら説明する。
図２を参照して、図３に示した本実施の形態におけるの半導体装置の製造方法は、縦型の半導体装置である絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の製造方法であって、まず炭化珪素基板を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、図３を参照して、単結晶炭化珪素からなり導電型がｐ型である基板１が準備される。この基板１の主表面の結晶面方位は、実質的に{０−３３−８}面、好ましくは{０−３３−８}面のジャスト面となっている。
【００２１】
次に、エピタキシャル成長工程（Ｓ２０）が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により基板１の一方の主表面上に炭化珪素からなり導電型がｐ型のバッファ層であるｐ型エピタキシャル層３６およびドリフト層である耐圧保持層２が順次形成される。この耐圧保持層２の上部表面の面方位も、実質的に{０−３３−８}面となっている。
【００２２】
次に、イオン注入工程（Ｓ３０）が実施される。この工程（Ｓ３０）では、図３を参照して、まずウェル領域であるｐ型ボディ層３を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンが耐圧保持層２に注入されることにより、ｐ型ボディ層３が形成される。次に、ｎ型ソースコンタクト層４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ層３に注入されることにより、ウェル領域であるｐ型ボディ層３内にｎ型ソースコンタクト層４が形成される。さらに、導電型がｐ型のコンタクト領域５を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ層３に注入されることにより、ｐ型ボディ層３内にｐ型のコンタクト領域５が形成される。上記イオン注入は、たとえば耐圧保持層２の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００２３】
次に、活性化アニール工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、上記イオン注入が実施された耐圧保持層２を備える基板を、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。また、この工程（Ｓ４０）では、上述したイオン注入が行なわれた耐圧保持層２の上部表面上には特に保護膜などは形成されておらず、当該上部表面はアニール雰囲気に露出した状態となっている。そして、耐圧保持層２の表面は実質的に{０−３３−８}面となっているため、上記活性化アニールによって表面荒れはほとんど発生しない。
【００２４】
次に、酸化膜形成工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、上記活性化アニール工程を実施した後の耐圧保持層２が形成された基板に対して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、図３に示す酸化膜（ゲート絶縁膜８）が形成される。
【００２５】
次に、電極形成工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、たとえばＣＶＤ法により、不純物が添加されて導電体となっているポリシリコンからなるゲート電極９が形成される。さらに、上記ゲート絶縁膜８において、ｎ型ソースコンタクト層４およびｐ型のコンタクト領域５上に位置する領域に、図３に示すような開口部１１を形成する。当該開口部１１の形成方法としては、従来周知の任意の方法を用いることができる。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、エミッタコンタクト電極（ソース電極１２）およびコレクタ電極（ドレイン電極１１２）が形成される。次に、たとえば蒸着法により、導電体であるＡｌからなるエミッタ配線(ソース配線電極１３）が図３に示すように形成される。以上の手順により、本実施の形態における半導体装置１０１が完成する。
【００２６】
上述のような製造方法により形成された本発明による半導体装置１０１は、縦型の半導体装置である絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であって、単結晶基板１、バッファ層であるｐ型エピタキシャル層３６、ドリフト層（耐圧保持層２）、ｐ型ボディ層３、ｎ型ソースコンタクト層４、ｐ型のコンタクト領域５、ゲート絶縁膜８、エミッタコンタクト電極（ソース電極１２）およびエミッタ配線（ソース配線電極１３）、ゲート電極９および基板１の裏面側に形成されたコレクタ電極（ドレイン電極１１２）を備える。具体的には、導電型がｐ型の炭化珪素からなる基板１の表面上に、炭化珪素からなるｐ型エピタキシャル層３６が形成されている。ｐ型エピタキシャル層３６は導電型がｐ型であり、その厚みはたとえば０．５μｍである。このｐ型エピタキシャル層３６上には耐圧保持層２が形成されている。この耐圧保持層２は、導電型がｎ型の炭化珪素からなり、たとえばその厚みは１０μｍである。
【００２７】
この耐圧保持層２の表面には、導電型がｐ型であるｐ型ボディ層３が互いに間隔を隔てて形成されている。ｐ型ボディ層３の内部においては、ｐ型ボディ層３の表面層にｎ型ソースコンタクト層４が形成されている。また、このｎ型ソースコンタクト層４に隣接する位置には、ｐ型のコンタクト領域５が形成されている。一方のｐ型ボディ層３におけるｎ型ソースコンタクト層４上から、ｐ型ボディ層３、２つのｐ型ボディ層３の間において露出する耐圧保持層２、他方のｐ型ボディ層３および当該他方のｐ型ボディ層３におけるｎ型ソースコンタクト層４上にまで延在するように、酸化膜であるゲート絶縁膜８が形成されている。ゲート絶縁膜８上にはゲート電極９が形成されている。また、ｎ型ソースコンタクト層４およびｐ型のコンタクト領域５上にはソース電極１２が形成されている。このソース電極１２上にはソース配線電極１３が形成されている。そして、基板１において、ｐ型エピタキシャル層３６が形成された側の表面とは反対側の面である裏面にドレイン電極１４が形成されている。
【００２８】
このように、炭化珪素層である耐圧保持層２の主表面が実質的に{０−３３−８}面となっているため、図２に示した活性化アニール工程（Ｓ４０）では当該耐圧保持層２の表面を被覆する保護膜を形成することなく、アニール処理を行なうことができる。このため、当該保護膜を形成する場合より、製造コストの低減された半導体装置を実現できる。また、上記{０−３３−８}面にイオン注入によりチャネル領域が形成されているので、高いチャネル移動度を示す高品質の半導体装置を実現できる。
【００２９】
また、上述した本発明による半導体装置の製造方法の他の具体例を、図２および図４を参照ながら説明する。なお、図４に示した半導体装置は、本実施の形態における半導体装置の他例であり、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  ＭＯＳＦＥＴ）である。
【００３０】
図２を参照して、図４に示した本実施の形態におけるの半導体装置の製造方法は、縦型の半導体装置である縦型ＤｉＭＯＳＦＥＴの製造方法であって、まず炭化珪素基板を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、図４を参照して、単結晶炭化珪素からなりたとえば導電型がｎ型である基板１が準備される。この基板１の主表面の結晶面方位は、実質的に{０−３３−８}面、好ましくは{０−３３−８}面のジャスト面となっている。
【００３１】
次に、エピタキシャル成長工程（Ｓ２０）が実施される。この工程（Ｓ２０）では、図４を参照して、エピタキシャル成長により基板１の一方の主表面上に炭化珪素からなり導電型がｎ型の耐圧保持層２が形成される。この耐圧保持層２の上部表面の面方位も、実質的に{０−３３−８}面となっている。なお、耐圧保持層２と炭化珪素基板１との間に、バッファ層を形成してもよい。当該バッファ層としては、たとえば導電型がｎ型の炭化珪素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成してもよい。
【００３２】
次に、イオン注入工程（Ｓ３０）が実施される。この工程（Ｓ３０）では、図４を参照して、まずウェル領域であるｐ型ボディ層３を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンが耐圧保持層２に注入されることにより、ｐ型ボディ層３が形成される。次に、ｎ型ソースコンタクト層４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ層３に注入されることにより、ウェル領域であるｐ型ボディ層３内にｎ型ソースコンタクト層４が形成される。上記イオン注入は、たとえば耐圧保持層２の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００３３】
次に、活性化アニール工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、図３に示した半導体装置の製造方法における工程（Ｓ４０）と同様に、上記イオン注入が実施された耐圧保持層２を備える基板を、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）において注入された不純物が活性化する。また、この工程（Ｓ４０）では、上述したイオン注入が行なわれた耐圧保持層２の上部表面上には特に保護膜などは形成されておらず、当該上部表面はアニール雰囲気に露出した状態となっている。そして、耐圧保持層２の表面は実質的に{０−３３−８}面となっているため、上記活性化アニールによって表面荒れはほとんど発生しない。
【００３４】
次に、酸化膜形成工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、上記活性化アニール工程を実施した後の耐圧保持層２が形成された基板に対して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、図４に示す酸化膜（ゲート絶縁膜８）が形成される。
【００３５】
次に、電極形成工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、たとえばＣＶＤ法により、不純物が添加されて導電体となっているポリシリコンからなるゲート電極９（図４参照）が形成される。さらに、上記ゲート絶縁膜８において、少なくともｎ型ソースコンタクト層４上に位置する領域に、図４に示すように上記ｎ型ソースコンタクト層４の表面およびｐ型ボディ層３の表面の一部を露出させる開口部を形成する。当該開口部の形成方法としては、従来周知の任意の方法を用いることができる。そして、ゲート電極９の上部表面および側面を覆う絶縁膜１０を形成する。当該絶縁膜１０の形成方法としては、ＣＶＤ法やフォトリソグラフィ法など従来周知の任意の方法を用いることができる。
【００３６】
そして、ｎ型ソースコンタクト層４およびｐ型ボディ層３の露出した部分と接続されるソース電極１２を、たとえばリフトオフ法を用いて形成する。なお、ソース電極１２としては、たとえばニッケル（Ｎｉ）を用いることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。その後、基板１の裏面側にドレイン電極１４を形成する。以上の手順により、本実施の形態における半導体装置１０１が完成する。
【００３７】
上述のような製造方法により形成された本発明による半導体装置は、上述したように縦型の半導体装置である縦型ＤｉＭＯＳＦＥＴであって、基板１、耐圧保持層２、ｐ型ボディ層３、ｎ型ソースコンタクト層４、ゲート絶縁膜８、ソース電極１２、ゲート電極９および基板１の裏面側に形成されたドレイン電極１４を備える。具体的には、たとえば導電型がｎ型のＳｉＣ単結晶からなる基板１の主表面上に、炭化珪素からなる耐圧保持層２が形成されている。この耐圧保持層２の表面には、導電型がｐ型であるｐ型ボディ層３が互いに間隔を隔てて形成されている。ｐ型ボディ層３の内部においては、ｐ型ボディ層３の表面層にｎ型ソースコンタクト層４が形成されている。
【００３８】
一方のｐ型ボディ層３におけるｎ型ソースコンタクト層４上から、ｐ型ボディ層３、２つのｐ型ボディ層３の間において露出する耐圧保持層２、他方のｐ型ボディ層３および当該他方のｐ型ボディ層３におけるｎ型ソースコンタクト層４上にまで延在するように、酸化膜からなるゲート絶縁膜８が形成されている。ゲート絶縁膜８上にはゲート電極９が形成されている。このゲート電極９の端面および上部表面を覆うように絶縁膜１０が形成されている。そして、ｎ型ソースコンタクト層４およびｐ型ボディ層３の一部と接続されるとともに、上記絶縁膜１０を覆うようにソース電極１２が形成されている。そして、基板１において耐圧保持層２が形成された側の表面とは反対側の面である裏面にドレイン電極１４が形成されている。
【００３９】
このように、炭化珪素層である耐圧保持層２の主表面が実質的に{０−３３−８}面となっているため、図３に示した半導体装置の製造方法の場合と同様に、図２に示した活性化アニール工程（Ｓ４０）では当該耐圧保持層２の表面を被覆する保護膜を形成することなく、アニール処理を行なうことができる。このため、当該保護膜を形成する場合より、製造コストの低減された半導体装置を実現できるとともに、高いチャネル移動度を示す高品質の半導体装置を実現できる。
【００４０】
（実施の形態２）
図５および図６を参照して、本発明による半導体装置の実施の形態２を説明する。
【００４１】
図５および図６を参照して、本発明による半導体装置は、複数のメサ構造と、当該メサ構造の間に形成された側面が傾斜した溝とを利用した縦型のデバイスである縦型ＭＯＳＦＥＴである。図５および図６に示した半導体装置は、炭化珪素からなる基板１と、炭化珪素からなり、導電型がｎ型であるエピタキシャル層である耐圧保持層２と、炭化珪素からなり、導電型がｐ型であるｐ型ボディ層３（ｐ型半導体層３）と、炭化珪素からなり、導電型がｎ型であるｎ型ソースコンタクト層４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを備える。
【００４２】
図５に示すように、基板１の主表面上に、炭化珪素層を部分的に除去することで複数の（図５では４つの）メサ構造が形成されている。具体的には、メサ構造は上部表面および底面が六角形状となっており、その側壁は基板１の主表面に対して傾斜している。隣接するメサ構造の間には、当該メサ構造の側壁が傾斜した側面２０となっている溝６が形成されている。
【００４３】
また、図５および図６に示した半導体装置において、基板１は、結晶型が六方晶の炭化珪素からなる。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、溝６により囲まれたメサ構造が形成されている。溝６の側壁（メサ構造の側壁）は基板１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成されたメサ構造である凸形状部）の平面形状は図５に示すように六角形状になっている。
【００４４】
この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
【００４５】
ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
【００４６】
図５および図６に示した半導体装置においては、溝６の側壁（メサ構造の側壁）が傾斜するとともに、当該側壁は、耐圧保持層２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０−３３−８}面となっている。具体的には、当該側壁を構成する結晶面について、＜１−１００＞方向における｛０−３３−８｝面に対するオフ角が−３°以上３°以下の面、より好ましくは−１°以上１°以下の面となっている。図６から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であってイオン注入領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を得られるとともに、リーク電流を十分低減でき、また高い耐圧を得ることができる。
【００４７】
次に、図５および図６に示した半導体装置の動作について簡単に説明する。図６を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
【００４８】
次に、図７〜図１５を参照して、図５および図６に示した本発明による半導体装置の製造方法を説明する。
【００４９】
まず、図７を参照して、炭化珪素からなる基板１の主表面上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物の濃度は、たとえば５×１０13ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
【００５０】
次に、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。
【００５１】
次に導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図８に示す構造を得る。
【００５２】
次に、図９に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図９に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
【００５３】
そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、図６の溝６が形成されるべき領域に、側壁が基板１の主表面に対してほぼ垂直な溝１６を形成することができる。このようにして、図９に示す構造を得る。
【００５４】
次に、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、図９に示した溝１６の側壁を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下としたエッチング(熱エッチング）を行なうことにより、図１０に示すように基板１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。
【００５５】
ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
【００５６】
なお、この側面２０に表出する結晶面は実質的に{０−３３−８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０−３３−８}面が溝６の側面２０として自己形成される。この結果、図１０に示すような構造を得る。なお、側面２０を構成する結晶面は{０１−１−４}面となっていてもよい。また、耐圧保持層２などを構成する炭化珪素の結晶型が立方晶である場合には、側面２０を構成する結晶面は{１１１}面であってもよい。
【００５７】
次に、マスク層１７をエッチングなど任意の方法により除去する。その後、溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図１１および図１２に示すような構造を得る。図１２から分かるように、溝６の平面形状は、単位胞（１つのメサ構造を取り囲む環状の溝６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１２に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。
【００５８】
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０−３３−８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
【００５９】
次に、図１３に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。このようにして、図１３に示す構造を得る。
【００６０】
次に、図１４に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。このようにして、図１４に示す構造を得る。
【００６１】
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１５参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
【００６２】
そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１５参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１５参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
【００６３】
また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図１５参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１５に示す構造を得る。
【００６４】
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図６参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図６参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図５および図６に示す半導体装置を得ることができる。
【００６５】
次に、図１６および図１７を参照して、図５および図６に示した本発明による半導体装置の製造方法の変形例を説明する。
【００６６】
本発明による半導体装置の製造方法の変形例では、まず図７〜図９に示した工程を実施する。その後、図９に示したマスク層１７を除去する。次に、溝１６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように珪素からなるＳｉ被膜２１（図１６参照）を形成する。この状態で、熱処理を行なうことにより、溝１６の内周面およびｎ型ソースコンタクト層４の上部表面のＳｉ被膜２１と接触した領域において炭化珪素の再構成が起きる。このようにして、図１６に示すように、溝の側壁が所定の結晶面（{０−３３−８}面）となるように炭化珪素の再構成層２２が形成される。この結果、図１６に示すような構造を得る。
【００６７】
この後、残存しているＳｉ被膜２１を除去する。Ｓｉ被膜２１の除去方法としては、たとえばＨＮＯ3とＨＦ等の混合ガスを用いたエッチングを用いることができる。その後、さらに上述した再構成層２２の表面層をエッチングにより除去する。再構成層２２を除去するためのエッチングとしては、ＩＣＰ−ＲＩＥを用いることができる。この結果、図１７に示すように傾斜した側面を有する溝６を形成できる。
【００６８】
この後、先に説明した図１１〜図１５に示した工程を実施することにより、図５および図６に示した半導体装置を得ることができる。
【００６９】
（実施の形態３）
図１８を参照して、本発明による半導体装置の実施の形態３を説明する。
【００７０】
図１８を参照して、本発明による半導体装置は、側面が傾斜した溝を利用した縦型のデバイスであるＩＧＢＴである。図１８に示した半導体装置は、炭化珪素からなる導電型がｐ型の基板３１と、炭化珪素からなり、導電型がｐ型であるバッファ層としてのｐ型エピタキシャル層３６と、炭化珪素からなり、導電型がｎ型である耐圧保持層としてのｎ型エピタキシャル層３２と、炭化珪素からなり、導電型がｐ型であるウェル領域に対応するｐ型半導体層３３と、炭化珪素からなり、導電型がｎ型であるエミッタ領域に対応するｎ型ソースコンタクト層３４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域３５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極に対応するソース電極１２と、ソース配線電極１３と、コレクタ電極に対応するドレイン電極１４と、裏面保護電極１５とを備える。
【００７１】
バッファ層であるｐ型エピタキシャル層３６は、基板３１の一方の主表面上に形成されている。ｐ型エピタキシャル層３６上にはｎ型エピタキシャル層３２が形成されている。ｎ型エピタキシャル層３２上にはｐ型半導体層３３が形成されている。ｐ型半導体層３３上には、ｎ型ソースコンタクト層３４が形成されている。このｎ型ソースコンタクト層３４に取囲まれるように、ｐ型のコンタクト領域３５が形成されている。ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２を部分的に除去することにより溝６が形成されている。溝６の側壁は基板３１の主表面に対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部としてのメサ構造）の平面形状は、図５などに示した半導体装置と同様に六角形になっている。
【００７２】
この溝６の側壁および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層３４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層３４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
【００７３】
ゲート絶縁膜８のうちｎ型ソースコンタクト層３４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層３４の一部とｐ型のコンタクト領域３５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。
【００７４】
また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、図５および図６に示した半導体装置と同様に、ドレイン電極１４および裏面保護電極１５が形成されている。
【００７５】
図１８に示した半導体装置においても、図５および図６に示した半導体装置と同様に、溝６の側壁が傾斜するとともに、当該側壁は、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０−３３−８}面となっている。この場合も、図５に示した半導体装置と同様の効果を得ることができる。なお、上記実施の形態２および３における半導体装置において、上記側壁は実質的に{０１−１−４}面となっていてもよい。また、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁は実質的に{１１１}面となっていてもよい。
【００７６】
次に、図１８に示した半導体装置の動作を簡単に説明する。図１８を参照して、ゲート電極９に負の電圧を印加し、当該負の電圧が閾値を超えると、ゲート電極９側方のゲート絶縁膜８に接するｐ型半導体層３３の溝６に対向する端部領域（チャネル領域）に反転層が形成され、エミッタ領域であるｎ型ソースコンタクト層３４と耐圧保持層であるｎ型エピタキシャル層３２とが電気的に接続される。これにより、エミッタ領域であるｎ型ソースコンタクト層３４から耐圧保持層であるｎ型エピタキシャル層３２に正孔が注入され、これに対応して基板３１からバッファ層であるｐ型エピタキシャル層３６を介して電子がｎ型エピタキシャル層３２に供給される。その結果、ＩＧＢＴがオン状態となり、ｎ型エピタキシャル層３２に伝導度変調が生じてエミッタ電極であるソース電極１２-コレクタ電極であるドレイン電極１４間の抵抗が低下した状態で電流が流れる。一方、ゲート電極９に印加される上記負の電圧が閾値以下の場合、上記チャネル領域に反転層が形成されないため、ｎ型エピタキシャル層３２とｐ型半導体層３３との間が、逆バイアスの状態に維持される。その結果、ＩＧＢＴがオフ状態となり、電流は流れない。
【００７７】
図１９〜図２６を参照して、本発明による半導体装置の実施の形態３の製造方法を説明する。
【００７８】
まず、図１９を参照して、炭化珪素からなる基板３１の主表面上に、導電型がｐ型であって炭化珪素からなるｐ型エピタキシャル層３６を形成する。そして、ｐ型エピタキシャル層３６上に導電型がｎ型である炭化珪素のｎ型エピタキシャル層３２を形成する。当該ｎ型エピタキシャル層３２は耐圧保持層となる。ｐ型エピタキシャル層３６およびｎ型エピタキシャル層３２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき、導電型がｐ型の不純物としては、たとえばアルミニウム（Ａｌ）などを導入し、導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００７９】
次に、ｎ型エピタキシャル層３２の上部表面層にイオン注入を行なうことにより、ｐ型半導体層３３およびｎ型ソースコンタクト層３４を形成する。ｐ型半導体層３３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型半導体層３３が形成される領域の深さを調整することができる。
【００８０】
次に導電型がｎ型の不純物を、ｐ型半導体層３３が形成されたｎ型エピタキシャル層３２へイオン注入することにより、ｎ型ソースコンタクト層３４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図２０に示す構造を得る。
【００８１】
次に、図１９に示すように、ｎ型ソースコンタクト層３４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、図９において説明したマスク層１７の製造方法と同様の方法を用いることができる。この結果、図２１に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
【００８２】
そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２の一部をエッチングにより除去する。エッチングの方法などは、図９に示した工程と同様の方法を用いることができる。このようにして、図２１に示す構造を得る。
【００８３】
次に、ｎ型エピタキシャル層３２、ｐ型半導体層３３およびｎ型ソースコンタクト層３４において所定の結晶面を表出させる熱エッチング工程を実施する。この熱エッチング工程の条件は、図１０を参照して説明した熱エッチング工程の条件と同様の条件を用いることができる。この結果、図２２に示すように基板３１の主表面に対して傾斜した側面２０を有する溝６を形成することができる。なお、この側面２０に表出する結晶面の面方位は{０−３３−８}となっている。このようにして、図２２に示すような構造を得る。
【００８４】
次に、マスク層１７をエッチングなど任意の方法により除去する。その後、図１１に示した工程と同様に、溝６の内部からｎ型ソースコンタクト層３４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層３４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層３４の一部領域に導電型がｐ型のコンタクト領域３５を形成する。その後レジスト膜を除去する。この結果、図２３に示すような構造を得る。
【００８５】
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、すでに説明した本発明の実施の形態１、２の場合と同様に、炭化珪素からなるエピタキシャル層の表面（具体的には溝６の側面２０上）に特に保護膜（キャップ層）を形成することなくアニール処理を実施する。また、たとえばｎ型ソースコンタクト層３４およびｐ型のコンタクト領域３５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
【００８６】
次に、図２４に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８の材質や形成方法は、図１３におけるゲート絶縁膜８の材質や形成方法と同様である。このようにして、図２４に示す構造を得る。
【００８７】
次に、図２５に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、図１４に示したゲート電極９の形成方法と同様の形成方法を用いることができる。このようにして、図２５に示す構造を得る。
【００８８】
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域３５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図２６参照）を形成する。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、図１５に示した工程と同様に、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図２６参照）が形成される。当該開口部１１の形成方法は、図１５における開口部の形成方法と同様である。この開口部１１の底部においては、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部が露出した状態となる。
【００８９】
その後、図１５において説明した方法と同様の方法を用いて、開口部１１の内部に充填された導電体膜によりソース電極１２を形成する。このソース電極１２はｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４とオーミック接触したオーミック電極である。
【００９０】
また、基板３１の裏面側（ｎ型エピタキシャル層３２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図２６参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図２６に示す構造を得る。
【００９１】
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１５参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１５参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１８に示す半導体装置を得ることができる。
【００９２】
（参考例）
図２７を参照して、本発明による半導体装置の参考例を説明する。
【００９３】
図２７を参照して、本発明の参考例である半導体装置は、ＰｉＮダイオードであって、炭化珪素からなる基板１と、導電型がｎ型であって、基板１における導電性不純物の濃度よりも低い導電性不純物濃度を有し、表面にリッジ構造を有するｎ-エピタキシャル層４２と、ｎ-エピタキシャル層４２の表面に形成されたリッジ構造４４中に形成され、ｎ-エピタキシャル層４２と接続されたｐ+半導体層４３と、リッジ構造４４の周囲に形成されたガードリング４５とを備える。基板１は、炭化珪素からなり、導電型がｎ型である。ｎ-エピタキシャル層４２は、基板１の主表面上に形成されている。ｎ-エピタキシャル層４２の表面には、側面２０が基板１の主表面に対して傾斜しているリッジ構造４４が形成されている。リッジ構造４４の上部表面を含む層には導電型がｐ型であるｐ+半導体層４３が形成されている。このリッジ構造４４の周囲を取囲むように、導電型がｐ型の領域であるガードリング４５が形成されている。ガードリング４５は、リッジ構造４４を囲むように環状に形成されている。リッジ構造４４の側面２０は、特定の結晶面（たとえば{０−３３−８}面）により構成されている。つまり、リッジ構造４４は、上述した特定の結晶面（{０−３３−８}面）と等価な６つの面によって構成されている。このため、リッジ構造４４の上部表面や底部の平面形状は六角形状となっている。
【００９４】
このような構造の半導体装置においても、リッジ構造４４の側面２０が図５に示した溝６の側面２０と同様に安定な結晶面となっていることから、他の結晶面が当該側面２０となっている場合より、当該側面２０からのリーク電流を十分低減できる。
【００９５】
次に、図２７に示した半導体装置の製造方法を説明する。図２７に示した半導体装置の製造方法としては、まず炭化珪素からなる基板１を準備する。基板１としてはたとえば結晶型が六方晶の炭化珪素からなる基板を用いる。この基板１の主表面上にエピタキシャル成長法を用いてｎ-エピタキシャル層４２を形成する。このｎ-エピタキシャル層４２の表面層に導電型がｐ型の不純物をイオン注入することにより、ｐ+半導体層４３となるべきｐ型の半導体層を形成する。
【００９６】
その後、リッジ構造４４（図２７参照）となるべき領域にシリコン酸化膜からなる島状のマスクパターンを形成する。このマスクパターンの平面形状はたとえば六角形状としてもよいが、他の任意の形状（たとえば丸や四角など）としてもよい。そして、このマスクパターンが形成された状態で、ｐ+半導体層４３およびｎ-エピタキシャル層４２を部分的にエッチングにより除去する。この結果、マスクパターンの下にリッジ構造４４となるべき凸部が形成された状態となる。
【００９７】
そして、上述した本発明の実施の形態２における図９に示した工程と同様に熱エッチング工程を実施することにより、凸部の側面をエッチングにより除去し、図２７に示した傾斜する側面２０を得る。その後、マスクパターンを除去する。さらに、全体を覆うように所定のパターンを有するレジスト膜を形成する。当該レジスト膜には、ガードリング４５となるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、ｎ-エピタキシャル層４２に導電型がｐ型の不純物を注入することにより、ガードリング４５を形成する。その後、レジスト膜を除去する。そして、ガードリング４５を形成するための上記イオン注入後に、活性化アニール処理を行なう、当該活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく加熱処理を行なってもよい。この結果、図２７に示す半導体装置を得ることができる。
【００９８】
次に、図２８を参照して、図２７に示した半導体装置の変形例を説明する。
図２８に示した半導体装置は、本発明による半導体装置となっており、基本的には図２７に示した半導体装置と同様の構造を備えるが、ガードリング４５（図２７参照）に代えてＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域４６が形成されている点が異なる。ＪＴＥ領域４６は、導電型がｐ型の領域である。このようなＪＴＥ領域４６も、図２７に示したガードリング４５と同様にイオン注入および活性化アニールを実施することにより形成することができる。そして、図２７に示した半導体装置の製造方法と同様に、図２８に示した半導体装置の製造方法においても、ＪＴＥ領域４６を形成するためのイオン注入後の活性化アニール処理においては、少なくとも側面２０を覆うようなキャップ層を形成することなく活性化アニール処理を実施する。このようにしても、側面２０は安定な結晶面（たとえば{０−３３−８}面）によって構成されているため、当該活性アニールによっても側面２０の表面が荒れるといった問題は発生しない。また、上記図２７および図２８に示したガードリング４５および／またはＪＥＴ構造は、先に説明した本発明による半導体装置の実施の形態１〜実施の形態３に適用することもできる。
【００９９】
上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を以下に列挙する。
【０１００】
本発明に従った半導体装置の製造方法は、実質的に{０−３３−８}面を含む表面を有する炭化珪素層（耐圧保持層２、ｎ型エピタキシャル層３２およびｎ-エピタキシャル層４２）が主表面上に形成された基板を準備する工程（図２の工程（Ｓ１０）および工程（Ｓ２０））と、炭化珪素層に導電性不純物を注入する工程（図２の工程（Ｓ３０））と、注入された導電性不純物を活性化するための熱処理を行なう工程（図２の工程（Ｓ４０））とを備える。熱処理を行なう工程（Ｓ４０）では、炭化珪素層の表面が熱処理を行なうための雰囲気ガスに露出した状態になっている。
【０１０１】
このようにすれば、炭化珪素層に対するイオン注入後の活性化アニール時に保護膜（キャップ層）を形成する必要が無いため、保護膜を形成する場合より半導体装置の製造工程を簡略化できる。したがって、半導体装置の製造コストを低減することができる。
【０１０２】
上記半導体装置の製造方法において、基板を準備する工程は、炭化珪素層において基板の主表面に対して傾斜した端面（側面２０）を形成する工程（図９、図１０、図１６、図１７に示す工程）を含んでいてもよい。側面２０は実質的に{０−３３−８}面を含む表面となっていてもよい。ここで、上記{０−３３−８}面を主表面として炭化珪素層をエピタキシャル成長させることは比較的難しい。一方、基板１に形成される炭化珪素層について、主表面の面方位が（０００１）面に対して微小な角度（たとえば８°程度）のオフ角を有するようにして、炭化珪素層のエピタキシャル成長を行なうことは技術的にもある程度確立されている。そして、このような炭化珪素層を加工することで上記{０−３３−８}面となっている端面を形成すれば、比較的容易に上記{０−３３−８}面を表面（側面２０）として含む炭化珪素層を得ることができる。
【０１０３】
また、本発明に従った半導体装置は、主表面を有する基板１と、当該基板１の主表面上に形成され、主表面に対して傾斜した端面（側面２０）を含む炭化珪素層（図６の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１８のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５およびｎ-エピタキシャル層４２）とを備える。側面２０は実質的に{０−３３−８}面を含む。また、側面２０は導電性不純物の注入領域（イオン注入領域）を含む。また、側面２０はチャネル領域を含んでいてもよい。上記側面２０は複数形成されていてもよい。当該複数の側面２０はいずれも実質的に{０−３３−８}面と等価な面により構成されていてもよい。
【０１０４】
このようにすれば、上記側面２０に対するイオン注入を行なった後の活性化アニールでは、とくに保護膜を形成することなく当該活性化アニールを実施できるため、製造コストの抑制された半導体装置を得ることができる。
【０１０５】
また、炭化珪素層の側面２０が実質的に上記{０−３３−８}面になっているため、これらのいわゆる半極性面となっている側面２０をイオン注入領域にすることで、当該イオン注入領域を半導体装置のたとえばチャネル領域(能動領域）として利用することができる。ここで、上記側面２０は安定な結晶面であって高いチャネル移動度が得られる。そのため、当該側面２０をイオン注入することにより構成されるチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を示す高品質の半導体装置を実現できる。また、側面２０が実質的に{０−３３−８}面を含むため、当該端面の結晶方位が当該{０−３３−８}面に対してずれた場合のように側面２０にステップ（段差）が多数存在し、チャネル移動度が低下するといった問題の発生を抑制できる。
【０１０６】
上記半導体装置において、炭化珪素層は、基板１と対向する面と反対側に位置する主表面において、上記側面２０が側面を構成する複数のメサ構造を含んでいてもよい。複数のメサ構造の間に位置し、側面２０と連なる炭化珪素層の表面部分（溝６の底部）が実質的に{０００−１}面となっていてもよい。なお、ここで当該表面部分が実質的に{０００−１}面であるとは、当該表面部分を構成する結晶面が{０００−１}面となっている場合、および表面部分を構成する結晶面について、＜１−１００＞方向における｛０００−１｝面に対するオフ角が−３°以上３°以下の面となっていることを意味する。また、上記オフ角は−１°以上1１°以下であることが好ましく、また、表面部分を構成する結晶面は｛０００−１｝面となっていることがより好ましい。
【０１０７】
この場合、メサ構造の間の上記表面部分も、安定な{０００−１}面（いわゆるジャスト面）となっているので、上述した活性化アニールなどの熱処理時に、当該表面部分を保護するキャップ層を形成しなくても、当該熱処理により上記表面部分やメサ構造の上部表面はほとんど荒れない。そのため、活性化アニールなどの熱処理のため、表面部分上にキャップ層を形成する工程を省略できる。
【０１０８】
上記半導体装置では、複数のメサ構造において側面２０と連なる上部表面の平面形状が図５や図１２に示すように六角形であってもよく、複数のメサ構造は、少なくとも３つのメサ構造を含んでいてもよい。複数のメサ構造は、平面視したときの中心を結んだ線分により正三角形が形成されるように配置されていてもよい。この場合、メサ構造を最も稠密に配置することができるので、１つの基板１、３１により多くのメサ構造を形成できる。このため、メサ構造を利用した半導体装置を、１つの基板１、３１から極力多く形成することができる。
【０１０９】
上記半導体装置において、図５や図１２などに示すメサ構造の上部表面が実質的に{０００−１}面となっていてもよい。この場合、メサ構造の上部表面も、安定な{０００−１}面（いわゆるジャスト面）となっているので、上述した活性化アニールなどの熱処理時に、当該メサ構造の上部表面を保護するキャップ層を形成しなくても、当該熱処理によりメサ構造の上部表面はほとんど荒れない。したがって、活性化アニールなどの熱処理のためメサ構造の上部表面上にキャップ層を形成する工程を省略できる。
【０１１０】
上記半導体装置または半導体装置の製造方法において、熱処理を行なう工程の後における炭化珪素層の表面である側面２０の表面粗さは、ＪＩＳ  Ｂ０６０１に規定する二乗平均平方根粗さ（Ｒｑ：旧ＲＭＳ）で１０ｎｍ以下となっていてもよい。この場合、側面２０の表面荒れに起因する不良の発生を抑制することができる。
【０１１１】
上記半導体装置は、図６や図１８に示すように、メサ構造の上部表面上に形成されたソース電極１２と、複数のメサ構造の間に形成されたゲート電極９とを備えていてもよい。この場合、ソース電極１２やゲート電極９が比較的形成しやすい位置に配置されることになるので、当該半導体装置の製造工程が複雑化することを抑制できる。
【０１１２】
上記半導体装置は、複数のメサ構造の間に形成された電界緩和領域７をさらに備えていてもよい。この場合、基板１、３１の裏面側（基板１、３１において炭化珪素が形成された主表面と反対側の裏面側）にドレイン電極１４を形成したときに、当該電界緩和領域７が存在することでメサ構造の間の電極（たとえばゲート電極９）とドレイン電極１４との間の耐圧を高めることができる。
【０１１３】
この発明に従った半導体装置の製造方法は、図８や図２０に示す主表面上に炭化珪素層が形成された基板１、３１を準備する工程と、図７および図８、あるいは図２１および図２２に示すように炭化珪素層において、基板１、３１の主表面に対して傾斜した端面（側面２０）を形成する工程と、側面２０上に絶縁膜（ゲート絶縁膜８）を形成する工程と、ゲート絶縁膜８上にゲート電極９を形成する工程とを備える。端面を形成する工程では、当該端面（側面２０）が実質的に{０−３３−８}面を含むように形成される。このようにすれば、本発明による半導体装置を容易に製造することができる。
【０１１４】
上記半導体装置の製造方法において、端面を形成する工程では、炭化珪素層において、基板１、３１と対向する面と反対側に位置する主表面に、端面（側面２０）が側面を構成する複数のメサ構造が形成されてもよい。この場合、メサ構造の側面２０が実質的に{０−３３−８}面を含むため、当該側面２０をチャネル領域に利用したＭＯＳＦＥＴやＩＧＢＴなどを容易に形成することができる。なお、上記半導体装置の製造方法は、図１５や図２６に示すようにメサ構造の上部表面上にソース電極１２を形成する工程をさらに備えていてもよい。
【０１１５】
上記半導体装置の製造方法において、端面を形成する工程では、図１２などに示すように上部表面の平面形状が六角形であるメサ構造が形成されてもよい。この場合、メサ構造の上記側面２０を、実質的に{０−３３−８}面のみによって構成することができる。このため、メサ構造の外周の側面２０すべてをチャネル領域として利用して、半導体装置の集積度を向上させることができる。
【０１１６】
上記半導体装置の製造方法において、端面を形成する工程は、図９や図２１に示すようにマスク層１７を形成する工程と、図９および図１０または図２１および図２２に示すようにメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、平面形状が六角形状である複数のマスク層１７を形成してもよい。メサ構造を形成する工程では、上記マスク層１７をマスクとして用いて、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、マスク層１７のパターンの位置によって、形成されるメサ構造の位置（つまり側面２０の位置）を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
【０１１７】
上記半導体装置の製造方法において、端面を形成する工程は、図９および図１０または図２１および図２２に示すように、マスク層１７を形成する工程と、凹部（図９や図２１の溝１６）を形成する工程と、図１０や図２２に示すメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、互いに間隔を隔てて、平面形状が六角形状である複数のマスク層１７を形成してもよい。凹部（溝１６）を形成する工程では、上記マスク層１７をマスクとして用いて、複数のマスク層１７の間において露出する炭化珪素層を部分的に除去することにより、炭化珪素層の主表面に凹部（溝１６）を形成してもよい。メサ構造を形成する工程では、溝１６の側壁を部分的に除去することにより、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、メサ構造を形成するために溝１６の側壁を部分的に除去する（たとえば熱エッチングする）時間を、マスク層１７をマスクとして炭化珪素層に溝１６を予め形成しない場合より短くできる。
【０１１８】
上記半導体装置の製造方法において、端面を形成する工程では、メサ構造の側面２０を自己形成的に形成してもよい。具体的には、炭化珪素層に対して所定の条件のエッチング（たとえば、酸素と塩素との混合ガスを反応ガスとして、加熱温度を７００℃以上１２００℃以下とした熱エッチング）を行なうことで、当該エッチングにおけるエッチング速度の最も遅い面である上記{０−３３−８}面を自己形成的に表出させてもよい。あるいは、図１６に示すように、側面２０となるべき面を通常のエッチングにより形成した後、当該面上に珪素膜（Ｓｉ被膜２１）を形成し、当該Ｓｉ被膜２１が存在する状態で炭化珪素層を加熱することで、当該面上にＳｉＣ再構成層２２を形成し、結果的に上記{０−３３−８}面を形成してもよい。この場合、側面２０において上記{０−３３−８}面を安定して形成することができる。
【０１１９】
上記半導体装置の製造方法において、端面を形成する工程では、メサ構造の側面２０と、複数のメサ構造の間に位置し、側面２０と連なる炭化珪素層の表面部分(溝６の底壁）とを自己形成的に形成してもよい。具体的には、上記熱エッチングやＳｉＣ再構成層２２の形成といった手法を用いて、上記メサ構造の側面２０として{０−３３−８}面を表出させるとともに、上記溝６の底壁にて所定の結晶面（たとえば（０００１）面または（０００−１）面）を表出させてもよい。この場合、側面２０とともに溝６の底壁においても所定の結晶面（{０−３３−８}面）を安定して形成することができる。
【０１２０】
また、異なる観点から言えば、上記半導体装置は、図３、図５、図６、図１８、図２７、図２８などに示すように、主表面を有する基板１、３１と、炭化珪素層（図６の耐圧保持層２、半導体層３、ｎ型ソースコンタクト層４、およびｐ型のコンタクト領域５、あるいは図１８のｎ型エピタキシャル層３２、ｐ型半導体層３３、ｎ型ソースコンタクト層３４、ｐ型のコンタクト領域３５、あるいは図２７および図２８のｎ-エピタキシャル層４２およびｐ+半導体層４３）とを備える。炭化珪素層は、基板１、３１の主表面上に形成される。炭化珪素層は、主表面に対して傾斜した端面である側面２０を含む。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０１−１−４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１１１}面を含む。
【０１２１】
このようにすれば、炭化珪素層に形成される側面２０が実質的に上記{０−３３−８}面、{０１−１−４}面および{１１１}面のいずれかになっているため、これらのいわゆる半極性面となっている側面２０を半導体装置の能動領域（たとえばチャネル領域や導電性不純物が注入されて形成される導電領域）として利用することができる。そして、これらの側面２０は安定な結晶面であるため、当該側面２０をチャネル領域などの能動領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
【０１２２】
上記半導体装置において、側面２０は図６や図１８に示すように能動領域を含んでいてもよい。また、上記半導体装置において、具体的には能動領域はチャネル領域を含む。この場合、上述したリーク電流の低減や高耐圧といった特性を確実に得ることができる。
【０１２３】
上記半導体装置において、炭化珪素層は、基板１、３１と対向する面と反対側に位置する主表面において、図２７および図２８に示すように、上記側面２０が側面を構成するメサ構造を含んでいてもよい。メサ構造中にＰＮ接合部（図２７や図２８のｎ-エピタキシャル層４２とｐ+半導体層４３との接合部）が形成されていてもよい。この場合、メサ構造の側壁である側面２０が上述した結晶面となっているので、当該側面２０からのリーク電流を低減できる。
【０１２４】
上記半導体装置において、図２８に示すように、側面２０の少なくとも一部は終端構造（ＪＴＥ領域４６）を構成してもよい。この場合、側面２０に形成された終端構造におけるリーク電流を低減するとともに、当該終端構造の高耐圧化を図ることができる。
【０１２５】
また、この発明に従った半導体装置の製造方法は、図８や図２０に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図１０および図１１、あるいは図２１および図２２に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程と、図１１〜図１７、あるいは図２３〜図２６に示すように、当該端面（側面２０）を利用して、半導体装置に含まれる構造を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面（たとえば図１０、図２２のｎ型ソースコンタクト層４、３４の上部表面）に対して傾斜した端面（側面２０）を形成する。端面（側面２０）は、炭化珪素層の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０１−１４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１１１}面を含む。この場合、本発明による半導体装置を容易に製造することができる。
【０１２６】
また、この発明に従った基板の加工方法は、図８や図２０に示すように炭化珪素層が形成された基板１、３１を準備する工程と、図９および図１０または図２１および図２２に示すように炭化珪素層の主表面に対して傾斜した端面（側面２０）を形成する工程とを備える。端面（側面２０）を形成する工程では、炭化珪素層に、酸素および塩素を含有する反応ガスを接触させながら、炭化珪素層を加熱して、炭化珪素層の主表面を部分的にエッチングにより除去することにより、炭化珪素層の主表面に対して傾斜した側面２０を形成する。側面２０は、炭化珪素層の結晶型が六方晶の場合には実質的に{０−３３−８}面および{０１−１４}面のいずれか一方を含み、炭化珪素層の結晶型が立方晶の場合には実質的に{１１１}面を含む。この場合、上述した結晶面を含む側面２０を有する炭化珪素層が形成された基板を容易に得ることができる。
【０１２７】
上記半導体装置の製造方法または上記基板の加工方法は、端面（側面２０）を形成する工程に先立って、図９や図２１に示すように、炭化珪素層の主表面上に、パターンを有するマスク層１７を形成する工程をさらに備えていてもよい。端面（側面２０）を形成する工程では、マスク層１７をマスクとして用いてエッチングを行なってもよい。この場合、マスク層１７のパターンの位置によって、形成される側面２０の位置を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
【０１２８】
また、マスク層１７をマスクとして用いた上記エッチングによって予め炭化珪素層の一部を除去しておき、その後、図１０や図２２に示すように、酸素および塩素を含有する反応ガスを接触させながら、前記炭化珪素層を加熱することにより、前記炭化珪素層の主表面を部分的にエッチング（熱エッチング）により除去することが好ましい。この場合、側面２０を形成するための熱エッチングに要する時間を、マスク層１７をマスクとした上記エッチングを予め行なわない場合より短くできる。
【０１２９】
上記半導体装置の製造方法または上記基板の加工方法にて、端面（側面２０）を形成する工程において用いる反応ガスでは、塩素の流量に対する酸素の流量の比率が０．２５以上２．０以下であってもよい。この場合、上記{０−３３−８}面、{０１−１−４}面または{１１１}面を含む端面を確実に形成することができる。
【０１３０】
上記半導体装置の製造方法または上記基板の加工方法では、端面（側面２０）を形成する工程において炭化珪素層を加熱する温度が７００℃以上１２００℃以下であってもよい。また、上記加熱する温度の下限は８００℃、より好ましくは９００℃とすることができる。また、上記加熱する温度の上限はより好ましくは１１００℃、さらに好ましくは１０００℃としてもよい。この場合、上記{０−３３−８}面、{０１−１−４}面または{１１１}面を含む端面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
【０１３１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３２】
本発明は、炭化珪素層を利用した半導体装置に特に有利に適用される。
【符号の説明】
【０１３３】
１，３１  基板、２  耐圧保持層、３  ｐ型ボディ層（ｐ型半導体層）、４，３４  ｎ型ソースコンタクト層、５，３５  コンタクト領域、６，１６  溝、７  電界緩和領域、８  ゲート絶縁膜、９  ゲート電極、１０  層間絶縁膜、１１  開口部、１２  ソース電極、１３  ソース配線電極、１４，１１２  ドレイン電極、１５  裏面保護電極、１７  マスク層、２０  側面、２１  Ｓｉ被膜、２２  ＳｉＣ再構成層、３２  ｎ型エピタキシャル層、３３  ｐ型半導体層、３６  ｐ型エピタキシャル層、４２  ｎ-エピタキシャル層、４３  ｐ＋半導体層、４４  リッジ構造、４５  ガードリング、４６  ＪＴＥ領域、１０１  半導体装置。
【図１】
2012038771.tif 000003
【図２】
2012038771.tif 000004
【図３】
2012038771.tif 000005
【図４】
2012038771.tif 000006
【図５】
2012038771.tif 000007
【図６】
2012038771.tif 000008
【図７】
2012038771.tif 000009
【図８】
2012038771.tif 000010
【図９】
2012038771.tif 000011
【図１０】
2012038771.tif 000012
【図１１】
2012038771.tif 000013
【図１２】
2012038771.tif 000014
【図１３】
2012038771.tif 000015
【図１４】
2012038771.tif 000016
【図１５】
2012038771.tif 000017
【図１６】
2012038771.tif 000018
【図１７】
2012038771.tif 000019
【図１８】
2012038771.tif 000020
【図１９】
2012038771.tif 000021
【図２０】
2012038771.tif 000022
【図２１】
2012038771.tif 000023
【図２２】
2012038771.tif 000024
【図２３】
2012038771.tif 000025
【図２４】
2012038771.tif 000026
【図２５】
2012038771.tif 000027
【図２６】
2012038771.tif 000028
【図２７】
2012038771.tif 000029
【図２８】
2012038771.tif 000030