(57)【要約】【課題】ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２の回路ブロックと第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、第１の仮想グラウンドノードを第２の仮想グラウンドノードに接続し、第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に第１の回路ブロックと第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。【選択図】図３
2012095358.tif 000002
【特許請求の範囲】
【請求項１】
第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の仮想グラウンドノードと、
第２のスリープトランジスタを介して電源に接続された第２の回路ブロックであって、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の仮想電源ノードと、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
【請求項２】
第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
【請求項３】
ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のＬＶＴスリープトランジスタとの間の仮想グラウンドノードと、
ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された第２の回路ブロックと、
前記第２の回路ブロックと前記第２のＬＶＴスリープトランジスタとの間の仮想電源ノードと、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
【請求項４】
ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路設計に関する。
【背景技術】
【０００２】
ＣＭＯＳテクノロジーにおけるスケールダウンが進むにつれて、ゲートの下にあるゲート酸化膜及び導電チャネルにおける電界が強くなることによるデバイスの故障を回避するため、電源電圧を低下させる。電圧のスケーリングにより、動的パワー消費と電源電圧との間に直交関係があるため回路中の少なくとも一部ではパワー消費が減少するが、論理ゲートの遅延が大きくなる。性能損失を補償するため、トランジスタの閾値電圧を低下させると、閾値以下のリーク電流が指数関数的に増大する。
［関連出願］
この出願は、米国仮出願第６１／０１２８３６号（２００７年１２月１１日出願）の米国特許法第１１９条（ｅ）の利益を主張するものである。上記仮出願をここに参照援用する。
【発明の概要】
【課題を解決するための手段】
【０００３】
一実施形態による回路は、第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介してグラウンドに接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する。
【０００４】
他の実施形態による方法は、第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介してグラウンドに接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの前記切り替えは、前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを含む段階と、前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、前記第１と第２のスリープトランジスタをオフにする工程と、前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む。
【０００５】
さらに他の実施形態による回路は、第１のスリープトランジスタを介して電源に接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想電源ノードと、第２のスリープトランジスタを介して前記電源に接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想電源ノードを前記第２の仮想電源ノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する。
【０００６】
さらに他の実施形態による方法は、第１のスリープトランジスタを介して電源に接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想電源ノードと、第２のスリープトランジスタを介して前記電源に接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想電源ノードを前記第２の仮想電源ノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの前記切り替えは、前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、前記第１と第２のスリープトランジスタをオフにする工程と、前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む。
【０００７】
さらに他の実施形態による回路は、第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の仮想グラウンドノードと、第２のスリープトランジスタを介して電源に接続された第２の回路ブロックであって、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の仮想電源ノードと、前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する。
【０００８】
さらに他の実施形態による方法は、第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、前記第１と第２のスリープトランジスタをオフにする工程と、前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む。
【０００９】
さらに他の実施形態による回路は、ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のＬＶＴスリープトランジスタとの間の仮想グラウンドノードと、ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のＬＶＴスリープトランジスタとの間の仮想電源ノードと、前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する。
【００１０】
さらに他の実施形態による方法は、ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、前記第１と第２のスリープトランジスタをオフにする工程と、前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む。
【図面の簡単な説明】
【００１１】
【図１】パワーゲーティング構成の一例を示す図である。
【図２】仮想グラウンドノードの電圧変化の一例を示す図である。
【図３】アクティブからスリープへの移行、及びスリープからアクティブへの移行の時にＣＲによりスイッチングパワー消費を低減するスイッチを仮想グラウンドノードと仮想電源ノードとの間に有するチャージシェアリング構成の一例を示す図である。
【図４】一例のスイッチを実現する、トランスミッションゲート（ＴＧ）の使用例を示す図である。
【図５】ＣＲ構成の一例を示す図である。
【図６】他のＣＲ構成の他の例を示す図である。
【図７】インバータチェインの一例においてスリープモードからアクティブモードへの移行前にＣＲが生じたときの電圧変化の一例を示す図である。
【図８】２つのキャパシタ間のチャージシェアリング構成の一例を示す図である。
【図９】ＴＧにおいて使用される総トランジスタ幅に対するエネルギー節約比（ＥＳＲ）の一例を示すグラフである。
【図１０】ＴＧサイズに対するウェークアップ時間の一例を示すグラフである。
【図１１】マルチスレッショルドＣＭＯＳ（ＭＴＣＭＯＳ）回路におけるグラウンドバウンス（ＧＢ）効果を分析するグラウンドのＲＬ等価モデルの一例を示す図である。
【図１２】インバータチェインの一例における従来構成とＣＲ構成によるＧＢ電圧変化の一例を示す図である。
【図１３】ＣＲの例を示す図である。
【図１４】ＳＣＣＭＯＳ回路のＣＲの例を示す図である。
【図１５】３通りのデューティ比に対するモード移行頻度の関数としての、スリープトランジスタＭＴＣＭＯＳ（ＳＴ  ＭＴＣＭＯＳ）に対するＣＲ  ＭＴＣＭＯＳの総エネルギー節約の割合の例を示すグラフである。
【発明を実施するための形態】
【００１２】
大規模集積（ＶＬＳＩ）回路におけるリークを低減するためにパワーゲーティングを用いる。ローパワーを実現するため、ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のエネルギー消費を低減することが望ましい。実施形態によっては、ＣＲ法を利用してかかる回路におけるモード移行時のエネルギー消費を低減する。実施形態によっては、モード移行時に浪費される動的エネルギーを低減でき、同時に元の回路のウェークアップ時間を不変に保つ。実施形態によっては、グラウンドバウンス（ＧＢ）に伴う負のピーク電圧と安定時間を低減できる。
【００１３】
上記の通り、ＣＭＯＳテクノロジーにおけるスケールダウンが進むにつれて、ゲートの下にあるゲート酸化膜及び導電チャネルにおける電界が強くなることによるデバイスの故障を回避するため、電源電圧を低下させる。電圧のスケーリングにより、動的パワー消費と電源電圧との間に直交関係があるため回路中の少なくとも一部ではパワー消費が減少するが、論理ゲートの遅延が大きくなる。性能損失を補償するため、トランジスタの閾値電圧を低下させると、閾値以下のリーク電流が指数関数的に増大する。
【００１４】
ＭＴＣＭＯＳテクノロジー（パワーゲーティングまたはグラウンドゲーティングとも呼ばれる）は、論理セルに敷地電圧が低い（ＬＶＴ）高速トランジスタを用い、スリープトランジスタに閾値電圧が高い（ＨＶＴ）低リーケージデバイスを用いることにより、低リーケージと高性能を実現する。スリープトランジスタは論理セルを電源、グラウンド、またはその両方から切り離し、スリープモードにおけるリーケージを低減する。ＭＴＣＭＯＳテクノロジーでは、ウェークアップレイテンシーとパワープレインインテグリティ（power  plane  integrity）が問題となる。
【００１５】
オンチップパワー管理モジュールが供給するスリープ／ウェークアップ信号を考える。例えば、アクティブモードからスリープモードへの切り替え、またはその逆の切り替えなどのモード移行時のエネルギー消費を以下に最小化するかが重要な問題である。他に、ウェークアップ信号を受けた時に回路をオンにするのに要する時間を以下に最短化するかが重要な問題である。ウェークアップにかかる時間は回路の全体的な性能に影響するからである。さらに、スリープトランジスタがオンになるときに大電流がグラウンドに流れると、電源供給ネットワークにおける重大なノイズ源となる。これにより回路の他の部分の性能や機能に悪い影響がでるおそれがある。このように、グラウンドに流れる電流により発生するノイズと、スリープモードからアクティブモードへの移行時間との間にはトレードオフの関係がある。回路がアクティブモードで動作している時、スリープトランジスタにより論理セルの動作が遅くなる。これは機能的に冗長なスリープトランジスタによる電圧低下と、ボディ効果（body  effect）により生じる論理セルの閾値電圧上昇とに起因する。スリープトランジスタを使うことによる性能的なペナルティは、スリープトランジスタのサイズと、論理移行時にアクティブモードにおいてスリープトランジスタを流れる電流量とに依存する。性能的な制約条件の下で、回路のスリープトランジスタの最適なサイジング（sizing）を決定する方法がある。パワーゲーティング構成により中間パワー節約モードとパワーカットオフモードがサポートされる。これは、ｎ型ＭＯＳ（ＮＭＯＳ）スリープトランジスタごとに並列にｐ型ＭＯＳ（ＰＭＯＳ）を追加することにより行うことができる。ＰＭＯＳトランジスタのゲートに０Ｖをかけると、回路は中間パワー節約モードになり、リークが減少しデータは保持される。さらに、スリープモードとアクティブモードとの間で移行する時に、中間パワー節約モードを通って移行することにより、パワーモード移行時の電源電圧またはグラウンド電圧の変動が小さくなる。カットオフモードでは、ＰＭＯＳトランジスタのゲートがＶＤＤに接続される。
【００１６】
これらの方法は、スリープモードからアクティブモードへの移行またはアクティブモードからスリープモードへの移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減するものではない。対照的に、本発明の実施形態によると、チャージリサイクリング（ＣＲ）法を利用してパワーゲーティング構成におけるモード移行時にパワー消費を低減し、一方ウェークアップ時間は維持する（あるいは、むしろ改善する）。実施形態によっては、スリープモードからアクティブモードへの移行においてＧＢを低減する役に立つ。実施形態によっては、ＭＴＣＭＯＳ回路がスリープモードになると、仮想グラウンドノードと仮想ＶＤＤノードはそれぞれＶＤＤとグラウンドに近い値に落ち着く。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路にあるわずかなリーク経路（an  additional  sneak  leakage  path）の効果を正確に定量化する方法を用いる。実施形態によっては、一種類のスリープトランジスタや電源電圧が異なる複数のブロックを用いたＭＴＣＭＯＳ回路にもＣＲを利用できる。実施形態によっては、ＳＣＣＭＯＳ回路にＣＲを適用することもできる。
【００１７】
図１は、パワーゲーティング構成の一例を示す図である。この回路は２つのブロックを含む。ＮＭＯＳスリープトランジスタが２つのブロックの一方のグラウンドに仮想グラウンドを接続している（例えば、図１のノードＧ）。ＰＭＯＳスリープトランジスタが他方のブロックの電源に仮想ＶＤＤを接続している（例えば、図１のノードＰ）。アクティブモードでは、スリープトランジスタＳＮとＳＰは線形領域にあり、仮想グラウンドと仮想ＶＤＤの電圧はそれぞれ０とＶＤＤである。スリープモードではスリープトランジスタＳＮとＳＰはオフである。スリープトランジスタＳＮとＳＰはＨＶＴデバイスであり、それを流れる閾値以下のリーケージ電流が比較的小さい。実際、ブロックＣ１中のゲートのすべての内部ゲートと仮想グラウンドノードＧは、ＶＤＤに近い電圧まで充電される。Ｇは浮いていて（floating）、リーケージ電流により電圧レベルがＶＤＤに向けて高くなるからである。同様に、スリープ期間が十分長ければ、Ｃ２のすべての内部ノードと仮想電源ノードＰは０に近い電圧まで放電する。
【００１８】
図１のサブ回路Ｃ１を考える。仮想グラウンドがＶＤＤ近くまで充電されるという仮定が成り立たないのは、アクティブからスリープに移行するまでにＣ１中のすべての論理セルの出力が論理１に設定される（例えば、すべてのセルのプルダウンセクションがオフになる）時だけである。しかし、このような場合は実際にはあまりない。アクティブからスリープに移行するまでにＣ１中の少なくとも１つのセルの出力値が論理０に設定されており、スリープ帰還が充分長いと、スリープモードにおいての仮想グラウンド電圧の安定状態値はＶＤＤに近くなる。一般的にサブ回路は数１０個の論理セルを含むので、そのうちの少なくとも１つの論理セルの出力が（スリープモードになる前に）論理０である確率はほとんど１である。それゆえ、サブ回路Ｃ１の仮想グラウンドの電圧は上昇し、スリープモードになって十分な時間が経過するとＶＤＤに近づく。
【００１９】
図２は、異なる４つの場合における仮想グラウンドノードの電圧の時間変化を示す図である。どの場合も、ｎ型ＭＯＳ（ＮＭＯＳ）スリープトランジスタを用いている（Ｐ型ＭＯＳ（ＰＭＯＳ）スリープトランジスタを用いても同様の結果が得られるが、対応する出力状態は逆になる）。最初の場合、サブ回路Ｃ１は１つのインバータセルを含む。インバータセルの出力は、スリープモードになる前に強制的に論理１にされる。図２に示したように、スリープモードになった後、インバータセルの仮想グラウンド電圧が上昇して約２００ｍＶになる。これは１．２ＶであるＶＤＤより非常に低い。次の場合では、同じサブ回路Ｃ１中のインバータの出力を論理０にする。仮想グラウンド電圧は上昇して約０．９５Ｖになる。これはＶＤＤに近く、チャージリサイクリング（ＣＲ）のために好適なレベルである。次の２つの場合では、Ｃ１には４つのインバータセルが含まれ、それぞれＣ１の入力により駆動されている。第３の場合では、インバータ出力のうち３つは１であり、１つは０である。仮想グラウンド電圧は第２の場合より高いレベルまで上昇し、最終的な安定状態の電圧レベルは約１Ｖになる。これもチャージリサイクリング（ＣＲ）にとって好適である。第４の場合では、２つのインバータ出力が論理１に設定され、その他は論理０に設定される。スリープモードになった後、仮想グラウンドノードの電圧は上昇してＶＤＤに近いレベルになる。これは図２に示されている。第４の場合の電圧レベルはサブ回路Ｃ１の仮想グラウンドを示し、約１．２Ｖのレベルになっている。サブ回路にＮＭＯＳスリープトランジスタを使用している論理セルが比較的多くある限り、セルの１つの出力がスリープモードになる前に論理０である確率は高く（実際、確率は１に近い）、かかるサブ回路の仮想グラウンド電圧は徐々に上昇してＶＤＤ近くのレベルで安定する。この安定には、比較的短いスリープ期間経過後（通常はマイクロ秒オーダー）に達し、このサブ回路と、ＰＭＯＳスリープトランジスタを使用する他のサブ回路との間のチャージリサイクリング（ＣＲ）の機会を与える。ＰＭＯＳスリープトランジスタを用いることで同様の結果が得られ、スリープモードにおいて仮想ＶＤＤノードが０Ｖまで放電される。
【００２０】
実際、ＮＭＯＳスリープトランジスタを用いる回路ブロックでは、出力が０である論理セルの数とサイズは十分大きいので、その回路の仮想グラウンド電圧はスリープモードに入ってからＶＤＤに近い値まで上昇する。同じことが、ＰＭＯＳスリープトランジスタを用いる回路ブロックの仮想ＶＤＤ電圧にも言え、回路がスリープモードに入ってからグラウンド電圧レベルに近い値まで低下する。ここで、必要に応じて、スリープモードに入って十分時間が経つと、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いた回路の仮想グラウンド電圧と仮想ＶＤＤ電圧はそれぞれＶＤＤレベルとグラウンドレベルになると仮定する。実施形態によっては、モード移行時にエネルギーを節約できる。
【００２１】
実施形態によっては、ＭＴＣＭＯＳ回路のスリープトランジスタのゲートにスリープ−アクティブ移行エッジが来ると、Ｇの電圧は０に下がり始め、Ｐの電圧はＶＤＤに上がり始める。仮想グラウンドと仮想ＶＤＤの全有効容量をそれぞれＣＧとＣＰとすると、アクティブからスリープへの移行時に、ＣＧは０からＶＤＤに充電され、ＣＰはＶＤＤから０に放電される。スリープからアクティブへの移行については、状況は逆になる。例えば、この場合、ＣＧはＶＤＤから０に放電され、ＣＰは初期値０からＶＤＤに充電される。エネルギーの浪費という点では、仮想グラウンドノードと仮想ＶＤＤノードにおける充放電は無駄である。
【００２２】
実施形態によっては、回路をアクティブモードとスリープモードの間で切り替えるときのエネルギー消費を低減する。実施形態によっては、（例により図３に示したように）アクティブからスリープへの移行、及びスリープからアクティブへの移行の時にＣＲによりスイッチングパワー消費を低減する、仮想グラウンドノードと仮想電源ノードとの間にチャージシェアリングスイッチを実現する。実施形態によっては、ＣＲは次のように動作する。チャージシェアリングスイッチがオンになるのは、（ｉ）スリープトランジスタがオンになりスリープモードからアクティブモードに行く前、及び／または（ｉｉ）スリープトランジスタがオフになりアクティブモードからスリープモードに行った後である。回路がスリープモードからアクティブモードに行く時にスリープモードの終わりでスイッチをオンにすることにより、充電された容量ＣＧと放電された容量ＣＰとの間でチャージシェアリング（charge  sharing）ができる。ＣＲが完了すると、仮想グラウンドと仮想電源の共通電圧はαＶＤＤとなる。ここでαは１より小さい正の実数である。実施形態では、αの値はＣＧとＣＰの相対的な大きさに依存する。このステップによりスリープトランジスタのオン・オフ切り替えで消費されるパワーを低減することができる。チャージリサイクリングが終了しスリープトランジスタがオンになると、仮想グラウンドの電圧はαＶＤＤから０に変化し、仮想電源の電圧はαＶＤＤからＶＤＤに変化する。対照的に、従来のＭＴＣＭＯＳ回路では、仮想グラウンドと仮想ＶＤＤがそれぞれＶＤＤから０へ、及び０からＶＤＤへ移行する。このＣＲ法は、同様に、アクティブモードからスリープモードへの移行時のパワー消費を低減する役に立つ。
【００２３】
実施形態によっては、図４が実施例として示すように、ＴＧを用いてスイッチを実現する。実施形態によっては、例えばパストランジスタなど、その他の回路でスイッチを実現してもよい。ＴＧを用いると、フローティングしている仮想グラウンドノードと仮想ＶＤＤノードとの間での完全なチャージシェアリングを、もっと容易に実現できる。
【００２４】
図５は、ＣＲ構成の一例を示す図である。図５のＣＲ構成において、Ｖｄｄ１とＶｄｄ２は等しくてもよいが、必ずしも等しくなくてもよい。同様に、Ｖｓｓ１とＶｓｓ２は等しくてもよいが、必ずしも等しくなくてもよい。Ｖｓｓ１は接地であってもよいが、必ずしも接地でなくてもよく、Ｖｓｓ２は接地であってもよいが、必ずしも接地でなくてもよい。Ｓ１とＳ’２は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチである。Ｓ２とＳ’１は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）である。Ｄ１は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と直列なスイッチである。Ｃ１とＣ２はメモリ要素を含んでいてもよいし、含んでいなくてもよい。
【００２５】
図５のＣＲ構成において、次の２つの条件のうち少なくとも一方が満たされる：
・Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはそのすぐ前後に、Ｃ２がスリープモードからアクティブモードに切り替わる；さらに、Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ１の電圧がノードｎ３の電圧よりも高い。
【００２６】
・Ｃ２がアクティブモードからスリープモードに切り替わると同時に、またはそのすぐ前後に、Ｃ１がアクティブモードからスリープモードに切り替わる；さらに、Ｃ２がアクティブモードからスリープモードに切り替わるとき、ノードｎ３の電圧がノードｎ１の電圧よりも高い。
実施形態によると、図５に示した構成において、Ｃ１とＣ２の両方がアクティブモードになる少し前の一期間にＤ１がオンになり、またはＣ１とＣ２の両方がスリープモードになった少し後の一期間にＤ１がオンになることにより、チャージリサイクリング（ＣＲ）が行われる。ＣＲの間、Ｃ１の出力もＣ２の出力も使用されない。
【００２７】
図６は、ＣＲ構成の他の例を示す図である。図６のＣＲ構成において、Ｖｄｄ１とＶｄｄ２は等しくてもよいが、必ずしも等しくなくてもよい。同様に、Ｖｓｓ１とＶｓｓ２は等しくてもよいが、必ずしも等しくなくてもよい。Ｖｓｓ１は接地であってもよいが、必ずしも接地でなくてもよく、Ｖｓｓ２は接地であってもよいが、必ずしも接地でなくてもよい。Ｓ１とＳ’１はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）であるが、Ｓ１とＳ’１の両方が配線ではない。Ｓ２とＳ’２はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）であるが、Ｓ２とＳ’２の両方が配線ではない。Ｄ１とＤ２はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と直列なスイッチ、またはオープン回路（open  circuit）であるが、Ｄ１とＤ２の両方ともがオープン回路ではない。Ｃ１とＣ２はメモリ要素を含んでいてもよいし、含んでいなくてもよい。Ｄ１がオープン回路でなければ、Ｓ’１とＳ’２はショート回路（short  circuit）ではない。Ｄ２がオープン回路でなければ、Ｓ１とＳ２はショート回路ではない。
【００２８】
図６のＣＲ構成例において、次の４つの条件のうち少なくとも１つが満たされる：
・Ｄ１がオープン回路ではなく、Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ２がアクティブモードからスリープモードに切り替わる。Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ３の電圧はノードｎ２の電圧より高い。
【００２９】
・Ｄ１がオープン回路ではなく、Ｃ２がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ１がアクティブモードからスリープモードに切り替わる。Ｃ２がスリープモードからアクティブモードに切り替わるとき、ノードｎ２の電圧はノードｎ３の電圧より高い。
【００３０】
・Ｄ２がオープン回路ではなく、Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ２がアクティブモードからスリープモードに切り替わる。Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ１の電圧はノードｎ４の電圧より高い。
【００３１】
・Ｄ２がオープン回路ではなく、Ｃ２がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ１がアクティブモードからスリープモードに切り替わる。Ｃ２がスリープモードからアクティブモードに切り替わるとき、ノードｎ４の電圧はノードｎ１の電圧より高い。
【００３２】
ＣＭＯＳ回路におけるエネルギー消費を分析するために、ＶＤＤレール（rail）への直接接続による容量性ノード（capacitive  node）の充電は、ＶＤＤレールからエネルギーを取ることに留意する。グラウンドレールに捨てられたエネルギーは、容量性ノードが保存していたエネルギーであり、これを再度考慮する必要はない。「フローティング」容量性ノード（初期電圧レベルは異なってもよい）間のＣＲでは、ＶＤＤレールからエネルギーを取得しないし、グラウンドレールにエネルギーを廃棄しない。その替わり、２つの容量性ノードをショート（short  circuit）するスイッチの抵抗によりキャパシタに保存されたエネルギーの一部が消費されるが、残りは容量性ノードの間で分配される。
【００３３】
スリープからアクティブへの移行におけるエネルギー節約を計算するため、ＣＧとＣＰによりそれぞれ仮想グラウンドノードと仮想電源ノードの全容量を表す。スリープ期間は十分に長く、ＣＧがＶＤＤに近い電圧に充電され、ＣＰは０に近い電圧に放電されると仮定する。この仮定はほとんどの回路で成り立つ。成り立たない場合、ＣＧとＣＰの電圧はスリープ期間の長さの関数となる。スリープモードからアクティブモードに行くため、実施形態では、単にスリープトランジスタをオンにするのではなく、まずＣＧとＣＰの間のＣＲを行う。実施形態によっては、時刻ｔ＜ｔａ０にスイッチＭを閉じ、時刻ｔ＝ｔａ０にスイッチＭを開けて、ＣＧとＣＰの間のＣＲを行う。ＣＧとＣＰの間で理想的なチャージシェアリングが行われると仮定すると、チャージシェアリング後のノードＧとＰの共通電圧は、ＣＲの前後における両方の容量の全電荷が等しいとして計算できる。
【数１】
2012095358.tif 000003
【００３４】
チャージシェアリングの終わりで、仮想グラウンドと仮想電源の共通電圧ＶｆはαＶＤＤである。実施形態によっては、チャージシェアリングが完了して、例えば時刻ｔ＝ｔａ０において、スイッチＭを開き、スリープトランジスタＳＮ、ＳＰをオンにする。その結果、ＳＮを通じて仮想グラウンドから実際のグラウンドへのパスができ、ＣＧが０に放電される。また、ＳＰを通じて仮想ＶＤＤから実際のＶＤＤへのパスができる。スイッチ自体によるエネルギー消費を無視すると、電源から取られる総エネルギーは容量ＣＰの充電の結果であり、実施形態によっては、次式の用になる：
【数２】
2012095358.tif 000004
【００３５】
実施形態によっては、式（１）からＶｆを求めて式（２）に代入して、スリープ−アクティブ移行時に消費されるエネルギーを求める：
【数３】
2012095358.tif 000005
【００３６】
上記の通り、アクティブモードからスリープモードに行くため、実施形態では、単にスリープトランジスタをオフにするのではなく、回路がスリープモードになるとすぐに、ＣＧとＣＰの間のＣＲを実行する。言い換えると、実施形態によっては、スリープトランジスタがオフのとき、ｔ＝ｔｓ０においてスイッチＭを閉じる。ｔ＝ｔｓ０における仮想グラウンドノードと仮想ＶＤＤノードの電圧値はそれぞれ０とＶＤＤである。ＣＧとＣＰの間で理想的なチャージシェアリングが行われると仮定すると、実施形態では、チャージシェアリング後のノードＧとＰの共通電圧値は、チャージシェアリングの直前・直後における両方の容量の全電荷が等しいとして計算できる：
【数４】
2012095358.tif 000006
【００３７】
上記の式に基づき、チャージシェアリングの終わりにおける仮想グラウンドと仮想ＶＤＤの共通電圧値ＶｆはβＶＤＤである。実施形態によっては、ＣＲはｔ＝ｔａ０に完了するので、スイッチを開く。スイッチを開くと、電源から論理ブロックＣ１を通って仮想グラウンドに行くリーケージパスにより、結局、ＣＧがＶＤＤまで充電される。仮想電源から論理ブロックＣ２を通ってグラウンドに行くリーケージパスにより、結局、ＣＰはグラウンドに完全に放電される。再びスイッチにおけるパワー消費を無視すれば、消費される全エネルギーは容量ＣＧの充電によるものである。実施形態によっては、このエネルギー消費を次のように計算できる：
【数５】
2012095358.tif 000007
【００３８】
実施形態によっては、式（４）からＶｆを求めて式（５）に代入すると、次のようになる：
【数６】
2012095358.tif 000008
【００３９】
α＋β＝１であるから、全エネルギー消費量は：
【数７】
2012095358.tif 000009
【００４０】
ＥＣＲＭＴＣＭＯＳはＣＲ回路におけるモード移行時の動的エネルギー消費を表す。
【００４１】
実施形態によっては、例えばＣＲを使用しない、対応する従来のＭＴＣＭＯＳ回路の全エネルギー消費を次式を用いて計算できる：
【数８】
2012095358.tif 000010
【００４２】
式（７）と（８）から、また式（１）と（４）から求めたαとβを代入すると、ＥＳＲは次の通りである：
【数９】
2012095358.tif 000011
【００４３】
Ｘ＝ＣＧ／ＣＰは仮想グラウンド容量の仮想ＶＤＤ容量に対する比を表す。実施形態によっては、ＥＳＲ（Ｘ）を最大化するＸの最適値を、ＥＳＲ（Ｘ）の微分を０として求める。その結果は、Ｘ＝１、すなわちＣＧ＝ＣＰとなる。言い換えると、実施形態によっては、エネルギー節約を最大化するため、仮想グラウンドと仮想ＶＤＤの容量を等しくする。この時の最大エネルギー消費は：
【数１０】
2012095358.tif 000012
【００４４】
よって、実施形態によっては、ＣＲ法を用いることにより、約５０％の最大エネルギー節約を実現できる。しかし、ＴＧをオン・オフするのに必要なパワーを考えると、総節約比は約５０％よりも低くなるだろう。
【００４５】
図７は、７０ナノメートルＣＭＯＳ技術で実施されたインバータチェインにおいてスリープモードからアクティブモードへの移行前にＣＲが生じたときの電圧変化の一例を示す図である。この回路ではＣＧ＝ＣＰである。図には仮想グラウンド電圧ＶＧ、仮想ＶＤＤ電圧ＶＰ、及びＣＲ信号ＶＣＲを示した。
【００４６】
実施形態によっては、スリープモード中に仮想グラウンドノードがＶＤＤに近い電圧になる（または、仮想ＶＤＤノードが放電されてグラウンドに近い電圧になる）という仮定が成り立つ。
【００４７】
実施形態によっては、上記の式について、ＣＧとＣＰの間で理想的なＣＲがなされると仮定する。このシナリオでは、ＴＧをオン・オフすることによるエネルギー消費はほぼ０であると仮定する。また、ＣＲの工程中、ＴＧはオンであると仮定する。しかし、ＴＧにおける動的パワー消費と、チャージシェアリングが完全ではない可能性があるので、実施形態によっては、上記の仮定は好ましくないこともある。実施形態によっては、ＴＧの閾値電圧とサイジングがもたらす、ＣＲ構成のＥＳＲとウェークアップ時間への影響を考慮する。
【００４８】
実施形態によっては、ＴＧのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧がもたらす、回路のエネルギー節約と遅延への影響を考慮する。
【００４９】
図８のチャージシェアリング例を考える。Ｖ１とＶ２は、最初はそれぞれＶＤＤと０である。ＴＧが閉じると共通ノード電圧はＶｆとなる。チャージシェアリングが完全に行われるためには、チャージシェアリングの工程にわたってＴＧがオンでなければならない。チャージシェアリングの工程にわたってＴＧをオンにしておくため、ＴＧのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧の少なくとも一方の絶対値は比較的低くなければならない。そのため、仮想グラウンドと仮想電源の共通最終電圧Ｖｆは次式のうち少なくとも一方を満たさねばならない。
【数１１】
2012095358.tif 000013
【００５０】
Ｖｔ，ｎとＶｔ，ｐはボディ効果（body  effect）を考慮したＴＧのＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧を表す。実施形態によっては、Ｖｆは、アクティブからスリープの場合は式（１）、スリープからアクティブの場合は式（４）から得られる。式１１の不等式が成り立つので、チャージシェアリング工程にわたってＴＧのトランジスタの少なくとも１つはオンである。
【００５１】
仮想ノード容量が等しい、すなわちＣＧ＝ＣＰである場合、アクティブからスリープの場合とスリープからアクティブの場合の両方で、完全なチャージシェアリングが行われると、共通最終電圧はＶｆ＝ＶＤＤ／２となり、式（１１）は簡単化されてＭｉｎ｛Ｖｔ，ｎ，｜Ｖｔ，ｐ｜｝≦ＶＤＤ／２となる。（Ｍｉｎ｛Ｖｔ，ｎ，｜Ｖｔ，ｐ｜｝＞ＶＤＤ／２であれば、ＣＲは完了せず、ＥＳＲは予想より低くなる。）ここで、実施形態によっては、Ｖｔ，ｎ＝｜Ｖｔ，ｐ｜≦ＶＤＤ／２であれば、ＴＧをパストランジスタ（pass  transistor）と置き換えても完全なチャージシェアリングを行うことができる。
【００５２】
回路のウェークアップ時間だけでなくＴＧのサイジング（sizing）もＥＳＲに影響する。元の構成（例えば、ＣＲを行わないもの）の場合、ウェークアップ時間を、スリープトランジスタがオンされてから仮想グラウンド（または仮想ＶＤＤ）の電圧がその最終値の約１０％×ＶＤＤ内になるまでの時間と定義してもよい。しかし、ＣＲを用いる回路では、ウェークアップ時間を、ＴＧがオンされてから、スリープトランジスタがオンとなり、仮想グラウンド（または仮想ＶＤＤ）の電圧がその最終値の約１０％×ＶＤＤ内になるまでの時間と定義することができる。実施形態によっては、上記の通り、ＴＧによる動的パワー消費の理想的なＥＳＲに対する効果を考慮する。
【００５３】
ＴＧとその制御信号を考える。ＣＭＯＳインバータは制御信号の補信号（complement）を生成する。ＴＧのＮＭＯＳトランジスタとＰＭＯＳトランジスタの総入力容量をＣｔｇとする。実施形態によっては、アクティブ−スリープ−アクティブの各サイクルにおいて、ＴＧは２回オンになる。１回はスリープトランジスタをオンにする前であり、もう１回はオフにした後である。ＴＧをオン・オフするたびに、Ｃｔｇは充放電する。実施形態によっては、チャージシェアリングが完了してからＴＧをオフにする。それゆえ、実施形態によっては、アクティブ−スリープ−アクティブの完全な１サイクルにおけるＴＧによる動的エネルギー消費を次のように計算できる：
【数１２】
2012095358.tif 000014
【００５４】
それゆえ、実施形態によっては、式（９）の理想的ＥＳＲから補正比ＥＴＧ／ＥＭＴＣＭＯＳを引いて実際のＥＳＲを計算できる。実施形態によっては、補正比の計算は次の通りである：
【数１３】
2012095358.tif 000015
【００５５】
ＣｔｇはＴＧのサイズに比例するので、補正比はＴＧのトランジスタのサイズに比例する。通常、多数のゲートが仮想グラウンドと仮想ＶＤＤに接続されているので、一般的にはＣＧ＋ＣＰはＣｔｇよりかなり大きい。このように、補正比は通常は割合として比較的小さいので、実際のＥＳＲは理想的なＥＳＲ（例えば、約５０％）より数パーセンテージポイント下がるだけである。
【００５６】
図９はＥＳＲとＴＧで用いられる総トランジスタ幅との関係の一例を示している。グラフから分かるように、ＴＧのサイズが大きくなるとＥＳＲは低下する。
【００５７】
実施形態によっては、ＴＧのサイズを変えると、チャージシェアリングの速さが変わり、結果としてウェークアップ時間が短くなり、または最短になる。しかし、チャージシェアリングにより、仮想ノード電圧が初期値からＶｆに変わるだけである。スリープトランジスタがウェークアップ動作の残りを実行し、その時間はスリープトランジスタのサイズに依存する。場合によっては、ＴＧサイズを大きくしても、スリープトランジスタが仮想ノード電圧をＶｆからＶＤＤまたはグラウンドに変化させる速さには必ずしも影響しない。それゆえ、ＴＧサイズが大きくなると、回路の総ウェークアップ時間は短くなるが、あるところで飽和するはずである。図１０は回路ウェークアップ時間とＴＧで用いられる総トランジスタ幅との関係の一例を示している。ＴＧサイズの増大は、ウェークアップ時間を短くするが、式（１３）の補正比を大きくするので、それにより回路のＥＳＲを変化させる。実施形態によっては、ウェークアップ時間とＥＳＲの間にはトレードオフの関係がある。
【００５８】
次に、実施形態におけるＣＲ  ＭＴＣＭＯＳ構成のリーケージ電流とグランドバウンス（ＧＢ）を検討する。
【００５９】
実施形態によっては、ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路のリーケージ電流を求める。実施形態によっては、金属酸化物半導体（ＭＯＳ）のリーケージ電流は次式で表せる：
【数１４】
2012095358.tif 000016
【００６０】
ＶｇｓとＶｄｓはトランジスタのゲート−ソース電圧とドレイン−ソース電圧をそれぞれ表し、Ｗ／Ｌはトランジスタの幅と長さの比を表す。スリープモードでは、すべてのスリープトランジスタとＣＲトランジスタはオフであり、例えばＶｇｓ＝０である。ここで、各スリープまたはＣＲトランジスタのＶｄｓは、スリープモードにおける仮想グラウンドノードと仮想ＶＤＤノードの間の電圧差の絶対値であり、上記の通り、これは約ＶＤＤである。式（１４）から、Ｖｄｓ≧７５ｍＶなので、トランジスタの閾値以下のリーケージ電流（漏れ電流）のＶｄｓへの依存性は無視できる。リーケージ電流の２つの成分は従来のＭＴＣＭＯＳ回路の２つのリーケージパスに対応し、すなわちＮＭＯＳスリープトランジスタリーケージ電流ＩＬｎとＰＭＯＳスリープトランジスタリーケージ電流ＩＬｐである。ＮＭＯＳスリープトランジスタとＰＭＯＳスリープトランジスタの幅はそれぞれＷｎとＷｐであると仮定すると、実施形態によっては、ＩＬｎとＩＬｐを次式で表せる：
【数１５】
2012095358.tif 000017
【００６１】
ＶｔＨはスリープトランジスタの閾値電圧を表す。ＭＴＣＭＯＳ回路の総リーケージ電流はＩＬｎとＩＬｐの合計である：
【数１６】
2012095358.tif 000018
【００６２】
しかし、ＣＲ  ＭＴＣＭＯＳの場合、ＣＲトランジスタによる別のリーケージ成分ＩＬｃｒがある。このセクションでは、ＴＧの替わりに、幅がＷｃｒである１つのＮＭＯＳトランジスタをＣＲに用いるものと仮定する。実施形態によっては、式（１４）を用いて、ＩＬｃｒを次式で表せる：
【数１７】
2012095358.tif 000019
【００６３】
実施形態によっては、式（１６）と式（１７）を用いて、ＭＴＣＭＯＳとＣＲ  ＭＴＣＭＯＳにおけるリーケージ電流の比を次式で表す：
【数１８】
2012095358.tif 000020
【００６４】
μｎ＝２μｐ、Ｗｎ＝０．５Ｗｐと仮定すると：
【数１９】
2012095358.tif 000021
【００６５】
ＣＲトランジスタは通常はスリープトランジスタより非常に小さいので、式（１９）におけるリーケージの増大比率はＣＲによるパワー節約と比較すると小さい。
【００６６】
グラウンドバウンス（ground  bounce）とパワーラインバウンス（power  line  bounce）は、パワーゲーティングを用いる場合、重要な設計事項である。ＧＢやパワーバウンスは、パワーゲーティング構成において、スリープからアクティブへの移行エッジにおいて発生する。実施形態では、ＣＲがＧＢに影響を与えることもあり得る。図１１の回路を考える。スリープ期間の終わりにスリープトランジスタがオンになると、大電流がグラウンドに流れる。実施形態によっては、単純なＲＬモデルをＧＢの分析のために用いる。オンになる時はｄｉ／ｄｔが大きいので、インダクタンスには大きな電圧（例えば、Ｌｄｉ／ｄｔ）がかかる。
【００６７】
図１１には、スリープトランジスタＳＮを介してＲＬ回路に接続された仮想グラウンド容量ＣＧを示した。ＲＬ回路により、集積回路（ＩＣ）のピンパッケージ寄生容量をモデル化した。ＣＧの初期電圧がＶ０（例えば、ＶＧ（ｔ＝０）＝Ｖ０）のとき、ｔ＝０でスリープトランジスタがオンになる。ＳＮが飽和領域にあるとき、ＧＢにより正のピークが生じる。ピーク値はＶ０には依存しないが、Ｒ、Ｌ、ＣＧ、ＶＴｎ、及びＶＤＤの関数である。それゆえ、提案するＣＲ法（Ｖ０をＶＤＤからＶｆに変化させるもの）はＧＢの正のピークを変化させないと思われる。しかし、ＧＢの負のピークとＧＢの安定時間（settling  time）はＶ０の関数である。さらに、Ｖ０が低下すると両方とも低下する。それゆえ、ＣＲ  ＭＴＣＭＯＳ回路の場合、負のピーク値と、ＧＢ電圧の安定時間を削減すべきである。
【００６８】
実施形態では、負のピークと安定時間の改善の大きさは、Ｌ、ＣＧ、Ｒ、ＶＤＤ、及びスリープトランジスタパラメータの相対的な値に依存する。図１２は、７０ナノメートルＣＭＯＳテクノロジーを用いたインバータチェインにおける従来構成によるＧＢと、ＣＲパワーゲーティング構成によるＧＢとを比較したグラフである。正のピーク値はどちらの場合もほぼ同じである。しかし、負のピーク値と安定時間はＣＲ  ＭＴＣＭＯＳ構成の法が小さい。
【００６９】
実施形態によっては、ＭＴＣＭＯＳ回路の場合、ＣＲの３つのバリエーションのうちの１つ以上を用いる。上記の通り、ＮＭＯＳとＰＭＯＳのスリープトランジスタを両方とも用いて、仮想グラウンドノードと仮想ＶＤＤノード間にＣＲを適用する場合を説明した。２つの仮想グラウンドノード間、または２つの仮想ＶＤＤノード間でＣＲを行うことも可能である。例えば、図６はかかるＣＲの一般的な場合を示している。図１３ａはかかるＣＲの特別な場合を示している。
【００７０】
図１３ａでは、２つの回路ブロックＣ１とＣ２は同じタイプのスリープトランジスタ（例えば、ＮＭＯＳトランジスタ）を使っている。Ｃ１とＣ２が「直交」モード（例えば、Ｃ１がアクティブモードのとき、Ｃ２はスリープモードであり、またはその逆であるモード）で動作するものとする。例えば、Ｃ１とＣ２はプロセッサの整数演算ブロックと浮動小数点演算ブロックである。整数演算ブロックを使用するとき、浮動小数点演算ブロックはアイドル状態であり、またはその逆である。実施形態によっては、ブロックＣ１の仮想グラウンドノード（ＶＧＮＤ１で示した）とブロックＣ２の仮想グラウンドノード（ＶＧＮＤ２で示した）との間でＣＲを実行する。
【００７１】
最初に、Ｃ１がアクティブモードでありＣ２がスリープモードであると仮定する。ＶＧＮＤ１の電圧とＶＧＮＤ２の電圧はそれぞれ０とＶＤＤである。Ｃ１がスリープモードに切り替わると、Ｃ２はアクティブモードに切り替わり、ＶＧＮＤ１の電圧とＶＧＮＤ２の電圧は時間が経過するとそれぞれＶＤＤと０に変化する。それゆえ、ＶＧＮＤ１とＶＧＮＤ２の間でＣＲが起こり、モード移行時に浪費されるエネルギーを節約できる。
【００７２】
実施形態では、完全なアクティブ−スリープ−アクティブサイクルにおけるＭＴＣＭＯＳ回路及びＣＲ  ＭＴＣＭＯＳ回路のエネルギー消費は次のようになる：
【数２０】
2012095358.tif 000022
【００７３】
ΔＶ１とΔＶ２は２つのブロックの最終ＣＲ電圧値と電源電圧値の間の電圧差であり、実施形態によっては、次式のように計算できる：
【数２１】
2012095358.tif 000023
【００７４】
実施形態によっては、式（２１）のΔＶ１とΔＶ２を式（２０）に代入して、ＥＳＲを計算する：
【数２２】
2012095358.tif 000024
【００７５】
実施形態では、かかる結果は通常のＣＲからの求めたＥＳＲと同様である。実施形態によっては、ＣＧ１＝ＣＧ２のとき、エネルギー節約の最大値５０％が実現される。同様に、実施形態によっては、ＰＭＯＳスリープトランジスタを用いる２つのブロックの仮想ＶＤＤノード間でＣＲを行う。
【００７６】
図１３ｂでは、２つの回路ブロックＣ１とＣ２は２つの電源レベルＶＤＤ１とＶＤＤ２をそれぞれ用いる。実施形態によっては、Ｃ１とＣ２に使うスリープトランジスタのタイプが異なり（例えば、Ｃ１にはＮＭＯＳスリープトランジスタを用い、Ｃ２にはＰＭＯＳスリープトランジスタを用いる）、Ｃ１とＣ２が常に同じ動作モードである（例えば、両方ともスリープモードまたはアクティブモードである）とき、Ｃ１の仮想グラウンドＶＧＮＤ１とＣ２の仮想電源ＶＶＤＤ２との間にＣＲを適用する。
【００７７】
この場合、実施形態によっては、ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路のエネルギー消費を次式で表すことができる：
【数２３】
2012095358.tif 000025
【００７８】
ΔＶ１とΔＶ２は２つのブロックの最終ＣＲ電圧値と電源電圧値の間の電圧差であり、実施形態によっては、次式のように計算できる：
【数２４】
2012095358.tif 000026
【００７９】
実施形態によっては、式（２４）のΔＶ１とΔＶ２を式（２３）に代入して、ＥＳＲを次のように計算する：
【数２５】
2012095358.tif 000027
【００８０】
式（２５）から、この場合のＥＳＲは仮想レールの容量値だけではなく、両方の電源値にも依存する。ＶＤＤ１＝ＶＤＤ２であれば、式（２５）は式（９）になる。
【００８１】
サブ１ボルトＣＭＯＳ（sub  １V  CMOS）では、ＨＶＴデバイスをオンにすることは困難であることが多い。４５ナノメートルテクノロジーでは、ベストコーナー（best  corner）のＶＤＤが約０．９Ｖであり、標準的な閾値電圧のＳＶＴは約０．５Ｖであろう。満足できるリーケージ節約を実現するには、高い閾値電圧は少なくとも０．６５Ｖであり、ＭＴＣＭＯＳを用いる場合、オンされたＮＭＯＳスリープトランジスタのゲート−ソース電圧（０．６５＜ＶＧＳ＜０．９Ｖ）に対してマージンはたったの０．２５Ｖだけである。それゆえ、高閾値電圧（ＨＶＴ）スリープトランジスタは通常は遅すぎ、サブ１ボルトＣＭＯＳでオンにするのは難しい。
【００８２】
ＳＣＣＭＯＳ回路では、グラウンドまたはＶＤＤを切り離すために低閾値電圧（ＬＶＴ）を用いることによりこの問題を解決できる。リークを低減するためにＨＶＴデバイスを用いるのではなく、ＳＣＣＭＯＳ回路は、そのゲート端子にＶＤＤよりΔＶＤＤ高い正のオーバードライブ電圧をかけることにより、ＬＶＴ  ＰＭＯＳトランジスタをオーバードライブする。同様に、そのゲート端子に負の電圧−ΔＶＤＤをかけることにより、ＬＶＴ  ＮＭＯＳスリープトランジスタをアンダードライブ（under  drive）する。ＳＣＣＭＯＳ回路はＬＶＴトランジスタの使用によりウェークアップ時間が短い、対応するＭＴＣＭＯＳ回路と同様の、小さいリーケージ低減を実現する。
【００８３】
ＭＴＣＭＯＳと同様に、ＳＣＣＭＯＳ回路もモード移行による無駄なエネルギー消費がある。回路において、ＮＭＯＳスリープトランジスタとＰＭＯＳスリープトランジスタはゲートからパワーまたはグラウンドを切り離す。スタンバイモードでは、リーケージのため、仮想グラウンドノードはＶＤＤに近い電圧まで充電され、仮想ＶＤＤノードはグラウンドに近い電圧まで放電する。アクティブモードでは逆になる。その結果、実施形態によっては、ＭＴＣＭＯＳ回路への適用と同様に、ＳＣＣＭＯＳ回路にＣＲを適用して、モード移行エネルギーを節約する。図１４はＣＲ  ＳＣＣＭＯＳに用いる回路の構成例を示している。
【００８４】
実施形態によっては、各回路を２つのサブ回路に分割し、一方でＮＭＯＳスリープトランジスタをパワーゲーティングに用い、他方でＰＭＯＳスリープトランジスタをパワーゲーティングに用いてもよい。実施形態によっては、仮想ノードの全容量値が互いにほぼ等しくなるようにサブ回路を選択する。実施形態によっては、図５と図６のＣＲ構成の例にこの方法を適用してもよい。さらに、実施形態によってはＳＣＣＭＯＳ  ＣＲトランジスタを用いてもよい。
【００８５】
実施形態によっては、まず回路のＭＴＣＭＯＳバージョンを次のように作成する。１つのＮＭＯＳスリープトランジスタを用いて、スリープ時間に仮想グラウンドからグラウンドを切り離す。このスリープトランジスタのサイズを、回路がアクティブのときに、ＲＤＳ（ＯＮ）による電圧降下がＶＤＤの約５％より大きくならないように設定する。これによりパワーゲーティング構成による性能ペナルティを限定できる。最適化法を用いてこの問題を定式化して解く。実施形態では、どのサイクルでも同時にハイからローへの出力移行をする回路の論理ゲートは最大２０％であり、各移行による電流は、スリープトランジスタをオンの時に流れる全電流に対して平均ΔＩａｖｇであると仮定する。それゆえ、
【数２６】
2012095358.tif 000028
【００８６】
次に、実施形態によっては、ＮＭＯＳとＰＭＯＳのスリープトランジスタを用いる回路ベンチマークを作成する。実施形態によっては、回路Ｃを２つのブロックＣ１とＣ２にパーティションして、Ｃ１がＮＭＯＳスリープトランジスタを用い、Ｃ２がＰＭＯＳスリープトランジスタを用いてもよい。実施形態によっては、Ｃ１の仮想グラウンドノードにおける全容量をＣ２の仮想電源ノードにおける全容量と等しくするようにパーティションイングを行う。実施形態によっては、ホールと電子の移動度の違いを考慮して、１つのタイプのスリープトランジスタを用いるＳＴ  ＭＴＣＭＯＳの場合のように、各回路ブロックのＮＭＯＳスリープトランジスタとＰＭＯＳスリープトランジスタのサイジングを決定する。場合によっては、このバージョンは、両方のタイプのスリープトランジスタを用いるがＣＲは行わないので、ＮＰ  ＭＴＣＭＯＳと呼ぶ。
【００８７】
実施形態によっては、適切にサイズを決めたＴＧをＣ１の仮想グラウンドとＣ２の仮想ＶＤＤとの間のスイッチとして用いて、ＮＰ  ＭＴＣＭＯＳにＣＲを組み込む。実施形態によっては、ＮＰ  ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路のウェークアップ時間をほぼ同じにするようにＴＧのサイズを選択する。実施形態によっては、ＮＰ  ＭＴＣＭＯＳ回路のウェークアップ時間を測定し、ＣＲ  ＭＴＣＭＯＳ回路のウェークアップ時間をモニターしつつ、（ＳＰＩＣＥを用いて）ＴＧサイズをスイープすることにより最適化を行う。
【００８８】
最後に、実施形態によっては、適切にサイズを決めたＴＧでチャージシェアリングを実行できるようにしてＣＲ  ＳＣＣＭＯＳを作成する。実施形態によっては、ＣＲ  ＭＴＣＭＯＳの場合と同様に、ＮＰ  ＳＣＣＭＯＳ回路とＣＲ  ＳＣＣＭＯＳ回路のウェークアップ時間を等しくすることを目標として、ＳＰＩＣＥシミュレーションによりＴＧのサイズを決定する。
【００８９】
実施形態によっては、ＣＲ  ＳＣＣＭＯＳ回路においてＣＲにより実現されるエネルギー節約の最大化を目標として、ＳＰＩＣＥシミュレーションによりＴＧのサイズを決定する。
【００９０】
実施形態では、ＳＣＣＭＯＳ回路中のＰＭＯＳスーパーカットオフスイッチのオーバードライブ電圧の値を、ＭＴＣＭＯＳ回路中のＨＶＴ  ＰＭＯＳデバイスとＬＶＴ  ＰＭＯＳデバイスとの間の閾値電圧差に設定する。同様に、ＳＣＣＭＯＳ回路中のＮＭＯＳスイッチのアンダードライブ電圧の値を、ＭＴＣＭＯＳ回路中のＨＶＴ  ＰＭＯＳデバイスとＬＶＴ  ＰＭＯＳデバイスとの間の閾値電圧差に設定する。
【００９１】
ＭＴＣＭＯＳ回路の設計では、グラウンドレールバウンスとパワーレールバウンスの低減がしばしば重要な問題となる。上記の通り、実施形態では、ＣＲによりＭＴＣＭＯＳ回路のグラウンドバウンス（パワーバウンス）を低減できる。
【００９２】
次に、全エネルギー消費についてＳＴ  ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路とを比較する。
【００９３】
実施形態によっては、ＳＴ  ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路における全エネルギー消費を、対応するアクティブモードとスリープモードのエネルギー消費と、回路におけるモード移行によるエネルギー消費との合計として表せる：
【数２７】
2012095358.tif 000029
【００９４】
両方の場合のアクティブモードエネルギー消費は２つの部分、動的成分と静的（リーケージ）成分とを含む。アクティブモードでは、スリープトランジスタのオン抵抗はゼロではないので、ＳＴ  ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路におけるアクティブモードエネルギー消費は少し異なる。しかし、実施形態によっては、この二次的な効果を無視できる。それゆえ、
【数２８】
2012095358.tif 000030
【００９５】
ｃｓｗは各クロックサイクルにおける回路の平均スイッチ容量（switched  capacitance）を表す。ｆｃｌｋはクロック周波数を表す。Ｉｌａは回路の平均アクティブリーケージ電流を表す。ｔａｃｔｉｖｅは回路がアクティブである全時間を表す。実施形態によっては、Ｎｃｌｋ個のクロックサイクルにわたってエネルギー計算を行い、次のように表す：
【数２９】
2012095358.tif 000031
【００９６】
Ｔｃｌｋ＝１／ｆｃｌｋはクロック期間を表し、αは回路がアクティブである時間的割合として定義されるデューティファクタ（duty  factor）を表す。
【００９７】
実施形態によっては、２つの回路のスリープモードのエネルギー消費を次式で表す：
【数３０】
2012095358.tif 000032
【００９８】
ＩｌｓｎＳＴはスリープモードにおけるＳＴ  ＭＴＣＭＯＳ回路におけるスリープトランジスタを流れるリーケージ電流を表す。ＩｌｓｎＣＲ、ＩｌｓｐＣＲ、ＩｌｓｃｒＣＲは、それぞれスリープモード中にＣＲ  ＭＴＣＭＯＳ回路のＮＭＯＳスリープトランジスタ、ＰＭＯＳスリープトランジスタ、ＣＲトランジスタを流れるリーケージ電流を表す。一般的には、どちらの場合もスリープトランジスタを流れるリーケージ電流は同じオーダーである。しかし、ＴＧはスリープトランジスタより小さい（通常は、スリープトランジスタのサイズの１／１０より小さい）ので、式（３０）のＩｌｓｃｒＣＲはＩｌｓｎＣＲ＋ＩｌｓｐＣＲ（普通はその１／１０）より非常に小さい。
【００９９】
実施形態によっては、２つの回路のモード移行によるエネルギー消費を次式で計算できる：
【数３１】
2012095358.tif 000033
【０１００】
ｃｓｌｐｓｔとｃｓｌｐｃｒはそれぞれＳＴ  ＭＴＣＭＯＳ回路とＣＲ  ＭＴＣＭＯＳ回路の全スリープトランジスタの入力容量を表し、ｃＧｓｔはＳＴ  ＭＴＣＭＯＳ回路の全仮想グラウンド容量を表す。ｃＧｃｒとｃＰｃｒはそれぞれＣＲ  ＭＴＣＭＯＳ回路における仮想グラウンド容量と仮想ＶＤＤ容量を表す。βは、モード移行ファクタを表し、例えばモード移行が起こるクロックサイクルの割合を表す。
【０１０１】
実施形態では、式２８から、両方の回路ではアクティブモードエネルギー消費はほとんど同じであり、これはＣＲがアクティブモードのエネルギー消費に影響しないことを意味している。それゆえ、実施形態によっては、式（２７）のアクティブモードエネルギー消費の成分は考えない。それゆえ、実施形態によっては、式（２７）を次のように書き換えられる：
【数３２】
2012095358.tif 000034
【０１０２】
実施形態によっては、式（２９）、式（３０）、式（３１）を式（３２）に代入して、スリープトランジスタに関する項を無視すると：
【数３３】
2012095358.tif 000035
【０１０３】
図１５は、３通りのデューティファクタ値に対するモード移行頻度の関数としての、ＳＴ  ＭＴＣＭＯＳに対するＣＲ  ＭＴＣＭＯＳの総エネルギー節約の割合を示すグラフである。モード移行ファクタβが大きくなると、各場合でエネルギー節約の割合が大きくなる。ＣＲが節約するエネルギーはモード移行中のものだけである。デューティファクタαが大きくなると、スリープ時間が短くなり、節約量が減少する。これは、図１５において異なるアクティビティファクタに対するエネルギー節約のグラフを見れば分かる。α（例えば、０．９）とβの値が大きいとき、スリーププラスモード移行ＥＳＲ（sleep  plus  mode  transition  ESR）はモード移行ＥＳＲとほぼ等しくなる。
【０１０４】
実施形態によっては、ＭＴＣＭＯＳ回路とＳＣＣＭＯＳ回路にＣＲを適用することもできる。実施形態によっては、ＭＴＣＭＯＳ回路またはＳＣＣＭＯＳ回路にＣＲを適用することにより、元のＭＴＣＭＯＳ回路またはＳＣＣＭＯＳ回路のウェークアップ時間を維持しつつ、モード移行時に浪費されていたエネルギーの約４３％までを節約することができる。実施形態によっては、回路がウェークアップする時に生じるＧＢのピーク電圧と安定化時間を小さくできる。実施形態では、ＣＲトランジスタはスリープトランジスタより小さいので、（上記の通り）追加的な巣ニークパス（sneak  path）によるリーケージの増加は通常は比較的小さい。
【０１０５】
本発明は、ここに説明した実施形態に対する、当業者が想到するだろうすべての変更、置換、変形、代替、修正を含むものである。同様に、適切な場合には、特許請求の範囲は、ここに説明した実施形態に対する、当業者が想到するだろうすべての変更、置換、変形、代替、修正を含むものである。
【０１０６】
上記の実施形態について、次の付記を記載する。
（付記１）  第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、
第２のスリープトランジスタを介してグラウンドに接続された第２の回路ブロックと、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、
前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
（付記２）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記１に記載の回路。
（付記３）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記１に記載の回路。
（付記４）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記１に記載の回路。
（付記５）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記１に記載の回路。
（付記６）  第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介してグラウンドに接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの前記切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを含む段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
（付記７）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記６に記載の方法。
（付記８）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記６に記載の方法。
（付記９）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記６に記載の方法。
（付記１０）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記６に記載の方法。
（付記１１）  第１のスリープトランジスタを介して電源に接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想電源ノードと、
第２のスリープトランジスタを介して前記電源に接続された第２の回路ブロックと、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、
前記第１の仮想電源ノードを前記第２の仮想電源ノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
（付記１２）  第１のスリープトランジスタを介して電源に接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想電源ノードと、第２のスリープトランジスタを介して前記電源に接続された第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想電源ノードを前記第２の仮想電源ノードに接続し、前記第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び前記第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの前記切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
（付記１３）  第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の仮想グラウンドノードと、
第２のスリープトランジスタを介して電源に接続された第２の回路ブロックであって、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の仮想電源ノードと、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
（付記１４）  前記第１のスリープトランジスタはｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、前記第２のスリープトランジスタはｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、付記１３に記載の回路。
（付記１５）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記１３に記載の回路。
（付記１６）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記１３に記載の回路。
（付記１７）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記１３に記載の回路。
（付記１８）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記１３に記載の回路。
（付記１９）  複数のＴＧまたはパストランジスタを含む、付記１３に記載の回路。
（付記２０）  第１のスリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２のスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
（付記２１）  前記第１のスリープトランジスタはｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、前記第２のスリープトランジスタはｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、付記２０に記載の方法。
（付記２２）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記２０に記載の方法。
（付記２３）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記２０に記載の方法。
（付記２４）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記２０に記載の方法。
（付記２５）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記２０に記載の方法。
（付記２６）  前記回路は複数のＴＧまたはパストランジスタを含む、付記２０に記載の方法。
（付記２７）  ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、
前記第１の回路ブロックと前記第１のＬＶＴスリープトランジスタとの間の仮想グラウンドノードと、
ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された第２の回路ブロックと、
前記第２の回路ブロックと前記第２のＬＶＴスリープトランジスタとの間の仮想電源ノードと、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、及びスリープモードからアクティブモードへの移行の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
（付記２８）  前記第１のスリープトランジスタはｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、前記第２のスリープトランジスタはｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、付記２７に記載の回路。
（付記２９）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記２７に記載の回路。
（付記３０）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記２７に記載の回路。
（付記３１）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記２７に記載の回路。
（付記３２）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記２７に記載の回路。
（付記３３）  複数のＴＧまたはパストランジスタを含む、付記２７に記載の回路。
（付記３４）  ゲート端子に正のオーバードライブ電圧を有する第１の低閾値電圧（ＬＶＴ）スリープトランジスタを介してグラウンドに接続された第１の回路ブロックと、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、ゲート端子に正のオーバードライブ電圧を有する第２のＬＶＴスリープトランジスタを介して電源に接続された、電源レベルが前記第１の回路ブロックの電源レベルと異なる第２の回路ブロックと、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の第２の仮想電源ノードと、前記第１の仮想グラウンドノードを前記第２の仮想グラウンドノードに接続し、前記回路によるアクティブモードからスリープモードへの移行、またはその逆の間に前記第１の回路ブロックと前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路をスリープモードからアクティブモードへ切り替える段階であって、スリープモードからアクティブモードへの切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記スリープトランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを含む段階とを含む、方法。
（付記３５）
前記第１のスリープトランジスタはｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、前記第２のスリープトランジスタはｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、付記３４に記載の方法。
（付記３６）  前記ＴＧはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記３４に記載の方法。
（付記３７）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記３４に記載の方法。
（付記３８）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記３４に記載の方法。
（付記３９）
前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記３４に記載の方法。
（付記４０）  前記回路は複数のＴＧまたはパストランジスタを含む、付記３４に記載の方法。
【図１】
2012095358.tif 000036
【図２】
2012095358.tif 000037
【図３】
2012095358.tif 000038
【図４】
2012095358.tif 000039
【図５】
2012095358.tif 000040
【図６】
2012095358.tif 000041
【図７】
2012095358.tif 000042
【図８】
2012095358.tif 000043
【図９】
2012095358.tif 000044
【図１０】
2012095358.tif 000045
【図１１】
2012095358.tif 000046
【図１２】
2012095358.tif 000047
【図１３】
2012095358.tif 000048
【図１４】
2012095358.tif 000049
【図１５】
2012095358.tif 000050