(57)【要約】【課題】ＰＷＭの分解能の向上を必要とせずに平均印加電圧の刻み幅を縮小する。【解決手段】信号生成回路１２は、入力データＤINの数値に応じて各々のデューティ比が離散的に変化する第１パルス信号Ｐ1および第２パルス信号Ｐ2を生成する。第１パルス信号Ｐ1のデューティ比Ｒ1が変化する入力データＤINの各数値ｄ1と、第２パルス信号Ｐ2のデューティ比Ｒ2が変化する入力データＤINの各数値ｄ2とは相違する。駆動回路１４は、第１パルス信号Ｐ1および第２パルス信号Ｐ2に応じて負荷２００を駆動する。【選択図】図１
2012039499.tif 000002
【特許請求の範囲】
【請求項１】
入力データの数値に応じて各々のデューティ比が離散的に変化する第１パルス信号および第２パルス信号を生成する回路であって、前記各パルス信号のデューティ比が変化する閾値となる前記入力データの数値が前記第１パルス信号と前記第２パルス信号とで相違する信号生成回路と、
前記第１パルス信号および前記第２パルス信号に応じて負荷を駆動する駆動回路と
を具備する増幅器。
【請求項２】
前記信号生成回路は、
前記入力データの数値に応じた第１加工データと第２加工データとを生成する回路であって、前記各加工データの数値が変化する閾値となる前記入力データの数値が前記第１加工データと前記第２加工データとで相違するデータ加工回路と、
前記第１加工データに応じた前記第１パルス信号を生成する第１ＰＷＭ回路と、
前記第２加工データに応じた前記第２パルス信号を生成する第２ＰＷＭ回路と
を含む請求項１の増幅器。
【請求項３】
前記データ加工回路は、
Ｍビットの前記入力データのうち上位側のＮビット（Ｎ＜Ｍ）と、当該Ｎビットを除外した(Ｍ−Ｎ)ビットのうち最上位のビットとの加算に応じて、前記第１加工データを生成する第１演算回路と、
前記入力データのうち上位側のＮビットから前記第２加工データを生成する第２演算回路とを含む
請求項２の増幅器。
【請求項４】
前記データ加工回路は、
Ｍビットの前記入力データのうち上位側のＮビット（Ｎ＜Ｍ）と、当該Ｎビットを除外した(Ｍ−Ｎ)ビットのうち上位側の２ビットの論理和との加算に応じて、前記第１加工データを生成する第１演算回路と、
前記入力データのうち上位側のＮビットと、当該Ｎビットを除外した(Ｍ−Ｎ)ビットのうち上位側の２ビットの論理積との加算に応じて、前記第２加工データを生成する第２演算回路とを含む
請求項２の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関する。
【背景技術】
【０００２】
時系列に供給される入力データに応じたデューティ比（パルス幅）のパルス信号を生成してスピーカ等の負荷を駆動するＤ級増幅器が従来から提案されている。例えば特許文献１には、図１３に示すように、入力データＤINに応じたデューティ比の第１パルス信号Ｐ1を生成するＰＷＭ（Pulse Width Modulation）回路９２と、第１パルス信号Ｐ1を反転して第２パルス信号Ｐ2を生成する反転回路９４と、第１パルス信号Ｐ1に応じて負荷を駆動する第１駆動部９６と、第２パルス信号Ｐ2に応じて負荷を駆動する第２駆動部９８とを含む増幅器が開示されている。
【０００３】
図１４の部分(A)および部分(B)に示すように、第１パルス信号Ｐ1のデューティ比Ｒ1と第２パルス信号Ｐ2のデューティ比Ｒ2とは、入力データＤINの数値（横軸）に応じて離散的に変化する。図１４の部分(C)は、第１パルス信号Ｐ1および第２パルス信号Ｐ2の１周期内に負荷に印加される電圧の時間平均（以下「平均印加電圧」という）ＶOUTと入力データＤINの各数値との関係である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１１０３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、各パルス信号（Ｐ1，Ｐ2）のデューティ比が変化する閾値となる入力データＤINの数値が第１パルス信号Ｐ1と第２パルス信号Ｐ2とで共通する。すなわち、図１４の部分(A)および部分(B)に示す各数値ｄ0を閾値（境界）として第１パルス信号Ｐ1のデューティ比Ｒ1と第２パルス信号Ｐ2のデューティ比Ｒ2との双方が入力データＤINに対して変化する。したがって、平均印加電圧ＶOUTの変動幅の最小値（以下「刻み幅」という）ΔＶを縮小することが困難であるという問題がある。
【０００６】
デューティ比Ｒ1やデューティ比Ｒ2の変化幅を縮小すれば（すなわちＰＷＭ回路９２の分解能を向上させれば）、平均印加電圧ＶOUTの刻み幅ΔＶを縮小することも可能であるが、分解能が高い大規模なＰＷＭ回路９２が必要になるという問題がある。以上の事情を考慮して、本発明は、ＰＷＭの分解能の向上を必要とせずに平均印加電圧の刻み幅を縮小することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために本発明が採用する手段を説明する。なお、本発明の理解を容易にするために、以下の説明では、本発明の要素と後述の実施形態の要素との対応を括弧書で付記するが、本発明の範囲を実施形態の例示に限定する趣旨ではない。
【０００８】
本発明の増幅器は、入力データの数値に応じて各々のデューティ比が離散的に変化する第１パルス信号（例えば第１パルス信号Ｐ1）および第２パルス信号（例えば第２パルス信号Ｐ2）を生成する回路であって、各パルス信号のデューティ比が変化する閾値となる入力データの数値が第１パルス信号と第２パルス信号とで相違する信号生成回路（例えば信号生成回路１２）と、第１パルス信号および第２パルス信号に応じて負荷を駆動する駆動回路（例えば駆動回路１４）とを具備する。
【０００９】
以上の構成においては、第１パルス信号のデューティ比が変化する入力データの数値と第２パルス信号のデューティ比が変化する入力データの数値とが相違するから、デューティ比が変化する入力データの数値が第１パルス信号と第２パルス信号とで共通する構成と比較すると、第１パルス信号のデューティ比と第２パルス信号のデューティ比との組合せの総数が増加する。したがって、第１パルス信号や第２パルス信号の生成（ＰＷＭ）の分解能を向上させずに平均印加電圧の刻み幅を縮小することが可能である。
【００１０】
本発明の好適な態様において、信号生成回路は、入力データの数値に応じた第１加工データ（例えば第１加工データＤ1）と第２加工データ（例えば第２加工データＤ2）とを生成する回路であって、各加工データの数値が変化する閾値となる入力データの数値が第１加工データと第２加工データとで相違するデータ加工回路（例えばデータ加工回路２２Aやデータ加工回路２２B）と、第１加工データに応じた第１パルス信号を生成する第１ＰＷＭ回路（例えば第１ＰＷＭ回路２４）と、第２加工データに応じた第２パルス信号を生成する第２ＰＷＭ回路（例えば第２ＰＷＭ回路２６）とを含んで構成される。以上の構成においては、第１パルス信号の生成用の第１加工データと第２パルス信号の生成用の第２加工データとが入力データの加工で生成されるから、信号生成回路の構成が簡素化されるという利点がある。
【００１１】
本発明の好適な態様において、データ加工回路は、Ｍビットの入力データのうち上位側のＮビット（例えば処理対象ビット列Ｂ）と、当該Ｎビット（Ｎ＜Ｍ）を除外した(Ｍ−Ｎ)ビットのうち最上位のビット（例えばビットｂ1）との加算に応じて、第１加工データを生成する第１演算回路（例えば第１演算回路５２A）と、入力データのうち上位側のＮビットから第２加工データを生成する第２演算回路（例えば第２演算回路５４A）とを含んで構成される。以上の態様においては、入力データの各ビットの抽出や加算で第１加工データや第２加工データが生成されるから、データ加工回路の構成を簡素化することが可能である。
【００１２】
本発明の好適な態様において、データ加工回路は、Ｍビットの入力データのうち上位側のＮビット（例えば処理対象ビット列Ｂ）と、当該Ｎビット（Ｎ＜Ｍ）を除外した(Ｍ−Ｎ)ビットのうち上位側の２ビットの論理和（例えば論理和ｃ1）との加算に応じて、第１加工データを生成する第１演算回路（例えば第１演算回路５２B）と、入力データのうち上位側のＮビットと、当該Ｎビットを除外した(Ｍ−Ｎ)ビットのうち上位側の２ビットの論理積（例えば論理積ｃ2）との加算に応じて、第２加工データを生成する第２演算回路（例えば第２演算回路５４B）とを含んで構成される。以上の態様においては、入力データの各ビットの抽出や論理演算（論理和，論理積）で第１加工データや第２加工データが生成されるから、データ加工回路の構成を簡素化することが可能である。また、各デューティ比が変化する閾値が入力データのゼロ以外の数値となるように第１加工データと第２加工データとが生成されるから、例えば入力データがゼロ付近で変動する場合でも第１パルス信号や第２パルス信号のデューティ比の頻繁な変化が抑制されるという利点がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る増幅器のブロック図である。
【図２】第１パルス信号および第２パルス信号の波形図である。
【図３】駆動回路の回路図である。
【図４】入力データとデューティ比との関係を示すグラフである。
【図５】データ加工回路の模式図である。
【図６】入力データと第１パルス信号のデューティ比との関係を示すグラフである。
【図７】入力データと第２パルス信号のデューティ比との関係を示すグラフである。
【図８】第２実施形態におけるデータ加工回路の模式図である。
【図９】入力データと第１パルス信号のデューティ比との関係を示すグラフである。
【図１０】入力データと第２パルス信号のデューティ比との関係を示すグラフである。
【図１１】入力データとデューティ比との関係を示すグラフである。
【図１２】変形例における入力データとデューティ比との関係を示すグラフである。
【図１３】特許文献１の増幅器のブロック図である。
【図１４】特許文献１における入力データとデューティ比との関係を示すグラフである。
【発明を実施するための形態】
【００１４】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る増幅器１００のブロック図である。第１実施形態の増幅器１００は、順次に供給されるＭビット（Ｍは自然数）の入力データＤINに応じてスピーカ等の負荷２００を駆動するＤ級増幅器であり、信号生成回路１２と駆動回路１４とを具備する。
【００１５】
信号生成回路１２は、入力データＤINに応じた第１パルス信号Ｐ1と第２パルス信号Ｐ2とを生成する。図２に示すように、第１パルス信号Ｐ1と第２パルス信号Ｐ2とは、片方がハイレベルを維持する期間と他方がローレベルを維持する期間とが重複するように単位期間Ｔ0毎に相補的に変動する略逆相の電圧信号である。駆動回路１４は、第１パルス信号Ｐ1と第２パルス信号Ｐ2とに応じて負荷２００を駆動する。
【００１６】
図３は、駆動回路１４の回路図である。図３に示すように、駆動回路１４は、第１駆動部３２と第２駆動部３４とを具備するＢＴＬ（Bridge-tied Load）型の電力増幅器である。第１駆動部３２は、相互に直列に接続された状態で電源ＶDDと接地との間に介在するＰチャネル型のトランジスタＴP1およびＮチャネル型のトランジスタＴN1を含んで構成される。第１駆動部３２のトランジスタＴP1およびトランジスタＴN1の各々のゲートに第１パルス信号Ｐ1が供給される。第１駆動部３２と同様に、第２駆動部３４は、電源間に直列に接続されたＰチャネル型のトランジスタＴP2とＮチャネル型のトランジスタＴN2とを含んで構成される。第２駆動部３４のトランジスタＴP2およびトランジスタＴN2の各々のゲートに第２パルス信号Ｐ2が供給される。トランジスタＴP1およびトランジスタＴN1の接続点とトランジスタＴP2およびトランジスタＴN2の接続点との間に負荷２００が接続される。
【００１７】
第１パルス信号Ｐ1がローレベルに設定されて第２パルス信号Ｐ2がハイレベルに設定されると、トランジスタＴP1とトランジスタＴN2とがオン状態に制御されてトランジスタＴN1とトランジスタＴP2とがオフ状態に制御される。したがって、電源ＶDD→トランジスタＴP1→負荷２００→トランジスタＴN2→接地という経路で負荷２００に対する通電が実行される。他方、第１パルス信号Ｐ1がハイレベルに設定されて第２パルス信号Ｐ2がローレベルに設定されると、トランジスタＴN1とトランジスタＴP2とがオン状態に制御され、トランジスタＴP1とトランジスタＴN2とがオフ状態に制御される。したがって、電源ＶDD→トランジスタＴP2→負荷２００→トランジスタＴN1→接地という経路で負荷２００に対する通電が実行される。すなわち、第１パルス信号Ｐ1と第２パルス信号Ｐ2とは、第１駆動部３２と第２駆動部３４とを相補的に動作させる相補駆動用（ＢＴＬ駆動用）の信号である。
【００１８】
図１の信号生成回路１２は、データ加工回路２２Aと第１ＰＷＭ回路２４と第２ＰＷＭ回路２６とを含んで構成される。データ加工回路２２Aは、第１加工データＤ1と第２加工データＤ2とを入力データＤINに応じて単位期間Ｔ0毎に順次に生成する論理回路である。第１加工データＤ1は、第１パルス信号Ｐ1のデューティ比Ｒ1を指定し、第２加工データＤ2は第２パルス信号Ｐ2のデューティ比Ｒ2を指定する。デューティ比Ｒ1は、単位期間Ｔ0のうち第１パルス信号Ｐ1がハイレベルを維持する時間の割合（％）を意味する。同様に、デューティ比Ｒ2は、単位期間Ｔ0のうち第２パルス信号Ｐ2がハイレベルを維持する時間の割合を意味する。第１加工データＤ1および第２加工データＤ2の各々は、入力データＤINのビット数Ｍを下回るＮビット（Ｎは自然数）で構成される。
【００１９】
第１ＰＷＭ回路２４は、第１加工データＤ1が指定するデューティ比Ｒ1の第１パルス信号Ｐ1を生成するＮビットの分解能の変調回路である。第２ＰＷＭ回路２６は、第２加工データＤ2が指定するデューティ比Ｒ2の第２パルス信号Ｐ2を生成するＮビットの分解能の変調回路である。第１ＰＷＭ回路２４や第２ＰＷＭ回路２６の処理（パルス幅変調）には公知の技術が任意に採用される。
【００２０】
図４の部分(A)は、入力データＤINの各数値（横軸）と第１加工データＤ1が示すデューティ比Ｒ1との関係を示すグラフであり、図４の部分(B)は、入力データＤINの各数値と第２加工データＤ2が示すデューティ比Ｒ2との関係を示すグラフである。
【００２１】
図４の部分(A)に示すように、第１パルス信号Ｐ1のデューティ比Ｒ1は、入力データＤINの最小値（負数）に対応する最小値Ｒmin（例えば０％）から入力データＤINの最大値（正数）に対応する最大値Ｒmax（例えば１００％）までの範囲内で、入力データＤINの数値に応じて離散的（段階的）に変化する。同様に、第２パルス信号Ｐ2のデューティ比Ｒ2は、図４の部分(B)に示すように、入力データＤINの最小値に対応する最大値Ｒmaxから入力データＤINの最大値に対応する最小値Ｒminまでの範囲内で、入力データＤINの数値に応じて離散的に変化する。
【００２２】
図４の部分(A)および部分(B)から理解されるように、各パルス信号（Ｐ1，Ｐ2）のデューティ比が変化する閾値となる入力データＤINの数値は、第１パルス信号Ｐ1と第２パルス信号Ｐ2とで相違する。具体的には、第１パルス信号Ｐ1のデューティ比Ｒ1は入力データＤINの各数値ｄ1を境界（閾値）として入力データＤINに対して変化するのに対し、第２パルス信号Ｐ2のデューティ比Ｒ2は、数値ｄ1とは相違する各数値ｄ2を境界として入力データＤINに対して変化する。
【００２３】
図１のデータ加工回路２２Aは、第１パルス信号Ｐ1のデューティ比Ｒ1と第２パルス信号Ｐ2のデューティ比Ｒ2とが以上の条件を満たすように入力データＤINから第１加工データＤ1と第２加工データＤ2とを生成する。すなわち、各加工データ（Ｄ1，Ｄ2）の数値が変化する閾値となる入力データＤINの数値は第１加工データＤ1と第２加工データＤ2とで相違する。
【００２４】
図５は、第１実施形態のデータ加工回路２２Aのブロック図である。図５に示すように、データ加工回路２２Aは、入力データＤINから第１加工データＤ1を生成する第１演算回路５２Aと、入力データＤINから第２加工データＤ2を生成する第２演算回路５４Aとを具備する。第１演算回路５２Aおよび第２演算回路５４Aには、入力データＤINと所定値ＲC（Ｎビット）とが供給される。所定値ＲCは、デューティ比Ｒ1およびデューティ比Ｒ2の変動の中央値（例えば入力データＤINの数値がゼロである場合のデューティ比）を意味し、具体的には５０％のデューティ比に相当する固定値に設定される。
【００２５】
図６は、入力データＤINのゼロ（０００００）付近の各数値（横軸）と第１加工データＤ1が示すデューティ比Ｒ1との関係を示すグラフであり、図７は、入力データＤINのゼロ付近の各数値と第２加工データＤ2が示すデューティ比Ｒ2との関係を示すグラフである。図６および図７では便宜的に、入力データＤINを５ビット（Ｍ＝５）と仮定した（ＤIN＝１００００〜０１１１１）。また、図６および図７では、入力データＤINの各数値のうち上位側のＮビットの集合（以下「処理対象ビット列」という）Ｂに下線が付加されている。以下の例示では便宜的に処理対象ビット列Ｂを２ビット（Ｎ＝２）と仮定する。
【００２６】
図５の第２演算回路５４Aは加算回路５４２を含んで構成される。図５および図７に示すように、加算回路５４２は、入力データＤINのうち上位側のＮビットの処理対象ビット列Ｂと所定値ＲCとを加算することでＮビットの第２加工データＤ2を生成する。すなわち、入力データＤINのうち処理対象ビット列Ｂの下位側に位置する(Ｍ−Ｎ)ビットは、第２加工データＤ2に反映されずに切捨てられる。したがって、図７に示すように、処理対象ビット列Ｂが共通する各入力データＤIN（例えば図７の数値０００００〜００１１１）から生成される第２加工データＤ2のデューティ比Ｒ2は、入力データＤINの下位側の(Ｍ−Ｎ)ビットとは無関係に同一値となる。
【００２７】
他方、図５の第１演算回路５２Aは加算回路５２２を含んで構成される。図５および図６に示すように、加算回路５２２は、処理対象ビット列Ｂと所定値ＲCとビットｂ1とを加算することでＮビットの第１加工データＤ1を生成する。ビットｂ1は、入力データＤINから処理対象ビット列Ｂを除外した(Ｍ−Ｎ)ビットのなかで最上位の１ビットを意味する。したがって、第１加工データＤ1の数値は、図６に示すように、処理対象ビット列Ｂとビットｂ1との双方を反映した数値となる。すなわち、図４の部分(A)および部分(B)に例示した通り、各デューティ比（Ｒ1，Ｒ2）が変化する閾値となる入力データＤINの数値は、第１加工データＤ1が示すデューティ比Ｒ1と第２加工データＤ2が示すデューティ比Ｒ2とで相違する。
【００２８】
図４の部分(C)は、入力データＤINの各数値と負荷２００に対する平均印加電圧（単位期間Ｔ0内での負荷２００に対する印加電圧の平均値）ＶOUTとの関係を示すグラフである。図４の部分(C)には、デューティ比Ｒ1とデューティ比Ｒ2とが入力データＤINの共通の数値で変化する特許文献１の構成（以下「対比例１」という）での平均印加電圧ＶOUTが破線で併記されている。第１実施形態では、デューティ比Ｒ1が変化する入力データＤINの数値ｄ1とデューティ比Ｒ2が変化する入力データＤINの数値ｄ2とが相違するから、図４の部分(C)から把握される通り、デューティ比Ｒ1とデューティ比Ｒ2との組合せの総数が対比例１と比較して増加（略倍増）する。したがって、第１ＰＷＭ回路２４や第２ＰＷＭ回路２６の分解能を向上させることなく、平均印加電圧ＶOUTの刻み幅ΔＶを縮小する（分解能を向上する）ことが可能である。
【００２９】
＜Ｂ：第２実施形態＞
本発明の第２実施形態を以下に説明する。なお、以下に例示する各態様において作用や機能が第１実施形態と同等である要素については、以上の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
【００３０】
第２実施形態の増幅器１００は、第１実施形態のデータ加工回路２２Aを図８のデータ加工回路２２Bに置換した構成である。図８に示すように、データ加工回路２２Bは、第１演算回路５２Bと第２演算回路５４Bとを具備する。第１実施形態と同様に、第１演算回路５２Bは入力データＤINから第１加工データＤ1を生成し、第２演算回路５４Bは入力データＤINから第２加工データＤ2を生成する。
【００３１】
図９は、入力データＤINのゼロ付近の各数値と第１加工データＤ1が示すデューティ比Ｒ1との関係を示すグラフであり、図１０は、入力データＤINのゼロ付近の各数値と第２加工データＤ2が示すデューティ比Ｒ2との関係を示すグラフである。各データのビット数等の条件（Ｍ＝５，Ｎ＝２）は第１実施形態（図６，図７）と同様である。
【００３２】
図８の第１演算回路５２Bは、加算回路５２２と論理和回路５２４とを含んで構成される。論理和回路５２４は、図８および図９に示すように、入力データＤINから処理対象ビット列Ｂを除外した(Ｍ−Ｎ)ビットのうち上位側の２ビット（ｂ1，ｂ2）の論理和ｃ1を演算する論理回路である。加算回路５２２は、処理対象ビット列Ｂと所定値ＲCと論理和ｃ1とを加算することでＮビットの第１加工データＤ1を生成する。したがって、第１加工データＤ1は、図９に示すように、処理対象ビット列Ｂと論理和ｃ1とを反映した数値となる。具体的には、論理和ｃ1がゼロから１に変化する入力データＤINの数値を閾値としてデューティ比Ｒ1は離散的に変化する。
【００３３】
図８の第２演算回路５４Bは、加算回路５４２と論理積回路５４４とを含んで構成される。論理積回路５４４は、図８および図１０に示すように、入力データＤINから処理対象ビット列Ｂを除外した(Ｍ−Ｎ)ビットのうち上位側の２ビット（ｂ1，ｂ2）の論理積ｃ2を演算する論理回路である。加算回路５４２は、処理対象ビット列Ｂと所定値ＲCと論理積ｃ2とを加算することでＮビットの第２加工データＤ2を生成する。したがって、第２加工データＤ2は、図１０に示すように、処理対象ビット列Ｂと論理積ｃ2とを反映した数値となる。具体的には、論理積ｃ2が１となる入力データＤINの数値を閾値としてデューティ比Ｒ2は離散的に変化する。
【００３４】
図１１の部分(A)は、入力データＤINの各数値と第１パルス信号Ｐ1のデューティ比Ｒ1との関係を示すグラフであり、図１１の部分(B)は、入力データＤINの各数値と第２パルス信号Ｐ2のデューティ比Ｒ2との関係を示すグラフである。図１１の部分(A)および部分(B)から理解されるように、デューティ比Ｒ1が変化する閾値となる入力データＤINの各数値ｄ1と、デューティ比Ｒ2が変化する閾値となる入力データＤINの各数値ｄ2とは相違する。したがって、図１１の部分(C)から理解されるように、第２実施形態でも、第１ＰＷＭ回路２４や第２ＰＷＭ回路２６の分解能を向上させることなく平均印加電圧ＶOUTの刻み幅ΔＶを縮小できるという第１実施形態と同様の効果が実現される。
【００３５】
ところで、第１実施形態では、図７から把握される通り、入力データＤINのゼロに対応するデューティ比Ｒ2とゼロの負側に隣接する数値（１１１１１）に対応するデューティ比Ｒ2とが相違する。したがって、入力データＤINがゼロ（例えば無音を示す数値）の付近で変動すると、第２パルス信号Ｐ2のデューティ比Ｒ2が頻繁に変化する。他方、第２実施形態では、図９および図１０から把握されるように、入力データＤINのゼロの両隣の数値に対応するデューティ比Ｒ1やデューティ比Ｒ2の数値は同一値である。すなわち、デューティ比Ｒ1やデューティ比Ｒ2の数値が変化する閾値は入力データＤINのゼロ以外の数値となる。したがって、入力データＤINがゼロの付近で変動した場合でもデューティ比Ｒ1やデューティ比Ｒ2の頻繁な変動が抑制されるという利点がある。
【００３６】
＜Ｃ：変形例＞
以上の各形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は適宜に併合される。
【００３７】
（１）変形例１  
前述の各形態では、図１２の部分(A)に示すように、入力データＤINのゼロに対応するデューティ比Ｒ1およびデューティ比Ｒ2が５０％（所定値ＲC）となるように入力データＤINの数値の全範囲にわたってデューティ比Ｒ1およびデューティ比Ｒ2の双方を変化させたが、入力データＤINとデューティ比Ｒ1およびデューティ比Ｒ2との関係は以上の例示に限定されない。例えば図１２の部分(B)から部分(D)の関係も採用され得る。なお、前述の通りデューティ比Ｒ1およびデューティ比Ｒ2は実際には入力データＤINに対して離散的に変化するが、図１２では両者の関係が便宜的に直線として図示されている。
【００３８】
図１２の部分(B)に例示した態様では、第１パルス信号Ｐ1のデューティ比Ｒ1は、入力データＤINが所定値α1（α1＜０）を下回る範囲内でゼロに設定され、入力データＤINが所定値α1を上回る範囲内で入力データＤINに応じて変化する。また、第２パルス信号Ｐ2のデューティ比Ｒ2は、入力データＤINが所定値α2（α2＞０）を下回る範囲内で入力データＤINに応じて変化し、入力データＤINが所定値α2を上回る範囲内でゼロに設定される。入力データＤINの数値が所定値α1から所定値α2までの範囲σ内にある場合（すなわち第１パルス信号Ｐ1および第２パルス信号Ｐ2の双方が単位期間Ｔ0内でハイレベルとなる場合）に、前述の形態と同様に、各デューティ比の変化の閾値となる入力データＤINの数値をデューティ比Ｒ1とデューティ比Ｒ2とで相違させる構成が採用される。
【００３９】
図１２の部分(C)に例示した態様では、入力データＤINの数値がゼロである場合のデューティ比Ｒ1およびデューティ比Ｒ2の数値が５０％を下回る所定値ＲCに設定される。すなわち、入力データＤINに対する各デューティ比（Ｒ1，Ｒ2）の変化の態様は、入力データＤINの正数の範囲と負数の範囲とで相違する。以上の構成によれば、特に入力データＤINの数値がゼロに近い場合に、図１２の部分(A)の場合と比較してデューティ比が抑制される（すなわち負荷２００に通電する時間長が短縮される）から、消費電力が低減されるという利点がある。
【００４０】
図１２の部分(D)に例示した態様は、部分(B)と部分(C)とを併合した態様である。すなわち、第１パルス信号Ｐ1のデューティ比Ｒ1は、入力データＤINがゼロとなる場合に５０％を下回る所定値ＲCとなるように、入力データＤINが所定値α1を上回る範囲内で変化する。同様に、第２パルス信号Ｐ2のデューティ比Ｒ2は、入力データＤINがゼロとなる場合に５０％を下回る所定値ＲCとなるように、入力データＤINが所定値α2を下回る範囲内で変化する。
【００４１】
ところで、負荷２００を相補的に駆動するという観点のみからすると、入力データＤINがゼロの場合にデューティ比Ｒ1およびデューティ比Ｒ2の双方をゼロに設定する構成（以下「対比例２」という）も採用され得る。しかし、対比例２のもとでは、入力データＤINがゼロ付近で変動すると、第１パルス信号Ｐ1および第２パルス信号Ｐ2においてパルスの発生（入力データＤINがゼロ以外の場合）と非発生（入力データＤINがゼロの場合）とが頻繁に切替わるから、例えばスピーカを負荷２００とした場合には再生音に雑音が発生するという問題がある。他方、図１２の部分(A)から部分(D)に例示した形態では、入力データＤINがゼロである場合にデューティ比Ｒ1およびデューティ比Ｒ2の双方がゼロを上回る数値に設定される。すなわち、入力データＤINがゼロの場合でも、第１パルス信号Ｐ1および第２パルス信号Ｐ2にレベルの変化（パルス）が発生する。したがって、対比例２と比較して再生音の雑音が抑制されるという利点がある。
【００４２】
（２）変形例２  
前述の各形態では、デューティ比Ｒ1が変化する入力データＤINの数値ｄ1の間隔とデューティ比Ｒ2が変化する入力データＤINの数値ｄ2の間隔とを同一としたが、例えば、数値ｄ1の間隔と数値ｄ2の間隔とが相違する構成や、数値ｄ1の間隔または数値ｄ2の間隔が入力データＤINの数値に応じて変化する構成も採用され得る。また、前述の各形態では、入力データＤINの各数値ｄ1と各数値ｄ2とが何れも一致しない構成を例示したが、数値ｄ1の一部と数値ｄ2の一部とが一致する構成も採用される。
【００４３】
（３）変形例３  
信号生成回路１２の具体的な構成やデューティ比Ｒ1およびデューティ比Ｒ2の設定の方法は以上の例示に限定されない。以上の各形態における信号生成回路１２は、各パルス信号（Ｐ1，Ｐ2）のデューティ比（Ｒ1，Ｒ2）が変化する閾値となる入力データＤINの数値が第１パルス信号Ｐ1と第２パルス信号Ｐ2とで相違するように、入力データＤINの数値に応じて離散的に変化するデューティ比の第１パルス信号Ｐ1および第２パルス信号Ｐ2を生成する要素として包括される。
【符号の説明】
【００４４】
１００……増幅器、２００……負荷、１２……信号生成回路、１４……駆動回路、２２……データ加工回路、２４……第１ＰＷＭ回路、２６……第２ＰＷＭ回路、３２……第１駆動部、３４……第２駆動部、５２A，５２B……第１演算回路、５４A，５４B……第２演算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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