(57)【要約】【課題】ピクセルクロックの低い映像出力インターフェイスを持つＳｏＣデバイスを用いて高解像度の映像を出力する。【解決手段】  映像出力装置１外部から入力された入力映像信号中の映像制御信号を処理した第一の映像信号２０を出力する第一の映像信号処理手段１０と、第一の映像信号処理手段から出力された第一の映像信号中の映像制御信号２２を処理した第二の映像信号５０を映像表示装置１００に出力する第二の映像信号処理手段３０と、を備え、第二の映像信号処理手段は、第一の映像信号に含まれる映像データ信号２１を一時的に保存する映像保存手段３１と、第一の映像信号に含まれる映像制御信号２２中の同期信号を映像表示装置に適合した同期信号に変更するとともに、映像表示装置に適合したブランキング時間経過後に映像データ信号を出力するように映像保存手段の動作タイミングを制御するタイミング・コントローラ３２と、を備えた。【選択図】図２
2012008240.tif 000002
【特許請求の範囲】
【請求項１】
映像表示装置に対して映像信号を出力する映像出力装置であって、
装置外部から入力された入力映像信号中の映像制御信号を処理した第一の映像信号を出力する第一の映像信号処理手段と、該第一の映像信号処理手段から出力された前記第一の映像信号中の映像制御信号を処理した第二の映像信号を前記映像表示装置に出力する第二の映像信号処理手段と、を備え、
前記第二の映像信号処理手段は、前記第一の映像信号に含まれる映像データ信号を一時的に保存する映像保存手段と、前記第一の映像信号に含まれる映像制御信号中の同期信号を前記映像表示装置に適合した同期信号に変更するとともに、前記映像表示装置に適合したブランキング時間経過後に前記映像保存手段から前記映像データ信号を読み取って出力するタイミング・コントローラと、を備えたことを特徴とする映像出力装置。
【請求項２】
前記第一の映像信号処理手段は、前記入力映像信号中の映像制御信号からブランキング時間の一部を除去することにより、ピクセルクロックを低下させた第一の映像信号を生成することを特徴とする請求項１記載の映像出力装置。
【請求項３】
前記映像保存手段は、ＦＩＦＯであることを特徴とする請求項１又は２記載の映像出力装置。
【請求項４】
映像表示装置に対して映像信号を出力する映像出力方法であって、
第一の映像信号処理手段が、入力映像信号中の映像制御信号を処理した第一の映像信号を出力するステップと、
映像保存手段が、前記第一の映像信号に含まれる映像データ信号を一時的に保存するステップと、
タイミング・コントローラが、前記第一映像信号に含まれる映像制御信号中の同期信号を前記映像表示装置に適合した同期信号に変更するとともに、前記映像表示装置に適合したブランキング時間経過後に前記映像保存手段から前記映像データ信号を読み取って出力するステップと、を有することを特徴とする映像出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイ等の映像表示装置に対して映像信号を出力する映像出力装置に関し、特に映像出力装置の有する映像出力インターフェイスが高いピクセルクロックの映像を出力できない場合にも、ベサ条件下にて解像度以上の映像を出力することを可能とする映像出力装置に関する。
【背景技術】
【０００２】
映像出力装置は、中央演算処理装置として使用されるＳｏＣ（System-on-a-Chip）デバイスを備え、ＳｏＣデバイスの生成した映像信号を映像出力インターフェイスから映像表示装置に出力する。ＳｏＣデバイスは、システムの動作に必要な機能（ＬＳＩ）のすべてを一つの半導体チップに実装することによって、消費電力やコスト削減を実現している。
ここで、液晶ディスプレイやプロジェクター、フラットパネルディスプレイ等の映像表示装置が受け取る入力信号は、基本的にベサ（ＶＥＳＡ）スペックで入力タイミング条件を有するようになっている。ベサディスプレイ入力タイミングの基準は、ＣＲＴ基準で電子ビームのライン走査後、その次のラインに戻るブランキング時間（水平同期信号（ｈｓｙｎｃ）、バックポーチ（back porch）、フロントポーチ（front porch））と１フレームを走査した最後の位置で再び最初に戻ってくるのに掛かるブランキング時間（垂直同期信号（ｖｓｙｎｃ）、バックポーチ、フロントポーチ）、ピクセルクロックなどが、解像度別に規定されている。そして、映像出力装置の映像出力インターフェイスから出力された信号をフラットパネルディスプレイが適正に受け取るためには、ＳｏＣデバイスの映像出力インターフェイスが各解像度に対応した、ピクセルクロック等の要求を満たした信号を出力する必要があることが既に知られている。
例えば、特許文献１には、フラットパネルに適した表示特性情報を予め変更可能に保存しているメモリ部と、メモリ部に保存している表示特性情報に基づいてグラフィックソースにより調整された各種ディスプレイ信号を、シリアルバスを通じて受信し、各種ディスプレイ信号に基づいて駆動信号を出力するタイミング・コントローラと、を備え、ベサ条件下で映像を出力するフラットパネル表示装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上述の映像出力装置に安価なＳｏＣデバイスが採用されている場合、そのＳｏＣデバイスは、高解像度の映像を出力するために必要な、ピクセルクロックの高い映像出力インターフェイスを持っていない場合がある。ピクセルクロックの高い映像出力インターフェイスを持つＳｏＣデバイスは、メモリインターフェイスやシリアルインターフェイスなど他のインターフェイスも強化され、それに伴い価格も大きく上昇することが多い。そのため、安価なＳｏＣデバイスで十分な処理能力を持つアプリケーションを開発した場合においても、映像出力インターフェイスが、映像表示装置側から要求される解像度に対応したピクセルクロック等を満たしていない場合、結果的に不要なスペックのインターフェイスを含む高価なＳｏＣデバイスを採用しなければならず、映像出力装置の価格が上昇してしまうという問題があった。
特許文献１記載の発明においては、最小かつ最適の駆動周波数及びブランキングタイムへの変更を行って、ベサ規格以外のタイミング条件においても映像の出力を可能としているが、映像出力インターフェイスが、要求される解像度に対応したピクセルクロックなどを満たしていない場合に、高価なＳｏＣデバイスを採用しなければならず、製品の価格が上昇してしまうという問題がある。
本発明は、上述の事情に鑑みてなされたものであり、高解像度の映像を出力することができない、ピクセルクロックの低い映像出力インターフェイスを持つ安価なＳｏＣデバイスを使用した場合にも、ＳｏＣデバイスが出力可能な解像度以上の映像を出力できる映像出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、請求項１に記載の発明は、映像表示装置に対して映像信号を出力する映像出力装置であって、装置外部から入力された入力映像信号中の映像制御信号を処理した第一の映像信号を出力する第一の映像信号処理手段と、該第一の映像信号処理手段から出力された前記第一の映像信号中の映像制御信号を処理した第二の映像信号を前記映像表示装置に出力する第二の映像信号処理手段と、を備え、前記第二の映像信号処理手段は、前記第一の映像信号に含まれる映像データ信号を一時的に保存する映像保存手段と、前記第一の映像信号に含まれる映像制御信号中の同期信号を前記映像表示装置に適合した同期信号に変更するとともに、前記映像表示装置に適合したブランキング時間経過後に前記映像保存手段から前記映像データ信号を読み取って出力するタイミング・コントローラと、を備えた映像出力装置を特徴とする。
請求項２に記載の発明は、前記第一の映像信号処理手段は、前記入力映像信号中の映像制御信号からブランキング時間の一部を除去することにより、ピクセルクロックを低下させた第一の映像信号を生成する請求項１記載の映像出力装置を特徴とする。
【０００５】
請求項３に記載の発明は、前記映像保存手段は、ＦＩＦＯである請求項１又は２記載の映像出力装置を特徴とする。
請求項４に記載の発明は、映像表示装置に対して映像信号を出力する映像出力方法であって、第一の映像信号処理手段が、入力映像信号中の映像制御信号を処理した第一の映像信号を出力するステップと、映像保存手段が、前記第一の映像信号に含まれる映像データ信号を一時的に保存するステップと、タイミング・コントローラが、前記第一映像信号に含まれる映像制御信号中の同期信号を前記映像表示装置に適合した同期信号に変更するとともに、前記映像表示装置に適合したブランキング時間経過後に前記映像保存手段から前記映像データ信号を読み取って出力するステップと、を有する映像出力方法を特徴とする。
【発明の効果】
【０００６】
第一の映像信号処理手段において処理された映像制御信号を、第二の映像信号処理手段にて映像表示装置に適合した信号に変更するとともに、映像表示装置に適合したブランキング時間経過後に映像データ信号を出力するので、第一の映像信号処理手段（例えばＳｏＣデバイス）が映像制御信号（例えばピクセルクロック）を変更した場合であっても、映像表示装置に適正な映像を表示させることができる。
また、第一の映像信号処理手段は、入力映像信号中の映像制御信号のみを処理し、映像データに変更を加えないので、第二の映像信号処理手段から出力された映像データの解像度を維持することができる。従って、第一の映像信号処理手段が、例えばベサ条件下で高解像度の映像を出力することができない場合であっても、映像出力装置からは第一の映像信号処理手段が出力可能な解像度以上の映像を出力することができ、高価な第一の映像信号処理手段を搭載することによって起こる、製品価格の上昇を抑えることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明に係る映像出力装置の全体を示した回路構成図である。
【図２】（ａ）、（ｂ）は、ＳｏＣデバイスの一例を示す回路構成図である。
【図３】映像出力装置のうち、特に本発明に関わる部分を記載した回路構成図である。
【図４】ＳｏＣデバイスによる映像信号の処理について説明するための図であり、（ａ）はＳｏＣデバイスによる処理前の映像信号を示し、（ｂ）はＳｏＣデバイスによる処理後の映像信号を示す図である。
【図５】映像処理回路による映像信号の処理について説明するための図であり、（ａ）は映像処理回路による処理前の映像信号を示し、（ｂ）は映像処理回路による処理後の映像信号を示す図である。
【図６】ベサ条件における、画像データ期間とブランキング時間に基づくピクセルクロックを示した表図である。
【図７】本発明を用いた場合における、画像データ期間とブランキング時間に基づくピクセルクロックを示した表図である。
【発明を実施するための形態】
【０００８】
本発明は、ＳｏＣデバイスの映像出力インターフェイスからフラットパネルディスプレイ等の映像表示装置に映像信号を出力する処理に際し、ＶＥＳＡ条件での不必要なブランキング時間を除去してピクセルクロックを低くし、その後、ＳｏＣデバイスの映像出力インターフェイスとフラットパネルディスプレイの間に挿入した映像処理回路でＶＥＳＡ条件に適合した信号に変換する点に特徴がある。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。
図１は、本発明に係る映像出力装置の全体を示した回路構成図である。本実施形態に係る映像出力装置１は、液晶ディスプレイやプロジェクター、フラットパネルディスプレイ等の映像表示装置１００に対して映像信号を出力する装置であり、装置外部から映像信号（入力映像信号）が入力されるとともに、中央演算処理装置として動作するＳｏＣデバイス１０（第一の映像信号処理手段）と、ＳｏＣデバイス１０から出力された映像信号２０（第一の映像信号）を処理して映像信号５０（第二の映像信号）を出力する映像処理回路３０（第二の映像信号処理手段）と、を備えている。
本実施形態に係るＳｏＣデバイス１０は、プログラムによって様々な数値計算や情報処理、機器制御などを行うコンピュータにおける中心的な中央演算処理装置として使用されるデバイスであり、ＡＬＵ（演算論理装置：Arithmetic Logic Unit）などの演算装置、データを一時記憶するレジスタ、メモリなどの記憶装置へのインターフェイス（Ｉ／Ｆ）、周辺機器との入出力装置へのインターフェイス、中央演算処理装置全体を制御する制御装置などで構成される。その他、浮動小数点演算を行うＦＰＵ（浮動小数点演算ユニット：Floating Point number processing Unit）、レジスタより多くの情報を一時記憶するキャッシュメモリ、ＤＭＡコントローラ（Direct Memory Access controller）、タイマー、シリアルインターフェイスなどの機能を、中央演算処理装置と同一のＩＣ内に有していても良い。また、メモリから読み込んだ命令語を内部的なオペレーションに置き換える変換部を有していても良い。
【０００９】
ＳｏＣデバイスについて説明する。図２（ａ）、（ｂ）は、ＳｏＣデバイスの一例を示す回路構成図である。（ａ）（ｂ）に示すいずれのＳｏＣデバイスも、共に共通の機能を有している。
（ａ）に示すＳｏＣデバイス１０を例に具体的に説明すると、７００ＭＨｚにて動作するＭＰＵ１１が全ての機能を司る制御機能を持ち、ＤＳＰ１２が補助的な演算機能を持つ。ＤＳＰ１２はＭＰＵ１１によって随時利用される。また、ＭＰＵ１１は他のデバイスと接続するためのインターフェイスを制御する機能を持つ。例えばＭＰＵ１１は、ＵＳＢ２．０インターフェイス１３から入力された映像信号を受け取り、ＤＤＲ２ＳＤＲＡＭインターフェイス１４を通じてＤＤＲ２ＳＤＲＡＭ（不図示）を制御し、またＤＳＰ１２を制御しながら画像処理などの演算を行う。その後、映像出力インターフェイス１５を通じて映像信号（ピクセルクロック含む）を出力するといったことが可能である。
ただし、ＳｏＣデバイス１０のように映像出力インターフェイス１５のピクセルクロックが最大１００ＭＨｚまでと規定されていた場合、ＳｏＣデバイス１０は１００ＭＨｚ以上のピクセルクロックを出力することができず、ピクセルクロックの高い映像、すなわち高解像度の映像を出力することができない。
【００１０】
一方、（ｂ）に示すＳｏＣデバイス４０のように、よりピクセルクロックの制限が高い映像出力インターフェイス４５を有するＳｏＣデバイスを利用することによって高解像度の映像を出力することができるが、ＳｏＣデバイス４０は、ＳｏＣデバイス１０に比べてＭＰＵ４１や各種インターフェイスの機能も強化されており、価格が大きく上昇してしまう。
そこで、本実施形態においては、ＶＥＳＡ条件での不必要なブランキング時間を除去してピクセルクロックを低くした映像信号２０をＳｏＣデバイス１０にて生成して、映像出力インターフェイス１５から映像処理回路３０に出力する。映像処理回路３０は、映像出力インターフェイス１５から出力された映像信号２０を、フラットパネルディスプレイ１０１に表示できるＶＥＳＡ条件に適合した映像信号５０に変換し出力する装置として使用される。つまり、本発明は安価なＳｏＣデバイス１０で高解像度の映像を出力可能とする。
【００１１】
映像処理回路における映像処理について説明する。図３は、映像出力装置のうち、特に本発明に関わる部分を記載した回路構成図である。図示するように映像信号２０は、映像データ信号２１と、映像制御信号２２と、を含んでいる。映像処理回路３０は、ＦＩＦＯ３１（First In，First Out、映像保存手段）と、タイミング・コントローラ３２と、映像検出回路３３と、を備えている。なお、映像処理回路３０の構成は一例であり、他のデバイスにより構成してもよい。
映像出力インターフェイス１５は、映像表示装置１００に要求される高解像度の映像を出力することができないインターフェイス、すなわちピクセルクロックの低い映像出力インターフェイスのみを有している。ＳｏＣデバイス１０は、映像データ信号２１の情報は欠損させず、ＶＥＳＡ条件での不必要なブランキング時間を除去して、映像出力インターフェイス１５にて出力可能な程度にまでピクセルクロックを低くした映像制御信号２２を含む映像信号２０を生成する。すなわち、映像信号２０は、映像表示装置１００から要求される高解像度の映像データ信号２１および映像出力インターフェイス１５にて出力可能な映像制御信号２２を含んでいる。映像出力インターフェイス１５は、映像信号２０をＦＩＦＯ３１及び映像検出回路３３に出力する。
映像処理回路３０は、映像データ信号２１及び映像制御信号２２を入力信号としてＦＩＦＯ３１及び映像検出回路３３にて受け取り、タイミング・コントローラ３２がＶＥＳＡ条件に適合したブランキング時間及びピクセルクロックに変換した、映像データ信号５１及び映像制御信号５２をフラットパネルディスプレイ１０１に出力する。
【００１２】
具体的なＳｏＣデバイスの映像処理について説明する。図４は、ＳｏＣデバイスによる映像信号の処理について説明するための図であり、（ａ）はＳｏＣデバイスによる処理前の映像信号を示し、（ｂ）はＳｏＣデバイスによる処理後の映像信号を示す図である。なお、処理前の映像信号が請求項中の入力映像信号に相当する。
ベサディスプレイ入力タイミングの基準は、ＣＲＴ基準で電子ビームのライン走査後、その次のラインに戻るブランキング時間６１（水平同期信号、バックポーチ（back porch）、フロントポーチ（front porch））と１フレームを走査した最後の位置で再び最初に戻ってくるのに掛かるブランキング時間（垂直同期信号、バックポーチ、フロントポーチ）がフレーム周波数別にスペック化されている。結果、ＶＥＳＡ条件での不必要なブランキング時間によりピクセルクロック６２が高まる。そのため、ＳｏＣデバイス１０の映像出力インターフェイス１５から映像信号２０を出力する際には、ＶＥＳＡ条件での不必要なブランキング時間６１を除去しピクセルクロック６２を低くすればよい。
【００１３】
図３（ａ）にＶＥＳＡ条件での水平同期信号６３及び映像データ信号６４を示す。図示するように、ＶＥＳＡ条件では映像データ信号６４が出力されている期間（図中、画像データ６５の部分）に対し、映像データ信号６４が出力されていない期間（ブランキング時間６１）が長い間挿入されている。結果、不必要にピクセルクロック６２を高くしなくてはならず、ピクセルクロックの低い映像出力インターフェイス１５を持つ安価なＳｏＣデバイス１０では、高解像度の映像を出力するために必要な、ピクセルクロックの高い映像出力インターフェイスを持っていないため、高解像度の映像を出力することができない。
そのため、図３（ｂ）のように、ディスプレイ１ライン走査時間６６に対して映像データ２５の出力期間をできるだけ長くし、ブランキング時間２６をできるだけ短くした映像データ信号２１を出力する。具体的には、少なくともＳｏＣデバイス１０が出力可能な程度にまでピクセルクロックを低下させることができるように、ブランキング時間を調整する。本実施形態によってブランキング時間２６が調整されれば、ディスプレイ１ライン走査時間６６に対して映像データ２５の出力期間が相対的に長くなり、他のブランキング時間２６ができるだけ狭まるようになる。（ａ）の映像データ６５と（ｂ）の映像データ２５の情報量は同等であるため、図３（ｂ）では映像データ信号２１を長い期間の間に出力すれば良くなり、結果、ピクセルクロック２４を低く抑えられる。そのため、高解像度の映像を出力する際にも、ピクセルクロック２４を低く抑えることが可能となり、低いピクセルクロックの映像出力インターフェイス１５のみを持つ安価なＳｏＣデバイス１０においても、高解像度の映像を出力することが可能になる。
【００１４】
映像処理回路の映像処理について説明する。図５は、映像処理回路による映像信号の処理について説明するための図であり、（ａ）は映像処理回路による処理前の映像信号を示し、（ｂ）は映像処理回路による処理後の映像信号を示す図である。
ＳｏＣデバイス１０は、映像出力インターフェイス１５から出力された映像データ信号２１をＦＩＦＯ３１に、低いピクセルクロック２４で入力する。また、ＳｏＣデバイス１０は、映像出力インターフェイス１５から出力された映像制御信号２２をタイミング・コントローラ３２に、低いピクセルクロック２４で入力する。タイミング・コントローラ３２が、水平同期信号６３及び映像データ信号２１のうち少なくとも１つを読み取り、ＶＥＳＡ条件に適合したブランキング時間７１及びピクセルクロック５４を決定する。
決定した、ＶＥＳＡ条件での必要なブランキング時間７１及びピクセルクロック５４に基づいて、タイミング・コントローラ３２は水平同期信号５３をＶＥＳＡ条件に適合したピクセルクロック５４で出力する。また、タイミング・コントローラ３２は、ＶＥＳＡ条件に適合したブランキング時間７１経過後、ＦＩＦＯ３１からＶＥＳＡ条件に適合したピクセルクロック５４にて映像データを読み取り、映像データ信号５１として出力する。
上記処理を行うことにより、ＳｏＣデバイス１０の映像出力インターフェイス１５から出力された映像信号２０が、ＶＥＳＡ条件に適合したブランキング時間７１、水平同期信号５３及びピクセルクロック５４を持つ信号に変換される。
【００１５】
次に、本発明を用いた場合と用いない場合におけるピクセルクロックの違いについて説明する。図６は、ベサ条件における、画像データ期間とブランキング時間に基づくピクセルクロックを示した表図である。図７は、本発明を用いた場合における、画像データ期間とブランキング時間に基づくピクセルクロックを示した表図である。
図６に示すように、例えば、ＳＸＧＡの映像を６０Ｈｚで出力する場合、ピクセルクロックは
（１２８０＋４０８）＊（１０２４＋４２）＝１０７．９６４４８ＭＨｚ
となり、ＶＥＳＡ規格準拠の信号を出力するためには、ＳｏＣデバイスの持つ映像出力インターフェイスのピクセルクロックが１０８ＭＨｚである必要がある。そのため、本発明を用いない場合には、映像出力インターフェイスのピクセルクロックが１０８ＭＨｚ以上を出力できるＳｏＣデバイスが必要である。つまり、ＳｏＣデバイス１０では、ベサ条件下におけるＳＸＧＡの映像を出力することができないため、ＳｏＣデバイス４０を用いる必要がある。
【００１６】
しかし、本発明においては、ＶＥＳＡ条件での不必要なブランキング時間を除去しピクセルクロックを低くする処理を行う。具体的には、例えば、水平方向のブランキング時間を４０８から２０にまで減少させ、垂直方向のブランキング時間を４２から１にまで減少させている。したがって、ＳｏＣデバイスの持つ映像出力インターフェイスのから出力されるピクセルクロックは
（１２８０＋２０）＊（１０２４＋１）＝７９．９５ＭＨｚ
となり、７９．９５ＭＨｚあればＳＸＧＡの映像を出力することができる。
そのため、本発明を用いた場合には、７９．９５ＭＨｚ以上のピクセルクロックを出力できる映像出力インターフェイスを備えたＳｏＣデバイスがあればよい。映像出力インターフェイス１５から出力された信号は、映像処理回路３０を通り、ＶＥＳＡ規格の映像信号５０に変換される。
よって本発明を用いることにより、高解像度の映像を出力することができない、ピクセルクロックの低い映像出力インターフェイスを持つ安価なＳｏＣデバイスを使用した場合にも、ＳｏＣデバイスが持つ出力可能な解像度以上の映像を出力することを可能とし、高価なＳｏＣデバイスを搭載することによって起こる、製品価格の上昇を抑えることができる。
【符号の説明】
【００１７】
１…映像出力装置、１０…ＳｏＣデバイス、１１…ＭＰＵ、１２…ＤＳＰ、１３…ＵＳＢ２．０インターフェイス、１４…ＤＤＲ２ＳＤＲＡＭインターフェイス、１５…映像出力インターフェイス、２０…映像信号、２１…映像データ信号、２２…映像制御信号、２３…水平同期信号、２４…ピクセルクロック、２５…映像データ、２５ａ、２５ｂ…出力期間、２６…ブランキング時間、３０…映像処理回路、３１…ＦＩＦＯ、３２…タイミング・コントローラ、３３…映像検出回路、４０…ＳｏＣデバイス、５０…映像信号、５１…映像データ信号、５２…映像制御信号、５３…水平同期信号、５４…ピクセルクロック、６１…ブランキング時間、６２…ピクセルクロック、６３…水平同期信号、６４…映像データ信号、６５…映像データ、６６…ライン走査時間、７１…ブランキング時間、１００…映像表示装置、１０１…フラットパネルディスプレイ
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００９−１８１１３９公報
【図１】
2012008240.tif 000003
【図２】
2012008240.tif 000004
【図３】
2012008240.tif 000005
【図４】
2012008240.tif 000006
【図５】
2012008240.tif 000007
【図６】
2012008240.tif 000008
【図７】
2012008240.tif 000009