(57)【要約】【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。【選択図】図１
2012038401.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
第１制御信号を受けて前記内部回路への電源供給を制御する電源制御回路と、
第２制御信号を受けて前記第１制御信号を出力する制御信号発生回路と、
を備え、
前記制御信号発生回路は、前記第２制御信号の非活性期間が第１の期間未満であるときに前記第１制御信号を非活性状態とせず、前記第１の期間以上であるときに前記第１制御信号を非活性状態とすることを特徴とする半導体装置。
【請求項２】
前記制御信号発生回路は、
前記第２制御信号を遅延させて第３制御信号を生成する遅延回路と、
前記第２制御信号又は前記第３制御信号のいずれかが活性状態のときに前記第１制御信号を活性状態とし、前記第２制御信号及び前記第３制御信号のいずれもが非活性状態のときに前記第１制御信号を非活性状態とする組み合わせ回路と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電源制御回路は、第１の電源と前記内部回路との間に接続され、前記第１制御信号により導通非導通が制御される第１の電源スイッチを備え、前記第１の電源スイッチを介して前記内部回路へ第１の電源を供給することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１の電源スイッチは、ソースが前記第１の電源に接続され、ドレインが前記内部回路に接続され、ゲートが前記第１制御信号に接続された第１導電型の第１の電界効果型トランジスタを備え、
前記制御信号発生回路は、前記第１制御信号が非活性状態のときに前記第１の電界効果型トランジスタが十分に非導通となるように絶対値が前記第１の電源の電圧より高い電圧を出力することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記内部回路は、第１導電型ＭＯＳトランジスタと、前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタと、を含むＣＭＯＳトランジスタ回路を備え、
前記第１の電源スイッチは、ドレインが前記第１の電源に接続され、ソースが前記ＣＭＯＳトランジスタ回路の第１導電型ＭＯＳトランジスタのソースに接続され、ゲートが前記第１制御信号により導通非導通が制御されるソースフォロア接続された第２導電型ＭＯＳトランジスタを備えることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記電源制御回路は、
第１の電源と前記内部回路との間に接続された第１の電源スイッチと、
第２の電源と前記内部回路との間に接続された第２の電源スイッチと、
を備え、
前記第１及び第２の電源スイッチは共に前記第１制御信号により導通非導通が制御され、前記第１制御信号が活性化されるときに、前記第１の電源スイッチを介して前記内部回路へ第１の電源が供給され、かつ、前記第２の電源スイッチを介して前記内部回路へ第２の電源が供給されることを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
前記内部回路は、
前記第１制御信号が活性状態のときに、前記第１の電源が前記第１の電源スイッチを介さずに直接供給され、前記第２の電源が前記第２の電源スイッチを介して供給され、前記第１制御信号が非活性状態のときに、前記第１の電源の電位と同電位に出力ノードの電位が固定される第１のゲート回路と、
前記第１制御信号が活性状態のときに、前記第１の電源が前記第１の電源スイッチを介して供給され、前記第２の電源が前記第２の電源スイッチを介さずに直接供給され、前記第１制御信号が非活性状態のときに、前記第２の電源の電位と同電位に出力ノードの電位が固定される第２のゲート回路と、
を備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の電源スイッチは、ソースが前記第１の電源に接続され、ドレインが前記内部回路に接続されたＰＭＯＳ電源スイッチトランジスタを備え、
前記第２の電源スイッチは、ソースが前記第２の電源に接続され、ドレインが前記内部回路に接続されたＮＭＯＳ電源スイッチトランジスタを備え、
前記第１制御信号は、前記ＰＭＯＳ電源スイッチトランジスタのゲートに接続された第１ゲート制御信号と、前記ＮＭＯＳ電源スイッチトランジスタのゲートに接続された第２ゲート制御信号と、を備え、
前記制御信号発生回路は、
前記第１制御信号が非活性状態となるときに、前記第１の電源の電圧より高い電圧を前記第１ゲート制御信号として出力し、かつ、前記第２の電源の電圧より低い電圧を前記第２ゲート制御信号として出力することを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記第１の電源は前記第２の電源より高い電圧を出力する電源であり、
前記第１の電源スイッチは、ドレインが前記第１の電源に接続され、ソースが前記内部回路に接続されたＮＭＯＳ電源スイッチトランジスタを備え、
前記第２の電源スイッチは、ドレインが前記第２の電源に接続され、ソースが前記内部回路に接続されたＰＭＯＳ電源スイッチトランジスタを備え、
前記第１制御信号は、前記ＮＭＯＳ電源スイッチトランジスタのゲートに接続された第１ゲート制御信号と、前記ＰＭＯＳ電源スイッチトランジスタのゲートに接続された第２ゲート制御信号と、を備え、
前記制御信号発生回路は、
前記第１制御信号が非活性状態となるときに、前記第１ゲート制御信号を前記第２の電源と同電位の信号として、前記第２ゲート制御信号を前記第１の電源と同電位の信号として出力し、且つ、
前記第１制御信号が活性状態となるときに、前記第１ゲート制御信号を前記第１の電源以上の電圧の信号として、前記第２ゲート制御信号を前記第２の電源以下の電圧の信号として出力することを特徴とする請求項６又は７記載の半導体装置。
【請求項１０】
複数の内部回路と、
前記複数の内部回路毎に設けられた其々遅延量の異なる複数の遅延回路であって、入力に第１制御信号が接続されて前記第１制御信号を遅延させて出力する複数の第１制御信号遅延回路と、
前記複数の内部回路毎に設けられ、前記対応する第１制御信号遅延回路により遅延された第１制御信号を受けて前記対応する内部回路への電源供給を制御する複数の電源制御回路と、
第２制御信号を受けて前記第１制御信号を出力し、前記第２制御信号の非活性期間が第１の期間未満であるときに前記第１制御信号を非活性状態とせず、前記第１の期間以上であるときに前記第１制御信号を非活性状態とする制御信号発生回路と、
を備えることを特徴とする半導体装置。
【請求項１１】
前記制御信号発生回路は、
前記第２制御信号を遅延させて第３制御信号を生成する遅延回路と、
前記第２制御信号または前記第３制御信号のいずれかが活性化状態のときに前記第１制御信号を活性化させ、前記第２制御信号及び前記第３制御信号のいずれもが非活性状態のときに前記第１制御信号を非活性化させる組み合わせ回路と、
を備えることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
メモリセルアレイと、
前記メモリセルアレイの行制御回路と、
前記メモリセルアレイの列制御回路と、
少なくとも前記メモリセルアレイからリードされたデータの出力タイミングを制御するＤＬＬ回路と、
前記メモリセルアレイのアドレス信号及び動作を制御するコマンド信号を入力する入力バッファ回路と、
をさらに備え、
前記複数の内部回路は、前記入力バッファ回路と、前記ＤＬＬ回路と、前記行制御回路と、前記列制御回路と、を含み、
前記複数の第１制御信号遅延回路と前記複数の電源制御回路とが、前記入力バッファ回路と、前記ＤＬＬ回路と、前記行制御回路と、前記列制御回路と、に其々対応して設けられ、前記第１の制御信号が非活性状態から活性状態に遷移するときに、前記入力バッファ回路と、前記ＤＬＬ回路と、前記行制御回路と、前記列制御回路と、が同時に活性状態に遷移せずに、前記其々遅延量の異なる複数の第１制御信号遅延回路によって時間をずらして活性状態に遷移するように構成されていることを特徴とする請求項１０又は１１記載の半導体装置。
【請求項１３】
前記半導体装置は、同期式半導体記憶装置であり、前記第２制御信号が、外部から前記半導体記憶装置のスタンバイ状態を制御するクロックイネーブル信号であることを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。
【請求項１４】
半導体装置の内部回路に対する電源の供給を電源制御信号に基づいて制御する方法であって、
前記電源制御信号が活性状態のときに前記内部回路に電源を供給し、
前記電源制御信号の非活性状態が一定期間未満であるときは、前記内部回路への電源供給を維持し、
前記電源制御信号の非活性状態が前記一定期間以上継続するときは、前記内部回路への電源の供給を停止することを特徴とする半導体装置の電源制御方法。
【請求項１５】
前記電源制御信号の非活性状態が前記一定期間以上継続し前記内部回路への電源の供給を停止した後、前記電源制御信号が活性状態に遷移したときは、前記内部回路への電源の供給を再開することを特徴とする請求項１４記載の半導体装置の電源制御方法。
【請求項１６】
前記内部回路は、前記電源制御信号が活性状態のときに、共に第１の電源と第２の電源とが供給される第１の回路と第２の回路とを含み、
前記電源制御信号の非活性状態が前記一定期間以上継続するときは、前記第１の回路への前記第２の電源の供給を停止すると共に前記第１の電源の供給を維持することにより前記第１の回路の出力ノードを前記第１の電源と同一電圧に維持し、且つ、前記第２の回路への前記第１の電源の供給を停止すると共に前記第２の電源の供給を維持することにより前記第２の回路の出力ノードを前記第２の電源と同一電圧に維持することを特徴とする請求項１４又は１５記載の半導体装置の電源制御方法。
【請求項１７】
前記内部回路は、複数の内部回路を含み、前記電源制御信号の非活性状態が前記一定期間以上継続し、前記複数の内部回路に対する電源の供給を停止した後、前記電源制御信号が非活性状態から活性状態に遷移して前記複数の内部回路に対する電源の供給を再開するときは、前記複数の内部回路に対して其々時間をずらして電源の供給を再開することを特徴とする請求項１４乃至１６いずれか１項記載の半導体装置の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の電源制御方法に関する。特に、スタンバイ時に電源スイッチを遮断し内部回路にリーク電流が流れないようにする半導体装置及びその電源制御方法に関する。
【背景技術】
【０００２】
トランジスタの微細化の進展に伴って、トランジスタの耐圧が低下するので半導体装置の電源電圧は低下する傾向にある。また、半導体装置の消費電力を減らすために、電源電圧を低電圧化する場合もある。そのような場合、半導体装置を低い電源電圧で高速に動作させるためには、半導体装置に用いられるＭＯＳトランジスタの閾値を低くする必要がある。しかし、トランジスタの閾値電圧を低くするとトランジスタをオフしたときのサブスレッショルド電流が問題となる。従来、ＣＭＯＳ半導体集積回路は、クロックを停止すれば、消費電流は流れないと考えられてきたが、サブスレッシュルド電流が流れるとクロックを停止しても消費電流は流れる。このため、特にクロックを停止するスタンバイ時のサブスレッシュホールド電流を削減する技術として、スタンバイ時に保持が必要な出力ノードの電位を一定に保った状態で内部回路の電源の供給を遮断するパワーゲーティング技術が広く用いられるようになって来ている。
【０００３】
特許文献１には、従来のパワーゲーティング技術を用いた半導体装置が記載されている。図１０は、特許文献１に記載されている従来のパワーゲーティング回路の構成を示す回路ブロック図である。図１０の従来のパワーゲーティング回路は、電源Ｖｄｄに接続されたメイン電源線ＭＶＬと、サブ電源線ＳＶＬと、ソースがメイン電源線ＭＶＬに、ドレインがサブ電源線ＳＶＬに接続され、ゲートが制御信号／ＳＣＲＣに接続されたＰチャネルＭＯＳトランジスタＱＨＰを備える。このＰチャネルＭＯＳトランジスタＱＨＰは、制御信号／ＳＣＲＣにより導通／非導通が制御される電源スイッチとして機能し、導通したときに、サブ電源線ＳＶＬはこの電源スイッチを介してメイン電源線ＭＶＬと接続される。また、この電源スイッチとなるＰチャネルＭＯＳトランジスタＱＨＰには非導通となったときのサブスレッショルドリーク電流を少なくするため、閾値電圧の絶対値の高いトランジスタが使用される。
【０００４】
図１０の従来のパワーゲーティング回路は、さらに、接地Ｖｓｓに接続されたメイン接地線ＭＧＬと、サブ接地線ＳＧＬと、ソースがメイン接地線ＭＧＬに、ドレインがサブ接地線ＳＧＬに接続され、ゲートが制御信号ＳＣＲＣに接続されたＮチャネルＭＯＳトランジスタＱＨＮを備える。このＮチャネルＭＯＳトランジスタＱＨＮは、制御信号ＳＣＲＣにより導通／非導通が制御される電源スイッチとして機能し、導通したときに、サブ接地線ＳＧＬはこの電源スイッチを介してメイン接地線ＭＧＬと接続される。また、この電源スイッチとなるＮチャネルＭＯＳトランジスタＱＨＮには非導通となったときのサブスレッショルドリーク電流を少なくするため、閾値電圧の高いトランジスタが使用される。
【０００５】
なお、制御信号ＳＣＲＣと制御信号／ＳＣＲＣは相補の信号であり、制御信号ＳＣＲＣがハイレベル、制御信号／ＳＣＲＣがロウレベルとなるときに電源スイッチは導通し、制御信号ＳＣＲＣがロウレベル、制御信号／ＳＣＲＣがハイレベルとなるときに電源スイッチは遮断する。制御信号ＳＣＲＣと制御信号／ＳＣＲＣはスタンバイ状態のときに電源スイッチを遮断し、スタンバイ状態が解除されると電源スイッチが導通するように制御する。
【０００６】
さらに、サブ電源線ＳＶＬとサブ接地線ＳＧＬには、内部回路１０４、１０６が接続され、内部回路には、電源スイッチが導通しているときには、電源スイッチを介して電源が供給され、電源スイッチが遮断すると、電源の供給が停止し、サブスレッショルド電流が流れなくなるように制御される。
【０００７】
特許文献１では、さらにサブ電源線ＳＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＳＣと、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＶＤＣと、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に接続されるキャパシタＶＳＣとを含む電源間容量セル１０２が設けられている。特許文献１には、この電源間容量セル１０２により内部回路の電流消費時におけるサブ電源線の電圧低下を軽減することができ、内部回路の動作安定化と動作速度の改善が図られると記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１９５２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明により与えられる。特許文献１のように、スタンバイ時に電源スイッチを非導通に制御することによりサブスレッショルドに起因する電源リーク電流は削減することができる。しかし、システムによって、スタンバイ状態の設定と解除とが交互に頻繁に生じ、その都度、電源スイッチを非導通状態と導通状態とに切り換えると、電源スイッチの導通と非導通のスイッチングに要する電流が増加し、却って消費電力が増加してしまう。
【課題を解決するための手段】
【００１０】
本発明の第１の側面による半導体装置は、内部回路と、第１制御信号を受けて前記内部回路への電源供給を制御する電源制御回路と、第２制御信号を受けて前記第１制御信号を出力する制御信号発生回路と、を備え、前記制御信号発生回路は、前記第２制御信号の非活性期間が第１の期間未満であるときに前記第１制御信号を非活性状態とせず、前記第１の期間以上であるときに前記第１制御信号を非活性状態とする。
【００１１】
本発明の第２の側面による半導体装置は、複数の内部回路と、前記複数の内部回路毎に設けられた其々遅延量の異なる複数の遅延回路であって、入力に第１制御信号が接続されて前記第１制御信号を遅延させて出力する複数の第１制御信号遅延回路と、前記複数の内部回路毎に設けられ、前記対応する第１制御信号遅延回路により遅延された第１制御信号を受けて前記対応する内部回路への電源供給を制御する複数の電源制御回路と、第２制御信号を受けて前記第１制御信号を出力し、前記第２制御信号の非活性期間が第１の期間未満であるときに前記第１制御信号を非活性状態とせず、前記第１の期間以上であるときに前記第１制御信号を非活性状態とする制御信号発生回路と、を備える。
【００１２】
本発明の第３の側面による半導体装置の電源制御方法は、半導体装置の内部回路に対する電源の供給を電源制御信号に基づいて制御する方法であって、前記電源制御信号が活性状態のときに前記内部回路に電源を供給し、前記電源制御信号の非活性状態が一定期間未満であるときは、前記内部回路への電源供給を維持し、前記電源制御信号の非活性状態が前記一定期間以上継続するときは、前記内部回路への電源の供給を停止する。
【発明の効果】
【００１３】
本発明によれば、スタンバイ期間が一定の期間より短いときには、内部回路への電源供給を遮断せずに継続することにより、スタンバイ状態の設定と解除とが交互に頻繁に生じ、その都度、電源スイッチを非導通状態と導通状態とに切り換えることによる電源スイッチのスイッチングにより生じる電流を削減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態１による半導体装置の電源供給制御部の回路図である。
【図２】実施形態１による半導体装置を含むシステム全体のブロック図である。
【図３】実施形態１による半導体装置全体のブロック図である。
【図４】実施形態１による半導体装置の電源供給制御部の動作タイミングチャートである。
【図５】（ａ）は実施形態１の変形例１による電源供給制御部の回路ブロック図、（ｂ）は実施形態１の変形例２による電源供給制御部の回路ブロック図である。
【図６】（ａ）は実施形態１の変形例３による電源供給制御部の回路ブロック図、（ｂ）は実施形態１の変形例４による電源供給制御部の回路ブロック図である。
【図７】実施形態２による半導体装置の電源供給制御部のブロック図である。
【図８】実施形態３による半導体装置の電源制御方法の制御フローチャートである。
【図９】実施形態４による半導体装置の電源制御方法の制御フローチャートである。
【図１０】特許文献１に記載の従来のパワーゲーティング回路の回路ブロック図である。
【発明を実施するための形態】
【００１５】
本発明の各実施形態について詳細に説明する前に、実施形態の概要について説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１６】
本発明による一実施形態の半導体装置は、一例を図１に示すように、内部回路（５０）と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路（４０）と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路（３０）と、を備え、制御信号発生回路は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。
【００１７】
上記実施形態によれば、第２制御信号が活性状態と非活性状態とを頻繁に切り替えるような制御が行われた場合であっても、電源制御回路（４０）と内部回路（５０）が消費する電力を最小にすることができる。一般的には、第２制御信号が非活性状態になる場合は、内部回路の動作は必要ないので、電源制御回路は、内部回路への電源供給を停止することにより、電源制御回路と内部回路で消費する電力を低減できる。
【００１８】
しかし、第２制御信号が頻繁に活性状態と非活性状態とを切り換えるような制御が行われる場合には、非活性状態になるときに、内部回路への電源供給を停止することにより削減できる消費電流より、電源制御回路に含まれる電源スイッチ（４１、４２）のスイッチング等による消費電流が大きくなる場合が生じる。このため、第２制御信号の非活性期間が第１の期間未満であれば、電源制御回路は内部回路への電源供給の停止を行わず、電源供給を継続し、電源制御回路に含まれる電源スイッチ（４１、４２）のスイッチング等に起因する消費電力の増加を抑制することができる。
【００１９】
第１の期間は、たとえば、図１に示すような遅延回路（３１）の遅延時間によって制御することができる。
【００２０】
また、本発明による一実施形態の半導体装置は、一例を図７に示すように、複数の内部回路（１２、１３、１６、１７）と、複数の内部回路毎に設けられた其々遅延量の異なる複数の遅延回路であって、入力に第１制御信号が接続されて第１制御信号を遅延させて出力する複数の第１制御信号遅延回路（３５ａ〜３５ｄ）と、複数の内部回路毎に設けられ、対応する第１制御信号遅延回路により遅延された第１制御信号を受けて対応する内部回路への電源供給を制御する複数の電源制御回路（４０ａ〜４０ｄ）と、第２制御信号を受けて第１制御信号を出力し、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする制御信号発生回路（３０）と、を備える。
【００２１】
上記実施形態によれば、第２制御信号の非活性化期間が第１の期間未満である各電源制御回路は、電源供給を維持するので、電源制御回路に含まれる電源スイッチのスイッチング等に起因する消費電力の増加を抑制することができる。さらに、第１制御信号を非活性状態から活性状態に遷移させて各内部回路を活性化させる際に、内部回路毎に電源を非導通状態から導通状態に遷移させるタイミングをずらすことができるので、電源スイッチのスイッチングによる電源ノイズ等を抑制することができる。
【００２２】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００２３】
［実施形態１］
図２は、実施形態１による半導体装置を含むシステム全体のブロック図である。図２において、コントローラ１は、被制御デバイスである半導体装置１０を制御する。図２の例ではコントローラ１はメモリコントローラであり、半導体装置１０は、メモリコントローラによって制御されるＤＲＡＭやＳＲＡＭなどの半導体記憶装置である。コントローラ１と半導体装置１０は共通の電源ＶＤＤとＶＳＳに接続されている。電源ＶＤＤとＶＳＳは、図示しないシステム上の電源発生部から供給される。なお、電源ＶＤＤは電源ＶＳＳより高電位の電源であり、コントローラ１と半導体装置１０は電源ＶＤＤと電源ＶＳＳから電力の供給を受けて動作する。また、コントローラ１と半導体装置１０には、図示しないシステム上のクロックジェネレータから共通のクロック信号ＣＬＫが供給されている。コントローラ１と半導体装置１０は、このクロック信号ＣＬＫに同期して動作する。
【００２４】
コントローラ１と半導体装置１０との間には、半導体装置１０のスタンバイ動作を制御する信号であるクロックイネーブル信号ＣＫＥと、複数のコマンド信号線／データ信号線／アドレス信号線が接続されている。コントローラ１０は、外部からの入力信号に応答して半導体装置１０を制御する。制御の具体的内容としては、例えばリード／ライト動作がある。それらの半導体装置１０の動作を制御する信号がコントローラ１からコマンド信号線として与えられる。また、リード／ライト動作を行うときの半導体装置１０のアドレスが、アドレス信号線を介してコントローラ１から半導体装置１０に与えられる。さらに、リード動作のときのリードデータは、データ信号線を介して半導体装置１０からコントローラ１に送られ、ライト動作のときのライトデータは、データ信号線を介してコントローラ１から半導体装置１０へ送られる。
【００２５】
コントローラ１が半導体装置１０に供給するクロックイネーブル信号ＣＫＥにより半導体装置１０内の各内部回路への電源供給が制御されている。尚、半導体装置１０の全ての内部回路についてクロックイネーブル信号ＣＫＥによる電源の制御を行う必要はなく、消費電流を削減する必要のある任意の部分だけでもよい。本発明によるゲート回路の挿入がレイアウト的な制約等で行うことができない領域も存在するためである。
【００２６】
例えば、被制御デバイスである半導体装置１０はクロックイネーブル信号ＣＫＥがハイレベルのときに活性状態、ロウレベルのときに非活性状態として制御することができる。クロックイネーブル信号ＣＫＥがロウレベルのときの非活性状態は一般にスタンバイ状態と呼ばれる。なお、上記の例では、コントローラ１がメモリコントローラで、半導体装置１０が半導体記憶装置である場合において、半導体装置１０のスタンバイ状態を制御する信号がクロックイネーブル信号ＣＫＥである場合を例に説明をしたが、半導体装置１０の活性状態と非活性状態を制御する信号（スタンバイ状態を制御する信号）であれば、クロックイネーブル信号ＣＫＥ以外の信号であってもよい。また、コントローラ１は被制御デバイスの非活性状態の制御のみならず、コントローラ１内部においても非活性状態を制御するための信号を設けて、コントローラ１内部の全部または一部の回路の非活性状態を制御してもよい。または、クロックイネーブル信号ＣＫＥ等被制御デバイスの非活性状態を制御する信号と同一の信号を用いてコントローラ１内部の回路の非活性状態を制御することもできる。
【００２７】
図３は、半導体装置１０の内部全体のブロック図である。ここでは、好適な例として半導体装置１０がＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置である場合を例に説明する。半導体装置１０は、外部から与えられたクロック信号に同期して動作する同期式の半導体記憶装置であってもよい。
【００２８】
半導体装置１０の内部の構成について説明する。半導体装置１０は、メモリコントローラ１から送られてくるアドレス信号とコマンド信号をそれぞれ受け付ける入力バッファ１３ａと１３ｂを備える。入力バッファ１３ｂに受け付けられたコマンド信号は、コマンドデコーダ１５でデコードされ、内部の各回路の動作を制御する。また、入力バッファ１３ａに取り込まれたアドレス信号は、行制御回路１６、列制御回路１７に接続され、コマンドデコーダ１５でデコードしたコマンドに基づいて、メモリセルアレイ１１の行アドレス、列アドレスを指定する。
【００２９】
ＤＬＬ回路１２は、クロック信号ＣＬＫに同期した内部クロック信号を生成し、入出力バッファ１９に遅延のない外部クロック信号ＣＬＫに同期したクロック信号を供給する。リードライトアンプ１８は、リード動作時には、メモリセルアレイから読み出したデータを増幅して入出力バッファ１９へ転送する。また、ライト動作時には、入出力バッファ１９から送られてきたデータを増幅してメモリセルアレイ１１に書き込む。
【００３０】
入出力バッファ１９は、リード動作時には、ＤＬＬ回路から送られてきた同期クロックに同期してリードライトアンプ１８が読み出したメモリセルアレイ１１のデータを半導体装置１０の外部へ出力する。また、入出力バッファ１９は、ライト動作時には、外部からライトコマンドに同期して入力されたデータをリードライトアンプ１８へ送る。
【００３１】
また、外部から入力されたクロックイネーブル信号ＣＫＥは、制御信号発生回路（ＣＫＥ制御回路）３０に接続される。制御信号発生回路３０は、クロックイネーブル信号ＣＫＥ（第２の制御信号）に基づいて、内部回路の非活性状態（スタンバイ状態）を制御するゲート制御信号（第１の制御信号）を出力する。図３の例では、ゲート制御信号は、ＤＬＬ回路１２、行制御回路１６、列制御回路１７、リードライトアンプ１８、入出力バッファ１９に接続され、各内部回路の非活性状態（スタンバイ状態）を制御し、各内部回路への電源供給を制御する。
【００３２】
図１は、実施形態１による内部回路への電源供給制御部の回路図である。図１において、制御信号発生回路３０は、図３の制御信号発生回路（ＣＫＥ制御回路）３０であり、内部回路５０と電源制御回路４０は、図３のＤＬＬ回路１２、行制御回路１６、列制御回路１７、リードライトアンプ１８、入出力バッファ１９のいずれかの内部回路とその内部回路へ電源を供給する電源制御回路に相当する。
【００３３】
図１の制御信号発生回路３０は、第２制御信号として半導体装置１０の外部から供給されるクロックイネーブル信号ＣＫＥを入力し、第１制御信号としてゲート制御信号を電源制御回路４０に出力する。
【００３４】
制御信号発生回路３０は、遅延回路３１と、組み合わせ回路である論理ＯＲ回路３２と、インバータ３３を含んでいる。遅延回路３１は第２制御信号を入力し、第２制御信号を遅延させた第３制御信号を出力する。論理ＯＲ回路３２は第２制御信号と第３制御信号との論理ＯＲを取ってゲート制御信号Ａ（第１制御信号Ａ）を出力する。インバータ３３は、ゲート制御信号Ａを入力し、論理反転したゲート制御信号Ｂ（第１制御信号Ｂ）を出力する。
【００３５】
なお、制御信号発生回路３０は、第２制御信号の非活性期間（図１の例ではロウレベル）が一定の期間（第１の期間とする）未満であるときに第１制御信号を非活性状態とせず（図１の例では、第１制御信号Ａがハイレベルを維持し、第１制御信号Ｂがロウレベルを維持）、第１の期間以上であるときに第１制御信号を非活性状態とする（図１の例では、第１制御信号Ａがロウレベル、第１制御信号Ｂがハイレベル）とする回路であれば、図１に示す回路構成以外の回路であってもよい。特に論理ＯＲ回路は、正論理を取るか負論理を取るかによって、論理ＮＯＲ回路、論理ＡＮＤ回路、論理ＮＡＮＤ回路に置き換えることができる。
【００３６】
電源制御回路４０は、内部回路５０に付随して設けられ、内部回路５０に電源を供給する回路である。図１の電源制御回路４０は、第１電源ＶＤＤに直接接続されたメイン第１電源線ＶＤＤＭとサブ第１電源線ＶＤＤＳとを接続する第１の電源スイッチ４１と、第２電源ＶＳＳに直接接続されたメイン第２電源線ＶＳＳＭとサブ第２電源線ＶＳＳＳとを接続する第２の電源スイッチ４２とを備える。
【００３７】
第１の電源スイッチ４１は、ソースがメイン第１電源線ＶＤＤＭに、ドレインがサブ第１電源線ＶＤＤＳに、ゲートが第１制御信号Ｂに接続されたＰチャネルＭＯＳトランジスタにより構成される。同様に、第２の電源スイッチ４２は、ソースがメイン第２電源線ＶＳＳＭに、ドレインがサブ第２電源線ＶＳＳＳに、ゲートが第１制御信号Ａに接続されたＮチャネルＭＯＳトランジスタにより構成される。
【００３８】
また、内部回路５０は、４段縦続接続されたゲート回路５１〜５４を備えている。図１では、ゲート回路５１〜５４はインバータ回路であり、４段縦続接続されたインバータ回路５１〜５４のうち、初段のインバータ回路５１には、入力信号ＩＮが接続され、最終段のインバータ回路５４から出力信号ＯＵＴが出力される。
【００３９】
なお、初段と３段目であるインバータ回路５１と５３には、電源線として、サブ第１電源線ＶＤＤＳとメイン第２電源線ＶＳＳＭが接続されている。また、２段目と４段目のインバータ回路５２と５４には、電源線として、メイン第１電源線ＶＤＤＭとサブ第２電源線ＶＳＳＳが接続されている。
【００４０】
このように構成されているのは、第１制御信号が非活性状態となったときに、入力信号ＩＮの論理レベルがハイレベルに固定されるからである。入力信号ＩＮの論理レベルがハイレベルに固定されれば、１段目と３段目のインバータ回路５１、５３の出力がロウレベルに固定され、２段目と４段目のインバータ回路５２、５４の出力がハイレベルで固定されることになる。
【００４１】
インバータ回路５１、５３は、メイン第２電源線ＶＳＳＭに接続されているので、たとえ、電源スイッチ４１が非導通となり、サブ第１電源線ＶＤＤＳの電圧が不定となった場合であってもロウレベルは、メイン第２電源線ＶＳＳＭと同電位のロウレベルを出力することができる。
【００４２】
同様に、インバータ回路５２、５４は、メイン第１電源線ＶＤＤＭに接続されているので、たとえ、電源スイッチ４２が非導通となり、サブ第２電源線ＶＳＳＳの電圧が不定となった場合であってもハイレベルは、メイン第１電源線ＶＤＤＭと同電位のハイレベルを出力する。
【００４３】
したがって、電源スイッチ４１、４２が非導通となり、サブ第１電源線ＶＤＤＳ、サブ第２電源線ＶＳＳＳの電位が不安定になった場合であっても、各インバータ回路５１〜５４は確定した論理レベルを出力し、次段のゲート入力に不安定な中間電圧を出力することがない。したがって、リーク電流の発生を防ぐと共に、回路の論理が不定になることを防ぐことができる。
【００４４】
次に、半導体装置１０の図１に示す電源供給制御部の動作について、図４の動作タイミングチャートを使って説明する。図４では、制御信号発生回路３０の入力信号として第２制御信号（クロックイネーブル信号ＣＫＥ）、出力信号として第１制御信号Ａ（ゲート制御信号Ａ）の動作タイミングを示す。
【００４５】
図４のタイミングｔ１以前では、第２制御信号、第１制御信号Ａが共にロウレベルであり非活性状態であるとする。タイミングｔ１になると、制御信号発生回路３０の入力信号である第２制御信号が非活性状態（ロウレベル）から活性状態（ハイレベル）に立ち上がる。ゲート制御信号Ａも第２制御信号の立ち上がりと同時に立ち上がり、電源スイッチを導通させ、内部回路に電源の供給を開始する。
【００４６】
次に、タイミングｔ２で第２制御信号がハイレベルからロウレベルに立下り、非活性化している。しかし、第１制御信号Ａは、ハイレベル（活性状態）を維持している。
【００４７】
タイミングｔ３では、第２制御信号がロウレベルからハイレベルに立ち上がり、非活性状態から活性状態に復帰している。第１制御信号Ａは、ハイレベル（活性状態）を維持する。
【００４８】
タイミングｔ４では、第２制御信号がハイレベルからロウレベルに立下り、非活性化する。しかし、第１制御信号Ａはこの時点では、第２制御信号に追従せず、ハイレベル（活性状態）を維持する。
【００４９】
タイミングｔ５では、第２制御信号がロウレベル（非活性状態）を一定の期間維持しているので、第１制御信号Ａが第２制御信号のロウレベル（非活性状態）への変化に追従し、ロウレベルを出力し、非活性状態となる。電源スイッチが非導通状態となり、内部回路への給電が停止する。
【００５０】
タイミングｔ６では、第２制御信号がロウレベル（非活性状態）からハイレベル（活性状態）への遷移している。第１制御信号Ａは、この遷移に遅延せずに同期して、ハイレベルを出力し、活性状態となり、電源スイッチを再び導通させる。
【００５１】
すなわち、第２制御信号（クロックイネーブル信号ＣＫＥ）の非活性期間（活性状態から非活性状態に遷移した後非活性状態を維持する期間）が所定の期間（第１の期間とする）未満であるときに第１制御信号Ａを非活性状態とせず活性状態を維持する。一方、第２制御信号が非活性状態を維持する期間が第１の期間以上であるときに第１制御信号Ａを非活性状態として電源スイッチを非導通に制御する。なお、図４では、電源スイッチを制御する第１制御信号として第１制御信号Ａのタイミングを示したが、第１制御信号Ｂも、第
第１制御信号Ａとハイレベルとロウレベルの論理が逆であるが、活性状態となり電源スイッチを導通させるタイミングと非活性状態となり電源スイッチを非導通に制御するタイミングは、まったく同一である。第１制御信号Ａと第１制御信号Ｂで活性状態と非活性状態となるタイミングにおいて差異はない。
【００５２】
なお、上記のとおり、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第２制御信号の非活性期間が第１の期間以上であるときに第１制御信号を活性状態と制御するのは以下の理由による。
【００５３】
すなわち、第１制御信号の活性状態と非活性状態を切り換えると、それにつれて、電源スイッチ４１と４２が導通状態と非導通状態に切り替わる。電源スイッチ４１と４２は、導通したときに内部回路５０に充分な電流を供給するために、オン抵抗は充分小さいトランジスタとする必要がある。したがって、電源スイッチ４１、４２はトランジスタサイズの大きなトランジスタが用いられたり、複数の並列に接続されたトランジスタが用いられたりする。したがって、電源スイッチ４１、４２は、ゲート容量や配線容量も大きく、導通、非導通のスイッチングには、一定の電流を消費する。従って、電源スイッチの導通と非導通のスイッチングが頻繁に行われる場合、電源スイッチをその都度非導通に制御するより、導通のまま維持したほうが全体としての消費電力を少なくすることができる。
【００５４】
どの程度の期間、第２制御信号の非活性期間が継続した場合に、第１制御信号を非活性にしたほうがよいかは、想定される内部回路５０のサブスレッショルド電流、電源スイッチ４１、４２のスイッチングに要する電流により決まり、この値によって、遅延回路３１の遅延時間を決めればよい。図４の動作タイミングチャートに示すとおり、遅延回路３１の遅延時間を大きくしても内部回路を非活性状態にするのが遅れるだけであり、内部回路を非活性状態から活性状態に遷移させるときには、遅延は生じないので、内部回路の動作に問題は生じない。
【００５５】
また、第２制御信号が非活性化してから、電源スイッチを非導通に制御するまでの最適な時間は、上述したとおり、内部回路５０の想定されるリーク電流と電源スイッチのスイッチング電流に依存するので、内部回路５０と電源制御回路４０に直結して設けられる制御信号発生回路により制御するのが好ましい。
【００５６】
たとえば、半導体装置１０の外部から第２制御信号（チップイネーブル信号ＣＫＥ）を非活性状態に制御するタイミングを変えることによっては、内部回路５０と電源制御回路４０とに最適な制御タイミングを実現するのは困難である。
【００５７】
次に、図１の電源供給制御部の変形例（バリエーション）について説明する。図５（ａ）は、実施形態１の変形例１の電源供給制御部の回路ブロック図である。図５（ａ）の変形例１では、電源スイッチ４１ａとなるＰチャネルＭＯＳトランジスタと、電源スイッチ４２ａとなるＮチャネルＭＯＳトランジスタに内部回路５０に用いられるＭＯＳトランジスタより閾値Ｖｔの絶対値の高いトランジスタを用いている。電源スイッチに閾値Ｖｔの高いトランジスタを用いることにより、電源スイッチ４１ａ、４２ｂを非導通にしたときに、メイン第１電源線ＶＤＤＭとメイン第２電源線ＶＳＳＭとの間に流れるオフリーク電流を低減することができる。
【００５８】
図５（ｂ）は、実施形態１の変形例２の電源供給制御部の回路ブロック図である。図５（ｂ）の変形例２では、第２電源ＶＳＳが電源スイッチ介さず直接内部回路に接続されている。一方、第１電源ＶＤＤは図１に示す実施形態１と同様に電源スイッチ４１を介して内部回路５０に電源が供給されている。
【００５９】
図５（ｂ）のように第１電源ＶＤＤ、第２電源ＶＳＳのうち、一方の電源のみを電源スイッチを介して内部回路に接続し、他方の電源を電源スイッチを介さず、直接内部回路に接続してもよい。図５（ｂ）では、第１電源ＶＤＤと内部回路５０との間にのみ電源スイッチ４１を設けているが、第１電源ＶＤＤを内部回路５０に直接接続し、第２電源ＶＳＳを電源スイッチ４２を介して内部回路５０に供給することもできる。
【００６０】
いずれの場合においても、第１制御信号が非活性状態のときに一方の電源のみを非導通とすることによってもリーク電流の発生を防ぐことができる。変形例２によれば、一方の電源のみに電源スイッチを設けることにより、第１電源ＶＤＤと第２電源ＶＳＳの両方に電源スイッチを設けるより、相対的なレイアウト面積を小さくすることができる。
【００６１】
図６（ａ）は、実施形態１の変形例３の電源供給制御部の回路ブロック図である。図６（ａ）の変形例３では、制御信号発生回路３０ｂの電源系が図１に示す実施形態１の制御信号発生回路３０とは異なっている。図６（ａ）の制御信号発生回路３０ｂの電源ＶＰＰは、第１電源ＶＤＤより高い電圧の電源である。また、電源ＶＢＢは、第２電源ＶＳＳより低い電圧の電源である。この電源ＶＰＰ、ＶＢＢの電圧は、半導体装置１０の内部で昇圧回路、降圧回路を用いて生成することができる。
【００６２】
図６（ａ）では、ＰチャネルＭＯＳトランジスタで構成される電源スイッチ４１を非導通に制御するときに、電源スイッチ４１となるＰチャネルＭＯＳトランジスタのゲートにソースの電圧ＶＤＤより高電圧のＶＰＰを印加することができる。電源スイッチ４１となるＰチャネルＭＯＳトランジスタのゲート電圧にソースより高電圧を印加することにより、電源スイッチのオフリーク電流をより低減することができる。
【００６３】
同様に、ＮチャネルＭＯＳトランジスタで構成される電源スイッチ４２を非導通に制御するときに、電源スイッチ４２となるＮチャネルＭＯＳトランジスタのゲートにソースの電圧ＶＳＳより低電圧のＶＢＢを印加することができる。電源スイッチ４２となるＮチャネルＭＯＳトランジスタのゲート電圧にソースより低電圧を印加することにより、電源スイッチのオフリーク電流をより低減することができる。
【００６４】
図６（ｂ）は、実施形態１の変形例４の電源供給制御部の回路ブロック図である。図１に示す実施形態１では、第１電源ＶＤＤから内部回路５０に電源を供給する電源スイッチ４１は、ＰチャネルＭＯＳトランジスタで構成され、第２電源ＶＳＳから内部回路５０に電源を供給する電源スイッチ４２は、ＮチャネルＭＯＳトランジスタで構成されていた。
【００６５】
図６（ｂ）の実施形態１の変形例４では、第１電源ＶＤＤから内部回路５０に電源を供給する電源スイッチ４１ｂは、ドレインが第１電源ＶＤＤ、ソースが内部回路５０のＰチャネルＭＯＳトランジスタのソースにそれぞれ接続されたＮチャンネルＭＯＳトランジスタにより構成されている。
【００６６】
また、第２電源ＶＳＳから内部回路５０に電源を供給する電源スイッチ４２ｂは、ドレインが第２電源ＶＳＳ、ソースが内部回路５０のＮチャネルＭＯＳトランジスタのソースにそれぞれ接続されたＰチャンネルＭＯＳトランジスタにより構成されている。
【００６７】
すなわち、第１電源ＶＤＤは、ドレインが第１電源ＶＤＤに、ソースが内部回路５０にソースフォロア接続されたＮチャンネルＭＯＳトランジスタにより内部回路５０に電源が供給され、第２電源ＶＳＳは、ドレインが第２電源ＶＳＳに、ソースが内部回路５０にソースフォロア接続されたＰチャンネルＭＯＳトランジスタにより内部回路５０に電源が供給される。
【００６８】
上記のような構成を取ることによって、電源スイッチ４１ｂ、４２ｂを非導通に制御するときに、電源スイッチとなるＮＭＯＳトランジスタのゲートにソースより低い電圧、ＰＭＯＳトランジスタのゲートにソースより高い電圧を印加することが可能となり、電源スイッチに流れるオフリーク電流を削減することができる。
【００６９】
また、制御電圧発生回路３０は、電源スイッチのオン抵抗を低くするため、電源スイッチ４１ｂ、４２ｂを導通状態に制御するときに、電源スイッチ４１ｂとなるＮＭＯＳトランジスタのゲートに第１電源ＶＤＤより高い電圧を印加し、電源スイッチ４２ｂとなるＰＭＯＳトランジスタのゲートに第２電源ＶＳＳより低い電圧を印加してもよい。
【００７０】
［実施形態２］
図７に、実施形態２による半導体装置の電源供給制御部のブロック図を示す。図７において、実施形態１と同様に、制御信号発生回路（ＣＫＥ制御回路）３０は、第２制御信号を入力し、第１制御信号を出力する。制御信号発生回路（ＣＫＥ制御回路）３０の構成は、実施形態１の制御信号発生回路３０と同一である。従って、詳細な説明は省略する。図７において、ＤＬＬ回路１２、入力バッフア１３、行制御回路１６、列制御回路１７は、それぞれ内部回路である。
【００７１】
また、ＤＬＬ回路１２、入力バッフア１３、行制御回路１６、列制御回路１７は、図３で説明したＤＬＬ回路１２、入力バッフア１３、行制御回路１６、列制御回路１７と同一の構成であり、全体の構成も制御信号発生回路（ＣＫＥ制御回路）３０がそれぞれ遅延回路３５ａ〜３５ｄを介して電源制御回路に接続されていることを除いて図３と同一である。遅延回路３５ａ〜３５ｄはそれぞれ遅延量の異なる遅延回路であり、制御信号発生回路（ＣＫＥ制御回路）３０が出力する第１制御信号を遅延させ、遅延された第１制御信号を出力する。
【００７２】
また、ＤＬＬ回路１２、入力バッフア１３、行制御回路１６、列制御回路１７にそれぞれ対応して、それぞれの電源を制御する電源制御回路４０ａ〜４０ｄが設けられている。各電源制御回路４０ａ〜４０ｄの構成は、図１に示す実施形態１の電源制御回路４０と同一である。従って、詳細な説明は省略する。
【００７３】
実施形態２では、制御信号発生回路（ＣＫＥ制御回路）３０から第１制御信号がそれぞれ遅延量の異なる遅延回路３５ａ〜３５ｄを介して各電源制御回路４０ａ〜４０ｄに接続されている。従って、第１制御信号が非活性状態から活性状態に遷移したときに、各内部回路（ＤＬＬ回路、入力バッファ、行制御回路、列制御回路）に対応して設けられている電源制御回路４０ａ〜４０ｄが非活性状態から活性状態に遷移するタイミングが異なる。
【００７４】
一般に、電源制御回路が非活性状態から活性状態に遷移すると、内部回路への電源供給が停止している状態から内部回路への給電が開始されるので、内部回路の負荷容量等を充電するために電流が流れる。第１制御信号が非活性状態から活性状態に遷移して、多数の内部回路へ同時に給電が開始されるとすると、多数の内部回路の負荷容量等に対して同時に充電が開始されるため、急激に大きな電源電流が流れ、電源ノイズ等が発生する。
【００７５】
実施形態２では、制御信号発生回路（ＣＫＥ制御回路）３０と各内部回路に対応して設けられた電源制御回路４０ａ〜４０ｄとの間にそれぞれ遅延量の異なる遅延回路を介して接続しているので、第１制御信号が非活性状態から活性状態に遷移した後、電源制御回路毎に遅延回路３５ａ〜３５ｄにより遅延された第１制御信号が異なるタイミングで到達し、対応する内部回路（ＤＬＬ回路、入力バッファ、行制御回路、列制御回路）に対して異なるタイミングで電源の給電を開始する。したがって、多数の内部回路に対して同時に給電が開始され、急激に大きな電源電流が流れることによる電源ノイズの発生を防ぐことができる。
【００７６】
なお、各遅延回路３５ａ〜３５ｄの遅延量は、第２制御信号が活性状態に遷移してから、各内部回路の動作が必要になるまでのタイミングと各内部回路の動作の立ち上がりに要する時間を考慮して決められる。例えば、半導体装置が同期式の半導体記憶装置で、第２制御信号がクロックイネーブル信号である場合には、クロックイネーブル信号が活性化してから、次のコマンド信号が受付可能になるまでの時間を考慮して各遅延回路の遅延量は決められる。
【００７７】
実施形態２において、各電源制御回路４０ａ〜４０ｄの構成は、実施形態１の電源制御回路４０と同一の構成に限られず、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）に示す変形例１〜４の電源制御回路の構成を取ってもよいことはもちろんである。
【００７８】
［実施形態３］
次に、実施形態３の半導体装置の電源制御方法について説明する。実施形態３は、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）に示すような内部回路５０に対して、電源制御信号（図５、図６のＣＫＥ信号）に基づいて、電源の供給を制御する方法である。実施形態３の電源制御方法は、好ましくは、実施形態１の半導体装置にも適用することができる。図８に実施形態３による半導体装置の電源制御方法の制御フローチャートを示す。
【００７９】
図８のステップＳ１では、電源制御信号ＣＫＥが活性状態を示しているか否かをチェックする。電源制御信号ＣＫＥが活性状態を示している場合は、ステップＳ２に進む。ステップＳ２では、内部回路に電源を供給し、ステップＳ１に戻る。
【００８０】
ステップＳ１で電源制御信号ＣＫＥが活性状態を示していない場合は、ステップＳ３へ進む。ステップＳ３では、電源制御信号ＣＫＥが一定時間以上非活性状態を示しているか否かをチェックする。ステップＳ３で、電源制御信号ＣＫＥが一定時間以上非活性状態を示していない場合は、ステップＳ１へ戻る。すなわち、この場合は、電源の制御は何も行わない。
【００８１】
ステップＳ３で電源制御信号ＣＫＥの非活性状態が一定時間以上継続する場合は、ステップＳ４へ進む。ステップＳ４では、内部回路の電源供給を停止する。ただし、内部回路のうち、電源供給を停止している間も出力ノードの電位をハイレベルに維持する必要のある第１の回路には、第１の電源ＶＤＤの供給を継続し、第２の電源ＶＳＳの供給を停止する。また、電源供給を停止している間も出力ノードの電位をロウレベルに維持する必要のある第２の回路には、第１の電源ＶＤＤの供給を停止し、第２の電源ＶＳＳの供給を継続する。なお、内部回路のハイレベルの電位は、第１の電源ＶＤＤと同一電位であり、ロウレベルの電位は、第２の電源ＶＳＳと同一電位であるとする。
【００８２】
ステップＳ４の内部回路の電源供給の停止が終われば、ステップＳ１に戻る。
【００８３】
上記実施形態３によれば、電源制御信号ＣＫＥの活性状態から非活性状態に遷移する時間が一定時間未満の場合は、電源制御信号ＣＫＥが非活性状態に遷移しても内部回路への電源供給を維持し、電源供給の停止と再開の制御が頻繁に行われることによる半導体装置の消費電力の増加を抑制することができる。
【００８４】
［実施形態４］
次に、実施形態４の半導体装置の電源制御方法について説明する。実施形態４は、図７に示すような複数の内部回路に対して共通の電源制御信号（第２制御信号）に基づいて電源の制御を行う方法である。実施形態４は、好ましくは実施形態２の半導体装置にも適用することができる。ただし、実施形態４では、図７に示す実施形態２のような内部回路毎の遅延回路（３５ａ〜３５ｄ）を設けずに制御信号発生回路（ＣＫＥ制御回路）３０により一括して複数の内部回路毎に異なるタイミングで複数の電源制御回路を制御する方法も含む。
【００８５】
図９は、実施形態４による半導体装置の電源制御方法の制御フローチャートである。図９に示す制御フローチャートでは、開始時には、複数の内部回路に電源が供給されているものとする。ステップＳ１１では、複数の内部回路に対して電源供給を維持する。
【００８６】
次に、ステップＳ１２では、電源制御信号が活性状態にあるか否かをチェックする。電源制御信号は、実施形態２の第２制御信号のような複数の内部回路に対して共通に活性状態と非活性状態を制御する信号である。ステップＳ１２でＹｅｓの場合は、ステップＳ１１へ戻る。ステップＳ１２でＮｏの場合は、ステップＳ１３に進む。
【００８７】
ステップＳ１３では、電源制御信号が一定時間以上非活性状態にあるか否かをチェックする。ステップＳ１３でＮｏの場合は、ステップＳ１１へ戻る。ステップＳ１３でＹｅｓの場合は、ステップＳ４へ進む。
【００８８】
ステップＳ４では、複数の内部回路に対する電源供給を停止する。なお、ステップＳ４における制御の内容は、図８に示す実施形態３のステップＳ４と同一内容の制御である。すなわち、各内部回路に含まれるゲート回路のうち、電源供給を停止している間も出力ノードの電位をハイレベルに維持する必要のある第１のゲート回路には、第１の電源ＶＤＤの供給を継続し、第２の電源ＶＳＳの供給を停止する。また、電源供給を停止している間も出力ノードの電位をロウレベルに維持する必要のある第２のゲート回路には、第１の電源ＶＤＤの供給を停止し、第２の電源ＶＳＳの供給を継続する。ステップＳ４の制御が終了するとステップＳ１５に進む。
【００８９】
ステップＳ１５では、電源制御信号が非活性状態から活性状態に遷移し、複数の内部回路に対して電源供給を再開する必要があるか否かをチェックする。電源制御信号が非活性状態から活性状態に遷移していない場合には、ＮｏとなりステップＳ４に戻り、電源供給の停止状態を維持する。
【００９０】
電源制御信号が非活性状態から活性状態に遷移し、ステップＳ１５でＹｅｓと判定される場合は、ステップＳ１６に進む。ステップＳ１６では、各内部回路に対して電源供給の再開を制御する。複数の内部回路の給電を同時に再開すると急激に大電流が流れるので、内部回路毎の立ち上げに要する時間と、内部回路毎の動作が最初に必要となるタイミングとを考慮し、複数の内部回路のうち、先に電源供給を再開する必要がある内部回路から順番に時間をずらして電源供給を再開する。なお、内部回路毎に時間をずらして電源供給を再開するのは、複数の内部回路が同時に電源供給を再開し、一時期に大きな電源電流が流れ、電源ノイズ等が発生するのを防ぐためである。ステップＳ１６の電源供給の再開が終了した場合は、最初のステップＳ１１に戻って処理を継続する。
【００９１】
上記実施形態４によれば、実施形態３の効果に加えて、複数の内部回路に対して電源供給を再開する際、先行して電源供給が必要な内部回路から順番に時間をずらして電源供給を再開するので、電源供給の再開時に大電流が流れ、電源ノイズが発生することを防ぐことができる。
【００９２】
なお、上記実施形態では、好ましい半導体装置の実施形態として、主に半導体記憶装置を例に説明したが、本発明は、半導体記憶装置以外の半導体装置にも適用することができる。
【００９３】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９４】
１：コントローラ
１０：被制御デバイス（半導体装置）
１１：メモリセルアレイ
１２：ＤＬＬ回路
１３、１３ａ、１３ｂ：入力バッファ
１５：コマンドデコーダ
１６：行制御回路
１７：列制御回路
１８：リードライトアンプ
１９：入出力バッファ
３０、３０ａ、３０ｂ、３０ｃ：ＣＫＥ制御回路（制御信号発生回路）
３１：遅延回路
３２：論理ＯＲ回路（組み合わせ回路）
３３：インバータ
３５ａ〜３５ｄ：遅延回路（第１制御信号遅延回路）
４０、４０ａ〜４０ｄ：電源制御回路
４１、４１ａ、４２、４２ａ：電源スイッチ
５０：内部回路
５１、５２、５３、５４：ゲート回路
ＶＤＤＭ：メイン第１電源線
ＶＤＤＳ：サブ第１電源線
ＶＳＳＳ：サブ第２電源線
ＶＳＳＭ：メイン第２電源線
【図１】
2012038401.tif 000003
【図２】
2012038401.tif 000004
【図３】
2012038401.tif 000005
【図４】
2012038401.tif 000006
【図５】
2012038401.tif 000007
【図６】
2012038401.tif 000008
【図７】
2012038401.tif 000009
【図８】
2012038401.tif 000010
【図９】
2012038401.tif 000011
【図１０】
2012038401.tif 000012
【手続補正書】
【提出日】平成22年9月10日(2010.9.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
トランジスタの微細化の進展に伴って、トランジスタの耐圧が低下するので半導体装置の電源電圧は低下する傾向にある。また、半導体装置の消費電力を減らすために、電源電圧を低電圧化する場合もある。そのような場合、半導体装置を低い電源電圧で高速に動作させるためには、半導体装置に用いられるＭＯＳトランジスタの閾値を低くする必要がある。しかし、トランジスタの閾値電圧を低くするとトランジスタをオフしたときのサブスレッショルド電流が問題となる。従来、ＣＭＯＳ半導体集積回路は、クロックを停止すれば、消費電流は流れないと考えられてきたが、サブスレッショルド電流が流れるとクロックを停止しても消費電流は流れる。このため、特にクロックを停止するスタンバイ時のサブスレッシュホールド電流を削減する技術として、スタンバイ時に保持が必要な出力ノードの電位を一定に保った状態で内部回路の電源の供給を遮断するパワーゲーティング技術が広く用いられるようになって来ている。