(57)【要約】【課題】電流を正確にレプリカすることのできるレプリカ回路を提供すること。【解決手段】第１導電型の第１のトランジスタと、第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタと、第１のトランジスタのドレインに参照電圧が供給されるように第１のトランジスタのゲート電圧を制御する第１の制御手段と、第４のトランジスタのドレインに参照電圧が供給されるように第２のトランジスタのゲート電圧を制御する第２の制御手段とを具備するレプリカ回路。【選択図】図６
2012226810.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のトランジスタと、
第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、
前記第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、前記第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、
前記第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタと、
前記第１のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように前記第１のトランジスタのゲート電圧を制御する第１の制御手段と、
前記第４のトランジスタのドレイン電圧と前記参照電圧とがほぼ等しくなるように前記第２のトランジスタのゲート電圧を制御する第２の制御手段と、
を具備することを特徴とするレプリカ回路。
【請求項２】
前記第１のトランジスタのゲートと前記第４のトランジスタのゲートとが共通接続されており、
前記第３のトランジスタのドレイン及びゲートと、前記第５のトランジスタのゲートと、前記第６のトランジスタのゲートとが共通接続されていることを特徴とする請求項１記載のレプリカ回路。
【請求項３】
前記第１の制御手段は前記参照電圧と前記第１のトランジスタのドレイン電圧とが供給され、出力が前記第１のトランジスタのゲートに接続された第１の差動増幅器であり、
前記第２の制御手段は前記参照電圧と前記第４のトランジスタのドレイン電圧とが供給され、出力が前記第２のトランジスタのゲートに接続された第２の差動増幅器であることを特徴とする請求項１記載のレプリカ回路。
【請求項４】
第１の抵抗と第１導電型の第１のトランジスタとを直列接続した参照電流経路と、
第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、
前記第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、前記第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、
高電圧端子と基準電圧端子との間に、第２の抵抗と前記第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタとを直列接続した第３の電流経路と、
前記第１のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように前記第１のトランジスタのゲート電圧を制御する第１の制御手段と、
前記第４のトランジスタのドレイン電圧と前記参照電圧とがほぼ等しくなるように前記第２のトランジスタのゲート電圧を制御する第２の制御手段と、
を具備することを特徴とする高電圧検出回路。
【請求項５】
前記第１のトランジスタのゲートと前記第４のトランジスタのゲートとが共通接続されており、
前記第３のトランジスタのドレイン及びゲートと、前記第５のトランジスタのゲートと、前記第６のトランジスタのゲートとが共通接続されていることを特徴とする請求項４記載の高電圧検出回路。
【請求項６】
前記第１の制御手段は前記参照電圧と前記第１のトランジスタのドレイン電圧とが供給され、出力が前記第１のトランジスタのゲートに接続された第１の差動増幅器であり、
前記第２の制御手段は前記参照電圧と前記第４のトランジスタのドレイン電圧とが供給され、出力が前記第２のトランジスタのゲートに接続された第２の差動増幅器であることを特徴とする請求項４記載の高電圧検出回路。
【請求項７】
前記参照電圧と前記第６のトランジスタのドレインの電圧とを比較する比較回路をさらに具備することを特徴とする請求項４記載の高電圧検出回路。
【請求項８】
請求項４乃至請求項７のいずれかに記載の高電圧検出回路の出力によって動作が制御され、その出力が前記高電圧端子に接続されたチャージポンプを有することを特徴とする高電圧レギュレータ回路。
【請求項９】
請求項８記載の高電圧レギュレータ回路の出力電圧によって、書き込み又は消去を行うメモリセルを複数有するメモリセルアレイを具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レプリカ回路、高電圧検出回路、高電圧レギュレータ回路及び不揮発性半導体記憶装置に関する。特に、あるトランジスタに流れる参照電流と同一の電流を他のトランジスタに流すことによって、参照電流をレプリカするレプリカ検出回路及びこれを用いた高電圧検出回路当に関する。
【背景技術】
【０００２】
不揮発性メモリ等の半導体装置は、データの書き込みや消去動作に利用するため、電源電圧ＶＣＣを昇圧してこれよりも高い電圧ＶＰを生成するチャージポンプ回路を備えている。そのチャージポンプにおいては、出力の高電圧を検出して、所定電圧よりも高い場合にはチャージポンプの動作を停止し、所定電圧よりも低い場合にはチャージポンプの動作を開始して、負帰還制御を行うことによって、出力の高電圧を目的の電圧に制御することが行われている。
【０００３】
チャージポンプの動作制御に用いられる高電圧検出回路のうち、レプリカ検出回路部分の例を図８に示す。
【０００４】
ＰＭＯＳトランジスタＭＰ０と参照抵抗Ｒｒｅｆは電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されている。差動増幅器ＡＭＰ０は負入力端子には参照電圧ＶＲＥＦが供給され、正入力端子はＰＭＯＳトランジスタＭＰ０と参照抵抗Ｒｒｅｆの接続点、すなわち、ＰＭＯＳトランジスタＭＰ０のドレインが接続されている。差動増幅器ＡＭＰ０の出力は、ＰＭＯＳトランジスタＭＰ０のゲートに接続されている。
【０００５】
ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ０は電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１のゲートはＰＭＯＳトランジスタＭＰ０のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ０は同じサイズ（ゲート長及びゲート幅）である。ＮＭＯＳトランジスタＭＮ０のゲートはＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ０の接続点、すなわち、ＮＭＯＳトランジスタＮＭ０のドレインに接続されている。
【０００６】
検出用の抵抗素子（参照抵抗Ｒｒｅｆをｎ個分直列した抵抗値を有する。ｎは整数でなくてもよい）とＮＭＯＳトランジスタＭＮ１は高電圧端子ＶＰと接地電圧ＶＳＳとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１のゲートはＮＭＯＳトランジスタＭＮ０のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ０は同じサイズ（ゲート長及びゲート幅）である。検出用の抵抗素子とＮＭＯＳトランジスタＭＮ１との接続点から検出端子ＶＤＩＶが引き出されている。
【０００７】
この回路の動作は以下のとおりである。ＰＭＯＳトランジスタＭＰ０と参照抵抗Ｒｒｅｆに流れる参照電流Ｉｒｅｆは、差動増幅器ＡＭＰ０による負帰還制御によって、ＶＲＥＦ＝Ｉｒｅｆ × Ｒｒｅｆの関係が成り立つように制御される。ＰＭＯＳトランジスタＭＰ１はＰＭＯＳトランジスタＭＰ０とゲートが共通であり、かつ両者は同じサイズであるため、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ０からなる電流経路にはＩｒｅｆに近い電流が流れる。ＮＭＯＳトランジスタＭＮ１はＮＭＯＳトランジスタＭＮ０とゲートが共通であり、かつ両者は同じサイズであるため、検出用の抵抗素子及びＮＭＯＳトランジスタＭＮ１からなる電流経路にはＩｒｅｆに近い電流が流れる。このようにして、電流のレプリカがなされる。その結果、ＶＤＩＶの電圧は、ＶＤＩＶ＝ＶＰ−ｎ × Ｉｒｅｆ × Ｒｒｅｆ ＝ ＶＰ−ｎ × ＶＲＥＦに近い電圧となる。そして、ＶＰの変動分ΔＶＰとＶＤＩＶの変動分ΔＶＤＩＶはほぼ一致し、単なる抵抗分割に比べれば、比較的精度の良い検出が可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１９２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図８に示す回路は以下のような問題がある。図９に示すとおりＩｒｅｆ変換回路５０の電流経路にはＩｒｅｆ１が流れ、これはＩｒｅｆ０に近い電流ではあるが、完全には一致しない。なぜなら、参照抵抗ＲｒｅｆとＮＭＯＳトランジスタＭＮ０（ゲートとドレインが接続されており、いわばダイオード接続されている。）はその電流・電圧特性が異なるため、ＰＭＯＳトランジスタＭＰ０とＰＭＯＳトランジスタＭＰ１はソース電圧とゲート電圧は同一ではあるが、そのドレイン電圧が異なるからである。同様に、ＮＭＯＳトランジスタＭＮ１にはＩｒｅｆ２が流れ、これはＮＭＯＳトランジスタＭＮ０に流れるところのＩｒｅｆ１に近い電流ではあるが、完全には一致しない。なぜなら、ＮＭＯＳトランジスタＭＮ０とＮＭＯＳトランジスタＭＮ１はソース電圧とゲート電圧は同一ではあるが、そのドレイン電圧が異なるからである。電流Ｉｒｅｆ０、Ｉｒｅｆ１及びＩｒｅｆ２はすべて異なった大きさとなり、これらは完全には一致せず、その結果、ＶＰの変動分ΔＶＰとＶＤＩＶの変動分ΔＶＤＩＶに誤差が生じてくる。
【００１０】
そこで、本発明は、電流を正確にレプリカすることのできるレプリカ回路、これを用いて正確に高電圧を検出することのできる高電圧検出回路、並びにこの回路を用いた高電圧発生回路及び不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の１実施態様においては、第１導電型の第１のトランジスタと、第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタと、第１のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第１のトランジスタのゲート電圧を制御する第１の制御手段と、第４のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第２のトランジスタのゲート電圧を制御する第２の制御手段と、を具備することを特徴とするレプリカ回路が提供される。
【００１２】
このレプリカ回路において、第１のトランジスタのゲートと第４のトランジスタのゲートとが共通接続されており、第３のトランジスタのドレイン及びゲートと、第５のトランジスタのゲートと、第６のトランジスタのゲートとが共通接続されてもよい。
【００１３】
このレプリカ回路において、第１の制御手段は参照電圧と第１のトランジスタのドレイン電圧とが供給され、出力が第１のトランジスタのゲートに接続された第１の差動増幅器であり、第２の制御手段は参照電圧と第４のトランジスタのドレイン電圧とが供給され、出力が第２のトランジスタのゲートに接続された第２の差動増幅器であってもよい。
【００１４】
上記課題を解決するため、本発明の別の実施態様においては、第１の抵抗と第１導電型の第１のトランジスタとを直列接続した参照電流経路と、第１導電型の第２のトランジスタと第２導電型の第３のトランジスタとを直列接続した第１の電流経路と、第１のトランジスタに流れる電流に相当する電流を流すように構成した第１導電型の第４のトランジスタと、第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第５のトランジスタとを直列接続した第２の電流経路と、高電圧端子と基準電圧端子との間に、第２の抵抗と第３のトランジスタに流れる電流に相当する電流を流すように構成した第２導電型の第６のトランジスタとを直列接続した第３の電流経路と、第１のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第１のトランジスタのゲート電圧を制御する第１の制御手段と、第４のトランジスタのドレイン電圧と参照電圧とがほぼ等しくなるように第２のトランジスタのゲート電圧を制御する第２の制御手段と、を具備することを特徴とする高電圧検出回路が提供される。
【００１５】
この高電圧検出回路においては、第１のトランジスタのゲートと第４のトランジスタのゲートとが共通接続されており、第３のトランジスタのドレイン及びゲートと、第５のトランジスタのゲートと、第６のトランジスタのゲートとが共通接続されてもよい。
【００１６】
この高電圧検出回路においては、第１の制御手段は参照電圧と第１のトランジスタのドレイン電圧とが供給され、出力が第１のトランジスタのゲートに接続された第１の差動増幅器であり、第２の制御手段は参照電圧と第４のトランジスタのドレイン電圧とが供給され、出力が第２のトランジスタのゲートに接続された第２の差動増幅器であってもよい。
【００１７】
この高電圧検出回路においては、参照電圧と第６のトランジスタのドレインの電圧とを比較する比較回路をさらに具備してもよい。
【００１８】
上記課題を解決するため、本発明の別の実施態様においては、この高電圧検出回路の出力によって動作が制御され、その出力が高電圧端子に接続されたチャージポンプを有することを特徴とする高電圧レギュレータ回路、並びに、書き込み又は消去を行うメモリセルを複数有するメモリセルアレイを具備することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１９】
本発明によれば、正確な電流のレプリカを提供することが可能であり、正確な高電圧検出回路、高電圧発生回路を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。
【図２】本発明の一実施形態に係る高電圧レギュレータ回路の機能ブロック図である。
【図３】本発明の一実施形態に係る高電圧発生回路の機能ブロック図である。
【図４】本発明の一実施形態に係るチャージポンプ回路の回路図である。
【図５】本発明の一実施形態に係るチャージポンプ回路を制御する信号の波形である。
【図６】本発明の一実施形態に係るレプリカ検出回路の回路図である。
【図７】本発明の一実施形態に係るレプリカ検出回路の動作を説明する図である。
【図８】従来のレプリカ検出回路の回路図である。
【図９】従来のレプリカ検出回路の動作を説明する図である。
【発明を実施するための形態】
【００２１】
以下、本発明を実施するための形態を実施形態として説明する。なお、本発明は、以下に説明する実施形態に何ら限定されることはない。以下に説明する実施形態を種々に変形して本発明を実施することが可能である。
【００２２】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。この不揮発性半導体記憶装置は、いわゆる記憶機能のみを有してもよいし、ＣＰＵコア等とともに混載されるいわゆるメモリコアであってもよい。この不揮発性半導体記憶装置は、電源電圧ＶＣＣ（例えば、１．８Ｖ）と接地電圧ＶＳＳからなる単一電源で動作する。この不揮発性半導体記憶装置には、アドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）等が供給され、ＤＱ端子によって、データの入出力が行われる。アドレス信号（ＡＤＤＲ）はアドレスバッファ回路（ＡＤＤＲ  ｂｕｆｆｅｒｓ）に供給され、アドレス信号（ＡＤＤＲ）のうち、行アドレス（Ｘ−ＡＤＤＲ）は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に、列アドレス（Ｙ−ＡＤＤＲ）は列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）にそれぞれ供給される。メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）は、電荷蓄積層（浮遊ゲート、窒化膜等）を有するＰ型のＭＯＳトランジスタを行列状に配置して構成され、その制御ゲートはワード線に接続され、ワード線は行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）によって駆動される。また、Ｐ型のＭＯＳトランジスタのソースは共通ソース線に、ドレインはビット線にそれぞれ接続され、ビット線は列選択ゲート（Ｙ−ｓｅｌｅｃｔ  ｇａｔｅｓ）によって選択される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ  ｇａｔｅｓ）は、列デコーダ（Ｙ−ｄｅｃｏｄｅｒｓ）によって駆動される。列選択ゲート（Ｙ−ｓｅｌｅｃｔ  ｇａｔｅｓ）はマルチプレクサ回路であり、この回路によって選択されたビット線の電圧（またはそのビット線に流れる電流）は、センスアンプ回路（Ｓｅｎｓｅ  Ａｍｐｓ）によってセンスされて読み出しデータとなり、これはページバッファ回路（Ｐａｇｅ  ｂｕｆｆｅｒｓ）にラッチされ、書き込みデータローディング回路（Ｐｒｏｇｒａｍ  Ｄａｔａ  ｌｏａｄｉｎｇ）によって、ページバッファ内アドレス（Ｐａｇｅ−ＡＤＤＲ）に従って、入出力バッファ回路（Ｉ／Ｏ  ｂｕｆｆｅｒｓ）を経てＤＱ端子に供給される。
【００２３】
また、ＤＱ端子から供給された書き込みデータは、入出力バッファ回路（Ｉ／Ｏ  ｂｕｆｆｅｒｓ）を経てページバッファ回路（Ｐａｇｅ  ｂｕｆｆｅｒｓ）にラッチされ、これが書き込みバッファ回路（Ｐｒｏｇｒａｍ  ｂｕｆｆｅｒｓ）に保持される。ここに保持されたデータは列選択ゲート（Ｙ−ｓｅｌｅｃｔ  ｇａｔｅｓ）によって選択されたビット線に供給され、選択されたメモリセルに書き込まれる。書き込みは、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２をそれぞれ供給することによって、バンド間トンネル電流を発生させて電子を電荷蓄積層にトラップさせることによって行う。ここで、高電圧ＶＰ１、高電圧ＶＰ２は、例えば、７Ｖ、５Ｖである。
【００２４】
これら読み出し動作及び書き込み動作は、制御信号（ＣＴＲＬ）によって動作するところの、状態遷移装置（Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ  ｃｋｔ）によって制御される。
【００２５】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）は、状態遷移装置（Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）及び制御回路（ＣＴＲＬ  ｃｋｔ）によって制御され、高電圧ＶＰ１、高電圧ＶＰ２及び負電圧ＶＮを出力する。高電圧ＶＰ１及び負電圧ＶＮは、行デコーダ（Ｘ−ｄｅｃｏｄｅｒｓ）に供給され、高電圧ＶＰ２はウェルバイアス制御回路（Ｗｅｌｌ  ｂｉａｓ  ＣＴＲＬ）に供給される。上述したとおり、書き込み時には、ビット線に０Ｖ、共通ソース線にＶＣＣ又はそれ以上の電圧、ワード線に高電圧ＶＰ１、ウェルに高電圧ＶＰ２がそれぞれ供給される。
【００２６】
図２は、本発明の一実施形態に係る高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）の機能ブロック図の一部である。ＶＰ１、ＶＰ２及びＶＮの三電圧を出力する場合には、同様の回路（負電圧発生回路の場合は、回路のＰＮを反転させ信号の正負を反転させた負電圧発生回路となる。）が三系統配置される。
【００２７】
高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）は、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌｌａｔｏｒ）から構成される。
【００２８】
回路の活性化信号（ＥＮ）に従って、高電圧発生回路（ＰＵＭＰ）、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）、比較回路（Ｃｏｍｐａｒａｔｏｒ）及び発振器（Ｏｓｃｉｌｌａｔｏｒ）が活性化さる。比較回路（Ｃｏｍｐａｒａｔｏｒ）は、バンドギャップ基準電位発生回路（Ｂａｎｄ  Ｇａｐ  ｒｅｆｅｒｅｎｃｅ）から供給される基準電位（ＶＲＥＦ）と、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）の出力であるフィードバック電圧ＤＶＩＶとを比較して、発振器（Ｏｓｃｉｌｌａｔｏｒ）の動作を制御する。発振器（Ｏｓｃｉｌｌａｔｏｒ）はクロック信号（ＣＬＫ）を高電圧発生回路（ＰＵＭＰ）に供給する。高電圧発生回路（ＰＵＭＰ）の出力が上がり過ぎると、負帰還が働いて、発振器（Ｏｓｃｉｌｌａｔｏｒ）のクロック信号（ＣＬＫ）供給が停止され、高電圧発生回路（ＰＵＭＰ）の出力が所定値より下がると、クロック信号（ＣＬＫ）供給が再開する。
【００２９】
図３は高電圧発生回路（ＰＵＭＰ）の機能ブロック図である。高電圧発生回路（ＰＵＭＰ）は、位相シフト回路（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）、クロックバッファ回路（ＣＬＫ  ｂｕｆｆｅｒｓ）及びチャージポンプ回路（ＣＰ）から構成される。
【００３０】
クロック信号（ＣＬＫ）は、位相シフト回路（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）に供給され、図５を用いて後に詳述する４相の制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０が生成される。位相シフト回路（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）は、複数の遅延回路を用いて構成する。クロックバッファ回路（ＣＬＫ  ｂｕｆｆｅｒｓ）は、制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０を受けて、駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を生成する。チャージポンプ回路（ＣＰ）は駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２及びＧＣＬＫ２を受けて、高電圧ＶＰ（ＶＰ１、ＶＰ２など。負電圧の場合はＶＮである。）が生成する。
【００３１】
図４はチャージポンプ回路（ＣＰ）の回路図である。電源電圧ＶＣＣと昇圧電圧ＶＰが提供されるノードとの間に、ＮＭＯＳから構成されるトランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１が直列に接続されている。
【００３２】
トランジスタＴ０１とＴ１１の間、Ｔ１１とＴ２１の間、Ｔ２１とＴ３１の間、Ｔ３１とＴ４１の間の各ノードをそれぞれ、ＣＰＤ１、ＣＰＤ２、ＣＰＤ３、ＣＰＤ４とする。トランジスタＴ０１、Ｔ１１、Ｔ２１、Ｔ３１及びＴ４１の各ゲートの各ノードをＣＰＧ０、ＣＰＧ１、ＣＰＧ２、ＣＰＧ３、ＣＰＧ４とする。
【００３３】
ＶＣＣとＣＰＧ０との間にはＮＭＯＳから構成されるトランジスタＴ０２が接続され、そのゲートはＣＰＤ１に接続されている。ＣＰＤ１とＣＰＧ１との間にはＮＭＯＳから構成されるトランジスタＴ１２が接続され、そのゲートはＣＰＤ２に接続されている。ＣＰＤ２とＣＰＧ２との間にはＮＭＯＳから構成されるトランジスタＴ２２が接続され、そのゲートはＣＰＤ３に接続されている。ＣＰＤ３とＣＰＧ３との間にはＮＭＯＳから構成されるトランジスタＴ３２が接続され、そのゲートはＣＰＤ４に接続されている。ＣＰＤ４とＣＰＧ４との間にはＮＭＯＳから構成されるトランジスタＴ４２が接続され、そのゲートはＶＰに接続されている。
【００３４】
ＣＰＧ０にはキャパシタＣ００が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ１にはキャパシタＣ１２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ２にはキャパシタＣ２２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。ＣＰＧ３にはキャパシタＣ３２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ１によって駆動される。ＣＰＧ４にはキャパシタＣ４２が接続され、このキャパシタの対向電極は駆動信号ＧＣＬＫ２によって駆動される。
【００３５】
ＣＰＤ１にはキャパシタＣ１１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ２にはキャパシタＣ２１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。ＣＰＤ３にはキャパシタＣ３１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ１によって駆動される。ＣＰＤ４にはキャパシタＣ４１が接続され、このキャパシタの対向電極は駆動信号ＤＣＬＫ２によって駆動される。
【００３６】
図５は駆動信号ＤＣＬＫ１、ＧＣＬＫ１、ＤＣＬＫ２、ＧＣＬＫ２を生成するために用いられる制御信号ＤＣＬＫ１０、ＧＣＬＫ１０、ＤＣＬＫ２０及びＧＣＬＫ２０の波形である。
【００３７】
図６は本発明の一実施形態に係るレプリカ検出回路の回路図である。図２の高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）のうち、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）に相当する回路である。レプリカ検出回路は、参照電流発生回路１０、Ｉｒｅｆ変換回路２０、高電圧シフト回路３０、参照電圧発生回路４０から構成されている。参照電圧発生回路４０は、電源電圧ＶＣＣと接地電圧ＶＳＳ受けて、参照電流発生回路１０及びＩｒｅｆ変換回路２０に供給される参照電圧ＶＲＥＦを生成する。この参照電圧発生回路４０は、温度や電源電圧ＶＣＣの変動にかかわりなく常に一定の電圧である参照電圧ＶＲＥＦを生成することができるよう、例えば、バンドギャップ回路等で構成される。
【００３８】
参照電流発生回路１０は、ＰＭＯＳトランジスタＭＰ０、参照抵抗Ｒｒｅｆ及び差動増幅器ＡＭＰ１０から構成されている。ＰＭＯＳトランジスタＭＰ１０と参照抵抗Ｒｒｅｆは電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されている。差動増幅器ＡＭＰ１０は負入力端子には参照電圧発生回路４０によって生成された参照電圧ＶＲＥＦが供給され、正入力端子はＰＭＯＳトランジスタＭＰ１０と参照抵抗Ｒｒｅｆの接続点、すなわち、ＰＭＯＳトランジスタＭＰ１０のドレインが接続されている。差動増幅器ＡＭＰ１０の出力は、ＰＭＯＳトランジスタＭＰ１０のゲートに接続されている。
【００３９】
Ｉｒｅｆ変換回路２０は、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２、ＮＭＯＳトランジスタＭＮ１０及びＭＮ１１並びに差動増幅器ＡＭＰ１１から構成されている。ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１０は電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートはＰＭＯＳトランジスタＭＰ１０のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１０は同じサイズ（ゲート長及びゲート幅）である。ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１１は電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートはそのドレインに接続されるとともに、ＮＭＯＳトランジスタＭＮ１０のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１０は同じサイズ（ゲート長及びゲート幅）である。差動増幅器ＡＭＰ１１は負入力端子には参照電圧発生回路４０によって生成された参照電圧ＶＲＥＦが供給され、正入力端子はＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１０との接続点、すなわち、ＰＭＯＳトランジスタＭＰ１１のドレインが接続されている。差動増幅器ＡＭＰ１１の出力は、ＰＭＯＳトランジスタＭＰ１２のゲートに接続されている。
【００４０】
高電圧シフト回路３０は、検出用の抵抗素子（参照抵抗Ｒｒｅｆをｎ個分直列した抵抗値を有する。）とＮＭＯＳトランジスタＭＮ１２とから構成される。検出用の抵抗素子ｎＲｅｆとＮＭＯＳトランジスタＭＮ１２とは高電圧端子ＶＰと接地電圧ＶＳＳとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートはＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１１とＮＭＯＳトランジスタＭＮ１２は同じサイズ（ゲート長及びゲート幅）である。検出用の抵抗素子ｎＲｅｆとＮＭＯＳトランジスタＭＮ１２との接続点から検出端子ＶＤＩＶが引き出されている。
【００４１】
続いて、図６に示したレプリカ検出回路の動作を、図７を用いて説明する。
【００４２】
ＰＭＯＳトランジスタＭＰ１０と参照抵抗Ｒｒｅｆとから構成される電流経路に流れる参照電流Ｉｒｅｆ１０は、差動増幅器ＡＭＰ１０による負帰還制御によって、ＶＲＥＦ＝Ｉｒｅｆ１０ × Ｒｒｅｆの関係が成り立つように制御される。すなわち、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧が参照電圧ＶＲＥＦよりも低くなると、差動増幅器ＡＭＰ１０の出力は低くなり、参照電流Ｉｒｅｆ１０が大きくなることによって、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧を引き上げる。一方、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧が参照電圧ＶＲＥＦよりも高くなると、差動増幅器ＡＭＰ１０の出力は高くなり、参照電流Ｉｒｅｆ１０が小さくなることによって、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧を引き下げる。このようにして、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧は常に参照電圧ＶＲＥＦを維持し、その結果、この電流経路に流れる参照電流Ｉｒｅｆ１０は、ＶＲＥＦ＝Ｉｒｅｆ１０ × Ｒｒｅｆの関係が成り立つように制御される。
【００４３】
Ｉｒｅｆ変換回路２０内においても、差動増幅器ＡＭＰ１１による負帰還制御が行われ、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧は参照電圧ＶＲＥＦとなるように制御される。すなわち、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧が参照電圧ＶＲＥＦより低くなると、差動増幅器ＡＭＰ１１の出力は高くなり、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１１とから構成される電流経路に流れる電流Ｉｒｅｆ１２は小さくなり、これをミラーリングした電流Ｉｒｅｆ１１も小さくなり、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧を引き上げる。一方で、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧が参照電圧ＶＲＥＦより高くなると、差動増幅器ＡＭＰ１１の出力は低くなり、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１１とから構成される電流経路に流れる電流Ｉｒｅｆ１２は大きくなり、これをミラーリングした電流Ｉｒｅｆ１１も大きくなり、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧を引き下げる。このようにして、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧は常に参照電圧ＶＲＥＦを維持する。
【００４４】
ＰＭＯＳトランジスタＭＰ１１はＰＭＯＳトランジスタＭＰ１０とゲートが共通であり、かつ両者は同じサイズである。加えて、上述したとおり、ＰＭＯＳトランジスタＭＰ１１のドレイン電圧は参照電圧ＶＲＥＦであり、ＰＭＯＳトランジスタＭＰ１０のドレイン電圧も参照電圧ＶＲＥＦである。その結果、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１０からなる電流経路に流れる電流Ｉｒｅｆ１１は、参照電流Ｉｒｅｆ１０と正確に同じ大きさの電流となる。
【００４５】
ＮＭＯＳトランジスタＭＮ１２はＮＭＯＳトランジスタＭＮ１０やＭＮ１１とゲートが共通であり、かつ両者は同じサイズであるため、検出用の抵抗素子ｎＲｒｅｆ及びＮＭＯＳトランジスタＭＮ１２からなる電流経路に流れる電流Ｉｒｅｆ１３は、検出電圧ＶＤＩＶが参照電圧ＶＲＥＦと一致するとき、Ｉｒｅｆ１０と正確に同じ大きさの電流となる。このようにして、電流のレプリカがなされる。その結果、ＶＤＩＶの電圧は、正確に、ＶＤＩＶ＝ＶＰ−ｎ × Ｉｒｅｆ × Ｒｒｅｆ ＝ ＶＰ−ｎ × ＶＲＥＦとなる。そして、ＶＰの変動分ΔＶＰとＶＤＩＶの変動分ΔＶＤＩＶは一致し、極めて精度の良い高電圧の検出が可能となる。
【００４６】
再び、図２を参照すると、高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）において、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）に相当するレプリカ検出回路の検出電圧ＶＤＶＩは、比較回路（Ｃｏｍｐａｒａｔｏｒ）に供給される。比較回路（Ｃｏｍｐａｒａｔｏｒ）は、例えば差動増幅器で構成する。そして、検出電圧ＶＤＶＩが参照電圧ＶＲＥＦと比較され、高電圧ＶＰの検知が行われる。すなわち、ＶＰがＶＲＥＦ × （１＋ｎ）よりも高ければ、検出電圧ＶＤＶＩは参照電圧ＶＲＥＦよりも高くなり、比較回路（Ｃｏｍｐａｒａｔｏｒ）の出力は非アクティブとなる。一方で、高電圧ＶＰがＶＲＥＦ × （１＋ｎ）よりも低ければ、検出電圧ＶＤＶＩは参照電圧ＶＲＥＦよりも低くなり、比較回路（Ｃｏｍｐａｒａｔｏｒ）の出力はアクティブとなる。このように、電圧分割回路（Ｖｏｌｔａｇｅ  ｄｉｖｉｄｅｒ）に相当するレプリカ検出回路に比較回路（Ｃｏｍｐａｒａｔｏｒ）を接続することによって、高電圧検出回路を得ることができる。
【００４７】
この高電圧検知回路の出力、すなわち、比較回路（Ｃｏｍｐａｒａｔｏｒ）の出力は、発振器（Ｏｓｃｉｌｌａｔｏｒ）の動作を制御し、これがアクティブの場合はクロックＣＬＫが発振出力となり、高電圧発生回路（ＰＵＭＰ）が高電圧ＶＰを高くするように動作する。一方、これが非アクティブの場合はクロックＣＬＫの発振は停止し、高電圧発生回路（ＰＵＭＰ）は動作を停止し、高電圧ＶＰは低くなる。このようにして、高電圧ＶＰはＶＲＥＦ × （１＋ｎ）の値に維持されるように負帰還制御される。
【００４８】
以上のとおり、本発明のレプリカ検出回路を用いて高電圧検出回路を構成し、これを高電圧レギュレータ回路に用いると、正確な高電圧の制御が可能となる。
【００４９】
前述したとおり、図１のメモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）は、電荷蓄積層（浮遊ゲート、窒化膜等）を有するＰ型のＭＯＳトランジスタを行列状に配置して構成されている。そして、そのデータの書き込みは、上述の高電圧レギュレータ回路（Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ）によって生成された高電圧ＶＰ１をＰ型のＭＯＳトランジスタのゲートに印加し、同様の回路によって生成された高電圧ＶＰ２をウェルに印加し、ドレインに接地電圧ＶＳＳを印加し、バンド間バンドトンネル電流を発生させ、電荷蓄積層に電荷を捕捉させることによって行う。そして、このような書き込み方法を用いる場合には、極めて正確な高電圧の制御が必要になるため、本発明の高電圧検出回路を用いることが好適である。
【００５０】
以上、上記実施形態においては、正の高電圧を検出する高電圧検知回路を中心に説明をしたが、レプリカ検出回路におけるトランジスタの極性を反転させることによって、負の電圧を正確に検出する負電圧検知回路を構成することも可能である。
【００５１】
また上記実施形態においては、ＰＭＯＳトランジスタＭＰ１０とＭＰ１１は同じサイズであり、ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１及びＭＮ１２はすべて同じサイズであることを前提とした説明をしたが、トランジスタのサイズ、特にゲート幅を異ならせて電流駆動能力に差をつけてもよい。この場合においても、Ｉｒｅｆ１０とＩｒｅｆ１３はトランジスタのサイズに応じた比例関係が維持される。
【符号の説明】
【００５２】
１０    参照電流発生回路
２０    Ｉｒｅｆ変換回路
３０    高電圧シフト回路
４０    参照電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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