(57)【要約】【課題】ライトディスターブを低減しつつ、読み出しポートを分離することが可能な半導体記憶装置を提供する。【解決手段】メモリセル１は読み出しポート２が設けられた８トランジスタ型ＳＲＡＭセルにて構成され、カップリングドライバ４は、読み出しポート２と記憶ノードＮＴとの間の容量結合に基づいて記憶ノードＮＴの電位を制御し、メモリセル１への書き込み動作時に書き込みデータに応じた電位の方向と一致するように記憶ノードＮＴの電位を変化させることにより、メモリセル１への書き込み動作をアシストする。【選択図】      図１
2012133841.tif 000002
【特許請求の範囲】
【請求項１】
相補的にデータを記憶する一対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動されるビット線対と、
前記メモリセルの書き込み時にロウ選択を行う書き込み用ワード線と、
前記メモリセルから読み出されたデータに基づいて駆動される読み出し用ビット線と、
前記メモリセルに設けられ、前記記憶ノードの保持されたデータに基づいて前記読み出し用ビット線を駆動する読み出しポートと、
前記メモリセルの読み出し時に前記読み出しポートを介してロウ選択を行う読み出し用ワード線と、
前記読み出しポートを介して前記記憶ノードの電位を制御することにより、前記メモリセルへの書き込み動作をアシストするカップリングドライバとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記カップリングドライバは、前記読み出しポートと前記記憶ノードとの間の容量結合に基づいて前記記憶ノードの電位を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記カップリングドライバは、前記メモリセルへの書き込み動作時において、書き込みデータに応じた電位の方向と一致するように前記記憶ノードの電位を制御することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記カップリングドライバは、前記メモリセルへの書き込み動作時において、書き込みデータに応じた電位の方向と異なるように前記記憶ノードの電位を一旦制御してから、前記書き込みデータに応じた電位の方向と一致するように前記記憶ノードの電位を制御することを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、
第１の駆動トランジスタと、
第２の駆動トランジスタと、
前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにドレインが接続され、前記ビット線対の一方にソースが接続され、前記書き込み用ワード線にゲートが接続された第１の伝送トランジスタと、
前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインと前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートにドレインが接続され、前記ビット線対の他方にソースが接続され、前記書き込み用ワード線にゲートが接続された第２の伝送トランジスタと、
前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインにゲートが接続された読み出し専用駆動トランジスタと、
前記読み出し専用駆動トランジスタのドレインにドレインが接続され、前記読み出し用ビット線にソースが接続され、前記読み出し用ワード線にゲートが接続された読み出し専用伝送トランジスタとを備えることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記カップリングドライバは、前記読み出し専用駆動トランジスタのソースまたはドレインのいずれか少なくともいずれか一方と、前記読み出し専用駆動トランジスタのゲートとの間の容量結合に基づいて前記記憶ノードの電位を制御することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
第１の駆動トランジスタ、第２の駆動トランジスタ、第１の伝送トランジスタおよび第２の伝送トランジスタのしきい値電圧よりも、前記読み出し専用駆動トランジスタおよび前記読み出し専用伝送トランジスタのしきい値電圧の方が低いことを特徴とする請求項５または６に記載の半導体記憶装置。
【請求項８】
前記カップリングドライバは、書き込み動作のアシストを無効化する切り替え部をさらに備えることを特徴とする請求項１から７のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
携帯機器で使用されるＬＳＩは、バッテリーでの駆動時間を長くするため低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケーリングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの動作マージンが減少し、ＳＲＡＭの動作電圧を下げることが困難となっている。このため、ＳＲＡＭの動作電圧が律速してＬＳＩ全体の電源電圧を下げられなくなっている。
【０００３】
従来の６トランジスタ型ＳＲＡＭセルでは、ワード線が選択された際に、フリップフロップの記憶ノードの電位がビット線の電位に引っぱられ、フリップフロップに保持されたデータが不安定となる。このため、電源電圧が低下すると、フリップフロップにデータを保持させるマージンがとれなくなり、データ破壊が起こる。このようなリードディスターブを解消するために、ＳＲＡＭセルを８トランジスタ構成にすることで、読み出しポートを分離する方法がある。この８トランジスタ型ＳＲＡＭセルでは、読み出し時にワード線が選択されても、フリップフロップの記憶ノードがビット線と遮断されたままになるため、フリップフロップの記憶ノードの電位がビット線の電位に引っぱられることがなく、リードディスターブを防ぐことが可能となる。
【０００４】
一方、８トランジスタ型のＳＲＡＭセルでは、書き込み動作時には、ワード線が選択されると、フリップフロップの記憶ノードがビット線と接続される。このため、電源電圧が低下すると、フリップフロップにデータを保持させるマージンがとれなくなり、ライトディスターブが発生することがあった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｌ  Ｃｈａｎｇ，ｅｔ  ａｌ．，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ２００４，ｐ１２８
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、ライトディスターブを低減しつつ、読み出しポートを分離することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、メモリセルと、ビット線対と、書き込み用ワード線と、読み出し用ビット線と、読み出しポートと、読み出し用ワード線と、カップリングドライバとが設けられている。メモリセルは、相補的にデータを記憶する一対の記憶ノードが設けられている。ビット線対は、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される。書き込み用ワード線は、前記メモリセルの書き込み時にロウ選択を行う。読み出し用ビット線は、前記メモリセルから読み出されたデータに基づいて駆動される。読み出しポートは、前記記憶ノードの保持されたデータに基づいて前記読み出し用ビット線を駆動する。読み出し用ワード線は、前記メモリセルの読み出し時に前記読み出しポートを介してロウ選択を行う。カップリングドライバは、前記読み出しポートを介して前記記憶ノードの電位を制御することにより、前記メモリセルへの書き込み動作をアシストする。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【図２】図２は、図１の半導体記憶装置の書き込み動作時の各部の電圧波形を示すタイミングチャートである。
【図３】図３は、第２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【図４】図４は、第２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図１において、この半導体記憶装置には、メモリセル１、読み出しポート２、ライトドライバ３、カップリングドライバ４、接地トランジスタＤＴおよびプリチャージトランジスタＰＴが設けられている。メモリセル１は、相補的にデータを記憶することができ、例えば、８トランジスタ型ＳＲＡＭセルを用いることができる。ここで、メモリセル１には、メモリセル１からのデータの読み出し経路を、メモリセル１へのデータの書き込み経路と分離する読み出しポート２が設けられている。
【００１１】
具体的には、メモリセル１には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＴ１、Ｔ２、読み出し専用伝送トランジスタＲＴおよび読み出し専用駆動トランジスタＲＤが設けられている。なお、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＴ１、Ｔ２のしきい値電圧よりも、読み出し専用伝送トランジスタＲＴおよび読み出し専用駆動トランジスタＲＤのしきい値電圧の方が低いことが好ましい。
【００１２】
なお、負荷トランジスタＬ１、Ｌ２としてはＰチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、伝送トランジスタＴ１、Ｔ２、読み出し専用伝送トランジスタＲＴおよび読み出し専用駆動トランジスタＲＤとしてはＮチャンネル電界効果トランジスタを用いることができる。
【００１３】
また、このメモリセル１には、書き込み用ワード線ＷＷＬ、読み出し用ワード線ＲＷＬ、一対のビット線ＢＬＴ、ＢＬＣおよび読み出し用ビット線ＲＢＬが設けられている。なお、書き込み用ワード線ＷＷＬおよび読み出し用ワード線ＲＷＬは、互いに平行に配置することができる。また、ビット線ＢＬＴ、ＢＬＣおよび読み出し用ビット線ＲＢＬは、書き込み用ワード線ＷＷＬおよび読み出し用ワード線ＲＷＬと直交するように配置することができる。
【００１４】
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成され、駆動トランジスタＤ１と負荷トランジスタＬ１との接続点には記憶ノードＮＴが設けられている。駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成され、駆動トランジスタＤ２と負荷トランジスタＬ２との接続点には記憶ノードＮＣが設けられている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００１５】
また、伝送トランジスタＴ１のドレインには、駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートと駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインが接続され、伝送トランジスタＴ１のソースには、ビット線ＢＬＴが接続され、伝送トランジスタＴ１のゲートには、書き込み用ワード線ＷＷＬが接続されている。
【００１６】
また、伝送トランジスタＴ２のドレインには、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインと駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートが接続され、伝送トランジスタＴ２のソースには、ビット線ＢＬＣが接続され、伝送トランジスタＴ２のゲートには、書き込み用ワード線ＷＷＬが接続されている。
【００１７】
また、読み出し専用駆動トランジスタＲＤのゲートには、駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートと駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインが接続されている。
【００１８】
また、読み出し専用伝送トランジスタＲＴのドレインには、読み出し専用駆動トランジスタＲＤのドレインが接続され、読み出し専用伝送トランジスタＲＴのソースには、読み出し用ビット線ＲＢＬが接続され、読み出し専用伝送トランジスタＲＴのゲートには、読み出し用ワード線ＲＷＬが接続されている。
【００１９】
ライトドライバ３は、メモリセル１へのデータの書き込み動作時にビット線ＢＬＴ、ＢＬＣを相補的に駆動することができる。すなわち、ライトドライバ３は、ビット線ＢＬＴをハイレベルに設定した時はビット線ＢＬＣをロウレベルに設定し、ビット線ＢＬＴをロウレベルに設定した時はビット線ＢＬＣをハイレベルに設定することができる。
【００２０】
具体的には、ライトドライバ３には、ライトトランジスタＷ１〜Ｗ４が設けられている。なお、ライトトランジスタＷ１、Ｗ３としてはＰチャンネル電界効果トランジスタ、ライトトランジスタＷ２、Ｗ４としてはＮチャンネル電界効果トランジスタを用いることができる。
【００２１】
そして、ライトトランジスタＷ１、Ｗ２は互いに直列に接続され、その接続点はビット線ＢＬＴに接続されている。ライトトランジスタＷ３、Ｗ４は互いに直列に接続され、その接続点はビット線ＢＬＣに接続されている。また、ライトトランジスタＷ１のゲートには、書き込み制御反転信号ＷＣｂが入力され、ライトトランジスタＷ２のゲートには、書き込み制御信号ＷＴが入力され、ライトトランジスタＷ３のゲートには、書き込み制御反転信号ＷＴｂが入力され、ライトトランジスタＷ４のゲートには、書き込み制御信号ＷＣが入力される。なお、書き込み制御信号ＷＴ、ＷＣは、読み出し動作ではロウレベルに設定される。また、書き込み動作では、書き込み制御信号ＷＴがロウレベルの場合は、書き込み制御信号ＷＣがハイレベルに設定され、書き込み制御信号ＷＴがハイレベルの場合は、書き込み制御信号ＷＣがロウレベルに設定される。書き込み制御反転信号ＷＴｂは、書き込み制御信号ＷＴを反転させた信号、書き込み制御反転信号ＷＣｂは、書き込み制御信号ＷＣを反転させた信号である。
【００２２】
カップリングドライバ４は、読み出しポート２を介して記憶ノードＮＴの電位を制御することにより、メモリセル１への書き込み動作をアシストすることができる。ここで、カップリングドライバ４は、読み出しポート２と記憶ノードＮＴとの間の容量結合に基づいて記憶ノードＮＴの電位を制御することができる。また、カップリングドライバ４は、メモリセル１への書き込み動作をアシストするために、メモリセル１への書き込み動作時に書き込みデータに応じた電位の方向と一致するように記憶ノードＮＴの電位を制御することができる。なお、カップリングドライバ４は、カラムごとに設けることができる。また、カラム選択回路がある場合には、データ入出力回路ごとに設けることができる。
【００２３】
具体的には、カップリングドライバ４には、カップリング制御トランジスタＰ１〜Ｐ１０が設けられている。なお、カップリング制御トランジスタＰ１、Ｐ２、Ｐ５、Ｐ６、Ｐ９としてはＰチャンネル電界効果トランジスタ、カップリング制御トランジスタＰ３、Ｐ４、Ｐ７、Ｐ８、Ｐ１０としてはＮチャンネル電界効果トランジスタを用いることができる。
【００２４】
そして、カップリング制御トランジスタＰ１〜Ｐ４は互いに直列接続され、カップリング制御トランジスタＰ２、Ｐ３の接続点は読み出し専用駆動トランジスタＲＤのソースに接続されている。また、カップリング制御トランジスタＰ５〜Ｐ８は互いに直列接続され、カップリング制御トランジスタＰ６、Ｐ７の接続点は読み出し専用駆動トランジスタＲＤのソースに接続されている。また、カップリング制御トランジスタＰ９、Ｐ１０は互いに並列接続され、カップリング制御トランジスタＰ９、Ｐ１０のドレインは読み出し用ビット線ＲＢＬに接続され、カップリング制御トランジスタＰ９、Ｐ１０のソースは読み出し専用駆動トランジスタＲＤのソースに接続されている。
【００２５】
また、カップリング制御トランジスタＰ１のゲートには、書き込み制御反転信号ＷＴｂが入力され、カップリング制御トランジスタＰ５のゲートには、書き込み制御反転信号ＷＣｂが入力される。カップリング制御トランジスタＰ４のゲートには、書き込み制御信号ＷＣが入力され、カップリング制御トランジスタＰ８のゲートには、書き込み制御信号ＷＴが入力される。カップリング制御トランジスタＰ２、Ｐ７のゲートには、クロック信号ｄＣＫが入力され、カップリング制御トランジスタＰ３、Ｐ６のゲートには、クロック反転信号ｄＣＫｂが入力される。なお、クロック反転信号ｄＣＫｂは、クロック信号ｄＣＫを反転させた信号である。カップリング制御トランジスタＰ９のゲートには、ライトイネーブル反転信号Ｗｂが入力され、カップリング制御トランジスタＰ１０のゲートには、ライトイネーブル信号Ｗが入力される。なお、ライトイネーブル反転信号Ｗｂは、ライトイネーブル信号Ｗを反転させた信号である。
【００２６】
また、読み出し専用駆動トランジスタＲＤのソースは接地トランジスタＤＴを介して接地されている。ここで、接地トランジスタＤＴのゲートにはリードイネーブル信号Ｒが入力される。なお、接地トランジスタＤＴとしてはＮチャンネル電界効果トランジスタを用いることができる。
【００２７】
また、読み出し用ビット線ＲＢＬはプリチャージトランジスタＰＴを介して電源電位に接続されている。ここで、プリチャージトランジスタＰＴのゲートにはプリチャージ信号ＰＣＢが入力される。なお、プリチャージトランジスタＰＴとしてはＰチャンネル電界効果トランジスタを用いることができる。
【００２８】
そして、読み出し動作では、リードイネーブル信号Ｒが立ち上がり、接地トランジスタＤＴがオンすることで、読み出し専用駆動トランジスタＲＤのソースが接地される。また、読み出し用ワード線ＲＷＬの電位が立ち上がる前に、プリチャージ信号ＰＣＢがロウレベルに設定され、プリチャージトランジスタＰＴがオンすることで、読み出し用ビット線ＲＢＬがハイレベルにプリチャージされる。
【００２９】
そして、読み出し用ビット線ＲＢＬがハイレベルにプリチャージされると、プリチャージ信号ＰＣＢが立ち上がることで、プリチャージトランジスタＰＴがオフし、読み出し用ビット線ＲＢＬが電源電位から切り離される。
【００３０】
そして、読み出し用ワード線ＲＷＬの電位が立ち上がると、読み出し専用伝送トランジスタＲＴがオンする。このため、記憶ノードＮＴに保持されたデータに応じて読み出し用ビット線ＲＢＬが読み出し専用駆動トランジスタＲＤを介して駆動されることで、記憶ノードＮＴに保持されたデータが読み出し用ビット線ＲＢＬを介して読み出される。
【００３１】
図２は、図１の半導体記憶装置の書き込み動作時の各部の電圧波形を示すタイミングチャートである。なお、ｖｓｓｒは、読み出し専用駆動トランジスタＲＤのソース電位、ｒｂｌは読み出し用ビット線ＲＢＬの電位を示す。
図２において、図１の半導体記憶装置の書き込み動作では、記憶ノードＮＴに論理値‘０’が書き込まれる場合、書き込み制御信号ＷＴがハイレベル、書き込み制御信号ＷＣがロウレベルに設定される。このため、ライトトランジスタＷ１、Ｗ４がオフするとともに、ライトトランジスタＷ２、Ｗ３がオンし、ビット線ＢＬＴがロウレベルに設定されるとともに、ビット線ＢＬＣがハイレベルに設定される。
【００３２】
そして、書き込みデータに応じてビット線ＢＬＴ、ＢＬＣの電位が確定した後、書き込み用ワード線ＷＷＬの電位が立ち上がると、伝送トランジスタＴ１、Ｔ２がオンする。このため、伝送トランジスタＴ１、Ｔ２を介してビット線ＢＬＴ、ＢＬＣの電位が記憶ノードＮＴ、ＮＣにそれぞれ印加され、記憶ノードＮＴの電位がロウレベルに引き下げられるとともに、記憶ノードＮＣの電位がハイレベルに引き上げられる。
【００３３】
また、書き込み制御信号ＷＴがハイレベル、書き込み制御信号ＷＣがロウレベルに設定されると、カップリング制御トランジスタＰ１、Ｐ８がオン、カップリング制御トランジスタＰ４、Ｐ５がオフする。また、クロック信号ｄＣＫが立ち上がる前は、カップリング制御トランジスタＰ２、Ｐ３がオン、カップリング制御トランジスタＰ６、Ｐ７がオフする。
【００３４】
このため、読み出し専用駆動トランジスタＲＤのソースはカップリング制御トランジスタＰ１、Ｐ２を介して電源電位に接続され、読み出し専用駆動トランジスタＲＤのソースはハイレベルに設定される。
【００３５】
そして、書き込み用ワード線ＷＷＬの電位が立ち上がった後に、クロック信号ｄＣＫが立ち上がると、カップリング制御トランジスタＰ２、Ｐ３がオフ、カップリング制御トランジスタＰ６、Ｐ７がオンする。
【００３６】
このため、読み出し専用駆動トランジスタＲＤのソースはカップリング制御トランジスタＰ６、Ｐ７を介して接地電位に接続され、読み出し専用駆動トランジスタＲＤのソースはロウレベルに設定される。
【００３７】
また、書き込み動作では、ライトイネーブル信号Ｗがハイレベルになることにより、カップリング制御トランジスタＰ９、Ｐ１０がオンし、読み出し専用駆動トランジスタＲＤのソースは読み出し用ビット線ＲＢＬに接続される。また、読み出し用ワード線ＲＷＬの電位がハイレベルに設定されることにより、読み出し専用伝送トランジスタＲＴがオンする。このため、読み出し専用駆動トランジスタＲＤのソースは読み出し用ビット線ＲＢＬを介して読み出し専用駆動トランジスタＲＤのドレインに接続され、読み出し専用駆動トランジスタＲＤのソースとドレインは同電位に設定されることで、読み出し専用駆動トランジスタＲＤのドレインはロウレベルに設定される。
【００３８】
そして、読み出し専用駆動トランジスタＲＤのソースおよびドレインがロウレベルに設定されると、読み出し専用駆動トランジスタＲＤのソースおよびドレインが読み出し専用駆動トランジスタＲＤのゲートと容量結合することにより、記憶ノードＮＴの電位がロウレベルに引き下げられる。
【００３９】
このため、記憶ノードＮＴに論理値‘０’が書き込まれる場合、ビット線ＢＬＴを介して記憶ノードＮＴの電位をロウレベルに引き下げつつ、読み出し専用駆動トランジスタＲＤのソースおよびドレインを介して記憶ノードＮＴの電位をロウレベルに引き下げることができる。
【００４０】
一方、記憶ノードＮＴに論理値‘１’が書き込まれる場合、書き込み制御信号ＷＴがハイレベル、書き込み制御信号ＷＣがロウレベルに設定される。このため、ライトトランジスタＷ１、Ｗ４がオフするとともに、ライトトランジスタＷ２、Ｗ３がオンし、ビット線ＢＬＴがロウレベルに設定されるとともに、ビット線ＢＬＣがハイレベルに設定される。
【００４１】
そして、書き込みデータに応じてビット線ＢＬＴ、ＢＬＣの電位が確定した後、書き込み用ワード線ＷＷＬの電位が立ち上がると、伝送トランジスタＴ１、Ｔ２がオンする。このため、伝送トランジスタＴ１、Ｔ２を介してビット線ＢＬＴ、ＢＬＣの電位が記憶ノードＮＴ、ＮＣにそれぞれ印加され、記憶ノードＮＴの電位がハイレベルに引き上げられるとともに、記憶ノードＮＣの電位がロウレベルに引き下げられる。
【００４２】
また、書き込み制御信号ＷＴがロウレベル、書き込み制御信号ＷＣがハイレベルに設定されると、カップリング制御トランジスタＰ１、Ｐ８がオフ、カップリング制御トランジスタＰ４、Ｐ５がオンする。また、クロック信号ｄＣＫが立ち上がる前は、カップリング制御トランジスタＰ２、Ｐ３がオン、カップリング制御トランジスタＰ６、Ｐ７がオフする。
【００４３】
このため、読み出し専用駆動トランジスタＲＤのソースはカップリング制御トランジスタＰ３、Ｐ４を介して接地電位に接続され、読み出し専用駆動トランジスタＲＤのソースはロウレベルに設定される。
【００４４】
そして、書き込み用ワード線ＷＷＬの電位が立ち上がった後に、クロック信号ｄＣＫが立ち上がると、カップリング制御トランジスタＰ２、Ｐ３がオフ、カップリング制御トランジスタＰ６、Ｐ７がオンする。
【００４５】
このため、読み出し専用駆動トランジスタＲＤのソースはカップリング制御トランジスタＰ５、Ｐ６を介して電源電位に接続され、読み出し専用駆動トランジスタＲＤのソースはハイレベルに設定される。
【００４６】
また、書き込み動作では、ライトイネーブル信号Ｗがハイレベルになることにより、カップリング制御トランジスタＰ９、Ｐ１０がオンし、読み出し専用駆動トランジスタＲＤのソースは読み出し用ビット線ＲＢＬに接続される。また、読み出し用ワード線ＲＷＬの電位がハイレベルに設定されることにより、読み出し専用伝送トランジスタＲＴがオンする。このため、読み出し専用駆動トランジスタＲＤのソースは読み出し用ビット線ＲＢＬを介して読み出し専用駆動トランジスタＲＤのドレインに接続され、読み出し専用駆動トランジスタＲＤのソースとドレインは同電位に設定されることで、読み出し専用駆動トランジスタＲＤのドレインはハイレベルに設定される。
【００４７】
そして、読み出し専用駆動トランジスタＲＤのソースおよびドレインがハイレベルに設定されると、読み出し専用駆動トランジスタＲＤのソースおよびドレインが読み出し専用駆動トランジスタＲＤのゲートと容量結合することにより、記憶ノードＮＴの電位がハイレベルに引き上げられる。
【００４８】
このため、記憶ノードＮＴに論理値‘１’が書き込まれる場合、ビット線ＢＬＴを介して記憶ノードＮＴの電位をハイレベルに引き上げつつ、読み出し専用駆動トランジスタＲＤのソースおよびドレインを介して記憶ノードＮＴの電位をハイレベルに引き上げることができる。
【００４９】
これにより、カップリングドライバ４は、メモリセル１への書き込み動作時に書き込みデータに応じた電位の方向と一致するように記憶ノードＮＴの電位を変化させることができ、メモリセル１への書き込み動作をアシストすることができる。
【００５０】
このため、電源電圧が低下し、ビット線ＢＬＴ、ＢＬＣを介して記憶ノードＮＴ、ＮＣを駆動しただけでは記憶ノードＮＴ、ＮＣに保持されているデータを反転できない場合においても、記憶ノードＮＴ、ＮＣに保持されているデータを反転させることができ、書き込み不良を低減することができる。
【００５１】
ここで、選択カラム上で非選択ロウ上のメモリセル１では、書き込み用ワード線ＷＷＬがロウレベルに設定され、ビット線ＢＬＴ、ＢＬＣを介して記憶ノードＮＴ、ＮＣが駆動されないので、誤書き込みを防止することができる。
【００５２】
また、選択ロウ上で非選択カラム上のメモリセル１では、ビット線ＢＬＴ、ＢＬＣを介して記憶ノードＮＴ、ＮＣが駆動されるが、カップリングドライバ４によるアシストが行われないので、誤書き込みを防止することができる。
【００５３】
また、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＴ１、Ｔ２のしきい値電圧よりも、読み出し専用伝送トランジスタＲＴおよび読み出し専用駆動トランジスタＲＤのしきい値電圧を低くすることにより、読み出し専用伝送トランジスタＲＴおよび読み出し専用駆動トランジスタＲＤのスイッチング速度を高速化することができ、カップリングドライバ４によるカップリング効率を向上させることができる。
【００５４】
なお、図１の実施形態では、カップリングドライバ４は、メモリセル１への書き込み動作をアシストするために、読み出しポート２を介して記憶ノードＮＴの電位を制御する方法について説明したが、読み出しポートを介して記憶ノードＮＣの電位を制御するようにしてもよい。
【００５５】
また、図１の実施形態では、読み出しポート２が記憶ノードＮＴに接続された８トランジスタ型ＳＲＡＭセルを例にとって説明したが、各記憶ノードＮＴ、ＮＣに読み出しポートが別個に接続された１０トランジスタ型ＳＲＡＭセルに適用してもよい。
【００５６】
また、図２の実施形態では、カップリングドライバ４は、メモリセル１への書き込み動作時において、書き込みデータに応じた電位の方向と異なるように記憶ノードＮＴの電位を一旦制御してから、書き込みデータに応じた電位の方向と一致するように記憶ノードＮＴの電位を制御する方法について説明したが、書き込みデータに応じた電位の方向と異なるように記憶ノードＮＴの電位を一旦制御することなく、書き込みデータに応じた電位の方向と一致するように記憶ノードＮＴの電位を制御するようにしてもよい。
【００５７】
（第２実施形態）
図３は、第２実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図３において、この半導体記憶装置には、図１の半導体記憶装置のカップリングドライバ４の代わりにカップリングドライバ４´が設けられている。ここで、カップリングドライバ４´では、図１のカップリング制御トランジスタＰ９、Ｐ１０が省略されている。このため、図１のカップリングドライバ４では、読み出し専用駆動トランジスタＲＤのソースおよびドレインの両方と、読み出し専用駆動トランジスタＲＤのゲートとの間の容量結合に基づいて書き込み動作のアシストが行われるのに対し、図３のカップリングドライバ４´では、読み出し専用駆動トランジスタＲＤのソースと読み出し専用駆動トランジスタＲＤのゲートとの間の容量結合に基づいて書き込み動作のアシストが行われる。
【００５８】
これにより、カップリングドライバ４に比べてカップリングドライバ４´の素子数を削減することを可能としつつ、メモリセル１への書き込みのアシストを行わせることができ、リードディスターブを防止する読み出しポート２をメモリセル１に設けた場合においても、ライトディスターブを低減することが可能となる。
【００５９】
（第３実施形態）
図４は、第３実施形態に係る半導体記憶装置の概略構成を示す回路図である。
図４において、この半導体記憶装置には、図１の半導体記憶装置のカップリングドライバ４の代わりにカップリングドライバ４´´が設けられている。ここで、カップリングドライバ４´´では、図１のカップリングドライバ４に切り替え部５が追加されている。切り替え部５は、カップリングドライバ４´´による書き込み動作のアシストを無効化することができる。この切り替え部５は、例えば、メモリセル１からカップリングドライバ４´´を切り離すヒューズ素子を用いることができる。この切り替え部５の設定は、製品出荷前の書き込みテスト段階で行うことができる。
【００６０】
これにより、ライト不良のメモリセル１があるカラムだけカップリングドライバ４´´による書き込み動作のアシストを行わせ、ライト不良のメモリセル１がないカラムについてはカップリングドライバ４´´による書き込み動作のアシストを行わせないようにすることができ、カップリングドライバ４´´による消費電力の増大を抑制することができる。
【００６１】
なお、図４の例では、カップリングドライバ４´´による書き込み動作のアシストを無効化するために切り替え部５を設ける方法について説明したが、例えば、書き込み制御信号ＷＴ、ＷＣをロウレベルに固定するようにしてもよい。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１  メモリセル、２  読み出しポート、３  ライトドライバ、４、４´  カップリングドライバ、５  切り替え部、Ｄ１、Ｄ２  駆動トランジスタ、Ｌ１、Ｌ２  負荷トランジスタ、Ｔ１、Ｔ２  伝送トランジスタ、ＲＴ  読み出し専用伝送トランジスタ、ＲＤ  読み出し専用駆動トランジスタ、ＷＷＬ  書き込み用ワード線、ＲＷＬ  読み出し用ワード線、ＢＬＴ、ＢＬＣ  ビット線、ＲＢＬ  読み出し用ビット線、Ｗ１〜Ｗ４  ライトトランジスタ、ＤＴ  接地トランジスタ、ＰＴ  プリチャージトランジスタ、Ｐ１〜Ｐ１０  カップリング制御トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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