(57)【要約】【課題】消費電流を増加させることなく短時間で、アナログ信号をデジタル信号に高精度に変換する。【解決手段】デルタシグマ型Ａ／Ｄ変換器２において、デジタルフィルタ１１1によるＡ／Ｄ変換が開始される。デジタルフィルタ１１1のＡ／Ｄ変換時間が約１／２経過すると、デジタルフィルタ１１2がＡ／Ｄ変換を開始する。デジタルフィルタ１１1からＡ／Ｄ変換結果Ｋ１が出力されると、デジタルフィルタ１１1はリセットした後、再びＡ／Ｄ変換を開始する。そして、デジタルフィルタ１１1のＡ／Ｄ変換時間の約１／２が経過すると、デジタルフィルタ１１2のＡ／Ｄ変換が終了し、Ａ／Ｄ変換結果Ｋ２が出力される。このように、Ａ／Ｄ変換結果の出力間隔を、１つのデジタルフィルタによる構成と比べて２倍とすることにより、消費電流を増加させることなくＡ／Ｄ変換を高速化する。【選択図】図２
2012060250.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、
前記Ａ／Ｄ変換器は、
外部入力される入力電圧とフィードバック信号との引き算を行う減算器と、
前記減算器から出力された減算結果の信号を積分する積分器と、
前記積分器が積分した結果をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記減算器に出力するＤ／Ａ変換器と、
前記量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１、第２〜第Ｎのデジタルフィルタとを有し、
前記第２〜前記第Ｎのデジタルフィルタは、
前記第１のデジタルフィルタのフィルタリングが開始した後、前記第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に順次フィルタリングを開始することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記減算器に入力される入力電圧は、
充電池に充電放電される電流を電圧に変換したものであることを特徴とする半導体集積回路装置。
【請求項３】
外部入力される入力電圧とフィードバック信号との引き算を行う減算器と、
前記減算器から出力された減算結果の信号を積分する積分器と、
前記積分器が積分した結果をデジタル信号に変換して量子化する量子化器と、
前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記減算器に出力するＤ／Ａ変換器と、
制御信号に基づいて、前記量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１、第２〜第Ｎのデジタルフィルタとを有したＡ／Ｄ変換器と、
前記制御信号を前記Ａ／Ｄ変換器に出力し、前記第１〜前記第Ｎのデジタルフィルタの動作制御を行う制御部とを有し、
前記制御部は、
前記第１のデジタルフィルタのフィルタリングを開始する制御信号を出力した後、前記第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に、前記第２〜前記第Ｎのデジタルフィルタにフィルタリングを開始する前記制御信号を順次出力することを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記減算器に入力される入力電圧は、
充電池に充電放電される電流を電圧に変換したものであり、
前記制御部は、
前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換結果を積算し、前記充電池の電池充放電残量を算出することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯機器に使用される電池残量管理技術に関し、特に、充電池における高精度な電流測定に有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどの電子機器には、リチウムイオン電池などの二次電池が広く用いられている。この二次電池には、充電制御用の電池監視システムが設けられており、該半導体集積回路装置によって、過充電や過放電などの危険を回避しながら二次電池に最適な充電が行われるように制御されている。
【０００３】
電池監視システムは、たとえば、センス抵抗、および二次電池の充放電残量を算出する半導体集積回路装置から構成されている。また、半導体集積回路装置は、たとえば、デルタシグマ型Ａ／Ｄ(Analog /Digital)変換器とマイクロコンピュータから構成されている。
【０００４】
そして、電子機器に接続されている二次電池に充放電される電流をセンス抵抗によって微小電圧に変換し、変換した電圧をデルタシグマ型Ａ／Ｄ変換器によって、デジタル信号に変換（Ａ／Ｄ変換）する。
【０００５】
その変換結果は、マイクロコンピュータに出力され、該マイクロコンピュータは、入力されたＡ／Ｄ変換の結果を積算することで電池充放電残量を算出している。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような電池監視システムに用いられるデルタシグマ型Ａ／Ｄ変換器によるＡ／Ｄ変換技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
電子機器の使用時間を安定して延長するためには、二次電池の充放電残量を高速に、高精度で、かつ低消費電流にて測定することが必要となる。そのため、デルタシグマ型Ａ／Ｄ変換器においても、短時間に高精度Ａ／Ｄ変換を低消費電流で出力することが求められる。
【０００８】
デルタシグマ型Ａ／Ｄ変換器のＡ／Ｄ変換をより高精度にするためには、該デルタシグマ型Ａ／Ｄ変換器に設けられたデジタルフィルタのフィルタ長を長くすることが考えられる。
【０００９】
しかしながら、フィルタ長を長くした場合、上述したようにＡ／Ｄ変換結果を高精度化することはできるが、１回当たりのＡ／Ｄ変換の時間が長くなってしまい、高速性を妨げてしまうことになる。
【００１０】
また、Ａ／Ｄ変換の時間を短縮するには、フィルタ長を短くすればよいが、この場合、Ａ／Ｄ変換精度が低下してしまうという問題がある。
【００１１】
さらに、デルタシグマ型Ａ／Ｄ変換器の消費電流を抑えるには、該デルタシグマ型Ａ／Ｄ変換器に供給するクロック信号を低周波数として低速動作させることが考えられるが、この場合も、１回当たりのＡ／Ｄ変換の時間が長くなってしまうという問題がある。
【００１２】
逆に、デルタシグマ型Ａ／Ｄ変換器に高周波のクロック信号を供給すれば、Ａ／Ｄ変換の時間を短縮することができるが、消費電流が大幅に大きくなってしまうという問題がある。
【００１３】
このように、電池監視システムなどに用いられているデルタシグマ型Ａ／Ｄ変換器においては、高速化、高精度化、ならびに低消費電流化のすべてを満たすことが困難である。
【００１４】
本発明の目的は、消費電流を増加させることなく短時間で、アナログ信号をデジタル信号に高精度に変換することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、外部入力される入力電圧とフィードバック信号との引き算を行う減算器と、該減算器から出力された減算結果の信号を積分する積分器と、該積分器が積分した結果をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として減算器に出力するＤ／Ａ(Digital/Analog)変換器と、量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１、第２〜第Ｎのデジタルフィルタとを有し、第２〜第Ｎのデジタルフィルタは、第１のデジタルフィルタのフィルタリングが開始した後、第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に順次フィルタリングを開始するものである。
【００１８】
また、本発明は、減算器に入力される入力電圧が、充電池に充電放電される電流を電圧に変換したものである。
【００１９】
さらに、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明は、外部入力される入力電圧とフィードバック信号との引き算を行う減算器と、該減算器から出力された減算結果の信号を積分する積分器と、該積分器が積分した結果をデジタル信号に変換して量子化する量子化器と、該量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として該減算器に出力するＤ／Ａ変換器と、制御信号に基づいて、量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１、第２〜第Ｎのデジタルフィルタとを有したＡ／Ｄ変換器と、制御信号をＡ／Ｄ変換器に出力し、第１〜第Ｎのデジタルフィルタの動作制御を行う制御部とを有し、該制御部は、第１のデジタルフィルタのフィルタリングを開始する制御信号を出力した後、第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に、第２〜第Ｎのデジタルフィルタにフィルタリングを開始する制御信号を順次出力するものである。
【００２１】
また、本発明は、減算器に入力される入力電圧が、充電池に充電放電される電流を電圧に変換したものであり、制御部は、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換結果を積算し、充電池の電池充放電残量を算出するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
（１）Ａ／Ｄ変換器における消費電流を増加させることなく、高精度なＡ／Ｄ変換結果を短時間で出力することができる。
【００２４】
（２）また、上記（１）により、制御部が、充電池の正確な充放電残量を高速に、かつ低消費電流で算出することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態による電池充放電残量検出システムにおける構成の一例を示す説明図である。
【図２】図１の電池充放電残量検出システムに設けられたデルタシグマ型Ａ／Ｄ変換器における構成の一例を示すブロック図である。
【図３】図２のデルタシグマ型Ａ／Ｄ変換器に設けられたデジタルフィルタにおける構成の一例を示す説明図である。
【図４】２つのデジタルフィルタが設けられたデルタシグマ型Ａ／Ｄ変換器における構成の一例を示すブロック図である。
【図５】図４におけるデルタシグマ型Ａ／Ｄ変換器に設けられたデジタルフィルタに入力される各種信号の一例を示したタイミングチャートである。
【図６】図５の信号タイミングにおけるデジタルフィルタの動作タイミング、および本発明者が検討したデジタルフィルタの動作タイミングを示したタイミングチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
図１は、本発明の実施の形態による電池充放電残量検出システムにおける構成の一例を示す説明図、図２は、図１の電池充放電残量検出システムに設けられたデルタシグマ型Ａ／Ｄ変換器における構成の一例を示すブロック図、図３は、図２のデルタシグマ型Ａ／Ｄ変換器に設けられたデジタルフィルタにおける構成の一例を示す説明図、図４は、２つのデジタルフィルタが設けられたデルタシグマ型Ａ／Ｄ変換器における構成の一例を示すブロック図、図５は、図４におけるデルタシグマ型Ａ／Ｄ変換器に設けられたデジタルフィルタに入力される各種信号の一例を示したタイミングチャート、図６は、図５の信号タイミングにおけるデジタルフィルタの動作タイミング、および本発明者が検討したデジタルフィルタの動作タイミングを示したタイミングチャートである。
【００２８】
〈発明の概要〉
本発明の第１の概要は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器（デルタシグマ型Ａ／Ｄ変換器２）を備えた半導体集積回路装置であって、前記Ａ／Ｄ変換器は、外部入力される入力電圧とフィードバック信号との引き算を行う減算器（減算器７）と、前記減算器から出力された減算結果の信号を積分する積分器（積分器８）と、前記積分器が積分した結果をデジタル信号に変換して量子化する量子化器（量子化器９）と、前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記減算器に出力するＤ／Ａ変換器（Ｄ／Ａ変換器１０）と、前記量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１、第２〜第Ｎのデジタルフィルタ（デジタルフィルタ１１1〜１１N）とを有し、前記第２〜前記第Ｎのデジタルフィルタは、前記第１のデジタルフィルタのフィルタリングが開始した後、前記第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に順次フィルタリングを開始する構成からなるものである。
【００２９】
また、本発明の第２の概要は、外部入力される入力電圧とフィードバック信号との引き算を行う減算器（減算器７）と、前記減算器から出力された減算結果の信号を積分する積分器（積分器８）と、前記積分器が積分した結果をデジタル信号に変換して量子化する量子化器（量子化器９）と、前記量子化器から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として前記減算器に出力するＤ／Ａ変換器（Ｄ／Ａ変換器１０）と、制御信号（Ａ／Ｄ変換開始信号ＳＴ１〜ＳＴＮ）に基づいて、前記量子化器から出力されるデジタル信号をフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する第１〜第Ｎのデジタルフィルタ（デジタルフィルタ１１1〜１１N）とを有したＡ／Ｄ変換器と、前記制御信号を前記Ａ／Ｄ変換器に出力し、前記第１〜前記第Ｎのデジタルフィルタの動作制御を行う制御部（マイクロコンピュータ３）とを有し、前記制御部は、前記第１のデジタルフィルタのフィルタリングを開始する制御信号を出力した後、前記第１のデジタルフィルタが要するＡ／Ｄ変換時間をＮ分割した１／Ｎの時間が経過する毎に、前記第２〜前記第Ｎのデジタルフィルタにフィルタリングを開始する前記制御信号を順次出力する構成からなるものである。
【００３０】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００３１】
本実施の形態１において、電池充放電残量検出システム１は、携帯電話などの携帯機器に用いられる二次電池の充放電電流を検出するシステムである。電池充放電残量検出システム１は、図１に示すように、デルタシグマ型Ａ／Ｄ変換器２、およびマイクロコンピュータ３から構成されている。
【００３２】
デルタシグマ型Ａ／Ｄ変換器２、およびマイクロコンピュータ３は、たとえば、１つの半導体チップに形成された半導体集積回路装置からなり、該半導体集積回路装置には、センス抵抗４が外部接続されている。
【００３３】
デルタシグマ型Ａ／Ｄ変換器２は、センス抵抗４が検出した電圧をＡ／Ｄ変換し、その結果をマイクロコンピュータ３に出力する。マイクロコンピュータ３は、デルタシグマ型Ａ／Ｄ変換器２から出力されたＡ／Ｄ変換結果を積算してバッテリ５の電池充放電残量を算出し、その結果を携帯機器６に出力するとともに、デルタシグマ型Ａ／Ｄ変換器２の制御を司る。
【００３４】
センス抵抗４は、リチウムイオン電池などの二次電池からなるバッテリ５の負極端子と携帯機器６の負極側の電源ラインとの間に直列接続されており、該バッテリ５に充電放電される電流を電圧に変換する。携帯機器６は、たとえば、デジタルカメラや携帯電話などの二次電池が用いられる電子機器からなる。
【００３５】
また、デルタシグマ型Ａ／Ｄ変換器２の入力部には、センス抵抗４が変換した電圧が入力されるように接続されている。さらに、デルタシグマ型Ａ／Ｄ変換器２には、マイクロコンピュータ３から出力されるクロック信号ＣＫ、およびＡ／Ｄ変換開始信号ＳＴ１〜ＳＴＮがそれぞれ入力されるように接続されている。
【００３６】
クロック信号ＣＫは、デルタシグマ型Ａ／Ｄ変換器２の動作クロックとして供給され、Ａ／Ｄ変換開始信号ＳＴ１〜ＳＴＮは、デルタシグマ型Ａ／Ｄ変換器２がＡ／Ｄ変換を開始する際に出力され、後述するデジタルフィルタ１１1〜１１N（Ｎ＝自然数）をそれぞれリセットするリセット信号となる。
【００３７】
マイクロコンピュータ３には、デルタシグマ型Ａ／Ｄ変換器２が処理したＡ／Ｄ変換結果Ｋ１〜ＫＮがそれぞれ入力されるように接続されている。
【００３８】
図２は、電池充放電残量検出システム１に設けられたデルタシグマ型Ａ／Ｄ変換器２における構成の一例を示すブロック図である。
【００３９】
デルタシグマ型Ａ／Ｄ変換器２は、図示するように、減算器７、積分器８、量子化器９、Ｄ／Ａ変換器１０、およびＮ個のデジタルフィルタ１１1〜１１Nから構成されている。
【００４０】
減算器７の一方の入力部には、センス抵抗４によって検出された電圧が入力され、該減算器７の他方の入力部には、Ｄ／Ａ変換器１０の出力部が接続されている、減算器７は、センス抵抗４によって検出された電圧とＤ／Ａ変換器１０から出力されたフィードバック信号（電圧）との引き算を行う。
【００４１】
減算器７の出力部には、積分器８の入力部が接続されており、該積分器８の出力部には、量子化器９の入力部が接続されている。積分器８は、減算器７から出力された信号を積分し、量子化器９は、積分器８が積分した結果をデジタル信号に変換して量子化する。
【００４２】
量子化器９の出力部には、デジタルフィルタ１１1〜１１Nの入力部、ならびにＤ／Ａ変換器１０の入力部がそれぞれ接続されている。Ｄ／Ａ変換器１０は、量子化器９から出力されたデジタル信号をアナログ信号に変換してフィードバック信号として減算器７に出力する。
【００４３】
デジタルフィルタ１１1〜１１Nは、量子化器９から出力されたデジタル信号を、マイクロコンピュータ３のＡ／Ｄ変換開始信号ＳＴ１〜ＳＴＮに基づいて異なるタイミングでそれぞれフィルタリングし、マルチビットのデジタル信号に復調してＡ／Ｄ変換値として出力する。
【００４４】
また、減算器７、積分器８、量子化器９、Ｄ／Ａ変換器１０、およびＮ個のデジタルフィルタ１１1〜１１Nには、動作クロックとして前述したマイクロコンピュータ３から出力されるクロック信号ＣＫがそれぞれ供給されている。
【００４５】
さらに、デジタルフィルタ１１1〜１１Nには、マイクロコンピュータ３から出力されるＡ／Ｄ変換開始信号ＳＴ１〜ＳＴＮがそれぞれ供給されている。
【００４６】
このデルタシグマ型Ａ／Ｄ変換器２の動作は、センス抵抗４が検出した電圧とＤ／Ａ変換器１０がアナログに変換した電圧とを減算器７によって引き算し、その減算結果を積分器８で積分する。
【００４７】
積分器８は、積分した結果を量子化器９に出力し、該量子化器９が積分器８の出力電圧を判定することでクロック信号ＣＫに同期したデジタル信号が出力される。また、Ｄ／Ａ変換器１０は、量子化器９から出力されたデジタル信号をアナログ電圧に変換する。
【００４８】
量子化器９から出力されるデジタル信号は、デジタルフィルタ１１1〜１１Nによってフィルタリングされ、デルタシグマ型Ａ／Ｄ変換器２のＡ／Ｄ変換結果Ｋ１〜ＫＮとして出力される。
【００４９】
図３は、デジタルフィルタ１１1（〜１１N）における構成の一例を示す説明図である。
【００５０】
デジタルフィルタ１１1（〜１１N）は、論理積回路１２、遅延部１３、ならびに加算器１４から構成されている。論理積回路１２の一方の入力部には、マイクロコンピュータ３から出力されるＡ／Ｄ変換開始信号ＳＴ１（〜ＳＴＮ）が入力されるように接続されている。
【００５１】
また、論理積回路１２の他方の入力部には、量子化器９から出力されるデジタル信号が入力されるように接続されている。論理積回路１２の後段には、遅延部１３が接続されている。
【００５２】
遅延部１３は、Ｍ個の遅延素子１３1〜１３Mが直列接続された構成からなり、各々の遅延素子１３1〜１３Mの他方の出力部には、加算器１４がそれぞれ接続されている。加算器１４は、遅延素子１３1〜１３Mから出力される結果を加算して出力し、デルタシグマ型Ａ／Ｄ変換器２のＡ／Ｄ変換結果として出力する。遅延素子１３1〜１３Mは、入力信号を遅延させて出力する。
【００５３】
遅延素子１３1〜１３M、ならびに加算器１４には、マイクロコンピュータ３から出力されるＡ／Ｄ変換開始信号ＳＴ１（〜ＳＴＮ）がそれぞれ入力されるように接続されている。遅延素子１３1〜１３M、および加算器１４は、たとえば、Ａ／Ｄ変換開始信号がＬｏ信号となった際にリセットが行われる。
【００５４】
Ａ／Ｄ変換開始信号ＳＴ１（〜ＳＴＮ）がＬｏ信号からＨｉ信号となり、論理積回路１２を介して遅延部１３に入力されたデジタル信号は、遅延素子１３1から順次後段に接続されている遅延素子１３2〜１３Mにある遅延時間が経過する毎に送られ、全ての遅延素子１３1〜１３Mに信号が入力されたところで、加算器１４が各遅延素子１３1〜１３Mのデジタル信号を加算し、Ａ／Ｄ変換結果として出力する。ここで、遅延部１３に設けられた遅延素子１３1〜１３Mの数をデジタルフィルタ長という。
【００５５】
その変換結果は、マイクロコンピュータ３に出力され、該マイクロコンピュータ３は、入力されたＡ／Ｄ変換の結果を積算することで、バッテリ５における電池充放電残量を算出している。
【００５６】
次に、本実施の形態におけるデルタシグマ型Ａ／Ｄ変換器２に設けられたデジタルフィルタの動作について説明する。
【００５７】
ここでは、説明を容易にするために、デルタシグマ型Ａ／Ｄ変換器２のデジタルフィルタ数をＮ＝２とし、図４に示すように、２つのデジタルフィルタ１１1，１１2を有する構成とする。また、その他の接続構成については、減算器７、積分器８、量子化器９、およびＤ／Ａ変換器１０からなり、図１と同様となっている。
【００５８】
デジタルフィルタ１１1には、マイクロコンピュータ３から出力されるクロック信号ＣＫ、およびＡ／Ｄ変換開始信号ＳＴ１がそれぞれ入力されるように接続されており、デジタルフィルタ１１2には、マイクロコンピュータ３から出力されるクロック信号ＣＫ、ならびにＡ／Ｄ変換開始信号ＳＴ２がそれぞれ入力されるように接続されている。
【００５９】
図５は、図４におけるデルタシグマ型Ａ／Ｄ変換器２に設けられたデジタルフィルタ１１1，１１2に入力される各種信号の一例を示したタイミングチャートである。
【００６０】
図５において、上方から下方にかけては、マイクロコンピュータ３から出力されるクロック信号ＣＫ、マイクロコンピュータ３から出力されるＡ／Ｄ変換開始信号ＳＴ１、およびマイクロコンピュータ３から出力されるＡ／Ｄ変換開始信号ＳＴ２の信号タイミングをそれぞれ示している。
【００６１】
また、図６は、図５の信号タイミングにおけるデジタルフィルタ１１1，１１2の動作タイミング、および本発明者が検討したデジタルフィルタが１つの場合を示したタイミングチャートである。
【００６２】
まず、クロック信号ＣＫに同期したＡ／Ｄ変換開始信号ＳＴ１がＬｏ信号からＨｉ信号に遷移すると、デジタルフィルタ１１1によるＡ／Ｄ変換が開始される。続いて、デジタルフィルタ１１1によるＡ／Ｄ変換時間の約１／２が経過したところで、Ａ／Ｄ変換開始信号ＳＴ２がマイクロコンピュータ３から出力される。
【００６３】
デジタルフィルタ１１2は、Ａ／Ｄ変換開始信号ＳＴ２を受けて、Ａ／Ｄ変換処理を開始する。そして、デジタルフィルタ１１1のＡ／Ｄ変換処理が終了し、Ａ／Ｄ変換結果Ｋ１が該デジタルフィルタ１１1から出力されると、Ａ／Ｄ変換開始信号ＳＴ１がＨｉ信号からＬｏ信号に遷移し、デジタルフィルタ１１1における遅延部１３1〜１３M、ならびに加算器１４がそれぞれリセットされる。
【００６４】
遅延部１３1〜１３M、および加算器１４のリセットが終了すると、Ａ／Ｄ変換開始信号ＳＴ１はＨｉ信号となり、再びデジタルフィルタ１１1によるＡ／Ｄ変換処理が開始される。
【００６５】
その後、デジタルフィルタ１１1によるＡ／Ｄ変換時間の約１／２が経過すると、デジタルフィルタ１１2のＡ／Ｄ変換処理が終了し、Ａ／Ｄ変換結果Ｋ２が該デジタルフィルタ１１2から出力される。
【００６６】
そして、Ａ／Ｄ信変換始信号ＳＴ２がＨｉ信号からＬｏ信号に遷移し、デジタルフィルタ１１2における遅延部１３1〜１３M、ならびに加算器１４がそれぞれリセットされた後、Ａ／Ｄ変換開始信号ＳＴ２がＨｉ信号となり、再びデジタルフィルタ１１2によるＡ／Ｄ変換処理が開始される。以降、上記した動作が繰り返し行われることになる。
【００６７】
デジタルフィルタ１１1，１１2の動作は、図６の上方に示すように、はじめにデジタルフィルタ１１1が動作した後、該デジタルフィルタ１１1の動作時間の１／２が経過したところで、デジタルフィルタ１１2が動作することになる。
【００６８】
一方、デジタルフィルタが１つだけの場合には、図６の下方に示すように、該デジタルフィルタからのＡ／Ｄ変換結果の出力間隔が、デジタルフィルタ１１1の出力間隔と同じになる。
【００６９】
よって、２つのデジタルフィルタ１１1，１１2を有した構成の場合、１つのデジタルフィルタによる構成と比較すると、Ａ／Ｄ変換結果の出力間隔が、１つのデジタルフィルタによる構成に比べて２倍の出力間隔となるので、Ａ／Ｄ変換を高速化することができる。
【００７０】
また、Ａ／Ｄ変換結果の出力間隔が、１つのデジタルフィルタによる構成に比べて２倍となるので、Ａ／Ｄ変換を高速化するためにデジタルフィルタ長を短くして変換精度を低下させることなくことがなくなる。
【００７１】
さらに、Ａ／Ｄ変換を高速化できるので、デルタシグマ型Ａ／Ｄ変換器２に供給するクロック信号ＣＫの周波数を高くしてＡ／Ｄ変換速度を上げるなどの処理を不要とすることができる。
【００７２】
図４では、デルタシグマ型Ａ／Ｄ変換器２が２つのデジタルフィルタ１１1，１１2を有した構成としたが、デジタルフィルタを３個以上、またはそれ以上を有する構成とすることにより、より高速に、かつ高精度なＡ／Ｄ変換を低消費電流で行うことができる。
【００７３】
たとえば、デジタルフィルタがＮ個（Ｎ＝３以上）の場合には、Ａ／Ｄ変換開始信号の信号タイミングをＡ／Ｄ変換時間をＮ分割した１／Ｎずつずらして各々のデジタルフィルタに入力することにより、Ａ／Ｄ変換時間を１つのデジタルフィルタによる構成に比べて１／Ｎに短縮することができる。
【００７４】
それにより、本実施の形態によれば、デルタシグマ型Ａ／Ｄ変換器２における消費電流を抑えながら、高精度なＡ／Ｄ変換結果を短時間で提供することができる。
【００７５】
また、デルタシグマ型Ａ／Ｄ変換器２を用いて電池充放電残量検出システム１を構成することにより、バッテリ５の正確な充放電残量を高速に、かつ低消費電流で算出することが可能となり、携帯機器６の使用時間を安定して延長することが可能となる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、電子機器に用いられる二次電池における充放電残量の管理技術に適している。
【符号の説明】
【００７８】
１  電池充放電残量検出システム
２  デルタシグマ型Ａ／Ｄ変換器
３  マイクロコンピュータ
４  センス抵抗
５  バッテリ
６  携帯機器
７  減算器
８  積分器
９  量子化器
１０  Ｄ／Ａ変換器
１１1〜１１N  デジタルフィルタ
１２  論理積回路
１３  遅延部
１３1〜１３M  遅延素子
１４  加算器
ＣＫ  クロック信号
ＳＴ１〜ＳＴＮ  Ａ／Ｄ変換開始信号
Ｋ１〜ＫＮ  Ａ／Ｄ変換結果
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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