(57)【要約】【課題】酸化物反応層の寄生抵抗の低減を図り、動作特性の向上を図った電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を提供する。【解決手段】ＴＦＴ素子１は、ａ−Ｓｉ膜５上に形成されたＰドープｎ＋ａ−Ｓｉ膜６と、Ｐドープｎ＋ａ−Ｓｉ膜６上に形成された１ｎｍ以下のＳｉ酸化膜７を有している。電極配線膜となるＣｕ合金膜８が、Ｓｉ酸化膜７上にスパッタリングにより形成されている。Ｃｕ合金膜８は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｃｕ合金膜は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有し、シリコン半導体素子の電極配線膜の形成に使用されることを特徴とする電子デバイス配線用Ｃｕ合金スパッタリングターゲット材。
【請求項２】
アモルファスシリコン（ａ−Ｓｉ）膜と、
前記ａ−Ｓｉ膜上に形成されたＰドープｎ＋型アモルファスシリコン（Ｐドープｎ＋ａ−Ｓｉ）膜と、
前記Ｐドープｎ＋ａ−Ｓｉ膜上に形成された１ｎｍ以下のＳｉ酸化膜とを有し、
上記請求項１記載のＣｕ合金膜が、前記Ｓｉ酸化膜上にスパッタリングにより形成されてなることを特徴とする素子構造。
【請求項３】
２００〜３００℃の熱処理により前記Ｓｉ酸化膜中に前記Ｃｕ合金膜の成分を拡散し、複合酸化物を形成してなることを特徴とする請求項２記載の素子構造。
【請求項４】
前記Ｃｕ合金膜上に純Ｃｕ膜を形成してなることを特徴とする請求項２又は３記載の素子構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造に関する。
【背景技術】
【０００２】
液晶ＴＦＴ（薄膜トランジスタ）を備えた液晶ＴＦＴパネルの大型化や動作速度の高速化などに伴い、ＴＦＴアレイ配線の低抵抗化が必要となり、Ａｌ配線よりも低抵抗なＣｕ配線が採用されている。従来のＴＦＴ素子構造は、Ｃｕ配線膜とＳｉ半導体層の界面に拡散バリア層となるＭｏ又はＴｉ膜を形成し、そのＭｏ又はＴｉ膜上にＣｕ配線膜を形成している。これは、Ｃｕが、後工程の絶縁膜形成時における２００〜３００℃の加熱温度でＳｉ半導体層中に拡散し、ＴＦＴ特性が得られなくなるためである。
【０００３】
一方、拡散バリア層となるＭｏ又はＴｉ膜は材料コストがかかり、液晶ＴＦＴパネルの製作コストが高騰するため、この拡散バリア層の代替となる合金、その形成プロセスが検討されている。しかしながら、Ｓｉ半導体層の表面に合金を直接形成する方法では、十分な拡散バリア性が得られる合金と、その形成プロセスが見いだせず、Ｃｕ配線膜とＳｉ半導体層の界面に酸化層や窒化層を形成する方法が検討され始めた。
【０００４】
その一例としては、酸素プラズマを照射するプラズマ酸化法、又は酸素ガス雰囲気下での加熱による熱酸化法により、Ｓｉ半導体層の表面を酸化して酸素含有層を形成し、その酸素含有層上に純Ｃｕ又はＣｕ合金の薄膜を形成するＴＦＴの配線構造が提案されている（特許文献１参照。）。
【０００５】
一方、アモルファスシリコン（ａ−Ｓｉ）膜を１０Ｐａ程度の酸素雰囲気及び室温の条件で１分間プラズマ処理した後、ａ−Ｓｉ膜上にＣｕ−Ｍｎ合金を成膜して、２５０℃で１０分間熱処理すると、厚さ１〜３ｎｍの酸化層が得られ、この酸化層は、拡散バリア性と良好な導通性を示すオーミックコンタクト性、密着性を兼ね備えることを確認したことが報告されている（非特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４５１８号公報
【非特許文献１】ウェブサイトTech-On!FPD International 2008.9.9 掲載
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献１及び非特許文献１においては、ｎ＋型ａ−Ｓｉ膜上にＭｏ膜を直接形成し、そのＭｏ膜上にＣｕ又はＡｌの薄膜を形成する方法では問題とならなかった高抵抗な酸化物反応層の抵抗分（寄生抵抗）による影響が現れることについては言及されていない。
【０００８】
本発明の目的は、酸化物反応層の寄生抵抗の低減を図り、動作特性の向上を図った電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を提供することにある。
【課題を解決するための手段】
【０００９】
［１］本発明は、Ｃｕ合金膜は、０．３〜２．０原子％のＳｎ、Ｉｎ、Ｇａの金属のうち１種以上を含有し、シリコン半導体素子の電極配線膜の形成に使用されることを特徴とする電子デバイス配線用Ｃｕ合金スパッタリングターゲット材にある。
【００１０】
［２］本発明は更に、アモルファスシリコン（ａ−Ｓｉ）膜と、前記ａ−Ｓｉ膜上に形成されたＰドープｎ＋型アモルファスシリコン（Ｐドープｎ＋ａ−Ｓｉ）膜と、前記Ｐドープｎ＋ａ−Ｓｉ膜上に形成された１ｎｍ以下のＳｉ酸化膜とを有し、上記［１］記載のＣｕ合金膜が、前記Ｓｉ酸化膜上にスパッタリングにより形成されてなることを特徴とする素子構造にある。
【００１１】
［３］上記［２］記載の素子構造としては、２００〜３００℃の熱処理により前記Ｓｉ酸化膜中に前記Ｃｕ合金膜の成分を拡散し、複合酸化物を形成してなることが好適である。
【００１２】
［４］上記［２］又は［３］記載の素子構造としては、前記Ｃｕ合金膜上に純Ｃｕ膜を形成してなることが好適である。
【発明の効果】
【００１３】
本発明によると、Ｃｕ合金膜とｎ＋ａ−Ｓｉ膜の界面の酸化物反応層の寄生抵抗が低減され、動作特性が改善される。
【図面の簡単な説明】
【００１４】
【図１】本発明の典型的な実施の形態であるＴＦＴ素子の一例を模式的に示す図である。
【図２】Ｃｕ合金膜／酸化物反応層／ｎ＋ａ−Ｓｉ膜の界面コンタクト抵抗を測定するためのサンプル品の一例を示す図である。
【図３】実施例及び比較例における電極間距離と界面コンタクト抵抗の関係を示すグラフの模式図である。
【図４】拡散バリア性を評価するために用いられるサンプル品の一例を模式的に示す図である。
【図５】本発明の典型的な実施例のＳＩＭＳ分析結果を示すグラフの模式図である。
【図６】ＴＦＴ素子の動作特性を測定する評価方法の一例を模式的に示す図である。
【図７】本発明の典型的な実施例のＶＧ−Ｉｄ特性を示すグラフである。
【図８】ＴＦＴ素子の閾値電圧の求め方を示すグラフの模式図である。
【発明を実施するための形態】
【００１５】
本発明に係る実施の形態にあっては、Ｍｏ又はＴｉ等の高コストな拡散バリア層に代えて、Ｓｉ半導体層の表面に酸素プラズマを照射することで得られる酸化膜を拡散バリア層とし、その拡散バリア層上に形成したＣｕ合金膜が所定の素子プロセス温度で酸化膜中に拡散し、良好なコンタクト性と密着性とを有する電子デバイス配線用Ｃｕ合金ターゲット材、及び素子構造が提供される。このＣｕ合金ターゲット材は、例えば液晶ＴＦＴパネル等の電子デバイスであるＴＦＴ素子の電極配線を形成するために効果的に使用される。
【００１６】
以下、本発明の好適な実施の形態を添付図面に基づいて具体的に説明する。
【００１７】
（ＴＦＴ素子の構成）
図１において、全体を示す符号１は、ＴＦＴ素子の一例を模式的に示している。このＴＦＴ素子１は、ガラス基板２上に、ゲート電極（Ｃｒ膜）３、ゲート絶縁膜（ＳｉＮ膜）４、及びアモルファスシリコン（ａ−Ｓｉ）膜（ａ−Ｓｉ半導体層）５を順に積層し、そのａ−Ｓｉ膜５上にＰドープｎ＋型アモルファスシリコン（ｎ＋ａ−Ｓｉ）膜（コンタクト層）６を形成し、そのｎ＋ａ−Ｓｉ膜６のｎ＋層表面に酸素プラズマを照射することで、Ｓｉ酸化膜（ＳｉＯｘ）７を形成する。
【００１８】
このＳｉ酸化膜７上にＣｕ合金膜８をフォトリソグラフィ、スパッタリング、及びエッチングにより形成し、所定の素子プロセス温度で加熱することにより、Ｓｉ酸化膜７は、Ｃｕ合金膜８との新たな酸化物反応層（複合酸化物）を形成する。この酸化物反応層がＣｕ合金膜８とｎ＋ａ−Ｓｉ膜６との界面において導通性を有する拡散バリア層となる。このＳｉ酸化膜７の形成には、酸素プラズマ処理、オゾンや水分などの酸素を含む雰囲気中での加熱処理などの方法を用いることができる。
【００１９】
ＴＦＴ素子１としては更に、Ｃｕ合金膜８上に純Ｃｕ膜９を形成することが好適である。このＣｕ合金膜８の抵抗率は、純Ｃｕ膜９よりも数倍から１桁程度高いが、Ｃｕ配線構造を純Ｃｕ／Ｃｕ合金の積層膜とすることにより、配線抵抗を下げることができる。
【００２０】
このソース電極１０、及びドレイン電極１１の上に保護膜１２を形成することで、作製したＴＦＴ素子１がパッケージングされている。このＴＦＴ素子１は、ｎ＋ａ−Ｓｉ６／Ｓｉ酸化膜７／Ｃｕ合金膜８／純Ｃｕ膜９構造のソース電極１０、及びドレイン電極１１が並列に形成されている。酸化物反応層がチャネル領域をなしており、ゲート電極３に印加されるゲート電圧ＶＧでソース電極１０とドレイン電極１１との間に流れるドレイン電流Ｉｄが制御されることによってオンオフ動作する。
【００２１】
ｎ＋ａ−Ｓｉ膜６のｎ＋層表面に形成されたＳｉ酸化膜７の膜厚としては、Ｃｕ合金膜８とｎ＋ａ−Ｓｉ層６との良好な導通性を得るためには薄いことが有利であり、１ｎｍ以下に設定することが特に望ましい。Ｓｉ酸化膜７の熱処理としては、素子プロセス温度を２００〜３００℃の範囲に設定することが特に望ましい。この熱処理を行うことで、Ｓｉ酸化膜７中にＣｕ合金膜８のＣｕ合金成分が拡散し、酸化物反応層を形成することができる。この酸化物反応層により、ｎ＋ａ−Ｓｉ層６、Ｓｉ酸化膜７、及びＣｕ合金膜８に対して良好なコンタクト性と密着性とが得られる。
【００２２】
このＣｕ合金膜８の材料としては、Ｓｎ、Ｉｎ、Ｇａの金属から選択される少なくとも１種以上を含有するＣｕ合金からなることが好適である。このＳｎ、Ｉｎ、Ｇａの金属を適宜組み合わせて添加すれば、ソース電極１０とドレイン電極１１の配線膜の形成に使用されるスパッタリングターゲット材（以下、「ＴＧ材」という。）の製造プロセスにおいて、鋳造性や圧延加工性の改善を図ることができるようになり、結晶組織の制御を行うことができる。それに加えて、酸化物反応層の抵抗が低く、Ｓｉ酸化膜７中へのＣｕ合金成分の拡散バリア性を満足することができる。
【００２３】
このＳｎ、Ｉｎ、Ｇａの添加量としては、０．３原子％以上２．０原子％以下の範囲が好適である。０．３原子％以上の添加により、良好な拡散バリア効果が現れる。Ｓｎ、Ｉｎ、Ｇａの添加濃度が高いほど、拡散バリア効果は向上する。一方、２．０原子％を超えると、拡散バリア効果は飽和し、Ｃｕ合金の鋳造や圧延加工が困難となるので好ましくない。
【００２４】
（実施の形態の効果）
上記実施の形態によると、次の効果が得られる。
【００２５】
（１）従来の液晶ＴＦＴパネル用のＴＦＴアレイ配線で使用されているＭｏ拡散バリア層やＴｉ拡散バリア層の形成を排除して、Ｓｉ半導体層の表面の酸化処理により電極配線膜を形成することで、液晶ＴＦＴパネルの製造コストが大幅に低減される。
（２）ＴＦＴアレイ配線としては、従来のＡｌ配線よりも低抵抗なＣｕ配線を使用することで得られ、液晶ＴＦＴパネルの大型化、動作速度の高速化や高画質化のための設計コストの低減が可能となる。
（３）電極配線膜のパターニング処理工程において、Ｃｕ−Ｍｏ合金よりもエッチングコストを低減することができる。
（４）液晶ＴＦＴパネル以外にも、太陽電池などのＳｉ半導体層を用いたＳｉデバイスの配線材料にも適用できる。
【実施例】
【００２６】
以下に、本発明の更に具体的な実施の形態として、実施例を挙げて、図１〜図８、及び表１〜表４を参照しながら、ＴＧ材及び素子構造について詳細に説明する。なお、この実施例にあっては、ＴＧ材及び素子構造の典型的な一例を挙げており、本発明は、これらの実施例に限定されるものではないことは勿論である。
【００２７】
（Ｃｕ合金からなるＴＧ材の試作）
Ｃｕ、Ｓｎ、Ｉｎ、又はＧａを配合し、溶解・鋳造→熱間圧延→冷間圧延→熱処理→切削加工の一連の工程により、実験装置であるスパッタリング装置に使用可能なΦ１００ｍｍ×５ｍｍの円盤状のＴＧ材を試作した。
【００２８】
下記の表１に、実施例１〜９として、初期の目的とする組成範囲を満たすＣｕ−Ｓｎ、Ｃｕ−Ｉｎ、又はＣｕ−ＧａのＣｕ合金からなるＴＧ材の組成を、比較例１〜６としては、組成範囲から外れたＣｕ−Ｓｎ、Ｃｕ−Ｉｎ、Ｃｕ−ＧａのＣｕ合金からなるＴＧ材の組成をそれぞれ示す。なお、比較例７及び８は、Ｃｕ−Ｍｎ合金からなるＴＧ材を、比較例９は、ＭｏからなるＴＧ材をそれぞれ示す。
【００２９】
（Ｃｕ合金／酸化物反応層／ｎ＋ａ−Ｓｉの界面コンタクト抵抗）
図２に、ＴＭＬサンプル品の一例を示す。実施例１〜９のＴＧ材、及び比較例１〜９のＴＧ材を用いて、Ｃｕ合金膜とｎ＋ａ−Ｓｉ膜の界面コンタクト抵抗を測定するためのＴＭＬサンプル品を試作し、界面コンタクト抵抗の比較を行った。
【００３０】
図２に示すＣｕ合金膜８を形成するにあたっては、先ず、ｎ＋ａ−Ｓｉ膜６／ａ−Ｓｉ膜５／ＳｉＮ膜４／ガラス基板２の積層膜を形成した後、ｎ＋ａ−Ｓｉ膜６のｎ＋層表面に酸素プラズマを照射し、約１ｎｍ程度のＳｉ酸化膜７を形成した。次に、このＳｉ酸化膜７上に、下記表１に示す実施例１〜９のＴＧ材を用いてスパッタリング成膜し、Ｃｕ合金膜８を形成した。
【００３１】
次に、Ｃｕ合金膜上に、図２に示すような、５、１０、１５、及び２０μｍの間隔をもって一対のＣｕ合金膜８／Ｓｉ酸化膜７を形成するようにフォトレジストパターンを形成した。先ず、ウェットエッチングによりＣｕ合金膜８をパターニング加工し、その後、ドライエッチングでＳｉ酸化膜７をパターニング加工し、図２の形状を形成した。これを、ＴＦＴ素子プロセス温度領域の３００℃で、真空中において３０分間熱処理を行い、Ｓｉ酸化膜７を酸化物反応層とした。
【００３２】
次に、比較例として、下記表１に示す比較例１〜８のＴＧ材を用いて、上記実施例１〜９と同様にスパッタリング成膜し、Ｃｕ合金膜を得た。そして、下記表１に示す比較例９のＴＧ材を用いて、Ｓｉ酸化膜を形成することなく、ｎ＋ａ−Ｓｉ膜６上にＭｏ膜を直接成膜した。
【００３３】
図２に示す一対のＣｕ合金膜電極間ごとに抵抗測定を行い、Ｃｕ合金膜電極間の距離と抵抗値との関係を調べた。測定抵抗値は、メタル膜／酸化物反応層の界面から酸化物反応層／ｎ＋ａ−Ｓｉ膜の界面までの抵抗分と、電極間のｎ＋ａ−Ｓｉの抵抗の和である。ここで、メタル膜の抵抗は十分に小さいので無視した。
【００３４】
図３に、代表例として、実施例２のＴＧ材を用いた電極配線層、比較例７のＴＧ材を用いた電極配線層、及び比較例９のＴＧ材を用いた電極配線層における界面コンタクト抵抗の評価結果をそれぞれ示す。電極配線層間の距離の増加分に対する抵抗値の増加は、ｎ＋ａ−Ｓｉの抵抗増加分であり、図３の横軸の電極間の距離を０に外挿したときの抵抗値がメタル膜／酸化物反応層の界面から酸化物反応層／ｎ＋ａ−Ｓｉ膜の界面までの抵抗分と考えられる。この実施の形態では、メタル膜／酸化物反応層の界面から酸化物反応層／ｎ＋ａ−Ｓｉ膜の界面までの抵抗分を界面コンタクト抵抗という。
【００３５】
図３から明らかなように、実施例２であるＣｕ−１．２１原子％ＳｎのＴＧ材の場合は、電極間距離＝０に外挿した界面コンタクト抵抗が０．７４ＭΩであり、比較例７であるＣｕ−２．１２原子％ＭｎのＴＧ材の場合は、電極間距離＝０に外挿した界面コンタクト抵抗が５．４３ＭΩであり、比較例９であるＭｏのＴＧ材の場合は、電極間距離＝０に外挿した界面コンタクト抵抗が０．８９ＭΩであった。比較例７は、比較例９よりも界面コンタクト抵抗が６倍程度高い値であり、実施例２は、比較例９よりも２割程度低い値であった。
【００３６】
実施例２のＣｕ−Ｓｎ合金ＴＧ材は、比較例７のＣｕ−Ｍｎ合金ＴＧ材よりも抵抗の低い酸化物反応層を形成すると考えられ、比較例９のＭｏＴＧ材よりもｎ＋ａ−Ｓｉとの界面での接触抵抗の低い接合層を形成しているということが考えられる。
【００３７】
下記の表２に、実施例１〜９のＴＧ材を用いた電極配線層、及び比較例１〜９のＴＧ材を用いた電極配線層のそれぞれの界面コンタクト抵抗をまとめて示す。表２から明らかなように、実施例１〜９は、比較例１〜９よりも界面コンタクト抵抗が低いということが分かる。
【００３８】
（拡散バリア性評価）
ＳＩＭＳ分析（２次イオン質量分析）により、Ｃｕ合金膜８とｎ＋ａ−Ｓｉ膜６の界面の原子分布の分析を行い、拡散バリア性の有無の確認を行った。
【００３９】
図１のＴＦＴ素子構造と同一の積層膜を形成し、ＴＦＴ素子プロセス温度領域の３００℃で、真空中において３０分間熱処理し、図４に示すサンプル品を得た。このサンプル品について、Ｃｕ合金膜８／酸化物反応層／ｎ＋ａ−Ｓｉ膜６／ａ−Ｓｉ膜５の原子分布をＳＩＭＳにより分析した。図５に、代表例として、実施例２におけるＴＧ材を用いたＴＦＴ素子の分析結果を示す。図５から明らかなように、ｎ＋ａ−Ｓｉ／ａ−Ｓｉ／ＳｉＮ層へのメタル原子の拡散は見られず、高い密度であり、良好な拡散バリア性が得られることが分かる。
【００４０】
下記の表３に、上記実施例１〜９のＴＧ材を用いたＴＦＴ素子、及び比較例１〜９のＴＧ材を用いたＴＦＴ素子におけるＳＩＭＳ分析による拡散バリア性の分析結果をまとめて示す。実施例１〜９のものは、良好な拡散バリア性が得られたが、比較例１〜８、及び比較例９のものは、ｎ＋ａ−Ｓｉ膜にＣｕ原子の拡散が見られた。
【００４１】
（ＴＦＴ動作特性の測定方法）
図１に示すＴＦＴ素子を試作し、ＴＦＴ素子の動作特性として飽和移動度を測定した。図６に、ＴＦＴ素子の動作特性を測定するための測定方法の一例を示す。図７に、代表例として、実施例２のＴＧ材を用いたＴＦＴ素子のＶＧ−Ｉｄ特性の測定結果を示す。
【００４２】
実施例１〜９のＴＧ材を用いたＴＦＴ素子は、ｎ＋ａ−Ｓｉ膜６の膜厚を約３０ｎｍとし、Ｓｉ酸化膜７の膜厚を約１ｎｍとした。このＳｉ酸化膜７上にＣｕ合金膜８をスパッタリングにより５０ｎｍ成膜し、更にＣｕ合金膜８上に純Ｃｕ膜９を３００ｎｍ成膜した。得られた積層膜にフォトリソグラフィでレジストパターンを形成し、ウェットエッチングによりＣｕ合金膜８の電極膜にパターニング加工した。次に、ドライエッチングによりｎ＋ａ−Ｓｉ膜６をａ−Ｓｉ膜５まで多少削り込むようにオーバーエッチングし、ドライエッチングでｎ＋ａ−Ｓｉ膜６をａ−Ｓｉ膜５まで多少削り込むようにオーバーエッチングし、チャネルを形成した。この後、レジスト膜を除去し、保護膜を成膜し、ＴＦＴ素子を完成させた。ソース電極１０−ドレイン電極１１間のチャネル長は１０μｍとし、チャネル幅は１００μｍとした。なお、図示を省略したが、ソース電極１０、ドレイン電極１１から測定プローブを接触させる電極パッドを引き出してある。
【００４３】
比較例１〜８のＴＧ材を用いたＴＦＴ素子は、上記実施例１〜９と同様に試作した。なお、比較例９のＴＧ材を用いたＴＦＴ素子は、Ｓｉ酸化膜を形成せずに、ｎ＋ａ−Ｓｉ膜６上にＭｏ膜を３０ｎｍ成膜し、そのＭｏ膜上に純Ｃｕを３００ｎｍ形成した。これらのＴＦＴ素子は、素子プロセス温度を想定した３００℃で、真空中において３０分間熱処理した。
【００４４】
（ＴＦＴ動作特性の測定）
図６に示す測定方法によると、ドレイン電極１１にドレイン電圧ＶＤＳを印加するための電源１３によりソース電極１０とドレイン電極１１との間に電圧を印加し（ソース側が高電位）、電源１４によりゲート電極３にゲート電圧ＶＧを掃引印加する。ゲート電極３に正のゲート電圧ＶＧが印加すると、ゲート絶縁膜（ＳｉＮ膜）４とａ−Ｓｉ膜５の界面に電流の担い手であるキャリアが発生する。
【００４５】
ある電圧（閾値電圧Ｖｔｈ）以上になると、電流の通り道となるチャネルが形成される。チャネルが形成されると、ソース電極１０−ドレイン電極１１間にドレイン電流Ｉｄが流れ、ドレイン電極１１から流れ出たドレイン電流Ｉｄの値を電流計１５で計測する。なお、符号１６は、ソース電極１０に流れ込む電流値を計測する電流計であり、符号１７は、ゲート電極３に流れ込む電流値を計測する電流計である。
【００４６】
（ＴＦＴ動作特性の評価）
ソース電極１０−ドレイン電極１１間に一定のドレイン電圧ＶＤＳを印加し、ゲート電極３にゲート電圧ＶＧを掃引印加すると、閾値電圧Ｖｔｈ以上の電圧で、ａ−Ｓｉ膜５にはｎチャネルが形成され、ソース電極１０からドレイン電極１１へとドレイン電流Ｉｄが流れる。ゲート電極３のパターニングを省略した簡易構造であるが、ドレイン電流Ｉｄの一部は、ＳｉＮ絶縁膜４を通り、ゲート電極３にリーク電流が流れる。そのため、ある程度大きな一定のドレイン電圧ＶＤＳを印加してリーク電流分の誤差が小さい領域で測定した。
【００４７】
図７に示したＶＧ−Ｉｄ特性の測定結果と、下記（１）式、及び下記（２）式を用いることで、飽和移動度μを求めて評価することができる。閾値電圧Ｖｔｈは、ＶＧ−Ｉｄ特性を
2012060015.tif 000003
にプロットし直して、図８に示すように、ドレイン電流Ｉｄをゲート電圧ＶＧの関数として取得する。得られた
2012060015.tif 000004
曲線に接線を引いて閾値電圧Ｖｔｈを求めた。
【００４８】
一定のドレイン電圧ＶＤＳを印加した場合の飽和領域では、下記の（１）式が成立する。この（１）式から導かれる下記（２）式で飽和移動度μを求めた。（２）式で飽和移動度μを求める際には、ＶＧ−Ｉｄ特性を
2012060015.tif 000005
にプロットし直し、直線部分の傾きから求めた。ここで、Ｗは電極幅、Ｌはチャネル長、Ｃは単位面積当たりのゲート絶縁膜容量である。
【００４９】
2012060015.tif 000006
【００５０】
下記の表４に、ＴＦＴ動作特性の結果をまとめて示す。飽和移動度μとは、Ｓｉ半導体中のキャリアの動き易さを示し、液晶を駆動させる透明電極への充放電の速度に関係する。飽和移動度μが大きいほど、拘束動作が可能となる。実施例１〜９のＣｕ合金膜の電極配線構造を有するＴＦＴ素子は、比較例９の純Ｃｕ／Ｍｏ膜の電極配線構造を有するＴＦＴ素子よりも、飽和移動度μは高く、Ｍｏ拡散バリア構造より優れたＴＦＴ動作特性が得られた。飽和移動度μが向上した理由としては、Ｃｕ合金／酸化物反応層／ｎ＋ａ−Ｓｉの界面コンタクト抵抗を低減することができたためであると考えられる。
【００５１】
この実施例によるＴＦＴ素子では、Ｓｉ酸化膜を形成することなく、ｎ＋ａ−Ｓｉ膜上にＭｏ膜を直接形成し、そのＭｏ膜上に形成するＣｕ又はＡｌの電極配線構造では問題とならなかった高抵抗な酸化物反応層の寄生抵抗による影響を受けなかった。Ｓｉ酸化膜とＣｕ−Ｍｎ、Ｃｕ−Ｍｇ、Ｃｕ−ＮｉなどのＣｕ合金膜を用いた電極配線構造や純Ｃｕ／Ｍｏ膜の電極配線構造よりも、Ｃｕ合金膜とｎ＋ａ−Ｓｉ膜の界面の酸化物反応層の寄生抵抗が低減され、ＴＦＴ動作特性が改善された。
【００５２】
以上の説明からも明らかなように、本発明の電子デバイス配線用Ｃｕ合金スパッタリングターゲット材、及び素子構造を上記実施の形態、実施例、及び実施例に基づいて説明したが、本発明は上記実施の形態、実施例、及び図示例に限定されるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。
【００５３】
【表１】
2012060015.tif 000007
【００５４】
【表２】
2012060015.tif 000008
【００５５】
【表３】
2012060015.tif 000009
【００５６】
【表４】
2012060015.tif 000010
【符号の説明】
【００５７】
１            ＴＦＴ素子
２            ガラス基板
３            ゲート電極（Ｃｒ膜）
４            ゲート絶縁膜（ＳｉＮ膜）
５            ａ−Ｓｉ膜
６            ｎ＋ａ−Ｓｉ膜
７            Ｓｉ酸化膜
８            Ｃｕ合金膜
９            純Ｃｕ膜
１０          ソース電極
１１          ドレイン電極
１２          保護膜
１３，１４    電源
１５〜１７    電流計
Ｉｄ          ドレイン電流
ＶＤＳ        ドレイン電圧
ＶＧ          ゲート電圧
Ｖｔｈ        閾値電圧
【図１】
2012060015.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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