(57)【要約】【課題】  応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供する。【解決手段】  電圧レギュレータ回路は、制御回路および電圧出力部を有し、制御回路は、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、差動増幅器とを含み、電圧出力部は、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、第１トランジスタは、第１電圧に基づく第２電圧を第２トランジスタのソースに供給し、第２トランジスタは、ゲートがドレインおよび第４トランジスタのゲートに接続され、ソースで受けた第２電圧に応じて、第３電圧をゲートに生成し、第３トランジスタは、第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、第４トランジスタは、ゲートで受けた第３電圧に応じて、出力電圧をソースに生成する。【選択図】    図１
2012185595.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を出力する電圧出力部とを備え、
前記制御回路は、
第１電源線および第２電源線間に、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、
第１電圧を第１入力端子で受け、前記第２トランジスタのソースからフィードバックされる電圧を第２入力端子で受け、前記第１入力端子と前記第２入力端子との間の電圧に応じた電圧を前記第１トランジスタのゲートに出力する差動増幅器とを含み、
前記電圧出力部は、
前記第１電源線および前記第２電源線間に、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、
前記第１トランジスタは、前記第１電圧に基づく第２電圧を、前記第２トランジスタのソースに供給し、
前記第２トランジスタは、ゲートがドレインおよび前記第４トランジスタのゲートに接続され、ソースで受けた前記第２電圧に応じて、第３電圧をゲートに生成し、
前記第３トランジスタは、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、
前記第４トランジスタは、ゲートで受けた前記第３電圧に応じて、前記出力電圧をソースに生成し、
前記第１電流源および前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を生成すること
を特徴とする電圧レギュレータ回路。
【請求項２】
前記制御回路は、前記第２トランジスタのソースと前記第２電源線との間に、直列に接続された第１抵抗および第２抵抗を有し、
前記差動増幅器は、前記第１抵抗と前記第２抵抗との接続ノードに前記第２端子が接続され、前記第２トランジスタのソースから前記第１抵抗を介してフィードバックされる電圧を受けること
を特徴とする請求項１記載の電圧レギュレータ回路。
【請求項３】
負荷の状態を示す第１制御信号を受け、前記第１制御信号に基づく第２制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部を有し、
前記第４トランジスタは、前記第２制御信号に基づいて、サイズが変更され、
前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を、前記第２制御信号に基づいて可変に生成すること
を特徴とする請求項１記載の電圧レギュレータ回路。
【請求項４】
前記バイアス制御部は、前記第１制御信号に基づいて、第３制御信号を生成し、
前記電圧出力部は、前記第４トランジスタのドレインからフィードバックされる電圧と前記第２電源線の電圧とのいずれかを前記第３制御信号に基づいて選択し、選択した電圧を前記第３トランジスタのゲートに入力する選択部を有し、
前記第３トランジスタは、前記第２電源線の電圧をゲートで受けている第１状態のとき、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受けている第２状態のときに比べて、ゲート・ソース間電圧が大きくなること
を特徴とする請求項３記載の電圧レギュレータ回路。
【請求項５】
電圧レギュレータ回路と、前記電圧レギュレータ回路の出力電圧が供給され、動作状態を示す第１制御信号を前記電圧レギュレータ回路に出力する半導体集積回路とを備え、
前記電圧レギュレータ回路は、
半導体集積回路に供給する前記出力電圧を設定する制御回路と、
前記制御回路により設定された前記出力電圧を前記半導体集積回路に出力する電圧出力部と、
前記第１制御信号を受け、前記第１制御信号に基づく第２制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部とを含み、
前記制御回路は、
第１電源線および第２電源線間に、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、
第１電圧を第１入力端子で受け、前記第２トランジスタのソースからフィードバックされる電圧を第２入力端子で受け、前記第１入力端子と前記第２入力端子との間の電圧に応じた電圧を前記第１トランジスタのゲートに出力する差動増幅器とを含み、
前記電圧出力部は、
前記第１電源線および前記第２電源線間に、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、
前記第１トランジスタは、前記第１電圧に基づく第２電圧を、前記第２トランジスタのソースに供給し、
前記第２トランジスタは、ゲートがドレインおよび前記第４トランジスタのゲートに接続され、ソースで受けた前記第２電圧に応じて、第３電圧をゲートに生成し、
前記第３トランジスタは、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、
前記第４トランジスタは、ゲートで受けた前記第３電圧に応じて、前記出力電圧をソースに生成し、前記第２制御信号に基づいてサイズが変更され、
前記第１電流源は、前記第２トランジスタに流れる電流を生成し、
前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を、前記第２制御信号に基づいて可変に生成すること
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータ回路および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路に電圧を供給する電源回路として、電圧レギュレータ回路が用いられることが多い。例えば、携帯機器向けの半導体集積回路では、入出力間の電圧差が小さいＬＤＯレギュレータ（Low Dropout Linear Regulator）が電圧レギュレータ回路として用いられる。
【０００３】
一般的な電圧レギュレータ回路は、出力電圧を分圧した電圧がフィードバックされる差動増幅器（誤差増幅器）を有し、フィードバック制御により出力電圧を一定にする（例えば、特許文献１）。例えば、誤差増幅器は、基準電圧とフィードバックされた電圧（出力電圧を分圧した電圧）とを差動増幅して誤差電圧を生成し、生成した誤差電圧を出力トランジスタに出力する。出力トランジスタは、誤差増幅器から受けた誤差電圧により駆動され、出力電圧を一定にするように動作する。
【０００４】
なお、電圧レギュレータ回路の出力電圧は、負荷電流に依存しないことが望まれる。電圧レギュレータ回路の負荷電流は、例えば、クロックゲーティングや動作周波数の切り替え等の電力制御が半導体集積回路で実施されたとき、変化する。応答速度の速い電圧レギュレータ回路では、負荷電流が変化したときに出力電圧が変化することを抑制できる。電圧レギュレータ回路の応答速度は、例えば、フィードバック制御を実施する誤差増幅器の帯域により制限される。
【０００５】
また、近年、誤差増幅器を経由することなく、出力電圧を一定にする電圧レギュレータ回路が提案されている（例えば、特許文献２、特許文献３、非特許文献１）。この種の電圧レギュレータ回路は、例えば、応答速度の速いフリップドボルテージフォロワ（以下、ＦＶＦとも称する）でフィードバック制御を実施し、出力電圧を一定にする。ＦＶＦを用いた電圧レギュレータ回路では、ＦＶＦの制御電圧を受けるトランジスタのゲート・ソース間電圧と制御電圧との和が出力電圧として出力される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−４９４３０号公報
【特許文献２】米国特許第７２８５９４２号明細書
【特許文献３】米国特許第６６５３８９１号明細書
【非特許文献】
【０００７】
【非特許文献１】Tsz Yin Man et al. ," Development of Single-Transistor-Control LDO Based on Flipped Voltage Follower for SoC," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 55, no. 5, pp. 1392-1401, Jun. 2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、誤差増幅器の応答速度は遅い。このため、誤差増幅器でフィードバック制御を実施する電圧レギュレータ回路では、応答速度が遅くなり、負荷電流が増加したときに出力電圧が低下するおそれがある。例えば、電圧レギュレータ回路の応答速度を上回る速さで負荷電流が増加したとき、出力トランジスタの抵抗成分による電圧降下に起因して、出力電圧は低下する。また、ＦＶＦを用いた電圧レギュレータ回路では、トランジスタのゲート・ソース間電圧に拘わらず、出力電圧を意図した電圧に精度よく制御する必要がある。
【０００９】
本発明の目的は、応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一形態では、電圧レギュレータ回路は、出力電圧を設定する制御回路と、制御回路により設定された出力電圧を出力する電圧出力部とを有し、制御回路は、第１電源線および第２電源線間に、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、第１電圧を第１入力端子で受け、第２トランジスタのソースからフィードバックされる電圧を第２入力端子で受け、第１入力端子と第２入力端子との間の電圧に応じた電圧を第１トランジスタのゲートに出力する差動増幅器とを含み、電圧出力部は、第１電源線および第２電源線間に、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、第１トランジスタは、第１電圧に基づく第２電圧を、第２トランジスタのソースに供給し、第２トランジスタは、ゲートがドレインおよび第４トランジスタのゲートに接続され、ソースで受けた第２電圧に応じて、第３電圧をゲートに生成し、第３トランジスタは、第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、第４トランジスタは、ゲートで受けた第３電圧に応じて、出力電圧をソースに生成し、第１電流源および第２電流源は、第２トランジスタおよび第４トランジスタに流れる電流の比と第２トランジスタおよび第４トランジスタのサイズの比とを一致させる電流を生成する。
【発明の効果】
【００１１】
応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供できる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態における電圧レギュレータ回路の例を示している。
【図２】図１に示した差動増幅器の一例を示している。
【図３】図１に示した電圧レギュレータ回路の出力電圧の特性の一例を示している。
【図４】別の実施形態における電圧レギュレータ回路の例を示している。
【図５】別の実施形態における電圧レギュレータ回路の一例を示している。
【図６】別の実施形態における電圧レギュレータ回路の一例を示している。
【図７】別の実施形態における電圧レギュレータ回路の一例を示している。
【図８】別の実施形態における電圧レギュレータ回路の一例を示している。
【図９】図８に示した電圧レギュレータ回路の動作の一例を示している。
【図１０】図８に示した電圧レギュレータ回路の動作の別の例を示している。
【図１１】図８に示した電圧レギュレータ回路が搭載される半導体装置の一例を示している。
【図１２】別の実施形態における電圧レギュレータ回路の一例を示している。
【発明を実施するための形態】
【００１３】
以下、実施形態を図面を用いて説明する。
【００１４】
図１は、一実施形態における電圧レギュレータ回路ＶＲＥＧの例を示している。
【００１５】
電圧レギュレータ回路ＶＲＥＧは、例えば、半導体集積回路に電圧ＶＯＵＴを供給する電源回路として用いられる。例えば、電圧レギュレータ回路ＶＲＥＧは、入力電圧ＶＩＮを電源として動作し、一定の出力電圧ＶＯＵＴを半導体集積回路に出力する。電圧レギュレータ回路ＶＲＥＧは、出力電圧ＶＯＵＴを設定する制御回路ＣＮＴＬと、制御回路ＣＮＴＬにより設定された出力電圧ＶＯＵＴを出力する電圧出力部ＦＶＦとを有している。例えば、制御回路ＣＮＴＬは、基準電圧ＶＲＥＦに応じた制御電圧（ノードＮ２０の電圧）を生成する。そして、電圧出力部ＦＶＦは、制御電圧に応じた出力電圧ＶＯＵＴを出力する。
【００１６】
制御回路ＣＮＴＬは、例えば、ｐＭＯＳトランジスタＭＰ１０、ＭＰ１２、電流源ＩＳ１０および差動増幅器ＤＡＭＰを有している。ｐＭＯＳトランジスタＭＰ１０、ＭＰ１２および電流源ＩＳ１０は、入力電圧ＶＩＮが供給される電源線ＬＮ１と接地線ＬＮ２との間に直列に接続されている。例えば、ｐＭＯＳトランジスタＭＰ１０は、ソースが電源線ＬＮ１に接続され、ドレインがｐＭＯＳトランジスタＭＰ１２のソース（ノードＮ１０）に接続され、ゲートで差動増幅器ＤＡＭＰの出力を受ける。
【００１７】
また、例えば、ｐＭＯＳトランジスタＭＰ１２は、ゲートおよびドレインがノードＮ２０に接続されている。すなわち、ｐＭＯＳトランジスタＭＰ１２のゲートおよびドレインは、互いに接続されている。そして、ｐＭＯＳトランジスタＭＰ１２には、ｐＭＯＳトランジスタＭＰ１２のドレインと接地線ＬＮ２との間に接続された電流源ＩＳ１０により、一定電流が流れる。
【００１８】
これにより、ｐＭＯＳトランジスタＭＰ１２のゲート（ノードＮ２０）には、ソースで受けた電圧（ノードＮ１０の電圧）に応じた電圧が発生する。例えば、ノードＮ２０の電圧Ｖｎ２０は、式（１）で表される。式（１）のＶｎ１０は、ノードＮ１０の電圧である。また、Ｖｇｓ１は、ｐＭＯＳトランジスタＭＰ１２のゲート・ソース間電圧である。
【００１９】
Ｖｎ２０＝Ｖｎ１０−Ｖｇｓ１      ・・・（１）
ノードＮ２０の電圧Ｖｎ２０は、電圧出力部ＦＶＦの制御電圧である。すなわち、ｐＭＯＳトランジスタＭＰ１２は、ソースで受けた電圧Ｖｎ１０に応じて、電圧出力部ＦＶＦの制御電圧Ｖｎ２０をゲートに生成する。
【００２０】
差動増幅器ＤＡＭＰは、反転入力端子で基準電圧ＶＲＥＦを受け、非反転入力端子がノードＮ１０に接続され、出力端子がｐＭＯＳトランジスタＭＰ１０のゲートに接続されている。すなわち、差動増幅器ＤＡＭＰは、反転入力端子と非反転入力端子との間の電圧に応じた電圧をｐＭＯＳトランジスタＭＰ１０のゲートに出力する。ノードＮ１０の電圧Ｖｎ１０は、差動増幅器ＤＡＭＰのフィードバック制御により、基準電圧ＶＲＥＦに一致する。なお、電圧レギュレータ回路ＶＲＥＧは、基準電圧ＶＲＥＦを外部から受けてもよいし、基準電圧ＶＲＥＦを内部で生成してもよい。
【００２１】
このように、ノードＮ１０の電圧Ｖｎ１０は、差動増幅器ＤＡＭＰにより制御される。例えば、差動増幅器ＤＡＭＰは、ノードＮ１０の電圧Ｖｎ１０を入力電圧ＶＩＮに近い電圧に設定するとき、差動増幅器ＤＡＭＰの出力電圧（ｐＭＯＳトランジスタＭＰ１０のゲートの電圧）を下げ、ｐＭＯＳトランジスタＭＰ１０のゲート・ソース間電圧を大きくする。これにより、ノードＮ１０の電圧Ｖｎ１０は、入力電圧ＶＩＮに近い電圧に設定される。なお、ノードＮ１０の電圧Ｖｎ１０は、電圧レギュレータ回路ＶＲＥＧの負荷電流の変化の影響を受けない。このため、差動増幅器ＤＡＭＰの応答速度は、遅くてもよい。
【００２２】
電圧出力部ＦＶＦは、例えば、フリップドボルテージフォロワとして動作する。以下、電圧出力部ＦＶＦをフリップドボルテージフォロワＦＶＦとも称する。例えば、電圧出力部ＦＶＦは、ｐＭＯＳトランジスタＭＰ２０、ＭＰ２２および電流源ＩＳ２０を有している。ｐＭＯＳトランジスタＭＰ２０、ＭＰ２２および電流源ＩＳ２０は、電源線ＬＮ１と接地線ＬＮ２との間に直列に接続されている。
【００２３】
例えば、ｐＭＯＳトランジスタＭＰ２０は、ソースが電源線ＬＮ１に接続され、ドレインがｐＭＯＳトランジスタＭＰ２２のソースに接続され、ゲートがｐＭＯＳトランジスタＭＰ２２のドレインに接続されている。すなわち、ｐＭＯＳトランジスタＭＰ２０は、ｐＭＯＳトランジスタＭＰ２２のドレインからフィードバックされる電圧をゲートで受ける。
【００２４】
ｐＭＯＳトランジスタＭＰ２２は、ゲートがｐＭＯＳトランジスタＭＰ１２のゲートに接続されている。すなわち、ｐＭＯＳトランジスタＭＰ２２は、ゲートで調整電圧（ノードＮ２０の電圧）を受ける。また、ｐＭＯＳトランジスタＭＰ２２には、ｐＭＯＳトランジスタＭＰ２２のドレインと接地線ＬＮ２との間に接続された電流源ＩＳ２０により、一定電流が流れる。
【００２５】
これにより、ｐＭＯＳトランジスタＭＰ２２は、ゲートで受けた調整電圧Ｖｎ２０に応じて、出力電圧ＶＯＵＴをソースに生成する。例えば、出力電圧ＶＯＵＴは、ノードＮ２０の電圧Ｖｎ２０を用いて、式（２）で表される。式（２）のＶｇｓ２は、ｐＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧である。
【００２６】
ＶＯＵＴ＝Ｖｎ２０＋Ｖｇｓ２      ・・・（２）
なお、電流源ＩＳ１０、ＩＳ２０は、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流の比とｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のサイズ（ゲート幅Ｗ／ゲート長Ｌ）の比とを一致させる電流を生成する。例えば、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流は、カレントミラーにより生成される。ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流Ｉ１０、Ｉ２０の関係は、ｐＭＯＳトランジスタＭＰ１２のゲート幅Ｗ１およびゲート長Ｌ１と、ｐＭＯＳトランジスタＭＰ２２のゲート幅Ｗ２およびゲート長Ｌ２とを用いて、式（３）で表される。
【００２７】
Ｉ１０／Ｉ２０＝（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）      ・・・（３）
また、この実施形態では、電流源ＩＳ１０、ＩＳ２０の電流がｐＭＯＳトランジスタＭＰ１２、ＭＰ２２にそれぞれ流れるため、電流源ＩＳ１０、ＩＳ２０の電流は、それぞれ電流Ｉ１０、Ｉ２０である。電流Ｉ１０、Ｉ２０が式（３）を満たすとき、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２は互いに同じになる。ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２が互いに同じとき、出力電圧ＶＯＵＴは、式（１）を式（２）に代入することより、式（４）で表される。
【００２８】
ＶＯＵＴ＝Ｖｎ１０      ・・・（４）
このように、出力電圧ＶＯＵＴ（ｐＭＯＳトランジスタＭＰ２２のソースの電圧）は、例えば、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流をカレントコピーで生成することにより、電圧Ｖｎ１０（ｐＭＯＳトランジスタＭＰ１２のソースの電圧）と同じになる。これにより、この実施形態では、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２に依存しない出力電圧ＶＯＵＴを生成できる。
【００２９】
なお、ｐＭＯＳトランジスタＭＰ１０のドレインの電圧（ノードＮ１０の電圧）をｐＭＯＳトランジスタＭＰ２２のゲートに供給する構成では、差動増幅器ＤＡＭＰにフィードバックする電圧の選択が問題になる。例えば、ｐＭＯＳトランジスタＭＰ２２のゲートの電圧を差動増幅器ＤＡＭＰにフィードバックする構成では、出力電圧ＶＯＵＴがｐＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧Ｖｇｓ２に依存するため、出力電圧ＶＯＵＴを意図した電圧に設定することが困難である。
【００３０】
また、例えば、出力電圧ＶＯＵＴを差動増幅器ＤＡＭＰにフィードバックする構成では、負荷電流の変化による出力電圧ＶＯＵＴの変化は、差動増幅器ＤＡＭＰのフィードバック制御により、ｐＭＯＳトランジスタＭＰ２２のゲートに伝達される。すなわち、差動増幅器ＤＡＭＰによる出力電圧ＶＯＵＴのフィードバック制御と、フリップドボルテージフォロワＦＶＦによる出力電圧ＶＯＵＴのフィードバック制御とが混在する。このため、電圧レギュレータ回路ＶＲＥＧの制御系が不安定になる。また、差動増幅器ＤＡＭＰにフィードバックする電圧を生成するための回路（例えば、電圧出力部ＦＶＦのダミー回路）を追加する構成では、電圧レギュレータ回路ＶＲＥＧの回路規模が増加する。
【００３１】
これに対し、この実施形態では、ノードＮ１０の電圧Ｖｎ１０に基づくノードＮ２０の電圧Ｖｎ２０をｐＭＯＳトランジスタＭＰ２２のゲートに供給する。これにより、この実施形態では、簡易な構成で、電圧レギュレータ回路ＶＲＥＧの制御系が不安定になることを防止できる。
【００３２】
また、この実施形態では、ノードＮ１０の電圧Ｖｎ１０を入力電圧ＶＩＮに近い電圧まで設定できるため、出力電圧ＶＯＵＴを入力電圧ＶＩＮに近い電圧まで設定できる。したがって、この実施形態では、電圧レギュレータ回路ＶＲＥＧは、入力電圧ＶＩＮに近い電圧まで出力することができる。また、差動増幅器ＤＡＭＰのフィードバック制御により、ノードＮ１０の電圧Ｖｎ１０が基準電圧ＶＲＥＦに一致するため、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦを用いて、式（５）で表される。
【００３３】
ＶＯＵＴ＝ＶＲＥＦ      ・・・（５）
このように、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦを調整することにより、意図した電圧に調整される。すなわち、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２が互いに同じとき、出力電圧ＶＯＵＴは、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２に依存しない。したがって、この実施形態では、基準電圧ＶＲＥＦを受ける差動増幅器ＤＡＭＰを用いて、出力電圧ＶＯＵＴを意図した電圧に精度よく調整できる。
【００３４】
また、この実施形態では、フリップドボルテージフォロワＦＶＦで出力電圧ＶＯＵＴのフィードバック制御が実施される。フリップドボルテージフォロワＦＶＦでは、出力電圧ＶＯＵＴのフィードバックは、誤差増幅器を経由せずに実施される。このため、この実施形態では、電圧レギュレータ回路ＶＲＥＧの応答速度を速くできる。
【００３５】
なお、電圧レギュレータ回路ＶＲＥＧの構成は、この例に限定されない。例えば、差動増幅器ＤＡＭＰの反転入力端子は、電源線ＬＮ１に接続されていてもよい。この場合、出力電圧ＶＯＵＴは、入力電圧ＶＩＮを調整することにより、意図した電圧に調整される。また、電圧レギュレータ回路ＶＲＥＧは、入力電圧ＶＩＮを外部から受けてもよいし、入力電圧ＶＩＮを内部で生成してもよい。また、差動増幅器ＤＡＭＰは、負帰還を実現するように構成されればよく、フィードバックされる電圧の特性（位相）に応じて、基準電圧ＶＲＥＦを非反転入力端子で受けてもよい。
【００３６】
図２は、図１に示した差動増幅器ＤＡＭＰの一例を示している。差動増幅器ＤＡＭＰは、例えば、ｐＭＯＳトランジスタＭＰ１４、ＭＰ１６、ＭＰ１８、ｎＭＯＳトランジスタＭＮ１０、ＭＮ１２および電流源ＩＳ１２、ＩＳ１４を有している。
【００３７】
ｐＭＯＳトランジスタＭＰ１４は、例えば、ソースが電源線ＬＮ１に接続され、ゲートとドレインとが互いに接続されている。ｎＭＯＳトランジスタＭＮ１０は、ソースがｎＭＯＳトランジスタＭＮ１２のソースに接続され、ドレインがｐＭＯＳトランジスタＭＰ１４のドレインに接続され、ゲートが反転入力端子ＩＮＮに接続されている。
【００３８】
ｐＭＯＳトランジスタＭＰ１６は、例えば、ソースが電源線ＬＮ１に接続され、ドレインがｎＭＯＳトランジスタＭＮ１２のドレインに接続され、ゲートがｐＭＯＳトランジスタＭＰ１４のゲートに接続されている。ｎＭＯＳトランジスタＭＮ１２は、ゲートが非反転入力端子ＩＮＰに接続されている。そして、ｎＭＯＳトランジスタＭＮ１０、ＭＮ１２のソースと接地線ＬＮ２との間には、電流源ＩＳ１２が接続されている。
【００３９】
ｐＭＯＳトランジスタＭＰ１８および電流源ＩＳ１４は、電源線ＬＮ１と接地線ＬＮ２との間に直列に接続されている。例えば、ｐＭＯＳトランジスタＭＰ１８は、ソースが電源線ＬＮ１に接続され、ドレインが出力端子ＶＯおよび電流源ＩＳ１４に接続され、ゲートがｐＭＯＳトランジスタＭＰ１６のドレインに接続されている。
【００４０】
この実施形態では、差動増幅器ＤＡＭＰの出力が図１に示したｐＭＯＳトランジスタＭＰ１０を介してフィードバックされる。このため、差動増幅器ＤＡＭＰは、ｐＭＯＳトランジスタＭＰ１４およびｎＭＯＳトランジスタＭＮ１０に流れる電流と、ｐＭＯＳトランジスタＭＰ１６およびｎＭＯＳトランジスタＭＮ１２に流れる電流とが互いに同じになるように動作する。この結果、非反転入力端子ＩＮＰの電圧（例えば、図１のノードＮ１０の電圧Ｖｎ１０）は、反転入力端子ＩＮＮの電圧（例えば、図１の電圧ＶＲＥＦ）と同じになる。
【００４１】
図３は、図１に示した電圧レギュレータ回路ＶＲＥＧの出力電圧ＶＯＵＴの特性の一例を示している。図の横軸は、基準電圧ＶＲＥＦを示し、縦軸は出力電圧ＶＯＵＴを示している。図の一点鎖線は、理想的な出力電圧ＶＯＵＴのリニアリティを示している。また、図の太い破線は、比較例を示している。
【００４２】
例えば、基準電圧ＶＲＥＦが電圧ＶＴより小さいとき、差動増幅器ＤＡＭＰ等が正常に動作しないため、出力電圧ＶＯＵＴは、０Ｖ程度である。基準電圧ＶＲＥＦが電圧ＶＴより大きいとき、出力電圧ＶＯＵＴは、基準電圧ＶＲＥＦに比例して増加する。なお、基準電圧ＶＲＥＦが入力電圧ＶＩＮに近いときには、出力電圧ＶＯＵＴは、例えば、ｐＭＯＳトランジスタＭＰ１０のオン抵抗により、一点鎖線で示される電圧（理想的な出力電圧）に比べて小さくなる。
【００４３】
比較例（図の太い波線）では、基準電圧ＶＲＥＦを入力電圧ＶＩＮに設定しても、出力電圧ＶＯＵＴは、入力電圧ＶＩＮに近い電圧まで到達しない。比較例では、例えば、基準電圧ＶＲＥＦに基づく電圧がカレントミラーにより図１のノードＮ１０に供給される。カレントミラーでは、例えば、コピー元のｐＭＯＳトランジスタ（例えば、ｐＭＯＳトランジスタＭＰ１０とペアになるｐＭＯＳトランジスタ）は、ゲートとドレインとが互いに接続されている。
【００４４】
すなわち、コピー元のｐＭＯＳトランジスタでは、ｐＭＯＳトランジスタの閾値電圧以上のソース・ドレイン間電圧が確保される。このため、ノードＮ１０の電圧がｐＭＯＳトランジスタの閾値電圧に近づくと、コピー元とコピー先のｐＭＯＳトランジスタのソース・ドレイン間電圧の差が大きくなり、カレントミラー等の精度が悪くなる。この結果、比較例では、入力電圧ＶＩＮからｐＭＯＳトランジスタの閾値電圧を引いた電圧より基準電圧ＶＲＥＦが大きいとき、出力電圧ＶＯＵＴの精度が低下する。
【００４５】
これに対し、この実施形態では、差動増幅器ＤＡＭＰの出力電圧（ｐＭＯＳトランジスタＭＰ１０のゲートの電圧）が低電圧まで下がるため、ノードＮ１０の電圧を入力電圧ＶＩＮに近い電圧に設定できる。このため、この実施形態では、出力電圧ＶＯＵＴの精度を向上できる。
【００４６】
以上、この実施形態では、フリップドボルテージフォロワとして動作する電圧出力部ＦＶＦを有している。これにより、この実施形態では、電圧レギュレータ回路ＶＲＥＧの応答速度を速くできる。また、この実施形態では、制御回路ＣＮＴＬは、ノードＮ１０の電圧Ｖｎ１０を差動増幅器ＤＡＭＰにフィードバックして生成し、生成した電圧Ｖｎ１０をカレントコピーにより、電圧出力部ＦＶＦに供給する。これにより、この実施形態では、差動増幅器ＤＡＭＰを用いて、出力電圧ＶＯＵＴを意図した電圧に精度よく調整できる。すなわち、この実施形態では、出力電圧の精度を維持しつつ、応答速度を速くできる。この結果、この実施形態では、応答速度が速く、出力電圧の精度がよい電圧レギュレータ回路を提供できる。
【００４７】
図４は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ２の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ２では、図１に示した制御回路ＣＮＴＬの代わりに制御回路ＣＮＴＬ２が設けられている。電圧レギュレータ回路ＶＲＥＧ２のその他の構成は、上述した実施形態と同じである。
【００４８】
制御回路ＣＮＴＬ２は、抵抗Ｒ１０、Ｒ１２が制御回路ＣＮＴＬに追加されて構成されている。例えば、抵抗Ｒ１０、Ｒ１２は、ｐＭＯＳトランジスタＭＰ１２のソース（ノードＮ１０）と接地線ＬＮ２との間に直列に接続されている。そして、抵抗Ｒ１０と抵抗Ｒ１２との接続ノードであるノードＮ１２が差動増幅器ＤＡＭＰの非反転入力端子に接続されている。これにより、差動増幅器ＤＡＭＰの非反転入力端子は、ノードＮ１０の電圧を抵抗Ｒ１０、Ｒ１２で分圧した電圧（ノードＮ１２の電圧）を受ける。すなわち、差動増幅器ＤＡＭＰは、ｐＭＯＳトランジスタＭＰ１２のソースから抵抗Ｒ１０を介してフィードバックされる電圧を受ける。
【００４９】
ノードＮ１２の電圧は、差動増幅器ＤＡＭＰのフィードバック制御により、基準電圧ＶＲＥＦに一致する。したがって、この実施形態では、ノードＮ１０の電圧Ｖｎ１０は、基準電圧ＶＲＥＦを用いて、式（６）で表される。式（６）のＲ１０、Ｒ１２は、抵抗Ｒ１０、Ｒ１２のそれぞれの抵抗値である。また、式（６）を式（４）に代入することにより、出力電圧ＶＯＵＴは、式（７）で表される。
【００５０】
Ｖｎ１０＝（１＋Ｒ１０／Ｒ１２）・ＶＲＥＦ                ・・・（６）
ＶＯＵＴ＝Ｖｎ１０＝（１＋Ｒ１０／Ｒ１２）・ＶＲＥＦ      ・・・（７）
すなわち、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２が互いに同じとき、出力電圧ＶＯＵＴは、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のゲート・ソース間電圧Ｖｇｓ１、Ｖｇｓ２に依存しない。したがって、この実施形態では、基準電圧ＶＲＥＦを受ける差動増幅器ＤＡＭＰと抵抗Ｒ１０、Ｒ１２とを用いて、出力電圧ＶＯＵＴを意図した電圧に調整できる。
【００５１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。また、この実施形態では、差動増幅器ＤＡＭＰにフィードバックする電圧を抵抗Ｒ１０、Ｒ１２で分圧することにより、差動増幅器ＤＡＭＰの入力電圧を適切な電圧に設定できる。これにより、この実施形態では、差動増幅器ＤＡＭＰを適切な状態で動作させることができ、ノードＮ１０の電圧Ｖｎ１０および出力電圧ＶＯＵＴの精度が低下することを防止できる。
【００５２】
図５は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ３の一例を示している。なお、図５は、図４に示した各電流源ＩＳ１０、ＩＳ２０の少なくとも一部をｎＭＯＳトランジスタで構成したときの電圧レギュレータ回路ＶＲＥＧ３の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ３では、図４に示した電圧レギュレータ回路ＶＲＥＧ２にｐＭＯＳトランジスタＭＰ３０およびｎＭＯＳトランジスタＭＮ３０が追加されている。また、制御回路ＣＮＴＬ２および電圧出力部ＦＶＦの代わりに制御回路ＣＮＴＬ３および電圧出力部ＦＶＦ２がそれぞれ設けられている。電圧レギュレータ回路ＶＲＥＧ３のその他の構成は、図４で説明した実施形態と同じである。
【００５３】
ｐＭＯＳトランジスタＭＰ３０およびｎＭＯＳトランジスタＭＮ３０は、電源線ＬＮ１と接地線ＬＮ２との間に直列に接続され、電流源として動作する。例えば、ｐＭＯＳトランジスタＭＰ３０は、ソースが電源線ＬＮ１に接続され、ドレインがｎＭＯＳトランジスタＭＮ３０のドレインに接続され、バイアス電圧ＶＢＰをゲートで受ける。なお、電圧レギュレータ回路ＶＲＥＧ３は、バイアス電圧ＶＢＰを外部から受けてもよいし、バイアス電圧ＶＢＰを内部で生成してもよい。ｎＭＯＳトランジスタＭＮ３０は、ソースが接地線ＬＮ２に接続され、ゲートおよびドレインが互いに接続されている。
【００５４】
制御回路ＣＮＴＬ３では、例えば、図４に示した電流源ＩＳ１０は、ｎＭＯＳトランジスタＭＮ１４を用いて構成されている。制御回路ＣＮＴＬ３のその他の構成は、制御回路ＣＮＴＬ２と同じである。例えば、ｎＭＯＳトランジスタＭＮ１４は、ドレインがｐＭＯＳトランジスタＭＰ１２のドレインに接続され、ソースが接地線ＬＮ２に接続され、ゲートがｎＭＯＳトランジスタＭＮ３０のゲートに接続されている。
【００５５】
電圧出力部ＦＶＦ２では、例えば、図４に示した電流源ＩＳ２０は、ｎＭＯＳトランジスタＭＮ２０を用いて構成されている。電圧出力部ＦＶＦ２のその他の構成は、電圧出力部ＦＶＦと同じである。例えば、ｎＭＯＳトランジスタＭＮ２０は、ドレインがｐＭＯＳトランジスタＭＰ２２のドレインに接続され、ソースが接地線ＬＮ２に接続され、ゲートがｎＭＯＳトランジスタＭＮ３０のゲートに接続されている。すなわち、ｎＭＯＳトランジスタＭＮ１４、ＭＮ２０、ＭＮ３０は、カレントコピー回路の少なくとも一部を構成する。
【００５６】
なお、電圧レギュレータ回路ＶＲＥＧ３の構成は、この例に限定されない。例えば、電圧レギュレータ回路ＶＲＥＧ３は、抵抗Ｒ１０、Ｒ１２が省かれて構成されてもよい。この場合、差動増幅器ＤＡＭＰの非反転入力端子には、例えば、図１で説明したように、ｐＭＯＳトランジスタＭＰ１２のソースが接続される。
【００５７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５８】
図６は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ４の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ４では、図４に示した電圧出力部ＦＶＦの代わりに電圧出力部ＦＶＦ３が設けられている。電圧レギュレータ回路ＶＲＥＧ４のその他の構成は、図４で説明した実施形態と同じである。
【００５９】
電圧出力部ＦＶＦ３では、電圧出力部ＦＶＦに電流源ＩＳ２４およびｎＭＯＳトランジスタＭＮ２２が追加され、電流源ＩＳ２０の代わりに電流源ＩＳ２２が設けられている。電圧出力部ＦＶＦ３のその他の構成は、電圧出力部ＦＶＦと同じである。例えば、電流源ＩＳ２２は、ｐＭＯＳトランジスタＭＰ２２のドレインと接地線ＬＮ２との間に接続されている。
【００６０】
また、電流源ＩＳ２４およびｎＭＯＳトランジスタＭＮ２２は、電源線ＬＮ１と電流源ＩＳ２２との間に、ｐＭＯＳトランジスタＭＰ２０のゲートを介して直列に接続されている。すなわち、ｐＭＯＳトランジスタＭＰ２０は、ｐＭＯＳトランジスタＭＰ２２のドレインからｎＭＯＳトランジスタＭＮ２２を介してフィードバックされる電圧をゲートで受ける。
【００６１】
例えば、ｎＭＯＳトランジスタＭＮ２２は、ドレインが電流源ＩＳ２４およびｐＭＯＳトランジスタＭＰ２０のゲートに接続され、ソースが電流源ＩＳ２２およびｐＭＯＳトランジスタＭＰ２２のドレインに接続され、バイアス電圧ＶＢＮをゲートで受ける。なお、電圧レギュレータ回路ＶＲＥＧ４は、バイアス電圧ＶＢＮを外部から受けてもよいし、バイアス電圧ＶＢＮを内部で生成してもよい。
【００６２】
ここで、電流源ＩＳ２２は、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流Ｉ１０、Ｉ２０が図１で説明した式（３）を満たすように、電流を生成する。なお、ｐＭＯＳトランジスタＭＰ２２に流れる電流Ｉ２０は、例えば、電流源ＩＳ２２の電流から電流源ＩＳ２４の電流を引いた電流である。すなわち、電流源ＩＳ２２は、電流源ＩＳ２４より大きな電流を生成する。例えば、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のサイズが互いに同じで、かつ、電流源ＩＳ１０、ＩＳ２４の電流が互いに同じとき、電流源ＩＳ２２の電流は、電流源ＩＳ１０の電流の２倍である。
【００６３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電流源ＩＳ２４を用いてｐＭＯＳトランジスタＭＰ２０を駆動するため、電圧出力部ＦＶＦ３の応答速度を速くできる。
【００６４】
図７は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ５の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ５では、図５に示した電圧レギュレータ回路ＶＲＥＧ３にｐＭＯＳトランジスタＭＰ３２およびｎＭＯＳトランジスタＭＮ３２が追加されている。また、電圧出力部ＦＶＦ２の代わりに電圧出力部ＦＶＦ４が設けられている。
【００６５】
電圧レギュレータ回路ＶＲＥＧ５のその他の構成は、図５で説明した実施形態と同じである。なお、図６で説明した実施形態と比較した場合、電圧レギュレータ回路ＶＲＥＧ５は、図６に示した各電流源ＩＳ１０、ＩＳ２２、ＩＳ２４の少なくとも一部をＭＯＳトランジスタで構成したときの電圧レギュレータ回路に対応している。
【００６６】
ｐＭＯＳトランジスタＭＰ３２およびｎＭＯＳトランジスタＭＮ３２は、電源線ＬＮ１と接地線ＬＮ２との間に直列に接続され、ｎＭＯＳトランジスタＭＮ３０の電流をコピーするカレントミラー回路として動作する。例えば、ｐＭＯＳトランジスタＭＰ３２は、ソースが電源線ＬＮ１に接続され、ゲートおよびドレインが互いに接続されている。ｎＭＯＳトランジスタＭＮ３２は、ソースが接地線ＬＮ２に接続され、ドレインがｐＭＯＳトランジスタＭＰ３２のドレインに接続され、ゲートがｎＭＯＳトランジスタＭＮ３０のゲートに接続されている。
【００６７】
電圧出力部ＦＶＦ４では、電圧出力部ＦＶＦ２にｐＭＯＳトランジスタＭＰ２４およびｎＭＯＳトランジスタＭＮ２２が追加され、ｎＭＯＳトランジスタＭＮ２０の代わりにｎＭＯＳトランジスタＭＮ２４が設けられている。電圧出力部ＦＶＦ４のその他の構成は、電圧出力部ＦＶＦ２と同じである。
【００６８】
例えば、ｎＭＯＳトランジスタＭＮ２４は、ドレインがｐＭＯＳトランジスタＭＰ２２のドレインに接続され、ソースが接地線ＬＮ２に接続され、ゲートがｎＭＯＳトランジスタＭＮ３０のゲートに接続されている。これにより、ｎＭＯＳトランジスタＭＮ２４は、ｎＭＯＳトランジスタＭＮ２４、ＭＮ３０のサイズ比に応じた電流を生成する。すなわち、ｎＭＯＳトランジスタＭＮ１４、ＭＮ２４、ＭＮ３０、ＭＮ３２は、カレントコピー回路の少なくとも一部を構成する。このように、電圧出力部ＦＶＦ４では、図６に示した電流源ＩＳ２２は、ｎＭＯＳトランジスタＭＮ２４を用いて構成されている。
【００６９】
また、ｐＭＯＳトランジスタＭＰ２４およびｎＭＯＳトランジスタＭＮ２２は、電源線ＬＮ１とｎＭＯＳトランジスタＭＮ２４のドレインとの間に、ｐＭＯＳトランジスタＭＰ２０のゲートを介して直列に接続されている。すなわち、ｐＭＯＳトランジスタＭＰ２０は、ｐＭＯＳトランジスタＭＰ２２のドレインからｎＭＯＳトランジスタＭＮ２２を介してフィードバックされる電圧をゲートで受ける。
【００７０】
例えば、ｐＭＯＳトランジスタＭＰ２４は、ソースが電源線ＬＮ１に接続され、ドレインがｎＭＯＳトランジスタＭＮ２２のドレインおよびｐＭＯＳトランジスタＭＰ２０のゲートに接続され、ゲートがｐＭＯＳトランジスタＭＰ３２のゲートに接続されている。すなわち、ｐＭＯＳトランジスタＭＰ２４、ＭＰ３２は、カレントコピー回路の少なくとも一部を構成する。
【００７１】
また、例えば、ｎＭＯＳトランジスタＭＮ２２は、ドレインがｐＭＯＳトランジスタＭＰ２４のドレインおよびｐＭＯＳトランジスタＭＰ２０のゲートに接続され、ソースがｎＭＯＳトランジスタＭＮ２４のドレインおよびｐＭＯＳトランジスタＭＰ２２のドレインに接続されている。そして、ｎＭＯＳトランジスタＭＮ２２は、バイアス電圧ＶＢＮをゲートで受ける。なお、電圧レギュレータ回路ＶＲＥＧ５は、バイアス電圧ＶＢＮを外部から受けてもよいし、バイアス電圧ＶＢＮを内部で生成してもよい。
【００７２】
ここで、ｎＭＯＳトランジスタＭＮ２４は、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２に流れる電流Ｉ１０、Ｉ２０が図１で説明した式（３）を満たすように、電流を生成する。なお、ｐＭＯＳトランジスタＭＰ２２に流れる電流Ｉ２０は、例えば、ｎＭＯＳトランジスタＭＮ２４に流れる電流からｐＭＯＳトランジスタＭＰ２４に流れる電流を引いた電流である。
【００７３】
すなわち、ｎＭＯＳトランジスタＭＮ２４は、ｐＭＯＳトランジスタＭＰ２４に流れる電流より大きな電流を生成する。例えば、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２のサイズが互いに同じで、かつ、ｎＭＯＳトランジスタＭＮ１４、ｐＭＯＳトランジスタＭＰ２４に流れる電流が互いに同じとき、ｎＭＯＳトランジスタＭＮ２４のサイズ（ゲート幅Ｗ／ゲート長Ｌ）は、ｎＭＯＳトランジスタＭＮ１４のサイズの２倍である。
【００７４】
なお、電圧レギュレータ回路ＶＲＥＧ５の構成は、この例に限定されない。例えば、電圧レギュレータ回路ＶＲＥＧ５は、抵抗Ｒ１０、Ｒ１２が省かれて構成されてもよい。この場合、差動増幅器ＤＡＭＰの非反転入力端子には、例えば、図１で説明したように、ｐＭＯＳトランジスタＭＰ１２のソースが接続される。
【００７５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７６】
図８は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ６の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ６では、図４に示した電圧レギュレータ回路ＶＲＥＧ２にバイアス制御部ＢＣＴＬが追加され、電圧出力部ＦＶＦの代わりに電圧出力部ＦＶＦ５が設けられている。電圧レギュレータ回路ＶＲＥＧ６のその他の構成は、図４で説明した実施形態と同じである。
【００７７】
バイアス制御部ＢＣＴＬは、負荷の変化に応じて電圧出力部ＦＶＦ５のバイアス電流を調整する。例えば、バイアス制御部ＢＣＴＬは、負荷の状態を示す負荷信号ＬＩＮＦを受け、ブースト制御信号ＢＯＯＳＴおよびバイアス制御信号ＢＩＡＳＣを負荷信号ＬＩＮＦに基づいて生成する。そして、バイアス制御部ＢＣＴＬは、ブースト制御信号ＢＯＯＳＴおよびバイアス制御信号ＢＩＡＳＣを電圧出力部ＦＶＦ５に出力する。
【００７８】
例えば、バイアス制御部ＢＣＴＬは、負荷信号ＬＩＮＦの示す状態が無負荷のとき、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣを、電圧出力部ＦＶＦ５に出力する。また、例えば、バイアス制御部ＢＣＴＬは、負荷信号ＬＩＮＦの示す状態が有負荷のとき、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣを、電圧出力部ＦＶＦ５に出力する。なお、負荷信号ＬＩＮＦは、例えば、出力電圧ＶＯＵＴが供給される半導体集積回路（例えば、図１１に示した半導体集積回路ＬＳＩ）のクロック信号、動作周波数を示す周波数通知信号、動作モードを示すステート通知信号の少なくとも１つである。
【００７９】
電圧出力部ＦＶＦ５は、図４に示した電圧出力部ＦＶＦにｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１が追加されて構成されている。また、ｐＭＯＳトランジスタＭＰ２２および電流源ＩＳ２０の代わりにｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａがそれぞれ設けられている。電圧出力部ＦＶＦ５のその他の構成は、電圧出力部ＦＶＦと同じである。ｐＭＯＳトランジスタＭＰ２２ａは、バイアス制御信号ＢＩＡＳＣに基づいて、サイズ（ゲート幅Ｗ／ゲート長Ｌ）が変更される。例えば、ｐＭＯＳトランジスタＭＰ２２ａは、並列に接続された複数のｐＭＯＳトランジスタを含んで構成されている。
【００８０】
電流源ＩＳ２０ａは、ｐＭＯＳトランジスタＭＰ１２およびｐＭＯＳトランジスタＭＰ２２ａに流れる電流の比とｐＭＯＳトランジスタＭＰ１２およびｐＭＯＳトランジスタＭＰ２２ａのサイズの比とを一致させる電流を、バイアス制御信号ＢＩＡＳＣに基づいて可変に生成する。例えば、電流源ＩＳ２０ａは、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２ａに流れる電流Ｉ１０、Ｉ２０が図１で説明した式（３）を満たすように、バイアス制御信号ＢＩＡＳＣに基づいて電流を可変に生成する。例えば、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きいとき、電圧出力部ＦＶＦ５の過渡応答の速度は、速くなる。
【００８１】
インバータＩＮＶ１は、ブースト制御信号ＢＯＯＳＴの反転信号をｎＭＯＳトランジスタＭＮ２６のゲートに出力する。ｎＭＯＳトランジスタＭＮ２６は、ソースがｐＭＯＳトランジスタＭＰ２２ａのドレインに接続され、ドレインがｐＭＯＳトランジスタＭＰ２０のゲートに接続されている。そして、ｎＭＯＳトランジスタＭＮ２６は、ゲートで受ける信号（ブースト制御信号ＢＯＯＳＴの反転信号）に応じて、オン／オフが制御される。
【００８２】
ｎＭＯＳトランジスタＭＮ２８は、ソースが接地線ＬＮ２に接続され、ドレインがｐＭＯＳトランジスタＭＰ２０のゲートに接続されている。そして、ｎＭＯＳトランジスタＭＮ２８は、ゲートで受けるブースト制御信号ＢＯＯＳＴに応じて、オン／オフが制御される。例えば、ｎＭＯＳトランジスタＭＮ２８は、ｎＭＯＳトランジスタＭＮ２６がオフするときオンし、ｎＭＯＳトランジスタＭＮ２６がオンするときオフする。
【００８３】
すなわち、ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１は、ｐＭＯＳトランジスタＭＰ２２ａのドレインからフィードバックされる電圧と接地線ＬＮ２の電圧とのいずれかを、ブースト制御信号ＢＯＯＳＴに基づいて選択する。そして、ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１は、選択した電圧をｐＭＯＳトランジスタＭＰ２０のゲートに入力する。すなわち、ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１は、ｐＭＯＳトランジスタＭＰ２０のゲートに入力する電圧を選択する選択部として機能する。
【００８４】
以下、接地線ＬＮ２の電圧をゲートで受けているｐＭＯＳトランジスタＭＰ２０の状態を、ブースト状態とも称する。また、ｐＭＯＳトランジスタＭＰ２２ａのドレインからフィードバックされる電圧をゲートで受けているｐＭＯＳトランジスタＭＰ２０の状態を、ブースト解除状態とも称する。
【００８５】
なお、電圧レギュレータ回路ＶＲＥＧ６の構成は、この例に限定されない。例えば、電圧レギュレータ回路ＶＲＥＧ６は、抵抗Ｒ１０、Ｒ１２が省かれて構成されてもよい。また、ｐＭＯＳトランジスタＭＰ２０のゲートに入力する電圧は、例えば、ブースト制御信号ＢＯＯＳＴに基づいて選択されればよい。すなわち、電圧レギュレータ回路ＶＲＥＧ６は、ｐＭＯＳトランジスタＭＰ２０のゲートに入力する電圧をブースト制御信号ＢＯＯＳＴに基づいて選択する選択部を、ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１の代わりに有してもよい。
【００８６】
図９は、図８に示した電圧レギュレータ回路ＶＲＥＧ６の動作の一例を示している。なお、図９の負荷信号ＬＩＮＦの“ＩＤＬＥ”は、無負荷であることを示し、“ＬＦＲＥＱ”および“ＨＦＲＥＱ”は、有負荷であることを示している。さらに、“ＬＦＲＥＱ”は、負荷信号ＬＩＮＦを出力した半導体集積回路の動作周波数が“ＨＦＲＥＱ”に比べて低いことを示している。すなわち、“ＬＦＲＥＱ”は、負荷電流が“ＨＦＲＥＱ”に比べて小さいことを示している。また、図９のバイアス制御信号ＢＩＡＳＣの“ｘ２”は、ｐＭＯＳトランジスタＭＰ２２ａのサイズおよび電流源ＩＳ２０ａの電流が“ｘ１”のときに比べて大きい（例えば、２倍）ことを示している。
【００８７】
時刻Ｔ０では、負荷信号ＬＩＮＦの示す状態は無負荷ＩＤＬＥである。このため、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ１”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が小さくなり、電圧出力部ＦＶＦ５の過渡応答の速度が遅くなる。この結果、この実施形態では、無負荷時の出力電圧ＶＯＵＴにリップルが発生することを抑制できる。
【００８８】
時刻Ｔ１０では、負荷信号ＬＩＮＦの示す状態が無負荷ＩＤＬＥから有負荷ＬＦＲＥＱに変化する。このため、バイアス制御部ＢＣＴＬは、ブースト制御信号ＢＯＯＳＴを低レベルから高レベルにする。これにより、ｐＭＯＳトランジスタＭＰ２０の状態は、ブースト状態になる。この結果、出力電圧ＶＯＵＴは、制御回路ＣＮＴＬ２により設定された出力電圧（以下、設定出力電圧とも称する）から上昇する。
【００８９】
例えば、ブースト状態では、ｐＭＯＳトランジスタＭＰ２０のゲート・ソース間電圧は、電源線ＬＮ１と接地線ＬＮ２との間の電圧（入力電圧ＶＩＮ）とほぼ同じ電圧まで増加する。すなわち、ブースト状態では、ｐＭＯＳトランジスタＭＰ２０のゲート・ソース間電圧は、ブースト解除状態のときに比べて、大きくなる。このため、ｐＭＯＳトランジスタＭＰ２０は、ソース・ドレイン間電圧の増加を抑制しつつ、大電流を流すことができる。したがって、この実施形態では、無負荷から有負荷に変化したときに、出力電圧ＶＯＵＴを設定出力電圧より低くすることなく、負荷電流を流すことができる。
【００９０】
時刻Ｔ１１では、バイアス制御部ＢＣＴＬは、ブースト制御信号ＢＯＯＳＴを高レベルから低レベルにする。これにより、ｐＭＯＳトランジスタＭＰ２０の状態は、ブースト解除状態になる。この結果、出力電圧ＶＯＵＴは、設定出力電圧まで徐々に下降する。この際、電圧出力部ＦＶＦ５の過渡応答の速度が遅いため、出力電圧ＶＯＵＴのアンダーシュートが抑制される。
【００９１】
時刻Ｔ１２では、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ２”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きくなり、電圧出力部ＦＶＦ５の過渡応答の速度が速くなる。また、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きいため、出力電圧ＶＯＵＴは安定する。
【００９２】
このように、負荷信号ＬＩＮＦの示す状態が無負荷から有負荷に変化したとき、バイアス制御部ＢＣＴＬは、ｐＭＯＳトランジスタＭＰ２０をブースト状態にするためのブースト制御信号ＢＯＯＳＴ、ｐＭＯＳトランジスタＭＰ２０をブースト解除状態にするためのブースト制御信号ＢＯＯＳＴ、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣを、予め決められたそれぞれの間隔で電圧出力部ＦＶＦ５に順次出力する。
【００９３】
時刻Ｔ２０では、負荷信号ＬＩＮＦの示す状態が有負荷ＬＦＲＥＱから有負荷ＨＦＲＥＱに変化する。すなわち、負荷電流が増加する。このため、バイアス制御部ＢＣＴＬは、ブースト制御信号ＢＯＯＳＴを低レベルから高レベルにするとともに、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ１”）を電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２０の状態は、ブースト状態になり、出力電圧ＶＯＵＴが設定出力電圧から上昇する。また、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が小さくなるため、電圧出力部ＦＶＦ５の過渡応答の速度は遅くなる。
【００９４】
このように、この実施形態では、負荷電流が増加したときにｐＭＯＳトランジスタＭＰ２０の状態をブースト状態にするため、出力電圧ＶＯＵＴを設定出力電圧より低くすることなく、増加した負荷電流を流すことができる。
【００９５】
時刻Ｔ２１では、バイアス制御部ＢＣＴＬは、ブースト制御信号ＢＯＯＳＴを高レベルから低レベルにする。これにより、ｐＭＯＳトランジスタＭＰ２０の状態がブースト解除状態になり、出力電圧ＶＯＵＴが設定出力電圧まで徐々に下降する。この際、電圧出力部ＦＶＦ５の過渡応答の速度が遅いため、出力電圧ＶＯＵＴのアンダーシュートが抑制される。
【００９６】
時刻Ｔ２２では、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ２”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きくなり、電圧出力部ＦＶＦ５の過渡応答の速度が速くなる。また、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きいため、負荷電流が大きいときにも、出力電圧ＶＯＵＴは安定する。
【００９７】
このように、負荷信号ＬＩＮＦが負荷電流を増加させる負荷変化を示したとき、バイアス制御部ＢＣＴＬは、ｐＭＯＳトランジスタＭＰ２０をブースト状態にするためのブースト制御信号ＢＯＯＳＴおよび電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣと、ｐＭＯＳトランジスタＭＰ２０をブースト解除状態にするためのブースト制御信号ＢＯＯＳＴと、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣとを、予め決められたそれぞれの間隔で電圧出力部ＦＶＦ５に順次出力する。
【００９８】
時刻Ｔ３０では、負荷信号ＬＩＮＦの示す状態が有負荷ＨＦＲＥＱから有負荷ＬＦＲＥＱに変化する。すなわち、負荷電流が減少する。このため、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ１”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が小さくなり、電圧出力部ＦＶＦ５の過渡応答の速度が遅くなる。この結果、出力電圧ＶＯＵＴのアンダーシュートが抑制される。
【００９９】
時刻Ｔ３１では、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ２”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きくなり、電圧出力部ＦＶＦ５の過渡応答の速度が速くなる。また、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きいため、出力電圧ＶＯＵＴは安定する。
【０１００】
このように、負荷信号ＬＩＮＦが負荷電流を減少させる負荷変化を示したとき、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣを電圧出力部ＦＶＦ５に出力し、所定時間後に、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣを電圧出力部ＦＶＦ５に出力する。
【０１０１】
時刻Ｔ４０では、負荷信号ＬＩＮＦの示す状態が有負荷ＬＦＲＥＱから無負荷ＩＤＬＥに変化する。このため、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を小さくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ１”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が小さくなり、電圧出力部ＦＶＦ５の過渡応答の速度が遅くなる。この結果、この実施形態では、無負荷時の出力電圧ＶＯＵＴにリップルが発生することを抑制できる。
【０１０２】
なお、電圧レギュレータ回路ＶＲＥＧ６の動作は、この例に限定されない。例えば、バイアス制御部ＢＣＴＬは、負荷電流の大きさに応じて、電圧出力部ＦＶＦ５のバイアス電流を３段階以上に可変に制御してもよい。
【０１０３】
図１０は、図８に示した電圧レギュレータ回路ＶＲＥＧ６の動作の別の例を示している。なお、図１０の“ＩＤＬＥ”、“ＬＦＲＥＱ”、“ＨＦＲＥＱ”、“ｘ１”および“ｘ２”の意味は、図９と同じである。また、図９の“ｘ３”は、ｐＭＯＳトランジスタＭＰ２２ａのサイズおよび電流源ＩＳ２０ａの電流が“ｘ２”のときに比べて大きい（例えば、１．５倍）ことを示している。なお、図１０の動作では、負荷電流が増加する（負荷信号ＬＩＮＦの示す状態が有負荷ＬＦＲＥＱから有負荷ＨＦＲＥＱに変化する）ときの動作が図９の動作と相違する。
【０１０４】
例えば、時刻Ｔ２０では、負荷信号ＬＩＮＦの示す状態が有負荷ＬＦＲＥＱから有負荷ＨＦＲＥＱに変化する。すなわち、負荷電流が増加する。このため、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を大きくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ３”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流が大きくなり、電圧出力部ＦＶＦ５の過渡応答の速度が速くなる。この結果、この実施形態では、出力電圧ＶＯＵＴが設定出力電圧より低くなったときにも、出力電圧ＶＯＵＴが設定出力電圧に復帰するまでの時間を短縮できる。
【０１０５】
時刻Ｔ２１では、バイアス制御部ＢＣＴＬは、電圧出力部ＦＶＦ５のバイアス電流を時刻Ｔ２０に設定されたバイアス電流より小さくするためのバイアス制御信号ＢＩＡＳＣ（図の“ｘ２”）を、電圧出力部ＦＶＦ５に出力する。これにより、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２０ａの電流は、時刻Ｔ２０に設定された電流より小さくなる。そして、電圧出力部ＦＶＦ５の過渡応答の速度は、時刻Ｔ２０に設定された速度より遅くなる。これにより、この実施形態では、出力電圧ＶＯＵＴにリップルが発生することを抑制できる。
【０１０６】
なお、電圧レギュレータ回路ＶＲＥＧ６の動作は、この例に限定されない。例えば、電圧レギュレータ回路ＶＲＥＧ６は、負荷信号ＬＩＮＦの示す状態が無負荷ＩＤＬＥから有負荷ＬＦＲＥＱに変化するときにも、ブースト制御信号ＢＯＯＳＴを用いずに、負荷電流が増加するときと同様な動作（図１０の時刻Ｔ２０、Ｔ２１の動作）を実施してもよい。この場合、電圧レギュレータ回路ＶＲＥＧ６は、図８に示したｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１が省かれて構成されてもよい。
【０１０７】
また、例えば、バイアス制御部ＢＣＴＬは、負荷電流の大きさに応じて、電圧出力部ＦＶＦ５のバイアス電流を２段階に可変に制御してもよい。あるいは、バイアス制御部ＢＣＴＬは、負荷電流の大きさに応じて、電圧出力部ＦＶＦ５のバイアス電流を４段階以上に可変に制御してもよい。
【０１０８】
図１１は、図８に示した電圧レギュレータ回路ＶＲＥＧ６が搭載される半導体装置ＳＹＳの一例を示している。半導体装置ＳＹＳは、電圧レギュレータ回路ＶＲＥＧ６と、電圧レギュレータ回路ＶＲＥＧ６の出力電圧ＶＯＵＴを電源として動作する半導体集積回路ＬＳＩを有している。
【０１０９】
半導体集積回路ＬＳＩは、動作状態を示す負荷信号ＬＩＮＦを電圧レギュレータ回路ＶＲＥＧ６に出力する。すなわち、負荷信号ＬＩＮＦは、電圧レギュレータ回路ＶＲＥＧ６の負荷の状態を示す信号である。半導体集積回路ＬＳＩは、例えば、携帯機器向けの半導体集積回路である。なお、半導体集積回路ＬＳＩは、携帯機器向け以外の半導体集積回路でもよい。
【０１１０】
半導体集積回路ＬＳＩは、安定した出力電圧ＶＯＵＴが電圧レギュレータ回路ＶＲＥＧ６から供給されるため、所定の動作周波数で安定して動作する。例えば、出力電圧ＶＯＵＴが設定出力電圧より低下したとき、半導体集積回路ＬＳＩの動作周波数は、低下する。この結果、半導体集積回路ＬＳＩは、所定の動作周波数で動作できなくなり、タイミングエラー等を発生する。このため、出力電圧ＶＯＵＴの低下は、避けなければならない。この実施形態では、例えば、電圧レギュレータ回路ＶＲＥＧ６は、電圧出力部ＦＶＦ５の過渡応答の速度等を負荷の変化に応じて調整する。これにより、この実施形態では、出力電圧ＶＯＵＴが設定出力電圧より低くなることを防止できる。
【０１１１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１１２】
図１２は、別の実施形態における電圧レギュレータ回路ＶＲＥＧ７の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電圧レギュレータ回路ＶＲＥＧ７では、図６に示した電圧レギュレータ回路ＶＲＥＧ４にバイアス制御部ＢＣＴＬ２が追加され、電圧出力部ＦＶＦ３の代わりに電圧出力部ＦＶＦ６が設けられている。電圧レギュレータ回路ＶＲＥＧ７のその他の構成は、図６で説明した実施形態と同じである。
【０１１３】
バイアス制御部ＢＣＴＬ２は、バイアス制御信号ＢＩＡＳＣで制御する電流源やトランジスタを除いて、図８に示したバイアス制御部ＢＣＴＬと同じである。電圧出力部ＦＶＦ６は、図６に示した電圧出力部ＦＶＦ３にｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１が追加されて構成されている。また、ｐＭＯＳトランジスタＭＰ２２、ｎＭＯＳトランジスタＭＮ２２および電流源ＩＳ２０の代わりにｐＭＯＳトランジスタＭＰ２２ａ、ｎＭＯＳトランジスタＭＮ２２ａおよび電流源ＩＳ２０ａがそれぞれ設けられている。電圧出力部ＦＶＦ６のその他の構成は、電圧出力部ＦＶＦ３と同じである。
【０１１４】
ｐＭＯＳトランジスタＭＰ２２ａおよびｎＭＯＳトランジスタＭＮ２２ａは、バイアス制御信号ＢＩＡＳＣに基づいて、サイズ（ゲート幅Ｗ／ゲート長Ｌ）が変更される。例えば、ｐＭＯＳトランジスタＭＰ２２ａは、並列に接続された複数のｐＭＯＳトランジスタを含んで構成されている。また、例えば、ｎＭＯＳトランジスタＭＮ２２ａは、並列に接続された複数のｎＭＯＳトランジスタを含んで構成されている。
【０１１５】
電流源ＩＳ２２ａ、ＩＳ２４ａは、バイアス制御信号ＢＩＡＳＣに基づいて、電流を可変に生成する。電流源ＩＳ２２ａは、ｐＭＯＳトランジスタＭＰ１２およびｐＭＯＳトランジスタＭＰ２２ａに流れる電流の比とｐＭＯＳトランジスタＭＰ１２およびｐＭＯＳトランジスタＭＰ２２ａのサイズの比とを一致させる電流を、バイアス制御信号ＢＩＡＳＣに基づいて可変に生成する。
【０１１６】
例えば、電流源ＩＳ２２ａは、ｐＭＯＳトランジスタＭＰ１２、ＭＰ２２ａに流れる電流Ｉ１０、Ｉ２０が図１で説明した式（３）を満たすように、バイアス制御信号ＢＩＡＳＣに基づいて電流を可変に生成する。例えば、ｐＭＯＳトランジスタＭＰ２２ａおよび電流源ＩＳ２２ａ、ＩＳ２４ａの電流が大きいとき、電圧出力部ＦＶＦ６の過渡応答の速度は、速くなる。
【０１１７】
ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１は、ｎＭＯＳトランジスタＭＮ２６のソースの接続先を除いて、図８に示したｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１と同じである。すなわち、ｎＭＯＳトランジスタＭＮ２６、ＭＮ２８およびインバータＩＮＶ１は、ｐＭＯＳトランジスタＭＰ２０のゲートに入力する電圧を選択する選択部として機能する。
【０１１８】
例えば、ｎＭＯＳトランジスタＭＮ２６は、ソースが電流源ＩＳ２４ａおよびｎＭＯＳトランジスタＭＮ２２ａのドレインに接続され、ドレインがｐＭＯＳトランジスタＭＰ２０のゲートに接続されている。そして、ｎＭＯＳトランジスタＭＮ２６は、ゲートで受ける信号（ブースト制御信号ＢＯＯＳＴの反転信号）に応じて、オン／オフが制御される。
【０１１９】
バイアス制御部ＢＣＴＬ２の動作は、図８−図１１で説明した実施形態と同じである。また、電圧レギュレータ回路ＶＲＥＧ７が搭載される半導体装置は、電圧レギュレータ回路ＶＲＥＧ６の代わりに電圧レギュレータ回路ＶＲＥＧ７が設けられることを除いて、図８−図１１で説明した実施形態と同じである。
【０１２０】
なお、電圧レギュレータ回路ＶＲＥＧ７の構成は、この例に限定されない。例えば、電圧レギュレータ回路ＶＲＥＧ７は、抵抗Ｒ１０、Ｒ１２が省かれて構成されてもよい。また、ｐＭＯＳトランジスタＭＰ２０のゲートに入力する電圧は、例えば、ブースト制御信号ＢＯＯＳＴに基づいて選択されればよい。
【０１２１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１２２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
出力電圧を設定する制御回路と、前記制御回路により設定された前記出力電圧を出力する電圧出力部とを備え、
前記制御回路は、
第１電源線および第２電源線間に、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、
第１電圧を第１入力端子で受け、前記第２トランジスタのソースからフィードバックされる電圧を第２入力端子で受け、前記第１入力端子と前記第２入力端子との間の電圧に応じた電圧を前記第１トランジスタのゲートに出力する差動増幅器とを含み、
前記電圧出力部は、
前記第１電源線および前記第２電源線間に、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、
前記第１トランジスタは、前記第１電圧に基づく第２電圧を、前記第２トランジスタのソースに供給し、
前記第２トランジスタは、ゲートがドレインおよび前記第４トランジスタのゲートに接続され、ソースで受けた前記第２電圧に応じて、第３電圧をゲートに生成し、
前記第３トランジスタは、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、
前記第４トランジスタは、ゲートで受けた前記第３電圧に応じて、前記出力電圧をソースに生成し、
前記第１電流源および前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を生成すること
を特徴とする電圧レギュレータ回路。
（付記２）
前記制御回路は、前記第２トランジスタのソースと前記第２電源線との間に、直列に接続された第１抵抗および第２抵抗を有し、
前記差動増幅器は、前記第１抵抗と前記第２抵抗との接続ノードに前記第２端子が接続され、前記第２トランジスタのソースから前記第１抵抗を介してフィードバックされる電圧を受けること
を特徴とする付記１記載の電圧レギュレータ回路。
（付記３）
負荷の状態を示す第１制御信号を受け、前記第１制御信号に基づく第２制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部を有し、
前記第４トランジスタは、前記第２制御信号に基づいて、サイズが変更され、
前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を、前記第２制御信号に基づいて可変に生成すること
を特徴とする付記１記載の電圧レギュレータ回路。
（付記４）
前記バイアス制御部は、前記第１制御信号に基づいて、第３制御信号を生成し、
前記電圧出力部は、前記第４トランジスタのドレインからフィードバックされる電圧と前記第２電源線の電圧とのいずれかを前記第３制御信号に基づいて選択し、選択した電圧を前記第３トランジスタのゲートに入力する選択部を有し、
前記第３トランジスタは、前記第２電源線の電圧をゲートで受けている第１状態のとき、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受けている第２状態のときに比べて、ゲート・ソース間電圧が大きくなること
を特徴とする付記３記載の電圧レギュレータ回路。
（付記５）
前記バイアス制御部は、
前記第１制御信号の示す状態が無負荷のとき、前記電圧出力部のバイアス電流を小さくするための前記第２制御信号を前記電圧出力部に出力し、
前記第１制御信号の示す状態が無負荷から有負荷に変化したとき、前記第３トランジスタを前記第１状態にするための前記第３制御信号と、前記第３トランジスタを前記第２状態にするための前記第３制御信号と、前記電圧出力部のバイアス電流を大きくするための前記第２制御信号とを、予め決められたそれぞれの間隔で前記電圧出力部に順次出力すること
を特徴とする付記４記載の電圧レギュレータ回路。
（付記６）
前記バイアス制御部は、
前記第１制御信号が負荷電流を増加させる負荷変化を示したとき、前記電圧出力部のバイアス電流を小さくするための前記第２制御信号および前記第３トランジスタを前記第１状態にするための前記第３制御信号と、前記第３トランジスタを前記第２状態にするための前記第３制御信号と、前記電圧出力部のバイアス電流を大きくするための前記第２制御信号とを、予め決められたそれぞれの間隔で前記電圧出力部に順次出力すること
を特徴とする付記４記載の電圧レギュレータ回路。
（付記７）
前記バイアス制御部は、
前記第１制御信号の示す状態が無負荷のとき、前記電圧出力部のバイアス電流を小さくするための前記第２制御信号を前記電圧出力部に出力し、
前記第１制御信号の示す状態が有負荷のとき、前記電圧出力部のバイアス電流を大きくするための前記第２制御信号を前記電圧出力部に出力し、
前記第１制御信号が負荷電流を減少させる負荷変化を示したとき、前記電圧出力部のバイアス電流を小さくするための前記第２制御信号を前記電圧出力部に出力し、所定時間後に、前記電圧出力部のバイアス電流を大きくするための前記第２制御信号を前記電圧出力部に出力すること、
を特徴とする付記３記載または付記４記載の電圧レギュレータ回路。
（付記８）
電圧レギュレータ回路と、前記電圧レギュレータ回路の出力電圧が供給され、動作状態を示す第１制御信号を前記電圧レギュレータ回路に出力する半導体集積回路とを備え、
前記電圧レギュレータ回路は、
半導体集積回路に供給する前記出力電圧を設定する制御回路と、
前記制御回路により設定された前記出力電圧を前記半導体集積回路に出力する電圧出力部と、
前記第１制御信号を受け、前記第１制御信号に基づく第２制御信号を前記電圧出力部に出力し、負荷の変化に応じて前記電圧出力部のバイアス電流を調整するバイアス制御部とを含み、
前記制御回路は、
第１電源線および第２電源線間に、直列に接続された第１トランジスタ、第２トランジスタおよび第１電流源と、
第１電圧を第１入力端子で受け、前記第２トランジスタのソースからフィードバックされる電圧を第２入力端子で受け、前記第１入力端子と前記第２入力端子との間の電圧に応じた電圧を前記第１トランジスタのゲートに出力する差動増幅器とを含み、
前記電圧出力部は、
前記第１電源線および前記第２電源線間に、直列に接続された第３トランジスタ、第４トランジスタおよび第２電流源を含み、
前記第１トランジスタは、前記第１電圧に基づく第２電圧を、前記第２トランジスタのソースに供給し、
前記第２トランジスタは、ゲートがドレインおよび前記第４トランジスタのゲートに接続され、ソースで受けた前記第２電圧に応じて、第３電圧をゲートに生成し、
前記第３トランジスタは、前記第４トランジスタのドレインからフィードバックされる電圧をゲートで受け、
前記第４トランジスタは、ゲートで受けた前記第３電圧に応じて、前記出力電圧をソースに生成し、前記第２制御信号に基づいてサイズが変更され、
前記第１電流源は、前記第２トランジスタに流れる電流を生成し、
前記第２電流源は、前記第２トランジスタおよび前記第４トランジスタに流れる電流の比と前記第２トランジスタおよび前記第４トランジスタのサイズの比とを一致させる電流を、前記第２制御信号に基づいて可変に生成すること
を特徴とする半導体装置。
【０１２３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２４】
ＢＣＴＬ、ＢＣＴＬ２‥バイアス制御部；ＣＮＴＬ、ＣＮＴＬ２、ＣＮＴＬ３‥制御回路；ＤＡＭＰ‥差動増幅器；ＦＶＦ、ＦＶＦ２、ＦＶＦ３、ＦＶＦ４、ＦＶＦ５、ＦＶＦ６‥電圧出力部；ＩＮＶ１‥インバータ；ＩＳ１０、ＩＳ１２、ＩＳ１４、ＩＳ２０、ＩＳ２０ａ、ＩＳ２２、ＩＳ２２ａ、ＩＳ２４、ＩＳ２４ａ‥電流源；ＬＳＩ‥半導体集積回路；ＭＮ１０、ＭＮ１２、ＭＮ１４、ＭＮ２０、ＭＮ２２、ＭＮ２２ａ、ＭＮ２４、ＭＮ２６、ＭＮ２８、ＭＮ３０、ＭＮ３２‥ｎＭＯＳトランジスタ；ＭＰ１０、ＭＰ１２、ＭＰ１４、ＭＰ１６、ＭＰ１８、ＭＰ２０、ＭＰ２２、ＭＰ２２ａ、ＭＰ２４、ＭＰ３０、ＭＰ３２‥ｐＭＯＳトランジスタ；Ｒ１０、Ｒ１２‥抵抗；ＳＹＳ‥半導体装置；ＶＲＥＧ、ＶＲＥＧ２、ＶＲＥＧ３、ＶＲＥＧ４、ＶＲＥＧ５、ＶＲＥＧ６、ＶＲＥＧ７‥電圧レギュレータ回路
【図１】
2012185595.tif 000003
【図２】
2012185595.tif 000004
【図３】
2012185595.tif 000005
【図４】
2012185595.tif 000006
【図５】
2012185595.tif 000007
【図６】
2012185595.tif 000008
【図７】
2012185595.tif 000009
【図８】
2012185595.tif 000010
【図９】
2012185595.tif 000011
【図１０】
2012185595.tif 000012
【図１１】
2012185595.tif 000013
【図１２】
2012185595.tif 000014