(57)【要約】【課題】信頼性を向上させることができる不揮発性メモリ装置の提供。【解決手段】メモリセルアレイの選択されたページからデータを読み出すか、或いはメモリセルアレイの選択されたページへ書き込むように構成されたページバッファ回路と、選択されたページに割り当てられたシードに基づいて、ページバッファ回路へ伝送されるか、或いはページバッファ回路から伝送されるデータをランダム化及びデランダム化するように構成されたランダム化及びデランダム化回路と、を有し、選択されたページは複数のセグメントで構成され、ランダム化及びデランダム化回路は、選択されたページに割り当てられたシードに基づいて選択されたページのアクセス要請されたセグメントの各々に対するランダムシークェンスを生成するように構成され、シードにしたがって反復的に生成されたランダムシークェンスに基づいて各アクセス要請されたセグメントのデータをランダム化及びデランダム化するように構成される。【選択図】図１
2012226822.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイの選択されたページからデータを読み出すか、或いはメモリセルアレイの選択されたページへ書き込むように構成されたページバッファ回路と、
前記選択されたページに割り当てられたシードに基づいて、前記ページバッファ回路へ伝送されるか、或いは前記ページバッファ回路から伝送されるデータをランダム化及びデランダム化するように構成されたランダム化及びデランダム化回路と、を有し、
前記選択されたページは複数のセグメントで構成され、
前記ランダム化及びデランダム化回路は、前記選択されたページに割り当てられたシードに基づいて、前記選択されたページのアクセス要請されたセグメントの各々に対するランダムシークェンスを生成するように構成され、前記シードにしたがって反復的に生成された前記ランダムシークェンスに基づいて前記各アクセス要請されたセグメントのデータをランダム化及びデランダム化するように構成されていることを特徴とする不揮発性メモリ装置。
【請求項２】
前記ランダム化及びデランダム化回路は、
前記ページの各々に対応する複数のシードを格納するシードテーブルと、
前記シードテーブルから提供され、前記選択されたページに対応するシードに基づいてランダムシークェンスを生成する擬似ランダムシークェンス発生器と、
前記ランダムシークェンスとアクセス要請されたセグメントのデータとを論理的に組み合わせするミキサーと、
前記選択されたページに対応する前記シードにしたがって、反復的に生成される前記ランダムシークェンスにしたがって、アクセス要請されたセグメントの各々のデータをランダム化及びデランダム化するように、前記選択されたページに対応する前記シードに前記擬似ランダムシークェンス発生器を初期化するシード初期化部と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記シード初期化部は、前記擬似ランダムシークェンス発生器をシードに初期化するためのシード初期化の動作を遂行し、
前記アクセス要請されたセグメントの中で第１番目のアクセス要請されたセグメントのデータに対するシード初期化の動作は、アクセス要請の時に行われ、
残りのアクセス要請されたセグメントのデータに対するシード初期化の動作は、現在のアクセス要請されたセグメントの最後のセグメントデータが処理される時に行われることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記シード初期化部は
レジスターと、
伝送されるデータを示すアドレスの値とセグメントの大きさより１程度小さい値ＳＥＧ−１を加算するように構成された第１加算器と、
前記レジスターの出力値と前記セグメントの大きさを加算するように構成された第２加算器と、
アクセス要請の完了の時、活性化される選択信号に応答して前記第１及び第２加算器の中で複数の出力値の中で１つを選択する選択器と、
前記選択器によって選択された出力値は前記レジスターへ伝送され、
前記レジスターの出力値が伝送されるデータを示すアドレスの値と一致するか否かを判別し、判別結果としてパルス信号を生成する比較器と、
前記選択信号及び前記パルス信号に応答して初期化信号を生成するように構成された論理ゲートと、を含み、
前記レジスターは、前記初期化信号に応答して前記選択器によって選択された出力値を格納し、前記擬似ランダムシークェンス発生器は、前記初期化信号に応答して前記選択されたページに対応する前記シードに初期化されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記セグメントの大きさを示す値は、セットフィーチャ命令と共に外部装置から提供されることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
特定命令によって入力されるランダムオン／オフ情報及びランダムオフ領域情報を格納する制御ロジックをさらに含み、前記制御ロジックは、アクセス要請の時、ランダムオフ領域情報に基づいてランダム化オフフラッグ信号を生成することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記ランダムオフ領域情報によって定義されるオフ領域は、セグメントより小さい大きさのデータ、セグメント、ページ、ブロック、プラン、又はチップ単位に決定されることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記ランダム化及びデランダム化回路は
前記ページの各々に対応するシードを格納するシードテーブルと、
前記シードテーブルから提供され、前記選択されたページに対応するシードに基づいてランダムシークェンスを生成する擬似ランダムシークェンス発生器と、
前記ランダムシークェンスとアクセス要請されたセグメントのデータとを論理的に組み合わせするミキサーと、
前記選択されたページに対応する前記シードにしたがって、反復的に生成される前記ランダムシークェンスにしたがって、アクセス要請されたセグメントの各々のデータをランダム化及びデランダム化するように前記選択されたページに対応する前記シードに前記擬似ランダムシークェンス発生器を初期化するシード初期化部と、
書込み要請の時、ランダム化オフフラッグ信号に応答して前記ミキサーの出力と前記アクセス要請されたセグメントのデータとの中で１つを選択するマルチプレクサーと、を有することを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項９】
前記マルチプレクサーは、読出し要請の時、前記ランダム化オフフラッグ信号に応答してアクセス要請されたセグメントのデータを、前記ミキサー又は入出力インターフェイス部へ伝達することを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
メモリセルアレイと、
ランダムシークェンスデータを順次的に生成するように構成されたランダムシークェンスデータ発生器と、
前記メモリセルアレイに格納されるプログラムデータと前記プログラムデータの反転されたデータを受信し、選択信号として前記ランダムシークェンスデータに応答して前記プログラムデータ又は前記反転されたデータを選択する第１マルチプレクサーを有し、前記第１マルチプレクサーによって選択されたデータは、ランダム化されたデータとして前記メモリセルアレイに格納され、
前記メモリセルアレイから読み出されたデータと前記読み出されたデータの反転されたデータを受信し、前記選択信号として前記ランダムシークェンスデータに応答して前記読み出されたデータ又は前記読み出されたデータの反転されたデータを選択する第２マルチプレクサーを有し、前記第２マルチプレクサーによって選択されたデータはデランダム化されたデータとして外部装置へ出力されることを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に不揮発性メモリ装置に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、複数のメモリ領域が１回のプログラム動作で消去又はプログラムされる一種のＥＥＰＲＯＭであるが、一般的なＥＥＰＲＯＭは、１つのメモリ領域が１度に消去又はプログラムできるにすぎない。このことは、フラッシュメモリ装置を使用するシステムが、同時に他のメモリ領域に対する読み出しや書き込みをより速く効果的な速度でフラッシュメモリ装置を動作させることができることを意味する。
フラッシュメモリ及びＥＥＰＲＯＭの全ての形態は、データの格納に使用される電荷格納手段の劣化や電荷格納手段の周囲の絶縁膜の摩滅によって、特定数の消去動作の後に摩滅される。
【０００３】
フラッシュメモリ装置は、シリコンチップに格納された情報を維持するのに電源を必要としない方法でシリコンチップの上に情報を格納する。このことは、もしチップへ供給される電源が遮断されれば、電源の消耗無しで情報が維持されることを意味する。加えて、フラッシュメモリ装置は、物理的な衝撃抵抗性及び速い読出し接近時間を提供する。このような特徴のため、フラッシュメモリ装置は、バッテリーによって電源を供給される装置の格納装置として一般的に使用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００９−００６６６８０号公報
【特許文献２】米国特許公開第２００９−０１６４７１０号公報
【特許文献３】米国特許第７、５２９、１２４号明細書
【特許文献４】米国特許第６、８５８、９０６号明細書
【特許文献５】米国特許公開第２００４−０１６９２３８号公報
【特許文献６】米国特許公開第２００６−０１８０８５１号公報
【特許文献７】韓国特許公開第１０−６７３０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を向上させることができる不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、メモリセルアレイの選択されたページからデータを読み出すか、或いはメモリセルアレイの選択されたページへ書き込むように構成されたページバッファ回路と、前記選択されたページに割り当てられたシードに基づいて、前記ページバッファ回路へ伝送されるか、或いは前記ページバッファ回路から伝送されるデータをランダム化及びデランダム化するように構成されたランダム化及びデランダム化回路と、を有し、前記選択されたページは複数のセグメントで構成され、前記ランダム化及びデランダム化回路は、前記選択されたページに割り当てられたシードに基づいて前記選択されたページのアクセス要請されたセグメントの各々に対するランダムシークェンスを生成するように構成され、前記シードにしたがって反復的に生成された前記ランダムシークェンスに基づいて前記各アクセス要請されたセグメントのデータをランダム化及びデランダム化するように構成されることを特徴とする。
【０００７】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、メモリセルアレイと、ランダムシークェンスデータを順次的に生成するように構成されたランダムシークェンスデータ発生器と、前記メモリセルアレイに格納されるプログラムデータと前記プログラムデータの反転されたデータを受信し、選択信号として前記ランダムシークェンスデータに応答して前記プログラムデータ又は前記反転されたデータを選択する第１マルチプレクサーを有し、前記第１マルチプレクサーによって選択されたデータは、ランダム化されたデータとして前記メモリセルアレイに格納され、前記メモリセルアレイから読み出されたデータと前記読み出されたデータの反転されたデータを受信し、前記選択信号として前記ランダムシークェンスデータに応答して前記読み出されたデータ又は前記読み出されたデータの反転されたデータを選択する第２マルチプレクサーを有し、前記第２マルチプレクサーによって選択されたデータはデランダム化されたデータとして外部装置へ出力されることを特徴とする。
【発明の効果】
【０００８】
本発明の不揮発性メモリ装置によれば、ページに割り当てられたシードをページのアクセス要請された複数のセグメントに各々適用することによって、ランダム化されたデータをデランダム化させ、プログラムされるデータをランダム化させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
【図２】（Ａ）は、本発明の一実施形態によるフラッシュメモリ装置のランダム化単位を説明するための図であり、（Ｂ）は、（Ａ）に示したセグメントの一例を示す図である。
【図３】本発明の一実施形態による図１に示したランダム化及びデランダム化回路の構成を説明するためのブロック図である。
【図４】本発明の一実施形態による図３に示した擬似ランダムシークェンス発生器の構成を説明するためのブロック図である。
【図５】本発明の一実施形態による図３に示したシード初期化部の構成をするためのブロック図である。
【図６】本発明の一実施形態によるセグメントの大きさの設定方法を説明するためのタイミング図である。
【図７】本発明の一実施形態によるセグメントの大きさの設定方法を説明するためのタイミング図である。
【図８】本発明の一実施形態によるランダム化及びデランダム化回路の動作を説明するためのタイミング図である。
【図９】本発明の一実施形態によるランダム化及びデランダム化回路の動作を説明するためのタイミング図である。
【図１０】本発明の一実施形態によるフラッシュメモリ装置の読出し及び書込みの動作を説明するためのタイミング図である。
【図１１】本発明の一実施形態によるフラッシュメモリ装置の読出し及び書込みの動作を説明するためのタイミング図である。
【図１２】本発明の一実施形態によるフラッシュメモリ装置の動作方法を説明するためのフローチャートである。
【図１３】（Ａ）、（Ｂ）は、ランダム化オン／オフ機能の設定において決定されるランダム化領域を説明するための概略図である。
【図１４】本発明の他の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
【図１５】本発明の他の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
【図１６】本発明の他の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
【図１７】図１４及び図１５で説明したランダム化オン／オフ機能を有するフラッシュメモリ装置の動作を説明するためのフローチャートである。
【図１８】オルビットラインメモリ構造又はオッドイーブンメモリ構造のために図１に示したメモリセルアレイをメモリブロックで構成する例を説明するための例示図である。
【図１９】本発明の他の実施形態によるメモリセルアレイを説明するための図である。
【図２０】本発明の一実施形態による図１９に示したメモリブロックＢＬＫ１〜ＢＬＫｚの内の１つの一部を示す斜視図である。
【図２１】図２０に示したメモリブロックをI−I’線に沿って切断した断面を示す図である。
【図２２】本発明の一実施形態による図２１に示したメモリブロックの等価回路を示す回路図である。
【図２３】本発明の一実施形態によるメモリシステムを説明するためのブロック図である。
【図２４】本発明の他の実施形態によるメモリシステムを説明するためのブロック図である。
【図２５】本発明の他の実施形態によるメモリシステムを説明するためのブロック図である。
【図２６】本発明の一実施形態による半導体ドライブを説明するためのブロック図である。
【図２７】本発明の他の実施形態による半導体ドライブを説明するためのブロック図である。
【図２８】図２６又は図２７に示した半導体ドライブを利用するストレージを説明するためのブロック図である。
【図２９】図２６又は図２７に示した半導体ドライブを利用するストレージサーバーを説明するためのブロック図である。
【図３０】本発明の一実施形態によるシステムを説明するための概略図である。
【図３１】本発明の一実施形態によるシステムを説明するための概略図である。
【図３２】本発明の一実施形態によるシステムを説明するための概略図である。
【図３３】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
【図３４】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
【図３５】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
【図３６】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
【図３７】本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
【発明を実施するための形態】
【００１０】
以下、本発明の不揮発性メモリ装置を実施するための形態の具体例を、図面を参照しながら詳細に説明するが、本発明は、ここで説明する実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００１１】
また、本発明の実施形態は、図面に示した特定形態に制限されるものではない。明細書全体に掛けて同一な参照番号に表示された部分は、同一な構成要素を示す。
本明細書において、「及び／又は」という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味に使用し、「連結される」もしくは「結合される」という表現は、他の構成要素と直接的に連結されるか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用している。本明細書において、単数形の文言は特別に言及しない限り複数形も含む。また、本明細書で使用される「含む」又は「包含する」で表現された構成要素、段階、動作及び素子は、１つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。
【００１２】
図１は、本発明の一実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
図１を参照すれば、フラッシュメモリ装置は、例えば、ＮＡＮＤフラッシュメモリ装置であるが、本発明は、フラッシュメモリ装置に限定されるものではなく、例えば、相変換メモリ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ  ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）、等の不揮発性メモリ装置にも適用できる。
【００１３】
フラッシュメモリ装置は、複数の行（複数のワードライン：ＷＬ）と複数の列（複数のビットライン：ＢＬ）とに配列されたメモリセルを有するメモリセルアレイ１００を含む。各メモリセルは、１−ビットデータ又はＭ−ビット（マルチ−ビット）データ（Ｍは２又はそれより大きい整数）を格納する。
各メモリセルが１−ビットデータを格納する場合、メモリセルアレイ１００の各行に属する複数のメモリセルは、メモリ空間（ｍｅｍｏｒｙ  ｓｐａｃｅ）を構成し、各メモリセルがＭ−ビットデータを格納する場合、メモリセルアレイ１００の各行に属するメモリセルは、複数のページに各々対応するメモリ空間を構成する。
【００１４】
各メモリセルは、フローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル又は可変抵抗素子を有するメモリセルで具現することができる。
メモリセルアレイ１００は、単層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（又は、２次元アレイ構造と称される）又は多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（又は、垂直形又はスタック形３次元アレイ構造と称される）を有するように具現される。
【００１５】
行選択回路２００は、制御ロジック３００によって制御され、メモリセルアレイ１００の複数の行に対する選択及び駆動動作を実行するように構成される。
制御ロジック３００は、フラッシュメモリ装置の動作を全般的に制御するように構成される。
ページバッファ回路４００は、制御ロジック３００によって制御され、動作モードにしたがって感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間に、ページバッファ回路４００は、選択された行のメモリセルからデータを感知する感知増幅器として動作する。プログラム動作の間に、ページバッファ回路４００は、プログラムデータにしたがって選択された行のメモリセルを駆動する書込みドライバーとして動作する。
ページバッファ回路４００は、ビットライン又はビットライン対に各々対応する複数のページバッファを有する。メモリセルの各々がマルチ−ビットデータを格納する場合、ページバッファ回路４００の各ページバッファは、２つ又はそれより多いラッチを有するように構成される。
【００１６】
列選択回路５００は、制御ロジック３００によって制御され、読出し／プログラム動作の時、列（又はページバッファ）を定められた単位にしたがって順次的に選択される。
ランダム化及びデランダム化回路６００は、制御ロジック３００によって制御され、入出力インターフェイス７００を通じて伝達されるデータ（即ち、プログラムされるデータ又は原本データ）をランダム化させるように構成される。
ランダム化及びデランダム化回路６００は、列選択回路５００を通じて伝達されるページバッファ回路４００のデータ（即ち、ランダム化されたデータ）をデランダム化させるように構成される。
【００１７】
本発明の一実施形態によるランダム化及びデランダム化回路６００は、フルページデータのみでなく、フルページデータより量的に少ないランダムデータ（例えば、スペア領域のデータ、セクターデータ、セクターデータより大きくてページデータより小さいデータ、等）に対するランダム化及びデランダム化動作を実行するように構成され、これについては以後に詳細に説明する。
【００１８】
メモリセルは、電荷格納手段に格納される電荷の量にしたがって２Ｎ個の閾値電圧散布（Ｎはメモリセルに格納されたデータビットの数を示す）の中でいずれか１つを有する。メモリセルの閾値電圧（又は、閾値電圧散布）は、隣接するメモリセルとの間に生じるカップリング（これはワードラインカップリングと称される）によって変化する。
【００１９】
本発明のデータランダム化によれば、ワードラインカップリングによって生じるメモリセルの閾値電圧の変化を減らすことが可能であり、メモリセルの状態が均一に分布しているので、メモリセルの間に生じるワードラインカップリングの程度が、データランダム化の前と比較して相対的に緩和される。即ち、メモリセルの閾値電圧の変化が抑制される。これは読出しマージンの向上、即ち、信頼性の向上につながる。
【００２０】
本発明の幾つかの実施形態において、ランダム化及びデランダム化の動作は、選択的に遂行することができる。例えば、特定データに対するアクセス又は特定領域に対するアクセスが要請された時、ランダム化及びデランダム化回路６００は、ランダム化及びデランダム化の動作を遂行しないように構成することができる。
ランダム化及びデランダム化回路６００は、ランダム化動作の遂行無しで、入出力インターフェイス７００を通じて入力されるデータをページバッファ回路４００へ伝達するように構成することができ、ページバッファ回路４００へロードされたデータに対するランダム化は、制御ロジック３００の制御の下にランダム化及びデランダム化回路６００を通じて遂行することができる。
【００２１】
図２の（Ａ）は、本発明の一実施形態によるフラッシュメモリ装置のランダム化単位を説明するための図であり、図２の（Ｂ）は、（Ａ）に示したセグメントの一例を示す図である。
【００２２】
フラッシュメモリ装置には、複数のメモリ空間が提供されているが、説明の便宜上、図２の（Ａ）には１つのメモリ空間のみを示している。メモリ空間は、例えば、１つのページに対応する。
メモリ空間、即ち、ページは、使用者によって定義された大きさＬ（又は、長さと称する）を有する複数のセグメントで構成され、セグメントの大きさＬは、例えば、プログラムデータとＥＣＣデータの大きさにしたがって決定される。
【００２３】
セグメントは、図２の（Ｂ）に図示したように、フラッシュメモリ装置のメモリ空間に格納されるプログラムデータを有する。また、セグメントは、プログラムデータに基づいて生成するＥＣＣパリティーを有する。したがって、１つのセグメントにはプログラムデータ及びＥＣＣパリティーが包含される。
セグメントの大きさＬは、例えば、プログラムデータの大きさにしたがって決定され、フラッシュメモリ装置に対するランダム読出し及び書込み動作は、プログラムデータ（又は、セグメント）を基準に行われる。
【００２４】
プログラムデータの大きさは、使用者の定義にしたがって多様に決定することができる。また、ＥＣＣの大きさも同様に使用者の定義にしたがって多様に決定することができる。したがって、セグメントの大きさＬは、フラッシュメモリ装置が適用されるアプリケーションにしたがって変更することができる。即ち、セグメントの大きさＬは、使用者の定義にしたがって変更することができる。
【００２５】
本実施形態によれば、データランダム化／デランダム化のために、１つのページには１つのシードが割り当てられる。また、ページを基準にデータランダム化が行われるのではなく、セグメントを基準にデータランダム化／デランダム化が行われる。
このような場合、１つのページに割り当てられたシードは、ランダムアクセス、順次アクセスのいずれにおいても、各セグメントに反復的に適用され、図２の（Ａ）に示したように、セグメント毎にシード初期化が行われる。
【００２６】
シード初期化において、各セグメントのデータは、対応するページに割り当てられたシードにしたがって生成されるランダムシークェンスに基づいて、ランダム化もしくはデランダム化される。即ち、１つのページに割り当てられたシードは、各セグメントに反復的に適用される。
この後、１つのページに割り当てられたシードが、各セグメントに反復的に適用される技術について詳細に説明する。
【００２７】
本実施形態において、使用者の定義にしたがって決定された大きさを有するセグメントという用語の代わりに、セクターという用語を使用する場合がある。また、「セグメント」の文言は、プログラムデータとＥＣＣとで構成されるデータ単位を示すのにも使用される。
【００２８】
図３は、本発明の一実施形態による図１に示したランダム化及びデランダム化回路の構成を説明するためのブロック図である。
【００２９】
図３を参照すれば、ランダム化及びデランダム化回路６００は、シードテーブル６１０、シード初期化部６２０、擬似ランダムシークェンス発生器（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ  ｓｅｑｕｅｎｃｅ  ｇｅｎｅｒａｔｏｒ）６３０、及びミキサー６４０を有する。
シードテーブル６１０は、複数の行（又は、複数のページ）に各々割り当てられた複数のシードを格納するように構成される。
シードテーブル６１０のシードは、アクセス要請されたページ（又は、行）のアドレス（例えば、ページアドレス）によって選択され、選択されたシードは、擬似ランダムシークェンス発生器６３０へロードされる。
【００３０】
選択されたシードが擬似ランダムシークェンス発生器６３０へロードされる動作を、「シード初期化の動作（ｓｅｅｄ  ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｏｐｅｒａｔｉｏｎ）」と称する。
シード初期化の動作によって、シードテーブル６１０の選択されたシードに、擬似ランダムシークェンス発生器６３０が初期化される。
シード初期化部６２０は、擬似ランダムシークェンス発生器６３０を、選択されたシードに初期化するための初期化信号ＩＮＩＴを生成する。
初期化信号ＩＮＩＴは、アクセス要請の時、及び各セグメントのランダム化／デランダム化の前に生成される。
初期化信号ＩＮＩＴを生成する動作は、以後詳細に説明する。
【００３１】
初期化信号ＩＮＩＴは、例えば、パルス形態に生成される。擬似ランダムシークェンス発生器６３０は、初期化信号ＩＮＩＴに応答して、シードテーブル６１０から提供されるシードに初期化され、シード初期化動作以後、ランダムシークェンスデータＲＳＤを順次的に生成する。
ランダムシークェンスデータＲＳＤは、ミキサー６４０へ提供される。
ミキサー６４０へ順次的に提供されるランダムシークェンスデータＲＳＤのグループは、ランダムシークェンスを構成する。ここで、ランダムシークェンスデータＲＳＤは、１−ビットデータであることができる。
【００３２】
しかし、ランダムシークェンスデータＲＳＤのビット数は、ここに示したものに制限されず、例えば、マルチ−状態を有するランダムシークェンスデータＲＳＤを使用することもできる。この時、各々のマルチ−状態を示す値は、１つのシンボル（ｓｙｍｂｏｌ）に定義され、元のシンボル値は、ランダムシークェンスシンボルデータと論理的に組み合わされて、全体のシンボル値の間のランダム性を向上させる。
【００３３】
ミキサー６４０は、ランダムシークェンスデータＲＳＤと伝送データ（又は、ランダムシークェンスデータＲＳＤとミキサー６４０へ入力されたデータ）とを論理的に組み合わせ、ランダム化されたもしくはデランダム化されたデータとして組み合わされたデータを出力する。
【００３４】
例えば、読出し動作の時、ミキサー６４０は、図１に示した列選択回路５００を通じて提供されるランダム化されたデータとランダムシークェンスデータＲＳＤとを論理的に組み合わせ、デランダム化されたデータとして組み合わされたデータを入出力インターフェイス７００へ出力する。
また、書込み動作の時、ミキサー６４０は、入出力インターフェイス７００を通じて提供されるデータとランダムシークェンスデータＲＳＤとを論理的に組み合わせ、ランダム化されたデータとして組み合わされたデータを列選択回路５００へ出力する。
ミキサー６４０へバイト単位のデータが提供される場合、ランダムシークェンスデータビットは、読み出されるかもしくはプログラムされるデータビットと各々論理的に組み合わされる。
【００３５】
本実施形態において、ミキサー６４０は、例えば、ＸＯＲロジックで構成されるが、ミキサー６４０の構成は、ここに示したものに制限されるものではない。
【００３６】
図４は、本発明の一実施形態による図３に示した擬似ランダムシークェンス発生器の構成を説明するためのブロック図である。
【００３７】
図４を参照すれば、擬似ランダムシークェンス発生器６３０は、シフトレジスター（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）を構成するフリップフロップＦＦ０、ＦＦ１、ＦＦ２、マルチプレクサーＭＵＸ０、ＭＵＸ１、ＭＵＸ２、及びＸＯＲロジックゲート６３１を有し、図に示したように連結されている。
【００３８】
擬似ランダムシークェンス発生器６３０は、１つのシフトレジスターと１つのＸＯＲロジックゲート６３１とを有する線型フィードバックシフトレジスター（Ｌｉｎｅａｒ  Ｆｅｅｄｂａｃｋ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ：ＬＦＳＲ）として具現することができる。
擬似ランダムシークェンス発生器６３０の構成は、ここに示したものに制限されるものではなく、ＰＮ（Ｐｓｅｕｄｏ−ｒａｎｄｏｍ  Ｎｕｍｂｅｒ）シークェンス発生器、ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｏｄｅ）発生器などでも具現することができる。
【００３９】
初期化信号ＩＮＩＴがパルス形態に活性化される時、図３に示したシードテーブル６１０から提供されるシードＳ２、Ｓ１、Ｓ０は、マルチプレクサーＭＵＸ２、ＭＵＸ１、ＭＵＸ０を通じてフリップフロップＦＦ２、ＦＦ１、ＦＦ０へ伝達される。
例えば、シード値Ｓ２は、マルチプレクサーＭＵＸ２を通じてフリップフロップＦＦ２へロードされ、シード値Ｓ１は、マルチプレクサーＭＵＸ１を通じてフリップフロップＦＦ１へロードされ、シード値Ｓ０は、マルチプレクサーＭＵＸ０を通じてフリップフロップＦＦ０へロードされる。
【００４０】
即ち、初期化信号ＩＮＩＴが活性化される毎に、擬似ランダムシークェンス発生器６３０がシードテーブル６１０の選択されたシードに、設定されるシード初期化の動作が行われる。
シード初期化の動作が行われた後、擬似ランダムシークェンス発生器６３０は、クロック信号ＣＬＫに応答してランダムシークェンスデータＲＳＤを順次的に生成する。ここで、クロック信号ＣＬＫは、データ入力／出力の時、トグルされる信号（例えば、読出しイネーブル信号／ＲＥ又は書込みイネーブル信号／ＷＥに同期されて生成される。
【００４１】
図５は、図３に示したシード初期化部の構成を説明するためのブロック図である。
【００４２】
図５を参照すれば、シード初期化部６２０は、第１及び第２加算器６２１、６２２、選択器６２３、レジスター６２４、比較器６２５、及びＯＲゲート６２６を有する。
シード初期化部６２０は、アクセス要請の時、初期化信号ＩＮＩＴを生成する。
また、シード初期化部６２０は、現在セグメントのデータに対するランダム化／デランダム化を終了する前に、初期化信号ＩＮＩＴを生成する。
初期化信号ＩＮＩＴの発生により、アクセスされたページに対応するシードテーブル６１０のシードが、擬似ランダムシークェンス発生器６３０へロードされる。即ち、擬似ランダムシークェンス発生器６３０は、アクセスされたページに対応するシードテーブル６１０のシードに初期化される。
擬似ランダムシークェンス発生器６３０の初期化は、初期化信号ＩＮＩＴの発生毎に行われる。
【００４３】
第１加算器６２１は、入力ＣＵＲＲ＿ＰＢ＿ＰＴＲ、ＳＥＧ＿Ｌ−１を加算し、第２加算器６２２は、入力ＣＵＲＲ＿Ｌ＿ＲＥＧ、ＳＥＧ＿Ｌを加算する。ここで、入力ＣＵＲＲ＿ＰＢ＿ＰＴＲは、図１の列選択回路５００によって選択されるページバッファを示すためのポインターを示す。即ち、入力ＣＵＲＲ＿ＰＢ＿ＰＴＲは、現在の列アドレス値を示す。入力ＳＥＧ＿Ｌは使用者によって定義されたセグメントの大きさを示し、入力ＣＵＲＲ＿Ｌ＿ＲＥＧは、レジスター６２４の出力を示す。
選択器６２３は、選択信号ＡＣＣ＿ＲＥＱに応答して、第１及び第２加算器６２１、６２２の出力ＡＯ、ＢＯの中の１つを選択する。
選択信号ＡＣＣ＿ＲＥＱは、アクセス要請の時、パルス形態に活性化される。
選択器６２３は、選択信号ＡＣＣ＿ＲＥＱの活性化の時は、第１加算器６２１の出力ＡＯを選択し、選択信号ＡＣＣ＿ＲＥＱの非活性化の時は、第２加算器６２２の出力ＢＯを選択する。
【００４４】
レジスター６２４は、ＯＲゲート６２６から出力される初期化信号ＩＮＩＴに応答して、選択器６２３によって選択された値を格納するために使用される。
比較器６２５は、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧと現在の列アドレスＣＵＲＲ＿ＰＢ＿ＰＴＲとが互に一致するか否かを判別し、判別結果としてパルス信号ＰＵＬを生成する。
ＯＲゲート６２６は、選択信号ＡＣＣ＿ＲＥＱとパルス信号ＰＵＬとに応答して初期化信号ＩＮＩＴを生成する。選択信号ＡＣＣ＿ＲＥＱとパルス信号ＰＵＬとの中でいずれか１つが活性化される時、初期化信号ＩＮＩＴがパルス形態に活性化される。初期化信号ＩＮＩＴが活性化される時、擬似ランダムシークェンス発生器６３０に対するシード初期化の動作と同時に、次のセグメントの最後のデータを示す値がレジスター６２４へロードされる。
【００４５】
本実施形態によるシード初期化部６２０は、ここに示したものに制限されず、図面に示していないが、第１及び第２加算器６２１、６２２の中の１つは除去することができる。この場合、選択器６２３は、加算器の前端に位置し、入力ＣＵＲＲ＿ＰＢ＿ＰＴＲ、ＳＥＧ＿Ｌ−１又は、入力ＣＵＲＲ＿Ｌ＿ＲＥＧ、ＳＥＧ＿Ｌを加算器へ伝達する。加算器によって加算された値はレジスター６２４へ伝達される。
【００４６】
図６及び図７は、本発明の一実施形態によるセグメントの大きさの設定方法を説明するためのタイミング図である。
【００４７】
セグメントの大きさＳＥＧ＿Ｌは、特定命令を利用してフラッシュメモリ装置が適用されるメモリ制御器から提供される。例えば、図６に示したように、セグメントの大きさＳＥＧ＿Ｌを示すパラメーターは、セットフィーチャ命令（ｓｅｔ  ｆｅａｔｕｒｅ  ｃｏｍｍａｎｄ）と共にメモリ制御器からフラッシュメモリ装置へ伝送される。
ここで、アドレスは、セグメントの大きさＳＥＧ＿Ｌを示すデータＤ０〜Ｄｎが格納される位置（例えば、レジスター位置）を示すために使用される。
【００４８】
セグメントの大きさＳＥＧ＿Ｌを示すデータＤ０〜Ｄｎは、ＤＱＳ信号の下降及び上昇エッジに各々同期されて、フラッシュメモリ装置のレジスター（例えば、図１の制御ロジック３００に包含される）に格納される。
図７に示したように、図６に示したダブルデータレートＤＤＲ方式ではなく、シングルデータレートＳＤＲ方式において、セグメントの大きさＳＥＧ＿Ｌを示すデータＤ０〜Ｄｎを入力することができる。
セグメントの大きさＳＥＧ＿Ｌを設定する動作は、パワーアップ以後セットフィーチャ命令と共にセグメントの大きさＳＥＧ＿Ｌの値を、フラッシュメモリ装置へ伝送することによって達成することができる。
【００４９】
本実施形態において、図６に示したように、コマンドとアドレスは、ＷＥ信号をトグルして伝送し、書込み動作の時、データは、データストロボ信号（ｄａｔａ  ｓｔｒｏｂｅ  ｓｉｇｎａｌ）としてＤＱＳ信号のトグルにしたがって外部から入力される。
同様に、読出し動作の時、データは、外部で入力されるＲＥ信号にしたがって発生するＤＱＳ信号のトグルにしたがって外部へ出力される。このようなデータ入出力方式を採用したフラッシュメモリ装置については、「トグルＤＤＲ  ＮＡＮＤフラッシュメモリ装置」と称して、ウェブサイト（ｈｔｔｐ：／／ｗｗｗ．ｓａｍｓｕｎｇ．ｃｏｍ／ｇｌｏｂａｌ／ｂｕｓｉｎｅｓｓ／ｓｅｍｉｃｏｎｄｕｃｔｏｒ／ｐｒｏｄｕｃｔｓ／ｆｌａｓｈ／Ｐｒｏｄｕｃｔｓ＿Ｔｏｇｇｌｅ＿ＤＤＲ＿ＮＡＮＤＦｌａｓｈ．ｈｔｍｌ）に開示されている。
【００５０】
また、フラッシュメモリ装置は、ＯＮＦＩ（Ｏｐｅｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｉｎｔｅｒｆａｃｅ）ＤＤＲ  ＮＡＮＤフラッシュメモリ装置として構成することができ、このことはウェブサイト（ｈｔｔｐ：／／ｏｎｆｉ．ｏｒｇ／ｓｐｅｃｉｆｉｃａｔｉｏｎｓ／）に開示されている。
一方、図７に示したように、ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）形式に従う読出し／書込み動作の場合は、ＤＱＳ信号の代わりにＲＥ／ＷＥ信号を使用することができる。
【００５１】
本実施形態において、セットフィーチャ命令と共に提供されるデータＤ０〜Ｄｎの中で、一部のみがセグメントの大きさＳＥＧ＿Ｌを示すデータとして使用することができる。残りのデータは、セグメントの大きさと他のパラメーターとを指定することに使用することができる。このことについては、以後に詳細に説明する。セグメントの大きさＳＥＧ＿Ｌを設定するために、セットフィーチャ命令の代わりにテスト命令を使用することもできる。
【００５２】
本実施形態において、セグメントの大きさＳＥＧ＿Ｌを設定する動作は、ここに示したものに制限されず、例えば、フラッシュメモリ装置のメモリセルアレイ１００に、不揮発性トリム情報としてセグメントの大きさＳＥＧ＿Ｌの値を格納することもできる。このような場合、パワーアップ時、セグメントの大きさＳＥＧ＿Ｌの値は、制御ロジック３００の制御の下にランダム化及びデランダム化回路６００へロードされる。また、他の例として、セグメントの大きさＳＥＧ＿Ｌの値は、ウエハーレベル又はパッケージレベルで、ヒューズオプションを通じて設定することもできる。
【００５３】
図８は、本発明の一実施形態によるランダム化及びデランダム化回路の動作を説明するためのタイミング図である。
以下に図８を参照して、本実施形態によるランダム化及びデランダム化回路の動作を詳細に説明する。以下の説明において、セグメントの大きさＬは、１０８４Ｂ（Ｂはバイトを示す）と仮定し、アクセス要請の時の入力された列アドレスは、ＣＡ０であると仮定する。これらの仮定により、要請されたアクセスは、フルページデータを読み出すための順次アクセス（ｓｅｑｕｅｎｔｉａｌ  ａｃｃｅｓｓ）とすることができる。
【００５４】
読出し／書込み動作が要請された時、アクセス要請されたページに対応するアドレスが、フラッシュメモリ装置へ伝送され、シードテーブル６１０のシードの中の１つがページアドレスにしたがって選択される。
選択されたシードは、擬似ランダムシークェンス発生器６３０へ伝送される。アクセス要請は、読出し動作の時に特定命令（例えば、３０ｈ）が入力された後、及び書込み動作の時にアドレスが入力された後、完了し、アクセス要請が完了すると、選択信号ＡＣＣ＿ＲＥＱは、制御ロジック３００によってパルス形態に活性化される。
【００５５】
選択信号ＡＣＣ＿ＲＥＱが活性化されることにより、シード初期化部６２０のＯＲゲート６２６は、活性化された選択信号ＡＣＣ＿ＲＥＱに応答して、初期化信号ＩＮＩＴをパルス形態に活性化させる。
初期化信号ＩＮＩＴがパルス形態に活性化されることにより、擬似ランダムシークェンス発生器６３０は、シードテーブル６１０から提供されるシードに初期化される。言い換えれば、初期化信号ＩＮＩＴが活性化される時、擬似ランダムシークェンス発生器６３０のマルチプレクサーＭＵＸ０−ＭＵＸ２を通じて、シードＳ０−Ｓ２がフリップフロップＦＦ０−ＦＦ２へ伝達される。
結果的に、初期化信号ＩＮＩＴが活性化される時、擬似ランダムシークェンス発生器６３０がシードテーブル６１０から提供されるシードに初期化されるシード初期化の動作が行われる。
【００５６】
選択信号ＡＣＣ＿ＲＥＱが活性化されることにより、シード初期化部６２０の選択器６２３は、第１加算器６２１の出力ＡＯをレジスター６２４へ伝達する。レジスター６２４には、初期化信号ＩＮＩＴの活性化により第１加算器６２１の出力ＡＯが格納される。
第１加算器６２１の出力ＡＯは、現在の列アドレスＣＡ０を示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲとセグメントの大きさより１程度小さい値ＳＥＧ＿Ｌ−１の合計、即ち、１０８３の値を有する。即ち、レジスター６２４は１０８３の値として設定される。これはレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが１０８３の値を有することを意味する。レジスター６２４に格納された値は現在伝送されるセグメントの最後データ（又は、最後のセグメントデータと称し、例えば、Ｄ１０８３）を示すために使用される。これは次のセグメントに属する第１番目のセグメントデータ（例えば、Ｄ１０８４）のランダム化／デランダム化のためのシード初期化の動作を遂行するためである。
【００５７】
シード初期化の動作の以後、データ（例えば、読み出されたデータとしてランダム化されたデータ又はプログラムされるデータ）がランダム化及びデランダム化回路６００へ伝送される。
ミキサー６４０は、ランダム化及びデランダム化回路６００へ伝送されるデータと擬似ランダムシークェンス発生器６３０からのランダムシークェンスデータＲＳＤとを論理的に組み合わせる。即ち、ランダム化及びデランダム化回路６００へ伝送されるデータはランダム化されるか、或いはデランダム化される。
ランダム化及びデランダム化回路６００へ、データが順次的に伝送されることにより、図８に示したように、列アドレスＣＡも順次的に増加される。現在の列アドレスＣＡを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲは、シード初期化部６３０の比較器６２５へ伝送される。
比較器６２５は、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧ（現在セグメントの最後のセグメントデータを示す）と現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲが一致するか否かを判別する。
【００５８】
仮にレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧと現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲとが一致すれば、比較器６２５の出力ＰＵＬは、パルス形態に活性化される。言い換えれば、図８に示したように、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが１０８３であり、現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲが１０８３である時、比較器６２５の出力ＰＵＬは、パルス形態に活性化される。
比較器６２５の出力が活性化されることは、現在セグメントの最後のセグメントデータのためのランダムシークェンスデータＲＳＤが生成されたことを意味する。
比較器６２５の出力ＰＵＬがパルス形態に活性化されたことにより、初期化信号ＩＮＩＴもパルス形態に活性化される。これはシードテーブル６１０から出力されるシード（アクセス要請されたページに対応すること）が擬似ランダムシークェンス発生器６３０のマルチプレクサーＭＵＸ２−ＭＵＸ０を通じてフリップフロップＦＦ２−ＦＦ０へロードされることを意味する。即ち、擬似ランダムシークェンス発生器６３０のシード初期化の動作が遂行される。
【００５９】
この時、選択信号ＡＣＣ＿ＲＥＱが非活性化状態に維持されるので、第２加算器６２２の出力ＢＯは、選択器６２３を通じてレジスター６２４へ伝送される。初期化信号ＩＮＩＴが比較器６２５の出力ＰＵＬの活性化によりパルス形態に活性化される時、レジスター６２４には、第２加算器６２２の出力ＢＯがロードされる。ここで、第２加算器６２２の出力ＢＯは、セグメントの大きさＳＥＧ＿Ｌとレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧとの合計として、２１６７の値を有する。即ち、レジスター６２４は、第２番目のセグメントの最後のセグメントデータＤ２１６７を示す２１６７の値に設定される。これはレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが２１６７の値を有することを意味する。
【００６０】
以後、第２番目のセグメントに対するデータランダム化／デランダム化動作と残りのセグメントに対するシード初期化の動作は、先に説明したことと実質的に同様に遂行されるので、それに対する説明は省略する。
【００６１】
以上の説明のように、シード初期化の動作は、各セグメントの第１番目のデータＤ０、Ｄ１０８４、Ｄ２１６８、…がランダム化／デランダム化される以前に行われる。したがって、ページに割り当てられたシードは、使用者によって定義された大きさを有するセグメント（１つのページに属する）に反復的に適用される。
【００６２】
図９は本発明の一実施形態によるランダム化及びデランダム化回路の動作を説明するためのタイミング図である。
以下、本実施形態によるランダム化及びデランダム化回路の動作について、図面を参照して詳細に説明する。
以下の説明において、セグメントの大きさが１０８４Ｂ（Ｂはバイトを示す）であると仮定する。また、アクセス要請の時、入力された列アドレスがＣＡ１０８４であると仮定する。このような仮定により、要請されたアクセスは、フルページデータ（即ち、１つのページ）に属する１つ又はそれより多いセグメントを読み出すためのランダムアクセス（ｒａｎｄｏｍ  ａｃｃｅｓｓ）であり得る。
【００６３】
先ず、読出し／書込み動作が要請される時、アクセス要請されたページに対応するアドレスがフラッシュメモリ装置へ伝送される。シードテーブル６１０のシードの中で１つがページアドレスにしたがって選択される。選択されたシードは、擬似ランダムシークェンス発生器６３０へ伝送される。アクセス要請は、読出し動作において特定命令（例えば、３０ｈ）が入力された後、及び書込み動作においてアドレスが入力された後、完了する。アクセス要請が完了すると、選択信号ＡＣＣ＿ＲＥＱは、制御ロジック３００によってパルス形態に活性化される。
【００６４】
選択信号ＡＣＣ＿ＲＥＱが活性化されることにより、シード初期化部６２０のＯＲゲート６２６は、活性化された選択信号ＡＣＣ＿ＲＥＱに応答して、初期化信号ＩＮＩＴをパルス形態に活性化させる。
初期化信号ＩＮＩＴがパルス形態に活性化されることにより、擬似ランダムシークェンス発生器６３０は、シードテーブル６１０から提供されるシードに初期化される。言い換えれば、初期化信号ＩＮＩＴが活性化される時、擬似ランダムシークェンス発生器６３０のマルチプレクサーＭＵＸ０−ＭＵＸ２を通じて、シードＳ０−Ｓ２がフリップフロップＦＦ０−ＦＦ２へ伝達される。
結果的に、初期化信号ＩＮＩＴが活性化される時、擬似ランダムシークェンス発生器６３０が、シードテーブル６１０から提供されるシードに初期化される、シード初期化の動作が行われる。
【００６５】
選択信号ＡＣＣ＿ＲＥＱが活性化されることにより、シード初期化部６２０の選択器６２３は、第１加算器６２１の出力ＡＯをレジスター６２４へ伝達する。レジスター６２４には初期化信号ＩＮＩＴの活性化にしたがって第１加算器６２１の出力ＡＯが格納される。第１加算器６２１の出力ＡＯは現在の列アドレスＣＡ１０８４を示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲとセグメントの大きさより１程度小さい値ＳＥＧ＿Ｌ−１の合計、即ち、２１６７の値を有する。即ち、レジスター６２４は２１６７の値に設定される。これは、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが２１６７の値を有することを意味する。
レジスター６２４に格納された値は、現在伝送されるセグメントの最後のデータ（又は、最後のセグメントデータと称し、例えば、Ｄ２１６７）を示すのに使用される。これは次のセグメントに属する第１番目のセグメントデータ（例えば、Ｄ２１６８）のランダム化／デランダム化のためのシード初期化の動作を遂行するためである。
【００６６】
シード初期化の動作の後、データ（例えば、読み出されたデータとしてランダム化されたデータ又はプログラムされるデータ）がランダム化及びデランダム化回路６００へ伝送される。ミキサー６４０はランダム化及びデランダム化回路６００へ伝送されるデータと擬似ランダムシークェンス発生器６３０からのランダムシークェンスデータＲＳＤを論理的に組み合わせる。即ち、ランダム化及びデランダム化回路６００へ伝送されるデータはランダム化されるか、或いはデランダム化される。ランダム化及びデランダム化回路６００にデータが順次的に伝送されることにより、図９に示したように、列アドレスＣＡも順次的に増加される。現在の列アドレスＣＡを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲは、シード初期化部６３０の比較器６２５へ伝送される。
比較器６２５は、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧ（現在セグメントの最後のセグメントデータを示す）と現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲが一致するか否かを判別する。
【００６７】
仮にレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧと現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲとが一致すれば、比較器６２５の出力ＰＵＬはパルス形態に活性化される。言い換えれば、図９に示したように、レジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが２１６７であり、現在の列アドレスを示す値ＣＵＲＲ＿ＰＢ＿ＰＴＲが２１６７である時、比較器６２５の出力ＰＵＬはパルス形態に活性化される。比較器６２５の出力が活性化されることは現在セグメントの最後のセグメントデータのためのランダムシークェンスデータＲＳＤが生成されたことを意味する。比較器６２５の出力ＰＵＬがパルス形態に活性化されることにより、初期化信号ＩＮＩＴもやはりパルス形態に活性化される。これはシードテーブル６１０から出力されるシード（アクセス要請されたページに対応する）が擬似ランダムシークェンス発生器６３０のマルチプレクサーＭＵＸ２−ＭＵＸ０を通じてフリップフロップＦＦ２−ＦＦ０へロードされることを意味する。即ち、擬似ランダムシークェンス発生器６３０のシード初期化の動作が遂行される。
【００６８】
この時、選択信号ＡＣＣ＿ＲＥＱが非活性化状態に維持されるので、第２加算器６２２の出力ＢＯは選択器６２３を通じてレジスター６２４へ伝送される。初期化信号ＩＮＩＴが比較器６２５の出力ＰＵＬの活性化にしたがってパルス形態に活性化される時、レジスター６２４には第２加算器６２２の出力ＢＯがロードされる。ここで、第２加算器６２２の出力ＢＯはセグメントの大きさＳＥＧ＿Ｌとレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧとして、３２５１の値を有する。即ち、レジスター６２４は、第２番目のセグメントの最後のセグメントデータＤ３２５１を示す３２５１の値に設定される。これはレジスター６２４の出力ＣＵＲＲ＿Ｌ＿ＲＥＧが３２５１の値を有することを意味する。
【００６９】
以後、第２番目のセグメントに対するデータランダム化／デランダム化動作と残りのセグメントに対するシード初期化の動作とは、先の説明と実質的に同じに遂行されるので、それに対する説明は省略する。
【００７０】
以上の説明から分かるように、シード初期化の動作は、各セグメントの第１番目のデータＤ１０８４、Ｄ２１６８、…がランダム化／デランダム化される前に行われる。したがって、ページに割り当てられたシードは、使用者によって定義された大きさを有するセグメント（１つのページに属する）に反復的に適用される。
【００７１】
図１０及び図１１は、本発明の一実施形態によるフラッシュメモリ装置の読出し及び書込み動作を説明するためのタイミング図である。
書込み動作の時、命令８０ｈとアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３（Ｃは列アドレスを示し、Ｒは行アドレスを示す）の入力に続いて、プログラムされるデータとして一連のセグメントＳＥＧ［０］〜ＳＥＧ［ｉ−１］が入力される。ここで、セグメントＳＥＧ［０］〜ＳＥＧ［ｉ−１］の各々は、プログラムデータとＥＣＣとで構成される。図１０に示したように、セグメント毎にシード初期化の動作が行われる。シード初期化の動作は、図８及び図９で説明したことと実質的に同一であり、それに対する説明は省略する。一連のセグメントＳＥＧ［０］〜ＳＥＧ［ｉ−１］が入力された後、レディレディ／ビジー信号
2012226822.tif 000003
は、命令１０ｈの入力にしたがってローレベルへ遷移する。プログラム動作が完了すれば、レディ／ビジー信号
2012226822.tif 000004
はハイレベルへ遷移する。即ち、書込み動作が終了する。
【００７２】
図１１に示したように、読出し動作は、一連の命令００ｈ、アドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、及び命令３０ｈの入力に応答して行われる。読出し動作の間に，レディ／ビジー信号
2012226822.tif 000005
はローレベルに維持される。以後、読み出されたデータとして、一連のセグメントＳｅｇｍｅｎｔ［０］、Ｓｅｇｍｅｎｔ［１］、等が順次的に出力される。ここで、セグメントＳｅｇｍｅｎｔ［０］、Ｓｅｇｍｅｎｔ［１］、等の各々はプログラムデータとＥＣＣとで構成される。図１１に示したように、セグメント毎にシード初期化の動作が行われる。
シード初期化の動作は、図８及び図９で説明したことと実質的に同一であり、それに対する説明は省略される。図面には示していないが、図８及び図９で説明したように、最初のシード初期化の動作は実質的なデータランダム化／デランダム化の前に、アクセス要請にしたがって行われる。
【００７３】
図１２は本発明の一実施形態によるフラッシュメモリ装置の動作方法を説明するためのフローチャートである。
以下、本実施形態によるフラッシュメモリ装置の動作方法について図面を参照して詳細に説明する。
【００７４】
図１２を参照すれば、フラッシュメモリ装置の動作方法は、アクセス要請を受ける段階（Ｓ１００）、アクセス要請されたページに対応するシードを選択する段階（Ｓ２００）、選択されたシードに擬似ランダムシークェンス発生器６３０が初期化されるシード初期化の動作を遂行する段階（Ｓ３００）、ランダムシークェンスデータを生成してランダムシークェンスデータと伝送されたデータとを組み合わせる段階（Ｓ４００）、そして全てのセグメントが伝送されたか否か（即ち、アクセス要請されたセグメントが全て伝送されたか否か）を判別する段階（Ｓ５００）を有する。
全てのセグメントが伝送されない場合、動作方法は、シード初期化の動作を遂行するためのＳ３００段階へ移行し、全てのセグメントが伝送されたことが判別されれば、フラッシュメモリ装置の動作方法は終了する。  本実施形態において、セグメントの大きさＬを定義するための動作は図１２で説明した正常的なアクセス要請の以前に行われる。
【００７５】
図１３の（Ａ）及び（Ｂ）は、ランダム化オン／オフ機能の設定に決定されるランダム化領域を説明するための概略図である。
【００７６】
セットフィーチャ命令（又は、テスト命令）と共に提供されるデータＤ０〜Ｄｎには、セグメントの大きさを設定するためのパラメーター値のみでなく、ランダム化オン／オフ情報及び／又はランダム化オフ領域情報を示すパラメーター値が包含される。
例えば、図１３の（Ａ）に示したように、セットフィーチャ命令（又は、テスト命令）と共に提供されるデータは、ランダム化オン／オフ情報を示すオン／オフフラッグとランダム化オフ領域情報を示すオフ領域情報とを包含する。
ランダム化オフ領域情報として、ランダム化オフ開始アドレス（又は、ポインター）及びランダム化オフ終了アドレス（又は、ポインター）によって、セグメントの一部領域（図面で斜線をつけた領域であり、以下、ランダム化オフ領域であると称する）が指定される。この場合、ランダム化オフ領域を除外した残りの部分のデータは、ランダム化される。
【００７７】
ランダム化オフ領域を指定する方法は、多様に変更することができる。例えば、ランダム化オフ開始アドレス（又は、ポインター）のみが提供される時、ランダム化オフ領域は、ランダム化オフ開始アドレスによって指定されたアクセスポイントでセグメントの最後まで決定される。即ち、図１３の（Ｂ）に示したように、セグメントのパリティー情報に対応する領域をランダム化オフ領域として定義しようとする場合、ランダム化オフ開始アドレスのみがパラメーター値に包含される。
ランダム化オフ領域は、スペアデータ及び／又はモニターリングデータを格納する領域を包含することができる。ここで、モニターリングデータは、ＭＬＣ読出しレベル制御のためのモニターリングデータパターンを包含する。これは特許文献１と特許文献２（特許文献１の対応する米国特許出願の公開公報）に「半導体メモリシステム及びそれのアクセス方法」という題目で開示されている。
本実施形態において、３つのフィーチャ命令の代わりに、ランダム化するオンリード／オフリード命令を別に使用することができる。
【００７８】
本実施形態において、ランダム化オフ領域の単位は多様に決定することができる。例えば、ランダム化オフ領域の単位は、セグメント内の任意の大きさ、１つ又はそれ以上のセグメント、１つ又はそれ以上のページ、１つ又はそれ以上のメモリブロック、１つ又はそれ以上のプラン、１つ又はそれ以上のチャンネル、又はそれらの組み合わせで構成することができる。
【００７９】
本実施形態において、ランダム化オン／オフ機能は、ウェアインデックス（ｗｅａｒ  ｉｎｄｅｘ）に基づいて自動的に設定することができる。例えば、ウェアインデックスは、プログラム−消去サイクル、プログラム時間（又は、プログラムループの回数）、消去時間（又は、消去ループの回数）、読出しレベルシフト（又は、電荷損失）等を包含する。メモリ制御器は、ウェアインデックスに基づいてフラッシュメモリ装置のランダム化オン／オフ機能を自動的に設定する。
図面には示していないが、ランダム化オン／オフ機能の設定は、ランダム化のみではなく、デランダム化にも適用することができる。
【００８０】
図１４は本発明の他の一実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
図１４を参照すれば、フラッシュメモリ装置は、メモリセルアレイ１００ａ、制御ロジック３００ａ、ページバッファ回路４００ａ、列選択回路５００ａ、ランダム化及びデランダム化回路６００ａ、及び入出力インターフェイス７００ａを包含する。図１４に示したメモリセルアレイ１００ａ、ページバッファ回路４００ａ、列選択回路５００ａ、及び入出力インターフェイス７００ａは、図１に示したものと実質的に同様に動作するので、それに対する説明は省略する。
【００８１】
制御ロジック３００ａは、レジスター３０１とデコーダー３０２とを有する。
レジスター３０１は、セットフィーチャ命令と共に入力されるパラメーター値（例えば、ランダム化オフ領域情報及びランダム化オン／オフ情報を包含する）として設定される。
デコーダー３０２は、レジスター３０１に格納されたパラメーター値をデコーディングして、ランダム化オフフラッグ信号ＲＦＳを生成する。
ランダム化オフフラッグ信号ＲＦＳは、アクセス要請（又は、読出し／書込み要請）の時、現在列オフセット値がレジスター３０１に格納されたランダム化オフ領域に属するか否かにしたがって活性化される。
ランダム化オフフラッグ信号ＲＦＳの活性化は、ランダム化機能がオフにされることを意味する。デコーダー３０２は、例えば、カウンター、カウンターの値とランダムオフ領域の開始アドレスを比較するための比較器、等で構成することができる。
【００８２】
ランダム化及びデランダム化回路６００ａは、入出力インターフェイス７００ａと列選択回路５００ａとの間に位置し、伝送されるデータ（プログラムデータ又は読み出されたデータ）のランダム化／デランダム化を行う。
ランダム化及びデランダム化回路６００ａは、ランダム化及びデランダム化ユニット６０１とマルチプレクサー／デマルチプレクサー６０２とを包含する。
ランダム化及びデランダム化ユニット６０１は、図３に示したものと実質的に同様に動作するので、それに対する説明は省略する。
【００８３】
マルチプレクサー／デマルチプレクサー６０２は、ランダム化オフフラッグ信号ＲＦＳに応答して動作し、入出力インターフェイス７００ａから伝達されるデータとランダム化及びデランダム化ユニット６０１から出力されるデータの内の１つを選択する。
例えば、ランダム化オフフラッグ信号ＲＦＳが活性化される時（即ち、ランダム化機能がオフされる時）、マルチプレクサー／デマルチプレクサー６０２は、入出力インターフェイス７００ａから伝達されるデータ（即ち、ランダム化されないデータ）を選択する。
マルチプレクサー／デマルチプレクサー６０２は、ランダム化オフフラッグ信号ＲＦＳの非活性化に応答して、ランダム化及びデランダム化ユニット６０１から出力されるデータ（即ち、ランダム化されたデータ）を選択する。
【００８４】
マルチプレクサー／デマルチプレクサー６０２は、ランダム化オフフラッグ信号ＲＦＳに応答して動作し、列選択回路５００ａから出力されるデータを入出力インターフェイス７００ａ及びランダム化及びデランダム化ユニット６０１の内のいずれか１つへ伝達する。
例えば、マルチプレクサー／デマルチプレクサー６０２は、ランダム化オフフラッグ信号ＲＦＳの活性化に応答して、列選択回路５００ａから出力されるデータを入出力インターフェイス７００ａへ伝達する。
マルチプレクサー／デマルチプレクサー６０２は、ランダム化オフフラッグ信号ＲＦＳの非活性化に応答して、列選択回路５００ａから出力されるデータをランダム化及びデランダム化ユニット６０１へ伝達する。
【００８５】
本実施形態において、ランダム化及びデランダム化ユニット６０１は、図１４において点線で示したように、ランダム化オフフラッグ信号ＲＦＳが提供されるように構成することができる。これはランダムオフ領域の大きさにしたがって、選択的にランダム化及びデランダム化ユニット６０１が動作するようにするためである。
例えば、ランダム化オン／オフがセグメント単位で行われる場合、ランダム化及びデランダム化ユニット６０１は、ランダム化オフフラッグ信号ＲＦＳに影響を及ばさない。
ランダム化オン／オフがページもしくはブロックもしくはプラン単位に行われる場合、ランダム化及びデランダム化ユニット６０１は、ランダム化オフが適用されるデータが入力される間に動作しないように、ランダム化オフフラッグ信号ＲＦＳの影響を受ける。
以上の説明のように、レジスター３０１に設定されたパラメーター値に基づいて、ランダム化／デランダム化機能を活性化又は非活性化させることが可能である。
【００８６】
図１５は、本発明の他の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
図１５を参照すれば、フラッシュメモリ装置は、メモリセルアレイ１００ｂ、制御ロジック３００ｂ、ページバッファ回路４００ｂ、列選択回路５００ｂ、ランダム化及びデランダム化回路６００ｂ、及び入出力インターフェイス７００ｂを有する。
図１５に示したメモリセルアレイ１００ｂ、制御ロジック３００ｂ、ページバッファ回路４００ｂ、列選択回路５００ｂ、及び入出力インターフェイス７００ｂは、図１４に示したものと実質的に同様に動作するので、それに対する説明は省略する。
【００８７】
ランダム化及びデランダム化回路６００ｂは、ランダムシークェンスデータ発生ユニット６０３、ＯＲゲート６０４、及び第１及び第２マルチプレクサー６０５、６０６を有する。
ランダムシークェンスデータ発生ユニット６０３は、ミキサー６３０が除去される点を除外すれば、図３に示したものと同様に構成される。例えば、ランダムシークェンスデータ発生ユニット６０３は、シードテーブル６１０、シード初期化部６２０、及び擬似ランダムシークェンス発生器６３０を有する。
ランダムシークェンスデータ発生ユニット６０３によって順次的に生成されるランダムシークェンスデータ（例えば、１−ビットランダムシークェンスデータ）は、インバータＩＮＶ１を通じてＯＲゲート６０４に提供される。
ＯＲゲート６０４は、ランダム化オフフラッグ信号ＲＦＳ及び反転されたランダムシークェンスデータに応答して選択信号ＳＥＬを出力する。
【００８８】
第１マルチプレクサー６０５は、選択信号ＳＥＬに応答して動作し、入出力インターフェイス７００ｂから出力されるデータＤａｔａ＿Ｉｎ及びインバータＩＮＶ２を通じて反転されたデータＤａｔａ＿Ｉｎ＿ｂの内の１つを選択する。
例えば、ランダム化オフフラッグ信号ＲＦＳがハイに活性化される場合、ランダム化機能はオフされる。このような場合、選択信号ＳＥＬは、ランダムシークェンスデータの値に関わらず、論理ハイレベルを有する。
【００８９】
選択信号ＳＥＬが論理ハイレベルを有すれば、第１マルチプレクサー６０５は、反転されたデータＤａｔａ＿Ｉｎ＿ｂではなく、データＤａｔａ＿Ｉｎを選択する。即ち、データランダム化機能がバイパスされる。
ランダム化オフフラッグ信号ＲＦＳがローに非活性化される場合、ランダム化機能はオンされる。このような場合、選択信号ＳＥＬは、論理ハイレベル又は論理ローレベルに固定されるのではなく、ランダムシークェンスデータの値にしたがって論理ハイレベルと論理ローレベルとを有する。
選択信号ＳＥＬがランダムシークェンスデータの値にしたがって論理ハイレベルと論理ローレベルに設定されることにより、第１マルチプレクサー６０５はランダムシークェンスデータの値にしたがってデータＤａｔａ＿Ｉｎと反転されたデータＤａｔａ＿Ｉｎ＿ｂを選択する。即ち、データランダム化が行われる。
【００９０】
第２マルチプレクサー６０６は、選択信号ＳＥＬに応答して動作し、列選択回路５００ｃから出力されるデータＤａｔａ＿Ｏｕｔ及びインバータＩＮＶ３を通じて反転されたデータＤａｔａ＿Ｏｕｔ＿ｂの内の１つを選択する。
選択信号ＳＥＬが論理ハイレベルを有すれば、第２マルチプレクサー６０６は、データＤａｔａ＿Ｏｕｔを選択する。即ち、データデランダム化がバイパスされる。
ランダム化オフフラッグ信号ＲＦＳがローに非活性化される場合、デランダム化機能はオンされる。このような場合、選択信号ＳＥＬは、ランダムシークェンスデータの値にしたがって論理ハイレベルと論理ローレベルとを有する。
選択信号ＳＥＬがランダムシークェンスデータの値にしたがって論理ハイレベルと論理ローレベルとに設定されることにより、第２マルチプレクサー６０６は、ランダムシークェンスデータの値にしたがってデータＤａｔａ＿Ｏｕｔと反転されたデータＤａｔａ＿Ｏｕｔ＿ｂを選択する。即ち、データデランダム化が行われる。
【００９１】
図１６は、本発明の他の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。
図１６を参照すれば、フラッシュメモリ装置は、メモリセルアレイ１００ｃ、ページバッファ回路４００ｃ、列選択回路５００ｃ、ランダム化及びデランダム化回路６００ｃ、及び入出力インターフェイス７００ｃを有する。
図１６に示したメモリセルアレイ１００ｃ、ページバッファ回路４００ｃ、列選択回路５００ｃ、及び入出力インターフェイス７００ｃは、図１７に示したものと実質的に同様に動作するので、それに対する説明は省略する。
【００９２】
図１６に示したランダム化及びデランダム化回路６００ｃは、第１及び第２マルチプレクサー６０８、６０９の選択信号ＳＥＬとして、ランダムシークェンスデータ発生ユニット６０７の出力、即ち、ランダムシークェンスデータが使用される点を除外すれば、図１５に示したものと実質的に同一であり、それに対する説明は省略する。
【００９３】
図１７は図１４及び図１５で説明したランダム化オン／オフ機能を有するフラッシュメモリ装置の動作を説明するためのフローチャートである。
説明の便宜上、ランダム化オフ領域がセグメントの特定領域（例えば、図１３の（Ｂ）のＥＣＣ／パリティーデータに対応する領域）として設定されると仮定する。
【００９４】
先に説明したように、フラッシュメモリ装置のセグメントの大きさＳＥＧ＿Ｌは、セットフィーチャ命令（又は、テスト命令）を利用して設定される。
制御ロジック３００ａもしくは３００ｂのレジスター（例えば、３０１）は、セグメントの大きさＳＥＧ＿Ｌを示すパラメーター値と、さらにランダム化オン／オフ情報及びランダム化オフ領域を指定するための領域情報に設定される。これはＳ２００段階で行われる。この動作（セグメントの大きさの設定及び／又はランダム化オン／オフの設定）は、パワーアップ以後又は必要により行われる。
【００９５】
フラッシュメモリ装置に対するアクセス（読出し／書込み動作）は、Ｓ２１０段階で要請される。
Ｓ２２０段階において、アクセス要請の時に入力された現在のオフセットアドレスについて、レジスター３０１に設定されたランダム化オフ領域に属するか否かが判別される。これは制御ロジック３００ａもしくは３００ｂによって行われる。
仮に、現在のオフセットアドレスがレジスター３０１に設定されたランダム化オフ領域に属しないと判別されれば、ランダム化／デランダム化無しでデータが伝送される。
以後、手続はＳ２５０へ進行する。仮に現在のオフセットアドレスがレジスター３０１に設定されたランダム化オフ領域に属することと判別されれば、伝送されるデータに対するランダム化／デランダム化が行われる。これは図１４及び図１５で説明したものと実質的に同様に行われる。以後、フラッシュメモリ装置の動作は、Ｓ２５０段階へ移行する。
【００９６】
Ｓ２５０段階において、ランダム化オフ領域の単位に対応するデータ（例えば、５１２−バイト）について、全て伝送されたか否かが判別される。例えば、１つのセグメントに対応するデータ（例えば、５１２−バイト）が、全て伝送されたか否かが判別される。
仮に伝送されていなければ、フラッシュメモリ装置の動作は、Ｓ２２０段階へ移行する。仮に伝送されていれば、フラッシュメモリ装置の動作は、Ｓ２６０段階へ移行する。
Ｓ２６０段階において、アクセス要請されたデータが全て伝送されたか否かが判別される。仮に伝送されていなければ、フラッシュメモリ装置の動作は、Ｓ２２０段階へ移行する。もし伝送されていなければ、フラッシュメモリ装置の動作は、終了する。
【００９７】
図１８は、オルビットラインメモリ構造又はオッドイーブンメモリ構造のために、図１に示したメモリセルアレイを複数のメモリブロックで構成する例を説明するための例示図であり、メモリセルアレイ１００の例示的な構造を示す。
一例として、メモリセルアレイ１００が、１０２４個のメモリブロックに分けたＮＡＮＤフラッシュメモリ装置を示している。各メモリブロックに格納されたデータは、同時に消去されるか、或いはメモリサブブロック単位で消去することができる。
本実施形態において、メモリブロック又はメモリサブブロックは、同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットライン（例えば、１ＫＢのビットライン）に各々対応する複数の列がある。オルビットライン（ａｌｌ  ｂｉｔｌｉｎｅ：ＡＢＬ）構造と称される本実施形態において、メモリブロックの全てビットラインは、読出し及びプログラム動作の間に同時に選択することができる。行選択回路２００によって選択されたワードラインに属し、全てビットラインと連結された格納素子は、同時にプログラムすることができる。
【００９８】
本実施形態において、同一の列に属する複数の格納素子は、ＮＡＮＤストリングを構成するように直列に連結される。ＮＡＮＤストリングの一端子は、ストリング選択ラインＳＳＬによって制御される選択トランジスターを通じて、対応するビットラインに連結され、他の端子は、接地選択ラインＧＳＬによって制御される選択トランジスターを通じて、共通ソースラインＣＳＬに連結される。
【００９９】
オッドイーブン構造（ｏｄｄ−ｅｖｅｎ  ａｒｃｈｉｔｅｃｔｕｒｅ）と称される他の実施形態において、ビットラインは、イーブンビットラインＢＬｅとオッドビットラインＢＬｏとに区分される。オッド／イーブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が、第１時間にプログラムされ、選択されたワードラインに属し、イーブンビットラインと連結された格納素子は、第２時間にプログラムされる。
【０１００】
図１９は、本発明の他の実施形態によるメモリセルアレイを説明するための図である。本実施形態によるメモリセルアレイは、垂直構造を有するように構成される。垂直構造は、基板に対してストリングが垂直に形成された構造を意味する。
【０１０１】
図１９を参照すれば、メモリセルアレイ１００ａは、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。メモリブロックＢＬＫ１〜ＢＬＫｚの各々は、３次元構造（又は垂直構造）を有する。
例えば、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は、第１乃至第３方向にしたがって伸張された構造物を含み、メモリブロックＢＬＫ１〜ＢＬＫｚの各々は、第２方向に沿って伸張された複数のストリング（又は、ＮＡＮＤストリング）を含む。
他の例として、第１又は第３方向に沿って複数のＮＡＮＤストリングが提供され得る。例示的に、メモリブロックＢＬＫ１〜ＢＬＫｚは、図１に示した行選択回路２００によって選択される。
【０１０２】
図２０は、本発明の一実施形態による図１９に示したメモリブロックＢＬＫ１〜ＢＬＫｚの内の１つの一部を示す斜視図である。
図２１は、図２０に示したメモリブロックをI−I’線に沿って切断した断面を示す図である。
図２０及び図２１を参照すれば、メモリブロックＢＬＫａは、第１乃至第３方向にしたがって伸張された構造物を含む。
【０１０３】
先ず、基板１１１が提供されるが、基板１１１としては、第１タイプを有するウェル（ｗｅｌｌ）を用いることができ、例えば、ホウ素（Ｂ、Ｂｏｒｏｎ）のような５族元素が注入されて形成されたｐウェルを用いることができる。
また、基板１１１は、例えば、ｎウェル内に提供されるポケットｐウェルを用いることもできる。以下の説明においては、基板１１１がｐウェルであると仮定するが、基板１１１は、ｐウェルに限定されるものではない。
【０１０４】
基板１１１の上に、第１方向に沿って伸張された複数のドーピング領域３１１〜３１４が提供される。例えば、複数のドーピング領域３１１〜３１４は、基板１１１と互いに異なる第２タイプを有する。図示の便宜上、図２０には４つのドーピング領域３１１〜３１４のみが図示されている。しかし、第３方向に沿ってさらに多くのドーピング領域を提供することができる。複数のドーピング領域３１１〜３１４は、ｎ−タイプを有する。
以下においては、ドーピング領域３１１〜３１４がｎ−タイプを有すると仮定するが、ドーピング領域３１１〜３１４は、ｎ−タイプに限定されるものではない。
【０１０５】
ドーピング領域３１１、３１２の間の基板１１１の上に、第１方向に沿って伸張される複数の絶縁物質１１２が、第２方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２は、所定距離程度に離隔されるように第２方向に沿って提供される。絶縁物質１１２は、例えばシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を包含する。
【０１０６】
ドーピング領域３１１、３１２の間の基板１１１の上に、第１方向に沿って順次的に配置され、第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。複数のピラー１１３は、絶縁物質１１２を貫通して基板１１１と連結される。また、各ピラー１１３は、複数の物質で構成される。
例えば、各ピラー１１３の表面層１１４は、第１タイプを有するシリコン物質を包含する。他の例として、各ピラー１１３の表面層１１４は、基板１１１と同一なタイプを有するシリコン物質を包含する。
以下の説明においては、各ピラー１１３の表面層１１４がｐ−タイプシリコンを含むと仮定する。しかし、各ピラー１１３の表面層１１４は、ｐ−タイプシリコンを含むことに限定されるものではない。
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を包含する。又は、各ピラー１１３の内部層１１５はエアーギャップ（ａｉｒ  ｇａｐ）を包含することができる。
【０１０７】
隣接するドーピング領域の間に配置された各構造物を参照すれば、絶縁物質１１２、ピラー１１３、及び基板１１１の露出された表面に沿って、絶縁膜１１６が提供される。た、第２方向に沿って提供される最後の絶縁物質１１２の第２方向側の露出面に提供される絶縁膜１１６は、除去することができる。
絶縁膜１１６は１つ又はそれより多い物質層で構成できる。絶縁膜１１６の露出された表面の上に、第１導電物質２１１〜２９１が提供される。例えば、第１方向に沿って伸張される第１導電物質２１１が、基板１１１に隣接する絶縁物質１１２及び基板１１１の間に提供される。第１導電物質２１１〜２９１は、例えば、金属物質であり、他の例としては、ポリシリコンなどの導電物質が挙げられる。
【０１０８】
ドーピング領域３１２、３１３の間に配置された構造物は、ドーピング領域３１１、３１２の間に配置された構造物と同様に構成される。同様に、ドーピング領域３１３、３１４の間に配置された構造物は、ドーピング領域３１１、３１２の間に配置された構造物と同様に構成される。
【０１０９】
複数のピラー１１３の上にプラグ３２０が各々提供される。例えば、プラグ３２０は、第２タイプでドーピングされたシリコン物質を用いることができる。また、プラグ３２０は、ｎ−タイプでドーピングされたシリコン物質であってもよい。
以下において、プラグ３２０は、ｎ−タイプシリコンを含むと仮定する。しかし、プラグ３２０は、ｎ−タイプシリコンを含むことに限定されるものではない。
例示的に、各プラグ３２０の幅は、対応するピラー１１３の幅より大きい。例えば、各プラグ３２０は、対応するピラー１１３の上部面にパッド形態で提供される。
第３方向に伸張された第２導電物質３３１〜３３３は、プラグ３２０と電気的に連結されるように提供される。
第２導電物質３３１〜３３３は、第１方向に沿って順次的に配置され、例えば、金属物質であり、他の例としては、ポリシリコン等の導電物質が挙げられる。
【０１１０】
図２１において、隣接するドーピング領域（例えば、３１１、３１２）の間に配置された構造物は、ビットラインとして作用する導電物質（例えば、３３１、３３２、３３３）に各々電気的に連結される複数のピラー１１３を含む。
ビットラインとして作用する導電物質（例えば、３３１、３３２、３３３）に各々電気的に連結されるピラー１１３は、１つのプランを構成する。これは１つのメモリブロックが複数のプランで構成されたことを意味する。
図２０及び図２１において、導電物質２１１〜２１３は、接地選択ラインとして作用し、導電物質２９１〜２９３は、ストリング選択ラインとして作用し、ドーピング領域３１１〜３１４は、共通ソースラインとして作用し、導電物質２２１〜２８１、２２２〜２８２、２２３〜２８３は、ワードラインとして作用する。
【０１１１】
図２２は、本発明の一実施形態による図２１に示したメモリブロックの等価回路を示す回路図である。
図２２を参照すれば、複数のビットライン及び共通ソースラインＣＳＬの間に、複数のＮＡＮＤストリングが提供される。例えば、ビットラインＢＬ１及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１１、ＮＳ２１、ＮＳ３１が提供され、ビットラインＢＬ２及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供され、ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。
ビットラインＢＬ１〜ＢＬ３は、第３方向に伸張された第２導電物質３３１〜３３３（図２０参照）に各々対応する。
【０１１２】
各ＮＡＮＤストリングのストリング選択トランジスターＳＳＴは、対応するビットラインと連結される。各ＮＡＮＤストリングの接地選択トランジスターＧＳＴは、共通ソースラインＣＳＬと連結される。
各ＮＡＮＤストリングのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間に、複数のメモリセルＭＣが提供される。
【０１１３】
１つのビットラインに共通に連結されたＮＡＮＤストリングは、１つの列を形成する。
例えば、ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は、第１列を形成し、ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は、第２列を形成し、ビットラインＢＬ３に連結されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は、第３列を形成する。
１つのストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングは、１つの行を形成する。
例えば、ストリング選択ラインＳＳＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は、第１行を形成し、ストリング選択ラインＳＳＬ２に連結されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は、第２行を形成し、ストリング選択ラインＳＳＬ３に連結されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は、第３行を形成する。
【０１１４】
図２２に示したように、複数の行と列に配列されたＮＡＮＤストリングは、接地選択ラインＧＳＬを共有する。各行（又は、各プラン）に属するメモリセルは、他の層に各々配列されたワードラインＷＬ１〜ＷＬ７を共有する。
例えば、プランＰＬ１に属し、接地選択トランジスターＧＳＴに隣接するメモリセルＭＣ１は、ワードラインＷＬ１を共有し、プランＰＬ１に属し、ストリング選択トランジスターＳＳＴに隣接するメモリセルＭＣ７は、ワードラインＷＬ７を共有する。
【０１１５】
同一の行もしくはプランに属するＮＡＮＤストリングは、ストリング選択ラインを共有する。
例えば、プランＰＬ１に属するＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３は、ストリング選択ラインＳＳＬ１を共有し、プランＰＬ２に属するＮＡＮＤストリングＮＳ２１、ＮＳ２２、ＮＳ２３は、ストリング選択ラインＳＳＬ２を共有し、プランＰＬ３に属するＮＡＮＤストリングＮＳ３１、ＮＳ３２、ＮＳ３３は、ストリング選択ラインＳＳＬ３を共有する。
ストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３は、独立的に制御され、その結果、任意のプランもしくは行（例えば、ＰＬ１）に属するＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３が、ビットラインＢＬ１、ＢＬ２、ＢＬ３と電気的に各々連結される。
残りのプラン（例えば、ＰＬ２、ＰＬ３）に属するＮＡＮＤストリングＮＳ２１、ＮＳ２２、ＮＳ２３、ＮＳ３１、ＮＳ３２、ＮＳ３３は、ビットラインＢＬ１、ＢＬ２、ＢＬ３と電気的に各々分離される。
【０１１６】
本実施形態において、プログラム及び読出し動作の時、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の内のいずれか１つが行デコーダー回路２００（図１参照）によって選択される。即ち、プログラム及び読出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位（又は、プラン単位）に遂行される。
１つのページは、例えば、１つのストリング選択ラインによって選択され、１つのプランに属するメモリセル（１つのワードラインに連結される）で構成できる。しかし、ページは、ここに開示されたことに限定されるものではない。
【０１１７】
図２３は、本発明の一実施形態によるメモリシステムを説明するためのブロック図である。
図２３を参照すれば、メモリシステム３０００は、少なくとも１つのフラッシュメモリ１０００と制御器２０００とを包含する。
フラッシュメモリ１０００は、制御器２０００の制御の下に動作し、格納媒体として使用される。
【０１１８】
制御器２０００は、フラッシュメモリ１０００を制御するように構成され、フラッシュメモリ１０００は、ランダム化及びデランダム化回路１１００を包含する。
図２３に示したフラッシュメモリ１０００は、図１、図１４、又は図１５に示したものと実質的に同様に構成され、それに対する説明は省略する。
ランダム化及びデランダム化回路１１００は、先に説明したように、アクセス要請されたセグメントに各々同一なシードを適用するように構成される。
【０１１９】
制御器２０００は、第１インターフェイス２１００、第２インターフェイス２２００、処理ユニット２３００、バッファメモリ２４００、及びＥＣＣブロック２５００を包含する。
第１インターフェイス２１００は、外部（例えば、ホスト）とインターフェイスするように構成され、第２インターフェイス２２００は、フラッシュメモリ１０００とインターフェイスするように構成される。
処理ユニット２３００は、制御器２０００の全般的な動作を制御するように構成される。
バッファメモリ２４００は、フラッシュメモリ１０００に格納されるデータ又はフラッシュメモリ１０００から読み出されたデータを格納するように構成される。
ＥＣＣブロック２５００は、バッファメモリ２４００から出力されるデータに基づいてＥＣＣデータを生成し、ＥＣＣデータに基づいてフラッシュメモリ１０００から読み出されたデータに対するエラー検出及び訂正動作を遂行する。
ＥＣＣデータは、フラッシュメモリ１０００に格納されるデータと同一のページ又はフラッシュメモリ１０００に格納されるデータと、異なる領域に格納することができる。
【０１２０】
制御器２０００は、図６で説明したように、パワーアップ以後セットフィーチャ命令を利用して、セグメントの大きさＳＥＧ＿Ｌを設定する。
セグメントの大きさＳＥＧ＿Ｌの設定と、さらにランダム化オン／オフ機能及びランダム化オフ領域の設定が、制御器２０００によって行われる。
又、フラッシュメモリ装置のメモリセルアレイ１００に、不揮発性トリム情報としてセグメントの大きさＳＥＧ＿Ｌの値を格納することができる。このような場合、パワーアップの時、セグメントの大きさＳＥＧ＿Ｌの値は、フラッシュメモリ装置の制御ロジック３００の制御の下に、ランダム化及びデランダム化回路６００へロードされる。
他の例として、セグメントの大きさＳＥＧ＿Ｌの値は、ウエハーレベル又はパッケージレベルでヒューズオプションを通じて設定することができる。
【０１２１】
例示的な実施形態において、第１インターフェイス２１００は、コンピューターバス標準、ストレージバス標準、ｉＦＣＰ  Ｐｅｒｉｐｈｅｒａｌバス標準、等の中で１つ又はそれより多いことの組合で構成できる。
コンピューターバス標準（ｃｏｍｐｕｔｅｒ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、Ｓ−１００  ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ  ＩＩ、Ｚｏｒｒｏ  ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、ＬＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅｌ、ＭＣＡ、Ｓｂｕｓ、ＶＬＢ、ＰＣＩ、ＰＸＩ、ＨＰ  ＧＳＣ  ｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅｌ  ＱｕｉｃｋＰａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ  Ｔｒａｎｓｐｏｒｔ、等を含む。
【０１２２】
ストレージバス標準（Ｓｔｏｒａｇｅ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａｌｌｅｌ  ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ  ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａｌ  ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａｌｌｅｌ  ＳＣＳＩ、Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ、Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰ、等を含む。
ｉＦＣＰ  Ｐｅｒｉｐｈｅｒａｌバス標準（ｉＦＣＰ  Ｐｅｒｉｐｈｅｒａｌ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は、Ａｐｐｌｅ  Ｄｅｓｋｔｏｐ  Ｂｕｓ、ＨＩＬ、ＭＩＤＩ、Ｍｕｌｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ  Ｌｉｎｋ、Ｅｘｔｅｒｎａｌ  ＰＣＩｅ、Ｌｉｇｈｔ  Ｐｅａｋ、Ｍｕｌｔｉｄｒｏｐ  Ｂｕｓ、等を含む。
【０１２３】
図２４は、本発明の他の実施形態によるメモリシステムを説明するためのブロック図である。
図２４を参照すれば、メモリシステム３０００は、少なくとも１つのフラッシュメモリ１０００、制御器２０００、及びボンディングオプション３０１０を包含する。
図２４に示したフラッシュメモリ１０００と制御器２０００とは、以下の相異点を除けば、図２４に示したものと実質的に同一であり、それに対する説明は省略する。
【０１２４】
ボンディングオプション３０１０は、不揮発性メモリ装置１０００にセグメントの大きさＳＥＧ＿Ｌの値を提供するために使用され、例えば、特定セグメントの大きさＳＥＧ＿Ｌの値（例えば、バイナリコード値）を設定するように構成され、パッドに連結されたヒューズを包含する。
特定セグメントの大きさＳＥＧ＿Ｌにの設定は、パッケージレベルで行われる。このような場合、セグメントの大きさＳＥＧ＿Ｌを設定するためにパワーアップ以後、制御器２０００からフラッシュメモリ１０００に、セットフィーチャ命令を伝送する動作は行わない。
【０１２５】
図２５は本発明の他の実施形態によるメモリシステムを説明するためのブロック図である。
図２５を参照すれば、メモリシステム３０００ａは、少なくとも１つのフラッシュメモリ１０００ａと制御器２０００ａとを包含する。
フラッシュメモリ１０００ａは、制御器２０００ａの制御の下に動作し、格納媒体として使用される。
図２５に示したフラッシュメモリ１０００ａは、先に言及したランダム化及びデランダム化回路を包含しない。
制御器２０００ａは、フラッシュメモリ１０００ａを制御するように構成され、フラッシュメモリ１０００ａに格納されるデータをランダム化するように、そしてランダム化されたデータにＥＣＣデータを付加するように構成される。
制御器２０００ａは、また、フラッシュメモリ１０００ａから読み出されたランダム化されたデータのエラーに対する検出及び訂正動作を遂行し、ランダム化されたデータをデランダム化するように構成される。
【０１２６】
制御器２０００ａは、第１インターフェイス２１００ａ、第２インターフェイス２２００ａ、処理ユニット２３００ａ、バッファメモリ２４００ａ、ＥＣＣブロック２５００ａ、及びランダム化／デランダム化ブロック２６００を包含する。
図２５に示した構成要素２１００ａ、２２００ａ、２３００ａ、２４００ａ、２５００ａは、以下の相異点を除けば、図２３に示したものと実質的に同一であり、それに対する説明は省略する。
【０１２７】
ランダム化及びデランダム化ブロック２６００は、バッファメモリ２４００ａから出力されるデータをランダム化するように、そしてフラッシュメモリ１０００ａから読み出されたデータ（即ち、ランダム化されたデータ）をデランダム化するように構成される。
ランダム化及びデランダム化ブロック２６００は、図１乃至図１７で説明した方式にしたがって、順次データ及びランダムデータに対するランダム化及びデランダム化動作を遂行するので、それに対する説明は省略する。
ＥＣＣブロック２５００ａは、ランダム化及びデランダム化ブロック２６００から出力されるランダム化されたデータに基づいて、ＥＣＣデータを生成する。
ＥＣＣブロック２５００ａは、また、ＥＣＣデータに基づいてフラッシュメモリ１０００ａから読み出されたデータ、即ち、ランダム化されたデータに対するエラー検出及び訂正動作を遂行する。
ＥＣＣデータは、フラッシュメモリ１０００ａに格納されるデータと同一のページに格納されるか、又はフラッシュメモリ１０００ａに格納されるデータと異なる領域に格納することができる。
【０１２８】
図２５に示したメモリシステムの場合、書込み動作は、フラッシュメモリ１０００ａに格納されるデータをランダム化させ、ランダム化されたデータに基づいてＥＣＣデータを生成し、フラッシュメモリ１０００ａにＥＣＣデータとランダム化されたデータを格納することを包含するか、又は、格納されるデータとＥＣＣデータとを全てランダム化して格納することを包含する。
読出し動作は、ＥＣＣデータに基づいて読み出されたデータ（即ち、ランダム化されたデータ）に対するエラー検出及び訂正動作を遂行し、読み出されたデータをランダム化させることを包含する。
【０１２９】
図２６は、本発明の一実施形態による半導体ドライブを説明するためのブロック図である。
図２６を参照すれば、半導体ドライブ４０００（ＳＳＤ）は、格納媒体４１００と制御器４２００とを包含する。
格納媒体４１００は、複数のチャンネルＣＨ０−ＣＨｎ−１を通じて、制御器４２００と連結される。チャンネルＣＨ０−ＣＨｎ−１の各々には、複数の不揮発性メモリＮＶＭが共通に連結され、各不揮発性メモリは、図１、図１４、又は図１５で説明したフラッシュメモリで構成される。即ち、各不揮発性メモリＮＶＭは、ランダム化及びデランダム化回路４１０１を包含する。このような場合、制御器４２００は、図２３に示したものと実質的に同様に構成される。即ち、データランダム化及びデランダム化は、各不揮発性メモリ内で行われ、エラー検出及び訂正は制御器４２００内で行われる。
【０１３０】
１つのチャンネル（例えば、ＣＨ０）に連結された不揮発性メモリ装置は、単一ビットデータ（例えば、メタデータ、パリティーデータ、又はそのようなこと）を格納するのに使用され、残りのチャンネル（例えば、ＣＨ１〜ＣＨｎ−１）の各々に連結された不揮発性メモリ装置は、マルチ−ビットデータを格納するのに使用することができる。
このような場合、制御器４２００は、セットフィーチャ命令を利用してチャンネルＣＨ０の不揮発性メモリ装置のランダム化機能をオフさせ得る。同様に、制御器４２００は、セットフィーチャ命令を利用して残りチャンネルＣＨ１〜ＣＨｎ−１の不揮発性メモリ装置に対するランダム化オフ領域を設定することができる。
【０１３１】
図２７は本発明の他の実施形態による半導体ドライブを説明するためのブロック図である。
図１７を参照すれば、半導体ドライブ４０００ａ（ＳＳＤ）は、格納媒体４１００ａと制御器４２００ａとを包含する。
格納媒体４１００ａは、複数のチャンネルＣＨ０−ＣＨｎ−１を通じて制御器４２００ａと連結される。チャンネルＣＨ０−ＣＨｎ−１の各々には、複数の不揮発性メモリＮＶＭが共通に連結される。
各不揮発性メモリＮＶＭは、ランダム化及びデランダム化回路を包含しない。このような場合、各不揮発性メモリＮＶＭは、図２５に示したものと実質的に同様に構成される。
制御器４２００ａは、ランダム化及びデランダム化回路４１０２を包含する。このような場合、制御器４２００ａは、図２５に示したものと実質的に同様に構成される。即ち、データランダム化及びデランダム化、エラー検出及び訂正は、制御器４２００ａ内で行われる。
【０１３２】
図２８は、図２６又は図２７に示した半導体ドライブを利用するストレージを説明するためのブロック図であり、図２９は、図２６又は図２７に示した半導体ドライブを利用するストレージサーバーを説明するためのブロック図である。
本実施形態による半導体ドライブ４０００は、ストレージの構成に使用することができる。
図２８に示したように、ストレージは、図２６又は図２７で説明したものと実質的に同様に構成される複数の半導体ドライブ４０００を包含する。
本実施形態による半導体ドライブ４０００は、ストレージサーバーの構成に使用することができる。
図２９に示したように、ストレージサーバーは、図２６又は図２７で説明したものと実質的に同様に構成される複数の半導体ドライブ４０００、及びストレージサーバーの全般的な動作を制御するためのサーバー４０００Ａとを包含する。
また、半導体ドライブ４０００に格納されたデータに対する欠陥を治癒するために、適用されるパリティー方式によるパリティー管理のためのＲＡＩＤ制御器４０００Ｂをストレージサーバーに提供することができる。
【０１３３】
図３０乃至図３２は本発明の一実施形態によるシステムを説明するための概略図である。
本実施形態によるメモリ制御器及びフラッシュメモリ装置で構成される半導体ドライブがストレージに適用される場合、図３０に示したように、システム６０００は、有線及び／又は無線でホストと通信するストレージ６１００を包含する。
本実施形態によるデータ格納装置を含む半導体ドライブが、ストレージサーバーに適用される場合、図３１に示したように、システム７０００は、有線及び／又は無線でホストと通信するストレージサーバー７１００、７２００を包含する。
また、図３２に示したように、本実施形態によるデータ格納装置を含む半導体ドライブは、メールサーバー８１００にも適用することができる。
メールサーバー８１００は、ＰＯＰ及びＳＭＴＰ方式で連結されたメールデーモンを通じて使用者メールプログラムと通信し、インターネット網を通じて通信する。
【０１３４】
図３３乃至図３７は本発明の一実施形態による不揮発性メモリ装置が適用される他のシステムを説明するための概略図である。
図３３は、本発明の一実施形態によるフラッシュメモリ装置が使用される携帯電話システム（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ  ｓｙｓｔｅｍ）を説明するためのブロック図である。
【０１３５】
図３３を参照すれば、携帯電話システムは、音を圧縮するか、或いは圧縮された音を解く（ｃｏｍｐｒｅｓｓｉｏｎ  ｏｒ  ｄｅｃｏｍｐｒｅｓｓｉｏｎ）ＡＤＰＣＭコーデック回路９２０２、スピーカー（ｓｐｅａｋｅｒ）９２０３、マイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）９２０４、デジタルデータを時分割マルチプレクシングするＴＤＭＡ回路９２０６、無線信号のキャリヤー周波数（ｃａｒｒｉｅｒ  ｆｒｅｑｕｅｎｃｙ）をセッティングするＰＬＬ回路９２１０、無線信号を伝達するか、或いは受信するためのＲＦ回路９２１１等を包含できる。
【０１３６】
また、携帯電話システムは、様々な種類のメモリ装置を包含でき、例えば、不揮発性メモリ装置９２０７、ＲＯＭ９２０８、ＳＲＡＭ９２０９を包含できる。
携帯電話システムの不揮発性メモリ装置９２０７として、例えば、図１で説明したフラッシュメモリ装置が使用される。即ち、不揮発性メモリ装置９２０７は、アクセス要請されたセグメントに各々同一なシードを適用するように構成される。
ＲＯＭ９２０８は、プログラムを格納でき、ＳＲＡＭ９２０９は、システムコントロールマイクロコンピューター９２１２のための作業領域として役割を果たすか、或いはデータを一時的に格納する。
ここで、システムコントロールマイクロコンピューター９２１２は、プロセッサーとして、不揮発性メモリ装置９２０７の書込み動作及び読出し動作を制御できる。
【０１３７】
図３４は、本発明の一実施形態によるフラッシュメモリ装置が使用されるメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）の例示図である。
メモリカードは、例えば、ＭＭＣカード、ＳＤカード、マルチユーズ  （ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマトカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカード、ＭＣＰ−タイプ埋め込み型カードストレージ、等が挙げられる。
ＭＣＰ−タイプ埋め込み型カードストレージは、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  ＭＭＣ）、Ｅｓｄ（ｅｍｂｅｄｄｅｄ  ＳＤ）、ｅＳＳＤ（ｅｍｂｅｄｄｅｄ  ＳＳＤ）、ＰＰＮ（Ｐｅｒｆｅｃｔ  Ｐａｇｅ  ＮＡＮＤ）、等を包含する。
【０１３８】
図３４を参照すれば、メモリカードは、外部とのインターフェイスを遂行するインターフェイス部９２２１、バッファメモリを有し、メモリカードの動作を制御するコントローラ９２２２、本実施形態による不揮発性メモリ装置９２０７を少なくとも１つ包含できる。
不揮発性メモリ装置９２０７は、アクセス要請されたセグメントに各々同一なシードを適用するように構成される。
コントローラ９２２２は、プロセッサーとして、不揮発性メモリ装置９２０７の書込み動作及び読出し動作を制御できる。具体的に、制御器９２２２は、データバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）とを通じて不揮発性メモリ装置９２０７、インターフェイス部９２２１とカップリングされている。
【０１３９】
図３５は本発明の一実施形態によるフラッシュメモリ装置が使用されるデジタルスチールカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）の例示図である。  図３５を参照すれば、デジタルスチールカメラはボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０２には、メモリカード９３３１が挿入することができ、メモリカード９３３１は、アクセス要請されたセグメントに各々同一のシードを適用するように構成された本実施形態による不揮発性メモリ装置９２０７を少なくとも１つ包含できる。
メモリカード９３３１が接触形（ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、メモリカード９３３１がスロット９３０２へ挿入される時、メモリカード９３３１と回路基板の上の特定電気回路が電気的に接触される。
メモリカード９３３１が非接触形（ｎｏｎ−ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、無線信号を通じてメモリカード９３３１がアクセスされる。
【０１４０】
図３６は図３５のメモリカードが使用される多様なシステムを説明するための例示図である。
図３６を参照すれば、メモリカード２３３１は（ａ）ビデオカメラ、（ｂ）テレビジョン、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピューター、（ｈ）ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダー（ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカード等に使用することができる。
【０１４１】
図３７は、本発明の一実施形態によるフラッシュメモリ装置が使用されるイメージセンサー（ｉｍａｇｅ  ｓｅｎｓｏｒ）システムを説明するための例示図である。
図３７を参照すれば、イメージセンサーシステムはイメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、本実施形態によるフラッシュメモリ装置９３５４等を包含できる。
フラッシュメモリ装置９３５４はアクセス要請されたセグメントに各々同一なシードを適用するように構成される。各構成要素、即ち、イメージセンサー９３３２、入出力装置９３３６、ＲＡＭ９３４８、ＣＰＵ９３４４、フラッシュメモリ装置９３５４は、バス９３５２を通じて互に通信する。
イメージセンサー９３３２は、フォトゲート、フォトダイオード等のようなフォトセンシング（ｐｈｏｔｏ  ｓｅｎｓｉｎｇ）素子を包含できる。各々の構成要素はプロセッサーと共に１つのチップで構成することができ、プロセッサーと各々別個のチップで構成することもできる。
【０１４２】
本実施形態において、メモリセルは、可変抵抗メモリセルで構成することができ、例示的な可変抵抗メモリセル及びそれを含むメモリ装置が特許文献３に開示されている。
本発明の他の実施形態において、メモリセルは電荷格納層を有する多様なセル構造の内の１つを利用して具現することができる。
電荷格納層を有するセル構造は、電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース−ドレーンが無いフラッシュ構造、ピン−タイプフラッシュ構造、等を包含する。
電荷格納層で電荷トラップフラッシュ構造を有するメモリー装置が、特許文献４、特許文献５、及び特許文献６に各々開示されている。また、ソースもしくはドレーンが無いフラッシュ構造は、特許文献７に開示されている。
【０１４３】
本発明によるフラッシュメモリ装置及び／又はメモリ制御器は、多様な形態のパッケージを利用して実装することができる。
例えば、フラッシュメモリ装置及び／又はメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔ  ｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式にパッケージングされて実装さうることができる。
【０１４４】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１４５】
１００、１００ａ、１００ｂ、１００ｃ    メモリセルアレイ
２００、２００ａ、２００ｂ、２００ｃ    行選択回路
３００、３００ａ、３００ｂ、３００ｃ    制御ロジック
３０１      レジスター
３０２      デコーダー
４００、４００ａ、４００ｂ、４００ｃ    ページバッファ回路
５００、５００ａ、５００ｂ、５００ｃ    列選択回路
６００、６００ａ、６００ｂ、６００ｃ    ランダム化及びデランダム化回路
６０１      ランダム化及びデランダム化ユニット
６０２      マルチプレクサー／デマルチプレクサー
６０３、６０７    ランダムシークェンスデータ発生ユニット
６０４      ＯＲゲート
６０５、６０８    第１マルチプレクサー
６０６、６０９    第２マルチプレクサー
６１０      シードテーブル
６２０      シード初期化部
６２１      第１加算器
６２２      第２加算器
６２３      選択器
６２４      レジスター
６２５      比較器
６３０      擬似ランダムシークェンス発生器
６３１      ＸＯＲロジックゲート
６４０      ミキサー
７００、７００ａ、７００ｂ、７００ｃ    入出力インターフェイス
１０００、１０００ａ    フラッシュメモリ
１１００、２６００、４１０１、４１０２    ランダム化及びデランダム化回路
２０００、２０００ａ、４２００、４２００ａ、９２２２    制御器
２１００、２１００ａ    第１インターフェイス
２２００、２２００ａ    第２インターフェイス
２３００、２３００ａ    処理ユニット
２４００、２４００ａ    バッファメモリ
２５００、２５００ａ    ＥＣＣブロック
３０００、３０００ａ    メモリシステム
３０１０      ボンディングオプション
４０００、４０００ａ、８０００    半導体ドライブ
４０００Ａ    サーバー
４０００Ｂ    ＲＡＩＤ制御器
４１００、４１００ａ    格納媒体
６０００、７０００    システム
６１００      ストレージ
７１００，７２００    ストレージサーバー
８１００      メールサーバー
９２０１      液晶モジュール
９２０２      ＡＤＰＣＭコーデック回路
９２０３      スピーカー
９２０４      マイクロフォン
９２０５      キーボード
９２０６      ＴＤＭＡ回路
９２０７、９３５４    不揮発性メモリ装置
９２０８      ＲＯＭ
９２０９      ＳＲＡＭ
９２１０      ＰＬＬ回路
９２１１      ＲＦ回路
９２１２      システムコントロールマイクロコンピューター
９２２１      インターフェイス部
９３０１      ボディー
９３０２      スロット
９３０３      レンズ
９３０８      ディスプレイ部
９３１２      シャッターボタン
９３１８      ストロボ
９３３１      メモリカード
９３３２      イメージセンサー
９３３６      入出力装置
９３４４      ＣＰＵ
９３４８      ＲＡＭ
９３５２      バス
【図１】
2012226822.tif 000006
【図２】
2012226822.tif 000007
【図３】
2012226822.tif 000008
【図４】
2012226822.tif 000009
【図５】
2012226822.tif 000010
【図６】
2012226822.tif 000011
【図７】
2012226822.tif 000012
【図８】
2012226822.tif 000013
【図９】
2012226822.tif 000014
【図１０】
2012226822.tif 000015
【図１１】
2012226822.tif 000016
【図１２】
2012226822.tif 000017
【図１３】
2012226822.tif 000018
【図１４】
2012226822.tif 000019
【図１５】
2012226822.tif 000020
【図１６】
2012226822.tif 000021
【図１７】
2012226822.tif 000022
【図１８】
2012226822.tif 000023
【図１９】
2012226822.tif 000024
【図２０】
2012226822.tif 000025
【図２１】
2012226822.tif 000026
【図２２】
2012226822.tif 000027
【図２３】
2012226822.tif 000028
【図２４】
2012226822.tif 000029
【図２５】
2012226822.tif 000030
【図２６】
2012226822.tif 000031
【図２７】
2012226822.tif 000032
【図２８】
2012226822.tif 000033
【図２９】
2012226822.tif 000034
【図３０】
2012226822.tif 000035
【図３１】
2012226822.tif 000036
【図３２】
2012226822.tif 000037
【図３３】
2012226822.tif 000038
【図３４】
2012226822.tif 000039
【図３５】
2012226822.tif 000040
【図３６】
2012226822.tif 000041
【図３７】
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