(57)【要約】【課題】抵抗値の変化によって情報を記憶する積層型の半導体記憶装置において、メモリセル間の抵抗を抑制したメモリアレー構造を提供することを目的とする。【解決手段】本発明に係る半導体記憶装置は、上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された積層体を有し、第１半導体層を導通状態とする電位が第１半導体層に印加されている状態と印加されていない状態の双方において、第２半導体層を導通状態とする電位が印加されるように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子を形成する基板と、
前記基板の上方に設けられた第１選択線と、
前記第１選択線の上に設けられ、ドレイン−ソース間の電流が前記基板に垂直に流れる選択素子と、
上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された構造を有し、前記選択素子より上方に設けられた第１積層体と、
前記第１選択線と交差する方向に配置され、前記第１積層体より上方に設けられた第２選択線と、
前記第１積層体の側面に沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の側面に沿って設けられるチャネル層と、
前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備え、
前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第１選択線と前記第２選択線が交差する領域に設けられ、
前記第２半導体層は、
前記第１半導体層を導通状態とする電位が前記第１半導体層に印加されている状態と印加されていない状態の双方において、前記第２半導体層を導通状態とする電位が印加されるように構成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記第１半導体層を導通状態とする電位を前記第１半導体層に印加し、前記第２半導体層を導通状態とする電位を前記第２半導体層に印加する電位印加回路を備え、
前記電位印加回路は、
前記第１半導体層を導通状態とする電位を前記第１半導体層に印加する場合と印加しない場合の双方において、前記第２半導体層を導通状態とする電位を前記第２半導体層に印加する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記第１半導体層と前記第２半導体層の間にゲート間絶縁層が形成されており、
前記第１半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記第１半導体層を用いて構成される第２トランジスタのゲート電極として構成されており、
前記第２半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記第２半導体層を用いて構成される第３トランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記抵抗変化材料層は、
抵抗値の変化によって情報を記憶するメモリセルとして構成されており、
前記第２トランジスタは、
ゲート電極に第一の電位が印加されて導通状態になると、前記第２トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、
ゲート電極に第二の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記第２トランジスタの抵抗値よりも低い状態となり、
前記電位印加回路は、
前記メモリセルに情報を書き込まないときは、前記第２トランジスタのゲート電極に第一の電位を印加して導通状態とし、
前記メモリセルに情報を書き込むときは、前記第２トランジスタのゲート電極に第二の電位を印加して非導通状態とする
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、前記抵抗変化材料はカルコゲナイド材料である
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
上側の第１半導体層と下側の第１半導体層の間に第２半導体層が積層され、前記選択素子より上方に設けられた第２積層体と、
前記第１積層体と前記第２積層体のいずれに対して情報を書き込むかを選択するセルチェイン選択スイッチと、
を備え、
前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、
それぞれ前記第１積層体の側面と前記第２積層体の側面に沿って形成され、絶縁層によって前記第１積層体の側と前記第２積層体の側に分離されている
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記選択素子として、Ｐ型不純物半導体とＮ型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。
【請求項９】
半導体素子を形成する基板と、
前記基板の上方に設けられた第１選択線と、
前記第１選択線の上に設けられ、ドレイン−ソース間の電流が前記基板に垂直に流れる選択素子と、
上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された構造を有し、前記選択素子より上方に設けられた第１積層体と、
前記第１選択線と交差する方向に配置され、前記第１積層体より上方に設けられた第２選択線と、
前記第１積層体の側面に沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の側面に沿って設けられるチャネル層と、
前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備え、
前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第１選択線と前記第２選択線が交差する領域に設けられ、
前記チャネル層のうち前記第２半導体層の側面に配置されている部分の抵抗値は、
前記抵抗変化材料層のうち前記第１半導体層の側面に配置されている部分の抵抗値が変化する場合と変化しない場合の双方において、前記抵抗変化材料層のうち前記第２半導体層の側面に配置されている部分の抵抗値よりも低くなるように構成されている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記第１半導体層を導通状態とする電位を前記第１半導体層に印加し、前記第２半導体層を導通状態とする電位を前記第２半導体層に印加する電位印加回路を備え、
前記電位印加回路は、
前記第１半導体層を導通状態とする電位を前記第１半導体層に印加する場合と印加しない場合の双方において、
前記第２半導体層を導通状態とする電位を前記第２半導体層に印加することにより、前記第２半導体層の抵抗値を、前記第２半導体層の側面に配置されている前記抵抗変化材料層の抵抗値よりも低くする
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記第１半導体層と前記第２半導体層の間にゲート間絶縁層が形成されており、
前記第１半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記第１半導体層を用いて構成される第２トランジスタのゲート電極として構成されており、
前記第２半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記第２半導体層を用いて構成される第３トランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記抵抗変化材料層は、
抵抗値の変化によって情報を記憶するメモリセルとして構成されており、
前記第２トランジスタは、
ゲート電極に第一の電位が印加されて導通状態になると、前記第２トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、
ゲート電極に第二の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記第２トランジスタの抵抗値よりも低い状態となり、
前記電位印加回路は、
前記メモリセルに情報を書き込まないときは、前記第２トランジスタのゲート電極に第一の電位を印加して導通状態とし、
前記メモリセルに情報を書き込むときは、前記第２トランジスタのゲート電極に第二の電位を印加して非導通状態とする
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項９において、前記抵抗変化材料はカルコゲナイド材料である
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項９において、
上側の第１半導体層と下側の第１半導体層の間に第２半導体層が積層され、前記選択素子より上方に設けられた第２積層体と、
前記第１積層体と前記第２積層体のいずれに対して情報を書き込むかを選択するセルチェイン選択スイッチと、
を備え、
前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、
それぞれ前記第１積層体の側面と前記第２積層体の側面に沿って形成され、絶縁層によって前記第１積層体の側と前記第２積層体の側に分離されている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項９において、
前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。
【請求項１６】
請求項９において、
前記選択素子として、Ｐ型不純物半導体とＮ型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
相変化メモリを含む半導体記憶装置において、記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料（または、相変化材料）を記録層の材料として用いる。また、メモリセルを選択する素子は、縦型のＭＯＳトランジスタを用いて構成されている。
【０００３】
下記特許文献１には、カルコゲナイド材料と縦型ＭＯＳトランジスタを用いた相変化メモリセルを積層したアレー構成が記載されている。同文献の図３によれば、ワード線ＷＬとビット線ＢＬおよびソース線ＳＬとの交点に、４つのメモリセルと縦型トランジスタＴＲ５が形成される。４つのメモリセルの各々は、相変化素子と縦型トランジスタが、並列接続された構成である。これら４つのメモリセルは、縦型トランジスタＴＲ５に直列接続される。縦型トランジスタＴＲ５のゲート電極には、ワード線ＷＬが接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者等は、本願に先立ち、相変化メモリの高集積化について検討して、次の課題があることを見出した。
【０００６】
特許文献１に記載されているメモリアレーでは、半導体基板に垂直な方向にメモリセルが直列接続されている。そのため、選択セルに記憶情報を書き込む際に発生するジュール熱が、メモリセル選択用の縦型トランジスタのチャネルとなるシリコン膜を伝って選択セルの上下に位置するメモリセル（以下では、非選択セルと呼ぶ）に達することによって、非選択セルの記憶情報が反転し、誤書き込みが生じる可能性がある。そこで特許文献１では、上記のような誤書き込みを避けるため、メモリセル同士の間隔を拡げてジュール熱が非選択セルにまで及ばないようにする必要がある。
【０００７】
しかし、非選択セルを選択セルから遠ざけると、縦型トランジスタのゲート電極の側面と対向しない領域が増大する。この領域は、シリコン基板上に形成された従来型のＭＯＳトランジスタに例えると、ソース／ドレイン領域に相当し、その抵抗値は、縦型トランジスタのゲート電極の側面と対向する領域に比べて高い。よって、この領域の抵抗が、選択セルを含む電流経路の抵抗成分として純増してしまう副作用がある。この結果、メモリセル間の抵抗が増加し、動作電圧が上昇したり、読み出し時間が長くなったりする可能性がある。
【０００８】
このような課題を解決する方法として、シリコン基板上に形成された従来型のＭＯＳトランジスタでは、ソース／ドレイン領域のシリコンに添加する不純物濃度を高め、抵抗値を下げる方法が知られている。しかし、特許文献１に記載されているメモリアレー構成では、アスペクト比の大きな孔（以下、本明細書では「接続孔」と呼ぶ）の側壁に半導体層などを積層することにより、パターニング工程を経ることなく複数のメモリセルを形成する。この製造工程の過程において、ある特定のメモリセルに含まれる縦型トランジスタのシリコン領域、すなわち積層構造内のある特定の部位に対してのみ、不純物を局所的に所望量だけ添加することは、極めて困難である。したがって、不純物濃度を調整することによらずにメモリセル間の抵抗値を下げることが望まれる。
【０００９】
本発明は、上記のような課題を解決するためになされたものであり、抵抗値の変化によって情報を記憶する積層型の半導体記憶装置において、メモリセル間の抵抗を抑制したメモリアレー構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、上側の第１半導体層と下側の第１半導体層との間に第２半導体層が積層された積層体を有し、第１半導体層を導通状態とする電位が第１半導体層に印加されている状態と印加されていない状態の双方において、第２半導体層を導通状態とする電位が印加されるように構成されている。
【発明の効果】
【００１１】
本発明に係る半導体記憶装置によれば、高集積、高信頼、高性能な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る半導体記憶装置におけるセルアレーと、その直接周辺回路の構成例を示す図である。
【図２】ワード線ＷＬ０とビット線ＢＬ０との交点に形成されたメモリブロックＭＢ００の構成例を示す図である。
【図３】層間絶縁膜１２３におけるメモリアレーＭＡの断面図である。
【図４】ビット線ＢＬ０に接続されたメモリブロックＭＢ００およびＭＢ１０の断面図である。
【図５】ワード線ＷＬ１に接続されたメモリブロックＭＢ１１およびＭＢ１０の断面図である。
【図６】ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。
【図７】メモリセルＭＣ１に情報を書き込む際における各選択ゲート制御線の駆動電圧を示す図である。
【図８】メモリセルＭＣ１に情報を書き込む際における各補助ゲート制御線の駆動電圧を示す図である。
【図９】実施形態２におけるメモリアレーＭＡとメモリアレー駆動回路群を示す図である。
【図１０】図９に示したメモリアレーにおいて、アノード線ＡＮＬ０とビット線ＢＬ０との交点における回路構成の詳細を示す図である。
【図１１】図９のうち、特にメモリアレーＭＡの一部分を抜き出して示した鳥瞰図である。
【図１２】図１１に示すＡＡ’断面を含むメモリアレーＭＡの全体構造を示す断面図である。
【図１３】ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）の配置関係を、ビット線３の側から見た図である。
【図１４】セル選択ゲート線ＣＧＬ００〜ＣＧＬｍ０の配置関係を同じくビット線３の側から見た図である。
【図１５】セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの配置関係を、ビット線３の側から見た図である。
【図１６】ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。
【図１７】セルチェイン選択線ＣＳＬの駆動電圧を示す図である。
【図１８】セル選択ゲート線ＣＧＬの駆動電圧を示す図である。
【図１９】セル選択ゲート線ＣＧＬの駆動電圧を示す図である。
【図２０】セル選択ゲート線ＣＧＬの駆動電圧を示す図である。
【図２１】セル選択ゲート線ＣＧＬの駆動電圧を示す図である。
【図２２】図１０に示した回路構成に対応する、メモリブロックＭＢ００の断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１４】
＜実施の形態１＞
本発明の実施形態１では、記憶素子にカルコゲナイド材料を用いた相変化メモリを用いたメモリアレー構造について説明する。本メモリアレーは、複数のメモリセルが直列接続されたメモリブロックにおいて、メモリセルの間に補助トランジスタを設け、全ての補助トランジスタを常時導通状態に保つことによって、メモリセル間の付加抵抗を低減する点に特徴がある。
【００１５】
＜実施の形態１：メモリアレーの構成＞
図１は、本実施形態１に係る半導体記憶装置におけるセルアレーと、その直接周辺回路の構成例を示す図である。図１では、１例として、ｍ本のワード線ＷＬ０〜ＷＬ（ｍ−１）とｎ本のビット線ＢＬ０〜ＢＬ（ｎ−１）との交点に配置された（ｍ×ｎ）個のメモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）からなるメモリアレーＭＡが示されている。後述するように、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）は、複数のメモリセルを有する。また、ソース線ＳＬ０〜ＳＬ（ｎ−１）が、ビット線ＢＬ０〜ＢＬ（ｎ−１）と対になるように配置される。
【００１６】
メモリアレーＭＡの周囲に配置されたセンスアンプＳＡ、ライト回路ＷＣ、ビット線選択回路ＢＳＬＣ、ワードドライバ群ＷＤＢＫ、選択トランジスタ駆動回路群ＴＲＤＢＫ、補助トランジスタ駆動回路群ＡＴＲＤＢＫは、メモリセルに対する読み書き動作に必要な直接周辺回路である。これら回路および後述するドライバ群は、本実施形態１における「電位印加回路」に相当する。
【００１７】
センスアンプＳＡとライト回路ＷＣは、共通データ線ＣＤＬおよびビット線選択回路ＢＳＬＣを介して、ビット線ＢＬ０〜ＢＬ（ｎ−１）の中の任意のビット線と接続される。ビット線選択回路ＢＳＬＣはさらに、選択されたビット線と対になるソース線を駆動する機能も有する。
【００１８】
ワードドライバ群ＷＤＢＫは、ワード線ＷＬ０〜ＷＬ（ｍ−１）の中の任意の一本を活性化するための回路ブロックである。
【００１９】
選択トランジスタ駆動回路群ＴＲＤＢＫと補助トランジスタ駆動回路群ＡＴＲＤＢＫは、ｍ×ｎ個のメモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）に共通するドライバである。選択トランジスタ駆動回路群ＴＲＤＢＫは、選択ゲート信号線群ＭＧＳＩＧを介してメモリアレーＭＡと接続される。補助トランジスタ駆動回路群ＡＴＲＤＢＫは、補助ゲート信号線群ＭＡＳＩＧを介してメモリアレーＭＡと接続される。
【００２０】
図２は、ワード線ＷＬ０とビット線ＢＬ０との交点に形成されたメモリブロックＭＢ００の構成例を示す図である。メモリブロックＭＢ００は、ブロック選択トランジスタＢＴＲ、４つのメモリセルＭＣ１〜ＭＣ４、３つの補助トランジスタＡＴＲａ〜ＡＴＲｃを有する。
【００２１】
ブロック選択トランジスタＢＴＲは、ソース電極がソース線ＳＬ０、ドレイン電極がメモリセルＭＣ１、ゲート電極がワード線ＷＬ０に、それぞれ接続される。本実施形態１における「第１選択線」は、ワード線ＷＬが相当する。「選択素子」は、ブロック選択トランジスタＢＴＲが相当する。「第２選択線」は、ビット線ＢＬが相当する。
【００２２】
メモリセルＭＣ１は、カルコゲナイド材料で形成された可変抵抗ＨＲａと選択トランジスタＴＲａで構成される。メモリセルＭＣ２は、カルコゲナイド材料で形成された可変抵抗ＨＲｂと選択トランジスタＴＲｂで構成される。メモリセルＭＣ３は、カルコゲナイド材料で形成された可変抵抗ＨＲｃと選択トランジスタＴＲｃで構成される。メモリセルＭＣ４は、カルコゲナイド材料で形成された可変抵抗ＨＲｄと選択トランジスタＴＲｄで構成される。メモリセルＭＣ４は、ビット線ＢＬ０に直接接続されている。
【００２３】
選択トランジスタＴＲａのゲート電極は選択ゲート制御線Ｇ１に、選択トランジスタＴＲｂのゲート電極は選択ゲート制御線Ｇ２に、選択トランジスタＴＲｃのゲート電極は選択ゲート制御線Ｇ３に、選択トランジスタＴＲｄのゲート電極は選択ゲート制御線Ｇ４にそれぞれ接続される。なお、選択ゲート制御線Ｇ１〜Ｇ４は、図１に示した選択ゲート制御線群ＭＧＳＩＧの構成要素である。選択トランジスタ駆動回路群ＴＲＤＢＫは、メモリセルに対する読み書き動作に応じて、選択ゲート制御線Ｇ１〜Ｇ４を駆動する。
【００２４】
補助トランジスタＡＴＲａは、メモリセルＭＣ１とＭＣ２との間に挿入される。補助トランジスタＡＴＲａのゲート電極は、補助ゲート制御線Ａ１に接続される。各メモリセルに含まれる可変抵抗は、後述するように、メモリブロック内で一続きに繋がっている構造であるので、可変抵抗ＡＨＲａが補助トランジスタＡＴＲａの側面に形成されて、これらは並列接続されている。
【００２５】
以下同様に、補助トランジスタＡＴＲｂは、メモリセルＭＣ２とＭＣ３との間に挿入され、ゲート電極が補助ゲート制御線Ａ２に接続される。可変抵抗ＡＨＲｂは、補助トランジスタＡＴＲｂの側面に形成され、これらは並列接続されている。補助トランジスタＡＴＲｃは、メモリセルＭＣ３とＭＣ４との間に挿入され、ゲート電極が補助ゲート制御線Ａ３に接続される。可変抵抗ＡＨＲｃは、補助トランジスタＡＴＲｃの側面に形成され、これらは並列接続されている。
【００２６】
補助ゲート制御線Ａ１〜Ａ３は、図１に示した補助ゲート制御線群ＭＡＳＩＧの構成要素である。その電圧レベルは、補助トランジスタＡＴＲａ〜ＡＴＲｃが常時導通状態となって、その状態における各補助トランジスタＡＴＲの抵抗値が可変抵抗ＡＨＲａ〜ＡＨＲｃよりも低くなるような固定値である。よって、メモリブロックＭＢ００に印加された電流の大部分は、各補助トランジスタを流れる。
【００２７】
以上説明した選択トランジスタと補助トランジスタの間には、各トランジスタのゲート電極の側面と対向しない領域が存在する。図２中のＲＳＩ０〜ＲＳＩ５は、この領域に各トランジスタのチャネルと同じ材質のシリコンで形成された抵抗である。
【００２８】
シリコン抵抗ＲＳＩ０は、メモリセルＭＣ１における選択トランジスタＴＲａと補助トランジスタＡＴＲａとの間に形成された付加抵抗である。各メモリセルに含まれる可変抵抗は、後述するように、メモリブロック内で一続きに繋がっている構造であるので、可変抵抗ＲＦ０がシリコン抵抗ＲＳＩ０の側面に形成され、これらは並列接続されている。
【００２９】
以下同様に、シリコン抵抗ＲＳＩ１は、補助トランジスタＡＴＲａとメモリセルＭＣ２における選択トランジスタＴＲｂとの間に形成された付加抵抗であり、可変抵抗ＲＦ１がシリコン抵抗ＲＳＩ１の側面に形成され、これらは並列接続されている。シリコン抵抗ＲＳＩ２は、メモリセルＭＣ２における選択トランジスタＴＲｂと補助トランジスタＡＴＲｂとの間に形成された付加抵抗であり、可変抵抗ＲＦ２がシリコン抵抗ＲＳＩ２の側面に形成され、これらは並列接続されている。シリコン抵抗ＲＳＩ３は、補助トランジスタＡＴＲｂとメモリセルＭＣ３における選択トランジスタＴＲｃとの間に形成された付加抵抗であり、可変抵抗ＲＦ３がシリコン抵抗ＲＳＩ３の側面に形成され、これらは並列接続されている。シリコン抵抗ＲＳＩ４は、メモリセルＭＣ３における選択トランジスタＴＲｃと補助トランジスタＡＴＲｃとの間に形成された付加抵抗であり、可変抵抗ＲＦ４がシリコン抵抗ＲＳＩ４の側面に形成され、これらは並列接続されている。シリコン抵抗ＲＳＩ５は、補助トランジスタＡＴＲｃとメモリセルＭＣ４における選択トランジスタＴＲｄとの間に形成された付加抵抗であり、可変抵抗ＲＦ５がシリコン抵抗ＲＳＩ５の側面に形成され、これらは並列接続されている。
【００３０】
なお、付加抵抗ＲＳＩ０〜ＲＳＩ５の抵抗値は、可変抵抗ＲＦ０〜ＲＦ５よりも低くなるように設計される。したがって、メモリブロックＭＢ００に印加された電流の大部分は、付加抵抗を流れる。
【００３１】
図２におけるいずれかのメモリセルＭＣ１〜ＭＣ４を選択する場合は、ビット線ＢＬ０とソース線ＳＬ０の間に電位差がある状態で、ワード線ＷＬ０をＯＮにすることによってブロック選択トランジスタＢＴＲを導通させ、選択ゲート制御線Ｇ１〜Ｇ４と補助ゲート制御線Ａ１〜Ａ３をＯＮ／ＯＦＦ駆動する。
【００３２】
＜実施の形態１：メモリアレーの構造＞
次に、図３〜図５にしたがって、本実施形態１に係る半導体記憶装置におけるセルアレーの構造例を説明する。
【００３３】
図３は、層間絶縁膜１２３におけるメモリアレーＭＡの断面図である。層間絶縁膜１２３（後述する図４および図５を参照）は、メモリセルＭＣ３の選択トランジスタＴＲｃと、メモリセルＭＣ３とメモリセルＭＣ４との間に挿入された補助トランジスタＡＴＲｃとを分離する膜である。図３では、記載の簡単のため、４つのメモリブロックＭＢ００〜ＭＢ１１の断面図が示されている。層間絶縁膜１２３は、本実施形態１における「ゲート間絶縁層」に相当する。
【００３４】
シリコン膜１３２は、メモリセル選択用の縦型トランジスタのチャネルとなる。反応防止膜１３３は、シリコンとカルコゲナイド材料との反応を抑止する。相変化膜１３４は、カルコゲナイド材料を用いた可変抵抗となる。絶縁膜１３５は、絶縁のために設けられた膜である。放熱膜１３６は、相変化膜１３４で発生する熱を輻射し、熱分散させるために設けられた金属性の膜である。
【００３５】
図４は、ビット線ＢＬ０に接続されたメモリブロックＭＢ００およびＭＢ１０の断面図である。図５は、ワード線ＷＬ１に接続されたメモリブロックＭＢ１１およびＭＢ１０の断面図である。半導体基板１０１の上に、シリコン酸化物からなる層間絶縁膜１０２が形成され、さらにその上にソース線ＳＬ０となる金属配線層１０３が形成されている。
【００３６】
金属配線層１０３の上に、まずブロック選択トランジスタＢＴＲが形成される。１０５は、シリコン窒化膜からなる層間絶縁膜である。１０６および１０８は、シリコン酸化物からなる層間絶縁膜である。１０７は、Ｎ型不純物が添加されたシリコン膜であり、ワード線ＷＬ１となる。１０９は、ブロック選択トランジスタＢＴＲのゲート絶縁膜である。１１０はシリコン膜であり、ブロック選択トランジスタＢＴＲのチャネルとなる。１１１はシリコン酸化物からなる層間絶縁膜であり、ブロック選択トランジスタを分離するために存在する。
【００３７】
ブロック選択トランジスタＢＴＲの上に、メモリセルＭＣ１〜ＭＣ４が形成される。１１２はシリコン窒化膜である。１１３、１１５、１１７、１１９、１２１、１２３、１２５、１２７、１３７は、シリコン酸化物からなる層間絶縁膜である。１１４、１１８、１２２、１２６は、Ｎ型不純物が添加されたシリコン膜であり、選択ゲート制御線Ｇ１、Ｇ２、Ｇ３、Ｇ４となる。１１６、１２０、１２４は、Ｎ型不純物が添加されたシリコン膜であり、補助ゲート制御線Ａ１、Ａ２、Ａ３となる。１２８は、ビット線ＢＬ０となる金属配線層である。１３１は、メモリセルＭＣ２とメモリセルＭＣ３との間に挿入された補助トランジスタＡＴＲｂのゲート絶縁層である。図４および図５では説明を簡単にするために省略されているが、同様のゲート絶縁層は、メモリセルＭＣ１〜ＭＣ４における選択トランジスタＴＲａ〜ＴＲｄや補助トランジスタＡＴＲａおよびＡＴＲｃにも形成される。
【００３８】
本実施形態１における「第１半導体層」は、選択ゲート制御線Ｇ１、Ｇ２、Ｇ３、Ｇ４となるシリコン膜１１４、１１８、１２２、１２６が相当する。「第２半導体層」は、補助ゲート制御線Ａ１、Ａ２、Ａ３となるシリコン膜１１６、１２０、１２４が相当する。「第１積層体」は、これらシリコン膜が積層して構成された構造体が相当する。
【００３９】
＜実施の形態１：メモリアレーの動作＞
次に、図６〜図８にしたがって、本実施形態１に係る半導体記憶装置におけるセルアレーの動作例を説明する。以下では、１例として、メモリブロックＭＢ００におけるメモリセルＭＣ０を選択する場合を示す。
【００４０】
図６は、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。同図では省略しているが、待機時において、ワード線ＷＬ０〜ＷＬ（ｍ−１）、ビット線ＢＬ０〜ＢＬ（ｎ−１）、ソース線ＳＬ０〜ＳＬ（ｎ−１）の各々は接地電圧０Ｖに駆動されている。選択ゲート制御線Ｇ１〜Ｇ４は、５Ｖに保持されている。補助ゲート制御線Ａ１〜Ａ３は、５Ｖに固定されている。
【００４１】
ビット線選択回路ＢＳＬＣは、選択ビット線ＢＬ０を動作に応じた電圧に駆動して、メモリブロックＭＢ００に電位差を発生させる。すなわち、リセット動作におけるビット線ＢＬ０の電圧は５Ｖ、セット動作では４Ｖ、リード動作では２Ｖである。
【００４２】
図７は、メモリセルＭＣ１に情報を書き込む際における各選択ゲート制御線の駆動電圧を示す図である。選択トランジスタ駆動回路群ＴＲＤＢＫは、５Ｖに保持されている選択ゲート制御線Ｇ１を接地電圧０Ｖに駆動して、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）におけるメモリセルＭＣ１の選択トランジスタＴＲａをカットオフする。これにより、選択トランジスタＴＲａには電流が流れず、可変抵抗ＨＲａに電流が流れて情報を書き込むことができる状態となる。
【００４３】
次に、選択トランジスタ駆動回路群ＴＲＤＢＫは、接地電圧０Ｖとなっているワード線ＷＬ０を５Ｖに駆動して、メモリブロックＭＢ００におけるブロック選択トランジスタＢＴＲを導通させる。これにより、メモリブロックＭＢ００におけるメモリセルＭＣ０の可変抵抗ＨＲａに、読み書き動作に対応した電流が印加され、情報が書き込まれる。
【００４４】
図８は、メモリセルＭＣ１に情報を書き込む際における各補助ゲート制御線の駆動電圧を示す図である。補助トランジスタ駆動回路群ＡＴＲＤＢＫは、選択トランジスタ駆動回路群ＴＲＤＢＫが選択トランジスタを駆動する場合と駆動しない場合のいずれにおいても各補助トランジスタのゲート電極に５Ｖを印加し、常時導通状態とする。
【００４５】
各補助トランジスタＡＴＲが導通状態のとき、各補助トランジスタＡＴＲの抵抗値は対向する可変抵抗ＡＨＲの抵抗値よりも小さくなる。これにより、各選択トランジスタＡＴＲ間の抵抗値を小さく抑えることができる。
【００４６】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、メモリセルＭＣの間に補助トランジスタＡＴＲを備え、補助トランジスタＡＴＲを常時導通状態に保つ。これにより、メモリセルＭＣ間の付加抵抗を低減することができる。より具体的には、書き込み動作（例えば、リセット動作またはセット動作）時において、選択セルで発生したジュール熱によって上下に隣接するメモリセルＭＣの記憶情報が反転しない程度に、メモリセルＭＣの間隔を拡げたとしても、メモリセルＭＣ間に配置した補助トランジスタＡＴＲによって、メモリセル間の抵抗を低減することができる。これにより、動作電圧や読み出し動作時間を抑制することができる。
【００４７】
また、本実施形態１に係る半導体記憶装置において、補助トランジスタＡＴＲは、選択トランジスタＴＲと同様に、接続穴の側面に半導体層を積層することによって形成されている。そのため、選択トランジスタ間の抵抗値を低減するために局所的な特殊加工を施す必要がなく、従来と同様の製造工程の下で高性能な半導体記憶装置を得ることができる。
【００４８】
なお、補助トランジスタＡＴＲにおけるシリコン材質のチャネルの中で実効的に抵抗値が低減される部分は、補助トランジスタＡＴＲのゲート電極に印加された電圧によって誘起される荷電粒子が集中する、ゲート酸化膜とチャネルとの界面付近に限定される。この領域は、チャネル断面積に対して占める割合が小さいので、補助トランジスタ全体としての電流抵抗値が下がったとしても、熱抵抗の低下は小さいままに抑えられ、熱伝搬量はあまり増大しない。これにより、選択セルで発生するジュール熱の拡散を抑えるとともに、選択トランジスタ間の付加抵抗を抑制し、高集積かつ高信頼でありながら、低電圧かつ高速な相変化メモリを実現することができる。
【００４９】
＜実施の形態２＞
本発明の実施形態２では、メモリアレーＭＡの別構成例を説明する。本実施形態２では実施形態１と同様の構造を有する２つのメモリセルチェインをペアにして構成し、１つの接続孔が記憶することができるビット数を２倍にすることを図る。
【００５０】
＜実施の形態２：メモリアレーおよびメモリアレー駆動回路構成＞
図９は、本実施形態２におけるメモリアレーＭＡとメモリアレー駆動回路群（以下ではメモリアレー駆動回路と呼ぶ）を示す図である。メモリアレーＭＡの構成について以下に説明する。
【００５１】
まず、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ―１）と、ｎ本のビット線ＢＬ０〜ＢＬ（ｎ―１）によって、ｍ行ｎ列の行列を構成する（ｍ、ｎは自然数）。そして、ｍ行ｎ列の行列の各交点に、メモリセル群ＭＢ００〜ＭＢ（ｍ―１）（ｎ―１）を配置する（このメモリセル群ＭＢを以後、「メモリブロック」と呼ぶ）。
【００５２】
各メモリブロックＭＢは、１対のセルチェインを含む。セルチェインについては後述する。図９においては、アノード線ＡＮＬとビット線ＢＬの各交点に設けられた２つの楕円それぞれが、１つのセルチェインに対応し、２つの楕円を一組としたものがメモリブロックＭＢである。図９では、アノード線ＡＮＬ０とビット線ＢＬ０との交点に設けられたメモリブロックＭＢ００が、代表例として明示されている。
【００５３】
各メモリブロックＭＢの詳細について説明する。まず、ｍ本のアノード線のそれぞれにダイオードＰＤが接続される（後述する図１０参照）。そして、ダイオードＰＤに直列に、１対のセルチェインが接続される。
【００５４】
本実施形態２において、セルチェインとは、ｚ軸方向にｋ個のメモリセルＭＣ０〜ＭＣ（ｋ−１）と（ｋ−１）個の補助セルＡＣ０〜ＡＣ（ｋ−２）が交互に直列に接続された構造を指す。ｚ軸方向とは、基板に対する高さ方向であり、アノード線ＡＮＬとビット線ＢＬの両方に垂直な方向である。したがって、ｍ×ｎ個のメモリブロックＭＢのそれぞれにおいて、１対のセルチェインに対応するｋ×２個のメモリセルと（ｋ−１）×２個の補助セルが、上述したダイオードＰＤに対して直列に接続されることになる。その結果、本実施形態２におけるメモリアレーＭＡは、ｍ×ｎ×ｋ×２個のメモリセルを有することになる。
【００５５】
ビット線ＢＬ０〜ＢＬ（ｎ−１）の両端には、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳがそれぞれ接続される。ビット線選択回路ＢＳＬＣは、ビット線ＢＬ０〜ＢＬ（ｎ−１）の中から任意の一本を選択して、共通データ線ＣＢＬに電気的に接続する。共通データ線ＣＤＬには、上記メモリアレーＭＡから選択されたメモリセルの情報を書き換えたり、その情報を読み出したりする書換え回路ＷＣおよびセンスアンプＳＡが接続されている。非選択ビット線電圧給電回路ＵＳＢＶＳは、待機状態においては全ビット線に、読み書き動作においては選択ビット線を除く（ｎ−１）本のビット線にそれぞれ非選択電圧を給電する。詳しくはメモリアレーの動作を説明する際に述べる。この給電機構によって、選択セルチェイン以外への誤書込みを回避することができる。これら回路および後述するドライバ群は、本実施形態２における「電位印加回路」に相当する。
【００５６】
＜実施の形態２：セルチェインの回路構成＞
図１０は、図９に示したメモリアレーにおいて、アノード線ＡＮＬ０とビット線ＢＬ０との交点における回路構成の詳細を示す図である。この回路構成は、アノード線ＡＮＬ０に接続されたポリシリコンダイオードＰＤに、平行に並んだ２つのセルチェインＣＣＥとＣＣＯが直列接続された構成である。なお、図面を簡素化するために、図２で明示したシリコン抵抗ＲＳＩ０〜ＲＳＩ５や、可変抵抗ＲＦ１〜ＲＦ５に相当する付加抵抗成分は省略されている。
【００５７】
セルチェインＣＣＥとＣＣＯは、ｋ個のメモリセルＭＣ０〜ＭＣ（ｋ−１）、（ｋ−１）個の補助セルＡＣ０〜ＡＣ（ｋ−２）、セルチェイン選択トランジスタＣＣＧが直列接続された構成を有する。メモリセルＭＣと補助セルＡＣは交互に直列接続されている。
【００５８】
メモリセルＭＣ０〜ＭＣ（ｋ−１）は、伝達ゲートとなるＭＯＳトランジスタＴＧと可変抵抗型の記憶素子ＳＴＤとで構成される。各メモリセルＭＣにおいて、ＭＯＳトランジスタＴＧのソース―ドレイン経路と、記憶素子ＳＴＤとは、互いに並列に接続されている。  これらメモリセルＭＣの伝達ゲートとなるＭＯＳトランジスタＴＧのゲート電極には、セル選択ゲート線群ＭＣＧＬの中の一本が接続される。
【００５９】
補助セルＡＣ０〜ＡＣ（ｋ−２）は、伝達ゲートとなるＭＯＳトランジスタＡＴＧと、可変抵抗型の記憶素子ＳＴＤと同じ材質で形成された抵抗素子ＦＴＤとで構成される。各補助セルＡＣにおいて、ＭＯＳトランジスタＡＴＧのソース―ドレイン経路と、抵抗素子ＦＴＤとは、互いに並列に接続されている。これら補助セルＡＣの伝達ゲートとなるＭＯＳトランジスタＡＴＧのゲート電極には、補助ゲート線群ＭＡＧＬの中の一本が接続される。さらに、セルチェイン選択トランジスタＣＣＧには、セルチェイン選択線ＣＳＬが接続される。
【００６０】
セルチェインＣＣＥにおいて、メモリセルＭＣ０〜ＭＣ（ｋ−１）は、セル選択ゲート線群ＭＣＧＬ０の構成要素であるセル選択ゲート線ＣＧＬ００〜ＣＧＬ０（ｋ−１）によって駆動制御される。補助セルＡＣ０〜ＡＣ（ｋ−２）は、補助ゲート線群ＭＡＧＬ０の構成要素である補助ゲート線ＡＧＬ００〜ＡＧＬ０（ｋ−２）によって駆動制御される。セルチェイン選択ＭＯＳトランジスタＣＣＧは、セルチェイン選択線ＣＳＬ０によって駆動制御される。
【００６１】
同様に、セルチェインＣＣＯにおいて、メモリセルＭＣ０〜ＭＣ（ｋ−１）は、セル選択ゲート線群ＭＣＧＬ１の構成要素であるセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１（ｋ−１）によって駆動制御される。補助セルＡＣ０〜ＡＣ（ｋ−２）は、補助ゲート線群ＭＡＧＬ１の構成要素である補助ゲート線ＡＧＬ１０〜ＡＧＬ１（ｋ−２）によって駆動制御される。セルチェイン選択ＭＯＳトランジスタＣＣＧは、セルチェイン選択線ＣＳＬ１によって駆動制御される。
【００６２】
次に、セルチェイン選択線ＣＳＬ、セル選択ゲート線群ＭＣＧＬ、補助ゲート線群ＭＡＧＬについて説明する。上述の通り、本実施形態２におけるメモリアレーＭＡは、ｍ行ｎ列の行列のそれぞれに１対のセルチェイン（すなわち、２ｋ個のメモリセル）を有するため、ｍ行とｎ列を特定するだけでは、メモリセルＭＣの選択／非選択を特定することができない。これを特定するための配線群が、セルチェイン選択線ＣＳＬおよび選択セルゲート線群ＭＣＧＬである。
【００６３】
まず、セルチェイン選択線ＣＳＬによって、１対のセルチェインのどちらか一方を選択する。図９では、セルチェイン選択線ＣＳＬのそれぞれから、２つの楕円の一方に対して矢印が表記されている。この矢印は、１対のセルチェインのうちいずれか一方を選択することを示している。
【００６４】
なお、図９において、セルチェイン選択線ＣＳＬは、隣接する２つのセルチェインに共通に接続されている。例えば、ｘ本目のセルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ−１）に接続されたセルチェインと、アノード線ＡＮＬｘに接続されたセルチェインの両方を選択している。すなわち、セルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ−１）に接続されるセルチェインＣＣＯに含まれるセルチェイン選択トランジスタＣＣＧと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれるセルチェイン選択トランジスタＣＣＧの双方に接続されることとなる（ｘは、１≦ｘ≦（ｍ−１）を満たす整数）。
【００６５】
セル選択ゲート線群ＭＣＧＬｘも同様に、アノード線ＡＮＬ（ｘ−１）に接続されるセルチェインＣＣＯに含まれるメモリセルＭＣのトランジスタＴＧのゲートと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれるメモリセルＭＣのトランジスタＴＧのゲートの双方に接続されることとなる（ｘは、１≦ｘ≦（ｍ−１）を満たす整数）。
【００６６】
補助ゲート線群ＭＡＧＬｙも同様に、アノード線ＡＮＬ（ｘ−１）に接続されるセルチェインＣＣＯに含まれる補助セルＡＣのトランジスタＡＴＧのゲートと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれる補助セルＡＣのトランジスタＡＴＧのゲートの双方に接続されることとなる（ｘは、１≦ｘ≦（ｍ−１）を満たす整数）。
【００６７】
１対のセルチェインのうち一方を選択しても、セルチェインにはさらにｋ個のメモリセルＭＣが含まれているので、いずれのメモリセルＭＣを選択するかを特性する必要がある。そこで、セルチェインに含まれるｋ個のメモリセルからどのメモリセルを選択するかを、選択セルゲート線群ＭＣＧＬによって特定する。図９では、選択セルゲート線群ＭＣＧＬは、それぞれ１本の配線ＣＧＬとして表記されている。しかし、これは簡単のための表記であり、実際には図１０に示すように、ｋ本の配線群である。このｋ本の配線のそれぞれについて、選択または非選択の電圧を印加することにより、メモリセルを選択／非選択することができる。
【００６８】
図９では、各選択セルゲート線群ＭＣＧＬから、２つの楕円の一方に対して矢印が表記されているが、この矢印は、セルチェイン内におけるｋ個のメモリセルのうちどれを選択／非選択とするかを示すものである。
【００６９】
アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）は、アノードドライバ群ＡＮＤＢＫによって駆動される。セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍは、セル選択ＭＯＳトランジスタドライバ群ＭＣＧＤＢＫによって駆動される。補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍは、補助ＭＯＳトランジスタドライバＭＡＧＤによって駆動される。セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、セルチェイン選択ドライバ群ＣＳＤＢＫによって駆動される。
【００７０】
各アノード線ＡＮＬには、互いに異なるアノードドライバＡＮＤが接続されている。セルチェイン選択線ＣＳＬやセル選択ゲート線群ＭＣＧＬについても同様である。各補助ゲート線ＭＡＧＬについては、同様に、互いに異なる補助トランジスタドライバを接続することができる。しかし、補助ゲート線ＭＡＧＬには後述するように固定電圧を印加するため、図９に示すように補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍに共通の補助ＭＯＳトランジスタドライバＭＡＧＤを接続することもできる。このような回路構成とすることにより、回路面積を抑制することができる。
【００７１】
詳細は後述するが、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、最小加工寸法Ｆの幅と間隔を有する形状にパターニングされた配線構造を有する。シリコン基板上に、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍおよび補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの順に形成される。セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍと補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍは、各々の構成要素が交互に形成される。
【００７２】
＜実施の形態２：メモリアレーの構造＞
図１１は、前述した図９のうち、特にメモリアレーＭＡの一部分を抜き出して示した鳥瞰図である。図１１において、金属膜を最小加工寸法Ｆの２倍のピッチでパターニングして形成した複数のアノード線２の上に、ポリシリコンダイオードＰＤがアノード線２の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線２を形成する金属膜は、シリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードＰＤは、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐが積層された構造を有する。
【００７３】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜は、アノード線２と平行な方向にストライプ状にパターニングされている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜それぞれのストライプライン部分がアノード線２間のスペースの直上に配置される。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜それぞれのストライプスペース部分がアノード線２の直上に形成されている。
【００７４】
ビット線３は、金属膜を最小加工寸法Ｆの２倍のピッチでパターニングして形成された、アノード線２と垂直な方向に延在するストライプ形状を有し、絶縁膜７１上にｎ型ポリシリコン３８ｐを介して配置されている。
【００７５】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜のスペース部分におけるビット線３の下方には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐの側壁が積層される。絶縁膜層１１、１２、１３、１４、１５、１６、１７の側壁と絶縁膜１８の側壁の下部には、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７がこの順に積層される。
【００７６】
拡散防止膜１０は、相変化材料層７とチャネルポリシリコン層８ｐの間の拡散を防止するための層である。対向する相変化材料層７の間には、絶縁膜層９１が埋め込まれている。絶縁膜層１８の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１それぞれの側壁の下部には、ゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。対向するチャネルポリシリコン層８ｐ間には、絶縁膜層９２が埋め込まれている。絶縁膜層７１の上部にはゲート絶縁膜層９、ポリシリコン層３８ｐが積層されている。
【００７７】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜のスペース部分におけるビット線３の下方の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。
【００７８】
ビット線３となる金属配線層３とポリシリコンダイオードＰＤは、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１で形成された積層膜対の対向する側面に形成された、ポリシリコン層３８ｐとチャネルポリシリコン層８ｐを介して接続されている。
【００７９】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜のスペース部分、かつ、ビット線３となる金属配線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７、拡散防止膜１０は除去されている。このスペース部分は、アノード線２となる金属配線層２上のポリシリコンダイオードＰＤのスペース部分になっている。このスペース部分には、絶縁膜３３が埋め込まれる。すなわち、ポリシリコン層８ｐ、３８ｐ、相変化材料層７、拡散防止膜１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ、６１ｐの積層膜、絶縁膜層１１、１２、１３、１４、１５、１６、１７、１８、７１の積層膜、および絶縁層３３で囲まれた領域、すなわち接続孔の側面に形成される。
【００８０】
上記のような構造の下、接続孔の一方の側壁に形成されたデバイス群が、図１０に示したセルチェインＣＣＥまたはＣＣＯに相当する。すなわち、メモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）の伝達ゲートとなるＭＯＳトランジスタＴＧのゲート電極は、図１１に示されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐによってそれぞれ形成される。よって、メモリセルＭＣ０〜ＭＣ（ｋ−１）は、これらゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁に形成される。
【００８１】
より具体的には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４、１５、１６、１７の側壁、および絶縁膜１８の側壁の下部に堆積されたゲート絶縁膜９とチャネルポリシリコン層８ｐによって、伝達ゲートとなるＭＯＳトランジスタＴＧが形成される。また、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、メモリセルＭＣ０〜ＭＣ（ｋ−１）における伝達ゲートとなるＭＯＳトランジスタＴＧのチャネルとなる。さらに、絶縁膜層１１、１２、１３、１４、１５、１６、１７の側壁および絶縁膜１８の側壁の下部と同じ高さの位置において、チャネルポリシリコン層８ｐは、各ＭＯＳトランジスタＴＧのドレイン電極もしくはソース電極となる。
【００８２】
ＭＯＳトランジスタＴＧが形成される位置に対応させれば、記憶素子ＳＴＤが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置に対応する領域の拡散防止膜１０と相変化材料層７によって、メモリセルＭＣ０〜ＭＣｋの記憶素子ＳＴＤが形成される。したがって、記憶素子ＳＴＤとして機能する部分は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの領域である。よって、記憶素子ＳＴＤを流れる電流経路は、ＭＯＳトランジスタＴＧのドレイン電極−ソース電極間において、拡散防止膜１０→相変化材料層７→拡散防止膜１０の順となる。
【００８３】
同様に、補助セルＡＣ０〜ＡＣ（ｋ−２）（ここでは、ｋ＝４）のＭＯＳトランジスタＡＴＧのゲート電極は、図１１に示すゲートポリシリコン層４１ｐ、４２ｐ、４３ｐによってそれぞれ形成される。よって、補助セルＡＣ０〜ＡＣ（ｋ−２）は、これらゲートポリシリコン層４１ｐ、４２ｐ、４３ｐの側壁に形成される。
【００８４】
より具体的には、ゲートポリシリコン層４１ｐ、４２ｐ、４３ｐの側壁、および絶縁膜層１２、１３、１４、１５、１６の側壁に堆積されたゲート絶縁膜９とチャネルポリシリコン層８ｐによって、ＭＯＳトランジスタＡＴＧが形成される。また、ゲートポリシリコン層４１ｐ、４２ｐ、４３ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、補助セルＡＣ０〜ＡＣ（ｋ−２）におけるＭＯＳトランジスタＡＴＧのチャネルとなる。さらに、絶縁膜層１２、１３、１４、１５、１６、１７の側壁と同じ高さの位置において、チャネルポリシリコン層８ｐは、各ＭＯＳトランジスタＡＴＧのドレイン電極もしくはソース電極となる。
【００８５】
ＭＯＳトランジスタＡＴＧが形成される位置に対応させれば、抵抗素子ＦＴＤが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層４１ｐ、４２ｐ、４３ｐと同じ高さの位置に対応する領域の拡散防止膜１０と相変化材料層７によって、補助セルＡＣ０〜ＡＣ（ｋ−２）の抵抗素子ＦＴＤが形成される。したがって、抵抗素子ＦＴＤとして機能する部分は、ゲートポリシリコン層４１ｐ、４２ｐ、４３ｐと同じ高さの領域である。ただし、抵抗素子ＦＴＤの抵抗値は、導通状態におけるＭＯＳトランジスタＡＴＧの抵抗値よりも高く形成されるので、補助セルＡＣに印加された電流の大部分は、ＭＯＳトランジスタＡＴＧを流れる。
【００８６】
セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極は、図１１に示すゲートポリシリコン層６１ｐによって形成される。よって、セルチェイン選択ＭＯＳトランジスタＣＣＧは、ゲートポリシリコン層６１ｐの側壁に形成される。より具体的には、ゲートポリシリコン層６１ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ＭＯＳトランジスタＣＣＧのチャネルとなる。さらに、絶縁膜層７１の側壁および絶縁膜１８の側壁の上部と同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ＭＯＳトランジスタＣＣＧのソース電極もしくはドレイン電極となる。
【００８７】
なお、ソース電極となるポリシリコン層３８ｐは、ビット線３となる金属膜３との間の接触抵抗を抑制するため、リンなどの不純物を拡散することにより、ｎ型の導電性を示すように構成される。
【００８８】
図１２は、図１１に示すＡＡ’断面を含むメモリアレーＭＡの全体構造を示す断面図である。本構造の特徴は、図１１に示したメモリアレーＭＡが、半導体基板１上に形成されたＭＯＳトランジスタの上に積み重ねられている点にある。このトランジスタは、メモリアレーＭＡにおけるビット線３となる金属配線層３と共通データ線ＣＤＬを接続するために用いられるものである。
【００８９】
図１２では、ＭＯＳトランジスタに関して、素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦが示されている。また、トランジスタとビット線３となる金属配線層３を接続するための構造体として、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、ビット線３となる金属配線層３と半導体基板１上に形成されたＭＯＳトランジスタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤ間に埋め込まれた層間絶縁膜３１が示されている。
【００９０】
以上の構成により、最小加工寸法をＦとすると、４Ｆ２（＝２Ｆ×２Ｆ）の断面積内に形成された接続孔の側壁に、対向配置された２つの相変化型セルチェインが形成される。よって、相変化型セルチェインを形成するのに必要な断面積は２Ｆ２とすることができる。したがって、１つのメモリセルを形成するのに必要な底面積は従来よりも小さく、２Ｆ２のｋ分の１とすることができる。ここで、ｋの値は積層したメモリセル数と同数であり、図１１の場合はｋ＝４である。
【００９１】
＜実施の形態２：メモリアレーの配線構造＞
次に、メモリアレーＭＡの配線構造について説明する。図９〜図１２を参照すれば、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）とビット線ＢＬ０〜ＢＬ（ｎ−１）とは、交差配置されている。ここで、１つのメモリブロックＭＢ００に注目すると、セルチェインＣＣＥとＣＣＯを構成するメモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）における各ＭＯＳトランジスタＴＧのゲート電極は、アノード線２が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで形成される。
【００９２】
図１３は、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）の配置関係を、ビット線３の側から見た図である。図１４は、セル選択ゲート線ＣＧＬ００〜ＣＧＬｍ０の配置関係を同じくビット線３の側から見た図である。
【００９３】
ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）が延伸する方向をＹ方向、ビット線３が延伸する方向をＸ方向とすると、第１層のメモリセルＭＣ０におけるＭＯＳトランジスタＴＧのゲート電極が接続される（ｍ＋１）本のセル選択ゲート線ＣＧＬ００〜ＣＧＬｍ０は、図１４に示すようにＹ方向に延伸される。また、第２層〜第４層のメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）におけるＭＯＳトランジスタＴＧのゲート電極が接続されるセル選択ゲート線ＣＧＬ０１〜ＣＧＬｍ１、ＣＧＬ０２〜ＣＧＬｍ２、ＣＧＬ０３〜ＣＧＬｍ３も、図１４と同様の配線構造をなす。
【００９４】
同様に、補助セルＡＣ０〜ＡＣ（ｋ−２）（ここでは、ｋ＝４）における各ＭＯＳトランジスタＡＴＧのゲート電極は、アノード線２が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層４１ｐ、４２ｐ、４３ｐによって形成される。第１層〜第３層の補助セルＡＣ１〜ＡＣ（ｋ−２）（ここでは、ｋ＝４）におけるＭＯＳトランジスタＡＴＧのゲート電極が接続される補助ゲート線ＡＧＬ００〜ＡＧＬｍ０、ＡＧＬ０１〜ＡＧＬｍ１、ＡＧＬ０２〜ＡＧＬｍ２も、図１４と同様の配線構造をなす。
【００９５】
図１５は、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの配置関係を、ビット線３の側から見た図である。セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極も、アノード線２が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層６１ｐによって形成される。すなわち、セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極が接続される（ｍ＋１）本のセルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図１５に示すようにＹ方向に延伸される。
【００９６】
以上説明したように、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここでは、ｋ＝１〜４）、補助ゲート線ＡＧＬ０（ｊ−１）〜ＡＧＬｍ（ｊ−１）（ここでは、ｊ＝１〜３）、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍを同一の配線パターンとすることによって、図１１〜図１２で述べた接続孔を一度のエッチング工程で形成することができる。また、接続孔内におけるポリシリコン層８ｐ、相変化材料層７、絶縁層９、拡散防止膜１０は、それぞれ単一工程で形成される。すなわち、接続孔内に複数のメモリセルＭＣと補助セル（ここでは、８個のメモリセルと６個の補助セル）ＡＣを一度に形成することができる。したがって、従来よりも少ない工程あるいは製造費用で、三次元積層形半導体記憶装置を実現することができ、ビット当たりのコストを低減することができる。
【００９７】
なお、メモリアレーＭＡにおけるメモリブロックＭＢの数およびセルチェインの数と、配線本数との関係は次の通りである。ビット線３が延伸する方向（すなわち、Ｘ方向）にｍ個（ここで、ｍは１以上の整数）のメモリブロックＭＢを配置する場合は、図１３に示すように、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）となる金属層２の配線パターンが必要である。１つのメモリブロックＭＢは２つのセルチェインを有するので、各アノード線２の真上に、セルチェインＣＣＥ、ＣＣＯが形成される。
【００９８】
ただし、セル選択ゲート線ＣＧＬ１（ｋ−１）〜ＣＧＬ（ｍ−１）（ｋ−１）（ここで、ｋ＝１〜４）およびセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）は、ビット線３に沿った方向に隣接する２つのメモリブロックＭＢに接続されるので、セルチェインＣＣＥとＣＣＯは、１つおきに配置されることになる。例えば、図１３〜図１５に示すように、ｙ列目のビット線３に注目すると、メモリブロックＭＢ０ｙおよびＭＢ１ｙのセルチェインＣＣＯが隣り合わせに配置され、メモリブロックＭＢ１ｙおよびＭＢ２ｙのセルチェインＣＣＥが隣り合わせに配置される。
【００９９】
セルチェインに接続されるセル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ｋ＝１〜４）、補助ゲート線ＡＧＬ０（ｊ−１）〜ＡＧＬｍ（ｊ−１）（ｊ＝１〜３）、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図１４〜図１５に示すように（ｍ＋１）本ずつ必要である。なぜならば、セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）となるポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、補助ゲート線ＡＧＬ０（ｊ−１）〜ＡＧＬｍ（ｊ−１）（ここで、ｊ＝１〜３）となるポリシリコン４１ｐ、４２ｐ、４３ｐ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍとなるポリシリコン６１ｐは、図１４〜図１５で説明したように、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）となる金属層２の配線パターンのスペース部の真上に形成されるからである。
【０１００】
セル選択ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）となるポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐの双方の側壁には、メモリセルＭＣが形成される。このうち、メモリアレーＭＡの外周部に形成されるセル選択ゲート線ＣＧＬ０（ｋ−１）、ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜４）については、図１４に示すように、メモリアレーＭＡの内側の側壁に形成されたメモリセルＭＣを使用する。これらのメモリセルＭＣは、例えば図１４のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥの構成要素である。その他のセル選択ゲート線ＣＧＬ１（ｋ−１）〜ＣＧＬ（ｍ−１）（ｋ−１）（ここで、ｋ＝１〜４）については、双方の側壁に形成されたメモリセルＭＣが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯの構成要素として使用される。
【０１０１】
補助ゲート線ＣＧＬ０（ｋ−１）〜ＣＧＬｍ（ｋ−１）（ここで、ｋ＝１〜３）となるポリシリコン４１ｐ、４２ｐ、４３ｐの双方の側壁には、補助セルＡＣが形成される。このうち、メモリアレーＭＡの外周部に形成される補助ゲート線ＡＧＬ０（ｊ−１）、ＡＧＬｍ（ｊ−１）（ここで、ｊ＝１〜３）については、図１４に示すように、メモリアレーＭＡの内側の側壁に形成された補助セルＡＣを使用する。これらの補助セルＡＣは、例えば図１４のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥの構成要素である。その他の補助ゲート線ＡＧＬ１（ｊ−１）〜ＡＧＬ（ｍ−１）（ｊ−１）（ここで、ｊ＝１〜３）については、双方の側壁に形成されたメモリセルＭＣが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯの構成要素として使用される。そして、補助ゲート線ＡＧＬ０（ｋ−１）〜ＡＧＬｍ（ｋ−１）は、図９に示したようにメモリアレーＭＡの外周部で短絡されて、共通の補助ＭＯＳトランジスタドライバＭＡＧＤに接続される。
【０１０２】
セルチェイン選択線ＣＳＬ０〜ＣＳＬｍとなるポリシリコン６１ｐの双方の側壁には、セルチェイン選択ＭＯＳトランジスタＣＣＧが形成される。このうち、メモリアレーＭＡの外周部に形成されるセルチェイン選択線ＣＳＬ０、ＣＧＬｍについては、図１５に示すように、メモリアレーＭＡの内側の側壁に形成されたＭＯＳトランジスタを使用する。これらのＭＯＳトランジスタは、例えば図１５のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥのセルチェイン選択ＭＯＳトランジスタＣＣＧである。その他のセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）については、双方の側壁に形成されたＭＯＳトランジスタが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯのセルチェイン選択ＭＯＳトランジスタＣＣＧとして使用される。
【０１０３】
これまで説明してきたように、本実施形態２におけるメモリアレーＭＡは、Ｙ方向に延伸する４つの系統の制御線を有する。これらの制御線を機能の観点で区別するために、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、補助ゲート線群ＭＡＧＬ０〜ＭＡＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍと称した。これら制御線は、ビット線３と直交する。そこで特に、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ０〜ＭＣＧＬｍ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍのいずれか１つの系統を、従来のメモリと同様にワード線と呼んでもよい。
【０１０４】
＜実施の形態２：メモリアレーの動作＞
本実施形態２におけるメモリアレーＭＡは、図９に示すように、複数のビット線３と複数のアノード線２との交点に形成されたメモリブロックＭＢで構成されている。以下ではメモリブロックＭＢ００のセルチェインＣＣＥにおける最下層のメモリセルＭＣ０が選択されると仮定して、メモリアレーＭＡのリセット動作、セット動作、リード動作について図１６〜図２１にしたがって説明する。
【０１０５】
図１６は、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。まず、補助ゲート線ＡＧＬ００〜ＡＧＬ（ｊ−１）０、ＡＧＬ０１〜ＡＧＬ（ｊ−１）１、ＡＧＬ０２〜ＡＧＬ（ｊ−１）２、・・・、ＡＧＬ（ｍ−１）０〜ＡＧＬ（ｍ−１）（ｊ−１）（ここで、ｊ＝３）を５Ｖに保持する。そして、図１６に示すように、選択すべきビット線ＢＬ０と非選択状態に保持するアノード線ＡＮＬ１〜ＡＮＬ（ｍ−１）を、いずれの動作においても０Ｖとする。また、選択すべきアノード線ＡＮＬ０と非選択状態に保持するビット線ＢＬ１〜ＢＬ（ｎー１）を、リセット動作の時は５Ｖ、セット動作の時は４Ｖ、リード動作の時は２Ｖに駆動する。
【０１０６】
このような電圧印加状態において、メモリブロックＭＢ内のダイオードＰＤに対するアノード線２とビット線３の電位差に着目すると、アノード線ＡＮＬ０が正の電圧に駆動され、ビット線ＢＬ０が接地電圧に保持されることによって、メモリブロックＭＢ００のみが順バイアス状態となる。すなわち、メモリブロックＭＢ００が選択される。
【０１０７】
アノード線ＡＮＬ１〜ＡＮＬ（ｍ−１）とビット線ＢＬ０の双方が接地電圧（０Ｖ）に保持されるメモリブロックＭＢ１０〜ＭＢ（ｍ−１）０は、電位差がゼロである。したがって、非選択状態に保たれる。
【０１０８】
アノード線ＡＮＬ０とビット線ＢＬ１〜ＢＬ（ｎ−１）の双方が正の同じ電圧に駆動されるメモリブロックＭＢ０１〜ＭＢ０（ｎ−１）も、電位差がゼロである。したがって、非選択状態に保たれる。
【０１０９】
アノード線ＡＮＬ１〜ＡＮＬ（ｍ−１）が接地電圧に保持され、ビット線ＢＬ１〜ＢＬ（ｎ−１）が正の電圧に駆動されるメモリブロックＭＢ１１〜ＭＢ（ｍ−１）（ｎ−１）は、逆バイアス状態となる。ポリシリコンダイオードＰＤの耐圧は、５Ｖより大きくすることができる。したがって、いずれかのセルチェインが導通したとしても、ダイオードＰＤを流れる電流は抑制される。よって、これらのメモリブロックＭＢ１１〜ＭＢ（ｍ−１）（ｎ−１）も非選択状態に保たれる。
【０１１０】
図１７は、セルチェイン選択線ＣＳＬの駆動電圧を示す図である。セルチェイン選択線ＣＳＬ０を５Ｖ、他のセルチェイン選択線ＣＳＬ１〜ＣＳＬｍを０Ｖに駆動することにより、メモリブロックＭＢ００内のセルチェインＣＣＥを選択することができる。
【０１１１】
図１８〜図２１は、セル選択ゲート線ＣＧＬの駆動電圧を示す図である。セル選択ゲート線ＣＧＬ００を０Ｖ、他のセル選択ゲート線ＣＧＬ１０〜ＣＧＬ（ｋ−１）０、ＣＧＬ０１〜ＣＧＬ（ｋ−１）１、ＣＧＬ０２〜ＣＧＬ（ｋ−１）２、・・・、ＧＬ０ｍ〜ＣＧＬ（ｋ−１）ｍ（ここで、ｋ＝４）を５Ｖに駆動することにより、メモリブロックＭＢ００のセルチェインＣＣＥにおける最下層のメモリセルＭＣ０のみを選択することができる。
【０１１２】
図２２は、図１０に示した回路構成に対応する、メモリブロックＭＢ００の断面図である。以下図２２を用いて、選択されたメモリブロックＭＢ００における各素子の状態を詳細に説明する。図２２には、図１６〜図２１に基づき、各端子の動作電圧が、リセット動作時、セット動作時、リード動作時の順に示されている。また、絶縁膜層３２は、図１１〜図１２では記載の簡易のために省いていたが、隣接するポリシリコンダイオードＰＤの間に埋め込まれた絶縁膜である。
【０１１３】
まず、ビット線ＢＬ０には０Ｖ、アノード線ＡＮＬ０にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５Ｖ、４Ｖ、２Ｖが印加される。
【０１１４】
セルチェインＣＣＥでは、選択するメモリセルＭＣ０が接続されているセル選択ゲート線ＣＧＬ００に０Ｖを印加し、ポリシリコン層８ｐをチャネルとするトランジスタをカットオフする。他のメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）が接続されているセル選択ゲート線ＣＧＬ０１〜ＣＧＬ０（ｋ−１）（ここでは、ｋ＝４）には５Ｖを印加し、トランジスタを導通状態にする。補助セルＡＣ０〜ＡＣ（ｊ−１）（ここでは、ｊ＝３）が接続されている補助ゲート線ＡＧＬ００〜ＡＧＬ０（ｊ−１）（ここでは、ｊ＝３）には５Ｖを印加し、トランジスタを導通状態にする。セルチェイン選択線ＣＳＬ０となるポリシリコン６１ｐには５Ｖを印加し、セルチェイン選択ゲートＣＣＧを導通状態にする。
【０１１５】
このような制御により、セルチェインＣＣＥでは、非選択状態にあるメモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）における伝達ゲートとなるＭＯＳトランジスタＴＧと、補助セルＡＣ０〜ＡＣ（ｊ−１）（ここでは、ｊ＝３）における伝達ゲートとなるＭＯＳトランジスタＡＴＧが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択ＭＯＳトランジスタＣＣＧも導通状態となるので、同ＭＯＳトランジスタにおけるポリシリコン層８ｐも抵抗が低くなっている。したがって、メモリセルＭＣ１〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）では、相変化材料層７の状態によらず、ＭＯＳトランジスタＴＧを介して、ほぼ同じ電流が流れるようにすることができる。同様に、補助セルＡＣ０〜ＡＣ（ｊ−１）（ここでは、ｊ＝３）では、ＭＯＳトランジスタＡＴＧを介して、ほぼ同じ電流が流れるようにすることができる。
【０１１６】
選択状態にあるメモリセルＭＣ０では、ＭＯＳトランジスタＴＧがカットオフされるので、相変化材料層７に電流が流れる。すなわち、リセット動作、セット動作時には、相変化材料層７自身を流れる電流によって発生するジュール熱を利用して、相変化材料７の抵抗値を変化させ、情報を書き込むことができる。読み出し動作時には、相変化材料層７を流れる電流値を計測して、記憶情報を分別する。
【０１１７】
セルチェインＣＣＯでは、メモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）が接続されているセル選択ゲート線ＣＧＬ１０〜ＣＧＬ１（ｋ−１）（ここでは、ｋ＝４）には５Ｖを印加し、トランジスタを導通状態にする。補助セルＡＣ０〜ＡＣ（ｊ−１）（ここでは、ｊ＝３）が接続されている補助ゲート線ＡＧＬ１０〜ＡＧＬ１（ｊ−１）（ここでは、ｊ＝３）には５Ｖを印加し、トランジスタを導通状態にする。さらに、セルチェイン選択線ＣＳＬ１となるポリシリコン６１ｐを接地電圧０Ｖに保持して、セルチェイン選択ＭＯＳトランジスタＣＣＧをカットオフ状態に保つ。
【０１１８】
このような制御によって、セルチェインＣＣＯでは、非選択状態にあるメモリセルＭＣ０〜ＭＣ（ｋ−１）（ここでは、ｋ＝４）におけるＭＯＳトランジスタＴＧと、補助セルＡＣ０〜ＡＣ（ｊ−１）（ここでは、ｊ＝３）におけるＭＯＳトランジスタＡＴＧが導通状態となっているが、セルチェイン選択ＭＯＳトランジスタＣＣＧはカットオフされているので、電流が流れない。
【０１１９】
以上のような制御により、メモリブロックＭＢ００内のセルチェインＣＣＥにおけるメモリセルＭＣ０の相変化材料層７に、選択的に電流を印加し、情報を書き込むことができる。
【０１２０】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、実施形態１で説明したメモリセルと比べて、実効的なメモリセル面積を半減することができる。すなわち、本実施形態２に係るメモリアレーＭＡにおけるメモリブロックＭＢの構造の特徴の１つは、図１１〜図１２および図２２に示したように、接続孔の内部に形成された絶縁層９１によって、ポリシリコン層８ｐおよび相変化材料層７は、セルチェインＣＣＥに含まれる第１領域と、向かい合う他方のセルチェインＣＣＯに含まれる第２領域に分離されている点である。さらに、これらの層に流れる電流を独立に制御するスイッチ（ここでは、セルチェイン選択ＭＯＳトランジスタＣＣＧ）が、それぞれの電流経路上に設けられている。このような構成により、接続孔の一方の側壁に形成されているメモリセルＭＣ内のＭＯＳトランジスタＴＧがカットオフされた時、そのメモリセルＭＣが属する領域における相変化材料層７に電流を流す一方で、向かい合う他方の領域における相変化材料層７には電流を流さないようにすることができる。したがって、１つの接続孔の中に、実施形態１の２倍の情報を記憶することができる。
【０１２１】
また、本実施形態２に係る半導体記憶装置では、実施形態１と同様にメモリセルＭＣの間に補助トランジスタＡＣを設け、補助トランジスタＡＣを常時導通状態に保つ。これにより、非選択セルに対する誤書き込みを回避できる程度の間隔をとって形成されたメモリセルＭＣ間の付加抵抗を低減することができる。したがって、上記効果との相乗効果により、高集積かつ高信頼でありながら、低電圧かつ高速な相変化メモリを実現することができる。
【０１２２】
また、実施形態１におけるブロック選択トランジスタＢＴＲに代えて、本実施形態２におけるポリシリコンダイオードＰＤを設けることもできる。ポリシリコンダイオードＰＤを用いれば、実装面積をブロック選択トランジスタＢＴＲよりも低減することができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２４】
ＭＡ：メモリアレー
ＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）：メモリブロック
ＣＣＥ、ＣＣＯ：セルチェイン
ＢＬ０〜ＢＬ（ｎ−１）：ビット線
ＡＮＬ０〜ＡＮＬ（ｍ−１）：アノード線
ＣＧＬ０ｋ〜ＣＧＬ（ｍ−１）ｋ、ｋ＝０〜３：セル選択ゲート線
ＭＣＧＬ０〜ＭＣＧＬ（ｍ−１）：セル選択ゲート線群
ＭＡＧＬ０〜ＭＡＧＬ（ｍ−１）：補助ゲート線群
ＣＳＬ０〜ＣＳＬ（ｍ−１）、ｋ＝０〜３：セルチェイン選択線
Ｇ１、Ｇ２、Ｇ３、Ｇ４：選択ゲート制御線
Ａ１、Ａ２、Ａ３：補助ゲート制御線
ＣＤＬ：共通データ線
ＭＣｋ（ｋ＝０〜３）：メモリセル
ＡＣｊ（ｊ＝０〜２）：補助セル
ＴＲａ、ＴＲｂ、ＴＲｃ、ＴＲｄ、ＡＴＲａ、ＡＴＲｂ、ＡＴＲｃ、ＴＧ、ＡＴＧ：ＭＯＳトランジスタ
ＨＲａ、ＨＲｂ、ＨＲｃ、ＨＲｄ、ＳＴＤ：記憶素子
ＲＦ０、ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５：可変抵抗
ＡＨＲａ、ＡＨＲｂ、ＡＨＲｃ、ＦＴＤ：抵抗素子
ＢＴＲ：ブロック選択トランジスタ
ＲＳＩ０、ＲＳＩ２、ＲＳＩ３、ＲＳＩ４、ＲＳＩ５：シリコン抵抗
ＣＣＧ：セルチェイン選択ＭＯＳトランジスタ
ＰＤ：ポリシリコンダイオード
ＳＡ：センスアンプ
ＷＣ：書換え回路
ＡＮＤＢＫ：アノードライバ群
ＭＣＧＤＢＫ：セル選択ＭＯＳトランジスタドライバ群
ＭＡＧＤ：補助ＭＯＳトランジスタドライバ
ＣＳＤＢＫ：セルチェイン選択ドライバ群
ＴＲＤＢＫ：選択トランジスタ駆動回路群
ＡＴＲＤＢＫ：補助トランジスタ駆動回路群
ＢＳＬＣ：ビット線選択回路
ＵＳＢＶＳ：非選択ビット線電圧給電回路
１３１：ゲート絶縁層
１３２：シリコン膜
１３３：反応防止膜
１３４：相変化膜
１３５：絶縁膜
１３６：放熱膜
１０１：半導体基板
１０３、１２８：金属配線層
１０５、１１２：シリコン窒化膜からなる層間絶縁膜
１０２、１０６、１０８、１１１、１１３、１１５、１１７、１１９、１２１、１２３、１２５、１２７、１３７：シリコン酸化物からなる層間絶縁膜
１０７、１１０、１１６、１２０、１２４：Ｎ型不純物が添加されたシリコン膜
１０９：ゲート絶縁膜
１２８：ビット線ＢＬ０となる金属配線層
２、３：金属配線層
４ａ：ｐ型不純物がドープされたアモルファスシリコン層
５ａ：低濃度の不純物がドープされたアモルファスシリコン層
６ａ：ｎ型不純物がドープされたアモルファスシリコン層
４ｐ：ｐ型不純物がドープされたポリシリコン層
５ｐ：低濃度の不純物がドープされたポリシリコン層
６ｐ：ｎ型不純物がドープされたポリシリコン層
７：相変化材料層
８ａ：アモルファスシリコン層
８ｐ：チャネルポリシリコン層
９：ゲート絶縁膜
１０：拡散防止膜
１１、１２、１３、１４、１５：絶縁膜
２１ｐ、２２ｐ、２３ｐ、２４ｐ、４１ｐ、４２ｐ、４３ｐ：ポリシリコン層
３１、３２、３３：絶縁膜
３８ｐ：ｎ型不純物がドープされたポリシリコン層
６１ｐ：ポリシリコン層
７１：絶縁膜
９１、９２：絶縁膜
ＳＴＩ：素子分離溝
ＧＡＴＥ：トランジスタのゲート
ＧＯＸ：ゲート絶縁膜
ＤＩＦ：拡散層
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５：層間絶縁膜
Ｍ１、Ｍ２：配線層
Ｃ１、Ｃ２、ＢＬＣ：コンタクト孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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