(57)【要約】 【課題】  外観の良好な液晶表示装置を提供する。【解決手段】  アレイ基板２０と、アレイ基板２０と対向するように配置された対向基板１０と、アレイ基板２０と対向基板１０との間に挟持された液晶層ＬＱと、マトリクス状に配置された複数の表示画素ＰＸを含む表示部ＤＹＰと、表示部ＤＹＰを囲む額縁部ＦＲＭと、を備え、アレイ基板２０は額縁部ＦＲＭに配置され表示部ＤＹＰから離れる方向に延びる避雷針パタン２４を備えた第１配線ＣＯＭと、接続パッド２６Ａ、２６Ｂと、テスタパッドＰＤＣ、ＰＤＶと、表示部ＤＹＰに対してテスタパッドＰＤＣ、ＰＤＶと反対側に配置されたテスタ配線ＷＣ、ＷＶ、Ｗｃｏｍと、備え、避雷針パタン２４は絶縁層Ｌ１を介してテスタ配線ＷＣ、ＷＶ、Ｗｃｏｍの少なくとも一部と重畳している液晶表示装置。【選択図】図３
2012226156.tif 000002
【特許請求の範囲】
【請求項１】
アレイ基板と、
前記アレイ基板と対向するように配置された対向基板と、
前記アレイ基板と前記対向基板との間に挟持された液晶層と、
マトリクス状に配置された複数の表示画素を含む表示部と、
前記表示部を囲む額縁部と、を備え、
前記アレイ基板は前記額縁部に配置され前記表示部から離れる方向に延びる避雷針パタンを備えた第１配線と、外部信号源と電気的に接続可能な接続パッドと、テスト信号が入力されるテスタパッドと、テスタ配線とを、備え、
前記テスタパッドと前記テスタ配線とは前記表示部を挟んで配置され、
前記避雷針パタンは絶縁層を介して前記テスタ配線の少なくとも一部と重畳している液晶表示装置。
【請求項２】
前記アレイ基板は、各表示画素に配置された画素電極を備え、
前記対向基板は、複数の画素電極と対向するように配置された対向電極を備え、
前記第１配線は、導電部材を介して前記対向電極と電気的に接続されている請求項１記載の液晶表示装置。
【請求項３】
前記アレイ基板は、前記テスタ配線の上層に配置された遮光層をさらに備える請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記第１配線はコモン配線である請求項１乃至請求項３のいずれか１項記載の液晶表示装置。
【請求項５】
マトリクス状に配置された複数の画素電極を含む第１領域と、前記第１領域を囲む第２領域と、を備えたアレイ領域を複数備えるマザー基板であって、
前記第２領域に配置され外部信号源と接続可能な接続パッドと、
前記接続パッドにテスト信号を供給するためのテストパッドと、
複数の第２領域に渡って前記テストパッドと前記接続パッドとの間に延びるテスタ配線と、
前記２領域に配置され前記第１領域から離れる方向に延びる避雷針パタンを備えた第１配線と、を備え、
前記避雷針パタンは前記テスタ配線の少なくとも一部と絶縁層を介して重畳しているマザー基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置およびマザー基板に関する。
【背景技術】
【０００２】
液晶表示装置は、マトリクス状に配置された表示画素を含む表示部と、アレイ基板と、アレイ基板と対向するように配置された対向基板と、アレイ基板と対向基板との間に挟持された液晶層と、を備えている。
【０００３】
液晶表示装置は、複数のアレイ基板となる第１マザー基板と、複数の対向基板となる第２マザー基板とを、位置合わせして貼り合わせた後に、対向する一対のアレイ基板および対向基板を切り出して形成される。
【０００４】
第１マザー基板のアレイ基板となる領域には、マトリクス状に配置された複数の画素電極と、画素電極が配列する行方向に沿って配置された複数の走査線と、画素電極が配列する列方向に沿って配置された複数の信号線と、信号線と画素電極との間の電気的接続を走査線から印加される信号により切替える画素スイッチと、が配置される。
【０００５】
アレイ基板となる領域において、複数の画素電極が配列する表示部の周囲には、複数の走査線および複数の信号線を介して表示画素を駆動する駆動回路、および、映像信号や制御信号が入力される各種配線が配置されている。
【０００６】
第１マザー基板には、表示画素、駆動回路および各種配線に試験信号を入力するためのテスタパッドがさらに配置される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１つの第１マザー基板からより多くのアレイ基板を切り出すために、隣接するアレイ基板同士が隙間なく配置することがある。この場合、テスタパッドをアレイ基板となる領域の間に配置することができなくなるため、テスタパッドを表示部の周囲の領域に配置し、隣接するアレイ基板の表示部の周囲の領域に検査用スイッチや、テスタパッドから延びるアレイテスタ配線を引き回して配置することがある。
【０００９】
液晶表示装置の製造工程、モジュール組立工程、または、モジュール完成後に、隣接アレイ基板に配置されたアレイテスタ配線で静電気が発生すると、表示部の周囲に配置された遮光層パターンが静電気エネルギーにより部分的に消失し、ピンホールが発生することがあった。このピンホールはランダムな箇所に複数発生し、微輝点のように視認され外観不良の原因となることがあった。
【００１０】
特に、アレイ基板側に遮光層が配置されている場合、アレイテスタ配線間で発生した静電気エネルギーが遮光層に伝わりやすいため、外観不良となることが多かった。
【００１１】
本発明は上記事情を鑑みて成されたものであって、外観の良好な液晶表示装置およびそのマザー基板を提供することを目的とする。
【課題を解決するための手段】
【００１２】
実施形態によれば、アレイ基板と、前記アレイ基板と対向するように配置された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、マトリクス状に配置された複数の表示画素を含む表示部と、前記表示部を囲む額縁部と、を備え、前記アレイ基板は前記額縁部に配置され前記表示部から離れる方向に延びる避雷針パタンを備えた第１配線と、外部信号源と電気的に接続可能な接続パッドと、テスト信号が入力されるテスタパッドと、前記表示部に対して前記テスタパッドと対向する位置に配置されたテスタ配線と、備え、前記避雷針パタンは絶縁層を介して前記テスタ配線の少なくとも一部と重畳している液晶表示装置が提供される。
【図面の簡単な説明】
【００１３】
【図１】実施形態の液晶表示装置の一構成例を説明するための図である。
【図２】実施形態の液晶表示装置の画素スイッチの一構成例を説明するための図である。
【図３】アレイ基板を第１マザー基板から切り出す前の一構成例を説明するための図である。
【図４】図１に示す液晶表示装置のテスタ配線とコモン配線との一構成例を説明するための図である。
【図５】図３に示す線ＩＶ−ＩＶにおけるアレイ基板の断面の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施形態について、図面を参照して説明する。  
図１に本実施形態に係る液晶表示装置の一構成例を示す。本実施形態に係る液晶表示装置は、マトリクス状に配置された表示画素ＰＸを含む表示部ＤＹＰと、表示部ＤＹＰを囲む額縁部ＦＲＭと、アレイ基板２０と、アレイ基板２０と対向するように配置された対向基板１０と、アレイ基板２０と対向基板１０との間に挟持された液晶層ＬＱと、を備えている。
【００１５】
アレイ基板２０は、絶縁性基板２００（図２に示す）と、絶縁性基板２００の上層に配置され表示画素ＰＸが配列する行に沿って延びる走査線Ｙ（Ｙ１、Ｙ２、…）と、表示画素ＰＸが配列する列に沿って延びる信号線Ｘ（Ｘ１、Ｘ２、…）と、各表示画素ＰＸに配置された画素電極ＰＥと、画素スイッチＳＷと、走査線Ｙを駆動する走査線駆動回路ＹＤと、信号線Ｘを駆動する信号線駆動回路ＸＤと、ＯＬＢ（Outer Lead Bonding）パッド２６Ａ、２６Ｂと、テスタパッドと、表示部ＤＹＰを囲むコモン配線ＣＯＭと、信号線駆動回路ＸＤに映像信号や制御信号を供給する配線や、走査線駆動回路ＹＤに制御信号を供給する配線等を含む各種配線と、を備えている。
【００１６】
画素電極ＰＥは、透明電極材料、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（indium zinc oxide）等により形成されている。
【００１７】
画素スイッチＳＷは、走査線Ｙと信号線Ｘとが交差する位置近傍に配置され、走査線Ｙから印加される信号に基づいて信号線Ｘと画素電極ＰＥとの電気的接続を切替える。画素スイッチＳＷは例えばポリシリコンあるいはアモルファスシリコンの半導体層２１０（図２に示す）を含む薄膜トランジスタを備えている。
【００１８】
図２に本実施形態の液晶表示装置の画素スイッチＳＷの一構成例を示す。  
画素スイッチＳＷのゲート電極ＧＥは、走査線Ｙなどとともに絶縁基板２００の上に配置されている。ゲート電極ＧＥは、ゲート絶縁膜（絶縁層Ｌ１）によって覆われている。このゲート絶縁膜Ｌ１は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００１９】
画素スイッチＳＷの半導体層２１０は、ゲート絶縁膜Ｌ１の上に配置されている。この半導体層２１０には、画素スイッチＳＷのソース電極ＳＥ及びドレイン電極ＤＥがコンタクトしている。これらのソース電極ＳＥ及びドレイン電極ＤＥは、パッシベーション膜Ｌ２によって覆われている。このパッシベーション膜Ｌ２は、例えば、窒化シリコン（Ｓｉ3Ｎ４）などによって形成されている。
【００２０】
画素スイッチＳＷのゲート電極ＧＥは対応する走査線Ｙと電気的に接続されている。画素スイッチＳＷのソース電極ＳＥは対応する信号線Ｘと電気的に接続されている。画素スイッチＳＷのドレイン電極ＤＥは、パッシベーション膜Ｌ２に設けられたコンタクトホールにおいて対応する画素電極ＰＥと電気的に接続されている。
【００２１】
走査線駆動回路ＹＤは、走査線Ｙが延びる方向において表示部ＤＹＰの両脇に配置された第１走査線駆動回路ＹＤＲと第２走査線駆動回路ＹＤＬとを備えている。第１走査線駆動回路ＹＤＲと第２走査線駆動回路ＹＤＬとは、複数の走査線Ｙの両端から走査信号を供給する。
【００２２】
信号線駆動回路ＸＤには信号線Ｘが電気的に接続されている。信号線駆動回路ＸＤは、外部信号源（図示せず）から供給された映像信号を対応する信号線Ｘに出力する。
【００２３】
ＯＬＢ（Outer Lead Bonding）パッド２６Ａ、２６Ｂは、例えばフレキシブル配線基板等の接続部材の一端が電気的に接続され、接続部材を介してタイミングコントローラ等の外部信号源と電気的に接続される接続パッドである。ＯＬＢパッド２６Ａ、２６Ｂには、コモン配線ＣＯＭおよびその他各種配線が電気的に接続されている。外部信号源から供給された信号はＯＬＢパッド２６Ａ、２６Ｂを介して、各種配線に印加される。本実施形態では、アレイ基板２０の額縁部ＦＲＭに２つのＯＬＢパッド２６Ａ、２６Ｂが配置されている。
【００２４】
図３に、複数のアレイ基板２０となるマザー基板の一構成例を示す。なお、図３において、ＯＬＢパッド２６Ａ、２６Ｂ、テスタパッドＰＤＶ、ＰＤＣ、テスタ配線ＷＶ、ＷＣ、Ｗｃｏｍ、および、コモン配線ＣＯＭ以外の構成は省略している。
【００２５】
複数のアレイ基板２０は、隣り合う基板との間の隙間がないように形成されている。アレイ基板２０は、複数の画素電極ＰＥがマトリクス状に配置された第１領域２０Ａと、第１領域２０Ａを囲む第２領域２０Ｂと、を備えている。アレイ基板２０と対向基板１０とを対向させて貼り合わせることにより、第１領域２０Ａは表示部ＤＹＰを形成し、第２領域２０Ｂは額縁部ＦＲＭを形成する。
【００２６】
テスタパッドは、ＯＬＢパッド２６Ａ、２６Ｂのそれぞれにテスト信号を入力するための複数のビデオパッドＰＤＶと、複数のコントロールパッドＰＤＣとを備えている。  
ビデオパッドＰＤＶには試験装置のプローブが接触しテスト用映像信号が入力される。ビデオパッドＰＤＶは、複数のパッドを含んでいてもよい。アレイ基板２０を切り出す前の状態では、ビデオパッドＰＤＶ（あるいは複数のパッドのそれぞれ）とＯＬＢパッド２６Ａ、２６Ｂとの間にはテスタ配線ＷＶが電気的に接続されている。
【００２７】
コントロールパッドＰＤＣには試験装置のプローブが接触しテスト用制御信号やテスト用コモン電圧が入力される。アレイ基板２０を切り出す前の状態では、コントロールパッドＰＤＣとＯＬＢパッド２６Ａ、２６Ｂとの間には、テスタ配線ＷＣとテスタ配線Ｗｃｏｍとが電気的に接続されている。コントロールパッドＰＤＣは、複数のテスタ配線ＷＣが接続される複数のパッドと、テスタ配線Ｗｃｏｍが接続されるパッドとを含んでいてもよい。テスタ配線ＷＣにはテスト用制御信号が入力され、テスタ配線Ｗｃｏｍにはテスト用コモン電圧が入力される。
【００２８】
ビデオパッドＰＤＶおよびコントロールパッドＰＤＣは、図示した数に限られず、ＯＬＢパッド２６Ａ、２６Ｂに入力する信号の種類の数に応じて、配置される数を調整してもよい。
【００２９】
テスタ配線ＷＶ、ＷＣ、Ｗｃｏｍはいずれも隣のアレイ基板の第２領域を介して、テスタパッドＰＤＶ、ＰＤＣからＯＬＢパッド２６Ａ、２６Ｂへ延びている。ビデオパッドＰＤＶとＯＬＢパッド２６Ａ、２６Ｂとは、テスタ配線ＷＶに設けられたテスト用スイッチ（図示せず）により電気的な接続を切替え可能としてもよい。コントロールパッドＰＤＣとＯＬＢパッド２６Ａ、２６Ｂとは、テスタ配線ＷＣ、Ｗｃｏｍに設けられたテスト用スイッチ（図示せず）により電気的な接続を切替え可能としてもよい。テスト用スイッチを切り替える信号は、コントロールパッドＰＤＣあるいはビデオパッドＰＤＶから供給される。
【００３０】
なお、図１および図３では、テスタ配線ＷＶ、ＷＣは、１本のラインで描かれているが、それぞれが複数の配線を備えている。
【００３１】
額縁部ＦＲＭにおいて、アレイ基板２０のコモン配線ＣＯＭや各種配線の上層にはブラックマトリクスＢＭ（図５に示す）が表示部ＤＹＰを囲むように配置されている。
【００３２】
対向基板１０は、複数の画素電極ＰＥと対向するように配置された対向電極ＣＥを備えている。対向電極ＣＥは、透明電極材料、例えば、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（indium zinc oxide）等により形成されている。対向電極ＣＥには、例えば導電ペースト（図示せず）等の導電部材を介してアレイ基板２０のコモン配線ＣＯＭからコモン電圧が印加される。
【００３３】
カラー表示タイプの液晶表示装置の場合、複数の表示画素ＰＸは複数種類の色表示画素、例えば赤を表示する赤色画素、緑を表示する緑色画素、青を表示する青色画素を有している。すなわち、赤色画素は、赤色の主波長の光を透過する赤色カラーフィルタ（図示せず）を備えている。緑色画素は、緑色の主波長の光を透過する緑色カラーフィルタを備えている。青色画素は、青色の主波長の光を透過する青色カラーフィルタを備えている。これらカラーフィルタは、アレイ基板２０または対向基板１０の主面に配置される。
【００３４】
複数の画素電極ＰＥと対向電極ＣＥとの上には、互いに対向する一対の配向膜（図示せず）が配置されている。一対の配向膜の表面は、液晶層ＬＱに含まれる液晶分子の配向状態を規定するために所定の方向にラビング処理がなされている。
【００３５】
アレイ基板２０と対向基板１０とは、シール部材ＳＬにより、所定の間隙をおいて固定されている。シール部材ＳＬは、表示部ＤＹＰを囲むように配置され、一部で開口して注入口が形成されている。注入口は液晶材料が注入された後に封止剤により封止されている。
【００３６】
ここで、液晶表示装置の製造工程、モジュール組立工程、モジュール完成後に、テスタ配線ＷＶ、ＷＣ、Ｗｃｏｍで静電気が発生すると、表示部ＤＹＰの周囲に配置されたブラックマトリクスＢＭが静電気エネルギーにより部分的に消失し、ピンホールが発生することがあった。このピンホールはランダムな箇所に複数発生し、微輝点のように視認され外観不良の原因となることがあった。
【００３７】
そこで、本実施形態では、コモン配線ＣＯＭが避雷針パタン２４を備えている。避雷針パタン２４は、表示部ＤＹＰから離れる方向に向かってコモン配線ＣＯＭから延びている。テスタ配線ＷＣと避雷針パタン２４とは、絶縁層Ｌ１を介して重畳して配置されている。
【００３８】
図４に避雷針パタン２４近傍における避雷針パタン２４とテスタ配線ＷＣとの位置関係の一例を示す。  
図５に、図４に示す線ＩＶ−ＩＶにおける断面の一例を示す。
【００３９】
コモン配線ＣＯＭは２つの避雷針パタン２４を備えている。本実施形態では、避雷針パタン２４は、シール部材ＳＬに設けられた注入口の下層に設けられている。コモン配線ＣＯＭは、注入口の下地となる下地パタン２５を備え、２つの避雷針パタン２４は下地パタン２５からコモン配線ＣＯＭが延びる方向と略直交する方向に延びている。
【００４０】
コモン配線ＣＯＭは走査線Ｙと同じ層に配置されている。コモン配線ＣＯＭ上に配置されている絶縁層Ｌ１は、例えば窒化シリコン（Ｓｉ3Ｎ４）等の無機層であって、層の厚さは０．３〜０．８μｍである。なお、避雷針パタン２４とテスタ配線ＷＣとの間には複数の絶縁層が配置されてもよい。テスタ配線ＷＣは、信号線Ｘと同じ層に配置されている。テスタ配線ＷＣには、ブラックマトリクスＢＭが配置されている。ブラックマトリクスＢＭは、例えば黒色に着色された樹脂によって形成された遮光層である。
【００４１】
上記のように、コモン配線ＣＯＭが避雷針パタン２４を備えると、製造工程、モジュール組立工程、および、モジュール完成後にテスタ配線ＷＣに静電気が蓄積したとしても、テスタ配線ＷＣと避雷針パタン２４とが重畳している部分の上層でのみ静電気エネルギーによるブラックマトリクスＢＭのピンホールが生じやすくなる。したがって、従来、ランダムかつ複数発生していたピンホールは避雷針パタン２４とテスタ配線ＷＣとが重畳する位置近傍にのみ生じることになる。
【００４２】
本実施形態では、避雷針パタン２４は、表示部ＤＹＰに含まれる第１領域２０Ａから離れる方向に延びてテスタ配線ＷＣと重畳しているため、ブラックマトリクスＢＭに生じるピンホールは表示部ＤＹＰの近傍には生じず、ピンホールによる微輝点が視認されることもなくなる。
【００４３】
なお、避雷針パタン２４とテスタ配線ＷＣとが重畳する位置は、表示部ＤＹＰから離れている方が望ましい。一方で、避雷針パタン２４は、テスタ配線ＷＶ、Ｗｃｏｍ、ＷＣのうち、第１領域２０Ａの近傍に配置される少なくとも１つの配線と重畳することが望ましい。そこで本実施形態では、テスタ配線ＷＣは、第１領域２０Ａ側から外側に引き回されて、第１領域２０Ａから離れた位置で避雷針パタン２４と重畳している。
【００４４】
また、図３乃至図５では、テスタ配線ＷＣと重畳する避雷針パタン２４のみ示しているが、テスタ配線ＷＶ、Ｗｃｏｍのぞれぞれと重畳する避雷針パタンをさらに設けてもよい。
【００４５】
上記液晶表示装置の製造過程において、駆動回路や各種配線のテストを行う場合には、マザー基板から複数のアレイ基板２０を切り出す前に、試験装置のプローブからテスタパッドＰＤＶ、ＰＤＣへテスト信号を入力してテスタ配線ＷＶ、ＷＣ、ＷｃｏｍからＯＬＢパッド２６Ａ、２６Ｂへテスト信号を入力して、駆動回路、画素回路、各種配線等について試験を行う。
【００４６】
このとき、テスト中のアレイ基板のテスタ配線と重畳する避雷針パタン２４は、隣接するアレイ基板の第２領域に配置されたコモン配線ＣＯＭに設けられている。したがって、テスト中は避雷針パタン２４には信号が入力されていないため、静電気エネルギーによりテスト信号が入力されたテスタ配線と対向する避雷針パタンとがショートしたとしても、避雷針パタンに信号が入力されていないためテストに影響することはない。
【００４７】
なお、避雷針パタンとテスタ配線と対向する面積（実効避雷針エリア）を極力小さくすることで、テスタ配線と避雷針パタンとの間の電位差が発生しやすくなる。したがって、実効避雷針エリアが小さいほど、避雷針パタン近傍でピンホールが形成されやすくなり、より避雷針としての効果を発揮することができる。
【００４８】
また、避雷針パタン２４は、可能であればブラックマトリクスＢＭが配置されていない領域に配置してもよい。その場合には、ブラックマトリクスＢＭにピンホールが形成されることを回避することができる。
【００４９】
さらに、避雷針パタン２４は、液晶表示装置を組立てた後にさらにベゼル等により遮光されるエリアに設けることが望ましい。
【００５０】
また、上記実施形態では、ブラックマトリクスＢＭはアレイ基板２０側に配置されていたが、ブラックマトリクスＢＭが対向基板１０側に配置されている場合であっても、避雷針パタン２４と対向する位置近傍にのみブラックマトリクスＢＭのピンホールが形成されることになり、微輝点が視認されることを回避することができる。
【００５１】
すなわち、本実施形態に係る液晶表示装置およびマザー基板によれば、外観の良好な液晶表示装置およびそのマザー基板を提供することが可能となる。
【００５２】
さらに、上記のように避雷針パタン２４を、容量の大きいコモン配線ＣＯＭに形成することで、飛び込み電荷による電位上昇を抑えることができる。また、コモン配線ＣＯＭにはスイッチング素子が接続されていないため、飛び込み電荷によりスイッチング素子の不具合が発生することもない。なお、上記実施形態では、避雷針パタン２４はコモン配線ＣＯＭに設けられていたが、避雷針パタンはコモン配線ＣＯＭ以外の配線に設けられてもよい。避雷針パタン２４は、比較的容量が大きく、スイッチング素子等が接続されていない配線に設けることが望ましい。
【００５３】
また、上記実施形態では、避雷針パタン２４は注入口の下地パタン２５から延びていたが、表示部ＤＹＰから離れる方向に延びるように配置されていれば注入口の下地パタン２５以外の位置に形成してもよい。その場合にも表示部ＤＹＰから離れる方向に延びるように避雷針パタン２４を設けることにより、ピンホールが表示部ＤＹＰの近傍に生じることを回避することができる。
【００５４】
さらに、上記実施形態では、ＯＬＢパッド２６Ａに接続されたテスタ配線ＷＣと、ＯＬＢパッド２６Ｂに接続されたテスタ配線ＷＣとが電気的に接続されているため、テスタ配線ＷＣの一部に断線が生じた場合であっても、ＯＬＢパッド２６Ａ、２６ＢいずれかのコントロールパッドＰＤＣからテスト信号を入力することが可能となる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
ＰＸ…表示画素、ＤＹＰ…表示部、ＦＲＭ…額縁部、ＬＱ…液晶層、Ｙ…走査線、Ｘ…信号線、ＰＥ…画素電極、ＳＷ…画素スイッチ、ＹＤ…走査線駆動回路、ＸＤ…信号線駆動回路、ＰＤＶ、ＰＤＣ…テスタパッド、ＣＯＭ…コモン配線（第１配線）、ＧＥ…ゲート電極、Ｌ１…ゲート絶縁膜（絶縁層）、ＳＥ…ソース電極、ＤＥ…ドレイン電極、Ｌ２…パッシベーション膜、ＹＤＲ…走査線駆動回路、ＹＤＬ…走査線駆動回路、ＰＤＶ…ビデオパッド、ＰＤＣ…コントロールパッド、ＷＶ、ＷＣ、Ｗｃｏｍ…テスタ配線、ＢＭ…ブラックマトリクス（遮光層）、ＣＥ…対向電極、ＳＬ…シール部材、１０…対向基板、２０…アレイ基板、２０Ａ…領域、２０Ｂ…領域、２４…避雷針パタン、２５…下地パタン、２６Ａ、２６Ｂ…ＯＬＢパッド、２００…絶縁基板、２１０…半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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