(57)【要約】【課題】消去動作及びソフトプログラム動作の際のメモリセルの劣化の影響を抑制することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、制御部を備える。制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、一連の消去動作時に消去電圧を印加した回数が第１の回数より大きく、第２の回数（第１の回数＜第２の回数）未満の場合、所定範囲のメモリセルを過消去状態から第１の閾値電圧分布状態に設定するソフトプログラム動作を実行し、消去電圧を印加した回数が第１の回数以下、又は第２の回数以上の場合、ソフトプログラム動作を実行しないように構成されている。【選択図】図９
2012226806.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第１の選択トランジスタ、前記メモリストリングの他端に接続される第２の選択トランジスタ、前記第１の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第２の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
データ消去のため所定範囲の前記メモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に前記消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
一連の前記消去動作時に前記消去電圧を印加した回数が第１の回数より大きく、第２の回数（第１の回数＜第２の回数）未満の場合、前記所定範囲の前記メモリセルを過消去状態から第１の閾値電圧分布状態に設定するソフトプログラム動作を実行し、
前記消去電圧を印加した回数が前記第１の回数以下、又は前記第２の回数以上の場合、前記ソフトプログラム動作を実行しないように構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、一連の前記消去動作時に前記消去電圧を印加した回数が所定回数を超えた場合、前記消去電圧のステップアップ値を変更する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記所定範囲の前記メモリセルの閾値電圧分布の上限が所定値を下回った場合、前記消去電圧のステップアップ値を変更する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、一連の前記消去動作時に前記消去電圧を印加した回数に基づいて、前記消去ベリファイ動作時の設定電圧を変更可能に構成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記消去ベリファイ動作時の設定電圧を変更した際に、前記ソフトプログラム動作の設定電圧を変更可能に構成されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）とその上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電荷を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲート電極の電荷を放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれる閾値電圧分布を細分化して、４値、８値等の多値記憶も行われている。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ消去動作は、ブロック単位で実行される。データ消去動作は、選択ブロックの全ワード線を０Ｖとし、メモリセルアレイが形成されたＰ型ウェルに正の昇圧された消去電圧（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックの全メモリセルで浮遊ゲート電極の電荷が放出された負の閾値電圧状態（消去状態）が得られる。また、ＮＡＮＤ型フラッシュメモリのデータ消去に際しては、一定の閾値電圧範囲の消去状態が得られたか否かを確認するためのベリファイ読み出し（消去ベリファイ動作）を行うことができる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて（ステップアップさせて）同様の消去動作、消去ベリファイ動作が繰り返される。
【０００５】
この一括消去後にメモリセルの過消去状態を解消させるために、いわゆるソフトプログラム動作を行う方式が知られている。ソフトプログラム動作により消去動作後の閾値電圧分布の幅を狭くすることができる。これにより、その後に実行される書き込み動作時に所望の閾値電圧を精度よくメモリセルに書き込むことができる。
【０００６】
ところで、１つのメモリセルに対し書き込み・消去動作が繰り返し行われると、トンネル絶縁膜が劣化する。このメモリセルの劣化状態を考慮せず消去動作及びソフトプログラム動作を実行すると、消去動作及びソフトプログラム動作が正確に実行されないおそれがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−３０１６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に記載の実施の形態は、消去動作及びソフトプログラム動作の際のメモリセルの劣化の影響を抑制することのできる不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、制御部とを備える。メモリセルアレイは、複数のメモリセルが直列接続されたメモリストリング、メモリストリングの一端に接続される第１の選択トランジスタ、メモリストリングの他端に接続される第２の選択トランジスタ、第１の選択トランジスタを介してメモリストリングに接続されるビット線、第２の選択トランジスタを介してメモリストリングに接続されるソース線、及びメモリセルの制御ゲート電極に接続されたワード線を備える。制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、一連の消去動作時に消去電圧を印加した回数が第１の回数より大きく、第２の回数（第１の回数＜第２の回数）未満の場合、所定範囲のメモリセルを過消去状態から第１の閾値電圧分布状態に設定するソフトプログラム動作を実行し、消去電圧を印加した回数が第１の回数以下、又は第２の回数以上の場合、ソフトプログラム動作を実行しないように構成されている。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】実施の形態に係る不揮発性半導体記憶装置におけるデータ記憶の例を示す図である。
【図４】実施の形態に係る消去動作時の閾値電圧分布を説明する図である。
【図５】実施の形態に係る消去動作時の電圧を説明する図である。
【図６】実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。
【図７】実施の形態に係るソフトプログラム動作時の閾値電圧分布を説明する図である。
【図８】比較例に係る消去動作及びソフトプログラム動作を示す電圧波形図である。
【図９】第１の実施の形態に係る消去動作及びソフトプログラム動作を説明するフローチャートである。
【図１０】第１の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。
【図１１】第２の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。
【図１２】第２の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。
【図１３】第２の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。
【図１４】第３の実施の形態に係る消去動作時の閾値電圧分布を説明する図である。
【図１５】第４の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。
【図１６】第４の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。
【図１７】第４の実施の形態に係る消去ベリファイ動作時の電圧を説明する図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【００１２】
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置の構成）
図１は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図２は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【００１３】
メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では６４個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ６３と、その両端をそれぞれビット線ＢＬと共通ソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。ここで、各メモリセルＭＣは半導体基板上に形成されたｐ型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとする。
【００１４】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートは異なるワード線ＷＬ０−ＷＬ６３に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。１ワード線を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、後述するセンスアンプ１２に接続される。１本のワード線ＷＬに共通に接続されたメモリセルＭＣが１ページを構成する。
【００１５】
図１に示すように、センスアンプ１２は、メモリセルアレイ１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択回路が付属する。
【００１６】
ロウデコーダ１３は、メモリセルアレイ１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１７】
外部入出力ポートＩ／Ｏと、センスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。
【００１８】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。
【００１９】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。これらの周辺回路が実施の形態の不揮発性半導体記憶装置の制御部を構成する。
【００２０】
［データ記憶］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図３を参照して説明する。図３は、メモリセルＭＣに記憶するデータと閾値電圧の関係を示す。
【００２１】
図３（ａ）は、メモリセルＭＣが１ビット（２値データ）を記憶する場合の、データ（“１”、“０”）と閾値電圧分布との関係を示している。図３（ｂ）は、メモリセルＭＣが２ビット（４値データ）を記憶する場合の、データ（“１１”、“０１”、“１０”、“００”）と閾値電圧分布との関係を示している。ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、データ“１”、又は“１１”が割り当てられる。また、閾値電圧分布Ａ、Ｂ、Ｃにはそれぞれ書き込みデータが割り当てられる。
【００２２】
なお、図３（ａ）、（ｂ）において、読み出し電圧ＶＡ、ＶＢ、ＶＣは、データを読み出す場合に選択した選択メモリセルＭＣの制御ゲート（選択ワード線ＷＬ）に印加される電圧である。読み出しパス電圧Ｖｒｅａｄは、データの読み出しを行う場合に、非選択のメモリセルＭＣの制御ゲート（非選択ワード線ＷＬ）に対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる電圧を示している。電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。電圧Ｖｅｖは、例えば負の電圧（Ｖｅｖ＜０Ｖ）である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＢ＜ＶＣ＜Ｖｒｅａｄである。
【００２３】
［書き込み動作］
書き込み動作は、ページ単位で実行される。書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニットＮＵは、書き込みデータに応じてプリチャージされる。具体的には、データを書き込む（閾値電圧を正側に移動させる）場合には、センスアンプ１２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ１及び非選択メモリセルＭＣを介して選択ワード線ＷＬに接続されたメモリセルＭＣのチャネルまで転送される。そして、選択ブロックＢＬＫ内の選択されたワード線ＷＬには書き込み電圧（約２０Ｖ）が印加される。その結果、選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側に移動する。
【００２４】
選択メモリセルＭＣにデータを書き込まない場合は、ビット線ＢＬに電源電圧Ｖｄｄが印加される。このビット線電圧がＮＡＮＤセルユニットＮＵのチャネルに転送された後、チャネルはフローティングになる。上述した書き込み電圧が印加されたとき、チャネル電圧は容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従ってメモリセルＭＣの閾値電圧は変化しない。
【００２５】
［読み出し動作］
データ読み出しは、ＮＡＮＤセルユニットＮＵ内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線）に読み出し電圧を与える。一方、非選択のメモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線）には読み出しパス電圧Ｖｒｅａｄ（４Ｖ程度）を印加する。このとき、ＮＡＮＤセルユニットＮＵに電流が流れるか否かをセンスアンプ１２で検出して、データの判定を行う。
【００２６】
［消去動作］
図４は、消去動作時の閾値電圧分布を説明する図である。図５及び図６は、それぞれ消去動作時及び消去ベリファイ動作時に印加される電圧を説明する図である。上述のように消去動作は、ブロック単位で実行される。ここで、選択されたブロックＢＬＫのメモリセルＭＣを消去することを、ブロックを消去すると称する場合がある。図５に示すように、セルウェル(ＣＰＷＥＬＬ)に消去電圧Ｖｅｒａ（２０Ｖ以上）、選択ブロック内の全ワード線ＷＬに０Ｖを印加して、各メモリセルＭＣの浮遊ゲート電極の電荷をセルウェル側に引き抜いて、メモリセルＭＣの閾値電圧を低下させる。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態とする。また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティングとする。これにより、図４に示すようにメモリセルＭＣの閾値電圧を負方向に移動させる。
【００２７】
［消去ベリファイ動作］
データ消去動作において、消去電圧Ｖｅｒａを印加した後に、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し動作（消去ベリファイ動作）を行う。
【００２８】
図６は、メモリセルＭＣが閾値電圧Ｖｅｖ（例えば−１Ｖ）まで消去されたか否かを読み出す例を示している。消去ベリファイ動作時には、ソース線ＣＥＬＳＲＣに電圧１Ｖ、選択ブロックの全ワード線に０Ｖ、ビット線ＢＬに２Ｖを印加する。選択ゲート線ＳＧ１、ＳＧ２には所定電圧（例えば４Ｖ）を印加して、導通させておく。図６に示す電圧印加状態は、ソース線ＣＥＬＳＲＣに所定電圧を印加して、選択ワード線ＷＬに負の電圧を印加して読み出しを行う場合と同様の状態を得るネガティブセンス方式の例である。消去ベリファイ動作は、図６に示す電圧値に限定されず、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下であることが検出することができればよい。
【００２９】
図６に示す電圧印加状態により、ビット線ＢＬから電流が流れ、ビット線ＢＬの電圧が低下していることが検出された場合、ＮＡＮＤセルユニットＮＵ内の全メモリセルＭＣの消去が十分に行われたことになり、消去動作を終了する。もしビット線電圧が保持されれば、消去不十分のセルがあることを示しており、再度消去動作を行う。
【００３０】
再度消去動作を行う場合、消去電圧Ｖｅｒａは、ステップアップ値ΔＶｅｒａ（＞０）だけ大きい電圧に設定される（ステップアップ動作）。以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、消去電圧ＶｅｒａはΔＶｅｒａずつ増加する。
【００３１】
［ソフトプログラム動作］
上述のように、ＮＡＮＤ型フラッシュメモリの消去動作は、ブロック内のメモリセルＭＣに対して一括で消去動作を行うものである。そのため、メモリセルＭＣ毎に閾値電圧を適切な値に制御することが難しい。これに対し、消去動作後のメモリセルＭＣにソフトプログラム動作を実行してメモリセルＭＣの閾値電圧のばらつきを抑えることができる。
【００３２】
［ソフトプログラム動作］
図７は、ソフトプログラム動作時の閾値電圧分布を説明する図である。上述の消去動作では通常、閾値電圧分布の下限値制御は行われない。そのため、消去動作後のメモリセルＭＣの閾値電圧分布は、図４及び図７に示す閾値電圧分布Ｅ’のようになる。この場合、ＮＡＮＤセルユニットＮＵ内には、過消去状態のメモリセルＭＣが含まれ得る。メモリセルＭＣ間で閾値電圧に違いがあると、その後の動作において、隣接するメモリセルＭＣ間の容量結合によるデータ変化（誤書き込み）が発生する可能性がある。そこで、全メモリセルＭＣに対し、弱い書き込み条件、即ち通常の書き込み電圧（例えば、１５Ｖ〜２０Ｖ）より低いソフトプログラム電圧Ｖｓｐ（例えば、１０Ｖ〜１５Ｖ）を用いるソフトプログラム動作を行って、過消去状態を解消させる。これにより、メモリセルＭＣの閾値電圧分布は、図７に示す閾値電圧分布Ｅのようになる。ソフトプログラム動作の結果、メモリセルＭＣの閾値電圧分布の範囲を全体として狭くすることができる。
【００３３】
このソフトプログラム動作の後にソフトプログラムベリファイ動作を行う。これは、所定個数のメモリセルＭＣの閾値電圧が第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１を超えたかを確認する動作として行われる。所定個数のメモリセルＭＣの閾値電圧が、図７に示す第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１を超えたことをもって、第１ソフトプログラムベリファイパスとする。なお、第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１は、消去ベリファイ電圧より大きくても良いし、同じ値に設定されていても良い。
【００３４】
第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１を超えたメモリセルＭＣが所定個数よりも少ない場合、ソフトプログラム動作が不十分であることを示しており、再度ソフトプログラム動作を行う。再度ソフトプログラム動作を行う場合、ソフトプログラム電圧Ｖｓｐは、ステップアップ値ΔＶｓｐ（＞０）だけ大きい電圧に設定される（ステップアップ動作）。以下、ソフトプログラム動作、ソフトプログラムベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、ソフトプログラム電圧ＶｓｐはΔＶｓｐずつ増加する。
【００３５】
また、ソフトプログラム動作において、メモリセルＭＣの閾値電圧が上がりすぎると、消去状態と書き込み状態との判別ができない。そのため、所定個数のメモリセルＭＣの閾値電圧が、第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２を超えたことをもって、ソフトプログラム動作をフェイルとする。
【００３６】
なお、第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２は、第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１より大きな値に設定することができる。また、第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１と、第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２とを同じ値に設定して、ベリファイパスしたメモリセルＭＣの個数により、ソフトプログラム動作のパス／フェイル条件を変えることもできる。
【００３７】
以下の第１の実施の形態では、このソフトプログラム動作の制御について説明する。まず、比較例のソフトプログラム動作の制御について図８を参照して説明した後、第１の実施の形態のソフトプログラム動作の制御について説明する。
【００３８】
図８は、比較例の消去動作、消去電圧ステップアップ動作、ソフトプログラム動作、及びソフトプログラム電圧ステップアップ動作を示す電圧波形図である。上述のように、電圧Ｖｅｒａは消去動作が行われるブロックのＰ型ウェルに印加される電圧であり、電圧Ｖｓｐはソフトプログラム動作が行われるワード線ＷＬに印加される電圧である。ここで、図８に示す比較例では、消去電圧Ｖｅｒａを７回印加した後にソフトプログラム動作を実行している。また、比較例は、消去電圧Ｖｅｒａの印加回数を考慮せずに消去動作及びソフトプログラム動作を実行するものとして示している。
【００３９】
ところで、１つのメモリセルＭＣに対し書き込み・消去動作が繰り返し行われると、トンネル絶縁膜が劣化する。トンネル絶縁膜が劣化すると、消去動作時に電荷蓄積層にトラップされた電荷が放出されにくくなる一方、ソフトプログラム動作時には電荷が注入されやすくなりメモリセルＭＣの閾値電圧が上がりやすくなる。
【００４０】
１つのブロックに対するデータ消去動作を実行する場合において、まだ書き込み／消去回数が少ないにもかかわらず、ソフトプログラム動作を最初から実行することは好ましくない。例えば、まだ書き込み／消去回数が少なく、少ない印加回数の消去電圧Ｖｅｒａだけで精度よく消去可能なブロックに対し、ソフトプログラム動作を実行することは、消去動作の低速化を招くおそれがある。
【００４１】
一方で、書き込み／消去回数が多くなり書き込みやすくなったブロックに対して、ソフトプログラム動作を実行すると、ソフトプログラム電圧ＶｓｐによりメモリセルＭＣに過剰な電荷が注入されるおそれがある。ゲート絶縁膜の劣化が激しい場合には、１回のソフトプログラム動作でも閾値電圧分布が第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２を超えてしまう場合がある。これにより消去状態となったメモリセルＭＣが再度書き込み状態に戻ってしまい、消去動作が正常に終了できなくなる。
【００４２】
［第１の実施の形態に係る消去動作及びソフトプログラム動作］
このような観点から、第１の実施の形態では、ソフトプログラム動作を実行するか否かを制御する方式を採用する。なお、ソフトプログラム動作を実行するか否かは、消去動作時の消去電圧Ｖｅｒａの印加回数に基づいて決定することができる。以下、本実施の形態に係る消去動作及びソフトプログラム動作を、図９及び図１０を参照して説明する。
【００４３】
図９は、本実施の形態の消去動作及びソフトプログラム動作の手順を説明するフローチャートである。まず、消去動作が開始されると、メモリセルＭＣが形成されたＰ型ウェルに消去電圧Ｖｅｒａが印加される（ステップＳ１）。次に、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下になっていることを確認するための消去ベリファイ動作が行われる（ステップＳ２）。この消去ベリファイ動作により消去不十分のメモリセルＭＣがあると判定された場合、消去電圧Ｖｅｒａをステップアップ値ΔＶｅｒａだけ大きい電圧に設定して、再度消去電圧Ｖｅｒａが印加される。消去ベリファイ動作により所定範囲のメモリセルＭＣが十分に消去されたと判定された場合、それまでに印加された消去電圧Ｖｅｒａの印加回数が読み出される（ステップＳ３）。消去電圧Ｖｅｒａの印加回数は、例えば制御信号発生回路１６が用いた信号に基づいて計数することができる。
【００４４】
本実施の形態の消去動作では、消去電圧Ｖｅｒａの印加回数Ｎが、例えばＮ≦３又は７≧Ｎのとき、ソフトプログラム動作を実行せずに消去動作を終了する。一方、消去電圧Ｖｅｒａの印加回数Ｎが、例えば３＜Ｎ＜７のとき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行する（ステップＳ４）。その後、所定個数のメモリセルＭＣの閾値電圧が第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１を超えたかを確認する第１ソフトプログラムベリファイ動作を行う（ステップＳ４）。ソフトプログラム動作が不十分である場合、ソフトプログラム電圧Ｖｓｐをステップアップ値ΔＶｓｐだけ大きい電圧に設定して再度ソフトプログラム動作を行う。
【００４５】
第１ソフトプログラムベリファイ動作をパスした場合、所定個数のメモリセルＭＣの閾値電圧が第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２を超えたか否かを確認する第２ソフトプログラムベリファイ動作を行う（ステップＳ６）。閾値電圧が第２ソフトプログラムベリファイ電圧Ｖｓｐｖ２を超えたメモリセルＭＣが所定個数以上生じた場合、そのブロックは消去動作及びソフトプログラム動作を正常に終了できず、不良ブロックと判定される（ステップＳ７）。一方、第２ソフトプログラムベリファイ動作をパスした場合、消去動作及びソフトプログラム動作が正確に実行されたとして、動作は終了する。
【００４６】
図１０は、第１の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。図１０（ａ）、（ｃ）に示すように、消去電圧Ｖｅｒａの印加回数ＮがＮ≦３又は７≧Ｎのとき、ソフトプログラム電圧Ｖｓｐは印加されず動作を終了する。一方、図１０（ｂ）に示すように、消去電圧Ｖｅｒａの印加回数Ｎが３＜Ｎ＜７のとき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行する。また、図１０（ｂ）に示すように、ソフトプログラム動作を実行する場合、ソフトプログラム電圧Ｖｓｐがステップアップされている（図９のフローチャートのステップＳ４、Ｓ５）。
【００４７】
なお、上述の実施の形態では、消去電圧Ｖｅｒａの印加回数Ｎが３回及び７回のときに、ソフトプログラム動作を実行するか否かが変更される例を説明した。このソフトプログラム動作を実行するか否かが変更される境界の値は、３回及び７回に限られず自由に変更することができる。以下の他の実施の形態でも同様である。
【００４８】
［効果］
本実施の形態に係る消去動作及びソフトプログラム動作では、書き込み／消去回数が少なく、少ない印加回数の消去電圧Ｖｅｒａだけで十分に精度よく消去可能なブロックに対してソフトプログラム動作を実行することがない。そのため、消去動作を迅速に終了することができる。一方、書き込み／消去回数が多くなり書き込みやすくなったブロックに対しても、ソフトプログラム動作を実行することがない。これにより、ソフトプログラム動作によって、消去状態となったメモリセルＭＣが再度書き込み状態に戻り、消去動作が正常に終了できなくなる事態を防ぐことができる。そして、消去電圧の印加回数が所定値にある場合は、消去動作後のメモリセルＭＣにソフトプログラム動作を実行してメモリセルＭＣの閾値電圧のばらつきを抑えることができる。
【００４９】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１１乃至図１３を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５０】
第１の実施の形態における消去動作時には、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変更せずに消去動作を行っていた。これに対し本実施の形態では、消去動作時に消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変更して消去動作を行う。なお、本実施の形態では、消去電圧Ｖｅｒａの印加回数が所定回数を超えた場合、ステップアップ値ΔＶｅｒａが変更される。以下、図１１乃至図１３を参照して説明する。
【００５１】
図１１乃至図１３は、第２の実施の形態に係る消去動作及びソフトプログラム動作時の電圧を示す電圧波形図である。図１１〜図１３の（ａ）、（ｃ）にそれぞれ示すように、本実施の形態でも消去電圧Ｖｅｒａの印加回数ＮがＮ≦３又は７≧Ｎのとき、ソフトプログラム電圧Ｖｓｐは印加されず動作を終了する。一方、図１１〜図１３の（ｂ）に示すように、消去電圧Ｖｅｒａの印加回数Ｎが３＜Ｎ＜７のとき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行する。
【００５２】
ここで、本実施の形態では、図１１（ｃ）に示すように、消去電圧Ｖｅｒａの印加回数が１１回目以降の際、ステップアップ値をΔＶｅｒａ１（＞ΔＶｅｒａ）に変更する。消去電圧Ｖｅｒａの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルＭＣは劣化が進んでおり、電荷蓄積層にトラップされた電荷が放出されにくくなっている。これに対し、ステップアップ値をΔＶｅｒａ１に設定することにより、電荷蓄積層とチャネルとの電位差をより大きくし、電荷が放出されやすくすることができる。
【００５３】
本実施の形態のステップアップ値の変更は、ステップアップ値を増加させるものに限定されない。図１２（ｃ）に示すように、消去電圧Ｖｅｒａの印加回数が７回目以降の際、ステップアップ値をΔＶｅｒａ２（＜ΔＶｅｒａ）に変更することもできる。消去電圧Ｖｅｒａの印加回数が多くなったメモリセルＭＣは劣化が進んでおり、そのメモリセルＭＣに高い消去電圧を印加することは更に劣化を進めることになる。これに対し、ステップアップ値をΔＶｅｒａ２に設定することにより、電荷蓄積層とチャネルとの電位差があまり大きくならないようにしている。その結果、メモリセルＭＣの劣化を抑えながら消去動作を続けることができる。
【００５４】
また、ステップアップ値の変更は、１回に限られるものではない。図１３（ｂ）、（ｃ）に示すように、消去電圧Ｖｅｒａの印加回数が５回目以降の際、ステップアップ値をΔＶｅｒａ２（＜ΔＶｅｒａ）に変更し、９回目以降の際、ステップアップ値をΔＶｅｒａ１（＞ΔＶｅｒａ）に変更することもできる。
【００５５】
［効果］
本実施の形態に係る消去動作及びソフトプログラム動作でも、書き込み／消去回数が少なく、少ない印加回数の消去電圧Ｖｅｒａだけで十分に精度よく消去可能なブロックに対してソフトプログラム動作を実行することがない。そのため、消去動作を迅速に終了することができる。一方、書き込み／消去回数が多くなり書き込みやすくなったブロックに対しても、ソフトプログラム動作を実行することがない。これにより、ソフトプログラム動作によって、消去状態となったメモリセルＭＣが再度書き込み状態に戻り、消去動作が正常に終了できなくなる事態を防ぐことができる。そして、消去電圧の印加回数が所定値にある場合は、消去動作後のメモリセルＭＣにソフトプログラム動作を実行してメモリセルＭＣの閾値電圧のばらつきを抑えることができる。
【００５６】
上述のように、消去電圧Ｖｅｒａのステップアップ値を増減させることにより、消去動作を加速させ、或いはメモリセルＭＣの劣化を抑えて消去動作を行うことができる。この場合、消去動作の加速や、メモリセルＭＣの劣化抑制の目的に応じて、消去電圧Ｖｅｒａのステップアップ値の増加又は減少を自由に選択することができる。また、ステップアップ値の変更タイミングや増減幅は、上記の実施の形態に限られるものではない。消去動作の速度や、メモリセルＭＣの劣化抑制の効果を考慮した上で、ステップアップ値の変更タイミングや増減幅も自由に設定することができる。
【００５７】
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１４を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５８】
本実施の形態でも消去電圧Ｖｅｒａの印加回数に基づき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行するか否かを制御する点は第１及び第２の実施の形態と同様である。ここで、第２の実施の形態における消去動作では、消去電圧Ｖｅｒａの印加回数に基づいて消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変更して消去動作を行っていた。これに対し、本実施の形態では、消去ブロックのメモリセルＭＣの閾値電圧分布の上限が所定値を下回った場合、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａが変更される。以下、図１４を参照して説明する。
【００５９】
図１４は、第３の実施の形態に係る消去動作時の閾値電圧分布を説明する図である。上述の第１の実施の形態では、メモリセルＭＣの閾値電圧が消去ベリファイ電圧Ｖｅｖ以下になっているか否かにより、消去ベリファイ動作を行っていた。これに対し、本実施の形態では消去ベリファイ電圧として電圧Ｖｅｖ１（例えば、１Ｖ）、Ｖｅｖ２（例えば、０Ｖ）の２種類の電圧を用いる。本実施の形態の消去動作は、消去ブロックのメモリセルＭＣの閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回るまでは消去電圧Ｖｅｒａのステップアップ値をΔＶｅｒａとする。
【００６０】
図１４（ａ）に示すように、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った後の消去電圧印加動作（番号５から番号６）時には、ステップアップ値をΔＶｅｒａ１（＞ΔＶｅｒａ）に変更することができる。また、図１４（ｂ）に示すように、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った後の消去電圧印加動作（番号３から番号４、番号４から番号５）時には、ステップアップ値をΔＶｅｒａ２（＜ΔＶｅｒａ）に変更することもできる。
【００６１】
［効果］
本実施の形態でも、消去電圧Ｖｅｒａの印加回数に基づいて、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行するか否かを制御する。そのため、上記の第１の実施の形態で述べたような効果を得ることができる。
また、本実施の形態の消去電圧ステップアップ動作によれば、以下に示す効果を得ることもできる。図１４（ａ）に示すように、消去電圧Ｖｅｒａの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルＭＣは劣化が進んでいる。このメモリセルＭＣに対し、消去電圧Ｖｅｒａを多く印加するとさらに劣化が進む。これに対し、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った後にステップアップ値をΔＶｅｒａ１に設定することにより、消去動作が速く終了してメモリセルＭＣの劣化を抑えることができる。また、図１４（ｂ）に示すように、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った後にステップアップ値をΔＶｅｒａ２に設定することにより、消去動作が終了する直前では、閾値電圧の調整を細かく行うこともできる。その結果、消去動作を精度よく終了することもできる。
【００６２】
また、図１４（ａ）に示すように、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った時の消去電圧Ｖｅｒａの印加回数によって、ソフトプログラム動作の実行の有無を判断しても良い。上述のように、劣化しているメモリセルＭＣは書き込まれやすくなっている。そのため、劣化しているメモリセルＭＣの消去動作が開始される前の閾値電圧は、劣化していないメモリセルＭＣの消去動作が開始される前の閾値電圧よりも高くなる。その場合、劣化しているメモリセルＭＣは、閾値電圧分布の上限近傍に位置することになる。ここで、消去動作における初期（閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回るまでの期間）の閾値電圧分布の変動をモニターすることにより、メモリセルの劣化状態を判断することができる。その結果、ソフトプログラム動作の実行の有無の判断の基準となるメモリセルＭＣの劣化状態を、より正確に判断することが可能となる。
【００６３】
また、図１４（ｂ）に示すように、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った時の消去電圧Ｖｅｒａの印加回数によって、ソフトプログラム動作の実行の有無を判断しても良い。ここで、ステップアップ値ΔＶｅｒａ２は、ΔＶｅｒａよりも小さい。ステップアップ値ΔＶｅｒａ２の設定は、消去動作が終了する直前に閾値電圧の調整を細かく行うことを目的としている。すなわち、閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った後の消去電圧Ｖｅｒａの印加回数は、メモリセルＭＣの劣化とは関連性が小さい。閾値電圧分布の上限が消去ベリファイ電圧Ｖｅｖ１を下回った時までの消去電圧Ｖｅｒａの印加回数により、メモリセルＭＣの劣化を正確に判断することが出来る。
【００６４】
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１５乃至図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００６５】
本実施の形態でも消去電圧Ｖｅｒａの印加回数に基づき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行するか否かを制御する点は上述の実施の形態と同様である。ここで、第２及び第３の実施の形態における消去動作では、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変更して消去動作を行っていた。これに対し、本実施の形態では、消去電圧Ｖｅｒａの印加回数に基づいて消去ベリファイ動作時の設定電圧を変更する。以下、図１５乃至図１７と、第１の実施の形態の消去ベリファイ電圧を示す図６とを参照して説明する。
【００６６】
図６には、第１の実施の形態の消去ベリファイ電圧印加状態が示されている。ここで、消去ベリファイ動作時のソース線電圧ＶＣＥＬＳＲＣや、選択ワード線ＷＬの電圧は、消去動作の状況に基づいて変更することができる。例えば、消去電圧Ｖｅｒａの印加回数が所定回数（例えば１０回）を超えている場合、図１５に示すように消去ベリファイ動作時のソース線電圧ＶＣＥＬＳＲＣを低下させるか、或いは選択ワード線ＷＬの電圧を上昇させることができる。この電圧値の変更は、どちらか一方が行われても良いし、両方が行われても良い。図１５に示す電圧印加状態は、メモリセルＭＣが閾値電圧Ｖｅｖ（例えば０Ｖ）まで消去されたか否かを読み出す例を示している。
【００６７】
また、消去電圧Ｖｅｒａの印加回数が所定回数（例えば１０回）を超えている場合、図１６に示すように消去ベリファイ動作時のソース線電圧ＶＣＥＬＳＲＣを上昇させるか、或いは選択ワード線ＷＬの電圧を低下させることができる。この電圧値の変更は、どちらか一方が行われても良いし、両方が行われても良い。図１６に示す電圧印加状態は、メモリセルＭＣが閾値電圧Ｖｅｖ（例えば−２Ｖ）まで消去されたか否かを読み出す例を示している。
【００６８】
また、消去電圧Ｖｅｒａの印加回数が所定回数（例えば１０回）を超えている場合、図１７に示すように偶数ワード線ＷＬ又は奇数ワード線ＷＬに接続されたメモリセルＭＣの消去ベリファイ動作をそれぞれ個別に行う方式を採用しても良い。この場合、消去ベリファイ動作を行わないワード線ＷＬにはメモリセルＭＣが確実に導通する電圧（例えば５Ｖ）が印加される。偶数ワード線ＷＬ又は奇数ワード線ＷＬに接続されたメモリセルＭＣの消去ベリファイ動作がそれぞれ行われた後、２回の動作の結果に基づいてベリファイパスか否かが判定される。
【００６９】
［効果］
本実施の形態でも、消去電圧Ｖｅｒａの印加回数に基づいて、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行するか否かを制御する。そのため、上記の第１の実施の形態で述べたような効果を得ることができる。
また、本実施の形態の消去電圧ステップアップ動作によれば、以下に示す効果を得ることもできる。消去電圧Ｖｅｒａの印加回数が多くなっても消去ベリファイ動作をパスしない場合、その範囲のメモリセルＭＣは劣化が進んでいる。このとき、図１５に示すように、消去ベリファイ電圧Ｖｅｖを上昇させるように印加電圧を変更すれば、消去動作が速く終了するようになり、メモリセルＭＣの劣化を抑えることができる。また、あらかじめ消去ベリファイ電圧Ｖｅｖを高く設定して、メモリセルＭＣの劣化前では消去動作が速く終了するように設定する一方、メモリセルＭＣの劣化後は、図１６に示すように消去ベリファイ電圧を低く設定して、メモリセルＭＣの閾値電圧が確実に負の値を得るようにすることができる。そして、偶数ワード線ＷＬ又は奇数ワード線ＷＬに接続されたメモリセルＭＣの消去ベリファイ動作をそれぞれ個別に行うことにより、消去ベリファイ動作を正確に実行することができる。なお、消去ベリファイ動作の電圧は、図１５乃至図１７に示す電圧値に限定されず、メモリセルＭＣの閾値電圧が所定値の消去ベリファイ電圧Ｖｅｖ以下であることが検出することができればよい。
【００７０】
また、図１５に示した消去ベリファイ電圧Ｖｅｖの変更に合わせて、第１ソフトプログラムベリファイの条件を変更してもよい。第１ソフトプログラムベリファイの条件は、選択ワード線ＷＬに印加する第１ソフトプログラムベリファイ電圧Ｖｓｐｖ１を上昇させるか、或いはソフトプログラムベリファイ時のソース線電圧ＶＣＥＬＳＲＣを低下させることにより変更できる。
【００７１】
一例として、消去電圧Ｖｅｒａの印加回数が例えばＮ≦３又は７≧Ｎのとき、ソフトプログラム動作を実行せずに消去動作を終了し、消去電圧Ｖｅｒａの印加回数Ｎが、例えば３＜Ｎ＜７のとき、ソフトプログラム電圧Ｖｓｐを印加してソフトプログラム動作を実行する場合を考える。また、消去電圧Ｖｅｒａの印加回数Ｎが５回を超えた場合、消去ベリファイ動作時の選択ワード線ＷＬの電圧を上昇させるか、或いはソース線電圧ＶＣＥＬＳＲＣを低下させるものとする。そして、消去電圧Ｖｅｒａの印加回数Ｎが５回を超えた場合、ソフトプログラムベリファイ動作時の選択ワード線ＷＬの電圧を上昇させるか、或いはソース線電圧ＶＣＥＬＳＲＣを低下させるものとする。
【００７２】
この場合、消去電圧Ｖｅｒａの印加回数Ｎが４回の場合、消去ベリファイ動作時のソース線電圧ＶＣＥＬＳＲＣ、或いは選択ワード線ＷＬの電圧は変更されない。また、ソフトプログラム動作時のソース線電圧ＶＣＥＬＳＲＣ、或いは選択ワード線ＷＬの電圧も変更されない。一方、消去電圧Ｖｅｒａの印加回数Ｎが５〜６回の場合、消去ベリファイ動作時のソース線電圧ＶＣＥＬＳＲＣ、或いは選択ワード線ＷＬの電圧は変更される。また、ソフトプログラム動作時のソース線電圧ＶＣＥＬＳＲＣ、或いは選択ワード線ＷＬの電圧も変更される。
すなわち、消去ベリファイ時の条件を緩和したのに、ソフトプログラムベリファイ時の条件を緩和していないという不整合を解消することが出来る。その結果、消去動作後の閾値分布とソフトプログラム動作時の閾値分布の判定を適正化することができる。
【００７３】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、１つのメモリセルＭＣに２値データや４値データを記憶する不揮発性半導体装置を例として説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【符号の説明】
【００７４】
１１・・・メモリセルアレイ、  １２・・・センスアンプ、  １３・・・ロウデコーダ、  １４・・・データ線、  １５・・・入出力バッファ、  １６・・・制御信号発生回路、  １７・・・アドレスレジスタ、  １８・・・カラムデコーダ、  １９・・・内部電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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