(57)【要約】【課題】暗電流や残像の発生を抑制することができる固体撮像装置およびその製造方法を提供する。【解決手段】固体撮像装置は、半導体基板１０１をベースに、複数の撮像画素１００が形成されてなり、各撮像画素１００は、入射光を光電変換して信号電荷を生成する光導電膜１２６と、半導体基板１０１内に形成され、光導電膜１２６で生成された電荷を蓄積する蓄積ダイオード１０４と、を有する。そして、固体撮像装置において、蓄積ダイオード１０４に対しては、接続電極１１０との接続部分を除く部分を覆うようにピニング層１０７が形成されている。ピニング層１０７は、ｎ＋層である蓄積ダイオード１０４とは反対の導電型であるｐ＋層であって、電荷の表面再結合を抑制する役割を果たす。【選択図】図２
2012060076.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置であって、
各撮像画素は、
入射光を光電変換して信号電荷を生成する光電変換部と、
前記半導体基板内に形成され、前記光電変換部で生成された電荷を蓄積する蓄積領域と、
前記半導体基板内において、前記蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、
を有する
ことを特徴とする固体撮像装置。
【請求項２】
前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
前記半導体基板上には、ゲート絶縁膜と層間絶縁膜とが順に形成され、
前記光電変換部は、前記層間絶縁膜上に形成されており、
各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第１導電型とは反対の導電型である第２導電型であり、
各撮像画素は、さらに、
前記ウェル領域に形成され、第２導電型のフローティングディフュージョンと、
前記ゲート絶縁膜と前記層間絶縁膜との境界部分に形成され、前記蓄積領域と前記フローティングディフュージョンとの間を跨設する状態の転送ゲート電極と、
前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された第１接続電極と、
前記層間絶縁膜を挿通し、前記光電変換部と前記蓄積領域とを接続する第２接続電極と、
を有し、
前記ピニング層は、第１導電型であり、前記蓄積領域に対し、前記第２接続電極との接続部分を除く部分を覆う状態で設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記フローティングディフュージョンに対しては、前記第１接続電極との接続部分を除く表層部分を覆う状態で、第１導電型を有し、電荷の表面再結合を抑制する第２ピニング層が設けられている
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記転送ゲート電極と前記第１接続電極とは、同一材料で形成されている
ことを特徴とする請求項２または請求項３に記載の固体撮像装置。
【請求項５】
前記複数の撮像画素は、前記半導体基板の表面に沿った状態で、行列状に配置されており、
前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
前記ウェル領域内には、前記複数の撮像画素の配置における行方向に延び、第１導電型とは反対の導電型である第２導電型の垂直転送領域が形成され、
前記半導体基板上には、層間絶縁膜が形成され、
前記光電変換部は、前記層間絶縁膜上に形成されており、
各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第２導電型であり、
前記半導体基板上には、前記垂直転送領域から前記蓄積領域までを覆う状態で、ゲート絶縁膜を介して垂直転送ゲート電極が形成されており、
前記光電変換部と前記蓄積領域とは、前記層間絶縁膜を挿通する接続電極により接続されており、
前記ピニング層は、第１導電型であり、前記蓄積領域に対し、前記接続電極との接続部分を除く部分を覆う状態で設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記各撮像画素における前記光電変換部は、前記層間絶縁膜の側から、下部電極、光電変換膜、上部電極の順に積層されてなる積層構造を有している
ことを特徴とする請求項２から請求項５の何れかに記載の固体撮像装置。
【請求項７】
前記半導体基板には、その一の表面側に第１導電型のウェル領域が形成され、
前記半導体基板上には、層間絶縁膜が形成され、
前記光電変換部は、前記第１導電型とは反対の導電型である第２導電型であって、前記ウェル領域に形成されており、
各撮像画素は、さらに、
前記ウェル領域に形成され、第２導電型のフローティングディフュージョンと、
前記半導体基板に対してゲート絶縁膜を介して形成され、前記光電変換部と前記フローティングディフュージョンとの間で跨設状態の転送ゲート電極と、
前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された接続電極と、
を有し、
前記ピニング層は、第１導電型であり、前記蓄積領域としての前記フローティングディフュージョンに対し、前記接続電極との接続部分を除く部分を覆う状態で設けられており、
前記半導体基板の表層部分には、前記光電変換部を覆う状態で、第１導電型を有し、電荷の表面再結合を抑制する第２ピニング層が形成されている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置の製造方法であって、
前記半導体基板に対し、第１導電型の不純物を注入してウェル領域を形成する工程と、
前記ウェル領域に対し、第１導電型とは反対の導電型である第２導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する工程と、
前記蓄積領域における前記半導体基板の表面に対し、第１導電型の不純物を注入してピニング準備層を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜における前記フローティングディフュージョンの上に相当する領域に第１開口部を形成する工程と、
前記ゲート絶縁膜上に対し、撮像画素毎に、前記蓄積領域から前記フローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する工程と、
前記第１開口部を介して前記フローティングディフュージョンと接続する第１接続電極を形成する工程と、
前記ゲート絶縁膜が形成された前記半導体基板上を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記ゲート絶縁膜に対し、第２開口部を形成し、前記ピニング準備層の表面の一部を露出させる工程と、
前記第２開口部を通して露出された前記ピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする工程と、
前記第２開口部に第２接続電極を形成する工程と、
前記層間絶縁膜上に対し、撮像画素毎に、前記第２接続電極と接続される光電変換部を形成する工程と、を備える
ことを特徴とする固体撮像装置の製造方法。
【請求項９】
前記ピニング準備層を形成する工程では、前記フローティングディフュージョンにおける前記半導体基板の表面に対し、第１導電型の不純物を注入して第２ピニング準備層も形成し、
前記第１開口部を形成した後であって、前記第１接続電極を形成する前に、前記第１開口部を通して露出された前記第２ピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分を第２ピニング層とする工程を備える
ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記第１接続電極を形成した後であって、前記層間絶縁膜を形成する前に、前記フローティングディフュージョンにおける前記第１接続電極との接続部分を除く部分に対し、前記第１接続電極をマスクの一部として用いて、前記ゲート絶縁膜を介して第１導電型の不純物を注入し、当該注入された部分に第２ピニング層を形成する工程を備える
ことを特徴とする請求項８に記載の固体撮像装置の製造方法。
【請求項１１】
前記転送ゲート電極を形成する工程と前記第１接続電極を形成する工程とは、時間的に少なくとも一部が重畳して実行される
ことを特徴とする請求項８から請求項１０の何れかに記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、基板の表層部分に受光部であるフォトダイオードを形成した、所謂、表面型固体撮像装置が用いられている。表面型固体撮像装置では、各撮像画素におけるフォトダイオードの上方が開口され（配線などが設けられていない）、当該開口部を通して外光がフォトダイオードに対し入射されるようになっている。このような固体撮像装置では、多画素化によりフォトダイオードの上方における開口サイズが縮小し、感度の劣化という問題が生じる。
【０００３】
このような問題に対して、裏面照射型の固体撮像装置や、積層型の固体撮像装置などの開発がなされている。これらの固体撮像装置では、原理的には、開口率が１００［％］であり、感度特性という観点から注目されている。特に、積層型固体撮像装置は、受光部に目標とする分光特性を有する光導電膜を用い、回路部には、目的に応じてＭＯＳ回路やＣＣＤ回路を用いたものである。このように、積層型固体撮像装置では、受光部を回路部の上方に配置することで、１００［％］の開口率の実現が可能である。従来の積層型固体撮像装置の一例を、図２３を用い説明する。
【０００４】
図２３（ａ）に示すように、積層型固体撮像装置は、半導体基板９１０のｐ型ウェル領域に、ｎ型のＣＣＤチャネル９１２、ｎ型のドレイン領域９１５、ｎ型蓄積ダイオード９１３が形成され、ＣＣＤチャネル０１２および蓄積ダイオード９１３の各周囲には、ｐ型のバリア領域９１４が形成されている。また、隣接する撮像画素間の部分には、チャネルストッパ９１１が設けられている。
【０００５】
半導体基板９１０上には、ゲート絶縁膜（図示を省略）を介して、ＣＣＤ転送電極９１６が形成され、これを被覆する状態で絶縁膜９１７ａが堆積されている。絶縁膜９１７ａにおける蓄積ダイオード９１３の上に相当する部分には、コンタクト孔が設けられ、その内壁面には引出電極９１８が形成されている。
【０００６】
絶縁膜９１７ａおよび引出電極９１８の上には、絶縁膜９１７ｂが形成され、さらにその上には、画素電極９１９、光導電膜９２０、および透明電極９２１が順に形成されている。画素電極９１９は、撮像画素単位で設けられており、各撮像画素において、引出電極９１８に接続されている。
【０００７】
積層型の固体撮像装置においては、光導電膜９２０で生成された電荷が、画素電極９１９および引出電極９１８を介して、蓄積ダイオード９１３に移動され、蓄積される。そして、所定の蓄積時間（露光時間）の後に、読出し電圧をＣＣＤ転送電極９１６に印加することにより、信号電荷を蓄積ダイオード９１３からＣＣＤチャネル（垂直ＣＣＤチャネル）９１２ｈと転送し、外部に映像信号として取り出す。
【０００８】
ここで、上述のように、従来の積層型固体撮像装置では、ｎ型の蓄積ダイオード９１３の周囲が、ｐ型不純物よりなるバリア領域９１４で囲まれているので、図２３（ｂ）に示すように、蓄積ダイオード９１３とバリア領域９１４とのｐｎ接合境界部分に空乏層９２３が存在する。従来の積層型固体撮像装置では、このような構造を採用することにより、半導体基板９１０内で発生した暗電流が、蓄積ダイオード９１３へと流入するのを防止することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−７８９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２３（ｂ）に示すように、上記従来の固体撮像装置では、蓄積ダイオード９１３のｎ型不純物領域の一部が半導体基板９１０の界面上でゲート絶縁膜と接触しており、また、ｎ型の蓄積ダイオード９１３とｐ型のバリア領域９１４とのｐｎ接合境界に発生する空乏層９２３が半導体基板９１０の界面（ゲート絶縁膜）に接触することにより、半導体基板９１０の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）を誘起するという問題を生じる。
【００１１】
なお、上記では、積層型固体撮像装置を一例に、現状および将来における問題点を指摘したが、このような問題は、積層型固体撮像装置に限らず、従来からの表面型固体撮像装置でも同様に生じ得る。
【００１２】
本発明は、このような問題の解決を図るべくなされたものであって、暗電流や残像の発生を抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
そこで、本発明は、次のような特徴を有することとした。
本発明に係る固体撮像装置は、半導体基板をベースに、複数の撮像画素が形成されてなり、各撮像画素は、入射光を光電変換して信号電荷を生成する光電変換部と、半導体基板内に形成され、光電変換部で生成された電荷を蓄積する蓄積領域と、半導体基板内において、蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、を有することを特徴とする。
【００１４】
また、本発明に係る固体撮像装置の製造方法は、半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置を製造する方法であって、次の工程を実行することを特徴とする・
・ウェル領域を形成する工程；半導体基板に対し、第１導電型の不純物を注入してウェル領域を形成する。
【００１５】
・フローティングディフュージョンを形成する工程；ウェル領域に対し、第１導電型とは反対の導電型である第２導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する。
【００１６】
・ピンニング準備層を形成する工程；蓄積領域における半導体基板の表面に対し、第１導電型の不純物を注入してピニング準備層を形成する。
・ゲート絶縁膜を形成する工程；半導体基板上にゲート絶縁膜を形成する。
【００１７】
・第１開口部を形成する工程；ゲート絶縁膜におけるフローティングディフュージョンの上に相当する領域に第１開口部を形成する。
・転送ゲート電極を形成する工程；ゲート絶縁膜上に対し、撮像画素毎に、蓄積領域からフローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する。
【００１８】
・第１接続電極を形成する工程；第１開口部を介してフローティングディフュージョンと接続する第１接続電極を形成する。
・層間絶縁膜を形成する工程；ゲート絶縁膜が形成された半導体基板上を覆うように、層間絶縁膜を形成する。
【００１９】
ピニング準備層の表面の一部を露出させる工程；層間絶縁膜およびゲート絶縁膜に対し、第２開口部を形成し、ピニング準備層の表面の一部を露出させる。
・ピニング層を形成する工程；第２開口部を通して露出されたピニング準備層の一部に対し、第２導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする。
【００２０】
・第２接続電極を形成する工程；第２開口部に第２接続電極を形成する。
・光電変換部を形成する工程；層間絶縁膜上に対し、撮像画素毎に、第２接続電極と接続される光電変換部を形成する
【発明の効果】
【００２１】
本発明に係る固体撮像装置では、光電変換部で生成された電荷を蓄積する蓄積領域に対して、その一部を覆う状態で、ピニング層が形成されている、という構成を採用する。そして、ピニング層は、蓄積領域のｐｎ接合境界に発生する空乏層が、半導体基板の表面（ゲート絶縁膜）に接したり、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の半導体基板界面に接したりするのを抑制し、これより電荷の再結合を抑制する機能を有する。
【００２２】
従って、本発明に係る固体撮像装置では、半導体基板界面やＳＴＩ界面の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００２３】
本発明に係る固体撮像装置の製造方法では、ピニング準備層を形成する工程からピニング層を形成する工程までを実施することにより、蓄積領域の一部を覆う状態、即ち、第２接続電極との接続部分を除く部分を覆う状態で、ピニング層を形成する。よって、本発明に係る固体撮像装置の製造方法を以って製造された固体撮像装置では、蓄積領域における第２接続電極との接続部分を除く部分がピニング層で覆われることとなり、蓄積領域のｐｎ接合境界に発生する空乏層が、半導体基板の表面（ゲート絶縁膜）に接したり、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の半導体基板界面に接したりするのを抑制することができる。
【００２４】
従って、本発明に係る固体撮像装置の製造方法では、半導体基板界面やＳＴＩ界面の未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生が抑制される固体撮像装置を製造することができる。
【００２５】
なお、本発明に係る固体撮像装置の製造方法では、蓄積領域への第２接続電極の接続に際して、当該接続部分の導電型を反転させているので、蓄積領域と第２接続電極との間でのオーミックな電気的接続を実現することができる。
【００２６】
以上のように、本発明に係る固体撮像装置、および本発明に係る固体撮像装置の製造方法を用い製造された固体撮像装置では、蓄積領域で所定の間蓄積されている信号の劣化や信号電荷の読出し時における残像の発生が抑制される。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１に係る固体撮像装置１の概略構成を示す模式ブロック図である。
【図２】固体撮像装置１の要部構成（撮像画素１００の構成）を示す模式断面図である。
【図３】固体撮像装置１における撮像画素１００の構成を示す模式平面図である。
【図４】固体撮像装置１の製造工程の一部を示す模式断面図である。
【図５】固体撮像装置１の製造工程の一部を示す模式断面図である。
【図６】固体撮像装置１の製造工程の一部を示す模式断面図である。
【図７】実施の形態２に係る固体撮像装置の要部構成（撮像画素２００の構成）を示す模式断面図である。
【図８】実施の形態２に係る固体撮像装置の製造工程の一部を示す模式断面図である。
【図９】実施の形態２に係る固体撮像装置の製造工程の一部を示す模式断面図である。
【図１０】変形例に係る製造工程の一部を示す模式断面図である。
【図１１】変形例に係る製造工程の一部を示す模式断面図である。
【図１２】実施の形態３に係る固体撮像装置３の概略構成を示す模式ブロック図である。
【図１３】固体撮像装置３の要部構成（撮像画素３００の構成）を示す模式断面図である。
【図１４】固体撮像装置３における撮像画素３００の構成を示す模式平面図である。
【図１５】固体撮像装置３の製造工程の一部を示す模式断面図である。
【図１６】固体撮像装置３の製造工程の一部を示す模式断面図である。
【図１７】固体撮像装置３の製造工程の一部を示す模式断面図である。
【図１８】実施の形態４に係る固体撮像装置４の概略構成を示す模式ブロック図と、一の撮像画素４００を取り出して示す模式回路図である。
【図１９】固体撮像装置４の要部構成（撮像画素４００の構成）を示す模式断面図である。
【図２０】固体撮像装置４における撮像画素４００の構成を示す模式平面図である。
【図２１】固体撮像装置４の製造工程の一部を示す模式断面図である。
【図２２】固体撮像装置４の製造工程の一部を示す模式断面図である。
【図２３】従来技術に係る固体撮像装置の構成を示す模式断面図と、一部拡大図である。
【発明を実施するための形態】
【００２８】
以下では、本発明を実施するための形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いる一例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。
【００２９】
［実施の形態１］
１．固体撮像装置１の全体構成
実施の形態１に係る固体撮像装置１の全体構成について、図１を用い説明する。
【００３０】
図１に示すように、実施の形態１に係る固体撮像装置１では、複数の撮像画素１００がＸ−Ｙ面方向にマトリクス状（行列状）に配列され、これより画素アレイ１０が構成されている。画素アレイ１０に対しては、パルス発生回路２１、垂直シフトレジスタ２２、および水平シフトレジスタ２３が接続されている。
【００３１】
２．撮像画素１００の構成
固体撮像装置１の要部構成について、図２および図３を用い説明する。図２は、固体撮像装置１の一部（一の撮像画素１００）の模式断面図であり、図３は、その模式平面図である。そして、図２に示す断面は、図３に示す撮像画素１００のＡ−Ａ‘断面である。
【００３２】
図２に示すように、固体撮像装置１は、ｐ型のウェル領域が形成された半導体基板１０１をベースに形成されている。半導体基板１０１では、素子分離層（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１０２とｐ＋層であるチャネルストッパ１０３により撮像画素１００毎に区画されている。
【００３３】
図２に示すように、各撮像画素１００では、半導体基板１０１のＺ軸方向上側の表層部分に、ｎ＋層である蓄積ダイオード１０４、フローティングディフュージョン１０５、およびリセットトランジスタのドレイン（以下では、単に「リセットドレイン」と記載する。）１０６が形成されている。半導体基板１０１のＺ軸方向上面には、ゲート絶縁膜１０８、層間絶縁膜１０９，１１５，１１８，１２１が順に積層形成されている。そして、層間絶縁膜１２１の上には、画素電極１２５を介した状態で光導電膜１２６が積層され、光導電膜１２６の上には、透明電極１２７が設けられている。
【００３４】
画素電極１２６は、撮像画素１００毎に分離形成されており、接続電極１１０，１２２により蓄積ダイオード１０４に接続されている。なお、撮像画素１００のサイズは、画素電極１２６のサイズにより規定されている。
【００３５】
ゲート絶縁膜１０８上には、蓄積ダイオード１０４とフローティングディフュージョン１０５との間を跨ぐ状態で転送トランジスタのゲート（以下では、単に「転送ゲート」と記載する。）１１２が形成され、フローティングディフュージョン１０５とリセットドレイン１０６との間を跨ぐ状態でリセットトランジスタのゲート（以下では、単に「リセットゲート」と記載する。）１１４が形成されている。また、ゲート絶縁膜１０８には、フローティングディフュージョン１０５の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン１０５に接続する増幅トランジスタのゲート（以下では、単に「増幅ゲート」と記載する。）１１３が設けられている。
【００３６】
層間絶縁膜１１５における層間絶縁膜１０９との境界部分には、配線１１６，１１７が設けられ、このうち、配線１１７は、接続電極１１１を介してリセットドレイン１０６に接続されている。配線１１７は、電源電圧端子Ｖｄｄに接続されており、リセットドレイン１０６のドレイン電圧は、Ｖｄｄとなっている。
【００３７】
同様に、層間絶縁膜１１８における層間絶縁膜１１５との境界部分には、配線１１９，１２０が設けられ、層間絶縁膜１２１における層間絶縁膜１１８との境界部分には、配線１２３，１２４が設けられている。
【００３８】
ここで、半導体基板１０１における表層部分には、蓄積ダイオード１０４の接続電極１１０との接続部分を除く部分を覆うように、ｐ＋層であるピニング層１０７が形成されている。なお、蓄積ダイオード１０４は、ｎ＋層であり、ｐ＋層であるピニング層１０７とで、部分埋め込みダイオード構造が構成される。ピニング層１０７は、蓄積ダイオード１０４と半導体基板１０１のｐウェル領域とのｐｎ接合境界に発生する空乏層が、半導体基板１０１の表面（ゲート絶縁膜１０８）に接したり、素子分離層１０２の半導体基板１０１界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
【００３９】
図３に示すように、各撮像画素１００では、Ｘ軸方向の左側から順に、表層がピニング層１０７で覆われた蓄積ダイオード１０４（図３では、図示を省略。）、転送ゲート１１２、フローティングディフュージョン１０５、リセットゲート１１４、およびリセットドレイン１０６が設けられている。そして、フローティングディフュージョン１０５に接続された増幅ゲート１１３は、図のＹ軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅トランジスタのソース（以下では、単に「増幅ソース」と記載する。）１２８と、増幅トランジスタのドレイン（以下では、単に「増幅ドレイン」と記載する。）１２９が設けられている。
【００４０】
増幅ソース１２８および増幅ドレイン１２９には、それぞれ接続電極１３０，１３１が接続されている。
本実施の形態に係る固体撮像装置１では、転送ゲート１１２、リセットゲート１１４および増幅ゲート１１３は、例えば、Ｐｏｌｙ−Ｓｉから形成されており、また、接続電極１１０，１１１，１２２，１３０，１３１などは、コンタクト孔にタングステン（Ｗ）からなるプラグを形成することにより形成されている。
【００４１】
また、固体撮像装置１における光導電膜１２６は、例えば、アモルファスシリコンや無機光導電材料などから形成されている。
なお、図２などでは、図示を省略しているが、透明電極１２７の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
【００４２】
３．固体撮像装置１の駆動
図２のＺ軸方向の上方よりの光は、透明電極１２７を通して光導電膜１２６に入射される。光導電膜１２６は、画素電極１２５と透明電極１２７とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。ここで、透明電極１２７と画素電極１２５との間での電位差が、光導電膜１２６に印加されるバイアス電圧となる。
【００４３】
リセットゲート１１４への信号の入力により、ゲートをオンにすることで、フローティングディフュージョン１０５の電位がドレイン電圧Ｖｄｄにリセットされる。そして、上記のように光導電膜１２６で生成された電荷は、画素電極１２５から接続電極１２２および接続電極１１０を介して蓄積ダイオード１０４に転送され、一時的に蓄積される。
【００４４】
なお、本実施の形態に係る固体撮像装置１では、受光している期間中は蓄積ダイオード１０４のフローティング状態が維持されている。
次に、転送ゲート１１３がオンにされることにより、フローティングディフュージョン１０５の電位が、蓄積ダイオード１０４に蓄積された信号電荷量に応じて、変動する。そして、フローティングディフュージョン１０５の電位の変動量を、増幅ゲート１１３を介して増幅トランジスタで増幅し、外部に信号として出力することになる。
【００４５】
４．効果
以上の構成を有する本実施の形態に係る固体撮像装置１では、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成を採用するので、蓄積ダイオード１０４と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００４６】
以上より、光導電膜１２６で生成された信号電荷が、蓄積ダイオード１０４に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
【００４７】
５．固体撮像装置１の製造方法
固体撮像装置１の製造方法について、図４から図６を用い、要部となる工程を説明する。
【００４８】
図４（ａ）に示すように、半導体基板１０１０のｐ型ウェル領域に対して、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離層１０２を形成する。具体的には、半導体基板１０１０に対して、分離領域とする部分に対しドライエッチングなどにより溝（例えば、深さが２００［ｎｍ］〜４００［ｎｍ］）を形成する。そして、形成した溝と半導体基板１０１０界面との欠陥領域を低減するために、例えば、酸化膜厚が１０［ｎｍ］〜２０［ｎｍ］の熱酸化により犠牲酸化などを行い、次に、ホウ素（Ｂ）を、例えば、１０［ｋｅＶ］〜２０［ｋｅＶ］、１×１０１３［ｃｍ−２］〜３×１０１３［ｃｍ−２］の条件を以って、イオン注入してｐ＋層であるチャネルストッパ１０３を形成する。次に、形成した溝内を絶縁材料で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化することにより、素子分離層１０２が形成できる。
【００４９】
次に、図４（ｂ）に示すように、蓄積ダイオード１０４、フローティングディフュージョン１０５、およびリセットドレイン１０６をそれぞれ形成しようとする箇所に対応して開口５００ｈ１，５００ｈ２，５００ｈ３が設けられたマスク５００を、半導体基板１０１０の上面１０１０ｆに積層形成する。そして、マスク５００の開口５００ｈ１，５００ｈ２，５００ｈ３を通して、リン（Ｐ）やヒ素（Ａｓ）を、例えば、５０［ｋｅＶ］〜８０［ｋｅＶ］、１×１０１４［ｃｍ−２］〜２×１０１５［ｃｍ−２］の条件を以って、半導体基板１０１０に注入することにより、蓄積ダイオード準備層１０４０、フローティングディフュージョン１０５、およびリセットドレイン１０６が形成される。
【００５０】
図４（ｃ）に示すように、蓄積ダイオード準備層１０４０に対応する部分に開口５０１ｈを有するマスク５０１を積層形成し、マスク５０１の開口５０１ｈを通して半導体基板１０１における蓄積ダイオード準備層１０４０の表層部分にホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入し、表層がピニング準備層１０７０で覆われた蓄積ダイオード準備層１０４１を形成する。
【００５１】
なお、図４（ｃ）などでは、説明の便宜上、蓄積ダイオード準備層１０４１とピニング準備層１０７０との相対的な層厚の関係を模式的なものとしている。実際の蓄積ダイオード準備層１０４１の層厚と、ピニング準備層１０７０の層厚とは、例えば、完成後の固体撮像装置１において、蓄積ダイオード１０４の層厚に対し、ピニング層１０７の層厚が１／４０〜１／１０の範囲の相対的な関係となるように設定することができる。より具体的には、例えば、完成後の固体撮像装置１において、蓄積ダイオード１０４の層厚を１００［ｎｍ］〜３００［ｎｍ］とするとき、ピニング層１０７の層厚が１０［ｎｍ］〜２０［ｎｍ］程度となるようにすることができる。なお、ここに示した一例は、撮像画素１００の一辺のサイズを、１．１［μｍ］〜１．４［μｍ］としたときのものである。
【００５２】
図５（ａ）に示すように、熱酸化、あるいはプラズマ酸化などにより、半導体基板１０１の表面１０１ｆにゲート絶縁膜１０８０（例えば、膜厚が５［ｎｍ］〜１０［ｎｍ］）を形成する。
【００５３】
次に、図５（ｂ）に示すように、ゲート絶縁膜１０８０におけるフローティングディフュージョン１０５の上に相当する箇所にコンタクト孔を設け、その状態で、熱ＣＶＤ法、またはプラズマＣＶＤ法などにより、Ｐｏｌｙ−Ｓｉ膜（例えば、膜厚が１００［ｎｍ］〜２００［ｎｍ］）を堆積させた後、フォトリソグラフィ法などにより所定形状のレジストパターンを形成し（図示を省略）、Ｐｏｌｙ−Ｓｉ膜を選択的にエッチングすることで、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４などを形成する。
【００５４】
ここで、上述のように、予めゲート絶縁膜１０８１のフローティングディフュージョン１０５の上に開けたコンタクト孔１０８１ｈにより、増幅ゲート１１３は、フローティングディフュージョン１０５に電気的にコンタクトをとった状態となる。
【００５５】
次に、図５（ｃ）に示すように、ゲート絶縁膜１０８１および転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を覆うように、層間絶縁膜１０９０（例えば、膜厚が５００［ｎｍ］〜１０００［ｎｍ］）を積層形成する。層間絶縁膜１０９０は、ＣＶＤ酸化膜である。
【００５６】
次に、図６（ａ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜１０９における蓄積ダイオード準備層１０４０とリセットドレイン１０６に各々相当する箇所にコンタクト孔１０９ｈ１，１０９ｈ２を開ける。そして、層間絶縁膜１０９に開けたコンタクト孔１０９ｈ１を通して、蓄積ダイオード準備層１０４０の表層に対し選択的にリン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］〜６０［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入し、コンタクト孔１０９ｈ１に面する部分をｎ型の層に変換する。これより、コンタクト孔１０９ｈ１に面していない部分に残るｐ＋層がピニング層１０７となり、変換された部分を含むｎ＋層の部分が蓄積ダイオード１０４となる。
【００５７】
なお、図６（ａ）に示す状態で、コンタクト孔１０９ｈ２に対してもリン（Ｐ）、またはヒ素（Ａｓ）がイオン注入されることになるが、コンタクト孔１０９ｈ２の底に存在するリセットドレイン１０６は、もともとｎ＋層であるので、イオン注入によっても導電型の変化を生じない。
【００５８】
次に、図６（ｂ）に示すように、層間絶縁膜１０９のコンタクト孔１０９ｈ１，１０９ｈ２に対しタングステン（Ｗ）のプラグ埋込みを行い、接続電極１１０，１１１を形成する。接続電極１１０，１１１は、ｎ＋層である蓄積ダイオード１０４およびリセットドレイン１０６に対してオーミックな電気接続がなされる。
【００５９】
次に、図６（ｃ）に示すように、ＣＶＤ酸化膜である層間絶縁膜１１５，１１８，１２１（例えば、膜厚が５００［ｎｍ］〜１０００［ｎｍ］）の積層形成と、配線１１６，１１７，１１９，１２０，１２３，１２４の形成とを行う。ここで、配線１１６，１１７，１１９，１２０，１２３，１２４は、アルミニウム（Ａｌ）、銅（Ｃｕ）などを用い、例えば、２００［ｎｍ］〜３００［ｎｍ］の膜厚で形成できる。
【００６０】
この後、図示を省略しているが、層間絶縁膜１１５，１１８，１２１に開けたコンタクト孔１２１ｈに対し、タングステン（Ｗ）などのプラグを埋め込んで接続電極１２２を形成し（図２を参照。）、さらにその上に、画素電極１２５、光導電膜１２６、透明電極１２７の順に積層形成する。
【００６１】
画素電極１２５の形成は、例えば、層間絶縁膜１２１上にアルミニウム（Ａｌ）やタングステン（Ｗ）、モリブデン（Ｍｏ）などからなる金属膜（例えば、膜厚が１００［ｎｍ］〜３００［ｎｍ］）を堆積し、フォトリソグラフィ法およびエッチング法を用い、撮像画素１００ごとに分離する。この画素電極１２５の面積が、撮像画素１００のサイズを規定する。
【００６２】
光導電膜１２６の形成は、例えば、プラズマＣＶＤ法やスパッタリング法などを用い、撮像目的に応じた分光感度特性を有するα−Ｓｉ膜や無機の光導電膜（例えば、膜厚が１００［ｎｍ］〜１０００［ｎｍ］）などを堆積することで行うことができる。
【００６３】
透明電極１２７の形成は、例えば、光導電膜１２６上にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）やＺｎＯを材料を用い、スパッタリング法やＣＶＤ法により、例えば、数十［ｎｍ］〜数百［ｎｍ］の膜厚で堆積して行うことができる。
【００６４】
固体撮像装置１では、光導電膜１２６と、この膜をＺ軸方向上下から挟む画素電極１２５および透明電極１２７とにより、光電変換部（センサ部）が構成される。
なお、図示を省略しているが、上記工程を実行の後、透明電極１２７上に、例えば、有機材料などを用いオンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置１が形成される。
【００６５】
以上のように製造された固体撮像装置１は、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成を採用するので、蓄積ダイオード１０４と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００６６】
［実施の形態２］
１．固体撮像装置における撮像画素２００の構成
本実施の形態に係る固体撮像装置における撮像画素２００の要部構成について、図７を用い説明する。図７は、固体撮像装置の一部（一の撮像画素２００）の模式断面図であり、上記実施の形態１に係る固体撮像装置１と同一構成部分には、同一の符号を付している。
【００６７】
図７に示すように、本実施の形態に係る固体撮像装置では、各撮像画素２００におけるフローティングディフュージョン２０５に対し、半導体基板１０１界面側の一部を覆う状態で、ピニング層２０７が形成されている点で、上記実施の形態１に係る固体撮像装置１と相違する。具体的に、ピニング層２０７は、フローティングディフュージョン２０５における増幅ゲート１１３との接続部分を除く部分を覆う状態で形成されている。
【００６８】
なお、本実施の形態においても、蓄積ダイオード１０４における接続電極１１０との接続部分を除く部分がピニング層１０７で覆われている。
また、本実施の形態に係る固体撮像装置は、上記構成を除き、実施の形態１に係る固体撮像装置１と同じ構成を有している。
【００６９】
フローティングディフュージョン２０５に対し、半導体基板１０１界面側の一部（増幅ゲート１１３との接続部分を除く部分）を覆う状態で形成されているピニング層２０７も、ｎ＋層であるフローティングディフュージョン２０５とは反対の導電型であるｐ＋層であり、フローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとのｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００７０】
２．効果
以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード１０４において、接続電極１１０との接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７で覆われているという構成に加え、フローティングディフュージョン２０５において、増幅ゲート１１３との接続部分を除く部分について、その表層（半導体基板１０１界面）もｐ＋層であるピニング層２０７で覆われているという構成を採用するので、蓄積ダイオード１０４およびフローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００７１】
以上より、光導電膜１２６で生成された信号電荷が、蓄積ダイオード１０４やフローティングディフュージョン２０５に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
【００７２】
３．固体撮像装置の製造方法
本実施の形態に係る固体撮像装置の製造方法について、図８および図９を用い、上記実施の形態１との差異を中心に説明する。
【００７３】
図８（ａ）に示すように、半導体基板１０１におけるｐ型ウェル内に、素子分離層１０２、チャネルストッパ１０３、蓄積ダイオード準備層１０４０、ＦＤ準備層２０５０、およびリセットドレイン１０６をそれぞれの撮像画素２００について形成する。これらの形成方法については、上記実施の形態１の製造方法を用いることができる。そして、各撮像画素２００における蓄積ダイオード準備層１０４０、およびＦＤ準備層２０５０の上方に開口５０２ｈ１，５０２ｈ２が開けられたマスク５０２を配する。
【００７４】
図８（ｂ）に示すように、マスク５０２の開口５０２ｈ１，５０２ｈ２を通して基板表面１０１ｆにホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入することで、蓄積ダイオード準備層１０４１およびＦＤ準備層２０５１の表層部分にピニング準備層１０７０，２０７０を形成する。なお、図８（ｂ）に示すように、この状態においては、ピニング準備層１０７０，２０７０は、蓄積ダイオード準備層１０４１およびＦＤ準備層２０５１における全体を覆う状態となっている。
【００７５】
次に、図８（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜１０８１（例えば、膜厚が５［ｎｍ］〜１０［ｎｍ］）を形成し、ゲート絶縁膜１０８１におけるフローティングディフュージョン２０５の増幅ゲート１１３を接続しようとする箇所に開口１０８１ｈを開ける。そして、当該開口１０８１ｈを通して、リン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］〜６０［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入することにより、開口１０８１ｈ下の部分がｎ＋層に変換することができる。
【００７６】
図８（ｃ）に示すように、ｎ＋層である領域がフローティングディフュージョン２０５であり、ｐ＋層のまま残った部分がピニング層２０７である。
次に、図９（ａ）に示すように、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ−Ｓｉ膜（例えば、膜厚が１００［ｎｍ］〜２００［ｎｍ］）を堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン２０５について、上記のように、増幅ゲート１１３との接続部分がｎ＋層に変換されているので、フローティングディフュージョン２０５と増幅ゲート１１３とのオーミックな電気的接続がなされる。
【００７７】
次に、図９（ｂ）に示すように、ゲート絶縁膜１０８１および転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を覆うように、層間絶縁膜１０９０（例えば、膜厚が５００［ｎｍ］〜１０００［ｎｍ］）を積層形成する。層間絶縁膜１０９０は、ＣＶＤ酸化膜である。
【００７８】
次に、図９（ｃ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜１０９における蓄積ダイオード準備層１０４０とリセットドレイン１０６に各々相当する箇所にコンタクト孔１０９ｈ１，１０９ｈ２を開ける。そして、層間絶縁膜１０９に開けたコンタクト孔１０９ｈ１を通して、蓄積ダイオード準備層１０４０の表層に対し選択的にリン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］〜６０［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入し、コンタクト孔１０９ｈ１に面する部分をｎ型の層に変換する。これより、コンタクト孔１０９ｈ１に面していない部分に残るｐ＋層がピニング層１０７となり、変換された部分を含むｎ＋層の部分が蓄積ダイオード１０４となる。
【００７９】
なお、上記実施の形態１と同様に、コンタクト孔１０９ｈ２に対してもリン（Ｐ）、またはヒ素（Ａｓ）がイオン注入されることになるが、コンタクト孔１０９ｈ２の底に存在するリセットドレイン１０６は、もともとｎ＋層であるので、イオン注入によっても導電型の変化を生じない。
【００８０】
この後の製造工程については、上記実施の形態１と同様である。
以上のように製造された固体撮像装置は、蓄積ダイオード１０４およびフローティングディフュージョン２０５のそれぞれにおいて、接続電極１１０および増幅ゲート１１３との各接続部分を除く部分について、その表層（半導体基板１０１の界面）がｐ＋層であるピニング層１０７，２０７で覆われているという構成を採用するので、蓄積ダイオード１０４およびフローティングディフュージョン２０５と半導体基板１０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板１０１の界面（ゲート絶縁膜１０８）や素子分離層１０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【００８１】
［変形例］
上記実施の形態２に係る固体撮像装置の製造方法の変形例について、図１０および図１１を用い、上記実施の形態２との差異部分を中心に説明する。なお、図１０および図１１は、上記実施の形態２に係る製造方法の説明で用いた図８（ａ）から図８（ｃ）および図９（ａ）に相当する工程である。
【００８２】
図１０（ａ）に示すように、半導体基板１０１におけるｐ型ウェル内に、素子分離層１０２、チャネルストッパ１０３、蓄積ダイオード準備層１０４０、ＦＤ準備層２０５０、およびリセットドレイン１０６をそれぞれの撮像画素２００について形成し、各撮像画素２００における蓄積ダイオード準備層１０４０の上方に開口５０３ｈが開けられたマスク５０３を配する。
【００８３】
次に、図１０（ｂ）に示すように、マスク５０３の開口５０３ｈを通して、基板表面にホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入することで、蓄積ダイオード準備層１０４１の表層部分にピニング準備層１０７０を形成する。
【００８４】
次に、図１０（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜１０８１（例えば、膜厚が５［ｎｍ］〜１０［ｎｍ］）を形成し、ゲート絶縁膜１０８１におけるフローティングディフュージョン２０５の増幅ゲート１１３を接続しようとする箇所に開口１０８１ｈを開ける。
【００８５】
次に、図１１（ａ）に示すように、転送ゲート１１２、増幅ゲート１１３、およびリセットゲート１１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ−Ｓｉ膜（例えば、膜厚が１００［ｎｍ］〜２００［ｎｍ］）を堆積し、その後、選択的にエッチングすることにより行われる。なお、ＦＤ準備層２０５０については、ｎ＋層のままで維持されているので、ＦＤ準備層２０５０と増幅ゲート１１３とのオーミックな電気的接続がなされる。
【００８６】
次に、図１１（ｂ）に示すように、フローティングディフュージョン２０５の上方に当たる部分に開口５０４ｈが開けられたマスク５０４を配し、開口５０４ｈを通し、ホウ素（Ｂ）を、例えば、１５［ｋｅＶ］〜２０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入する。このイオン注入は、ゲート絶縁膜１０８１を通してなされ、開口５０４ｈ内における増幅ゲート１１３の接続部分を除く部分について、ピニング層２０７が形成される。即ち、開口５０４ｈ内で、増幅ゲート１１３がマスクとして機能している。
【００８７】
この後、上記実施の形態２に係る製造方法と同じ工程を実行することにより、上記実施の形態２に係る固体撮像装置を製造することができる。
［実施の形態３］
１．固体撮像装置３の全体構成
実施の形態３に係る固体撮像装置３の全体構成について、図１２を用い説明する。
【００８８】
図１２に示すように、実施の形態３に係る固体撮像装置３は、走査回路にＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）を用いた固体撮像装置であって、複数の撮像画素３００がＸ−Ｙ面方向にマトリクス状（行列状）に配列されている。マトリクス状に配列された複数の撮像画素３００に対しては、列毎に垂直ＣＣＤ３１が設けられており、複数の撮像画素３００のＹ軸方向下方に水平ＣＣＤ３２が配され、水平ＣＣＤ３２からの出力信号は、アンプ３３を介して出力される。
【００８９】
２．撮像画素３００の構成
固体撮像装置３の要部構成について、図１３および図１４を用い説明する。図１３は、固体撮像装置３の一部（一の撮像画素３００）の模式断面図であり、図１４は、その模式平面図である。そして、図１３に示す断面は、図１４に示す撮像画素３００のＢ−Ｂ‘断面である。
【００９０】
図１３に示すように、固体撮像装置３は、半導体基板３０１をベースにし、そのｐ型ウェル内に形成された蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１を有する。蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１は、それぞれｎ型の不純物をイオン注入して形成された領域である。なお、撮像画素３００間を区画するように、分離層３０２が形成されている。
【００９１】
蓄積ダイオード３０４、読出しゲート３０５、および垂直ＣＣＤ３１などが形成された半導体基板３０１の上を覆うように、ゲート絶縁膜３０８が形成され、さらにその上であって、読出しゲート３０５から垂直ＣＣＤ３１までの間の領域に転送電極３５が形成されている。なお、図１４に示すように、固体撮像装置３では、撮像画素３００に対して２つの転送電極３４，３５が設けられているが、図１３では、図示の都合上、転送電極３５だけを描いている。
【００９２】
ゲート絶縁膜３０８および転送電極３５の上には、層間絶縁膜３０９が積層形成されており、その上には、画素電極３２５、光導電膜３２６、および透明電極３２７が順に積層形成されている。
【００９３】
層間絶縁膜３０９には、画素電極３２５と蓄積ダイオード３０４との間を結ぶコンタクト孔が開けられており、タングステン（Ｗ）などのプラグが埋め込まれて、接続電極３１０が形成されている。接続電極３１０は、撮像画素３００毎に、画素電極３２５と蓄積ダイオード３０４とを接続している。
【００９４】
蓄積ダイオード３０４に対しては、その半導体基板３０１の界面側を覆うように、ピニング層３０７が形成されている。ピニング層３０７は、上記実施の形態１，２と同様に、蓄積ダイオード３０４を構成するｎ型とは反対のｐ型の不純物をイオン注入することにより形成されており、接続電極３１０との接続部分を除く蓄積ダイオード３０４の半導体基板３０１界面を覆っている。
【００９５】
なお、蓄積ダイオード３０４は、半導体基板３０１の界面側に形成されたピニング層３０７とで部分埋め込みダイオード構造を構成する。
ここで、光導電膜３２６は、上記実施の形態１，２と同様に、例えば、アモルファスＳｉや無機光導電膜により構成されている。そして、光導電膜３２６と、これを挟む状態で形成された画素電極３２５および透明電極３２７とにより、光電変換部を構成する。透明電極３２７と画素電極３２５との間での電位差が、光導電膜３２６に印加されるバイアス電圧となる。
【００９６】
蓄積ダイオード３０４は、接続電極３１０との接続部分を除く部分がピニング層３０７により覆われているため、図１４に示すように、固体撮像装置３を上方より見ると、ピニング層３０７および接続電極３１０により蓄積ダイオード３０４は隠れて見えないことになる。
【００９７】
なお、図１３では、図示を省略しているが、固体撮像装置３には、各撮像画素３００毎にオンチップカラーフィルタやオンチップマイクロレンズが形成されている。
３．固体撮像装置３の駆動
図１３のＺ軸方向の上方よりの光は、透明電極３２７を通して光導電膜３２６に入射される。光導電膜３２６は、画素電極３２５と透明電極３２７とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。生成された電荷は、画素電極３２５から接続電極３１０を介して蓄積ダイオード３０４に転送され、一時的に蓄積ダイオード３０４に蓄積される。
【００９８】
なお、本実施の形態に係る固体撮像装置３でも、受光している期間中は蓄積ダイオード３０４のフローティング状態が維持されている。
次に、蓄積ダイオード３０４に一時的に蓄積された電荷は、転送電極３４，３５に読出しパルス、転送パルスを印加することにより、読出しゲート３０５から垂直ＣＣＤ３１および水平ＣＣＤ３２などを介して、外部に信号として出力されることになる。
【００９９】
４．効果
以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード３０４において、接続電極３１０との接続部分を除く部分について、その表層（半導体基板３０１の界面）がｐ＋層であるピニング層３０７で覆われているという構成を採用するので、蓄積ダイオード３０４と半導体基板３０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板３０１の界面（ゲート絶縁膜３０８）や分離層３０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【０１００】
以上より、光導電膜３２６で生成された信号電荷が、蓄積ダイオード３０４に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
【０１０１】
なお、蓄積ダイオード３０４では、接続電極３１０との接続部分が、ｎ＋層であるので、オーミックな電気的接続も実現されている。
５．固体撮像装置３の製造方法
本実施の形態に係る固体撮像装置３の製造方法について、図１５から図１７を用い、要部となる工程を説明する。
【０１０２】
図１５（ａ）に示すように、半導体基板３０１０のｐ型ウェル内に、ＣＣＤおよび拡散層で構成される素子部を分離する分離層３０２を形成する。分離層３０２は、ｐ＋層である。
【０１０３】
次に、図１５（ｂ）に示すように、リン（Ｐ）やヒ素（Ａｓ）を適切な条件でイオン注入することにより、蓄積ダイオード準備層３０４０、読出しゲート３０５、および垂直ＣＣＤ３１を形成する。
【０１０４】
図１６（ａ）に示すように、蓄積ダイオード準備層３０４１の上に開口５０５ｈが開けられたマスク５０５を配する。そして、開口５０５ｈを通して、例えば、ホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入することにより、蓄積ダイオード準備層３０４１の半導体基板３０１表面側に、ｐ＋層であるピニング準備層３０７０を形成する。
【０１０５】
次に、図１６（ｂ）に示すように、熱酸化法、またはプラズマ熱酸化法などにより、半導体基板３０１の表面にゲート絶縁膜３０８０（例えば、膜厚が２０［ｎｍ］〜３０［ｎｍ］）を形成する。そして、図１７（ａ）に示すように、熱ＣＶＤ法、またはプラズマＣＶＤ法などにより、ゲート絶縁膜３０８０上に、Ｐｏｌｙ−Ｓｉ膜である転送電極準備膜３５０（例えば、膜厚が１００［ｎｍ］〜２００［ｎｍ］）を形成し、転送電極３５を形成しようとする箇所を除く部分が開口されたマスク５０６を配する。マスク５０６は、フォトリソグラフィ法により形成することができる。
【０１０６】
次に、図１７（ｂ）に示すように、選択的なエッチングを行うことにより、転送電極３５が形成できる。なお、図示を省略しているが、転送電極３４についても、同じ工程で形成される。
【０１０７】
図１７（ｃ）に示すように、転送電極３５およびゲート絶縁膜３０８０の上に、ＣＶＤ酸化膜である層間絶縁膜３０９（例えば、膜厚が３００［ｎｍ］〜６００［ｎｍ］）を形成し、フォトリソグラフィ法およびエッチング法により、蓄積ダイオード３０４の上部となる位置にコンタクト孔３０９ｈを開ける。このとき、ゲート絶縁膜３０８についても開口する。そして、開口３０９ｈを通して、リン（Ｐ）またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］〜６０［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入し、コンタクト孔３０９ｈの下部におけるｐ＋層部分をｎ＋層に変換する。これにより、コンタクト孔３０９ｈの底部には、ｎ＋層である蓄積ダイオード３０４が露出し、その他の部分の表層は、ピニング層３０７で覆われることになる。
【０１０８】
図示を省略しているが、この後、コンタクト孔３０９ｈに対してタングステン（Ｗ）からなるプラグを埋め込み、接続電極３１０を形成する。そして、その後、上記実施の形態１，２などと同様に、画素電極３２５、光導電膜３２６、および透明電極３２７を順に積層形成する。
【０１０９】
また、有機材料などからなるオンチップカラーフィルタおよびオンチップマイクロレンズを積層形成することで、固体撮像装置３が完成する。
以上のように製造された固体撮像装置３は、蓄積ダイオード３０４において、接続電極３１０との接続部分を除く部分について、その表層（半導体基板３０１の界面）がｐ＋層であるピニング層３０７で覆われているという構成を採用するので、蓄積ダイオード３０４と半導体基板３０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板３０１の界面（ゲート絶縁膜１０８）や分離層３０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【０１１０】
［実施の形態４］
１．固体撮像装置４の全体構成
本実施の形態に係る固体撮像装置４の全体構成について、図１８を用い説明する。
【０１１１】
図１８（ａ）に示すように、本実施の形態に係るＭＯＳ型の固体撮像装置４では、複数の撮像画素４００がマトリクス状（行列状）に配列され、これより画素アレイ４０が構成されている。画素アレイ４０に対しては、パルス発生回路５１、垂直シフトレジスタ５２、および水平シフトレジスタ５３が接続されている。
【０１１２】
垂直シフトレジスタ５２および水平シフトレジスタ５３は、例えば、ともにダイナミック回路部であって、パルス発生回路５１からのタイミングパルスの印加に呼応して、各撮像画素４００に対して、順次、駆動パルスを出力する。各撮像画素４００からは、駆動パルスに応じて画素信号を出力する。
【０１１３】
２．撮像画素４００の構成
図１８（ｂ）に示すように、撮像画素４００は、１つのフォトダイオード４００ＰＤと３つのトランジスタ４００ＴＸ，４００ＳＦ，４００ＲＳを有する。フォトダイオード４００ＰＤの一端は、接地されており、他端は、転送トランジスタ４００ＴＸのソースに接続されている。転送トランジスタ４００ＴＸのドレインは、フローティングディフュージョン４００ＦＤを経て、増幅トランジスタ４００ＳＦのゲートおよびリセットトランジスタ４００ＲＳのソースに接続されている。増幅トランジスタ４００ＳＦのドレインは、電源電圧ＶＤＤに接続されており、ソースは信号線に接続されている。
【０１１４】
フォトダイオード４００ＰＤは、各撮像画素４００に入射された光の強度に応じて、信号電荷を生成する光電変換機能を有する素子部である。転送トランジスタ４００ＴＸは、ゲートへの転送制御信号に従って、信号電荷をフォトダイオード４００ＰＤからフローティングディフュージョン４００ＦＤに転送するための素子部である。
【０１１５】
増幅トランジスタ４００ＳＦは、フローティングディフュージョン４００ＦＤに転送された信号電荷を、信号線に出力する素子部である。リセットトランジスタ４００ＲＳは、転送トランジスタ４００ＴＸのドレイン、およびフローティングディフュージョン４００ＦＤに蓄積された信号電荷を、ゲートへのリセット制御信号に従って、リセットする素子部である。
【０１１６】
３つのトランジスタ４００ＴＸ，４００ＳＦ，４００ＲＳの内、増幅トランジスタ４００ＳＦが信号電荷に応じた画素信号に増幅変換する機能を有するものであり、残りの転送トランジスタ４００ＴＸおよびリセットトランジスタ４００ＲＳが、スイッチング機能を有するものである。
【０１１７】
２．撮像画素４００の構成
固体撮像装置４における撮像画素４００の構成について、図１９および図２０を用い説明する。
【０１１８】
図１９に示すように、固体撮像装置４は、ｐ型のウェル領域が形成された半導体基板４０１をベースに形成されている。半導体基板４０１では、素子分離層４０２とｐ＋層であるチャネルストッパ４０３により撮像画素４００毎に区画されている。
【０１１９】
図１９に示すように、各撮像画素４００では、半導体基板４０１のＺ軸方向上側の表層部分に、ｎ＋層であるフォトダイオード４０４（４００ＰＤ）、フローティングディフュージョン４０５（４００ＦＤ）、およびリセットトドレイン４０６が形成されている。半導体基板４０１のＺ軸方向上面には、ゲート絶縁膜４０８、層間絶縁膜４０９，４１５，４１８，４２１が順に積層形成されている。
【０１２０】
ゲート絶縁膜４０８上には、フォトダイオード４０４とフローティングディフュージョン４０５との間を跨ぐ状態で転送ゲート４１２が形成され、フローティングディフュージョン４０５とリセットドレイン４０６との間を跨ぐ状態でリセットゲート４１４が形成されている。
【０１２１】
また、ゲート絶縁膜４０８には、フローティングディフュージョン４０５の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン４０５に接続する増幅ゲート４１３が設けられている。
【０１２２】
層間絶縁膜４１５における層間絶縁膜４０９との境界部分には、配線４１６，４１７が設けられ、このうち、配線４１７は、接続電極４１１を介してリセットドレイン４０６に接続されている。配線４１７は、電源電圧端子Ｖｄｄに接続されており、リセットドレイン４０６のドレイン電圧は、Ｖｄｄとなっている。
【０１２３】
同様に、層間絶縁膜４１８における層間絶縁膜４１５との境界部分には、配線４１９，４２０が設けられ、層間絶縁膜４２１における層間絶縁膜４１８との境界部分には、配線４２３，４２４が設けられている。
【０１２４】
ここで、半導体基板４０１における表層部分には、フォトダイオード４０４の全体と、フローティングティフュージョン４０５における増幅ゲート４１３とのとの接続部分を除く部分を覆うように、ｐ＋層であるピニング層４０７，４３７が形成されている。
【０１２５】
なお、フローティングディフュージョン４０５は、ｎ＋層であり、ｐ＋層であるピニング層４３７とで、部分埋め込みダイオード構造が構成される。ピニング層４０７，４３７は、フォトダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐウェル領域とのｐｎ接合境界に発生する空乏層が、半導体基板４０１の表面（ゲート絶縁膜４０８）に接したり、素子分離層４０２の半導体基板４０１界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
【０１２６】
図２０に示すように、各撮像画素４００では、Ｘ軸方向の左側から順に、表層がピニング層４０７，４３７で覆われたフォトダイオード４０４（図２０では、図示を省略。）およびフローティングディフュージョン４０５（図２０でじゃ、図示を省略。）、転送ゲート４１２、リセットゲート４１４、およびリセットドレイン４０６が設けられている。そして、フローティングディフュージョン４０５に接続された増幅ゲート４１３は、図のＹ軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅ソース４２８と、増幅ドレイン４２９が設けられている。
【０１２７】
増幅ソース４２８および増幅ドレイン４２９には、それぞれ接続電極４３０，４３１が接続されている。
本実施の形態に係る固体撮像装置４では、転送ゲート４１２、リセットゲート４１４および増幅ゲート４１３は、例えば、Ｐｏｌｙ−Ｓｉから形成されており、また、接続電極４１１，４３０，４３１などは、コンタクト孔にタングステン（Ｗ）からなるプラグを形成することにより形成されている。
【０１２８】
なお、図１９などでは、図示を省略しているが、透明電極１２７の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
３．効果
以上の構成を有する本実施の形態に係る固体撮像装置４では、フォトダイオード４０４において、その表層全体（半導体基板４０１の界面）がｐ＋層であるピニング層４０７で覆われており、また、フローティングディフュージョン４０５において、増幅ゲート４１３との接続部分を除く部分について、その表層（半導体基板４０１界面）もｐ＋層であるピニング層４３７で覆われているという構成を採用する。よって、蓄積ダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板４０１の界面（ゲート絶縁膜４０８）や素子分離層４０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【０１２９】
以上より、フォトダイオード４０４で生成され、当該フォトダイオード４０４に一時的に蓄積されている期間、および、その後フローティングディフュージョン４０５に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
【０１３０】
４．固体撮像装置４の製造方法
本実施の形態に係る固体撮像装置４の製造方法について、図２１および図２２を用い説明する。
【０１３１】
図２１（ａ）に示すように、半導体基板４０１におけるｐ型ウェル内に、素子分離層４０２、チャネルストッパ４０３、ＰＤ準備層４０４０、ＦＤ準備層４０５０、およびリセットドレイン４０６をそれぞれの撮像画素４００について形成する。ここで、ＰＤ準備層４０４０は、ヒ素（Ａｓ）を、例えば、３００［ｋｅＶ］〜５００［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入することにより形成される。その他の形成方法については、上記実施の形態１，２の製造方法を用いることができる。そして、各撮像画素４００におけるＰＤ準備層４０４０、およびＦＤ準備層４０５０の上方に開口５０７ｈ１，５０７ｈ２が開けられたマスク５０７を配する。
【０１３２】
図２１（ｂ）に示すように、マスク５０７の開口５０７ｈ１，５０７ｈ２を通して基板表面にホウ素（Ｂ）を、例えば、５［ｋｅＶ］〜１０［ｋｅＶ］、１×１０１１［ｃｍ−２］〜２×１０１２［ｃｍ−２］の条件を以って、イオン注入することで、フォトダイオード４０４およびＦＤ準備層４０５１の表層部分にピニング層４０７およびピニング準備層４３７０を形成する。なお、図２１（ｂ）に示すように、この状態においては、ピニング準備層４０７，４３７０は、それぞれフォトダイオード４０４およびＦＤ準備層４０５１における全体を覆う状態となっている。
【０１３３】
次に、図２１（ｃ）に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜４０８０（例えば、膜厚が５［ｎｍ］〜１０［ｎｍ］）を形成し、ゲート絶縁膜４０８０におけるフローティングディフュージョン４０５の増幅ゲート４１３を接続しようとする箇所に開口４０８０ｈを開ける。そして、当該開口４０８０ｈを通して、リン（Ｐ）、またはヒ素（Ａｓ）を、例えば、３０［ｋｅＶ］〜６０［ｋｅＶ］、１×１０１２［ｃｍ−２］〜２×１０１３［ｃｍ−２］の条件を以って、イオン注入することにより、開口４０８０ｈ下の部分がｎ＋層に変換することができる。
【０１３４】
図２１（ｃ）に示すように、ｎ＋層である領域がフローティングディフュージョン４０５であり、ｐ＋層のまま残った部分がピニング層４３７である。
次に、図２２（ａ）に示すように、転送ゲート４１２、増幅ゲート４１３、およびリセットゲート４１４を形成する。これらの形成は、熱ＣＶＤ法、またはプラズマＣＶＤ法によりＰｏｌｙ−Ｓｉ膜を、例えば、１００［ｎｍ］〜２００［ｎｍ］の膜厚で堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン４０５について、上記のように、増幅ゲート４１３との接続部分がｎ＋層に変換されているので、フローティングディフュージョン４０５と増幅ゲート４１３とのオーミックな電気的接続がなされる。
【０１３５】
次に、図２２（ｂ）に示すように、ゲート絶縁膜４０８０および転送ゲート４１２、増幅ゲート４１３、およびリセットゲート４１４を覆うように、層間絶縁膜４０９０（例えば、膜厚が５００［ｎｍ］〜１０００［ｎｍ］）を積層形成する。層間絶縁膜４０９０は、ＣＶＤ酸化膜である。
【０１３６】
次に、図２２（ｃ）に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜４０９におけるリセットドレイン４０６に相当する箇所にコンタクト孔４０９ｈを開ける。
【０１３７】
図示を省略しているが、この後、コンタクト孔４０９ｈに対し、タングステン（Ｗ）からなるプラグを埋め込むことで接続電極４１１を形成し、層間絶縁膜４１５，４１８，４２１および配線４１６，４１７，４１９，４２０，４２３，４２４を順に積層形成する。そして、オンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置４が完成する。
【０１３８】
以上のように製造された固体撮像装置４は、フォトダイオード４０４およびフローティングディフュージョン４０５のそれぞれにおいて、その表層（半導体基板４０１の界面）の全体あるいは一部がｐ＋層であるピニング層４０７，４３７で覆われているという構成を採用するので、フォトダイオード４０４およびフローティングディフュージョン４０５と半導体基板４０１のｐ型ウェルとの各ｐｎ接合境界に発生する空乏層が、半導体基板４０１の界面（ゲート絶縁膜４０８）や素子分離層４０２の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像（トラップ性残像）の発生を抑制することができる。
【０１３９】
［その他の構成］
上記実施の形態１〜４および変形例は、本発明の構成を説明するために一例として採用したものであり、本発明は、特徴となる部分を除き、何ら上記構成に限定を受けるものではない。例えば、上記実施の形態１〜３に係る固体撮像装置では、光導電膜１２６，３２６が撮像画素１００，２００，３００で一続きとなっている構成を採用したが、撮像画素毎に絶縁や遮光がなされた構成とすることもできる。
【０１４０】
また、上記実施の形態１〜４に係る固体撮像装置では、半導体基板１０１，３０１，４０１上に４層の層間絶縁膜１０９，１１５，１１８，１２１，３０９，４０９，４１５，４１８，４２１が積層された構成を一例として採用したが、層間絶縁層の積層数は、３層以下であってよいし、５層以上であってもよい。
【０１４１】
また、上記実施の形態１〜３に係る固体撮像装置では、光電変換部における画素電極１２５，３２５を平板なものとしたが、必ずしもこれに限定されるものではなく、椀状の画素電極などを採用することもできる。このような構成を採用する場合には、光導電膜の厚み方向の上方にも画素電極が回り込み、電荷の取り出し効率という観点で優れる。
【産業上の利用可能性】
【０１４２】
本発明は、暗電流や残像の発生を抑制でき、高画質な出力が可能な固体撮像装置を実現するのに有用である。
【符号の説明】
【０１４３】
１，３，４．固体撮像装置
１０，４０．画素アレイ
２１，５１．パルス発生回路
２２，５２．垂直シフトレジスタ
２３，５３．水平シフトレジスタ
３１．垂直ＣＣＤ
３２．水平ＣＣＤ
３３．アンプ
３４，３５．転送電極
１００，２００，３００，４００．撮像画素
１０１，３０１，４０１，１０１０，３０１０．半導体基板
１０２，４０２．素子分離層
１０３，４０３．チャネルストッパ
１０４，３０４．蓄積ダイオード
１０５，２０５，４０５．フローティングディフュージョン
１０６，４０６．リセットドレイン
１０７，２０７，３０７，４０７，４３７．ピニング層
１０８，３０８，４０８，１０８０，１０８１，３０８０，４０８０．ゲート絶縁膜
１０９，１１５，１１８，１２１，３０９，４０９，４１５，４１８，４２１，１０９０，４０９０．層間絶縁膜
１１０，１１１，１２２，１３０，１３１，３１０，４１１，４３０，４３１．接続電極
１１２，４１２．転送ゲート
１１３，４１３．増幅ゲート
１１４，４１４．リセットゲート
１１６，１１７，１１９，１２０，１２３，１２４，４１６，４１７，４１９，４２０，４２３，４２４．配線
１２５，３２５．画素電極
１２６，３２６．光導電膜
１２７，３２７．透明電極
１２８，４２８．増幅ソース
１２９，４２９．増幅ドレイン
３０２．分離層
３０５．読出しゲート
３５０．転送電極準備膜
４００ＰＤ．フォトダイオード
４００ＴＸ．転送トランジスタ
４００ＳＦ．増幅トランジスタ
４００ＲＳ．リセットトランジスタ
４０４．フォトダイオード
５００，５０１，５０２，５０３，５０４，５０５，５０６，５０７．マスク
１０４０，１０４１，３０４０，３０４１．蓄積ダイオード準備層
１０７０，２０７０，３０７０，４３７０．ピニング準備層
２０５０，２０５１，４０５０，４０５１．ＦＤ準備層
４０４０．ＰＤ準備層
【図１】
2012060076.tif 000003
【図２】
2012060076.tif 000004
【図３】
2012060076.tif 000005
【図４】
2012060076.tif 000006
【図５】
2012060076.tif 000007
【図６】
2012060076.tif 000008
【図７】
2012060076.tif 000009
【図８】
2012060076.tif 000010
【図９】
2012060076.tif 000011
【図１０】
2012060076.tif 000012
【図１１】
2012060076.tif 000013
【図１２】
2012060076.tif 000014
【図１３】
2012060076.tif 000015
【図１４】
2012060076.tif 000016
【図１５】
2012060076.tif 000017
【図１６】
2012060076.tif 000018
【図１７】
2012060076.tif 000019
【図１８】
2012060076.tif 000020
【図１９】
2012060076.tif 000021
【図２０】
2012060076.tif 000022
【図２１】
2012060076.tif 000023
【図２２】
2012060076.tif 000024
【図２３】
2012060076.tif 000025