(57)【要約】【課題】アナログアプリケーションの性能向上と共に、ＤＣゲインおよび効率の増加を提供する。【解決手段】バイポーラ接合トランジスタは、絶縁基板上の島状半導体と、島状半導体内に、第１伝導性型であるエミッタ、並びに第１伝導性型であるコレクタおよび／またはサブコレクタと、島状半導体内に、エミッタと、コレクタおよび／またはサブコレクタとを分離する、第２伝導性型であるベースと、島状半導体内に、第２伝導性型であるベース接触領域と、島状半導体内に、ベースに隣接するとともに、ベースをベース接触領域に接続する一方で、エミッタとは直接接触していない接続ベース領域と、を備え、接続ベース領域は、第２伝導性型であり、ベース接触領域のドーピング濃度未満のドーピング濃度を有する。【選択図】図７
2012060111.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上の島状半導体と、
上記島状半導体内に、第１伝導性型であるエミッタ、並びに第１伝導性型であるコレクタおよび／またはサブコレクタと、
上記島状半導体内に、上記エミッタと、上記コレクタおよび／または上記サブコレクタとを分離する、第２伝導性型であるベースと、
上記島状半導体内に、第２伝導性型であるベース接触領域と、
上記島状半導体内に、上記ベースに隣接するとともに、上記ベースを上記ベース接触領域に接続する一方で、上記エミッタとは直接接触していない接続ベース領域と、
を備え、
上記接続ベース領域は、上記第２伝導性型であり、上記ベース接触領域のドーピング濃度未満のドーピング濃度を有することを特徴とするバイポーラ接合トランジスタ。
【請求項２】
上記ベースおよび上記接続ベース領域は、同等のドーピング濃度を有することを特徴とする請求項１に記載のバイポーラ接合トランジスタ。
【請求項３】
上記サブコレクタを含み、
上記サブコレクタは、上記ベースのドーピング濃度より大きく、かつ、上記エミッタのドーピング濃度と同等のドーピング濃度を有することを特徴とする請求項１または２に記載のバイポーラ接合トランジスタ。
【請求項４】
上記コレクタおよび上記サブコレクタの両方を含み、
上記接続ベース領域は、上記サブコレクタとは直接接触していないことを特徴とする請求項１〜３のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項５】
上記コレクタおよび上記サブコレクタのいずれかを含み、
上記接続ベース領域は、そこに含まれる上記コレクタまたは上記サブコレクタに直接接触していることを特徴とする請求項１〜３のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項６】
上記島状半導体内に、第２ベース接触領域と、上記ベースに隣接した第２接続ベース領域と、を更に備え、
上記第２接続ベース領域は、上記ベースを第２ベース接触領域に接続する一方で、上記エミッタとは直接接触していないことを特徴とする請求項１〜５のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項７】
上記ベース接触領域および上記第２ベース接触領域は、上記ベースの両側に隣接していることを特徴とする請求項６に記載のバイポーラ接合トランジスタ。
【請求項８】
上記コレクタおよび上記サブコレクタを含み、
上記コレクタは、上記ベースと上記サブコレクタとの間に位置し、
上記コレクタのドーピング濃度は、上記エミッタのドーピング濃度および上記サブコレクタのドーピング濃度未満であることを特徴とする請求項１〜７のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項９】
上記接続ベース領域は、上記サブコレクタとは接触していないことを特徴とする請求項８に記載のバイポーラ接合トランジスタ。
【請求項１０】
上記ベースに隣接する上記コレクタまたは上記サブコレクタの幅は、上記エミッタの対応する幅より大きいことを特徴とする請求項１〜９のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項１１】
上記第１伝導性型はｎ型であり、第２伝導性型はｐ型であることを特徴とする請求項１〜１０のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項１２】
上記第１伝導性型はｐ型であり、第２伝導性型はｎ型であることを特徴とする請求項１〜１０のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項１３】
上記ベース接触領域のドーピング濃度は、上記接続ベース領域のドーピング濃度より少なくとも一桁大きく、１０１８〜１０２０ｃｍ−３の範囲内であることを特徴とする請求項１〜１２のいずれか１項に記載のバイポーラ接合トランジスタ。
【請求項１４】
上記島状半導体は、薄膜半導体を含むことを特徴とする請求項１〜１３のいずれか１項に記載のバイポーラ接合トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してバイポーラ接合トランジスタ（ＢＪＴ）に関するものであり、より具体的には、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）の表示基板の製造において組み立てられるラテラル型バイポーラ接合トランジスタに関するものである。そのようなラテラル型バイポーラ接合トランジスタは、薄膜トランジスタ（ＴＦＴ）で実現困難なバンドギャップ参照回路または対数変換器等のアナログ回路を動作可能にする。また、ＢＪＴは、ＲＦ通信等の特定の高周波アプリケーションを動作可能にする。
【背景技術】
【０００２】
図１は、ＡＭＬＣＤ基板１００を示す。表示画素マトリクス１０２において、ＴＦＴは、出射される光のレベルを制御するために、個々の画素の隣に、または、カラーディスプレイの場合にはサブ画素の隣に位置する。また、ＴＦＴは、表示ゲートドライバ１０４および表示ソースドライバ１０６のそれぞれに広く用いられ、そして、センサドライバ回路１０８でも利用されうる。更に、ＡＭＬＣＤは、ゲートドライバ１０４およびソースドライバ１０６等への適切な制御を提供するため、表示コントローラ１１０を含む。加えて、ＡＭＬＣＤは、バックライトコントローラ１１４により制御されるバックライト１１２を含む。センサ出力回路１１６は、センサドライバ回路１０８に連結される。多くの製品は、そのようなＡＭＬＣＤを利用している（例えば、携帯電話および携帯情報端末（ＰＤＡ））。
【０００３】
ＴＦＴは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が変形したものである。ＭＯＳＦＥＴは、背中合わせに配置された２つの半導体ダイオード、および、半導体と、ダイオード間に流れる電流を制御するゲート電極との間に形成されたキャパシタから成る電子デバイスである。半導体ダイオードおよびトランジスタの構造は良く知られているので、本明細書にはその構造を記載しない（Y. Taur および T. K. Ning, “Fundamentals of Modern VLSI Devices,” pp. 29-31 & 112-113, Cambridge University Press, 1998）。ＴＦＴと従来のＭＯＳＦＥＴとの差異は、ＴＦＴにおいて、基板全体が半導体材料から成るのではなく、半導体が絶縁基板上に配置された薄膜を形成するということにある。
【０００４】
図２は、トップゲート構造（半導体の上に位置したゲート基板２０２）を有する典型的なＴＦＴを示す。その構造は、典型的には、誘電体（例えばＳｉＯ２）で覆われているが、明確さの観点から、当該誘電体を図から省略している。様々なタイプのＴＦＴの製造プロセスは良く知られているが、本発明に関連するのでここに概説する。ベースコート絶縁体２０４（典型的にはＳｉＯ２）は、基板（不図示。典型的にはガラスが用いられるが、石英およびプラスチックを含む他の物質が用いられてもよい。）上に堆積される。最終的なデバイスがチャネルの下にゲート電極を組み入れる構成となるのであれば、ゲート材料（たいていの場合、ＴｉＮ，ＴａＮ，ＷまたはＭｏ等の金属であり、時として多結晶Ｓｉである）は、薄い絶縁層（典型的には数１０ｎｍのＳｉＯ２）の堆積に続き、堆積およびパターン化される。半導体２０６（殆どの場合、多結晶Ｓｉ）が、堆積およびパターン化される。たいていの場合、各ＴＦＴは、ベースコート絶縁体２０４上の個々の島状半導体２０６において生成される。なぜなら、各ＴＦＴが絶縁されるので、隣接デバイス間のクロストーク等の問題が軽減されるからである。
【０００５】
リソグラフィは、ＴＦＴの製造における半導体および他の層のパターニングに関して、最も普及している技術である。フォトレジストとして知られる感光性化学物質は、堆積層の上で回転し、その後、フォトレジストのある既定の特定領域のみが光と反応するように、フォトマスクで覆われて紫外線にて感光される。その後、レジストは、感光された領域、または感光されなかった領域のいずれかが除去されるように現像される（使用されたレジストは、「ポジ」および「ネガ」のいずれかに依存している）。その後、堆積層は、エッチングされてもよい。フォトレジストに覆われている領域は、このエッチング処理から保護される。その後、残存するレジストが除去される。ＴＦＴの製造では、そのような幾つかのマスキング工程を必要とするので、その後の全てのマスクについては、最初のものに対して正確に配列される必要がある。しかしながら、アライメントにおいて回避不可能な小さな誤差が常に存在し、その誤差の大きさは、使用されるマスクアライナの精度に依存する。これらの誤差は、ＴＦＴの設計において考慮されなければならない。
【０００６】
この時点で、半導体がアモルファス状態で堆積した場合には、レーザアニーリング等の処理が半導体を結晶化するために用いられてもよく、そして、半導体は、イオン注入またはイオン拡散によりドープされてもよい。ＴＦＴがチャネルの上にゲート電極２０２を組み入れる構成となっている場合には、その後、薄い絶縁層およびゲート材料（ゲート絶縁体２０８）は、堆積およびパターン化される。ソースおよびドレイン領域は、当該領域間の半導体材料とは異なる極性で高密度にドープされるように、（典型的にはイオン注入により）形成される。トップゲートＴＦＴの場合、ゲート電極の存在は、注入されたイオンが電極に隣接した半導体にのみ導入されるように、当該イオンをブロックするものとして機能する。これは、自己整合注入として知られている。非自己整合注入の場合には、現像されたフォトレジストは、ドーパントイオンが必要とされない領域において当該イオンをブロックするために用いられてもよい。
【０００７】
補足的なプロセスにおいては、ｎチャネル型ＴＦＴ（ｎ型ＴＦＴ）およびｐチャネル型ＴＦＴ（ｐ型ＴＦＴ）の両方が生成され、そのために少なくとも２つのドーピング工程が必要とされる。例えば、ｎ型ＴＦＴのソースおよびドレイン領域は、リン光体（ｎ型）注入により形成される。一方、ｐ型ＴＦＴは、フォトレジストによりマスクされる。ｐ型ＴＦＴのソースおよびドレイン領域は、その後、マスクされたｎ型ＴＦＴと共にホウ素（ｐ型）注入により形成される。
【０００８】
ＴＦＴ製造は、堆積した誘電体（典型的にはＳｉＯ２またはＳｉＮｘ）での開孔により、そして、ソース、ドレイン電極２１０およびゲート電極２０２に対する金属コンタクトの堆積およびパターニングにより完成される。これらのコンタクトの形成は、半導体の特定の最小領域を必ず必要とする。この最小領域は、本明細書では接触領域として称される。
【０００９】
ＴＦＴ回路基板のために用いられる基板は、たいていの場合ガラスであるので、縮小および溶解を最小化するために、製造工程を通して、比較的低い温度に維持される必要がある（約６００℃以下）。プラスチック等の他の基板材料は、更に厳格な最大温度の制限を有する。
【００１０】
ＴＦＴは、待機電力の損失が低いため、論理回路のアプリケーションに好適である。しかしながら、ＴＦＴのオンおよびオフ状態間での切り替え可能な周波数は制限される。コストおよび歩留まり等の量産の必要条件により、実現可能な最小のゲート長およびゲート酸化物の厚みが制限される。これらの要因は、典型的な薄膜半導体（例えば、アモルファスＳｉ、多結晶Ｓｉ、金属酸化物）における電荷キャリアの比較的低い移動性と組み合わせられることにより、動作周波数を、概して数十ＭＨｚに制限することを意味する。
【００１１】
全ての半導体デバイスに共通して、ＴＦＴの電気特性は、温度により変化する。このことは、一般にＡＭＬＣＤが−３０℃から７０℃の温度範囲内で作動することが期待されているので、問題となる可能性がある。バンドギャップ参照回路は、温度の影響を受けない参照電圧を生成することにより、これらの問題を解消するための一助となり得る。残念ながら、ＴＦＴの電気特性は、バンドギャップ参照回路の容易な実現を可能とするものではない。
【００１２】
バイポーラ接合トランジスタ（ＢＪＴ）は、ＭＯＳＦＥＴと比較して異なる長所および弱点を有する代替デバイスである。ＢＪＴの断面図が図３に示される。デバイスは、ｎｐｎ型であり、ｐ型ドープのベース３０４の領域が、ｎ型のエミッタ３０２およびコレクタ３０６の領域の間に挟まれている。それゆえ、バイポーラトランジスタは、背中合わせに配置された２つのｐ−ｎ接合ダイオードからなる。通常の操作において、エミッタ−ベースダイオードは、順方向にバイアスされる（正の電圧が、エミッタに関連するベースに印加される）。ｎｐｎ型デバイスの場合、エミッタ−ベースダイオードは、結果として、ベースからエミッタへ注入されるホール、および、エミッタからベースへ注入される電子を生じさせる。通常の操作において、ベース−コレクタ接合は、逆方向にバイアスされる（正の電圧が、ベースに関連するコレクタに印加される）。それにより、ベースに注入された電子はコレクタへと進み、コレクタ電流ＩＣを生じさせる。ベースからエミッタへ注入されたホールは、ベース電流ＩＢを生じさせる。
【００１３】
ＢＪＴ設計の基本目的は、ベース電流より著しく大きなコレクタ電流を得ることである。ＤＣ電流ゲインβは、デバイス効率の重要な尺度であり、β＝ＩＣ／ＩＢと定義される。一般に、エミッタは、ベースより非常に大きなドーピング濃度を有するので、反対方向へ進むホールよりも多数の電子が、エミッタ−ベース接合を横断し注入される。これは、ベース電流より大きなコレクタ電流、および、一単位（βは１００が典型的である）より著しく大きくなるゲインを生じさせる。
【００１４】
エミッタから注入された電子の一部は、ベース領域でのホールとの再結合のために、コレクタ電流を生じさせない。それゆえ、キャリアの再結合は、電流ゲインを低減する効果を有する。生じる再結合の量は、電子がベース領域を素早く横切ることが可能なように、当該ベース領域をできる限り短く生成することにより低減される。
【００１５】
ＢＪＴは、ベース領域の電位を変化させることにより、オンおよびオフ状態の間で切り換えられる。オフ状態では、ベースコンタクトは、エミッタ−ベース接合を横断する電流が存在しないように、エミッタコンタクトと同じ電位に維持される。ベース−コレクタ接合を横断する少量の逆バイアス漏れ電流を無視するので、ＩＣおよびＩＢは事実上ゼロとなる。エミッタに対してベースコンタクト上の電位を（コレクタの電位よりも低く維持しながら）増加させることは、トランジスタをオンにし、結果として電流を流すことになる。
【００１６】
ＢＪＴは、ＭＯＳＦＥＴと比較し、２つの重要な利点を有する。第一に、伝導体−絶縁体−半導体ゲートスタックが少ないことは、同等サイズのＭＯＳＦＥＴよりも非常に小さなキャパシタンスを有するＢＪＴを生じさせる。これは、ＢＪＴを用いる場合に、著しく高速の切り替え速度を実現可能であることを意味する。１００ＧＨｚより大きいカットオフ周波数は、従来のデバイスの状態においても動作可能であり、ＢＪＴは、非常に高速のデジタル回路のアプリケーションが必要とされるときにはいつでも重要なデバイスとなる。
【００１７】
ＢＪＴの第２の利点は、ベース−エミッタ電圧が負の温度係数を有することである。周囲の温度が上昇するにつれて、規定の電流を維持することが要求されるベース−エミッタ電圧は減少する。これは、ＭＯＳＦＥＴとは対照的である。ここで、温度の上昇は、より大きなゲート電圧がドレイン電流を維持するために要求されることを意味する。ＢＪＴのこの特性は、異なる幅を有するそのような２つのデバイスを利用することにより、および、それらに一定電流を流すことにより、バンドギャップ参照回路において利用することが可能である。単一デバイスのベース−エミッタ電圧が温度の上昇に応じて減少する一方、２つのデバイスのベース−エミッタ電圧間の差が増加する（それは正の温度係数を有する）。好適なデバイスの幅および電流の条件を選択することにより、この差の合計およびベース−エミッタ電圧の一つは、温度に対して独立にすることできる。
【００１８】
ＭＯＳＦＥＴと比較し、ＢＪＴの主な不利な点は、消費電力がより高いことである。一般に状態間を切り換える間のみ非常に大きな電力量を消費するＭＯＳＦＥＴとは対照的である。ＢＪＴは、オン状態である全期間、電力を消費する可能性がある。これは、デバイスに流れる望ましくないベース電流によるものである。この理由から、ＢＪＴのみを用いて、全体的に一体化された回路を構築することは、一般には望まれない。その代わりに、ＢＪＴは、ＭＯＳＦＥＴおよびＢＪＴの両方を互いに補償するために用いるＢｉＣＭＯＳ回路において応用されることが見出されている。
【００１９】
ＢｉＣＭＯＳ回路に関する主な問題は、ＭＯＳＦＥＴおよびＢＪＴがプロセスフローにおいて共に製造される必要があることである。一般に、これは、単一デバイス型の場合よりも著しく複雑な製造を必要とし、またコストが増す。ＡＭＬＣＤの場合、製造工程への処理ステップの追加を抑制しつつ、ＴＦＴと並行してＢＪＴを製造することが望ましい。
【００２０】
図３に示されるＢＪＴは、エミッタとコレクタとの間の電流の流れの大部分がｚ方向に生じる垂直（バーティカル）型である。これは、好適な構造である。なぜなら、エミッタ−ベースおよびベース−コレクタ接合が、半導体へのドーパントのイオン注入または拡散により形成されるためである。これは、注入エネルギーを設定することにより、様々な領域の深さの厳格な制御を可能とし、よい再現性で短いベース長を与える。更に、伝導キャリアは、材料間の界面の近接域には存在せず、一般には、移動性を低減し、かつ再結合の可能性を高める。構造全体の高さは、数百ｎｍのオーダーである。このことは、垂直型ＢＪＴが、半導体の厚さが一般に１００ｎｍ未満である薄膜プロセスに含まれることには適していないことを意味する。
【００２１】
米国特許第５，６２９，５５４号（H. Maas等、１９９７年５月１３日発行）は、薄膜プロセスで製造可能な垂直型ＢＪＴを開示している。エミッタは、ベースおよびコレクタを含む層の上部に配置される追加の半導体層として含まれる。この構造は、垂直型ＢＪＴの利点の多くを維持しているが、多くの追加的な複雑さが追加され、半導体の堆積ステップを１つのみ含むだけであるものの、従来のＴＦＴ製造プロセスよりも費用がかかる。
【００２２】
図４は、ラテラル型ＢＪＴの断面図である。エミッタ４０２、ベース４０４およびコレクタ４０６は、互いに横方向に隣接して（すなわち、一般に、基板と平行な方向で）配置されており、半導体４１４の厚さ方向に延伸する各領域においてドーピングされている。エミッタ４０２とコレクタ４０６との間における電流の流れは、ほぼｘ方向に生じる。エミッタ４０２、ベース４０４およびコレクタ４０６は、それぞれエミッタ電極４０８、ベース電極４１０およびコレクタ電極４１２に順に接続される。図４の構造は、ＴＦＴ製造プロセスに対してより大きな互換性を有している。不利な点としては、イオン注入または拡散でドーパントの深さを制御するのではなく、リソグラフィを用いることで、その領域が位置決めされなければならないことである。これは、特にこの領域のコンタクトがベース電極４１０への接続のために含まれる必要があるため、短いベースを実現することを困難にする。加えて、伝導キャリアは、半導体４１４と絶縁体４１６との間の（フィルムの上部および底部における）２つの界面の近接域に存在しており、結果として再結合を増加させる。
【００２３】
ベース長をできる限り短くするために、この領域への電気的コンタクトは、デバイスの一側面（片側）に配置されてもよい。図５の平面図に示されるように、ベース接触領域５０８は、エミッタ５０２、ベース５０４およびコレクタ５０６から横方向にオフセットされる。しかしながら、これは、高周波性能を低減するベース抵抗を増加させるといった負の効果を有している。加えて、ベース領域を横断する電圧降下は、ベース接触領域５０８からの距離に関して、コレクタ電流の制御におけるベース５０４の有効性を低減させることを意味する。これは、幅（図５のｙ方向）において、線形に増減しないコレクタ電流を生じさせる。幅広のデバイス（１０μｍ以上）の場合、著しく性能が低下する可能性がある。
【００２４】
ベース５０４中のドーピングは、これらの問題を補償するために増加されてもよい。しかしながら、ドーピングをどの程度増加させるかという点においては限界がある。コレクタ５０６は、一般には、非常に高濃度にドープされる。したがって、高濃度にドープされたベース領域は、両側が高濃度にドープされたｐ−ｎ接合を生成し、結果として小さな空乏領域と、高周波性能を低減する大きな接合キャパシタンスとを生じさせる。また、小さな空乏領域は、多量の逆接合漏れ電流、および、特にアモルファスＳｉまたは多結晶Ｓｉ等の不規則フィルムに対するホットキャリア劣化の懸念を生じさせる。加えて、理論的には、エミッタ効率の減少により、コレクタ電流密度とベースシート抵抗との線形関係が予測されている（Y. TaurおよびT. K. Ning, “Fundamentals of Modern VLSI Devices,” pp. 356-357, Cambridge University Press, 1998）。これら両方の要因は、デバイスの電流ゲインを低減する。
【００２５】
米国特許第６，１７４，７７９号(T. Shino等、２００１年１月１６日発行)は、デバイスを製造するために単純にリソグラフィおよびイオン注入に依存することに関連する問題のうちの幾つかを解消するラテラル型ＢＪＴを開示している。製造プロセスにおける再現性は、複数のマスクを正確に配列することに依存するよりむしろ、アニーリングの間、ドーパントの拡散を利用することにより担保される。しかしながら、要求される温度は、ドーパント拡散を起こすため、非常に高くなる（１０００から１１００℃が典型的である）。これは、プラスチックまたはガラス基板上のデバイス製造とは互換性がない。
【００２６】
オフセット用ベース接触領域を有するラテラル型ＢＪＴにおいて直面する直列抵抗の問題は、第２のオフセット用ベース接触領域をデバイスの対向する側に含むことにより緩和される。しかしながら、第２のベース接触領域は、デバイス幅で増減する非線形コレクタ電流の問題を完全には排除しない。この場合、コレクタ電流の制御において最も効果的でないのは、デバイス中央のベース領域である。大電流が要求される場所では、幅広の単一デバイスよりむしろ、幅狭の複数のＢＪＴを並列に用いることが好ましい。
【００２７】
ラテラル型ＢＪＴの性能を向上するために、コレクタは、異なるドーピング濃度の２つの領域、すなわち図６に示されるようなコレクタ６０６およびサブコレクタ６１０に分割されてもよい。直列抵抗を最小化するために、サブコレクタ６１０は、高濃度でドープされる。しかしながら、ベース６０４と接触するコレクタ６０６の領域が、そのように高レベルにドープされることは望ましくない。これは、ベースとコレクタとの間に小さな空乏領域が発生する場合に現れうる前記の問題、および、増加した接合キャパシタンスによるものである。また、コレクタ６０６は、ベース６０４での再結合よりも、伝導キャリアの収集の可能性を増加させるために、エミッタ６０２より広く生成される。
【００２８】
特開平０４−２９１９２６号（檜垣等、１９９２年１０月１６日公開）は、デバイスの各側にそれぞれ備えられた２つのベース接触領域と、図６に示すような別個のコレクタ６０６およびサブコレクタ６１０の領域とを有する薄膜ラテラル型ＢＪＴを開示している。高度で複雑な追加プロセスが要求されることなく、ＴＦＴと並行してそのようなデバイスを製造することが可能である。しかしながら、ｘ方向に沿って接続ベース領域６１２とエミッタ６０２との間には、大きなオーバーラップまたは直接接続がある。エミッタ−ベース接合は、一般に順方向にバイアスされるので、エミッタ−ベース接合の領域を最小化することが望ましい。このタイプの大きな接合は、ベースとエミッタとの間に流れる大きな電流をもたらし、デバイスの電流ゲインを低下させる。
【００２９】
以上のように、先行技術は、ＭＯＳＦＥＴと並行してＢＪＴを製造するための技術を開示しているが、これらの大多数は、かなりの複雑さが追加されることのない、またはＡＭＬＣＤプロセスに対して最大温度を超えることのない薄膜製造プロセスには適していない。また、先行技術は、最小限の追加コストで、ＴＦＴと並行して製造されるラテラル型ＢＪＴを開示している。しかしながら、この先行技術のデバイスは、ベースとエミッタとの間における望まれない大電流により、電流ゲインが不十分となってしまう。
【発明の概要】
【００３０】
本発明の一側面によれば、以下のバイポーラ接合トランジスタが提供される。すなわち、バイポーラ接合トランジスタは、絶縁基板上の島状半導体と、上記島状半導体内に、第１伝導性型であるエミッタ、並びに第１伝導性型であるコレクタおよび／またはサブコレクタと、上記島状半導体内に、上記エミッタと、上記コレクタおよび／または上記サブコレクタとを分離する、第２伝導性型であるベースと、上記島状半導体内に、第２伝導性型であるベース接触領域と、上記島状半導体内に、上記ベースに隣接するとともに、上記ベースを上記ベース接触領域に接続する一方で、上記エミッタとは直接接触していない接続ベース領域と、を備え、上記接続ベース領域は、上記第２伝導性型であり、上記ベース接触領域のドーピング濃度未満のドーピング濃度を有する。上記接続ベース領域の位置は、上記エミッタと上記ベース接触領域との間における電流の流れを最小化する。
【００３１】
別の側面によれば、上記ベースおよび上記接続ベース領域は、同等のドーピング濃度を有する。このことは、製造中のドーピングマスクのアライメント誤差によるデバイス性能の変動のあらゆる可能性を取り除く。
【００３２】
別の側面によれば、上記サブコレクタは、上記ベースのドーピング濃度より大きく、かつ、上記エミッタのドーピング濃度と同等のドーピング濃度を有する。このことは、上記デバイスの製造中に、サブコレクタおよびエミッタをドーピングするための単一マスクの使用を可能とする。
【００３３】
さらに別の側面によれば、上記トランジスタは、上記コレクタおよび上記サブコレクタの両方を含み、上記接続ベース領域は、上記サブコレクタとは直接接触していない。このことは、接続ベース領域とサブコレクタとの間に形成されるｐ−ｎ接合に関連した寄生キャパシタンスを取り除く。
【００３４】
さらに別の側面によれば、上記トランジスタは、上記コレクタおよび上記サブコレクタのいずれかを含み、上記接続ベース領域は、そこに含まれる上記コレクタまたは上記サブコレクタに直接接触している。この構成は、製造中のマスクアライメント誤差によるデバイス性能の変動を最小化する。
【００３５】
さらに別の側面によれば、上記トランジスタは、上記島状半導体内に、第２ベース接触領域と、上記ベースに隣接した第２接続ベース領域と、を更に備え、上記第２接続ベース領域は、上記ベースを第２ベース接触領域に接続する一方で、上記エミッタとは直接接触していない。２つのベース接触領域の使用により、ベースに関連した直列抵抗を減少させる。
【００３６】
さらに別の側面によれば、上記ベース接触領域および上記第２ベース接触領域は、上記ベースの両側に隣接している。２つの接続ベース領域がベースの対向する側にある場合には、直列抵抗を最大限の減少させることができる。
【００３７】
別の側面によれば、上記コレクタは、上記ベースと上記サブコレクタとの間に位置し、上記コレクタのドーピング濃度は、上記エミッタのドーピング濃度および上記サブコレクタのドーピング濃度未満である。コレクタおよびサブコレクタの使用により、ベースと、コレクタまたはサブコレクタとの間に形成されるｐ−ｎ接合に関連した寄生キャパシタンスを最小化するようにデバイスを製造することを可能にし、更に、直接抵抗を最小化する。
【００３８】
別の側面によれば、上記接続ベース領域は、上記サブコレクタとは接触していない。このことは、接続ベース領域とサブコレクタとの間に形成されるｐ−ｎ接合に関連した寄生キャパシタンスを取り除く一方で、製造のマスクアライメント誤差によるデバイス性能の変動を最小化する構成を維持する。
【００３９】
さらに別の側面によれば、上記ベースに隣接する上記コレクタまたは上記サブコレクタの幅は、上記エミッタの対応する幅より大きい。このことは、ベースでの再結合よりむしろ、伝導キャリアが収集される可能性を増加させて、効率を向上させる。
【００４０】
さらに別の側面によれば、上記第１伝導性型はｎ型であり、第２伝導性型はｐ型である。このことは、ｎｐｎ型トランジスタの製造を可能とする。
【００４１】
別の側面によれば、上記第１伝導性型はｐ型であり、第２伝導性型はｎ型である。このことは、ｐｎｐ型トランジスタの製造を可能とする。
【００４２】
さらに別の側面によれば、上記ベース接触領域のドーピング濃度は、上記接続ベース領域のドーピング濃度より少なくとも一桁大きい。このことは、ベース接触領域の接触抵抗を最小化する一方で、小さなｐ−ｎ接合キャパシタンスを維持する。
【００４３】
別の側面によれば、上記島状半導体は、薄膜半導体を含む。これにより、デバイスを、製造プロセスを変更することなく、従来の薄膜トランジスタと並行して製造することができる。
【００４４】
上述および関連する目的の実現のために、本発明は、以下に充分に記載され、そして請求項において特に指摘した特徴を含む。以下の記載および添付図面は、本発明の特定の実施例である実施形態を詳細に説明する。しかしながら、これらの実施形態は、発明の原理が利用可能な様々な方法のうちの一部を示すに過ぎない。発明の他の目的、利点、およびこれまでにない特徴は、図面と併せて考慮される場合、本発明の以下の詳細な説明から明白になるであろう。
【００４５】
以下の添付図面において、同様の部品または特徴には同様の参照番号を付す。
【図面の簡単な説明】
【００４６】
【図１】先行技術であり、ＡＭＬＣＤを示す図である。
【図２】先行技術であり、トップゲート構造を有する典型的なＴＦＴを示す図である。
【図３】先行技術であり、垂直型ＢＪＴの断面図である。
【図４】先行技術であり、ラテラル型ＢＪＴの断面図である。
【図５】先行技術であり、単一ベース接触を有するラテラル型ＢＪＴの平面図である。
【図６】先行技術であり、２つのベース接触を有するラテラル型ＢＪＴの平面図である。
【図７】本発明の第１実施形態の平面図である。
【図８】本発明の第２実施形態の平面図である。
【図９】本発明の第３実施形態の平面図である。
【図１０】本発明の第４実施形態の平面図である。
【発明を実施するための形態】
【００４７】
本発明の一側面は、ラテラル型ＢＪＴの片側または両側のベース接触領域を利用することである。更には、接続ベース領域とエミッタとの間において直接接触することがない、すなわちオーバーラップすることがないように、接続ベース領域を用いて、ベース接触領域を、コレクタおよび／またはサブコレクタ側へオフセットすることである。このことは、接合が通常の操作で順方向にバイアスされる場合に、ベースとエミッタとの間における電流の流れを大きく減少させて、デバイスの電流ゲインを向上させる。
【００４８】
典型的な実施形態に従ったラテラル型ＢＪＴは、以下を含む。
・  絶縁基板上に位置する島状半導体材料を含む。
・  島状半導体内の片側には、第１伝導性型のエミッタと、コレクタおよび／またはサブコレクタとを含む。
・  島状半導体内には、第２伝導性型のベースを含む。
・  島状半導体内には、少なくとも一つの接続ベース領域を含む。第１接続ベース領域は、ベースと、コレクタおよび／またはサブコレクタとに隣接して位置し、そして、ベースと同一の伝導性型かつドーピング濃度である。第２接続ベース領域は、第１接続ベース領域に対しデバイスの対向する側に、ベースと、コレクタおよび／またはサブコレクタとに隣接して位置し、そして、ベースと同一の伝導性型かつドーピング濃度である。
・  各接続ベース領域に対するベース接触領域を含む。各ベース接触領域は、島状半導体内に、接続ベース領域の一つと隣接して配置され、そして、第２伝導性型であり、接続ベース領域よりも著しく大きなドーピング濃度を有する。
【００４９】
本発明は、接続ベース領域とエミッタとの間の直接接触またはオーバーラップを除去することにより、上述のような先行技術に関連した問題を解消する。このことは、エミッタとベースと接続ベース領域との間に存在する順方向バイアスｐ−ｎ接合のサイズを減少させる。
【００５０】
特開平０４−２９１９２６号に共通して、本発明は、あらゆる複雑さを追加することなく、従来のＴＦＴプロセスフローにおいて製造できる。先行技術に対する著しい利点は、この配置が与えるベースとエミッタとの間の電流の流れを制限することである。より小さなベース電流は、より大きなＤＣ電流ゲインおよびより効率的なデバイスをもたらし、アナログアプリケーションの性能を向上させる。
【００５１】
本発明の第１実施形態は、ベースからエミッタへの電流の流れを最小化するように位置決めされた単一ベース接触領域を有する薄膜ラテラル型ＢＪＴを提供する。
【００５２】
図７は、ｎｐｎ型ＢＪＴの場合の平面図によって、その実施形態を示したものであるが、本発明は、ｐｎｐ型デバイスにも同様に適用される。ＢＪＴは、ガラスまたはプラスチック上（不図示）のＳｉＯ２、ＳｉＮｘ等の絶縁基板の上部に位置する薄膜島状半導体７０１（殆どはＳｉ。アモルファス、多結晶または結晶であってよい。）を含む。
【００５３】
島状半導体７０１は、エミッタ７０２、ベース７０４、ベース接触領域７０８、サブコレクタ７１０および接続ベース領域７１２を含む。エミッタ７０２およびサブコレクタ７１０の領域は、第１伝導性型（例えばｎ型）であり、高濃度にドープされている（約１０１９〜１０２１ｃｍ−３）。そして、当該領域は、第２伝導性型（例えばｐ型）にドープされたベース７０４により分離されている。Ｓｉに対する典型的なｎ型ドーパントは、ヒ素またはリン光体である。典型的なｐ型ドーパントは、ホウ素またはガリウムである。エミッタ７０２およびサブコレクタ７１０のドーピング濃度は等しく、そして、約１０１６〜１０１８ｃｍ−３であるベース７０４のドーピング濃度より大きい。接続ベース領域７１２は、ベース７０４およびサブコレクタ７１０に隣接して位置し、ベース７０４をベース接触領域７０８に接続する。接続ベース領域７１２は、第２伝導性型にドープされ、そして、ベース７０４と同等のドーピング濃度を有する。ベース接触領域７０８は、ベース７０４への電気的コンタクトが配置される半導体の特定の最小領域を示すものであり、そして、他の領域（すなわち、エミッタ７０２、ベース７０４およびサブコレクタ７１０）に接触しないように接続ベース領域７１２に隣接して位置する。ベース接触領域７０８は、第２伝導性型にドープされ、また、ベース７０４および接続ベース領域７１２より少なくとも一桁大きい濃度でドープされる。
【００５４】
特に、接続ベース領域７１２は、エミッタ７０２に直接接触しないように形成される。結果的に、反対の伝導性型の領域間に形成されたｐ−ｎ整合の領域のサイズは、最小化される。これは、エミッタ７０２とベース接触領域７０８との間に発生しうる電流の流れを減少させる効果がある。
【００５５】
図５および図６で示されるような先行技術に対する本実施形態の利点は、エミッタ７０２とベース接触領域７０８と接続ベース領域７１２との間の電流の流れの減少により、デバイスの効率を向上させ、そして、アナログアプリケーションの性能を向上させることである。
【００５６】
本発明の第２実施形態において、ＢＪＴは、第１実施形態において記載されたように形成されるが、図８に示されるように、第２ベース接触領域が追加される。より正確には、追加の接続ベース領域８１２は、ベース７０４の側面に、接続ベース領域７１２と対向する側に位置する。接続ベース領域８１２は、ベース７０４と対向していることを除き、接続ベース領域７１２と同様の方法で、ベース７０４およびサブコレクタ７１０の領域に接触する。つまり、接続ベース領域８１２は、エミッタ７０２に直接接触またはオーバーラップしないようにパターン化されている。第２ベース接触領域８０８は、第２接続ベース領域８１２に隣接するように位置しており、それによりベース７０４へ接続されている。ベース接触領域７０８と同様、ベース接触領域８０８は、他の領域、つまりエミッタ７０２、ベース７０４またはサブコレクタ７１０のいずれにも直接接触しないように形成される。追加の接続ベース領域８１２およびベース接触領域８０８のドーピング伝導性型および濃度は、第１実施形態に記載されたような接続ベース領域７１２およびベース接触領域７０８と同一である。
【００５７】
本実施形態は、第１実施形態の利点を維持する。第２ベース接触領域８０８を介してのベース７０４への第２電気コンタクトの追加は、ベース直列抵抗に関連した損失を減少させ、そして、デバイス性能を更に向上させる。
【００５８】
本発明の第３実施形態では、ＢＪＴは、第１伝導性型のコレクタ９０６が図９に示されるようにベース７０４とサブコレクタ７１０との間に位置することを除き、上記２つの実施形態のいずれかで記載されたように形成される。コレクタ９０６のドーピング濃度は、エミッタ７０２およびサブコレクタ７１０の濃度より小さく、そして、ベース７０４またはベース接触領域７０８、８０８の濃度より小さくても、同等であっても、または大きくてもよい。コレクタ９０６は、１０１７〜１０１９ｃｍ−３の範囲の濃度を有する。接続ベース領域７１２、８１２は、ベース７０４およびコレクタ９０６に接触するが、サブコレクタ７１０にはもはや接触しない。
【００５９】
本実施形態は、接続ベース領域７１２、８１２とエミッタ７０２との間の直接接触を除去することにより、上述の利点を維持する。加えて、サブコレクタ７１０と比較して、コレクタ９０６の低いドーピング濃度は、結果として、ベース７０４において電界強度を減少させ、望ましくないホットキャリア効果をより大きく回避させる。
【００６０】
図１０は、本発明の第４実施形態を示す。本実施形態において、ＢＪＴは、第１、第２および第３実施形態のいずれかに記載されるように形成されるが、ベース７０４に隣接したサブコレクタ７１０またはコレクタ９０６（存在する場合）の幅は、エミッタ７０２に対して増加する。正しく理解されるように、サブコレクタ／コレクタおよびエミッタの幅は、エミッタおよびサブコレクタ／コレクタ間の軸に垂直な方向（つまり、図１０のｙ軸に沿った方向）を基準にする。
【００６１】
本実施形態は、前述の実施形態の利点を維持するが、コレクタ９０６および／またはサブコレクタ７１０の幅の増加は、この／これらの領域に関連した直列抵抗を減少させる。増加した幅は、エミッタ７０２から生じる電荷キャリアの収集効率を向上させる。このことは、ＢＪＴの効率を増加させ、そして性能を向上させる。
【００６２】
ＢＪＴは、典型的なＴＦＴ製造プロセスと互換性のある方法で製造できる。半導体の薄膜は、絶縁基板上に堆積し、そして、フォトレジストは、回転され、および、リソグラフィによりパターン化される。レジストの現像後、感光された半導体は、所望の形状の島状半導体７０１を残すためにエッチングにより除去され、そして、残存したレジストが除去される。その後、島状半導体７０１の全体は、イオン注入により、ベース７０４および接続ベース領域７１２に対して所望のレベルにドープされる。エミッタ７０２およびサブコレクタ７１０は、現像に続いてエミッタ７０２およびサブコレクタ７１０のみが感光されるように、再びレジストの回転、および、リソグラフィによるパターニングにより形成される。その後、更なるイオン注入ステップが実行され、ベース７０４および接続ベース領域７１２として用いられたものに対して、反対の伝導性型および著しく高い濃度を有するものとされる。エミッタ７０２およびサブコレクタ７１０のみがこの添加を受け取る。エミッタ７０２およびサブコレクタ７１０が異なるドーピング濃度を有する場合には、二つの分離パターニングおよび注入ステップが用いられなければならない。この場合、ベース７０４と同一の伝導性型のドーパントが（より高い添加で）用いられるが、イオン注入に続き、残存しているレジストが除去され、そして、レジストのパターニングおよび注入の処理が、ベース接触領域７０８に対して繰り返される。コレクタ９０６が利用される場合には、追加のレジストパターニングおよび注入ステップが必要となる。
【００６３】
全ての注入ステップに続き、デバイスは、ドーパントを活性するために炉アニールされる。一般に、これは、基板が耐えることができる最大温度で実施される。また、レーザアニーリング等の技術を用いてもよい。その後、Ｔｉ、ＡｌまたはＴａＮ等の金属の堆積に続いて、一般に、ＳｉＯ２またはＳｉＮｘ等の絶縁層の堆積と、パターニングおよびエッチングによる、エミッタ７０２、サブコレクタ７１０およびベース接触領域７０８への開口を含む金属化処理が続く。その後、金属は、デバイス間に電気接続を形成することが要求される場合には、パターン化されてもよい。
【００６４】
なお、本発明の様々な実施形態において、本明細書に記載されるように、接続ベース領域は、ベースに加えて、サブコレクタまたはコレクタと何らかの直接接触が生じる。しかしながら、当業者は、ベースとサブコレクタ／コレクタとの両方を接触させるために接続ベース領域の必要性がないことを正しく理解できよう。他方、接続ベース領域が、サブコレクタ／コレクタの境界に至るまでベース領域に接触することは望ましい。実際には、製造アライメント誤差により、島状半導体に対するドープ領域の小さなシフトがある。接続ベース領域が、コレクタに至るまでベース領域をカバーするのを担保するためには、マスクシフトがあるとしても、ＢＪＴが期待どおりに作動するように、コレクタの何らかのオーバーラップを含めて設計される。
【００６５】
なお、更に本明細書に記載されるように、本発明の様々な実施形態ではサブコレクタを含み、そしていくつかの実施形態では、サブコレクタおよびコレクタの両方を含む。しかしながら、本発明が、ＢＪＴがコレクタのみを含む実施形態を含んでもよいことは正しく理解されるであろう（例えば、サブコレクタ７１０がコレクタ９０６と置換されることを除いては、図７および図８の実施形態）。
【００６６】
本発明は、特定の実施形態に関して記載されているが、本明細書の記載および添付図面を読み、理解することにより、当業者が、同等の変更および修正を生じさせてもよい。特に、上述の要素（構成要素、組み立て品、デバイス、配置、等）によって実行される様々な機能に関して、そのような要素を記載するために使用された用語（「手段」への言及を含む）は、本発明の本明細書中での典型的な実施形態において、その機能を実施する開示された構造と構造的に同等ではないとしても、特に指摘がない限り、記載された要素の特定の機能を実施するあらゆる要素（すなわち、機能的に同等であるもの）に対応することが意図されている。さらに、本発明の特有の特徴は、いくつかの実施形態のうちの一つのみ、または複数に関して上述されてきたが、そのような特徴は、与えられたアプリケーションあるいは特有のアプリケーションに対して望まれる、または利点があるように、他の実施形態の一つまたは複数の他の特徴と組み合わせ可能である。
【産業上の利用可能性】
【００６７】
本発明のバイポーラ接合トランジスタは、アナログアプリケーションの性能向上と共に、ＤＣゲインおよび効率の増加を提供する。同時に、トランジスタは、いかなる複雑さを追加することもなしに、従来のＴＦＴ製造フローにおいて製造可能である。
【符号の説明】
【００６８】
１００  表示ＴＦＴ基板
１０２  表示画素マトリクス
１０４  表示ゲートドライバ
１０６  表示ソースドライバ
１０８  センサドライバ回路
１１０  表示コントローラ
１１２  バックライト
１１４  バックライトコントローラ
１１６  センサ出力回路
２０２  ゲート電極
２０４  ベースコート絶縁体
２０６  多結晶Ｓｉ
２０８  ゲート絶縁体
２１０  ソース／ドレイン電極
３０２  エミッタ
３０４  ベース
３０６  コレクタ
４０２  エミッタ
４０４  ベース
４０６  コレクタ
４０８  エミッタ電極
４１０  ベース電極
４１２  コレクタ電極
４１４  半導体
４１６  絶縁体
５０２  エミッタ
５０４  ベース
５０６  コレクタ
５０８  ベース接触領域
６０２  エミッタ
６０４  ベース
６０６  コレクタ
６０８  ベース接触領域
６１０  サブコレクタ
６１２  接続ベース領域
７０１  島状半導体
７０２  エミッタ
７０４  ベース
７０８  ベース接触領域
７１０  サブコレクタ
７１２  接続ベース領域
８０８  ベース接触領域
８１２  接続ベース領域
９０６  コレクタ
【図１】
2012060111.tif 000003
【図２】
2012060111.tif 000004
【図３】
2012060111.tif 000005
【図４】
2012060111.tif 000006
【図５】
2012060111.tif 000007
【図６】
2012060111.tif 000008
【図７】
2012060111.tif 000009
【図８】
2012060111.tif 000010
【図９】
2012060111.tif 000011
【図１０】
2012060111.tif 000012