(57)【要約】【課題】動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタ（Ｐ２）と、前記第１トランジスタと異なる導電型を有する第２トランジスタ（Ｎ４）とを具備し、前記第１トランジスタのゲート電極は、第１不純物と前記第１不純物の拡散を抑制する第２不純物とを含有し、前記第１不純物の濃度ピーク（ＰＥ１）は、前記第２不純物の濃度ピーク（ＰＥ２）よりも浅い位置に形成されている。【選択図】図６
2012060090.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタと、前記第１トランジスタと異なる導電型を有する第２トランジスタとを具備し、
前記第１トランジスタのゲート電極は、第１不純物と前記第１不純物の拡散を抑制する第２不純物とを含有し、前記第１不純物の濃度ピークは、前記第２不純物の濃度ピークよりも浅い位置に形成されること
を特徴とする半導体装置。
【請求項２】
前記第１不純物は、リンであり、
前記第２不純物は、カーボン，キセノン，またはゲルマニウムであること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極はポリシリコンから成ること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板上に、第１，第２導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第１導電型の領域における前記ゲート電極中に、第１不純物を注入し、前記ゲート電極をアモルファス化させる工程と、
前記ゲート電極をアモルファス化させた状態で、前記第１導電型の領域における前記ゲート電極中に、第２不純物を注入する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、第１，第２導電型の領域に渡って互いに接続されるゲート電極を形成する工程と、
前記第２導電型のゲート電極上にフォトレジストを形成する工程と、
前記第１導電型のゲート電極に対し、前記第２導電型の領域方向から前記ゲート電極の水平方向に対する注入角度が鋭角になるように第１不純物を注入する工程と、
前記フォトレジストを除去する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｎ型ＭＯＳＦＥＴのゲート電極とＰ型ＭＯＳＦＥＴのゲート電極とが互いに接続される構成の半導体装置として、例えば、ＳＲＡＭ（Static Random Access Memory）等がある。
【０００３】
かかる半導体装置を製造する際には、例えば、Ｎ型ＭＯＳＦＥＴのゲート電極に不純物を導入する工程（Gate Pre Doping）で、リン（Phosphorus）等の不純物を注入する場合がある。しかしながら、Ｎ型ＭＯＳＦＥＴのゲート電極とＰ型ＭＯＳＦＥＴのゲート電極とが接続される構成の場合、注入した不純物がゲート電極中を移動して、不純物がＰ型ＭＯＳＦＥＴ領域へ拡散してしまう。
【０００４】
このように、Ｐ型ＭＯＳＦＥＴのゲート電極にＮ型ＭＯＳＦＥＴ側からの不純物が拡散する影響を受ける結果、Ｐ型ＭＯＳＦＥＴの特性がばらつき、半導体装置の動作マージンが劣化する点で、不利であるという傾向がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態による半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタと、第１トランジスタと異なる導電型を有する第２トランジスタとを具備する。第１トランジスタのゲート電極は、第１不純物と前記第１不純物の拡散を抑制する第２不純物とを含有する。第１不純物の濃度ピークは、第２不純物の濃度ピークよりも浅い位置に形成される。
【０００８】
また、実施形態による半導体装置の製造方法は、半導体基板上に、第１，第２導電型の領域に渡って互いに接続されるゲート電極を形成する。第１導電型の領域におけるゲート電極中に、第１不純物を注入し、ゲート電極をアモルファス化する。ゲート電極をアモルファス化させた状態で、第１導電型の領域におけるゲート電極中に、第２不純物を注入する。
【０００９】
また実施形態による半導体装置の製造方法は、半導体基板上に、第１，第２導電型の領域に渡って互いに接続されるゲート電極を形成する。第２導電型のゲート電極上にフォトレジストを形成する。第１導電型のゲート電極に対し、第２導電型の領域方向からゲート電極の水平方向に対する注入角度が鋭角になるように第１不純物を注入する。フォトレジストを除去する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の平面構成例を示す平面図。
【図２】第１の実施形態に係る半導体装置のメモリセル（ＳＲＡＭセル）を示す等価回路図。
【図３】図１中のＩＩＩ−ＩＩＩ線に沿った断面構成例を示す断面図。
【図４】図１中のＩＶ−ＩＶ線に沿った断面構成例を示す断面図。
【図５】図１中のＶ−Ｖ線に沿った断面構成例を示す断面図。
【図６】図３，図５中のＶＩ−ＶＩ´線に沿った不純物濃度プロファイルを示す図。
【図７】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図８】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図９】第１の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１０】第２の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１１】比較例に係るゲート電極深さ方向における不純物濃度プロファイルを示す図。
【図１２】比較例に係る半導体装置の一製造工程を示す断面図。
【図１３】第１，第２の実施形態および比較例における不純物注入条件を示す図。
【発明を実施するための形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１２】
［第１の実施形態］  
図１乃至図９を用い、第１の実施形態に係る半導体装置およびその製造方法を説明する。本例では、Ｎ型ＭＯＳＦＥＴのゲート電極とＰ型ＭＯＳＦＥＴのゲート電極とが接続される構成の半導体装置として、例えば、ＳＲＡＭ（Static Random Access Memory）を一例に挙げて説明する。
【００１３】
＜１．構成例＞  
１−１．平面構成例  
まず、図１を用い、第１の実施形態に係る半導体装置の平面構成例を説明する。  
図示するように、半導体基板（Ｓｉ−ｓｕｂ）のＰ−areaにＰ型トランジスタ（Ｐ１，Ｐ２）が配置され、Ｎ−areaにＮ型トランジスタ（Ｎ１〜Ｎ４）が配置される。本例では、これらの６個のトランジスタにより、１ビットデータを記憶するメモリセル（ＳＲＡＭセル）を構成する。
【００１４】
図示するように、本例では、Ｎ型トランジスタ（Ｎ１〜Ｎ４）のゲート電極とＰ型トランジスタ（Ｐ１，Ｐ２）のゲート電極とは互いに接続される。
【００１５】
１−２．ＳＲＡＭ  Ｃｅｌｌの回路構成例  
次に、図２を用いて、ＳＲＡＭセル（SRAM Cell）の構成例について説明する。  
図示するように、ＳＲＡＭセルは、ＭＯＳトランジスタＰ１〜Ｎ４により構成されている。ＳＲＡＭセルは、転送トランジスタ（Transfer Tr）Ｎ１，Ｎ２、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路１０−１，１０−２により構成される。
【００１６】
転送トランジスタＮ１の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路１０−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続される。転送トランジスタＮ２の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路１０−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続される。
【００１７】
インバータ回路１０−１は、負荷トランジスタ（Load Tr）Ｐ１，駆動トランジスタ（Driver Tr）Ｎ３を備える。駆動トランジスタＮ３の電流経路の一端は接地電源ＶＳＳに接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路１０−２のノード／ＮＤに接続される。負荷トランジスタＰ１の電流経路の他端は内部電源ＶＤＤに接続される。
【００１８】
インバータ回路１０−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備える。駆動トランジスタＮ４の電流経路の一端は接地電源ＶＳＳに接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路１０−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源ＶＤＤに接続される。
【００１９】
１−３．断面構成例  
次に、図３乃至図６を用い、第１の実施形態に係る半導体装置の断面構成例を説明する。この説明では、順次、図１中のＩＩＩ−ＩＩＩ線，ＩＶ−ＩＶ線，およびＶ−Ｖ線に沿った断面構成を一例挙げる。  
Ｎ型トランジスタＮ４について  
図３は、Ｎ型トランジスタＮ４の断面構成例を示すものである。  
図示するように、Ｎ型トランジスタＮ４は、シリコン基板（Ｓｉ−ｓｕｂ）１１のＮ−areaのアクティブエリアＡＡに配置される。  
Ｎ型トランジスタＮ４は、ゲート絶縁膜１２，ゲート電極２１，スペーサ１７，ソース／ドレイン拡散層１５，およびシリサイド層１５Ｓ，２１Ｓを備える。
【００２０】
ゲート絶縁膜１２は、シリコン基板１１上に設けられる。  
ゲート電極２１は、ゲート絶縁膜１２上に設けられ、リン層２１−１およびカーボン層２１−２を備える。ゲート電極２１にける図中ＶＩ−ＶＩ´線に沿った不純物濃度のプロファイルについては、後述する。  
リン（Phosphorus）層２１−１は、後述する製造方法の際に、ゲート電極２１の空乏化率を抑制するために、ゲート電極２１中に注入される。  
カーボン（Carbon）層２１−２は、後述する製造方法の際に、上記リン層２１−１の注入工程の前に、ゲート電極２１に注入されてゲート電極２１をアモルファス化させ、上記リン層２１−１のＰ−areaへの拡散を抑制する層として働く。  
スペーサ１７は、ゲート電極２１の側壁に沿って設けられる。  
ソース／ドレイン拡散層１５は、ゲート電極１２を挟むようにシリコン基板１１上に隔離して設けられ、動作時には電流経路として働く。  
シリサイド層１５Ｓ，２１Ｓは、後述するサリサイドプロセスにより形成され、ソース／ドレイン拡散層１５上およびゲート電極上にそれぞれ設けられる。  
Ｎ型トランジスタＮ４上を覆うように、層間絶縁膜１９が設けられる。
【００２１】
Ｐ型トランジスタＰ２について  
図４は、Ｐ型トランジスタＰ２の断面構成例を示すものである。  
図示するように、Ｐ型トランジスタＰ２は、シリコン基板（Ｓｉ−ｓｕｂ）１１のＰ−areaのアクティブエリアＡＡに配置される。  
図示するように、Ｐ型トランジスタＰ２のゲート電極２１は、上記リン層２１−１およびカーボン層２１−２を備えていない点で、Ｎ型トランジスタＮ４と相違する。また、本例では、Ｐ型トランジスタＰ２のソース／ドレイン拡散層１５上にコンタクト配線ＣＰ１が設けられる。
【００２２】
Ｎ型，Ｐ型トランジスタのゲート電極が互いに接続される断面構成  
図５は、上記Ｎ型トランジスタＮ４のゲート電極２１とＰ型トランジスタＰ２のゲート電極２１とが互いに接続される図１中のＶ−Ｖ線に沿った断面構成例を示すものである。なお、図５はゲート絶縁膜を省略し簡略化している。以下、図７乃至１０、図１２も同様である。
【００２３】
図示するように、ゲート電極（ＧＣ（Poly-Si））２１は、素子分離絶縁膜ＳＴＩ上およびアクティブエリアＡＡ上に配置される。上記のように、ゲート電極２１は、リン層２１−１およびカーボン層２１−２を備える。アクティブエリアＡＡにおけるゲート電極２１上に、コンタクト配線ＣＰ２が設けられる。
【００２４】
ゲート電極深さ方向における不純物濃度プロファイル  
図６は、図３中ＶＩ−ＶＩ´線におけるゲート電極２１の深さ方向における不純物濃度プロファイルを示すものである。  
図示するように、まず、ゲート電極２１中の浅い位置に、リン（Phosphorus）層２１−１を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極２１中の深い位置に、カーボン（Carbon）層２１−２を構成する不純物濃度の濃いCarbon領域が配置される。尚、本例では、Phosphorusの濃度ピークＰＥ１は、Carbonの濃度ピークＰＥ２以上である（ＰＥ１≧ＰＥ２）。ここで、図６に示すようにリン層２１−１及びカーボン層２１−２はそれぞれリン及びカーボンのみ含有されているのではなく、リン層２１−１にはカーボンも含有され、カーボン層２１−２にはリンが含有されている。
【００２５】
＜２．製造方法＞  
次に、図７乃至図９を用い、第１の実施形態に係る半導体装置の製造方法を説明する。ここでは、図５に示した構成を一例に挙げる。  
まず、図７に示すように、シリコン基板１１中に形成したトレンチ中にシリコン絶縁膜等を埋め込み、素子分離絶縁膜ＳＴＩを形成する。
【００２６】
続いて、Ｎ型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト（図示せず）を塗布し、このフォトレジストにＮ−areaが露出する開口を形成する。続いて、Ｎ−areaに閾値を制御するためのボロン（Boron）を注入する。続いて、フォトレジストを、例えば、ウェットエッチング（Wet Etching）等により除去する。
【００２７】
続いて、Ｐ型トランジスタの閾値を制御するためのチャネル不純物注入を行うために、フォトレジスト（図示せず）を塗布し、このフォトレジストにＰ−areaが露出する開口を形成する。続いて、Ｐ−areaに閾値を制御するヒ素（Arsenic）を注入する。続いて、フォトレジストをウェットエッチング（Wet Etching）等により除去する。
【００２８】
続いて、シリコン基板１１上に、熱酸化法等により、ゲート絶縁膜（図示せず）を形成する。続いて、ゲート絶縁膜上に、ポリシリコン（Poly-Si）を形成し、Ｐ−areaおよびＮ−areaに渡って互いに接続されるゲート電極２１を形成する。
【００２９】
続いて、図８に示すように、ゲート電極２１上にフォトレジスト３１を塗布し、ゲート電極２１の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにＮ−areaが露出する開口を形成する。
【００３０】
続いて、Ｎ−areaに、例えば、Ｎ型トランジスタのゲート電極２１をアモルファス化させるための不純物として、ゲート電極２１中に、例えば、１．０ＫｅＶにより濃度３．０Ｅ＋１０ｃｍ−２程度で、カーボン（Carbon）を注入する。そのことで、ゲート電極２１をアモルファス化させ、ドーパント注入時のチャネリング抑制が可能となる。
【００３１】
続いて、図９に示すように、ゲート電極２１をアモルファス化させた状態で、ゲート電極２１中に、リン（Phosphorus）を注入する。そのため、その後に熱工程を行った場合であっても、カーボン層２１−２により、注入したリン（Phosphorus）が、Ｐ−areaへ拡散することを抑制することができる。ここで、リン（Phosphorus）が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとＮ型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。本例では、そのような濃度を変化する必要もなく、注入したリン（Phosphorus）が、Ｐ−areaへ拡散することを抑制することができる。
【００３２】
続いて、ウェットエッチング（Wet Etching）により、フォトレジスト３１を除去する。
【００３３】
続いて、ゲート電極になる領域をフォトレジストで覆い（図示せず）、ＲＩＥ(Reactive Ion Etching)により、アクティブエリア上のゲート電極２１を所望の形状に形成する。続いて、後酸化工程により、ゲート電極２１の加工のダメージ回復をする。以降、図面には表さないが、後述の製造工程によりＭＯＳＦＥＴを形成する。
【００３４】
続いて、ＮＭＯＦＥＴのShallow Junction形成工程として、Ｎ−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング（Wet Etching）により除去する。
【００３５】
続いて、ＰＭＯＦＥＴのShallow Junction形成工程として、Ｐ−area領域のフォトレジストを開口し、Shallow JunctionのHalo、Extensionの不純物を注入する。続いて、フォトレジストをウェットエッチング（Wet Etching）により除去する。
【００３６】
続いて、ゲート電極２１の側壁にスペーサを形成する。続いて、ＮＭＯＦＥＴ，ＰＭＯＦＥＴのDeep Junctionを形成する。
【００３７】
続いて、サリサイドプロセスにより、ソース／ドレイン拡散層上およびゲート電極上に、シリサイド層を形成する。続いて、バリア膜（Barrier SiN）を形成する。
【００３８】
続いて、ＰＭＤ（Pre-Medium-Dielectric）膜として、ＮＳＧを形成し、ＣＭＰ（Chemical Mechanical Polishing）を用い、ＮＳＧを平坦化する。
【００３９】
続いて、タングステンを埋め込み、コンタクトプラグ（Contact Plug）を形成し、多層配線を形成し、上記半導体装置を形成する。
【００４０】
尚、本例では、ポリシリコンからなるゲート電極２１をアモルファス化させるために、ゲート電極２１中に注入する不純物として、カーボンを一例に挙げた。しかしながら、ポリシリコンをアモルファス化可能な物質であれば、カーボンに限らない。例えば、キセノン（Xenon），ゲルマニウム（Germanium）等であっても同様に適用でき、同様の効果を得ることが可能である。
【００４１】
＜３．作用効果＞  
第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００４２】
（１）動作マージンの向上に対して有利である。  
上記のように、第１の実施形態に係る半導体装置は、ゲート電極２１中に、リン層２１−１の注入工程の前にゲート電極２１に注入され、ゲート電極２１をアモルファス化させ、リン層がゲート電極２１中を拡散してＰ−areaへ拡散することを抑制する層として働くカーボン層２１−２を具備する。換言すれば、第１の実施形態に係る半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタＰ２と、第１トランジスタと異なる導電型を有する第２トランジスタＮ４とを具備し、前記第１トランジスタのゲート電極は、第１不純物（リン）と第１不純物の拡散を抑制する第２不純物（カーボン）とを含有し、第１不純物の濃度ピークＰＥ１は、第２不純物の濃度ピークＰＥ２よりも浅い位置に形成されている。
【００４３】
例えば、本例に係るゲート電極１２の深さ方向における不純物濃度プロファイルは、図６のように示される。図示するように、まず、ゲート電極１２中の浅い位置に、リン（Phosphorus）層２１−１を構成する不純物濃度の濃いPhosphorus領域が配置される。次に、ゲート電極１２中の深い位置に、カーボン（Carbon）層２１−２を構成する不純物濃度の濃いCarbon領域が配置される。
【００４４】
そのため、ゲート電極２１をアモルファス化させた状態で、ゲート電極２１中に、リン（Phosphorus）を注入することとなり、リンがＰ−ａｒｅａへ拡散することを抑制することができる。更にその後に熱工程を行った場合であっても、カーボン層２１−２により、注入したリン（Phosphorus）が、Ｐ−areaへ拡散することを抑制することができる。そのため、本例のように、Ｎ型，Ｐ型トランジスタのゲート電極が互いに接続される構成の場合であっても、リン（Phosphorus）がＰ−area領域へ拡散することを抑制できる。
【００４５】
その結果、Ｐ型トランジスタ（Ｐ１，Ｐ２）の特性のばらつきを抑制でき、動作マージンの向上に対して有利である。
【００４６】
（２）製造コストの低減に対して有利である。  
ここで、リン（Phosphorus）が拡散しないようにリンの濃度を薄くすれば良いとも思われるが、そうするとＮ型トランジスタの空乏化率を抑制することができず、駆動力が劣化する。
【００４７】
本例では、上記のように、リンの不純物濃度等の製造条件を変化する必要もない点で、製造コストの低減に対して有利である。
【００４８】
［第２の実施形態（斜め注入の一例）］  
次に、図１０を用い、第２の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、Tilt角について斜め注入とする一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００４９】
＜構成例＞  
構成については、本例では、Ｎ型トランジスタのゲート電極２１が、上記カーボン（Carbon）層２１−２を備えておらず、Ｎ型トランジスタのゲート電極２１中のリンの濃度がＮ−ａｒｅａとＰ−ａｒｅａとの境界付近で低濃度になることが、上記第１の実施形態と相違する。その他の構成については、実質的に第１の実施形態と同様である。
【００５０】
＜製造方法＞  
次に、図１０を用い、第２の実施形態に係る半導体装置の製造方法について説明する。  
図１０に示すように、第１の実施形態と同様に、ゲート電極２１上にフォトレジスト３１を塗布し、ゲート電極２１の空乏化率を抑制するためのGate Pre Doping工程を行うために、このフォトレジストにＮ−areaが露出する開口を形成する。
【００５１】
続いて、Ｎ−areaに、例えば、ゲート電極２１中に、例えば、２．５ＫｅＶにより濃度６．２Ｅ＋１０ｃｍ−２程度で、リン（Phosphorus）を、Tilt角θ２斜め３０°程度に設定して注入し、リン層２１−１を形成する。
【００５２】
このように、リン（Phosphorus）を、Tilt角θ２斜め３０°程度に設定して注入することで、Ｐ−areaとＮ−areaとの境界近傍のリン（Phosphorus）濃度を低減することができ、同様に、注入したリンが、Ｐ−areaへ拡散することを抑制することができる。
【００５３】
本実施形態では、Tilt角θ２の一例として３０°として説明を行ったが、Tilt角θ２はこれに限らない。Ｎ型トランジスタのゲート電極２１に対し充分な濃度のリン等の不純物を注入しつつ、隣接するＰ型トランジスタのゲート電極２１へのリン等の不純物が拡散することを抑制可能なTilt角θ２であればよい。すなわち、不純物はＰ型トランジスタ側から注入され、Tilt角θ２はゲート電極の水平方向に対し鋭角となる。
【００５４】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
【００５５】
さらに、本例によれば、図１０に示したように、ゲート電極２１中に、２．５ＫｅＶにより濃度６．２Ｅ＋１０ｃｍ−２程度で、リン（Phosphorus）を、Tilt角θ２斜め３０°程度に設定して注入し、リン層２１−１を形成する。
【００５６】
このように、リンを、Tilt角θ２斜め３０°程度に設定して注入することで、Ｐ−areaとＮ−areaとの境界近傍のリン濃度を低減することができ、同様に、注入したリンが、Ｐ−areaへ拡散することを抑制することができる。そのため、製造コストの低減に対してより有利であると言える。
【００５７】
尚、本例は、必要に応じて、上記第１の実施形態と組み合わせて適用しても良いことは勿論である。
【００５８】
［比較例］  
次に、図１１および図１２を用い、上記第１，第２の実施形態に係る半導体装置およびその製造方法と比較するために、比較例について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５９】
＜構成例＞  
比較例に係る半導体装置は、ゲート電極中に、ゲート電極をアモルファス化させるカーボン（Carbon）層が配置されていない点で、上記第１の実施形態と相違する。
【００６０】
そのため、ゲート電極深さ方向における不純物濃度プロファイルは、図１１のように示される。図示するように、比較例では、ゲート電極１２中の比較的浅い位置に、リン（Phosphorus）層を構成するPhosphorus領域のみが配置される。
【００６１】
＜製造方法＞  
次に、図１２を用い、比較例に係る半導体装置の製造方法について説明する。
【００６２】
まず、図１２に示すように、素子領域ＡＡ上および素子分離絶縁膜ＳＴＩ上に、順次、ゲート絶縁膜、およびゲート電極１２１（ＣＧ：Poly-Si）を形成する。
【００６３】
続いて、ゲート電極１２１上に、フォトレジスト１３１を塗布し、このフォトレジスト１３１に、Ｎ-areaが露出する開口を形成する。
【００６４】
続いて、フォトレジスト１３１をマスクとして用い、Gate Pre Doping工程として、Ｎ型ＭＯＳＦＥＴのゲート電極１２１の空乏化率を抑制するために、Ｎ型ＭＯＳＦＥＴのゲート電極１２１にリン（Phosphorus）１２２を注入する。
【００６５】
しかしながら、図示するように、リン（Phosphorus）１２２をゲート電極１２１に注入する際、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのゲート電極１２１が接続されているため、注入したリンがゲート電極１２１中を移動して、Ｐ型ＭＯＳＦＥＴ領域（Ｐ−area）へ拡散してしまう。
【００６６】
このように、Ｐ型ＭＯＳＦＥＴのゲート電極１２１に、不純物のリン（Phosphorus）１２２が拡散する結果、Ｐ型ＭＯＳＦＥＴの特性がばらつき、ＳＲＡＭの動作マージンが劣化する点で、不利である。
【００６７】
［不純物の注入条件］  
次に、図１３を用い、上記第１，第２の実施形態および比較例に係る不純物の注入条件の一例について説明する。
【００６８】
図示するように、リン（Phosphorus）を注入する際の加速度エネルギーは、第１，第２の実施形態および比較例のいずれも、２．５ＫｅＶ程度で共通する。
【００６９】
リン（Phosphorus）の濃度は、第１，第２の実施形態は６．２Ｅ＋１５ｃｍ−２程度であり、比較例は３．０Ｅ＋１５ｃｍ−２程度である。すなわち、比較例ではＰ型ＭＯＳＦＥＴへリンが拡散しないようにするため、濃度を低くする必要があるが、第１、第２の実施形態では充分な濃度のリンを注入可能である。
【００７０】
リン（Phosphorus）の注入角度（Tilt角）は、第１の実施形態および比較例は角度なしであり、第２の実施形態は３０°程度である。
【００７１】
ゲート電極をアモルファス化させるため（リン拡散抑制のため）に注入する不純物は、第１の実施形態について、カーボン（Carbon），キセノン（Xe），ゲルマニウム（Ge）等がある。この際、カーボン（Carbon）を注入する際の加速度エネルギーは１．０ＫｅＶ程度であり、不純物濃度は３．０Ｅ＋１５ｃｍ−２程度である。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
Ｎ４，Ｐ２…第１，第２トランジスタ、２１…ゲート電極、２１−１…リン層（第１不純物拡散層）、２１−２…カーボン層（第２不純物拡散層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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