(57)【要約】【課題】データの読み出し精度の向上を図る。【解決手段】本実施形態の抵抗変化型メモリは、抵抗変化型メモリ素子３とワード線ＷＬに接続されるゲートを有するセルトランジスタ２とをそれぞれ含み、ビット線ＢＬとソース線ＳＬとの間に接続される複数のメモリセルＭＣ＿ｓ，ＭＣ＿ｕｓと、制御電圧ＣＬＭＰｎが印加される第１のゲートとビット線ＢＬに接続される電流経路とを有するｎチャネル型電界効果トランジスタ５Ｎと、制御電圧ＣＬＭＰｐが印加される第２のゲートとソース線ＳＬに接続される電流経路とを有するｐチャネル型電界効果トランジスタ５Ｐと、を具備する。データの読み出し時、ビット線電位ＶＢＬはソース線電位ＶＳＬより大きく、選択セルＭＣ＿ｓのワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬより大きく、非選択セルＭＣ＿ｕｓのワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬより小さい。【選択図】図１
2012133836.tif 000002
【特許請求の範囲】
【請求項１】
ビット線及びソース線と、
複数のワード線と、
抵抗変化型メモリ素子と前記ワード線に接続されるゲートを有するセルトランジスタとをそれぞれ含み、前記ビット線と前記ソース線との間に接続される複数のメモリセルと、
第１の制御電圧が印加される第１のゲートと、前記ビット線に接続される第１の電流経路とを有するｎチャネル型の第１の電界効果トランジスタと、
第２の制御電圧が印加される第２のゲートと、前記ソース線に接続される第２の電流経路とを有するｐチャネル型の第２の電界効果トランジスタと、
を具備し、
選択されたメモリセルに対するデータの読み出し時、
前記ビット線の電位は前記第１の制御電圧によって制御され、前記ソース線の電位は前記第２の制御電圧によって制御され、
前記ビット線の電位は、前記ソース線の電位より大きく、
前記選択されたメモリセルが接続されたワード線の電位は、前記ビット線の電位より大きく、
非選択のメモリセルが接続されたワード線の電位は、前記ソース線の電位より小さい、ことを特徴とする抵抗変化型メモリ。
【請求項２】
前記第１の電界効果トランジスタを介して前記ビット線に第１の入力端子が接続されるセンスアンプと、
前記第２の電界効果トランジスタを介して前記ソース線に接続されるシンク回路と、をさらに具備することを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記第１の電界効果トランジスタを介して前記ビット線に接続されるソース回路と、
前記第２の電界効果トランジスタを介して前記ソース線に第１の入力端子が接続されるセンスアンプと、をさらに具備することを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項４】
抵抗素子とセルトランジスタとを含み、前記センスアンプの第２の入力端子に接続される参照セルを、さらに具備し、
前記データの読み出し時、オン状態の前記参照セルを流れる電流が、前記選択されたメモリセル内の抵抗変化型メモリ素子の抵抗状態を検出するための基準電流として、前記センスアンプに供給される、ことを特徴とする請求項２又は３に記載の抵抗変化型メモリ。
【請求項５】
前記メモリセルは第１のメモリセルアレイ内に設けられ、前記参照セルは前記第１のメモリセルと異なる第２のメモリセルアレイ内に設けられることを特徴とする請求項４に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型メモリに関する。
【背景技術】
【０００２】
近年、次世代半導体メモリとして、ＭＲＡＭ（Magnetoresistive RAM）、ＲｅＲＡＭ(Resistive RAM)、及び、ＰＣＲＡＭ(Phase change RAM)などの抵抗変化型メモリが注目を集めている。
【０００３】
抵抗変化型メモリのセルアレイにおいて、複数のメモリセルが２次元に配列されている。複数のメモリセルが、共通の配線及び回路に接続されている。
【０００４】
例えば、データの読み出し時、データの読み出し対象として選択されたメモリセルは、非選択のメモリセルと共通の配線及び回路に接続される。
【０００５】
このため、非選択のメモリセルが、選択されたメモリセルの動作に対して影響を及ぼす場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１０３２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
データ読み出しの精度の向上を図る。
【課題を解決するための手段】
【０００８】
本実施形態の抵抗変化型メモリは、ビット線及びソース線と、複数のワード線と、抵抗変化型メモリ素子と前記ワード線に接続されるゲートを有するセルトランジスタとをそれぞれ含み、前記ビット線と前記ソース線との間に接続される複数のメモリセルと、第１の制御電圧が印加される第１のゲートと、前記ビット線に接続される第１の電流経路とを有するｎチャネル型の第１の電界効果トランジスタと、第２の制御電圧が印加される第２のゲートと、前記ソース線に接続される第２の電流経路とを有するｐチャネル型の第２の電界効果トランジスタと、を具備し、選択されたメモリセルに対するデータの読み出し時、前記ビット線の電位は前記第１の制御電圧によって制御され、前記ソース線の電位は前記第２の制御電圧によって制御され、前記ビット線の電位は、前記ソース線の電位より大きく、前記選択されたメモリセルが接続されたワード線の電位は、前記ビット線の電位より大きく、非選択のメモリセルが接続されたワード線の電位は、前記ソース線の電位より小さい。
【図面の簡単な説明】
【０００９】
【図１】実施形態の抵抗変化型メモリの基本構成を示す図。
【図２】第１の実施形態の抵抗変化型メモリの回路構成を説明するための図。
【図３】セルアレイの内部構成を説明するための図。
【図４】抵抗変化型メモリ素子の構造を示す図。
【図５】抵抗変化型メモリ素子の構造を示す図。
【図６】第１の実施形態の抵抗変化型メモリの回路構成を説明するための図。
【図７】第２の実施形態の抵抗変化型メモリの回路構成を説明するための図。
【図８】第２の実施形態の抵抗変化型メモリの回路構成を説明するための図。
【図９】抵抗変化型メモリ素子の構造を示す図。
【図１０】抵抗変化型メモリ素子の構造を示す図。
【発明を実施するための形態】
【００１０】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
（１）  基本構成  
図１を参照して、本実施形態の抵抗変化型メモリの基本構成について、説明する。
【００１２】
図１は、本実施形態の抵抗変化型メモリの読み出し動作時における各構成要素の接続関係が示されている。
【００１３】
図１に示されるように、ビット線（第１の配線、制御線）ＢＬ及びソース線（第２の配線、制御線）ＳＬ間に、複数のメモリセルＭＣ＿ｓ，ＭＣ＿ｕｓが接続されている。以下では、各メモリセルＭＣ＿ｓ，ＭＣ＿ｕｓを区別しない場合には、単に、メモリセルＭＣと表記する。また、本実施形態において、説明の明確化のため、ビット線ＢＬと対を形成する配線のことをソース線とよぶが、このソース線のこともビット線とよばれる場合もある。
【００１４】
各メモリセルＭＣ＿ｓ，ＭＣ＿ｕｓは、抵抗変化型メモリ素子３ｓ，３ｕｓと、選択素子としての電界効果トランジスタ２ｓ，２ｕｓとを含んでいる。以下では、各抵抗変化型メモリ素子３ｓ，３ｕｓを区別しない場合には、単に、抵抗変化型メモリ素子３と表記する。また、各電界効果トランジスタ２ｓ，２ｕｓを区別しない場合には、単に、電界効果トランジスタ２と表記する。
【００１５】
抵抗変化型メモリ素子３の一端は、ビット線ＢＬに接続され、抵抗変化型メモリ素子３の他端は、電界効果トランジスタ２の電流経路の一端に接続され、電界効果トランジスタ２の電流経路の他端は、ソース線ＳＬに接続されている。各電界効果トランジスタ２のゲートは、ワード線（制御線）ＷＬにそれぞれ接続されている。以下では、メモリセルＭＣ内の電界効果トランジスタ２のことを、セルトランジスタ２とよぶ。
【００１６】
抵抗変化型メモリ素子３は、供給された電流／電圧の極性、大きさ或いは供給期間に応じて、メモリ素子３の抵抗状態（抵抗値）が変化する。その可変な抵抗状態と記憶すべきデータとが対応づけられることによって、抵抗変化型メモリ素子３はデータを記憶する。
【００１７】
セルトランジスタ２は、そのオン／オフが制御されることによって、メモリセルＭＣとビット線／ソース線ＢＬ，ＳＬとの接続状態を切り替える。セルトランジスタ２は、例えば、ｎチャネル型の電界効果トランジスタである。
【００１８】
読み出し回路４Ａ，４Ｂは、ビット線ＢＬ及びソース線ＳＬに接続されている。読み出し回路４Ａ，４Ｂは、センスアンプ、読み出し電流を生成するためのソース／シンク回路（定電流源又は定電圧源）、基準電流を生成するためのソース／シンク回路などを含んでいる。  
メモリセルに対するデータの読み出し時、相対的な電位の関係において、例えば、読み出し回路４ＡはメモリセルＭＣに対して高電位側となり、読み出し回路４ＢはメモリセルＭＣに対して低電位側となる。
【００１９】
高電位側の読み出し回路４Ａは、電界効果トランジスタ５Ｎを介して、ビット線ＢＬに接続され、低電位側の読み出し回路４Ｂは、電界効果トランジスタ５Ｐを介して、ソース線ＳＬに接続される。
【００２０】
電界効果トランジスタ５Ｎの電流経路の一端は、ビット線ＢＬに接続され、電界効果トランジスタ５Ｎの電流経路の他端は、読み出し回路４Ａに接続される。電界効果トランジスタ５Ｎを駆動させるとき、電界効果トランジスタ５Ｎのゲートには、制御電位ＶＣＬＭＰｎが印加される。
【００２１】
電界効果トランジスタ５Ｐの電流経路の一端は、ソース線ＳＬに接続され、電界効果トランジスタ５Ｐの電流経路の他端は、読み出し回路４Ｂに接続される。電界効果トランジスタ５Ｐを駆動させるとき、電界効果トランジスタ５Ｐのゲートには、制御電位ＶＣＬＭＰｐが印加される。
【００２２】
電界効果トランジスタ５Ｎは、ｎチャネル型の電界効果トランジスタ５Ｎである。電界効果トランジスタ５Ｐは、ｐチャネル型の電界効果トランジスタ５Ｐである。ここで、ｎチャネル型の電界効果トランジスタ５Ｎのしきい値電圧を“Ｖｔｎ”と示し、ｐチャネル型の電界効果トランジスタ５Ｐのしきい値電圧を“Ｖｐｎ”と示す。電界効果トランジスタ５Ｎ，５Ｐは、ソースフォロワとして動作する。
【００２３】
抵抗変化型メモリの読み出し動作時、選択されたメモリセル（ここでは、メモリセルＭＣ＿ｓ）に接続されたワード線ＷＬに、選択電位ＶＷＬ＿ｓが印加され、その選択セルＭＣ＿ｓ内の電界効果トランジスタ２ｓがオン状態になる。一方、非選択のメモリセルＭＣ＿ｕｓに接続されたワード線ＷＬに、非選択電位ＶＷＬ＿ｕｓが印加される。非選択電位ＶＷＬ＿ｕｓは、非選択セルＭＣ＿ｕｓ内の電界効果トランジスタ２ｕｓがオンしない大きさの電位であって、例えば、０Ｖである。以下では、選択セルが接続されたワード線のことを、選択ワード線とよび、非選択セルが接続されたワード線のことを、非選択ワード線とよぶ。選択ワード線に印加される選択電位ＶＷＬ＿ｓのことを、選択ワード線電位ＶＷＬ＿ｓとよび、非選択ワード線に印加される非選択電位ＶＷＬ＿ｕｓのことを、非選択ワード線電位ＶＷＬ＿ｕｓとよぶ。
【００２４】
制御電位ＶＣＬＭＰｎ，ＶＣＬＭＰｐの印加によって、電界効果トランジスタ５Ｎ，５Ｐがオンし、読み出し回路４Ａ，４Ｂが、ビット線ＢＬ及びソース線ＳＬを介して選択セルＭＣ＿ｓに電気的に接続される。
【００２５】
そして、ｎチャネル型の電界効果トランジスタ５Ｎは、制御電位ＶＣＬＭＰｎによってビット線ＢＬの電位を、所定の電位ＶＢＬにクランプし、ｐチャネル型の電界効果トランジスタ５Ｐは、制御電位ＶＣＬＭＰｐによってソース線ＳＬの電位を、所定の電位ＶＳＬにクランプする。  
読み出し動作時において、ビット線ＢＬの電位（以下、ビット線電位とよぶ）ＶＢＬは、“ＶＣＬＭＰｎ−Ｖｔｎ”程度の大きさに制御され、ソース線ＳＬの電位（以下、ソース線電位とよぶ）ＶＳＬは、“ＶＣＬＭＰｐ＋Ｖｔｐ”程度の大きさに制御される。ビット線電位ＶＢＬ（＝ＶＣＬＭＰｎ−Ｖｔｎ）は、ソース線電位ＶＳＬ（＝ＶＣＬＭＰｐ＋Ｖｔｐ）より大きい。
【００２６】
選択ワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬ及びソース線電位ＶＳＬより大きい。非選択ワード線電位ＶＷＬ＿ｕｓは、ビット線電位ＶＢＬ及びソース線電位ＶＳＬより小さい。
【００２７】
これによって、読み出し電流Ｉｒが、選択セルＭＣ＿ｓを経由して、高電位側の読み出し回路４Ａから低電位側の読み出し回路４Ｂに向かって、流れる。読み出し回路（例えば、センスアンプ）４Ａ，４Ｂは、例えば、基準電流（又は基準電位）と読み出し電流（又は読み出し電流に起因する電位変動）とを比較し、選択セルＭＣ＿ｓ内の抵抗変化型メモリ素子３ｓの抵抗状態（抵抗値）を検出する。これによって、選択セルＭＣ＿ｓにおいて、抵抗変化型メモリ素子３ｓの抵抗状態に対応するデータが、読み出される。例えば、読み出し回路４Ａ，４Ｂ内に設けられた定電流源又は定電圧源（図示せず）の出力電流が、基準電流（基準電位）として、読み出し回路４Ａ，４Ｂ内のセンスアンプに直接供給される。
【００２８】
ここで、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓにおいて、そのセルトランジスタ２ｕｓのゲートには、０Ｖの非選択ワード線電位ＶＷＬ＿ｕｓが印加され、そのトランジスタ２ｕｓのソースには、ソース線電位ＶＳＬが印加される。
【００２９】
それゆえ、セルトランジスタ２ｕｓのソース電圧が、セルトランジスタ２ｕｓのゲート電圧より大きくなる。非選択セルＭＣ＿ｕｓのｎチャネル型のセルトランジスタ２ｕｓにおいて、ソースとしてのｎ型拡散層及びチャネルとしてのｐ型半導体領域に対して逆バイアスが印加される。
【００３０】
本実施形態の抵抗変化メモリにおいて、上記のような非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓのゲート−ソース間の電位の関係によって、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓから生じるリーク電流が抑制される。
【００３１】
このように、本実施形態の抵抗変化型メモリは、読み出し電流が流れる電流経路において、高電位側の配線の電位をクランプするｎチャネル型電界効果トランジスタが、複数のメモリセルが接続されたビット線に接続され、低電位側の配線の電位をクランプするｐチャネル型電界効果トランジスタが、ビット線と対になるソース線に接続されている。そして、ソース線の電位が、非選択のメモリセルが接続されたワード線の電位より高く設定される。
【００３２】
したがって、本実施形態の抵抗変化型メモリによれば、データの読み出しの精度を向上できる。
【００３３】
（２）  第１の実施形態  
図２乃至図６を参照して、第１の実施形態の抵抗変化型メモリについて説明する。
【００３４】
（ａ）  回路構成  
図２乃至図６を用いて、第１の実施形態の抵抗変化型メモリの回路構成について説明する。
【００３５】
図２は、第１の実施形態の抵抗変化型メモリの構成例を示すブロック図である。本実施形態において、抵抗変化型メモリとして、ＭＲＡＭ（Magnetoresistive RAM）を例示する。
【００３６】
図２に示されるように、本実施形態のＭＲＡＭは、例えば、２個のセルアレイ１−１，１−２を含んでいる。又、本実施形態のＭＲＡＭは、読み出し回路を含んでいる。セルアレイ１−１，１−２は、読み出し回路に接続されている。
【００３７】
本実施形態において、各読み出し回路は、１つのセンスアンプ４０Ａ−１，４０Ａ−２及び１つのシンク回路（例えば、電流シンク）４０Ｂ−１，４０Ｂ−２から形成される。
【００３８】
２つのセルアレイ１−１，１−２は、ｘ方向に隣接している。
【００３９】
２つのロウデコーダ８−１，８−２は、２つのセルアレイ１−１，１−２間に設けられている。セルアレイ１−１はロウデコーダ８−１に接続され、セルアレイ１−２はロウデコーダ８−２に接続されている。
【００４０】
カラムデコーダ７Ａ−１，７Ｂ−１，７Ａ−２，７Ｂ−２は、ｙ方向におけるセルアレイ１−１，１−２の両端に、それぞれ設けられている。
【００４１】
カラムデコーダ７Ｂ−１は、センスアンプ４０Ａ−１側において、セルアレイ１−１に接続され、カラムデコーダ７Ａ−１は、電流シンク４０Ｂ−１側において、セルアレイ１−１に接続される。
【００４２】
カラムデコーダ７Ｂ−２は、センスアンプ４０Ａ−２側において、セルアレイ１−２に接続され、カラムデコーダ７Ａ−２は、電流シンク４０Ｂ−２側において、セルアレイ１−２に接続される。
【００４３】
セルアレイ１−１，１−２内には、メモリセル領域１０−１，１０−２と参照セル領域１１−１，１１−２とがそれぞれ設けられている。
【００４４】
各メモリセル領域１０−１，１０−２内には、複数のメモリセルが、マトリクス状に配列されている。各参照セル領域１１−１，１１−２内には、複数の参照セルＲＣが、配列されている。
【００４５】
２つのセンスアンプ４０Ａ−１，４０Ａ−２が、２つのセルアレイ１−１，１−２に対して、設けられている。
【００４６】
各センスアンプ４０Ａ−１，４０Ａ−２は、２つの入力端子を有している。センスアンプ４０Ａ−１，４０Ａ−２の入力端子のそれぞれは、４本のデータ線ＤＬ１のうち１本のデータ線に接続されている。
【００４７】
センスアンプ４０Ａ−１の一方の入力端子は、１本のデータ線ＤＬ１を介して、セルアレイ１−１に接続され、センスアンプ４０Ａ−１の他方の入力端子は、１本のデータ線ＤＬ１を介して、セルアレイ１−２に接続されている。センスアンプ４０Ａ−２の一方の入力端子は、１本のデータ線ＤＬ１を介してセルアレイ１−１に接続され、センスアンプ４０Ａ−２の他方の入力端子は、１本のデータ線ＤＬ１を介して、セルアレイ１−２に接続される。
【００４８】
２つのセルアレイ１−１，１−２に対して、２つの電流シンク（シンク回路）４０Ｂ−１，４０Ｂ−２が設けられている。
【００４９】
各電流シンク４０Ｂ−１，４０Ｂ−２は２つの入力端子を有し、電流シンク４０Ｂ−１，４０Ｂ−２の入力端子のそれぞれは、４本のデータ線ＤＬ２のうち１本のデータ線ＤＬ２に接続されている。
【００５０】
電流シンク４０Ｂ−１の一方の入力端子は、１本のデータ線ＤＬ２を介して、セルアレイ１−１に接続され、電流シンク４０Ｂ−１の他方の入力端子は、１本のデータ線を介して、セルアレイ１−２に接続されている。電流シンク４０Ｂ−２の一方の入力端子は、１本のデータ線ＤＬ２を介して、セルアレイ１−１に接続され、電流シンク４０Ｂ−２の他方の入力端子は、１本のデータ線ＤＬ２を介して、セルアレイ１−２に接続される。
【００５１】
図３は、１個のセルアレイ１とその周辺回路の構成を示す回路図である。
【００５２】
図２のセルアレイ１−１，１−２は、例えば、図３の構成をそれぞれ有している。  
セルアレイ１には、カラム方向に延在する複数のビット線ＢＬ、カラム方向に延在する複数のソース線ＳＬ、ロウ方向に延在する複数のワード線ＷＬ、及びロウ方向に延在する複数の参照ワード線ＲＷＬが、配設されている。
【００５３】
図３には、８本のビット線ＢＬ＜０＞〜ＢＬ＜７＞、８本のソース線ＳＬ＜０＞〜ＳＬ＜７＞、４本のワード線ＷＬ＜０＞〜ＷＬ＜３＞、２本の参照ワード線ＲＷＬ＜０＞〜ＳＬ＜１＞が、例示されているが、これらの本数に限定されない。
【００５４】
上述したように、セルアレイ１内には、メモリセル領域１１及び参照セル領域１２が設けられている。メモリセル領域１１は、複数のメモリセルＭＣがマトリクス状に配列されている。参照セル領域１２は、複数の参照セルＲＣが配列されている。
【００５５】
メモリセルＭＣは、１個の抵抗変化型メモリ素子３と少なくとも１つのセルトランジスタ２とを含んでいる。セルトランジスタ２として、例えば、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。抵抗変化型メモリ素子３の一端はビット線ＢＬ＜ｍ＞に接続され、抵抗変化型メモリ素子３の他端はセルトランジスタ２の電流経路の一端に接続される。セルトランジスタ２の電流経路の他端はソース線ＳＬ＜ｍ＞に接続され、セルトランジスタ２のゲートはワード線ＷＬ＜ｎ＞に接続される。ｍは、０〜７のうち任意の整数である。ｎは、０〜３のうち任意の整数である。
【００５６】
抵抗変化型メモリ素子３としては、例えば、磁気抵抗効果素子（例えば、ＭＴＪ素子）が用いられる。図４は、ＭＴＪ素子３の構成を示す断面図である。ＭＴＪ素子３は、下部電極３８、参照層（固定層ともよばれる）３１、非磁性層（トンネルバリア層ともよばれる）３２、記録層（記憶層、自由層ともよばれる）３３、上部電極３９が、積層されて形成されている。尚、各層の積層順序は逆転していても構わない。
【００５７】
参照層３１及び記録層３３のそれぞれは、強磁性材料から形成される。参照層３１及び記録層３３は、膜面に対して垂直な方向において磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。尚、参照層３１及び記録層３３の磁化方向は、膜面に対して平行であってもよい。
【００５８】
参照層３１は、磁化（或いはスピン）の向きが不変である（固定されている）。記録層３３は、磁化（或いはスピン）の向きが可変である（反転する）。  
参照層３１は、記録層３３よりも十分大きな垂直磁気異方性エネルギーを持つように形成される。磁性層３１，３３の磁気異方性の設定は、材料構成や膜厚を調整することで可能である。ＭＴＪ素子３において、記録層３３の磁化反転しきい値が小さくされ、参照層３１の磁化反転しきい値を記録層３３の磁化反転しきい値よりも大きくされる。これによって、磁化方向が不変な参照層３１と磁化方向が可変な記録層３３とを有するＭＴＪ素子２１を形成できる。
【００５９】
図５は、ＭＴＪ素子３の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子３に書き込み電流Ｉｗを流し、この書き込み電流ＩｗによってＭＴＪ素子３の磁化状態を制御するスピン注入書き込み方式が、用いられる。書き込み電流Ｉｗの大きさは、記録層３３の磁化反転しきい値以上の電流値を有し、参照層３１の磁化反転しきい値未満の電流値を有するように、制御される。
【００６０】
ＭＴＪ素子３は、参照層３１と記録層３３との磁化の相対関係が平行か反平行かによって、高抵抗状態と低抵抗状態との２つの状態のいずれかをとることができる。
【００６１】
図５に示すように、磁化配列が反平行状態のＭＴＪ素子３に対して、記録層３３から参照層３１へ向かう書き込み電流Ｉｗを流すと、参照層３１の磁化配列と同じ向きのスピンを有する電子が、非磁性層３２を介して記録層３３に供給される電子として支配的になる。
【００６２】
非磁性層３２を通過した（トンネリングした）電子のスピントルクによって、記録層３３の磁化の向きが、参照層３３の磁化の向きと同じになるように、変化する（反転する）。これによって、参照層３１と記録層３３との磁化の相対関係が平行になる。
【００６３】
参照層３１及び記録層３３の磁化配列が平行状態である場合、ＭＴＪ素子３の抵抗値は最も低くなる、すなわち、ＭＴＪ素子３は低抵抗状態になる。ＭＴＪ素子２１の低抵抗状態は、例えば、データ“０”と設定される。
【００６４】
磁化配列が平行状態のＭＴＪ素子３に対して、参照層３３から記録層３１へ向かう書き込み電流Ｉｗを流すと、参照層３１の磁化配列及び磁化が反転する前の記録層３３の磁化配列と同じ向きのスピンを有する電子は、非磁性層３２を介して参照層３１に移動する。その一方で、参照層３１の磁化配列と反対の向きのスピンを有する電子は、非磁性層３２或いは参照層３１によって反射される。反射された電子のスピントルクによって、記憶層３３の磁化の向きが、参照層４１の磁化配列と反対になるように、変化する。これによって、記録層３２と参照層３３との磁化の相対関係が反平行になる。
【００６５】
参照層３１及び記録層３３の磁化配列が平行状態である場合、ＭＴＪ素子３の抵抗値は最も高くなる、すなわち、ＭＴＪ素子３は高抵抗状態になる。ＭＴＪ素子３の高抵抗状態を、例えば、データ“１”と設定される。
【００６６】
これにより、ＭＴＪ素子３が１ビットデータ（２値データ）を記憶可能な記憶素子として使用される。書き込み電流Ｉｗは、書き込みデータに応じて、選択セルを経由してビット線側からソース線側へ、選択セルを経由してソース線側からソース線側へ流れるように、選択セル内のＭＴＪ素子に３供給される。書き込み電流Ｉｗは、電流源又は電圧源を有する書き込み回路（図示せず）によって、生成される。
【００６７】
参照セルＲＣは、例えば、メモリセルＭＣと同じ回路構成を有し、１個の抵抗素子２３と１個のセルトランジスタ２４とを含んでいる。抵抗素子２３の一端は、ビット線ＢＬ＜ｍ＞に接続され、抵抗素子２３の他端はセルトランジスタ２４の電流経路の一端に接続され、セルトランジスタ２４の電流経路の他端はソース線ＳＬ＜ｍ＞に接続される。セルトランジスタ２４のゲートは、参照ワード線ＲＷＬに接続される。このように、参照セルＲＣは、メモリセルＭＣと共通のビット線ＢＬ＜ｍ＞及びソース線ＳＬ＜ｍ＞に接続されている。
【００６８】
抵抗素子２３は、選択セルからのデータ読み出し時、メモリセルＭＣのデータを判定する基準となる参照電流を生成するために使用され、その抵抗値は固定される。抵抗素子２３は、例えば、ＭＴＪ素子３と同様の積層構造を有する。ただし、参照セルＲＣの抵抗素子２３は、データの書き込み対象として選択されず、抵抗値が変化されないように参照セルＲＣに対する動作が制御される。あるいは、参照セルＲＣの抵抗素子２３の記録層３の磁化が、参照層３４と同様に固定されるように、形成されてもよい。
【００６９】
各ビット線ＢＬ＜ｍ＞は、カラム選択セルトランジスタ２７を介して４本のデータ線ＤＬ１のうちの１本に接続される。カラム選択トランジスタ２７は、例えば、ｎチャネル型ＭＯＳトランジスタである。カラム選択トランジスタ２７のゲートは、カラム選択線ＣＳＬＤ１に接続される。
【００７０】
カラムデコーダ７Ａは、バッファ（２個のインバータ）を介してカラム選択線ＣＳＬＤ１に接続される。カラムデコーダ７Ａは、カラム選択線ＣＳＬＤ１を介してカラム選択トランジスタ２８のオン／オフを制御する。カラム選択トランジスタ２７がオンされることによって、選択されたビット線ＢＬ＜ｍ＞が、データ線ＤＬ１に接続される。
【００７１】
各ビット線ＢＬ＜ｍ＞には、電界効果トランジスタ２８が接続される。トランジスタ２８は、例えば、ｎチャネル型ＭＯＳトランジスタである。電界効果トランジスタ２８のドレインはビット線ＢＬ＜ｍ＞に接続され、電界効果トランジスタ２８のゲートは制御線ｂＣＳＬＤ１に接続され、電界効果トランジスタ２８のソースは接地されている（電源Ｖｓｓに接続される）。
【００７２】
制御線ｂＣＳＬＤ１は、１個のインバータを介して、カラムデコーダ７Ａに接続され、制御線ｂＣＳＬＤ１には、カラム選択線ＣＳＬＤ１の反転信号が供給される。トランジスタ２８は、非選択ビット線ＢＬを接地電圧Ｖｓｓに設定する。これにより、選択ビット線ＢＬに隣接するビット線は接地電圧Ｖｓｓに設定されるため、安定した読み出し動作を実現できる。
【００７３】
各ソース線ＳＬ＜ｍ＞は、カラム選択トランジスタ２５を介して４本のデータ線ＤＬ２のうちの１本に接続される。カラム選択トランジスタ２５のゲートは、カラム選択線ＣＳＬＤ２に接続される。
【００７４】
カラムデコーダ７Ｂは、バッファ（２個のインバータ）を介してカラム選択線ＣＳＬＤ２に接続される。カラムデコーダ７Ｂは、カラム選択線ＣＳＬＤ２を介してカラム選択トランジスタ２７のオン／オフを制御する。カラム選択トランジスタ２５がオンされることによって、選択されたソース線ＳＬ＜ｍ＞が、データ線ＤＬ２に接続される。
【００７５】
各ソース線ＳＬ＜ｍ＞には、電界効果トランジスタ２８が接続される。電界効果トランジスタ２８のドレインはソース線ＳＬに接続され、電界効果トランジスタ２８のゲートは制御線ｂＣＳＬＤ２に接続され、電界効果トランジスタ２８のソースは接地されている。制御線ｂＣＳＬＤ２は、１個のインバータを介してカラムデコーダ７Ｂに接続される。制御線ｂＣＳＬＤ２には、カラム選択線ＣＳＬＤ２の反転信号が供給される。電界効果トランジスタ２８は、非選択ソース線ＳＬを接地電圧ＶＳＳに設定する。これにより、選択ソース線ＳＬに隣接するソース線は接地電圧ＶＳＳに設定されるため、安定した読み出し動作を実現できる。
【００７６】
図６を用いて、読み出し動作時における各セルＭＣ，ＲＣ、センスアンプ４０Ａ及び電流シンク４０Ｂの接続関係について、説明する。  
図６は、あるビット線ＢＬとあるソース線ＳＬとに接続されたメモリセルＭＣに対して読み出し動作が実行された場合における各構成の接続関係が模式的に示されている。
【００７７】
図６に示される例では、メモリセル（選択セル）ＭＣ＿ｓが選択され、他のメモリセルは非選択である。選択セルＭＣ＿ｓが接続されたビット線ＢＬ及びソース線ＳＬのことを、選択ビット線及び選択ソース線ＳＬとそれぞれよぶ。
【００７８】
読み出し動作時、選択ビット線ＢＬには、ｎチャネル型電界効果トランジスタ（例えば、ｎチャネル型ＭＯＳトランジスタ）５Ｎ−１の電流経路の一端が接続される。ｎチャネル型ＭＯＳトランジスタ５Ｎ−１の電流経路の他端は、センスアンプ４０Ａの一方の入力端子に接続される。ｎチャネル型ＭＯＳトランジスタ５Ｎ−１のゲートには、制御電圧ＶＣＬＭＰｎが印加される。この制御電圧ＶＣＬＭＰｎが印加されることによって、ｎチャネル型ＭＯＳトランジスタ５Ｎ−１は、読み出し動作時において、ビット線ＢＬの電位ＶＢＬをクランプ（実質的に一定に）する。
【００７９】
ｎチャネル型ＭＯＳトランジスタ５Ｎ−１のしきい値電圧Ｖｔｎは、例えば、０．２Ｖ（絶対値）程度である。
【００８０】
読み出し動作時、選択ソース線ＳＬには、ｐチャネル型電界効果トランジスタ（例えば、ｐチャネル型ＭＯＳトランジスタ）５Ｐ−１の電流経路の一端が接続される。ｐチャネル型ＭＯＳトランジスタ５Ｐ−１の電流経路の他端は、電流シンク４０Ｂの一方の入力端子に接続される。ｐチャネル型ＭＯＳトランジスタ５Ｐ−１のゲートには、制御電圧ＶＣＬＭＰｐが印加される。この制御電圧ＶＣＬＭＰｐが印加されることによって、ｐチャネル型ＭＯＳトランジスタ５Ｐ−１は、読み出し動作時において、ソース線ＳＬの電位ＶＳＬをクランプする。
【００８１】
ｐチャネル型ＭＯトランジスタ５Ｐ−１のしきい値電圧Ｖｔｐは、例えば、０．２Ｖ（絶対値）程度である。
【００８２】
以下では、クランプ用の電界効果トランジスタ５Ｎ−１，５Ｐ−１のことを、クランプトランジスタ５Ｎ−１，５Ｐ−１とよぶ。また、制御電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐのことを、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐとよぶ。
【００８３】
このように、本実施形態のＭＲＡＭは、読み出し電流Ｉｒが流れる電流経路において、ビット線ＢＬの電位をクランプするｎチャネル型クランプトランジスタ５Ｎ−１が、複数のメモリセルが接続されたビット線ＢＬに接続され、ソース線ＳＬの電位をクランプするｐチャネル型クランプトランジスタ５Ｐ−１が、ビット線ＢＬと対になるソース線ＳＬに接続されている。そして、ソース線ＳＬの電位は、非選択のメモリセルが接続されたワード線ＷＬの電位ＶＷＬ＿ｕｓより高く設定される。
【００８４】
図６において、図示の簡略化のために、ｎチャネル型／ｐチャネル型クランプトランジスタ５Ｎ−１，５Ｐ−１が、ビット線ＢＬ及びソース線ＳＬにそれぞれ直接接続されている。しかし、クランプトランジスタ５Ｎ−１，５Ｐ−１は、その電流経路（チャネル）が読み出し回路（センスアンプ及び電流シンク）とビット線／ソース線との間に直列になるように接続され、かつ、ビット線／ソース線の電位をクランプできるように形成されていれば、データ線ＤＬ１，ＤＬ２や他の構成要素を介して、読み出し回路及びビット線／ソース線にそれぞれ接続されていてもよい。
【００８５】
参照セルを用いたデータ読み出し方式が用いられる場合、参照セルＲＣは、電界効果トランジスタ５Ｎ−２，５Ｐ−２を介して、読み出し回路（センスアンプ及び電流シンク）に電気的に接続される。
【００８６】
参照セルＲＣが接続されたビット線ＢＬ’には、ｎチャネル型ＭＯＳトランジスタ５Ｎ−２の電流経路の一端が接続されている。ｎチャネル型ＭＯＳトランジスタ５Ｎ−２の電流経路の他端は、センスアンプ４０Ａの他方の入力端子に接続される。  
参照セルＲＣが接続されたソース線ＳＬ’には、ｐチャネル型ＭＯＳトランジスタ５Ｐ−２の電流経路の一端が接続されている。ｐチャネル型ＭＯＳトランジスタ５Ｐ−２の電流経路の他端は、電流シンク４０Ｂに接続される。
【００８７】
以下では、説明の明確化のため、参照セルＲＣが接続されたビット線ＢＬ’のことを、参照ビット線ＢＬ’とよび、参照セルＲＣが接続されたソース線ＳＬ’のことを、参照ソース線ＳＬ’とよぶ。尚、ＭＯＳトランジスタ５Ｎ−２，５Ｐ−２も、データ線ＤＬ１，ＤＬ２のような他の構成要素を介して、読み出し回路４０Ａ，４０Ｂ及び参照ビット線ＢＬ’／参照ソース線ＳＬ’にそれぞれ接続されてもよい。また、図３に示されるように、参照ビット線ＢＬ’及び参照ソース線ＳＬ’間にメモリセルが接続されているのは、もちろんである。
【００８８】
ｎチャネル型ＭＯＳトランジスタ５Ｎ−２のゲートには、制御信号ＶＲＥＦｎが印加される。この制御信号ＶＲＥＦｎが印加されることによって、ｎチャネル型ＭＯＳトランジスタ５Ｎ−２は、参照ビット線ＢＬ’の電位ＶＢＬ’をクランプする。ｎチャネル型ＭＯＳトランジスタ５Ｎ−２のしきい値電圧は、例えば、ｎチャネル型クランプトランジスタ５Ｎ−１のしきい値電圧Ｖｔｎと同じ大きさである。
【００８９】
ｐチャネル型ＭＯＳトランジスタ５Ｐ−２のゲートには、制御電圧ＶＲＥＦｐが印加される。この制御電圧ＶＲＥＦｐが印加されることによって、ｐチャネル型ＭＯＳトランジスタ５Ｐ−２は、参照ソース線ＳＬ’の電位ＶＳＬ’をクランプする。ｐチャネル型ＭＯＳトランジスタ５Ｐ−２のしきい値電圧は、例えば、ｐチャネル型クランプトランジスタ５Ｐ−１のしきい値電圧Ｖｔｐと同じ大きさである。
【００９０】
参照ビット線ＢＬ’及び参照ソース線ＳＬ’に接続されたトランジスタ５Ｎ−２，５Ｐ−２は、クランプトランジスタ５Ｎ−１，５Ｐ−１と実質的に同様の機能を有し、参照ビット線ＢＬ’及び参照ソース線ＳＬ’の電位ＶＢＬ’，ＶＳＬ’を、読み出し動作時において、クランプする。
【００９１】
参照ビット線ＢＬ’及び参照ソース線ＳＬ’に対する制御電圧ＶＲＥＦｎ，ＶＲＥＦｐの大きさは、例えば、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐの大きさと異なる。参照ビット線ＢＬ’及び参照ソース線ＳＬ’にそれぞれ接続されたＭＯＳトランジスタ５Ｎ−２，５Ｐ−２は、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐと異なる大きさの制御電圧ＶＲＥＦｎ，ＶＲＥＦｐが印加されることによって、参照ビット線ＢＬ’及び参照ソース線ＳＬ’の電位をそれぞれ制御する。
【００９２】
尚、読み出し動作時、参照セルＲＣを経由して参照電流をセンスアンプ４０Ａに供給せずに、定電流源（又は定電圧源）が生成する一定の電流値を有する電流が、センスアンプ４０Ａに直接供給されてもよい。この場合、センスアンプ４０Ａの他方の入力端子は、参照セルに接続されずに、定電流源に接続される。
【００９３】
データ読み出し時、選択ワード線ＷＬに、例えば、１．２Ｖ程度の選択ワード線電位ＶＷＬ＿ｓが印加される。選択ワード電位ＶＷＬ＿ｓが、選択セルＭＣ＿ｓ内のセルトランジスタ２ｓのゲートに印加され、セルトランジスタ２ｓがオンする。  
一方、非選択ワード線には、例えば、０Ｖの電位が、非選択ワード線電位ＶＷＬ＿ｕｓとして印加される。非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓは、オフ状態が維持される。
【００９４】
尚、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓがオフ状態であれば、非選択ワード線電位ＶＷＬ＿ｕｓは０Ｖより大きくともよい。但し、本実施形態において、非選択ワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬよりも小さいことが必要である。
【００９５】
データ読み出し時、選択ビット線ＢＬの電位ＶＢＬは、クランプトランジスタ５Ｎ−１による電位制御によって、“ＶＣＬＭＰｎ−Ｖｔｎ”程度に設定され、選択ソース線ＳＬの電位ＶＳＬは、クランプトランジスタ５Ｐ−１による電位制御によって、“ＶＣＬＭＰｐ＋Ｖｔｐ”程度に設定される。
【００９６】
選択ビット線ＢＬの電位ＶＢＬが、選択ソース線ＳＬの電位ＶＳＬより高くなるように、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐの大きさがそれぞれ調整されている。例えば、選択ビット線ＢＬに対するクランプ電圧ＶＣＬＭＰｎは、０．８５Ｖ程度に設定され、選択ソース線ＳＬに対するクランプ電圧ＶＣＬＭＰｐは、例えば、０．３５Ｖ程度に設定される。この場合、ビット線電位ＶＢＬは０．６５Ｖ程度になり、ソース線電位ＶＳＬは０．５５Ｖ程度になる。  
それゆえ、読み出し電流Ｉｒは、選択セルＭＣ＿ｓを経由して、選択ビット線側から選択ソース線側に流れる。尚、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐの大きさは、上述の値に限定されない。また、上述のしきい値電圧Ｖｔｎ，Ｖｔｐの大きさは、上述の値に限定されない。
【００９７】
また、データ読み出し時、参照ワード線ＲＷＬに、例えば、１．２Ｖ程度の選択ワード線電位ＶＷＬ＿ｒが印加される。選択ワード電位ＶＷＬ＿ｒが、参照セルＲＣ内のセルトランジスタ２４のゲートに印加され、セルトランジスタ２４がオンされる。
【００９８】
参照ビット線ＢＬ’及び参照ソース線ＳＬ’に接続されたメモリセルにおいて、それらのメモリセル内のセルトランジスタがオフされる。即ち、参照ビット線ＢＬ’及び参照ソース線ＳＬ’に接続されたメモリセルに対して、０Ｖのワード線電位が、セルトランジスタのゲートに印加される。
【００９９】
参照ビット線ＢＬ’の電位ＶＢＬ’は、電界効果トランジスタ５Ｎ−２による電位制御によって、“ＶＲＥＦｎ−Ｖｔｎ”程度に設定される。参照ソース線ＳＬ’の電位ＶＳＬ’は、電界効果トランジスタ５Ｐ−２による電位制御によって、“ＶＲＥＦｐ＋Ｖｔｐ”程度に設定される。参照ビット線ＢＬ’の電位ＶＢＬ’は、参照ソース線ＳＬ’の電位ＶＳＬ’より大きくなる。それゆえ、参照セルＲＣを流れる基準電流（参照電流）Ｉｒｅｆは、参照ビット線側から参照ソース線側に流れる。
【０１００】
尚、参照電流Ｉｒｅｆの電流値は、ＭＴＪ素子が高抵抗状態のときに流れる読み出し電流の大きさとＭＴＪ素子が低抵抗状態のときに流れる読み出し電流の大きさとの間になるように、制御電圧ＶＲＥＦｎ，ＶＲＥＦｐとによって、調整される。
【０１０１】
読み出し時において、読み出し電流Ｉｒは、選択セルＭＣ＿ｓを経由して、センスアンプ４０Ａから電流シンク４０Ｂに向かって流れる。また、参照電流Ｉｒｅｆは、参照セルＲＣを経由して、センスアンプ４０Ａから電流シンク４０Ｂに向かって流れる。
【０１０２】
電流シンク４０Ｂは、読み出し電流Ｉｒ及び参照電流Ｉｒｅｆを引き込む。
【０１０３】
センスアンプ４０Ａは、読み出し電流Ｉｒの大きさと参照電流Ｉｒｅｆの大きさとを比較することによって、選択セルＭＣ＿ｓ内のＭＴＪ素子３ｓの抵抗状態（抵抗値）を検出する。検出されたＭＴＪ素子３ｓの抵抗状態に基づいて、ＭＴＪ素子３ｓが記憶しているデータが、判別される。
【０１０４】
参照セルＲＣを流れる電流Ｉｒｅｆがデータ読み出し時における抵抗状態の検出（データ判別）のための基準電流として用いられることよって、動作に対する配線遅延の影響を緩和でき、データの読み出しが一定の電流（又は電位）を基準電流として実行される場合に比較して、読み出し動作の高速化が可能になる。
【０１０５】
このように、読み出し動作時、選択セルＭＣ＿ｓのセルトランジスタ２ｓがオン状態になり、選択セルＭＣ＿ｓ内を、読み出し電流Ｉｒが流れる。このとき、非選択セルＭＣ＿ｕｓのセルトランジスタ２＿ｕｓはオフ状態であり、非選択ワード線ＷＬの電位ＶＷＬ＿ｕｓよりも、ソース線電位ＶＳＬが高くなっている。
【０１０６】
すなわち、本実施形態のＭＲＡＭにおいて、選択セルＭＣ＿ｓに対するデータ読み出し時、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２＿ｕｓのゲート電圧よりも、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２＿ｕｓのソース電圧の方が高くなっている。この場合、ｎチャネル型のセルトランジスタ２＿ｕｓのチャネル（ｐ型半導体層）−ソース（ｎ型半導体層）間には、逆バイアスが印加される。
【０１０７】
それゆえ、非選択セルＭＣ＿ｓ内のセルトランジスタ２ｕｓからのリーク電流は、低減される。セルトランジスタのリーク電流は、例えば、短チャネル効果のような、素子の微細化の悪影響に起因する。
【０１０８】
また、参照ビット線ＢＬ’及び参照ソース線ＳＬ’に接続されたメモリセル（非選択セル）においても、セルトランジスタのゲート電圧（ワード線電位）がソース電圧よりも高い。それゆえ、参照ビット線ＢＬ’及び参照ソース線ＳＬ’間の複数のメモリセルにおいても、メモリセルからのリーク電流は低減する。
【０１０９】
したがって、第１の実施形態の抵抗変化型メモリは、データ読み出し時における非選択セルからのリーク電流を低減でき、そのリーク電流がデータ読み出しに対して大きなノイズとなるのを抑制できる。
【０１１０】
以上のように、第１の実施形態によれば、データの読み出しの精度を向上できる。
【０１１１】
（ｂ）  動作  
図２及び図６を用いて、第１の実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について、説明する。ここでは、本実施形態のＭＲＡＭの読み出し動作について説明する。
【０１１２】
データ読み出し時、外部からＭＲＡＭチップ内に、読み出しコマンド及び読み出し対象のアドレスが入力される。
【０１１３】
図２のロウデコーダ８−１，８−２は、入力されたアドレス信号に基づいて、複数のワード線の中から１本のワード線を選択する。図２のカラムデコーダ７Ａ−１，７Ａ−２，７Ｂ−１，７Ｂ−３は、入力されたアドレスに基づいて、カラム選択トランジスタ２５，２７のオン／オフを制御する。そして、カラムデコーダ７Ａ−１，７Ａ−２，７Ｂ−１，７Ｂ−３は、複数のビット線の中から１本のビット線を選択し、複数のソース線の中から１つのソース線を選択する。
【０１１４】
参照セルＲＣを用いたデータ読み出し方式において、読み出し時には、セルアレイ１−１のメモリセルＭＣが選択されると、セルアレイ１−２の参照セルＲＣが選択される。これとは反対に、セルアレイ１−２内のメモリセルＭＣが選択されると、セルアレイ１−１内の参照セルＲＣが選択される。
【０１１５】
例えば、図２に示されるように、セルアレイ１−１内において、同じ選択ワード線に接続された２つのメモリセルＭＣ１，ＭＣ２から同時にデータを読み出すこともできる。  
メモリセルＭＣ１，ＭＣ２は、異なるカラムに属し、互いに異なるビット線ＢＬ及びソース線ＳＬに接続されている。セルアレイ１−１内のメモリセルＭＣ１，ＭＣ２が同時に選択された場合、セルアレイ１−２内の２つの参照セルＲＣ１，ＲＣ２が同時に選択される。メモリセルＭＣ１及びメモリセルＭＣ２は、共通のワード線ＷＬに選択されている。２つの参照セルＲＣ１，ＲＣ２は、異なるカラムに属し、互いに異なるビット線ＢＬ及びソース線ＳＬに接続されている。２つの参照セルＲＣ１，ＲＣ２は、共通の参照ワード線ＲＷＬに接続されている。
【０１１６】
センスアンプ４０Ａ−１が、データ線ＤＬ１を介してメモリセルＭＣ１及び参照セルＲＣ１に接続され、電流シンク４０Ｂ−１が、データ線ＤＬ２を介してメモリセルＭＣ１及び参照セルＲＣ１に接続される。センスアンプ４０Ａ−２が、データ線ＤＬ１を介してメモリセルＭＣ２及び参照セルＲＣ２に接続され、電流シンク４０Ｂ−２が、データ線ＤＬ２を介してメモリセルＭＣ２及び参照セルＲＣ２に接続される。
【０１１７】
センスアンプ４０Ａ−１は、メモリセルＭＣ１を経由して電流シンク４０Ｂ−１に流れる読み出し電流の大きさを、センスアンプ４０Ａ−１から参照セルＲＣ１を経由して、電流シンク４０Ｂ−１に流れる参照電流の大きさを比較し、メモリセルＭＣ１内の抵抗変化型メモリ素子（ＭＴＪ素子）の抵抗状態を検出する。検出された抵抗状態に基づいて、ＭＴＪ素子が記憶するデータが判別される。メモリセルＭＣ１に対するデータの読み出しと同じ動作サイクルにおいて、センスアンプ４０Ａ−２が、メモリセルＭＣ２からの読み出し電流と参照セルＲＣ２からの参照電流とを比較することによって、メモリセルＭＣ２のデータが判別される。
【０１１８】
このように、本実施形態のＭＲＡＭは、２つのメモリセルＭＣ１，ＭＣ２から同時にデータを読み出すことができる。
【０１１９】
図６を用いて、選択セルに対するデータ読み出し時におけるビット線及びソース線の電位の関係について、説明する。
【０１２０】
図６に示されるように、選択ワード線ＷＬには、選択セルＭＣ＿ｓ内のセルトランジスタ２ｓがオンするように、１．２Ｖ程度の選択ワード線電位ＶＷＬ＿ｓが印加される。非選択ワード線には、例えば、０Ｖ程度の非選択ワード線電位ＶＷＬ＿ｕｓが印加される。
【０１２１】
データ読み出し時において、クランプトランジスタ５Ｎ−１は、選択ビット線ＢＬの電位ＶＢＬを制御する。クランプトランジスタ５Ｎ−１のゲートにクランプ電圧ＶＣＬＭＰｎが印加される。選択ビット線ＢＬの電位ＶＢＬは、クランプ電圧ＶＣＬＭＰｎの大きさに応じて、ｎチャネル型クランプトランジスタ５Ｎ−１によってクランプされる。ｎチャネル型クランプトランジスタ５Ｎ−１のしきい値電圧が“Ｖｔｎ”で示される場合、選択ビット線ＢＬの電位ＶＢＬは、“ＶＣＬＭＰｎ−Ｖｔｎ”で示される。
【０１２２】
クランプトランジスタ５Ｐ−１は、選択ソース線ＳＬの電位ＶＳＬを制御する。クランプトランジスタ５Ｐ−１のゲートにクランプ電圧ＶＣＬＭＰｐが印加される。選択ソース線ＳＬの電位ＶＳＬは、クランプ電圧ＶＣＬＭＰｐの大きさに応じて、ｐチャネル型クランプトランジスタ５Ｐ−１によってクランプされる。ｐチャネル型クランプトランジスタ５Ｐ−１のしきい値電圧が“Ｖｔｐ”で示される場合、選択ソース線ＳＬの電位ＶＳＬは、“ＶＣＬＭＰｐ＋Ｖｔｐ”で示される。
【０１２３】
ここで、クランプ電圧ＶＣＬＭＰｎが０．８５Ｖ程度、しきい値電圧Ｖｔｎが０．２Ｖ程度である場合、選択ビット線電位ＶＢＬは、０．６５Ｖ程度になる。また、クランプ電圧ＶＣＬＭＰｐが０．３５Ｖ程度、しきい値電圧Ｖｔｐが０．２Ｖ程度である場合、選択ソース線電位ＶＳＬは、０．５５Ｖ程度になる。尚、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐの大きさは、この値に限定されない。また、クランプトランジスタ５Ｎ，５Ｐのしきい値電圧Ｖｔｎ，Ｖｔｐは、形成されるトランジスタ５Ｎ，５Ｐの特性に応じる。
【０１２４】
参照セルＲＣが接続された参照ワード線ＲＷＬに、参照セルＲＣ内のセルトランジスタ２４がオンするように、例えば、１．２Ｖ程度の電位ＶＷＬ＿ｒが印加される。参照ビット線ＢＬ’及び参照ソース線ＳＬ’間に接続されたメモリセルにおいて、それらのメモリセル内のセルトランジスタのゲートには、０Ｖのワード線電位（非選択ワード線電位）が印加される。それゆえ、参照ビット線及び参照ソース線間のメモリセル内のセルトランジスタは、オフしている。
【０１２５】
参照セルＲＣが接続された参照ビット線ＢＬ’の電位ＶＢＬ’は、ｎチャネル型ＭＯＳトランジスタ５Ｎ−２によって、制御される。ｎチャネル型ＭＯＳトランジスタ５Ｎ−２のゲートに、制御電圧ＶＲＥＦｎが印加され、制御電圧ＶＲＥＦｎの大きさに応じ、参照ビット線ＢＬ’の電位ＶＢＬ’がクランプされる。参照セルＲＣが接続された参照ソース線ＳＬ’の電位ＶＳＬ’は、ｐチャネル型ＭＯＳトランジスタ５Ｐ−２によって制御される。ｐチャネル型ＭＯＳトランジスタ５Ｐ−２のゲートに、制御電圧ＶＲＥＦｐが印加され、制御電圧ＶＲＥＦｐの大きさに応じて、参照ソース線ＳＬ’の電位ＶＳＬ’がクランプされる。
【０１２６】
ｎチャネル型ＭＯＳトランジスタ５Ｎ−２のしきい値電圧が“Ｖｔｎ”で示される場合、参照ビット線ＢＬの電位ＶＢＬ’は、例えば、“ＶＲＥＦｎ−Ｖｔｎ”で示される。ｐチャネル型ＭＯＳトランジスタ５Ｐ−２のしきい値電圧が“Ｖｔｐ”で示される場合、参照ソース線ＢＬの電位ＶＳＬ’は、例えば、“ＶＲＥＦｐ＋Ｖｔｐ”で示される。尚、制御電圧ＶＲＥＦｎ，ＶＲＥＦｐの大きさは、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐの大きさと同じでもよいし、異なる大きさであってもよい。但し、参照ビット線ＢＬ’の電位ＶＢＬ’が、参照ソース線ＳＬ’の電位ＶＳＬ’より大きくなるように調整される。
【０１２７】
尚、参照電流Ｉｒｅｆの電流値は、ＭＴＪ素子が高抵抗状態のときに流れる読み出し電流の大きさとＭＴＪ素子が低抵抗状態のときに流れる読み出し電流の大きさとの間になるように、制御電圧ＶＲＥＦｎ，ＶＲＥＦｐとによって、調整される。
【０１２８】
選択ビット線ＢＬと選択ソース線ＳＬとの間の電位差は、０．１Ｖ程度である。この電位差によって、読み出し電流Ｉｒが、オン状態のセルトランジスタ２ｓを経由して、選択セルＭＣ＿ｓ内のＭＴＪ素子３ｓを流れる。また、参照ビット線ＢＬ’と参照ソース線ＳＬ’との電位差によって、参照電流Ｉｒｅｆが、オン状態のセルトランジスタ２４を経由して、参照セルＲＣ内の抵抗素子２３を流れる。
【０１２９】
上述のように、センスアンプ４０Ａは、読み出し電流Ｉｒと参照電流Ｉｒｅｆとを比較する。これによって、選択セルＭＣ＿ｓ内のＭＴＪ素子３ｓの抵抗状態（抵抗値）が検出され、ＭＴＪ素子３ｓが記憶しているデータが読み出される。
【０１３０】
ここで、上述の非選択ワード線ＶＷＬ＿ｕｓ及び選択ソース線ＶＳＬとの電位の関係により、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２ｕｓにおいて、そのセルトランジスタ２ｕｓのゲートには０Ｖが印加され、セルトランジスタ２ｕｓのソースには、０．５５Ｖが印加される。つまり、ｎチャネル型のセルトランジスタ２ｕｓにおいて、チャネル−ソース間（ｐｎ接合）に逆バイアスが印加される。このため、非選択セル２ｕｓのリーク電流は低減され、読み出し時のノイズが低減する。
【０１３１】
また、参照ビット線ＢＬ’及び参照ソース線ＳＬ’間に接続されたメモリセルのセルトランジスタに対しても、参照ソース線ＳＬ’の電位ＶＳＬ’が、ワード線電位（非選択ワード線電位）よりも高くなっている。それゆえ、参照ビット線ＢＬ’及び参照ソース線ＳＬ’間のメモリセル内のセルトランジスタのリーク電流も、低減する。
【０１３２】
尚、本実施形態において、参照セルＲＣを流れる電流Ｉｒｅｆが、基準電流として、センスアンプ４０Ａに供給される。しかし、読み出し動作時、センスアンプ４０Ａに参照セルＲＣが接続されずに、定電流源（又は定電圧源）からの一定の電流が基準電流として、センスアンプ４０Ａに直接供給されてもよい。
【０１３３】
以上のように、第１の実施形態の抵抗変化型メモリの動作によれば、データの読み出しの精度を向上した抵抗変化型メモリを提供できる。
【０１３４】
（２）  第２の実施形態  
図７及び図８を参照して、第２の実施形態の抵抗変化型メモリについて、説明する。尚、以下では、第２の実施形態と第１の実施形態のとの相違点について、主に説明し、重複する説明については、必要に応じて行う。
【０１３５】
図７及び図８を用いて、第２の実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の回路構成について説明する。
【０１３６】
図７に示されるように、読み出し回路として、電流ソース４１Ａ−１，４１Ａ−２とセンスアンプ４１Ｂ−１，４１Ｂ−２とが用いられてもよい。
【０１３７】
電流ソース４１Ａ−１，４１Ａ−２は、データ線ＤＬ１に接続される。電流ソース４１Ａ−１，４１Ａ−２は、データ線ＤＬ１及びビット線ＢＬに対して、電流を出力する。
【０１３８】
センスアンプ４１Ｂ−１，４１Ｂ−２は、データ線ＤＬ２に接続される。センスアンプ４１Ｂ−１，４１Ｂ−２は、選択セルを流れた読み出し電流Ｉｒと基準電流とを比較する。
【０１３９】
データ読み出し時、例えば、電流ソース４１Ａ−１は、データ線ＤＬ１を介して、セルアレイ１−１内のメモリセルＭＣ１とセルアレイ１−２内の参照セルＲＣ１に接続される。電流ソース４１Ａ−２は、データ線ＤＬ１を介して、セルアレイ１−１内のメモリセルＭＣ２とセルアレイ１−２内の参照セルＲＣ２に接続される。
【０１４０】
センスアンプ４１Ｂ−１は、データ線ＤＬ２を介して、セルアレイ１−１内のメモリセルＭＣ１とセルアレイ１−２内の参照セルＲＣ１とに接続される。センスアンプ４１Ｂ−２は、データ線ＤＬ２を介して、セルアレイ１−１内のメモリセルＭＣ２とセルアレイ１−２内の参照セルＲＣ２とに接続される。
【０１４１】
これによって、第１の実施形態と同様に、１回のデータ読み出しの動作サイクルにおいて、２個のメモリセルＭＣ１，ＭＣ２から同時にデータを読み出すことができる。
【０１４２】
尚、電流ソース／センスアンプ４１Ａ−１，４１Ａ−２，４１Ｂ−１，４１Ｂ−２とセルアレイ１−１，１−２内のメモリセル／参照セルとの接続関係は、入力されたコマンド及びアドレスに応じたカラムデコーダ７Ａ−１，７Ａ−２，７Ｂ−１，７Ｂ−２の制御によって、変更可能である。
【０１４３】
第２の実施形態のＭＲＡＭにおいて、電流ソース４１Ａ−１，４１Ａ−２が高電位側の読み出し回路として機能し、センスアンプ４１Ｂ−１，４１Ｂ−２が低電位側の読み出し回路として機能する。
【０１４４】
本実施形態において、第１の実施形態と同様に、読み出し動作時に、選択ビット線及び選択ソース線の電位をクランプするトランジスタ５Ｎ，５Ｐが、設けられている。
【０１４５】
図８に示されるように、ｎチャネル型クランプランジスタ５Ｎ−１の電流経路の一端は、電流ソース４１Ａに接続され、ｎチャネル型クランプランジスタ５Ｎ−１の電流経路の一端は、ビット線ＢＬに接続されている。ｐチャネル型クランプトランジスタ５Ｐ−１の電流経路の一端は、センスアンプ４１Ｂの一方の入力端子に接続され、ｐチャネル型クランプトランジスタ５Ｐ−１の電流経路の他端は、ソース線ＳＬに接続されている。
【０１４６】
このように、第２の実施形態においても、読み出し電流Ｉｒが流れる電流経路において、ビット線ＢＬの電位をクランプするｎチャネル型クランプトランジスタ５Ｎ−１の電流経路（チャネル）が、複数のメモリセルが接続されたビット線ＢＬに直列に接続され、ソース線ＳＬの電位をクランプするｐチャネル型クランプトランジスタ５Ｐ−１の電流経路（チャネル）が、ビット線ＢＬと対になるソース線ＳＬに接続されている。
【０１４７】
ｎチャネル型トランジスタ５Ｎ−２の電流経路の一端は、電流ソース４１Ａに接続され、ｎチャネル型トランジスタ５Ｎ−２の電流経路の他端は、参照ビット線ＢＬ’に接続されている。ｐチャネル型ＭＯＳトランジスタ５Ｐ−２の電流経路の一端は、センスアンプ４１Ｂの他方の入力端子に接続され、ｐチャネル型ＭＯＳトランジスタ５Ｐ−２の電流経路の他端は、参照ソース線ＳＬ’に接続される。
【０１４８】
読み出し時において、読み出し電流Ｉｒは、選択セルＭＣ＿ｓを経由して、電流ソース４１Ａからセンスアンプ４１Ｂに向かって流れる。参照電裕Ｉｒｅｆは参照セルＲＣを経由して、電流ソース４１Ａからセンスアンプ４１Ｂに向かって流れる。
【０１４９】
そして、センスアンプ４１Ｂは、供給された読み出し電流Ｉｒと参照電流Ｉｒｅｆとを比較する。これによって、選択セルＭＣ＿ｓ内のＭＴＪ素子３ｓの抵抗状態が検出され、ＭＴＪ素子３ｓが記憶しているデータが判別される。
【０１５０】
第２の実施形態のＭＲＡＭにおいても、第１の実施形態と同様に、クランプ電圧ＶＣＬＭＰｎ，ＶＣＬＭＰｐによって、選択ビット線電位ＶＢＬは、選択ソース線電位ＶＳＬより高くなるように、制御される。
【０１５１】
選択ワード線電位ＶＷＬ＿ｓは、選択ビット線電位ＶＢＬより大きく、選択ソース線電位ＶＳＬより大きい。また、選択ソース線電位ＶＳＬは、非選択ワード線電位ＶＷＬ＿ｕｓより大きい。
【０１５２】
それゆえ、本実施形態においても、非選択セルＭＣ＿ｕｓ内のセルトランジスタ２＿ｕｓのゲート電圧は、そのセルトランジスタ２＿ｕｓのソース電圧より小さい。それゆえ、セルトランジスタ２＿ｕｓのチャネル−ソース（ｐｎ接合）間に、逆バイアスが印加され、非選択セルＭＣ＿ｕｓからのリーク電流は低減される。この結果として、読み出し時に、リーク電流に起因するノイズが低減する。
【０１５３】
したがって、第２の実施形態の抵抗変化型メモリは、第１の実施形態の抵抗変化型メモリと同様に、データの読み出しの精度を向上できる。
【０１５４】
（３）  変形例  
図９及び図１０を参照して、第１及び第２の実施形態に係る抵抗変化メモリの変形例について、説明する。
【０１５５】
第１及び第２の実施形態において、ＭＲＡＭが抵抗変化型メモリの一例として例示されている。但し、抵抗変化型メモリは、例えば、ＲｅＲＡＭ（Resistive RAM）やＰＣＲＡＭ（Phase Change RAM）のような、ＭＲＡＭ以外の抵抗変化型メモリでもよいのはもちろんである。
【０１５６】
例えば、ＲｅＲＡＭにおいて、メモリ素子に、可変抵抗素子が用いられる。ＲｅＲＡＭに用いられるメモリ素子は、電圧、電流又は熱などのエネルギーによって、素子の抵抗値が可逆的に変化し、抵抗値が変化した状態を不揮発に保持する。
【０１５７】
図９は、ＲｅＲＡＭに用いられる抵抗変化型メモリ素子（可変抵抗素子）３の構造例を示している。
【０１５８】
抵抗変化型メモリ素子３としての可変抵抗素子３は、下部電極３８、上部電極３９、及びこれらに挟まれた抵抗変化膜（記録層）３４を備えている。
【０１５９】
抵抗変化膜３４は、ペロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から形成される。ペロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【０１６０】
抵抗変化膜３４は、例えば、その内部における微細な電流経路（フィラメント）の生成又は消失、その膜３４の構成イオンの移動によって、抵抗状態が変化する。
【０１６１】
可変抵抗素子３は、バイポーラ型と呼ばれる動作モードの素子とユニポーラ型と呼ばれる動作モードの素子が存在する。  
バイポーラ型の素子３は、それに印加される電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子３は、それに印加される電圧の絶対値又は電圧のパルス幅又はそれらの両方を変えることで、抵抗値が変化する。このように、抵抗変化型メモリ素子としての可変抵抗素子３は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。尚、可変抵抗素子３がバイポーラ型であるかユニポーラ型であるかは、抵抗変化膜３４の材料や抵抗変化膜３４と電極３８，３９の材料の組み合わせによって異なる場合がある。
【０１６２】
可変抵抗素子３の低抵抗状態及び高抵抗状態を“０”データ及び“１”データにそれぞれ対応させることで、抵抗変化型記憶素子としての可変抵抗素子３が１ビットデータを記憶することができる。
【０１６３】
抵抗変化型メモリ素子３としての可変抵抗素子３に対する書き込み動作、つまり、可変抵抗素子３の抵抗状態を変化させる動作は、リセット動作／セット動作とよばれる。  
可変抵抗素子３が高抵抗状態にされる場合、素子３にリセット電圧が印加され、可変抵抗素子３を低抵抗状態にされる場合、素子３にセット電圧が印加される。
【０１６４】
データの読み出しは、セット電圧及びリセット電圧よりも十分小さな読み出し電圧を抵抗変化型記憶素子３に印加し、この時に可変抵抗素子３を流れる電流を検出することでデータが読み出される。
【０１６５】
ＰＣＲＡＭは、抵抗変化型メモリ素子３に相変化素子が用いられる。相変化素子３は、外部から与えられたエネルギーによって、結晶相が結晶状態から非晶質状態へ、または、非晶質状態から結晶状態へ可逆的に変化する。その結晶相の状態変化の結果として、相変化素子の抵抗値（インピーダンス）が変化する。相変化素子の結晶相が変化した状態は、結晶相の変化に必要なエネルギーが与えられるまで、不揮発に保持される。
【０１６６】
図１０は、ＰＣＲＡＭに用いられるメモリ素子（相変化素子）の構造例を示している。
【０１６７】
抵抗変化型メモリ素子としての相変化素子３は、下部電極３８、ヒータ層３５、相変化膜（記録層）３６、上部電極３８が積層されて構成されている。
【０１６８】
相変化膜３６は相変化材料から構成され、書き込み時に発生する熱により結晶状態又は非晶質状態に変化される。相変化膜３６の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１６９】
ヒータ層３５は、相変化膜３６の底面に接している。ヒータ層３５が相変化膜３６に接する面積は、相変化膜３６の底面の面積より小さいことが望ましい。これは、ヒータ層３５と相変化膜３６との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒータ層３５は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒータ層３５は、下部電極３８と同じ材料であってもよい。
【０１７０】
下部電極３８の面積は、ヒータ層３５の面積より大きい。上部電極３９は、例えば、相変化膜３６の平面形状と同じである。下部電極３８及び上部電極３９の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１７１】
相変化膜３６は、それに印加される電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。
【０１７２】
抵抗変化型メモリ素子としての可変抵抗素子３に対する書き込み動作は、相変化膜３６の結晶状態を変化させることによって、実行される。  
書き込み動作時、下部電極３８と上部電極３９との間に電圧又は電流が印加され、上部電極３８から相変化膜３６及びヒータ層３５を介して、下部電極３９に電流が流れる。相変化膜３６が融点付近まで加熱されると、相変化膜３６は非晶質相（高抵抗相）に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。一方、下部電極３８と上部電極３９との間に電圧又は電流が印加され、相変化膜３６が結晶化に適した温度付近まで加熱されると、相変化膜３６は結晶相（低抵抗相）に変化し、電圧又は電流の印加が停止されても結晶状態を維持する。相変化膜３６を結晶状態に変化させる場合、例えば、非晶質状態に変化させる場合と比べて、相変化膜３６に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。
【０１７３】
相変化膜３６が結晶相であるか非晶質相であるかは、下部電極３８と上部電極３９との間に相変化膜３６が結晶化も非晶質化も生じない程度の低電圧又は低電流が印加され、素子３を流れる電流が読み取られることによって、判別される。
【０１７４】
このように、相変化素子３の低抵抗状態（結晶状態）及び高抵抗状態（非晶質状態）を“０”データ及び“１”データにそれぞれ対応させることで、ＰＣＲＡＭの抵抗変化型メモリ素子３から１ビットデータを読み出すことができる。
【０１７５】
以上のように、本実施形態の抵抗変化メモリにおいて、磁気抵抗効果素子（ＭＴＪ素子）３の代わりに、可変抵抗素子又は相変化素子が、抵抗変化型メモリ素子３として用いられてもよい。
【０１７６】
磁気抵抗効果素子（ＭＴＪ素子）以外の抵抗変化型メモリ素子によって、メモリセルが形成される場合であっても、第１及び第２の実施形態で述べたように、抵抗変化型メモリのデータの読み出しの精度を、向上できる。
【０１７７】
［その他］
本実施形態の抵抗変化型メモリにおいて、メモリセルは、１つの抵抗変化型メモリ素子に対して１つのセルトランジスタが接続されている。これに限定されず、トランジスタの電流経路がビット線及びソース線間に直列に接続されるように、２以上のセルトランジスタがメモリセル内に設けられてもよい。これに伴って、２本のソース線がメモリセルに接続され、ソース線が２つのセルトランジスタの電流経路のそれぞれに１本ずつ接続されてもよい。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７９】
１：メモリセルアレイ、ＭＣ：メモリセル、ＲＣ：参照セル、２：セルトランジスタ、３：抵抗変化型メモリ素子、５Ｎ，５Ｐ：クランプトランジスタ、４０Ａ，４１Ｂ：センスアンプ、４０Ｂ：シンク回路、４１Ａ：ソース回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012133836.tif 000009
【図８】
2012133836.tif 000010
【図９】
2012133836.tif 000011
【図１０】
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