(57)【要約】【課題】複数の電源電圧を有する半導体装置の電源電圧状態を検証する半導体設計検証装置を提供する。【解決手段】半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報（７３）と、下流設計工程において参照設計データ情報に基づいて設計された第１の設計データ情報（７８）とを含む。電源仕様情報は、参照設計データ情報（７３）に対応する第１の電源仕様情報（７４）と、第１の設計データ情報（７８）に対応する第２の電源仕様情報（８２）とを含む。【選択図】図４
2012185557.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、
設計データ情報と電源仕様情報とを格納する記憶部と、
前記記憶部より読み出された前記設計データ情報と前記電源仕様情報とを処理する処理部とを備え、
前記設計データ情報は、
前記半導体装置を設計するための上流設計工程の参照設計データ情報と、
下流設計工程において、前記参照設計データ情報に基づいて設計された第１の設計データ情報とを含み、
前記電源仕様情報は、
前記参照設計データ情報に対応する第１の電源仕様情報と、
前記第１の設計データ情報に対応する第２の電源仕様情報とを含み、
前記処理部は、前記第１の電源仕様情報と前記第２の電源仕様情報との等価性を判定する、半導体設計検証装置。
【請求項２】
半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、
設計データ情報と電源仕様情報とを格納する記憶部と、
前記記憶部より読み出された前記設計データ情報と前記電源仕様情報とを処理する処理部とを備え、
前記設計データ情報は、
前記半導体装置を設計するための上流設計工程の参照設計データ情報と、
下流設計工程において、前記参照設計データ情報に基づいて設計された第１の設計データ情報とを含み、
前記電源仕様情報は、
前記参照設計データ情報に対応する第１の電源仕様情報と、
前記第１の設計データ情報に対応する第２の電源仕様情報とを含み、
前記電源仕様情報と前記設計データ情報は、各々に対応するパワークラスを含み、
前記処理部は、前記パワークラスに対し、第１の電源仕様関係情報を作成し、前記電源仕様情報と前記設計データ情報の各々に対応する前記第１の電源仕様関係情報同士を比較し、前記第１の設計データ情報の電源仕様の良否を判定する、半導体設計検証装置。
【請求項３】
前記第１の電源仕様関係情報は、ユーザにより選択された第２の電源仕様関係情報を含み、前記処理部は、前記第２の電源仕様関係情報について比較を行う、請求項２に記載の半導体設計検証装置。
【請求項４】
前記第１の電源仕様関係情報は、パワードメイン、パワーモード、パワーネット、レベルシフタ、アイソレータ、スイッチを含む、請求項２に記載の半導体設計検証装置。
【請求項５】
前記第１の電源仕様関係情報は、複数のパワードメインを含み、
前記複数のパワードメインは、第１のパワードメインから第２のパワードメインへ出力される第１の信号線上の点を有し、
前記処理部は、前記第１のパワードメインと、前記第２のパワードメインと、前記第１の信号線上の点とにそれぞれ対応する、第３のパワードメインと、第４のパワードメインと、第２の信号線上の点とを前記第１の設計データ情報から抽出し、
前記処理部は、前記第１の信号線と前記第２の信号線に接続される前記素子または回路を比較し、電源仕様の等価性を判定する、請求項２に記載の半導体設計検証装置。
【請求項６】
前記第１の電源仕様関係情報と前記第１の設計データ情報とは複数の電源電圧を含み、  前記電源仕様の等価性の判定は、ユーザが定義した電源電圧の組み合わせの電源仕様よりも拡張された組み合わせの電源電圧の電源仕様を含む、請求項５に記載の半導体設計検証装置。
【請求項７】
前記電源仕様情報は、階層構造を有し、
前記第２の電源仕様情報は、第３の電源仕様情報を含み、
前記第３の電源仕様情報は、前記階層構造において前記第２の電源仕様情報より下位階層に位置し、
前記処理部は、前記第３の電源仕様情報の電源仕様が検証済みである場合には、前記第３の電源仕様情報の検証結果を利用して、前記第２の電源仕様情報と前記第１の設計データ情報とを比較し、電源仕様の良否を判定する、請求項２に記載の半導体設計検証装置。
【請求項８】
前記電源仕様情報は、階層構造を有し、
前記第１の設計データ情報は、第２の設計データ情報を含み、
前記第２の設計データ情報は、前記階層構造において前記第１の設計データ情報より下位階層に位置し、
前記処理部は、前記第２の設計データ情報の電源仕様が検証済みである場合には、前記第２の設計データ情報の検証結果を利用して、前記第２の電源仕様情報と前記第１の設計データ情報とを比較し、電源仕様の良否を判定する、請求項７に記載の半導体設計検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計検証装置に関し、特に複数の電源電圧を有する半導体装置の電源電圧状態の検証に関する。
【背景技術】
【０００２】
従来、ＬＳＩ設計検証として実施している電源／グランドピン付き論理シミュレーションは、インプリメントの最終工程で実施されている。このシミュレーション時間は、トランジスタ数の増加に伴い、年々長くなっている。
【０００３】
そのため、最終工程の検証で不具合が発見されると、その修正作業にかかるＴｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ（以下、ＴＡＴと称する。）が非常に大きくなる。従って、最終段階でＬＳＩ設計に関する不具合が発見された場合は、ＬＳＩ製品開発のスケジュールを大幅に変更せざるを得なくなる。
【０００４】
従って、不具合を発見する工程ができるだけ最終工程にならないように、上流の設計工程で種々の検証を行っている。特に、現在の製品は、１チップが複数の低電源電圧で動作しているため、その低電力検証試験を上流の設計工程へ移行することが望まれる（以下、トップダウン低電力検証試験と称する。）。
【０００５】
ここで、トップダウン低電力検証試験には、検証対象となる設計デザインのネットリストを利用した論理等価検証以外に、（設計者の）意図的な電源仕様（以下、パワーインテントとも称する。）に関する検証も必要となる。
【０００６】
このパワーインテントとは、いわゆるＬＳＩ製品に含まれる各素子および各回路が属しているパワードメインや、物理（形状）情報、電気的特性などをいう（ただし、これに限られたものではない）。また、パワードメインとは、同じ電源電圧が印加されている領域のことをいう。
【０００７】
これに対し、電源仕様に関する検証について、以下のような技術が開示されている。
第１に、特開２００３−２３３６３６号公報（特許文献１）が開示する技術は、２つの設計デザインのネットリストを利用した論理的等価性を形式的に検証する技術である。
【０００８】
第２に、米国特許第７６９４２５１号明細書（特許文献２）が開示する技術は、仮想的に挿入されたアイソレータやレベルシフタ、スイッチ（以下、これらを低電力セルと定義）を持つネットと、それらが実際に組み込まれた合成ネットとの論理等価を形式的に検証する技術である。
【０００９】
第３に、Ｓｙｎｏｐｓｙｓ  Ｉｎｃ．“Ｆｏｒｍａｌｉｔｙ  Ｅｑｕｉｖａｌｅｎｃｅ  ｃｈｅｃｋｉｎｇ  ｆｏｒ  ＤＣ  Ｕｌｔｒａ”（非特許文献１）が開示する技術は、動作仕様に基づく各パワードメインの電圧状態（パワーモード）で、参照設計デザインと実設計デザインとの論理等価を形式的に検証する技術である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２３３６３６号公報
【特許文献２】米国特許第７６９４２５１号
【非特許文献】
【００１１】
【非特許文献１】Ｓｙｎｏｐｓｙｓ  Ｉｎｃ．  “Ｆｏｒｍａｌｉｔｙ  Ｅｑｕｉｖａｌｅｎｃｅ  ｃｈｅｃｋｉｎｇ  ｆｏｒ  ＤＣ  Ｕｌｔｒａ”［online］、インターネット＜ＵＲＬ:http://www.synopsys.com/Tools/Verification/FormalEquivalence/Documents/formality_ds.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特開２００３−２３３６３６号公報（特許文献１）に開示された技術は、電源状態を考慮した論理等価は検証できず、また、電源仕様についての定義等されていないためパワーインテントの検証もできない。
【００１３】
次に、米国特許第７６９４２５１号明細書（特許文献２）に開示された技術は、電源仕様に基づいて低電力セル（電源制御を行うアイソレータ、レベルシフタ、スイッチ等）を仮想挿入したネット情報と、論理合成等で低電力セルが実際に挿入されたネット情報との論理的等価を検証するもので、実際に各回路の電源状態を確認したものではなく、電源仕様検証の等価性の担保がしにくい問題点がある。
【００１４】
さらに、非特許文献１に開示された技術についても、実際に各回路の電源状態を確認したものではない、参照設計デザインと実設計デザインとの電源仕様が一致しているか否かが不明である。特に、電気的に論理的に問題がなかった場合であっても電源仕様の不整合によって製品の寿命の短縮および劣化を引き起こす可能性もあり、非特許文献１に開示された技術では、電源仕様に規定される電源を使用していない場合に検出できない問題点もある。
【００１５】
以上のように、参照設計デザインと実設計デザインの電源仕様に関する検証について、それらの電源状態が意図どおりであるかを検証することができない問題点がある。
【００１６】
この発明は、上記の問題を解決するためになされたもので、参照設計デザインと実設計デザインの電源仕様に関する検証について、それらの電源状態が意図どおりであるかを検証する装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
この発明のある実施の形態によれば、半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報と、下流設計工程において、参照設計データ情報に基づいて設計された第１の設計データ情報とを含む。電源仕様情報は、参照設計データ情報に対応する第１の電源仕様情報と、第１の設計データ情報に対応する第２の電源仕様情報とを含む。処理部は、第１の電源仕様情報と第２の電源仕様情報との等価性を判定する。
【発明の効果】
【００１８】
本発明は、複数の電源電圧を有する半導体装置の電源電圧状態の検証について、容易にかつ短期間に検証を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】半導体設計環境で用いられる半導体設計検証装置の全体構成を示す図である。
【図２】検討例１の設計開発のフローを説明する図である。
【図３】検討例２の参照設計デザインおよび実設計デザインの電源仕様検証を説明するための図である。
【図４】この発明の実施の形態１における半導体設計フローを示す図である。
【図５】低電力検証試験の検証工程フローを示す図である。
【図６】設計デザインのパワークラスを示した概略図である。
【図７】パワークラス内のメンバーの連結リストを示す図である。
【図８】参照設計デザインおよび実設計デザインの連結リストを示す図である。
【図９】パワークラスの各パワードメインのメンバーのリストおよび統合リストを示す図である。
【図１０】参照設計デザインと実設計デザインとの低電力検証試験の検証項目の一例を示す図である。
【図１１】複数のパワードメインを有する参照設計デザインと実設計デザインの回路図を示す図である。
【図１２】参照設計デザインと実設計デザインのパワードメインのリストを示す図である。
【図１３】参照設計デザインと実設計デザインのレベルシフタのリストを示す図である。
【図１４】参照設計デザイン（ＲＴＬ設計レベル）と実設計デザイン（ゲート設計レベル）とでの電源仕様検証を示す図である。
【図１５】参照設計デザイン（ゲート設計レベル）と実設計デザイン（レイアウト設計レベル）とでの電源仕様検証を示す図である。
【図１６】参照設計デザインと実設計デザインの形式検証を示す図である。
【図１７】図１６の拡張例を示す図である。
【図１８】各電源状態における回路群の動作状態を示す図である。
【図１９】バッファが挿入された図１６の変形例を表した図である。
【図２０】参照設計デザインおよび実設計デザインの各電源状態におけるカットポイントの状態を示す図である。
【図２１】参照設計デザイン（アーキテクチャ設計レベル）と実設計デザイン（ＲＴＬ設計レベル）の形式検証の変形例を示す図である。
【図２２】検証済みのＩＰコア等を利用した電源仕様の検証試験のフローを示す図である。
【図２３】上位階層に使用されるＩＰコアとそのＩＰコアと他のパワードメインとの電圧制御・電源遮断のためのインターフェイスを示す図である。
【図２４】ＩＰコアが組み込まれたチップレベルの設計デザインを示す図である。
【図２５】ＩＰコア等を利用した電源仕様の検証試験のフローを示す図である。
【図２６】上位階層に使用されるＩＰコアとＩＰコアとの電圧制御・電源遮断のためのインターフェイスを示す図である。
【図２７】ＩＰコアが組み込まれたチップレベルの設計デザインを示す図である。
【図２８】検証されたＩＰコアを含むチップレベルのパワークラスについて説明をする図である。
【発明を実施するための形態】
【００２０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明は繰り返さない。
【００２１】
［実施の形態の半導体設計検証装置の全体構成］
図１は、半導体設計環境で用いられる半導体設計検証装置の全体構成を示す図である。半導体設計検証装置１はＣＰＵ２と、ＲＡＭ３と、入力部５と、表示部６と、入出力部７とを含む。これらは全てバス４で接続され、互いにデータ通信を行うことが可能である。
【００２２】
入力部５の具体例としてはキーボード、マウス、タブレットがある。また表示部６は設計者がレイアウトデータなどを閲覧するための表示デバイスと接続されている。表示デバイスの例としてはＣＲＴディスプレイや液晶ディスプレイがある。入出力部７はＨＤＤ（ハード・ディスク・ドライブ）、フラッシュメモリ、ＣＤ−ＲＯＭ等と接続されている。ＨＤＤには実施の形態のトップダウン設計を実施するための半導体設計検証（低電力設計検証）ツールがプログラムとして格納されている。
【００２３】
この半導体設計検証（低電力設計検証）ツールは独立したツールであることもあり、また他のツールの一部として存在することもある。また設計検証途中のレイアウトデータあるいは最終得られたレイアウトデータは必要なときにＨＤＤへと保存される。
【００２４】
ＣＰＵ２は、入力部を介して入力されるユーザからの指示に基づいて、ＨＤＤにプログラムとして格納された半導体設計検証（低電力設計検証）ツールを実行する。プログラムの処理にあたってはＲＡＭ３を作業領域として利用し、必要なタイミングでデータの書き込み・読み出しを行う。設計者は明示的にＲＡＭ３へのデータの書き込み・読み出しを指示するのではなく、あくまでＨＤＤに格納されたプログラムにしたがってＲＡＭへの書き込み・読み出しを行っている。
【００２５】
また、設計者は表示部６によって、経過情報を確認することができる。最終生成された検証データはＨＤＤに出力され、セル配置を含むレイアウト設計は終了する。
【００２６】
［検討例１］
図２は、検討例１の設計開発のフローを説明する図である。図２を参照して、設計工程１Ａでは、ステップ１１において参照設計デザイン（ＲＴＬレベル）と、ステップ１８においてテストベンチと、ステップ１９において設計データベースとが準備され、ステップ１２の低電力（電源仕様）検証試験が行われる。
【００２７】
低電力等価検証対象としては、参照設計デザイン（アーキテクチュアレベル）と実設計デザイン（ＲＴＬ）、参照設計デザイン（ＲＴＬレベル）と実設計デザイン（ゲートレベル）、参照設計デザイン（ゲートレベル）と実設計デザイン（レイアウトレベル）等があげられる。
【００２８】
ステップ１３において、ステップ１１の参照設計デザインが、テストベンチ、設計データベース等の各種仕様を満たす場合には、設計工程１Ｂへ進む。具体的には、ステップ１４のゲートレベル設計・レイアウト設計の設計工程へ移行する。
【００２９】
一方、ステップ１２の低電力検証試験について、ステップ１１の参照設計デザインがテストベンチの仕様等を満たさなかった場合には、ステップ１１まで戻り、参照設計デザインが上記仕様を満足するように修正がなされる。
【００３０】
次に、設計工程１Ｂにおいて、ステップ１４においてゲートレベル設計・レイアウト設計がなされ、ステップ１５において、ステップ１４の設計されたデータ（回路図、レイアウトデータ等）から実（チップ）設計デザイン（ネットリスト）が生成される。ステップ１５で生成された実設計デザイン（ネットリスト）が準備され、テストベンチ（ステップ１８）と、設計データベース（ステップ１９）が準備される。さらに、ステップ１２において低電力（電源）仕様情報とが準備され、ステップ１６において、実低電力検証試験が行われる。
【００３１】
ステップ２２において、参照設計デザイン（ステップ１１）と実設計デザイン（ネットリスト）（ステップ１４）の参照設計デザイン（ステップ１１）に対応する部分との論理等価検証が行われる。
【００３２】
ステップ１６の実低電力検証試験は、設計工程１Ａの低電力検証試験（ステップ１２）と比べて、種々の設計工程を経て来ているため、検証する設計データ自体が大幅に増大している。そのため、この段階での設計検証は非常に時間がかかる。
【００３３】
ステップ１７において、実設計デザインがテストベンチ、設計データベース、低電力仕様情報等を満たす場合には、設計工程が終了する。一方、ステップ１７において各種の仕様情報等を満たさなかった場合には、最初の段階であるステップ１１まで戻り、参照設計デザインはフィードバックがかけられ、修正される。
【００３４】
検討例１の設計開発のフローでは、上述したように、不具合の発見によりＬＳＩ設計段階の最初の段階に戻され、修正できたとしても、再度設計工程１Ａと設計工程１Ｂの検証試験工程をパスすることが必要になるため、製品出荷のスケジュール（ＴＡＴ）が大幅に遅れてしまう。
【００３５】
［検討例２］
図３は、検討例２の参照設計デザインおよび実設計デザインの電源仕様検証を説明するための図である。図３を参照して、参照設計デザイン３２は、複数のパワードメイン（ＰＤ＿ＴＯＰ３４、ＰＤ＿Ａ３６、ＰＤ＿Ｂ３８）を含む。具体的には、ＰＤ＿ＴＯＰ３４の電源電圧は１．０Ｖ、ＰＤ＿Ａ３６の電源電圧０．９Ｖ、ＰＤ＿Ｂ３８の電源電圧は１．０Ｖである。また、ＰＤ＿Ａ３６は、レベルシフタ４０と、インバータ４２と、レベルシフタ４４とを含み、これらの素子が、ノードＮＡ１とノードＮＢ１との間に直列接続されている。
【００３６】
レベルシフタ４０によって、ＰＤ＿ＴＯＰ３４からＰＤ＿Ａ３６へのノードＮＡ１の電圧（ＰＤ＿ＴＯＰ３４の電源電圧１．０Ｖ）を、ＰＤ＿Ａ３６の電源電圧である０．９Ｖへ引き下げる。一方、レベルシフタ４４は、ＰＤ＿Ａ３６からＰＤ＿ＴＯＰ３４へのノードＮＢ１の電圧（ＰＤ＿Ａ３６の電源電圧０．９Ｖ）を、ＰＤ＿ＴＯＰ３４およびＰＤ＿Ｂ３８の電源電圧である１．０Ｖへ引き上げる。
【００３７】
実設計デザイン５２について、参照設計デザイン３２と異なるところを説明する。実設計デザイン５２は、複数のパワードメイン（ＰＤ＿ＴＯＰ５４、ＰＤ＿Ａ５６、ＰＤ＿Ｂ５８）を含むことは共通しているが、その制御している電源電圧が異なる。具体的には、ＰＤ＿ＴＯＰ５４の電源電圧は０．９Ｖ、ＰＤ＿Ａ５６の電源電圧１．０Ｖ、ＰＤ＿Ｂ５８の電源電圧は０．９Ｖである。
【００３８】
また、レベルシフタ６０によって、ＰＤ＿ＴＯＰ５４からＰＤ＿Ａ５６へのノードＮＡ２の電圧（ＰＤ＿ＴＯＰ５４の電源電圧０．９Ｖ）を、ＰＤ＿Ａ５６の電源電圧である１．０Ｖへ引き上げる。一方、レベルシフタ６４は、ＰＤ＿Ａ５６からＰＤ＿ＴＯＰ５４へのノードＮＢ２の電圧（ＰＤ＿Ａ５６の電源電圧１．０Ｖ）を、ＰＤ＿ＴＯＰ５４およびＰＤ＿Ｂ５８の電源電圧である０．９Ｖへ引き下げる。
【００３９】
参照設計デザイン３２および実設計デザイン５２は、論理等価検証に関しては、両者一致している。しかしながら、上述したように、各パワードメインの電源電圧値が異なっていることは、本来意図した電源仕様とは異なっているのにもかかわらず、論理等価検証では、検出ができない。これでは、複数の低電源を使用して設計するＬＳＩ製品の電源仕様検証試験としては不十分である。
【００４０】
［実施の形態１］
実施の形態１は、検討例１に比べ、不具合の発見され、それが修正され、製品出荷されるまでの時間を少なくできる。また検討例２に比べ、意図しない電源仕様の誤りを検出することができる。
【００４１】
図４は、この発明の実施の形態１における半導体設計フローを示す図である。
図４を参照して、ステップ７３において参照設計デザイン（ＲＴＬレベル）が準備され、ステップ７４において低電力仕様情報が準備され、ステップ８１においてテストベンチが準備され、ステップ８５において設計データベースが準備される。図２の設計工程１Ａに対応する設計工程２Ａ中のステップ７５において低電力検証試験が行なわれる。
【００４２】
ステップ７５においての低電力検証試験の内容は、電源遮断シーケンスの確認、電源復帰シーケンスの確認、各種電源モード（アクティブモード、スタンバイモード）における動作の確認などがある。
【００４３】
具体的には、電源遮断シーケンスの確認とは、周辺装置への電源供給が停止された後に、ＣＰＵへの電源供給が停止されることを確認したかどうか、さらにこの電源供給の停止されたときも、（１）必要データのバックアップがなされたかどうか（電源供給が切れるため）、（２）クロックが停止されたかどうか、（３）遮断信号が分離（アイソレート）されているかどうか、（４）最後に電源遮断が行われたかどうか等が順序（シーケンス）通りになされたかどうかなどを確認することである。
【００４４】
また、電源復帰シーケンスの確認とは、周辺装置への電源供給後に、ＣＰＵへの電源供給がされたことを確認したかどうか、さらにこの電源復帰にしても、（１）まず電源供給があったかどうか、（２）遮断信号が分離（アイソレート）から解除されたかどうか、（３）バックアップデータが復帰されたかどうか、（４）最後にクロックが供給されたかどうか等が順序通りになされたかどうかを確認することである。
【００４５】
さらに、各種電源モード（アクティブモード、スタンバイモード）における動作の確認とは、各ＩＰコアごとの動作電源仕様（動作電源自身がオンしているのか、オフしているのか、オンしている場合は何Ｖで動作しているのか等）とシミュレーション上での動作との検証試験をシミュレーションによって確認されることである。
【００４６】
例えば、あるＩＰコアが動作電源仕様上はスリープモードになっているにもかかわらず、シミュレーション上ではアクティブモードの動作電源となっている場合には、電源仕様が一致していない場合である。
【００４７】
なお、ステップ７５においての低電力検証試験の内容は、上述したものに限られず、設計者が適宜追加することができる。
【００４８】
ステップ７５において、ステップ７３の参照設計デザインが、ステップ７４において低電力仕様情報（ステップ７４）、テストベンチ（ステップ８１）、設計データベース（ステップ８５）等の各種仕様を満たす場合には、設計工程２Ｂへ進む。具体的には、ステップ７７のゲートレベル設計・レイアウト設計の設計工程へ移行する。
【００４９】
一方、ステップ７５の低電力検証試験について、ステップ７３の参照設計デザインがテストベンチの仕様等を満たさなかった場合には、ステップ７３まで戻り、参照設計デザインが上記仕様を満足するように修正がなされる。
【００５０】
次に、設計工程２Ｂにおいて、ステップ７７においてゲートレベル設計・レイアウト設計がなされ、ステップ７８において、ステップ７７の設計されたデータ（回路図、レイアウトデータ等）から実（チップ）設計デザイン（ネットリスト）が生成される。
【００５１】
ステップ７８の生成された実設計デザイン（ネットリスト）が準備され、テストベンチ（ステップ８１）が準備され、設計データベース（ステップ８５）が準備され、ステップ８２において低電力（電源）仕様情報が準備される。そして、ステップ７９において、実低電力検証試験が行われる。
【００５２】
ここで、ステップ８２の低電力仕様情報は、ステップ７４の低電力仕様情報から設計工程が進むにつれて、ステップ７４の低電力仕様情報に比べ、さらに詳細な電源仕様である。
【００５３】
ステップ８４において、参照設計デザイン（ステップ７３）と実設計デザイン（ネットリスト）（ステップ７８）の参照設計デザイン（ステップ７３）に対応する部分との論理等価検証が行われる。
【００５４】
また、ステップ８３において、低電力仕様情報（ステップ７４）と低電力仕様情報（ステップ８２）の低電力仕様情報（ステップ７４）に対応する部分との低電力仕様一致検証が行なわれる。
【００５５】
特に、低電力仕様一致検証（ステップ８３）において、低電力仕様情報（ステップ７４）と低電力仕様情報（ステップ８２）の等価性が保証されている。このため、実低電力仕様検証（ステップ７９）では、低電力検証試験（ステップ７５）で検証された内容については、再度、実低電力仕様検証（ステップ７９）で検証することなく、その他の検証項目を検証することで、検証時間の効率化が図れる。
【００５６】
すなわち、上流の設計工程２Ａにおいて、検証された低電力仕様情報（ステップ７４）を活用し、下流の設計工程２Ｂの低電力検証試験（ステップ７９）では、低電力仕様情報（ステップ７４）および修正された低電力仕様情報（ステップ８２）が一致することを条件に、検証負荷を軽減させることができる。
【００５７】
実施の形態１は、設計工程２Ａから設計工程２Ｂに伴い修正されていく電源仕様情報そのものの等価性を、修正前後の電源仕様情報について形式的に一致しているかどうか検証することで、実低電力検証試験の負荷を軽くする。
【００５８】
具体的には、設計準備中の各回路の大きさと比較して各回路のエレメントの所属電源ドメインや、物理的形状・情報、電気的特性、を形式的に検証する。
【００５９】
図５は、低電力検証試験の検証工程フローを示す図である。たとえば、参照設計デザイン（ＲＴＬレベル）と実設計デザイン（レイアウトレベル）に対して低電力設計検証試験を行う場合を以下に説明する。
【００６０】
図５を参照して、ステップ９１において、各設計デザインのネットリストやライブラリを参照しつつ、各設計デザインにそれぞれ対応したパワークラスが作成される。
【００６１】
このパワークラスは、同種類の電源が支配している電源領域を示すパワードメインと、パワードメインの取りうる電源モード（パワーモード）と、電源供給するネットあるいは信号名を示すパワーネットと、低電力セル（たとえば、アイソレータ、レベルシフタ、スイッチなど）とを含む。
【００６２】
上述したパワークラスについてさらに具体的に説明する。図６は設計デザインのパワークラスを示した概略図である。図６を参照して、パワードメイン１０４と、パワーモード１０６と、パワーネット１０８と、低電力セル１１０とは、メンバーと呼ばれる必要なパラメータで規定されている。低電力セル１１０は、アイソレータ１１２と、レベルシフタ１１４と、スイッチ１１６とを含む。
【００６３】
たとえば、パワードメインの場合には、このメンバーとして、ドメイン名と、所属しているインスタンス名と、電圧状態（ステート）と、オフ条件と、他の設計回路との依存（親子）関係が規定されている。
【００６４】
パワーモードの場合には、このメンバーとして、モード名と、全パワードメインの電圧状態と、各モード間を遷移する場合のモード遷移条件と、各モード間を遷移する場合のモード遷移時間が規定されている。
【００６５】
パワーネットの場合には、このメンバーとして、ネット名と、電圧状態（ステート）と、電圧状態を生成している電源の接続先を示す接続ドメインとが規定されている。
【００６６】
アイソレータ１１２は、このメンバーとして、アイソレータ名と、アイソレーション条件と、接続元ドメインと、接続先ドメインと、クランプ値と、ロケーションと、セルの種類と、制御信号と、制御ドメイン名とが規定されている。ここで、アイソレータ名は、アイソレータの名前を示す、アイソレーション条件は、このアイソレータ１１２で電源分離されるための条件を示す。接続元ドメインは、アイソレータ１１２の入力信号の属するドメインを示す。接続先ドメインは、アイソレータ１１２の出力信号の属するドメインを示す。クランプ値は、アイソレータ１１２により分離された接続先ドメインの電圧をフローティングにさせないように接地またはある電圧にクランプするための値を示す。ロケーションは、アイソレータ１１２により分離された回路がどの論理階層にいるのかを示す。セルの種類は、アイソレータ１１２として使用される素子の種類を示す。制御信号は、アイソレータ１１２を制御する信号を示す。制御ドメイン名は、制御信号が属しているドメイン名を示す。
【００６７】
レベルシフタ１１４は、このメンバーとして、レベルシフタ名と、レベルシフタ１１４に接続する前の接続元ドメイン名と、レベルシフタ１１４によって接続される接続先ドメイン名と、レベルシフタ１１４により分離された回路がどの論理階層にいるのかを示すロケーションと、レベルシフタ１１４の接続元のドメインの電圧値と、レベルシフタ１１４の接続先のドメインの電圧値とが規定されている。
【００６８】
スイッチ１１６は、このメンバーとして、スイッチ名と、スイッチ条件と、スイッチ１１６により分離された回路がどの論理階層にいるのかを示すロケーションと、このスイッチ１１６として使用されるセルの種類と、スイッチ１１６の接続元のネット名と、スイッチ１１６の接続先のネット名とが規定されている。
【００６９】
再度図５を参照して、ステップ９１の次には、ステップ９２において、設計デザインのネットリストを利用して、各参照設計デザインが使用しているインスタンス化されたコンポーネント（以下、インスタンスとも称する。）全てについて、いずれかのパワードメインに属していることが確認される。同様に、実設計デザインについても、インスタンス全てについて、いずれかのパワードメインに属していることが確認される。
【００７０】
図５，図６を参照してステップ９２の確認が終わると、ステップ９３の処理に進む。ステップ９３において、ステップ９１で作成されたパワークラス１０２にある各要素であるパワードメイン１０４、パワーモード１０６、パワーネット１０８、低電力セル１１０のそれぞれのメンバーを参照して、メンバー同士を関連付ける。
【００７１】
たとえば、低電力セル１１０のアイソレータ１１２のメンバーとして接続元ドメインと、接続先ドメインと、制御ドメインとが含まれている。これらのメンバーは、ドメイン名が規定されているため、パワードメイン１０４と関連付けられる。
【００７２】
また、低電力セル１１０のスイッチ１１６のメンバーとして接続元ネットと接続先ネットとが含まれ、ネット名は規定されている。従って、これらのメンバーはパワーネット１０８と関連付けられる。ステップ９３が終了すると、ステップ９４において、ステップ９３で関連付けされたメンバーの分類分けを行う。具体的には、電源状態に関する項目、接続情報に関する項目等の分類分けを行う。分類されたメンバーとそのインスタンスの情報を連結してリストを作成する。
【００７３】
図７は、パワークラス内のメンバーの連結リストを示す図である。
図７を参照して、連結リスト１２２は、上記のメンバーについて、インスタンスの階層情報を列挙している。具体的には、連結リスト１２２の２段目の「Ｉ１／Ｉ２」は、インスタンスＩ１の下位階層にあるインスタンスＩ２を示す。また、一段目の「Ｉ４／＊」は、インスタンスＩ４の下位階層にあるインスタンスは全て含むことを意味している。
【００７４】
低電力検証をする際に、参照設計デザインと実設計デザインのそれぞれの連結リストを比較するため、連結リスト１２２は、階層別ＡＳＣＩＩ順に仕分けされる（リスト１２４）。なお、この仕分けは必ずしも必要なものではなく、仕分け前のリスト（連結リスト１２２）を利用しても良い。ＡＳＣＩＩ順は昇順、降順のいずれでもかまわない。
【００７５】
参照設計デザインおよび実設計デザインにおいて、上記連結リストをそれぞれ作成し、比較検証することで、形式的に等価性を検証できる。
【００７６】
図８は、参照設計デザインおよび実設計デザインの連結リストを示す図である。図８を参照して、リスト１４２、１４４は、それぞれ参照設計デザインおよび実設計デザインのパワークラス内のメンバーの連結リストであり、この連結リストはすでにソートされているため、各リスト１４２とリスト１４４の各行ごとに比較検証する。
【００７７】
たとえば、各リストの第１行目について、「Ｉ１／Ｉ２」（リスト１４２）と、「Ｉ１」（リスト１４４）とが比較される。ここで、通常、参照設計デザインが上位概念となることを考慮して、参照設計デザインが実設計デザインを包含していれば一致として扱う。第１行目については、「Ｉ１／Ｉ２」（リスト１４２）と、「Ｉ１」（リスト１４４）とは包含関係が逆であるので一致しない。
【００７８】
次に第２行目、第３行目について、同様に検討する。第２行目は「Ｉ３」（リスト１４２）と、「Ｉ３／Ｉ４／Ｉ８」（リスト１４４）となり包含関係が一致を示す。また、第３行目は、「Ｉ３／Ｉ５／Ｉ７」（リスト１４２）と、「Ｉ３／Ｉ５／Ｉ７」（リスト１４４）は一致する。
【００７９】
しかし、第４行目は、リスト１４４には、リスト１４２の「Ｉ４／Ｉ＊」に対応するインスタンスがないため、一致しない。
【００８０】
このように、連結リストを用いて、形式的に等価（一致）性が判断できる。
再度図５を参照して、ステップ９５において、ステップ９４の仕分けされたリストについて、依存関係を有するパワークラスを、統合するかどうかが検討される。
【００８１】
図９はパワークラスの各パワードメインのメンバーのリストおよび統合リストを示す図である。パワークラスの各要素の中で、ある要素に複数のリストが存在するときに、その複数のリストを統合し、新たな結合リストが作成される。
【００８２】
図９を参照して、パワードメインに関するリスト１６０は、各パワードメインのリスト１６１（統合前）と、その統合リスト１６８（統合後）を含む。リスト１６１は、リスト１６２、１６４、１６６を含む。まず、リスト１６２、１６４、１６６の電圧状態および依存（親子）関係の項目において、その値または表現が共通である。従ってこれらの項目は統合される。また、リスト１６２、１６４、１６６のメンバーであるパワードメインＰＤ１、ＰＤ２、ＰＤ３がこの順で論理階層が下位になる場合には、統合リスト１６８のドメイン名は、最上位の論理階層の名前（ここでは、ＰＤ１）となる。
【００８３】
さらに、オフ条件についても、パワードメインＰＤ１、ＰＤ２、ＰＤ３の制御するスイッチイネーブル信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３を「０」（Ｌレベル）にすることにより、パワードメインＰＤ１、ＰＤ２、ＰＤ３の電源状態がオフになる。パワードメイン名の記載の場合と同様に、このスイッチイネーブル信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３は、スイッチイネーブル信号ＰＳＥ１が、信号ＰＳＥ２、ＰＳＥ３の上位にあるため、統合リスト１６８のオフ条件は、最上位のパワードメインの制御信号（ここでは、ＰＤ１）になる。
【００８４】
このように、メンバーの共通事項・関連事項が抽出され、リスト１６１から統合リスト１６８が生成される。この統合リスト１６８を用いて、上述した連結リストを作成することもできる。
【００８５】
再度図５を参照して、ステップ９５に続いて、ステップ９６において、比較する項目を後述する図１０の項目から選択し、低電力検証の検証項目とする。
【００８６】
図１０は、参照設計デザインと実設計デザインとの低電力検証試験の検証項目の一例を示す図である。
【００８７】
図１０を参照して、上述してきたように、リスト２００が、低電力検証試験の検証項目に該当する。具体的には、パワードメイン２０２、パワーモード２０４、パワーネット２０６、アイソレータ２０８、レベルシフタ２１０、スイッチ２１２にある各項目が検証項目に該当する。どの項目を検証項目として利用するかは、設計者が自由に選択できる。
【００８８】
たとえば、アイソレータ２０８のクランプ値の項目については「○」（選択）、セル種類の項目については「×」（非選択）とある。この意味は、低電圧検証試験において、クランプ値については、検証項目に該当するが、セル種類については検証項目に該当しないということになる。ユーザは検証項目を適宜選択することにより、検証試験を容易に短時間で終わらせることができる。
【００８９】
よって、上記のような検証項目を選択し、参照設計デザインおよび実設計デザインのパワークラスのメンバーの結合リストを作成し、それを比較することで、簡易で形式的な低電力一致検証が可能となる。
【００９０】
以下、上記低電力検証について、具体例を説明する。
図１１は、複数のパワードメインを有する参照設計デザインと実設計デザインの回路図を示す図である。
【００９１】
実施の形態１では、検討例２に加えてさら低電圧検証試験の内容を含み、この課題を解決するものとして、検討例２に比べ、実施の形態１は一層有用であることを述べる。
【００９２】
図１１を参照して、図３の参照設計デザインおよび実設計デザインの回路デザイン部分を抜粋した図である。また、参照設計デザイン３４および実設計デザイン５４について、それぞれ、パワークラスを作成する。
【００９３】
図１２は、参照設計デザインと実設計デザインのパワードメインのリストを示す図である。図１１、図１２を参照して、参照設計デザインのパワードメインのリスト２２２は、複数のパワードメイン（ＰＤ＿ＴＯＰ３４、ＰＤ＿Ａ３６、ＰＤ＿Ｂ３８）に対し、各パワードメインごとにリストを作成する（リスト２２４，２２６，２２８）。
【００９４】
具体的にリスト２２４について説明すると、上から順に、ドメインの項目はドメイン名であるＰＤ＿ＴＯＰであり、所属インスタンスは論理階層の最上位のＴＯＰに属しているのでＴＯＰであり、電圧状態はＰＤ＿ＴＯＰの電源電圧になるので１．０Ｖである。なお、ＰＤ＿ＴＯＰは、論理階層の最上位に属しているので、所属インスタンスのオフ条件および依存関係はない。
【００９５】
一方、実設計デザインのパワードメインのリスト２３２については、複数のパワードメイン（ＰＤ＿ＴＯＰ５４、ＰＤ＿Ａ５６、ＰＤ＿Ｂ５８）に対し、各パワードメインごとにリストを作成する（リスト２３４，２３６，２３８）。リストの内部の項目は、参照設計デザインのパワードメインのリスト２２２と同じであるので説明は繰り返さない。
【００９６】
これらのリスト２２２、２３２を比較することによって、参照設計デザインと実設計デザインの電源仕様の検証が容易にできる。
【００９７】
具体的には、リスト２２４、２３４ではＰＤ＿ＴＯＰにおける電源状態が項目を分けられてリスト化されている。これらの項目の１つである電源状態を比較すると、リスト２２４においては、１．０Ｖと示され、リスト２３４においては、０．９Ｖと示されている。
【００９８】
他のパワードメインについても同じように電源状態が異なることが容易にわかり、参照設計デザインと実設計デザインとの電源仕様は一致していないことがわかる。
【００９９】
別のパワークラスの項目の１つであるレベルシフタについても検討する。図１３は、参照設計デザインと実設計デザインのレベルシフタのリストを示す図である。図１１、図１３を参照して、参照設計デザインのレベルシフタのリスト２４２については、複数のレベルシフタ（ＬＳ４０、ＬＳ４４）に対し、各ごとにリストを作成する（リスト２４４、２４６）。
【０１００】
具体的にＬＳ４０について作成されたリスト２４４について上から順に説明する。ルール名は、任意に記載できるが、レベルシフタが電圧をシフトする前後の名称を簡単に記載する。具体的には、「ＬＳ＿ＴＯＰＴＯＡ」は、レベルシフタ（ＬＳ）が（ＰＤ＿）ＴＯＰから（ＰＤ＿）Ａへ電源をシフトするという意味である。
【０１０１】
また、接続元ドメインと接続先ドメインは、レベルシフタによって、電圧シフト前のパワードメインと電圧シフト後のパワードメインをいう。具体的には、レベルシフタＬＳ４０の接続元ドメインとは、電圧シフト前のパワードメインであるＰＤ＿ＴＯＰであり、接続先ドメインとは、電圧シフト後のパワードメインであるＰＤ＿Ａである。ロケーションとは、対象のレベルシフタがどの論理階層に設置されているのかを示すものである。セル種類とは、レベルシフタとしてのどのようなセルを利用できるのかを示している。なお、ＬＳ＊とは、レベルシフタのどの種類でも利用可能ということを示す。
【０１０２】
接続元電圧および接続先電圧は、先に述べた接続元ドメインと接続先ドメインの電圧状態をそれぞれ示す。
【０１０３】
一方、実設計デザインのレベルシフタのリスト２５２については、複数のレベルシフタ（ＬＳ６０、ＬＳ６４）に対し、各レベルシフタごとにリストを作成される（リスト２５４，２５６）。リストの内部の項目は、参照設計デザインのレベルシフタのリスト２４２と同じであるので説明は繰り返さない。
【０１０４】
これらのリスト２４２、２５２を比較することによって、参照設計デザインと実設計デザインの電源仕様の検証が容易にできる。
【０１０５】
具体的には、リスト２４４、２５４は、それぞれＬＳ４０、ＬＳ６０に関する電源状態を項目ごとに記載されている。これらの項目の１つである接続元電圧、接続先電圧を比較すると、リスト２４４においては、それぞれ１．０Ｖ、０．９Ｖと示され、リスト２５４においては、それぞれ０．９Ｖ、１．０Ｖと示されている。レベルシフタによる電圧のシフトの前後で、電源状態が一致しないため、設計者は容易に電源仕様について検証ができる。
【０１０６】
他のレベルシフタについても接続元電圧、接続先電圧が異なることが容易にわかり、参照設計デザインと実設計デザインとの電源仕様は一致していないことがわかる。
【０１０７】
よって、参照設計デザインと実設計デザインとの電源仕様の等価検証試験は、各設計デザインの電源仕様に関して、パワークラスの要素であるパワードメイン、パワーモード、パワースイッチ、レベルシフタ、アイソレータ、スイッチについて電源状態に関係する情報をリスト化し、それらに基づき、比較することで簡易に検出できる。
【０１０８】
実施の形態１は、図１４、図１５に示されるような設計レベルが異なる場合にも適用できる。以下その概略を説明する。
【０１０９】
図１４は、参照設計デザイン（ＲＴＬ設計レベル）と実設計デザイン（ゲート設計レベル）とでの電源仕様検証を示す図である。
【０１１０】
図１４を参照して、参照設計デザイン２６２は、ＰＤ１に属するＢＬＯＣＫ１、ＰＤ２に属するＢＬＯＣＫ２、ＰＤ３に属するＢＬＯＣＫ３、ＰＤ４に属するＢＬＯＣＫ４を含む。また、これらのＢＬＯＣＫ１〜４を含む全体回路２６４はＰＤ＿ＴＯＰに属している。
【０１１１】
参照設計デザイン２６２は、電源制御のために必要なレベルシフタ（ＥＬＳ１Ａ、ＥＬＳ２Ａ）、半導体集積回路全体の電源と接続された状態のパワードメインへの信号が、Ｈｉ−Ｚ（ハイインピーダンス）状態、すなわち、フローティング状態となるのを防止するアイソレータ（ＩＳＯ１Ａ、ＩＳＯ２Ａ）が含まれない。
【０１１２】
また、参照設計デザイン２６２には、レベルシフタ（ＥＬＳ１Ａ、ＥＬＳ２Ａ）や、アイソレータ（ＩＳＯ１Ａ、ＩＳＯ２Ａ）を制御するためのＰｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ（ＰＭＵ２６６）、半導体集積回路全体の電源とを分離または接続するパワースイッチ（２７２，２７４，２７６，２７８）は含まれない。電源仕様検証では、これらの代用は、テストベンチで行う。
【０１１３】
さらに、テストベンチによって、各パワードメイン（ＰＤ１〜ＰＤ３）と半導体集積回路全体の電源とを分離または接続するパワースイッチ（２７２，２７４，２７６）については、ＶＤＤ１（１．０Ｖ）が入力される。一方、パワードメイン（ＰＤ４）と半導体集積回路全体の電源とを分離または接続するパワースイッチ２７８については、ＶＤＤ２（２．５Ｖ）が入力される。
【０１１４】
なお、上述したレベルシフタ（ＥＬＳ１Ａ、ＥＬＳ２Ａ）、アイソレータ（ＩＳＯ１Ａ、ＩＳＯ２Ａ）、パワースイッチ（２７２，２７４，２７６，２７８）、ＰＭＵ２６６は組み込まれていないが、実設計デザイン２８２との比較のため、参照設計デザイン（ＲＴＬ設計レベル）２６２の中に記載されている。
【０１１５】
一方、実設計デザイン２８２は、すでに、レベルシフタ（ＥＬＳ１Ｂ、ＥＬＳ２Ｂ）、アイソレータ（ＩＳＯ１Ｂ、ＩＳＯ２Ｂ）、パワースイッチ（２９２，２９４，２９６，２９８）およびＰＭＵ２８６がゲートレベルで設計されている。
【０１１６】
参照設計デザイン２６２と実設計デザイン２８２との電源仕様の検証を行うときは、低電力セル（レベルシフタ、アイソレータ、パワースイッチ）が参照設計デザイン２６２に仮想挿入されることを前提とし、参照設計デザイン２６２のパワーインテントが作成され、一方、実設計デザイン２８２は実設計に基づいてパワーインテントが作成される。
【０１１７】
作成されたそれぞれのパワーインテントの情報に基づき、電源仕様の検証を容易に行うことができる。
【０１１８】
図１５は、参照設計デザイン（ゲート設計レベル）と実設計デザイン（レイアウト設計レベル）とでの電源仕様検証を示す図である。
【０１１９】
図１５を参照して、参照設計デザイン３０２は、ＰＤ１に属するＢＬＯＣＫ１およびＢＬＯＣＫ２のＳＵＢ−ＢＬＯＣＫと、ＰＤ２に属するＢＬＯＣＫ２と、アイソレータ（ＩＳＯ１Ｃ）と、レベルシフタ（ＥＬＳ１Ｃ）と、ＩＳＯ１ＣおよびＥＬＳ１Ｃを制御するＰＭＵ３０６とを含む。しかし、パワースイッチ（３０８，３１０，３１２）およびＶＤＤ１、ＶＤＤ２から上述したパワースイッチへの電源配線は含まれていない。このため、電源仕様の検証の際は、パワースイッチへの電源状態については、テストベンチで代用される。
【０１２０】
実設計デザイン３２２は、ＰＤ１に属するＢＬＯＣＫ１、ＰＤ１１に属するＢＬＯＣＫ２のＳＵＢ−ＢＬＯＣＫと、ＰＤ２に属するＢＬＯＣＫ２と、アイソレータ（ＩＳＯ１Ｄ）と、レベルシフタ（ＥＬＳ１Ｄ）と、ＩＳＯ１ＤおよびＥＬＳ１Ｄを制御するＰＭＵ３２６を含む。
【０１２１】
さらに、参照設計デザイン３０２に含まれていなかったパワースイッチ（３２８Ａ，３２８Ｂ，３３０，３３２）およびＶＤＤ１、ＶＤＤ２およびＰＭＵ３２６からパワースイッチへの（レイアウトされた）電源配線・信号配線を含む。
【０１２２】
さらに、実設計デザイン３２２では、貫通電流を抑制するため、レイアウト上のＰＤ１の領域３３４ＡとＰＤ１の領域３３４Ｂに分割されている。
【０１２３】
参照設計デザイン３０２と実設計デザイン３２２との電源仕様の検証を行うときは、低電力セル（パワースイッチ）および電源配線が参照設計デザイン３０２に仮想挿入されることを前提とし、参照設計デザイン３０２のパワーインテントが作成され、一方、実設計デザイン３２２は実設計に基づいてパワーインテントが作成される。特に、レイアウト上分割された領域３３４Ａ、３３４Ｂごとにリストが作成され、各リストは統合される。
【０１２４】
実設計デザインでは。統合されたリストをパワークラスのメンバーごとにリスト化し、また、参照設計デザインでは、パワークラスのメンバーごとにリスト化し、それらを比較することで、電源仕様検証が容易に行うことができる。
【０１２５】
［実施の形態２］
実施の形態２では、電源仕様情報と設計データ情報とが等価であることを検証する方法を具体的に説明する。従来は、フリップフロップ回路４１８の直前に検証ポイントとして、等価検証をしていたが、実施の形態２では、これに加え、内部配線等が複数のパワードメイン領域との境界上であって、パワードメインの入力側の交点を検証ポイントとして選択し、等価検証をすることで、より容易に電源仕様の検証ができる。
【０１２６】
図１６は、参照設計デザインと実設計デザインの形式検証を示す図である。図１６を参照して、参照設計デザイン４０２、実設計デザイン４２２は、それぞれＰＤ＿ＴＯＰ、ＰＤ１、ＰＤ２を含む。参照設計デザイン４０２、実設計デザイン４２２の共通部分であるＰＤ＿ＴＯＰ、ＰＤ１、ＰＤ２の電源電圧はそれぞれＶＤＤ、ＶＤＤ１、ＶＤＤ２である。
【０１２７】
参照設計デザイン４０２にあるＰＤ１の領域（領域４０４）は、フリップフロップ回路４０８とインスタンス４１０、４１２とを含む。また、ＰＤ２の領域（領域４１４）は、フリップフロップ回路４１８を含む。
【０１２８】
一方、実設計デザイン４２２にあるＰＤ１の領域（領域４２４）は、フリップフロップ回路４２８とインスタンス４３０とを含む。また、ＰＤ２の領域（領域４３４）は、インスタンス４３２とフリップフロップ回路４３８とを含む。
【０１２９】
ここで、等価検証を行うため、まず、参照設計デザインにおいて、内部配線等が複数のパワードメイン領域との境界上であって、パワードメインの入力側の交点をカットポイントして選択する。
【０１３０】
具体的には、参照設計デザイン４０２にあるＰＤ＿ＴＯＰとＰＤ２の領域（領域４１４）との境界で、信号線４１５との交点がカットポイントＣＰ１Ａとして選択される。
【０１３１】
次に、実施の形態１において説明したパワークラスのリストのマッチング方法を利用して、上述したカットポイントＣＰ１Ａに対応する実設計デザイン４２２上のカットポイントＣＰ１Ｂを抽出する。具体的には、カットポイントＣＰ１Ｂは、インスタンス４３２とフリップフロップ回路４３８との間の信号線上の点である。
【０１３２】
カットポイントＣＰ１Ａ、ＣＰ１Ｂを利用して、現在定義されている電源仕様情報の電源状態において、カットポイントＣＰ１Ａ、ＣＰ１Ｂにおける参照設計デザイン４０２、実設計デザイン４２２の機能および電源状態が等価かどうかを検討する。ＣＰ１Ａ、ＣＰ１Ｂの周辺の回路の動作について説明する。フリップフロップ回路４１８およびフリップフロップ回路４３８はともにＶＤＤ２を電源電圧として動作しているため、電源状態は等価である。一方、インスタンス４１２、４３２の電源電圧は、それぞれＶＤＤ１、ＶＤＤ２のため、電源電圧供給元が異なるが、ともにＨレベル（１．０Ｖ）を供給しているため、インスタンス４１２、４３２に関しての電源状態は等価である。
【０１３３】
ここで、電源仕様情報に定義される電源状態（ここでは、ＶＤＤ１、ＶＤＤ２がＨレベル）だけでなく、組み合わせとして可能な電源状態についても拡張し形式的に検証する方法を説明する。
【０１３４】
図１７は、図１６の拡張例を示す図である。図１７を参照して、図１６のインスタンス４１０、４１２、４３０、４３２を、それぞれ回路群Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ、Ｃ２Ｂとして拡張する。この回路群は１つまたは２以上の複数の素子を含む。カットポイントＣＰ２Ａは、参照設計デザイン４４２のＰＤの境界４４９と信号４５２の交点とする。一方、実設計デザイン４６２では、ＣＰ２Ａに対応するカットポイントＣＰ２Ｂは、回路群Ｃ２Ｂとフリップフロップ回路４７０との間を結ぶ信号４７２上にある。
【０１３５】
ここで、ＰＤ１、ＰＤ２のそれぞれの電源電圧ＶＤＤ１、ＶＤＤ２の電源状態は、それぞれのオン状態、オフ状態を考慮すれば、形式的に４通りに拡張される。この４通りの電源状態について、回路群Ｃ２Ａ、Ｃ２Ｂの機能および電源状態が一致するかどうかを検証する。
【０１３６】
図１８は、各電源状態における回路群の動作状態を示す図である。
図１８を参照して、縦列にＶＤＤ１、ＶＤＤ２、回路群Ｃ２Ａ、Ｃ２Ｂが示され、横列にＶＤＤ１、ＶＤＤ２のオン・オフ状態とＣ２Ａ、Ｃ２Ｂのオン・オフ状態が示されている。特にＶＤＤ１、ＶＤＤ２がオン状態（電源電圧１．０Ｖ）を「１」、オフ状態（接地電圧）を「０」と定義する。
【０１３７】
列Ａでは、ＶＤＤ１、ＶＤＤ２ともに電源電圧１．０Ｖであり、このときＣ２Ａ、Ｃ２Ｂの動作状態は、オン状態になる。この状態では、参照設計デザイン４４２と実設計デザイン４６２は等価になる。
【０１３８】
列Ｄでは、ＶＤＤ１、ＶＤＤ２がともに接地電圧であり、Ｃ２Ａ、Ｃ２Ｂとも動作状態は、オフ状態になる。Ａ列と同様に、参照設計デザイン４４２と実設計デザイン４６２は等価になる。
【０１３９】
次に、列Ｂでは、ＶＤＤ１は電源電圧１．０Ｖ、ＶＤＤ２は接地電圧であるため、ＶＤＤ１に接続されているＣ２Ａの動作状態はオン状態になり、ＶＤＤ２に接続されているＣ２Ｂはオフ状態になる。
【０１４０】
また、列Ｃでは、ＶＤＤ１は接地電圧、ＶＤＤ２は電源電圧１．０Ｖであるため、ＶＤＤ１に接続されているＣ２Ａの動作状態はオフ状態になり、ＶＤＤ２に接続されているＣ２Ｂはオン状態になる。
【０１４１】
このように形式的に電源状態を拡張することにより、列Ｂ、列Ｃの状態では、電源状態が異なることを検出できる。
【０１４２】
よって、実施の形態２によって、電源仕様情報の見落としや拡張された電源状態等の場合など網羅性を高く検証することができる。
【０１４３】
また、実設計デザインでは、上記のように理想的でなく、もう少し複雑な状態での等価検証試験になる。設計開発が進んでくると、設計当初のときには不要であったが、タイミング調整のためのリピータ（バッファ）等を入れることが必要となる。このような場合について上記の形式検証を行う方法を説明する。
【０１４４】
図１９は、バッファが挿入された図１６の変形例を表した図である。
通常、リピータ（バッファ）は、同一パワードメイン内に挿入される。しかしながら、図１９を参照して、実設計デザイン５２２の領域内のインスタンス５３５（リピータ）は、実設計デザイン５２２の領域内のインスタンス５３４とインスタンス５３６との間に挿入されているが、このインスタンス５３５の挿入場所が同一パワードメイン（ＰＤ１Ａ、ＰＤ１Ｂ）の領域内ではなく、異なるパワードメイン（ＰＤ＿ＴＯＰ）の領域内になった場合についての形式検証の方法を説明する。なお、ＰＤ１ＡとＰＤ１ＢをあわせてＰＤ１を称することもある。
【０１４５】
このとき、参照設計デザイン５０２と実設計デザイン５２２とを比較した場合に、検討例２のような検証方法では、電源構造的にも論理的にも問題がない。参照設計デザイン５０２と実設計デザイン５２２の電源電圧ＶＤＤ、ＶＤＤ１、ＶＤＤ２は、常にオン状態（電源電圧１．０Ｖ）のみを想定しているため、インスタンス５３５が所定のパワードメイン（ここでは、ＰＤ１の領域）に配置されているかどうか検出することが難しい。
【０１４６】
このため、実設計デザイン５２２において、新たなパワードメイン境界を生成するために、カットポイント（ＣＰ３Ｂ、ＣＰ４Ｂ、ＣＰ５Ｂ）を選択する。そして、パワークラスのリストのマッチング方法で、上記カットポイント（ＣＰ３Ｂ、ＣＰ４Ｂ、ＣＰ５Ｂ）に対応する参照設計デザイン５０２のカットポイント（ＣＰ３Ａ、ＣＰ４Ａ、ＣＰ５Ａ）を抽出する。
【０１４７】
カットポイントＣＰ３Ａ〜５Ａ、ＣＰ３Ｂ〜５Ｂを利用して、現在定義されている電源仕様情報の電源状態において、参照設計デザイン５０２、実設計デザイン５２２の機能および電源状態が等価かどうかを検討する。フリップフロップ回路（５１８，５３８）とインスタンス（５１６，５３６，５１４，５３４）はそれぞれ同一電源電圧で動作するため、電源状態は等価である。
【０１４８】
次に、インスタンス５３５については、ＰＤ＿ＴＯＰの電源電圧で動作し、この電源電圧は１．０ＶとＰＤ１Ａ、ＰＤ１Ｂ、ＰＤ２と同じ電源電圧である。
【０１４９】
この設計デザインは、電気的にも機能的にも動作をするため、検討例２のような方法では、検出できないことになる。しかしながら、このような場合にも実施の形態２によれば、電源状態の一致・不一致を検出することができる。
【０１５０】
図２０は、参照設計デザインおよび実設計デザインの各電源状態におけるカットポイントの状態を示す図である。
【０１５１】
カットポイントの属する信号線に接続される素子、回路、カットポイント自体の電源状態を検証するために、一般には、関係している複数のパワードメインの電源電圧の取りうる電源状態を形式的に拡張する。
【０１５２】
図１９のＰＤ＿ＴＯＰ、ＰＤ１（ＰＤ１Ａ、ＰＤ１Ｂ）、ＰＤ２のそれぞれの電源電圧ＶＤＤ、ＶＤＤ１、ＶＤＤ２の電源状態を形式的に拡張してもよいが、ＰＤ２の電源電圧ＶＤＤ２の電源状態とフリップフロップ回路５１８、５２０の動作状態は連動しているため、簡略化して、電源電圧ＶＤＤ、ＶＤＤ１に焦点をあてて形式的に拡張する。
【０１５３】
図２０を参照して、リスト５５０は、参照設計デザインの拡張されたリスト５５２と実設計デザインの拡張されたリスト５５４とを含む。リスト５５２は、縦列にＶＤＤ、ＶＤＤ１、カットポイントＣＰ３Ａ、ＣＰ４Ａが示され、横列にＶＤＤ、ＶＤＤ１のオン・オフ状態とカットポイントのオン・オフ状態が示されている。リスト５５４は、縦列にＶＤＤ、ＶＤＤ１、カットポイントＣＰ３Ｂ、ＣＰ４Ｂが示され、横列にＶＤＤ、ＶＤＤ１のオン・オフ状態とカットポイントのオン・オフ状態が示されている。ここでＶＤＤ、ＶＤＤ１がオン状態（電源電圧１．０Ｖ）を「１」、オフ状態（接地電圧）を「０」と定義する。
【０１５４】
以下、図１９、図２０を参照して、参照設計デザイン５０２のリストと実設計デザイン５２２の形式的に拡張された電源状態ごとに検証を行う。
【０１５５】
列Ａ１では、ＶＤＤ、ＶＤＤ１ともに電源電圧１．０Ｖであり、ＰＤ１内（領域５０４）にあるインスタンス５１４とインスタンス５１６との間に直列に接続されているＣＰ３Ａ、ＣＰ４Ａの電源状態は、ＰＤ１上にあるためオン状態になる。
【０１５６】
一方、列Ａ２でも、ＶＤＤ、ＶＤＤ１ともに電源電圧１．０Ｖであり、ＰＤ１Ａ内（領域５２４）にあるインスタンス５３４の出力先でもあるＣＰ３Ｂの電源状態は、オン状態となる。また、ＰＤ＿ＴＯＰ内にあるインスタンス５３５の出力先でもあるＣＰ４Ｂの電源状態も同様にオン状態になる。
【０１５７】
従って、列Ａ１および列Ａ２を比較すると、参照設計デザイン５０２と実設計デザイン５２２は、ＶＤＤ、ＶＤＤ１ともに電源電圧１．０Ｖである場合には、電源仕様検証は等価であることがわかる。
【０１５８】
また、ＶＤＤ、ＶＤＤ１ともに接地電位０Ｖである場合、具体的には、列Ｄ１と列Ｄ２についても、上記と同様な結果を生じる。
【０１５９】
次に、列Ｂ１では、ＶＤＤが電源電圧１．０Ｖであり、ＶＤＤ１が接地電位０Ｖである場合、ＰＤ１内（領域５０４）にあるインスタンス５１４とインスタンス５１６との間に直列に接続されているＣＰ３Ａ、ＣＰ４Ａの電源状態は、ＰＤ１上にあるためオフ状態になる。
【０１６０】
一方、列Ｂ２でも、ＶＤＤが電源電圧１．０Ｖであり、ＶＤＤ１が接地電位０Ｖである場合、ＰＤ１Ａ内（領域５２４）にあるインスタンス５３４の出力先でもあるＣＰ３Ｂの電源状態は、オフ状態となる。また、ＰＤ＿ＴＯＰ内にあるインスタンス５３５の出力先でもあるＣＰ４Ｂの電源状態は逆にオン状態になる。
【０１６１】
従って、列Ｂ１および列Ｂ２を比較すると、ＶＤＤが電源電圧１．０Ｖであり、ＶＤＤ１が接地電位０Ｖである場合には、ＣＰ４Ａ、ＣＰ４Ｂでの電源状態が異なるため、電源仕様検証は等価ではないということがわかる。
【０１６２】
また、ＶＤＤが接地電位０Ｖ、ＶＤＤ１が電源電圧１．０Ｖの場合には、具体的には列Ｃ１と列Ｃ２を比較した場合にも、同様にＣＰ４Ａ、ＣＰ４Ｂでの電源状態が異なるため、電源仕様検証は等価ではないということがわかる。
【０１６３】
以上により、カットポイントを用いて、複数のパワードメインの電源電圧を形式的に拡張した電源状態を検証することで、参照設計デザインと実設計デザインが等価でない場合を正確に検出できる。
【０１６４】
さらに、上記検証方法は、設計レベルの異なる設計デザインについても応用ができる。
図２１は、参照設計デザイン（アーキテクチャ設計レベル）と実設計デザイン（ＲＴＬ設計レベル）の形式検証の変形例を示す図である。
【０１６５】
図２１を参照して、ブロックダイアグラム５６２は、参照設計デザインであり、複数のパワードメインＰＤ１、ＰＤ２を含む。ＰＤ１はＣＰＵ５６４を含み、ＰＤ２はＣＰＵ５６６と、周辺モジュール５６８と、メモリ５７０と、ＩＰコア５７２とを含む。各ブロック間の矢印線は、データフローを定義している。
【０１６６】
一方、回路５８２は、ブロックダイアグラム５６２の個々のブロック機能をＲＴＬ設計レベルで表現したものである。
【０１６７】
実施の形態２によれば、参照設計デザイン（ここでは、アーキテクチャ設計レベル）におけるあるパワードメインから別のパワードメインへ出力される信号線上の点をカットポイントとして、抽出する。一方、実設計デザインに対しては、上述した連結リストから、参照設計デザイン上のカットポイントを抽出する。これらのカットポイントに、従来からの検証ポイント（Ｌｏｇｉｃ  Ｃｏｒｎ）を加えて、設計者の意図している電源仕様になっているかどうかの等価性を検証する。
【０１６８】
［実施の形態３］
下位階層において使用するＩＰセルを利用し、設計デザイン全体を構築するような場合ＩＰセル自体の電源仕様やＩＰセルが上位階層へ組み込まれている特定ブロックの電源仕様が、組み込まれる以前のチップレベルの電源仕様と一致することを検証することで、チップレベル検証時にＩＰコア自体およびそのＩＰコアを含んだ特定ブロックをブラックボックスとして活用できる。
【０１６９】
図２２は、検証済みのＩＰコア等を利用した電源仕様の検証試験のフローを示す図である。図２２を参照して、ステップ６０２において、検証済みのＩＰコア（ＲＴＬレベル）を用意し、このＩＰコアを利用して、ＩＰコアを含んだ特定ブロックの電源仕様情報を上位の設計階層へ統合する（ステップ６０３）。
【０１７０】
上位階層の（チップレベル用）電源仕様情報は、検証済みの下位の電源仕様情報を継承する。上位階層で組み込まれた下位のＩＰコアの低電力検証試験は、先にその物理（形状）情報や電気的特性がＩＰレベルで比較され、その等価性を形式的に検証できる。
【０１７１】
このとき、検証済みのＩＰコアあるいは検証済みの特定ブロックの電源仕様とフルチップレベルの電源仕様との一致検証（ステップ６０９）を行うことにより、チップレベル検証の際（ステップ６０７）に、その検証の労力が軽減できる。
【０１７２】
図２３は、上位階層に使用されるＩＰコアとそのＩＰコアと他のパワードメインとの電圧制御・電源遮断のためのインターフェイスを示す図である。図２３を参照して、ユニット６２２は、ＩＰコア６２４およびインターフェイス６２６（ＩＦ３）を含む。ＩＦ１は、上位階層での電圧制御や電源遮断を想定し、低電力セルであるレベルシフタ（ＥＬＳ１Ｅ）、アイソレータ（ＩＳＯ１Ｅ）を含む。
【０１７３】
ただし、これらの低電力セル（たとえば、ＥＬＳ１Ｅ、ＩＳＯ１Ｅ）は、必ずしもユニット６２２に含まれている必要はなく、仮想的に挿入してもよい。このＩＰコア６２４あるいはユニット６２２の電源仕様情報が検証された電源仕様情報になる。このとき、ＩＰコア６２４あるいはユニット６２２は、検証された電源仕様情報に基づいた境界条件（電源電圧も含む。）によって検証される。
【０１７４】
図２４は、ＩＰコアが組み込まれたチップレベルの設計デザインを示す図である。図２４を参照して、設計デザイン６３０は、ＰＤ１〜ＰＤ４に属するそれぞれＢＬＯＣＫ１〜ＢＬＯＣＫ４を含む。ＰＤ１、ＰＤ２の出力は、電源遮断・電源制御をするための低電力セル（ＩＳＯ１Ｆ、ＩＳＯ２Ｆ、ＥＬＳ１Ｆ、ＥＬＳ２Ｆ）へ入力され、またこの低電力セルは、ＰＭＵ６３４よりそれぞれ制御されている。さらに、ＰＤ１〜ＰＤ３の電源電圧としてはＶＤＤ１が印加され、ＰＤ４の電源電圧としてはＶＤＤ２が印加される。ここで、ＰＤ１およびＩＦ４Ａを含む領域６３５には、図２３のすでに検証されたＩＰコアとインターフェイスが組み込まれている。
【０１７５】
このとき、チップレベルの電源仕様情報には、すでに検証されているＩＰコアを含むユニット６２２の電源仕様情報が組み込まれる。これにより、チップレベルの電源仕様情報は、ユニット６２２の電源仕様情報に制約されることになる。
【０１７６】
チップレベルの低電力検証試験では、上記の制約を考慮しつつ、参照設計デザインのパワークラス内のメンバーと低電力仕様情報とをリストを作成し、比較することで、整合性を確認し、電源仕様の一致・不一致を検証する。
【０１７７】
［実施の形態４］
図２５は、ＩＰコア等を利用した電源仕様の検証試験のフローを示す図である。図２５を参照して、ステップ６７１において、チップレベルで使用するＩＰコア（ＲＴＬレベル）を準備する。ステップ６７３において、このＩＰコアについて、ＩＰコアと、電源仕様情報（ＩＰコア）と、テストベンチとを利用して、低電力検証試験を行う。ステップ６７４において、この低電力検証試験をパスしたＩＰコア（ＲＴＬレベル仕様情報）およびその電源仕様情報（ＩＰコア）を準備する。
【０１７８】
ステップ６７４において準備されたＩＰコア（ＲＴＬレベル仕様情報）とその電源仕様情報をステップ６７５において上位の設計階層へ統合する。
【０１７９】
ステップ６７５において統合されたＩＰコアの電源仕様情報をステップ６７６において組み込み、一方、ステップ６７５において統合されたＩＰコア（ＲＴＬレベル仕様情報）を参照設計デザイン（ＲＴＬレベル）にステップ６７７において組み込む。
【０１８０】
ステップ６７６によって統合された電源仕様情報と、ステップ６７７によって統合されたチップレベルの参照設計デザインと、テストベンチ６８０とを利用して、ステップ６７８において電源仕様検証試験を行う。
【０１８１】
検証済みのＩＰコアとその電源仕様情報をチップレベルの参照設計デザインとその電源仕様情報に組み込むことにより、チップレベルの電源仕様検証の際に、その検証の労力が軽減でき、短時間で行える。
【０１８２】
図２６は、上位階層に使用されるＩＰコアとＩＰコアとの電圧制御・電源遮断のためのインターフェイスを示す図である。図２６を参照して、ユニット６８４は、ＩＰコア６８６およびインターフェイス６８８（ＩＦ５）を含む。ＩＦ１は、上位階層での電圧制御や電源遮断を想定し、低電力セルであるレベルシフタ（ＥＬＳ１Ｇ）、アイソレータ（ＩＳＯ１Ｇ）を含む。ただし、これらの低電力セル（たとえば、ＥＬＳ１Ｇ、ＩＳＯ１Ｇ）は、必ずしもユニット６８４に含まれている必要はなく、仮想的に挿入してもよい。
【０１８３】
図２７は、ＩＰコアが組み込まれたチップレベルの設計デザインを示す図である。図２７を参照して、設計デザイン６９０は、ＰＤ１〜ＰＤ４に属するそれぞれＢＬＯＣＫ１〜ＢＬＯＣＫ４を含む。ＰＤ１、ＰＤ２の出力は、電源遮断・電源制御をするための低電力セル（ＩＳＯ１Ｈ、ＩＳＯ１Ｈ、ＥＬＳ２Ｈ、ＥＬＳ２Ｈ）へ入力され、またこの低電力セルは、ＰＭＵ６９４よりそれぞれ制御されている。さらに、ＰＤ１〜ＰＤ３の電源電圧はとしてＶＤＤ１が印加され、ＰＤ４の電源電圧としてはＶＤＤ２が印加される。ここで、ＰＤ１およびＩＦ６Ａを含む領域６９５には、図２６のすでに検証されたＩＰコアとインターフェイスが組み込まれている。
【０１８４】
一方、チップレベルの電源仕様情報としては、すでに検証されているＩＰコアを含むユニット６８４の電源仕様情報が組み込まれるが、実際のチップレベルの電源仕様情報として扱うには、形式的な一部修正が必要となる。この修正について、以下に説明をする。
【０１８５】
図２８は、検証されたＩＰコアを含むチップレベルのパワークラスについて説明をする図である。
【０１８６】
図２８を参照して、パワークラス７１０は、パワードメイン７１２、パワーモード７１６Ａ、７１６Ｂ、アイソレータ７１４Ａ、７１４Ｂ、レベルシフタ７１８、スイッチ７２０を含む。
【０１８７】
ここで、各メンバーの欄の右端に丸印が付されているメンバーは、統合されたＩＰコアを含むユニットに関連して修正が必要な部分である。
【０１８８】
しかし、丸印が付されているメンバーの内容は、ほとんどが階層依存のインスタンス名と制御信号に関連する修正である。
【０１８９】
この修正は、ＩＰコアを含むユニット６８４に関連するパワーインテント記述全体から見ると少ない。さらに、チップの上位階層の電源仕様情報の作成作業の効率化の向上が見込める。修正ミスがあったとしても、上述の検証手段により、検出可能でありフェールセーフが見込める。
【０１９０】
最後に、以上説明した各実施の形態について総括する。実施の形態１により、設計デザイン自体の機能および接続関係が、参照設計デザインおよび実設計デザインにおいて、等価であることに加え、設計下流工程の電源仕様情報と、設計下流工程の電源仕様情報に対応する設計上流工程での電源仕様情報とが等価（一致）であることを検証することにより、これまで設計の最終工程で行っていた電源検証を設計工程の上流に引き上げ、最終工程での電源検証負荷を軽減することができる。これは、検証作業そのものを短縮できるだけでなく、設計全体のＴＡＴも大幅改善する効果がある。
【０１９１】
実施の形態２により、電源仕様についての等価検証における比較する点を、レジスタ等の回路の入力直前の点に加えて、あるパワードメインから別のパワードメインへ出力される信号線上の点（カットポイント）も加えることで、回路の電源仕様の一致・不一致を検出することができる。
【０１９２】
また、カットポイントを利用して、ユーザが定義した各電源のモードだけでなく、可能な組み合わせを形式的に拡張することで、ユーザの定義漏れの検出等の検証網羅性を向上させることができる。
【０１９３】
実施の形態３により、下位ブロック（たとえば、ＩＰコア）の検証済みの電源仕様情報とチップの上位の階層から取り出された対応するブロックとの電源仕様情報の等価検証を実現することで、下位ブロックを組み上げ、チップ全体を作成するときに電源仕様のミスも早期に検出することができる。また、ＩＰコアの開発者とチップ設計の開発者の電源仕様における解釈の相違も設計の早い段階で検出することができる。
【０１９４】
実施の形態４により、下位ブロック（たとえば、ＩＰコア）の電源仕様およびその設計情報をチップの上位の階層へ統合することにより、上位階層の設計デザインの電源仕様情報の作成および検証の負荷を軽減することができる。
【０１９５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施の形態において説明された技術的思想は、可能な限り組み合わされて実現されることが意図される。
【符号の説明】
【０１９６】
１  半導体設計検証装置、２  ＣＰＵ、３  ＲＡＭ、４  バス、５  入力部、６  表示部、７  入出力部、４０，４４，６０，６４，１１４，２１０，７１８，ＬＳ４０  レベルシフタ、４２  インバータ、１０２，７１０  パワークラス、１０４，２０２，７１２  パワードメイン、１０６，２０４，７１６Ａ，７１６Ｂ  パワーモード、１０８，２０６  パワーネット、１１２，２０８，７１４Ａ  アイソレータ、１１６，２１２，７２０  スイッチ、４０８，４１８，４２８，４３８  フリップフロップ回路、４１０，４１２，４１８，４３０，４３２，４３８，４７０，５１４，５１６，５１８，５３４，５３５，５３６  インスタンス、４１５  信号線、Ｃ１Ａ，Ｃ１Ｂ，Ｃ２Ａ，Ｃ２Ｂ  回路群、ＣＰ１Ａ，ＣＰ１Ｂ，ＣＰ２Ｂ，ＣＰ２Ａ，ＣＰ３Ｂ，ＣＰ３Ａ  カットポイント、ＮＡ１，ＮＡ２，ＮＢ１，ＮＢ２  ノード、ＰＳＥ１  スイッチイネーブル信号、ＶＤＤ，ＶＤＤ１，ＶＤＤ２  電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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