(57)【要約】【課題】隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。制御回路は、選択メモリセルへのデータ書き込みに際し、選択メモリセルに隣接し選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルの書き込みデータに応じてデータ書き込みに付随する補正書き込みを実行する。制御回路は、補正書き込みに際し、参照メモリセルのしきい値電圧が消去レベルのしきい値電圧である場合に、選択メモリセルへの補正書き込みを行う。【選択図】図８
2012190523.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数の前記メモリセルの前記制御ゲートがそれぞれワード線に接続され、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、
前記ワード線に所定の書き込み電圧を印加して前記メモリセルの前記電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路と
を備え、
前記制御回路は、選択メモリセルへのデータ書き込みに際し、前記選択メモリセルに隣接し前記選択メモリセルへの前記データ書き込みの後にデータが書き込まれる参照メモリセルの書き込みデータに応じて前記データ書き込みに付随する補正書き込みを実行し、
前記制御回路は、前記補正書き込みに際し、前記参照メモリセルのしきい値電圧が消去レベルのしきい値電圧である場合に、前記選択メモリセルへの前記補正書き込みを行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記補正書き込みに際し、前記参照メモリセルのしきい値電圧が消去レベルのしきい値電圧でない場合には、前記選択メモリセルへの前記補正書き込みを行わない
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記補正書き込みに際し、前記参照メモリセルのしきい値電圧が消去レベルのしきい値電圧でない場合にも、前記選択メモリセルへの前記補正書き込みを行い、
前記制御回路は、前記参照メモリセルのしきい値電圧に応じて前記選択メモリセルの前記補正書き込みの程度を決定する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記補正書き込み時のベリファイ読み出しに際し、前記選択メモリセルに隣接するメモリセルに接続されたワード線に前記データ書き込み時のベリファイ読み出しよりも高い読み出し電圧を印加する
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記選択メモリセルへの前記データ書き込みを行った後、前記メモリセルアレイへのアクセスが行われない期間中にバックグラウンドで前記選択メモリセルへの前記補正書き込みを実行する
ことを特徴とする請求項１乃至４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
セルの微細化が進んだ高集積化フラッシュメモリでは、データ書き込みが終了したメモリセルに隣接するメモリセルの書き込み時に、隣接セル間の干渉により、書き込み済みのメモリセルのデータを表すしきい値電圧分布が影響を受ける。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてしきい値電圧分布の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５４１９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続され、第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してメモリセルの電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。制御回路は、選択メモリセルへのデータ書き込みに際し、選択メモリセルに隣接し選択メモリセルへのデータ書き込みの後にデータが書き込まれる参照メモリセルの書き込みデータに応じてデータ書き込みに付随する補正書き込みを実行する。制御回路は、補正書き込みに際し、参照メモリセルのしきい値電圧が消去レベルのしきい値電圧である場合に、選択メモリセルへの補正書き込みを行う。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成を示す回路図である。
【図３】４値記憶のフラッシュメモリにおける書き込みデータの例を示す。
【図４】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図５】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図６Ａ】比較例に係る書き込み動作及びベリファイ動作時の電圧を説明する図である。
【図６Ｂ】比較例に係るデータ書き込み手順を示すフローチャートである。
【図７】比較例に係る隣接セル干渉による影響を説明する説明図である。
【図８】第１の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図９Ａ】第１の実施の形態に係る書き込み動作及びベリファイ動作時の電圧を説明する図である。
【図９Ｂ】第１の実施の形態に係るベリファイ動作時の電圧を説明するタイミングチャートである。
【図１０】第１の実施の形態に係るデータ書き込み及びベリファイ動作の効果を説明する図である。
【図１１Ａ】第２の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図１１Ｂ】第２の実施の形態に係る書き込み動作及びベリファイ動作時の電圧を説明する図である。
【図１２Ａ】第３の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図１２Ｂ】第３の実施の形態に係る書き込み動作及びベリファイ動作時の電圧を説明する図である。
【図１３】第４の実施の形態に係る不揮発性半導体記憶装置におけるデータ書き込み手順を示す概念図である。
【図１４】第４の実施の形態に係る不揮発性半導体記憶装置におけるデータ書き込み手順を示す概念図である。
【図１５】第４の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図１６】第５の実施の形態に係る不揮発性半導体記憶装置におけるデータ書き込み手順を示す概念図である。
【図１７】第５の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図１８Ａ】第６の実施の形態に係るデータ書き込み手順を示すフローチャートである。
【図１８Ｂ】第６の実施の形態に係る書き込み動作及びベリファイ動作時の電圧を説明する図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
【００１０】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す一方、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。
【００１１】
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルＭＣへの書き込みが行われる。
【００１２】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。
【００１３】
図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
【００１４】
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含んで構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続される第１、第２選択トランジスタＳ１、Ｓ２とにより構成されている。第１選択トランジスタＳ１の一端はビット線ＢＬ０に接続され、第２選択トランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択トランジスタＳ１の制御ゲートはセレクト線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択トランジスタＳ２の制御ゲートはセレクト線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１５】
［書き込み方式］
次に、不揮発性半導体記憶装置の書き込み方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されている。
【００１６】
まず、第１の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の書き込み方式について説明する。図３は、比較例に係る不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣのしきい値電圧分布との関係を示している。なお、図３において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される電圧である。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各しきい値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択のメモリセルＭＣに対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる読み出し電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。
【００１７】
ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正のしきい値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”のしきい値電圧分布Ａが最も電圧値が低く、データ“００”のしきい値電圧分布Ｃが最も電圧値が高く、データ“１０”のしきい値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。
【００１８】
図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。比較例において、下位ページデータと上位ページデータは別々のデータ書き込み処理、つまり、２回のデータ書き込み処理により、メモリセルＭＣに書き込まれる。
【００１９】
次に、下位ページデータの書き込みを、図４を参照して説明する。図４において、全てのメモリセルＭＣは、消去状態のしきい値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図４に示すように、下位ページデータの書き込みを行うと、メモリセルＭＣのしきい値電圧分布Ｅは、下位ページデータの値（“１”又は“０”）に応じて、２つのしきい値電圧分布（Ｅ、Ｂ’）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態のしきい値電圧分布Ｅを維持する。
【００２０】
一方、下位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電圧ＶＢＶ’を設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＢＶ’以上となるまで電子の注入が繰り返される。その結果、メモリセルＭＣは、書き込み状態（データ“１０”）に変化する。
【００２１】
次に、上位ページデータの書き込みを、図５を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルＭＣに既に書き込まれている下位ページデータとに基づいて行われる。
【００２２】
即ち、図５に示すように、上位ページデータの値が“１”の場合には、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣのしきい値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態のしきい値電圧分布Ｅ）のメモリセルＭＣは、データ“１１”をそのまま維持し、データ“１０”（しきい値電圧分布Ｂ’）のメモリセルＭＣは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ’よりも大きい正規のベリファイ電圧ＶＢＶを参照してしきい値電圧分布Ｂ’の下限値を調整し、これによりしきい値電圧分布Ｂ’の幅を狭めて、しきい値電圧分布Ｂを形成する。
【００２３】
一方、上位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、浮遊ゲート電極に電子を注入して、メモリセルＭＣのしきい値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電圧ＶＡＶ、ＶＣＶを設定し、電子注入動作とベリファイ動作を繰り返す。メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＡＶ、ＶＣＶ以上となるまで電子の注入が繰り返される。その結果、データ“１１”（消去状態のしきい値電圧分布Ｅ）のメモリセルＭＣは、しきい値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルＭＣは、しきい値電圧分布Ｃのデータ“００”に変化する。
【００２４】
以上が、比較例に係る不揮発性半導体記憶装置におけるデータ書き込み方式の一例である。メモリセルＭＣは、消去状態を示すしきい値電圧分布Ｅ、及び３通りのしきい値電圧分布Ａ、Ｂ、Ｃのいずれかを与えられ、１メモリセルあたり２ビットのデータを記憶する。３ビット以上の多値記憶方式においては、上記の動作に加えて、しきい値電圧分布を更に分割する動作が加わるのみであり、基本的な動作は同様である。
【００２５】
上記のメモリセルＭＣへの書き込みとして、図２に示した集合Ｐ単位で行われる場合を例にとり説明する。すなわち、１本のワード線ＷＬに接続される全てのメモリセルＭＣに一括してデータが書き込まれる。しかし、集合Ｐ単位のうち、奇数ビット線に接続されたメモリセルＭＣと、偶数ビット線に接続されたメモリセルＭＣとに交互にデータを書き込む場合にも、以下の説明は拡張可能である。次に、図６Ａ及び図６Ｂを参照して、集合Ｐ単位の書き込み方法について説明する。ここでは、上位ページ書き込み動作を例にとって説明する。
【００２６】
図６Ａは、メモリセルアレイ１をビット線ＢＬに沿う方向に切断した断面を模式的に表す図である。図６Ａは、選択ワード線ＷＬｎに接続されるメモリセルＭＣに書き込みを行う際の電圧印加状態を示している。ワード線ＷＬ毎の上位ページ書き込み動作は、書き込み動作と、ベリファイ動作とを交互に繰り返すことにより行われる。書き込み動作は、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍを印加して浮遊ゲート電極に電子を注入する動作である。ベリファイ動作は、選択ワード線ＷＬｎにベリファイ電圧（図６Ａでは例として電圧ＶＡＶ）を、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１に電圧Ｖｒｅａｄを印加する。このときチャネルに電流が流れるか否かにより、選択メモリセルＭＣにデータが書き込まれたか否かを判定する。
【００２７】
上述したようにメモリセルＭＣへの書き込みは集合Ｐ単位で行われる。ここで、図６Ｂに示すように、ワード線ＷＬｎに接続されるメモリセルＭＣに対して一括して上位ページが書き込まれる（ステップＳ１１）。次に、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣに対して一括して上位ページが書き込まれる（ステップＳ１２）。このように集合Ｐ単位で行われる上位ページ書き込みでは、隣接する集合ＰのメモリセルＭＣへの書き込み動作により、メモリセルＭＣのしきい値電圧が変動する。すなわち、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣに電圧を印加する書き込み動作により、ワード線ＷＬｎに接続され既に書き込み済みのメモリセルＭＣのしきい値電圧が変動する。この現象を隣接セルの干渉と称する。この現象は、メモリセルＭＣ間の距離が短くなるほど顕著になる。
【００２８】
図５に示したようなしきい値電圧分布は、隣接セルへのデータ書き込みにより、選択メモリセルＭＣへの書き込み動作の終了後においても変動することがある。例えば、図７（ａ）に示すように、メモリセルＭＣａにデータ“０１”（しきい値電圧分布Ａ）が書き込まれた後、隣接するメモリセルＭＣｂにデータ“００”（しきい値電圧分布Ｃ）が書き込まれる場合を考える。この場合、メモリセルＭＣａは、しきい値電圧分布Ａに書き込まれ、メモリセルＭＣｂは、しきい値電圧分布Ｃに書き込まれる。その結果、メモリセルＭＣａは、隣接するメモリセルＭＣｂへの書き込み動作に基づく隣接セルの干渉を大きく受ける。よって、このようなメモリセルＭＣａのしきい値電圧は、正方向に大きくシフトする。
【００２９】
一方、例えば、図７（ｂ）に示すように、メモリセルＭＣａにデータ“０１”（しきい値電圧分布Ａ）が書き込まれた後、隣接するメモリセルＭＣｂにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれる場合を考える。この場合、メモリセルＭＣａは、しきい値電圧分布Ａに書き込まれ、メモリセルＭＣｂは、しきい値電圧分布Ｅに保持される。その結果、メモリセルＭＣｂには高電圧が印加されないので、メモリセルＭＣａは隣接セルの干渉をほとんど受けない。よって、このようなメモリセルＭＣａのしきい値電圧は、図７（ａ）に示した例と異なり、ほとんどシフトしない。
【００３０】
このように、メモリセルＭＣａのしきい値電圧は、隣接するメモリセルＭＣｂにデータ“０１”“１０”“００”（書き込み状態）が書き込まれるときは、大きく変動する。一方、メモリセルＭＣａのしきい値電圧は、隣接するメモリセルＭＣｂがデータ“１１”（消去状態）に保持されるときは、ほとんど変動しない。ここで、メモリセルアレイ１には多くのメモリセルＭＣが存在する。すなわち、メモリセルアレイ１内には、図７（ａ）及び図７（ｂ）のようなデータ保持パターンが混在している。その結果、しきい値電圧のシフト量が大きなメモリセルＭＣとシフト量が小さなメモリセルＭＣが混在することになる。
【００３１】
従って、図７（ｃ）に示すように、メモリセルＭＣａのしきい値電圧分布Ａは、隣接メモリセルＭＣｂの干渉に基づきより大きな分布幅を持つしきい値電圧分布Ａｘとなる。ここで、しきい値電圧分布Ａｘの下限値は、元のしきい値電圧分布Ａの下限値と殆ど変わらない（図７（ｃ）中の矢印）。同様の理由から、しきい値電圧分布Ｂ、Ｃは、各々、より大きな分布幅を持つしきい値電圧分布Ｂｘ、Ｃｘとなる。なお、しきい値電圧分布Ｂ、Ｃの下限値は、元のしきい値電圧分布Ｂ、Ｃの下限値と殆ど変わらない。また、しきい値電圧分布Ｅも、より大きな分布幅を持つしきい値電圧分布Ｅｘとなる。以上のようにして分布幅が広がったしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘ、Ｅｘは、誤読み出し等の原因となる。
【００３２】
［第１の実施の形態の書き込み方式］
上記比較例に係る書き込み方式の問題に鑑み、第１の実施の形態は、図８、図９Ａ、及び図９Ｂに示す書き込み方式を採用している。以下に示す処理は、制御回路７によって実行される。
【００３３】
第１の実施の形態では、上位ページデータの書き込み後に、しきい値電圧分布の幅を調整する補正書き込み動作を実行する。また、本実施の形態では、補正書き込み動作を実行するとともに、データが正確に書き込まれたかを検証する書き込みベリファイ動作の電圧を調整する。なお、補正書き込み動作に伴う書き込みベリファイ動作時の電圧は、補正書き込み動作を行う選択メモリセルＭＣに隣接するメモリセルＭＣに書き込まれたデータに基づき設定される。また、書き込み動作が実行される順番は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｎ、ＷＬｎ＋１に接続されるメモリセルＭＣの集合Ｐ単位の順である。
【００３４】
この書き込み動作、補正書き込み動作、及び書き込みベリファイ動作について、図８を参照して説明する。図８は、ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに対する書き込み動作が終了した後に、新たに追加される動作を詳細に説明するフローチャートである。ワード線ＷＬｎに接続されたメモリセルＭＣに対してデータ書き込み動作が実行され、その後ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対してデータ書き込み動作が実行される。このワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対するデータ書き込み動作が終了すると、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作が開始される（ステップＳ２１）。
【００３５】
補正書き込み動作では、まず、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ２２）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ２３）。上述したように、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）である場合、このメモリセルＭＣに対するデータ書き込み動作が、ワード線ＷＬｎに接続されたメモリセルＭＣに及ぼす隣接セル干渉の影響は小さい。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“００”（しきい値電圧分布Ｃ）である場合、このメモリセルＭＣに対するデータ書き込み動作が、ワード線ＷＬｎに接続されたメモリセルＭＣに及ぼす隣接セル干渉の影響は大きい（図７参照）。
【００３６】
ステップＳ２３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ２４）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、補正書き込み動作は実行しない（ステップＳ２５）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ２６）。
【００３７】
図９Ａは、選択ワード線ＷＬｎに接続されるメモリセルＭＣに補正書き込みを行う際の電圧印加状態を示している。補正書き込み動作も、書き込み動作と、ベリファイ動作とを交互に繰り返すことにより行われる。書き込み動作は、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍを印加して浮遊ゲート電極に電子を注入する動作であり、通常の上位ページ書き込み時と同様の動作である。ベリファイ動作は、選択ワード線ＷＬｎにベリファイ電圧（図９Ａでは例として電圧ＶＡＶ）を、非選択ワード線に電圧Ｖｒｅａｄを印加する。ここで、補正書き込み時のベリファイ動作は、ベリファイ電圧ＶＡＶを通常のデータ書き込み時よりも増加させることにより実現できる。しかし、本実施の形態では、ベリファイ電圧ＶＡＶ自体は変化させず、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧がＶｒｅａｄＫ（ＶｒｅａｄＫ＞Ｖｒｅａｄ）である点が、通常の書き込み時のベリファイ動作と異なる。
【００３８】
図９Ｂは、ベリファイ動作時の電圧を説明するタイミングチャートである。時刻ｔ０において、セレクト線ＳＧ１に電圧Ｖｓｇを印加して選択トランジスタＳ１を導通させる。同時に選択ワード線ＷＬにベリファイ電圧ＶＡＶを印加する。時刻ｔ１において、非選択ワード線ＷＬに電圧Ｖｒｅａｄ又はＶｒｅａｄＫを印加する。そして、時刻ｔ２においてビット線ＢＬに電圧Ｖｂｌを印加する。時刻ｔ３において、セレクト線ＳＧ２に電圧Ｖｓｇを印加して選択トランジスタＳ２を導通させる。このとき選択ワード線ＷＬに接続されたメモリセルＭＣのしきい値電圧によりチャネルに電流が流れてビット線ＢＬが放電されるか否かが決定される。ここで、選択ワード線ＷＬにはベリファイ電圧ＶＡＶが印加されているが、隣接するワード線ＷＬに印加された電圧ＶｒｅａｄＫの影響により、選択メモリセルＭＣのしきい値電圧は若干低下する。そのため、補正書き込み動作時には、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋αが印加されたベリファイ動作が実行されている場合と同様の状況になる。
【００３９】
［効果］
このような補正書き込み動作の効果を図７（ｃ）及び図１０を参照して説明する。図７（ｃ）は、上述のように比較例の書き込み動作後のしきい値電圧分布を示す図である。図１０は、実施の形態に係る補正書き込み動作後のしきい値電圧分布を示す図である。上述したように、上位ページ書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘとなる（図７（ｃ）参照）。これに対し、本実施の形態では、隣接メモリセルＭＣにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルＭＣに対し補正書き込み動作を実行している。すなわち、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘの下裾の方に存在するメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、ベリファイ電圧を電圧αだけ上げた状態と等価になるように、隣接メモリセルＭＣに接続された非選択ワード線ＷＬの印加電圧を調整している。その結果、図１０に示すように補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布幅がαだけ狭くなっている。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃにより、誤読み出しの可能性を低減することができる。
また、上述の書き込み動作において、しきい値電圧分布Ａ、Ｂ、Ｃの幅を狭くすることができる。その結果、読み出し時において、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１のしきい値電圧を読み出して補正する必要がない。その結果、高速に読み出し動作を行うことができる。特に、データの書き換えが少なく読み出し回数が多いデバイスに対して有効である。
また、ステップＳ２３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（最も低いしきい値電圧分布Ｅ）であるか否かを判定している。すなわち、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣを１回の読み出し動作で判別することが出来る。その結果、高速に補正書き込み動作を行うことができる。
【００４０】
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１１Ａ及び図１１Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００４１】
第１の実施の形態において、補正書き込み動作は、隣接するワード線ＷＬｎ＋１に接続されたメモリセルＭＣへのデータ書き込みが終了するとともに実行されていた。これに対し、本実施の形態の補正書き込み動作は、全てのワード線ＷＬに接続されたメモリセルＭＣへのデータ書き込みが終了し、メモリセルアレイ１へのアクセスが行われない期間中にバックグラウンドで行われる点において第１の実施の形態と異なる。以下、図１１Ａを参照して説明する。
【００４２】
図１１Ａは、全てのワード線ＷＬに接続されたメモリセルＭＣに対する書き込み動作が終了した後に追加される動作を詳細に説明するフローチャートである。メモリセルアレイ１内のメモリセルＭＣにデータ書き込みが行われた後、補正書き込み動作が開始される（ステップＳ３１）。次に、制御回路７がバックグラウンドコマンドを受信しているか又はデータアクセスコマンドを受信していないかが判定される（ステップＳ３２）。これらのコマンドに基づき、メモリセルアレイ１に対してアクセスが行われておらず、他の動作が実行されていないと判断された場合（ステップＳ３２のＹ）、メモリセルＭＣに既に補正書き込みが実行されているかが判定される（ステップＳ３３）。この判定は、例えば制御回路７内に設けられ、メモリセルＭＣに補正書き込みを実行したか否かを記憶する回路のデータに基づき行うことができる。メモリセルＭＣに補正書き込みが実行されていない場合、補正書き込み動作が実行される。
【００４３】
そして、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ３４）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ３５）。ステップＳ３５の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ３６）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、補正書き込み動作は実行しない（ステップＳ３７）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ３８）。
【００４４】
図１１Ｂは、選択ワード線ＷＬｎに接続されるメモリセルＭＣに補正書き込みを行う際の電圧印加状態を示している。本実施の形態の補正書き込み動作時の印加電圧は、第１の実施の形態と同様である。ここでも、補正書き込み時のベリファイ動作では、ベリファイ電圧ＶＡＶ自体は変化させず、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に電圧ＶｒｅａｄＫ（ＶｒｅａｄＫ＞Ｖｒｅａｄ）を印加している。
【００４５】
［効果］
本実施の形態でも、隣接メモリセルＭＣにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、ベリファイ電圧を電圧αだけ上げた状態と等価になるように、隣接メモリセルＭＣに接続された非選択ワード線ＷＬの印加電圧を調整している。その結果、図１０に示すように補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布幅がαだけ狭くなっている。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃにより、誤読み出しの可能性を低減することができる。
【００４６】
ここで、第１の実施の形態の補正書き込み動作では、データ書き込みと補正書き込みを連続して実行しているため、書き込み時間が増加するおそれがある。これに対し、本実施の形態の補正書き込み動作は、メモリセルアレイ１へのアクセスが行われない期間中に行われる。そのため、補正書き込みは、ユーザの認識しないバックグラウンドジョブとして行うことが可能であり、データ書き込み時に必要な時間が増加することがない。なお、メモリセルアレイ１に対して動作が実行されている場合でも、動作速度に影響を及ぼすことがなければ、補正書き込み動作を実行するように設定してもよい。
【００４７】
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１２Ａ及び図１２Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００４８】
第１の実施の形態において、補正書き込み動作は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”（しきい値電圧分布Ｅ）である場合に実行されていた。これに対し、本実施の形態の補正書き込み動作は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）のときに行われる点において第１の実施の形態と異なる。以下、図１２Ａを参照して説明する。
【００４９】
図１２Ａは、ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに対する書き込み動作が終了した後に追加される動作を詳細に説明するフローチャートである。メモリセルアレイ１内のメモリセルＭＣにデータ書き込みが行われた後、補正書き込み動作が開始される（ステップＳ４１）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ４２）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ４３）。さらに、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”（しきい値電圧分布Ｂ）であるか、又はそれ以外のデータ（“０１”、“００”（しきい値電圧分布Ａ、Ｃ））であるかが判定される（ステップＳ４４）。
【００５０】
ステップＳ４３、Ｓ４４の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ４５、Ｓ４６）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”又は“１０”でないと判定された場合、補正書き込み動作は実行しない（ステップＳ４７）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ４８）。
【００５１】
図１２Ｂは、選択ワード線ＷＬｎに接続されるメモリセルＭＣに補正書き込みを行う際の電圧印加状態を示している。本実施の形態の補正書き込み動作に伴うベリファイ動作では、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’又はＶｒｅａｄＫ（ＶｒｅａｄＫ’＞ＶｒｅａｄＫ＞Ｖｒｅａｄ）としている点において、第１の実施の形態のベリファイ動作と異なる。ここで、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’とする。また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫとする。
【００５２】
［効果］
上述したように、上位ページ書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘとなる（図７（ｃ）参照）。ここで、隣接メモリセルＭＣの干渉による影響は、隣接メモリセルＭＣにデータが書き込まれる際に印加される電圧の大きさにより、その影響の大きさが変動する。ここで、隣接メモリセルＭＣの上位ページ書き込み時にデータ“０１”“００”が書き込まれる際には、しきい値電圧分布Ｅ又はＢ’からしきい値電圧を移動させるために大きな書き込み電圧が必要とされる（図５参照）。また、隣接メモリセルＭＣの上位ページ書き込み時にデータ“１０”が書き込まれる際には、しきい値電圧分布Ｂ’からしきい値電圧を移動させるためにやや大きな書き込み電圧が必要とされる（図５参照）。そして、隣接メモリセルＭＣの上位ページ書き込み時にデータ“１１”を保持する際には、しきい値電圧分布Ｅからしきい値電圧を移動させる必要がないため、書き込み電圧は必要ない（図５参照）。つまり、隣接メモリセルＭＣにデータ“１０”（しきい値電圧分布Ｂ）が書き込まれる場合の干渉による影響は、データ“０１”“００”（しきい値電圧分布Ａ、Ｃ）が書き込まれる場合よりも小さい。
【００５３】
ここで、本実施の形態では、隣接メモリセルＭＣにデータ“１１”及び“１０”（しきい値電圧分布Ｅ及びＢ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったか、または受けた影響が小さいメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’又はＶｒｅａｄＫとしている。ここで、隣接するワード線ＷＬに印加された電圧ＶｒｅａｄＫ’又はＶｒｅａｄＫの影響により、選択メモリセルＭＣのしきい値電圧が低下する。隣接メモリセルＭＣにデータ“１１”が書き込まれた場合、選択メモリセルＭＣのしきい値電圧が大きく低下し、データ“１０”が書き込まれた場合、選択メモリセルＭＣのしきい値電圧が小さく低下する。これにより、隣接メモリセルＭＣにデータ“１１”が書き込まれた場合、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋α’が印加され、隣接メモリセルＭＣにデータ“１０”が書き込まれた場合、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋α（α’＞α）が印加されたベリファイ動作が実行される状態と等価になる。本実施の形態では、このようなベリファイ電圧に基づいて補正書き込み動作を実行する。
【００５４】
このような補正書き込み動作によれば、隣接メモリセルＭＣの干渉による影響の大きさ、すなわちしきい値電圧の遷移量に基づいて補正書き込み動作時のベリファイ電圧を調整することが可能となる。本実施の形態の補正書き込み動作によれば、第１の実施の形態の効果に加えて、図１０に示すように補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃの分布幅をさらに狭くすることができ、誤読み出しの可能性をさらに低減することができる。
【００５５】
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１３、図１４及び図１５を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００５６】
［第４の実施の形態の書き込み方式］
本実施の形態では、上位ページデータ／下位ページデータの粗い書き込みであるフォギー書き込み処理と、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み処理との２段階の書き込み処理を実行する書き込み方式を採用している点で、上述の実施の形態と異なっている。
【００５７】
フォギー書き込み処理、及びファイン書き込み処理を伴う４値記憶方式における書き込み動作を、図１３及び図１４を参照して説明する。はじめに、図１３に示すように、全てのメモリセルＭＣが消去された状態（しきい値電圧分布Ｅ）から、あるメモリセルＭＣに対しフォギー書き込み処理を実行する。フォギー書き込み処理は、最終的に得ようとする各しきい値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値よりも小さいベリファイ電圧ＶＡＶｆ、ＶＢＶｆ、ＶＣＶｆを参照して、しきい値電圧分布Ａｆ、Ｂｆ、Ｃｆを得る書き込み処理である。フォギー書き込み後のしきい値電圧分布は、互いに重なり合うしきい値電圧分布Ａｆ、Ｂｆ、Ｃｆとなる。
【００５８】
この後、図１４に示すように、メモリセルＭＣに対しファイン書き込み処理を行う。ファイン書き込み処理は、最終的に得ようとする複数のしきい値電圧分布Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶを参照して、しきい値電圧分布Ａｆ、Ｂｆ、Ｃｆを正方向に移動させ、しきい値電圧分布Ｅ、Ａ、Ｂ、Ｃを得る。
【００５９】
このファイン書き込み処理後も、隣接セルの干渉により、上述の実施の形態と同様にしきい値電圧分布Ｅ、Ａ、Ｂ、Ｃは変動する。これに対し、本実施の形態では、ファイン書き込み後に、しきい値電圧分布の幅を調整する補正書き込み動作を実行する。また、本実施の形態では、補正書き込み動作を実行するとともに、データが正確に書き込まれたかを検証する書き込みベリファイ動作の電圧を調整する。なお、補正書き込み動作に伴う書き込みベリファイ動作時の電圧は、補正書き込み動作を行う選択メモリセルＭＣに隣接するメモリセルＭＣに書き込まれたデータに基づき設定される。ここで、本実施の形態における補正書き込み動作は、図８〜図９Ｂを用いて説明した第１の実施の形態と同様の動作を採用することができる。
【００６０】
この書き込み動作、補正書き込み動作、及び書き込みベリファイ動作について、図１５を参照して説明する。図１５は、ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに対する書き込み動作が終了した後に追加される動作を詳細に説明するフローチャートである。ワード線ＷＬｎに接続されたメモリセルＭＣに対してデータ書き込み動作が実行され、その後ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対してデータ書き込み動作が実行される。このワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対するデータ書き込み動作が終了すると、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作が開始される（ステップＳ５１）。
【００６１】
補正書き込み動作では、まず、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ５２）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ５３）。ステップＳ５３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ５４）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、補正書き込み動作は実行しない（ステップＳ５５）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ５６）。
【００６２】
［効果］
本実施の形態でも、隣接メモリセルＭＣにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、ベリファイ電圧を電圧αだけ上げた状態と等価になるように、隣接メモリセルＭＣに接続された非選択ワード線ＷＬの印加電圧を調整している。その結果、図１０に示すように補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布幅がαだけ狭くなっている。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃにより、誤読み出しの可能性を低減することができる。また、高速に読み出し動作を行うことができる。なお、本実施の形態における補正書き込み動作として、図１１Ａ及び図１１Ｂを用いて説明した第２の実施の形態と同様の動作を採用することもできる。
【００６３】
［第５の実施の形態］
次に、第５の実施の形態の不揮発性半導体記憶装置を、図１６及び図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００６４】
［第５の実施の形態の書き込み方式］
本実施の形態では、上位ページデータ／下位ページデータの書き込みの際に段階的な書き込み処理を実行せず、１度の書き込み処理により上位ページデータ／下位ページデータの正確な書き込みを行う書き込み方式を採用している点で、上述の実施の形態と異なっている。
【００６５】
１度の書き込み処理による４値記憶方式における書き込み動作を、図１６を参照して説明する。図１６に示すように、全てのメモリセルＭＣが消去された状態（しきい値電圧分布Ｅ）から、最終的に得ようとする複数のしきい値電圧分布Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶを参照して、しきい値電圧分布を正方向に移動させ、しきい値電圧分布Ｅ、Ａ、Ｂ、Ｃを得る。
【００６６】
本実施の形態における書き込み処理後も、隣接セルの干渉により、上述の実施の形態と同様にしきい値電圧分布Ｅ、Ａ、Ｂ、Ｃは変動する。これに対し、本実施の形態では、書き込み処理後に、しきい値電圧分布の幅を調整する補正書き込み動作を実行する。また、本実施の形態では、補正書き込み動作を実行するとともに、データが正確に書き込まれたかを検証する書き込みベリファイ動作の電圧を調整する。なお、補正書き込み動作に伴う書き込みベリファイ動作時の電圧は、補正書き込み動作を行う選択メモリセルＭＣに隣接するメモリセルＭＣに書き込まれたデータに基づき設定される。ここで、本実施の形態における補正書き込み動作は、図８〜図９Ｂを用いて説明した第１の実施の形態と同様の動作を採用することができる。
【００６７】
この書き込み動作、補正書き込み動作、及び書き込みベリファイ動作について、図１７を参照して説明する。図１７は、ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに対する書き込み動作が終了した後に追加される動作を詳細に説明するフローチャートである。ワード線ＷＬｎに接続されたメモリセルＭＣに対してデータ書き込み動作が実行され、その後ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対してデータ書き込み動作が実行される。このワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対するデータ書き込み動作が終了すると、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作が開始される（ステップＳ６１）。
【００６８】
補正書き込み動作では、まず、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ６２）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ６３）。ステップＳ６３の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ６４）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”でないと判定された場合、補正書き込み動作は実行しない（ステップＳ６５）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ６６）。
【００６９】
［効果］
本実施の形態でも、隣接メモリセルＭＣにデータ“１１”（しきい値電圧分布Ｅ）が書き込まれ、隣接セル干渉による影響を殆ど受けなかったメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、ベリファイ電圧を電圧αだけ上げた状態と等価になるように、隣接メモリセルＭＣに接続された非選択ワード線ＷＬの印加電圧を調整している。その結果、図１０に示すように補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃは、しきい値電圧分布Ａｘ、Ｂｘ、Ｃｘよりも分布幅がαだけ狭くなっている。このように分布幅が狭まったしきい値電圧分布Ａ、Ｂ、Ｃにより、誤読み出しの可能性を低減することができる。また、高速に読み出し動作を行うことができる。なお、本実施の形態における補正書き込み動作として、図１１Ａ及び図１１Ｂを用いて説明した第２の実施の形態と同様の動作を採用することもできる。
【００７０】
［第６の実施の形態］
次に、第６の実施の形態の不揮発性半導体記憶装置を、図１８Ａ及び図１８Ｂを参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態では、第５の実施の形態において説明した１度の書き込み処理により上位ページデータ／下位ページデータの正確な書き込みを行う書き込み方式を採用している。
【００７１】
第５の実施の形態において、補正書き込み動作は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”（しきい値電圧分布Ｅ）である場合に実行されていた。これに対し、本実施の形態の補正書き込み動作は、隣接するワード線ＷＬに接続されたメモリセルＭＣへの書き込みデータが“１１”、“０１”及び“１０”（しきい値電圧分布Ｅ、Ａ及びＢ）のときに行われる点において第５の実施の形態と異なる。以下、図１８Ａを参照して説明する。
【００７２】
図１８Ａは、ワード線ＷＬｎ、ＷＬｎ＋１に接続されたメモリセルＭＣに対する書き込み動作が終了した後に追加される動作を詳細に説明するフローチャートである。まず、ワード線ＷＬｎに接続されたメモリセルＭＣに対してデータ書き込み動作が実行され、その後ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対してデータ書き込み動作が実行される。このワード線ＷＬｎ＋１に接続されたメモリセルＭＣに対するデータ書き込み動作が終了すると、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作が開始される（ステップＳ７０）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが読み出される（ステップＳ７１）。次に、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”（しきい値電圧分布Ｅ）であるか、又はそれ以外のデータ（“０１”、“１０”、“００”（しきい値電圧分布Ａ、Ｂ、Ｃ））であるかが判定される（ステップＳ７２）。さらに、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“０１”（しきい値電圧分布Ａ）であるか、又はそれ以外のデータ（“１０”、“００”（しきい値電圧分布Ｂ、Ｃ））であるかが判定される（ステップＳ７３）。そして、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”（しきい値電圧分布Ｂ）であるか、又はそれ以外のデータ（“００”（しきい値電圧分布Ｃ））であるかが判定される（ステップＳ７４）。
【００７３】
ステップＳ７２、Ｓ７３、Ｓ７４の判定動作において、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”、“０１”又は“１０”であると判定された場合、ワード線ＷＬｎに接続されたメモリセルＭＣに対して補正書き込み動作を実行する（ステップＳ７５、Ｓ７６、Ｓ７７）。一方、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“００”であると判定された場合、補正書き込み動作は実行しない（ステップＳ７８）。この後、ワード線ＷＬｎに接続されたメモリセルＭＣに対する補正書き込み動作が終了する（ステップＳ７９）。
【００７４】
図１８Ｂは、選択ワード線ＷＬｎに接続されるメモリセルＭＣに補正書き込みを行う際の電圧印加状態を示している。本実施の形態の補正書き込み動作に伴うベリファイ動作では、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’’、ＶｒｅａｄＫ’又はＶｒｅａｄＫ（ＶｒｅａｄＫ’’＞ＶｒｅａｄＫ’＞ＶｒｅａｄＫ＞Ｖｒｅａｄ）としている。ここで、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１１”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’’とする。また、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“０１”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’とする。そして、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに書き込まれたデータが“１０”である場合、非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫとする。
【００７５】
［効果］
１度の書き込み処理により上位ページデータ／下位ページデータの正確な書き込みを行う方式でも、書き込み後のメモリセルＭＣのしきい値電圧分布Ａ、Ｂ、Ｃは、隣接メモリセルＭＣへのデータ書き込みによりしきい値電圧分布の上裾が拡大して、大きな分布幅を持つしきい値電圧分布となる（図７（ｃ）参照）。ここで、隣接メモリセルＭＣの干渉による影響は、隣接メモリセルＭＣにデータが書き込まれる際に印加される電圧の大きさにより、その影響の大きさが変動する。隣接メモリセルＭＣの書き込み時にデータ“００”が書き込まれる際には、しきい値電圧分布Ｅからしきい値電圧を移動させるために大きな書き込み電圧が必要とされる（図１６参照）。また、隣接メモリセルＭＣの書き込み時にデータ“１０”が書き込まれる際には、データ“００”が書き込まれる際よりも小さい書き込み電圧が必要とされる。そして、隣接メモリセルＭＣの書き込み時にデータ“０１”が書き込まれる際には、データ“１０”が書き込まれる際よりもさらに小さい書き込み電圧が必要とされる。隣接メモリセルＭＣをデータ“１１”に保持する際には、しきい値電圧分布Ｅからしきい値電圧を移動させる必要がないため、書き込み電圧は必要ない。つまり、隣接メモリセルＭＣにデータが書き込まれる場合の干渉による影響の大きさは、データ“０１”＜“１０”＜“００”のようになる。つまり、しきい値電圧分布Ａ、Ｂ、Ｃの順にデータ書き込みによる選択メモリセルＭＣへの干渉の影響が大きくなる。
【００７６】
ここで、本実施の形態では、隣接メモリセルＭＣにデータ“１１”、“０１”及び“１０”（しきい値電圧分布Ｅ、Ａ及びＢ）が書き込まれたメモリセルＭＣに対し補正書き込み動作を実行している。さらに、この補正書き込み時に、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１に印加する電圧をＶｒｅａｄＫ’’、ＶｒｅａｄＫ’又はＶｒｅａｄＫとしている。ここで、隣接するワード線ＷＬに印加された電圧ＶｒｅａｄＫ’’、ＶｒｅａｄＫ’又はＶｒｅａｄＫの影響により、選択メモリセルＭＣのしきい値電圧が低下する。隣接メモリセルＭＣにデータ“１１”が書き込まれた場合、選択メモリセルＭＣのしきい値電圧が最も大きく低下する。データ“０１”が書き込まれた場合、選択メモリセルＭＣのしきい値電圧の低下量はデータ“１１”の場合よりも小さくなり、データ“１０”が書き込まれた場合、選択メモリセルＭＣのしきい値電圧の低下量はデータ“０１”の場合よりもさらに小さくなる。これにより、隣接メモリセルＭＣにデータ“１１”が書き込まれた場合、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋α’’が印加され、隣接メモリセルＭＣにデータ“０１”が書き込まれた場合、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋α’が印加されたベリファイ動作が実行される状態と等価になる。そして、隣接メモリセルＭＣにデータ“１０”が書き込まれた場合、選択ワード線ＷＬにベリファイ電圧ＶＡＶ＋αが印加されたベリファイ動作が実行される状態と等価になる（α’’＞α’＞α）。本実施の形態では、このようなベリファイ電圧に基づいて補正書き込み動作を実行する。
【００７７】
このような補正書き込み動作によれば、隣接メモリセルＭＣの干渉による影響の大きさ、すなわちしきい値電圧の遷移量に基づいて補正書き込み動作時のベリファイ電圧を調整することが可能となる。本実施の形態の補正書き込み動作によっても、補正書き込み後のしきい値電圧分布Ａ、Ｂ、Ｃの分布幅を狭くすることができ、誤読み出しの可能性を低減することができる。また、高速に読み出し動作を行うことができる。
【００７８】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
【符号の説明】
【００７９】
１・・・メモリセルアレイ、  ２・・・ビット線制御回路、  ３・・・カラムデコーダ、  ４・・・データ入出力バッファ、  ５・・・データ入出力端子、  ６・・・ワード線制御回路、  ７・・・制御回路、  ８・・・制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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