(57)【要約】【課題】  ＧａＮを用いる半導体装置の低消費電力および高速応答特性のメリットを生かすことのできるデバイス実装構造を実現する。【解決手段】  ソースリード１５とダイパッド１４が一体成形されたリードフレームを用いて、当該ダイパッド上にＧａＮデバイス１０を搭載する。そして、ＧａＮデバイスのソース端子１１を、ダイパッド１４とワイヤボンディングして実装される。これにより、チップ裏面からのリーク電流を減らし、オン抵抗を低減するとともに、ゲート−ソース間のループ電流を減らし、ソース配線側の寄生インダクタンスを低減することで、ゲート−ソース間の寄生容量を介したゲート電圧の発振を抑制する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ソース端子、ドレイン端子、ゲート端子の少なくとも三端子が基板表面側に設けられた、ＧａＮを用いるパワーデバイスが、
ソースリード部とダイパッド部とが一体成形されたリードフレームの前記ダイパッド部に搭載され、
前記パワーデバイスの前記ソース端子が前記ダイパッド部とワイヤ接続され、
前記パワーデバイスの前記ドレイン端子がドレインリードと、前記パワーデバイスの前記ゲート端子がゲートリードとワイヤ接続されてなるデバイス実装構造を有する半導体装置。
【請求項２】
前記ドレインリードが、前記ゲートリードと前記リードフレームの前記ソースリード部との間に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パワーデバイスを構成するトランジスタが、
前記ソース端子と接続するソース電極、前記ドレイン端子と接続するドレイン電極、及び、前記ゲート端子と接続するゲート電極を備え、
前記ゲート電極が前記ドレイン電極よりも前記ソース電極側に片寄って配置される非対称構造を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドレインリード内の樹脂封止されるインナーリード部分の面積が、前記ゲートリード内の樹脂封止されるインナーリード部分の面積よりも大きいことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記リードフレームの前記ソースリードには、前記ドレインリードよりも低電圧が供給されることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＧａＮを用いるパワーデバイスチップをフレームに搭載する場合のデバイスの実装構造に関する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）に代表される、バンドギャップが２ｅＶを超えるワイドギャップ半導体を用いたデバイスは、従来のＳｉを用いるデバイスと比較して、低消費電力であり、高速スイッチングが可能という利点を備えている。これは、デバイスの絶縁破壊電界が大きいという理由による。
【０００３】
一般に、デバイスの耐圧はドリフト層の長さ（ＷＤ）と絶縁破壊電界（Ｅｃ）の積により表される。従って、耐圧を同じとした場合、絶縁破壊電界が大きい方がドリフト層の長さを短くできる。ここで、ワイドギャップ半導体において、絶縁破壊電界はＳｉよりも１０倍程度高いため、ドリフト層の長さをおよそ１／１０にすることができる。また、不純物濃度は絶縁破壊電界の２乗に比例するため、Ｓｉと比べて１００倍に高くすることができる。以上より、耐圧を同じとした場合、ワイドギャップ半導体を用いたデバイスのオン抵抗（Ｒｏｎ）は、Ｓｉを用いるデバイスと比較して約１／１０００に低抵抗化が可能となる。
【０００４】
一方、デバイスの高速応答性を表す指標として、遮断周波数（ｆＴ）という指標がある。当該遮断周波数はデバイスの電流利得が１となる周波数であり、ドリフト層の長さＷＤに反比例する。従って、ワイドギャップ半導体を用いるデバイスでは、ドリフト層の長さをＳｉと比べて１／１０に設定できることにより、Ｓｉよりも一桁高い周波数で使用することが可能となる。
【０００５】
このように、ワイドギャップ半導体を用いることで、Ｓｉと比較してオン抵抗が低く、結果低消費電力で、且つ、高速性に優れたデバイスが可能である。
【０００６】
上記のワイドギャップ半導体を用いるデバイスの実装方法として、下記特許文献１および２に示すように、ドレインリードとダイパッドを接続したリードフレームのダイパッド上にデバイスを固定し、デバイスとドレインリード、ソースリード、及び、ゲートリードとの接続をワイヤボンディングにより行う方法が、従来より用いられてきた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−６６５５３号公報
【特許文献２】特開２０１０−１６１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のＳｉパワーデバイスでは、ゲート注入電荷量Ｑｇが大きいため、寄生発振が起こるような大きなインダクタンスは回路側で対応が可能であり、デバイス実装において、回路の寄生インダクタンスについて特別の注意を払う必要がなかった。
【０００９】
ところが、ＧａＮを用いたデバイスでは、ゲート注入電荷量Ｑｇが非常に小さいため、単なる配線の寄生インダクタンスであってもゲート電圧が発振することがわかった。
【００１０】
これに対し、ゲート抵抗として大きなものをゲート端子に接続することで発振は抑制できるが、ＧａＮの低消費電力、高速応答性の長所を生かすことができない結果となる。
【００１１】
本発明は、上記の状況に鑑み、ＧａＮを用いたデバイスにおいて、大きなゲート抵抗を付加することなく寄生発振を抑制できるように、デバイス実装構造の面から寄生インダクタンスの低減を実現するものであり、これにより、ＧａＮの特徴である低消費電力、高速応答特性を生かしたパワーデバイスを実現することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る半導体装置は、
ソース端子、ドレイン端子、ゲート端子の少なくとも三端子が基板表面側に設けられた、ＧａＮを用いるパワーデバイスが、ソースリード部とダイパッド部とが一体成形されたリードフレームの前記ダイパッド部に搭載され、
前記パワーデバイスの前記ソース端子が前記ダイパッド部とワイヤ接続され、
前記パワーデバイスの前記ドレイン端子がドレインリードと、前記パワーデバイスの前記ゲート端子がゲートリードとワイヤ接続されてなるデバイス実装構造を有することを特徴とする。
【００１３】
上記特徴の半導体装置は、更に、前記ドレインリードが、前記ゲートリードと前記リードフレームの前記ソースリード部との間に配置されることが好ましい。
【００１４】
上記特徴の半導体装置は、更に、前記パワーデバイスを構成するトランジスタが、
前記ソース端子と接続するソース電極、前記ドレイン端子と接続するドレイン電極、及び、前記ゲート端子と接続するゲート電極を備え、前記ゲート電極が前記ドレイン電極よりも前記ソース電極側に片寄って配置される非対称構造を有することが好ましい。
【００１５】
上記特徴の半導体装置は、更に、前記ドレインリード内の樹脂封止されるインナーリード部分の面積が、前記ゲートリード内の樹脂封止されるインナーリード部分の面積よりも大きいことが好ましい。
【００１６】
上記特徴の半導体装置は、更に、前記リードフレームの前記ソースリードには、前記ドレインリードよりも低電圧が供給されることが好ましい。
【発明の効果】
【００１７】
本発明者等は、鋭意研究により、ソース側配線の寄生インダクタンスを小さくすることで、発振が抑制され、ゲート電圧のオンオフに対して安定なスイッチングが可能になることを見出した。
【００１８】
図５にシミュレーションに用いた回路の構成を示す。Ｌｄ、Ｌｓ１、Ｌｓ２、Ｌｇｓは夫々配線の寄生インダクタンスであり、Ｃｇｄ，Ｃｇｓ，Ｃｄｓは夫々ＧａＮ−ＦＥＴの寄生容量である。図５において、ＦＥＴがオンからオフに、オフからオンに切り替わると、ＬｄからＣｏｓｓ、Ｌｓ１、及びＬｓ２を介したＬＣ直列回路が共振する。結果、Ｌｓ１の両端電圧が振動する。当該Ｌｓ１の両端電圧の振動は、ゲートドライバにとって電圧ノイズ源となる。
【００１９】
更に、Ｌｓ１の両端電圧が振動することにより、ＣｇｓとＬｓ１を介したＬＣ直列回路が共振し、ゲート電圧Ｖｇが振動する。この結果、ＦＥＴの意図しないオンオフが繰り返され、これが更にＬｄからＣｏｓｓ、Ｌｓ１、及びＬｓ２を介したＬＣ直列回路の共振を引き起こす。
【００２０】
このように、ＬｄからＣｏｓｓ、Ｌｓ１、及びＬｓ２を介したＬＣ直列回路の共振と、ＣｇｓとＬｓ１を介したＬＣ直列回路の共振が相互に誘起される結果、ゲート電圧Ｖｇの振動が増幅され、スイッチングノイズが増加し、最悪の場合ＦＥＴが発振して回路が破壊される虞がある。
【００２１】
上記のＬＣ回路による共振を防ぐには、ＬｄとＬｓ１（及び、Ｌｓ２）をできる限り小さくすればよいことが推察される。
【００２２】
図６は、ソース側配線の寄生インダクタンスＬｓ１、及び、ドレイン側配線の寄生インダクタンスＬｄを変えた場合の、スイッチング時のゲート電圧の立ち上がり、立ち下がりの電圧変化をシミュレーションした結果である。図６より、ドレイン側配線の寄生インダクタンスＬｄを小さくする（図６（ｂ））よりも、むしろソース側配線の寄生インダクタンスＬｓ１を小さくした（図６（ａ））方が、ゲート電圧の振動防止に著しい効果があることが分かる。
【００２３】
図７は、図６においてＦＥＴに生じる電力損失（＝Ｉｆｅｔ＊Ｖｄ）を示す図であり、図７より、ドレイン側配線の寄生インダクタンスＬｄを小さくする（図７（ｂ））よりも、ソース側配線の寄生インダクタンスＬｓ１を小さくした（図７（ａ））方が、損失も少ないことが分かる。
【００２４】
上記の知見に基づき、本発明では、デバイスの実装方法を変更し、従来のＳｉＭＯＳＦＥＴにおいてはドレインリードと接続していたダイパッドを、ソースリードと接続することとし、当該ダイパッドとデバイスのソース端子との接続をワイヤボンディングにより行うこととした。これにより、従来のダイパッドとドレインリードを一体成形した構造と比較して、ＧａＮチップのソース端子とチップ裏面の電位差を小さくできるため、チップ裏面からのリーク電流を減らし、オン抵抗を小さくすることができる。また、ゲート−ソース間のループ電流が小さくなることでソース配線の寄生インダクタンスが抑制され、Ｃｇｓを介したＬＣ直列回路の発振を抑えることができる。
【００２５】
従って、本発明に依れば、ＧａＮを用いたデバイスにおいて、大きなゲート抵抗を付加することなく寄生発振を抑制でき、ＧａＮの特徴である低消費電力、高速応答特性を生かしたパワーデバイスを実現することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体装置のチップ実装例
【図２】従来技術に係る半導体装置のチップ実装例
【図３】ＧａＮを用いるパワーデバイスのデバイス構造を示す断面図。
【図４】本発明に係る半導体装置の他のチップ実装例
【図５】本発明の課題を説明するための回路図
【図６】本発明の効果を説明するためのグラフであり、スイッチング時のゲート電圧の立ち上がり及び立ち下がりの、ゲート電圧の変化を示すグラフ
【図７】本発明の効果を説明するためのグラフであり、スイッチング時においてＦＥＴに生じる電力損失の時間変化を示すグラフ
【発明を実施するための形態】
【００２７】
〈第１実施形態〉
本発明のチップ実装構造を有する半導体装置１０の構成例を図１に示す。図１は、半導体装置１０の実装後の形態の模式図である。尚、比較のため、従来の方法で半導体装置１０をチップ実装した場合の実装後の形態の模式図を、図２に示す。尚、以降の実施形態の説明に用いる図面では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。
【００２８】
半導体装置１０は、ＧａＮを用いて構成されるパワーデバイスであり、基板表面側に、ソース端子１１、ドレイン端子１２、ゲート端子１３が形成されている。そして、ダイパッド１４上に半導体装置１０が搭載され、固定されている。
【００２９】
ＧａＮを用いる当該パワーデバイスのデバイス構造の模式的な断面図を図３に示す。図３に示すデバイスは、ＨＥＭＴ(High Electron Mobility Transistor)構造のＦＥＴであり、Ｓｉ基板２０上に、ＡｌとＧａの組成比が異なるＡｌＧａＮの多層膜からなるバッファ層２１を介してＧａＮ層２２が積層され、ＧａＮ層２２の上にＡｌＧａＮの層２３が積層されている。ＧａＮ層２２上の所定の領域には、ＡｌＧａＮ層２３を貫通するようにソース電極２４とドレイン電極２５が形成され、ゲート電極２６が、ＡｌＧａＮ層２３上の所定の領域に、ソース電極２４とドレイン電極２５がゲート電極２６を挟んで互いに対向するように形成されている。ドレイン電極２５は、絶縁膜２７上に形成されたドレイン端子１２と、コンタクトホール２８を介して電気的に接続される。同様に、図示しないが、ソース電極２４は、別の断面において、絶縁膜２７上に形成されたソース端子１１と電気的に接続され、ゲート電極２５は、更に別の断面において、絶縁膜２７上に形成されたゲート端子１３と電気的に接続される。
【００３０】
ＡｌＧａＮ層２３とＧａＮ層２２とのヘテロ接合界面近傍において、２次元電子ガス層２９が形成され、ゲート電極２６に電圧（ゲート電圧）を印加することで、当該ゲート電極２６の下方の当該２次元電子ガス層の濃度が変調され、ソース電極２４とドレイン電極２５間に流れる電流が制御される。尚、図３に示すデバイスは、ドレイン電極２５に印加される電圧とゲート電圧との差が高電圧となるため、放電しないようにゲート電極２６とドレイン電極２５との距離を、ゲート電極２６とソース電極２４との距離よりも大きくとり、ゲート電極２６がドレイン電極２５よりもソース電極２４側に片寄って配置された非対称なデバイス構造を有している。
【００３１】
図１及び図２に戻ると、半導体装置１０に隣接して、ソースリード１５、ドレインリード１６、ゲートリード１７がこの順で形成されている。即ち、ドレインリード１６が、ゲートリード１７とソースリード１５の間に挟まれて配置されている。これらのリード端子１５，１６，１７は夫々、半導体装置１のソース端子１１、ドレイン端子１２、ゲート端子１３とワイヤ接続（ワイヤボンディング）される。更に、図１又は図２の点線で示す領域１８内において、ワイヤ接続される部分を覆うように樹脂封止がされ、半導体装置１０がパッケージされる。
【００３２】
本発明では、図１に示すように、ソースリード１５とダイパッド１４は、両者が一体成形されてリードフレームを構成しており、ソース端子１１とソースリード１５の接続が、ソース端子１１とダイパッド１４をワイヤボンディングすることによりなされている。一方、ドレインリード１６及びゲートリード１７は、夫々、ダイパッド１４と分離形成され、ドレインリード１６とドレイン端子１２、ゲートリード１７とゲート端子１３との接続が、ワイヤボンディングによりなされている。
【００３３】
これに対し、従来例では、図２に示すように、ドレインリード１６とダイパッド１４が一体成形されてリードフレームを構成しており、ドレイン端子１２とドレインリード１６の接続が、ドレイン端子１２とダイパッド１４をワイヤボンディングすることによりなされている。一方、ソースリード１５及びゲートリード１７は、夫々、ダイパッド１４と分離形成され、ソースリード１５とソース端子１１、ゲートリード１７とゲート端子１３との接続が、ワイヤボンディングによりなされている。
【００３４】
上述の通り、本発明では、ソースリード１５とダイパッド１４が一体成形され、ソース端子１１とダイパッド１４がワイヤボンディングされて接続されているため、チップ裏面の電位を介して基板の電位がソース電圧に固定され、基板を経由してチップ裏面に流れるリーク電流を減らし、結果、オン抵抗を小さくすることができる。また、ソース配線の寄生インダクタンスが抑制され、ゲート電圧の発振を抑えることができる。
【００３５】
尚、本発明では、ドレインリード１６はドレイン端子１２とワイヤボンディングされるが、このため、ドレインリード１６とダイパッド１４が一体成形され、ドレイン端子１２とダイパッド１４をワイヤボンディングされる従来の構成（図２）と比較すると、ドレイン配線の寄生インダクタンスはかえって増加することとなる。しかしながら、図６より、ソース配線側の寄生インダクタンス（図５のＬｓ１）を低減することが、ドレイン配線側の寄生インダクタンス（図５のＬｄ）を低減することよりも、ゲート電圧の発振を抑制するという点において重要であることが示されている。別の言い方をすると、図６は、ゲート電圧の発振を抑制するという点において、ソース配線側の寄生インダクタンスを低減することで、ドレイン配線の寄生インダクタンスが増加することによるデメリットをはるかに上回るメリットが得られることを示すものである。そして、本発明は、これを積極的に利用するものである。
【００３６】
更に、半導体装置１０の他の実装例を図４に示す。図４では、ドレインリード１６の領域１８との重なり部分、即ちドレインリード１６内の樹脂封止される部分（インナーリード）の面積を、ゲートリード１７の領域１８との重なり部分、即ちゲートリード１７内の樹脂封止される部分の面積よりも大きくしている。上記ドレインリード１６（ゲートリード１７）の樹脂封止される部分は、ワイヤボンディングが可能な部分の面積に相当する。ドレインリード１６のワイヤボンディング可能な部分の面積を大きくすることで、ドレインリード１６とドレイン端子１２との接続を、複数のワイヤを介して行うことが可能になるため、ソース配線側の寄生インダクタンスと併せて、ドレイン配線側の寄生インダクタンスを低減することが可能になる。これにより、ゲート電圧の発振を防止できるとともに、オン抵抗を削減することができる。
【産業上の利用可能性】
【００３７】
本発明は、ＧａＮをスイッチング素子として用いるパワーデバイスの実装に利用可能である。
【符号の説明】
【００３８】
１０：    半導体装置（ＧａＮデバイス）
１１：    ソース端子
１２：    ドレイン端子
１３：    ゲート端子
１４：    ダイパッド
１５：    ソースリード
１６：    ドレインリード
１７：    ゲートリード
１８：    樹脂封止される領域
２０：    基板
２１：    バッファ層
２２：    ＧａＮ層
２３：    ＡｌＧａＮ層
２４：    ソース電極
２５：    ドレイン電極
２６：    ゲート電極
２７：    絶縁膜
２８：    コンタクトホール
２９：    ２次元電子ガス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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