(57)【要約】      （修正有）【課題】様々な波形のコントロール信号を生成し出力できるクロックド・シリアル・インタフェース（ＣＳＩ）を提供する。【解決手段】コントロール信号の波形を決定するパターンデータが書換可能に格納される複数のシフトレジスタと、これらシフトレジスタ内のパターンデータに応じてコントロール信号を生成する生成手段と、を備える。具体的には、ＣＳＩ６０は、３つのシフトレジスタ８１，８２，８３を有し、これらシフトレジスタ内のパターンデータに応じた波形のコントロール信号を生成し出力する。【選択図】図１
2012060199.tif 000002
【特許請求の範囲】
【請求項１】
コントローラから供給される制御データを格納し、その制御データをシリアル変換しながらシリアルクロック信号と共に制御対象デバイスへと出力し、かつその制御対象デバイスに対するコントロール信号を出力するクロックド・シリアル・インタフェースにおいて、
前記コントロール信号の波形を決定するパターンデータが書替可能に格納される複数のシフトレジスタと、
これらシフトレジスタ内のパターンデータに応じて前記コントロール信号を生成する生成手段と、
を備えることを特徴とするクロックド・シリアル・インタフェース。
【請求項２】
前記シリアルクロック信号を生成するクロック生成手段と、
前記コントローラから供給される制御データが格納されるデータレジスタと、
このデータレジスタ内の制御データを前記生成されるシリアルクロック信号に同期してビットごとに読出すころによりシリアル変換しながら同シリアルクロック信号と共に前記制御対象デバイスへと出力し、かつ前記生成手段で生成されるコントロール信号を出力する出力手段と、
をさらに備えることを特徴とする請求項１に記載のクロックド・シリアル・インタフェース。
【請求項３】
前記生成手段は、前記各シフトレジスタ内のパターンデータを前記クロック生成手段で生成されるシリアルクロック信号に同期してビットごとに読出すことにより前記コントロール信号を生成する、
前記出力手段は、前記生成手段で生成されるコントロール信号をその生成に伴い前記制御対象デバイスへと逐次に出力するとともに、その出力に伴い、前記データレジスタ内の制御データを前記クロック生成手段で生成されるシリアルクロック信号に同期してビットごとに読出すことによりシリアル変換しながら同シリアルクロック信号と共に前記制御対象デバイスへと出力する、
ことを特徴とする請求項２に記載のクロックド・シリアル・インタフェース。
【請求項４】
前記複数のシフトレジスタは、数ビットのパターンデータが書替可能に格納された第１シフトレジスタ、前記制御データと同じビット数のパターンデータが書替可能に格納された第２シフトレジスタ、数ビットのパターンデータが書替可能に格納された第３シフトレジスタである、
ことを特徴とする請求項２に記載のクロックド・シリアル・インタフェース。
【請求項５】
前記生成手段は、前記第１、第２、第３シフトレジスタ内のパターンデータを前記クロック生成手段で生成されるシリアルクロック信号に同期してビットごとに且つシリアルに読出すことにより１つのコントロール信号を生成する、
前記出力手段は、前記生成手段で生成されるコントロール信号をその生成に伴い前記制御対象デバイスへと逐次に出力するとともに、前記第２シフトレジスタのパターンデータが読出される期間に合せて、前記データレジスタ内の制御データを前記クロック生成手段で生成されるシリアルクロック信号に同期してビットごとに読出すことによりシリアル変換しながら同シリアルクロック信号と共に前記制御対象デバイスへと出力する、
ことを特徴とする請求項４に記載のクロックド・シリアル・インタフェース。
【請求項６】
前記生成手段は、前記第１、第２、第３シフトレジスタ内のパターンデータを前記クロック生成手段で生成されるシリアルクロック信号に同期してビットごとに且つパラレルに読出すことにより３つのコントロール信号を生成する、
ことを特徴とする請求項４に記載のクロックド・シリアル・インタフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コントローラから供給される制御データをクロック信号に同期してシリアル変換しながらクロック信号と共に制御対象デバイスへと出力するクロックド・シリアル・インタフェースに関する。
【背景技術】
【０００２】
コントローラから供給される制御データをクロック信号に同期してシリアル変換しながらクロック信号と共に制御対象デバイスへと出力するクロックド・シリアル・インタフェース（ＣＳＩ）が知られている（例えば特許文献１）。
【０００３】
このクロックド・シリアル・インタフェースの例として、シリアル変換した制御データおよびクロック信号を出力しながら、制御対象デバイスに対するコントロール信号を出力するものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２９８４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のクロックド・シリアル・インタフェース（ＣＳＩ）から出力されるコントロール信号は、制御対象デバイスに応じて決められた所定の波形を有する。この波形については、制御対象デバイスの機能や仕様の変更などに伴い、可変であることが望ましい。
【０００６】
本発明の実施形態の目的は、様々な波形のコントロール信号を生成し出力できるクロックド・シリアル・インタフェースを提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態のクロックド・シリアル・インタフェースは、コントローラから供給される制御データを格納し、その制御データをシリアル変換しながらシリアルクロック信号と共に制御対象デバイスへと出力し、かつその制御対象デバイスに対するコントロール信号を出力するものであって、前記コントロール信号の波形を決定するパターンデータが書替可能に格納される複数のシフトレジスタと、これらシフトレジスタ内のパターンデータに応じて前記コントロール信号を生成する生成手段と、を備える。
【図面の簡単な説明】
【０００８】
【図１】一実施形態の構成を示すブロック図。
【図２】一実施形態における各シフトレジスタ内のパターンデータを示す図。
【図３】図２のパターンデータに基づいて生成および出力されるコントロール信号を制御データおよびシリアルクロック信号の出力とともに示すタイムチャート。
【図４】一実施形態における各シフトレジスタ内のパターンデータが書替えられた例を示す図。
【図５】図４のパターンデータに基づいて生成および出力されるコントロール信号を制御データおよびシリアルクロック信号の出力とともに示すタイムチャート。
【符号の説明】
【０００９】
１…ＣＰＵ（コントローラ）、２…内部メモリ、３…内部レジスタ、４…入出力インタフェース、１１…アドレスバス、１２…１６ビットのデータバス、１３…コントロールバス、２０…メモリ、３０…ＧＰＩＯ、４１，５１…８ビットのデータバス、４２，５２…ドライバ（制御対象デバイス）、４３，５３…ステップモータ、６０…ＣＳＩ（クロックド・シリアル・インタフェース）、７１…クロック生成部、７２…データレジスタ、８１…第１シフトレジスタ、８２…第２レジスタ、８３…第３レジスタ、８４…生成部、８５…出力部、９１…シリアルバス、９２…シリアルデバイス（制御対象デバイス）
【発明を実施するための形態】
【００１０】
以下、一実施形態について図面を参照して説明する。  
図１において、１は組込み機器のコントローラであるＣＰＵで、内部メモリ２および内部レジスタ３を有し、後述のステップモータ４３，５３を駆動制御するための制御指令として１６ビットの制御データを出力するとともに、後述のシリアルデバイス９２を駆動制御するための８ビットの制御データを出力する。
【００１１】
このＣＰＵ１に、外部機器や操作部からの入力データを取込む入力インタフェース４が接続される。また、ＣＰＵ１に、数ビットのアドレスバス１１、１６ビットのデータバス１２、数ビットのコントロールバス１３を介してデータ記憶用のメモリ２０が接続される。また、ＣＰＵ１に、上記アドレスバス１１、データバス１２、コントロールバス１３を介して汎用の入出力デバイスいわゆるＧＰＩＯ（General Purpose Input/Output）３０が接続される。
【００１２】
ＧＰＩＯ３０は、アドレスバス１１が接続されるアドレス入力ポート３１、データバス１２が接続されるデータ入力ポート３２、コントロールバス１３が接続されるコントロール信号入力ポート３３、およびデータ出力ポート３５を有する。
【００１３】
データ入力ポート３２は、１６ビットのデータバス１２が接続される１６個の入力端子からなる。これら入力端子には、1000Hから1015Hまでのアドレスが設定されるとともに、後述するドライバ４２，５２に対する複数の制御指令が割当てられている。
【００１４】
データ出力ポート３５は、１６ビットの制御データを出力する１６個の出力端子からなる。これら出力端子に対応する１６個のフリップフロップがＧＰＩＯ３０内に設けられ、これらフリップフロップの出力端が各出力端子に接続される。そして、各出力端子のうち、８個の出力端子に８ビットのデータバス４１を介して制御対象デバイスたとえばドライバ４２が接続され、残りの８個の出力端子に８ビットのデータバス５１を介して制御対象デバイスたとえばドライバ５２が接続される。
【００１５】
ドライバ４２は、ＧＰＩＯ３０の８個の各出力端子から出力される８ビットの制御データのうち、論理“１”（＝所定の論理値）となるビットに割当てられている動作モードたとえば励磁方式および電流でステップモータ４３を駆動する。ドライバ５２は、ＧＰＩＯ３０の残りの８個の出力端子から出力される８ビットの制御データのうち、論理“１”（＝所定の論理値）となるビットに割当てられている動作モードたとえば励磁方式および電流でステップモータ５３を駆動する。
【００１６】
ＣＰＵ１の内部メモリ２には、ドライバ４２，５２に対する複数の制御指令とその各制御指令が割当てられた各入力端子のアドレス1000H〜1015Hとを対応付けたデータファイルが記憶されている。
【００１７】
そして、ＣＰＵ１は、ＧＰＩＯ３０に関する機能として、次の（１）の手段を有する。  
（１）ドライバ４２またはドライバ５２に対する制御指令が必要になると、ＧＰＩＯ３０の各入力端子のうち、必要となった制御指令が割当てられている入力端子のアドレスを内部メモリ２のデータファイルから検出し、検出したアドレスを指定するためのアドレス指定データをＧＰＩＯ３０に供給し、かつ全てのビットが論理“１”（＝所定の論理値）となる制御データを出力する手段。
【００１８】
ＧＰＩＯ３０は、次の（２）の手段を有する。  
（２）データ入力ポート３２の各入力端子に入力される制御データのうちＣＰＵ１からアドレス指定された入力端子への入力制御データのみ取込み、取込んだ制御データを同アドレス指定された入力端子に対応するフリップフロップで保持することにより、同フリップフロップに対応する出力端子のビットのみ論理“１”（＝所定の論理値）となって残りの出力端子のビットは論理“１”（＝所定の論理値）とならない制御データをデータ出力ポート３５の各出力端子から出力する手段。
【００１９】
一方、ＣＰＵ１に、上記アドレスバス１１、データバス１２、コントロールバス１３を介してクロックド・シリアル・インタフェースいわゆるＣＳＩ（Clocked Serial Interface）６０が接続される。
【００２０】
ＣＳＩ６０は、ＣＰＵ１から供給される制御データを格納し、その制御データをシリアル変換しながらシリアルクロック信号と共に後述のシリアルデバイス９２へと出力し、かつシリアルデバイス９２に対するコントロール信号を出力するもので、アドレスバス１１が接続されるアドレス入力ポート６１、データバス１２の８ビット分が接続されるデータ入力ポート６２、コントロールバス１３が接続されるコントロール信号入力ポート６３、クロック出力ポート６４、データ出力ポート６５、およびコントロール信号出力ポート６６を有する。
【００２１】
また、ＣＳＩ６０は、シリアルクロック信号ＳＣＬＫを生成するクロック生成部７１、ＣＰＵ１から供給される８ビットの制御データＳＤが格納される８ビットのデータレジスタ７２、コントロール信号の波形を決定するｍ１ビットたとえば４ビットのパターンデータが書替可能に格納される第１シフトレジスタ８１、同じくコントロール信号の波形を決定し且つ上記制御データＳＤと同じビット数のｎビット（＝８ビット）のパターンデータが書替可能に格納される第２シフトレジスタ８２、同じくコントロール信号の波形を決定するｍ２ビットたとえば４ビットのパターンデータが書替可能に格納される第３シフトレジスタ８３、これらシフトレジスタ８１，８２，８３内のパターンデータに応じてコントロール信号を生成する生成部８４、この生成部８４で生成されるコントロール信号をシリアル変換した制御データおよびシリアルクロック信号と共に出力する出力部８５などを有する。
【００２２】
このＣＳＩ６０のクロック出力ポート６４、データ出力ポート６５、コントロール信号出力ポート６６に、３本のシリアル信号ライン９１を介して制御対象デバイスであるシリアルデバイス９２が接続される。
【００２３】
とくに、上記生成部８４は、シフトレジスタ８１，８２，８３内のパターンデータをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに且つシリアルに読出すことにより、１つのコントロール信号を生成する。
【００２４】
出力部８５は、生成部８４で生成されるコントロール信号をその生成に伴いシリアルデバイス９２へと逐次に出力するとともに、第２シフトレジスタ８２のパターンデータが読出される期間に合せて、データレジスタ７２内の制御データＳＤをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに読出すことによりシリアル変換しながら、それをシリアルクロック信号ＳＣＬＫと共にシリアルデバイス９２へと出力する。
【００２５】
つぎに、ＣＳＩ６０の動作を説明する。  
シリアルデバイス９２の機能や仕様に適合するコントロール信号の波形（コードパターン）が“1000000000000011”である場合、図２に示すように、第１シフトレジスタ８１に４ビットのパターンデータ“1000”が格納され、第２シフトレジスタ８２に８ビットのパターンデータ“00000000”が格納され、第３シフトレジスタ８３に４ビットのパターンデータ“0011”が格納される。この場合、図３のタイムチャートに示す動作が実行される。
【００２６】
まず、シリアルデバイス９２に対する制御が必要な所定のタイミングにおいて、ＣＳＩ６０内でスタートライト信号が生成される。これに伴い、クロック生成部７１でシリアルクロック信号ＳＣＬＫが生成される。
【００２７】
生成部８４は、スタートライト信号に基づき、シフトレジスタ８１，８２，８３内のパターンデータをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに且つシリアルに読出すことにより、“1000000000000011”という波形を有する１６ビットのコントロール信号を生成する。
【００２８】
出力部８５は、生成部８４で生成されるコントロール信号をその生成に伴いシリアルデバイス９２へと逐次に出力するとともに、第２シフトレジスタ８２のパターンデータ“00000000”が読出される期間に合せて、データレジスタ７２内の８ビットの制御データＳＤをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに読出すことによりシリアル変換し、それをシリアルクロック信号ＳＣＬＫと共にシリアルデバイス９２へと出力する。
【００２９】
シリアルデバイス９２は、供給されるコントロール信号に応じて同供給される制御データＳＤを取込み、かつ供給されるコントロール信号および取込んだ制御データＳＤに基づく動作や処理を実行する。
【００３０】
一方、シリアルデバイス９２の機能や仕様に適合するコントロール信号の波形（コードパターン）が“1001101010111011”である場合、図４に示すように、第１シフトレジスタ８１内のパターンデータがＣＰＵ１を介して４ビットのパターンデータ“1001”に書替えられ、第２シフトレジスタ８２内のパターンデータがＣＰＵ１を介して８ビットのパターンデータ“10101011”に書替えられ、第３シフトレジスタ８３内のパターンデータがＣＰＵ１を介して４ビットのパターンデータ“1011”に書替えられる。この場合、図５のタイムチャートに示す動作が実行される。
【００３１】
まず、シリアルデバイス９２に対する制御が必要な所定のタイミングにおいて、ＣＳＩ６０内でスタートライト信号が生成される。これに伴い、クロック生成部７１でシリアルクロック信号ＳＣＬＫが生成される。
【００３２】
生成部８４は、スタートライト信号に基づき、シフトレジスタ８１，８２，８３内のパターンデータをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに且つシリアルに読出すことにより、“1001101010111011”という波形を有する１６ビットのコントロール信号を生成する。
【００３３】
出力部８５は、生成部８４で生成されるコントロール信号をその生成に伴いシリアルデバイス９２へと逐次に出力するとともに、第２シフトレジスタ８２のパターンデータ“10101011”が読出される期間に合せて、データレジスタ７２内の８ビットの制御データＳＤをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに読出すことによりシリアル変換し、それをシリアルクロック信号ＳＣＬＫと共にシリアルデバイス９２へと出力する。
【００３４】
シリアルデバイス９２は、供給されるコントロール信号に応じて同供給される制御データＳＤを取込み、かつ供給されるコントロール信号および取込んだ制御データＳＤに基づく動作や処理を実行する。
【００３５】
このように、パターンデータの書替が可能な３つのシフトレジスタ８１，８２，８３を用いることにより、単純な波形から複雑な波形まで、シリアルデバイス９２の機能や仕様に適合する様々な波形のコントロール信号を生成し出力できる。これにより、インタフェースとしての汎用性が大幅に向上する。
【００３６】
なお、上記実施形態では、１つのコントロール信号を生成する場合を例に説明したが、生成部８４において、シフトレジスタ８１，８２，８３内のパターンデータをクロック生成部７１で生成されるシリアルクロック信号ＳＣＬＫに同期してビットごとに且つパラレルに読出すことにより、３つのコントロール信号を生成することが可能である。そのコントロール信号の数についても、シフトレジスタの個数によって適宜に変更可能である。
【００３７】
なお、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。この実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記録された発明とその均等の範囲に含まれる。
【図１】
2012060199.tif 000003
【図２】
2012060199.tif 000004
【図３】
2012060199.tif 000005
【図４】
2012060199.tif 000006
【図５】
2012060199.tif 000007