(57)【要約】【課題】チップ面積やコストを増加させることなく、リーク電流を抑制することができる電力増幅器を得る。【解決手段】バイアス回路Ｂ１，Ｂ２は、リファレンス電圧発生回路ＶＧから供給されたリファレンス電圧に基づいてバイアス電圧を生成し、増幅トランジスタＡ１，Ａ２にバイアス電圧を供給する。インバータＩＮＶは、イネーブル電圧を昇圧して出力する。リファレンス電圧発生回路ＶＧは、インバータＩＮＶの出力電圧に応じてＯＮ又はＯＦＦする。インバータＩＮＶは、イネーブル端子Ｖｅｎと、電源端子Ｖｃｂと、トランジスタＴｒｉ１と、ＦＥＴ抵抗Ｆｄｉ２とを有する。トランジスタＴｒｉ１のベースはイネーブル端子Ｖｅｎに接続され、コレクタは電源端子Ｖｃｂに接続され、エミッタは接地されている。ＦＥＴ抵抗Ｆｄｉ２はトランジスタＴｒｉ１のコレクタと電源端子Ｖｃｂとの間に接続され、ＦＥＴ抵抗Ｆｄｉ２のゲート電極はオープンである。【選択図】図４
2012060550.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅トランジスタと、
リファレンス電圧を生成するリファレンス電圧発生回路と、
前記リファレンス電圧に基づいてバイアス電圧を生成し、前記増幅トランジスタに前記バイアス電圧を供給するバイアス回路と、
外部から入力したイネーブル電圧を昇圧して出力する昇圧回路とを備え、
前記リファレンス電圧発生回路は、前記昇圧回路の出力電圧に応じてＯＮ又はＯＦＦし、
前記昇圧回路は、
前記イネーブル電圧が入力されるイネーブル端子と、
電源に接続される電源端子と、
前記イネーブル端子に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つトランジスタと、
前記トランジスタの前記第１電極と前記電源端子との間に接続されたＦＥＴ抵抗とを有し、
前記ＦＥＴ抵抗のゲート電極はオープンであることを特徴とする電力増幅器。
【請求項２】
前記ＦＥＴ抵抗と前記電源端子との間に接続されたダイオードを更に備えることを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記ＦＥＴ抵抗は、直列に接続された２つのＦＥＴ抵抗を有することを特徴とする請求項１又は２に記載の電力増幅器。
【請求項４】
前記ＦＥＴ抵抗はデュアルゲートを持つことを特徴とする請求項１〜３の何れか１項に記載の電力増幅器。
【請求項５】
前記ＦＥＴ抵抗は、半導体基板上に並んで形成された複数の不純物拡散領域と、前記複数の不純物拡散領域にショットキー接続されたゲート電極とを有し、
前記複数の不純物拡散領域上の前記ゲート電極は結合されていることを特徴とする請求項１〜４の何れか１項に記載の電力増幅器。
【請求項６】
前記トランジスタはエンハンスメントモードＦＥＴであることを特徴とする請求項１〜５の何れか１項に記載の電力増幅器。
【請求項７】
前記ダイオードは、ダイオード接続のエンハンスメントモードＦＥＴであることを特徴とする請求項１〜６の何れか１項に記載の電力増幅器。
【請求項８】
前記ダイオードは、２つの直列に接続されたダイオード接続のエンハンスメントモードＦＥＴであることを特徴とする請求項１〜６の何れか１項に記載の電力増幅器。
【請求項９】
前記ＦＥＴ抵抗の直下に接続されたバックゲート電極、又は、前記ＦＥＴ抵抗の近傍に接続されたサイドゲート電極を更に備え、
前記バックゲート電極又は前記サイドゲート電極には、一定又は可変の電位が与えられることを特徴とする請求項１〜８の何れか１項に記載の電力増幅器。
【請求項１０】
入力信号を増幅する増幅トランジスタと、
リファレンス電圧を生成するリファレンス電圧発生回路と、
前記リファレンス電圧に基づいてバイアス電圧を生成し、前記増幅トランジスタに前記バイアス電圧を供給するバイアス回路と、
外部から入力したイネーブル電圧を昇圧して出力する昇圧回路とを備え、
前記リファレンス電圧発生回路は、前記昇圧回路の出力電圧に応じてＯＮ又はＯＦＦし、
前記昇圧回路は、
前記イネーブル電圧が入力されるイネーブル端子と、
電源に接続される電源端子と、
前記イネーブル端子に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つ第１のトランジスタと、
前記第１のトランジスタの前記第１電極と前記電源端子との間に接続された第１のＦＥＴ抵抗と、
前記第１のトランジスタの前記第１電極に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つ第２のトランジスタと、
前記第２のトランジスタの前記第１電極と前記電源端子との間に接続された第２のＦＥＴ抵抗と、
前記第１のＦＥＴ抵抗の直下に接続された第１のバックゲート電極、又は、前記第１のＦＥＴ抵抗の近傍に接続された第１のサイドゲート電極と、
前記第２のＦＥＴ抵抗の直下に接続された第２のバックゲート電極、又は、前記第２のＦＥＴ抵抗の近傍に接続された第２のサイドゲート電極とを有し、
前記第１及び第２のＦＥＴ抵抗のゲート電極はオープンであり、
前記第１のトランジスタの前記第１の電極は、前記第２のバックゲート電極又は前記第２のサイドゲート電極に接続され、
前記第２のトランジスタの前記第１の電極は、前記第１のバックゲート電極又は前記第１のサイドゲート電極に接続されていることを特徴とする電力増幅器。
【請求項１１】
入力信号を増幅する増幅トランジスタと、
リファレンス電圧を生成するリファレンス電圧発生回路と、
前記リファレンス電圧に基づいてバイアス電圧を生成し、前記増幅トランジスタに前記バイアス電圧を供給するバイアス回路と、
外部から入力したイネーブル電圧を昇圧して出力する昇圧回路とを備え、
前記リファレンス電圧発生回路は、前記昇圧回路の出力電圧に応じてＯＮ又はＯＦＦし、
前記昇圧回路は、
前記イネーブル電圧が入力されるイネーブル端子と、
電源に接続される電源端子と、
前記イネーブル端子に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つ第１のトランジスタと、
前記第１のトランジスタの前記第１電極と前記電源端子との間に接続された第１のＦＥＴ抵抗と、
前記第１のトランジスタの前記第１電極に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つ第２のトランジスタと、
前記第２のトランジスタの前記第１電極と前記電源端子との間に接続された第２のＦＥＴ抵抗と、
前記第１のＦＥＴ抵抗の直下に接続された第１のバックゲート電極、又は、前記第１のＦＥＴ抵抗の近傍に接続された第１のサイドゲート電極と、
前記第２のＦＥＴ抵抗の直下に接続された第２のバックゲート電極、又は、前記第２のＦＥＴ抵抗の近傍に接続された第２のサイドゲート電極とを有し、
前記第１及び第２のＦＥＴ抵抗のゲート電極はオープンであり、
前記第１のトランジスタの前記第１の電極は、前記第１のバックゲート電極又は前記第１のサイドゲート電極に接続され、
前記第２のトランジスタの前記第１の電極は、前記第２のバックゲート電極又は前記第２のサイドゲート電極に接続されていることを特徴とする電力増幅器。
【請求項１２】
前記昇圧回路を囲み、一定又は可変の電位が与えられる不純物拡散領域を更に備えることを特徴とする請求項１〜１１の何れか１項に記載の電力増幅器。
【請求項１３】
前記リファレンス電圧発生回路は、前記昇圧回路の出力電圧に応じて前記リファレンス電圧発生回路を接地点から切り離すか否かを切り替える第３のトランジスタを有することを特徴とする請求項１〜１２の何れか１項に記載の電力増幅器。
【請求項１４】
前記バイアス回路は、前記昇圧回路の出力電圧に応じて前記バイアス回路を接地点から切り離すか否かを切り替える第４のトランジスタを有することを特徴とする請求項１〜１３の何れか１項に記載の電力増幅器。
【請求項１５】
前記第３のトランジスタはエンハンスメントモードＦＥＴであることを特徴とする請求項１３に記載の電力増幅器。
【請求項１６】
前記第４のトランジスタはエンハンスメントモードＦＥＴであることを特徴とする請求項１４に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＦＥＴプロセスを用いて形成される電力増幅器に関し、特にチップ面積やコストを増加させることなく、リーク電流を抑制することができる電力増幅器に関する。
【背景技術】
【０００２】
従来のＧａＡｓ−ＦＥＴ電力増幅器は、負の閾値電圧を有するため、負のゲートバイアス電圧が必要という欠点があった。これに対し、ＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）電力増幅器は、負のゲートバイアス電圧を必要とせず、単一電源動作が可能であり、かつＦＥＴ系より均一なデバイス特性を有する。このため、近年、ＣＤＭＡなどの携帯電話や無線ＬＡＮなどにＧａＡｓ−ＨＢＴ電力増幅器が盛んに用いられている。
【０００３】
最近では、ＧａＡｓ−ＨＢＴと同一基板上にＦＥＴを作製するＢｉＦＥＴプロセスが製品に適用され始めている。通常、ＧａＡｓ系ＢｉＦＥＴプロセスの場合、ＨＢＴとデプレションモード（ノーマリオン）ＦＥＴが搭載される。さらに、最近の学会（IEEE: 2008年 Radio Frequency Integrated Circuits Symposium）では、ＨＢＴ及びデプレションモードＦＥＴに加えて、エンハンスメントモードＦＥＴ（ノーマリオフ）を同一基板上に作製するプロセスが報告されている。
【０００４】
近年の携帯用途向けＢｉＦＥＴ電力増幅器には、イネーブル電圧によるＯＮ／ＯＦＦ機能（イネーブル機能）の搭載が標準化しつつある。このような電力増幅器において、デプレションモードＦＥＴの閾値電圧がばらつくと、リファレンス電圧及びコレクタ電流が大きく変動するという問題があった。一般に電力増幅器におけるアイドル電流（ＲＦ入力電力が無い状態のバイアス電流）の大小は、線形利得の大小を決定する。従って、プロセスバラツキによる利得変動を抑制することは、設計の重要課題の一つである。また、イネーブル電圧の低減も要求されている。
【０００５】
これに対して、プロセスバラツキによる利得変動を抑制したリファレンス電圧発生回路が提案されている（例えば、特許文献１の図１参照）。さらに、デプレションモードＦＥＴを用いてイネーブル電圧のＯＮ電圧を低減したリファレンス電圧発生回路も提案されている（例えば、特許文献１の図３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１２４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図４４は、参考例１に係る電力増幅器のイネーブル電圧とリーク電流の関係を示す図である。この電力増幅器は、特許文献１の図１２の電力増幅回路のリファレンス電圧発生回路に特許文献１の図３の回路を適用したものである。即ち、参考例１では低イネーブル電圧型のリファレンス電圧発生回路を用いることで、低いイネーブル電圧（１．３Ｖより大）で動作する。
【０００８】
図４５は、参考例２に係る電力増幅器のイネーブル電圧とリーク電流の関係を示す図である。この電力増幅器は、特許文献１の図１２の電力増幅回路のリファレンス電圧発生回路に特許文献１の図１の回路を適用し、リファレンス電圧発生回路の前段に２段インバータを設けたものである。参考例２のリファレンス電圧発生回路は２．１Ｖより大きいイネーブル電圧に対応するものであるため、インバータにより低いイネーブル電圧（１．３Ｖより大）を昇圧した電圧で動作させる。
【０００９】
現在、イネーブル電圧のディジタルインターフェースの仕様として、イネーブル端子の電流容量が０．１ｍＡ以下であること、イネーブル電圧がＬｏｗ（０〜０．５Ｖ）の場合に電力増幅器がＯＦＦ（シャットダウン）すること、イネーブル電圧がＨｉｇｈ（１．３Ｖより大）の場合に電力増幅器がＯＮしてバイアス電流が流れて増幅可能状態になることが強く要求される。
【００１０】
これに対して、図４４ではイネーブル電圧０Ｖ時のリーク電流は良好であるが、イネーブル電圧０．５Ｖ時のリーク電流は図４５より大きくなる。従って、シャットダウン機能を持たないインバータの動作電流が１０ｕＡ以下で、他のブロックのリーク電流が十分低ければ、参考例２の方がイネーブル電圧の仕様を満足するのに適している。特に、イネーブル電圧０．５Ｖ時においても、標準的に要求されるシャットダウン時の電力増幅器全体のリーク電流規格（１０ｕＡ未満）を満足しやすい。ただし、シャットダウン時にも動作し続けるインバータの消費電流の低減が重要となる。
【００１１】
インバータにおいて、トランジスタのコレクタ負荷を大きくすれば電流を低減できる。しかし、トランジスタの閾値電圧が−０．８Ｖ程度の場合、消費電流を数ｕＡ程度に抑えるにはコレクタ負荷を約１００ｋΩにする必要がある。通常、携帯用途向けＢｉＦＥＴ電力増幅器には金属薄膜抵抗を利用するが、そのシート抵抗値は３０〜６０Ω程度と非常に低い。従って、１００ｋΩの金属薄膜抵抗を作製するには、非常に大きなレイアウト面積が必要になり、チップサイズが増加する。最近では、ｋΩオーダーの金属抵抗も利用できる場合があるが、プロセス工程がその分長くなってコストが増加する。
【００１２】
本発明は、上述のような課題を解決するためになされたもので、その目的は、チップ面積やコストを増加させることなく、リーク電流を抑制することができる電力増幅器を得るものである。
【課題を解決するための手段】
【００１３】
本発明に係る電力増幅器は、入力信号を増幅する増幅トランジスタと、リファレンス電圧を生成するリファレンス電圧発生回路と、前記リファレンス電圧に基づいてバイアス電圧を生成し、前記増幅トランジスタに前記バイアス電圧を供給するバイアス回路と、外部から入力したイネーブル電圧を昇圧して出力する昇圧回路とを備え、前記リファレンス電圧発生回路は、前記昇圧回路の出力電圧に応じてＯＮ又はＯＦＦし、前記昇圧回路は、前記イネーブル電圧が入力されるイネーブル端子と、電源に接続される電源端子と、前記イネーブル端子に接続された制御電極と、前記電源端子に接続された第１電極と、接地された第２電極とを持つトランジスタと、前記トランジスタの前記第１電極と前記電源端子との間に接続されたＦＥＴ抵抗とを有し、前記ＦＥＴ抵抗のゲート電極はオープンであることを特徴とする。
【発明の効果】
【００１４】
本発明により、チップ面積やコストを増加させることなく、リーク電流を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る電力増幅器を示すブロック図である。
【図２】実施の形態１に係るリファレンス電圧発生回路を示す回路図である。
【図３】実施の形態１に係るバイアス回路を示す回路図である。
【図４】実施の形態１に係るインバータを示す回路図である。
【図５】実施の形態１に係るＦＥＴ抵抗を示す平面図である。
【図６】実施の形態１に係るＦＥＴ抵抗のＤＣ特性を示す図である。
【図７】実施の形態１に係る入力回路を示す回路図である。
【図８】実施の形態２に係るインバータを示す回路図である。
【図９】実施の形態３に係るインバータを示す回路図である。
【図１０】実施の形態３に係る直列に接続された２つのＦＥＴ抵抗のＤＣ特性を示す図である。
【図１１】実施の形態４に係るインバータを示す回路図である。
【図１２】実施の形態４に係るＦＥＴ抵抗を示す平面図である。
【図１３】実施の形態５に係るＦＥＴ抵抗を示す平面図である。
【図１４】比較例に係るＦＥＴ抵抗を示す平面図である。
【図１５】実施の形態６に係るインバータを示す回路図である。
【図１６】実施の形態７に係るインバータを示す回路図である。
【図１７】実施の形態８に係るインバータを示す回路図である。
【図１８】実施の形態９に係るインバータを示す回路図である。
【図１９】実施の形態９に係るＦＥＴ抵抗を示す平面図である。
【図２０】実施の形態９に係るＦＥＴ抵抗を示す断面図である。
【図２１】実施の形態９に係るＦＥＴ抵抗のＤＣ特性を示す図である。
【図２２】実施の形態９に係るインバータの変形例を示す回路図である。
【図２３】実施の形態１０に係るインバータを示す回路図である。
【図２４】実施の形態１０に係るインバータの出力電圧とイネーブル電圧の関係を示す図である。
【図２５】実施の形態１０に係るインバータの電流とイネーブル電圧の関係を示す図である。
【図２６】実施の形態１１に係るインバータを示す回路図である。
【図２７】実施の形態１１に係るインバータの出力電圧とイネーブル電圧の関係を示す図である。
【図２８】実施の形態１１に係るインバータの電流とイネーブル電圧の関係を示す図である。
【図２９】実施の形態１２に係るインバータを示す回路図である。
【図３０】実施の形態１２に係るＦＥＴ抵抗を示す平面図である。
【図３１】実施の形態１２に係るＦＥＴ抵抗を示す断面図である。
【図３２】実施の形態１２に係るＦＥＴ抵抗のＤＣ特性を示す図である。
【図３３】実施の形態１２に係るインバータの変形例を示す回路図である。
【図３４】実施の形態１３に係るインバータを示す回路図である。
【図３５】実施の形態１４に係るインバータを示す回路図である。
【図３６】実施の形態１５に係るインバータを示す平面図である。
【図３７】実施の形態１５に係るインバータの変形例を示す平面図である。
【図３８】実施の形態１６に係る電力増幅器を示すブロック図である。
【図３９】実施の形態１６に係るリファレンス電圧発生回路を示す回路図である。
【図４０】実施の形態１６に係るバイアス回路を示す回路図である。
【図４１】実施の形態１６に係るリファレンス電圧発生回路の出力電圧とイネーブル電圧の関係を示す図である。
【図４２】実施の形態１６に係るリファレンス電圧発生回路の変形例を示す回路図である。
【図４３】実施の形態１６に係るバイアス回路の変形例を示す回路図である。
【図４４】参考例１に係る電力増幅器のイネーブル電圧とリーク電流の関係を示す図である。
【図４５】参考例２に係る電力増幅器のイネーブル電圧とリーク電流の関係を示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１７】
実施の形態１．
図１は、実施の形態１に係る電力増幅器を示すブロック図である。この電力増幅器は、ＧａＡｓ−ＨＢＴと同一基板上にＦＥＴを作製するＢｉＦＥＴプロセスを用いて形成され、外部から入力されるイネーブル電圧によりシャットダウンできる機能が付いている。
【００１８】
入力信号を増幅する初段の増幅トランジスタＡ１と次段の増幅トランジスタＡ２が直列に接続されている。リファレンス電圧発生回路ＶＧはリファレンス電圧を生成する。第１のバイアス回路Ｂ１及び第２のバイアス回路Ｂ２は、リファレンス電圧発生回路ＶＧから端子Ｖｒｅｆを介して供給されたリファレンス電圧に基づいてバイアス電圧を生成し、それぞれ初段の増幅トランジスタＡ１及び次段の増幅トランジスタＡ２にバイアス電圧を供給する。
【００１９】
次段の増幅トランジスタＡ２をバイパスするスイッチＦのゲートは抵抗Ｒｇを介して制御端子Ｖｃｏｎに接続され、ドレインは容量Ｃｃ１を介して次段の増幅トランジスタＡ２の入力側に接続され、ソースは容量Ｃｃ２を介して次段の増幅トランジスタＡ２の出力側に接続されている。スイッチＦのソース・ドレイン間に抵抗Ｒｄが接続されている。低出力動作時には、次段の増幅トランジスタＡ２の動作を止めて、スイッチＦを介して初段の増幅トランジスタＡ１の出力を迂回させて、そのまま出力する。これにより、低出力動作時の消費電流を削減することができる。
【００２０】
インバータＩＮＶは、外部からイネーブル端子Ｖｅｎを介して入力したイネーブル電圧を昇圧して端子Ｖｉｎｖから出力する。リファレンス電圧発生回路ＶＧは、インバータＩＮＶの出力電圧に応じてＯＮ又はＯＦＦする。
【００２１】
ここで、初段の増幅トランジスタＡ１及び次段の増幅トランジスタＡ２はＧａＡｓ−ＨＢＴで構成される。一方、第１のバイアス回路Ｂ１、第２のバイアス回路Ｂ２、リファレンス電圧発生回路ＶＧ、インバータＩＮＶ、及びスイッチＦにＦＥＴが利用される。これらは同一のＧａＡｓ基板上に形成されている。
【００２２】
図２は、実施の形態１に係るリファレンス電圧発生回路を示す回路図である。Ｖｃｂは電源に接続される電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆはリファレンス電圧が印加されるリファレンス電圧端子である。Ｆｄｖ１〜Ｆｄｖ３はデプレションモードＦＥＴ、Ｔｒｖ１〜Ｔｒｖ４はＨＢＴ、Ｒｖ１〜Ｒｖ６は抵抗である。
【００２３】
図３は、実施の形態１に係るバイアス回路を示す回路図である。Ｖｃは電源に接続される電源端子、Ｔｒ，Ｔｒｂ１〜Ｔｒｂ５はＨＢＴ、Ｒｂ１〜Ｒｂ７は抵抗、Ｃはコンデンサである。
【００２４】
図４は、実施の形態１に係るインバータを示す回路図である。Ｆｄｉ１，Ｆｄｉ２はデプレションモードＦＥＴ、Ｔｒｉ１はＨＢＴ、Ｒｉ１は抵抗である。Ｔｒｉ１のベースはＲｉ１を介してイネーブル端子Ｖｅｎに接続されている。Ｔｒｉ１のコレクタは電源端子Ｖｃｂに接続されている。Ｔｒｉ１のエミッタは接地されている。Ｔｒｉ１のコレクタ側から端子Ｖｉｎｖを介して出力信号が出力される。
【００２５】
Ｔｒｉ１のコレクタと電源端子Ｖｃｂとの間に、Ｆｄｉ１及びＦｄｉ２が直列に接続されている。Ｆｄｉ１のゲートはＦｄｉ２のソースに接続されている。Ｆｄｉ２は、ゲート電極ＧがオープンになったＦＥＴ抵抗である。
【００２６】
図５は、実施の形態１に係るＦＥＴ抵抗を示す平面図である。不純物拡散領域１０にソース電極Ｓとドレイン電極Ｄがオーミック接続され、両者の間において不純物拡散領域１０にゲート電極Ｇがショットキー接続されている。ＦＥＴ抵抗Ｆｄｉ２は長チャネルであり、そのゲート幅は約３〜４ｕｍ、ゲート長は４０ｕｍ以上である。ゲート電極Ｇは、他の回路や配線に電気的に接続されておらず、オープンである。
【００２７】
図６は、実施の形態１に係るＦＥＴ抵抗のＤＣ特性を示す図である。このＦＥＴ抵抗のＤＣ特性は、非常に非線形性が強く、線形領域は約±０．３Ｖ程度と狭い。しかし、閾値電圧が−０．８Ｖ、飽和電流密度が２００ｍＡ／ｍｍのＦＥＴにおいて、線形領域のシート抵抗は７００Ω〜１ｋΩと高くなる。従って、ＦＥＴ抵抗を用いた場合、シート抵抗が数Ωの金属薄膜抵抗を用いた場合に比べて数十分の一のチップ面積で約１００ｋΩ程度の高抵抗を実現できる。また、通常のＢｉＦＥＴプロセスに高シートの金属抵抗の形成工程を追加する必要もないので、コストを増加させることもない。
【００２８】
以上説明したように、本実施の形態では、インバータの抵抗としてプロセス工程を追加せずに作製可能なゲートオープンの長チャネルＦＥＴ抵抗を用いる。これにより、チップ面積やコストを増加させることなく、図４５のようにイネーブル電圧の０〜０．８Ｖの広いＬｏｗレベルにおいて電力増幅器全体のリーク電流を数ｕＡ以下（０．１ｕＡ〜５ｕＡ程度）に抑制することができる。
【００２９】
なお、図７は、実施の形態１に係る入力回路を示す回路図である。Ｖｅｎ´はイネーブル電圧が入力される端子、Ｆｓ１，Ｆｓ２はデプレションモードＦＥＴ、Ｒｓ１，Ｒｓ２は抵抗である。インバータＩＮＶのＴｒｉ１はＨＢＴのため、１．４Ｖより大きいイネーブル電圧がベースに印加されないとＯＮしない。０．８Ｖ以上１．４Ｖ以下のイネーブル電圧でＯＮさせるには、通常、図７の入力回路をインバータＩＮＶの端子Ｖｅｎの前段に接続して、イネーブル電圧を昇圧させる。これは他の実施の形態のインバータＩＮＶにおいても同様である。
【００３０】
実施の形態２．
図８は、実施の形態２に係るインバータを示す回路図である。この回路は、実施の形態１のインバータにダイオードＤｉ１を追加したものである。ダイオードＤｉ１はＦｄｉ１とＦｄｉ２との間に接続されている。このダイオードＤｉ１はＦＥＴのゲート−ソース、ゲート−ドレイン間に形成されるショットキーダイオードであり、そのＯＮ電圧は約０．６〜０．７Ｖである。このＯＮ電圧分だけＦｄｉ２の抵抗値を小さくできる（約１／２）。デプレションモードＦＥＴの閾値電圧がダイオードＤｉ１のＯＮ電圧より深い場合（例えば閾値電圧が−０．８Ｖ）、本回路は有効に動作する。その他、実施の形態１と同様の効果も得ることができる。
【００３１】
実施の形態３．
図９は、実施の形態３に係るインバータを示す回路図である。この回路は、実施の形態２のインバータに、デプレションモードＦＥＴのゲートをオープンにしたＦＥＴ抵抗Ｆｄｉ３を追加したものである。Ｆｄｉ２とＦｄｉ３は直列に接続されている。
【００３２】
図１０は、実施の形態３に係る直列に接続された２つのＦＥＴ抵抗のＤＣ特性を示す図である。このように線形動作範囲が約１．２Ｖに拡大されるため、ＦＥＴ抵抗を広い電圧範囲で線形に使用したい場合に特に有効である。その他、実施の形態２と同様の効果も得ることができる。
【００３３】
実施の形態４．
図１１は、実施の形態４に係るインバータを示す回路図である。図１２は、実施の形態４に係るＦＥＴ抵抗を示す平面図である。この回路は、実施の形態３の直列に接続された２つのＦＥＴ抵抗Ｆｄｉ２，Ｆｄｉ３を、デュアルゲートを持つ１つのＦＥＴ抵抗Ｆｄｉ４に置き換えたものである。この場合も実施の形態３と同様に線形動作範囲が約１．２Ｖに拡大される。また、２つのゲート電極Ｇ間にソース電極Ｓ及びドレイン電極Ｄを設ける必要がないので、実施の形態３よりも小型化できる。その他、実施の形態２と同様の効果も得ることができる。
【００３４】
実施の形態５．
図１３は、実施の形態５に係るＦＥＴ抵抗を示す平面図である。ＧａＡｓ基板上に平行に並んで３つの不純物拡散領域１０ａ，１０ｂ，１０ｃが形成されている。不純物拡散領域１０ａ，１０ｂ，１０ｃにゲート電極Ｇがショットキー接続されて３つのＦＥＴ抵抗が形成されている。これらのＦＥＴ抵抗は直列に接続されている。３つのＦＥＴ抵抗のゲート電極Ｇは結合されている。本発明ではＦＥＴ抵抗のゲート電極をオープンにするので、このようにそれぞれのＦＥＴ抵抗のゲート電極Ｇを結合できる。
【００３５】
実施の形態５の効果について比較例と比較して説明する。図１４は、比較例に係るＦＥＴ抵抗を示す平面図である。比較例では、３つのＦＥＴ抵抗のゲート電極Ｇは分離されている。このため、ゲート電極Ｇの間隔のプロセス基準がレイアウト時のパターン縮小化を制限する。一方、実施の形態５では、ゲート電極Ｇの間隔はパターン縮小化を制限せず、不純物拡散領域の間隔だけがパターン縮小化を制限する。従って、ＦＥＴ抵抗のレイアウトを縮小化できる。
【００３６】
実施の形態６．
図１５は、実施の形態６に係るインバータを示す回路図である。この回路は、実施の形態６のインバータのＴｒ１を、エンハンスメントモードＦＥＴであるＦｅｉ１、及びショットキーダイオードＤｉ２に置き換えたものである。Ｄｉ２はＦｅｉ１のソースと接地点との間に接続されている。
【００３７】
最近のＢｉＦＥＴプロセスでは、デプレションモードＦＥＴだけでなく、エンハンスメントモードＦＥＴも作成可能になった。本実施の形態は、そのようなＢｉＦＥＴプロセスに適用可能である。Ｄｉ２は、Ｆｅｉ１のＯＦＦ時のリーク電流抑制に有効である。その他、実施の形態２と同様の効果も得ることができる。
【００３８】
実施の形態７．
図１６は、実施の形態７に係るインバータを示す回路図である。この回路は、実施の形態６のインバータのショットキーダイオードＤｉ１を、ダイオード接続のエンハンスメントモードＦＥＴであるＤｅｉ１に置き換えたものである。エンハンスメントモードＦＥＴの閾値電圧は通常０．２〜０．３Ｖと低いので、ショットキーダイオードに比べて微妙な電圧設計が可能になる。
【００３９】
また、デプレションモードＦＥＴであるＦｄｉ２の閾値電圧がショットキーダイオードＤ１のＯＮ電圧より浅い場合（例えば、閾値電圧が０．４〜−０．６Ｖの場合）、本実施の形態は消費電流及び抵抗値の低減に特に有効である。その他、実施の形態６と同様の効果も得ることができる。
【００４０】
実施の形態８．
図１７は、実施の形態８に係るインバータを示す回路図である。この回路は、実施の形態６のインバータのショットキーダイオードＤｉ１を、２つの直列に接続されたダイオード接続のエンハンスメントモードＦＥＴであるＤｅｉ１，Ｄｅｉ２に置き換えたものである。デプレションモードＦＥＴであるＦｄｉ２の閾値電圧が−０．６Ｖ前後の場合、本実施の形態は消費電流及び抵抗値の低減に特に有効である。その他、実施の形態６と同様の効果も得ることができる。
【００４１】
実施の形態９．
図１８は、実施の形態９に係るインバータを示す回路図である。この回路は、実施の形態２のインバータのＦＥＴ抵抗Ｆｄｉ２の直下に、接地されたバックゲート電極ＢＧ１を接続したものである。
【００４２】
図１９は、実施の形態９に係るＦＥＴ抵抗を示す平面図である。図２０は、実施の形態９に係るＦＥＴ抵抗を示す断面図である。半絶縁性ＧａＡｓ基板１２上にＧａＡｓバッファ層１４が形成されている。ＧａＡｓバッファ層１４の表面付近にｎ型の不純物拡散領域１０，１６が形成されている。ＧａＡｓバッファ層１４内の不純物拡散領域１０の直下にｐ＋型層１８が形成され、このｐ＋型層１８は不純物拡散領域１６に接続されている。不純物拡散領域１０上にソース電極Ｓ、ドレイン電極Ｄ、及びゲート電極Ｇが形成されている。不純物拡散領域１６上にバックゲート電極ＢＧ１が形成されている。このバックゲート電極ＢＧ１は、不純物拡散領域１６を介して、ＦＥＴ抵抗Ｆｄｉ２の直下のｐ＋型層１８に接続されている。なお、チップの裏面電極をバックゲート電極ＢＧ１にしてもよい。
【００４３】
図２１は、実施の形態９に係るＦＥＴ抵抗のＤＣ特性を示す図である。バックゲート電極ＢＧ１に印加されるバックゲート電圧が０Ｖの場合と−３Ｖの場合でＦＥＴ抵抗の抵抗値が異なっているのが分かる。半絶縁性ＧａＡｓ基板１２上にＧａＡｓバッファ層１４をエピ成長させる過程で結晶欠陥が導入される。ＦＥＴのチャネル抵抗は、この結晶欠陥の準位を介してバックゲート電圧の影響を受ける。従って、上記のようにバックゲート電圧に応じてＦＥＴ抵抗の抵抗値が異なる。
【００４４】
ＦＥＴ抵抗の電位は通常０Ｖより大きいため、バックゲート電圧を０Ｖとすると、バックゲート電圧は相対的に負になる。これにより、ＦＥＴ抵抗の抵抗値を高めることができ、その分ＦＥＴ抵抗のレイアウトを縮小できる。抵抗値の増大効果は通常の電圧範囲（０〜−３Ｖ程度）において１０％〜３０％程度である。その他、実施の形態２と同様の効果も得ることができる。
【００４５】
図２２は、実施の形態９に係るインバータの変形例を示す回路図である。バックゲート電圧を可変にしている。これにより、チップ作製後にＦＥＴ抵抗の抵抗値を所望の値に調整することができる。
【００４６】
実施の形態１０．
図２３は、実施の形態１０に係るインバータを示す回路図である。インバータは２段になっている。Ｆｄｉ５，Ｆｄｉ６はデプレションモードＦＥＴ、Ｔｒｉ２はＨＢＴ、Ｒｉ２〜Ｒｉ４は抵抗、Ｄｉ３はショットキーダイオードである。Ｔｒｉ２のベースはＲｉ２を介してＴｒｉ１のコレクタに接続されている。Ｔｒｉ２のコレクタは電源端子Ｖｃｂに接続されている。Ｔｒｉ２のエミッタは接地されている。Ｔｒｉ２のコレクタ側から端子Ｖｉｎｖを介して出力信号が出力される。
【００４７】
Ｔｒｉ２のコレクタと電源端子Ｖｃｂとの間に、Ｆｄｉ５及びＦｄｉ６が直列に接続されている。Ｆｄｉ５のゲートはＦｄｉ６のソースに接続されている。Ｆｄｉ６は、ゲート電極ＧがオープンになったＦＥＴ抵抗である。Ｆｄｉ５とＦｄｉ６との間にダイオードＤｉ３が接続されている。
【００４８】
ＦＥＴ抵抗Ｆｄｉ２の直下にバックゲート電極ＢＧ１が接続され、ＦＥＴ抵抗Ｆｄｉ６の直下にバックゲート電極ＢＧ２が接続されている。Ｔｒｉ１のコレクタは抵抗Ｒｉ３を介してバックゲート電極ＢＧ２に接続され、Ｔｒｉ２のコレクタは抵抗Ｒｉ４を介してバックゲート電極ＢＧ１に接続されている。これにより、別電源を準備することなく、ＦＥＴ抵抗Ｆｄｉ２，Ｆｄｉ６にバックゲート電圧を印加できる。
【００４９】
図２４は、実施の形態１０に係るインバータの出力電圧とイネーブル電圧の関係を示す図である。図２５は、実施の形態１０に係るインバータの電流とイネーブル電圧の関係を示す図である。ＯＦＦ状態のインバータのＦＥＴ抵抗に低いバックゲート電圧を印加するので、イネーブル電圧がＬｏｗからＨｉｇｈに変化する際のＦＥＴ抵抗は少し高くなる。従って、バックゲート電圧を印加しない場合に比べて応答時間が遅くなるが、消費電流を低減できる。
【００５０】
実施の形態１１．
図２６は、実施の形態１１に係るインバータを示す回路図である。実施の形態１０とは異なり、Ｔｒｉ１のコレクタは抵抗Ｒｉ３を介してバックゲート電極ＢＧ１に接続され、Ｔｒｉ２のコレクタは抵抗Ｒｉ４を介してバックゲート電極ＢＧ２に接続されている。これにより、実施の形態１０と同様に、別電源を準備することなく、ＦＥＴ抵抗Ｆｄｉ２，Ｆｄｉ６にバックゲート電圧を印加できる。
【００５１】
図２７は、実施の形態１１に係るインバータの出力電圧とイネーブル電圧の関係を示す図である。図２８は、実施の形態１１に係るインバータの電流とイネーブル電圧の関係を示す図である。ＯＮ状態のインバータのＦＥＴ抵抗に低いバックゲート電圧を印加するので、イネーブル電圧がＬｏｗからＨｉｇｈに変化する際のＦＥＴ抵抗は少し低くなる。従って、バックゲート電圧を印加しない場合に比べて消費電流が多くなるが、応答時間が速くなる。
【００５２】
実施の形態１２．
図２９は、実施の形態１２に係るインバータを示す回路図である。この回路は、実施の形態２のインバータのＦＥＴ抵抗Ｆｄｉ２の近傍にサイドゲート電極を接続したものである。
【００５３】
図３０は、実施の形態１２に係るＦＥＴ抵抗を示す平面図である。図３１は、実施の形態１２に係るＦＥＴ抵抗を示す断面図である。ＦＥＴ抵抗Ｆｄｉ２の近傍に、サイドゲート電極ＳＧ１を接続したものである。
【００５４】
図３２は、実施の形態１２に係るＦＥＴ抵抗のＤＣ特性を示す図である。サイドゲート電極ＳＧ１に印加されるサイドゲート電圧が０Ｖの場合と−３Ｖの場合でＦＥＴ抵抗の抵抗値が異なっているのが分かる。半絶縁性ＧａＡｓ基板１２上にＧａＡｓバッファ層１４をエピ成長させる過程で結晶欠陥が導入される。ＦＥＴのチャネル抵抗は、この結晶欠陥の準位を介してサイドゲート電圧の影響を受ける。従って、上記のようにサイドゲート電圧に応じてＦＥＴ抵抗の抵抗値が異なる。
【００５５】
ＦＥＴ抵抗の電位は通常０Ｖより大きいため、サイドゲート電圧を０Ｖとすると、サイドゲート電圧は相対的に負になる。これにより、ＦＥＴ抵抗の抵抗値を高めることができ、その分ＦＥＴ抵抗のレイアウトを縮小できる。抵抗値の増大効果は通常の電圧範囲（０〜−３Ｖ程度）において１０％〜３０％程度である。その他、実施の形態２と同様の効果も得ることができる。
【００５６】
図３３は、実施の形態１２に係るインバータの変形例を示す回路図である。サイドゲート電圧を可変にしている。これにより、チップ作製後にＦＥＴ抵抗の抵抗値を所望の値に調整することができる。
【００５７】
実施の形態１３．
図３４は、実施の形態１３に係るインバータを示す回路図である。インバータは２段になっている。ＦＥＴ抵抗Ｆｄｉ２の近傍にサイドゲート電極ＳＧ１が接続され、ＦＥＴ抵抗Ｆｄｉ６の近傍にサイドゲート電極ＳＧ２が接続されている。Ｔｒｉ１のコレクタは抵抗Ｒｉ３を介してサイドゲート電極ＳＧ２に接続され、Ｔｒｉ２のコレクタは抵抗Ｒｉ４を介してサイドゲート電極ＳＧ１に接続されている。これにより、別電源を準備することなく、ＦＥＴ抵抗Ｆｄｉ２，Ｆｄｉ６にサイドゲート電圧を印加できる。
【００５８】
また、ＯＦＦ状態のインバータのＦＥＴ抵抗に低いサイドゲート電圧を印加するので、イネーブル電圧がＬｏｗからＨｉｇｈに変化する際のＦＥＴ抵抗は少し高くなる。従って、サイドゲート電圧を印加しない場合に比べて応答時間が遅くなるが、消費電流を低減できる。
【００５９】
実施の形態１４．
図３５は、実施の形態１４に係るインバータを示す回路図である。実施の形態１３とは異なり、Ｔｒｉ１のコレクタは抵抗Ｒｉ３を介してサイドゲート電極ＳＧ１に接続され、Ｔｒｉ２のコレクタは抵抗Ｒｉ４を介してサイドゲート電極ＳＧ２に接続されている。これにより、実施の形態１３と同様に、別電源を準備することなく、ＦＥＴ抵抗Ｆｄｉ２，Ｆｄｉ６にサイドゲート電圧を印加できる。
【００６０】
また、ＯＮ状態のインバータのＦＥＴ抵抗に低いサイドゲート電圧を印加するので、イネーブル電圧がＬｏｗからＨｉｇｈに変化する際のＦＥＴ抵抗は少し低くなる。従って、サイドゲート電圧を印加しない場合に比べて消費電流が多くなるが、応答時間が速くなる。
【００６１】
実施の形態１５．
図３６は、実施の形態１５に係るインバータを示す平面図である。２段のインバータＩＮＶ１，ＩＮＶ２を不純物拡散領域１６が囲んでいる。不純物拡散領域１６上にサイドゲート電極（不図示）が設けられ、不純物拡散領域１６に一定の電位が与えられる。これにより、インバータＩＮＶ１，ＩＮＶ２以外からのサイドゲート電圧の影響を防ぐことができる。従って、動作不良を防ぐことができ、製造バラツキやチップレイウアト等の影響を受け難くなる。
【００６２】
図３７は、実施の形態１５に係るインバータの変形例を示す平面図である。不純物拡散領域１６に与えられる電位を可変にしている。これにより、回路の電源電圧に応じた適切なサイドゲート電圧を不純物拡散領域１６に印加できる。例えば、不純物拡散領域１６の電位を回路内の最高の電位（この電位は外部電源電圧で変動する）と同電位にする。
【００６３】
実施の形態１６．
図３８は、実施の形態１６に係る電力増幅器を示すブロック図である。インバータＩＮＶは、実施の形態１〜１５の何れかのインバータである。このインバータＩＮＶの出力電圧に応じて、リファレンス電圧発生回路ＶＧだけでなく、第１のバイアス回路Ｂ１及び第２のバイアス回路Ｂ２もＯＮ／ＯＦＦする。
【００６４】
図３９は、実施の形態１６に係るリファレンス電圧発生回路を示す回路図である。この回路は、図２のリファレンス電圧発生回路に、Ｔａｉｌ−ｃｕｒｒｅｎｔ−ＳｗｉｔｃｈとしてトランジスタＴｒｖ５、及び抵抗Ｒｖ７を追加したものである。Ｔｒｖ５は、端子ＶｉｎｖからＲｖ７を介して入力されたインバータＩＮＶの出力電圧に応じて、リファレンス電圧発生回路ＶＧを接地点から切り離すか否かを切り替える。これにより、イネーブル電圧がＬｏｗ（０〜０．５Ｖ）時のリファレンス電圧発生回路のリーク電流が数十〜数百ｎＡオーダーまで低減される。
【００６５】
図４０は、実施の形態１６に係るバイアス回路を示す回路図である。この回路は、図３のバイアス回路に、Ｃｕｒｒｅｎｔ−ＳｗｉｔｃｈとしてＨＢＴからなるトランジスタＴｒｂ６、及び抵抗Ｒｂ８を追加したものである。Ｔｒｂ６は、端子Ｖｉｎｖから抵抗Ｒｂ８を介して入力されたインバータＩＮＶの出力電圧に応じて、バイアス回路を接地点から切り離すか否かを切り替える。
【００６６】
ここで、図４１は、実施の形態１６に係るリファレンス電圧発生回路の出力電圧とイネーブル電圧の関係を示す図である。リファレンス電圧発生回路にＴｒｖ５が無い場合はＯＦＦ時の残留リファレンス電圧は１．０Ｖであるが、Ｔｒｖ５を設けた場合の残留リファレンス電圧は約１．５Ｖ程度に増加する。このＯＦＦ時の残留リファレンス電圧の増加は、バイアス回路におけるＴｒｂ３のコレクタリーク電流を引き起こす。そこで、イネーブル電圧がＬｏｗ時にＴｒｂ６のベース電位を０〜０．３Ｖ程度にしてＯＦＦさせることで、バイアス回路のリーク電流を抑制することができる。
【００６７】
図４２は、実施の形態１６に係るリファレンス電圧発生回路の変形例を示す回路図である。この回路は、図３９のリファレンス電圧発生回路のＴｒｖ５を、エンハンスメントモードＦＥＴであるＦｅｖ１、及びショットキーダイオードＤｖ１に変更したものである。この場合でも同様の効果を得ることができる。
【００６８】
図４３は、実施の形態１６に係るバイアス回路の変形例を示す回路図である。この回路は、図４０のバイアス回路のＴｒｂ６を、エンハンスメントモードＦＥＴであるＦｅｂ１、及びショットキーダイオードＤｂ１に変更したものである。この場合でも同様の効果を得ることができる。
【符号の説明】
【００６９】
Ａ１，Ａ２  増幅トランジスタ
Ｂ１，Ｂ２  バイアス回路
ＢＧ１  バックゲート電極（第１のバックゲート電極）
ＢＧ２  バックゲート電極（第２のバックゲート電極）
Ｄｉ１，Ｄｅｉ１，Ｄｅｉ２  ダイオード
Ｆｄｉ２，Ｆｄｉ４  ＦＥＴ抵抗（第１のＦＥＴ抵抗）
Ｆｄｉ３  ＦＥＴ抵抗
Ｆｄｉ６  ＦＥＴ抵抗（第２のＦＥＴ抵抗）
Ｇ  ゲート電極
ＩＮＶ  インバータ（昇圧回路）
ＳＧ１  サイドゲート電極（第１のサイドゲート電極）
ＳＧ２  サイドゲート電極（第２のサイドゲート電極）
Ｔｒｉ１，Ｆｅｉ１  トランジスタ（第１のトランジスタ）
Ｔｒｉ２  トランジスタ（第２のトランジスタ）
Ｔｒｖ５，Ｆｅｖ１  トランジスタ（第３のトランジスタ）
Ｔｒｂ６，Ｆｅｂ１  トランジスタ（第４のトランジスタ）
Ｖｃｂ  電源端子
Ｖｅｎ  イネーブル端子
ＶＧ  リファレンス電圧発生回路
１０ａ，１０ｂ，１０ｃ，１６  不純物拡散領域
【図１】
2012060550.tif 000003
【図２】
2012060550.tif 000004
【図３】
2012060550.tif 000005
【図４】
2012060550.tif 000006
【図５】
2012060550.tif 000007
【図６】
2012060550.tif 000008
【図７】
2012060550.tif 000009
【図８】
2012060550.tif 000010
【図９】
2012060550.tif 000011
【図１０】
2012060550.tif 000012
【図１１】
2012060550.tif 000013
【図１２】
2012060550.tif 000014
【図１３】
2012060550.tif 000015
【図１４】
2012060550.tif 000016
【図１５】
2012060550.tif 000017
【図１６】
2012060550.tif 000018
【図１７】
2012060550.tif 000019
【図１８】
2012060550.tif 000020
【図１９】
2012060550.tif 000021
【図２０】
2012060550.tif 000022
【図２１】
2012060550.tif 000023
【図２２】
2012060550.tif 000024
【図２３】
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【図２４】
2012060550.tif 000026
【図２５】
2012060550.tif 000027
【図２６】
2012060550.tif 000028
【図２７】
2012060550.tif 000029
【図２８】
2012060550.tif 000030
【図２９】
2012060550.tif 000031
【図３０】
2012060550.tif 000032
【図３１】
2012060550.tif 000033
【図３２】
2012060550.tif 000034
【図３３】
2012060550.tif 000035
【図３４】
2012060550.tif 000036
【図３５】
2012060550.tif 000037
【図３６】
2012060550.tif 000038
【図３７】
2012060550.tif 000039
【図３８】
2012060550.tif 000040
【図３９】
2012060550.tif 000041
【図４０】
2012060550.tif 000042
【図４１】
2012060550.tif 000043
【図４２】
2012060550.tif 000044
【図４３】
2012060550.tif 000045
【図４４】
2012060550.tif 000046
【図４５】
2012060550.tif 000047