(57)【要約】【課題】自励型発振回路を備えるＤ級増幅装置における音質を従来から更に向上させることが可能な自励型発振回路等を提供する。【解決手段】信号出力端子ＯＵＴに接続されたスイッチング素子１５Ａ及び１５Ｂと、信号入力端子ＩＮと、の間に接続される自励型発振回路ＳＢにおいて、入力端が信号入力端子ＩＮに接続され且つ増幅素子を含む電流駆動型の電圧／電流変換部１０と、電圧／電流変換部１０の出力端に一端が接続され且つ他端が直接接地された積分コンデンサ１１と、スイッチング素子１５Ａ及び１５Ｂの出力段と、積分コンデンサ１１の上記一端と、の間に接続された帰還抵抗１４と、積分コンデンサ１１の上記一端と、ゲートドライバ１３と、の間に接続されたヒステリシスコンパレータ１２と、を備える。【選択図】図１
2012060613.tif 000002
【特許請求の範囲】
【請求項１】
信号出力端子に接続されたスイッチング素子を含むＤ級増幅回路と、信号入力端子と、の間に接続される自励型発振回路において、
入力端が前記信号入力端子に接続され且つ増幅素子を含む電流駆動型の電圧／電流変換手段と、
前記電圧／電流変換手段の出力端に一端が接続され且つ他端が直接接地された積分コンデンサと、
前記Ｄ級増幅回路の出力段と、前記一端と、の間に接続された帰還抵抗と、
前記一端と、前記Ｄ級増幅回路の入力端と、の間に接続されたコンパレータと、
により構成されていることを特徴とする自励型発振回路。
【請求項２】
請求項１に記載の自励型発振回路において、
前記コンパレータはヒステリシスコンパレータであることを特徴とする自励型発振回路。
【請求項３】
請求項１又は２に記載の自励型発振回路と、
前記信号入力端子と、
前記Ｄ級増幅回路と、
前記信号出力端子と、
を備えることを特徴とするＤ級増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自励型発振回路及びＤ級増幅装置の技術分野に属し、より詳細には、ＰＷＭ（Pulse Width Modulation）駆動方式によりＤ級増幅回路を駆動するための自励型発振回路及びそれを備えたＤ級増幅装置の技術分野に属する。
【背景技術】
【０００２】
先ず図６を用いて、従来の自励型発振回路を用いてＰＷＭ駆動されるＤ級増幅装置の構成及び動作を説明する。なお図６は、従来のＤ級増幅装置の構成等を示すブロック図である。
【０００３】
図６（ａ）に例示するように、従来のＤ級増幅装置ＡＡは、信号入力端子ＩＮ側から、抵抗３０と、オペアンプ３１及び積分コンデンサ１１からなる積分回路ＣＣと、コンパレータ３２と、ゲートドライバ１３と、帰還抵抗１４と、ゲートドライバ１３により相補的に駆動されるスイッチング素子１５Ａ及び１５Ｂと、出力フィルタ１６と、接続点Ｃｚが接地された直流電源１７及び１８と、が接続されて構成され、その出力は信号出力端子ＯＵＴから出力される。このとき、図６（ａ）に示すＤ級増幅装置ＡＡでは、積分回路ＣＣとコンパレータ３２との組合せにより、ＰＷＭ駆動用の自励型発振回路としての発振動作とパルス幅変調動作とを同時に行う構成とされている。なお積分回路ＣＣとコンパレータ３２との組合せを、コンパレータ３２と遅延回路との組合せに代えてもよい。このような従来のＤ級増幅装置ＡＡと同等の積分回路を備えるＤ級増幅装置は、例えば下記特許文献１及び特許文献２にも開示されている。
【０００４】
ここで、図６（ａ）に例示するＤ級増幅装置ＡＡでは、積分コンデンサ１１の一端（図６（ａ）における左側の端子）は、オペアンプ３１の反転入力端子及び非反転入力端子を介して接地されているが、これはいわゆる「仮想的な」接地でしかない。一方、図６（ａ）に例示するＤ級増幅装置ＡＡをオーディオアンプとして用いる場合、その動作周波数（キャリア）は例えば数百キロヘルツと高いため、オペアンプ３１としては高速動作或いは超高速動作が可能な素子を用いる必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２０４５９０公報（例えば第４図）
【特許文献２】特開２００５−２６９５８０公報（例えば第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来のＤ級増幅装置ＡＡの構成によると、オペアンプ３１の周波数帯域が有限であるため、それが含まれる積分回路ＣＣの出力信号としての三角波に大きなノイズが必然的に含まれる。そしてこの結果として、信号出力端子ＯＵＴから出力される出力信号における歪みや音質低下をもたらすという問題点があった。
【０００７】
即ち、図６（ａ）に例示するオペアンプ３１と仮想的に接地された積分コンデンサ１１とを含む積分回路ＣＣにおいて、その積分対象は、出力フィルタ１６とスイッチング素子１５Ａ及び１５Ｂの出力段との間の接続点Ｃyから帰還抵抗１４を介して出力される信号である（図６（ｂ）上段の波形参照）。よって当該積分回路ＣＣは、例えば数百キロヘルツの高速で動作させられるだけでなく、接続点Ｃyからの例えば２０メガヘルツ程度の周波数を有する大振幅波形の信号が入力される。
【０００８】
ここで、積分回路ＣＣのインピーダンスについて考察すると、図６（ａ）に例示するように、積分回路ＣＣとしての入力信号は抵抗３０を介してオペアンプ３１の反転入力端子に入力されるが、この入力信号は同時に積分コンデンサ１１の反転入力端子にも入力（印加）される。このとき、オペアンプ３１のゲインが十分に高い周波数帯域では、上記反転入力端子と非反転入力端子とが仮想的に短絡することとなり、結果として両端子間が低インピーダンスとなる。しかしながらオペアンプ３１のゲインが低下する高周波数帯域では、反転入力端子と非反転入力端子との間のインピーダンスが上がってしまうことにより、積分コンデンサ１１に対する上記仮想的な接地状態が崩れることで積分精度が低下し、積分回路ＣＣの出力端子（図６（ａ）における接続点Ｃx）からの出力信号としての三角波の頂点部分（即ち、スイッチング素子１５Ａとスイッチング素子１５Ｂとがちょうど切り替わるタイミング）に、図６（ｂ）下段に例示するような大きなノイズＮが発生するのである。このノイズＮは、オペアンプ３１の反転入力端子と非反転入力端子との間のインピーダンスが高くなって、スイッチング素子１５Ａ及び１５Ｂの出力段からの高速大振幅波形の信号が積分コンデンサ１１を通じて接続点Ｃｘにスルーされてしまうことによっても助長される。そしてこの結果として、信号出力端子ＯＵＴから出力される出力信号における歪みや音質低下が発生する。
【０００９】
以上の通り、図６（ａ）に例示するＤ級増幅装置ＡＡでは、スイッチング素子１５Ａ及び１５Ｂから出力される信号が急峻な立ち上がり波形及び立下り波形を有しており、これに加えて高い周波数成分と大きな振幅を同時に有している。このため、この信号（接続点Ｃyからの信号）を、図６（ａ）の積分回路ＣＣでは高精度に積分できないのである。そしてこのような積分精度の低下は、一般に、Ｄ級増幅装置ＡＡにとって重要な微小領域の歪みを増大させる結果を招き、その音質を悪化させていたのである。
【００１０】
そこで、本発明は上記の問題点に鑑みて為されたもので、その課題の一例は、自励型発振回路を備えるＤ級増幅装置における音質を従来から更に向上させることが可能な自励型発振回路及びそれを備えたＤ級増幅装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、請求項１に記載の発明は、信号出力端子に接続されたスイッチング素子を含むＤ級増幅回路と、信号入力端子と、の間に接続される自励型発振回路において、入力端が前記信号入力端子に接続され且つ増幅素子を含む電流駆動型の電圧／電流変換手段と、前記電圧／電流変換手段の出力端に一端が接続され且つ他端が直接接地された積分コンデンサと、前記Ｄ級増幅回路の出力段と、前記一端と、の間に接続された帰還抵抗と、前記一端と、前記Ｄ級増幅回路の入力端と、の間に接続されたコンパレータと、により構成されている。
【００１２】
請求項１に記載の発明によれば、増幅素子を含む電流駆動型の電圧／電流変換手段とコンパレータとの間に一端が接続された積分コンデンサの他端が、増幅素子等を介さずに直接接地されている。そしてＤ級増幅回路の出力段に接続された帰還抵抗がその積分コンデンサの一端に接続されている。よって、当該積分コンデンサ及び当該帰還抵抗により増幅素子等を含まない積分回路を構成することができ、これが電圧／電流変換手段により高インピーダンスで電流駆動されることになるので、コンパレータに入力される信号におけるノイズを低減することができる。
【００１３】
上記の課題を解決するために、請求項２に記載の発明は、請求項１に記載の自励型発振回路において、前記コンパレータはヒステリシスコンパレータであるように構成される。
【００１４】
請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、積分コンデンサの一端とＤ級増幅回路の入力端に接続されたコンパレータがヒステリシスコンパレータであるので、Ｄ級増幅回路に入力される信号に含まれるノイズを更に低減することができる。
【００１５】
上記の課題を解決するために、請求項３に記載の発明は、請求項１又は２に記載の自励型発振回路と、前記信号入力端子と、前記Ｄ級増幅回路と、前記信号出力端子と、を備える。
【００１６】
請求項３に記載の発明によれば、請求項１又は２に記載の事例型発振回路を含むので、それを構成する積分コンデンサ及び帰還抵抗により増幅素子等を含まない積分回路を構成することができ、これが電圧／電流変換手段により高インピーダンスで電流駆動されることになるので、コンパレータに入力される信号におけるノイズを低減することができる。
【発明の効果】
【００１７】
本発明によれば、増幅素子等を含まない積分回路を構成することができ、それが電圧／電流変換手段により高インピーダンスで電流駆動されることになるので、コンパレータに入力される信号におけるノイズを低減することができる。
【００１８】
従って、当該ノイズに起因する歪みをより低減することで、Ｄ級増幅回路を用いたＤ級増幅装置の音質を従来から更に向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態に係るＤ級増幅装置の構成等を示すブロック図であり、（ａ）は当該Ｄ級増幅装置の構成を示すブロック図であり、（ｂ）はヒステリシスコンパレータの一例を示す回路図であり、（ｃ）はヒステリシスコンパレータの他の例を示すブロック図である。
【図２】実施形態に係るＤ級増幅装置の動作を示すタイミングチャートであり、（ａ）は入力信号が無信号時の動作を示すタイミングチャートであり、（ｂ）は正振幅期間の動作を示すタイミングチャートである。
【図３】実施形態に係るＤ級増幅装置における負振幅期間の動作を示すタイミングチャートである。
【図４】実施形態に係る電圧／電流変換部の構成を示す回路図であり、（ａ）は電圧／電流変換部の第一例を示す回路図であり、（ｂ）は電圧／電流変換部の第二例を示す回路図である。
【図５】実施形態に係る電圧／電流変換部の第三例を示す回路図である。
【図６】従来のＤ級増幅装置の構成等を示すブロック図であり、（ａ）は当該Ｄ級増幅装置の構成を示すブロック図であり、（ｂ）は当該Ｄ級増幅装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
次に、本発明を実施するための形態について、図１乃至図５を用いて説明する。なお以下に説明する実施形態は、自励型発振回路を含むＤ級増幅装置に対して本発明を適用した場合の実施の形態である。また、図１は実施形態に係るＤ級増幅装置の構成等を示すブロック図であり、図２及び図３は当該Ｄ級増幅装置の動作を示すタイミングチャートである。更に図４及び図５は、実施形態に係る電圧／電流変換部の構成を例示する回路図である。なお図１において、図６に示した従来のＤ級増幅装置ＡＡと同様の構成部材については、同様の部材番号を用いて説明する。
【００２１】
図１（ａ）に示すように、実施形態に係るＤ級増幅装置Ａは、信号入力端子ＩＮ側から、電圧／電流変換手段の一例としての電圧／電流変換部１０と、積分コンデンサ１１と、ヒステリシスコンパレータ１２と、ゲートドライバ１３と、帰還抵抗１４と、ゲートドライバ１３により相補的に駆動されるスイッチング素子１５Ａ及び１５Ｂと、出力フィルタ１６と、接続点Ｃ３が接地された直流電源１７及び１８と、が接続されて構成され、その出力は信号出力端子ＯＵＴから出力される。
【００２２】
なお電圧／電流変換部１０は、信号入力端子ＩＮから入力される入力信号の極性に対応させて、反転電圧／電流変換部として構成してもよい。電圧／電流変換部１０の具体的な回路構成については、後ほど図４及び図５を用いて例示しつつ、説明する。更に積分コンデンサ１１は、複数の異なる容量のコンデンサを並列に接続することにより構成してもよい。
【００２３】
またヒステリシスコンパレータ１２は正帰還が施されたコンパレータであり、その入力信号の変動がその出力信号におけるノイズとして現れることを防止すべく、コンパレータとしての閾値を二つ備えるコンパレータである。ヒステリシスコンパレータ１２として具体的には、図１（ｂ）に例示するように、反転入力端子が例えば接地されたコンパレータ２３と、コンパレータ２３の非反転入力端子とヒステリシスコンパレータ１２の入力端子２０との間に接続された抵抗２１と、コンパレータ２３の（即ちヒステリシスコンパレータ１２の）出力端子２４とその非反転入力端子との間に接続されてコンパレータ２３に対して正帰還を施す抵抗２２と、により構成されている。なおヒステリシスコンパレータ１２を、図１（ｃ）に例示するようなロジック回路としての比較部２５と遅延部２６とにより構成することもできる。
【００２４】
図１（ａ）に示す構成において電圧／電流変換部１０は、信号入力端子ＩＮに入力信号として印加される電圧の変化を電流の変化に変換し、ヒステリシスコンパレータ１２に出力する。
【００２５】
一方、積分コンデンサ１１と、当該ヒステリシスコンパレータ１２と、帰還抵抗１４と、により実施形態に係る自励型発振回路ＳＢが形成されている。この自励型発振回路ＳＢにおいて積分コンデンサ１１は、電圧／電流変換部１０とヒステリシスコンパレータ１２との接続点Ｃ１にその一端が接続されている。またその他端は、図６に例示した従来の積分コンデンサ１１とは異なり、オペアンプ等の能動素子を介さずに、直接接地されている。帰還抵抗１４は、出力フィルタ１６とスイッチング素子１５Ａ及び１５Ｂの出力段との間の接続点Ｃ２と、電圧／電流変換部１０とヒステリシスコンパレータ１２との接続点（換言すれば、積分コンデンサ１１の一端）Ｃ１と、の間に接続されている。
【００２６】
実施形態に係る自励型発振回路ＳＢは、信号入力端子ＩＮに入力される入力信号の電圧に比例した大きさの電流を生成し、ゲートドライバ１３に出力する。ゲートドライバ１３は自励型発振回路ＳＢからの電流に基づき、直流電源１７及び１８を電圧源としてスイッチング素子１５Ａ及び１５Ｂを相補的に駆動する。出力フィルタ１６はスイッチング素子１５Ａ及び１５Ｂからの出力信号における不要な高周波成分を除去し、信号出力端子ＯＵＴに出力する。以上の動作により、Ｄ級増幅装置Ａとしての出力信号が信号出力端子ＯＵＴから出力される。なお、自励型発振回路ＳＢからの電流を用いた上述のゲートドライバ１３、スイッチング素子１５Ａ及び１５Ｂ、出力フィルタ１６並びに直流電源１７及び１８夫々の動作自体は、図６（ａ）を用いて説明した従来のＤ級増幅装置ＡＡにおけるゲートドライバ１３、スイッチング素子１５Ａ及び１５Ｂ、出力フィルタ１６並びに直流電源１７及び１８夫々の動作と同様である。
【００２７】
以上の動作において自励型発振回路ＳＢは、それ自体でいわゆる反転アンプとして機能する。この自励型発振回路ＳＢは、低域周波数帯域において十分大きな増幅度を有している。このような自励型発振回路ＳＢを用い、更に電圧／電流変換部１０として精度が高い回路構成を用いることにより、帰還抵抗１４の両端に発生する電圧の平均値（低周波の電圧）は、信号入力端子ＩＮに入力される入力信号の電圧に対して高い精度で比例することになる。これにより実施形態に係るＤ級増幅装置Ａ全体としては、低歪み率及び高安定度が実現可能となるのである。
【００２８】
次に、実施形態に係る自励型発振回路ＳＢの動作について、より詳細に図２及び図３を用いて説明する。なお、図２及び図３に夫々例示するタイミングチャートにおける時間軸（横軸）のスケールは、全て同一である。
【００２９】
先ず、信号入力端子ＩＮからの入力信号がいわゆる無信号時である場合の自励型発振回路ＳＢの動作について、図２（ａ）を用いて説明する。なお上記「無信号時」とは、信号入力端子ＩＮからの入力信号がプラスの振幅もマイナスの振幅も有していない期間をいう。また図２（ａ）は、当該無信号時における自励型発振回路ＳＢを中心としたＤ級増幅装置Ａの動作を示すタイミングチャートである。
【００３０】
図２（ａ）に示すように、無信号時のあるタイミングＴ０１においてスイッチング素子１５ＡのゲートＧＡがオンとなり、スイッチング素子１５ＢのゲートＧＢがオフとなったとき、帰還抵抗１４に電流Ｉ１４が流れ、これにより積分コンデンサ１１の端子電圧（換言すれば、接続点Ｃ１の電圧）が上昇する。次に、ヒステリシスコンパレータ１２における二つの閾値のうち上側の閾値に積分コンデンサ１１の端子電圧が到達すると、ヒステリシスコンパレータ１２の出力信号Ｃ１２が反転される。これによりゲートドライバ１３は、タイミングＴ０２においてスイッチング素子１５ＡのゲートＧＡをオフとし、スイッチング素子１５ＢのゲートＧＢをオフとする。すると、帰還抵抗１４の電流Ｉ１４が反転され、タイミングＴ０２以降積分コンデンサ１１の端子電圧は低下する。その後、積分コンデンサ１１の端子電圧がタイミングＴ０３においてヒステリシスコンパレータ１２における二つの閾値のうち下側の閾値に到達すると、ヒステリシスコンパレータ１２の出力信号Ｃ１２が再度反転される。これによりゲートドライバ１３は、タイミングＴ０３においてスイッチング素子１５ＢのゲートＧＢをオフとし、スイッチング素子１５ＡのゲートＧＡをオンとする。信号入力端子ＩＮからの入力信号が無信号時には、以上の一連の動作が交互に繰り返されることにより、自励型発振回路ＳＢとしての自励型発振動作が実現される。この期間の接続点Ｃ２の電圧のデューティ比はちょうど５０％となる。よって出力フィルタ１６を介した信号出力端子ＯＵＴからの出力信号の電圧ＶＯＵＴは、図２（ａ）に示すように０ボルトを保つことになる。
【００３１】
次に、信号入力端子ＩＮからの入力信号がプラスの振幅を有する期間の自励型発振回路ＳＢの動作について、図２（ｂ）を用いて説明する。なお以下の説明において、信号入力端子ＩＮからの入力信号がプラスの振幅を有する期間を「正振幅期間」と称する。また図２（ｂ）は、当該正振幅期間における自励型発振回路ＳＢを中心としたＤ級増幅装置Ａの動作を示すタイミングチャートである。
【００３２】
図２（ｂ）に示すように、正振幅期間においては、信号入力端子ＩＮからの入力信号は電圧／電流変換部１０によりマイナス電流へ変換される。一方、正振幅期間内のあるタイミングＴ１１においてスイッチング素子１５ＡのゲートＧＡがオンとなり、スイッチング素子１５ＢのゲートＧＢがオフとなると、帰還抵抗１４に電流Ｉ１４が流れ、これにより無信号時と同様に積分コンデンサ１１の端子電圧は上昇する。この時、電流／電圧変換部１０からの上記マイナス電流は積分コンデンサ１１に流れる電流と逆方向に流れることになる。そのため積分コンデンサ１１の充電電流が減少することになり、これにより積分コンデンサ１１の端子間の電圧上昇率が図２（ａ）に例示する無信号時よりも減少する（図２（ｂ）符号「Ｃ１」参照）。よって、積分コンデンサ１１の端子電圧がタイミングＴ１１以降ヒステリシスコンパレータ１２の上記上側の閾値に到達するまでの時間が図２（ａ）に例示する無信号時よりも長くなる（図２（ｂ）符号「Ｃ１」参照）。次に、当該上側の閾値に積分コンデンサ１１の端子電圧が到達したタイミングＴ１２において、ヒステリシスコンパレータ１２の出力信号Ｃ１２が反転されると、これによりゲートドライバ１３は、スイッチング素子１５ＢのゲートＧＢをオンとし、スイッチング素子１５ＡのゲートＧＡをオフとする。すると、帰還抵抗１４の電流Ｉ１４が反転され、積分コンデンサ１１の端子電圧が低下する。この時、電圧／電流変換部１０の出力電流は積分コンデンサ１１に対して放電方向なので、タイミングＴ１２の積分コンデンサ１１の電圧低下率が図２（ａ）に例示する無信号時よりも大きくなる（図２（ｂ）符号「Ｃ１」参照）。これにより、積分コンデンサ１１の端子電圧がタイミングＴ１２以降ヒステリシスコンパレータ１２の上記下側の閾値に到達するまでの時間が図２（ａ）に例示する無信号時よりも短くなる（図２（ｂ）符号「Ｃ１」参照）。そして、当該下側の閾値に積分コンデンサ１１の端子電圧が到達したタイミングＴ１３において、ヒステリシスコンパレータ１２の出力信号Ｃ１２が再度反転されると、これによりゲートドライバ１３は、スイッチング素子１５ＢのゲートＧＢをオフとし、スイッチング素子１５ＡのゲートＧＡをオンとする。上記正振幅期間においては、以上の一連の動作が交互に繰り返されることにより、出力フィルタ１６を介した信号出力端子ＯＵＴからの出力信号の電圧ＶＯＵＴは、図２（ｂ）に示すようにプラスの値を有することになる。
【００３３】
最後に、信号入力端子ＩＮからの入力信号がマイナスの振幅を有する期間の自励型発振回路ＳＢの動作について、図３を用いて説明する。なお以下の説明において、信号入力端子ＩＮからの入力信号がマイナスの振幅を有する期間を「負振幅期間」と称する。また図３は、当該負振幅期間における自励型発振回路ＳＢを中心としたＤ級増幅装置Ａの動作を示すタイミングチャートである。
【００３４】
図３に示すように、負振幅期間においては、信号入力端子ＩＮからの入力信号は電圧／電流変換部１０によりプラス電流へ変換される。一方、負振幅期間内のあるタイミングＴ２１においてスイッチング素子１５ＡのゲートＧＡがオンとなり、スイッチング素子１５ＢのゲートＧＢがオフとなると、帰還抵抗１４に電流Ｉ１４が流れ、これにより無信号時と同様に積分コンデンサ１１の端子電圧は上昇する。この時、電流／電圧変換部１０からの上記プラス電流は積分コンデンサ１１に流れる電流と同方向に流れることになる。そのため積分コンデンサ１１の充電電流が増大することになり、これにより積分コンデンサ１１の端子間の電圧上昇率が図２（ａ）に例示する無信号時よりも増大する（図３符号「Ｃ１」参照）。よって、積分コンデンサ１１の端子電圧がタイミングＴ２１以降ヒステリシスコンパレータ１２の上記上側の閾値に到達するまでの時間が図２（ａ）に例示する無信号時よりも短くなる（図３符号「Ｃ１」参照）。次に、当該上側の閾値に積分コンデンサ１１の端子電圧が到達したタイミングＴ２２において、ヒステリシスコンパレータ１２の出力信号Ｃ１２が反転されると、これによりゲートドライバ１３は、スイッチング素子１５ＢのゲートＧＢをオンとし、スイッチング素子１５ＡのゲートＧＡをオフとする。すると、帰還抵抗１４の電流Ｉ１４が反転され、積分コンデンサ１１の端子電圧が減少する。この時、電圧／電流変換部１０の出力電流は積分コンデンサ１１に対して充電方向なので、タイミングＴ２２以降の積分コンデンサ１１の電圧低下率が図２（ａ）に例示する無信号時よりも小さくなる（図３符号「Ｃ１」参照）。これにより、積分コンデンサ１１の端子電圧がタイミングＴ２２以降ヒステリシスコンパレータ１２の上記下側の閾値に到達するまでの時間が図２（ａ）に例示する無信号時よりも長くなる（図３符号「Ｃ１」参照）。そして、当該下側の閾値に積分コンデンサ１１の端子電圧が到達したタイミングＴ２３において、ヒステリシスコンパレータ１２の出力信号Ｃ１２が再度反転されると、これによりゲートドライバ１３は、スイッチング素子１５ＢのゲートＧＢをオフとし、スイッチング素子１５ＡのゲートＧＡをオンとする。上記負振幅期間においては、以上の一連の動作が交互に繰り返されることにより、出力フィルタ１６を介した信号出力端子ＯＵＴからの出力信号の電圧ＶＯＵＴは、図３に示すようにマイナスを値を有することになる。
【００３５】
以上図２及び図３において説明した実施形態に係る自励型発振回路ＳＢの構成及び動作によれば、積分コンデンサ１１が増幅素子等を介さずに直接接地されており、帰還抵抗１４がその積分コンデンサ１１の一端の接続点Ｃ１に接続されている。よって、積分コンデンサ１１及び帰還抵抗１４により増幅素子等を含まない積分回路を構成することができ、これが電圧／電流変換部１０により高インピーダンスで電流駆動されることになるので、ヒステリシスコンパレータ１２の入力信号における三角波の頂点部分のノイズ（図６（ｂ）符号Ｎ参照）を低減することができる。
【００３６】
次に、上記電圧／電流変換部１０の具体的な回路構成について、図４及び図５を用いて例示しつつ説明する。
【００３７】
上述したように、実施形態に係るＤ級増幅装置Ａを構成する電圧／電流変換部１０に求められる要件は、信号入力端子ＩＮに入力された入力信号の電圧を高精度に電流に変換して出力できることに加えて、積分コンデンサ１１が接続されている接続点Ｃ１から見て高インピーダンスであることである。これらの要件を満たす電圧／電流変換部１０の具体的な回路構成の例としては、例えば図４及び図５に示される三つの回路構成が挙げられる。なお図４及び図５に示す回路構成の夫々自体は、電圧／電流変換部を構成する回路構成としては従来から知られているものであるが、これらはいずれも上述した実施形態に係る電圧／電流変換部１０に求められる要件を全て具備しているものである。
【００３８】
始めに、実施形態に係る電圧／電流変換部１０の回路構成の第一例について、図４（ａ）を用いて説明する。
【００３９】
当該第一例としては、図４（ａ）に例示するように、トランジスタ等の能動素子３５乃至３９と、抵抗４０乃至４７と、電流源５０及び５１と、ダイオード５５及び５６と、コンデンサ５７と、により構成される電圧／電流変換部１０が挙げられる。この構成においてＤ級増幅装置Ａとしての入力信号は信号入力端子ＩＮに夫々印加され、それが電流変換されて接続点Ｃ１に出力される。この図４（ａ）に例示する回路構成の電圧／電流変換部１０は、電圧／電流の変換精度が高く、広帯域であり、更に部品点数が少なく抑えられ、接続点Ｃ１から見た電圧／電流変換部１０としてのインピーダンスが広い周波数帯域に渡って高い、という特長を有する。これに対し、接続点Ｃ１に出力される電流の変化分が電流源５０及び５１を含む電源部に流れてしまうという弱点を有している。
【００４０】
次に、実施形態に係る電圧／電流変換部１０の回路構成の第二例について、図４（ｂ）を用いて説明する。
【００４１】
当該第二例としては、図４（ｂ）に例示するように、トランジスタ等の能動素子６０乃至６７と、抵抗７０乃至８１と、電流源８５乃至８８と、コンデンサ８９と、により構成される電圧／電流変換部１０が挙げられる。この構成においてＤ級増幅装置Ａとしての入力信号は信号入力端子ＩＮに夫々印加され、それが電流変換されて接続点Ｃ１に出力される。この図４（ｂ）に例示する回路構成の電圧／電流変換部１０は、図４（ａ）に例示する回路構成の電圧／電流変換部１０と同様の、電圧／電流の変換精度が高く、広帯域であり、接続点Ｃ１から見た電圧／電流変換部１０としてのインピーダンスが広い周波数帯域に渡って高い、という特長に加えて、接続点Ｃ１に出力される電流の変化分が電流源８７及び８８を含む電源部に流れない完全差動型であるという特長を有している。これに対し、図４（ｂ）から明らかなように他の例の電圧／電流変換部１０よりも部品点数が多いという弱点を有している。
【００４２】
最後に、実施形態に係る電圧／電流変換部１０の回路構成の第三例について、図５を用いて説明する。
【００４３】
当該第三例としては、図５に例示するように、オペアンプ９０並びにトランジスタ等の能動素子９１及び９２と、抵抗９３乃至１０１と、ダイオード１０２及び１０３と、コンデンサ１０４と、により構成される電圧／電流変換部１０が挙げられる。この構成においてＤ級増幅装置Ａとしての入力信号は信号入力端子ＩＮに夫々印加され、それが電流変換されて接続点Ｃ１に出力される。この図５に例示する回路構成の電圧／電流変換部１０は、電圧／電流の変換精度が高く、部品点数が少なく、接続点Ｃ１から見た電圧／電流変換部１０としてのインピーダンスが広い周波数帯域に渡って高い、という特長を有している。これに対し、図４（ａ）に例示する回路構成の電圧／電流変換部１０と同様の、接続点Ｃ１に出力される電流の変化分が電流源５０及び５１を含む電源部に流れてしまうという弱点を有している。
【００４４】
以上例示した三つの回路構成は、当該電圧／電流変換部１０を備えるＤ級増幅装置Ａを実際に設計する場合に、上述した特長と弱点を考慮しつつ、適宜選択されて採用されるべきものである。
【００４５】
以上説明したように、実施形態に係るＤ級増幅装置Ａの構成及び動作によれば、積分コンデンサ１１及び帰還抵抗１４により増幅素子等を含まない積分回路が構成され、これが電圧／電流変換部１０により高インピーダンスで電流駆動されるので、ヒステリシスコンパレータコンパレータ１２の入力信号におけるノイズを低減することができる。
【００４６】
従って、当該ノイズに起因する歪みをより低減することで、Ｄ級増幅装置Ａの音質を従来から更に向上させることができる。
【００４７】
また、積分コンデンサ１１の一端が接続された接続点Ｃ１とゲートドライバ１３との間に接続されたコンパレータがヒステリシスコンパレータ１２であるので、ゲートドライバ１３に入力される信号に含まれるノイズを更に低減することができる。
【００４８】
なお、実施形態に係る電圧／電流変換部１０の回路構成の例を図４及び図５に三つ挙げたが、これら以外でも、上述した電圧／電流変換部１０に求められる要件を全て備える回路構成であれば、どのような回路構成をもって電圧／電流変換部１０を構成しても、実施形態に係るＤ級増幅装置Ａとしての音質向上の効果を得ることができる。
【産業上の利用可能性】
【００４９】
以上夫々説明したように、本発明はＤ級増幅装置の分野に利用することが可能であり、特に高音質化が望まれるＤ級増幅装置の分野に適用すれば特に顕著な効果が得られる。
【符号の説明】
【００５０】
１０    電圧／電流変換部
１１    積分コンデンサ
１２    ヒステリシスコンパレータ
１３    ゲートドライバ
１４    帰還抵抗
１５Ａ、１５Ｂ    スイッチング素子
１６    出力フィルタ
１７、１８    直流電源
２０    入力端子
２１、２２、３０、４０、４１、４２、４３、４４、４５、４６、４７、７０、７１、７２、７３、７４、７５、７６、７７、７８、７９、８０、８１、９３、９４、９５、９６、９７、９８、９９、１００、１０１    抵抗
２３、３２    コンパレータ
２４    出力端子
２５    比較部
２６    遅延部
３１、９０    オペアンプ
３５、３６、３７、３８、３９、６０、６１、６２、６３、６４、６５、６６、６７、９１、９２    能動素子
５０、５１、８５、８６、８７、８８    電流源
５５、５６、１０２、１０３    ダイオード
５７、８９、１０４    コンデンサ
Ａ、ＡＡ    Ｄ級増幅装置
ＧＡ、ＧＢ    ゲート
ＩＮ    信号入力端子
ＯＵＴ    信号出力端子
ＳＢ    自励型発振回路
Ｉ１４    電流
Ｃ１、Ｃ２、Ｃ３、Ｃｘ、Ｃｙ、Ｃｚ    接続点
Ｃ１２    出力信号
ＣＣ    積分回路
Ｎ    ノイズ
【図１】
2012060613.tif 000003
【図２】
2012060613.tif 000004
【図３】
2012060613.tif 000005
【図４】
2012060613.tif 000006
【図５】
2012060613.tif 000007
【図６】
2012060613.tif 000008