(57)【要約】【課題】  所望の動作速度を確保しつつ、記録ヘッド基板のサイズの増加を抑制する。【解決手段】  第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板。前記複数の記録素子基板を所定数に分割し、分割したグループ毎に対応して、前記第１のクロック信号を供給する信号線が接続されている第１の入力部と、前記所定数より少ない数に分割し、分割したグループ毎に対応して、前記第２のクロック信号を供給する信号線が接続されている第２の入力部とを備える。【選択図】  図６
2012000953.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板であって、
前記複数の記録素子基板を所定数に分割し、分割したグループ毎に対応して、前記第１のクロック信号を供給する信号線が接続されている第１の入力部と、
前記所定数より少ない数に分割し、分割したグループ毎に対応して、前記第２のクロック信号を供給する信号線が接続されている第２の入力部とを備えることを特徴とする記録ヘッド基板。
【請求項２】
第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板であって、
前記複数の記録素子基板を所定数に分割し、分割したグループ毎に対応して、前記第１のクロック信号を供給する信号線が接続されている第１の入力部と、
前記所定数より大きい数に分割し、分割したグループ毎に対応して、前記第２のクロック信号を供給する信号線が接続されている第２の入力部とを備えることを特徴とする記録ヘッド基板。
【請求項３】
前記データ供給回路は、第１のクロック信号に基づいて記録データを入力するシフトレジスタを備えることを特徴とする請求項１または請求項２に記載の記録ヘッド基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録素子基板を基板上に複数備える記録ヘッ基板に関し、特に記録素子基板への信号伝送に関するものである。
【背景技術】
【０００２】
特許文献１には、記録素子基板を同一基板上に複数備える記録ヘッドが開示されている。特許文献２には、記録素子基板に記録素子に印加するパルス信号を生成する回路を備えることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２９６６３８号公報
【特許文献２】特開２００１−２４６７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
記録素子への高速なデータ転送に対応するために、低振幅差動データ転送方式（ＬＶＤＳ）が有効である。しかしながら、このデータ転送方法において、従来技術を用いると、記録素子基板の数が多い場合には、以下の理由でデータ転送の高速化が達成できない。
【０００５】
この理由は、記録素子基板の数の増加に従って、入力振幅が減少するためである。これは、ＬＶＤＳ信号線に接続される負荷である容量が増加すると、伝送線路のインピーダンスが減少するためである。また、ＬＶＤＳレシーバは、入力振幅が小さくなるに従い、動作速度が遅くなる。一方で、ＬＶＤＳレシーバの数を増加すると、ＬＶＤＳレシーバを実装するための面積が増加する。また、信号線の端子の数が増加する。このために、記録ヘッド基板のサイズが大型化し、コストアップになる。
【０００６】
本発明は、上記課題に鑑みてなされ、その目的は、所望の動作速度を確保しつつ、記録ヘッド基板のサイズの増加を抑制する記録ヘッド基板を提供することである。
【課題を解決するための手段】
【０００７】
本発明の記録ヘッド基板は、第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板であって、前記複数の記録素子基板を所定数に分割し、分割したグループ毎に対応して、前記第１のクロック信号を供給する信号線が接続されている第１の入力部と、前記所定数より少ない数に分割し、分割したグループ毎に対応して、前記第２のクロック信号を供給する信号線が接続されている第２の入力部とを備えることを特徴とする。
【０００８】
本発明の別の記録ヘッド基板は、第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板であって、前記複数の記録素子基板を所定数に分割し、分割したグループ毎に対応して、前記第１のクロック信号を供給する信号線が接続されている第１の入力部と、前記所定数より大きい数に分割し、分割したグループ毎に対応して、前記第２のクロック信号を供給する信号線が接続されている第２の入力部とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の記録素子基板を備えた記録ヘッドにおいて、複数の記録素子基板へ信号供給を実現するとともに記録ヘッドが備える信号の端子の数を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態における記録ヘッドの図である。
【図２】実施形態における記録素子基板のブロック図である。
【図３】実施形態における信号のタイミングチャートである。
【図４】実施形態における信号入力部の説明図である。
【図５】実施形態における信号のパラメータと記録素子基板の接続数の関係を説明する図である。
【図６】第１の実施形態における記録素子基板の接続形態を説明する図である。
【図７】第２の実施形態における記録素子基板の接続形態を説明する図である。
【図８】第３の実施形態における記録素子基板の接続形態を説明する図である。
【発明を実施するための形態】
【００１１】
図１は、本発明のラインヘッド（記録ヘッド）１００を示す図である。複数の記録素子基板１０１は支持部材１０３上に所定方向に配置される。記録素子基板１０１は、記録ヘッド基板（配線基板）１０２に複数備えられており、ワイヤボンディング等により電気的に接続される。記録ヘッド基板１０２は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）やＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）やセラミックの配線体等の電気配線構造をもつ。
【００１２】
図２は、図１の記録素子基板１０１のブロック図である。ＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）レシーバ２１０はそれぞれ、ＣＬＫ信号、ＤＡＴＡ信号、ＨＣＬＫ信号の各差動信号を入力して、シングエンドの信号に変換する。記録データ供給回路２０８は、シフトレジスタおよびラッチを備え、ＣＬＫ信号（第１のクロック信号）に同期したＤＡＴＡ信号をシフトレジスタに入力する。シフトレジスタの各ビットの出力はラッチ回路に入力され、ＬＴ信号により保持さる。ラッチ回路は、記録データ信号２０６を出力する。ブロック選択回路２０７は、シフトレジスタ、ラッチおよびデコーダを備える。記録データ供給回路２０８のシフトレジスタから出力されるシリアルデータが、ＣＬＫ信号に同期して、ブロック選択回路２０７のシフトレジスタに入力さる。ＬＴ信号によりデータが保持された後、デコーダへ出力される。デコーダは入力信号に基づきブロック選択信号２０５を１つ出力する。このため、ＣＬＫ信号の周波数が高いほど、単位時間あたりの記録データを多く転送することができる。
【００１３】
ＡＮＤ回路２０４は、ブロック選択信号２０５および記録データ信号２０６との論理積をとるである。ＡＮＤ回路の出力は記録素子駆動回路２０１に入力され、記録素子駆動回路２０１は記録素子２０２、記録素子２０２の通電を制御するパワートランジスタで構成される。ヒート生成回路２０９は、シフトレジスタからのシリアル出力およびＬＴ信号を入力し、ＨＣＬＫ信号を入力する。
【００１４】
ヒート生成回路２０９ではシフトレジスタのシリアルデータをＬＴ信号に従ってデータをラッチする。ヒート生成回路はカウンタ等で構成されており、ラッチされたデータに基づきＨＣＬＫ信号（第２のクロック信号）のパルス数をカウントすることで、記録素子を駆動する期間（タイミング）を定めるヒートパルスを生成する。このように、ＨＣＬＫ信号は、ヒート生成回路２０９の基準クロック信号として使用される。このヒートパルスを駆動信号として用いることでインクを吐出する。ヒート生成回路２０９は、インクを吐出する量を制御するために、ヒートパルスのパルス幅を制御する。このため、ＨＣＬＫ信号の周波数が高いほど、パルス幅をきめ細かく制御できる。
【００１５】
図３は記録素子基板に入力される信号のタイミングを示す。以下図３のタイミングを参照して図２の回路の動作を説明する。
【００１６】
ＤＡＴＡ信号、ＣＬＫ信号およびＨＣＬＫ信号は、記録素子基板に差動信号で入力されるが、図３では片側の信号線のみのタイミングを示すものである。ＤＡＴＡ信号はＣＬＫ信号に同期して記録素子基板１０１に入力されＬＶＤＳレシーバによりシングルエンド信号に変換される。ＤＡＴＡ信号は記録データ信号、ブロック選択信号、ヒートパルスの情報などで構成されておりシリアルデータとして入力される。ＤＡＴＡ信号はＣＬＫ信号の立ち上がりおよび立下りの遷移のタイミングでシフトレジスタに取り込まれる。ＤＡＴＡ信号のヒートパルスの情報に基づいて、ＨＣＬＫ信号のパルス数をヒート生成回路でカウントし、ヒートパルスＨＥ信号を生成する。ここでは一回の記録動作を行うために短いパルと長いパルスで構成されるダブルパルスを示す。
【００１７】
ヒートパルスの印加時間は、記録素子に与えるエネルギ量を決める。インクジェットの場合、このエネルギ量が吐出されるインクの液滴量や吐出速度に大きく影響を与え印字の品位に影響をあたえる。また過剰なエネルギの印加は記録素子の耐久性を低下させるものである。記録素子に印加される電圧の変動や抵抗値のばらつき、さらにインクの温度の変化に応じて高精度に記録素子にヒートパルスを印加することが高品位、高耐久な印字を行ううえで重要である。高精度にヒートパルスを印加するためにはヒートパルスの時間分解能を上げることが有効である。ヒートパルスの時間分解能はＨＣＬＫ信号の周期で決まるため、ＨＣＬＫの周波数を上げることで高品位、高耐久印字が実現できる。
【００１８】
図３（Ｂ）は、図３（Ａ）の点線部のタイミングチャートを拡大したものである。本例の場合、ＣＬＫ信号の立ち上がりと立ち下りの両方の遷移タイミングでＤＡＴＡ信号を取り込むものである。ＤＡＴＡ信号を安定に取り込むためには、ＣＬＫ信号の遷移を基準としてＤＡＴＡ信号が安定している時間マージンであるセットアップタイムＴｓとホールドタイムＴｈを十分確保することが必要である。Ｔｓ、ＴｈはＣＬＫ信号やＤＡＴＡ信号単独の周期（遷移タイミング）Ｔｃ１、Ｔｃ２に比べ短くなる。記録素子基板が入力できるＣＬＫ信号とＤＡＴＡ信号の転送速度は、ＬＶＤＳレシーバの動作可能周波数に比べセットアップタイムとホールドタイムのマージンを確保するために低いものとなる。
【００１９】
以下に複数の記録素子基板の信号を共通に接続した時の信号の周波数について説明する。図４（Ａ）は、図２の記録素子基板１０１におけるＬＶＤＳ信号入力部を簡略に示したものである。ＬＶＤＳレシーバ４０１は、ＣＬＫ信号を受信する。ＬＶＤＳレシーバ４０２は、ＤＡＴＡ信号を受信する。ＬＶＤＳレシーバ４０３は、ＨＣＬＫ信号を入力する。ＬＶＤＳレシーバの入力は差動信号であるが、説明を簡単にするために、差動の対となる２本の線を１本の線で省略して示す。図４（Ｂ）はヘッド基板上でｎ個の記録素子基板のＣＬＫ信号およびＨＣＬＫ信号を接続したものを示し、ヘッド外部と各１端子づつと接続端子を持つものである。ＤＡＴＡ信号は個別にＤ１〜Ｄｎまで個別にヘッド外部との接続端子をもつ。
【００２０】
図５（Ａ）に、ＬＶＤＳ信号を複数の基板で共通接続したときの記録素子基板の数と入力端子でのＬＶＤＳ信号の振幅の関係を示したものである。接続数が増加すると共通信号線につく負荷容量が増加しインピーダンスが低下することで入力振幅が減少する。ＬＶＤＳレシーバは入力振幅が減少すると入力可能な動作周波数が減少する特性をもつ。このため、図５（Ｂ）のＨＣＬＫ信号に示すように、接続数の増加に対し伝送できる周波数が低下する傾向をもつ。ＣＬＫ信号は前述のようにＤＡＴＡ信号との同期によるマージンが必要なため、ＬＶＤＳの入力可能な周波数に対し低くなり、同一接続数におけるＨＣＬＫ信号の伝送可能周波数にくらべＣＬＫ信号の伝送可能周波数は低くなる。
【００２１】
（第１の実施形態）
図６（Ａ）は、第１の実施形態のヘッド基板１０２における記録素子基板１０１の接続形態を説明する図である。Ｄ１〜Ｄ１８は各記録素子基板１０１のＤＡＴＡ信号線が接続される電極である。図１において接続電極１０４に配置される。ＨＣＬＫは各記録素子基板１０１のＨＣＬＫ信号が共通に接続される電極である。１８個の記録素子基板１０１を３つのグループに分割し、ＣＬＫ信号がグループ毎に接続される。ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、それぞれのグループ内で共通に接続される。このように、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３はグループに対応して供給される。これら、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＨＣＬＫも、図１において接続電極１０４に配置される。
【００２２】
この接続における伝送可能周波数と接続数の関係を示したものを図６（Ｂ）に示す。各曲線上の丸印における周波数が、ＣＬＫ信号およびＨＣＬＫ信号に必要な周波数である。記録ヘッドとの接続をとる信号端子の数は接続信頼性を確保する上ではなるべく少ないほうが好ましいため、なるべく共通接続数を増やすことが必要である。各信号に必要な周波数が決定すると、各周波数と曲線の交点がその信号で接続できる最大の記録素子の基板数になる。
【００２３】
この図６は、ＣＬＫ信号に対して高い周波数が要求される場合であり、ＣＬＫ信号を共通に接続する素子基板の数は６個、ＨＣＬＫ信号を共通に接続する素子基板の数は１８個である。このような要求は、言換えるならば、駆動パルスの分解能の高さより、単位時間あたりの記録データの転送量が優先される場合である。
【００２４】
以上のような構成により、記録データの転送量を多くできるとともに、２種類のクロック信号を安定に供給しかつ記録ヘッドでの端子数を削減できる。
【００２５】
（第２の実施形態）
図７（Ａ）は、第２の実施形態のヘッド基板１０２における記録素子基板１０１の接続形態を説明する図である。第１の実施形態の同様の内容は説明を省き、相違する点について説明する。図７（Ｂ）において、ＨＣＬＫ信号に必要な周波数はＣＬＫ信号に比べ高い場合を示す。この場合、ＣＬＫ信号が共通に接続される記録素子基板の数は１８である。一方、ＨＣＬＫ信号に対して高い周波数が要求される場合であり、ＨＣＬＫ信号が共通に接続される記録素子基板の数は６である。このような要求は、言換えるならば、単位時間あたりの記録データの転送量より、駆動パルスの分解能の高さが優先される場合である。なお、ＨＣＬＫ１、ＨＣＬＫ２、ＨＣＬＫ３、ＣＬＫは、図１において接続電極１０４に配置される。
【００２６】
以上のような構成により、高い分解能の駆動パルスを生成できるとともに、２種類のクロック信号を安定に供給しかつ記録ヘッドでの端子数を削減できる。
【００２７】
（第３の実施形態）
図８（Ａ）は、第３の実施形態のヘッド基板１０２における記録素子基板１０１の接続形態を説明する図である。第１、第２の実施形態の同様の内容は説明を省き、相違する点について説明する。図８（Ｂ）においてＨＣＬＫ信号に必要な周波数はＣＬＫ信号に比べ高く、ＨＣＬＫ信号とＣＬＫ信号について信号線に共通に接続される素子基板の数は、同数である場合を示す。この場合、ＨＣＬＫ信号とＣＬＫ信号の接続する素子基板の数がともに６である。
【００２８】
以上のような構成により、ＨＣＬＫ信号およびＣＬＫ信号に必要な周波数に応じて最大の共通の接続チップ数選択することで、高速の信号を記録素子に安定に供給しかつ記録ヘッドでの端子数を削減できる。
【００２９】
（その他の実施形態）
以上、第１の実施形態から第３の実施形態まで説明したが、上述の実施形態で説明した接続数に限定しない。第１の実施形態において、ＨＣＬＫ信号に対して少し、高い周波数が要求される場合であれば、ＨＣＬＫ信号の端子を２つ設けて、共通に接続される記録素子基板の数は９にしても構わない。同様に、第２の実施形態において、ＣＬＫ信号に対して少し、高い周波数が要求される場合であれば、ＣＬＫ信号の端子を２つ設けて、共通に接続される記録素子基板の数は９にしても構わない。
【００３０】
また、上述したデバイスは記録ヘッドについて説明したが、例えば、光学センサを備えた読取ヘッドについても適用できる。駆動素子としてＣＣＤセンサやＣＭＯＳセンサ、ＬＥＤ素子等に適用しても構わない。
【符号の説明】
【００３１】
１００  ラインヘッド
１０１  記録素子基板
１０２  ヘッド基板
【図１】
2012000953.tif 000003
【図２】
2012000953.tif 000004
【図３】
2012000953.tif 000005
【図４】
2012000953.tif 000006
【図５】
2012000953.tif 000007
【図６】
2012000953.tif 000008
【図７】
2012000953.tif 000009
【図８】
2012000953.tif 000010