(57)【要約】【課題】半導体チップのサイズを維持しながら、タップ間のピッチを減少することなく、タップの数量を増加した半導体モジュールを提供する。【解決手段】チップ領域と、第１厚を有し、一方向に延長する第１タップ領域と、第１タップ領域の下方に配置され、前記第１厚より小さい第２厚を有し、一方向に延長する第２タップ領域を含むボードと、ボードのチップ領域に実装される複数の半導体チップと、第１タップ領域に配置され、複数の半導体チップに電気的信号を送受信する複数の第１タップと、第２タップ領域に配置され、複数の半導体チップに電気的信号を送受信する複数の第２タップと、を含む。【選択図】図１
2012060116.tif 000002
【特許請求の範囲】
【請求項１】
チップ領域、第１タップ領域、及び第２タップ領域を含むボードと、
前記ボードのチップ領域に実装される複数の半導体チップと、
前記第１タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第１タップと、
前記第２タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第２タップと、を含み、
前記第１タップ領域は第１厚を有し、一方向に延長され、前記第２タップ領域は前記第１タップ領域の下方に配置され、前記第１厚より小さい第２厚を有し、前記一方向に延長されることを特徴とする半導体モジュール。
【請求項２】
前記チップ領域が前記第１厚を有し、前記一方向に延長されることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記ボードは、
第１垂直面を含む一面と、
第２垂直面、前記第２垂直面の下方に配置される第３垂直面、並びに、前記第２及び第３垂直面を連結する水平面を有する他面と、を含み、
前記第２垂直面が前記第３垂直面より突出されたことを特徴とする請求項１に記載の半導体モジュール。
【請求項４】
前記チップ領域、第１タップ領域及び第２タップ領域は前記ボードの他面に配置され、
前記チップ領域は前記第２垂直面の上部領域であり、
前記第１タップ領域は前記第２垂直面の下部領域であり、
前記第２タップ領域は前記第３垂直面に配置されることを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記チップ領域は前記第１厚より大きい第３厚を有し、前記一方向に延長されることを特徴とする請求項１に記載の半導体モジュール。
【請求項６】
前記ボードは、
第１垂直面を含む一面と、
第２垂直面、前記第２垂直面の下方に配置される第３垂直面、前記第３垂直面の下方に配置される第４垂直面、前記第２及び第３垂直面を連結する第１水平面、並びに、前記第３垂直面及び第４垂直面を連結する第２水平面を有する他面と、を含み、
前記第２垂直面が前記第３垂直面より突出され、前記第３垂直面が前記第４垂直面より突出されたことを特徴とする請求項１に記載の半導体モジュール。
【請求項７】
前記チップ領域、第１タップ領域及び第２タップ領域は前記ボードの他面に配置され、
前記チップ領域は第２垂直面に配置され、
前記第１タップ領域は第３垂直面に配置され、
前記第２タップ領域は第４垂直面に配置されることを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記ボードは、
第１垂直面、前記第１垂直面の下方に配置される第２垂直面、並びに、前記第１及び第２垂直面を連結する第１水平面を含む一面と、
前記第１垂直面と対向する第３垂直面、前記第２垂直面と対向する第４垂直面、並びに、前記第３及び第４垂直面を連結する第２水平面を含む他面と、を含み、
前記第１垂直面が前記第２垂直面より突出され、前記第３垂直面が前記第４垂直面より突出されたことを特徴とする請求項１に記載の半導体モジュール。
【請求項９】
前記チップ領域、第１タップ領域、及び第２タップ領域は前記ボードの両面に配置され、
前記チップ領域は前記第１垂直面の上部領域と前記第３垂直面の上部領域とであり、
前記第１タップ領域は前記第１垂直面の下部領域と前記第３垂直面の下部領域とであり、
前記第２タップ領域は前記第２及び第４垂直面に配置されることを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
前記ボードは、
第１垂直面、前記第１垂直面の下方に配置される第２垂直面、前記第２垂直面の下方に配置される第３垂直面、前記第１及び第２垂直面を連結する第１水平面、並びに、前記第２及び第３垂直面を連結する第２水平面を含む一面と、
前記第１垂直面と対向する第４垂直面、前記第２垂直面と対向する第５垂直面、前記第３垂直面と対向する第６垂直面、前記第４及び第５垂直面を連結する第３水平面、並びに、前記第５及び第６垂直面を連結する第４水平面を含む他面と、を含み、
前記第１垂直面が前記第２垂直面より突出され、前記第２垂直面が前記第３垂直面より突出され、
前記第４垂直面が前記第５垂直面より突出され、前記第５垂直面が前記第６垂直面より突出されることを特徴とする請求項１に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュールに係り、より詳しくは、半導体メモリに適用される半導体モジュールに関する。
【背景技術】
【０００２】
メモリなどの半導体素子の集積度の向上に伴い、半導体メモリなどの半導体チップを搭載した半導体モジュールに適用されるタップの数量が増加する傾向がある。しかし、増加するタップの数量を具現するためのボード上の面積が不足するという問題が発生じている。メモリなどの半導体素子を搭載した半導体モジュールの既存のサイズを維持しながら、タップの数量を増加するためには、タップ間のピッチを減少しなければならない。タップ間のピッチを減少させることによって、タップ間が短絡される工程上のリスクが大きくなる。また、タップの数量の増加に伴いソケットにメ半導体モジュールを挿入するのに必要な力が増加して半導体モジュールが損傷されるリスクも大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，７９６，３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする一課題は、メモリ素子を含む半導体チップのサイズを維持しながら、複数のタップ間のピッチを減少することなく、タップの数量を増加した半導体モジュールを提供することである。
本発明が解決しようとする他の課題は、前記半導体モジュールを含む半導体装置を提供することである。
【０００５】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されない他の課題は下の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００６】
上記の課題を解決するためになされた本発明の概念に基づく一実施形態による半導体ジュールは、チップ領域、第１タップ領域、及び第２タップ領域を含むボードと、前記ボードのチップ領域に実装される複数の半導体チップと、前記第１タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第１タップと、前記第２タップ領域に配置され、前記複数の半導体チップに電気的信号を送受信する複数の第２タップと、を含み、前記第１タップ領域は第１厚を有し、一方向に延長され、前記第２タップ領域は前記第１タップ領域の下方に配置され、前記第１厚より狭い第２厚を有し、前記一方向に延長される。
【０００７】
本発明の一実施形態によると、前記チップ領域が前記第１厚を有し、前記一方向に延長できる。
【０００８】
本発明の他の実施形態によると、前記ボードは、第１垂直面を含む一面と、第２垂直面、前記第２垂直面の下方に配置される第３垂直面、並びに、前記第２及び第３垂直面を連結する水平面を有する他面と、を含み、前記第２垂直面が前記第３垂直面より突出され得る。
【０００９】
本発明のその他の実施形態によると、前記チップ領域、第１タップ領域及び第２タップ領域は前記ボードの他面に配置され、前記チップ領域は前記第２垂直面の上部領域であり、前記第１タップ領域は前記第２垂直面の下部領域であり、前記第２タップ領域は前記第３垂直面に配置できる。
【００１０】
本発明のその他の実施形態によると、前記チップは前記第１厚より大きい第３厚を有し、前記一方向に延長できる。
【００１１】
本発明のその他の実施形態によると、前記ボードは、第１垂直面を含む一面と、第２垂直面、前記第２垂直面の下方に配置される第３垂直面、前記第３垂直面の下方に配置される第４垂直面、前記第２及び第３垂直面を連結する第１水平面、並びに、前記第３垂直面及び第４垂直面を連結する第２水平面を有する他面と、を含み、前記第２垂直面が前記第３垂直面より突出され、前記第３垂直面が前記第４垂直面より突出され得る。
【００１２】
本発明のその他の実施形態によれば、前記チップ領域、第１タップ領域及び第２タップ領域は前記ボードの他面に配置され、前記チップ領域は第２垂直面に配置され、前記第１タップ領域は第３垂直面に配置され、前記第２タップ領域は第４垂直面に配置できる。
【００１３】
本発明のその他の実施形態によれば、前記ボードは、第１垂直面、前記第１垂直面の下方に配置される第２垂直面、前記第１及び第２垂直面を連結する第１水平面を含む一面と、前記第１垂直面と対向する第３垂直面、前記第２垂直面と対向する第４垂直面、並びに、前記第３及び第４垂直面を連結第２水平面を含む他面と、を含み、前記第１垂直面が前記第２垂直面より突出され、前記第３垂直面が前記第４垂直面より突出され得る。
【００１４】
本発明のその他の実施形態によれば、前記チップ領域、第１タップ領域、及び第２タップ領域は前記ボードの両面に配置され、前記チップ領域は前記第１垂直面の上部領域と前記第３垂直面の上部領域とであり、前記第１タップ領域は前記第１垂直面の下部領域と前記第３垂直面の下部領域とであり、前記第２タップ領域は前記第２及び第４垂直面に配置できる。
【００１５】
本発明のその他の実施形態によると、第１垂直面、前記第１垂直面の下方に配置される第２垂直面、前記第２垂直面の下方に配置される第３垂直面、前記第１及び第２垂直面を連結する第１水平面、並びに、前記第２及び第３垂直面を連結する第２水平面を含む一面と、前記第１垂直面と対向する第４垂直面、前記第２垂直面と対向する第５垂直面、前記第３垂直面と対向する第６垂直面、前記第４及び第５垂直面を連結する第３水平面、並びに、前記第５及び第６垂直面を連結する第４水平面を含む他面と、を含み、前記第１垂直面が前記第２垂直面より突出され、前記第２垂直面が前記第３垂直面より突出され、前記第４垂直面が前記第５垂直面より突出され、前記第５垂直面が前記第６垂直面より突出され得る。
【発明の効果】
【００１６】
本発明の概念による実施形態によれば、半導体モジュールのボードに複数のタップを複数のストリング構造にして配置することによって、タップ間の短絡等の問題を防止できる。また、複数のタップを含む半導体モジュールは、特に、メモリモジュールの集積度向上に好適に適用できる。
【００１７】
さらに、半導体モジュールのボード構造で、第１タップ領域より第２タップ領域の厚さが実質的に小さいこともあり得る。また、半導体モジュールが挿入されるソケットの内部構造は下部が突出、狭い下部空間を限定していることもあり得る。このように半導体モジュール及びソケットの内部構造が互に相補的な構造を有することによって、半導体モジュールをソケットに挿入する時に、半導体モジュールに加える挿入力（ｉｎｓｅｒｔｉｏｎ  ｆｏｒｃｅ）を減少させることができる。また、半導体モジュールの下部の厚さが小さいことによって、ソケットの内部に挿入される際に半導体モジュールが損傷されることを防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１、第２実施形態による半導体装置を説明するための斜視図である。
【図２】図１に示した半導体装置の半導体モジュールを説明するための部分斜視図である。
【図３】図１に示した半導体装置のソケットを説明するための部分斜視図である。
【図４】本発明の第１実施形態による半導体装置を説明するための図１のＩ−Ｉ’断面図である。
【図５】本発明の第２実施形態による半導体装置を説明するための図１のＩ−Ｉ’断面図である。
【図６】は本発明の第３実施形態による半導体装置を説明するための斜視図である。
【図７】図６に示した半導体装置の半導体モジュールを説明するための部分斜視図である。
【図８】本発明の第３実施形態の一変形例による半導体装置を説明するための図６のＩＩ−ＩＩ’断面図である。
【図９】本発明の第３実施形態の他の変形例による半導体装置を説明するための図６のＩＩ−ＩＩ’断面図である。
【図１０】本発明の第４、第５実施形態による半導体装置を説明するための斜視図である。
【図１１】図１０に示した半導体装置の半導体モジュールを説明するための部分斜視図である。
【図１２】図１０に示した半導体装置のソケットを説明するための部分斜視図である。
【図１３】本発明の第４実施形態による半導体装置を説明するための図１０のＩＩＩ−ＩＩＩ’断面図である。
【図１４】本発明の第５実施形態による半導体装置を説明するための図１０のＩＩＩ−ＩＩＩ’断面図である。
【図１５】本発明の第６実施形態による半導体装置を説明するための斜視図である。
【図１６】図１５に示した半導体装置の半導体モジュールを説明するための部分斜視図である。
【図１７】本発明の第６実施形態の一変形例による半導体装置を説明するための図１５のＩＶ−ＩＶ’断面図である。
【図１８】本発明の第６実施形態の他の変形例による半導体装置を説明するための図１５のＩＶ−ＩＶ’断面図である。
【発明を実施するための形態】
【００１９】
以上に述べた、本発明の課題、特徴、及び長所は、添付した図面と関連した以下の望ましい実施形態を通じて容易に理解できるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は開示した内容が徹底且つ完全になり得るように、そして当業者に本発明の思想を十分に伝達するために提供するものである。
【００２０】
本明細書で、所定の構成要素が異なる構成要素の上にあると言及される場合にそれは他の構成要素の上に直接形成される場合か、又はそれらの間に第３の構成要素が介在する場合のいずれかを意味する。また、図面において、構成要素の厚さなどは技術的内容の効果的な説明のために誇張してある場合がある。
【００２１】
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考にして説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張してある場合がある。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形できる。従って、本発明の実施形態は図示した特定形態に制限されることでなく製造工程によって生成される形態の変化も含む。例えば、直角に図示した蝕刻領域は実際には丸まった、即ち所定の曲率を有する形態であり得る。従って、図面で示した領域は概略的な属性を有し、図面で示した領域の模様は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。本明細書の多様な実施形態で第１、第２、第３等の用語が多様な構成要素を説明するために使われるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単にいずれかの構成要素を他の構成要素と区別するために使われる。ここに説明し例示する実施形態はその相補的な実施形態等も含む。
【００２２】
本明細書で使われた用語は実施形態を説明するためであり、本発明を制限するものではない。本明細書で、単数型は特に明言しない限り複数型も含む。明細書で使われる‘含む’は、言及した構成要素の存在を特定するが、１つ以上の他の構成要素の存在、又は追加を排除しない。
【００２３】
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。
（半導体装置＿第１実施形態）
【００２４】
図１は本実施形態による半導体装置を説明するための斜視図であり、図２は図１に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図３は図１に示した半導体装置のソケットを説明するための部分斜視図であり、図４は本実施形態による半導体装置を説明するための図１のＩ−Ｉ’断面図である。
【００２５】
図１乃至図４を参照すれば、半導体装置１０は、半導体モジュール１００と、半導体モジュール１００が挿入可能なソケット１２０とを含む。
半導体モジュール１００は、ボード１０１、複数の半導体チップ１０８、複数の第１タップ１１０及び複数の第２タップ１１２を含む。
【００２６】
ボード１０１は第１水平方向に延長された長方形の平板形状を有する。例えば、ボード１０１は印刷回路基板（ＰＣＢ）である。印刷回路基板の回路１１４は複数の半導体チップ１０８を複数の第１タップ１１０及び複数の第２タップ１１２に電気的に連結する。
【００２７】
ボード１０１の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード１０１の一面は第１垂直面Ｖ１を含み、ボード１０１の他面は第２垂直面Ｖ２と、第２垂直面Ｖ２の下方に配置された第３垂直面Ｖ３を含む。第２垂直面Ｖ２は第３垂直面Ｖ３よりも突出して第１垂直面Ｖ１から離隔している。ボード１０１の第２及び第３垂直面Ｖ２、Ｖ３の間は第１水平面Ｈ１によって連結される。
【００２８】
ボード１０１はチップ領域１０２、第１タップ領域１０４及び第２タップ領域１０６を含む。チップ領域１０２及び第１タップ領域１０４は同一の第１厚Ｗ１を有し、第１水平方向に延長される。第２タップ領域１０６は第１厚Ｗ１と相異なる第２厚Ｗ２を有し、第１水平方向に延長される。第２厚Ｗ２は第１厚Ｗ１より実質的に小さい。この時、第１厚Ｗ１は第１垂直面Ｖ１及び第２垂直面Ｖ２の間の幅であり、第２厚Ｗ２は第１垂直面Ｖ１及び第３垂直面Ｖ３の間の幅である。
【００２９】
本発明のいくつかの実施形態によれば、チップ領域１０２、第１タップ領域１０４及び第２タップ領域１０６は基板の一面に配置される。チップ領域１０２は第２垂直面Ｖ２の上部領域であり、第１タップ領域１０４は第２垂直面Ｖ２の下部領域であり、第２タップ領域１０６は第３垂直面Ｖ３に配置される。
【００３０】
複数の第１タップ１１０は第１タップ領域１０４に配置される。本発明の一実施形態によれば、複数の第１タップ１１０は第１水平方向に互に離隔されて配列される。ここで、第１水平方向に互いに離隔して配列された第１タップ１１０の配列構造をストリング配列（ｓｔｒｉｎｇ  ａｒｒａｙ）構造と称する。
【００３１】
複数の第１タップ１１０は、外部から複数の半導体チップ１０８に又は複数の半導体チップ１０８から外部に電気的信号を送受信できる。第１タップ１１０の一側はソケット１２０の複数の第１ソケットピン１２４と電気的に連結され、他側はボード１０１の回路１１４と電気的に連結される。複数の第１タップ１１０は複数の第１ソケットピン１２４と直接的に接触し、ボード１０１の回路１１４とは直接的又は間接的に連結される。
【００３２】
第２タップ１１２は第２タップ領域１０６に配置される。本発明の一実施形態によれば、複数の第２タップ１１２は第１水平方向に互いに離隔して配列される。第２タップ１１２は第１タップ１１０の配列構造と実質的に同一の構造を有して配置される。第１タップ１１０がストリング配列構造である場合、第２タップ１１２もストリング配列構造を有し得る。
第２タップ１１２は、外部から半導体チップ１０８に、又は複数の半導体チップ１０８から外部に電気的信号を送受信できる。第２タップ１１２の一面はソケット１２０の複数の第２ソケットピン１２６と電気的に連結され、他面はボード１０１の複数の回路１１４と電気的に連結される。複数の第１タップ１１０は複数の第１ソケットピン１２４と直接的に接触し、ボード１０１の複数の回路１１４とは直接的又は間接的に連結される。
【００３３】
本発明のいくつかの実施形態によれば、第２タップ領域１０６の第２厚がチップ領域１０２又は第１タップ領域１０４の第１厚より実質的に小さいので、第２タップ領域１０６に配置された複数の第２タップ１１２がボード１０１の回路と直接的に連結され得る。特に、複数の第２タップ１１２と直接的に連結される複数の回路１１４は接地電位回路に適用し得る。
【００３４】
本実施形態では、複数の第１タップ１１０及び複数の第２タップ１１２を有する半導体モジュール１００を例示的に説明したが、本発明は半導体モジュール１００のタップ構造を２つのストリング配列を有するタップ構造に限定しない。例えば、複数のタップのサイズを縮小して複数のストリング配列を有する複数のタップを複数の第２タップ１１２の下方にさらに配置できる。この時、ボード１０１の厚さもストリング配列の数量に依存して下部になるほど小さくなる。
【００３５】
ソケット１２０は本体１２２と、本体１２２の内側に配列された複数の第１ソケットピン１２４と、複数の第１ソケットピン１２４の下部に配列された複数の第２ソケットピン１２６を含む。
【００３６】
本体１２２は半導体モジュール１００の構造に対応する構造を有する。特に、半導体モジュール１００をソケット１２０内に挿入した場合に備えて、本体１２２の内部構造は半導体モジュール１００の外部構造に対応する構造を有する。
【００３７】
本体１２２は半導体モジュール１００の出し入れが可能な構造を有する。例えば、上部が開放された中空部を有する直方体構造を有する。本体１２２の中空部の最大の深さ（垂直方向の大きさ）ｈ２はボード１０１の第１タップ領域１０４及び第２タップ領域１０６の総高さｈ１と実質的に同一であるか、或いは実質的に大きい。
【００３８】
本体１２２内側の一面は本体１２２内側の他面と対向して配置される。本体１２２内側の一面は第４垂直面Ｖ４を含む。本体１２２の内側の他面は第５垂直面Ｖ５と、第５垂直面Ｖ５の下方に配置される第６垂直面Ｖ６と、第５及び第６垂直面Ｖ５、Ｖ６の間を連結する第２水平面Ｈ２を含む。また、第６垂直面Ｖ６は第５垂直面Ｖ５より突出する。
【００３９】
第４垂直面Ｖ４と第５垂直面Ｖ５との間に限定される本体１２２の中空部の上部空間は第３幅Ｗ３を有し、第４垂直面Ｖ４と第６垂直面Ｖ６との間に限定される本体１２２の中空部の下部空間は第４幅Ｗ４を有する。この時、第６垂直面Ｖ６が第５垂直Ｖ５面より突出しているので、第３幅Ｗ３は第４幅Ｗ４より実質的に大きい。また、第３幅Ｗ３は第１厚Ｗ１よりも、第４幅Ｗ４は第２厚Ｗ２よりも、各々、僅かに大きいが実質的に同一である。
【００４０】
複数の第１ソケットピン１２４は第５垂直面Ｖ５に配置され、複数の第１タップ１１０に対応する配列構造を有する。本発明のいくつかの実施形態によれば、複数の第１ソケットピン１２４は第１水平方向に互いに離隔して配列される。例えば、複数の第１ソケットピン１２４は等間隔に離隔配置され、その離隔距離は複数の第１タップ１１０間の離隔距離と実質的に同一である。
【００４１】
複数の第２ソケットピン１２６は第６垂直面Ｖ６に配置され、複数の第２タップ１１２に対応する配列構造を有する。本発明のいくつかの実施形態によれば、複数の第２ソケットピン１２６は第１水平方向に互いに離隔配列される。例えば、複数の第２ソケットピン１２６は等間隔に離隔配置され、その離隔距離は複数の第２タップ１１２間の離隔距離と実質的に同一である。
また、複数の第２ソケットピン１２６は複数の第１ソケットピン１２４の配列構造と実質的に同一の配列構造を有する。
【００４２】
本発明のいくつかの実施形態によれば、各々の第２ソケットピン１２６は第１ソケットピン１２４と実質的に同一の構造及びサイズを有する。
【００４３】
上述したように、半導体モジュール１００がソケット１２０の内に挿入されるとき、複数の第１ソケットピン１２４は複数の第１タップ１１０と、複数の第２ソケットピン１２６は複数の第２タップ１１２と各々電気的に連結される。例えば、複数の第１ソケットピン１２４が複数の第１タップ１１０と各々接触し、複数の第２ソケットピン１２６は複数の第２タップ１１２と各々接触する。
それと同時に、半導体モジュール１００は、第１、第２ソケットピン１２４、１２６の弾性により、ソケット１２０内で弾持される。
【００４４】
本発明の実施形態によれば、半導体モジュール１００のボード１０１に複数のタップを複数のストリング構造に配置することによって、タップの間の短絡等の問題を防止しながらより多数のタップを配置できる。また、このように多数のタップを含む半導体モジュール１００は、集積度をより向上したメモリ装置に適用できる。
【００４５】
さらに、半導体モジュール１００のボード１０１の構造において、第１タップ領域１０４の厚さよりも第２タップ領域１０６の厚さが実質的に小さい。また、半導体モジュール１００が挿入されるソケット１２０の内部構造は、下部の第６垂直面Ｖ６が上部の５垂直面Ｖ５より内側に向かって突出して、ソケット１２０の中空部の下部空間を限定している。このように半導体モジュール１００及びソケット１２０の内部構造が互いに相補的な構造を有することによって、半導体モジュール１００をソケット１２０に挿入する際の、半導体モジュール１００に加圧される挿入力を減少できる。また、半導体モジュール１００の下部の厚さが小さいので、ソケット１２０内部に挿入される際の半導体モジュール１００の損傷を防止できる。
（半導体装置＿第２実施形態）
【００４６】
図５は本実施形態による半導体装置を説明するための図１のＩ−Ｉ’断面図である。
【００４７】
図１及び図５を参照すれば、半導体装置１０は、半導体モジュール１００及びソケット１３０を含む。半導体モジュール１００は、ボード１０１、複数の半導体チップ１０８、複数の第１タップ１１０及び複数の第２タップ１１２を含む。本実施形態で、ソケット１３０の構造を除外した半導体モジュール１００及びソケット１３０に関する詳細な説明は、第１実施形態の半導体モジュール１００及びソケット１２０に関する詳細な説明と実質的に同一であるので省略する。
【００４８】
図５を参照すれば、ソケット１３０は上部が開放された中空部を有する直方体構造の本体１３２、複数の第１ソケットピン１３４、及び複数の第２ソケットピン１３６を含む。
【００４９】
本体１３２内側の一面は本体１３２内側の他面と対向して配置される。本体１３２内側の一面は第４垂直面Ｖ４を含み、内側の他面は第５垂直面Ｖ５を含む。かくして本体１３２は第４垂直面Ｖ４及び第５垂直面Ｖ５に限定され、上方が開いた中空部を有し、該中空部空間は一定の幅を有する。
【００５０】
本体１３２内側の第５垂直面Ｖ５の上部には複数の第１ソケットピン１３４が配置され、本体１３２内側の第５垂直面Ｖ５の下部には複数の第２ソケットピン１３６が配置される。本発明のいくつかの実施形態によれば、各々の第１ソケットピン１３４は各々の第２ソケットピン１３６と同様の構造を有し、第１ソケットピン１３４のサイズＳ１は第２ソケットピン１３６のサイズＳ２より実質的に小さい。
【００５１】
上記第１実施形態で、図１乃至図４を参照して説明したソケット１２０の場合、第６垂直面Ｖ６が第５垂直面Ｖ５よりも内側に向かって突出した構造を有し、第１ソケットピン１２４と第２ソケットピン１２６のサイズは同一である。一方、本第２実施形態ではソケット１３０の内側は突出した構造を有しないけれども、第２ソケットピン１３６が第１ソケットピン１３４と相異なるサイズを有することによって、第１実施形態のソケット１２０の構造に対応する特徴を発現できる。
（半導体装置＿第３実施形態）
【００５２】
図６は本実施形態による半導体装置を説明するための斜視図であり、図７は図６に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図８は本実施形態の一変形例による半導体装置を説明するための図６のＩＩ−ＩＩ’断面図であり、図９は本実施形態の他の変形例による半導体装置を説明するための図６のＩＩ−ＩＩ’断面図である。
【００５３】
図６乃至図８（又は、図６、図７、及び図９）を参照すれば、半導体装置２０は、半導体モジュール２００及びソケット１２０（又は、１３０）を含む。半導体モジュール２００は、ボード２０１、複数の半導体チップ２０８、複数の第１タップ２１０及び複数の第２タップ２１２を含む。本実施形態でボードの構造を除外した半導体モジュール２００及びソケット１２０（又は、１３０）に関する詳細な説明は、第１実施形態及び第２実施形態の半導体モジュール１００及びソケット１２０（又は、１３０）に関する詳細な説明と実質的に同一であるので省略する。
【００５４】
ボード２０１の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード２０１の一面は第１垂直面Ｖ１を含み、ボード２０１の他面は第２垂直面Ｖ２と、第２垂直面Ｖ２の下方に配置される第３垂直面Ｖ３と、第３垂直面Ｖ３の下方に配置される第４垂直面Ｖ４を含む。また、ボード２０１の他面には第２及び第３垂直面Ｖ２、Ｖ３の間を連結する第１水平面Ｈ１と、第３及び第４垂直面Ｖ３、Ｖ４の間を連結する第２水平面Ｈ２をさらに含む。
【００５５】
また、ボード２０１は第１厚Ｗ１を有し、第１水平方向に延長するチップ領域２０２と、第１厚Ｗ１より実質的に小さい第２厚Ｗ２を有し、第１水平方向に延長する第１タップ領域２０４と、第２厚Ｗ２より小さい第３厚Ｗ３を有し、第１水平方向に延長する第２タップ領域２０６を含む。チップ領域２０２の下方に第１タップ領域２０４が配置され、第１タップ領域２０４の下方に第２タップ領域２０６が配置される。
【００５６】
本発明のいくつかの実施形態によれば、チップ領域２０２は第２垂直面Ｖ２に配置され、第１タップ領域２０４は第３垂直面Ｖ３に配置され、第２タップ領域２０６は第４垂直面Ｖ４に配置される。
【００５７】
本実施形態では図１乃至図４の第１実施形態と比較するとき、ボード２０１の構造が変更される。特に、チップ領域２０２の構造が変更されるが、チップ領域２０２の構造変更はソケット構造に影響を及ぼさない。従って、一変形実施形態によれば、ソケット構造は図８に示したように第１実施形態のソケット１２０構造と実質的に同一である。他の変形実施形態によれば、ソケット構造は図９に示したように第２実施形態のソケット１３０構造と実質的に同一である。
（半導体装置＿第４実施形態）
【００５８】
図１０は本実施形態による半導体装置を説明するための斜視図であり、図１１は図１０に示した半導体装置の半導体モジュールを説明するための部分斜視図であり、図１２は図１０に示した半導体装置のソケットを説明するための部分斜視図であり、図１３は本実施形態による半導体装置を説明するための図１０のＩＩＩ−ＩＩＩ’断面図である。
【００５９】
図１０乃至図１３を参照すれば、半導体装置３０は、半導体モジュール３００及びソケット３２０を含む。半導体モジュール３００は、ボード３０１、複数の半導体チップ３０８、複数の第１タップ３１０及び複数の第２タップ３１２を含む。本実施形態でボード３０１及びソケット３２０の構造を除外した半導体モジュール３００及びソケット３２０に関する詳細な説明は、図１乃至図４の第１実施形態の半導体モジュール１００及びソケット１２０に関する詳細な説明と実質的に同一であるので省略する。
【００６０】
ボード３０１の一面は他面と対向して配置される。本発明がいくつかの実施形態によれば、ボード３０１の一面は第１垂直面Ｖ１と、第１垂直面Ｖ１の下方に配置される第２垂直面Ｖ２を含む。また、ボード３０１の一面は第１及び第２垂直面Ｖ１、Ｖ２を連結する第１水平面Ｈ１をさらに含む。
【００６１】
ボード３０１の他面は第１垂直面Ｖ１と対向する第３垂直面Ｖ３と、第２垂直面Ｖ２と対向する第４垂直面Ｖ４を含む。また、ボード３０１の他面は第３及び第４垂直面Ｖ３、Ｖ４を連結する第２水平面Ｈ２をさらに含む。この時、第２水平面Ｈ２は第１水平面Ｈ１と実質的に同一の高さに配置される。
【００６２】
また、ボード３０１はチップ領域３０２と、第１厚Ｗ１を有し、第１水平方向に延長する第１タップ領域３０４と、第１厚Ｗ１と相異なる第２厚Ｗ２を有し、第１水平方向に延長する第２タップ領域３０６を含む。ここで、第１厚Ｗ１は第１及び第３垂直面Ｖ１、Ｖ３間の距離であり、第２厚Ｗ２は第２及び第４垂直面Ｖ２、Ｖ４間の距離である。
【００６３】
チップ領域３０２、第１タップ領域３０４、及び第２タップ領域３０６はボード３０１の両面に配置される。より詳細に説明すれば、チップ領域３０２は第１垂直面Ｖ１の上部領域及び第３垂直面Ｖ３の上部領域である。第１タップ領域３０４は第１垂直面Ｖ１の下部領域及び第３垂直面Ｖ３の下部領域である。第２タップ領域３０６は第２及び第４垂直面Ｖ２、Ｖ４である。
【００６４】
複数の半導体チップ３０８はボード３０１のチップ領域３０２に配置される。ここで、ボード３０１の第１垂直面Ｖ１の上部領域に配置された複数の半導体チップ３０８と、ボード３０１の第３垂直面Ｖ３の上部領域に配置された複数の半導体チップ３０８は互いに対応する位置に配列される。また、複数の半導体チップ３０８は第１水平方向に互いに離隔して配列される。例えば、複数の半導体チップ３０８は等間隔に離隔して配列される。
【００６５】
複数の第１タップ３１０はボード３０１の第１タップ領域３０４に配置される。第１タップ領域３０４は第１垂直面Ｖ１の下部領域及び第３垂直面Ｖ３の下部領域である。ボード３０１の第１垂直面Ｖ１の下部領域に配置された複数の第１タップ３１０と、ボード３０１の第３垂直面Ｖ３の下部領域に配置された複数の第１タップ３１０は互いに対応する位置に配列される。また、複数の第１タップ３１０は第１水平方向に互いに離隔して配列される。例えば、複数の第１タップ３１０は等間隔に離隔して配列される。
【００６６】
複数の第２タップ３１２はボード３０１の第２タップ領域３０６に配置される。第２タップ領域３０６は第２垂直面Ｖ２及び第４垂直面Ｖ４に配置される。ボード３０１の第２垂直面Ｖ２に配置された複数の第２タップ３１２と、ボード３０１の第４垂直面Ｖ４に配置された複数の第２タップ３１２は互いに対応する位置に配列される。また、複数の第２タップ３１２は第１水平方向に互いに離隔して配列される。例えば、複数の第２タップ３１２は等間隔に離隔して配列される。
【００６７】
図１２を参照すれば、ソケット３２０は上部が開放された中空部を有する直方体構造の本体３２２と、本体３２２内側に配列された複数の第１ソケットピン３２４と、複数の第１ソケットピン３２４下部に配列された複数の第２ソケットピン３２６を含む。
【００６８】
本体３２２の内側の一面は他面と対向して配置される。本発明がいくつかの実施形態によれば、本体３２２の内側の一面は第５垂直面Ｖ５と、第５垂直面Ｖ５の下方に配置される第６垂直面Ｖ６を含む。第６垂直面Ｖ６は第５垂直面Ｖ５より内側に向かって突出配置される。また、本体３２２内側の一面は第５及び第６垂直面Ｖ５、Ｖ６の間を連結する第３水平面Ｈ３をさらに含む。
【００６９】
本体３２２の内側の他面は第５垂直面Ｖ５と対向する第７垂直面Ｖ７と、第６垂直面Ｖ６と対向する第８垂直面Ｖ８を含む。第８垂直面Ｖ８は第７垂直面Ｖ７より内側に向かって突出配置される。また、本体３２２内側の他面は第７及び第８垂直面Ｖ７、Ｖ８の間を連結する第４水平面Ｈ４をさらに含む。第４水平面Ｈ４は第３水平面Ｈ３と実質的に同一の高さに配置される。
【００７０】
本体３２２内側の第５垂直面Ｖ５及び第７垂直面Ｖ７によって限定される上部空間の幅は第３幅Ｗ３を有する。本体３２２内側の第６垂直面Ｖ６及び第８垂直面Ｖ８によって限定される下部空間は第４幅Ｗ４を有する。第６垂直面Ｖ６は第５垂直面Ｖ５よりも内側に向かって突出し、第８垂直面Ｖ８は第７垂直面Ｖ７よりも内側に向かって突出しているので、第４幅Ｗ４は第３幅Ｗ３よりも実質的に小さい。
かくして本体３２２は、一方を第５垂直面Ｖ５、第３水平面Ｈ３、及び第６垂直面Ｖ６により限定され、他方を第７垂直面Ｖ７、第４水平面Ｈ４、及び第８垂直面Ｖ８により限定され、上方が開いた中空部を有し、該中空部の幅は上部では第３幅Ｗ３、下部では第４幅Ｗ４を有する。
【００７１】
複数の第１ソケットピン３２４は第５垂直面Ｖ５及び第６垂直面Ｖ６に配置される。複数の第２ソケットピン３２６は第７垂直面Ｖ７及び第８垂直面Ｖ８に配置される。この時、各々の第１ソケットピン３２４は各々の第２ソケットピン３２６の構造及び大きさと実質的に同一であり得る。
【００７２】
ボード３０１がソケット３２０に挿入されるとき、複数の第１ソケットピン３２４は複数の第１タップ３１０と各々接触し、複数の第２ソケットピン３２６は複数の第２タップ３１２と各々接触する。
【００７３】
本実施形態の半導体装置は、図１乃至図４に示した第１実施形態の半導体装置と比較した場合、ボード３０１の両面に複数の半導体チップ３０８、複数の第１タップ３１０及び複数の第２タップ３１２が配置される点と、ソケット３２０の内側両面に複数の第１ソケットピン３２４及び複数の第２ソケットピン３２６が配置される点とを除外すると、実質的に同一である。従って、半導体装置全体のサイズが実質的に同一であっても、本実施形態によれば、半導体チップ数、タップ数、及びソケットピン数を倍増できる。従って、集積度を倍に向上した半導体装置３０を提供できる。
本実施例では、半導体チップ３０８を搭載するチップ領域３０２をボード３０１の両面、第１垂直面Ｖ１と第３垂直面Ｖ３に設定したが、上記第１乃至第３実施形態に述べたように、半導体チップを一方の面にのみ搭載すれば、タップ及びソケットピンのピッチを実質的に倍増でき、タップ間の短絡を抑制できる。
（半導体装置＿第５実施形態）
【００７４】
図１４は本実施形態による半導体装置を説明するための図１０のＩＩＩ−ＩＩＩ’断面図である。
【００７５】
図１０乃至図１２及び図１４を参照すれば、半導体装置３０は、半導体モジュール３００及びソケット３３０を含む。半導体モジュール３００は、ボード３０１、複数の半導体チップ３０８、複数の第１タップ３１０及び複数の第２タップ３１２を含む。本実施形態でソケット３３０の構造を除外した半導体モジュール３００及びソケット３３０に対する詳細な説明は、第４実施形態の半導体モジュール３００及びソケット３２０の詳細な説明と実質的に同一であるので省略する。
【００７６】
ソケット３３０は上部が開放された中空部を有する直方体構造の本体３３２と、本体３３２の内側に配列された複数の第１ソケットピン３３４と、複数の第１ソケットピン３３４の下方に配列された複数の第２ソケットピン３３６を含む。
【００７７】
本体３３２内側の一面は本体３３２の内側の他面と対向して配置される。本体３３２内側の一面は第５垂直面Ｖ５を含み、他面は第６垂直面Ｖ６を含む。本体３３２内側は第５垂直面Ｖ５及び第６垂直面Ｖ６に限定される空間を有し、該空間は実質的に均一の幅を有する。
【００７８】
複数の第１ソケットピン３３４は本体３３２内側の第５垂直面Ｖ５の上部領域及び第６垂直面Ｖ６の上部領域に対向して配置される。また、複数の第２ソケットピン３３６は本体３３２内側第５垂直面Ｖ５の下部領域及び第６垂直面Ｖ６の下部領域に対向して配置される。
【００７９】
本発明のいくつかの実施形態によれば、各々の第１ソケットピン３３４は各々の第２ソケットピン３３６と同一の構造を有するが、第１ソケットピン３３４の大きさＳ１が第２ソケットピン３３６の大きさＳ２より実質的に小さい。
【００８０】
本実施形態のソケットに対する説明は、本体３３２の内側の両側に複数のソケットピンが対向して配置される点を除外すれば、図５の実施形態２で説明されたソケット１３０構造と実質的に同一である。従って、本実施形態による半導体装置全体のサイズが実質的に同一であっても、本実施形態によれば、半導体チップ数、タップ数、及びソケットピン数を倍増できる。従って、集積度を倍に向上した半導体装置３０を提供できる。
（半導体装置＿第６実施形態）
【００８１】
図１５は本実施形態による半導体装置を説明するための斜視図であり、図１６は本実施形態による半導体装置の半導体モジュールを説明するための部分斜視図であり、図１７及び図１８は各々、本実施形態の一変形例及び他の変形例による半導体装置を説明するための図１５のＩＶ−ＩＶ’断面図である。
【００８２】
図１５及び図１６を参照すれば、半導体装置４０は、半導体モジュール４００及びソケット３２０（又は、３３０）を含む。半導体モジュール４００は、ボード４０１、複数の半導体チップ４０８、複数の第１タップ４１０及び複数の第２タップ４１２を含む。本実施形態でボード４０１の構造を除外した半導体モジュール４００及びソケット３２０（又は、３３０）に関する詳細な説明は、図１０乃至図１３の第４実施形態と、図１４の第５実施形態の半導体モジュール３００及びソケット３２０（又は、３３０）の詳細な説明と実質的に同一であるので省略する。
【００８３】
ボード４０１の一面は他面と対向して配置される。本発明のいくつかの実施形態によれば、ボード４０１の一面は第１垂直面Ｖ１と、第１垂直面Ｖ１の下方に配置される第２垂直面Ｖ２と、第２垂直面Ｖ２の下方に配置される第３垂直面Ｖ３を含む。ボード４０１の一面は第１及び第２垂直面Ｖ１、Ｖ２の間を連結する第１水平面Ｈ１と、第２及び第３垂直面Ｖ２、Ｖ３の間を連結する第２水平面Ｈ２をさらに含む。
【００８４】
ボード４０１の他面は第１垂直面Ｖ１と対向する第４垂直面Ｖ４と、第２垂直面Ｖ２と対向する第５垂直面Ｖ５と、第３垂直面Ｖ３と対向する第６垂直面Ｖ６を含む。ボード４０１の他面は第４及び第５垂直面Ｖ４、Ｖ５の間を連結する第３水平面Ｈ３と、第５及び第６垂直面Ｖ５、Ｖ６の間を連結する第４水平面Ｈ４をさらに含む。この時、第３水平面Ｈ３は第１水平面Ｈ１と実質的に同一の高さに配置され、第４水平面Ｈ４は第２水平面Ｈ２と実質的に同一の高さに配置される。
【００８５】
また、ボード４０１は第１厚Ｗ１を有し、第１水平方向に延長するチップ領域４０２と、第１厚Ｗ１より実質的に小さい第２厚Ｗ２を有し、第１水平方向に延長する第１タップ領域４０４と、第２厚Ｗ２より小さい第３厚Ｗ３を有し、第１水平方向に延長する第２タップ領域４０６と、を含む。
【００８６】
本発明のいくつかの実施形態によれば、チップ領域４０２、第１タップ領域４０４及び第２タップ領域４０６はボード４０１の両面に配置される。より詳細に説明すれば、チップ領域４０２は第１垂直面Ｖ１及び第４垂直面Ｖ４に配置され、第１タップ領域４０４は第２垂直面Ｖ２及び第５垂直面Ｖ５に配置され、第２タップ領域４０６は第３垂直面Ｖ３及び第６垂直面Ｖ６に配置される。
【００８７】
本実施形態を、図１０乃至図１３の第４実施形態、及び図１０乃至図１２、及び図１４の第５実施形態と比較するとき、ボード４０１の構造が変更される。特に、チップ領域４０２の構造が変更されるが、チップ領域４０２の構造変更はソケット構造に影響を及ばない。従って、本実施形態の一変形例によれば、ソケット構造は図１３に示したように第４実施形態のソケット３２０構造と実質的に同一である。また、本実施形態の他の変形例によれば、ソケット構造は図１４に示したように第５実施形態のソケット３３０構造と実質的に同一である。
【００８８】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的な思想や必須的な特徴を変更しないで他の具体的な形態でも実施できることを理解できるであろう。従って、以上で説明した実施形態は全ての面で例示的であって限定的ではないと理解されなければならない。
【符号の説明】
【００８９】
１０、２０、３０、４０    半導体装置
１００、２００、３００、４００    半導体モジュール
１０１、２０１、３０１、４０１    ボード
１０２、２０２、３０２、４０２    チップ領域
１０４、２０４、３０４、４０４    第１タップ領域
１０６、２０６、３０６、４０６    第２タップ領域
１０８、２０８、３０８、４０８    半導体チップ
１１０、２１０、３１０、４１０    第１タップ
１１２、２１２、３１２、４１２    第２タップ
１１４、２１４、３１４、４１４    回路
１２０、１３０、３２０、３３０    ソケット
１２２、１３２、３２２、３３２    本体
１２４、１３４、３２４、３３４    第１ソケットピン
１２６、１３６、３２６、３３６    第２ソケットピン  
【図１】
2012060116.tif 000003
【図２】
2012060116.tif 000004
【図３】
2012060116.tif 000005
【図４】
2012060116.tif 000006
【図５】
2012060116.tif 000007
【図６】
2012060116.tif 000008
【図７】
2012060116.tif 000009
【図８】
2012060116.tif 000010
【図９】
2012060116.tif 000011
【図１０】
2012060116.tif 000012
【図１１】
2012060116.tif 000013
【図１２】
2012060116.tif 000014
【図１３】
2012060116.tif 000015
【図１４】
2012060116.tif 000016
【図１５】
2012060116.tif 000017
【図１６】
2012060116.tif 000018
【図１７】
2012060116.tif 000019
【図１８】
2012060116.tif 000020