(57)【要約】【課題】高誘電体膜をゲート絶縁膜とし、ゲート電極の平坦性が高いトレンチゲート形半導体装置を提供する。【解決手段】  本発明の実施形態の半導体装置は、第１導電形の半導体層１と、第１導電形の第１の半導体層２と、第２導電形の第２の半導体層３とを備える。アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜５が、前記第２の半導体層３を貫通して前記第１の半導体層２の内部に達するトレンチの側壁に露出した前記第２の半導体層３上を被覆する。保護層６が、前記第２の半導体層３に対向して前記酸化膜５上に形成される。ゲート絶縁膜７は、前記酸化膜５と前記保護層６により構成される。ｎ形ポリシリコンにより構成されるゲート電極８が、前記ゲート絶縁膜７と直接接合して前記トレンチ内に埋め込まれる。前記ゲート絶縁膜７と接した第１導電形の第３の半導体層１０が、前記第２半導体層３の表面に選択的に配置される。【選択図】図１
2012060063.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体層と、
前記第１導電形の半導体層の第１の表面に設けられ前記第１導電形の半導体層よりも第１導電形不純物濃度が低い第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層から前記第１の半導体層にかけて設けられたトレンチと、
前記トレンチの側壁に露出した前記第２の半導体層上を被覆する、アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜及び、前記酸化膜上に形成され前記トレンチ内で前記酸化膜を介して前記第２半導体層に対向する保護層で構成されたゲート絶縁膜と、
前記ゲート絶縁膜と直接接合して前記トレンチ内に前記ゲート絶縁膜を介して前記第２の半導体層と対向して埋め込まれたｎ形ポリシリコンにより構成されるゲート電極と、
前記ゲート電極の上に設けられ、前記ゲート電極を前記トレンチ外部と絶縁する層間絶縁膜と、
前記第２半導体層の表面に選択的に形成され、前記トレンチ側壁で前記ゲート絶縁膜と接し前記第１の半導体層よりも第１導電形不純物濃度が高い第１導電形の第３の半導体層と、
前記半導体層の第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、
前記第３の半導体層と前記第２の半導体層とに電気的に接続された第２の電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記保護層は、シリコン酸化膜、シリコン窒化膜、及びシリコン窒化酸化膜のうちのいずれか１つを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記保護層は、前記酸化膜の前記ゲート電極側の表面を覆う酸素原子層であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記保護層は、前記酸化膜の前記ゲート電極側の表面を覆う窒素原子層であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記酸化膜は、Ａｌ２Ｏ３であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記酸化膜は、ＨｆＡｌｘＯｙ、Ｙ２Ｏ３、及びＨｆＹｘＯｙのうちのいずれか１つであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
前記酸化膜は、前記トレンチの側壁に露出した第２半導体層の表面に垂直方向にＣ軸が配向した単結晶を有することを特徴とする請求項３〜５のいずれか１つに記載の半導体装置。
【請求項８】
前記半導体層と前記第１の電極との間に設けられた第２導電形のコレクタ層をさらに備えたことを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
第１導電形の半導体層の第１の表面に前記第１導電形の半導体層よりも第１導電形不純物濃度が低い第１導電形の第１の半導体層を形成する工程と、
前記第１の半導体層上に第２導電形の第２の半導体層を形成する工程と、
前記第２の半導体を貫通して前記第１の半導体層の内部に達するトレンチを形成する工程と、
前記トレンチの側壁に露出した前記第２の半導体層上を被覆する、アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜を形成した後に、前記酸化膜の表面を酸素原子層又は窒素原子層で被覆する保護層を形成して、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と直接接合して前記トレンチ内に前記第２の半導体層と対向するようにｎ形ポリシリコンにより構成されるゲート電極を埋め込んで形成する工程と、
前記ゲート電極の上に、前記ゲート電極を前記トレンチ外部と絶縁するように、層間絶縁膜を形成する工程と、
前記トレンチ側壁で前記ゲート絶縁膜と接するように前記第２半導体層の表面に選択的に第１導電形の第３の半導体層を形成する工程と、
前記半導体層の第１の表面とは反対側の第２の表面に電気的に接続されるように第１の電極を形成する工程と、
前記第３の半導体層と前記第２の半導体層とに電気的に接続されるように第２の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記保護層として酸素原子層で前記酸化膜の表面層を被覆する工程は、アルミニウム又はイットリウムの原料の供給を止め、前記酸化膜の表面に酸素原料を供給することで行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記保護層として窒素原子層で前記酸化膜の表面層を被覆する工程は、アルミニウム又はイットリウムの原料の供給を止め、前記酸化膜の表面に窒素原料を供給することで行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜は、Ａｌ２Ｏ３であることを特徴とする請求項９〜１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜は、ＨｆＡｌｘＯｙ、Ｙ２Ｏ３、及びＨｆＹｘＯｙのうちのいずれか１つであることを特徴とする請求項９〜１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記酸化膜を、前記トレンチ側壁に露出した前記第２の半導体層の表面に垂直方向にＣ軸が配向するように結晶成長して形成することを特徴とする請求項９〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記酸化膜を、ＡＬＤ法により形成することを特徴とする請求項９〜１４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高誘電体膜をゲート絶縁膜とするトレンチゲート型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話やモバイルパソコンなどの携帯型端末機器などのスイッチング素子として使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、低消費電力のためにチャネル層のオン抵抗の低減が求められる。例えば、ゲート絶縁膜を薄くすることで、反転分布を強めてチャネル層のキャリア密度を高くし、チャネル層のオン抵抗の低減が行われてきた。しかしながら、この方法によりオン抵抗低減を強化すると、ゲート絶縁膜のトンネル電流によりリーク電流が増大してしまう。このため、ゲート絶縁膜を厚くしても反転分布が強められるように、ゲート絶縁膜に高誘電率の誘電体膜を用いることが検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２７５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ゲート絶縁膜に高誘電率誘電体膜を用いたトレンチゲート形の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態の半導体装置は、第１導電形の半導体層と、前記第１導電形の半導体層の第１の表面に設けられ前記第１導電形の半導体層よりも第１導電形不純物濃度が低い第１導電形の第１の半導体層と、前記第１の半導体層上に設けられた第２導電形の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層の内部に達するトレンチの側壁に設けられたゲート絶縁膜であって、前記トレンチの側壁に露出した前記第２の半導体層上を被覆する、アルミニウム及びイットリウムの少なくともいずれかを含んだ酸化膜と、前記酸化膜上に形成され前記トレンチ内で前記酸化膜を介して前記第２半導体層に対向する保護層と、を有するゲート絶縁膜と、前記ゲート絶縁膜と直接接合して前記トレンチ内に前記ゲート絶縁膜を介して前記第２の半導体層と対向して埋め込まれたｎ形ポリシリコンにより構成されるゲート電極と、前記ゲート電極の上に設けられ、前記ゲート電極を前記トレンチ外部と絶縁する層間絶縁膜と、前記第２半導体層の表面に選択的に形成され、前記トレンチ側壁で前記ゲート絶縁膜と接し前記第１の半導体層よりも第１導電形不純物濃度が高い第１導電形の第３の半導体層と、前記半導体層の第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、前記第３の半導体層と前記第２の半導体層とに電気的に接続された第２の電極と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の要部断面図。
【図２】（ａ）〜（ｃ）第１の実施形態に係る半導体装置の製造工程の一部を示す要部断面図。
【図３】比較例の半導体装置の製造工程の一部を示す要部断面図。
【図４】Ａｌ２Ｏ３とゲート電極の界面構造を説明する図。
【図５】第２の実施形態に係る半導体装置の要部断面図。
【図６】第２の実施形態に係る半導体装置の要部断面拡大図。
【図７】第３の実施形態に係る半導体装置の要部断面図。
【図８】第３の実施形態に係る半導体装置の要部断面拡大図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
【０００８】
（第１の実施形態）
図１を用いて本発明の第１の実施形態に係る半導体装置の構造を説明する。図１は、第１の実施形態に係る半導体装置１００の要部断面図である。第１の実施形態に係る半導体装置１００は、ｎ＋形ドレイン層１（第１導電形半導体層）、ｎ−形ドリフト層２（第１導電形の第１の半導体層）、ｐ形ベース層３（第２導電形の第２の半導体層）、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ｎ＋形ソース層１０（第１導電形の第３の半導体層）、ｐ＋形コンタクト層１１、ドレイン電極１２（第１の電極）、及びソース電極１３（第２の電極）を備えた、トレンチゲート形のＭＯＳＦＥＴである。ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、ｎ＋形ソース層１０、及びｐ＋形コンタクト層１１の各半導体は、シリコンより構成されるものとして説明する。
【０００９】
半導体装置１００は、以下のように構成されている。ｎ＋形ドレイン層１の第１の表面上に、ｎ＋形ドレイン層１よりもｎ形不純物濃度が低いｎ−形ドリフト層２が形成されている。続いて、ｐ形ベース層３がｎ−形ドリフト層２の表面に形成されている。トレンチ４は、ｐ形ベース層３を貫通してｎ−形ドリフト層２の内部に至るように形成されている。このトレンチ４には、Ａｌ２Ｏ３（アルミナ）膜５が、酸化膜としてトレンチ４の側壁に露出したｐ形ベース層３の側面とトレンチ４の底部に露出したｎ−形ドリフト層２の表面を覆うように形成されている。すなわち、Ａｌ２Ｏ３膜５は、トレンチ４の側面及び底面を被覆するように形成されている。さらに、シリコン酸化膜（ＳｉＯ２）６が保護層として、トレンチ４の側面及び底面に沿って、Ａｌ２Ｏ３膜５を被覆するように形成されている。酸化膜のＡｌ２Ｏ３膜５及び保護層のシリコン酸化膜６が、ゲート絶縁膜７を構成する。なお、Ａｌ２Ｏ３膜５は、多結晶であっても単結晶であってもどちらでも可能である。
【００１０】
ｎ形ポリシリコンにより構成されるゲート電極８は、ゲート絶縁膜７を介してトレンチ４内に埋め込まれて形成され、ｎ−形ドリフト層２及びｐ形ベース層３と絶縁分離される。すなわち、ゲート電極８は、Ａｌ２Ｏ３膜５及び保護層であるシリコン酸化膜６を間に介してｐ形ベース層と対向して配置され、シリコン酸化膜によりＡｌ２Ｏ３膜５と離間分離されている。ゲート電極８に閾値を超える電圧が印加されたときに、ｐ形ベース層３のゲート電極８と対向する部分に、反転分布層であるチャネル層が形成される。
【００１１】
層間絶縁膜９は、ゲート電極８の上部に形成される。ゲート電極８は、層間絶縁膜９とゲート絶縁膜７により囲まれ外部と絶縁される。さらにゲート電極８は、図示しない領域で、層間絶縁膜９の開口部を介して、図示しないゲート配線層により外部に引き出される。
【００１２】
ｎ＋形ソース層１０は、ｎ−形ドリフト層２よりもｎ形不純物濃度が高く、トレンチ４の側面に形成されたＡｌ２Ｏ３膜５に接するようにｐ形ベース層３の表面に選択的に形成される。これにより、ゲート電極８は、ゲート絶縁膜７を介して、ｎ＋形ソース層１０、ｐ形ベース層３、及びｎ−形ドリフト層２に対向して配置される。前述のチャネル層は、ｐ形ベース層３中で、ｎ＋形ソース層１０及びｎ−形ドリフト層２を接続するように形成される。さらに、ｐ＋形コンタクト層１１は、ｐ形ベース層３よりもｐ形不純物濃度が高く、ｐ形ベース層３の表面にｎ＋形ソース層１０と接続するように選択的に形成され、ｐ形ベース層３と電気的に接続される。
【００１３】
ドレイン電極１２は、ｎ＋形ドレイン層１の第１の表面と反対側の第２の表面にオーミックコンタクトするように形成される。ソース電極１３は、ｎ＋形ソース層１０、ｐ＋形コンタクト層１１、及び層間絶縁膜９上に配置され、層間絶縁膜９によりゲート電極８と絶縁される。ソース電極１３は、ｎ＋形ソース層１０及びｐ＋形コンタクト層１１にオーミックコンタクトするように形成される。ソース電極１３は、ｐ＋形コンタクト層１１を介してｐ形ベース層３と電気的に接続する。
【００１４】
次に、本実施形態に係る半導体装置１００の製造工程を図２を用いて説明する。また、本実施形態に係る半導体装置及び半導体装置の製造方法の効果を説明するために、図３及び図４を用いて比較例と比較して説明する。図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置１００の製造工程の一部を示す要部断面図である。図３は、比較例の半導体装置１０１の製造工程の一部を示す要部断面図である。図４は、ゲート電極８のｎ形ポリシリコンとＡｌ２Ｏ３膜５との接合部の原子配列の略図である。
【００１５】
図２（ａ）に示すように、ｎ−形ドリフト層２が、エピタキシャル成長により、ｎ＋形ドレイン層１となるｎ＋形シリコン基板１の第１の表面上に、ｎ＋形ドレイン層１よりもｎ形不純物濃度が低く形成される。なお、後述するように、その後ｎ＋形シリコン基板１の第１の表面とは反対側の表面が研磨されることで、ｎ＋形ドレイン層１が、この第１の表面とそれに対向する第２の表面を有し、所定の厚さを有するように形成される。ｐ形ベース層３が、ｎ−形ドリフト層２表面にボロン（Ｂ）などのｐ形不純物をイオン注入して熱処理することにより、ｎ−形ドリフト層２上に形成される。ｐ形ベース層３の表面に開口部２２を有するＳｉＯ２マスク２１が図示しないレジストマスクを用いたＲＩＥ（Reactive Ion Etching)により形成される。ＲＩＥなどの異方性エッチングを用いて、ＳｉＯ２マスク２１の開口部２２の直下に、ｐ形ベース層３を貫通し、ｎ−形ドリフト層２が露出しその内部に達するトレンチ４が形成される。トレンチ４は、一例として紙面奥行きに延伸するストライプ形状とすることができるが、これに限られることなく、紙面奥行きに延伸する格子状又は千鳥格子状としてもよい。トレンチ４形成後に、ＳｉＯ２２１は除去される。
【００１６】
その後、図２（ｂ）に示したように、Ａｌ２Ｏ３膜５が、ｐ形ベース層３の表面上、トレンチ４の側壁に露出したｐ形ベース層３の側面上、及びトレンチ底部に露出したｎ−形ドリフト層２上を覆うように、例えば、ＡＬＤ法（Atomic Layer Deposition)、ＣＶＤ法（Chemical Vapor Deposition）やスパッタ法などの気相堆積法により形成される。さらにＣＶＤ法などにより、Ａｌ２Ｏ３膜５の表面を全面覆うように、保護層としてシリコン酸化膜６が形成される。シリコン酸化膜６の保護層とＡｌ２Ｏ３膜５とが、ゲート絶縁膜７を構成する。ｎ形ポリシリコン８が、ゲート絶縁膜７を間に介して、ｐ形ベース層３の表面上の全域に、及びトレンチ４を埋め込むように形成される。
【００１７】
続いて、図２（ｃ）に示すように、ＣＤＥ（Cmemical Dry Etching）により、ｎ形ポリシリコン８は、ｐ形ベース層３表面上の全域で取り除かれ、トレンチ４内部に埋め込まれた部分だけが残される。ゲート電極８は、ゲート絶縁膜７によりｎ−形ドリフト層２及びｐ形ベース層３と絶縁分離される。ゲート電極８は、保護層であるシリコン酸化膜６と直接コンタクトし、シリコン酸化膜６によりＡｌ２Ｏ３膜５と離間される。ゲート電極８は、Ａｌ２Ｏ３膜５及び保護層であるシリコン酸化膜６を間に介してｐ形ベース層と対向して配置される。
【００１８】
その後、詳細な説明は省略するが、半導体装置１００は、既存のプロセスにより以下のように形成される。シリコン酸化膜の層間絶縁膜９は、例えばＣＶＤにより、ゲート電極８及び保護層のシリコン酸化膜６上に形成される。層間絶縁膜９及びゲート絶縁膜７は、図示しないレジストマスクを用いて、トレンチ４の領域を残してエッチング除去される。これにより、ゲート電極８は、層間絶縁膜９とゲート絶縁膜７により囲まれて外部から絶縁される。また、ゲート電極８は、図示しない領域で層間絶縁膜９の開口部を介して、図示しないゲート配線層により外部に引き出される。
【００１９】
続いて、ｐ形ベース層３表面から、ヒ素（Ａｓ）又はリン（Ｐ）などのｎ形不純物がイオン注入されて熱処理されることで、ｎ−形ドリフト層２よりもｎ形不純物濃度が高いｎ＋形ソース層１０が、トレンチ４の側面に形成されたＡｌ２Ｏ３膜５に接するようにｐ形ベース層３の表面に形成される。これにより、ゲート電極８は、ｎ＋形ソース層１０、ｐ形ベース層３、及びｎ−形ドリフト層２に、ゲート絶縁膜７を介して対向して配置される。さらに、図示しないレジストマスクを用いて、ｎ＋形ソース層１０が形成されたｐ形ベース層３の表面に選択的にボロン（Ｂ）などのｐ形不純物をイオン注入して熱処理することで、ｐ形ベース層３よりもｐ形不純物濃度が高いｐ＋形コンタクト層１１が、ｐ形ベース層３の表面において、ｎ＋形ソース層１０及びｐ形ベース層３に接続しゲート絶縁膜７と離間するように選択的に形成される。
【００２０】
続いて、ｎ＋形シリコン基板１の第１の表面と反対側の表面を研磨することで、ｎ＋形ドレイン層１を所定の厚さとした後に、ドレイン電極１２は、ｎ＋形ドレイン層１の第１の表面とは反対側の第２の表面にオーミックコンタクトするように形成される。ソース電極１３は、ｎ＋形ソース層１０、ｐ＋形コンタクト層１１、及び層間絶縁膜９上に配置され、層間絶縁膜９によりゲート電極８と絶縁されて形成される。ソース電極１３は、ｎ＋形ソース層１０及びｐ＋形コンタクト層１１にオーミックコンタクトするように形成される。ソース電極１３は、ｐ形ベース層３とｐ＋形コンタクト層１１を介して電気的に接続する。以上のようにして、図１に示した半導体装置１００が形成される。
【００２１】
本実施形態に係る半導体装置１００では、ゲート絶縁膜７は、ｐ形ベース層３を貫通してｎ−形ドリフト層２の内部に達するトレンチ４の側壁に露出したｐ形ベース層３の側面上を被覆するＡｌ２Ｏ３膜５と、このＡｌ２Ｏ３膜上に形成されトレンチ内でｐ形ベース層３に対向するシリコン酸化膜６と、で構成される。そして、ｎ形ポリシリコンのゲート電極８は、このゲート絶縁膜７と直接接合して、トレンチ４内にｐ形ベース層３と対向して埋め込まれる。半導体装置１００が、このような構造を備えることで、以下のような効果がある。
【００２２】
図３は、比較例の半導体装置１０１の製造工程の一部の要部断面図である。ゲート絶縁膜は、シリコン酸化膜である保護層を有さず、Ａｌ２Ｏ３膜５のみで構成される。比較例の半導体装置１０１は、ゲート絶縁膜７の構造が違う点を除いて、本実施形態に係る半導体装置１００と全く同じ構造である。図３に示す製造工程の一部は、本実施形態に係る半導体装置１００の製造工程の一部を示す図２（ｃ）に相当する。比較例の半導体装置１０１では、図２（ａ）から図２（ｂ）の製造工程と同様な工程を経て、図３に示されたように、ゲート絶縁膜は、Ａｌ２Ｏ３膜５だけで構成される。このＡｌ２Ｏ３膜５は、ｐ形ベース層３層を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出したｐ形ベース層３の側面上を被覆する。
【００２３】
ｎ形ポリシリコンにより構成されるゲート電極８は、このＡｌ２Ｏ３により構成される酸化膜５に直接接してトレンチ４内に埋め込まれ、ｐ形ベース層上の全域に形成される。その後、トレンチ４内にゲート電極８が残るように、前述のＣＤＥによりｐ形ベース層３表面上のｎ形ポリシリコンがエッチング除去される。比較例の半導体装置１０１では、図３に示したように、このＣＤＥのエッチングにおいて、ｎ形ポリシリコンのゲート電極８とＡｌ２Ｏ３５からなるゲート絶縁膜との界面で、ゲート電極のエッチング速度が増大してしまう。その結果、トレンチ開口側の半導体装置１０１のゲート電極８は平坦に形成されず、半導体装置１０１の動作不良を起こしてしまう。これに対して、本実施形態に係る半導体装置１００は、図２（ｃ）に示したように、ゲート絶縁膜とゲート電極との界面でゲート電極のエッチング速度の増大が抑制され、比較例の半導体装置１０１と比べてｎ形ポリシリコンのゲート電極が平坦に形成され、良好な動作特性をもつ。
【００２４】
図４は、ポリシリコンゲート電極とＡｌ２Ｏ３膜５との結合界面近傍を模式的に示す。比較例の半導体装置１０１では、Ａｌ２Ｏ３膜５の最表面がアルミニウム（Ａｌ）原子と酸素（Ｏ）原子がともに存在し、この最表面がｎ形ポリシリコンのゲート電極と接合している。このため、両者の界面で、アルミニウムとシリコン（Ｓｉ）原子の置換がおこり、ｎ形ポリシリコンがＡｌ２Ｏ３膜５と接する領域は、ｐ形ポリシリコンになると考えられる。その結果、ゲート電極８とＡｌ２Ｏ３膜５との界面近傍に、ｎ形ポリシリコンとｐ形ポリシリコンのｐ−ｎ接合面が図４に示したように形成されると考えられる。このｐ−ｎ接合面の形成により、ｎ形ポリシリコンからｐ形ポリシリコンに電子が移動するために、ｐ形ポリシリコンは電子が過剰となる。この過剰電子により、Ａｌ２Ｏ３５の酸化膜により構成されるゲート絶縁膜７とゲート電極８との界面では、ＣＤＥによるポリシリコンのエッチング速度が増大するものと思われる。
【００２５】
これに対して、本実施形態に係る半導体装置１００では、ゲート絶縁膜７は、ｐ形ベース層３層を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出したｐ形ベース層の側面上を被覆するＡｌ２Ｏ３膜５と、この酸化膜５上に形成されトレンチ内でｐ形ベース層３に対向するシリコン酸化膜６と、で構成される。そして、ｎ形ポリシリコンのゲート電極８は、このゲート絶縁膜７と直接接合して、トレンチ４内にｐ形ベース層３と対向して埋め込まれる。すなわち、ｎ形ポリシリコンゲート電極は、トレンチ４の側壁において、シリコン酸化膜６により構成される保護層によって、Ａｌ２Ｏ３膜５と直接接することなく、ｐ形ベース層３に対向して形成される。したがって、シリコン酸化膜６により、ゲート電極８のシリコン原子と、酸化膜のアルミニウム原子が直接結合することがない。これにより、Ａｌ２Ｏ３膜５とｎ形ポリシリコンゲート電極８との間で、シリコン原子とアルミニウム原子の置換が、保護層により防止される。このため、図３の比較例のようにｎ形ポリシリコンゲート電極８をＣＤＥでエッチングする際に、ｎ形ポリシリコンゲート電極８とゲート絶縁膜７との界面で、ポリシリコンのＣＤＥによるエッチング速度の増大が抑制される。従って、トレンチゲート構造のゲート絶縁膜に高誘電率のＡｌ２Ｏ３膜５が用いられても、本実施形態に係る半導体装置１００は、平坦なポリシリコンゲート電極を有し、低オン抵抗の良好な動作特性を有する。
【００２６】
本実施の形態では、酸化膜に高誘電率膜のＡｌ２Ｏ３が用いられた場合で説明した。しかしながら、ｎ形ポリシリコンゲート電極とゲート絶縁膜を構成する酸化膜を接合させたときに、その界面で酸化膜中を構成する金属原子とゲート電極のシリコンの置換を起こして、その界面でのポリシリコンのエッチング速度を増大させることは、アルミニウム原子を含む酸化物以外にもイットリウム原子を含む酸化物でも観察された。すなわち、イットリウム原子が、アルミニウム原子同様にＳｉと置換していると考えられる。本実施形態で、Ａｌ２Ｏ３を酸化膜に用いる代わりに、イットリウムを含むＹ２Ｏ３（イットリア）や、ＨｆＹｘＯｙ（ハフニアとイットリアの混合物）などを用いることも可能である。また、Ａｌを含む他の酸化物として、ＨｆＡｌｘＯｙ（ハフニウム・アルミネート）なども用いることができる。すなわち、酸化膜として、アルミニウム又はイットリウムを含んだ酸化膜が用いられることで、本実施形態に係る半導体装置１００と同じ効果を得ることができる。これらは、従来のゲート絶縁膜として用いられるシリコン酸化膜に比べていずれも高誘電率を有するために、低オン抵抗のトレンチゲート型半導体装置を提供することが可能である。
【００２７】
本実施形態では、ゲート絶縁膜７の酸化膜とポリシリコンゲート電極８との間にある保護層としてシリコン酸化膜６を例に説明したが、これ以外にもゲート絶縁膜７の酸化膜中の金属原子とポリシリコンゲート電極８のシリコンとの置換が防止されるものであればよい。保護層として、シリコン窒化膜やシリコン窒化酸化膜などを用いることも可能である。
【００２８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置２００を図５及び図６を用いて説明する。図５は、本実施形態に係る半導体装置２００の要部断面図である。図６は、図５のトレンチ部の拡大図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。
【００２９】
図５に示すように、本実施形態に係る半導体装置２００は、ゲート絶縁膜７がＡｌ２Ｏ３膜１５だけで形成されている点が、第１の実施形態に係る半導体装置１００と相異する。本実施形態の半導体装置２００では、ゲート絶縁膜のＡｌ２Ｏ３膜１５は六方晶系の単結晶であり、そのＣ軸は、トレンチ４の側壁に露出したｐ形ベース層３の側面の垂直方向に配向している。図６に、トレンチ４の側壁に露出したｐ形ベース層３の側面上に形成された、Ａｌ２Ｏ３膜１５とｎ形ポリシリコンゲート電極８との接合部を拡大した図を示す。
【００３０】
図６に示すように、本実施形態に係る半導体装置２００では、Ａｌ２Ｏ３膜１５は、単結晶を有し、トレンチ４の側壁に露出したｐ形ベース層３の側面上を覆うように形成されている。単結晶のＡｌ２Ｏ３膜１５の結晶軸のうちＣ軸は、トレンチ４の側壁に露出したｐ形ベース層の側面の垂直方向に配向している。このＡｌ２Ｏ３膜１５の単結晶は、トレンチ４の側壁に露出したｐ形ベース層の側面に平行に配列され、そのｐ形ベース層の側面の垂直方向に交互に繰り返されて積層されたアルミニウム原子層と酸素原子層により構成され、最表面の層は、酸素原子層で形成されている。このようなＡｌ２Ｏ３膜１５は、結晶成長条件を適切に選ぶことで実現することができる。結晶成長法としては、ＭＯＣＶＤ法（Metal Organic Chmeical Vapor Deposition）やＡＬＤ法（Atomic Layer Deposition）などで実現可能である。特にＡＬＤ法では、アルミニウム原料となるＴＭＡ（Trimetylaluminium）をトレンチ４の側壁に露出したｐ形ベース層の側面に一定時間供給することで、アルミニウム原子層が一原子層形成されて成長が止まる。次に、ＴＭＡの供給を止めて、酸素原料となる水（Ｈ２Ｏ）、重水（Ｄ２Ｏ）、又はオゾン（Ｏ３）などをｐ形ベース層の側面に一定時間供給することで、酸素原子層が一原子層形成されて成長が止まる。これを交互に繰り返してＡｌ２Ｏ３膜１５を結晶成長することで、アルミニウム原子層と酸素原子層は、上記のように積層方向に交互に繰り返されて、Ｃ軸がｐ形ベース層３の側面の垂直方向に配向したＡｌ２Ｏ３膜１５の結晶が得られる。結晶成長の最後に、酸素原料の供給だけで終えることで、Ａｌ２Ｏ３膜１５の最表面は、酸素原子層で終端する。ＡＬＤ法以外のＭＯＣＶＤ法やＰＥＣＶＤ法（Pulasma-Enhanced Chemical Vapor Deposition）などの他の気相成長法においても、Ａｌ２Ｏ３膜１５がＣ軸に配向して結晶成長する成長条件でＡｌ２Ｏ３膜１５を結晶成長させることで、上記のようなＣ軸がｐ形ベース層３の側面の垂直方向に配向したＡｌ２Ｏ３の結晶が得られる。なお、上記アルミニウム及び酸素の原料は、あくまでも一例であり、その他の原料も使用可能であることは勿論のことである。
【００３１】
本実施形態に係る半導体装置２００では、ゲート絶縁膜７は、Ｃ軸がトレンチ４の側壁に露出したｐ形ベース層３の側面の垂直方向に配向したＡｌ２Ｏ３の結晶だけで構成されている。しかしながら、このＡｌ２Ｏ３膜１５により構成されるゲート絶縁膜７は、その最表面が酸素原子層で全面が覆われた結晶構造であるので、Ａｌ２Ｏ３膜とその最表面を覆う酸素原子層により構成される保護層とで構成されていると見ることができる。この点で、本実施形態に係る半導体装置は、同様にゲート絶縁膜７がＡｌ２Ｏ３膜５だけで構成されている比較例の半導体装置１０１と相異する。なぜならば、半導体装置１０１では、Ａｌ２Ｏ３膜５の結晶は、Ｃ軸がｐ形ベース層３の側面に垂直方向に配向したＡｌ２Ｏ３の結晶とは限らないので、その最表面には、アルミニウム原子と酸素原子がともに存在しうるからである。本実施形態に係る半導体装置２００は、最表面がＡｌ原子の存在しない酸素原子層で構成されている点で、比較例の半導体装置１０１と相異する。
【００３２】
このように、本実施形態に係る半導体装置２００においても、ゲート絶縁膜７は、ｐ形ベース層３を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出したｐ形ベース層３の側面上を被覆するＡｌ２Ｏ３膜２５と、この酸化膜上に形成されトレンチ内でｐ形ベース層３に対向する酸素原子層により構成される保護層と、で構成される。そして、ｎ形ポリシリコンのゲート電極８は、このゲート絶縁膜７と直接接合して、トレンチ４内にｐ形ベース層３と対向して埋め込まれる。すなわち、ｎ形ポリシリコンゲート電極８は、トレンチ４の側壁において、酸素原子層により構成される保護層によりＡｌ２Ｏ３膜１５と直接接することなく、ｐ形ベース層３に対向して形成される。したがって、酸素原子層により、ゲート電極８のシリコン原子と、Ａｌ２Ｏ３膜のアルミニウム原子とが直接結合することがない。これにより、Ａｌ２Ｏ３膜１５とｎ形ポリシリコンゲート電極８との間で、シリコン原子とアルミニウム原子との置換が、保護層により防止される。このため、ｎ形ポリシリコンゲート電極８をＣＤＥでエッチングする際に、ｎ形ポリシリコンゲート電極８とゲート絶縁膜７との界面で、図３の比較例で発生したポリシリコンのＣＤＥによるエッチング速度の増大が抑制される。従って、トレンチゲート構造のゲート絶縁膜に高誘電率のＡｌ２Ｏ３膜１５が用いられても、本実施形態に係る半導体装置２００は、比較例の半導体装置１０１に比べて、平坦なポリシリコンゲート電極を有し、低オン抵抗の良好な動作特性を有する。
【００３３】
なお、本実施形態に係る半導体装置２００は、ゲート絶縁膜７の構造及び製造方法に上記のように違いがある以外は、第１の実施形態に係る半導体装置１００と全く同じ構造であり、同じ製造方法とすることができるので、製造方法の説明は省略する。また、本実施形態に係る半導体装置２００では、ゲート絶縁膜７は、ｐ形ベース層３層を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出した第２の半導体層の側面上を被覆するＡｌ２Ｏ３膜と、この酸化膜上に形成されトレンチ内でｐ形ベース層３に対向する酸素原子層により構成される保護層と、で構成される。この保護層を酸素原子層ではなく、窒素原子層に置き換えた構造とすることでも、本実施形態に係る半導体装置２００と同じ効果が得られる。例えば、ＡＬＤ法の結晶成長において、結晶成長の最後に、アルミニウム原子層を形成後に、酸素原料である水（Ｈ２Ｏ）などの供給に替えて窒素原料であるアンモニア（ＮＨ３）などを供給することで、最終原子層を窒素原子層で形成することが可能である。
【００３４】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置を図７及び図８を用いて説明する。図７は、本実施形態に係る半導体装置３００の要部断面図である。図８は、図７のトレンチ部の拡大図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第２の実施の形態との相異点について主に説明する。
【００３５】
図７に示したように、本発明に係る半導体装置３００は、第２の実施形態に係る半導体装置２００と同様に、ゲート絶縁膜７がＡｌ２Ｏ３膜２５だけで形成されている。しかしながら、図８にゲート絶縁膜７のＡｌ２Ｏ３膜２５とｎ形ポリシリコンのゲート電極８との結合界面近傍を模式的に示しているとおり、本実施形態に係る半導体装置３００は、ゲート絶縁膜７を構成するＡｌ２Ｏ３膜２５の結晶は、Ｃ軸がｐ形ベース層３の側面の垂直方向に配向したＡｌ２Ｏ３の単結晶でないという点で、第２の実施形態に係る半導体装置２００と相異する。すなわち、本発明の実施形態に係る半導体装置３００では、ゲート絶縁膜８のＡｌ２Ｏ３膜２５は、単結晶であってもよく多結晶であってもよい。Ａｌ２Ｏ３膜２５が単結晶の場合は、そのＣ軸が、トレンチ４の側壁に露出したｐ形ベース層３の側面に垂直な方向に配向していない。
【００３６】
図８に示すように、一般的に、任意の条件での結晶成長により、トレンチ４の側壁に露出したｐ形ベース層３の側面に形成されたＡｌ２Ｏ３膜２５は、その最表面にアルミニウム原子と酸素原子が存在する。そこで、アルミニウム原子が最表面に露出しないようにする必要がある。ＡＬＤ法あるいは前述したＭＯＣＶＤ法やＰＥＣＶＤ法などの気相成長でＡｌ２Ｏ３膜２５を成長した最後に、アルミニウム原料の供給を止めて、酸素原料だけを供給することで、Ａｌ２Ｏ３膜２５の表面に最終層として酸素原子層が形成される。本実施形態の半導体装置３００は、ゲート絶縁膜７を構成するＡｌ２Ｏ３膜２５の最表面が酸素原子層で形成される点において、第２の実施形態に係る半導体装置２００と同様であり、比較例の半導体装置１０１とは違う。本実施形態に係る半導体装置３００は、上記点を除いて第２の実施形態に係る半導体装置２００と構造は全く同じであり、製造方法も同様であるので、製造方法の詳細の説明は省略する。
【００３７】
このように、本実施形態に係る半導体装置３００においても、ゲート絶縁膜７は、ｐ形ベース層３を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出したｐ形ベース層３の側面上を被覆するＡｌ２Ｏ３膜２５と、この酸化膜上に形成されトレンチ内でｐ形ベース層３に対向する酸素原子層により構成される保護層と、で構成される。そして、ｎ形ポリシリコンのゲート電極８は、このゲート絶縁膜７と直接接合して、トレンチ４内にｐ形ベース層３と対向して埋め込まれる。すなわち、ｎ形ポリシリコンゲート電極は、トレンチ４の側壁において、酸素原子層により構成される保護層によって、Ａｌ２Ｏ３膜と直接接することなく、ｐ形ベース層３に対向して形成される。したがって、酸素原子層により、ゲート電極８のシリコン原子と、Ａｌ２Ｏ３膜のアルミニウム原子が直接結合することがない。これにより、Ａｌ２Ｏ３膜２５とｎ形ポリシリコンゲート電極８との間で、シリコン原子とアルミニウム原子との置換が酸素原子層により防止される。このため、ｎ形ポリシリコンゲート電極８をＣＤＥでエッチングする際に、ｎ形ポリシリコンゲート電極８とゲート絶縁膜７との界面で、図３の比較例で発生したポリシリコンのＣＤＥによるエッチング速度の増大が抑制される。従って、トレンチゲート構造のゲート絶縁膜に高誘電率のＡｌ２Ｏ３１膜２５を用いても、本実施形態に係る半導体装置３００は、比較例の半導体装置１０１と比べて、平坦なポリシリコンゲート電極を有し、低オン抵抗の良好な動作特性を有する。
【００３８】
なお、本実施形態に係る半導体装置３００では、ゲート絶縁膜７は、ｐ形ベース層３を貫通してｎ−形ドリフト層２の内部に達するトレンチの側壁に露出したｐ形ベース層３の側面上を被覆するＡｌ２Ｏ３膜と、この酸化膜上に形成されトレンチ内でｐ形ベース層３に対向する酸素原子層により構成される保護層と、で構成される。第２の実施形態において述べたように、この保護層を酸素原子層ではなく、窒素原子層に置き換えた構造とすることでも、本実施形態に係る半導体装置３００と同じ効果が得られる。例えば、ＭＯＣＶＤ法やＰＥＣＶＤ法などの結晶成長において、結晶成長の最後に、アルミニウム原子層を形成後に、酸素原料である水（Ｈ２Ｏ）などの供給に替えて窒素原料であるアンモニア（ＮＨ３）などを供給することで、最終原子層を窒素原子層で形成することが可能である。
【００３９】
また、第１の実施形態に述べたように、酸化膜はＡｌ２Ｏ３に限られることはなく、アルミニウム又はイットリウムを含んだ酸化膜であっても本実施形態の上記効果は得られる。すなわち、第１の実施形態同様に、酸化膜は、Ａｌ２Ｏ３に限られず、Ｙ２Ｏ３（イットリア）、ＨｆＹｘＯｙ（ハフニアとイットリアの混合物）、及びＨｆＡｌｘＯｙ（ハフニウム・アルミネート）なども本実施形態に用いることができる。
【００４０】
以上、本発明の実施形態をそれぞれ説明した。第１導電形及び第２導電形をそれぞれｎ形及びｐ形として説明したが、その逆とすることも可能である。また、半導体装置は、ＭＯＳＦＥＴを一例として説明したが、トレンチ内に金属酸化膜を介してｎ形ポリシリコンを埋め込む構造を有する半導体装置であれば、本発明を適用することが可能である。特に、上記各実施例の構造において、ｎ＋形ドレイン層とドレイン電極の間にｐ形コレクタ層を挿入した構造とすることで、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）に上記各実施形態を適用することが可能である。また、ゲート絶縁膜中の酸化膜及び保護層の成膜方法も、上記実施形態に一例としてあげた成膜方法に限らず、発明の趣旨を逸脱しない範囲で他の成膜方法も適用可能である。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ベース層
４  トレンチ
５、１５、２５  Ａｌ２Ｏ３
６  ＳｉＯ２
７  ゲート絶縁膜
８  ゲート電極
９  層間絶縁膜
１０  ｎ＋形ソース層
１１  ｐ＋形コンタクト層
１２  ドレイン電極
１３  ソース電極
２１  ＳｉＯ２マスク
２２  マスク開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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