(57)【要約】【課題】  デバイスと機器との接続する端子数を削減する。【解決手段】  駆動素子と、前記駆動素子を制御する制御回路と、第１情報を生成する第１情報生成部と、第２情報を生成する第２情報生成部と、情報の出力端子と、外部から入力する選択情報に基づき、前記出力端子と前記第１、第２情報生成部との選択的な接続または前記出力端子をハイインピーダンス状態のいずれかを選択するスイッチとをそれぞれ有する第１素子基板及び第２素子基板を備えるデバイス。前記第１素子基板と第１信号線を介して接続され、第１選択情報を入力する第１の入力部と、前記第２素子基板と第２信号線を介して接続され、第２選択情報を入力する第２の入力部と、前記第１及び第２素子基板からそれぞれ出力される情報が共通の信号線を介して接続される出力部とを備える。【選択図】  図２
2012000954.tif 000002
【特許請求の範囲】
【請求項１】
駆動素子と、前記駆動素子を制御する制御回路と、第１情報を生成する第１情報生成部と、第２情報を生成する第２情報生成部と、情報の出力端子と、外部から入力する選択情報に基づき、前記出力端子と前記第１、第２情報生成部との選択的な接続または前記出力端子をハイインピーダンス状態のいずれかを選択するスイッチとをそれぞれ有する第１素子基板及び第２素子基板を備えるデバイスであって、
前記第１素子基板と第１信号線を介して接続され、第１選択情報を入力する第１入力部と、
前記第２素子基板と第２信号線を介して接続され、第２選択情報を入力する第２入力部と、
前記第１及び第２素子基板からそれぞれ出力される情報が共通の信号線を介して接続される出力部とを備えることを特徴とするデバイス。
【請求項２】
前記第１情報及び前記第２情報は、温度情報、電圧情報、制御回路が生成する情報であることを特徴とする請求項１に記載のデバイス
【請求項３】
前記駆動素子は記録素子であることを特徴とする請求項１または請求項２に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板を複数備えたデバイスに関し、特にデバイスの信号出力に関する。
【背景技術】
【０００２】
特許文献１には、駆動素子として記録素子（ヒータ）を駆動する回路と複数の温度検知素子を同一半導体基板上に形成し、複数の温度検知素子を選択し、選択した温度検知素子の出力を共通の端子に出力する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２６０１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子基板を複数備えたデバイス（記録ヘッド）においては、各々の基板から出る温度検知素子の出力端子を個別に設ける構成にすると、記録ヘッドの端子数が増大する。このために、記録ヘッドと接続する機器（記録装置）の端子の数が増加し、記録装置の大型化やコストアップが生じる。また、温度検知素子の出力をそれぞれ個別の信号線を介して記録装置へ伝達すると、信号線のバラツキにより温度検知素子の出力値に差が生じてしまう。
【０００５】
上述した課題を解消するために、各々の基板から出る温度検知素子の出力端子を記録ヘッド内で共通に接続する構成を想定してみると、単純に共通接続した場合には、各基板からの出力電圧が共通接続した配線上で衝突する。このため正確な電圧値を記録ヘッドから出力することができない。このような課題は、記録装置に限らず他の機器にとっても共通する課題である。
【０００６】
本発明は、上記課題を解決するデバイス及び、デバイスを接続する機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のデバイスは、駆動素子と、前記駆動素子を制御する制御回路と、第１情報を生成する第１情報生成部と、第２情報を生成する第２情報生成部と、情報の出力端子と、外部から入力する選択情報に基づき、前記出力端子と前記第１、第２情報生成部との選択的な接続または前記出力端子をハイインピーダンス状態のいずれかを選択するスイッチとをそれぞれ有する第１素子基板及び第２素子基板を備えるデバイスであって、
前記第１素子基板と第１信号線を介して接続され、第１選択情報を入力する第１の入力部と、前記第２素子基板と第２信号線を介して接続され、第２選択情報を入力する第２の入力部と、前記第１及び第２素子基板からそれぞれ出力される情報が共通の信号線を介して接続される出力部とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明に寄れば、記録ヘッド等のデバイスが接続する機器（装置）へ出力する信号の端子数の増加を抑制しつつ、複数の素子基板から信号や情報を取得することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例における素子基板の構成を説明する図である。
【図２】第１の実施例における切換回路１６１を説明する図である。
【図３】記録素子駆動回路２０５の説明図である。
【図４】選択回路１６４の構成を説明する図である。
【図５】電圧変換回路１０７の構成を説明する図である。
【図６】第１の実施例における記録ヘッドを説明する図である。
【図７】第２の実施例における素子基板の構成を説明する図である。
【図８】第２の実施例における切換回路４６１を説明する図である。
【図９】第２の実施例における記録素子駆動回路２０５を説明する図である。
【図１０】第２の実施例における、３ステートバッファ５２２の説明図である。
【図１１】第２の実施例における記録ヘッドを説明する図である。
【図１２】第３の実施例における素子基板の構成を説明する図である。
【図１３】第４の実施例における素子基板の構成を説明する図である。
【図１４】第３の実施例における記録ヘッドを説明する図である。
【発明を実施するための形態】
【００１０】
（第１の実施例）
図１は、第１の実施例における素子基板１０１の構成を説明する図である。ヒータ１０２はインクを吐出する記録素子である。この実施例では、駆動素子として記録素子を備えた素子基板について説明する。複数の記録素子１０２が配列され、ａ列（インク供給口の両側に２列）とｂ列（インク供給口の両側に２列）が配置されている。
【００１１】
シフトレジスタ（Ｓ／Ｒ）１０６は、Ｍビットの記録データを一時的に格納する。ラッチ回路１０５は、シフトレジスタ（Ｓ／Ｒ）１０６に格納された記録データを一括して保持する。ブロック選択回路（デコーダ）１０４はヒータおよびスイッチング素子が形成するＮ個のブロックから所望のブロックを選択するである。これら上述したシフトレジスタ１０６、ラッチ１０５、デコーダ１０４は、記録素子の駆動を制御する制御回路である。
【００１２】
素子基板を制御する機器（例えばプリンタ本体）から供給されるクロック信号ＣＬＫが端子１０９に入力される。このクロック信号に、同期してシリアル転送されるＭビットの記録データ信号ＤＡＴＡが端子１１０−ａおよび１１０−ｂから入力され、シフトレジスタ１０６に順次格納される。その後ラッチ信号端子１０８から入力されるラッチ信号ＬＴに従ってこのシリアルデータがラッチ回路１０５に保持される。このときブロック選択回路１０４に入力される信号も記録データ信号に続いてシリアル転送され、デコーダによりＮ本のブロック選択信号に変換されてグループ１〜Ｍへ接続される。
【００１３】
インク供給口２１０は、基板の裏面からインクを供給する。この場合は同一基板内に２つの供給口を設けてある。温度検知素子１５０は、素子基板内に３箇所に設けられている。温度検知素子１５０は、例えばｐ−ｎ接合ダイオードの電圧−電流特性の温度特性を利用したものが用いられる。抵抗モニター素子１５１は記録素子となるヒータの抵抗値をモニターするためのであり、基板内に作りこまれたヒータの抵抗値に対応する抵抗値をもつ。これらの温度検知素子１５０、抵抗モニター素子１５１は素子基板に設けられた情報生成部（信号生成部）である。温度検知素子１５０は、温度情報を生成する温度情報生成部である。
【００１４】
切換回路１６１は、温度検知素子１５０や抵抗モニター素子１５１の出力が接続され、これらを切換えてアナログ出力端子１６３（Ａ＿ＯＵＴ）から出力する。選択回路１６４は、切換回路１６１の出力を選択する。入力端子１６２は、外部からアナログ出力選択信号（ＳＥＬ）を入力し、この信号を選択回路１６４へ供給する。また、切換回路１６１にはロジック電源電圧ＶＤＤ１３０およびＶＨＴ電圧１３２が接続されている。この構成により、温度検知素子、抵抗モニター素子、ロジック電源電圧ＶＤＤおよびＶＨＴ電圧がそれぞれ所望のタイミングでアナログ出力端子１６３から出力される。
【００１５】
図２は、切換回路１６１を説明する図である。切換回路１６１は複数のアナログＳＷ３２１を備えている。アナログＳＷ３２１は、それぞれ一方の端子に、温度検知素子１５０、抵抗モニター素子１５１、ロジック電源電圧ＶＤＤを分圧する分圧抵抗、ＶＨＴ電圧を分圧する分圧抵抗に接続されている。これらの抵抗回路は、別の表現をすれば電圧情報を生成する回路である。
【００１６】
アナログＳＷ３２１の１つは、ハイインピーダンス（ＨＺ）状態になるオープンチャネル（Ｏｐｅｎ  ｃｈ）の状態となっている。これら各アナログＳＷ３２１の他方の端子を共通接続して、アナログ出力端子１６３（Ａ＿ＯＵＴ）に接続する。
【００１７】
選択回路１６４は、それぞれのアナログＳＷに対応したアナログＳＷ選択信号（選択情報）３２２を出力し、この信号によりアナログＳＷが１つ選択される。これにより、アナログＳＷ選択信号３２２を制御することで、切換回路１６１から選択的に信号が出力される。図２のアナログＳＷの１つは、オープンチャネル（Ｏｐｅｎ  ｃｈ）の状態であるので、そのアナログＳＷを選択すればアナログ出力端子１６３をＨＺ状態（ハイインピーダンス状態）にできる。
【００１８】
なお、ロジック電源電圧ＶＤＤおよびＶＨＴ電圧は、それぞれ分圧抵抗３１１の一方の端子に接続され、他方の端子はスイッチングトランジスタ３１２に接続されている。スイッチングトランジスタ３１２のゲートにはそれぞれＶＤＤ電圧およびＶＨＴ電圧を選択するアナログＳＷ選択信号が入力されている。これにより選択されたときにだけ分圧抵抗に電流が流れ、選択されなければ分圧抵抗に電流が流れないようにしている。
【００１９】
ロジック電源電圧ＶＤＤおよびＶＨＴ電圧は、それぞれ分圧抵抗３１１により温度検知素子１５０の出力電圧と略同レベルの電圧に調整されている。例えば、温度検知素子としてｐ−ｎ接合ダイオードを用いた場合には、その出力電圧は室温においてはほぼ０．６ボルトから０．７ボルトである。ＶＤＤ電圧が３．３ボルト、ＶＨＴ電圧が２４ボルトであれば、それらの電圧を０．６ボルトから０．７ボルトに成るように、分圧抵抗の値を定める。
【００２０】
図３は、記録素子駆動回路２０５の説明図である。この記録素子駆動回路２０５は、ヒータ選択回路１１５、電圧変換回路１０７、スイッチング素子１０３、からなるである。ヒータ選択回路１１５は、任意のヒータを選択するための回路であり、電圧変換回路１０７はヒータ選択回路１１５の出力信号の電圧レベルをスイッチング素子を駆動する電圧レベルに変換する。ここでヒータ１０２、スイッチング素子１０３、ヒータ選択回路１１５は、Ｎ個づつで１つのグループを形成する。このグループをＭ（複数）個備えて記録素子列を構成している。なお、このＮ個の記録素子は、ブロック選択信号１１８の信号に従い、時分割で１つ選択され駆動するいわゆる時分割駆動を行う。
【００２１】
図４（ａ）は、選択回路１６４の構成を説明する図である。ここではアナログＳＷ選択信号３２２が８本の場合の回路構成を示す。ＳＥＬ信号１６２は３ビット（ＳＥＬ０からＳＥＬ２）で構成されている。選択回路１６４は、インバータ１００１およびＮＡＮＤ回路１００２で構成されることで、アナログＳＷ選択信号３２２となるＳＥＬ＿ＯＵＴ０からＳＥＬ＿ＯＵＴ７の８本の信号を生成することができる。図４（ｂ）は、選択回路の真理値表であり、各入力端子ＳＥＬ０からＳＥＬ２の論理状態を定めることで、ＳＥＬ＿ＯＵＴ０から７の出力が一義的に出力できる。例えば、ＳＥＬ０〜ＳＥＬ２がすべてＬであれば、ＳＥＬ＿ＯＵＴ０が有効になる。
【００２２】
図５は、電圧変換回路１０７の構成を説明する図である。この構成により信号の電圧振幅を、ヒータ選択回路の出力の電圧振幅（第１電源電圧）よりも高い電圧（第２電源電圧）に変換される。変換された信号は、スイッチング素子であるＭＯＳトランジスタ１０３のゲートに印加され、ＭＯＳトランジスタ１０３に接続されたヒータ１０２に電流がながれ、駆動される。ここでより高い第２電圧に変換を行なうのは、ヒータ駆動ＭＯＳトランジスタ１０３のゲートに印加する電圧を高くすることで、そのオン抵抗を低下させ、高い効率でヒータに電流を流すことを可能とするためである。この第２電源電圧の電圧値は、回路のブレイクダウン耐圧及びＭＯＳのゲート耐圧を越えることなく、可能な限り高く設定することが望ましい。なお、図１に示す駆動電圧発生回路１３１（ＶＨＴバッファ）は、ＶＨＴ電圧１３２から所望の第２電源電圧を生成する。
【００２３】
図６は、第１の実施例における記録ヘッドを説明する図である。記録ヘッド９００は、４つの記録素子基板１０１Ａ〜１０１Ｄを備えたデバイスである。記録素子基板はそれぞれ、図１に示したように、４つのヒータ列を備えている。接続部９０１は、機器（記録装置の本体）と接続する。接続部９０１は、４つの素子基板の入力端子１６２とそれぞれ接続する入力部と、４つの素子基板の出力端子１６３と共通に接続する出力部とを備えている。説明を簡単にするために、必要最低限の信号線を記載している。図１や図４で説明したように、各記録素子基板には、入力端子１６２に３ビットの選択信号（ＳＥＬ０〜ＳＥＬ２）が入力される。この選択信号は、接続部９０１から個別に供給される。一方、選択信号に従って、アナログ出力端子１６３からアナログ信号が出力する。このアナログ出力端子１６３は、各記録素子基板のアナログ出力端子１６３と接続されている。
【００２４】
この記録ヘッド９００と接続する記録装置１０００は、接続部１００１を備えている。制御部１００２は、記録装置１０００の制御を行う。制御部１００２は、記録ヘッドへ出力する選択信号を生成する信号生成部１００３と、記録ヘッドから入力するアナログ信号を処理する処理回路１００４Ａを備えている。制御部１００２は、ＣＰＵやメモリ、ＡＳＩＣ（特定用途集積回路）などで構成されている。
【００２５】
信号生成部１００３は、例えば、記録素子基板１０１Ａの温度検知素子１５０の情報を取得するために選択信号（ＳＥＬ０〜ＳＥＬ２）を出力する。この場合、信号生成部１００３は、記録素子基板１０１Ｂ、記録素子基板１０１Ｃ、記録素子基板１０１Ｄに対して、オープンチャネルを選択する信号を出力する。このように、選択信号を出力すれば、記録素子基板１０１Ｂ、１０１Ｃ、１０１Ｄの出力端子はハイインピーダンス状態になるので、記録素子基板１０１Ａの温度検知素子の情報を取得できる。同様に、記録素子基板１０１Ｂの温度検知素子１５０の情報を取得する場合には、他の記録素子基板１０１Ａ、１０１Ｃ、１０１Ｄに対して、オープンチャネルを選択する信号を出力する。
【００２６】
以上のように、信号生成部１００３は、４つの素子基板のうち１つを選択するように、選択信号を生成する。これにより、アナログ出力端子１６３が共通に接続した状態であっても、記録装置は、適切に信号を受信できる。なお、信号生成部１００３は、記録装置の動作内容により、４つの素子基板を選択する制御を行う。
【００２７】
以上の構成により、デバイス（記録ヘッド）が、機器（記録装置）へ出力する信号の端子数の増加を抑制しつつ、複数の素子基板からアナログ形式の信号や情報を取得することができる。
【００２８】
（第２の実施例）
図７は、第２の実施例における素子基板の構成を説明する図である。図１と同様の番号の部分については説明を省略する。相違する点について説明する。図７において、ヒート信号生成回路４１１は、ヒータを駆動するスイッチング素子に供給するヒート（ＨＥ）信号４１３を生成する。ヒート信号生成回路４１１は、ヒートパルス幅信号（パルス幅情報）４１２に基づいてヒート信号４１３を生成する。ヒートパルス幅信号（パルス幅情報）４１２は、データ信号１１０と同じ端子を介して、シフトレジスタ１０６へシリアル転送される。ヒート信号生成回路４１１で生成されたヒート信号４１３は、図９に示す記録素子駆動回路２０５において、ヒータ選択回路１１５は、記録データ信号１０７、ブロック選択信号１１８、ヒート信号４１３とを論理積を行ない、その結果を電圧変換回路１０７出力する。
【００２９】
切換回路４６１は各ヒータ列２０５に対応したヒート信号４１３を入力し、これらを切換えてデジタル出力端子４６３（Ｄ＿ＯＵＴ）から出力する。また、切換回路４６１は、２つのシフトレジスタ１０６へそれぞれ入力された記録データ信号も入力する。選択回路４６４は切換回路４６１の出力を選択する。入力端子４６２は選択回路４６４に入力するデジタル出力選択信号（ＳＥＬ）を入力する。従って、ヒート信号や記録データ信号のいずれかを選択して、出力することで信号の内容の確認をすることができる。
【００３０】
図８は、切換回路４６１を説明する図である。切換回路４６１は、３ステートバッファ５２１を複数備えている。３ステートバッファ５２１は、Ｈｉ、Ｌｏ、ＨＺの３つの状態を出力する。各ステートバッファには、それぞれ４つのヒート信号（ＨＥ＿１〜ＨＥ＿４）、２つの記録データ信号（ＤＡＴＡ＿１、ＤＡＴＡ＿２）が接続されている。一方で、出力端子は共通に接続されている。この共通接続された出力は、さらに３ステートバッファ５２２に入力する。この３ステートバッファ５２２の出力が、デジタル出力端子４６３に接続される。
【００３１】
選択回路４６４は、第１の実施例と同様に、各３ステートバッファ５２１に対応したデジタル信号選択信号４２２を出力し、これによりそれぞれの３ステートバッファの状態が一義的に選択される。そして、選択された３ステートバッファ以外はＨＺ状態（ハイインピーダンス状態）になるように信号４２２は出力される。したがって、４つのヒート信号（ＨＥ＿１〜ＨＥ＿４）、２つの記録データ信号（ＤＡＴＡ＿１、ＤＡＴＡ＿２）のうちのいずれが選択された場合には、３ステートバッファ５２２、デジタル出力端子４６３を介して、選択された信号が、出力される。
【００３２】
一方、４つのヒート信号（ＨＥ＿１〜ＨＥ＿４）、２つの記録データ信号（ＤＡＴＡ＿１、ＤＡＴＡ＿２）のいずれも選択されない場合には、３ステートバッファ５２２をＨＺ（ハイインピーダンス）にする。これにより、デジタル出力端子４６３はＨＺ状態（ハイインピーダンス状態）となる。デジタル出力端子４６３から信号は出力されない。この実施例では、オープンチャネル（Ｏｐｅｎ  ｃｈ）４３１に対応した３ステートバッファ５２１の入力はＧＮＤに接続している。
【００３３】
なお、図１０は、３ステートバッファ５２２の実施例を説明する図である。入力端子８１１は信号を入力する。Ｓｔａｔｅ端子８１２に入力される信号を入力する。８１３、８１４は出力段のｎＭＯＳトランジスタである。この構成により、仮に誤って信号が入力した場合にも、基板内部の寄生トランジスタが動作するなどして異常電流が流れることを防止できる。
【００３４】
図１１は、第２の実施例における記録ヘッドを説明する図である。第１の実施例と同じ点については説明を省き、相違する点について説明する。第２の実施例では、入力端子４６２に３ビットの選択信号（ＳＥＬ０〜ＳＥＬ２）が入力される。この選択信号に従って、デジタル出力端子４６３からデジタル信号が出力する。記録装置１０００の構成も、第１の実施例のアナログ信号を処理する処理回路１００４Ａの代わりに、デジタル信号を処理する処理回路１００４Ｄを備えている。信号生成部１００３の制御についても、第１の実施例と同様であるので説明は省く。
【００３５】
以上の構成により、デバイス（記録ヘッド）がデバイス（記録装置）へ出力する信号の端子数の増加を抑制しつつ、複数の素子基板からデジタル形式の信号や情報を取得することができる。
【００３６】
（第３の実施例）
図１２は、第３の実施例における素子基板の構成を説明する図である。図１と同様の番号の部分については説明を省略する。図１では入力端子１６２から３ビットの信号（ＳＥＬ０〜ＳＥＬ２）を入力する形態であったが、図１２では、シリアル転送されるＭビットの記録データ信号ＤＡＴＡとともに選択信号を入力する。つまり、選択信号（ＳＥＬ０〜ＳＥＬ２）は、記録装置から端子１１０−ａを介して入力する。この選択信号は、シフトレジスタ（Ｓ／Ｒ）１０６に入力し、ラッチ回路１０５で保持され、選択回路１６４へ転送される。
【００３７】
図１４は、第３の実施例における記録ヘッドを説明する図である。第１の実施例と同じ点については説明を省き、相違する点について説明する。第３の実施例では、端子１１０−ａに、シリアル形式で３ビットの選択信号（ＳＥＬ０〜ＳＥＬ２）が入力される。この選択信号に従って、アナログ出力端子１６３からアナログ信号が出力する。記録装置１０００の構成は、第１の実施例と同様に、アナログ信号を処理する処理回路１００４Ａを備えている。また、記録装置１０００は、信号生成部１００５は、第１の実施例や第２の実施例と異なり、シリアルデータを生成する。信号生成部１００５は、例えば、記録データ信号ＤＡＴＡの前に選択信号の情報を転送する。
【００３８】
以上の構成により、選択信号の入力端子を他の信号の入力端子と共用することで、記録ヘッドが記録装置から入力する信号の端子数の増加を抑制しつつ、複数の素子基板からアナログ形式の信号や情報を取得することができる。
【００３９】
（第４の実施例）
図１３は、第４の実施例における素子基板の構成を説明する図である。図１や図１２と同様の番号の部分については説明を省略する。図１２では、記録ヘッドからアナログ信号を出力する形態であったが、図１３は、記録ヘッドからデジタル信号を出力する形態である。第３の実施例と同様に、端子１１０−ａに、シリアル形式で３ビットの選択信号（ＳＥＬ０〜ＳＥＬ２）が入力される。なお、第４の実施例における記録ヘッドを説明は省く。
【００４０】
以上の構成により、選択信号の入力端子を他の信号の入力端子と共用することで、記録ヘッドが記録装置から入力する信号の端子数の増加を抑制しつつ、複数の素子基板からデジタル形式の信号や情報を取得することができる。
【００４１】
（その他の実施形態）
以上、デバイスを例として記録ヘッドについて説明したが、他のデバイスでも同様の構成をとることができる。例えば、光学センサを備えた読取ユニットを制御する読取装置にも適用できる。
【符号の説明】
【００４２】
１６１  切替回路
１６４  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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