(57)【要約】【課題】寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することが可能な昇圧回路を提供すること。【解決手段】本発明にかかる昇圧回路は、低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に設けられたダイオード素子Ｄ１，Ｄ２と、ダイオード素子Ｄ１，Ｄ２と出力端子Ｖｏｕｔとの間に設けられ、ダイオード素子Ｄ１，Ｄ２よりも順方向降下電圧の小さいダイオード素子Ｄ３と、ダイオード素子Ｄ１，Ｄ２，Ｄ３の間の各接続点に一端が接続され、他端にクロック信号ＣＬＫ１，ＣＬＫ２が供給される容量素子Ｃ１，Ｃ２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電圧端子と外部出力端子との間に設けられた第１ダイオード素子と、
前記第１ダイオード素子と前記外部出力端子との間に設けられ、前記第１ダイオード素子よりも順方向降下電圧の小さい第２ダイオード素子と、
前記第１ダイオード素子と前記第２ダイオード素子との間の接続点に一端が接続され、他端にクロック信号が供給される容量素子と、を備えた昇圧回路。
【請求項２】
直列接続された複数の前記第１ダイオード素子を備え、
前記複数の第１ダイオード素子及び前記第２ダイオード素子の間の各接続点に一端が接続され、他端に交互に逆相のクロック信号が供給される複数の前記容量素子と、を備えた請求項１に記載の昇圧回路。
【請求項３】
前記第２ダイオード素子は、
ショットキーダイオードであることを特徴とする請求項１又は２に記載の昇圧回路。
【請求項４】
前記第２ダイオード素子は、
並列接続されたｎ（ｎは２以上の整数）個のＰＮ接合ダイオードであることを特徴とする請求項１又は２に記載の昇圧回路。
【請求項５】
前記第２ダイオード素子は、
並列接続されたｎ（ｎは２以上の整数）個のダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の昇圧回路。
【請求項６】
前記第２ダイオード素子は、
並列接続されたｎ（ｎは２以上の整数）個のダイオード接続されたバイポーラトランジスタであることを特徴とする請求項１又は２に記載の昇圧回路。
【請求項７】
前記第１ダイオード素子は、
ＰＮ接合ダイオードであることを特徴とする請求項１〜６のいずれか一項に記載の昇圧回路。
【請求項８】
前記第１ダイオード素子は、
ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１〜６のいずれか一項に記載の昇圧回路。
【請求項９】
前記第１ダイオード素子は、
ダイオード接続されたバイポーラトランジスタであることを特徴とする請求項１〜６のいずれか一項に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、特に消費電流の低減に適した昇圧回路に関する。
【背景技術】
【０００２】
近年、携帯電話などの携帯用電子機器に用いられている負電圧昇圧回路（負電圧生成用の昇圧回路）においては、消費電流の低減が課題となっている。
【０００３】
負電圧昇圧回路が特許文献１に開示されている。図５は、特許文献１に開示された負電圧昇圧回路を示す回路図である。なお、図５に示す負電圧昇圧回路は、特許文献１中の図１２に対応する。
【０００４】
図５に示すように、従来技術の負電圧昇圧回路は、低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に直列接続されたダイオード素子Ｄ１１，Ｄ１２，Ｄ１３と、ダイオード素子間のノードＶ１，Ｖ２とクロック入力端子（ＣＬＫ１，ＣＬＫ２）との間に設けられた容量素子Ｃ１１，Ｃ１２と、を備える。容量Ｃ１３は、出力負荷容量（出力端子Ｖｏｕｔに負荷される容量）である。この負電圧昇圧回路は、同じ周波数でかつ位相が互いに逆である昇圧用クロックＣＬＫ１、ＣＬＫ２をそれぞれノードＶ１，Ｖ２に入力することにより、出力端子Ｖｏｕｔに負電圧を生成している。なお、以下の説明では、ノードＶ１，Ｖ２及び出力端子Ｖｏｕｔの電位をそれぞれＶ１，Ｖ２及びＶｏｕｔと称すことがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−４３６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６は、図５の負電圧昇圧回路を構成する素子の縦構造を示す図である。図６では、Ｐ型シリコン基板（以下、単にＰｓｕｂと称す）１００上に、ダイオード素子Ｄ１２用のＮウェル１０２と、ダイオード素子Ｄ１３用のＮウェル１０３と、高電位側電源電圧ＶＤＤが印加されている他の周辺回路用のＮウェル１０１と、が形成される。Ｎウェル１０２上には、Ｐウェル１０４とＮ＋拡散領域１０８とが形成される。そして、Ｐウェル１０４上には、Ｎ＋拡散領域１０６とＰ＋拡散領域１０７とが形成される。なお、Ｎ＋拡散領域１０６がダイオード素子Ｄ１２のカソード端子であり、Ｐ＋拡散領域１０７がダイオード素子Ｄ１２のアノード端子である。Ｎウェル１０３上には、Ｐウェル１０５とＮ＋拡散領域１１１とが形成される。そして、Ｐウェル１０５上には、Ｎ＋拡散領域１０９とＰ＋拡散領域１１０とが形成される。なお、Ｎ＋拡散領域１０９がダイオード素子Ｄ１３のカソード端子であり、Ｐ＋拡散領域１１０がダイオード素子Ｄ１３のアノード端子である。
【０００７】
なお、図６に示すように、Ｎ＋拡散領域１０６はノードＶ１に接続されている。Ｐ＋拡散領域１０７、Ｎ＋拡散領域１０８及びＮ＋拡散領域１０９は、ノードＶ２に接続されている。Ｐ＋拡散領域１１０、Ｎ＋拡散領域１１１及びＰｓｕｂ１００は、出力端子Ｖｏｕｔに接続されている。
【０００８】
ここで、Ｐｓｕｂ１００の電位はＶｏｕｔとなる。また、ノードＶ２の電位は、Ｐｓｕｂ１００の電位Ｖｏｕｔよりもダイオード素子Ｄ１３の順方向降下電圧Ｖｂｅ１（０．６〜０．７Ｖ程度）だけ低くなる。つまり、Ｎウェル１０２の電位はＶｏｕｔ−Ｖｂｅ１となる。また、上述したように、Ｎウェル１０１の電位はＶＤＤである。これにより、Ｐｓｕｂ１００をベース、Ｎウェル１０２をエミッタ、Ｎウェル１０１をコレクタとする寄生トランジスタＤ５０が形成される。その結果、寄生トランジスタＤ５０のエミッタ−コレクタ間に無駄な電流（寄生電流）が流れ、消費電流が増大するという問題があった。
【０００９】
このように、従来技術の昇圧回路では、寄生トランジスタの影響により消費電流が増大するという問題があった。
【課題を解決するための手段】
【００１０】
本発明にかかる昇圧回路は、基準電圧端子と外部出力端子との間に設けられた第１ダイオード素子と、前記第１ダイオード素子と前記外部出力端子との間に設けられ、前記第１ダイオード素子よりも順方向降下電圧の小さい第２ダイオード素子と、前記第１ダイオード素子と前記第２ダイオード素子との間の接続点に一端が接続され、他端にクロック信号が供給される容量素子と、を備える。
【００１１】
上述のような回路構成により、寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することができる。
【発明の効果】
【００１２】
本発明により、寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することが可能な昇圧回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる昇圧回路を示す回路図である。
【図２】本発明の実施の形態１にかかる昇圧回路を構成する素子の縦構造を示す図である。
【図３】本発明の実施の形態２にかかる昇圧回路を示す回路図である。
【図４】本発明の実施の形態２にかかる昇圧回路を構成する素子の縦構造を示す図である。
【図５】従来技術の昇圧回路を示す回路図である。
【図６】従来技術の昇圧回路を構成する素子の縦構造を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１５】
実施の形態１
図１は、本発明の実施の形態１にかかる負電圧生成用の昇圧回路を示す図である。本実施の形態にかかる昇圧回路１は、順方向降下電圧の小さいダイオード素子を出力段に備えることにより、寄生トランジスタに流れる電流（寄生電流）を低減し、消費電流の増大を抑制することができることを特徴とする。以下、具体的に説明する。
【００１６】
まず、昇圧回路１の回路構成について説明する。図１に示す負電圧生成用の昇圧回路１は、ダイオード素子（第１ダイオード素子）Ｄ１，Ｄ２と、ダイオード素子（第２ダイオード素子）Ｄ３と、容量素子Ｃ１，Ｃ２と、を備える。ダイオード素子Ｄ１，Ｄ２，Ｄ３は、低電位側電源端子（基準電圧端子）ＧＮＤと出力端子（外部出力端子）Ｖｏｕｔとの間に直列に接続される。より具体的には、ダイオード素子Ｄ１のカソードは、低電位側電源端子ＧＮＤに接続される。ダイオード素子Ｄ１のアノードは、ノードＶ１を介して、ダイオード素子Ｄ２のカソードに接続される。ダイオード素子Ｄ２のアノードは、ノードＶ２を介して、ダイオード素子Ｄ３のカソードに接続される。ダイオード素子Ｄ３のアノードは、出力端子Ｖｏｕｔに接続される。容量素子Ｃ１は、クロック入力端子ＣＬＫ１とノードＶ１との間に設けられる。容量素子Ｃ２は、クロック入力端子ＣＬＫ２とノードＶ２との間に設けられる。容量Ｃ３は、出力負荷容量（出力端子Ｖｏｕｔに負荷される容量）である。
【００１７】
ダイオード素子Ｄ１，Ｄ２には、例えば、ＰＮ接合ダイオードが用いられる。ダイオード素子Ｄ３には、順方向降下電圧の低いダイオード、例えば、ショットキーダイオードが用いられる。本実施の形態では、ダイオード素子Ｄ１，Ｄ２がＰＮ接合ダイオードであって、ダイオード素子Ｄ３がショットキーダイオードである場合を例に説明する。なお、ＰＮ接合ダイオードの順方向降下電圧が０．６〜０．７Ｖ程度であるのに対し、ショットキーダイオードの順方向降下電圧は０．２Ｖ程度と低い。
【００１８】
なお、以下の説明では、ノードＶ１，Ｖ２及び出力端子Ｖｏｕｔの電位をそれぞれＶ１，Ｖ２及びＶｏｕｔと称すことがある。低電位側電源端子ＧＮＤ及び高電位側電源端子ＶＤＤの電位をそれぞれＧＮＤ及びＶＤＤと称すことがある。また、クロック入力端子ＣＬＫ１，ＣＬＫ２に供給されるクロック信号をそれぞれＣＬＫ１，ＣＬＫ２と称す。なお、クロック信号ＣＬＫ１，ＣＬＫ２は、同じ周波数であってかつ位相が互いに逆である。クロック信号ＣＬＫ１，ＣＬＫ２は、いずれも、Ｌレベルの場合に電位ＧＮＤを示し、Ｈレベルの場合に電位ＶＤＤを示す。そして、容量素子Ｃ１，Ｃ２は、それぞれクロック信号ＣＬＫ１，ＣＬＫ２に同期してノードＶ１，Ｖ２の電位を増減させる。
【００１９】
次に、昇圧回路１の動作について説明する。まず、一方のクロック信号ＣＬＫ１がＨレベル、他方のクロック信号ＣＬＫ２がＬレベルの場合、ノードＶ２の電位は、クロック信号ＣＬＫ２に同期して初期電位（０Ｖ）から−ＶＤＤに引き下げられる。ノードＶ２の電位が出力端子Ｖｏｕｔの電位より低くなるため、ダイオード素子Ｄ３に順方向電流が流れる。
【００２０】
次に、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルになると、ノードＶ２の電位が出力端子Ｖｏｕｔの電位と比較して高くなるため、ダイオード素子Ｄ３に順方向電流は流れなくなる。一方、クロック信号ＣＬＫ１がＬレベルであるため、ノードＶ１の電位は初期電位（０Ｖ）から−ＶＤＤに引き下げられる。ノードＶ１の電位がノードＶ２の電位より低くなるため、ダイオード素子Ｄ２に順方向電流が流れる。
【００２１】
さらに、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルになると、ノードＶ１の電位がノードＶ２の電位と比較して高くなるため、ダイオード素子Ｄ２に順方向電流は流れなくなる。一方、ノードＶ１の電位が低電位側電源端子ＧＮＤの電位よりも高くなるため、ダイオード素子Ｄ１に順方向電流が流れる。
【００２２】
このような動作が繰り返されることにより、ダイオード素子Ｄ１〜Ｄ３の順方向に電流が流れ、最終的に出力端子Ｖｏｕｔに所望の負電圧が生成される。
【００２３】
次に、昇圧回路１を構成する素子の縦構造について、図２を用いて説明する。図２では、Ｐ型シリコン基板（以下、単にＰｓｕｂと称す）１０上に、ダイオード素子Ｄ２用のＮウェル１２と、ダイオード素子Ｄ３用のＮウェル１３と、電位ＶＤＤが印加されている他の周辺回路用のＮウェル１１と、が形成される。Ｎウェル１２上には、Ｐウェル１４とＮ＋拡散領域１８とが形成される。そして、Ｐウェル１４上には、Ｎ＋拡散領域１６とＰ＋拡散領域１７とが形成される。なお、Ｎ＋拡散領域１６がダイオード素子Ｄ２のカソード端子であり、Ｐ＋拡散領域１７がダイオード素子Ｄ２のアノード端子である。Ｎウェル１３上には、Ｎ＋拡散領域１９が形成される。また、Ｎウェル１３上には金属電極２２が形成されている。なお、Ｎ＋拡散領域１９がダイオード素子Ｄ３のカソード端子であり、金属電極２２がダイオード素子Ｄ３のアノード端子である。
【００２４】
なお、図２に示すように、Ｎ＋拡散領域１６はノードＶ１に接続されている。Ｐ＋拡散領域１７、Ｎ＋拡散領域１８及びＮ＋拡散領域１９は、ノードＶ２に接続されている。金属電極２２及びＰｓｕｂ１０は、出力端子Ｖｏｕｔに接続されている。
【００２５】
ここで、Ｐｓｕｂ１０の電位はＶｏｕｔとなる。また、ノードＶ２の電位は、Ｐｓｕｂ１０の電位Ｖｏｕｔよりもダイオード素子Ｄ３の順方向降下電圧Ｖｆ（０．２Ｖ程度）だけ低くなる。つまり、Ｎウェル１２の電位はＶｏｕｔ−Ｖｆとなる。また、上述したように、Ｎウェル１１の電位はＶＤＤである。これにより、Ｐｓｕｂ１０をベース、Ｎウェル１２をエミッタ、Ｎウェル１１をコレクタとする寄生トランジスタＤ３０が形成される。しかし、Ｎウェル１２の電位はＰｓｕｂ１０の電位より０．２Ｖ程度しか低くならないため、Ｐｓｕｂ１０（ベース）からＮウェル１２（エミッタ）へのベース電流はほとんど流れない。その結果、寄生トランジスタＤ３０のエミッタ−コレクタ間に流れる電流（寄生電流）が従来技術よりも低減され、消費電流の増大が抑制される。
【００２６】
このように、本実施の形態にかかる昇圧回路１は、順方向降下電圧の小さいダイオード素子を出力段に備えることにより、寄生トランジスタに流れる電流（寄生電流）を低減し、消費電流の増大を抑制することができる。
【００２７】
実施の形態２
図３は、本発明の実施の形態２にかかる負電圧生成用の昇圧回路を示す図である。本実施の形態にかかる昇圧回路２は、実施の形態１にかかる昇圧回路１と比較して、ダイオード素子Ｄ３に代えて、並列接続されたｎ（ｎは２以上の整数）個のダイオード素子からなるダイオード素子群Ｄ４を備える。ダイオード素子群Ｄ４を構成する各ダイオード素子は、順方向降下電圧の小さいダイオード素子である必要はなく、例えば、ＰＮ接合ダイオードである。本実施の形態では、ダイオード素子群Ｄ４を構成する各ダイオード素子がＰＮ接合ダイオードである場合を例に説明する。昇圧回路２のその他の回路構成及び動作は、昇圧回路１と同様であるため、その説明を省略する。
【００２８】
次に、昇圧回路２を構成する素子の縦構造について、図４を用いて説明する。なお、図４では、ダイオード素子群Ｄ４を構成する１個のダイオード素子Ｄ４ａのみを図示している。図４では、Ｐｓｕｂ１０上に、Ｎウェル１３に代えてＮウェル１３ａが形成される。Ｎウェル１３ａ上には、Ｐウェル１５ａとＮ＋拡散領域２１ａとが形成される。そして、Ｐウェル１５ａ上には、Ｎ＋拡散領域１９ａとＰ＋拡散領域２０ａとが形成される。Ｎ＋拡散領域１９ａがダイオード素子Ｄ４ａのカソード端子であり、Ｐ＋拡散領域２０ａがダイオード素子Ｄ４ａのアノード端子である。なお、図４に示すように、ダイオード素子Ｄ４ａのＮ＋拡散領域１９ａは、Ｐ＋拡散領域１７及びＮ＋拡散領域１８とともに、ノードＶ２に接続されている。ダイオード素子Ｄ４ａのＰ＋拡散領域２０ａ及びＮ＋拡散領域２１ａは、Ｐｓｕｂ１０とともに、出力端子Ｖｏｕｔに接続されている。
【００２９】
ダイオード素子群Ｄ４を構成する他のダイオード素子についても、ダイオード素子Ｄ４ａの場合と同様に、当該ダイオード素子Ｄ４ａと並列にＰｓｕｂ１０上に形成されている。昇圧回路２のその他の素子の縦構造は、昇圧回路１と同様であるため、説明を省略する。
【００３０】
ここで、ダイオード素子群Ｄ４の順方向降下電圧をＶｂｅ２とすると、ノードＶ２の電位は、Ｐｓｕｂ１０の電位ＶｏｕｔよりもＶｂｅ２だけ低くなる。つまり、Ｎウェル１２の電位はＶｏｕｔ−Ｖｂｅ２となる。また、Ｎウェル１１の電位はＶＤＤである。これにより、Ｐｓｕｂ１０をベース、Ｎウェル１２をエミッタ、Ｎウェル１１をコレクタとする寄生トランジスタＤ４０が形成され、当該寄生トランジスタＤ４０のエミッタ−コレクタ間には電流（寄生電流）が流れる。
【００３１】
次に、図４に示す寄生トランジスタＤ４０に流れる寄生電流と、図６に示す寄生トランジスタＤ５０に流れる寄生電流と、を比較する。ここで、図６に示す従来技術の昇圧回路において、ダイオード素子Ｄ１３に流れる負荷電流をＩｆ、寄生トランジスタＤ５０のコレクタ電流（寄生電流）をＩｃ１、ダイオード素子Ｄ１３の順方向降下電圧をＶｂｅ１とする。一方、図４に示す昇圧回路２において、ダイオード素子群Ｄ４に流れる負荷電流をＩｆ、寄生トランジスタＤ４０のコレクタ電流（寄生電流）をＩｃ２、ダイオード素子群Ｄ４の順方向降下電圧をＶｂｅ２とする。このとき、以下の式が成り立つ。
【００３２】
Ｖｂｅ１＝Ｖｔ・ｌｎ（Ｉｆ／Ｉｓ）  ・・・（１）
【００３３】
Ｖｂｅ２＝Ｖｔ・ｌｎ（Ｉｆ／ｎ／Ｉｓ）
＝Ｖｔ・（ｌｎ（Ｉｆ／Ｉｓ）−ｌｎ（ｎ））
＝Ｖｔ・ｌｎ（Ｉｆ／Ｉｓ）−Ｖｔ・ｌｎ（ｎ）
＝Ｖｂｅ１−Ｖｔ・ｌｎ（ｎ）  ・・・（２）
【００３４】
なお、Ｖｔ＝ＫＴ／ｑ（Ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の電荷、Ｉｓ：ベース−エミッタ接合飽和電流）である。
【００３５】
式（２）より、ダイオード素子群Ｄ４の順方向降下電圧Ｖｂｅ２の方が、ダイオード素子Ｄ１３の順方向降下電圧Ｖｂｅ１よりも小さくなることが分かる。
【００３６】
さらに、ダイオード素子Ｄ１３のＰＮ接合特性（図６参照）と、ダイオード素子群Ｄ４のＰＮ接合特性（図４参照）と、Ｎウェル１０２とＰｓｕｂ１００と間のＰＮ接合特性（図６参照）と、Ｎウェル１２とＰｓｕｂ１０との間のＰＮ接合特性（図４参照）と、がいずれも同等であると仮定すると、寄生電流Ｉｃ１，Ｉｃ２は、それぞれ以下のように表すことができる。
【００３７】
ｌｎ（Ｉｃ１）＝Ｖｂｅ１／Ｖｔ＋ｌｎ（Ｉｓ）  ・・・（３）
【００３８】
ｌｎ（Ｉｃ２）＝Ｖｂｅ２／Ｖｔ＋ｌｎ（Ｉｓ）
＝（Ｖｂｅ１−Ｖｔ・ｌｎ（ｎ））／Ｖｔ＋ｌｎ（Ｉｓ）
＝Ｖｂｅ１／Ｖｔ−ｌｎ（ｎ）＋ｌｎ（Ｉｓ）  ・・・（４）
【００３９】
式（３）及び式（４）より、Ｉｃ１とＩｃ２との比を計算すると、
【００４０】
ｌｎ（Ｉｃ１／Ｉｃ２）＝ｌｎ（Ｉｃ１）−ｌｎ（Ｉｃ２）
＝Ｖｂｅ１／Ｖｔ＋ｌｎ（Ｉｓ）
−｛（Ｖｂｅ１／Ｖｔ−ｌｎ（ｎ）＋ｌｎ（Ｉｓ）｝
＝ｌｎ（ｎ）  ・・・（５）
【００４１】
式（５）より、
Ｉｃ１／Ｉｃ２＝ｎ  ・・・（６）
が成り立つ。
【００４２】
式（６）より、本実施の形態にかかる昇圧回路２は、図６に示す従来技術の昇圧回路と比較して、寄生トランジスタの寄生電流を１／ｎ倍に低減できることが分かる。
【００４３】
このように、本実施の形態にかかる昇圧回路２は、出力段に複数のダイオード素子を並列接続して順方向降下電圧を小さくすることにより、寄生トランジスタＤ４０に流れる電流（寄生電流）を低減し、消費電流の増大を抑制することができる。なお、本実施の形態にかかる昇圧回路２は、出力段のダイオード素子としてショットキーダイオードを用いる必要がないため、ショットキーダイオードを作成できないプロセスにおいても適用可能である。
【００４４】
なお、本発明は上記実施の形態１，２に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、出力段以外のダイオード素子Ｄ１，Ｄ２がＰＮ接合ダイオードである場合を例に説明したが、これに限られない。例えば、ダイオード素子Ｄ１，Ｄ２が、ダイオード接続されたＭＯＳトランジスタであっても良い。あるいは、ダイオード素子Ｄ１，Ｄ２が、ダイオード接続されたバイポーラトランジスタであっても良い。
【００４５】
また、実施の形態２では、ダイオード素子群Ｄ４を構成する各ダイオード素子がＰＮ接合ダイオードである場合を例に説明したが、これに限られない。例えば、これらダイオード素子がダイオード接続されたＭＯＳトランジスタであっても良い。あるいは、これらダイオード素子がダイオード接続されたバイポーラトランジスタであっても良い。
【００４６】
また、上記実施の形態では、出力段以外のダイオード素子が２個（Ｄ１，Ｄ２）である場合を例に説明したが、これに限られない。出力端子Ｖｏｕｔに所望の電圧を生成できるのであれば、任意の数のダイオード素子を備えた回路構成に適宜変更可能である。
【符号の説明】
【００４７】
１，２  昇圧回路
Ｃ１，Ｃ２  容量素子
Ｃ３  出力負荷容量
Ｄ３０，Ｄ４０  寄生トランジスタ
Ｄ１，Ｄ２，Ｄ３  ダイオード素子
Ｄ４ａ  ダイオード素子
Ｄ４  ダイオード素子群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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