(57)【要約】【課題】簡便な半導体装置の評価試験を実現する。【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ２，Ｎ３を設け、この第２及び第３のノードＮ２，Ｎ３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。【選択図】図１
2012226794.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ通常モード時には外部へ出力されない内部信号を生成する第１及び第２のコアチップと、
テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、を備え、
前記第１及び第２のコアチップのそれぞれは、第１乃至第３のノードと制御回路とを含み、
前記第１のコアチップの前記第１のノードと、前記第２のコアチップの前記第１のノードとは、貫通電極を介して互いに電気的に接続し、
前記第１のコアチップの前記第２のノードが、貫通電極を介して前記第２のコアチップの前記第３のノードと互いに電気的に接続するとともに、前記第１のコアチップの前記第３のノードが、貫通電極を介して前記第２のコアチップの前記第２のノードと互いに電気的に接続し、これらによって前記第１及び第２のコアチップそれぞれの前記第２及び第３のノードはスパイラルに接続し、
前記テスト回路は、前記コアチップ用テスト信号を、前記第１のコアチップの前記第１のノードに供給し、
前記第１のコアチップの前記制御回路は、対応する前記第１のノードに供給される前記コアチップ用テスト信号に応じて、前記第１のコアチップの前記内部信号を、前記第１のコアチップの前記第２のノードに出力し、
前記第２のコアチップの前記制御回路は、前記第１のコアチップの前記第１のノードを介して前記第２のコアチップに設けられる前記第１のノードに供給される前記コアチップ用テスト信号に応じて、前記第２のコアチップの前記内部信号を、前記第２のコアチップの前記第２のノードに出力し、
前記テスト回路は、前記第１のコアチップの前記第２のノードから出力される前記第１のコアチップの前記内部信号及び前記第１のコアチップの前記第３のノードから出力される前記第２のコアチップの前記内部信号を示す複数の内部信号を、外部に出力する、半導体装置。
【請求項２】
更に、前記テスト回路と、複数のデータ信号を出力する出力回路とを含み、かつ外部端子と通信するインターフェースチップを備え、
前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成して、前記出力回路に供給し、
前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を、前記外部端子を介して外部に出力する、請求項１に記載の半導体装置。
【請求項３】
前記複数のデータ信号は、前記第１及び第２のコアチップのいずれかから供給される、請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２のコアチップのそれぞれは、更に、第４のノードと、前記複数のデータ信号を生成して前記第４のノードに供給するコア出力回路と、を含み、
前記第１のコアチップの前記第４のノードと、前記第２のコアチップの前記第４のノードとは、貫通電極を介して互いに電気的に接続し、
前記出力回路は、前記第１のコアチップの前記第４のノードを介して前記複数のデータ信号を取得する、請求項３に記載の半導体装置。
【請求項５】
更に、前記テスト回路と、第５のノードと、を含むインターフェースチップを備え、
前記第５のノードは、貫通電極を介して前記第１のコアチップの前記第１のノードと互いに電気的に接続し、
前記テスト回路は、前記コアチップ用テスト信号を、前記第５のノードを介して前記第１のコアチップの前記第１のノードに供給する、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
更に、前記テスト回路とコマンドデコーダとを含み、かつ外部端子と通信するインターフェースチップを備え、
前記コマンドデコーダは、前記外部端子を介して供給される第１のコマンドに基づいて前記テストモードへのエントリを認識する、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記インターフェースチップは、更に、前記テストモードへのエントリを示す情報を格納するモードレジスタを含む、請求項６に記載の半導体装置。
【請求項８】
前記インターフェースチップは、更に、複数のデータ信号を外部に出力する出力回路を含み、
前記コマンドデコーダは、更に、前記外部端子を介して、前記第１のコマンドに続いて、前記複数のデータ信号を外部へ出力する第２のコマンドの供給を受け、
前記テスト回路は、前記第１のコマンドに続いて前記第２のコマンドが供給される場合には、前記コアチップ用テスト信号を活性化し、前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項６又は７に記載の半導体装置。
【請求項９】
前記インターフェースチップは、更に、コマンドデコーダを含み、
前記コマンドデコーダは、前記外部端子を介して、前記第１のコマンドに続いて、前記複数のデータ信号を前記外部端子へ出力する第２のコマンドの供給を受け、
前記出力回路は、前記インターフェースチップ用テスト信号が活性化されており、かつ前記コマンドデコーダに前記第２のコマンドが供給されたことに応じて、前記複数のデータ信号に代えて前記複数の内部信号を、前記外部端子を介して外部に出力する、請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項１０】
前記内部信号は第１及び第２の内部信号を含み、
前記コアチップ用テスト信号は第１及び第２のコアチップ用テスト信号を含み、
前記第１のコアチップの前記制御回路及び前記第２のコアチップの前記制御回路のそれぞれは、前記第１のコアチップ用テスト信号が活性化されている場合に、対応する前記第１の内部信号を対応する前記第２のノードに出力し、前記第２のコアチップ用テスト信号が活性化されている場合に、対応する前記第２の内部信号を対応する前記第２のノードに出力する、請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
外部端子と、前記外部端子と通信するインターフェースチップと、前記インターフェースチップに積層され、互いに積層された第１及び第２のコアチップと、を備え、
前記第１及び第２のコアチップはそれぞれ第１及び第２の貫通電極を含み、
前記第１のコアチップに含まれる前記第１の貫通電極と、前記第２のコアチップに含まれる前記第１の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第１のコアチップに含まれる前記第２の貫通電極と、前記第２のコアチップに含まれる前記第２の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第１のコアチップの前記第１の貫通電極は、前記第２のコアチップの前記第２の貫通電極と互いに電気的に接続し、
前記第１のコアチップの前記第２の貫通電極は、前記第２のコアチップの前記第１の貫通電極と互いに電気的に接続し、
前記インターフェースチップは、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、前記外部端子と電気的に接続される出力回路とを含み、
前記第１及び第２のコアチップのそれぞれは、前記コアチップ用テスト信号が活性化している場合に、当該コアチップ内で発生した通常モード時には外部へ出力されない内部信号を、対応する前記第１の貫通電極に出力し、
前記出力回路は、前記第１のコアチップの前記第１の貫通電極から出力される前記第１のコアチップの前記内部信号及び前記第１のコアチップの前記第２の貫通電極から出力される前記第２のコアチップの前記内部信号を示す複数の内部信号を、前記外部端子を通じて外部に出力する、半導体装置。
【請求項１２】
前記第１及び第２のコアチップのそれぞれは、第３の貫通電極を含み、
前記第１のコアチップに含まれる前記第３の貫通電極と、前記第２のコアチップに含まれる前記第３の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第１のコアチップの前記第３の貫通電極は、前記第２のコアチップの前記第３の貫通電極と互いに電気的に接続し、
前記テスト回路は、前記第１のコアチップの前記第３の貫通電極を介して、前記第１及び第２のコアチップのそれぞれに前記コアチップ用テスト信号を供給する、請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２のコアチップのそれぞれは、第４の貫通電極を含み、
前記第１のコアチップに含まれる前記第４の貫通電極と、前記第２のコアチップに含まれる前記第４の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第１のコアチップの前記第４の貫通電極は、前記第２のコアチップの前記第４の貫通電極と互いに電気的に接続し、
前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成し、
前記第１及び第２のコアチップはそれぞれ、互いに異なるタイミングで、当該コアチップ内で発生したデータ信号を、対応する前記第４の貫通電極に出力し、
前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記第１のコアチップの前記第４の貫通電極から出力される前記データ信号と、前記複数の内部信号と、のうちのいずれか一方を外部に出力する、請求項１１又は１２に記載の半導体装置。
【請求項１４】
インターフェースチップは、
外部から供給される第１のコマンドに対応して、テストモードへエントリし、
前記テストモードへのエントリに対応して、コアチップ用テスト信号を活性化し、
前記コアチップ用テスト信号を、貫通電極を介して、第１及び第２のコアチップの第１のノードへ供給し、
第１及び第２のコアチップは、
前記コアチップ用テスト信号に対応して、前記第１及び第２のコアチップの信号であり通常モード時には外部へ出力されない複数の内部信号を、それぞれ対応する第１及び第２のコアチップの第２のノードに供給し、且つ、それぞれ異なる複数の貫通電極を介して前記インターフェースチップへ供給し、
前記インターフェースチップは、更に、前記異なる複数の貫通電極を介して供給された前記複数の内部信号を、外部へ出力する、半導体装置の制御方法。
【請求項１５】
前記インターフェースチップは、更に、
前記第１のコマンドに応じて、インターフェースチップ用テスト信号を活性化し、
前記インターフェースチップ用テスト信号に対応して、複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を外部に出力する、請求項１４に記載の半導体装置の制御方法。
【請求項１６】
前記複数のデータ信号は、前記第１及び第２のコアチップのいずれかから供給される、請求項１５に記載の半導体装置の制御方法。
【請求項１７】
前記インターフェースチップは、更に、
前記第１のコマンドに続いて供給される前記複数のデータ信号を外部へ出力する第２のコマンドに対応して、前記コアチップ用テスト信号を活性化し、
前記複数のデータ信号に代えて前記複数の内部信号を、出力回路を介して外部に出力する、請求項１５または１６に記載の半導体装置の制御方法。
【請求項１８】
前記インターフェースチップは、更に、
前記第１のコマンドに続く前記第２のコマンドに対応して、前記インターフェースチップ用テスト信号を活性化し、
前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項１７に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の制御方法に関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置、及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。
【０００５】
インターフェースチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板をそれぞれ貫通する多数の貫通電極（Through Silicon Via）によって互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェースチップと各コアチップとを結ぶ電流パスが形成されている。
【０００６】
特許文献１には、マルチチップパッケージの例ではあるが、貫通電極と内部回路を接続する内部端子の接続状態を確認するためのテスト技術が開示されている。この積層構造については、複数の同一のメモリコアチップ２の同じ内部端子が、貫通電極４を通して内部端子接合部３で接続されている。これらの内部端子はインターポーザーチップ１上の配線（図示せず）によって外部端子５に接続されている。インターポーザーチップ１には配線パターンと外部端子５の接続のための手段（例えば貫通電極やボンディング用パッド等（図示せず）が形成されており、内部端子と外部端子５の端子位置変換を行うといった役割を持つ。つまり、半導体装置の外部端子５と半導体装置内の被測定端子であるいずれかの内部端子とが、電気的にダイレクトに接続されている。この配線構造において、このテスト技術では、内部端子ごとに、内部端子と内部回路を接続する内部配線の途中に導通チェック用ダイオードを設け、そのカソード側を内部配線と接続する。また、メモリチップごとに対応するマルチチップパッケージ（半導体装置）の外部端子にテスト専用の導通テスト専用端子を設け、同一メモリチップ内の各導通チェック用ダイオードのアノードをこの導通テスト専用端子に共通接続する。ある内部端子の接続状態をテストする場合、対応する貫通電極を含む電流パスに外部端子を通じて−１Ｖを与え、対応する導通テスト専用端子に０Ｖを与える。その結果、電流パスには、内部端子が正常に接続されている場合には導通チェック用ダイオードの準方向電流が流れ、切断されている場合には電流が流れない。したがって、外部端子に現れる電流を半導体装置外部のテスターで測定することにより、半導体装置内部の内部端子が正しく接続されているかどうかを判定することが可能になる。
【０００７】
また、特許文献２には、シングルチップパッケージの例ではあるが、モールド状態でのテストモード時において、センスアンプ活性化信号等の内部信号を外部へ出力するモニタが開示される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１３９２７３号公報
【特許文献２】特開平１１−０２５６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、単一のメモリチップからなる従来の半導体装置のパッケージは、チップ上面に形成された回路がパッケージ表面から露出するように構成される。この構成は、外部テスターによる半導体装置の評価試験を簡便に行うために採用されているもので、外部テスターのモニタ端子を回路に直に接触させたり、電子線を回路に直に照射することが可能になる。
【００１０】
しかしながら、１つのインターフェースチップと複数のコアチップとを用いる半導体装置では、最上層のチップ以外（積層された中位、下位チップ）のチップについて、回路をパッケージ表面から露出させることはできない。したがって、上記のような簡便な評価試験を行うことは不可能であり、代替方法の確立が求められている。
【００１１】
また、特許文献２の技術を複数のコアチップが互いに積層された半導体装置に適用しても、複数のコアチップからそれぞれ出力される複数の内部信号は、並列に外部へ出力できない。例えば、互いに同一マスクで製造された複数のコアチップがそれぞれ有する複数の内部信号を、それぞれのコアチップが有する貫通電極（ＴＳＶ）に関する、互いに異なる複数のノードに、分離して出力できない。複数のコアチップは同一マスクで製造されるから、第１のコアチップの内部信号と第２のコアチップの内部信号は、互いに接続する貫通電極に関連する同一のノードにおいて、バスファイトする。つまり、複数のチップの同一の内部ノードを観察するとき、それらの内部ノードは、シリアルに複数回のテストサイクルが必要となる。よって、試験時間が増大する。また、積層された複数のコアチップが、異なるマスクで製造された異なる機能のチップである場合においても、複数のチップの複数の互いに異なる複数の内部ノードを、シリアルに複数回のテストサイクルで外部に出力することは、試験時間の増大の原因となる。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、それぞれ通常モード時には外部へ出力されない内部信号を生成する第１及び第２のコアチップと、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、を備え、前記第１及び第２のコアチップのそれぞれは、第１乃至第３のノードと制御回路とを含み、前記第１のコアチップの前記第１のノードと、前記第２のコアチップの前記第１のノードとは、貫通電極を介して互いに電気的に接続し、前記第１のコアチップの前記第２のノードが、貫通電極を介して前記第２のコアチップの前記第３のノードと互いに電気的に接続するとともに、前記第１のコアチップの前記第３のノードが、貫通電極を介して前記第２のコアチップの前記第２のノードと互いに電気的に接続し、これらによって前記第１及び第２のコアチップそれぞれの前記第２及び第３のノードはスパイラルに接続し、前記テスト回路は、前記コアチップ用テスト信号を、前記第１のコアチップの前記第１のノードに供給し、前記第１のコアチップの前記制御回路は、対応する前記第１のノードに供給される前記コアチップ用テスト信号に応じて、前記第１のコアチップの前記内部信号を、前記第１のコアチップの前記第２のノードに出力し、前記第２のコアチップの前記制御回路は、前記第１のコアチップの前記第１のノードを介して前記第２のコアチップに設けられる前記第１のノードに供給される前記コアチップ用テスト信号に応じて、前記第２のコアチップの前記内部信号を、前記第２のコアチップの前記第２のノードに出力し、前記テスト回路は、前記第１のコアチップの前記第２のノードから出力される前記第１のコアチップの前記内部信号及び前記第１のコアチップの前記第３のノードから出力される前記第２のコアチップの前記内部信号を示す複数の内部信号を、外部に出力する、半導体装置である。
【００１３】
本発明の他の一側面による半導体装置は、外部端子と、前記外部端子と通信するインターフェースチップと、前記インターフェースチップに積層され、互いに積層された第１及び第２のコアチップと、を備え、前記第１及び第２のコアチップはそれぞれ第１及び第２の貫通電極を含み、前記第１のコアチップに含まれる前記第１の貫通電極と、前記第２のコアチップに含まれる前記第１の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第１のコアチップに含まれる前記第２の貫通電極と、前記第２のコアチップに含まれる前記第２の貫通電極とは、積層方向から見て互いに重なる位置に配置され、前記第１のコアチップの前記第１の貫通電極は、前記第２のコアチップの前記第２の貫通電極と互いに電気的に接続し、前記第１のコアチップの前記第２の貫通電極は、前記第２のコアチップの前記第１の貫通電極と互いに電気的に接続し、前記インターフェースチップは、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、前記外部端子と電気的に接続される出力回路とを含み、前記第１及び第２のコアチップのそれぞれは、前記コアチップ用テスト信号が活性化している場合に、当該コアチップ内で発生した通常モード時には外部へ出力されない内部信号を、対応する前記第１の貫通電極に出力し、前記出力回路は、前記第１のコアチップの前記第１の貫通電極から出力される前記第１のコアチップの前記内部信号及び前記第１のコアチップの前記第２の貫通電極から出力される前記第２のコアチップの前記内部信号を示す複数の内部信号を、前記外部端子を通じて外部に出力する、半導体装置である。
【００１４】
本発明による半導体装置の制御方法は、インターフェースチップは、外部から供給される第１のコマンドに対応して、テストモードへエントリし、前記テストモードへのエントリに対応して、コアチップ用テスト信号を活性化し、前記コアチップ用テスト信号を、貫通電極を介して、第１及び第２のコアチップの第１のノードへ供給し、第１及び第２のコアチップは、前記コアチップ用テスト信号に対応して、第１及び第２のコアチップの信号であり通常モード時には外部へ出力されない複数の内部信号を、それぞれ対応する第１及び第２のコアチップの第２のノードに供給し、且つ、それぞれ異なる複数の貫通電極を介して前記インターフェースチップへ供給し、前記インターフェースチップは、更に、前記異なる複数の貫通電極を介して供給された前記複数の内部信号を、外部へ出力する、半導体装置の制御方法である。
【発明の効果】
【００１５】
本発明によれば、テスト回路及びスパイラルな貫通電極等によって、半導体装置の外部に出力される複数のチップがそれぞれ有する複数の内部信号を観測することができる。よって、各コアチップの評価試験を並列に行える。したがって、簡便で試験時間が短い半導体装置の評価試験が実現される。
【図面の簡単な説明】
【００１６】
【図１】本発明の原理を説明するための模式図である。
【図２】本発明の好ましい実施形態による半導体装置の構造を説明するための模式的な断面図である。
【図３】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図４】図３（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図５】本発明の好ましい実施形態による半導体装置の回路構成を示すブロック図である。
【図６】本発明の好ましい実施形態による半導体装置の試験回路構成を示す回路図である。
【図７】本発明の好ましい実施形態による半導体装置の制御方法の処理フローを示すフローチャートである。
【発明を実施するための形態】
【００１７】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、それぞれ内部信号を生成する第１及び第２のコアチップを備える半導体装置を対象とするもので、第１及び第２のコアチップのそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードを設け、この第２及び第３のノードを介して、観測対象の内部信号を出力することを技術思想とするものである。こうして出力される内部信号を外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。したがって、簡便で試験時間が短い半導体装置の評価試験が実現される。尚、上記並列は、同時であっても良い。更に、上記内部信号は、通常モード時には外部へ出力されない信号である。
【００１８】
図１は、本発明の原理を説明するための模式図である。
【００１９】
本発明による半導体装置１０は、図１に示すように、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１と、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号ＤＦＴ１を生成するテスト回路１０１と、を備える。内部信号ＭＡは、コアチップ内の図示しない各種のノードを流れる信号である。具体的な例としては、後述する図５に示す各信号が挙げられる。
【００２０】
第１及び第２のコアチップＣＣ０，ＣＣ１はそれぞれ、第１乃至第３のノードＮ１〜Ｎ３と、ＤＦＴ(Design For Testability)回路１００（制御回路）とを含んで構成される。なお、図１を含む各図及び以下の説明においては、コアチップごとの構成を特に区別する必要のある場合、符号に括弧＜  ＞の表記を付加して示す。括弧＜  ＞内の数字は、コアチップの通番に対応している。
【００２１】
図１に示すように、第１のコアチップＣＣ０に設けられる第１のノードＮ１＜０＞と、第２のコアチップＣＣ１に設けられる第１のノードＮ１＜１＞とは、第２のコアチップＣＣ１を貫通する貫通電極を介して、互いに電気的に接続している。第１のノードＮ１は貫通電極そのものであってよく、そのように考えた場合の各コアチップの第１のノードＮ１は、積層方向から見て互いに重なる位置に配置される。これは、後述する様々な回路が、各コアチップの表面に描画されるからであり、後述する貫通電極ＴＳＶ１に相当する。
【００２２】
一方、第１のコアチップＣＣ０に設けられる第２のノードＮ２＜０＞は、第２のコアチップＣＣ１を貫通する貫通電極を介して、第２のコアチップＣＣ１に設けられる第３のノードＮ３＜１＞と互いに電気的に接続している。同様に、第１のコアチップＣＣ０に設けられる第３のノードＮ３＜０＞は、第２のコアチップＣＣ１を貫通する貫通電極を介して、第２のコアチップＣＣ１に設けられる第２のノードＮ２＜１＞と互いに電気的に接続している。第２及び第３のノードＮ２，Ｎ３も、貫通電極そのものであってよい。各コアチップの第２のノードＮ２は積層方向から見て互いに重なる位置に配置され、各コアチップの第３のノードＮ３は積層方向から見て互いに重なる位置に配置される。要するに、第２及び第３のノードＮ２，Ｎ３はスパイラル接続されており、これは、後述する貫通電極ＴＳＶ３に相当する。
【００２３】
テスト回路１０１は、生成したコアチップ用テスト信号ＤＦＴ１を第１のノードＮ１＜０＞に供給する。こうして供給されたテスト信号ＤＦＴ１は、貫通電極を介して第１のノードＮ１＜１＞にも供給される。
【００２４】
ＤＦＴ回路１００＜０＞は、第１のノードＮ１＜０＞に供給されるテスト信号ＤＦＴ１に応じて、内部信号ＭＡ＜０＞を第２のノードＮ２＜０＞に出力する機能を有する。同様に、ＤＦＴ回路１００＜１＞は、第１のノードＮ１＜１＞に供給されるテスト信号ＤＦＴ１に応じて、内部信号ＭＡ＜１＞を第２のノードＮ２＜１＞に出力する機能を有する。これにより、内部信号ＭＡ＜１＞は、貫通電極を介して第３のノードＮ３＜０＞にも供給される。
【００２５】
テスト回路１０１は、第２のノードＮ２＜０＞から内部信号ＭＡ＜０＞を、第３のノードＮ３＜０＞から内部信号ＭＡ＜１＞をそれぞれ取り出し、外部に出力する。
【００２６】
以上の構成により、それぞれ第１及び第２のコアチップＣＣ０，ＣＣ１に対応する内部信号ＭＡ＜０＞，ＭＡ＜１＞は、並列に半導体装置１０の外部に出力されることになる。こうして出力される内部信号ＭＡ＜０＞，ＭＡ＜１＞をテスター等によって観測することで、各コアチップの評価試験を並列に行うことが可能になる。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２８】
図２は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００２９】
図２に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００３０】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００３１】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００３２】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図２には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００３３】
図２に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００３４】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図２に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図３（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パス（内部信号線）が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図３（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００３５】
これに対し、一部の貫通電極ＴＳＶについては、図３（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パス（内部信号線）は、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００３６】
さらに他の一部の貫通電極ＴＳＶ群については、図３（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パス（内部信号線）は、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００３７】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図３（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図３（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図３（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図３（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図３（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００３８】
図４は、図３（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００３９】
図４に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図４に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００４０】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００４１】
図５は、半導体装置１０の回路構成を示すブロック図である。
【００４２】
図５に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００４３】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００４４】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００４５】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００４６】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００４７】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００４８】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４９】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００５０】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００５１】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なる貫通電極ＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を半分（３２個）に削減しても構わない。
【００５２】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００５３】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００５４】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００５５】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図３（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００５６】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図３（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００５７】
また、インターフェースチップＩＦには、テスト回路１０１が設けられる。テスト回路１０１は、上述したコアチップ用テスト信号ＤＦＴ１の他、インターフェースチップ用テスト信号ＤＦＴ２を生成する回路である。テスト回路１０１については、後ほどより詳しく説明する。
【００５８】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５９】
図５に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００６０】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００６１】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００６２】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間は貫通電極ＴＳＶを介してパラレルに接続される。
【００６３】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００６４】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプの貫通電極ＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）が貫通電極ＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００６５】
層アドレス発生回路４６には、貫通電極ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図３（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００６６】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００６７】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００６８】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。貫通電極ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００６９】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００７０】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００７１】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００７２】
その他、コアチップＣＣ０〜ＣＣ７には、ＤＦＴ回路１００が設けられる。ＤＦＴ回路１００は、上述したコアチップ用テスト信号ＤＦＴ１を受けて、コアチップの内部信号をインターフェースチップＩＦに向けて出力する回路である。ＤＦＴ回路１００についても、後ほどより詳しく説明する。
【００７３】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１ＧＢのコアチップが８枚積層された構成を有していることから、合計で８ＧＢのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８ＧＢである単一のＤＲＡＭとして認識される。
【００７４】
以下、各コアチップの評価試験を並列に行えるようにするための試験回路構成について説明する。
【００７５】
図６は、本実施形態による半導体装置１０の回路構成から、各コアチップの評価試験を並列に行えるようにするための試験回路構成に関わる部分のみを取り出して記載した回路図である。
【００７６】
図６に示すように、本実施形態による半導体装置１０は、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ３とを備えている。なお、本実施形態では、コアチップが４枚（ＣＣ０〜ＣＣ３）である例を取り上げて説明するが、本発明の適用対象がこれに限られるものではなく、本発明は複数枚のコアチップを有する半導体装置に広く適用可能である。また、本実施形態では、試験対象の内部信号をＭＡ〜ＭＣの３つとする。コアチップＣＣ０〜ＣＣ３はそれぞれ、これら３つの内部信号ＭＡ〜ＭＣを生成する機能を有している。
【００７７】
インターフェースチップＩＦは、図６に示すように、入出力バッファ回路２３、データラッチ回路２５、コマンド入力バッファ３１、コマンドデコーダ３２、アドレス入力バッファ４１、モードレジスタ４２、及びテスト回路１０１を有している。このうち、入出力バッファ回路２３はその内部に出力バッファコントロール回路１０４（出力回路）及び出力バッファＯＢを含み、テスト回路１０１はその内部にＤＦＴ回路１０２及び制御回路１０３を含んで構成される。
【００７８】
一方、各コアチップＣＣ０〜ＣＣ３はそれぞれ、第１乃至第４のノードＮ１〜Ｎ４と、データコントロール回路５４（コア出力回路）と、ＤＦＴ回路１００（制御回路）とを有している。第１及び第２のノードＮ１，Ｎ２はコアチップあたりそれぞれ１個、第３のノードＮ３はコアチップあたり３個、第４のノードＮ４はコアチップあたり複数個設けられる。なお、以下の説明では、第１乃至第４のノードＮ１〜Ｎ４は貫通電極そのものを指すものとして説明する。
【００７９】
第１のノードＮ１は、図３（ａ）に示す貫通電極ＴＳＶ１を構成する。すなわち、各第１のノードＮ１は積層方向から見て互いに重なる位置に配置されており、隣接するチップ間で互いに短絡されて１本の電流パスを構成している。この電流パスのインターフェースチップＩＦ内の端部は、ＤＦＴ回路１０２の出力ノード（第５のノードＮ５）と電気的に接続される。また、各第１のノードＮ１は、コアチップ内でＤＦＴ回路１００と電気的に接続される。
【００８０】
第４のノードＮ４も、図３（ａ）に示す貫通電極ＴＳＶ１を構成する。これにより、最上層のコアチップＣＣ３からインターフェースチップＩＦに至る電流パスが、複数本形成される。各電流パスは、積層方向から見て互いに重なる位置に配置され、かつ互いに短絡されたコアチップの枚数分（ここでは４個）の第４のノードＮ４を含んで構成される。各電流パスのインターフェースチップＩＦ内の端部は、データラッチ回路２５と電気的に接続される。また、各第４のノードＮ４は、コアチップ内でデータコントロール回路５４と電気的に接続される。
【００８１】
一方、第２及び第３のノードＮ２，Ｎ３は図３（ｃ）に示す貫通電極ＴＳＶ３を構成する。第２のノードＮ２は、図３（ｃ）に示す貫通電極ＴＳＶ３ａに相当し、各コアチップ内でＤＦＴ回路１００と電気的に接続されている。これにより、それぞれ各第２のノードＮ２からインターフェースチップＩＦに至るコアチップの枚数分（ここでは４本）の電流パスが、コアチップ間でのバスファイトなく、形成される。各電流パスのインターフェースチップＩＦ内の端部は、出力バッファコントロール回路１０４と電気的に接続される。
【００８２】
さて、コマンドデコーダ３２には、図１に示した外部端子ＳＢを介して、外部から各種のコマンドが供給される。このコマンドには、テストモードへのエントリを指示するためのコマンド（第１のコマンド）と、リードコマンドやライトコマンドなどコアチップの動作モードを指示するためのコマンド（第２のコマンド）とが含まれる。
【００８３】
コマンドデコーダ３２は、外部から第１のコマンドが供給された場合に、テストモードへのエントリを認識する。テストモードへのエントリを認識したコマンドデコーダ３２は、テストモードへのエントリを示す情報を生成し、モードレジスタ４２に格納する。一方、外部から第２のコマンドが供給された場合には、コマンドデコーダ３２は、供給されたコマンドの内容を示す内部コマンドＩＣＭＤを生成し、制御回路１０３に供給する。
【００８４】
制御回路１０３は、コマンドデコーダ３２から供給される内部コマンドＩＣＭＤをコントロールロジック回路６３に供給するとともに、第２のコマンドがライトコマンドである場合には、入力バッファＩＢに対してライトコマンドＷＲＩＴＥを供給する。これにより、各コアチップＣＣ０〜ＣＣ３の動作モードは第２のコマンドに応じた動作モードに設定され、各コアチップＣＣ０〜ＣＣ３内において、観測対象である内部信号の生成が開始される。また、制御回路１０３は、後述するテスト信号ＤＦＴ２によってテストモード中であることが示される場合には、内部コマンドＩＣＭＤに応じてリードコマンドＲＥＡＤを生成し、出力バッファコントロール回路１０４に供給する。リードコマンドＲＥＡＤの生成は、内部コマンドＩＣＭＤの種類に関わらず実施される。制御回路１０３がテストモード中にこのような処理を行うのは、任意の動作モードでコアチップの内部信号を観測できるようにするためである。詳しくは後述する。
【００８５】
ＤＦＴ回路１０２は、モードレジスタ４２に格納される情報を確認することによりテストモード中か否かを判定し、テストモード中であると判定した場合に、コアチップ用テスト信号ＤＦＴ１と、インターフェースチップ用テスト信号ＤＦＴ２とを活性化する。テスト信号ＤＦＴ１，ＤＦＴ２はともに、テストモードにエントリしている場合に活性化され、そうでない場合に非活性とされる信号である。本実施形態では、テスト信号ＤＦＴ１は、第１乃至第３のテスト信号ＤＦＴ１を含み、これらのうちいずれか一つが排他的に活性化される１／３選択信号である。第１乃至第３のテスト信号ＤＦＴ１はそれぞれ、内部信号ＭＡ〜ＭＣに対応している。一方、テスト信号ＤＦＴ２は、テストモードにエントリしているか否かを示す１／２選択信号である。テスト信号ＤＦＴ１は、各コアチップの第１のノードＮ１を介して、各コアチップのＤＦＴ回路１００に供給される。テスト信号ＤＦＴ２は、制御回路１０３及び出力バッファコントロール回路１０４に供給される。
【００８６】
各コアチップのＤＦＴ回路１００は、テスト信号ＤＦＴ１が活性化されている場合に、内部信号ＭＡ〜ＭＣのうち、活性化されているテスト信号ＤＦＴ１に対応する内部信号を取得し、モニタ信号ＭＳとして第２のノードＮ２に出力する。つまり、例えば第１のテスト信号ＤＦＴ１が活性化されている場合には、内部信号ＭＡをモニタ信号ＭＳとして出力し、第２のテスト信号ＤＦＴ１が活性化されている場合には、内部信号ＭＢをモニタ信号ＭＳとして出力し、第３のテスト信号ＤＦＴ１が活性化されている場合には、内部信号ＭＣをモニタ信号ＭＳとして出力する。こうして各コアチップの第２のノードＮ２に供給されたモニタ信号ＭＳは、スパイラル接続された第２及び第３のノードＮ２，Ｎ３を通じて、インターフェースチップＩＦ内の出力バッファコントロール回路１０４にパラレルに供給される。
【００８７】
データラッチ回路２５は、データコントロール回路５４から出力されたリードデータ（複数のデータ信号ＤＡＴＡ）を第４のノードＮ４を介して取得し、出力バッファコントロール回路１０４に出力する。したがって、出力バッファコントロール回路１０４には、複数のモニタ信号ＭＳと、複数のデータ信号ＤＡＴＡとが供給されることになる。
【００８８】
出力バッファコントロール回路１０４は、テスト信号ＤＦＴ２に応じて、複数のモニタ信号ＭＳと複数のデータ信号ＤＡＴＡとのうちのいずれか一方を選択する。そして、選択した信号を、データ入出力端子１４を介して、半導体装置１０の外部に出力する。より具体的に説明すると、出力バッファコントロール回路１０４は、通常動作時（テストモードでない場合）には複数のデータ信号ＤＡＴＡを外部に出力するが、テスト信号ＤＦＴ２が活性化されており、かつ制御回路１０３からリードコマンドＲＥＡＤが供給されたことに応じて（コマンドデコーダ３２に、外部から第２のコマンドが供給されたことに応じて）、複数のデータ信号ＤＡＴＡに代えて複数のモニタ信号ＭＳを外部に出力する。
【００８９】
以上説明したように、本実施形態によれば、半導体装置１０をテストモードにエントリさせることにより、各コアチップの内部信号（モニタ信号ＭＳ）を、データ入出力端子１４からパラレルに出力させることができる。したがって、出力されたモニタ信号ＭＳを外部のテスターによって観測することで、各コアチップの評価試験を並列に行える。したがって、簡便な半導体装置の評価試験が実現され、試験時間の短縮も実現される。
【００９０】
また、テストモード中、制御回路１０３が、内部コマンドＩＣＭＤの内容によらずリードコマンドＲＥＡＤを出力バッファコントロール回路１０４に供給することから、ライト動作時等の本来データ入出力端子１４からの出力を行わない場合であっても、データ入出力端子１４からモニタ信号ＭＳを出力させることができる。したがって、リード動作に関連する内部信号だけでなく、ライト動作など他の動作に関わる内部信号も外部から観測できる。
【００９１】
なお、モニタ信号ＭＳの出力は、コアチップごとに１個のデータ入出力端子１４を占用して行うことが好ましい。これは、各コアチップのモニタ信号ＭＳを並列に観測できるようにするためであるが、外部テスターの種類によっては、外部テスターの端子数がコアチップの数より少なく、すべてのコアチップの並列観測を行えない場合がある。このような場合、上述したチップ選択情報を用い、観測されないコアチップを非選択とすることによって、ＤＦＴ回路１００の出力をハイインピーダンス状態とすることが好ましい。この処理は、層アドレス比較回路４７を通じて行うことが好ましい。
【００９２】
ここで、本実施形態による半導体装置１０の制御方法について、処理フローを参照しながら再度より詳しく説明する。
【００９３】
図７は、本実施形態による半導体装置１０の制御方法の処理フローを示すフローチャートである。同図に示すように、本制御方法では、まず初めに外部端子ＳＢ（図１）を通じて、テストモードへのエントリを指示するための第１のコマンドを半導体装置１０に供給する（ステップＳ１）。これに応じ、モードレジスタ４２に、テストモードへのエントリを示す情報が格納される（ステップＳ２）。
【００９４】
テストモードにエントリすると、ＤＦＴ回路１０２が、テスト信号ＤＦＴ１，ＤＦＴ２を活性化する（ステップＳ３）。テスト信号ＤＦＴ１は各コアチップの第１のノードＮ１に供給され、テスト信号ＤＦＴ２は出力バッファコントロール回路１０４及び制御回路１０３に供給される。
【００９５】
ステップＳ３と平行して、外部端子ＳＢ（図１）を通じて、コアチップの動作モードを指示するための第２のコマンドを半導体装置１０に供給する（ステップＳ４）。これにより、各コアチップの動作モードが設定され、コアチップ内で観測対象の内部信号の生成が開始される（ステップＳ５）。さらに、制御回路１０３から出力バッファコントロール回路１０４に、リードコマンドＲＥＡＤが供給される（ステップＳ６）。ステップＳ６の処理は、モニタ信号ＭＳを出力可能とするために行われる処理である。
【００９６】
第１のノードＮ１を通じてテスト信号ＤＦＴ１を受け取った各コアチップのＤＦＴ回路１００は、観測対象の内部信号を取得し、モニタ信号ＭＳとして第２のノードＮ２に出力する（ステップＳ７）。
【００９７】
最後に、出力バッファコントロール回路１０４が、各コアチップの第２のノードＮ２に出力されたモニタ信号ＭＳを、データ入出力端子１４及び外部端子ＳＢを介して外部に出力する（ステップＳ８）。以上の制御により、半導体装置１０をテストモードにエントリさせ、各コアチップの内部信号（モニタ信号ＭＳ）を、データ入出力端子１４からパラレルに出力させることが可能になる。
【００９８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９９】
例えば、上記実施形態ではコアチップ用テスト信号ＤＦＴ１を３個のテスト信号ＤＦＴ１を含む１／３選択信号としたが、ｎ個（ｎは自然数）のテスト信号ＤＦＴ１を含む１／ｎ選択信号とすればよい。ｎの具体的な値は、観測対象の内部信号の種類数とすることが適当である。
【０１００】
また、図５では、モニタ信号ＭＳを伝送するための貫通電極ＴＳＶ群を、不良チップ情報を伝送するための貫通電極ＴＳＶ群とは別に設けたが、これらを兼用することとしてもよい。
【０１０１】
更に、上記実施形態においては、夫々が同一機能の複数のコアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＰＲＡＭ（フェースチェンジランダムアクセスメモリ）、ＭＲＡＭ（マグネティックランダムアクセスメモリ）、フラッシュメモリなど）であっても構わない。更に、コアチップは半導体メモリ以外の機能である夫々が同一機能または異なる機能の複数の半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【０１０２】
また、本願の基本的技術思想はこれに限られず、例えば、各コアチップは、夫々が同一機能の半導体メモリの複数のチップで開示をしたが、本願の基本的技術思想はこれに限られない機能の夫々が同一機能または異なる機能の複数のコアチップであっても良い。つまり、ＩＦチップ、コアチップはそれぞれ固有の機能のシリコンチップであっても良い。例えば、複数のコアチップは夫々が同一機能のＤＳＰチップであり、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。コアチップ同士は同一機能を有し、同一マスクによって製造されていることが好ましい。しかし、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性がある。更に、例えば、各コアチップは、それぞれ記憶機能を備えるも夫々異なる（第１コアチップはＤＲＡＭ、第２チップはＳＲＡＭ、第３チップは不揮発性メモリ、第４チップはＤＳＰ）機能であり、それぞれ異なる製造マスクで製造され、前記複数のコアチップに共通なインターフェースチップ（ＡＳＩＣ）を備えていても良い。
【０１０３】
また、本発明は、貫通電極ＴＳＶを使用した構造のＣＯＣ（チップオンチップ）であれば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【０１０４】
更に、各種試験回路（電流源、カレントミラー、センスアンプ、コンペアアンプ、セレクタ等の回路形式は、実施例が開示する回路形式に限られない。
【０１０５】
更に、貫通電極ＴＳＶの構造は、問わない。
【０１０６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０７】
ＣＣ０〜ＣＣ７  コアチップ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
Ｎ１〜Ｎ５  ノード
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３  貫通電極
４〜６    内部回路
１０      半導体装置
１１ａ，１１ｂ  クロック端子
１１ｃ    クロックイネーブル端子
１２ａ〜１２ｅ  コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ  データストローブ端子
１６      キャリブレーション端子
１７ａ，１７ｂ  電源端子
２１      クロック発生回路
２２      ＤＬＬ回路
２３      入出力バッファ回路
２４      キャリブレーション回路
２５      データラッチ回路
３１      コマンド入力バッファ
３２      コマンドデコーダ
３３      不良チップ情報保持回路
４１      アドレス入力バッファ
４２      モードレジスタ
４３      パワーオン検出回路
４４      層アドレス設定回路
４５      層アドレスコントロール回路
４６      層アドレス発生回路
４７      層アドレス比較回路
５０      メモリセルアレイ
５１      ロウデコーダ
５２      カラムデコーダ
５３      センス回路
５４      データコントロール回路
５５      入出力回路
６１      ロウ制御回路
６２      カラム制御回路
６３      コントロールロジック回路
６４      モードレジスタ
６５      コマンドデコーダ
７０      内部電圧発生回路
７１      パワーオン検出回路
７２      プロセスモニタ
７３      ＴＳＶ救済回路
８０      シリコン基板
８１      層間絶縁膜
８２      絶縁リング
８３，８６  貫通電極の端部
８４      裏面バンプ
８５      表面バンプ
９１      電極
９２      スルーホール電極
９３      再配線層
９４      ＮＣＦ
９５      リードフレーム
９６      アンダーフィル
９７      封止樹脂
１００，１０２  ＤＦＴ回路
１０１    テスト回路
１０３    制御回路
１０４    出力バッファコントロール回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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