(57)【要約】【課題】半導体記憶装置において未使用ビットが存在すると、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。【解決手段】図１に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体記憶装置を駆動するドライバ回路において、
前記半導体記憶装置に書き込むデータを構成する複数のビットのうち、前記半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、前記半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えることを特徴とするドライバ回路。
【請求項２】
前記所定の規則は、前記使用ビットと前記未使用ビットに含まれるビットのうち、第１の論理レベルを示すビット数と、前記使用ビットと前記未使用ビットに含まれるビットのうち、第１の論理レベルとは異なる第２の論理レベルを示すビット数との差の絶対値が小さくなるように、前記未使用ビットに書き込むデータを生成する請求項１のドライバ回路。
【請求項３】
前記制御回路は、前記未使用ビットの数の変化に追従し前記未使用ビットに書き込むデータを生成する請求項１又は２のドライバ回路。
【請求項４】
前記半導体記憶装置に含まれるレシーバ回路の入力ノードは、電源電圧と接地電圧の略中間電圧にプルアップされている請求項１乃至３いずれか一に記載のドライバ回路。
【請求項５】
前記半導体記憶装置は、ＤＤＲ  ＳＤＲＡＭである請求項１乃至４いずれか一に記載のドライバ回路。
【請求項６】
請求項１乃至５いずれか一に記載のドライバ回路を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路及びそのドライバ回路を備えた半導体集積回路に関する。特に、半導体記憶装置を駆動するドライバ回路に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を初めとした半導体記憶装置が広く用いられている。半導体記憶装置には、コンピュータにおけるメモリとしての用途や、映像機器等におけるデータのバッファとしての用途が考えられる。半導体記憶装置には、一回のアクセスで同時にデータのやり取りができるビット数が定められている。例えば、ＳＤＲＡＭには１６ビットや３２ビットのビット幅を持つ製品が存在する。
【０００３】
半導体記憶装置を搭載した製品における用途次第では、上述のビット幅を全て使用するとは限らない。例えば、映像機器におけるバッファとしての用途であれば、３２ビットのビット幅を持つ半導体記憶装置を搭載していても、実際に使用しているビットは２４ビットに限られるという場合もある。さらに、３２ビットの半導体記憶装置が１６ビットの半導体記憶装置よりも安価な状況になれば、１６ビットの半導体記憶装置に代えて３２ビットの半導体記憶装置を採用することも考えられる。このような場合に、半導体記憶装置を搭載した機器では使用しないビット（以下、未使用ビットと呼ぶ）には一律に０又は１が書き込まれることが多い。
【０００４】
また、半導体記憶装置を使用する際には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やシステムＬＳＩ等が必要であり、これらの半導体集積回路にはドライバ回路が必要である。このドライバ回路は、使用する半導体記憶装置によって定まっているインターフェイスに準拠した信号を出力できなければならない。例えば、ＳＤＲ  ＳＤＲＡＭ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）を使用する際には、ＬＶＴＴＬ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）インターフェイスに準拠した信号の出力が必要であり、ＤＤＲ  ＳＤＲＡＭを使用する際にはＳＳＴＬ２（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ  ｆｏｒ  ２．５Ｖ）インターフェイスに準拠した信号の出力が必要である。
【０００５】
ここで、非特許文献１に、ＤＤＲ  ＳＤＲＡＭを使用した際のＳＳＴＬ２インターフェイスを実現する回路が開示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】井倉将実、「続・量産時でも不ぐあいなく動くＤＤＲメモリ・コントローラを設計する」、デザインウェーブマガジン、２００４年１月、第７４巻、ｐ．１２２−１３２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
上述のように、半導体記憶装置に書き込むデータには未使用ビットが存在する場合がある。このような場合には、ＣＰＵ等のコントローラと半導体記憶装置で構成するインターフェイス回路で消費する電流が増加するという問題が存在する。以下、その説明をする。
【０００９】
図２は、非特許文献１で開示されたＳＳＴＬ２インターフェイスを実現する回路図である。図２には、ドライバ回路１０と、レシーバ回路２０と、伝送路が示されている。なお、図２では伝送路のインピーダンスをＺｏと表している。ドライバ回路１０は、複数の出力バッファＢＯを含んでおり、レシーバ回路２０には出力バッファに対応した入力バッファＢＩが含まれている。出力バッファＢＯは、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタで構成するインバータを２段直列に接続した構成とする。
【００１０】
図２では１ビットのデータを駆動するのに必要なバッファ及び伝送路の構成を示している。出力バッファＢＯの出力端子は抵抗Ｒｓに接続され、伝送路は出力バッファＢＯと入力バッファＢＩの間で終端抵抗Ｒｔを介して終端端子ＶＴＴに接続されている。終端端子ＶＴＴには、電源電圧ＶＤＤの１／２に相当する電圧（以下、中心電圧と呼ぶ）が印加されている。ＳＳＴＬ２インターフェイスにおいては、中心電圧が基準電圧になり、基準電圧からのレベル差によってＨレベル又はＬレベルが定まるためである。図２においては、ドライバ回路１０に入力された入力データＤＩは出力バッファＢＯに入力され、出力バッファＢＯから出力データＤＱＯとして出力される。出力データＤＱＯは、抵抗Ｒｓを介して入力データＤＱＩとして入力バッファＢＩに入力される。従って、図２に示すインターフェイス回路では、入力データＤＩの論理レベルを維持しつつ、入力バッファＢＩに伝達する構成となっている。
【００１１】
次に、図２に示すインターフェイス回路に流れる電流について考える。入力データＤＩが１（Ｈレベル）の場合には、出力バッファＢＯに接続された電源電圧端子から、出力バッファＢＯのＰチャンネル型ＭＯＳトランジスタ、抵抗Ｒｓ、終端抵抗Ｒｔを経由して終端端子ＶＴＴに電流が流れる。電源電圧端子に印加している電圧をＶＤＤ（Ｖ）、Ｐチャンネル型ＭＯＳトランジスタのオン抵抗をＲＰｏｎ（Ω）、抵抗Ｒｓの抵抗値をＲｓＲ（Ω）、終端抵抗Ｒｔの抵抗値をＲｔＲ（Ω）と定めると、出力バッファＢＯ及び伝送路には式（１）で表される電流が流れることになる。
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同様に、入力データＤＩが０（Ｌレベル）の場合には式（２）で表せる電流が流れる。
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なお、式（２）においては出力バッファＢＯのＮチャンネル型ＭＯＳトランジスタのオン抵抗をＲＮｏｎ（Ω）と表現している。また、式（２）で表せる電流は終端端子ＶＴＴから出力バッファＢＯに接続している接地電圧に流れる。
【００１２】
このように、図２に示すインターフェイス回路では、出力バッファＢＯが１を出力する際には式（１）に示す電流が、０を出力する際には式（２）に示す電流が出力バッファ及び伝送路に流れる。未使用ビットの場合であっても、式（１）及び式（２）に示す電流が流れる。
【００１３】
近年では、テレビやビデオレコーダのような家電製品であっても、環境に対する意識の変化から低消費電力であることが求められる。さらに、携帯電子機器はバッテリ駆動であるため、製品全体で低消費電力であることが強く求められ、携帯電子機器に搭載された半導体装置及びそのドライバ回路に対しても低消費電力であることが強く求められる。そのため、半導体記憶装置を搭載した製品において、本来不要であるデータ（未使用ビット）によって、消費電流が増加することは許容することができない。
【００１４】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１５】
本発明の一側面において、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路及びそのドライバ回路を備えた半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１６】
本発明の第１の視点によれば、半導体記憶装置を駆動するドライバ回路において、前記半導体記憶装置に書き込むデータを構成する複数のビットのうち、前記半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、前記半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えるドライバ回路が提供される。
【００１７】
本発明の第２の視点によれば、上述のドライバ回路を備える半導体集積回路が提供される。
【発明の効果】
【００１８】
本発明の各視点によれば、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路及びそのドライバ回路を備えた半導体集積回路が、提供される。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態の概要を説明するための図である。
【図２】ＳＳＴＬ２インターフェイスを実現する回路の一例を示す図である。
【図３】本発明の第１の本実施形態に係るドライバ回路を含むインターフェイス回路の構成の一例を示す図である。
【図４】図３に示す制御回路の内部構成の一例を示す図である。
【図５】図３に示す制御回路の入力データと出力データの関係を纏めた図である。
【図６】本発明の第２の実施形態に係るドライバ回路に含まれる制御回路の内部構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
初めに、図１を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２１】
上述のように、半導体記憶装置において未使用ビットが存在する場合には、本来不要であるデータによって、消費電流が増加する問題が存在する。そのため、半導体記憶装置を駆動するドライバ回路であって、未使用ビットが存在する場合には消費電流の低減を実現するドライバ回路が望まれる。
【００２２】
そこで、一例として図１に示すドライバ回路を提供する。図１に示すドライバ回路は、半導体記憶装置に書き込むデータを構成する複数のビットのうち、半導体記憶装置を含む機器の動作に影響を与えるデータを構成する使用ビットから、半導体記憶装置を含む機器の動作に影響を与えないデータを構成する未使用ビットに書き込むデータを所定の規則に基づいて生成する制御回路を備えている。
【００２３】
半導体記憶装置に書き込むデータが１又は０に偏っていると、ドライバ回路及び伝送路で消費する電流が増加する。一方、半導体記憶装置に書き込むデータの１の個数と０の個数が等しくなるとドライバ回路及び伝送路で消費する電流が最小になる。そこで、未使用ビットに対して一律に０又は１を書き込むのではなく、使用するビットと未使用ビットの１の個数と０の個数の差の絶対値が最小となるように未使用ビットのデータを変更する。その結果、ドライバ回路及び伝送路で消費する電流を削減することが可能になる。なお、半導体記憶装置に書き込むデータと消費電流の関係の詳細については後述する。
【００２４】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。図３は、本実施形態に係るドライバ回路１１を含むインターフェイス回路の構成の一例を示す図である。図３において図２と同一構成要素には、同一の符号を表し、その説明を省略する。図３に示すインターフェイス回路と図２に示すインターフェイス回路との相違点は、ドライバ回路１１に制御回路１００が含まれること、及び、終端端子ＶＴＴに電圧を供給するレギュレータ３０を備える点である。なお、図３に示すインターフェイス回路は、便宜上８ビットのデータの入出力が可能としているが、これに限定されるものではない。
【００２５】
次に、制御回路１００について説明する。説明にあたっては、８ビットのビット幅に対して、使用するビットは下位６ビット、未使用ビットは上位２ビットとする。より具体的には、入力データＤＩ［７：０］のうち、使用する６ビットはＤＩ［５：０］であり、未使用ビットの２ビットはＤＩ［７：６］である。
【００２６】
図４は、制御回路１００の内部構成の一例を示す図である。図４に示す制御回路１００は、補正値演算回路１０１と加算回路１０２から構成されている。補正値演算回路１０１は、使用するビットである入力データＤＩ［５：０］に存在する１の個数を計測する回路である。具体的には、入力データＤＩ［５：０］の各ビット値を加算することで、入力データＤＩ［５：０］に存在する１の個数を計測する。その後、計測した１の個数に基づいて、補正値制御信号Ｃ［１：０］を加算回路１０２に対して出力する。なお、補正値制御信号Ｃ［１］は入力データＤＩ［７］に加算する値であり、補正値制御信号Ｃ［０］は入力データＤＩ［６］に加算する値である。
【００２７】
次に、補正値制御信号Ｃ［１：０］の生成方法について説明する。上述のように、補正値制御信号Ｃ［１：０］は、入力データＤＩ［５：０］に存在する１の個数に基づいて生成する。具体的には、入力データＤＩ［５：０］に存在する１の個数と補正値制御信号Ｃ［１：０］に存在する１の個数の和から、入力データＤＩ［５：０］に存在する０の個数と補正値制御信号Ｃ［１：０］に存在する０の個数の和の差の絶対値が最小になるように補正値制御信号Ｃ［１：０］を生成する。例えば、入力データＤＩ［５：０］が００００００であれば、補正値制御信号Ｃ［１：０］は１１とする。入力データＤＩ［５：０］が０００１１１であれば、補正値制御信号Ｃ［１：０］は１０とする。図５は、制御回路１００の入力データと出力データの関係を纏めた図である。図５から、入力データＤＩ［７：０］と補正値制御信号Ｃ［１：０］を加算した後のＤＯ［７：０］を比較すれば、１の個数と０の個数が等しくなる方向に補正値制御信号Ｃ［１：０］が生成されていることが分かる。
【００２８】
加算回路１０２には、未使用ビットのＤＩ［７：６］と補正値制御信号Ｃ［１：０］が入力される。加算回路１０２は、未使用ビットＤＩ［７：６］と補正値制御信号Ｃ［１：０］の加算結果を出力データＤＯ［７：６］として出力する。
【００２９】
続いて、制御回路１００の動作について図３を用いて説明する。初めに、使用するビットであるＤＩ［５：０］について説明する。なお、ここでは、入力データＤＩ［０］を例に取り説明する。他のデータＤＩ［５：１］も同様の動作をする。
【００３０】
入力データＤＩ［０］が制御回路１００に入力される。入力データＤＩ［０］は使用するビットであるため、入力時の論理レベルを維持したまま出力バッファＢＯ［０］に入力される。出力バッファＢＯから出力されたデータＤＱＯ［０］は、抵抗Ｒｓ［０］を介し、入力データＤＱＩ［０］としてレシーバ回路２１の入力バッファＢＩ［０］に入力される。出力データＤＱＯ［０］は終端抵抗Ｒｔ［０］を介して終端端子ＶＴＴに接続されている。そのため、出力バッファＢＯ［０］の出力が１の場合には、電源から出力バッファＢＯ［０］のＰチャンネル型ＭＯＳトランジスタ、抵抗Ｒｓ［０］、終端抵抗Ｒｔ［０］を介し、終端端子ＶＴＴ（レギュレータ３０）に向けて電流が流れる。この時の電流は、式（１）で表せる。
【００３１】
また、出力バッファＢＯ［０］の出力が０の場合には、終端端子ＶＴＴ（レギュレータ３０）から終端抵抗Ｒｔ［０］、抵抗Ｒｓ［０］、出力バッファＢＯ［０］のＮチャンネル型ＭＯＳトランジスタを介して接地電圧に向けて電流が流れる。この時の電流は、式（２）で表せる。
【００３２】
次に、未使用ビットＤＩ［７：６］について説明する。未使用ビットであっても、出力バッファＢＯ［７：６］から出力するデータが定まれば、他の動作は使用するビットの場合と同様である。従って、式（１）又は式（２）で表せる電流が出力バッファ及び伝送路に流れることになる。
【００３３】
次に、未使用ビットのデータを変化させることで、低消費電流が実現できることについて説明する。上述のように、出力バッファＢＯ［０］の出力が１であれば、式（１）に示す電流が、出力バッファＢＯ［０］の出力が０であれば、式（２）に示す電流が、それぞれ出力バッファ及び伝送路に流れる。
【００３４】
ここで、ＤＤＲ  ＳＤＲＡＭ等に使用する出力バッファは、０から１に変化する場合と、１から０に変化する場合との遅延差が発生しないように設計される。そのため、Ｐチャンネル型ＭＯＳトランジスタのオン抵抗ＲＰｏｎと、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗ＲＮｏｎは略同一の値となるように設計する。Ｐチャンネル型ＭＯＳトランジスタのオン抵抗ＲＰｏｎとＮチャンネル型ＭＯＳトランジスタのオン抵抗ＲＮｏｎをＲｏｎとすると、式（１）及び式（２）は、式（３）に書き換えることができる。
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従って、出力バッファの出力が異なったとしても、電流量は同じである。但し、電流の流れる向きが異なる。
【００３５】
次に、複数の出力バッファが同時に動作する場合の電流量について説明する。ここでは、出力バッファＢＯ［１：０］の２ビットを例に取り説明する。出力バッファＢＯ［１：０］の出力が１１の場合には、伝送路に流れる電流の向きは同一であり、その際の電流量は式（３）に示す電流量の２倍となる。その時の電流量は式（４）で表すことができる。
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【００３６】
次に、出力バッファＢＯ［１：０］の出力のうち、いずれかが１で他方が０の場合を考える。ここでは、出力バッファＢＯ［０］からは１、出力バッファＢＯ［１］からは０を出力する場合を考える。この場合には、出力バッファＢＯ［０］からは式（３）で表せる電流量の電流が電源電圧から終端端子ＶＴＴ（レギュレータ３０）に流れ、出力バッファＢＯ［０］からは式（３）で表せる電流量の電流が終端端子ＶＴＴ（レギュレータ３０）から接地電圧に流れる。これらの電流は、電源から接地電圧に式（３）で表せる電流が流れることとみなせるため、伝送路に流れる電流は式（３）で表せる電流量に等しい。
【００３７】
その結果、２ビットの出力バッファが共に１を出力している場合と比較すると、異なるデータ（１０又は０１）を出力する場合には、伝送路の消費電流は半減する。即ち、複数の出力バッファが出力するデータの１又は０の個数差が小さくなれば、伝送路で消費される電流は少なくなる。
【００３８】
ここで、ドライバ回路１１が対応する全ビット数をｍビット（但し、ｍは２以上の整数）、ｍビットのうち１（Ｈレベル）を出力しているビット数をｎビット（但し、ｎは１以上の整数）、１ビットあたりに流れる電流量をＩ（Ａ）とすると、出力バッファ及び伝送路で消費される電流は式（５）のように表せる。
電流値（Ａ）＝（｜ｍ−２ｎ｜＋（ｍ−｜ｍ−２ｎ｜）×０．５）×Ｉ  ・・・（５）
なお、ｍとｎが式（６）のような関係にあるとき、式（５）の電流値は最小となる。
ｍ＝２×ｎ  ・・・（６）
【００３９】
次に、本実施形態に係るドライバ回路１１のように未使用ビットの値を操作する場合としない場合を比較し、消費電流の低減効果について検証する。
【００４０】
例えば、入力データＤＩ［７：０］が００００００１１である場合を考える。この場合に、未使用ビットを００で固定するとすれば、出力バッファ及び伝送路で消費する電流は６×Ｉ（Ａ）となる（但し、Ｉは１ビットあたりに流れる電流量である）。４個の０で４×Ｉ（Ａ）の電流が流れ、０１のペアが２組存在するため、２×Ｉ（Ａ）の電流が流れる。これらを足すと６×Ｉ（Ａ）となる。
【００４１】
一方、本実施形態に係るドライバ回路１１に含まれる制御回路１００に入力データＤＩ［７：０］＝００００００１１を入力すると、出力データＤＯ［７：０］＝１１００００１１として出力される。この場合には、４×Ｉ（Ａ）の電流量が出力バッファ及び伝送路で消費されることになる。０１のペアが４組存在するためである。従って、本実施形態に係るドライバ回路１１を使用することによって、出力バッファ及び伝送路で消費する電流を削減することが可能であることが分かる。
【００４２】
以上のように、入力データのうち、使用するビットの１又は０の個数を計測し、未使用ビットの値を生成（補正値を出力）することで、出力バッファに入力する出力データの１の個数と０の個数の差の絶対値を最小化する。その結果、出力バッファ及び伝送路に流れる電流を削減することができる。
【００４３】
なお、本実施形態では、加算回路１０２と補正値演算回路１０１において、ビットの加算を用いて、出力データの１の個数と０の個数の差の絶対値を最小化しているが、他の演算方法によって、これらの個数を最小化しても出力バッファ及び伝送路の消費電流を削減することができる。
【００４４】
さらに、未使用ビットにより流れる電流を抑制する方法として、出力バッファに供給する電流を遮断することが考えられる。しかし、この場合には、レシーバ回路の入力端子がフローティング状態になってしまい、誤動作を回避する回路が別途必要になる。つまり、レシーバ回路ＢＩ［７：０］は半導体記憶装置に含まれる回路であるから、汎用品のＤＤＲ  ＳＤＲＡＭが使用できないことになる。一方、本実施形態に係るドライバ回路１１では、汎用品のＤＤＲ  ＳＤＲＡＭを用いながら消費電流の低減が実現できる。
【００４５】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。第１の実施形態においては、未使用ビットのビット数が固定である場合の説明を行なった。本実施形態においては、未使用ビットのビット数が変化する場合について説明する。
【００４６】
上述のように、半導体記憶装置の用途にはデジタル信号のバッファが挙げられる。例えば、地上デジタルテレビ放送等に対応したテレビでは、受信した映像信号を半導体記憶装置に一時的に保存し、明るさの調整やガンマカーブの補正などを行なうことで高画質化を実現している。映像信号の伝送方式には、コンポジットビデオ信号方式、コンポーネント映像方式、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）方式等が存在する。これらの中で、ＨＤＭＩ方式による映像の伝送が主流になりつつあるが、ＨＤＭＩ方式では、映像信号（ＹＣｂＣＲ信号、ＲＧＢ信号）を２４ビット、３０ビット、３６ビット、４８ビットの４種類の色深度として伝送可能である。
【００４７】
このように、複数のビットを持つ映像信号をバッファするためには、最大のビット幅に合わせて使用する半導体記憶装置を選択する。上述の例では、４８ビットのビット幅を持つ半導体記憶装置を採用し、４８ビットの色深度を持つデータを扱う際には半導体記憶装置の全てのビット幅を使用する。しかし、２４ビットの色深度を持つデータを扱う際には半分のビット幅に限り使用する。このように、未使用ビットの個数が変化する場合がある。このような場合であっても、未使用ビットのデータを変化させることで消費電流の低減を図ることができる。
【００４８】
図６は、本実施形態に係るドライバ回路１１ａに含まれる制御回路１００ａの内部構成の一例を示す図である。図６において図４と同一構成要素には、同一の符号を表し、その説明を省略する。図４に示す制御回路１００と制御回路１００ａの相違点は、制御信号ＣＴＲＬを補正値演算回路１０１ａが受け付ける点である。本実施形態においては、８ビットのビット幅に対して５ビットから８ビットの範囲で使用するビットが変化（未使用ビットは３ビットから０ビット）する場合を考える。なお、ドライバ回路１１の制御回路１００を制御回路１００ａに変更したドライバ回路が本実施形態に係るドライバ回路１１ａであるため、図３に相当する説明は省略する。
【００４９】
補正値演算回路１０１ａでは、ＣＰＵ等から生成される制御信号ＣＴＲＬに基づいて、１の個数の計数する入力データＤＩを変化させる。同時に、補正値制御信号Ｃ［２：０］のデータも変化させる。
【００５０】
例えば、入力データＤＩのうち５ビットを使用する場合には、入力データＤＩ［４：０］に含まれる１の個数を計数する。補正値制御信号Ｃについては、補正値制御信号Ｃ［２：０］の３ビットを補正の対象とする。より具体的には、補正値制御信号Ｃ［２：０］の取りうる値は、０００〜１１１となる。
【００５１】
入力データＤＩのうち６ビットを使用する場合には、入力データＤＩ［５：０］に含まれる１の個数を計数する。この場合には、入力データＤＩ［５］に対応する補正値制御信号Ｃ［０］は補正の対象としない。従って、補正値制御信号Ｃ［２：０］の取りうる値は、０００、０１０、１００、１１０となる。
【００５２】
さらに、入力データＤＩのうち８ビットを使用する場合には、入力データＤＩに含まれる１の個数を計数しない。未使用ビットは存在しないためである。この場合には、補正値制御信号Ｃ［２：０］は常に０となる。
【００５３】
このように、未使用ビットの個数が変化したとしても、制御信号ＣＴＲＬに基づいて未使用ビットの補正値を変更することによって、出力バッファ及び伝送路で消費する電流の低減が実現できる。
【００５４】
なお、引用した上記の非特許文献の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５５】
１０、１１、１１ａ  ドライバ回路
２０、２１  レシーバ回路
３０  レギュレータ
１００、１００ａ  制御回路
１０１、１０１ａ  補正値演算回路
１０２、１０２ａ  加算回路
ＢＯ、ＢＯ［０］〜ＢＯ［７］  出力バッファ
ＢＩ、ＢＩ［０］〜ＢＩ［７］  入力バッファ
Ｒｓ、Ｒｓ［０］〜Ｒｓ［７］  抵抗
Ｒｔ、Ｒｔ［０］〜Ｒｔ［７］  終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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