(57)【要約】      （修正有）【課題】ノイズの伝搬をより抑制することが可能なシュミット回路を提供する。【解決手段】シュミット回路１００は、入力信号が入力され、しきい値電圧を可変可能な入力論理回路と、前記入力論理回路の出力信号が入力され、第１のしきい値電圧を有する第１の論理回路Ｃ１と、前記入力論理回路の出力信号が入力され、前記第１のしきい値電圧より小さい電圧である第２のしきい値電圧を有する第２の論理回路Ｃ２と、前記第１の論理回路Ｃ１の出力信号及び前記第２の論理回路Ｃ２の出力信号に応じて、前記入力論理回路のしきい値電圧を調整する可変抵抗回路Ｒ１、Ｒ２と、前記入力信号の電位が前記第１のしきい値電圧と前記第２のしきい値電圧との間の場合はフローティングされたフローティング電位を出力し、前記入力信号の電位が前記第１のしきい値電圧以上若しくは前記第２のしきい値電圧以下の場合は固定電位を出力する第３の論理回路Ｃ３と、を備える。【選択図】図１
2012060498.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端と、
出力信号が出力される出力端と、
前記入力信号が入力され、しきい値電圧を可変可能な入力論理回路と、
前記入力論理回路の出力信号が入力され、第１のしきい値電圧を有する第１の論理回路と、
前記入力論理回路の出力信号が入力され、前記第１のしきい値電圧より小さい電圧である第２のしきい値電圧を有する第２の論理回路と、
前記第１の論理回路の出力信号及び前記第２の論理回路の出力信号に応じて、前記入力論理回路のしきい値電圧を調整する可変抵抗回路と、
前記第１の論理回路の出力信号及び前記第２の論理回路の出力信号が入力され、前記入力信号の電位が前記第１のしきい値電圧と前記第２のしきい値電圧との間の場合はフローティングされたフローティング電位を出力し、前記入力信号の電位が前記第１のしきい値電圧以上若しくは前記第２のしきい値電圧以下の場合は固定電位を出力する第３の論理回路と、
出力が前記出力端と接続し、前記第３の論理回路の出力を保持する信号保持回路と、
を備える
ことを特徴とするシュミット回路。
【請求項２】
前記ラッチ回路の出力と前記出力端子との間に直列に接続された偶数個の出力インバータで構成される出力バッファを、さらに備える
ことを特徴とする請求項１に記載のシュミット回路。
【請求項３】
前記入力論理回路の出力と固定電位との間に接続されたキャパシタをさらに備えることを特徴とする請求項１または２に記載のシュミット回路。
【請求項４】
前記第１の論理回路は、前記第１のしきい値電圧に基づいて、前記入力論理回路から出力される信号の論理を反転した信号を出力する第１のインバータであり、
前記第２の論理回路は、前記第２のしきい値電圧に基づいて、前記入力論理回路から出力される信号の論理を反転した信号を出力する第２のインバータである
ことを特徴とする請求項１ないし３のいずれか一項に記載のシュミット回路。
【請求項５】
前記入力論理回路は、
第１の電位に一端が接続され、前記入力端子にゲートが接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタの他端に一端が接続され、前記第１の電位とは異なる第２の電位に他端が接続され、前記入力端子にゲートが接続された第２導電型の第２のトランジスタと、を含む
ことを特徴とする請求項１ないし４のいずれか一項に記載のシュミット回路。
【請求項６】
前記第１の可変抵抗回路は、
第１の電位と前記第１のトランジスタの一端との間に接続され、ゲートが前記第１の論理回路の出力に接続された前記第１導電型の第１の抵抗トランジスタと、
前記第１の電位と前記第１のトランジスタの一端との間で、前記第１の抵抗トランジスタと並列に接続され、電流が流れるようにゲートに固定電圧が印加された前記第１導電型の第２の抵抗トランジスタと、を含み、
前記第２の可変抵抗回路は、
前記第１の電位と異なる第２の電位と前記第２のトランジスタの他端との間に接続され、ゲートが前記第２の論理回路の出力に接続された前記第２導電型の第３の抵抗トランジスタと、
前記第２の電位と前記第２のトランジスタの他端との間で、前記第２の抵抗トランジスタと並列に接続され、電流が流れるようにゲートに固定電圧が印加された前記第２導電型の第４の抵抗トランジスタと、を含む
ことを特徴とする請求項５に記載のシュミット回路。
【請求項７】
前記第３の論理回路は、
第１の電位と前記第３の論理回路の出力との間に接続され、前記第１の論理回路の出力にゲートが接続された前記第１導電型の第３のトランジスタと、
前記第１の電位と前記第３の論理回路の出力との間で前記第３のトランジスタと直列に接続され、前記第２の論理回路の出力にゲートが接続された前記第１導電型の第４のトランジスタと、
前記第１の電位と異なる第２の電位と前記第３の論理回路の出力との間に接続され、前記第１の論理回路の出力にゲートが接続された前記第２導電型の第５のトランジスタと、
前記第２の電位と前記第３の論理回路の出力との間で前記第５のトランジスタと直列に接続され、前記第２の論理回路の出力にゲートが接続された前記第２導電型の第６のトランジスタと、を含む
ことを特徴とする請求項１ないし６のいずれか一項に記載のシュミット回路。
【請求項８】
前記ラッチ回路は、
前記第３の論理回路の出力に入力が接続された第１のラッチ用インバータと、
前記第１のラッチ用インバータの出力に入力が接続され、前記第３の論理回路の出力に出力が接続された第２のラッチ用インバータと、を含む
ことを特徴とする請求項１ないし７のいずれか一項に記載のシュミット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シュミット回路に関する。
【背景技術】
【０００２】
従来、消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路において、チャタリング防止やノイズ混入防止のために、入力回路等にヒステリシス特性を有するシュミット回路が用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８２３４９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、入力電圧に依存して、シュミット回路を構成するインバータの各段のレベルが、中間レベルとなり、ノイズ感度の高いＤＣ動作点が存在する場合がある。この場合、従来のシュミット回路では、入力電圧に依存して、ノイズが伝搬してしまう問題がある。そこで、ノイズの伝搬をより抑制することが可能なシュミット回路を提供する。
【課題を解決するための手段】
【０００５】
実施例に従ったシュミット回路は、入力信号が入力される入力端と、出力信号が出力される出力端と、前記入力信号が入力され、しきい値電圧を可変可能な入力論理回路と、を備える。前記シュミット回路は、前記入力論理回路の出力信号が入力され、第１のしきい値電圧を有する第１の論理回路と、前記入力論理回路の出力信号が入力され、前記第１のしきい値電圧より小さい電圧である第２のしきい値電圧を有する第２の論理回路と、前記第１の論理回路の出力信号及び前記第２の論理回路の出力信号に応じて、前記入力論理回路のしきい値電圧を調整する可変抵抗回路と、を備える。前記シュミット回路は、前記第１の論理回路の出力信号及び前記第２の論理回路の出力信号が入力され、前記入力信号の電位が前記第１のしきい値電圧と前記第２のしきい値電圧との間の場合はフローティングされたフローティング電位を出力し、前記入力信号の電位が前記第１のしきい値電圧以上若しくは前記第２のしきい値電圧以下の場合は固定電位を出力する第３の論理回路と、出力が前記出力端と接続し、前記第３の論理回路の出力を保持する信号保持回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施例１に係るシュミット回路１００の構成の一例を示す回路図である。
【図２】第１、第２の論理回路Ｃ１、Ｃ２の出力信号Ｘ２、Ｘ３の論理と第３の論理回路Ｃ３の出力信号Ｘ４の論理との関係を示す図である。
【図３】図１に示すシュミット回路１００における各信号の波形を示す波形図である。
【図４】実施例２に係るシュミット回路２００の構成の一例を示す回路図である。
【図５】図４に示すＮＯＲ回路Ｃ３１の出力の論理の一例を示す図である。
【図６】図４に示すＸＯＲ回路Ｃ３２の出力の論理の一例を示す図である。
【図７】図４に示すマルチプレクサＣ３３の出力の論理の一例を示す図である。
【発明を実施するための形態】
【０００７】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【０００８】
図１は、実施例１に係るシュミット回路１００の構成の一例を示す回路図である。
【０００９】
図１に示すように、シュミット回路１００は、入力端子１と、出力端子２と、第１導電型の第１のトランジスタ（ｐＭＯＳトランジスタ）Ｔ１と、第２導電型の第２のトランジスタ（ｎＭＯＳトランジスタ）Ｔ２と、第１の論理回路Ｃ１と、第２の論理回路Ｃ２と、第３の論理回路Ｃ３と、第１の可変抵抗回路Ｒ１と、第２の可変抵抗回路Ｒ２と、ラッチ回路（信号保持回路）Ｌａと、出力バッファＢｕと、キャパシタＣａと、を備える。
【００１０】
入力端子１は、入力信号Ｉｎが入力されるようになっている。
【００１１】
出力端子２は、出力信号Ｏｕｔが出力されるようになっている。
【００１２】
第１のトランジスタＴ１は、第１の電位（電源電位）ＶＤＤ１に、可変抵抗Ｒ１を介して、一端（ソース）が接続され、入力端子１にゲートが接続されている。
【００１３】
第２のトランジスタＴ２は、第１のトランジスタＴ１の他端（ドレイン）に一端（ドレイン）が接続され、第１の電位ＶＤＤ１とは異なる第２の電位（接地電位）ＶＳＳに、可変抵抗Ｒ２を介して、他端（ソース）が接続され、入力端子１にゲートが接続されている。
【００１４】
これらの第１、第２のトランジスタＴ１、Ｔ２は、入力論理回路（インバータ）を構成する。この入力論理回路は、入力信号Ｉｎが入力され、しきい値電圧を可変可能である。
【００１５】
第１の論理回路Ｃ１は、第１のトランジスタＴ１の他端（ドレイン）と第２のトランジスタＴ２の一端（ドレイン）との間の出力部Ｙ１から出力される信号Ｘ１が入力される。この第１の論理回路Ｃ１は第1のしきい値電圧Ｖｔｈ１を有しており、信号Ｘ１と第１のしきい値電圧Ｖｔｈ１とを比較し、この比較結果に基づいて（例えば、信号Ｘ１の電圧が第１のしきい値電圧Ｖｔｈ１を跨いで変化した場合には）、出力する信号Ｘ２の論理を反転するようになっている。
【００１６】
この第１の論理回路Ｃ１は、例えば、第１のしきい値電圧Ｖｔｈ１に基づいて、出力部Ｙ１から出力される信号Ｘ１の論理を反転した信号Ｘ２を出力する第１のインバータｉ１である。
【００１７】
また、第２の論理回路Ｃ２は第１のしきい値電圧Ｖｔｈ１とは異なる第２のしきい値電圧Ｖｔｈ２を有しており、出力部Ｙ１から出力される信号Ｘ１と、第２のしきい値電圧Ｖｔｈ２とを比較し、この比較結果に基づいて（例えば、信号Ｘ１の電圧が第２のしきい値電圧Ｖｔｈ２を跨いで変化した場合には）、出力する信号Ｘ３の論理を反転する。なお、ここでは、例えば、第１のしきい値電圧Ｖｔｈ１は、第２のしきい値電圧Ｖｔｈ２よりも高く設定されている。
【００１８】
この第２の論理回路Ｃ２は、例えば、第２のしきい値電圧Ｖｔｈ２に基づいて、出力部Ｙ１から出力される信号Ｘ１の論理を反転した信号Ｘ３を出力する第２のインバータｉ２である。
【００１９】
第１の可変抵抗回路Ｒ１は、第１の電位ＶＤＤ１と第１のトランジスタＴ１の一端（ソース）との間に接続され、第１の論理回路Ｃ１の出力Ｘ２に応じて抵抗値が制御されるようになっている。
【００２０】
この第１の可変抵抗回路Ｒ１は、例えば、第１導電型の第１の抵抗トランジスタ（ｐＭＯＳトランジスタ）Ｒ１ａと、第１導電型の第２の抵抗トランジスタ（ｐＭＯＳトランジスタ）Ｒ１ｂと、を含む。
【００２１】
第１の抵抗トランジスタ（ｐＭＯＳトランジスタ）Ｒ１ａは、第１の電位ＶＤＤ１と第１のトランジスタＴ１の一端（ソース）との間に接続され、ゲートが第１の論理回路Ｃ１の出力Ｘ２に接続されている。
【００２２】
また、第２の抵抗トランジスタ（ｐＭＯＳトランジスタ）Ｒ１ｂは、第１の電位ＶＤＤ１と第１のトランジスタＴ１の一端（ソース）との間で、第１の抵抗トランジスタＲ１ａと並列に接続されている。この第２の抵抗トランジスタＲ１ｂは、電流が流れるようにゲートに固定電圧（例えば、接地電位）が印加されている。
【００２３】
第２の可変抵抗回路Ｒ２は、第２の電位ＶＳＳと第２のトランジスタＴ２の他端（ソース）との間に接続され、第２の論理回路Ｃ２の出力に応じて抵抗値が制御されるようになっている。
【００２４】
この第２の可変抵抗回路Ｒ２は、例えば、第２導電型の第３の抵抗トランジスタ（ｎＭＯＳトランジスタ）Ｒ２ａと、第２導電型の第４の抵抗トランジスタ（ｎＭＯＳトランジスタ）Ｒ２ｂと、を含む。
【００２５】
第３の抵抗トランジスタ（ｎＭＯＳトランジスタ）Ｒ２ａは、第２の電位ＶＳＳと第２のトランジスタＴ２の他端（ドレイン）との間に接続され、ゲートが第２の論理回路Ｃ２の出力Ｘ３に接続されている。
【００２６】
また、第４の抵抗トランジスタ（ｎＭＯＳトランジスタ）Ｒ２ｂは、第２の電位ＶＳＳと第２のトランジスタの他端（ソース）との間で、第３の抵抗トランジスタＲ２ａと並列に接続されている。この第４の抵抗トランジスタＲ２ｂは、電流が流れるようにゲートに固定電圧（例えば、電源電位）が印加されている。
【００２７】
ここで、信号Ｘ２が“Ｈｉｇｈ”レベルであり、信号Ｘ３が“Ｌｏｗ”レベルである場合、第１の抵抗トランジスタＲ１ａがオフし、第３の抵抗トランジスタＲ２ａがオフする。この時のシュミット回路１００のしきい値電圧は、例えば、第１の基準値とする。
【００２８】
また、信号Ｘ２が“Ｌｏｗ”レベルであり、信号Ｘ３が“Ｈｉｇｈ”レベルである場合、第１の抵抗トランジスタＲ１ａがオンし、第３の抵抗トランジスタＲ２ａがオンする。この時のシュミット回路１００自体のしきい値電圧は、例えば、第２の基準値とする。
【００２９】
なお、各抵抗トランジスタのサイズが等しい場合は、第１の基準値と第２の基準値とは等しくなる。
【００３０】
また、信号Ｘ２、Ｘ３が“Ｈｉｇｈ”レベルである場合、第１の抵抗トランジスタＲ１ａがオフし、第３の抵抗トランジスタＲ２ａがオンして、第２の可変抵抗回路Ｒ２の抵抗値が小さくなる。これにより、シュミット回路１００自体のしきい値電圧は、第１、第２の基準値よりも、低くなる。
【００３１】
一方、信号Ｘ２、Ｘ３が“Ｌｏｗ”レベルである場合、第１の抵抗トランジスタＲ１ａがオンし、第３の抵抗トランジスタＲ２ａがオフして、第１の可変抵抗回路Ｒ１の抵抗値が小さくなる。これにより、シュミット回路１００自体のしきい値電圧は、第１、第２の基準値よりも、高くなる。
【００３２】
このように、第１、第２の可変抵抗回路Ｒ１、Ｒ２は、第１の論理回路の出力信号及び第２の論理回路の出力信号に応じて、該入力論理回路のしきい値電圧を調整する。そして、シュミット回路１００は、そのしきい値電圧が変化するようになっている。
【００３３】
キャパシタＣａは、出力部Ｙ１と固定電位（例えば、第２の電位ＶＳＳ）との間に接続されている。このキャパシタＣａは、第１、第２のトランジスタＴ１、Ｔ２で構成されるインバータの信号速度を調整するようになっている。
【００３４】
なお、このキャパシタＣａは、要求される設計条件等に応じて設けられるが、必要に応じて省略されてもよい。
【００３５】
第３の論理回路Ｃ３は、第１の論理回路Ｃ１の出力信号Ｘ２および第２の論理回路Ｃ２の出力信号Ｘ３に応じて、第３の電位（例えば、ここでは第１の電位ＶＤＤ１が選択される）、第３の電位と異なる第４の電位（例えば、ここでは第２の電位ＶＳＳが選択される）、または、第３、第４の電位（第１、第２の電位ＶＤＤ１、ＶＳＳ）とはフローティングされたフローティング電位ＶＦの何れかを出力部Ｙ２から信号Ｘ４として出力するようになっている。より詳しくは、第３の論理回路Ｃ３は、入力信号Ｉｎの電位が第１のしきい値電圧Ｖｔｈ１と第２のしきい値電圧Ｖｔｈ２との間の場合は、フローティングされたフローティング電位を出力し、入力信号Ｉｎの電位が第１のしきい値電圧Ｖｔｈ１以上若しくは第２のしきい値電圧Ｖｔｈ２以下の場合は、固定電位（第３、第４の電位）を出力する。
【００３６】
この第３の論理回路Ｃ３は、第１導電型の第３のトランジスタ（ｐＭＯＳトランジスタ）Ｔ３と、第１導電型の第４のトランジスタ（ｐＭＯＳトランジスタ）Ｔ４と、第２導電型の第５のトランジスタ（ｎＭＯＳトランジスタ）Ｔ５と、第２導電型の第６のトランジスタ（ｎＭＯＳトランジスタ）Ｔ６と、を含む。
【００３７】
第３のトランジスタＴ３は、第１の電位ＶＤＤ１と第３の論理回路Ｃ３の出力部（第４のトランジスタＴ４と第５のトランジスタＴ５との間の接続部）Ｙ２との間で、第４のトランジスタＴ４と直列に接続され、第１の論理回路Ｃ１の出力Ｘ２にゲートが接続されている。
【００３８】
また、第４のトランジスタＴ４は、第２の論理回路Ｃ２の出力Ｘ３にゲートが接続されている。
【００３９】
また、第５のトランジスタＴ５は、第２の電位ＶＳＳと第３の論理回路Ｃ３の出力Ｙ部２との間で、第６のトランジスタＴ６と直列に接続され、第１の論理回路Ｃ１の出力Ｘ２にゲートが接続されている。
【００４０】
また、第６のトランジスタＴ６は、第２の論理回路Ｃ２の出力Ｘ３にゲートが接続されている。
【００４１】
ラッチ回路Ｌａは、第３の論理回路Ｃ３が出力した信号Ｘ４をラッチし、信号Ｘ５を出力するようになっている。
【００４２】
このラッチ回路Ｌａは、第１のラッチ用インバータＬａ１と、第２のラッチ用インバータＬａ２と、を含む。
【００４３】
第１のラッチ用インバータＬａ１は、第３の論理回路Ｃ３の出力部Ｙ２に入力が接続され、出力バッファＢｕの入力に出力が接続されている。
【００４４】
また、第２のラッチ用インバータＬａ２、第１のラッチ用インバータＬａ１の出力に入力が接続され、第３の論理回路Ｃ３の出力部Ｙ２に出力が接続されている。
【００４５】
出力バッファＢｕは、ラッチ回路Ｌａの出力部Ｙ３に入力が接続され、出力端子２に出力が接続されている。この出力バッファＢｕは、入力された信号Ｘ５を増幅等の処理をして得られた信号を、出力信号Ｏｕｔとして出力端子２に出力するようになっている。
【００４６】
この出力バッファＢｕは、例えば、ラッチ回路Ｌａの出力部Ｙ３と出力端子２との間に直列に接続された偶数個の出力インバータＢｕ１、Ｂｕ２で構成されている。なお、出力インバータＢｕ１、Ｂｕ２は、第５の電位（例えば、既述の電源電位よりも低い電位が選択される）ＶＤＤ２が供給されている。
【００４７】
次に、以上のような構成を有するシュミット回路１００の動作の一例について説明する。
【００４８】
図２は、第１、第２の論理回路Ｃ１、Ｃ２の出力信号Ｘ２、Ｘ３の論理と第３の論理回路Ｃ３の出力信号Ｘ４の論理との関係を示す図である。
【００４９】
図２に示すように、第１の論理回路Ｃ１の出力信号Ｘ２の論理が“０”（“Ｌｏｗ”レベル）、第２の論理回路Ｃ２の出力信号Ｘ３の論理が“０”（“Ｌｏｗ”レベル）のとき、第３の論理回路Ｃ３の出力信号Ｘ４の論理は、“１”（“Ｈｉｇｈ”レベル）となる（状態（１））。
【００５０】
例えば、この状態（１）では、第３、第４のトランジスタＴ３、Ｔ４がオンし、第５、第６のトランジスタＴ５、Ｔ６がオフするので、第３の論理回路Ｃ３の出力部Ｙ２から出力される信号Ｘ４は第１の電位ＶＤＤ１（“Ｈｉｇｈ”レベル）となる。
【００５１】
この状態（１）では、ラッチ回路Ｌａは、論理“１”（“Ｈｉｇｈ”レベル）の信号Ｘ４に応じて、論理“０”（“Ｌｏｗ”レベル）の信号Ｘ５を出力する。
【００５２】
また、第１の論理回路Ｃ１の出力信号Ｘ２の論理が“０”（“Ｌｏｗ”レベル）、第２の論理回路Ｃ２の出力信号Ｘ３の論理が“１”（“Ｈｉｇｈ”レベル）のとき、第３の論理回路Ｃ３の出力信号Ｘ４の論理は、不定となる（状態（２））。
【００５３】
例えば、この状態（２）では、第３、第６のトランジスタＴ３、Ｔ６がオンし、第４、第５のトランジスタＴ４、Ｔ５がオフするので、第３の論理回路Ｃ３の出力部Ｙ２から出力される信号Ｘ４は第１、第２の電位ＶＤＤ１、ＶＳＳとはフローティングされたフローティング電位ＶＦとなる。
【００５４】
この状態（２）では、ラッチ回路Ｌａは、論理が不定の信号Ｘ４に応じて、先に出力している論理を維持した信号Ｘ５を出力する。したがって、シュミット回路の出力信号が不定になることはなく、出力にノイズがのることもない。
【００５５】
また、第１の論理回路Ｃ１の出力信号Ｘ２の論理が“１”（“Ｈｉｇｈ”レベル）、第２の論理回路Ｃ２の出力信号Ｘ３の論理が “０”（“Ｌｏｗ”レベル）のとき、第３の論理回路Ｃ３の出力信号Ｘ４の論理は、不定となる（状態（３））。
【００５６】
例えば、この状態（３）では、第４、第５のトランジスタＴ４、Ｔ５がオンし、第３、第６のトランジスタＴ３、Ｔ６がオフするので、第３の論理回路Ｃ３の出力Ｙ部２から出力される信号Ｘ４は第１、第２の電位ＶＤＤ１、ＶＳＳとはフローティングされたフローティング電位ＶＦとなる。
【００５７】
この状態（３）では、ラッチ回路Ｌａは、論理が不定の信号Ｘ４に応じて、先に出力している論理を維持した信号Ｘ５を出力する。したがって、シュミット回路の出力信号が不定になることはなく、出力にノイズがのることもない。
【００５８】
また、第１の論理回路Ｃ１の出力信号Ｘ２の論理が“１”（“Ｈｉｇｈ”レベル）、第２の論理回路Ｃ２の出力信号Ｘ３の論理が“１”（“Ｈｉｇｈ”レベル）のとき、第３の論理回路Ｃ３の出力信号Ｘ４の論理は、“０”（“Ｌｏｗ”レベル）となる（状態（４））。
【００５９】
例えば、この状態（４）では、第５、第６のトランジスタＴ５、Ｔ６がオンし、第３、第４のトランジスタＴ３、Ｔ４がオフするので、第３の論理回路Ｃ３の出力部Ｙ２から出力される信号Ｘ４は第２の電位ＶＳＳ（“Ｌｏｗ”レベル）となる。
【００６０】
この状態（４）では、ラッチ回路Ｌａは、論理“０”（“Ｌｏｗ”レベル）の信号Ｘ４に応じて、論理“１”（“Ｈｉｇｈ”レベル）の信号Ｘ５を出力する。
【００６１】
ここで、図３は、図１に示すシュミット回路１００における各信号の波形を示す波形図である。
【００６２】
図３に示すように、時間ｔ１において、入力信号Ｉｎが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、第１のトランジスタＴ１がオフし、第２のトランジスタＴ２がオンするので、信号Ｘ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
【００６３】
これにより、第１の論理回路Ｃ１が出力する信号Ｘ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになるとともに、第２の論理回路Ｃ２が出力する信号Ｘ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。
【００６４】
そして、既述のように、第５、第６のトランジスタＴ５、Ｔ６がオンし、第３、第４のトランジスタＴ３、Ｔ４がオフするので、第３の論理回路Ｃ３の出力部Ｙ２から出力される信号Ｘ４は第２の電位ＶＳＳ（“Ｌｏｗ”レベル）となる。
【００６５】
そして、既述のように、ラッチ回路Ｌａは、“Ｌｏｗ”レベルの信号Ｘ４に応じて、“Ｈｉｇｈ”レベルの信号Ｘ５を出力する。
【００６６】
そして、バッファ回路Ｂｕは、この信号Ｘ５の論理と等しい論理の出力信号Ｏｕｔを出力する。
【００６７】
なお、既述のように、第１の論理回路Ｃ１のしきい値電圧Ｖｔｈ１は、第２の論理回路Ｃ２のしきい値電圧Ｖｔｈ２よりも高い。したがって、図３には示されていないが、時間ｔ１近傍の微少な期間においては、信号Ｘ１が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに向けて低下するとき、信号Ｘ２が“Ｈｉｇｈ”レベルに変化するタイミングが、信号Ｘ３が“Ｈｉｇｈ”レベルに変化するタイミングよりも、早い。すなわち、図２に示す状態（１）から状態（３）を経て状態（４）になる。
【００６８】
したがって、上記微少な時間においては、図２に示す状態（３）が発生するが、この状態（３）においてラッチ回路Ｌａは出力する信号Ｘ５の論理を“Ｌｏｗ”レベルに保持する。
【００６９】
次に、時間ｔ２において、入力信号Ｉｎが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、第１のトランジスタＴ１がオンし、第２のトランジスタＴ２がオフするので、信号Ｘ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。
【００７０】
これにより、第１の論理回路Ｃ１が出力する信号Ｘ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになるとともに、第２の論理回路Ｃ２が出力する信号Ｘ３が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。
【００７１】
そして、既述のように、第５、第６のトランジスタＴ５、Ｔ６がオフし、第３、第４のトランジスタＴ３、Ｔ４がオンするので、第３の論理回路Ｃ３の出力部Ｙ２から出力される信号Ｘ４は第１の電位ＶＤＤ１（“Ｈｉｇｈ”レベル）となる。
【００７２】
そして、既述のように、ラッチ回路Ｌａは、“Ｈｉｇｈ”レベルの信号Ｘ４に応じて、“Ｌｏｗ”レベルの信号Ｘ５を出力する。そして、バッファ回路Ｂｕは、この信号Ｘ５の論理と等しい論理の出力信号Ｏｕｔを出力する。
【００７３】
なお、既述のように、第１の論理回路Ｃ１のしきい値電圧Ｖｔｈ１は、第２の論理回路Ｃ２のしきい値電圧Ｖｔｈ２よりも高い。したがって、図３には示されていないが、時間ｔ２近傍の微少な期間においては、信号Ｘ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに向けて上昇するとき、信号Ｘ２が“Ｌｏｗ”レベルに変化するタイミングが、信号Ｘ３が“Ｌｏｗ”レベルに変化するタイミングよりも、遅い。すなわち、図２に示す状態（４）から状態（３）を経て状態（１）になる。
【００７４】
したがって、上記微少な時間においては、図２に示す状態（３）が発生するが、この状態（３）においてラッチ回路Ｌａは出力する信号Ｘ５の論理を“Ｈｉｇｈ”レベルに保持する。
【００７５】
以上のように、シュミット回路１００は、ノイズが出力されるＤＣパスが無く、入力信号Ｉｎに応じて、論理が確定した出力信号Ｏｕｔを出力することができる。
【００７６】
すなわち、本実施例１に係るシュミット回路によれば、ノイズの伝搬をより抑制することができる。
【実施例２】
【００７７】
上述の実施例１においては、ノイズの伝搬をより抑制することが可能なシュミット回路の一例について説明した。
【００７８】
このシュミット回路の第３の論理回路は、同様の動作をするものであれば、回路構成が異なっていてもよい。
【００７９】
そこで、本実施例２においては、回路構成が実施例１とは異なる第３の論理回路Ｃ３’を備えたシュミット回路の構成例について説明する。
【００８０】
図４は、実施例２に係るシュミット回路２００の構成の一例を示す回路図である。なお、図４において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００８１】
図４に示すように、シュミット回路２００は、実施例１のシュミット回路１００と同様に、入力端子１と、出力端子２と、第１導電型の第１のトランジスタ（ｐＭＯＳトランジスタ）Ｔ１と、第２導電型の第２のトランジスタ（ｎＭＯＳトランジスタ）Ｔ２と、第１の論理回路Ｃ１と、第２の論理回路Ｃ２と、第３の論理回路Ｃ３’と、第１の可変抵抗回路Ｒ１と、第２の可変抵抗回路Ｒ２と、ラッチ回路Ｌａと、出力バッファＢｕと、キャパシタＣａと、を備える。
【００８２】
ここで、第３の論理回路Ｃ３’は、実施例１と同様に、第１の論理回路Ｃ１の出力信号Ｘ２および第２の論理回路Ｃ２の出力信号Ｘ３に応じて、第３の電位（例えば、ここでは第１の電位ＶＤＤ１が選択される）、第３の電位と異なる第４の電位（例えば、ここでは第２の電位ＶＳＳが選択される）、または、第３、第４の電位（第１、第２の電位ＶＤＤ１、ＶＳＳ）とはフローティングされたフローティング電位ＶＦの何れかを出力部ｚから信号Ｘ４として出力するようになっている。
【００８３】
この第３の論理回路Ｃ３’は、ＮＯＲ回路Ｃ３１と、ＸＯＲ回路Ｃ３２と、マルチプレクサＣ３３と、を含む。
【００８４】
ＮＯＲ回路Ｃ３１は、第１の論理回路Ｃ１の出力および第２の論理回路Ｃ２の出力が入力されている。
【００８５】
ＸＯＲ回路Ｃ３２は、第１の論理回路Ｃ１の出力および第２の論理回路Ｃ２の出力が入力されている。
【００８６】
また、マルチプレクサＣ３３は、入力端子ａにＮＯＲ回路Ｃ３１の出力信号が入力され、入力端子ｂにフローティング電位が入力されている。このマルチプレクサＣ３３は、セット端子ｓに入力されるＸＯＲ回路Ｃ３２の出力信号に応じて、入力端子ａ又は入力端子ｂの電位を出力信号Ｘ４として、出力部ｚから出力するようになっている。
【００８７】
次に、以上のような構成を有するシュミット回路２００の動作について説明する。
【００８８】
ここで、図５は、図４に示すＮＯＲ回路Ｃ３１の出力の論理の一例を示す図である。また、図６は、図４に示すＸＯＲ回路Ｃ３２の出力の論理の一例を示す図である。また、図７は、図４に示すマルチプレクサＣ３３の出力の論理の一例を示す図である。なお、各図において、論理“０”は、信号が“Ｌｏｗ”レベルの状態であり、論理“１”は、信号が“Ｈｉｇｈ”レベルの状態であることを示す。
【００８９】
図５に示すように、ＮＯＲ回路Ｃ３１は、出力信号Ｘ２、Ｘ３が論理“０”、“０”のとき、論理“１”を出力し、一方、出力信号Ｘ２、Ｘ３が論理“１”、“１”のとき、論理“０”を出力する。
【００９０】
また、図６に示すように、ＸＯＲ回路Ｃ３２は、出力信号Ｘ２、Ｘ３が論理“０”、“０”又は論理“１”“１”のとき、論理“０”を出力し、一方、出力信号Ｘ２、Ｘ３が論理“０”、“１”又は論理“１”“０”のとき、“１”を出力する。
【００９１】
ここで、図７に示すように、マルチプレクサＣ３３は、セット端子ｓに入力されるＸＯＲ回路Ｃ３２の出力信号の論理が“０”のとき入力端子ａの電位（すなわち、ＸＯＲ回路Ｃ３１の出力信号）を選択して出力する。一方、マルチプレクサＣ３３は、セット端子ｓに入力されるＸＯＲ回路Ｃ３２の出力信号の論理が“１”のとき入力端子ａの電位（すなわち、フローティング電位）を選択して出力する。
【００９２】
これにより、第３の論理回路Ｃ３’は、実施例１と同様に、出力信号Ｘ２、Ｘ３の論理が“０”、“０”のとき、“１”（第３の電位（例えば、ここでは第１の電位ＶＤＤ１が選択される））を出力する。さらに、第３の論理回路Ｃ３’は、実施例１と同様に、出力信号Ｘ２、Ｘ３の論理が“１”、“１”のとき、“０”（第４の電位（例えば、ここでは第２の電位ＶＳＳが選択される））を出力する。そして、第３の論理回路Ｃ３’は、実施例１と同様に、出力信号Ｘ２、Ｘ３が“１”、“０”又は “０”、“１”のとき、不定を出力する。
【００９３】
すなわち、第１、第２の論理回路Ｃ１、Ｃ２の出力信号Ｘ２、Ｘ３の論理と第３の論理回路Ｃ３’の出力信号Ｘ４の論理との関係は、図２と同様になる。
【００９４】
したがって、シュミット回路２００の動作は、実施例１のシュミット回路１００と同様である。
【００９５】
すなわち、シュミット回路２００は、実施例１と同様に、ノイズが出力されるＤＣパスが無く、入力信号Ｉｎに応じて、論理が確定した出力信号Ｏｕｔを出力することができる。
【００９６】
以上により、本実施例２に係るシュミット回路によれば、実施例１と同様に、ノイズの伝搬をより抑制することができる。
【符号の説明】
【００９７】
１  入力端子
２  出力端子
１００  シュミット回路
Ｔ１  第１のトランジスタ
Ｔ２  第２のトランジスタ
Ｃ１  第１の論理回路
Ｃ２  第２の論理回路
Ｃ３  第３の論理回路
Ｒ１  第１の可変抵抗回路
Ｒ２  第２の可変抵抗回路
Ｌａ  ラッチ回路
Ｂｕ  出力バッファ
Ｃａ  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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