(57)【要約】【課題】消費電力が増加する。【解決手段】寄生容量を有する昇圧電圧線に昇圧電圧を供給し、前記昇圧電圧の値に応じて非活性化、活性化が制御されるチャージポンプ回路であって、当該チャージポンプ回路の活性化時に、一端に印加された第１のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第１のポンプ容量と、一端に印加された前記第１のクロック信号と逆相の第２のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第２のポンプ容量と、前記第１のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第１の伝送スイッチと、前記第２のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第２の伝送スイッチと、当該チャージポンプ回路の非活性化時に、前記第１、第２の伝送スイッチを同時にオン状態とする第１の制御回路と、を有するチャージポンプ回路。【選択図】図１
2012100439.tif 000002
【特許請求の範囲】
【請求項１】
寄生容量を有する昇圧電圧線に昇圧電圧を供給し、前記昇圧電圧の値に応じて非活性化、活性化が制御されるチャージポンプ回路であって、
当該チャージポンプ回路の活性化時に、
一端に印加された第１のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第１のポンプ容量と、
一端に印加された前記第１のクロック信号と逆相の第２のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第２のポンプ容量と、
前記第１のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第１の伝送スイッチと、
前記第２のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第２の伝送スイッチと、
当該チャージポンプ回路の非活性化時に、
前記第１、第２の伝送スイッチを同時にオン状態とする第１の制御回路と、を有する
チャージポンプ回路。
【請求項２】
当該チャージポンプ回路の非活性時に、前記第１、第２のポンプ容量を前記昇圧電圧線の補償容量として利用する
請求項１に記載のチャージポンプ回路。
【請求項３】
第１の制御信号により当該チャージポンプ回路の活性化、非活性化が制御され、
前記第１の制御回路は、前記第１の制御信号の反転信号に応じてオン状態が制御される第１のスイッチを有し、
オン状態時の前記第１のスイッチは、前記第１、第２の伝送スイッチをオン状態とする
請求項１に記載のチャージポンプ回路。
【請求項４】
前記第１の伝送スイッチは、前記第１のポンプ容量の他端と前記昇圧電圧線との間に接続され、制御端子が第１のノードに接続される第１のトランジスタを有し、
前記第２の伝送スイッチは、前記第２のポンプ容量の他端と前記昇圧電圧線との間に接続され、制御端子が第２のノードに接続される第２のトランジスタを有し、
前記第１のスイッチは、
前記第２のノードと第１の電源端子との間に接続され、制御端子に前記第１の制御信号の反転信号が入力される第３のトランジスタと、
前記第１のノードと前記第１の電源端子との間に接続され、制御端子に前記第１の制御信号の反転信号が入力される第４のトランジスタと、を有し、
前記第１、第２のトランジスタは、前記第１の電源端子の供給電圧が制御端子に印加された場合に、オン状態となる
請求項３に記載のチャージポンプ回路。
【請求項５】
一端に印加された前記第１のクロック信号に応じて駆動され、他端が前記第２のノードに接続される第１のキャパシタと、
一端に印加された前記第２のクロック信号に応じて駆動され、他端が前記第１のノードに接続される第２のキャパシタと、
前記第１のポンプ容量の他端と第１の電源端子との間に接続され、制御端子が前記第２のノードに接続される第５のトランジスタと、
前記第２のポンプ容量の他端と前記第１の電源端子との間に接続され、制御端子が前記第１のノードに接続される第６のトランジスタと、
前記第２のノードと前記第１の電源端子との間に接続され、制御端子が前記第１のノードに接続される第７のトランジスタと、
前記第１のノードと前記第１の電源端子との間に接続され、制御端子が前記第２のノードに接続される第８のトランジスタと、を有する
請求項４に記載のチャージポンプ回路。
【請求項６】
前記第１の制御信号は、第２の制御回路から生成され、
前記第２の制御回路は、
前記昇圧電圧線に印加される昇圧電圧が第１の所定の値より低くなった場合、前記第１の制御信号により当該チャージポンプ回路を活性化し、
前記昇圧電圧線に印加される昇圧電圧が前記第１の所定の値より高い第２の所定の値より高くなった場合、前記第１の制御信号により当該チャージポンプ回路を非活性化させる
請求項３〜請求項５のいずれか１項に記載のチャージポンプ回路。
【請求項７】
請求項６に記載のチャージポンプ回路と、前記第２の制御回路を有する
半導体記憶装置の内部電源回路。
【請求項８】
請求項６に記載の第１のチャージポンプ回路と、前記第２の制御回路と、前記第１のチャージポンプ回路と同一回路構成を有する第２のチャージポンプ回路と、前記第２の制御回路が生成する前記第１の制御信号を所定の期間遅延させる遅延回路と、を有し、
前記第２のチャージポンプ回路は、前記遅延回路が所定の期間遅延させた前記第１の制御信号を入力する
半導体記憶装置の内部電源回路。
【請求項９】
前記昇圧電圧線には、リーク電流源が接続される
請求項７もしくは請求項８に記載の半導体記憶装置の内部電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路及び電源回路に関する。
【背景技術】
【０００２】
半導体記憶装置は、携帯機器に使用される一方で動画等の大きなデータを扱うケースが増加している。このため、半導体記憶装置は、低消費電力化、大容量化がますます求められている。
【０００３】
半導体記憶装置のメモリセルは、セルゲート用のＭＯＳトランジスタとキャパシタから構成され、メモリセルアクセス時のトランジスタの活性化電圧等は、チャージポンプ回路による内部電源回路を使用する。このため、チャージポンプ回路の消費電力は、アクセスデータ量に比例し増大する。
【０００４】
半導体記憶装置及びその周辺回路は、上述したように携帯機器用途が増加しており、消費電力を抑えて、バッテリによる稼動時間を長くする必要がある。また、増大する消費電力を供給するためには、チャージポンプ回路の能力も増大する必要があり、配置面積も増加傾向にある。
【０００５】
従って、半導体記憶装置の大容量化による消費電力の増大を抑えるため、チャージポンプ回路において、消費電力削減及び面積効率の向上に対する必要性が高まっている。
【０００６】
従来技術のチャージポンプ回路が、特許文献１、２に記載されている。特許文献１には、チャージポンプ回路が記載されている。このチャージポンプ回路は、昇圧電圧値をモニタし、そのモニタ結果に基づき、発振器の出力を有効として、発振器の出力で相補となるクロックを生成し、相補クロックで第１、第２のポンプ容量を交互に駆動し、第１、第２のポンプ容量で昇圧もしくは降圧された電圧を、それぞれ接続されている第１、第２の伝送スイッチにより昇圧電圧線に交互に接続し、昇圧電圧を供給する。
【０００７】
また、特許文献２には、昇圧回路の昇圧倍数に依存せずに所望の電圧を得ると共に、昇圧に使用しないコンデンサを有効に利用する技術が開示されている。特許文献２の技術において、昇圧回路の出力電圧が、抵抗分圧された電圧と基準電圧との差分の電圧がオペアンプよって増幅され、昇圧回路２４に帰還され、昇圧される。このような動作を繰り返すことにより、所望の安定した出力電圧が得られる。また、昇圧に寄与しない昇圧コンデンサは、昇圧回路の出力電位と接地電位との間に接続を切り替え、安定化コンデンサとして用いたり、他の昇圧コンデンサに並列接続して補助コンデンサとして用いる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２１７３７２号公報
【特許文献２】特開２０１０−１５２３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、上述したように大容量の半導体記憶装置の内部電源としてチャージポンプ回路が用いられる。このチャージポンプ回路の動作停止期間において、出力昇圧電圧が接続されている電源線の電位は、その電源線に接続されている多数のＭＯＳトランジスタのリーク電流で減少する。ここで、特許文献１のチャージポンプ回路は、第１、第２の伝送スイッチは、互いに逆位相のクロックにより動作することから、それら伝送スイッチにそれぞれ接続されている第１、第２のポンプ容量同時に出力昇圧電圧に接続されることが無い。この間、出力昇圧電圧が印加される電源線の電位が低下し、それを補うため、チャージポンプ回路の動作頻度が高まり、消費電力が増加する原因となる。
【００１０】
特許文献２の技術では、昇圧回路に、複数の電流経路と、その複数の電流経路の導通、遮断を制御する複数のスイッチ回路を備える。複数の電流経路の導通、遮断を制御する複数のスイッチ回路が切り替わる場合、切り替え時にノイズが発生し、そのノイズが昇圧回路の出力電圧の品質を低下させる可能性があり、この昇圧回路を用いた機器の誤作動を引き起こす可能性がある。
【課題を解決するための手段】
【００１１】
本発明は、寄生容量を有する昇圧電圧線に昇圧電圧を供給し、前記昇圧電圧の値に応じて非活性化、活性化が制御されるチャージポンプ回路であって、当該チャージポンプ回路の活性化時に、一端に印加された第１のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第１のポンプ容量と、一端に印加された前記第１のクロック信号と逆相の第２のクロック信号に応じて駆動され、他端に昇圧電圧が生成される第２のポンプ容量と、前記第１のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第１の伝送スイッチと、前記第２のポンプ容量の他端に生成された昇圧電圧を前記昇圧電圧線に伝送する第２の伝送スイッチと、当該チャージポンプ回路の非活性化時に、前記第１、第２の伝送スイッチを同時にオン状態とする第１の制御回路と、を有するチャージポンプ回路である。
【００１２】
本発明は、チャージポンプ回路が非活性化時に、活性化時の昇圧動作に使用する第１、第２のポンプ容量と、昇圧電圧線の寄生容量とでチャージシェアし、第１、第２のポンプ容量を補償容量として利用する。このため、リーク電流源による昇圧電圧線の電位低下を抑えることができ、チャージポンプ回路の動作頻度を低減化できる。また、複数の電流経路を必要とせず、電流経路の切り替え時に伴うノイズの発生が無い。
【発明の効果】
【００１３】
本発明によれば、装置の低消費電力化、誤作動防止を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかる内部電源回路の構成である。
【図２】実施の形態１にかかるチャージポンプ回路の構成である。
【図３】実施の形態１にかかるチャージポンプ回路の動作タイミングチャートである。
【図４】実施の形態１にかかるチャージポンプ回路の電源投入時の動作タイミングチャートである。
【図５】実施の形態１にかかるチャージポンプ回路の動作をチャージシェアモデルで説明するための模擬図である。
【図６】実施の形態１にかかるチャージポンプ回路の動作をチャージシェアモデルで説明するための模擬図である。
【図７】実施の形態１にかかるチャージポンプ回路のチャージシェアモデルにおける昇圧動作回数と平衡電位の推移を示すグラフである。
【図８】実施の形態２にかかる内部電源回路の構成である。
【図９】実施の形態２にかかる内部電源回路の動作タイミングチャートである。
【発明を実施するための形態】
【００１５】
発明の実施の形態１
【００１６】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を、例えば半導体記憶装置の内部電源回路のチャージポンプ回路に適用したものである。図１に本実施の形態１にかかる電源回路１０の構成を示す。
【００１７】
図１に示すように、電源回路１０は、チャージポンプ回路１００と、制御回路１０１とを有する。チャージポンプ回路１００が出力する昇圧電圧Ｖｐｐが印加される昇圧電圧線１０２には、寄生容量Ｃ１０３と、負荷抵抗Ｒ１０４とが接続される。
【００１８】
チャージポンプ回路１００は、発振器（不図示）からのクロックＯＳＣと、制御回路１０１からの制御信号Ｓ１０とを入力し、昇圧電圧Ｖｐｐを昇圧電圧線１０２に出力する。
【００１９】
制御回路１０１は、昇圧電圧Ｖｐｐを入力し、制御信号Ｓ１０を出力する。制御回路１０１は、昇圧電圧Ｖｐｐの電位が例えば１．９Ｖまで低下すると、ハイレベルの制御信号Ｓ１０を出力する。更に、昇圧電圧Ｖｐｐの電位が例えば１．９９Ｖまで上昇すると、ロウレベルの制御信号Ｓ１０を出力する。
【００２０】
寄生容量Ｃ１０３、負荷抵抗Ｒ１０４は、それぞれ昇圧電圧線１０２と接地端子ＧＮＤとの間に接続される。なお、負荷抵抗Ｒ１０４は、ＭＯＳトランジスタのジャンクション性リークの電流リーク源等が想定される。
【００２１】
図２に、チャージポンプ回路１００の構成を示す。図２に示すように、チャージポンプ回路１００は、ＡＮＤ回路ＡＮＤ４と、インバータ回路ＩＶ７、ＩＶ２１、ＩＶ２２、ＩＶ２４と、キャパシタＣ１〜Ｃ４と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３３、ＭＮ３〜ＭＮ６とを有する。
【００２２】
ＡＮＤ回路ＡＮＤ４は、一方の入力端子にクロックＯＳＣ、他方の入力端子に制御信号Ｓ１０を入力し、演算結果をノードＮ６に出力する。
【００２３】
インバータ回路ＩＶ２１は、入力端子がノードＮ６、出力端子がノードＮ５に接続される。インバータ回路ＩＶ２２は、入力端子がノードＮ５、出力端子がノードＮ７に接続される。インバータ回路ＩＶ２４は、入力端子がノードＮ６、出力端子がノードＮ８に接続される。
【００２４】
インバータ回路ＩＶ７は、入力端子に制御信号Ｓ１０を入力する。また、インバータ回路ＩＶ７は、出力端子がノードＮ９に接続される。
【００２５】
キャパシタＣ１は、一方の端子がノードＮ７、他方の端子がノードＮ３に接続される。キャパシタＣ２は、一方の端子がノードＮ７、他方の端子がノードＮ１に接続される。キャパシタＣ３は、一方の端子がノードＮ８、他方の端子がノードＮ２に接続される。キャパシタＣ４は、一方の端子がノードＮ８、他方の端子がノードＮ４に接続される。なお、必要に応じてキャパシタＣ２、Ｃ３をポンプ容量と称す。
【００２６】
ＮＭＯＳトランジスタＭＮ３１は、ドレインがノードＮ１、ソースが電源端子Ｖｃｃ、ゲートがノードＮ４、バックゲートが電源端子Ｖｃｃに接続される。ＮＭＯＳトランジスタＭＮ３３は、ドレインがノードＮ２、ソースが電源端子Ｖｃｃ、ゲートがノードＮ３、バックゲートが電源端子Ｖｃｃに接続される。
【００２７】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、トランスファ（伝送用）トランジスタである。ＰＭＯＳトランジスタＭＰ１は、ドレインがノードＮ１、ソースが出力ノードＶｐｐ、ゲートがノードＮ４、バックゲートが出力ノードＶｐｐに接続される。ＰＭＯＳトランジスタＭＰ２は、ドレインがノードＮ２、ソースが出力ノードＶｐｐ、ゲートがノードＮ３、バックゲートが出力ノードＶｐｐに接続される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２はそれぞれ伝送スイッチ回路ＳＷ１、ＳＷ２を構成する。
【００２８】
ＮＭＯＳトランジスタＭＮ３は、ドレインがノードＮ３、ソースが電源端子Ｖｃｃ、ゲートがノードＮ４、バックゲートが電源端子Ｖｃｃに接続される。ＮＭＯＳトランジスタＭＮ４は、ドレインがノードＮ４、ソースが電源端子Ｖｃｃ、ゲートがノードＮ３、バックゲートが電源端子Ｖｃｃに接続される。
【００２９】
ＮＭＯＳトランジスタＭＮ５は、ドレインがノードＮ３、ソースが接地端子ＧＮＤ、ゲートがノードＮ９、バックゲートが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ６は、ドレインがノードＮ４、ソースが接地端子ＧＮＤ、ゲートがノードＮ９、バックゲートが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、スイッチ回路ＳＷ５６を構成する。また、後述するがＮＭＯＳトランジスタＭＮ５、ＭＮ６は、インバータ回路ＩＶ７の出力信号に応じて、ノードＮ３、Ｎ４の電位を接地電圧ＧＮＤ（ロウレベル）にし、伝送スイッチ回路であるＰＭＯＳトランジスタＭＰ１、ＭＰ２をオン状態に制御できる。このため、インバータ回路ＩＶ７とＮＭＯＳトランジスタＭＮ５、ＭＮ６とで制御回路ＣＮＴＬ１とみなすことができる。
【００３０】
以下、電源回路１０の電源投入後の通常動作について説明する。
【００３１】
電源投入後のチャージポンプ回路１００は、発振器からの出力クロックＯＳＣにより、昇圧動作を行い、電源電圧Ｖｃｃより高電位の昇圧電圧Ｖｐｐを生成する。昇圧電圧Ｖｐｐが印加される昇圧電圧線１０２には、寄生容量Ｃ１０３と、負荷回路（負荷抵抗Ｒ１０４）が接続される。負荷回路として、ＭＯＳトランジスタのジャンクション性リークの電流リーク源があり、等価回路として負荷抵抗Ｒ１０４とする。ポンプ容量Ｃ２とＣ３は、寄生容量Ｃ１０３と等しい容量値に設定される。
【００３２】
昇圧電圧Ｖｐｐの電位は、制御回路１０１によって、レベル検知が行われ、制御信号Ｓ１０が出力される。昇圧電圧Ｖｐｐの電位が、例えば１．９Ｖまで低下すると、制御回路１０１がハイレベルの制御信号Ｓ１０を出力する。チャージポンプ回路１００は、ハイレベルの制御信号Ｓ１０を入力すると、発振器からの出力クロックＯＳＣに応じた昇圧動作を開始する。
【００３３】
この昇圧動作により、昇圧電圧Ｖｐｐが、例えば１．９９Ｖを超えた時点で、制御回路１０１がロウレベルの制御信号Ｓ１０を出力する。チャージポンプ回路１００は、ロウレベルの制御信号Ｓ１０を入力すると、昇圧動作を停止し、ポンプ容量Ｃ２とＣ３が寄生容量Ｃ１０３とチャージシェアを行い、同電位に平衡する。
【００３４】
以上の動作を、図３に示すチャージポンプ回路１００の動作タイミングチャートを用いて説明する。
【００３５】
時刻Ｔ０において、昇圧電圧Ｖｐｐの電位が設定電位（例えば１．９Ｖ）より高いため、制御信号Ｓ１０はロウレベルであり、チャージポンプ回路１００は非活性化状態となっている。制御信号Ｓ１０のロウレベルは、インバータ回路ＩＶ７を介して、ノードＮ９のレベルをハイレベルとする。
【００３６】
ノードＮ９がハイレベルであるため、ＮＭＯＳトランジスタＭＮ５、ＭＮ６がオン状態となり、ノードＮ３、Ｎ４のレベルがロウレベルに固定される。ノードＮ３、Ｎ４がロウレベルであるため、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態となり、ノードＮ１、Ｎ２と出力ノードＶｐｐとが電気的に接続される。このため、キャパシタＣ２、Ｃ３が昇圧電圧線１０２の寄生容量Ｃ１０３と接続され、チャージシェアすることにより、ノードＮ１、Ｎ２、出力ノードＶｐｐが同電位に平衡する。
【００３７】
リーク電流源である負荷抵抗Ｒ１０４により昇圧電圧線１０２の電位（出力ノードＶｐｐの電位）が低下し、時刻Ｔ１において、昇圧電圧Ｖｐｐの電位が設定電位（例えば１．９Ｖ）より低下する。このため、制御信号Ｓ１０がロウレベルからハイレベルに遷移し、チャージポンプ回路１００は活性化状態となる。制御信号Ｓ１０の遷移状態は、インバータ回路ＩＶ７を介して、ノードＮ９のレベルをハイレベルからロウレベルに遷移させる。ノードＮ９がロウレベルとなるため、ＮＭＯＳトランジスタＭＮ５、ＭＮ６がオフ状態となり、ノードＮ３、Ｎ４がハイインピーダンス状態となる。
【００３８】
一方、ＡＮＤ回路ＡＮＤ４を介して伝播する制御信号Ｓ１０の遷移状態により、ノードＮ６のレベルがロウレベルからハイレベルに遷移する。また、ノードＮ６の遷移状態により、インバータ回路ＩＶ２１を介することで、ノードＮ５のレベルがハイレベルからロウレベルに遷移する。また、ノードＮ５の遷移状態により、インバータ回路ＩＶ２２を介することで、ノードＮ７のレベルがロウレベルからハイレベルに遷移する。そして、このノードＮ７の遷移が、ポンプ容量であるキャパシタＣ２を介して、ノードＮ１の電位を押し上げるように作用する。
【００３９】
伝達トランジスタであるＰＭＯＳトランジスタＭＰ１がオン状態であるため、ノードＮ１と出力ノードＶｐｐとが電気的に接続されている。このため、ポンプ容量であるキャパシタＣ２と寄生容量Ｃ１０３とのチャージシェアにより、ノードＮ１、出力ノードＶｐｐが同電位に平衡する。但し、このチャージシェアでの、この時点での昇圧電圧Ｖｐｐの平衡電位は、設定電位（例えば１．９９Ｖ）より低い電位であるため、制御信号Ｓ１０はハイレベルである。
【００４０】
一方、ノードＮ７のレベルの遷移は、キャパシタＣ１を介して、ハイインピーダンス状態のノードＮ３のロウレベルを電源電圧Ｖｃｃレベルに押し上げる。このため、ＮＭＯＳトランジスタＭＮ４がオン状態となり、ノードＮ４と電源端子Ｖｃｃが電気的に接続される。
【００４１】
更に、ノードＮ６の遷移状態により、インバータ回路ＩＶ２４を介することで、ノードＮ８のレベルがハイレベルからロウレベルに遷移する。そして、このノードＮ８の遷移が、ポンプ容量であるキャパシタＣ３を介して、ノードＮ２の電位を押し下げるように作用する。なお、ノードＮ２の電位は、負荷回路に起因するリーク電流により、時刻Ｔ０より時刻Ｔ１の方が低い電位となっている。ここで、前述のノードＮ３のロウレベルの電位が電源電圧Ｖｃｃに押し上げられたことにより、ＰＭＯＳトランジスタＭＰ２がオフ状態となり、更に、ＮＭＯＳトランジスタＭＮ３３がオン状態となる。このため、ノードＮ２の電位は電源電圧Ｖｃｃに落ち着く。
【００４２】
一方、ノードＮ８の遷移は、キャパシタＣ４を介して、ハイインピーダンス状態のノードＮ４のロウレベルを−Ｖｃｃレベルに押し下げるように作用するが、前述したようにＮＭＯＳトランジスタＭＮ４がオン状態となっているため、ノードＮ４は、電源電圧Ｖｃｃに落ち着く。
【００４３】
時刻Ｔ２において、発振器からの出力クロックＯＳＣがハイレベルからロウレベルに遷移する。このとき、チャージポンプ回路１００は活性化状態にある。ＡＮＤ回路ＡＮＤ４を介して伝播する発振器からの出力クロックＯＳＣの遷移状態により、ノードＮ６はハイレベルからロウレベルに遷移する。ノードＮ６の遷移は、インバータ回路ＩＶ２１を介して、ノードＮ５をロウレベルからハイレベルに遷移させる。ノードＮ５の遷移は、インバータ回路ＩＶ２２を介して、ノードＮ７をハイレベルからロウレベルに遷移させる。
【００４４】
ノードＮ７の遷移は、ポンプ容量であるキャパシタＣ２を介して、ノードＮ１の電位を押し下げるように作用する。また、ノードＮ７の遷移は、キャパシタＣ１を介して、ノードＮ３の電位をＶｃｃから接地電位ＧＮＤまで押し下げるように作用し、伝達トランジスタであるＰＭＯＳトランジスタＭＰ２をオン状態、ＮＭＯＳトランジスタＭＮ３３をオフ状態とする。
【００４５】
一方、ノードＮ６のロウレベルは、インバータ回路ＩＶ２４を介して、ノードＮ８をロウレベルからハイレベルに遷移させる。ノードＮ８の遷移は、ポンプ容量であるキャパシタＣ３を介して、ノードＮ２の電位を電源電圧Ｖｃｃ以上に押し上げるように作用する。ここで、ＰＭＯＳトランジスタＭＰ２がオン状態であり、ノードＮ２と出力ノードＶｐｐとが電気的に接続されているため、キャパシタＣ３と寄生容量Ｃ１０３とのチャージシェアにより、ノードＮ２、出力ノードＶｐｐが同電位に平衡する。但し、このチャージシェアでの、この時点での昇圧電圧Ｖｐｐの平衡電位は、設定電位（例えば１．９９Ｖ）より低い電位であるため、制御信号Ｓ１０はハイレベルとなっている。
【００４６】
また、ノードＮ８のレベルの遷移は、キャパシタＣ４を介して、ノードＮ４のＶｃｃレベルを２Ｖｃｃレベルに押し上げるように作用する。ノードＮ４の２Ｖｃｃレベルは、ＮＭＯＳトランジスタＭＮ３１をオン状態、ＰＭＯＳトランジスタＭＰ１オフ状態とする。このため、ノードＮ１と出力ノードＶｐｐは、非導通状態となり、ノードＮ１は、Ｖｃｃレベルに落ち着く。また、ノードＮ４の２Ｖｃｃレベルは、ＮＭＯＳトランジスタＭＮ３をオン状態とする。
【００４７】
一方、ノードＮ７のハイレベルからロウレベルに遷移が、キャパシタＣ１を介して、ノードＮ３のＶｃｃ電位をロウレベルに押し下げる。しかし、ＮＭＯＳトランジスタＭＮ３がオン状態となっており、ノードＮ３の電位はＶｃｃレベルに落ち着く。ノードＮ３のＶｃｃレベルは、ノードＮ２の電位が電源電圧Ｖｃｃ以上（２Ｖｃｃ付近）であるため、ＮＭＯＳトランジスタＭＮ３３をオフ状態、ＰＭＯＳトランジスタＭＰ２をオン状態のままとし、ノードＮ２の２Ｖｃｃレベルが出力ノードＶｐｐに伝達される。
【００４８】
時刻Ｔ３において、発振器からの出力クロックＯＳＣがロウレベルからハイレベルに遷移する。このとき、チャージポンプ回路１００は活性化状態にある。ＡＮＤ回路ＡＮＤ４を介して伝播する発振器からの出力クロックＯＳＣの遷移状態により、ノードＮ６はロウレベルからハイレベルに遷移する。ノードＮ６の遷移は、インバータ回路ＩＶ２１を介して、ノードＮ５をハイレベルからロウレベルに遷移させる。ノードＮ５の遷移は、インバータ回路ＩＶ２２を介して、ノードＮ７をロウレベルからハイレベルに遷移させる。ノードＮ７の遷移は、ポンプ容量であるキャパシタＣ２を介して、ノードＮ１のＶｃｃレベルを２Ｖｃｃレベルに押し上げるように作用する。
【００４９】
一方、ノードＮ６のハイレベルは、インバータ回路ＩＶ２４を介して、ノードＮ８をハイレベルからロウレベルに遷移させる。ノードＮ８の遷移は、キャパシタＣ３を介して、ノードＮ４の２ＶｃｃレベルをＶｃｃレベルに押し下げるように作用する。
【００５０】
ノードＮ４のＶｃｃレベルへの低下は、ノードＮ１の電位が２Ｖｃｃとなっているため、ＮＭＯＳトランジスタＭＮ３１をオフ状態、ＰＭＯＳトランジスタＭＰ１をオン状態とし、ノードＮ１と出力ノードＶｐｐとが電気的に接続されノードＮ１の２Ｖｃｃレベルが出力ノードＶｐｐに伝達される。そして、ノードＮ１と出力ノードＶｐｐとが電気的に接続されているため、キャパシタＣ２と寄生容量Ｃ１０３とのチャージシェアにより、ノードＮ１、出力ノードＶｐｐが同電位に平衡する。但し、前述したチャージシェアによると、この時点での昇圧電圧Ｖｐｐの平衡電位は、設定電位（例えば１．９９Ｖ）を超えているため、制御信号Ｓ１０はハイレベルからロウレベルに遷移し、チャージポンプ回路１００は、活性状態から非活性状態に移行する（時刻Ｔ４）。
【００５１】
また、ノードＮ７の遷移はキャパシタＣ１を介して、ノードＮ３のＶｃｃレベルを２Ｖｃｃレベルに押し上げ、ノードＮ４がＶｃｃレベルであることによりＮＭＯＳトランジスタＭＮ３がオフ状態となり、ノードＮ３は２Ｖｃｃに落ち着く。ノードＮ３の２Ｖｃｃレベルは、ＮＭＯＳトランジスタＭＮ３３をオン状態、ＰＭＯＳトランジスタＭＰ２をオフ状態とし、ノードＮ２と出力ノードＶｐｐは、非導通状態で、ノードＮ２の電位はＶｃｃレベルで落ち着こうと低下する。但し、時刻Ｔ４において制御信号Ｓ１０がロウレベルへ遷移した場合、ノードＮ８がロウレベルからハイレベルに遷移するため、キャパシタＣ３を介して、ノードＮ２の電位を押し上げることになる。
【００５２】
時刻Ｔ４において、上記のように制御信号Ｓ１０がハイレベルからロウレベルに遷移する。この制御信号Ｓ１０の遷移により、ＮＭＯＳトランジスタＭＮ５、ＭＮ６がオン状態となり、ノードＮ３、Ｎ４が再び接地端子ＧＮＤと電気的に接続されロウレベルとなる。このため、時刻Ｔ０と同様の状態となり、伝達トランジスタであるＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態となる。よって、ノードＮ１の２Ｖｃｃレベルは、ポンプ容量であるキャパシタＣ２、Ｃ３と寄生容量Ｃ１０３とのチャージシェアにより同電位に平衡する。以後、同様の動作を繰り返す。
【００５３】
次に、図４を参考に、チャージポンプ回路１００の電源投入シーケンスを説明する。
【００５４】
まず、時刻Ｔ０において、電源投入が開始される。
【００５５】
時刻Ｔ１において、制御信号Ｓ１０を生成する制御回路１０１が動作し、制御信号Ｓ１０がハイレベルのためチャージポンプ回路１００が昇圧動作を開始する。このとき、チャージポンプ回路１００は、通常動作のためポンプ容量であるキャパシタＣ２及びＣ３は、寄生容量Ｃ１０３とチャージシェアせず、昇圧に使用される。
【００５６】
時刻Ｔ２において、昇圧電圧Ｖｐｐが設定電位（例えば、１．９９Ｖ）に到達し、制御信号Ｓ１０がハイレベルからロウレベルに遷移する。これにより、チャージポンプ回路１００は、昇圧動作を停止し、ポンプ容量であるキャパシタＣ２及びＣ３は、寄生容量Ｃ１０３とチャージシェアすることにより、同電位に平衡する。
【００５７】
ここで、図５、図６、図７を用いて、一般的なチャージシェアモデルの模擬図を使って、本実施の形態１の平衡電位について説明する。
【００５８】
図５は、チャージシェアモデルの初期状態を示している。なお、ここでは、ポンプ容量Ｃ１０（昇圧電圧線１０２から見た容量）と昇圧電圧線１０２の寄生容量Ｃ１０３を共に１０ｐＦとする。前述した制御回路１０１によるレベル検知が１．９９Ｖを超えた時点で行われることから、ポンプ容量Ｃ１０の初期電位Ｖ１を２．０Ｖとする。これに対し、昇圧電圧線１０２の負荷回路のリーク電流源（負荷抵抗Ｒ１０４）による電位低下を０．１Ｖと想定し、寄生容量Ｃ１０３の初期電位Ｖ２を１．９Ｖとする。更に、初期状態のスイッチ回路ＳＷ１０（ＰＭＯＳトランジスタＭＰ１、ＭＰ２に相当）がオフ状態（オープン）であるとする。
【００５９】
図６は、チャージシェアモデルの平衡状態を示している。スイッチ回路ＳＷ１０がオフ状態からオン状態に遷移し、ポンプ容量Ｃ１０と寄生容量Ｃ１０３とでチャージシェアが行われる。初期状態でポンプ容量Ｃ１０が持つ電荷量は１０ｐＦ×２Ｖ＝２０ｐＣで、寄生容量Ｃ１０３が持つ電荷量は１０ｐＦ×１．９Ｖ＝１９ｐＣである。ポンプ容量Ｃ１０と寄生容量Ｃ１０３とのチャージシェア後の平衡電位Ｖ３は、（２０ｐＣ＋１９ｐＣ）／（１０ｐＦ＋１０ｐＦ）＝１．９５Ｖとなる。
【００６０】
図７に、上述したチャージシェアモデルのポンプ容量と寄生容量の相関関係を示す。この図７は、上述したチャージシェアモデルにおける昇圧動作をチャージポンプ回路により複数回行った場合の平衡電位Ｖ３の推移を示している。図７に示すように、本例では３回の昇圧動作で設定電位の１．９９Ｖ以上に到達している。
【００６１】
本実施の形態１の内部電源１０は、非活性状態のチャージポンプ回路１００のポンプ容量Ｃ２、Ｃ３を、昇圧電圧Ｖｐｐを印加する電源線（昇圧電圧線１０２）に接続する。このことにより、非活性化状態のチャージポンプ回路１００のポンプ容量を内部電源１０の供給する昇圧電圧Ｖｐｐの電位レベルの維持に利用し、チャージポンプ回路１００の動作頻度を下げることができ、消費電力の削減が可能となる。
【００６２】
本実施の形態１の内部電源１０の動作の特徴としては、昇圧電圧Ｖｐｐの電位が設定電位より高い場合、制御回路１０１による検知動作により、チャージポンプ回路１００は非活性化状態となる。このとき、伝送用トランジスタであるＰＭＯＳトランジスタＭＰ１とＭＰ２をオン状態とし、ポンプ容量であるキャパシタＣ２及びＣ３と、昇圧電圧線１０２の寄生容量Ｃ１０３間でチャージシェアし、昇圧電圧Ｖｐｐを平滑電位で保持する。
【００６３】
この電位は、昇圧電圧線１０２に接続される負荷回路内のＭＯＳトランジスタが持つ、リーク電流源（負荷抵抗Ｒ１０４）により低下する。寄生容量Ｃ１０３の単独の場合と比べチャージシェアした場合の方が、当然総容量が大きくなる。このため、昇圧電圧Ｖｐｐの電位は、リーク電流による低下を穏やかにできる。よって、昇圧電圧Ｖｐｐの電位レベルの維持のためのチャージポンプ回路１００の昇圧動作頻度が低くなり、消費電力の削減が可能になる。このことは、特許文献１で問題となっていた消費電力の増加を解決することができる。
【００６４】
また、特許文献２と比較しても、伝達トランジスタであるＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート電位レベルを、通常より下げる（ゲート−ソース間電圧ＶＧＳを高くする）ことで、出力ノードＶｐｐと接地端子ＧＮＤとの間のインピーダンスを低くし、キャパシタＣ２、Ｃ３、寄生容量Ｃ１０３を安定化容量としての効果が高まるようにしている。
【００６５】
更に、本実施の形態１では、特許文献２の回路構成のような複数の電流経路を必要とせず、スイッチ回路により電流経路が切り替わることで生じるノイズの発生の影響を低減させることができる。
【００６６】
また、半導体素子としてのＭＯＳトランジスタによる低インピーダンスのスイッチ回路の実現は、通常、トランジスタのＷ（幅）サイズを大きくする必要がある。このため、特許文献２のように、昇圧回路が備える伝送トランジスタとは別に、上述した電流経路の切り替え手段である低インピーダンスのスイッチ回路を複数有する場合、回路面積の増大化を招くことになる。本実施の形態１ではチャージポンプ回路１００以外に、特許文献２の回路構成のような複数の電流経路を必要とせず、切り替え手段である低インピーダンスのスイッチ回路も必要ない。このため、特許文献２と比較して回路面積を抑えることができる。
【００６７】
発明の実施の形態２
【００６８】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を、半導体記憶装置の内部電源回路のチャージポンプ回路に適用したものである。図８に本実施の形態２にかかる電源回路２０の構成を示す。
【００６９】
図８に示すように、電源回路２０は、チャージポンプ回路１００、２００と、制御回路１０１と、遅延回路２０１とを有する。また、実施の形態１と同様、昇圧電圧線１０２には、寄生容量Ｃ１０３と、負荷抵抗Ｒ１０４とが接続される。なお、図８に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。このため、特に断らない限り構成等の説明は省略する。
【００７０】
チャージポンプ回路２００は、チャージポンプ回路１００と同一構成となっている。チャージポンプ回路１００は、発振器（不図示）からの出力クロックＯＳＣと、制御回路１０１からの制御信号Ｓ１０とを入力し、昇圧電圧Ｖｐｐを昇圧電圧線１０２に出力する。チャージポンプ回路２００は、出力クロックＯＳＣと、遅延回路２０１からの制御信号Ｓ１２とを入力し、昇圧電圧Ｖｐｐを昇圧電圧線１０２に出力する。
【００７１】
遅延回路２０１は、制御信号Ｓ１０を入力し、所定の期間遅延させる。この遅延信号を制御信号Ｓ１２として出力する。
【００７２】
制御回路１０１は、実施の形態１と同様、昇圧電圧Ｖｐｐを入力し、その昇圧電圧Ｖｐｐの電位レベルに応じた制御信号Ｓ１０を出力する。
【００７３】
本実施の形態２が、実施の形態１と異なるのは、チャージポンプ回路１００と２００が並列接続されている点である。本発明では、実施の形態１でも説明したように、非活性化状態のチャージポンプ回路のポンプ容量を寄生容量とチャージシェアさせることで、リーク電流等による電位の低下を抑制することを特徴としている。このため、チャージポンプ回路が単体で、その昇圧動作の動作頻度が５０％を超える場合では、非活性化状態の期間が少なく、本発明が有する効果の発揮が難しい。そのため、チャージポンプ回路１００、２００を並列動作させて、それぞれの適切な供給能力を設定する。このことにより、各チャージポンプ回路の昇圧動作頻度を５０％以下に設定する。
【００７４】
図９に電源回路２０の動作タイミングチャートを示す。図９に示すように、時刻Ｔ０において、制御信号Ｓ１０がロウレベルからハイレベルに遷移する。この制御信号Ｓ１０の遷移に応じて、チャージポンプ回路１００が活性し、実施の形態１で説明した動作を行う。
【００７５】
時刻Ｔ１において、所定の期間Ａ遅延して、制御信号Ｓ１２がロウレベルからハイレベルに遷移する。この制御信号Ｓ１２の遷移に応じて、チャージポンプ回路２００が活性し、実施の形態１で説明した動作を行う。
【００７６】
時刻Ｔ２において、実施の形態１で説明したのと同様、昇圧電圧線１０２に印加される昇圧電圧Ｖｐｐが設定電位（例えば１．９９Ｖ）を超え、制御信号Ｓ１０はハイレベルからロウレベルに遷移し、チャージポンプ回路１００は、活性状態から非活性状態に移行する。
【００７７】
時刻Ｔ３において、所定の期間Ａ遅延して、制御信号Ｓ１２がハイレベルからロウレベルに遷移する。この制御信号Ｓ１２の遷移に応じて、チャージポンプ回路２００は、活性状態から非活性状態に移行する。
【００７８】
このように、所定の期間Ａの遅延分の時間差をもって、チャージポンプ回路１００、２００が動作する。この時間差がポンプ容量と寄生容量Ｃ１０３とのチャージシェアによる昇圧電圧線１０２の電位レベルの低下を最小限に抑え、設定電位（例えば１．９９Ｖ）までの到達時間を短縮する効果がある。
【００７９】
以上のように、本実施の形態２では、チャージポンプ回路１００、２００を並列動作させ、適切な供給能力を設定することで、昇圧動作を５０％以下に抑えることができる。チャージポンプ回路が単体で、その昇圧動作の動作頻度が５０％を超えるような場合では、非活性化状態の期間が少なく本発明が有する効果の発揮が難しい。しかし、本実施の形態２では、上記のように並列動作するチャージポンプ回路を有することで、各チャージポンプ回路の昇圧動作頻度を下げることができ、本発明の効果を十分発揮可能となる。
【００８０】
また、上述のように、チャージポンプ回路１００、２００の動作を所定の時間差（期間Ａ）で動作させ、非活性状態と活性状態を相互に移行する場合のポンプ容量と寄生容量とのチャージシェアによるレベル低下を最小限に抑え、設定電位までの到達時間を短縮する効果がある。
【００８１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、チャージポンプ回路を並列に２つを用意したが、更に複数でもかまわない。
【符号の説明】
【００８２】
１０、２０  半導体記憶装置の内部電源
１００、２００  チャージポンプ回路
１０１  制御回路
１０２  昇圧電圧線
Ｃ１０３  寄生容量
Ｒ１０４  負荷抵抗（リーク電流源）
ＡＮＤ４  ＡＮＤ回路
ＩＶ７、ＩＶ２１、ＩＶ２２、ＩＶ２４  インバータ回路
Ｃ１〜Ｃ４  キャパシタ
ＭＰ１、ＭＰ２  ＰＭＯＳトランジスタ
ＭＮ３〜ＭＮ６、ＭＮ３１、ＭＮ３３
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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