(57)【要約】      （修正有）【課題】フィルタリング時間を変更する制御回路を削減する。【解決手段】デジタルフィルタ回路１は、サンプリング回路１１、ＥＸＯＲ回路１２、クロックゲーティング回路１８、リセット制御回路１３、カウンタ回路１４、フィルタ時間設定回路１７、比較回路１５、デコーダ回路１６、及びフリップフロップ２４が設けられる。クロックゲーティング回路はクロックゲーティング信号Ｓｇｃｌｋを出力する。リセット制御回路は第一の信号を生成する。カウンタ回路はカウント信号Ｓｃｏｕｎｔを生成する。フィルタ時間設定回路は第一の信号がイネーブル状態のときにカウント信号をラッチし、ラッチされたカウント値を第二の信号として出力する。比較回路はカウント信号と第二の信号が入力され、カウント信号と第二の信号の値が一致したときにイネーブル状態の第三の信号を出力する。【選択図】図１
2012161061.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記入力信号が入力されたときに、イネーブル状態のクロックゲーティングイネーブル信号を生成するＥＸＯＲ回路と、
クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がイネーブル状態のときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、
前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がイネーブル状態からディセーブル状態に変化するときに、イネーブル状態の第一の信号を生成するリセット制御回路と、
前記第一の信号と前記クロックゲーティング信号が入力され、前記第一の信号がイネーブル状態のときに同期リセットし、前記第一の信号がディセーブル状態で前記クロックゲーティング信号が与えられるとカウント動作してカウント信号を生成するカウンタ回路と、
前記第一の信号、前記クロックゲーティング信号、及び前記カウント信号が入力され、前記第一の信号がイネーブル状態のときに前記カウント信号をラッチし、ラッチされたカウント値を第二の信号として出力するフィルタ時間設定回路と、
前記カウント信号と前記第二の信号が入力され、前記カウント信号と前記第二の信号の値が一致したときにイネーブル状態の第三の信号を出力する比較回路と、
帰還入力される前記出力信号、前記第一の信号、及び前記第三の信号が入力され、デコード処理された第四の信号を生成するデコーダ回路と、
を具備し、前記入力信号をデジタル信号処理することを特徴とするデジタルフィルタ回路。
【請求項２】
前記第四の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第四の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路を
更に具備することを特徴とする請求項１に記載のデジタルフィルタ回路。
【請求項３】
入力端子を介して入力される入力信号とクロック端子を介して入力されるクロック信号が入力され、前記クロック信号に基づいて前記入力信号をサンプリング処理して第一の信号を生成するサンプリング回路と、
前記第一の信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記第一の信号が入力されたときに、ハイレベルのクロックゲーティングイネーブル信号を生成するＥＸＯＲ回路と、
前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルのときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、
前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化するときに、ハイレベルの第二の信号を生成するリセット制御回路と、
前記第二の信号と前記クロックゲーティング信号が入力され、前記第二の信号がハイレベルのときに同期リセットし、前記第二の信号がローレベルで前記クロックゲーティング信号が与えられるとカウント動作してカウント信号を生成するカウンタ回路と、
前記第二の信号、前記クロックゲーティング信号、及び前記カウント信号が入力され、前記第二の信号がハイレベルのときに前記カウント信号をラッチし、ラッチされたカウント値を第三の信号として出力するフィルタ時間設定回路と、
前記カウント信号と前記第三の信号が入力され、前記カウント信号と前記第三の信号の値が一致したときにハイレベルの第四の信号を出力する比較回路と、
帰還入力される前記出力信号、前記第一の信号、及び前記第四の信号が入力され、デコード処理された第五の信号を生成するデコーダ回路と、
前記第五の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第五の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路と、
を具備し、前記入力信号をデジタル信号処理することを特徴とするデジタルフィルタ回路。
【請求項４】
前記サンプリング回路は、直列接続される複数段のフリップフロップから構成される請求項３に記載のデジタルフィルタ回路。
【請求項５】
リセット端子から入力されるリセット信号によるリセット解除後、
前記リセット制御回路は、前記ＥＸＯＲ回路から出力される前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化すると前記カウンタを同期リセットする前記第二の信号を出力し、
前記フィルタ時間設定回路は、前記第二の信号がハイレベルのときに前記カウンタ信号のカウント値を前記クロックゲーティング信号に基づいてラッチする
ことを特徴とする請求項３又は４に記載のデジタルフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタルフィルタ回路に関する。
【背景技術】
【０００２】
民生用及び産業用の電子機器のデジタル化の進展に伴い、デジタルフィルタ回路が各種分野に採用されている。デジタルフィルタ回路は、アナログフィルタ回路では実現が困難なパフォーマンス特性を容易に実現できる。
【０００３】
デジタルフィルタ回路では、入力信号を受けて任意の時間だけデジタルフィルタリング処理するための制御回路が必要とされる。このため、回路規模が増大するという問題点がある。また、デジタルフィルタ回路は、カウンタ回路やフリップフロップを多数使用しているので消費電力が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６７５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、フィルタリング時間を変更する制御回路を削減できるデジタルフィルタ回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、デジタルフィルタ回路は、ＥＸＯＲ回路、クロックゲーティング回路、リセット制御回路、カウンタ回路、フィルタ時間設定回路、比較回路、及びデコーダ回路が設けられる。ＥＸＯＲ回路は入力信号と帰還入力される出力信号が入力され、出力信号と出力信号とは逆相の入力信号が入力されたときに、イネーブル状態のクロックゲーティングイネーブル信号を生成する。クロックゲーティング回路はクロック信号とクロックゲーティングイネーブル信号が入力され、クロックゲーティングイネーブル信号がイネーブル状態のときに、クロック信号を取り込んでクロックゲーティング信号として出力する。リセット制御回路はクロック信号とクロックゲーティングイネーブル信号が入力され、クロックゲーティングイネーブル信号がイネーブル状態からディセーブル状態に変化するときに、イネーブル状態の第一の信号を生成する。カウンタ回路は第一の信号とクロックゲーティング信号が入力され、第一の信号がイネーブル状態のときに同期リセットし、第一の信号がディセーブル状態でクロックゲーティング信号が与えられるとカウント動作してカウント信号を生成する。フィルタ時間設定回路は第一の信号、クロックゲーティング信号、及びカウント信号が入力され、第一の信号がイネーブル状態のときにカウント信号をラッチし、ラッチされたカウント値を第二の信号として出力する。比較回路はカウント信号と第二の信号が入力され、カウント信号と第二の信号の値が一致したときにイネーブル状態の第三の信号を出力する。デコーダ回路は帰還入力される出力信号、第一の信号、及び第三の信号が入力され、デコード処理された第四の信号を生成する。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るデジタルフィルタ回路の構成を示す回路図である。
【図２】第一の実施形態に係るデコーダ回路の真理値表を示す図である。
【図３】第一の実施形態に係るデジタルフィルタ回路の動作を示すタイミングチャートである。
【図４】第一の実施形態に係るデジタルフィルタ回路の動作を示すタイミングチャートである。
【図５】第一の実施形態に係るデジタルフィルタ回路の動作を示すタイミングチャートである。
【図６】第一の実施形態に係るデジタルフィルタ回路の動作を示すタイミングチャートである。
【図７】第二の実施形態に係るデジタルフィルタ回路の構成を示す回路図である。
【図８】第三の実施形態に係るデジタルフィルタ回路の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図１はデジタルフィルタ回路の構成を示す回路図である。図２はデコーダ回路の真理値表を示す図である。本実施形態では、フィルタリング時間を変更する制御回路を不要として、回路構成を簡素化している。
【００１０】
図１に示すように、デジタルフィルタ回路１には、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、フィルタ時間設定回路１７、クロックゲーティング回路１８、フリップフロップ２４、及び端子４１乃至４４が設けられる。
【００１１】
デジタルフィルタ回路１は、民生用や産業用のアナログ・デジタル混載ＬＳＩ、システムＬＳＩ、ＳｏＣ（system on a chip）などに適用される。ここでは、デジタルフィルタ回路１は、車載用途に適用されている。
【００１２】
入力端子としての端子４１には、マイコン２から出力されるフィルタ入力信号である入力信号Ｓｉｎが入力される。リセット端子としての端子４２には、マイコン２から出力されるリセット信号Ｓｒｓｔが入力される。クロック端子としての端子４３には、ＰＬＬ回路３から出力されるクロック信号Ｓｃｌｋが入力される。出力端子としての端子４４には、記憶回路としてのフリップフロップ２４から出力される出力信号Ｓｏｕｔが入力される。出力信号Ｓｏｕｔは、ＥＸＯＲ回路１２及びデコーダ回路１６に帰還入力される。ここでは、マイコン２が入力信号Ｓｉｎ及びリセット信号Ｓｒｓｔを生成しているが、ＣＰＵ（central processing unit）やＤＳＰ（digital signal processor）などが生成してもよい。
【００１３】
デジタルフィルタ回路１は、リセット解除後、端子４１を介して入力される入力信号Ｓｉｎの最初のハイレベルのパルス幅で、任意のフィルタリング時間を設定できる構造となっている。デジタルフィルタ回路１は、フィルタリング時間設定後、マイコン２から出力される入力信号Ｓｉｎを入力し、ハイレベルの信号が任意の時間継続した場合ハイレベルの信号を出力し、ローレベルの信号が任意の時間継続した場合ローレベルの信号を出力できる構成となっている。
【００１４】
デジタルフィルタ回路１では、入力した入力信号Ｓｉｎがハイレベル或いはローレベルの場合、任意に設定した時間を経過するまでは、出力端子である端子４４からの出力は前の状態を保持される。本機能を必要とする時のみ回路を動作させ、必要としないときは、クロックの供給を停止する。
【００１５】
このため、外部からデジタルフィルタ回路１を動作させる信号（イネーブル信号）は必要としない。ロジック回路の中で専用の制御回路や、マイコン２の専用GPIO端子などは必要なくなる。デジタルフィルタ回路１は、回路構成を簡素化しているので複数のチャネルでデジタルフィルタ回路を必要とする場合ほど回路規模の増大を抑制することができる。デジタルフィルタ回路１の詳細は、後述する。
【００１６】
サンプリング回路１１は、端子４１とＥＸＯＲ回路１２の間に設けられる。サンプリング回路１１は、直列接続されるフリップフロップ２１及びフリップフロップ２２から構成される。サンプリング回路１１は、非同期の入力信号Ｓｉｎに対して１クロックの範囲内でのメタステーブル状態に対応でき、サンプリング処理された信号Ｓｆｉｔｉｎを生成する。メタステーブル状態は、通常、１クロックの範囲内におさまっている。
【００１７】
フリップフロップ２１は、Ｄポートに入力信号Ｓｉｎが入力され、クロック信号Ｓｃｌｋの立ち上がりエッジで入力信号ＳｉｎのデータをラッチしてラッチしたデータをＱポートから出力する。フリップフロップ２１は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００１８】
フリップフロップ２２は、Ｄポートにフリップフロップ２１の出力信号が入力され、クロック信号Ｓｃｌｋの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをＱポートから信号Ｓｆｉｔｉｎとして出力する。フリップフロップ２２は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００１９】
ＥＸＯＲ回路は、サンプリング回路１１及び端子４４とリセット制御回路１３の間に設けられる。ＥＸＯＲ回路は、信号Ｓｆｌｔｉｎと帰還入力される出力信号Ｓｏｕｔが入力され、論理演算した信号をクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎとして出力する。ＥＸＯＲ回路は、信号Ｓｆｌｔｉｎと出力信号Ｓｏｕｔが同じ値（ハイレベル（イネーブル状態）或いはローレベル（ディセーブル状態））のときに、ローレベル（ディセーブル状態）のクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎを生成し、信号Ｓｆｌｔｉｎと出力信号Ｓｏｕｔが異なる値のときに、ハイレベル（イネーブル状態）のクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎを生成する。
【００２０】
リセット制御回路１３は、ＥＸＯＲ回路１２とカウンタ回路１４の間に設けられる。リセット制御回路１３は、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎがハイレベル（イネーブル状態）からローレベル（ディセーブル状態）に変化すると、カウンタ１４を同期リセットするための信号Ｓ２を生成する。信号Ｓ２がハイレベル（イネーブル状態）のときに、カウンタ回路１４は同期リセットされる。
【００２１】
リセット制御回路１３には、フリップフロップ２３と２入力ＡＮＤ回路３１が設けられる。フリップフロップ２３は、Ｄポートにクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎが入力され、クロック信号Ｓｃｌｋの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをＱポートから信号Ｓ１として出力する。フリップフロップ２３は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。２入力ＡＮＤ回路３１は、信号Ｓ１とクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎの反転信号が入力され、論理演算処理された信号Ｓ２を生成する。
【００２２】
クロックゲーティング回路１８は、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎがハイレベル（イネーブル状態）のとき、クロック信号Ｓｃｌｋが与えられるとクロック信号Ｓｃｌｋを取り込んでクロックゲーティング信号Ｓｇｃｌｋを生成する。クロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎがローレベル（ディセーブル状態）のとき、クロックゲーティング信号Ｓｇｃｌｋはローレベル（ディセーブル状態）となる。
【００２３】
クロックゲーティング回路１８には、２入力ＯＲ回路３５、ラッチ回路２７、及び２入力ＡＮＤ回路３３が設けられる。２入力ＯＲ回路３５は、クロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎと信号Ｓ２が入力され、論理演算処理された信号Ｓ５を生成する。ラッチ回路２７は、Ｄポートに信号Ｓ５が入力され、クロック信号Ｓｃｌｋの立ち下がりエッジで、信号Ｓ５のデータをラッチし、ラッチされたデータをＱポートから信号Ｓ６として出力する。２入力ＡＮＤ回路３３は、信号Ｓ６とクロック信号Ｓｃｌｋが入力され、論理演算処理されたクロックゲーティング信号Ｓｇｃｌｋを生成する。
【００２４】
カウンタ回路１４は、リセット制御回路１３と比較回路１５の間に設けられる。カウンタ回路１４は、ＲＳＴポートに信号Ｓ２が入力され、ＣＫポートにクロックゲーティング信号Ｓｇｃｌｋが入力され、Ｒポートにリセット信号Ｓｒｓｔが入力される。カウンタ回路１４は、クロックゲーティング回路１８から出力されるクロックとしてのクロックゲーティング信号Ｓｇｃｌｋが与えられるとカウント動作をし、カウント値をカウント信号Ｓｃｏｕｎｔとして出力する。カウンタ回路１４は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００２５】
フィルタ時間設定回路１７は、リセット制御回路１３から出力される信号Ｓ２がハイレベル（イネーブル状態）のとき、カウンタ回路１４から出力されるカウンタ信号Ｓｃｏｕｎｔのカウンタ値をラッチして信号Ｓｔｉｍｅｄとして出力する。
【００２６】
フィルタ時間設定回路１７には、２入力ＯＲ回路３４、フリップフロップ２５、２入力ＡＮＤ回路３２、及びセット・イネーブル付きフリップフロップ２６が設けられる。２入力ＯＲ回路３４は、信号Ｓ２と帰還入力されるフリップフロップ２５の出力信号であるクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋが入力され、論理演算処理された信号Ｓ３を生成する。
【００２７】
フリップフロップ２５は、Ｄポートに信号Ｓ３が入力され、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをＱポートからクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋとして出力する。フリップフロップ２５は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００２８】
２入力ＡＮＤ回路３２は、信号Ｓ２とクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋの反転信号が入力され、論理演算処理された信号Ｓ４を生成する。セット・イネーブル付きフリップフロップ２６は、Ｄポートにカウント信号Ｓｃｏｕｎｔが入力され、ＥＮポートに信号Ｓ４が入力され、信号Ｓ４がハイレベル（イネーブル状態）のとき、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋに基づいてカウント信号Ｓｃｏｕｎｔのカウント値をラッチし、ラッチされたデータを信号Ｓｔｉｍｅｄとして出力する。セット・イネーブル付きフリップフロップ２６は、Ｓポートにリセット信号Ｓｒｓｔが入力される。
【００２９】
比較回路１５は、カウンタ回路１４及びフィルタ時間設定回路１７とデコーダ回路１６の間に設けられる。比較回路１５は、カウント信号Ｓｃｏｕｎｔと信号Ｓｔｉｍｅｄが入力され、カウント信号Ｓｃｏｕｎｔと信号Ｓｔｉｍｅｄの値が一致した場合、ハイレベル（イネーブル状態）の信号Ｓｃｎｔａｇを出力し、カウント信号Ｓｃｏｕｎｔと信号Ｓｔｉｍｅｄの値が異なる場合、ローレベル（ディセーブル状態）の信号Ｓｃｎｔａｇを出力する。
【００３０】
デコーダ回路１６は、ＩＮ１ポートに帰還入力される出力信号Ｓｏｕｔが入力され、ＩＮ２ポートに信号Ｓｆｌｔｉｎが入力され、ＩＮ３ポートに信号Ｓｃｎｔａｇが入力され、デコード処理を行いＯＵＴポートから信号Ｓｆｌｔｏｕｔを出力する。
【００３１】
具体的には、図２に示すように、デコーダ回路１６は、ＩＮ１ポートに入力される信号がローレベル、ＩＮ２ポートに入力される信号がローレベル、ＩＮ３ポートに入力される信号がローレベルのときに、ＯＵＴポートから出力される信号がローレベルとなる。ＩＮ１ポートに入力される信号がローレベル、ＩＮ２ポートに入力される信号がローレベル、ＩＮ３ポートに入力される信号がハイレベルのときに、ＯＵＴポートから出力される信号がローレベルとなる。ＩＮ１ポートに入力される信号がローレベル、ＩＮ２ポートに入力される信号がハイレベル、ＩＮ３ポートに入力される信号がローレベルのときに、ＯＵＴポートから出力される信号がローレベルとなる。ＩＮ１ポートに入力される信号がローレベル、ＩＮ２ポートに入力される信号がハイレベル、ＩＮ３ポートに入力される信号がハイレベルのときに、ＯＵＴポートから出力される信号がハイレベルとなる。ＩＮ１ポートに入力される信号がハイレベル、ＩＮ２ポートに入力される信号がローレベル、ＩＮ３ポートに入力される信号がローレベルのときに、ＯＵＴポートから出力される信号がハイレベルとなる。ＩＮ１ポートに入力される信号がハイレベル、ＩＮ２ポートに入力される信号がローレベル、ＩＮ３ポートに入力される信号がハイレベルのときに、ＯＵＴポートから出力される信号がローレベルとなる。ＩＮ１ポートに入力される信号がハイレベル、ＩＮ２ポートに入力される信号がハイレベル、ＩＮ３ポートに入力される信号がローレベルのときに、ＯＵＴポートから出力される信号がハイレベルとなる。ＩＮ１ポート、ＩＮ２ポート、及びＩＮ３ポートに入力される信号が上記以外のとき、ＯＵＴポートから出力される信号がローレベルとなる。
【００３２】
フリップフロップ２４は、デコーダ回路１６及びクロックゲーティング回路１８と端子４４の間に設けられ、記憶回路として機能する。フリップフロップ２４は、Ｄポートに信号Ｓｆｌｔｏｕｔが入力され、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをＱポートから出力信号Ｓｏｕｔとして出力する。フリップフロップ２４は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００３３】
次に、デジタルフィルタ回路の動作について、図３乃至６を参照して説明する。図３は、リセット解除後、フィルタリング時間の設定を示すタイミングチャートである。
【００３４】
図３に示すように、デジタルフィルタ回路１を構成する各回路の初期状態では、フィルタ時間設定回路１７を除いて出力はローレベルに設定されている。フィルタ時間設定回路１７の初期状態は、全ビットがハイレベルに設定される。これはリセット解除後、フィルタリング時間を決定するためである。
【００３５】
まず、リセット端子である端子４２を介して、マイコン２から入力されるリセット信号Ｓｒｓｔがローレベルからハイレベルに変化してリセット解除後、入力端子である端子４１を介して、マイコン２から非同期の入力信号Ｓｉｎがサンプリング回路１１に入力される。サンプリング回路１１は、クロック信号Ｓｃｌｋに基づいてメタステーブル対策が施され、サンプリング処理されたサンプリング信号である信号Ｓｆｉｔｉｎを生成する。
【００３６】
信号Ｓｆｉｔｉｎと帰還入力される出力信号Ｓｏｕｔが同じ値（ここでは、ローレベル）のときまでは、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ローレベル（ディセーブル状態）となり、カウンタ回路１４は、ローレベルのクロックゲーティング信号Ｓｇｃｌｋが入力され、カウント動作は停止している。
【００３７】
次に、信号Ｓｆｌｔｉｎがローレベルからハイレベルに変化し、信号Ｓｆｉｔｉｎと帰還入力される出力信号Ｓｏｕｔが異なる値（ここでは、信号Ｓｆｉｔｉｎがハイレベルで、出力信号Ｓｏｕｔがローレベル）になると、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ハイレベル（イネーブル状態）となり、カウンタ回路１４は、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋが入力され、カウント動作を開始する。
【００３８】
続いて、所望のフィルタリング時間に相当するハイレベルの幅を有する入力信号Ｓｉｎがハイレベルからローレベルに変化すると、サンプリング信号である信号Ｓｆｌｔｉｎがハイレベルからローレベルに変化する。ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ハイレベルからローレベルに変化する。信号Ｓ２が、ハイレベル（イネーブル状態）からローレベル（ディセーブル状態）に変化したタイミングで、そのときのカウンタ値（ここでは、６３の値であるフィルタリング時間）がフィルタ時間設定回路１７にラッチされる。ハイレベル（イネーブル状態）の信号Ｓ２により、カウント信号Ｓｃｏｕｔのカウント動作は停止され、初期化（ゼロ）される。クロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋは、ローレベルからハイレベルに変化する。
【００３９】
つまり、デジタルフィルタ回路１では、任意のフィルタリング時間を入力端子である端子４１から入力される入力信号Ｓｉｎのみで決定されることとなる。
【００４０】
デジタルフィルタ回路１の通常動作は、この後からとなる。フィルタリング時間は、リセット入力でクリアされる。
【００４１】
図４は、入力信号のハイレベル期間がフィルタリング時間と一致しない場合のタイミングチャートである。ここでは、フィルタリング時間として信号Ｓｔｉｍｅｄのカウント値が６３に設定されている。
【００４２】
図４に示すように、図３とは異なるフィルタリング時間に相当するハイレベルの幅を有する入力信号Ｓｉｎがハイレベルからローレベルに変化するとサンプリング信号である信号Ｓｆｌｔｉｎがハイレベルからローレベルに変化する。ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ハイレベル（イネーブル状態）からローレベル（ディセーブル状態）に変化する。ハイレベル（イネーブル状態）の信号Ｓ２によりカウント信号Ｓｃｏｕｎｔのカウントが停止（ここでは、カウント値５５）され、初期化される。クロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋは、ローレベルを維持するので信号Ｓｔｉｍｅｄのカウント値は変化しない（カウント値６３を維持する）。カウント信号Ｓｃｏｕｔと信号Ｓｔｉｍｅｄの値が一致しないので比較回路１５から出力される信号Ｓｃｎｔａｇはローレベルであり、出力信号Ｓｏｕｔの信号レベルはローレベルであり変化しない。
【００４３】
図５は、入力信号のハイレベル期間がフィルタリング時間と一致する場合のタイミングチャートである。ここでは、フィルタリング時間として信号Ｓｔｉｍｅｄのカウント値が１００に設定されている。
【００４４】
図５に示すように、所定のフィルタリング時間に相当するハイレベルの幅を有する入力信号Ｓｉｎがハイレベルからローレベルに変化するとサンプリング信号である信号Ｓｆｌｔｉｎがハイレベルからローレベルに変化する。ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ハイレベル（イネーブル状態）からローレベル（ディセーブル状態）に変化する。信号Ｓ２がハイレベル（イネーブル状態）のときにカウント信号Ｓｃｏｕｎｔのカウント動作が停止（ここでは、カウント値１０１）する。クロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋは、ローレベルを維持するので信号Ｓｔｉｍｅｄのカウント値は変化しない（カウント値１００を維持する）。
【００４５】
カウント信号Ｓｃｏｕｔと信号Ｓｔｉｍｅｄの値が一致したとき（カウント値１００）、比較回路１５から出力される信号Ｓｃｎｔａｇはローレベル（ディセーブル状態）からハイレベル（イネーブル状態）に変化する。カウント信号Ｓｃｏｕｔと信号Ｓｔｉｍｅｄの値が一致した以降、デコーダ回路１６から出力される信号Ｓｆｌｔｏｕｔはローレベルからハイレベルに変化する。記憶回路としてのフリップフロップ２４から出力される出力信号Ｓｏｕｔは、信号Ｓｃｎｔａｇがハイレベル（イネーブル状態）からローレベル（ディセーブル状態）に変化した以降、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋに基づいてローレベルからハイレベルに変化する。
【００４６】
図６は、入力信号がハイレベルからローレベルに変化し、比較回路に入力される信号が一致する場合のタイミングチャートである。ここでは、フィルタリング時間として信号Ｓｔｉｍｅｄのカウント値が１００に設定されている。
【００４７】
図６に示すように、まず、マイコン２から入力端子である端子４１を介して非同期の入力信号Ｓｉｎがハイレベルからローレベルに変化する。このとき出力信号Ｓｏｕｔはハイレベルを維持している。サンプリング回路１１では、ローレベルの入力信号Ｓｉｎが入力すると、クロック信号Ｓｃｌｋに基づいてメタステーブル対策が施され、サンプリング処理されたサンプリング信号であるローレベルの信号Ｓｆｉｔｉｎを生成する。
【００４８】
信号Ｓｆｉｔｉｎと帰還入力される出力信号Ｓｏｕｔが同じ値（ここでは、ハイレベル）のときまでは、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ローレベル（ディセーブル状態）となり、カウンタ回路１４は、ローレベルのクロックゲーティング信号Ｓｇｃｌｋが入力され、カウント動作は停止している。
【００４９】
次に、信号Ｓｆｌｔｉｎがハイレベルからローレベルに変化し、信号Ｓｆｉｔｉｎと帰還入力される出力信号Ｓｏｕｔが異なる値（ここでは、信号Ｓｆｉｔｉｎがローレベルで、出力信号Ｓｏｕｔがハイレベル）になると、ＥＸＯＲ回路１２から出力されるクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎは、ハイレベル（イネーブル状態）となり、カウンタ回路１４は、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋが入力され、カウント動作を開始する。
【００５０】
続いて、カウント信号Ｓｃｏｕｎｔと信号Ｓｔｉｍｅｄのカウント値が一致すると、比較回路１５から出力される信号Ｓｃｎｔａｇがローレベル（ディセーブル状態）からハイレベル（イネーブル状態）に変化する。デコーダ回路１６から出力される信号Ｓｆｌｔｏｕｔは、信号Ｓｃｎｔａｇがローレベル（ディセーブル状態）からハイレベル（イネーブル状態）に変化以降、ハイレベルからローレベルに変化する。記憶回路としてのフリップフロップ２４は、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋに基づいて、ローレベルの信号Ｓｆｌｔｏｕｔをデータラッチし、ローレベルの出力信号Ｓｏｕｔを出力する。
【００５１】
そして、ＥＸＯＲ回路１２は、帰還入力されるローレベルの出力信号Ｓｏｕｔとローレベルの信号Ｓｆｌｔｉｎが入力されるとローレベル（ディセーブル状態）のクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎを生成する。リセット制御回路１３は、ローレベル（ディセーブル状態）のクロックゲーティングイネーブル信号Ｓｇｃｌｋｅｎが入力されると、出力される信号Ｓ２がローレベル（ディセーブル状態）からハイレベル（イネーブル状態）に変化する。信号Ｓ２がハイレベル（イネーブル状態）のときに、カウント信号Ｓｃｏｕｎｔのカウント動作が停止（ここでは、カウント値１０１）し、初期化（ゼロ）される。
【００５２】
なお、端子４４から出力される出力信号Ｓｏｕｔがハイレベルのとき、端子４１を介して入力される入力信号Ｓｉｎがハイレベルからローレベルに変化し、比較回路１５に入力される信号が一致しない場合、図５と同様の動作となる。ただし、入力信号Ｓｉｎ、信号Ｓｆｌｔｉｎ、信号Ｓｆｌｔｏｕｔ、出力信号Ｓｏｕｔの極性は、図５に対し逆となる。
【００５３】
上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、フィルタ時間設定回路１７、クロックゲーティング回路１８、フリップフロップ２４、及び端子４１乃至４４が設けられる。デジタルフィルタ回路１は、任意のフィルタリング時間の決定を入力端子４１を介して入力される入力信号のみで行える構成となっている。クロックゲーティング回路１８で生成されるクロックゲーティング信号Ｓｇｃｌｋに基づいて、カウンタ１４、フィルタ時間設定回路１７、及び記憶回路としてのフリップフロップ２４をフィルタ動作のときのみ動作させている。
【００５４】
このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Ｓｇｃｌｋに基づいてデジタルフィルタ回路１を動作させているので、デジタルフィルタ回路１の消費電力を抑制することができる。
【００５５】
なお、本実施形態ではサンプリング回路１１を直列接続される２段構成のフリップフロップで構成しているが、ｎ段（ただし、ｎは３以上の整数）で構成してもよい。この場合、メタステーブル状態が１クロックの範囲を超えた場合でもメタステーブル状態を回避することができる。
【００５６】
（第二の実施形態）
次に、本発明の第二の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図７はデジタルフィルタ回路の構成を示す図である。本実施形態では、フィルタ時間設定回路の構成を変更している。
【００５７】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５８】
図７に示すように、デジタルフィルタ回路１ａには、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、フィルタ時間設定回路１７ａ、クロックゲーティング回路１８、フリップフロップ２４、及び端子４１乃至４４が設けられる。
【００５９】
デジタルフィルタ回路１ａは、リセット解除後、端子４１を介して入力される入力信号Ｓｉｎの最初のハイレベルのパルス幅で、任意のフィルタリング時間を設定できる構造となっている。
【００６０】
デジタルフィルタ回路１ａは、第一の実施形態のデジタルフィルタ回路１とはフィルタ時間設定回路１７ａの構成が異なるだけであり、同様な動作をするので回路動作については説明を省略する。
【００６１】
フィルタ時間設定回路１７ａには、２入力ＯＲ回路３４、フリップフロップ２５、２入力ＯＲ回路３６、及びセット・イネーブル付きフリップフロップ２６が設けられる。２入力ＯＲ回路３４は、信号Ｓ２と帰還入力されるフリップフロップ２５の出力信号であるクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋが入力され、論理演算処理された信号Ｓ３を生成する。
【００６２】
フリップフロップ２５は、Ｄポートに信号Ｓ３が入力され、クロックとしてのクロックゲーティング信号Ｓｇｃｌｋの立ち上がりエッジでこの信号のデータをラッチしてラッチしたデータをＱポートからクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋとして出力する。フリップフロップ２５は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。
【００６３】
２入力ＯＲ回路３６は、クロックゲーティング信号Ｓｇｃｌｋとクロックゲーティングロック信号Ｓｇｃｌｋｌｏｃｋが入力され、論理演算処理された信号Ｓ７を生成する。セット・イネーブル付きフリップフロップ２６は、Ｄポートにカウント信号Ｓｃｏｕｎｔが入力され、ＥＮポートに信号Ｓ２が入力され、信号Ｓ２がハイレベル（イネーブル状態）のとき、信号Ｓ７に基づいてカウント信号Ｓｃｏｕｎｔのカウント値をラッチし、ラッチされたデータを信号Ｓｔｉｍｅｄとして出力する。
【００６４】
上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、フィルタ時間設定回路１７ａ、クロックゲーティング回路１８、フリップフロップ２４、及び端子４１乃至４４が設けられる。デジタルフィルタ回路１ａは、任意のフィルタリング時間の決定を入力端子４１を介して入力される入力信号のみで行える構成となっている。クロックゲーティング回路１８で生成されるクロックゲーティング信号Ｓｇｃｌｋに基づいて、カウンタ１４、フィルタ時間設定回路１７ａ、及び記憶回路としてのフリップフロップ２４をフィルタ動作のときのみ動作させている。
【００６５】
このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Ｓｇｃｌｋに基づいてデジタルフィルタ回路１ａを動作させているので、デジタルフィルタ回路１ａの消費電力を抑制することができる。
【００６６】
（第三の実施形態）
次に、本発明の第三の実施形態に係るデジタルフィルタ回路について、図面を参照して説明する。図８はデジタルフィルタ回路の構成を示す回路図である。本実施形態では、フィルタ時間設定回路の代わりにカウンタ回路を設けている。
【００６７】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図８に示すように、デジタルフィルタ回路１ｂには、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、クロックゲーティング回路１８、フリップフロップ２４、カウンタ回路１９、及び端子４１乃至４５が設けられる。
【００６９】
入力端子としての端子４１には、信号発生源４からから出力されるフィルタ入力信号である入力信号Ｓｉｎが入力される。信号発生源４は、例えば音源のアナログ信号をデジタル信号に変換し、アナログ・デジタル変換された信号を入力信号Ｓｉｎとして端子４１に出力する。制御端子としての端子４５には、マイコン２から出力される制御信号Ｓｓｇｃが入力される。ここでは、マイコン２が制御信号Ｓｓｇｃ及びリセット信号Ｓｒｓｔを生成しているが、ＣＰＵやＤＳＰなどが生成してもよい。
【００７０】
デジタルフィルタ回路１ｂは、リセット解除後、端子制御端子４５を介してマイコン２から入力される制御信号Ｓｓｇｃを用いて、任意のフィルタリング時間を設定できる構造となっている。
【００７１】
デジタルフィルタ回路１ｂは、第一の実施形態のデジタルフィルタ回路１とは端子４５が増加し、フィルタ時間設定回路１７の代わりにカウンタ１９を設けている点が異なる。
【００７２】
カウンタ回路１９は、端子４５と比較回路１５の間に設けられる。カウンタ回路１９は、ＣＫポートに制御信号Ｓｓｇｃが入力され、制御信号Ｓｓｇｃをカウンタのクロックとして使用する。カウンタ回路１９は、Ｒポートにリセット信号Ｓｒｓｔが入力され、リセット信号Ｓｒｓｔに基づいてデータをリセットする。カウンタ回路１９は、端子４５を介して入力される制御信号Ｓｓｇｃが与えられるとカウント動作をし、カウント値を信号Ｓ８として出力する。
【００７３】
比較回路１５は、カウンタ回路１４及びカウンタ回路１９とデコーダ回路１６の間に設けられる。比較回路１５は、カウント信号Ｓｃｏｕｎｔとカウント信号である信号Ｓ８が入力され、カウント信号Ｓｃｏｕｎｔと信号Ｓ８の値が一致した場合、ハイレベル（イネーブル状態）の信号Ｓｃｎｔａｇを出力し、カウント信号Ｓｃｏｕｎｔと信号Ｓ８の値が異なる場合、ローレベル（ディセーブル状態）の信号Ｓｃｎｔａｇを出力する。
【００７４】
上述したように、本実施形態のデジタルフィルタ回路では、サンプリング回路１１、ＥＸＯＲ回路１２、リセット制御回路１３、カウンタ回路１４、比較回路１５、デコーダ回路１６、カウンタ回路１９、クロックゲーティング回路１８、フリップフロップ２４、及び端子４１乃至４５が設けられる。デジタルフィルタ回路１ｂは、任意のフィルタリング時間の決定を端子４５を介してカウンタ回路１９に入力されるクロックとしての制御信号Ｓｓｇｃのみで行える構成となっている。
【００７５】
このため、フィルタリング時間を変更する制御回路が不要となる。また、回路構成を簡素化しているので、多数チャネルでデジタルフィルタを必要とするほど、回路規模の増大を抑えることができる。また、クロックゲーティング信号Ｓｇｃｌｋに基づいてデジタルフィルタ回路１ｂを動作させているので、デジタルフィルタ回路１ｂの消費電力を抑制することができる。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力端子を介して入力される入力信号とクロック端子を介して入力されるクロック信号が入力され、前記クロック信号に基づいて前記入力信号をサンプリング処理して第一の信号を生成するサンプリング回路と、前記第一の信号と帰還入力される出力信号が入力され、前記出力信号と前記出力信号とは逆相の前記第一の信号が入力されたときに、ハイレベルのクロックゲーティングイネーブル信号を生成するＥＸＯＲ回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルのときに、前記クロック信号を取り込んでクロックゲーティング信号として出力するクロックゲーティング回路と、前記クロック信号と前記クロックゲーティングイネーブル信号が入力され、前記クロックゲーティングイネーブル信号がハイレベルからローレベルに変化するときに、ハイレベルの第二の信号を生成するリセット制御回路と、前記第二の信号と前記クロックゲーティング信号が入力され、前記第二の信号がハイレベルのときに同期リセットし、前記第二の信号がローレベルで前記クロックゲーティング信号が与えられるとカウント動作して第一のカウント信号を生成する第一のカウンタ回路と、制御端子を介して入力される制御信号が入力され、前記制御信号が与えられるとカウント動作して第二のカウント信号を生成する第二のカウンタ回路と、前記第一及び第二のカウント信号が入力され、前記第一及び第二のカウント信号の値が一致したときにハイレベルの第三の信号を出力する比較回路と、帰還入力される前記出力信号、前記第一の信号、及び前記第三の信号が入力され、デコード処理された第四の信号を生成するデコーダ回路と、前記第四の信号と前記クロックゲーティング信号が入力され、前記クロックゲーティング信号に基づいて前記第四の信号の情報を記憶し、記憶された情報を前記出力信号として出力する記憶回路とを具備するデジタルフィルタ回路。
【００７８】
（付記２）  前記入力信号は、アナログ信号をデジタル信号変換する信号発生源から出力される付記１に記載のデジタルフィルタ回路。
【００７９】
（付記３）  前記制御信号は、マイコン、ＣＰＵ、或いはＤＳＰで生成される付記１又は２に記載のデジタルフィルタ回路。
【符号の説明】
【００８０】
１、１ａ、１ｂ  デジタルフィルタ回路
２  マイコン
３  ＰＬＬ回路
４  信号発生源
１１  サンプリング回路
１２  ＥＸＯＲ回路
１３  リセット制御回路
１４、１９  カウンタ回路
１５  比較回路
１６  デコーダ回路
１７、１７ａ  フィルタ時間設定回路
１８  クロックゲーティング回路
２１〜２５  フリップフロップ
２６  セット・イネーブル付きフリップフロップ
２７  ラッチ回路
３１〜３３  ２入力ＡＮＤ回路
３４〜３６  ２入力ＯＲ回路
４１〜４５  端子
Ｓｉｎ  入力信号
Ｓｃｌｋ  クロック信号
Ｓｃｏｕｎｔ  カウント信号
Ｓｇｃｌｋ  クロックゲーティング信号
Ｓｇｃｌｋｅｎ  クロックゲーティングイネーブル信号
Ｓｇｃｌｋｌｏｃｋ  クロックゲーティングロック信号
Ｓｏｕｔ  出力信号
Ｓｒｓｔ  リセット信号
Ｓｃｎｔａｇ、Ｓｆｌｔｉｎ、Ｓｆｌｔｏｕｔ、Ｓｔｉｍｅｄ、Ｓ１〜Ｓ８  信号
Ｓｓｇｃ  制御信号
【図１】
2012161061.tif 000003
【図２】
2012161061.tif 000004
【図３】
2012161061.tif 000005
【図４】
2012161061.tif 000006
【図５】
2012161061.tif 000007
【図６】
2012161061.tif 000008
【図７】
2012161061.tif 000009
【図８】
2012161061.tif 000010