(57)【要約】【課題】トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けないＢｉ−ＨＦＥＴ（半導体装置）を提供する。【解決手段】基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備え、ＨＦＥＴ１６０は、チャネル層１０２と、コンタクト層１０４とを有し、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続、又は、一体化されたサブコレクタ層１０７と、コレクタ層１０８と、ベース層１０９と、エミッタ層１１０と、エミッタキャップ層１１１と、エミッタコンタクト層１１２とを有し、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、メサ形状の構造体であるベースメサ領域８３０を構成し、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。【選択図】図１
2012190857.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）と、
前記ＨＦＥＴ上に形成されたヘテロ接合バイポーラトランジスタ（ＨＢＴ）とを備え、
前記ＨＦＥＴは、
キャリアが流れるチャネル層と、
前記チャネル層に電界を印加するための少なくとも一つのゲート電極と、
前記チャネル層と接続されたコンタクト層とを有し、
前記ＨＢＴは、
前記コンタクト層と接続された、又は、前記コンタクト層と一体化されたサブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と、
前記エミッタ層上に形成されたエミッタキャップ層と、
前記エミッタキャップ層上に形成されたエミッタコンタクト層と、
前記サブコレクタ層に接続された第一のコレクタ電極と、
前記ベース層に接続されたベース電極と、
前記エミッタコンタクト層に接続されたエミッタ電極とを有し、
前記コレクタ層、前記ベース層及び前記エミッタ層は、メサ形状の構造体であるベースメサ領域を構成し、
前記エミッタキャップ層及び前記エミッタコンタクト層は、メサ形状の構造体であるエミッタメサ領域を構成し、
前記少なくとも一つのゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている
半導体装置。
【請求項２】
前記ゲート電極は、前記ベースメサ領域の外周の一部又は全体を平面的に囲むように形成されており、
前記第一のコレクタ電極は、前記ゲート電極よりも前記基板の周縁側に形成されている
請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ベースメサ領域の外周の一部を平面的に囲み、
前記半導体装置はさらに、前記サブコレクタ層上における、前記ベースメサ領域の外周のうち、前記ゲート電極で囲まれていない領域に形成された第二のコレクタ電極を備える
請求項２記載の半導体装置。
【請求項４】
前記ＨＦＥＴは、前記チャネル層に電界を印加するための複数のゲート電極を備え、
前記複数のゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
基板と、
前記基板上に形成された複数の請求項１〜４のいずれか１項に記載の半導体装置とを備え、
前記複数の半導体装置の第一のコレクタ電極又は第二のコレクタ電極は、相互に接続され、
前記複数の半導体装置のゲート電極は、相互に接続されている
半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置を備える電力増幅器であって、
前記ＨＢＴは、前記第一のコレクタ電極又は前記第二のコレクタ電極から信号を出力し、
前記ＨＦＥＴは、前記第一のコレクタ電極又は前記第二のコレクタ電極と当該電力増幅器の出力端子との間に接続され、前記第一のコレクタ電極又は前記第二のコレクタ電極と前記出力端子との接続をオンオフする
電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つの基板上にヘテロ接合バイポーラトランジスタとヘテロ接合電界効果トランジスタとが混載された半導体装置（Ｂｉ−ＨＦＥＴ）及びそれを用いた電力増幅器に関し、特に、高周波用半導体素子として好適なＢｉ−ＨＦＥＴに関するものである。
【背景技術】
【０００２】
エミッタにバンドギャップの大きな半導体を用いたヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）は携帯電話機などに用いる高周波アナログ素子として実用化されている。特にエミッタにＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓＨＢＴは、温度依存性が小さく、高信頼性のデバイスとして使用用途はますます多岐に広がっていくと予想される。
【０００３】
最近では、ＨＢＴで構成される電力増幅器（パワーアンプ（ＰＡ））の出力のオンオフ制御を、ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）で構成されるスイッチ素子で制御するなど、ＨＢＴとＨＦＥＴとを混載した集積回路の実用化が進められている。そのため、ＨＢＴとＨＦＥＴとを同一基板上に形成するようなＢｉ−ＨＦＥＴ（ＨＢＴとＨＦＥＴとが混載された集積回路）の技術開発が急がれている。
【０００４】
そこで、従来、トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置が提案されている（例えば、特許文献１参照）。この特許文献１では、ＨＢＴとＨＦＥＴとが同一基板上に形成されたＢｉ−ＨＦＥＴにおいて、ＨＢＴとＨＦＥＴとが素子分離領域により互いに分離されて配置されている。
【０００５】
図４は、特許文献１等に開示された従来のＢｉ−ＨＦＥＴ４５０の断面図である。このＢｉ−ＨＦＥＴ４５０では、半絶縁性ＧａＡｓ基板上４０１に、ＨＦＥＴ４６０を構成するチャネル層４０２及びコンタクト層４０３がこの順に形成され、そのＨＦＥＴ４６０上に、ＨＢＴ４７０を構成するサブコレクタ層４０４、コレクタ層４０５、ベース層４０６、エミッタ層４０７、エミッタキャップ層４０８及びエミッタコンタクト層４０９がこの順で形成されている。なお、コンタクト層４０３とサブコレクタ層４０４は共通化されていても良い。
【０００６】
ＨＢＴ４７０はメサ形状に加工されている。そして、そのＨＢＴ４７０の電極として、エミッタコンタクト層４０９にエミッタ電極４２０、ベース層４０６にベース電極４２１、サブコレクタ層４０４にコレクタ電極４２２がそれぞれ形成されている。
【０００７】
このように、従来のＢｉ−ＨＦＥＴ４５０では、ＨＢＴ４７０とは別の領域にＨＦＥＴ４６０が形成されている。そして、そのＨＦＥＴ４６０の電極として、コンタクト層４０３にソース電極４２３及びドレイン電極４２４が形成され、ソース電極４２３とドレイン電極４２４との間にゲート電極４２５が形成されている。
【０００８】
なお、ＨＢＴ４７０とＨＦＥＴ４６０とは、互いにメサ分離や注入分離などの素子分離領域４８０を介して配置されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２２４４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、携帯電話等の通信機器におけるマルチバンド化により、パワーアンプにおいては、周波数切替や、パワーモード切替などの用途のスイッチ素子の使用頻度が増加している。
【００１１】
図５は、そのようなマルチバンドに対応したパワーアンプのブロック図である。図５に示されるように、このようなマルチバンドに対応したパワーアンプでは、周波数帯域（図５におけるＢａｎｄＡ／ＢａｎｄＢ）やパワーレベル（図５におけるＨｉｇｈ／Ｍｉｄｄｌｅ／Ｌｏ  Ｐｏｗｅｒ）の異なる、複数のパワーアンプＡＭＰを並列接続し、スイッチ素子ＳＷにより経路の切替を行っている。
【００１２】
このようなパワーアンプでは、出力端子（つまり、アンテナに接続される端子）は共通となっているため、出力側（出力端子）から各パワーアンプへの漏洩電力をカットし、アイソレーションを確保する必要があるため、図５に示されるように、各パワーアンプの出力部にスイッチ素子ＳＷを配置する。
【００１３】
しかしながら、図４に示された従来のＢｉ−ＨＦＥＴ４５０を図５に示したパワーアンプに適用した場合には、ＨＢＴ４７０の出力端子となるコレクタ電極４２２と、素子分離領域４８０を介して配置されたＨＦＥＴ４６０とを接続する必要があるため、ＨＢＴ４７０のチップ面積（半導体チップにおける占有面積）に対して、ＨＦＥＴ４６０の面積分がそのまま増大につながり、その結果、チップコストが増大するという課題を有している。更に、ＨＢＴ４７０とＨＦＥＴ４６０とを配線で接続する必要があるので、その配線抵抗によるロスがパワーアンプの特性に悪影響を及ぼすという課題も有している。
【００１４】
そこで、前記課題を鑑み、本発明は、トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けない、ＨＢＴとＨＦＥＴとが混載されたＢｉ−ＨＦＥＴ（半導体装置）を提供することを目的とする。つまり、本発明は、低コストで、かつ、低オン抵抗なＢｉ−ＨＦＥＴであって、マルチバンド用パワーアンプに好適な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る半導体装置の一形態は、基板上に形成されたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）と、前記ＨＦＥＴ上に形成されたヘテロ接合バイポーラトランジスタ（ＨＢＴ）とを備え、前記ＨＦＥＴは、キャリアが流れるチャネル層と、前記チャネル層に電界を印加するための少なくとも一つのゲート電極と、前記チャネル層と接続されたコンタクト層とを有し、前記ＨＢＴは、前記コンタクト層と接続された、又は、前記コンタクト層と一体化されたサブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層と、前記エミッタ層上に形成されたエミッタキャップ層と、前記エミッタキャップ層上に形成されたエミッタコンタクト層と、前記サブコレクタ層に接続された第一のコレクタ電極と、前記ベース層に接続されたベース電極と、前記エミッタコンタクト層に接続されたエミッタ電極とを有し、前記コレクタ層、前記ベース層及び前記エミッタ層は、メサ形状の構造体であるベースメサ領域を構成し、前記エミッタキャップ層及び前記エミッタコンタクト層は、メサ形状の構造体であるエミッタメサ領域を構成し、前記少なくとも一つのゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されている。
【００１６】
これにより、ＨＢＴは、従来のようにＨＦＥＴと分離して配置されているのではなく、ＨＦＥＴの上に積層され、かつ、ＨＢＴとＨＦＥＴとは、ＨＢＴのサブコレクタ層とＨＦＥＴのコンタクト層とが直接、接しているか、又は、それらが一体化されている（一つの層である）ので、ＨＦＥＴにソース電極もドレイン電極も形成する必要がなくなり、かつ、ＨＢＴとＨＦＥＴとを接続する配線も不要となる。その結果、トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けない半導体装置が実現される。
【００１７】
ここで、前記ゲート電極は、前記ベースメサ領域の外周の一部又は全体を平面的に囲むように形成されており、前記第一のコレクタ電極は、前記ゲート電極よりも前記基板の周縁側に形成されていてもよい。これにより、ＨＢＴとＨＦＥＴとはレイアウト上の対称性を維持した状態で密に配置されるので、高密度でロスの少ない半導体装置が実現される。
【００１８】
また、前記ゲート電極は、前記ベースメサ領域の外周の一部を平面的に囲み、前記半導体装置はさらに、前記サブコレクタ層上における、前記ベースメサ領域の外周のうち、前記ゲート電極で囲まれていない領域に形成された第二のコレクタ電極を備えてもよい。これにより、ＨＢＴのコレクタに直接電位を与える電極が追加された構造になるので、ＨＢＴの出力端子であるコレクタに各種周辺回路や配線を接続することが容易となり、本発明に係る半導体装置を用いた応用回路のバリエーションが増す。
【００１９】
また、前記ＨＦＥＴは、前記チャネル層に電界を印加するための複数のゲート電極を備え、前記複数のゲート電極は、前記コレクタ電極と前記ベースメサ領域との平面的な間に設けられたリセス領域内に形成されていてもよい。これにより、ゲート電極の本数の増加に伴って、スイッチ素子として機能するＨＦＥＴのアイソレーションの程度が強くなるので、本発明に係る半導体装置を様々な大きさのパワーを出力するパワーアンプに適用できる。
【００２０】
また、基板と、前記基板上に形成された複数の上記半導体装置とを備え、前記複数の半導体装置の第一のコレクタ電極又は第二のコレクタ電極は、相互に接続され、前記複数の半導体装置のゲート電極は、相互に接続されていてもよい。これにより、マルチセルＨＢＴが実現され、本発明に係る半導体装置を高出力のパワーアンプに適用することができる。
【００２１】
また、上記目的を達成するために、本発明に係る電力増幅器の一形態は、上記半導体装置を備える電力増幅器であって、前記ＨＢＴは、前記第一のコレクタ電極又は前記第二のコレクタ電極から信号を出力し、前記ＨＦＥＴは、前記第一のコレクタ電極又は前記第二のコレクタ電極と当該電力増幅器の出力端子との間に接続され、前記第一のコレクタ電極又は前記第二のコレクタ電極と前記出力端子との接続をオンオフする。これにより、本発明に係る半導体装置の特徴を生かしたマルチバンド用のパワーアンプを実現することができる。
【発明の効果】
【００２２】
本発明により、トランジスタの占有面積をほとんど増やすことなく、かつ、ＨＢＴとＨＦＥＴとを接続する配線による悪影響を受けない、ＨＢＴとＨＦＥＴとが混載されたＢｉ−ＨＦＥＴ（半導体装置）が実現される。よって、低コストで、かつ、低オン抵抗なＢｉ−ＨＦＥＴであって、マルチバンド用パワーアンプに好適な半導体装置が実現され、携帯電話等のマルチバンドによる通信が普及してきた今日における本発明の実用的価値は極めて高い。
【図面の簡単な説明】
【００２３】
【図１】（ａ）は、本発明の第１の実施形態に係るＢｉ−ＨＦＥＴの上面図である。（ｂ）は、同Ｂｉ−ＨＦＥＴの断面図（図１（ａ）のＡ−Ａ’線における断面図）である。（ｃ）は、同Ｂｉ−ＨＦＥＴの回路図である。
【図２】（ａ）は、本発明の第２の実施形態に係るＢｉ−ＨＦＥＴの上面図である。（ｂ）は、同Ｂｉ−ＨＦＥＴの断面図（図２（ａ）のＡ−Ａ’線における断面図）である。（ｃ）は、同Ｂｉ−ＨＦＥＴの回路図である。
【図３】本発明の第３の実施形態に係るＢｉ−ＨＦＥＴの上面図である。
【図４】従来のＢｉ−ＨＦＥＴの断面図である。
【図５】従来及び本発明に係るマルチバンドに対応したパワーアンプのブロック図である。
【発明を実施するための形態】
【００２４】
本発明の実施形態における半導体装置（以下、「Ｂｉ−ＨＦＥＴ」ともいう。）及び電力増幅器（以下、「パワーアンプ」ともいう。）について、図面を参照しながら説明する。
【００２５】
（第１の実施形態）
まず、本発明の第１の実施形態に係るＢｉ−ＨＦＥＴについて説明する。
【００２６】
図１（ａ）は、本発明の第１の実施形態に係るＢｉ−ＨＦＥＴ１５０の上面図である。図１（ｂ）は、同Ｂｉ−ＨＦＥＴ１５０の断面図（図１（ａ）のＡ−Ａ’線における断面図）である。図１（ｃ）は、同Ｂｉ−ＨＦＥＴ１５０の回路図である。このＢｉ−ＨＦＥＴ１５０は、半絶縁性のＧａＡｓからなる基板１０１上に形成されたＨＦＥＴ１６０と、ＨＦＥＴ１６０上に形成されたＨＢＴ１７０とを備える。
【００２７】
ＨＦＥＴ１６０は、キャリアが流れるチャネル層１０２と、そのチャネル層１０２に電界を印加するための少なくとも一つ（ここでは、３つ）のゲート電極２０２と、チャネル層１０２と接続されたコンタクト層１０４とを有する。ここで、チャネル層１０２は、例えば、ｎ型にドープされた２つのキャリア供給層（図１（ｂ）におけるチャネル層１０２の上層及び下層）に挟まれたノンドープの層である。また、コンタクト層１０４は、例えば、高濃度にドープされたｎ型半導体である。
【００２８】
一方、ＨＢＴ１７０は、ＨＦＥＴ１６０のコンタクト層１０４と接続された、又は、そのコンタクト層１０４と一体化されたサブコレクタ層１０７と、そのサブコレクタ層１０７上に形成されたコレクタ層１０８と、そのコレクタ層１０８上に形成されたベース層１０９と、そのベース層１０９上に形成されたエミッタ層１１０と、そのエミッタ層１１０上に形成されたエミッタキャップ層１１１と、そのエミッタキャップ層１１１上に形成されたエミッタコンタクト層１１２とを備える。さらに、このＨＢＴ１７０は、電極として、サブコレクタ層１０７に接続された第一のコレクタ電極２０３と、ベース層１０９に接続されたベース電極２０４と、エミッタコンタクト層１１２に接続されたエミッタ電極２０５とを有する。
【００２９】
ここで、サブコレクタ層１０７は、例えば、高濃度にドープされたｎ型半導体である。また、コレクタ層１０８は、例えば、ｎ型半導体か、又は、ｉ型（真性）半導体である。また、ベース層１０９は、例えば、高濃度にドープされｐ型半導体である。さらに、エミッタ層１１０は、ベース層１０９の材料よりもバンドギャップが大きい材料で構成されている。
【００３０】
なお、コレクタ層１０８、ベース層１０９及びエミッタ層１１０は、これらをアイランド状に区切るメサ形状の構造体であるベースメサ領域８３０を構成し、同様に、エミッタキャップ層１１１及びエミッタコンタクト層１１２は、これらをアイランド状に区切るメサ形状の構造体であるエミッタメサ領域８３１を構成している。
【００３１】
ここで、ゲート電極２０２は、第一のコレクタ電極２０３とベースメサ領域８３０との平面的な間に設けられたリセス領域８２０内に形成されている。
【００３２】
以上のように構成された本実施形態におけるＢｉ−ＨＦＥＴ１５０の構造上の特徴は次の通りである。
【００３３】
図１（ｂ）の断面図に示されるように、半絶縁性ＧａＡｓ基板１０１上に、ＨＦＥＴ１６０を構成するチャネル層１０２及びコンタクト層１０４が形成され、そのＨＦＥＴ１６０上にＨＢＴ１７０を構成するサブコレクタ層１０７、コレクタ層１０８、ベース層１０９、エミッタ層１１０、エミッタキャップ層１１１及びエミッタコンタクト層１１２がこの順に積層されている。なお、ＨＦＥＴ１６０のコンタクト層１０４は、ＨＢＴ１７０のサブコレクタ層１０７と共通化されていてもよいし、別体であってもよい。
【００３４】
ここで、エミッタコンタクト層１１２及びエミッタキャップ層１１１は、メサ形状に分離されたエミッタメサ領域８３１を形成している。同様に、エミッタ層１１０、ベース層１０９及びコレクタ層１０８は、メサ状に分離されたベースメサ領域８３０を形成している。
【００３５】
また、ＨＢＴ１７０の電極として、エミッタコンタクト層１１２にはエミッタ電極２０５が、ベース層１０９にはベース電極２０４が、サブコレクタ層１０７には第一のコレクタ電極２０３がそれぞれ形成されている。更に、ベースメサ領域８３０と第一のコレクタ電極２０３との間（平面的なの間）には、ＨＦＥＴ１６０のリセス領域８２０が形成され、そのリセス領域８２０には、ゲート電極２０２が形成されている。
【００３６】
また、本実施形態におけるＢｉ−ＨＦＥＴ１５０のレイアウト上の特徴は次の通りである。つまり、図１（ａ）の上面図に示されるように、ＨＦＥＴ１６０のゲート電極２０２は、ベースメサ領域８３０の外周の一部又は全体（ここでは、ベースメサ領域８３０の矩形状の外周（四辺））を平面的に囲むように形成されている。さらに、第一のコレクタ電極２０３は、そのゲート電極２０２の外周の一部又は全体（ここでは、矩形の線状に配置されたゲート電極２０２の外周（四辺））を平面的に囲むように、ゲート電極２０２よりも基板１０１の周縁側に形成されている。これにより、ＨＢＴ１７０とＨＦＥＴ１６０とはレイアウト上の対称性を維持した状態で密に配置されるので、高密度でロスの少ないＢｉ−ＨＦＥＴ１５０が実現される。
【００３７】
さらに、本実施形態におけるＢｉ−ＨＦＥＴ１５０の回路上の特徴は次の通りである。つまり、図１（ｃ）の回路図に示されるように、このＢｉ−ＨＦＥＴ１５０は、出力端子にスイッチ素子が接続された、例えば、中出力のパワーアンプを構成している。ここでは、パワーアンプとして機能するＨＢＴ１７０の出力端子である第一のコレクタ電極２０３が、ＨＦＥＴ１６０のコンタクト層１０４を介してＨＦＥＴ１６０に直接、接続されている。このようなパワーアンプでは、ＨＢＴ１７０は、第一のコレクタ電極２０３から信号を出力し、一方、ＨＦＥＴ１６０は、第一のコレクタ電極２０３と当該パワーアンプの出力端子との間に接続され、第一のコレクタ電極２０３と出力端子との接続をオンオフする。
【００３８】
以上のように、本実施形態におけるＢｉ−ＨＦＥＴ１５０によれば、ＨＢＴ１７０の出力端子に、ＨＦＥＴ１６０からなるスイッチ素子が直接、接続されたパワーアンプを構成することが可能となり、しかも、ＨＦＥＴ１６０にソース電極及びドレイン電極を形成する必要がなくなるので、従来のＢｉ−ＨＦＥＴと比較して、トランジスタ面積を大幅に低減することができる。
【００３９】
さらに、ＨＢＴ１７０とＨＦＥＴ１６０とを接続する配線が不要になるので、特性劣化の要因となる配線抵抗を無くすことができ、Ｂｉ−ＨＦＥＴ１５０の特性が向上される。
【００４０】
なお、本実施形態では、中出力のパワーアンプでのアイソレーションを確保するために３本のゲート電極２０２配置されていたが、ゲート電極の本数は、ＨＢＴ１７０の出力パワーに応じて任意に変えてもよい。
【００４１】
また、上述したＢｉ−ＨＦＥＴ１５０を構成する各層の導電型（ｐ型／ｎ型）については、一例であり、上述と反対の極性であってもよい。
【００４２】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＢｉ−ＨＦＥＴについて説明する。
【００４３】
図２（ａ）は、本発明の第２の実施形態に係るＢｉ−ＨＦＥＴ２５０の上面図である。図２（ｂ）は、同Ｂｉ−ＨＦＥＴ２５０の断面図（図２（ａ）のＡ−Ａ’線における断面図）である。図２（ｃ）は、同Ｂｉ−ＨＦＥＴ２５０の回路図である。このＢｉ−ＨＦＥＴ２５０は、半絶縁性のＧａＡｓからなる基板１０１上に形成されたＨＦＥＴ２６０と、ＨＦＥＴ２６０上に形成されたＨＢＴ２７０とを備える。
【００４４】
なお、本実施形態におけるＢｉ−ＨＦＥＴ２５０は、第１の実施形態におけるＢｉ−ＨＦＥＴ１５０の構成に加えて、第二のコレクタ電極２０１を備える。よって、第１の実施形態と第２の実施形態とでは、図１（ａ）と図２（ａ）とを比べて分かるように、平面的な構造（レイアウト）が異なるだけであり、よって、図１（ｂ）及び（ｃ）と図２（ｂ）及び（ｃ）とを比べて分かるように、断面図における構造及び回路図は同じである。以下、第１の実施形態と同じ構成要素には第１の実施形態と同じ符号を付し、その説明を省略する。
【００４５】
第二のコレクタ電極２０１は、サブコレクタ層１０７に接続された電極であり、サブコレクタ層１０７上における、ベースメサ領域８３０の外周のうち、ゲート電極２０２で囲まれていない領域に形成されている。つまり、図１（ａ）の上面図に示されるように、第二のコレクタ電極２０１は、ベースメサ領域８３０の矩形状の外周（四辺）のうちの一辺に相当する位置に、ベースメサ領域８３０と燐接するように、形成されている。
【００４６】
本実施形態におけるＢｉ−ＨＦＥＴ２５０の回路上の特徴は次の通りである。つまり、図２（ｃ）の回路図に示されるように、このＢｉ−ＨＦＥＴ２５０は、出力端子にスイッチ素子が接続されたパワーアンプを構成している。ここでは、パワーアンプとして機能するＨＢＴ２７０の出力端子である第一のコレクタ電極２０３及び第二のコレクタ電極２０１が、ＨＦＥＴ２６０のコンタクト層１０４を介してＨＦＥＴ２６０に直接、接続されている。このようなパワーアンプでは、ＨＢＴ２７０は、第一のコレクタ電極２０３及び第二のコレクタ電極２０１から信号を出力し、一方、ＨＦＥＴ２６０は、第一のコレクタ電極２０３及び第二のコレクタ電極２０１と当該パワーアンプの出力端子との間に接続され、第一のコレクタ電極２０３及び第二のコレクタ電極２０１と出力端子との接続をオンオフする。
【００４７】
このように、本実施形態におけるＢｉ−ＨＦＥＴ２５０では、サブコレクタ層１０７の上面において、ベースメサ領域８３０の外周のうち、一部の領域にはゲート電極２０２を形成せず、そのようにゲート電極２０２が形成されていない領域に、ベースメサ領域８３０に隣接するように第二のコレクタ電極２０１が形成されている。このようなコレクタ電極２０１により、ＨＢＴ２７０のコレクタに直接、電位を与えることができ、本実施形態におけるＢｉ−ＨＦＥＴ２５０を用いた回路のバリエーションを増やすことができる。つまり、ＨＢＴ２７０の出力端子であるコレクタに各種周辺回路や配線を接続することが容易となり、本実施形態に係るＢｉ−ＨＦＥＴ２５０を用いた応用回路のバリエーションが増す。
【００４８】
（第３の実施形態）
次に、本発明の第３の実施形態に係るＢｉ−ＨＦＥＴについて説明する。
【００４９】
図３（ａ）は、本発明の第３の実施形態に係るＢｉ−ＨＦＥＴ３５０の上面図である。図１（ｂ）は、同Ｂｉ−ＨＦＥＴ３５０の回路図である。このＢｉ−ＨＦＥＴ３５０は、第１の実施形態又は第２の実施形態に係る複数のＢｉ−ＨＦＥＴ（セル３５０ａ〜３５０ｊ）が１チップとして構成された集積回路であり、具体的には、５個／行×２行の計１０個のＨＢＴを配置したマルチセルＨＢＴ構造を有する。各セル３５０ａ〜３５０ｊを構成するＨＢＴのコレクタ電極（第一のコレクタ電極又は第二のコレクタ電極）は共通化（相互に接続）されており、最終的に一つに集められている。たとえば、各セル３５０ａ〜３５０ｊのサブコレクタ層が共通化されている。
【００５０】
第１の実施形態及び第２の実施形態で説明したように、各セル３５０ａ〜３５０ｊにおいて、ＨＢＴのベースメサ領域とコレクタ電極との平面的な間にＨＦＥＴのリセス構造とゲート電極２０２（ここでは、１本のゲート電極）が形成されている。そして、各セル３５０ａ〜３５０ｊのゲート電極２０２は１本に繋がって（相互に接続されて）おり、同時に電位を与えることができるようになっている。つまり、本実施形態におけるＢｉ−ＨＦＥＴ３５０では、複数のセル３５０ａ〜３５０ｊを跨ぐように共通のゲート電極２０２が配置されているので、このゲート電極２０２を用いることで、複数のセル３５０ａ〜３５０ｊを同時に制御することが可能になる。
【００５１】
本実施形態におけるＢｉ−ＨＦＥＴ３５０の回路上の特徴は次の通りである。つまり、図３（ｃ）の回路図に示されるように、このＢｉ−ＨＦＥＴ３５０は、コレクタが共通に接続された複数のＨＢＴと、ゲート電極が共通に接続された複数のＨＦＥＴから構成される。よって、このＢｉ−ＨＦＥＴ３５０は、小さいチップ面積の基板上に高密度実装された、高出力用パワーアンプとして、好適である。
【００５２】
このような本実施形態におけるマルチセルＨＢＴ構造を有するＢｉ−ＨＦＥＴ３５０によれば、第１の実施形態及び第２の実施形態と同様に、チップ面積を増加させず、特性の優れたパワーアンプを形成することが可能となる。
【００５３】
なお、第３の実施形態においても、スイッチ素子として機能するＨＦＥＴについて所望のアイソレーション特性を得るために、ゲート電極２０２として、１本から複数本等の任意の本数のゲート電極を配置することができる。
【００５４】
以上のように、本発明の実施形態に係る半導体装置（Ｂｉ−ＨＦＥＴ）及び電力増幅器（パワーアンプ）によれば、チップ占有面積を大幅に低減しながら、かつ特性の劣化なしに、ＨＢＴとＨＦＥＴとを混載した回路が実現される。
【産業上の利用可能性】
【００５５】
本発明は、一つの基板上にＨＢＴとＨＦＥＴとが混載された半導体装置（Ｂｉ−ＨＦＥＴ）及びＢｉ−ＨＦＥＴを使用したパワーアンプ等の集積回路として、例えば、携帯電話等の通信装置に用いられるマルチバンド用パワーアンプとして、利用することが可能である。
【符号の説明】
【００５６】
１０１、４０１  基板
１０２、４０２  チャネル層
１０４、４０３  コンタクト層
１０７、４０４  サブコレクタ層
１０８、４０５  コレクタ層
１０９、４０６  ベース層
１１０、４０７  エミッタ層
１１１、４０８  エミッタキャップ層
１１２、４０９  エミッタコンタクト層
１５０、２５０、３５０、４５０  Ｂｉ−ＨＦＥＴ
１６０、２６０、４６０  ＨＦＥＴ
１７０、２７０、４７０  ＨＢＴ
２０１  第二のコレクタ電極
２０２、４２５  ゲート電極
２０３、４２２  コレクタ電極（第一のコレクタ電極）
２０４、４２１  ベース電極
２０５、４２０  エミッタ電極
３５０a〜３５０ｊ  セル（Ｂｉ−ＨＦＥＴ）
４２３  ソース電極
４２４  ドレイン電極
４８０  素子分離領域
８２０  リセス領域
８３０  ベースメサ領域
８３１  エミッタメサ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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