(57)【要約】【課題】  出力電圧の上限と下限を規制する２つのしきい値電圧を有するコンパレータを備えたスイッチング・レギュレータにおいて、コンパレータを構成する素子のばらつきによって正常なスイッチング制御が行えなくなるのを回避する。【解決手段】  インダクタに流れる電流をスイッチング制御して入力電圧と異なる電位の電圧を出力するスイッチング電源装置において、インダクタの端子電位を監視し所定の信号を出力する端子電位検出回路と、出力電圧のフィードバック電圧としきい値電圧とを比較するコンパレータと、コンパレータの出力と端子電位検出回路の出力に基づいてスイッチング素子を制御する信号を生成する論理回路とを備え、前記コンパレータは、出力電圧が上昇する期間には第１の電位のしきい値電圧とフィードバック電圧とを比較し、出力電圧が下降する期間には第１の電位よりも低い第２の電位のしきい値電圧とフィードバック電圧とを比較するようにした。【選択図】  図１
2012100376.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、出力のフィードバック電圧に応じて前記駆動用スイッチング素子をオン、オフ制御する信号を生成し出力する制御回路とを備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記制御回路は、前記インダクタの始端側の端子の電位を監視し該端子電位の変化に応じて所定の信号を出力する端子電位検出回路と、出力電圧に比例したフィードバック電圧と所定のしきい値電圧とを比較するコンパレータと、前記コンパレータの出力と前記端子電位検出回路の出力に基づいて前記駆動用スイッチング素子を制御する信号を生成し出力する論理回路と、を備え、
前記コンパレータは、出力電圧が上昇する期間には第１の電位のしきい値電圧と前記フィードバック電圧とを比較し、出力電圧が下降する期間には前記第１の電位よりも低い第２の電位のしきい値電圧と前記フィードバック電圧とを比較して、大小に応じた信号を出力するように構成されていることを特徴とするスイッチング電源装置。
【請求項２】
前記端子電位検出回路は、前記駆動用スイッチング素子がオンされた後前記端子電位が所定の電位まで下がった時に第１の信号を出力し、前記駆動用スイッチング素子がオフされた後前記端子電位が所定の電位まで上がった時に第２の信号を出力し、
前記論理回路は、前記第１の信号および第２の信号に応じて前記駆動用スイッチング素子をオン、オフ駆動させる制御信号を出力するように構成されていることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記論理回路は、前記コンパレータの出力が第１の状態から第２の状態へ変化した時または前記端子電位検出回路より前記第２の信号が出力された時に前記駆動用スイッチング素子をオン状態にさせ、前記コンパレータの出力が第２の状態から第１の状態へ変化した時または前記端子電位検出回路より前記第１の信号が出力された時に前記駆動用スイッチング素子をオフ状態にさせる制御信号を出力するように構成されていることを特徴とすることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
前記第１の電位のしきい値電圧と前記第２の電位のしきい値電圧とを生成可能な分圧回路と、前記コンパレータの出力に応じて前記分圧回路により生成された第１しきい値電圧または第２しきい値電圧のいずれかを選択的に前記コンパレータへ供給する切替えスイッチと、を有するしきい値電圧生成回路を備えることを特徴とする請求項１〜３のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を変換するスイッチング・レギュレータ方式の直流電源装置に関し、特に出力電圧の上限と下限を規制する２つのしきい値電圧を有するコンパレータを備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
直流入力電圧を変換して異なる電位の直流電圧を出力する回路としてスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータがある。かかるＤＣ−ＤＣコンバータには、電池などの直流電源から供給される直流電圧をインダクタ（コイル）に印加して電流を流しコイルにエネルギーを蓄積させる駆動用スイッチング素子と、該駆動用スイッチング素子がオフされているエネルギー放出期間にコイルの電流を整流する整流素子と、上記駆動用スイッチング素子をオン、オフ制御する制御回路を備えたＤＣ−ＤＣコンバータがある。
【０００３】
従来、上記スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータにおいては、出力電圧の大きさを誤差アンプで検出してＰＷＭ（パルス幅変調）制御用のコンパレータまたはＰＦＭ（パルス周波数変調）制御用のコンパレータにフィードバックして、出力電圧が下がると駆動用スイッチング素子のオン時間を長くするようにパルス幅または周波数を制御し、出力電圧が上がると駆動用スイッチング素子のオン時間を短くする制御が行われている。
【０００４】
ＰＷＭ制御では、所定の周波数の三角波を生成する波形生成回路と、出力電圧に応じた電圧と三角波とを比較するＰＷＭコンパレータとを設け、駆動パルスの周期（周波数）を一定にして出力電圧に応じてパルス幅を変化させる。すなわち、負荷が軽くなるとパルス幅は狭くなり、負荷が重くなるとパルス幅を広くする制御が行われる。一方、ＰＦＭ制御では、パルス幅を固定し、負荷が軽くなるとパルスの周波数を下げ、負荷が重くなるとパルスの周波数を上げる制御が行われる。
【０００５】
ところで、ＰＷＭ制御においてもＰＦＭ制御においても、駆動用スイッチング素子がオンされている間は出力電圧が上昇し、オフの間は出力電圧が下がるという変動（リップル）を繰り返す。この出力電圧のリップルは負荷にとって好ましくないため、スイッチング・レギュレータでは、出力電圧のリップルを抑えたいという要求がある。ＰＷＭ制御は、スイッチング周波数を高くすることでリップルを減らすことができる。しかし、負荷が非常に軽くなった場合には、最小パルス幅のパルスで駆動しても出力電圧が上昇してしまう場合が生じることがある。
【０００６】
これ対し、ＰＦＭ制御は、負荷が軽くなると周波数を減らすため軽負荷時の電流を減らすことができるという利点があるが、リップルが大きくなるという不具合がある。なお、出力電圧の変動を抑制するためコンデンサが使用されるが、リップルが大きいとコンデンサの容量値を大きくしなければならない。従って、レギュレータ自身で出力電圧のリップルの低減できるのが望ましい。そこで、ヒステリシスコンパレータを使用したスイッチング・レギュレータにおいて、出力電圧のリップルの低減を図るようにした発明が提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図５〜図７に、特許文献１に開示されているスイッチング・レギュレータを示す。このレギュレータにおいては、図５に示すように、ヒステリシスコンパレータにおけるしきい値電圧（参照電圧）としてＶth1とＶth2を生成する回路を設けている。さらに、このしきい値電圧生成回路は、図６に示すように、Ｖth2をＶth2HとＶth2Lに切り替え可能に構成されている。
【０００９】
かかる構成のレギュレータにおいては、軽負荷時に、ブリーダ抵抗Ｒ１，Ｒ２で分圧されたＶout'がしきい値電圧Ｖth1に達すると、ある遅延時間後に出力トランジスタＭ１，Ｍ２が共にオフの状態になる。そして、その間、Ｖout'が低下し、しきい値電圧Ｖth2Hに達して、所定時間経過したら再度充電放電動作に移行し、Ｖout'を上昇させるという制御が行われる。Ｖth2をＶth2HとＶth2Lに切り替える制御を行うことにより、出力電圧Ｖoutのリップルを低減することができる。
【００１０】
しかしながら、特許文献１の発明では、コンパレータを２つ（ＣＭＰ１,ＣＭＰ２)を使用し、Ｖout'のリップル電圧の上限と下限を制御している。このため、コンパレータを構成する素子の製造ばらつきによっては、本来はＶth1＞Ｖth2の関係が成立するようにしたいものが、Ｖth1＜Ｖth2になる可能性がある。その結果、正常なスイッチング制御が行えなくなるおそれがあるという課題がある。
【００１１】
本発明は上記のような課題に着目してなされたもので、その目的とするところは、出力電圧の上限と下限を規制する２つのしきい値電圧を有するコンパレータを備えたスイッチング電源装置において、コンパレータを構成する素子のばらつきによって正常なスイッチング制御が行えなくなるのを回避することができるようにする技術を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、上記目的を達成するため、
直流電圧が入力される電圧入力端子と負荷が接続される出力端子との間に接続されたインダクタと、前記インダクタに間歇的に電流を流す駆動用スイッチング素子と、出力のフィードバック電圧に応じて前記駆動用スイッチング素子をオン、オフ制御する信号を生成し出力する制御回路とを備え、入力電圧と異なる電位の電圧を出力するスイッチング電源装置であって、
前記制御回路は、前記インダクタの始端側の端子の電位を監視し該端子電位の変化に応じて所定の信号を出力する端子電位検出回路と、出力電圧に比例したフィードバック電圧と所定のしきい値電圧とを比較するコンパレータと、前記コンパレータの出力と前記端子電位検出回路の出力に基づいて前記駆動用スイッチング素子を制御する信号を生成し出力する論理回路と、を備え、
前記コンパレータは、出力電圧が上昇する期間には第１の電位のしきい値電圧と前記フィードバック電圧とを比較し、出力電圧が下降する期間には前記第１の電位よりも低い第２の電位のしきい値電圧と前記フィードバック電圧とを比較して、大小に応じた信号を出力するように構成した。
【００１３】
上記のような手段によれば、複数のコンパレータを使用することなく出力電圧の上限と下限を規制する２つのしきい値電圧Ｖth1，Ｖth2と出力のフィードバック電圧とを比較する電圧比較回路を実現することができ、これによって、本来はＶth1＞Ｖth2の関係が成立するようにしたいものがコンパレータを構成する素子の製造ばらつきによってＶth1＜Ｖth2になってしまって正常なスイッチング制御が行えなくなるような事態が発生するのを回避することができる。
【００１４】
ここで、望ましくは、前記端子電位検出回路は、前記駆動用スイッチング素子がオンされた後前記端子電位が所定の電位まで下がった時に第１の信号を出力し、前記駆動用スイッチング素子がオフされた後前記端子電位が所定の電位まで上がった時に第２の信号を出力し、前記論理回路は、前記第１の信号および第２の信号に応じて前記駆動用スイッチング素子をオン、オフ駆動させる制御信号を出力するように構成する。
これにより、軽負荷時の出力電流が増加してしまうのを回避しつつ出力電圧のリップルを抑えるように駆動用スイッチング素子をオン、オフ駆動させる制御信号を適切なタイミングで生成することができる。
【００１５】
また、望ましくは、前記論理回路は、前記コンパレータの出力が第１の状態から第２の状態へ変化した時または前記端子電位検出回路より前記第２の信号が出力された時に前記駆動用スイッチング素子をオン状態にさせ、前記コンパレータの出力が第２の状態から第１の状態へ変化した時または前記端子電位検出回路より前記第１の信号が出力された時に前記駆動用スイッチング素子をオフ状態にさせる制御信号を出力するように構成する。
これにより、コンパレータの出力が第１の状態になっている期間において駆動用スイッチング素子が連続してオン状態にされる時間を短くして出力電圧の上昇を緩やかにし、出力電圧のリップルを抑えたスイッチング電源装置を実現することができる。
【００１６】
さらに、望ましくは、前記第１の電位のしきい値電圧と前記第２の電位のしきい値電圧とを生成可能な分圧回路と、前記コンパレータの出力に応じて前記分圧回路により生成された第１しきい値電圧または第２しきい値電圧のいずれかを選択的に前記コンパレータへ供給する切替えスイッチと、を有するしきい値電圧生成回路を備えるようにする。
これにより、比較的簡単な回路で、かつ２つのしきい値電圧の大小関係が逆転することがないしきい値電圧生成回路を実現することができる。
【発明の効果】
【００１７】
本発明に従うと、出力電圧の上限と下限を規制する２つのしきい値電圧を有するコンパレータを備えたスイッチング電源装置において、コンパレータを構成する素子のばらつきによって正常なスイッチング制御が行えなくなるのを回避することができるという効果がある。
【図面の簡単な説明】
【００１８】
【図１】本発明を適用したスイッチング・レギュレータの一実施形態を示す回路構成図である。
【図２】実施形態のスイッチング・レギュレータを構成するしきい値電圧生成回路の具体的な回路例を示す回路図である。
【図３】実施形態のスイッチング・レギュレータにおける出力のフィードバック電圧、コンパレータに供給されるしきい値電圧の変化、コイルの端子電圧の変化、各種信号の変化の様子を示すタイミングチャートである。
【図４】しきい値電圧生成回路の他の実施例を示す回路図である。
【図５】ヒステリシスコンパレータを使用した従来のスイッチング・レギュレータの構成例を示す回路構成図である。
【図６】図５のスイッチング・レギュレータにおけるしきい値電圧生成回路およびヒステリシスコンパレータの具体的な回路例を示す回路図である。
【図７】図５のスイッチング・レギュレータにおける軽負荷時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用したスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの一実施形態を示す。
この実施形態のＤＣ−ＤＣコンバータは、インダクタとしてのコイルＬ１、直流入力電圧Ｖｉｎが印加される電圧入力端子ＩＮと上記コイルＬ１の一方の端子との間に接続されコイルＬ１に向かって駆動電流を流し込むＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなる駆動用スイッチング素子Ｍ１、コイルＬ１の一方の端子と接地点の間に接続されたＮチャネルＭＯＳＦＥＴからなる整流用スイッチング素子Ｍ２を備える。
【００２０】
また、本実施形態のＤＣ−ＤＣコンバータは、上記スイッチング素子Ｍ１，Ｍ２をオン、オフ駆動するスイッチング制御回路２０、上記コイルＬ１の他方の端子（出力端子ＯＵＴ）と接地点との間に接続された平滑用コンデンサＣ１を備える。
特に限定されるものではないが、本実施形態では、ＤＣ−ＤＣコンバータを構成する素子のうち、スイッチング制御回路２０は半導体チップ上に形成されて半導体集積回路（電源制御用ＩＣ）として構成し、コイルＬ１とコンデンサＣ１はこのＩＣに設けられている外部端子に外付け素子として接続するように構成することができる。
【００２１】
この実施形態のＤＣ−ＤＣコンバータにおいては、トランジスタＭ１とＭ２を相補的にオン、オフさせるような駆動パルスＧＰ１，ＧＰ２がスイッチング制御回路２０により生成されるようになっており、定常状態では、駆動用トランジスタＭ１がオンされるとコイルＬ１に直流入力電圧Ｖｉｎが印加されて出力端子ＯＵＴへ向かう電流が流されて平滑用コンデンサＣ１が充電される。
【００２２】
また、駆動用トランジスタＭ１がオフされると代わって整流用トランジスタＭ２がオンされ、このオンされた整流用トランジスタＭ２を通してコイルＬ１に電流が流される。そして、例えばスイッチング周期を一定にしてＭ１，Ｍ２の制御端子（ゲート端子）に入力される駆動パルスＧＰ１，ＧＰ２の周波数、パルス幅が出力電圧に応じて制御されることで、直流入力電圧Ｖｉｎを降圧した直流出力電圧Ｖoutが発生される。
【００２３】
スイッチング制御回路２０は、出力端子ＯＵＴと接地点との間に直列に接続され抵抗比で出力電圧Ｖoutを分圧するブリーダ抵抗Ｒ１１，Ｒ１２と、該抵抗によって分圧された電圧（出力フィードバック電圧）Ｖout’としきい値電圧Ｖｔｈとを比較して大小に応じた電圧を出力するコンパレータ２１、該コンパレータ２１での比較動作に使用されるしきい値電圧Ｖｔｈを生成するしきい値電圧生成回路２２とを有する。
【００２４】
さらに、スイッチング制御回路２０は、コイルＬ１の出力端子と反対側の端子（以下、コイル始端と称する）の電位ＬＸを検出するＬＸ電位検出回路２３と、該検出回路２３の出力と上記コンパレータ２１の出力に基づいて、スイッチング素子Ｍ１，Ｍ２をオン、オフ制御するための信号Ｓ１を生成するロジック回路２４と、該ロジック回路２４の出力信号Ｓ１に基づいて互いのオン期間が重ならないようにスイッチング素子Ｍ１，Ｍ２をオン、オフさせるゲート駆動信号ＧＰ１，ＧＰ２を生成して出力するドライバ回路２５を有する。なお、特許請求の範囲においては、上記ロジック回路２４もしくはロジック回路２４とドライバ回路２５に設けられている論理機能とを合わせたものを、論理回路と称する。
【００２５】
図２には、上記しきい値電圧生成回路２２の具体的な回路例が示されている。
本実施例のしきい値電圧生成回路２２は、基準となる電圧Ｖrefが印加される基準電位点と接地点との間に直列に接続され抵抗比で基準電圧Ｖrefを分圧してしきい値電圧ＶthH，ＶthLを生成する抵抗Ｒ１，Ｒ２，Ｒ３と、抵抗Ｒ１，Ｒ２，Ｒ３により分圧生成された電圧ＶthHまたはＶthLをコンパレータ２１の反転入力端子へ伝達するスイッチング素子ＳＷ１，ＳＷ２とを備えている。そして、上記スイッチング素子ＳＷ１，ＳＷ２を、コンパレータ２１の出力信号Ｓ２とそれをインバータＩＮＶで反転した信号によって相補的にオンまたはオフ状態に制御することにより、ＶthHまたはＶthLのいずれか一方を選択してコンパレータ２１の反転入力端子へ伝達するように構成されている。コンパレータ２１の反転入力端子へ伝達されたしきい値電圧をＶth’と記す。
【００２６】
次に、上記のように構成されたしきい値電圧生成回路２２を有する本実施形態のＤＣ−ＤＣコンバータの動作を、図３のタイミングチャートを用いて説明する。
まず、コンパレータ２１の反転入力端子へ伝達されたしきい値電圧をＶth’としてＶthLが選択され、スイッチング素子Ｍ１がオフ、Ｍ２がオンされて出力電圧Ｖoutが下がっている状態（図３の期間Ｔ１）から考える。この場合、Ｖoutの降下に伴ってブリーダ抵抗Ｒ１１，Ｒ１２によって分圧された電圧Ｖout’も徐々に降下する。
【００２７】
そして、Ｖout’がＶthLよりも低くなった時点（図３のタイミングｔ１）で、コンパレータ２１の出力Ｓ２がハイレベルからロウレベルに変化する。すると、ロジック回路２４は信号Ｓ１をハイレベルに変化させ、スイッチング素子Ｍ１をオフからオンへ、またＭ２をオンからオフへ切り替える。これにより、コイル始端の電位ＬＸが一旦入力電圧Ｖｉｎに近い電位まで立ち上がる。また、このときコンパレータ２１の出力Ｓ２により、スイッチング素子ＳＷ２がオフにされ、代わってＳＷ１がオンにされ、コンパレータ２１の反転入力端子へ伝達されるしきい値電圧をＶth’がＶthLからＶthHに切り替わる。
【００２８】
その後、コイル始端の電位ＬＸが徐々に降下し、ある電位まで下がると、ＬＸ電位検出回路２３がワンショットパルスCLOCK1を出力する（タイミングｔ２）。すると、ロジック回路２４は信号Ｓ１をロウレベルに変化させ、スイッチング素子Ｍ１をオンからオフへ、またＭ２をオフからオンへ切り替える。
これにより、コイル始端の電位ＬＸが一旦回路の基準電位としての接地電位（０Ｖ）よりも低い電位まで立ち下がる。その後、コイル始端の電位ＬＸが徐々に上昇し、０Ｖ（コイル電流ＩL＝０）まで上がると、ＬＸ検出回路２３がワンショットパルスCLOCK2を出力する（タイミングｔ３）。すると、ロジック回路２４は信号Ｓ１をハイレベルに変化させ、スイッチング素子Ｍ１をオフからオンへ、またＭ２をオンからオフへ切り替える。これにより、コイル始端の電位ＬＸが一旦入力電圧Ｖｉｎに近い電位まで立ち上がる。
【００２９】
その後、コイル始端の電位ＬＸが徐々に降下し、ある電位まで下がると、ＬＸ検出回路２３がワンショットパルスCLOCK1を出力する（タイミングｔ４）。すると、ロジック回路２４は信号Ｓ１をロウレベルに変化させ、スイッチング素子Ｍ１をオンからオフへ、またＭ２をオフからオンへ切り替える。これにより、コイル始端の電位ＬＸが一旦接地電位（０Ｖ）よりも低い電位まで立ち下がる。その後、コイル始端の電位ＬＸが徐々に上昇し、ある接地電位（０Ｖ）まで上がると、ＬＸ検出回路２３がワンショットパルスCLOCK2を出力する（タイミングｔ５）。
【００３０】
上記のような動作を繰り返しているうちに、出力電圧Ｖoutおよび分圧電圧Ｖout’が徐々に上昇して、そのときのしきい値電圧Ｖth’（＝ＶthH）に達すると、コンパレータ２１の出力Ｓ２がロウレベルからハイレベルに変化する（タイミングｔ６）。すると、ロジック回路２４は信号Ｓ１をロウレベルに変化させ、スイッチング素子Ｍ１をオンからオフへ、またＭ２をオフからオンへ切り替える。
これにより、コイル始端の電位ＬＸが接地電位近傍まで立ち下がる。また、このときコンパレータ２１の出力Ｓ２により、スイッチング素子ＳＷ１がオフにされ、代わってＳＷ２がオンにされ、コンパレータ２１の反転入力端子へ伝達されるしきい値電圧をＶth’がＶthHからＶthLに切り替わる。
【００３１】
また、その後、ＬＸ検出回路２３からワンショットパルスCLOCK2が出力されると（タイミングｔ７）、ドライバ回路２５から出力されるゲート制御信号ＧＰ２がロウレベルに変化して、接地点側のスイッチング素子Ｍ２をオフさせる。また、スイッチング素子Ｍ１は直前のオフ状態を維持するよう、ゲート制御信号ＧＰ１はハイレベルのままとする。
その結果、出力電圧Ｖoutおよび分圧電圧Ｖout’が下降を続けるとともに、コイル始端の電位ＬＸは接地電位の近傍に保持される（図３の期間Ｔ２）。そして分圧電圧Ｖout’が再びＶthLよりも低くなった時点（タイミングｔ８）で、コンパレータ２１の出力Ｓ２がハイレベルからロウレベルに変化して、動作説明を開始した状態にと同じになる。その後、上述した動作を繰り返すことによって、レギュレータは所定のリップルの範囲内でほぼ一定の出力電圧Ｖoutを出力することとなる。
【００３２】
上記のように本実施形態のＤＣ−ＤＣコンバータは、一つのコンパレータで出力電圧の上限と下限を規制することができ、図６に示すレギュレータのように、２つのコンパレータを用いる必要がないため、コンパレータを構成する素子のばらつきによって、本来はＶth1＞Ｖth2の関係が成立するようにしたいものが、Ｖth1＜Ｖth2になって正常なスイッチング制御が行えなくなるような不具合が発生するおそれがないという利点がある。
なお、ＬＸ検出回路２３からワンショットパルスを出力する代わりに、同一のタイミングで変化し立ち上がりもしくは立ち下がりに意義を有する信号を出力するように構成しても良い。
【００３３】
図４には本実施形態のＤＣ−ＤＣコンバータにおけるしきい値電圧生成回路２２の他の回路例を示す。図４に示すしきい値電圧生成回路２２は、２つのしきい値電圧ＶthH，ＶthLを発生する分圧抵抗Ｒ１〜Ｒ３のうち、Ｒ２’と並列にスイッチング素子ＳＷ０を設け、コンパレータ２１の出力（もしくはそれをインバータで反転した信号）で該スイッチング素子ＳＷ０をオン、オフ制御するようにしたものである。
この実施例のしきい値電圧生成回路２２は、図２のしきい値電圧生成回路２２と同様に、コンパレータ２１の出力がハイレベルの時はスイッチング素子ＳＷ０がオンされることで低いしきい値電圧ＶthLをコンパレータ２１の反転入力端子へ供給する。また、コンパレータ２１の出力がロウレベルの時はスイッチング素子ＳＷ０がオフされることで高いしきい値電圧ＶthHをコンパレータ２１の反転入力端子へ供給することができる。なお、しきい値電圧生成回路２２は、図２や図４のような抵抗分圧回路に限定されるものでなく、例えばツェナーダイオードのツェナー電圧などを使用してしきい値電圧ＶthL，ＶthHを生成するものであっても良い。
【００３４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態ではコイルの始端と接地点との間に接続される整流素子としてＭＯＳトランジスタからなるスイッチング素子Ｍ２を使用したが、ダイオードを使用するようにしても良い。
【００３５】
また、前記実施形態では、スイッチング素子Ｍ１，Ｍ２として電源制御用ＩＣと同一の半導体チップ上に形成されたオンチップの素子を使用するようにしたものを説明したが、電源制御用ＩＣと別個に形成された外付け素子を使用するように構成しても良い。さらに、出力電圧を分圧する抵抗Ｒ１１，Ｒ１２についてもチップ上に形成したものを示したが、分圧抵抗Ｒ１，Ｒ２を外付け素子とし、外部で分圧された電圧をＩＣに設けたフィードバック端子に印加するように構成しても良い。
【００３６】
以上の説明では、本発明を降圧型のＤＣ−ＤＣコンバータに適用した例を説明したが、本発明はそれに限定されるものではなく、昇圧型あるいは負電圧を発生する反転型のＤＣ−ＤＣコンバータなどにも適用することができる。
【符号の説明】
【００３７】
２０  スイッチング制御回路
２１  コンパレータ
２２  しきい値電圧生成回路
２３  ＬＸ電位検出回路
２４  ロジック回路
２５  ドライバ回路
Ｒ１，Ｒ２，Ｒ３  分圧抵抗
Ｌ１  コイル（インダクタ）
Ｃ１  平滑用コンデンサ
Ｍ１  駆動用スイッチング素子
Ｍ２  同期整流用スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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