(57)【要約】【課題】電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現する。【解決手段】ゲート絶縁膜３０は、３−５族化合物半導体のチャネル層２０の第１面のゲート領域に形成される。ソースコンタクト層３４およびドレインコンタクト層３８は、チャネル層２０の第１面にゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成される。裏面絶縁膜５０は、チャネル層２０の第１面と反対側の第２面側に形成される。ソース下面電極５２は、裏面絶縁膜５０のチャネル層２０と反対の面側に、ソースコンタクト層３４と対向する領域に形成される。【選択図】図１
2012060082.tif 000002
【特許請求の範囲】
【請求項１】
３−５族化合物半導体のチャネル層と、
前記チャネル層の第１面のゲート領域に形成されたゲート絶縁膜と、
前記チャネル層の前記第１面に、ゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成されたドレインコンタクト層およびソースコンタクト層と、
前記チャネル層の前記第１面と反対側の第２面側に形成された裏面絶縁膜と、
前記裏面絶縁膜の前記チャネル層と反対の面側に、前記ソースコンタクト層と対向する領域に形成されるソース下面電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
ソースコンタクト層からゲート端部に至る任意の範囲に渡って、裏面絶縁膜のチャネル層と反対の面に電極を配置することにより、ソース側に高キャリア濃度領域が形成可能に構成されるとともに、ソース側の高キャリア濃度領域とゲート電極とのオーバーラップの有無およびその長さを自由に設計可能であることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
ＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００９年版のロードマップによると、今後のトランジスタに要求される特性を満たすためには、高移動度チャネル材料として、ＮチャンネルではIII−Ｖ属系の化合物半導体、Ｐチャンネルではゲルマニウム（Ge）の必要性が指摘されている。
【０００３】
化合物半導体を用いた電界効果トランジスタ構造の高電流化にはソース領域でのキャリア濃度の上昇が必要であることが複数の研究機関によるシミュレーションによって予測されている。ソースキャリア濃度の向上のためにはシリコンデバイスで一般的であるイオン打ち込み法による高濃度ドーピングに加えて、III−Ｖ族デバイスにより適していると考えられる分子線エピタキシー法や有機金属気相成長法を用いた再成長プロセスや、金属をソースに用いるメタルソース等が提案され、そのデバイス動作が報告されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方でこれらの手法は高温処理を必要とし集積プロセスへの導入に課題が残ることや、結晶成長の導入による高コスト化、金属/半導体界面へのショットキー障壁の形成によるキャリア注入能力の劣化などの課題がある。
【０００５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、電界効果トランジスタに関する。この電界効果トランジスタは、３−５（III-Ｖ）族化合物半導体のチャネル層と、チャネル層の第１面のゲート領域に形成されたゲート絶縁膜と、チャネル層の第１面に、ゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成されたドレインコンタクト層およびソースコンタクト層と、チャネル層の第１面と反対側の第２面側に形成された裏面絶縁膜と、裏面絶縁膜のチャネル層と反対の面側に、ソースコンタクト層と対向する領域に形成されるソース下面電極と、を備える。
【０００７】
この態様によると、ソース下面電極に適切な電位を与えることにより、キャリア濃度の高いソース領域（高濃度ソース領域）を形成することができ、キャリア濃度を改善することができる。この構造は、現在提案されているさまざまな技術と比較してプロセスへの負荷が小さく、イオン打ち込み法・再成長法と比べてコスト面での優位性が得られ、金属ソース構造を用いる技術と比べて、ショットキー障壁を介さないためキャリア注入能力の増加といった効果を得ることができる。
加えてソース下面電極の設計により高濃度ソース領域とゲート電極のオーバーラップ長を任意に変更することができる。これによりオーバーラップ形成によるオン状態でのアクセス抵抗の低減とそれに伴う駆動電流の向上が可能となり、同時に起こるゲート寄生容量の増加による充電遅延や障壁低下に由来するオフリーク電流に関わるトレードオフに対しても、デバイスの用途ごとに最適な構造の形成が容易に可能となる。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明のある態様によれば、プロセス面での負荷を抑えつつ、電界効果トランジスタにおけるソースの高キャリア濃度化を実現できる。さらにゲート電極と高濃度ソース領域のオーバーラップ長の制御による特性の向上が可能である。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る半導体デバイス（Ｎチャンネル電界効果トランジスタ）の構造を示す断面図である。
【図２】図２（ａ）〜（ｆ）は、図１の半導体デバイスの製造方法を示す図である。
【図３】図３（ａ）〜（ｆ）は、図１の半導体デバイスの製造方法を示す図である。
【図４】図４（ａ）は、図１の半導体デバイスのソース領域のバンド構造の模式図を、図４（ｂ）は、ソース下面電極が設けられない一般的なＦＥＴのソース領域のバンド構造の模式図を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１２】
図１は、実施の形態に係る半導体デバイス（Ｎチャンネル電界効果トランジスタ）１００の構造を示す断面図である。この半導体デバイス１００は、基板２と、その上に張り合わされたＦＥＴ１０とで構成される。
【００１３】
基板２は、たとえばシリコン基板である。基板２の上には、接合レイヤ４を介して、ＦＥＴ１０が接合される。接合レイヤ４は、たとえばＢＣＢ（benzocyclobutene）接着剤であり、後述のプロセスを経て形成されたＦＥＴ１０を、基板２の上に固着せしめる。
【００１４】
ＦＥＴ１０は、チャネル層２０、ゲート絶縁膜３０、ゲート電極３２、ソースコンタクト層３４、ソース電極３６、ドレインコンタクト層３８、ドレイン電極４０、裏面絶縁膜５０、ソース下面電極５２を備える。
【００１５】
チャネル層２０は、積層された上側閉じ込め層２２、チャネル層２４、下側閉じ込め層２６を備える。チャネル層２４には高電子移動度材料、具体的にはIII−Ｖ属化合物半導体であるインジウムガリウム砒素（InGaAs）やインジウム砒素（InAs)などを用いる。上側閉じ込め層２２および下側閉じ込め層２６には、インジウムリン（InP）やインジウムアルミニウム砒素（InAlAs）などが利用される。上側閉じ込め層２２は、チャネル真性部のリセス構造を形成する為のウエットエッチングにおけるエッチストップ層として機能する。また上側閉じ込め層２２およびチャネル層２４は、チャネル内キャリア分布と絶縁膜/半導体界面におけるラフネスやトラップ電荷に起因する散乱を抑制し、チャネル内のキャリア走行速度を向上させる役割を有する。
【００１６】
チャネル層２０の上面（第１面）のゲート領域にはゲート絶縁膜３０が形成される。ゲート絶縁膜３０の上層には、ゲート電極３２が形成される。また、チャネル層２０の下面（第２面）側には、裏面絶縁膜５０が形成される。ゲート絶縁膜３０および裏面絶縁膜５０は、Ｈｉｇｈ−Ｋゲート絶縁膜であってもよい。
【００１７】
チャネル層２０の上面には、ゲート領域Ｇを挟むように配置されるソース領域Ｓおよびドレイン領域Ｄそれぞれには、ソース電極３６とドレイン電極４０が形成される。ソース電極３６とチャネル層２０の間、ドレイン電極４０とチャネル層２０の間にはそれぞれ、ソースコンタクト層３４、ドレインコンタクト層３８が形成される。ソースコンタクト層３４およびドレインコンタクト層３８は、高濃度ドーピングされた材料、たとえばインジウムガリウム砒素（n+-InGaAs）などで構成される。
【００１８】
ソース下面電極５２は、裏面絶縁膜５０の下面、つまりチャネル層２０と反対の面側のソース電極３６と対向する領域に形成される。このソース下面電極５２はゲート電極３２との位置関係を位置合わせ精度に従う任意の位置に形成可能であり、そのチャネル方向の長さＬ、すなわちゲート電極３２の基部とのオーバーラップ長ＬＯＬＰも任意に設計しうる。ソース下面電極５２としては、金、クロムなど、適切な金属材料を用いることができる。
【００１９】
以上が半導体デバイス１００の構成である。続いてその製造方法を説明する。
図２（ａ）〜（ｆ）および図３（ａ）〜（ｆ）は、図１の半導体デバイス１００の製造方法を示す図である。
図２（ａ）は、基板構造の断面を示す。ＩｎＰのウエハ（支持基板）３の深い領域から浅い領域に向かって、コンタクト層３４、３８、チャネル層２０、キャップ層６０が順に形成される。各層の形成は公知の技術を用いればよく、特に限定されない。図２（ａ）〜（ｃ）では、図１と上下が反転していることに留意されたい。
【００２０】
続いて図２（ｂ）に示すようにキャップ層６０がエッチングあるいは研磨によって除去される。これによりチャネル層２０が表面に現れる。続いて図２（ｃ）に示すように、チャネル層２０の上面に裏面絶縁膜５０が形成される。
【００２１】
続いて図２（ｄ）に示すように、裏面絶縁膜５０の上にソース下面電極５２が形成される。図２（ｄ）に示される構造体が、ソース下面電極５２側を接合面として、接合レイヤ４を介して基板２に貼り合わされ、図２（ｅ）の構造体が得られる。続いてウエハ３の薄層化が行われ、図２（ｆ）に示すようにコンタクト層３４、３８が露出する。
【００２２】
図３（ａ）に移る。隣接するＦＥＴを分離（素子分離）するために、コンタクト層３４、３８およびチャネル層２０の外周部分がエッチングされる。続いて図３（ｂ）に示すように、ゲート領域のコンタクト層３４、３８がチャネル層２０の深さまでエッチングされる（チャネル出し）。続いて図３（ｃ）に示すように、ＦＥＴ全体を覆うように、ゲート絶縁膜３０が堆積される。続いて図３（ｄ）に示すように、ゲート領域のゲート絶縁膜３０の上面にゲート電極３２が蒸着によって形成される。続いて図３（ｅ）に示すように、ゲート絶縁膜３０のソース領域、ドレイン領域にコンタクト孔６２、６４が形成される。続いて図３（ｆ）に示すように、コンタクト孔６２、６４の上部に、蒸着によってソース電極３６、ドレイン電極４０が形成される。
以上が半導体デバイス１００の製造方法である。
【００２３】
続いて図１の半導体デバイス１００の利点を説明する。図４（ａ）は、図１の半導体デバイス１００のソース領域のバンド構造の模式図を、図４（ｂ）は、ソース下面電極５２が設けられないＦＥＴのソース領域のバンド構造の模式図を示す。ＥＦ（ＢＳ）は、ソース下面電極５２のフェルミ準位を、ＥＦ（Ｓ）はソース領域のフェルミ準位を示す。
【００２４】
まず図４（ｂ）を参照する。従来のデバイス構造では、ワイドギャップ層である上側閉じ込め層２２によって、ソースコンタクト層３４からチャネル層２４へのキャリア（電子）注入が阻害される。
【００２５】
続いて図４（ａ）を参照し、図１の半導体デバイス１００について説明する。ソース下面電極５２に適切な電圧を印加し、ソース電極３６とソース下面電極５２の間を電圧ＶＢＳにてバイアスすると、ソース領域におけるコンタクトが低下し、ソースコンタクト層３４の下部のチャネル層２４に高いキャリア濃度が誘発され、高濃度電子蓄積層を形成することができる。
【００２６】
このように図１の半導体デバイス１００によれば、ソース領域のキャリア濃度が高まることにより、ＦＥＴ単体の電流駆動能力が向上し、それにともないカットオフ周波数を高めることができる。
【００２７】
また、ＣＭＯＳ論理回路をはじめとする一般的なｎ型ＦＥＴにおいて、ソースは接地されるのが一般的である。したがってソース電極３６とソース下面電極５２の間は、常にバイアス電圧ＶＢＳでバイアスされることになり、電荷の充放電による容量性遅延の影響を受けないという利点もある。
【００２８】
さらに、ＢＣＢ接合レイヤ４を用いた貼り合わせは支持基板を問わないことから、Ｓｉ基板上への貼り合わせによる転写が可能であり、異種材料集積化プロセスとしても応用できる。
またソース下面電極５２を形成する際には、ソース領域、ゲート領域、ドレイン領域に対する位置合わせが重要であるところ、この位置合わせとしてはデバイス層を越えての電極のＳＥＭ観察が可能であることから、電子ビーム等によるアライメント技術に対応しているといえる。
【００２９】
まとめると、実施の形態に係る半導体デバイス１００によれば、ソース下面電極５２に適切な電位を与えることにより、キャリア濃度を改善することができる。この構造は、現在提案されているさまざまな技術と比較してプロセスへの負荷が小さく、イオン打ち込み法・再成長法と比べてコスト面での優位性が得られ、金属ソース構造を用いる技術と比べて、ショットキー障壁を介さないためキャリア注入能力の増加といった効果を得ることができる。
【００３０】
またゲート電極３２に対してソース下面電極５２の位置、長さＬを最適化することで、高駆動能力と寄生容量・待機電力のトレードオフに対する良好な制御性を実現することができる。具体的には、チャネル方向の長さＬを長くしてゲート電極３２（ゲート領域）とのオーバーラップ量を大きくすれば、ゲート寄生容量の増加による充電遅延や障壁低下に由来するオフリーク電流の増大と引き替えに、トランジスタのオン状態でのアクセス抵抗の低減とそれに伴う駆動電流の向上が可能となる。反対にオーバーラップ量を小さくした場合には、アクセス抵抗の低減という効果は減少するが、それと引き替えに、ゲート寄生容量の低下、オフリーク電流の減少という効果を得ることができる。つまり、デバイスの用途ごとに最適な構造の形成が容易に可能となる。
【００３１】
さらに裏面加工貼り合わせ技術は、シリコン基板上への集積技術としても魅力的であり現在注目を集めている高移動度材料の論理回路応用にも繋がる。
【００３２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３３】
ソース下面電極５２と同様の電極（ドレイン裏面電極）を、ドレイン電極４０の裏面側にもさらに設けてもよい。
【００３４】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００３５】
１００…半導体デバイス、２…基板、３…ウエハ、４…接合レイヤ、１０…ＦＥＴ、２０…チャネル層、２２…上側閉じ込め層、２４…チャネル層、２６…下側閉じ込め層、３０…ゲート絶縁膜、３２…ゲート電極、３４…ソースコンタクト層、３６…ソース電極、３８…ドレインコンタクト層、４０…ドレイン電極、５０…裏面絶縁膜、５２…ソース下面電極、６０…キャップ層。
【図１】
2012060082.tif 000003
【図２】
2012060082.tif 000004
【図３】
2012060082.tif 000005
【図４】
2012060082.tif 000006