(57)【要約】【課題】撮像信号のダイナミックレンジの低下を抑制することができる撮像装置を提供する。【解決手段】出力レベル低下画素検出部109は、撮像信号の出力レベルが本来飽和に近いレベルであって、電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、撮像信号の出力レベルが低下する画素を検出する。差分回路113は、光信号生成回路107が生成する光信号と、光ノイズ信号生成回路108が生成する光ノイズ信号との差分処理を行い、撮像信号を生成する。差分処理制御部111は、検出部によって検出された画素についての差分回路113による差分処理を制御する。【選択図】図１
2012070056.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換して蓄積する光電変換部、前記信号電荷を保持する電荷保持部、前記光電変換部に蓄積された前記信号電荷を前記電荷保持部に転送する転送部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、および前記電荷保持部の電位を初期化するリセット部を有し、２次元状に配列された複数の画素と、
第１の期間において、前記電荷保持部を初期化した後の前記画素信号である第１の画素リセット信号と、前記信号電荷を前記電荷保持部に転送した後の前記画素信号である画素光信号とを前記画素から読み出し、前記第１の期間と同じ長さの第２の期間において、前記電荷保持部を初期化した後の前記画素信号である第２の画素リセット信号と、当該画素リセット信号の読み出し後の前記信号電荷を前記電荷保持部に転送しない状態の前記画素信号である画素ノイズ信号とを前記画素から読み出す制御を行い、且つ、前記第１の画素リセット信号を読み出してから前記画素光信号を読み出すまでの期間の長さと、前記第２の画素リセット信号を読み出してから前記画素ノイズ信号を読み出すまでの期間の長さとが各画素で同じになるように制御を行う読み出し制御部と、
前記第１の画素リセット信号と前記画素光信号との差分処理を行い、光信号を生成する第１の差分処理部と、
前記第２の画素リセット信号と前記画素ノイズ信号との差分処理を行い、光ノイズ信号を生成する第２の差分処理部と、
前記光信号と前記光ノイズ信号との差分処理を行い、撮像信号を生成する第３の差分処理部と、
前記撮像信号の出力レベルが本来飽和に近いレベルであって、前記電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、前記撮像信号の出力レベルが低下する画素を検出する検出部と、
前記検出部によって検出された画素についての前記第３の差分処理部による差分処理を制御する差分処理制御部と、
を有することを特徴とする撮像装置。
【請求項２】
前記検出部は、前記第２の画素リセット信号と前記画素ノイズ信号との差分処理により生成された前記光ノイズ信号のレベルが任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記検出部は、前記第１の画素リセット信号と前記画素光信号との差分処理により生成された前記光信号のレベルが、飽和出力レベルに近い任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記差分処理制御部は、前記検出部が検出した画素に関しては、前記光信号と前記光ノイズ信号との差分処理を行わずに前記光信号を前記撮像信号として出力するよう、前記第３の差分処理部を制御することを特徴とする請求項２または請求項３に記載の撮像装置。
【請求項５】
前記差分処理制御部は、前記検出部が検出した画素に関しては、前記光信号と前記光ノイズ信号との差分処理を行った結果である信号を、飽和出力レベルに近い任意の出力レベルの信号に置き換えて前記撮像信号として出力するよう、前記第３の差分処理部を制御することを特徴とする請求項２または請求項３に記載の撮像装置。
【請求項６】
入射光を信号電荷に変換して蓄積する光電変換部、前記信号電荷を保持する電荷保持部、前記光電変換部に蓄積された前記信号電荷を前記電荷保持部に転送する転送部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、および前記電荷保持部の電位を初期化するリセット部を有し、２次元状に配列された複数の画素と、
第１の期間において、前記電荷保持部を初期化した後の前記画素信号である画素リセット信号を前記画素から読み出し、前記第１の期間と同じ長さの第２の期間において、当該画素リセット信号の読み出し後の前記信号電荷を前記電荷保持部に転送した後の前記画素信号である画素光信号を前記画素から読み出す制御を行い、且つ、前記画素リセット信号を読み出してから前記画素光信号を読み出すまでの期間の長さが各画素で同じになるように制御を行う読み出し制御部と、
前記画素リセット信号と前記画素光信号との差分処理を行い、撮像信号を生成する差分処理部と、
前記撮像信号の出力レベルが本来飽和に近いレベルであって、前記電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、前記撮像信号の出力レベルが低下する画素を検出する検出部と、
前記検出部によって検出された画素についての前記差分処理部による差分処理を制御する差分処理制御部と、
を有することを特徴とする撮像装置。
【請求項７】
前記検出部は、前記画素リセット信号のレベルが任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記検出部は、前記画素光信号のレベルが、飽和出力レベルに近い任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする請求項６に記載の撮像装置。
【請求項９】
前記差分処理制御部は、前記検出部が検出した画素に関しては、前記画素リセット信号と前記画素光信号との差分処理を行わずに前記画素光信号を前記撮像信号として出力するよう、前記差分処理部を制御することを特徴とする請求項７または請求項８に記載の撮像装置。
【請求項１０】
前記差分処理制御部は、前記検出部が検出した画素に関しては、前記画素リセット信号と前記画素光信号との差分処理を行った結果である信号を、飽和出力レベルに近い任意の出力レベルの信号に置き換えて前記撮像信号として出力するよう、前記差分処理部を制御することを特徴とする請求項７または請求項８に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、2次元状に配列された画素を有し、画素から出力された画素信号を処理する、デジタルスチルカメラ、デジタルビデオカメラなどの撮像装置に関する。
【背景技術】
【０００２】
近年、周辺回路をオンチップ化できるMOS型固体撮像素子の性能向上はめざましく、普及が進んできている。MOS型固体撮像素子では現在、動作方式としてローリングシャッタ方式が主流である。このローリングシャッタ方式では、画素が2次元状に配置された画素アレイにおいて、各画素への信号電荷の蓄積と画素信号の読み出しを行順次に行うため、移動する被写体を撮像した場合に、像にゆがみが生じる等の問題があった。この問題を解決するために、近年、動作方式としてグローバルシャッタ方式が考案されている。このグローバルシャッタ方式では、画素が2次元状に配置された画素アレイにおいて、各画素への信号電荷の蓄積と画素信号の読み出しを全画素一括で行うため、ローリングシャッタ方式のように、移動する被写体を撮像した場合に像にゆがみが生じるという問題はない。
【０００３】
このグローバルシャッタ方式による画素信号の読み出し方法として、例えばフォトダイオード（PD）における信号電荷の蓄積を全画素一括で行い、その信号電荷を電荷保持部（FD）へ全画素一括で転送し、画素が2次元状に配置された画素アレイにおいて、電荷保持部（FD）に転送した信号電荷に基づく画素信号を行順次に読み出すという方法がある。しかし、この方法では、電荷保持部（FD）において信号電荷を読み出しタイミングまで保持する必要があり、その保持期間中に電荷保持部（FD）で発生した不要電荷または電荷保持部（FD）に漏れこんだ不要電荷によって画素信号が劣化してしまうという問題がある。
【０００４】
そこで、特許文献1では以下のような画素信号の読み出し方法が開示されている。図9は、特許文献1に開示された画素信号の読み出し方法を模式的に示している。図9の縦軸は、行方向及び列方向の2次元状に配置された画素の行位置を示し、横軸は時間を示している。
【０００５】
まず、フォトダイオード（PD）及び電荷保持部（FD）が全画素一括でリセットされ（図9：PD/FDリセットタイミング(1)）、このリセット時の画素信号である画素リセット信号（FDリセット信号）が行順次に各画素から読み出される（図9：FDリセット信号読み出しタイミング）。画素リセット信号（FDリセット信号）の読み出しを開始してから全画素の画素リセット信号（FDリセット信号）の読み出しが終了するまでの期間がFDリセット信号読み出し期間（第1の期間）である。
【０００６】
全画素の画素リセット信号（FDリセット信号）の読み出しが終了すると、フォトダイオード（PD）が全画素一括でリセットされ（図9：PD/FDリセットタイミング(2)）、フォトダイオード（PD）における信号電荷の蓄積が開始される。所定の時間が経過すると、フォトダイオード（PD）に蓄積された信号電荷が電荷保持部（FD）へ全画素一括で転送される（図9：PDからFDへの転送タイミング）。その後、電荷保持部（FD）に蓄積された信号電荷に基づく画素光信号（PD+FD信号）が行順次に各画素から読み出される（図9：PD+FD信号読み出しタイミング）。
【０００７】
画素光信号（PD+FD信号）の読み出しを開始してから全画素の画素光信号（PD+FD信号）の読み出しが終了するまでの期間がPD+FD信号読み出し期間（第2の期間）である。FDリセット信号読み出し期間とPD+ FD信号読み出し期間の長さは同じである。また、全画素について、画素リセット信号（FDリセット信号）の読み出しから画素光信号（PD+FD信号）の読み出しまでの期間の長さは同じである。
【０００８】
図10は、画素の回路構成を示している。フォトダイオードPDは、入射光を信号電荷に変換（光電変換）して蓄積する光電変換素子である。電荷保持部FDは信号電荷を保持する。転送トランジスタTXは、フォトダイオードPDで発生した信号電荷を電荷保持部FDに転送するためのトランジスタである。リセットトランジスタRSTは、フォトダイオードPD及び電荷保持部FDの電位をリセット（初期化）するためのトランジスタである。
【０００９】
増幅トランジスタSFは、電荷保持部FDの電圧レベルを増幅して読み出すためのトランジスタである。増幅トランジスタSFのゲート端子が入力部となる。選択トランジスタSELは、画素を選択し、増幅トランジスタSFの出力である画素信号を垂直信号線に出力するためのトランジスタである。フォトダイオードPD以外は遮光されている。
【００１０】
電源線21は、各画素に電源電圧VDDを供給するものであり、リセットトランジスタRSTのドレイン端子及び選択トランジスタSELのドレイン端子に電気的に接続されている。転送線22は、1行分の画素のフォトダイオードPDで発生した信号電荷をそれぞれの画素の電荷保持部FDに転送するための行転送パルスΦTXが印加される信号線であり、1行分の画素の転送トランジスタTXのゲート端子に電気的に接続されている。
【００１１】
選択線23は、1行分の画素を選択するための行選択パルスΦSELが印加される信号線であり、1行分の画素の選択トランジスタSELのゲート端子に電気的に接続されている。リセット線24は、1行分の画素のフォトダイオードPD及び電荷保持部FDをリセットするためのリセットパルスΦRSTが印加される信号線であり、1行分の画素のリセットトランジスタRSTのゲート端子に電気的に接続されている。なお、フォトダイオードPDのリセットは、転送トランジスタTX及びリセットトランジスタRSTを介して行われる。
【００１２】
図11は、1つの画素を単位として見たときの駆動タイミングを示している。まず、転送パルスΦTX及びリセットパルスΦRSTがLowからHighになることで、転送トランジスタTX及びリセットトランジスタRSTがオンになり、フォトダイオードPD及び電荷保持部FDがリセットされる。その後、転送パルスΦTX及びリセットパルスΦRSTがLowになることで、転送トランジスタTX及びリセットトランジスタRSTがオフになる。この時点から所定の時間が経過した時点で選択パルスΦSELがLowからHighになることで、選択トランジスタSELがオンになり、電荷保持部FDのリセット時の電位に基づく画素信号である画素リセット信号（FDリセット信号）が増幅トランジスタSFを介して読み出されて垂直信号線へ出力される。
【００１３】
その後、選択パルスΦSELがLowになることで、選択トランジスタSELがオフになり、続いて転送パルスΦTX及びリセットパルスΦRSTがHighになることで、転送トランジスタTX及びリセットトランジスタRSTがオンになり、フォトダイオードPD及び電荷保持部FDがリセットされる。その後、転送パルスΦTX及びリセットパルスΦRSTがLowになることで、転送トランジスタTX及びリセットトランジスタRSTがオフになり、フォトダイオードPDが信号電荷の蓄積を開始する。
【００１４】
フォトダイオードPDにおける信号電荷の蓄積の開始から所定の時間が経過した時点で転送パルスΦTXがHighになることで、転送トランジスタTXがオンになり、フォトダイオードPDに蓄積されている信号電荷が電荷保持部FDへ転送される。続いて、転送パルスΦTXがLowになることで、転送トランジスタTXがオフになる。この時点から、FDリセット信号読み出し期間の長さと同じ長さの時間が経過した時点で選択パルスΦSELがHighになることで、選択トランジスタSELがオンになり、電荷保持部FDの電位に基づく画素信号である画素光信号（PD+FD信号）が増幅トランジスタSFを介して読み出されて垂直信号線へ出力される。
【００１５】
画素リセット信号（FDリセット信号）の読み出しに係る期間の長さＡと、画素光信号（PD+FD信号）の読み出しに係る期間の長さＢは、画素の行位置に応じた長さであるが、同一行の画素については、両者の長さは同一である。その後、画素光信号（PD+FD信号）から画素リセット信号（FDリセット信号）を減算することで、電荷保持部FDに蓄積された不要電荷に基づくノイズ成分を低減した撮像信号を得ることが可能となる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００６−１０８８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記従来技術では、高輝度な被写体を撮像した場合には、電荷保持部FDの不要電荷が増加し、画素リセット信号（FDリセット信号）の出力レベルが大きく上昇してしまう。このような状況では、画素光信号（PD+FD信号）も飽和レベルに近いため、画素光信号（PD＋FD信号）から画素リセット信号（FDリセット信号）を減算した際に、本来飽和レベルに近い出力が得られる画素で不自然なレベル低下（ダイナミックレンジ低下）が生じる。
【００１８】
図12は、高輝度な被写体を撮像した場合に生じる出力レベルの低下を模式的に示している。高輝度な被写体を撮像した場合、画素光信号（PD+FD信号）の出力レベル900は被写体の中心部で最も高くなり、飽和レベルに達する。また、画素リセット信号（FDリセット信号）の出力レベル910は被写体の中心部で最も高くなる。このため、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分をとった撮像信号の出力レベル920は、高輝度被写体の中心部で低下し、不自然な画像となる。
【００１９】
本発明は、上述した課題に鑑みてなされたものであって、撮像信号のダイナミックレンジの低下を抑制することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記の課題を解決するためになされたもので、入射光を信号電荷に変換して蓄積する光電変換部、前記信号電荷を保持する電荷保持部、前記光電変換部に蓄積された前記信号電荷を前記電荷保持部に転送する転送部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、および前記電荷保持部の電位を初期化するリセット部を有し、２次元状に配列された複数の画素と、第１の期間において、前記電荷保持部を初期化した後の前記画素信号である第１の画素リセット信号と、前記信号電荷を前記電荷保持部に転送した後の前記画素信号である画素光信号とを前記画素から読み出し、前記第１の期間と同じ長さの第２の期間において、前記電荷保持部を初期化した後の前記画素信号である第２の画素リセット信号と、当該画素リセット信号の読み出し後の前記信号電荷を前記電荷保持部に転送しない状態の前記画素信号である画素ノイズ信号とを前記画素から読み出す制御を行い、且つ、前記第１の画素リセット信号を読み出してから前記画素光信号を読み出すまでの期間の長さと、前記第２の画素リセット信号を読み出してから前記画素ノイズ信号を読み出すまでの期間の長さとが各画素で同じになるように制御を行う読み出し制御部と、前記第１の画素リセット信号と前記画素光信号との差分処理を行い、光信号を生成する第１の差分処理部と、前記第２の画素リセット信号と前記画素ノイズ信号との差分処理を行い、光ノイズ信号を生成する第２の差分処理部と、前記光信号と前記光ノイズ信号との差分処理を行い、撮像信号を生成する第３の差分処理部と、前記撮像信号の出力レベルが本来飽和に近いレベルであって、前記電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、前記撮像信号の出力レベルが低下する画素を検出する検出部と、前記検出部によって検出された画素についての前記第３の差分処理部による差分処理を制御する差分処理制御部と、を有することを特徴とする撮像装置である。
【００２１】
また、本発明の撮像装置において、前記検出部は、前記第２の画素リセット信号と前記画素ノイズ信号との差分処理により生成された前記光ノイズ信号のレベルが任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする。
【００２２】
また、本発明の撮像装置において、前記検出部は、前記第１の画素リセット信号と前記画素光信号との差分処理により生成された前記光信号のレベルが、飽和出力レベルに近い任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする。
【００２３】
また、本発明の撮像装置において、前記差分処理制御部は、前記検出部が検出した画素に関しては、前記光信号と前記光ノイズ信号との差分処理を行わずに前記光信号を前記撮像信号として出力するよう、前記第３の差分処理部を制御することを特徴とする。
【００２４】
また、本発明の撮像装置において、前記差分処理制御部は、前記検出部が検出した画素に関しては、前記光信号と前記光ノイズ信号との差分処理を行った結果である信号を、飽和出力レベルに近い任意の出力レベルの信号に置き換えて前記撮像信号として出力するよう、前記第３の差分処理部を制御することを特徴とする。
【００２５】
また、本発明は、入射光を信号電荷に変換して蓄積する光電変換部、前記信号電荷を保持する電荷保持部、前記光電変換部に蓄積された前記信号電荷を前記電荷保持部に転送する転送部、前記電荷保持部に保持された前記信号電荷を増幅して画素信号として出力する増幅部、および前記電荷保持部の電位を初期化するリセット部を有し、２次元状に配列された複数の画素と、第１の期間において、前記電荷保持部を初期化した後の前記画素信号である画素リセット信号を前記画素から読み出し、前記第１の期間と同じ長さの第２の期間において、当該画素リセット信号の読み出し後の前記信号電荷を前記電荷保持部に転送した後の前記画素信号である画素光信号を前記画素から読み出す制御を行い、且つ、前記画素リセット信号を読み出してから前記画素光信号を読み出すまでの期間の長さが各画素で同じになるように制御を行う読み出し制御部と、前記画素リセット信号と前記画素光信号との差分処理を行い、撮像信号を生成する差分処理部と、前記撮像信号の出力レベルが本来飽和に近いレベルであって、前記電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、前記撮像信号の出力レベルが低下する画素を検出する検出部と、前記検出部によって検出された画素についての前記差分処理部による差分処理を制御する差分処理制御部と、を有することを特徴とする撮像装置である。
【００２６】
また、本発明の撮像装置において、前記検出部は、前記画素リセット信号のレベルが任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする。
【００２７】
また、本発明の撮像装置において、前記検出部は、前記画素光信号のレベルが、飽和出力レベルに近い任意の閾値レベル以上になる画素を、前記撮像信号の出力レベルが低下する画素として検出することを特徴とする。
【００２８】
また、本発明の撮像装置において、前記差分処理制御部は、前記検出部が検出した画素に関しては、前記画素リセット信号と前記画素光信号との差分処理を行わずに前記画素光信号を前記撮像信号として出力するよう、前記差分処理部を制御することを特徴とする。
【００２９】
また、本発明の撮像装置において、前記差分処理制御部は、前記検出部が検出した画素に関しては、前記画素リセット信号と前記画素光信号との差分処理を行った結果である信号を、飽和出力レベルに近い任意の出力レベルの信号に置き換えて前記撮像信号として出力するよう、前記差分処理部を制御することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、撮像信号の出力レベルが本来飽和に近いレベルであって、電荷保持部に保持される信号電荷量が高輝度被写体の影響で上昇することにより、撮像信号の出力レベルが低下する画素についての差分処理を制御することによって、撮像信号のダイナミックレンジの低下を抑制することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第1の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態による画素の構成を示す回路図である。
【図３】本発明の第1の実施形態における画素信号の読み出し動作を示すタイミングチャートである。
【図４】本発明の第1の実施形態における画素信号の読み出し動作を示すタイミングチャートである。
【図５】本発明の第1の実施形態による撮像装置の動作を示すタイミングチャートである。
【図６】本発明の第2の実施形態による撮像装置の構成を示すブロック図である。
【図７】本発明の各実施形態による撮像装置の変形例の構成を示すブロック図である。
【図８】本発明の各実施形態による撮像装置の変形例の構成を示すブロック図である。
【図９】従来の撮像動作を示すタイミングチャートである。
【図１０】従来の画素の構成を示す回路図である。
【図１１】従来の画素信号の読み出し動作を示すタイミングチャートである。
【図１２】高輝度な被写体を撮像した場合に生じる出力レベルの低下を説明するための参考図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照し、本発明の実施形態を説明する。
【００３３】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示し、図2は撮像装置が有する画素100の構成を示している。まず、図2を参照して、画素100の構成を説明する。
【００３４】
フォトダイオード1（PD）は、入射光を信号電荷に変換（光電変換）して蓄積する光電変換素子である。電荷保持部2は信号電荷を保持する。転送トランジスタ3は、フォトダイオード1で発生した信号電荷を電荷保持部2（FD）に転送するためのトランジスタである。PDリセットトランジスタ4は、フォトダイオード1の電位をリセット（初期化）するためのトランジスタである。FDリセットトランジスタ5は、電荷保持部2の電位をリセット（初期化）するためのトランジスタである。
【００３５】
増幅トランジスタ6は、電荷保持部2の電圧レベルを増幅して読み出すためのトランジスタである。増幅トランジスタ6のゲート端子が入力部となる。選択トランジスタ7は、画素を選択し、増幅トランジスタ6の出力である画素信号を垂直信号線13に出力するためのトランジスタである。フォトダイオード1以外は遮光されている。
【００３６】
電源線8は、各画素に電源電圧VDDを供給するものであり、PDリセットトランジスタ4のドレイン端子、FDリセットトランジスタ5のドレイン端子、及び増幅トランジスタ6のドレイン端子に電気的に接続されている。転送線9は、1行分の画素のフォトダイオード1で発生した信号電荷をそれぞれの画素の電荷保持部2に転送するための転送パルスΦTRが印加される信号線であり、1行分の画素の転送トランジスタ3のゲート端子に電気的に接続されている。
【００３７】
PDリセット線10は、1行分の画素のフォトダイオード1をリセットするためのPDリセットパルスΦPD-RSTが印加される信号線であり、1行分の画素のPDリセットトランジスタ4のゲート端子に電気的に接続されている。FDリセット線11は、1行分の画素の電荷保持部2をリセットするためのFDリセットパルスΦFD-RSTが印加される信号線であり、1行分の画素のFDリセットトランジスタ5のゲート端子に電気的に接続されている。選択線12は、1行分の画素を選択するための選択パルスΦSELが印加される信号線であり、1行分の画素の選択トランジスタ7のゲート端子に電気的に接続されている。
【００３８】
上記の転送線9、PDリセット線10、FDリセット線11、及び選択線12は信号線群14を構成している。信号線群14を構成する各信号線によって、1行分の画素を駆動するための各パルスが供給される。上記のような画素構成により、光電変換機能、リセット機能、増幅読み出し機能、選択機能を実現するとともに、グローバルシャッタ動作を実現している。
【００３９】
以下、図3及び図4を用いて画素100の動作を説明する。本実施形態の画素100では、フォトダイオード1から電荷保持部2への信号電荷の転送動作を行う場合と行わない場合との両方の動作が行われる。図3は、フォトダイオード1から電荷保持部2への信号電荷の転送動作を行う場合の動作を示している。フォトダイオード1から電荷保持部2への信号電荷の転送動作を行う場合、露光期間（PD蓄積期間）以外はPDリセットパルスΦPD-RSTがHighになることで、PDリセットトランジスタ4がオンになり、フォトダイオード1がリセット状態を維持する。
【００４０】
まず、選択パルスΦSELがLowからHighになることで、選択トランジスタ7がオンになり、1行分の画素100が選択される。選択パルスΦSELがHighになっている期間にFDリセットパルスΦFD-RSTがHighになることで、FDリセットトランジスタ5がオンになり、電荷保持部2がリセットされるとともに、電荷保持部2のリセット時の電位に基づく画素信号である画素リセット信号（FDリセット信号）が読み出されて垂直信号線13へ出力される。
【００４１】
その後、FDリセットパルスΦFD-RSTがLowになることで、FDリセットトランジスタ5がオフになり、電荷保持部2のリセットが終了する。続いて、選択パルスΦSELがLowになることで、選択トランジスタ7がオフになり、画素リセット信号（FDリセット信号）の読み出し及び画素選択が終了する。
【００４２】
その後、PDリセットパルスΦPD-RSTがLowになることで、PDリセットトランジスタ4がオフになり、フォトダイオード1が信号電荷の蓄積を開始する。フォトダイオード1における信号電荷の蓄積の開始から所定の時間が経過した時点で転送パルスΦTRがLowからHighになることで、転送トランジスタ3がオンになり、フォトダイオード1に蓄積されている信号電荷が電荷保持部2へ転送される。
【００４３】
続いて、転送パルスΦTRがLowになることで、転送トランジスタ3がオフになる。続いて、選択パルスΦSELがHighになることで、選択トランジスタ7がオンになり、電荷保持部FDの電位に基づく画素信号である画素光信号（PD+FD信号）が増幅トランジスタSFを介して読み出されて垂直信号線13へ出力される。
【００４４】
上記の動作において、PDリセットパルスΦPD-RST及び転送パルスΦTRによる動作は全画素一括で行われる。また、選択パルスΦSEL及びFDリセットパルスΦFD-RSTによる動作、すなわち画素リセット信号（FDリセット信号）及び画素光信号（PD+FD信号）の読み出し動作は行順次に行われる。
【００４５】
図4は、フォトダイオード1から電荷保持部2への信号電荷の転送動作を行わない場合の動作を示している。フォトダイオード1から電荷保持部2への信号電荷の転送動作を行わない場合、PDリセットパルスΦPD-RSTは常にHighであり、PDリセットトランジスタ4が常にオンになっているため、フォトダイオード1はリセット状態を維持する。
【００４６】
まず、選択パルスΦSELがLowからHighになることで、選択トランジスタ7がオンになり、1行分の画素100が選択される。選択パルスΦSELがHighになっている期間にFDリセットパルスΦFD-RSTがHighになることで、FDリセットトランジスタ5がオンになり、電荷保持部2がリセットされるとともに、電荷保持部2のリセット時の電位に基づく画素信号である画素リセット信号（FDリセット信号）が読み出されて垂直信号線13へ出力される。
【００４７】
その後、FDリセットパルスΦFD-RSTがLowになることで、FDリセットトランジスタ5がオフになり、電荷保持部2のリセットが終了する。続いて、選択パルスΦSELがLowになることで、選択トランジスタ7がオフになり、画素リセット信号（FDリセット信号）の読み出し及び画素選択が終了する。
【００４８】
図3に示す動作では、画素リセット信号（FDリセット信号）の読み出し及び画素選択の終了後、露光期間を経て信号電荷の転送動作が行われるが、図4に示す動作では、信号電荷の転送動作は行われない。画素リセット信号（FDリセット信号）の読み出し及び画素選択の終了後、所定の時間が経過した時点で選択パルスΦSELがHighになることで、選択トランジスタ7がオンになり、電荷保持部FDの電位に基づく画素信号である画素ノイズ信号（FD信号）が増幅トランジスタSFを介して読み出されて垂直信号線13へ出力される。
【００４９】
上記の動作において、選択パルスΦSEL及びFDリセットパルスΦFD-RSTによる動作、すなわち画素リセット信号（FDリセット信号）及び画素ノイズ信号（FD信号）の読み出し動作は行順次に行われる。
【００５０】
前述した従来技術では、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分をとっている。これによって、PD+FD信号読み出し期間中に電荷保持部FDに蓄積された不要電荷に基づくノイズ成分を低減することはできるが、露光期間（PD蓄積期間）中に電荷保持部FDに蓄積された不要電荷に基づくノイズ成分を低減することができない。
【００５１】
これに対して、本実施形態では、2種類の画素リセット信号（FDリセット信号）、画素光信号（PD+FD信号）、及び画素ノイズ信号（FD信号）を読み出し、後述するように、各信号を用いた差分処理を行うことによって、露光期間（PD蓄積期間）中に電荷保持部2に蓄積された不要電荷に基づくノイズ成分を低減することが可能である。
【００５２】
図5は、グローバルシャッタ動作により静止画を取得する場合の撮像装置の動作を示している。図5の縦軸は、行方向及び列方向の2次元状に配置された画素100の行位置を示し、横軸は時間を示している。
【００５３】
まず、電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しが行順次に行われる（図5：FDリセット+FDリセット信号読み出しタイミング(1)）。電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しを開始してから全画素の電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しが終了するまでの期間がFDリセット信号読み出し期間である。
【００５４】
全画素の画素リセット信号（FDリセット信号）の読み出しが終了すると、フォトダイオード1が全画素一括でリセットされ（図5：PDリセットタイミング）、フォトダイオード1における信号電荷の蓄積が開始される。所定の時間が経過すると、フォトダイオード1に蓄積された信号電荷が電荷保持部2へ全画素一括で転送される（図5：PDからFDへの転送タイミング）。その後、電荷保持部2に蓄積された信号電荷に基づく画素光信号（PD+FD信号）が行順次に各画素から読み出される（図5：PD＋FD信号読み出しタイミング）。画素光信号（PD+FD信号）の読み出しを開始してから全画素の画素光信号（PD+FD信号）の読み出しが終了するまでの期間がPD+FD信号読み出し期間である。FDリセット信号読み出し期間とPD+ FD信号読み出し期間の長さは同じである。
【００５５】
全画素の画素光信号（PD+FD信号）の読み出しが終了すると、電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しが行順次に行われる（図5：FDリセット+FDリセット信号読み出しタイミング(2)）。電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しを開始してから全画素の電荷保持部2のリセット及び画素リセット信号（FDリセット信号）の読み出しが終了するまでの期間がFDリセット信号読み出し期間である。
【００５６】
全画素の画素リセット信号（FDリセット信号）の読み出しが終了してから所定時間が経過すると、電荷保持部2に蓄積された信号電荷に基づく画素ノイズ信号（FD信号）が行順次に各画素から読み出される（図5：FD信号読み出しタイミング）。画素ノイズ信号（FD信号）の読み出しを開始してから全画素の画素ノイズ信号（FD信号）の読み出しが終了するまでの期間がFD信号読み出し期間である。FDリセット信号読み出し期間とFD信号読み出し期間の長さは同じである。
【００５７】
上記の動作において、最初のFDリセット信号読み出し期間の開始からPD+FD信号読み出し期間の終了までの第1の期間における各画素の詳細な動作が図3に対応し、2回目のFDリセット信号読み出し期間の開始からFD信号読み出し期間の終了までの第2の期間における各画素の詳細な動作が図4に対応する。また、第1の期間の長さと第2の期間の長さは同じである。また、全画素について、第1の期間における画素リセット信号（FDリセット信号）の読み出しから画素光信号（PD+FD信号）の読み出しまでの期間の長さと、第2の期間における画素リセット信号（FDリセット信号）の読み出しから画素ノイズ信号（FD信号）の読み出しまでの期間の長さは同じである。
【００５８】
次に、図1を用いて撮像装置の構成を説明する。撮像装置の撮像面には複数の画素100が2次元の行列状に配置されている。ここでは説明を簡単にするために、画素100が3行3列分並べられた例を用いる。これらの画素100は画素部を構成している。垂直走査回路101は、画素100の駆動に必要な制御信号である転送パルスΦTR、PDリセットパルスΦPD-RST、FDリセットパルスΦFD-RST、選択パルスΦSELを生成して出力する。これらのパルスは、信号線群14によって画素100に供給される。図5を参照して説明したように、垂直走査回路101が画素100に供給する各パルスによって、画素信号として、2種類の画素リセット信号（FDリセット信号）、画素光信号（PD+FD信号）、及び画素ノイズ信号（FD信号）が画素100から読み出される。
【００５９】
電源線8は、各画素に電源電圧VDDを供給する。垂直信号線13は、画素100から読み出された画素信号を、水平選択トランジスタ103を介して水平信号線104へ出力する。水平走査回路102は、水平選択トランジスタ103を制御することによって、垂直信号線13から水平信号線104への画素信号の出力を制御する。出力増幅器105は、水平信号線104に出力された画素信号を増幅する。ADC116は、出力増幅器105から出力されたアナログ画素信号をデジタル画素信号に変換する。スイッチ106は、ADC116から出力された画素信号を光信号生成回路107又は光ノイズ信号生成回路108へ出力する。
【００６０】
スイッチ106へ出力された画素信号の内、最初のFDリセット信号読み出し期間の開始からPD+FD信号読み出し期間の終了までの第1の期間に読み出された画素リセット信号（FDリセット信号）と画素光信号（PD+FD信号）は光信号生成回路107へ出力される。光信号生成回路107は、画素光信号（PD+FD信号）から画素リセット信号（FDリセット信号）を減算する差分処理を行うことによって光信号を生成する。
【００６１】
出力レベル低下画素検出部109は、各画素の光信号のレベルを閾値出力レベルと比較し、光信号のレベルが閾値出力レベルを超える画素を検出する。光信号のレベルが閾値出力レベルを超える画素を検出した場合、出力レベル低下画素検出部109は、その画素位置を示す情報をメモリ110に記録する。メモリ110に記憶された位置の画素が、本来飽和に近い出力レベルにあるにもかかわらず、後述する差分回路113における減算結果として得られる出力レベルが低下する（ダイナミックレンジが低下する）画素である。出力レベル低下画素検出部109が光信号のレベルとの比較に使用する閾値出力レベルは任意でよいが、飽和レベルに近いレベル（例えば、飽和レベルの95%のレベル）であることが望ましい。光信号は一旦フレームメモリ112に記憶される。
【００６２】
スイッチ106へ出力された画素信号の内、2回目のFDリセット信号読み出し期間の開始からFD信号読み出し期間の終了までの第2の期間に読み出された画素リセット信号（FDリセット信号）と画素ノイズ信号（FD信号）は光ノイズ信号生成回路108へ出力される。光ノイズ信号生成回路108は、画素ノイズ信号（FD信号）から画素リセット信号（FDリセット信号）を減算する差分処理を行うことによって光ノイズ信号を生成する。
【００６３】
差分回路113は、フレームメモリ112に記憶されている光信号から、光ノイズ信号生成回路108によって生成された光ノイズ信号を減算する差分処理を行うことによって撮像信号を生成する。差分処理制御部111は、差分回路113による差分処理を制御する。より具体的には、差分処理制御部111は、メモリ110に記憶されている画素位置情報を参照し、光信号のレベルが閾値出力レベルを超える画素については光信号から光ノイズ信号を減算しないように差分回路113を制御する。つまり、光信号のレベルが閾値出力レベルを超える画素については、光信号が撮像信号としてそのまま出力される。
【００６４】
高輝度な被写体を撮像した場合、画素光信号（PD+FD信号）の出力レベルが飽和レベルに近い画素では、電荷保持部2の不要電荷の増加により画素ノイズ信号（FD信号）の出力レベルが大きく上昇する。このため、このような画素に関して、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）の差分処理結果である光信号から、画素ノイズ信号（FD信号）と画素リセット信号（FDリセット信号）の差分処理結果である光ノイズ信号を減算すると、本来飽和レベルに近い出力レベルが得られるはずなのに、本来のレベルよりも出力レベルが不自然に低下する。
【００６５】
しかし、本実施形態では、光信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理を行わずに光信号をそのまま撮像信号として出力するよう、差分処理制御部111が差分回路113を制御する。これによって、撮像信号のダイナミックレンジの低下を抑制することができる。したがって、高輝度な被写体を撮像した場合にも良好な画質を得ることができる。
【００６６】
本実施形態では、全画素について、第1の期間における画素リセット信号（FDリセット信号）の読み出しから画素光信号（PD+FD信号）の読み出しまでの期間の長さと、第2の期間における画素リセット信号（FDリセット信号）の読み出しから画素ノイズ信号（FD信号）の読み出しまでの期間の長さは同じである。このため、第1の期間で読み出された画素光信号と画素リセット信号の差分処理結果である光信号に含まれる、電荷保持部2の不要電荷に基づくノイズ成分と、第2の期間で読み出された画素ノイズ信号と画素リセット信号の差分処理結果である光ノイズ信号に含まれる、電荷保持部2の不要電荷に基づくノイズ成分がほぼ等しくなる。したがって、光信号と光ノイズ信号の差分処理結果である撮像信号に含まれるノイズ成分を低減することができる。
【００６７】
本実施形態において、出力増幅器105、ADC116、光信号生成回路107、光ノイズ信号生成回路108、出力レベル低下画素検出部109、メモリ110、差分処理制御部111、フレームメモリ112、及び差分回路113を全ての画素列で共通としたが、これを1つの画素列毎に、あるいは、複数の画素列毎に設けても良い。
【００６８】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図6は、本実施形態による撮像装置の構成を示している。図6において、図1に示した構成要素と同じ機能を有する構成要素には、図1に示した符号と同一の符号を付与している。画素100の回路構成及び動作は、第1の実施形態で説明した回路構成及び動作（図2〜図4）と同じである。また、グローバルシャッタ動作により静止画を取得する場合において、図5に示した動作は本実施形態でも同じである。
【００６９】
図6において、図1と異なる部分について説明する。図6では、図1の出力レベル低下画素検出部109に代えて出力レベル低下画素検出部114が設けられ、図1の差分処理制御部111に代えて差分処理制御部115が設けられている。
【００７０】
出力レベル低下画素検出部114は、光ノイズ信号生成回路108から出力された各画素の光ノイズ信号のレベルを閾値出力レベルと比較し、光ノイズ信号のレベルが閾値出力レベルを超える画素を検出する。光ノイズ信号のレベルが閾値出力レベルを超える画素を検出した場合、出力レベル低下画素検出部114は、その画素位置を示す情報をメモリ110に記録する。メモリ110に記憶された位置の画素が、本来飽和に近い出力レベルにあるにもかかわらず、差分回路113における減算結果として得られる出力レベルが低下する（ダイナミックレンジが低下する）画素である。出力レベル低下画素検出部114が光ノイズ信号のレベルとの比較に使用する閾値出力レベルは任意でよいが、一例としては、0に近いレベル（例えば、飽和レベルの5%のレベル）とすればよい。光ノイズ信号は差分回路113へ出力される。
【００７１】
差分処理制御部115は、差分回路113による差分処理を制御する。より具体的には、差分処理制御部115は、メモリ110に記憶されている画素位置情報を参照し、光ノイズ信号のレベルが閾値出力レベルを超える画素については、光信号から光ノイズ信号を減算した信号を、飽和レベルに近い任意の出力レベル（例えば、飽和レベルの99%）を有する信号に置き換えるように差分回路113を制御する。つまり、光ノイズ信号のレベルが閾値出力レベルを超える画素については、飽和レベルに近い出力レベルの信号が撮像信号として出力される。
【００７２】
上述したように本実施形態では、光ノイズ信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理結果の信号を飽和出力レベルに近い任意の出力レベルの信号に置き換えて撮像信号として出力するよう、差分処理制御部115が差分回路113を制御する。これによって、撮像信号のダイナミックレンジの低下を抑制することができる。したがって、高輝度な被写体を撮像した場合にも良好な画質を得ることができる。
【００７３】
本実施形態において、出力増幅器105、ADC116、光信号生成回路107、光ノイズ信号生成回路108、メモリ110、フレームメモリ112、差分回路113、出力レベル低下画素検出部114、及び差分処理制御部115を全ての画素列で共通としたが、これを1つの画素列毎に、あるいは、複数の画素列毎に設けても良い。
【００７４】
（変形例）
次に、上述した各実施形態の変形例を説明する。第1の実施形態では、光信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理を行わずに光信号をそのまま撮像信号として出力するが、差分処理制御部111に代えて第2の実施形態の差分処理制御部115を設け、光信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理結果の信号を飽和出力レベルに近い任意の出力レベルの信号に置き換えて撮像信号として出力してもよい。
【００７５】
また、第2の実施形態では、光ノイズ信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理結果の信号を飽和出力レベルに近い任意の出力レベルの信号に置き換えて撮像信号として出力するが、差分処理制御部115に代えて第1の実施形態の差分処理制御部111を設け、光信号のレベルが閾値出力レベルを超える画素に関しては、光信号と光ノイズ信号との差分処理を行わずに光信号をそのまま撮像信号として出力してもよい。
【００７６】
また、図9に示した動作によって読み出した画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分をとる技術に対して、第1の実施形態及び第2の実施形態で説明した差分処理制御の技術を適用してもよい。図7は、図1に示した構成の変形例を示している。図7において、図1に示した構成要素と同じ機能を有する構成要素には、図1に示した符号と同一の符号を付与している。画素100の回路構成は、図9に示した回路構成と同じである。また、グローバルシャッタ動作により静止画を取得する場合において、図9に示した動作は、図7に示す撮像装置にも適用される。
【００７７】
図7において、図1と異なる部分について説明する。図7では、図1の光信号生成回路107及び光ノイズ信号生成回路108が取り除かれている。また、図7では、図1の出力レベル低下画素検出部109に代えて出力レベル低下画素検出部117が設けられ、図1の差分処理制御部111に代えて差分処理制御部118が設けられ、図1の差分回路113に代えて差分回路119が設けられている。
【００７８】
スイッチ106へ出力された画素信号の内、図9のFDリセット信号読み出し期間（第1の期間）に読み出された画素リセット信号（FDリセット信号）はフレームメモリ112へ出力され、フレームメモリ112に記憶される。また、スイッチ106へ出力された画素信号の内、図9のPD+FD信号読み出し期間（第2の期間）に読み出された画素光信号（PD+FD信号）は出力レベル低下画素検出部117へ出力される。
【００７９】
出力レベル低下画素検出部117は、スイッチ106から出力された各画素の画素光信号（PD+FD信号）のレベルを閾値出力レベルと比較し、画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素を検出する。画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素を検出した場合、出力レベル低下画素検出部114は、その画素位置を示す情報をメモリ110に記録する。メモリ110に記憶された位置の画素が、本来飽和に近い出力レベルにあるにもかかわらず、差分回路119における減算結果として得られる出力レベルが低下する（ダイナミックレンジが低下する）画素である。出力レベル低下画素検出部117が画素光信号（PD+FD信号）のレベルとの比較に使用する閾値出力レベルは任意でよいが、飽和レベルに近いレベル（例えば、飽和レベルの95%のレベル）であることが望ましい。画素光信号（PD+FD信号）は差分回路119へ出力される。
【００８０】
差分回路119は、画素光信号（PD+FD信号）から、フレームメモリ112に記憶されている画素リセット信号（FDリセット信号）を減算する差分処理を行うことによって撮像信号を生成する。差分処理制御部118は、差分回路119による差分処理を制御する。より具体的には、差分処理制御部118は、メモリ110に記憶されている画素位置情報を参照し、画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素については、画素光信号（PD+FD信号）から画素リセット信号（FDリセット信号）を減算しないように差分回路113を制御する。つまり、光信号のレベルが閾値出力レベルを超える画素については、画素光信号（PD+FD信号）が撮像信号としてそのまま出力される。
【００８１】
図8は、図1に示した構成の他の変形例を示している。図8において、図1に示した構成要素と同じ機能を有する構成要素には、図1に示した符号と同一の符号を付与している。画素100の回路構成は、図9に示した回路構成と同じである。また、グローバルシャッタ動作により静止画を取得する場合において、図9に示した動作は、図8に示す撮像装置にも適用される。
【００８２】
図8において、図7と異なる部分について説明する。図8では、図7の出力レベル低下画素検出部117に代えて出力レベル低下画素検出部120が設けられ、図1の差分処理制御部118に代えて差分処理制御部121が設けられている。
【００８３】
スイッチ106へ出力された画素信号の内、図9のFDリセット信号読み出し期間（第1の期間）に読み出された画素リセット信号（FDリセット信号）は出力レベル低下画素検出部120へ出力される。また、スイッチ106へ出力された画素信号の内、図9のPD+FD信号読み出し期間（第2の期間）に読み出された画素光信号（PD+FD信号）は差分回路119へ出力される。
【００８４】
出力レベル低下画素検出部120は、スイッチ106から出力された各画素の画素リセット信号（FDリセット信号）のレベルを閾値出力レベルと比較し、画素リセット信号（FDリセット信号）のレベルが閾値出力レベルを超える画素を検出する。画素リセット信号（FDリセット信号）のレベルが閾値出力レベルを超える画素を検出した場合、出力レベル低下画素検出部120は、その画素位置を示す情報をメモリ110に記録する。メモリ110に記憶された位置の画素が、本来飽和に近い出力レベルにあるにもかかわらず、差分回路119における減算結果として得られる出力レベルが低下する（ダイナミックレンジが低下する）画素である。出力レベル低下画素検出部120が画素リセット信号（FDリセット信号）のレベルとの比較に使用する閾値出力レベルは任意でよいが、一例としては、0に近いレベル（例えば、飽和レベルの5%のレベル）とすればよい。画素リセット信号（FDリセット信号）はフレームメモリ112へ出力され、フレームメモリ112に記憶される。
【００８５】
差分処理制御部121は、差分回路119による差分処理を制御する。より具体的には、差分処理制御部121は、メモリ110に記憶されている画素位置情報を参照し、画素リセット信号（FDリセット信号）のレベルが閾値出力レベルを超える画素については、画素光信号（PD+FD信号）から画素リセット信号（FDリセット信号）を減算した信号を、飽和レベルに近い任意の出力レベル（例えば、飽和レベルの99%）を有する信号に置き換えるように差分回路119を制御する。つまり、画素リセット信号（FDリセット信号）のレベルが閾値出力レベルを超える画素については、飽和レベルに近い出力レベルの信号が撮像信号として出力される。
【００８６】
図7では、画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素に関しては、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分処理を行わずに画素光信号（PD+FD信号）をそのまま撮像信号として出力するが、差分処理制御部118に代えて図8の差分処理制御部121を設け、画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素に関しては、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分処理結果の信号を飽和出力レベルに近い任意の出力レベルの信号に置き換えて撮像信号として出力してもよい。
【００８７】
また、図8では、画素リセット信号（FDリセット信号）のレベルが閾値出力レベルを超える画素に関しては、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分処理結果の信号を飽和出力レベルに近い任意の出力レベルの信号に置き換えて撮像信号として出力するが、差分処理制御部121に代えて図7の差分処理制御部118を設け、画素光信号（PD+FD信号）のレベルが閾値出力レベルを超える画素に関しては、画素光信号（PD+FD信号）と画素リセット信号（FDリセット信号）との差分処理を行わずに画素光信号（PD+FD信号）をそのまま撮像信号として出力してもよい。
【００８８】
図7及び図8において、出力レベル低下画素検出部117、差分処理制御部118、差分回路119、出力レベル低下画素検出部120、及び差分処理制御部121についても、他の構成要素と同様に、1つの画素列毎に、あるいは、複数の画素列毎にこれらを設けても良い。
【００８９】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００９０】
1，PD・・・フォトダイオード（光電変換部）、2，FD・・・電荷保持部、3，TX・・・転送トランジスタ（転送部）、4・・・PDリセットトランジスタ、5・・・FDリセットトランジスタ（リセット部）、6，SF・・・増幅トランジスタ（増幅部）、7，SEL・・・選択トランジスタ、8，21・・・電源線、9，22・・・転送線、10・・・PDリセット線、11・・・FDリセット線、12，23・・・選択線、13・・・垂直信号線、14・・・信号線群、24・・・リセット線、100・・・画素、101・・・垂直走査回路（読み出し制御部）、102・・・水平走査回路、103・・・水平選択トランジスタ、104・・・水平信号線、105・・・出力増幅器、106・・・スイッチ、107・・・光信号生成回路（第１の差分処理部）、108・・・光ノイズ信号生成回路（第２の差分処理部）、109，114，117，120・・・出力レベル低下画素検出部（検出部）、110・・・メモリ、111，115，118，121・・・差分処理制御部、112・・・フレームメモリ、113，119・・・差分回路（第３の差分処理部）、116・・・ADC、RST・・・リセットトランジスタ
【図１】
2012070056.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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