(57)【要約】【課題】特性の良好な半導体装置を形成する。【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１膜厚の第１半導体膜を有する薄膜領域と、前記第１膜厚より厚い第２膜厚の第２半導体膜を有する厚膜領域とを有する半導体装置であって、
前記薄膜領域中に形成された第１素子領域、第２素子領域、および前記第１素子領域と前記第２素子領域との間を分離する第１分離領域を有し、
前記厚膜領域中に形成された第３素子領域、第４素子領域、および前記第３素子領域と第４素子領域との間を分離する第２分離領域を有する半導体装置の製造方法であって、
（ａ）支持基板上に第１絶縁膜を介して前記第１膜厚の第１半導体膜が形成された基板を準備する工程と、
（ｂ）前記基板の第１分離領域および第２分離領域の前記第１膜厚の第１半導体膜中に第２絶縁膜を形成する工程と、
（ｃ）前記薄膜領域に第３絶縁膜を形成する工程と、
（ｄ）前記第３絶縁膜から露出した、前記第３素子領域および第４素子領域の前記第１膜厚の第１半導体膜上に、それぞれ第３半導体膜を形成する工程と、
（ｅ）前記第３素子領域および第４素子領域の前記第３半導体膜間に、第４絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｄ）工程は、前記第３素子領域および第４素子領域の前記第１膜厚の第１半導体膜上に、エピタキシャル成長により前記第３半導体膜を形成することにより、前記第３素子領域および前記第４素子領域に前記第１半導体膜と前記第３半導体膜との積層膜として前記第２半導体膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｅ）工程は、前記第３素子領域および第４素子領域の前記第３半導体膜間であって、前記第２絶縁膜上に、第４絶縁膜を形成することにより、前記第２絶縁膜と前記第４絶縁膜との積層膜よりなる前記第２分離領域を形成する工程であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記薄膜領域は、さらに、
前記第２素子領域と前記第４素子領域との間に位置する第５素子領域と、前記第５素子領域と前記第４素子領域との間に位置する第３分離領域と、を有し、
前記（ｃ）工程は、前記薄膜領域および前記第３分離領域に第３絶縁膜を形成する工程であり、
前記（ｄ）工程は、前記第３素子領域、第４素子領域および第５素子領域の前記第１膜厚の第１半導体膜上に、エピタキシャル成長により前記第３半導体膜を形成することにより、前記第３素子領域、前記第４素子領域および第５素子領域に前記第１半導体膜と前記第３半導体膜との積層膜として前記第２半導体膜を形成する工程であり、
前記（ｅ）工程は、前記第３素子領域および第４素子領域の前記第３半導体膜間および前記第４素子領域および第５素子領域の前記第３半導体膜間に、それぞれ第４絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記薄膜領域は、さらに、
前記第２素子領域と前記第４素子領域との間に位置する第５素子領域を有し、
前記厚膜領域は、さらに、
前記第２素子領域と前記第５素子領域との間に位置する第６素子領域を有し、
前記（ｄ）工程は、前記第３素子領域、第４素子領域および第５素子領域の前記第１膜厚の第１半導体膜上に、エピタキシャル成長により前記第３半導体膜を形成することにより、前記第３素子領域、前記第４素子領域および第５素子領域に前記第１半導体膜と前記第３半導体膜との積層膜として前記第２半導体膜を形成する工程であり、前記第５素子領域と前記第６素子領域との間に、前記第５素子領域の前記第３半導体膜の側壁が露出する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第５素子領域の前記第３半導体膜の側壁に絶縁性の側壁膜を形成する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ｅ）工程は、
（ｅ１）前記第３素子領域および第４素子領域の前記第３半導体膜間に、第４絶縁膜を形成し、
（ｅ２）前記第５素子領域の前記第３半導体膜の側壁に前記第４絶縁膜よりなる側壁膜を形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記（ｅ１）および（ｅ２）工程は、
前記薄膜領域および前記厚膜領域に、前記第４絶縁膜を形成した後、前記第４絶縁膜をエッチバックする工程であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ｂ）工程は、前記基板の第１分離領域および前記第２分離領域の前記第１膜厚の第１半導体膜を選択的に除去することにより分離溝を形成した後、前記分離溝中に前記第２絶縁膜を埋め込む工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記（ｂ）工程は、前記第１分離領域および前記第２分離領域の前記第１膜厚の第１半導体膜を熱酸化することにより前記第２絶縁膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記第１素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達する第１ＭＩＳＦＥＴが形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記第２素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達する第２ＭＩＳＦＥＴが形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１ＭＩＳＦＥＴは、アンテナスイッチ回路用のＭＩＳＦＥＴであることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第３素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達しない第３ＭＩＳＦＥＴが形成され、
前記第４素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達しない第４ＭＩＳＦＥＴが形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１５】
前記第３ＭＩＳＦＥＴは、デジタル回路用のＭＩＳＦＥＴであることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第４ＭＩＳＦＥＴは、アナログ回路用のＭＩＳＦＥＴであることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第３ＭＩＳＦＥＴのゲート長は、前記第４ＭＩＳＦＥＴのゲート長より小さいことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１素子領域および前記第２素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達する第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴがそれぞれ形成され、
前記第３素子領域および前記第４素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達しない第３ＭＩＳＦＥＴおよび第４ＭＩＳＦＥＴがそれぞれ形成され、
前記第３ＭＩＳＦＥＴは、そのゲート長が前記第４ＭＩＳＦＥＴのゲート長より小さく、
前記第１乃至第４ＭＩＳＦＥＴのゲート電極の形成工程において、露光工程を有し、
前記露光工程における露光光の照射焦度は、前記第１および第２素子領域より、前記第３素子領域において合っていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１９】
前記第５素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達しない第５ＭＩＳＦＥＴが形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項２０】
前記第５ＭＩＳＦＥＴは、アナログ回路用のＭＩＳＦＥＴであることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記第５ＭＩＳＦＥＴは、ＥＳＤ回路用のＭＩＳＦＥＴであることを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第６素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第１絶縁膜まで達する、ＥＳＤ回路用の第６ＭＩＳＦＥＴが形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項２３】
第１素子領域、第２素子領域、および前記第１素子領域と前記第２素子領域との間を分離する第１絶縁膜よりなる第１分離領域と、
第３素子領域、第４素子領域、および前記第３素子領域と前記第４素子領域との間を分離する第２絶縁膜よりなる第２分離領域と、
前記第２素子領域と前記第４素子領域との間に位置する第５素子領域と、前記第５素子領域と前記第４素子領域との間を分離する第３絶縁膜よりなる第３分離領域と、を有する半導体装置であって、
前記第１素子領域および前記第２素子領域は、第４絶縁膜上に配置された第１膜厚の第１半導体膜を有し、
前記第３素子領域、前記第４素子領域および前記第５素子領域は、第４絶縁膜上に配置された前記第１膜厚より厚い第２膜厚の第２半導体膜を有し、
前記第３絶縁膜の厚さは、前記第１絶縁膜の厚さより大きく、前記第２絶縁膜の厚さより小さいことを特徴とする半導体装置。
【請求項２４】
前記第２半導体膜は、前記第１半導体膜と前記第１半導体膜上の第３半導体膜との積層膜であることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
前記第３絶縁膜は、前記第１絶縁膜と前記第１絶縁膜上の前記第２絶縁膜との積層膜であることを特徴とする請求項２４記載の半導体装置。
【請求項２６】
前記第５素子領域の前記第３半導体膜の側壁に絶縁性の側壁膜を有することを特徴とする請求項２４記載の半導体装置。
【請求項２７】
前記第１素子領域および前記第２素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第４絶縁膜まで達するＭＩＳＦＥＴがそれぞれ形成されていることを特徴とする請求項２３記載の半導体装置。
【請求項２８】
前記第３素子領域および前記第４素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第４絶縁膜まで達しないＭＩＳＦＥＴがそれぞれ形成されていることを特徴とする請求項２３記載の半導体装置。
【請求項２９】
前記第５素子領域には、ソース、ドレイン領域を構成する不純物領域が前記第４絶縁膜まで達しないＭＩＳＦＥＴが形成されていることを特徴とする請求項２８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、異なる厚さの半導体層に形成される半導体素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年の移動体通信装置（いわゆる携帯電話機）では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応するため、これらの送受信信号の送信と受信とを１つのアンテナで共用し、アンテナスイッチ回路によってアンテナとの接続を切り替えることが行なわれている。このアンテナスイッチ回路を、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＩＳＦＥＴ（電界効果トランジスタ）を用いて構成することがある。
【０００３】
例えば、下記特許文献１（特開２００８−１８６９７８号公報）には、トレンチを完全分離の深さ深掘する際のエッチングによって、当該トレンチの周辺の窒化膜の膜厚にばらつきが生じることを抑制し、これにより素子分離膜のばらつきを抑制する半導体装置の製造技術が開示されている。具体的には、以下の工程を有する半導体装置の製造方法が開示されている。この半導体装置の製造方法は、（ａ）上面に窒化膜[１３]の形成されたＳＯＩ基板[１１]に、部分分離の深さのトレンチ[１７]を複数形成する工程と、（ｂ）各トレンチ[１７]の内壁を酸化して極薄膜状の内壁酸化膜[１９]を形成する工程と、を有する。さらに、（ｃ）各トレンチ[１７]のうちの特定のトレンチ[１７ａ]を露出し且つ残りのトレンチ[１７ｂ]を埋める様にして、ＳＯＩ基板[１１]上にレジスト[２１]を形成する工程と、（ｄ）レジスト[２１]をマスクとして特定のトレンチ[１７ａ]の底部をエッチングして、特定のトレンチ[１７ａ]を完全分離の深さに深掘する工程とを有する（図３、図４参照）。
【０００４】
また、下記特許文献２（特開２００１−３３９０７１号公報）には、電源配線[２１]の下方において、ＳＯＩ基板[１]の素子分離絶縁膜[５]に、絶縁層[３]の上面に達する完全分離部分[２３]を形成する技術が開示されている（図２参照）。
【０００５】
また、下記特許文献３（特開２００９−１７０５９０号公報）には、膜厚の異なるＳＯＩ層に複数種のトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離が精度良く行える技術が開示されている。具体的には、ＳＯＩ層[３]は厚膜ＳＯＩ領域[１０１]及び薄膜ＳＯＩ領域[１０２]を有し、厚膜ＳＯＩ領域[１０１]の上層部はエピタキシャルＳＯＩ層で形成され、このエピタキシャルＳＯＩ層の膜厚分、厚膜ＳＯＩ領域[１０１]のＳＯＩ膜厚[ｔ１]は、薄膜ＳＯＩ領域[１０２]のＳＯＩ膜厚[ｔ２]より厚い半導体装置が開示されている。また、厚膜ＳＯＩ領域[１０１]、薄膜ＳＯＩ領域[１０２]間は完全分離酸化膜[１０ｆ]により素子分離され、厚膜ＳＯＩ領域[１０１]内及び薄膜ＳＯＩ領域[１０２]内はそれぞれ部分分離酸化膜[１０ｐ]により隣接するトランジスタ間が素子分離される。完全分離酸化膜[１０ｆ]及び部分分離酸化膜[１０ｐ]の上面は厚膜ＳＯＩ領域[１０１]及び薄膜ＳＯＩ領域[１０２]におけるＳＯＩ層[３]の上面よりも高く形成される半導体装置が開示されている（図１および図５参照）。
【０００６】
また、下記特許文献４（特開２００７−１５０３６０号公報）には、ＳＯＩ構造の半導体装置に関する技術が開示されている。また、[００６８]段落には、図２６を参照して、レジスト[４９]をマスクとして、ＳＯＩ層[３]に対するシリコンエッチングを行うことにより、部分トレンチ[４４Ａ]の底面の中心部下のＳＯＩ層[３]を含む、レジスト[４９]が上部に形成されていないＳＯＩ層[３]が除去され、埋め込み酸化膜[２]の表面が露出する工程が開示されている。さらに、[００６９]段落には、図２７を参照して、酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜[４２]の途中まで研磨し、その後、窒化膜[４２]、酸化膜[４１]の除去を行うことにより、部分酸化膜[３１]（及びその下のＳＯＩ層[３]）と酸化膜[３３]（及びその下のＳＯＩ層[３]）とが選択的に形成された構造を形成する工程が開示されている。
【０００７】
また、下記特許文献５（特開２００１−３５１９９５号公報）には、メモリセルアレイ部と低電圧ロジック回路部との境界部分において、図１３に示す構成の素子分離絶縁膜[５]の代わりに素子分離絶縁膜[１６]を形成した半導体層値が開示されている。この素子分離絶縁膜[１６]は、ＢＯＸ層[３]の上面に達する完全分離部[４０]を、底面の一部に有している（図１５参照）。
【０００８】
なお、本欄において、[括弧]内は、各特許文献に記載の符号を示し、図面番号は、各特許文献に記載の図面番号を示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１８６９７８号公報
【特許文献２】特開２００１−３３９０７１号公報
【特許文献３】特開２００９−１７０５９０号公報
【特許文献４】特開２００７−１５０３６０号公報
【特許文献５】特開２００１−３５１９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者は、上記移動体通信装置に用いられる半導体装置（デバイス）の研究開発に従事している。
【００１１】
中でも上記アンテナスイッチ回路を、ＳＯＩ基板を用いて形成した半導体装置の性能向上について検討している。
【００１２】
しかしながら、上記移動体通信装置において、上記アンテナスイッチ回路は、重要な素子であるが、上記移動体通信装置においては、追って詳細に説明するように、種々の素子が用いられる。
【００１３】
これら多種の素子を同一のＳＯＩ基板上に形成することは、有用な技術であり、半導体装置の特性の向上の他、上記移動体通信装置の小面積化や軽量化また、消費電力の低減やコストの面においても、非常に有効な技術ある。また、多種の素子を同一のＳＯＩ基板上に形成した半導体装置の要望も大きい。
【００１４】
そこで、本発明は、特性の良好な半導体装置をＳＯＩ基板上に形成する半導体装置の製造方法を提供することを目的とする。特に、ＳＯＩ基板上に薄膜半導体領域のみならず、厚膜半導体領域を設け、これらの領域に異なる半導体素子を形成する半導体装置の製造方法を提供することを目的とする。
【００１５】
また、ＳＯＩ基板に形成される半導体装置の特性の向上を図ることを目的とする。
【００１６】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、第１膜厚の第１半導体膜を有する薄膜領域と、上記第１膜厚より厚い第２膜厚の第２半導体膜を有する厚膜領域とを有する半導体装置の製造方法である。また、上記薄膜領域中に形成された第１素子領域、第２素子領域、および上記第１素子領域と上記第２素子領域との間を分離する第１分離領域を有し、上記厚膜領域中に形成された第３素子領域、第４素子領域、および上記第３素子領域と第４素子領域との間を分離する第２分離領域を有する半導体装置の製造方法である。そして、（ａ）支持基板上に第１絶縁膜を介して上記第１膜厚の第１半導体膜が形成された基板を準備する工程と、（ｂ）上記基板の第１分離領域および第２分離領域の上記第１膜厚の第１半導体膜中に第２絶縁膜を形成する工程と、を有する。さらに、（ｃ）上記薄膜領域に第３絶縁膜を形成する工程と、（ｄ）上記第３絶縁膜から露出した、上記第３素子領域および第４素子領域の上記第１膜厚の第１半導体膜上に、それぞれ第３半導体膜を形成する工程と、（ｅ）上記第３素子領域および第４素子領域の上記第３半導体膜間に、第４絶縁膜を形成する工程と、を有する。
【００１９】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、第１素子領域、第２素子領域、および上記第１素子領域と上記第２素子領域との間を分離する第１絶縁膜よりなる第１分離領域と、第３素子領域、第４素子領域、および上記第３素子領域と上記第４素子領域との間を分離する第２絶縁膜よりなる第２分離領域と、を有する。さらに、上記第２素子領域と上記第４素子領域との間に位置する第５素子領域と、上記第５素子領域と上記第４素子領域との間を分離する第３絶縁膜よりなる第３分離領域と、を有する。さらに、上記第１素子領域および上記第２素子領域は、第４絶縁膜上に配置された第１膜厚の第１半導体膜を有し、上記第３素子領域、上記第４素子領域および上記第５素子領域は、第４絶縁膜上に配置された上記第１膜厚より厚い第２膜厚の第２半導体膜を有する。そして、上記第３絶縁膜の厚さは、上記第１絶縁膜の厚さより大きく、上記第２絶縁膜の厚さより小さい。
【発明の効果】
【００２０】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を形成することができる。特性の良好な半導体装置を簡易な工程で形成することができる。
【００２１】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程を示す要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程を示す要部断面図である。
【図２０】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態３の半導体装置である厚膜領域にＭＩＳ容量を配置した半導体装置の構成を示す要部断面図である。
【図２２】実施の形態３の半導体装置である厚膜領域にＬＤＭＯＳを配置した半導体装置の構成を示す要部断面図である。
【図２３】携帯電話機の送受信部の構成を示すブロック図である。
【図２４】電力増幅器とアンテナスイッチとをそれぞれ別の半導体チップで構成した比較例のＲＦモジュールの実装構成を示す斜視図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２７】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図１〜図１７は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００２８】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図１６を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００２９】
本実施の形態の半導体装置は、薄膜領域ＴＡ１と厚膜領域ＴＡ２を有するＳＯＩ基板１に形成された複数のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を有する。
【００３０】
薄膜領域ＴＡ１においては、ＳＯＩ基板１のシリコン層（薄膜半導体領域）１ｃに、ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ）が形成されている。また、厚膜領域ＴＡ２においては、ＳＯＩ基板１のシリコン層（薄膜半導体領域）１ｃ上に配置されたシリコン膜（半導体領域）７に、ＭＩＳＦＥＴ（ＴＤ、ＴＥ、ＴＦ）が形成されている。言い換えれば、薄膜領域ＴＡ１においては、ＳＯＩ基板１のシリコン層（薄膜半導体領域）１ｃが素子領域として使用され、厚膜領域ＴＡ２においては、ＳＯＩ基板１上のシリコン膜７（もしくは、シリコン膜７とシリコン層１ｃとの積層膜）が素子領域として使用される。
【００３１】
薄膜領域ＴＡ１のうち、ＭＩＳＦＥＴ（ＴＡ）が形成される領域を素子領域１Ａと、ＭＩＳＦＥＴ（ＴＢ）が形成される領域を素子領域１Ｂと、ＭＩＳＦＥＴ（ＴＣ）が形成される領域を素子領域１Ｃとする。
【００３２】
厚膜領域ＴＡ２のうち、ＭＩＳＦＥＴ（ＴＤ）が形成される領域を素子領域１Ｄと、ＭＩＳＦＥＴ（ＴＥ）が形成される領域を素子領域１Ｅと、ＭＩＳＦＥＴ（ＴＦ）が形成される領域を素子領域１Ｆとする。
【００３３】
また、厚膜領域ＴＡ２と薄膜領域ＴＡ１との境界に隣接する領域（ここでは、素子領域１Ｃと１Ｄ）を境界領域ＢＡと言うことがある。
【００３４】
以下、各ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）について説明する。
【００３５】
ＭＩＳＦＥＴ（ＴＡ）は、薄膜領域（ＳＯＩ領域）ＴＡ１に形成され、ソース・ドレイン領域（２１Ａ、２５Ａ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達しているｎチャネル型のＭＩＳＦＥＴである。言い換えれば、完全空乏型のｎチャネル型のＭＩＳＦＥＴである。このＭＩＳＦＥＴ（ＴＡ）は、例えば、アンテナスイッチ用のＭＩＳＦＥＴとして使用される。また、このＭＩＳＦＥＴ（ＴＡ）は、シリコン層（薄膜半導体領域）１ｃ上にゲート絶縁膜１５Ａを介して配置されたゲート電極ＧＡと、ゲート電極ＧＡの両側のシリコン層１ｃ中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ａ、２５Ａ）とを有する。このソース・ドレイン領域は、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ａとｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ａとで構成され、ｎ−型半導体領域２１Ａは、ｎ＋型半導体領域２５Ａよりｎ型不純物の濃度が低い領域である。
【００３６】
ＭＩＳＦＥＴ（ＴＢ）は、薄膜領域（ＳＯＩ領域）ＴＡ１に形成され、ソース・ドレイン領域（２１Ｂ、２５Ｂ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達しているｐチャネル型のＭＩＳＦＥＴである。言い換えれば、完全空乏型のｐチャネル型のＭＩＳＦＥＴである。このＭＩＳＦＥＴ（ＴＢ）は、例えば、アンテナスイッチ用のＭＩＳＦＥＴとして使用される。また、このＭＩＳＦＥＴ（ＴＢ）は、シリコン層（薄膜半導体領域）１ｃ上にゲート絶縁膜１５Ｂを介して配置されたゲート電極ＧＢと、ゲート電極ＧＢの両側のシリコン層１ｃ中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ｂ、２５Ｂ）とを有する。このソース・ドレイン領域は、ｐ−型半導体領域（低濃度ｐ型不純物領域）２１Ｂとｐ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｂとで構成され、ｐ−型半導体領域２１Ｂは、ｐ＋型半導体領域２５Ｂよりｐ型不純物の濃度が低い領域である。
【００３７】
ＭＩＳＦＥＴ（ＴＣ）は、薄膜領域（ＳＯＩ領域）ＴＡ１に形成され、ソース・ドレイン領域（２１Ｃ、２５Ｃ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達しているｎチャネル型のＭＩＳＦＥＴである。言い換えれば、完全空乏型のｎチャネル型のＭＩＳＦＥＴである。このＭＩＳＦＥＴ（ＴＣ）が形成される領域は、薄膜領域ＴＡ１であるが、後述する厚膜領域ＴＡ２との境界に隣接する領域（境界領域ＢＡ）に位置する。このような領域に形成されるＭＩＳＦＥＴ（ＴＣ）としては、例えば、アナログ回路用のＭＩＳＦＥＴ、より具体的には、ＥＳＤ（Electro-Static Discharge）回路用のＭＩＳＦＥＴとして使用することができる。ＥＳＤ回路は、静電気放電による半導体素子の破壊を防止するための回路である。このＭＩＳＦＥＴ（ＴＣ）は、シリコン層（薄膜半導体領域）１ｃ上にゲート絶縁膜１５Ｃを介して配置されたゲート電極ＧＣと、ゲート電極ＧＣの両側のシリコン層１ｃ中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ｃ、２５Ｃ）とを有する。このソース・ドレイン領域は、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｃとｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｃとで構成され、ｎ−型半導体領域２１Ｃは、ｎ＋型半導体領域２５Ｃよりｎ型不純物の濃度が低い領域である。
【００３８】
ＭＩＳＦＥＴ（ＴＤ）は、厚膜領域（バルク領域）ＴＡ２に形成され、ソース・ドレイン領域（２１Ｄ、２５Ｄ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達していないｎチャネル型のＭＩＳＦＥＴである。言い換えれば、ソース・ドレイン領域（２１Ｄ、２５Ｄ）の下方には、シリコン膜（半導体領域）７およびシリコン層（薄膜半導体領域）１ｃを介して絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂが位置する。このＭＩＳＦＥＴ（ＴＣ）が形成される領域は、厚膜領域ＴＡ２であるが、後述する薄膜領域ＴＡ１との境界に隣接する領域（境界領域ＢＡ）に位置する。このような領域に形成されるＭＩＳＦＥＴ（ＴＤ）としては、例えば、アナログ回路用のＭＩＳＦＥＴ、より具体的には、ＥＳＤ回路用のＭＩＳＦＥＴとして使用することができる。このＭＩＳＦＥＴ（ＴＤ）は、シリコン層（薄膜半導体領域）１ｃ上にゲート絶縁膜１５Ｄを介して配置されたゲート電極ＧＤと、ゲート電極ＧＤの両側のシリコン層（薄膜半導体領域）１ｃ中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ｄ、２５Ｄ）とを有する。このソース・ドレイン領域は、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｄとｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｄとで構成され、ｎ−型半導体領域２１Ｄは、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｄよりｎ型不純物の濃度が低い領域である。
【００３９】
ＭＩＳＦＥＴ（ＴＥ）は、厚膜領域（バルク領域）ＴＡ２に形成され、ソース・ドレイン領域（２１Ｅ、２５Ｅ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達していないｎチャネル型のＭＩＳＦＥＴである。言い換えれば、ソース・ドレイン領域（２１Ｅ、２５Ｅ）の下方には、シリコン膜（半導体領域）７およびシリコン層（薄膜半導体領域）１ｃを介して絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂが位置する。このＭＩＳＦＥＴ（ＴＥ）は、例えば、例えば、アナログ回路用のＭＩＳＦＥＴとして使用することができる。このＭＩＳＦＥＴ（ＴＥ）は、シリコン膜（半導体領域）７上にゲート絶縁膜１５Ｅを介して配置されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン膜（半導体領域）７中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ｅ、２５Ｅ）とを有する。このソース・ドレイン領域は、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｅとｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｅとで構成され、ｎ−型半導体領域２１Ｅは、ｎ＋型半導体領域２５Ｅよりｎ型不純物の濃度が低い領域である。
【００４０】
ＭＩＳＦＥＴ（ＴＦ）は、厚膜領域（バルク領域）ＴＡ２に形成され、ソース・ドレイン領域（２１Ｆ、２５Ｆ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達していないｎチャネル型のＭＩＳＦＥＴである。言い換えれば、ソース・ドレイン領域（２１Ｆ、２５Ｆ）の下方には、シリコン膜（半導体領域）７およびシリコン層（薄膜半導体領域）１ｃを介して絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂが位置する。このＭＩＳＦＥＴ（ＴＦ）は、例えば、デジタル回路用のＭＩＳＦＥＴとして使用することができる。このＭＩＳＦＥＴ（ＴＦ）は、シリコン膜（半導体領域）７上にゲート絶縁膜１５Ｆを介して配置されたゲート電極ＧＦと、ゲート電極ＧＦの両側のシリコン膜（半導体領域）７中に配置されたＬＤＤ構造のソース・ドレイン領域（２１Ｆ、２５Ｆ）とを有する。このソース・ドレイン領域は、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｆとｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｆとで構成され、ｎ−型半導体領域２１Ｆはｎ＋型半導体領域２５Ｆよりｎ型不純物の濃度が低い領域である。
【００４１】
また、デジタル回路用のＭＩＳＦＥＴの特徴として比較的ゲート長（チャネル長）が短く、また、短チャネル効果の低減のためハロー領域（２３Ｆ）を有することがある。
【００４２】
具体的には、ＭＩＳＦＥＴ（ＴＦ）のゲート長は、ＭＩＳＦＥＴ（ＴＥ）のゲート長より短い。また、ＭＩＳＦＥＴ（ＴＦ）のゲート長は、ＭＩＳＦＥＴ（ＴＤ）のゲート長より短い。また、ＭＩＳＦＥＴ（ＴＦ）のゲート長は、ＭＩＳＦＥＴ（ＴＣ）のゲート長より短い。また、ＭＩＳＦＥＴ（ＴＦ）のゲート長は、ＭＩＳＦＥＴ（ＴＡ）のゲート長より短い。
【００４３】
また、ハロー領域（２３Ｆ）は、ＬＤＤ構造のソース・ドレイン領域（２１Ｆ、２５Ｆ）の低濃度不純物領域（ここでは、ｎ−型半導体領域２１Ｆ）の下部に、配置される不純物領域である。不純物の導電型は、ソース・ドレイン領域と逆導電型（ここでは、ｐ型）である。このｐ型のハロー領域２３Ｆにより、ＭＩＳＦＥＴ（ＴＦ）のソース、ドレイン領域（２１Ｆ、２５Ｆ）からチャネル領域への不純物の広がりが抑制され、短チャネル効果が抑制される。
【００４４】
また、デジタル回路用のＭＩＳＦＥＴ（ＴＦ）は、アナログ回路用のＭＩＳＦＥＴ（ＴＤ、ＴＥ）と比較し、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｆと、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｆとの濃度差が小さい。例えば、ｎ−型半導体領域２１Ｆは、ｎ＋型半導体領域２５Ｆの１０分の１以上の濃度であるのに対し、アナログ回路用のＭＩＳＦＥＴ（例えば、ＴＤ）のｎ＋型半導体領域２５Ｄは、ｎ−型半導体領域２１Ｄの１０倍以上の濃度であることが多い。
【００４５】
次いで、各ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）が形成される素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）間の分離について説明する。
【００４６】
ＭＩＳＦＥＴ（ＴＡ）が配置される素子領域１ＡとＭＩＳＦＥＴ（ＴＢ）が配置される素子領域１Ｂとの間（分離領域２ＡＢ）は、シリコン層（半導体領域）１ｃ中に設けられた素子分離絶縁膜３により素子分離されている。
【００４７】
また、ＭＩＳＦＥＴ（ＴＢ）が配置される素子領域１ＢとＭＩＳＦＥＴ（ＴＣ）が配置される素子領域１Ｃとの間（分離領域２ＢＣ）は、シリコン層（半導体領域）１ｃ中に設けられた素子分離絶縁膜３により素子分離されている。
【００４８】
また、ＭＩＳＦＥＴ（ＴＣ）が配置される素子領域１ＣとＭＩＳＦＥＴ（ＴＤ）が配置される素子領域１Ｄとの間（分離領域２ＣＤ）は、シリコン層（半導体領域）１ｃ中に設けられた素子分離絶縁膜３により素子分離されている。また、素子領域１Ｄの素子領域１Ｃ側の側壁には、サイドウォール膜（側壁膜、側壁絶縁膜）１１ｓが配置されている。
【００４９】
また、ＭＩＳＦＥＴ（ＴＤ）が配置される素子領域１ＤとＭＩＳＦＥＴ（ＴＥ）が配置される素子領域１Ｅとの間（分離領域２ＤＥ）は、シリコン膜（半導体領域）７間に設けられた素子分離絶縁膜１１により素子分離されている。例えば、ＭＩＳＦＥＴ（ＴＤ）およびＭＩＳＦＥＴ（ＴＥ）は、双方ともアナログ回路用のＭＩＳＦＥＴであり、相互の干渉による不具合が少ないため、素子領域１Ｄと素子領域１Ｅとの間は、部分分離となっている。この「部分分離」とは、素子分離絶縁膜１１が絶縁層１ｂまで到達しておらず、その下部にシリコン層１ｃなどの半導体領域が残存している素子分離をいう。
【００５０】
また、ＭＩＳＦＥＴ（ＴＥ）が配置される素子領域１ＥとＭＩＳＦＥＴ（ＴＦ）が配置される素子領域１Ｆとの間（分離領域２ＥＦ）は、シリコン膜（半導体領域）７間に設けられた素子分離絶縁膜１１とシリコン層（半導体領域）１ｃ中に設けられた素子分離絶縁膜３との積層膜により素子分離されている。例えば、ＭＩＳＦＥＴ（ＴＥ）は、アナログ回路用のＭＩＳＦＥＴであり、ＭＩＳＦＥＴ（ＴＦ）は、デジタル回路用のＭＩＳＦＥＴであり、相互の干渉による不具合が大きいため、素子領域１Ｅと素子領域１Ｆとの間は、完全分離となっている。この「完全分離」とは、素子分離絶縁膜（ここでは、１１および３）が、絶縁層１ｂまで到達している素子分離をいう。
【００５１】
なお、本明細書において、本実施の形態において示すＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）のうち、ソース・ドレイン領域が、絶縁層１ｂまで達しているＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ）を「ＳＯＩ−ＭＩＳ」と、ソース・ドレイン領域が、絶縁層１ｂまで達していないＭＩＳＦＥＴ（ＴＤ、ＴＥ、ＴＦ）を「バルクＭＩＳ」と言うことがある。また、ＭＩＳは、「ＭＩＳＦＥＴ」を意味するものとする。
【００５２】
このように、本実施の形態の半導体装置によれば、薄膜領域（ＳＯＩ領域）ＴＡ１と厚膜領域（バルク領域）ＴＡ２とを同一基板上に形成できる。言い換えれば、ＳＯＩ−ＭＩＳ（ＴＡ、ＴＢ、ＴＣ）とバルクＭＩＳ（ＴＤ、ＴＥ、ＴＦ）とを同一基板上に形成することができる。また、バルクＭＩＳ（ＴＤ、ＴＥ、ＴＦ）の特性に応じて、その素子間の素子分離の形態（部分分離とするか、完全分離とするか）を好適化することができる。
【００５３】
ここで、上記においては、薄膜領域（ＳＯＩ領域）ＴＡ１に、ＳＯＩ−ＭＩＳ（ＴＡ、ＴＢ、ＴＣ）を、厚膜領域（バルク領域）ＴＡ２に、バルクＭＩＳ（ＴＤ、ＴＥ、ＴＦ）を配置したが、各領域に他の素子を配置してもよい。
【００５４】
上記薄膜領域ＴＡ１および厚膜領域ＴＡ２に配置して好適な素子の特性について以下に説明する。
【００５５】
薄膜領域ＴＡ１においては、寄生容量が小さいため、高速動作やＲＦ（Radio Frequency）動作の特性が良好となる。よって、これらの特性が要求される各種素子に用いることができる。例えば、完全空乏型（Fully Depleted Silicon On Insulator：FD-SOI）のＭＩＳ、具体的には、上記アンテナスイッチ回路用のＭＩＳＦＥＴを形成することができる。また、厚膜領域ＴＡ２と比較して耐圧が小さく、ウエル抵抗（基板抵抗、素子領域の抵抗）が高いため、例えば、低電圧用の素子、具体的には、低電圧用（例えば、ゲート電圧が３．３Ｖ以下）のＭＩＳＦＥＴや、寄生容量が小さい微細なＭＩＳＦＥＴ（例えば、ゲート長が０．３５μｍ未満のＭＩＳＦＥＴ）を形成することができる。
【００５６】
また、厚膜領域ＴＡ２においては、耐圧を大きくできるため、例えば、高耐圧の素子、具体的には、高い電位（例えば、５．０Ｖ以上のゲート電圧）が印加される高耐圧のＭＩＳＦＥＴ、より具体的には、上記アナログ回路用のＭＩＳＦＥＴを形成することができる。また、高耐圧のＭＩＳＦＥＴは、耐圧の維持のため、ゲート絶縁膜の膜厚が比較的大きく、例えば、６ｎｍ以上である。この他、高耐圧の素子として、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）トランジスタなどの素子を厚膜領域ＴＡ２に形成することができる。また、容量素子（ＭＩＳ容量）なども厚膜領域ＴＡ２に形成することが好ましい。詳細は、後述の実施の形態３において説明する。また、ＭＩＳ容量の他、ショットキーバリアダイオード（Schottky Barrier diode）やバラクタダイオード（varactor diode）などの半導体素子も厚膜領域ＴＡ２に形成する方が容易である。
【００５７】
また、もちろん、一般的なアナログ回路やロジック回路を構成するＭＩＳＦＥＴを厚膜領域ＴＡ２に形成することもできる。例えば、上記ロジック回路用のＭＩＳＦＥＴを形成することができる。前述したように、ロジック回路を構成するＭＩＳＦＥＴは、アナログ回路を構成するＭＩＳＦＥＴより微細に形成される。このような微細なロジック回路用のＭＩＳＦＥＴ（例えば、ゲート長が０．３μｍ未満のＭＩＳＦＥＴ）を形成することができる。
【００５８】
また、薄膜領域ＴＡ１と厚膜領域ＴＡ２との境界領域（例えば、素子領域１Ｃや１Ｄ）においては、アナログ回路の一種である上記ＥＳＤ回路（ＥＳＤ保護回路）用のＭＩＳＦＥＴを形成することができる。
【００５９】
［製法説明］
次いで、図１〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００６０】
＜素子分離工程＞
まず、図１に示す、ＳＯＩ基板１を準備する。ＳＯＩ基板１は、シリコン単結晶（半導体膜）よりなる支持基板１ａと、この支持基板１ａ上に形成された絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂと、絶縁層１ｂ上に形成されたシリコン層（薄膜半導体膜、薄膜半導体領域）１ｃから構成されている。このＳＯＩ基板は、この段階では、上面からの平面視において略円形状の薄い板（ウエハ）状である。また、シリコン層１ｃの膜厚は、１５０〜２０μｍ程度である。
【００６１】
次に、図２に示すように、ＳＯＩ基板１のシリコン層１ｃ中に素子分離絶縁膜３を形成する。ここでは、ＳＯＩ基板１の分離領域２ＡＢ、２ＢＣ、２ＣＤおよび２ＥＦに素子分離絶縁膜３を形成する。素子分離絶縁膜３は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。
【００６２】
例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。即ち、ＳＯＩ基板１のシリコン層１ｃにフォトリソグラフィ技術およびエッチング技術を使用して、分離領域２ＡＢ、２ＢＣ、２ＣＤおよび２ＥＦに、素子分離溝を形成する。ここでは、素子分離溝の底部は、絶縁層１ｂまで到達している。フォトリソグラフィ技術とは、被エッチング膜（ここでは、シリコン層１ｃ）上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜（マスク膜）を形成する技術をいう。また、被エッチング膜（ここでは、シリコン層１ｃ）を除去することをエッチングといい、ここでは、フォトレジスト膜をマスクに下層の被エッチング膜（ここでは、シリコン層１ｃ）が除去されるため、被エッチング膜を選択的に除去することができる。なお、エッチング工程の後、フォトレジスト膜はアッシング処理などにより除去される。
【００６３】
次いで、ＳＯＩ基板１上に、素子分離溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、素子分離溝以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込むことができる。
【００６４】
また、ＬＯＣＯＳ法では、まず、フォトリソグラフィ技術およびエッチング技術を使用して、分離領域２ＡＢ、２ＢＣ、２ＣＤおよび２ＥＦに開口を有する窒化シリコン膜を形成する。次いで、当該膜をマスクとしてシリコン層１ｃを熱酸化することにより、分離領域２ＡＢ、２ＢＣ、２ＣＤおよび２ＥＦに酸化シリコン膜（熱酸化膜）を形成する。
【００６５】
なお、素子分離溝の深さ（素子分離絶縁膜３）は、前述のとおり素子間の干渉を防止できる程度の深さであればよく、必ずしも、素子分離絶縁膜３が絶縁層１ｂまで到達している必要はない。前述したとおり、本明細書においては、絶縁層１ｂまで到達している素子分離を「完全分離」と、また、絶縁層１ｂまで到達しておらず、素子分離の下部にシリコン層１ｃなどの半導体領域が残存している素子分離を「部分分離」という。即ち、上記素子分離絶縁膜３は、完全分離でも部分分離でもよく、例えば、上記ＬＯＣＯＳ法により素子分離絶縁膜３を形成した場合には、部分分離となることが多い。
【００６６】
次いで、図３に示すように、ＳＯＩ基板１上に選択エピタキシャル成長用のハードマスク（マスク膜）５として、酸化シリコン膜などの絶縁膜（第３絶縁膜）をＣＶＤ法などで堆積し、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜を選択的に除去する（パターニングする）ことにより、薄膜領域ＴＡ１および分離領域２ＤＥにのみハードマスク５を残存させる。
【００６７】
次いで、図４に示すように、ハードマスク５および分離領域２ＦＥの素子分離絶縁膜３をマスクとして、露出した素子領域１Ｄ、１Ｅおよび１Ｆのシリコン層１ｃからシリコン膜（半導体領域）７を、エピタキシャル成長させる。シリコン膜７の膜厚は、１００〜５００μｍ程度である。このように、薄膜領域ＴＡ１および後述する厚膜領域ＴＡ２において素子分離（１１）を形成するものの部分分離でもよい領域をハードマスク５で覆うことにより、必要な領域（ここでは、素子領域１Ｄ、１Ｅおよび１Ｆ）にのみ、シリコン膜７を選択的にエピタキシャル成長させることができる。これにより、素子領域１Ｄ、１Ｅおよび１Ｆには、シリコン層１ｃとシリコン膜７との積層膜が形成される。
【００６８】
また、厚膜領域ＴＡ２において、ハードマスク５で覆われた分離領域２ＤＥおよび素子分離絶縁膜３が露出している分離領域２ＥＦ上には、シリコン膜７がエピタキシャル成長しないので、これらの領域（２ＤＥ、２ＥＦ）には、分離溝（凹部）９が形成される。
【００６９】
即ち、上記選択エピタキシャル成長工程により、素子領域１Ｄ、１Ｅおよび１Ｆには、シリコン層１ｃとシリコン膜７との積層膜（厚膜半導体領域）が形成されるとともに、分離領域２ＤＥおよび２ＥＦには、分離溝９を形成することができる。
【００７０】
次いで、ハードマスク５をエッチングにより除去した後、分離溝９内に絶縁膜を埋め込むことにより素子分離絶縁膜１１を形成する。例えば、図５に示すように、ＳＯＩ基板１上に、分離溝９を埋め込む程度の膜厚で、酸化シリコン膜などの素子分離絶縁膜１１をＣＶＤ法などを用いて堆積し、図６に示すように、分離溝９以外の酸化シリコン膜を異方性エッチング（異方的なエッチング）により除去する。これにより、分離溝９内に酸化シリコン膜（素子分離絶縁膜１１）を埋め込むことができる。
【００７１】
なお、素子分離絶縁膜３と同様に、ＣＭＰ法やエッチバック法を用いて分離溝９以外の酸化シリコン膜を除去することにより、素子分離絶縁膜１１を形成してもよい。但し、上記異方性エッチングを行った場合、素子領域１Ｄのシリコン膜７の薄膜領域ＴＡ１側の側壁に、サイドウォール膜（側壁膜、側壁絶縁膜）１１ｓを形成することができる。
【００７２】
よって、薄膜領域ＴＡ１と厚膜領域ＴＡ２との境界部における段差がサイドウォール膜１１ｓにより軽減される。その結果、後述するように、薄膜領域ＴＡ１と厚膜領域ＴＡ２との境界部近傍の領域である素子領域１Ｃおよび１Ｄを、素子領域として使用する場合において、上記段差による不具合を軽減することができる。例えば、導電性膜（後述のゲート電極ＧＡ等を構成する多結晶シリコン膜１７）の残渣が、上記段差に残存し、素子間のショートなどの欠陥の要因となることを防止することができる。なお、前述したとおり、ここでは、素子領域１Ｃ、分離領域２ＣＤおよび素子領域１Ｄを境界領域ＢＡと呼ぶ。
【００７３】
以上の工程により、シリコン層１ｃが素子分離絶縁膜３により複数の素子領域（ここでは、１Ａ、１Ｂ、１Ｃ）に区画され、また、シリコン層１ｃとシリコン膜７の積層膜が、素子分離絶縁膜３と１１との積層膜により複数の素子領域（ここでは、１Ｄ、１Ｅ、１Ｆ）に区画される。各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）は、例えば、上面からの平面視において、略矩形の領域であり、当該領域を囲むように素子分離絶縁膜（３、１１、１１ｓも含む）が配置される。素子領域を活性領域ということもある。
【００７４】
＜ＭＩＳ形成工程＞
次いで、各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）に、ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を形成する。ＭＩＳＦＥＴの形成方法に制限はないが、例えば、以下の工程により形成することができる。
【００７５】
まず、図７に示すように、ＳＯＩ基板上にフォトレジスト膜ＰＲ１を塗布した後、このフォトレジスト膜ＰＲ１に対して露光・現像処理を施すことにより、素子領域１Ｄ、１Ｅおよび１Ｆ上に開口部を形成する。次いで、フォトレジスト膜ＰＲ１をマスクにしたイオン注入法により、素子領域１Ｄ、１Ｅおよび１Ｆに、ｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、素子領域１Ｄ、１Ｅおよび１Ｆに形成されるｎチャネル型のＭＩＳＦＥＴ（ＴＤ、ＴＥ、ＴＦ）のチャネル濃度が決定される。なお、素子領域（１Ｄ、１Ｅ、１Ｆ）毎に、注入する不純物濃度を変えてもよい。
【００７６】
次に、フォトレジスト膜ＰＲ１を除去した後、図８に示すように、ＳＯＩ基板１上に、素子領域１Ａおよび１Ｃ上に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、フォトレジスト膜ＰＲ２をマスクにしたイオン注入法により、素子領域１Ａおよび１Ｃに、ｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、素子領域１Ａおよび１Ｃに形成されるｎチャネル型のＭＩＳＦＥＴ（ＴＡ、ＴＣ）のチャネル濃度が決定される。なお、素子領域（１Ａ、１Ｃ）毎に、注入する不純物濃度を変えてもよい。
【００７７】
次に、フォトレジスト膜ＰＲ２を除去した後、図９に示すように、ＳＯＩ基板１上に、素子領域１Ｂ上に開口部を有するフォトレジスト膜ＰＲ３を形成する。次いで、フォトレジスト膜ＰＲ３をマスクにしたイオン注入法により、素子領域１Ｂに、ｎ型不純物（例えば、リン（Ｐ））を注入する。これにより、素子領域１Ｂに形成されるｐチャネル型のＭＩＳＦＥＴ（ＴＢ）のチャネル濃度が決定される。
【００７８】
次に、フォトレジスト膜ＰＲ３を除去した後、図１０に示すように、ＳＯＩ基板１上にゲート絶縁膜１５を形成し、さらに、ゲート絶縁膜１５の上部に、多結晶シリコン膜１７を形成する。ゲート絶縁膜１５の形成方法に制限はないが、例えば、シリコン層１ｃおよびシリコン膜７の表面を熱酸化することにより形成する。この場合、ゲート絶縁膜１５は、酸化シリコン膜により構成される。ゲート絶縁膜１５としては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、高誘電率膜（いわゆる、high-k膜）をゲート絶縁膜１５として用いてもよい。ここでいう、高誘電率膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。例えば、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜をゲート絶縁膜１５として用いることができる。また、ハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜などをゲート絶縁膜１５として用いることができる。また、熱酸化法の他、ＣＶＤ法などの他の成膜方法を用いてゲート絶縁膜１５を形成してもよい。
【００７９】
このゲート絶縁膜１５は、各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）において、ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を構成するゲート絶縁膜（１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、１５Ｅ、１５Ｆ）となる。よって、ＭＩＳＦＥＴの特性に応じてゲート絶縁膜１５の膜厚や膜種を変えてもよい。即ち、上記素子領域毎にゲート絶縁膜１５を形成し、ゲート絶縁膜（１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、１５Ｅ、１５Ｆ）の膜厚や膜種を代えてもよい。
【００８０】
ゲート絶縁膜１５上の多結晶シリコン膜１７は、例えば、ＣＶＤ法を使用して形成することができる。なお、各ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）の特性に応じて、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）中に不純物を注入してもよい。即ち、多結晶シリコン膜１７の所望の素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆのいずれか）上に、開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜をマスクに多結晶シリコン膜１７中に不純物を注入する。これにより、多結晶シリコン膜１７中の所望の領域に不純物を注入することができる。ｎチャネル型のＭＩＳＦＥＴのゲート電極に、ｎ型の不純物（ｐチャネル型のＭＩＳＦＥＴの場合には、ｐ型の不純物）を注入することで、しきい値電圧を低減することができる。但し、素子領域（１Ａ、１Ｂ）に形成されるＭＩＳＦＥＴ（ＴＡ、ＴＢ）のゲート電極（ＧＡ、ＧＢ）には、不純物を注入しない。これらのＭＩＳＦＥＴ（ＴＡ、ＴＢ）の閾値電圧は、例えば、ゲート電極直下の半導体層に打ち込む不純物で調整することができる。
【００８１】
次に、多結晶シリコン膜１７上に、キャップ絶縁膜１９として、例えば、酸化シリコン膜をＣＶＤ法で堆積する。次いで、キャップ絶縁膜１９上に、フォトレジスト膜（図示せず）を塗布し、露光・現像処理を施すことにより、ゲート電極Ｇ（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）の形成予定領域に、フォトレジスト膜を残存させる。ここで、露光工程においては、露光光をレンズを介してフォトレジスト膜に照射するが、より微細なパターンを形成する素子領域１Ｆが位置する上層領域（ここでは、素子領域１Ｄ、１Ｅ、１Ｆ）を基準として、焦点を定める。即ち、上層領域（ここでは、素子領域１Ｄ、１Ｅ、１Ｆ）と、下層領域（ここでは、素子領域１Ａ、１Ｂ、１Ｃ）におては、高低差が生じているため、同一の露光工程で露光を行った場合、高低差により焦点の位置がずれることとなる。この際、より微細なパターンを形成する領域において焦点が合うように露光光を調整することで、解像度が向上し、微細加工を良好に行うことができる。露光光の焦点の合い具合を、ここでは、「照射焦度」という。即ち、露光工程における露光光の照射焦度を、下層領域（ここでは、素子領域１Ａ、１Ｂ、１Ｃ）より上層領域（ここでは、素子領域１Ｄ、１Ｅ、１Ｆ）において合わせることにより、ＳＯＩ基板１の表面全体（露光対象領域全体）において、露光精度（解像度）を向上させることができる。
【００８２】
なお、必要に応じて、キャップ絶縁膜１９上に、反射防止膜（図示せず）を形成し、さらに、その上部に、フォトレジスト膜を形成してもよい。
【００８３】
次いで、図１１に示すように、上記フォトレジスト膜をマスクに、キャップ絶縁膜１９および多結晶シリコン膜１７をエッチングすることにより、各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）に、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）を形成する。この後、上記フォトレジスト膜を除去する。
【００８４】
ここで、素子領域１Ｆに形成されるゲート電極ＧＦのゲート長は、比較的小さく形成される。具体的には、ゲート電極ＧＦのゲート長は、ゲート電極ＧＡのゲート長より小さい。同様に、ゲート電極ＧＦのゲート長は、ゲート電極（ＧＢ、ＧＣ、ＧＤ、ＧＥ）のいずれのゲート長よりも小さい。なお、ここでは、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ）のゲート長をほぼ同じに形成したが、各ＭＩＳＦＥＴの特性に応じてこれらのゲート電極Ｇのゲート長を異なるものとしてもよい。但し、ゲート電極ＧＦのゲート長が、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ）のいずれのゲート長よりも小さいという傾向は変わらない。
【００８５】
次いで、図１２に示すように、素子領域１Ｂ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜１９をマスクに、ゲート電極ＧＢの両側にｐ型不純物をイオン注入することにより、ｐ−型半導体領域（低濃度ｐ型不純物領域）２１Ｂを形成する。この後、上記フォトレジスト膜を除去する。
【００８６】
次いで、素子領域１Ａおよび１Ｃ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜１９をマスクに、ゲート電極ＧＡおよびＧＣのそれぞれ両側にｎ型不純物をイオン注入することにより、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ａおよび２１Ｃを形成する。この後、上記フォトレジスト膜を除去する。
【００８７】
次いで、図１３に示すように、素子領域１Ｄおよび１Ｅ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜１９をマスクに、ゲート電極ＧＤおよびＧＥのそれぞれの両側にｎ型不純物をイオン注入することにより、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｄおよび２１Ｅを形成する。この後、上記フォトレジスト膜を除去する。
【００８８】
次いで、図１４に示すように、素子領域１Ｆ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜および露出しているキャップ絶縁膜１９をマスクに、ゲート電極ＧＦの両側にｎ型不純物をイオン注入することにより、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｆを形成する。また、ＳＯＩ基板１の主面に対して斜め方向からｐ型の不純物をイオン注入することによって、ｎ−型半導体領域２１Ｆの下部にｐ型のハロー領域（ｐ型不純物領域）２３Ｆを形成する。このｐ型のハロー領域２３Ｆは、前述したとおり、必ずしも形成する必要はないが、これを形成した場合は、ＭＩＳＦＥＴのソース、ドレイン領域からチャネル形成領域への不純物の広がりが抑制され、短チャネル効果が抑制される。よって、しきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜を除去する。
【００８９】
以上の工程により、各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）に、低濃度の不純物領域（２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆ）およびハロー領域２３Ｆが形成される。なお、これらの領域の形成順序は上記の工程順に制限されず、適宜変更可能である。
【００９０】
次いで、図１５に示すように、ＳＯＩ基板１上に絶縁膜として、例えば、酸化シリコン膜をＣＶＤ法で形成した後、この酸化シリコン膜を異方性エッチングすることにより、サイドウォール膜ＳＷをゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）のそれぞれの側壁に形成する。なお、ここでは、サイドウォール膜ＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール膜ＳＷを形成してもよい。また、素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）毎に、サイドウォール膜ＳＷの膜厚を変えてもよい。ここで言うサイドウォール膜ＳＷの膜厚は、ゲート長方向の膜厚を意味する。後述するように、サイドウォール膜ＳＷの膜厚は、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）の端部と高濃度不純物領域との距離を規定するものであるため、ＭＩＳＦＥＴの特性に応じてサイドウォール膜ＳＷの膜厚を変えてもよい。サイドウォール膜ＳＷの膜厚を薄く形成する領域においては、膜厚の薄い酸化シリコン膜を形成した後、異方性エッチングを行えば良い。また、サイドウォール膜ＳＷの膜厚を厚く形成する領域においては、膜厚の厚い酸化シリコン膜を形成した後、異方性エッチングを行えば良い。また、窒化シリコン膜などによる第１のサイドウォール膜を形成した後、さらに、その側壁に、酸化シリコン膜などによる第２のサイドウォール膜を形成し、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール膜とすることで、サイドウォール膜ＳＷの膜厚を厚くしてもよい。
【００９１】
次いで、素子領域１Ｂ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜１９およびサイドウォール膜ＳＷをマスクに、ゲート電極ＧＢの両側にｐ型不純物をイオン注入することにより、ｐ＋型半導体領域（高濃度ｐ型不純物領域）２５Ｂを形成する。この後、上記フォトレジスト膜を除去する。
【００９２】
次いで、素子領域１Ａおよび１Ｃ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜１９およびサイドウォール膜ＳＷをマスクに、ゲート電極ＧＡおよびＧＣのそれぞれ両側にｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ａおよび２５Ｃを形成する。この後、上記フォトレジスト膜を除去する。
【００９３】
次いで、図１６に示すように、素子領域１Ｄおよび１Ｅ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜１９およびサイドウォール膜ＳＷをマスクに、ゲート電極ＧＤおよびＧＥのそれぞれの両側にｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｄおよび２５Ｅを形成する。この後、上記フォトレジスト膜を除去する。
【００９４】
次いで、素子領域１Ｆ上に開口部を有するフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜、露出しているキャップ絶縁膜１９およびサイドウォール膜ＳＷをマスクに、ゲート電極ＧＦの両側にｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｆを形成する。この後、上記フォトレジスト膜を除去する。
【００９５】
以上の工程により、各素子領域（１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ）に、高濃度の不純物領域（２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ、２５Ｅ、５１Ｆ）が形成される。なお、これらの領域の形成順序は上記の工程順に制限されず、適宜変更可能である。
【００９６】
また、これまでの工程により、ＬＤＤ構造のソース・ドレイン領域（２１Ａ〜２１Ｆ、２５Ａ〜２５Ｆ）を有するＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）が形成される。
【００９７】
その後、必要に応じてソース、ドレイン領域（２１Ａ〜２１Ｆ、２５Ａ〜２５Ｆ）およびゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）上にシリサイド膜（金属と半導体との化合物層、図示せず）を形成する。このシリサイド膜としては、コバルトシリサイド膜を形成することができる。このコバルトシリサイド膜は、例えば、キャップ絶縁膜１９を除去した後、ＳＯＩ基板１上にコバルト膜などの金属膜をスパッタリング法などで堆積した後、熱処理を施すことにより、ソース、ドレイン領域（２１Ａ〜２１Ｆ、２５Ａ〜２５Ｆ）とコバルト膜およびゲート電極（ＧＡ〜ＧＦ）とコバルト膜との接触部においてシリサイド化反応を生じさせることにより形成する。このようなシリサイド膜は、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）やソース、ドレイン領域（２１Ａ〜２１Ｆ、２５Ａ〜２５Ｆ）の低抵抗化のために形成される。
【００９８】
次いで、未反応のコバルト膜をエッチングにより除去する。なお、コバルトシリサイド膜に代えて、ニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜などのコバルト以外の金属とシリコンとの化合物層あるいはプラチナ膜などの金属膜を形成してもよい。
【００９９】
＜配線形成工程および実装工程＞
次いで、図１７に示すように、ＳＯＩ基板１の主面上に、層間絶縁膜２７として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜ＣＶＤ法などで堆積する。次いで、層間絶縁膜２７の表面を、例えばＣＭＰ法などを用いて平坦化する。
【０１００】
次いで、フォトリソグラフィ技術およびエッチング技術を使用して、ソース、ドレイン領域（ここでは、２５Ａ〜２５Ｆ）上の層間絶縁膜２７を選択的に除去することによりコンタクトホール（接続孔）を形成する。この際、ゲート電極（ＧＡ、ＧＢ、ＧＣ、ＧＤ、ＧＥ、ＧＦ）上にコンタクトホールを形成してもよい。
【０１０１】
次いで、コンタクトホール内部を含む層間絶縁膜２７上に、バリア膜として、例えば、チタンおよび窒化チタン膜の積層膜をスパッタリング法などを用いて堆積する。次いで、バリア膜上に、導電性膜として、例えば、タングステン膜をＣＶＤ法などを用いて堆積し、層間絶縁膜２７に形成された不要なバリア膜および導電性膜を、ＣＭＰ法などを用いて除去することにより、プラグＰ１を形成する。
【０１０２】
次いで、層間絶縁膜２７およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより第１層配線Ｍ１を形成する。
【０１０３】
次いで、図示は省略するが、第１層配線Ｍ１上に層間絶縁膜、プラグおよび配線の形成を繰り返すことにより第２層配線以降の配線を形成する。さらに、最上層配線上に、保護絶縁膜（絶縁膜、パッシベーション膜）として、例えば、窒化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、最上層配線の保護絶縁膜を選択的に除去することにより、パッド領域を開口する。
【０１０４】
次いで、ウエハ状のＳＯＩ基板１を切断（ダイシング）して、略矩形状の複数の半導体チップに分離（個片化）する。なお、ダイシングの前に、ＳＯＩ基板１の裏面研削を行い、ＳＯＩ基板１を薄膜化してもよい。
【０１０５】
この後、半導体チップを、配線基板などの上に搭載（接着、ダイボンディング）し、上記パッド領域と配線基板の端子とを金線などからなるワイヤ（導電性部材）で接続する（ワイヤボンディング）。
【０１０６】
その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂（モールド樹脂）を形成し、封止する。
【０１０７】
以上の工程により、本実施の形態の半導体装置を製造することができる。
【０１０８】
このように、本実施の形態の半導体装置の製造方法によれば、薄膜領域（ＳＯＩ領域）ＴＡ１と厚膜領域（バルク領域）ＴＡ２とを同一基板上に形成できる。特に、エピタキシャル成長を用いれば、厚膜領域ＴＡ２を簡易な工程で形成することができる。これにより、ＳＯＩ−ＭＩＳ（ＴＡ、ＴＢ、ＴＣ）とバルクＭＩＳ（ＴＤ、ＴＥ、ＴＦ）とを同一基板上に形成することができる。即ち、多機能な半導体装置を形成することができる。例えば、後述の実施の形態４で詳細に説明するように、複数の機能を有する回路のワンチップ化が可能となる。
【０１０９】
また、バルクＭＩＳ（ＴＤ、ＴＥ、ＴＦ）の特性に応じて、その素子間の素子分離の形態（部分分離とするか、完全分離とするか）を簡易な工程で好適化することができる。即ち、あらかじめ、厚膜領域ＴＡ２において、完全分離を形成したい領域には、エピタキシャル成長の基点となるシリコン層（薄膜半導体領域）１ｃ中に素子分離絶縁膜３を形成しておけば、この素子分離絶縁膜３上には、エピタキシャル成長が生じないため、当該領域は凹部となり、この後、素子分離絶縁膜１１を埋め込むだけで容易に完全分離を形成することが可能となる。
【０１１０】
また、部分分離を形成すればよい領域においては、薄膜領域ＴＡ１上のエピタキシャル成長を阻止するためのハードマスク（マスク膜）５を利用して、当該領域（部分分離を形成すればよい領域）上にもハードマスク５を形成しておくことにより、容易に部分分離を形成することができる。
【０１１１】
なお、本実施の形態においては、素子領域１Ｃ、１Ｄ、１Ｅおよび１Ｆ等に、形成されるＭＩＳＦＥＴとして、１つのｎチャネル型のＭＩＳＦＥＴを例示したが、これらの領域に複数のｎチャネル型のＭＩＳＦＥＴを形成してもよい（図２０参照）。また、これらの領域にｐチャネル型のＭＩＳＦＥＴを形成してもよい。このｐチャネル型のＭＩＳＦＥＴの形成工程は、不純物の導電型を逆導電型とする他は、ｎチャネル型のＭＩＳＦＥＴの形成工程と同様である。また、素子領域１Ｃ、１Ｄ、１Ｅおよび１Ｆに、相補型のＭＩＳＦＥＴ（ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴ）を形成してもよい。また、これらのＭＩＳＦＥＴ間の分離として、部分分離又は完全分離を用いてもよい。
【０１１２】
（実施の形態２）
実施の形態１においては、アナログ回路用のＭＩＳＦＥＴが形成される素子領域１Ｅとデジタル回路用のＭＩＳＦＥＴが形成される素子領域１Ｆとの間に素子分離絶縁膜３および１１の積層膜を設けこれらの領域（１Ｅ、１Ｆ）間を完全分離したが、さらに、素子領域１Ｅと素子領域１Ｆとの外周を囲むガードリング１１ｇを設けてもよい。
【０１１３】
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について説明する。図１８〜図２０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、素子領域１Ｅおよび１Ｆ以外の構成およびその製造工程については、実施の形態１と同様であるため、その詳細な説明を省略する。
【０１１４】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図２０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１１５】
本実施の形態の半導体装置は、実施の形態１と同様に、薄膜領域ＴＡ１と厚膜領域ＴＡ２を有するＳＯＩ基板１に形成された複数のＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を有する（図１６参照）。
【０１１６】
このうち、素子領域１Ｅに配置されるＭＩＳＦＥＴ（ＴＥ）が、ガードリング１１ｇにより囲まれている（図２０参照）。このガードリング１１ｇは、シリコン膜（半導体領域）７間に配置された絶縁膜（素子分離絶縁膜）よりなる。
【０１１７】
例えば、素子領域１Ｅは、上面からの平面視において、略矩形の領域であり、当該領域の内部に、複数のＭＩＳＦＥＴ（ＴＥ）が形成されている。上記略矩形の領域の外周に、所定の幅のガードリング１１ｇが当該領域を囲むように配置される。このガードリング１１ｇの内部に、複数のＭＩＳＦＥＴ（ＴＥ）が配置される。ガードリング１１ｇの外部から所定の間隔をおいて分離領域（２ＤＥ、２ＥＦ）が位置する。なお、ガードリング１１ｇを含む分離領域（２ＤＥ、２ＥＦ）で囲まれた領域を素子領域１Ｅとしてもよい。
【０１１８】
また、素子領域１Ｆに配置されるＭＩＳＦＥＴ（ＴＦ）が、ガードリング１１ｇにより囲まれている（図２０参照）。このガードリング１１ｇは、シリコン膜（半導体領域）７間に配置された絶縁膜（素子分離絶縁膜）よりなる。
【０１１９】
素子領域１Ｅに配置されるＭＩＳＦＥＴ（ＴＥ）は、実施の形態１で詳細に説明したように、ソース・ドレイン領域（２１Ｅ、２５Ｅ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達していないｎチャネル型のＭＩＳＦＥＴであり、例えば、アナログ回路用のＭＩＳＦＥＴとして使用することができる。
【０１２０】
例えば、素子領域１Ｆは、上面からの平面視において、略矩形の領域であり、当該領域の内部に、複数のＭＩＳＦＥＴ（ＴＦ）が形成されている。上記略矩形の領域の外周に、所定の幅のガードリング１１ｇが当該領域を囲むように配置される。このガードリング１１ｇの内部に、複数のＭＩＳＦＥＴ（ＴＦ）が配置される。ガードリング１１ｇの外部から所定の間隔をおいて分離領域（２ＥＦ、２ＦＧ）が位置する。なお、ガードリング１１ｇを含む分離領域（２ＥＦ、２ＦＧ）で囲まれた領域を素子領域１Ｆとしてもよい。
【０１２１】
素子領域１Ｆに配置されるＭＩＳＦＥＴ（ＴＦ）は、実施の形態１で詳細に説明したように、ソース・ドレイン領域（２１Ｆ、２５Ｆ）が、絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂまで達していないｎチャネル型のＭＩＳＦＥＴであり、例えば、デジタル回路用のＭＩＳＦＥＴとして使用することができる。
【０１２２】
また、実施の形態１で詳細に説明したように、デジタル回路用のＭＩＳＦＥＴは種々の特徴を有する。
【０１２３】
例えば、ゲート長（チャネル長）が短く、また、短チャネル効果の低減のためハロー領域（２３Ｆ）を有することがある。
【０１２４】
よって、ＭＩＳＦＥＴ（ＴＦ）のゲート長は、ＭＩＳＦＥＴ（ＴＥ）のゲート長より短い。また、ＭＩＳＦＥＴ（ＴＦ）においては、ＬＤＤ構造のソース・ドレイン領域（２１Ｆ、２５Ｆ）の低濃度不純物領域（ここでは、ｎ−型半導体領域２１Ｆ）の下部に、ハロー領域（２３Ｆ）を有する。
【０１２５】
また、デジタル回路用のＭＩＳＦＥＴ（ＴＦ）は、アナログ回路用のＭＩＳＦＥＴ（ＴＤ、ＴＥ）と比較し、ｎ−型半導体領域（低濃度ｎ型不純物領域）２１Ｆと、ｎ＋型半導体領域（高濃度ｎ型不純物領域）２５Ｆとの濃度差が小さい。例えば、ｎ−型半導体領域２１Ｆは、ｎ＋型半導体領域２５Ｆの１０分の１以上の濃度であるのに対し、アナログ回路用のＭＩＳＦＥＴ（例えば、ＴＤ）のｎ＋型半導体領域２５Ｄは、ｎ−型半導体領域２１Ｄの１０倍以上の濃度であることが多い。
【０１２６】
以上、詳細に説明したように、本実施の形態の半導体装置によっても、実施の形態１で説明した効果を奏することができる。さらに、素子領域１Ｅに配置されるＭＩＳＦＥＴ（ＴＥ）および素子領域１Ｆに配置されるＭＩＳＦＥＴ（ＴＦ）を、それぞれ、ガードリング１１ｇで囲んだので、これらのＭＩＳＦＥＴ（ＴＥ、ＴＦ）の相互干渉をさらに低減でき、各ＭＩＳＦＥＴを良好に動作させることができる。
【０１２７】
［製法説明］
次いで、図１８〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【０１２８】
まず、実施の形態１と同様に、図１８に示すＳＯＩ基板１を準備する。ＳＯＩ基板１は、シリコン単結晶よりなる支持基板１ａと、この支持基板１ａ上に形成された絶縁層（埋め込み絶縁層、ＢＯＸ）１ｂと、絶縁層１ｂ上に形成されたシリコン層（薄膜半導体領域）１ｃから構成されている。
【０１２９】
次いで、実施の形態１と同様に、ＳＯＩ基板１の分離領域（２ＡＢ、２ＢＣ、２ＣＤ、２ＥＦ）のシリコン層（半導体領域）１ｃ中に素子分離絶縁膜３を形成する。なお、図１８〜図２０においては、分離領域２ＤＥより左側の図示を省略してあるため、上記分離領域としては、分離領域２ＥＦのみ示してある。また、素子領域１Ｆの右側の分離領域２ＦＧを記載してある。この分離領域２ＦＧは、完全分離される領域である。
【０１３０】
次いで、ＳＯＩ基板１上に選択エピタキシャル成長用のハードマスク（マスク膜）５として、酸化シリコン膜をＣＶＤ法などで堆積し、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜を選択的に除去することにより、薄膜領域（ＴＡ１、図１８においては図示せず）および部分分離を行う分離領域２ＤＥに加え、ガードリング形成領域３ＧＥ、３ＧＦに、ハードマスク５を残存させる。
【０１３１】
次いで、ハードマスク５および分離領域（２ＤＥ、２ＥＦ、２ＦＧ）の素子分離絶縁膜３をマスクとして、露出したシリコン層１ｃからシリコン膜（半導体領域）７を、エピタキシャル成長させる。図１８においては、素子領域１Ｅおよび１Ｆのシリコン層１ｃからエピタキシャル成長させたシリコン膜７が示されている。この際、ガードリング形成領域３ＧＥ、３ＧＦと分離領域（２ＤＥ、２ＥＦ、２ＦＧ）との間にも、シリコン膜（半導体領域）７が、エピタキシャル成長する。
【０１３２】
このように、実施の形態１で説明した部分分離でもよい領域（２ＤＥ）に加えガードリング形成領域３ＧＥ、３ＧＦをハードマスク５で覆うことにより、必要な領域（図１８においては、素子領域１Ｅおよび１Ｆ）に、シリコン膜７を選択的にエピタキシャル成長させることができる。これにより、素子領域１Ｅおよび１Ｆには、シリコン層１ｃとシリコン膜７との積層膜が形成される。また、厚膜領域ＴＡ２において、ハードマスク５で覆われたガードリング形成領域３ＧＥ、３ＧＦ、部分分離を行う分離領域２ＤＥおよび素子分離絶縁膜３が露出している分離領域（２ＥＦ、２ＦＧ）上には、シリコン膜７がエピタキシャル成長しないので、これらの領域には、分離溝（凹部）９が形成される。
【０１３３】
次いで、実施の形態１と同様に、ハードマスク５をエッチングにより除去した後、図１９に示すように、分離溝９内に絶縁膜を埋め込むことにより素子分離絶縁膜１１およびガードリング（素子分離絶縁膜）１１ｇを形成する。例えば、ＳＯＩ基板１上に、分離溝９を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ法などを用いて堆積し、分離溝９以外の酸化シリコン膜を異方性エッチングにより除去する。これにより、分離溝９内に酸化シリコン膜を埋め込むことができる。
【０１３４】
この後、図２０に示すように、素子領域（図２０に示す領域においては、１Ｅ、１Ｆ）に、ＭＩＳＦＥＴ（図２０に示す領域においては、ＴＥ、ＴＦ）を形成する。ＭＩＳＦＥＴの形成方法に制限はないが、実施の形態１で説明した工程により形成することができる。ここでは、その形成工程の詳細を省略する。
【０１３５】
上記ＭＩＳＦＥＴ（ＴＥ、ＴＦ等）を形成した後は、実施の形態１と同様に、シリサイド膜、層間絶縁膜２７、プラグＰ１、第１層配線Ｍ１を形成する（図１７参照）。
【０１３６】
次いで、実施の形態１と同様に、必要に応じてさらに上層の配線を形成した後、最上層配線上に、保護絶縁膜およびパッド領域を形成する。
【０１３７】
この後、実施の形態１と同様に、ＳＯＩ基板１を切断（ダイシング）して複数の半導体チップに分離（個片化）した後、実装を行う。即ち、半導体チップを配線基板上に搭載し、上記パッド領域と配線基板の端子とを金線などからなるワイヤで接続する。その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂で封止する。
【０１３８】
以上の工程により、本実施の形態の半導体装置を製造することができる。
【０１３９】
このように、本実施の形態の半導体装置の製造方法によっても、実施の形態１で説明した効果を奏することができる。さらに、部分分離を形成すればよい領域に加え、ガードリング形成領域において、薄膜領域ＴＡ１上のエピタキシャル成長を阻止するためのハードマスク（マスク膜）５を利用して、当該領域上にもマスクを形成しておくことにより、容易に部分分離（２ＤＥ）とガードリング（１１ｇ）とを形成することができる。
【０１４０】
なお、本実施の形態においては、素子領域１Ｅおよび１Ｆに、形成されるＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを例示したが、これらの領域にｐチャネル型のＭＩＳＦＥＴを形成してもよい。このｐチャネル型のＭＩＳＦＥＴの形成工程は、不純物の導電型を逆導電型とする他は、ｎチャネル型のＭＩＳＦＥＴの形成工程と同様である。また、素子領域１Ｅおよび１Ｆに、相補型のＭＩＳＦＥＴ（ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴ）を形成してもよい。また、これらのＭＩＳＦＥＴ間の分離として、部分分離又は完全分離を用いてもよい。
【０１４１】
また、ガードリング形成領域３ＧＥ、３ＧＦにおいて、あらかじめ、素子分離絶縁膜３を形成しておき、ガードリングを素子分離絶縁膜３および１１の積層膜で構成してもよい。
【０１４２】
（実施の形態３）
本実施の形態においては、厚膜領域ＴＡ２にＭＩＳ容量（容量素子）を配置した第１例、および、厚膜領域ＴＡ２にＬＤＭＯＳを配置した第２例について説明する。前述したとおり、厚膜領域ＴＡ２においては、耐圧を大きくできるため、例えば、高耐圧の素子として、ＬＤＭＯＳを形成することができる。
【０１４３】
＜第１例＞
図２１は、本実施の形態の半導体装置である厚膜領域にＭＩＳ容量を配置した半導体装置の構成を示す要部断面図である。
【０１４４】
本実施の形態の半導体装置は、実施の形態１と同様に、薄膜領域ＴＡ１と厚膜領域ＴＡ２を有するＳＯＩ基板１に形成された複数のＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を有する（図１６参照）。
【０１４５】
ここで、図２１に示すように、本実施の形態の半導体装置においては、厚膜領域ＴＡ２の一部である素子領域１Ｈに、ＭＩＳ容量が形成されている。
【０１４６】
ＭＩＳ容量は、シリコン膜（半導体領域）７と、シリコン膜７上に配置されたゲート絶縁膜１５Ｈと、ゲート絶縁膜１５Ｈ上に配置されたゲート電極ＧＨを有する。このＭＩＳ容量は、シリコン膜７とゲート電極ＧＨとを容量電極と、ゲート絶縁膜１５Ｈを容量絶縁膜として容量を構成する。シリコン膜７中に、不純物を導入し、当該不純物領域を容量電極としてもよい。
【０１４７】
また、上記ＭＩＳ容量の構成部位の製造工程に制限はないが、例えば、ＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）の構成部位と同一工程で形成することができる。具体的には、ゲート絶縁膜１５Ａ等と同一工程で、ゲート絶縁膜（容量絶縁膜）１５Ｈを形成することができる。また、ゲート電極ＧＡ等と同一工程で、ゲート電極（容量電極）ＧＨを形成することができる。また、シリコン膜７中に不純物を導入する場合は、ウエル形成工程と同一工程で形成することができる。なお、ウエル形成工程とは、別工程で、不純物を導入してもよい。
【０１４８】
＜第２例＞
図２２は、本実施の形態の半導体装置である厚膜領域にＬＤＭＯＳを配置した半導体装置の構成を示す要部断面図である。
【０１４９】
本実施の形態の半導体装置は、実施の形態１と同様に、薄膜領域ＴＡ１と厚膜領域ＴＡ２を有するＳＯＩ基板１に形成された複数のＭＩＳＦＥＴ（ＴＡ、ＴＢ、ＴＣ、ＴＤ、ＴＥ、ＴＦ）を有する（図１６参照）。
【０１５０】
ここでは、図２２に示すように、厚膜領域ＴＡ２の一部である素子領域１Ｉには、ＬＤＭＯＳが形成されている。ＬＤＭＯＳの構成は多様であるが、例えば、次に示す構成とすることができる。なお、ここでは、便宜上「ＭＯＳ」と示したが、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＯＳだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳも含むものとする。
【０１５１】
本実施の形態のＬＤＭＯＳは、ＳＯＩ基板１の素子領域１Ｉのシリコン膜（半導体領域）７の主表面に形成され、第１のｎ−型ドレイン領域１１０と第２のｎ−型ドレイン領域１１３とｎ＋型ドレイン領域１１４とからなるドレイン領域を有する。また、ｎ−型ソース領域１１１とｎ＋型ソース領域１１５とからなるソース領域、およびこのソース領域と上記ドレイン領域間（チャネル領域）上にゲート絶縁膜１５Ｉを介して形成されたゲート電極ＧＩとを有する。
【０１５２】
ここで、ＬＤＭＯＳは、ＭＩＳＦＥＴ素子の一種であるが、次のような特徴（第１〜第３の特徴）を有する素子である。
【０１５３】
第１の特徴として、ＬＤＭＯＳは、短いチャネル長で高電圧動作を可能とするために、ゲート電極ＧＩのドレイン側にＬＤＤ領域が形成されている。即ち、ＬＤＭＯＳのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域１１４）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域１１０および第２のｎ−型ドレイン領域１１３）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域１１４）はＬＤＤ領域を介してゲート電極ＧＩから離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極ＧＩの端部とｎ＋型ドレイン領域（ドレイン高濃度領域）１１４との間の距離は、ＬＤＭＯＳのブレークダウン電圧が最大値となるように最適化することが好ましい。
【０１５４】
第２の特徴として、ＬＤＭＯＳは、ソース側のソース領域（ｎ−型ソース領域１１１およびｎ＋型ソース領域１１５）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）１０７が形成されている。ＬＤＭＯＳのドレイン側（ドレイン領域）では、このｐ型ウエル１０７は、形成されていないか、あるいはチャネル形成領域に近い側のドレイン領域の端部の一部に接するようにしか形成されていない。言い換えれば、ドレイン領域（ここでは第１のｎ−型ドレイン領域１１０、第２のｎ−型ドレイン領域１１３およびｎ＋型ドレイン領域１１４からなるドレイン領域）下に、ｐ型ウエル１０７が形成されていない領域が存在する。また、別の言い方をすれば、少なくとも、ドレインを構成するｎ＋型ドレイン領域１１４の下にはｐ型ウエル１０７が形成されない。
【０１５５】
第３の特徴として、ＬＤＭＯＳは、ソース領域（ここではｎ−型ソース領域１１１およびｎ＋型ソース領域１１５）とドレイン領域（ここでは第１のｎ−型ドレイン領域１１０、第２のｎ−型ドレイン領域１１３およびｎ＋型ドレイン領域１１４）とが、ゲート電極ＧＩに対して非対称な構造を有している。
【０１５６】
特に、ＬＤＭＯＳは、ソース領域を構成するｎ＋型ソース領域１１５とゲート電極ＧＩのソース領域側の端部との距離（これを「ＤＳ」とする）と、ドレインを構成するｎ＋型ドレイン領域１１４とゲート電極ＧＩのドレイン領域側の端部との距離（これを「ＤＤ」とする）と、が非対称であり、ＤＳ＜ＤＤの関係にある。
【０１５７】
また、ＬＤＭＯＳの構成部位の製造工程に制限はないが、例えば、以下の工程により形成することができる。
【０１５８】
［製法説明］
まず、図２２に示すように、実施の形態１と同様に、ＳＯＩ基板１を準備し、厚膜領域ＴＡ２に、素子領域（シリコン膜７）１Ｉおよびこれを囲む完全分離である分離領域（素子分離絶縁膜３および１１）を形成する。素子領域１Ｉおよび分離領域は、例えば、実施の形態１の素子領域１Ｅおよび分離領域２ＥＦと同様に形成することができる。
【０１５９】
次いで、厚膜領域ＴＡ２のシリコン膜（半導体領域）７にｐ型の不純物イオンを注入することによりｐ型ウエル１０７を形成する。次に、ＳＯＩ基板１に熱処理を施すことにより、シリコン膜７の表面に酸化シリコン膜などからなるゲート絶縁膜１５Ｉを形成する。
【０１６０】
次に、ゲート絶縁膜１５Ｉの上部に多結晶シリコン膜を堆積しパターニングすることによりゲート電極ＧＩを形成する。
【０１６１】
次に、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル１０７の一部の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域１１１を形成する。次に、ゲート電極ＧＩの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜（側壁膜、側壁絶縁膜）ＳＷ１を形成する。サイドウォール膜ＳＷ１は、例えば、ＳＯＩ基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。
【０１６２】
次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、シリコン膜７の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ領域）１１０を形成する。第１のｎ−型ドレイン領域１１０は、サイドウォール膜ＳＷ１に対して自己整合的に形成される。
【０１６３】
次いで、上記所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル１０７にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ−型ソース領域１１１の下部にｐ型のハロー領域１１２を形成する。この際、ＳＯＩ基板１の主面に対して３０度の斜め方向から不純物をイオン注入する。このｐ型のハロー領域１１２は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制される。よって、しきい値電圧の低下をさらに抑制することができる。
【０１６４】
次に、ゲート電極ＧＩ（サイドウォール膜ＳＷ１）の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜（側壁膜、側壁絶縁膜）ＳＷ２を形成する。サイドウォール膜ＳＷ２は、例えば、ＳＯＩ基板１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第１のｎ−型ドレイン領域１１０の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、第１のｎ−型ドレイン領域１１０の一部には、ゲート電極ＧＩのドレイン側の側壁に形成されたサイドウォール膜ＳＷ１、ＳＷ２に対して自己整合的に、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ（Lightly Doped Drain）領域）１１３が形成される。
【０１６５】
次に、第２のｎ−型ドレイン領域１１３の一部とソース領域のｐ型ウエル１０７のそれぞれの上部に開口を有するフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、第２のｎ−型ドレイン領域１１３の一部とソース領域のｐ型ウエル１０７にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。
【０１６６】
このイオン注入により、第２のｎ−型ドレイン領域１１３の一部には、第２のｎ−型ドレイン領域１１３よりも不純物濃度が高く、かつ第２のｎ−型ドレイン領域１１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）１１４が形成される。
【０１６７】
また、このイオン注入により、ｐ型ウエル１０７には、ｎ−型ソース領域１１１よりも不純物濃度が高く、かつｎ−型ソース領域１１１よりも底部の位置が深いｎ＋型ソース領域１１５が形成される。ｎ＋型ソース領域１１５は、ゲート電極ＧＩの側壁のサイドウォール膜ＳＷ２に対して自己整合的に形成される。このため、ｎ＋型ソース領域１１５は、ゲート長方向に沿ったサイドウォール膜ＳＷ１およびＳＷ２の膜厚に対応する分、チャネル形成領域から離間して形成される。
【０１６８】
ここまでの工程により、第１のｎ−型ドレイン領域１１０と第２のｎ−型ドレイン領域１１３とｎ＋型ドレイン領域１１４とからなるドレイン領域、ｎ−型ソース領域１１１とｎ＋型ソース領域１１５とからなるソース領域、およびゲート電極ＧＩを有するＬＤＭＯＳが、ＳＯＩ基板１の素子領域１Ｉに形成される。
【０１６９】
この後、実施の形態１の場合と同様に、ＬＤＭＯＳ上に、層間絶縁膜２７、プラグＰ１および第１層配線Ｍ１等を形成する。
【０１７０】
このように、厚膜領域ＴＡ２には、上記ＭＩＳ容量やＬＤＭＯＳを形成することができる。
【０１７１】
（実施の形態４）
本実施の形態においては、上記実施の形態１〜３において説明した半導体装置（半導体チップ）の電子機器への適用例について説明する。上記実施の形態１〜３において説明した半導体装置（半導体チップ）の適用機器に制限はないが、例えば、携帯電話機（移動体通信装置）に適用することができる。
【０１７２】
図２３は、携帯電話機の送受信部の構成を示すブロック図である。図２３に示すように、携帯電話機２０１は、アプリケーションプロセッサ２０２、メモリ２０３、ベースバンド部２０４、ＲＦＩＣ２０５、電力増幅器２０６、ＳＡＷ（Surface Acoustic Wave）フィルタ２０７、アンテナスイッチ２０８およびアンテナ２０９を有している。
【０１７３】
アプリケーションプロセッサ２０２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機２０１のアプリケーション機能を実現する機能を有している。具体的には、メモリ２０３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ２０３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２０２を動作させるプログラムや、アプリケーションプロセッサ２０２での処理データを記憶するように構成されている。また、メモリ２０３は、アプリケーションプロセッサ２０２だけでなく、ベースバンド部２０４ともアクセスできるようになっており、ベースバンド部２０４で処理されるデータの記憶にも使用できるようになっている。
【０１７４】
ベースバンド部２０４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【０１７５】
ＲＦＩＣ２０５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器２０６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する半導体装置である。ＳＡＷフィルタ２０７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【０１７６】
アンテナスイッチ２０８は、携帯電話機２０１に入力される受信信号と携帯電話機２０１から出力される送信信号とを分離するためのものであり、アンテナ２０９は、電波を送受信するためのものである。
【０１７７】
携帯電話機２０１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部２０４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ２０５に入力する。ＲＦＩＣ２０５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ２０５から電力増幅器（ＲＦモジュール）２０６に出力される。電力増幅器２０６に入力した無線周波数の信号は、電力増幅器２０６で増幅された後、アンテナスイッチ２０８を介してアンテナ２０９より送信される。
【０１７８】
次に、信号を受信する場合について説明する。アンテナ２０９により受信された無線周波数の信号（受信信号）は、アンテナスイッチ２０８を介してＳＡＷフィルタ２０７を通過した後、ＲＦＩＣ２０５に入力する。ＲＦＩＣ２０５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ２０５からベースバンド部２０４に出力される。このベースバンド信号がベースバンド部２０４で処理され、音声信号が出力される。
【０１７９】
＜ＲＦモジュールの構成＞
上述したように、携帯電話機２０１から信号を送信する際、電力増幅器２０６によって信号は増幅された後、アンテナスイッチ２０８を介してアンテナ２０９から出力される。この電力増幅器２０６とアンテナスイッチ２０８とは例えば、１つのＲＦモジュール（フロントエンドモジュール）ＲＦＭとして製品化されている。
【０１８０】
図２４は、電力増幅器とアンテナスイッチとをそれぞれ別の半導体チップで構成した比較例のＲＦモジュールの実装構成を示す斜視図である。図２４に示すＲＦモジュールＲＦＭでは、配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが搭載されている。半導体チップＣＨＰ１は、電力増幅器２０６を構成する高耐圧用のＭＩＳやＬＤＭＯＳなどが形成された半導体チップである。半導体チップＣＨＰ２は、例えば、アンテナスイッチを構成するＭＩＳＦＥＴ（アンテナスイッチ用のＭＩＳＦＥＴ）などが形成された半導体チップである。受動部品ＰＣは、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなる。
【０１８１】
配線基板ＷＢ上に搭載されている半導体チップＣＨＰ１は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。さらに、この導体パターンは受動部品ＰＣと接続されている。同様に、配線基板ＷＢ上に搭載されている半導体チップＣＨＰ２は、配線基板ＷＢ上に形成されている導体パターンとワイヤで接続されている。このようにして、半導体チップＣＨＰ１、半導体チップＣＨＰ２および受動部品ＰＣが導体パターンを介して電気的に接続され、１つのＲＦモジュールＲＦＭを構成している。
【０１８２】
これに対し、上記実施の形態１〜３において説明した半導体装置（半導体チップ）を使用すれば、電力増幅器２０６とアンテナスイッチ２０８とを同一基板上に形成できるため、半導体チップＣＨＰ１と半導体チップＣＨＰ２とをワンチップ化することができる。
【０１８３】
これにより、携帯電話機２０１の小面積化や軽量化を図ることができる。また、携帯電話機２０１の消費電力の低減や低コスト化を図ることができる。
【０１８４】
また、実施の形態３で説明したように、容量素子としてＭＩＳ容量なども同一基板上に形成できるため、上記受動部品ＰＣの機能なども同じチップ内に組み込むことができる。
【０１８５】
さらに、図２３を参照しながら説明したベースバンド部２０４およびＲＦＩＣ２０５は、アナログ回路で構成され、電力増幅器２０６とアンテナスイッチ２０８に加え、これらの回路もワンチップ化することが可能である。さらに、メモリ２０３やアプリケーションプロセッサ２０２も、同じチップ内に形成することが可能であり、図２３に示す回路中において、ＳＡＷフィルタ以外の構成をワンチップ化することが可能となる。
【０１８６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８７】
本発明は、半導体装置に関し、特に、異なる厚さの半導体層に形成される半導体素子を有する半導体装置に適用して有効な技術に関する。
【符号の説明】
【０１８８】
１    ＳＯＩ基板
１Ａ    素子領域
１Ｂ    素子領域
１Ｃ    素子領域
１Ｄ    素子領域
１Ｅ    素子領域
１Ｆ    素子領域
１Ｈ    素子領域
１Ｉ    素子領域
１ａ    支持基板
１ｂ    絶縁層
１ｃ    シリコン層
２ＡＢ    分離領域
２ＢＣ    分離領域
２ＣＤ    分離領域
２ＤＥ    分離領域
２ＥＦ    分離領域
２ＦＥ    分離領域
２ＦＧ    分離領域
３    素子分離絶縁膜
３ＧＥ    ガードリング形成領域
３ＧＦ    ガードリング形成領域
５    ハードマスク
７    シリコン膜
９    分離溝
１１    素子分離絶縁膜
１１ｇ    ガードリング
１５    ゲート絶縁膜
１５Ａ    ゲート絶縁膜
１５Ｂ    ゲート絶縁膜
１５Ｃ    ゲート絶縁膜
１５Ｄ    ゲート絶縁膜
１５Ｅ    ゲート絶縁膜
１５Ｆ    ゲート絶縁膜
１５Ｈ    ゲート絶縁膜
１５Ｉ    ゲート絶縁膜
１７    多結晶シリコン膜
１９    キャップ絶縁膜
２１Ａ    ｎ−型半導体領域
２１Ｂ    ｐ−型半導体領域
２１Ｃ    ｎ−型半導体領域
２１Ｄ    ｎ−型半導体領域
２１Ｅ    ｎ−型半導体領域
２１Ｆ    ｎ−型半導体領域
２３Ｆ    ハロー領域
２５Ａ    ｎ＋型半導体領域
２５Ｂ    ｐ＋型半導体領域
２５Ｃ    ｎ＋型半導体領域
２５Ｄ    ｎ＋型半導体領域
２５Ｅ    ｎ＋型半導体領域
２５Ｆ    ｎ＋型半導体領域
２７    層間絶縁膜
１０７    ｐ型ウエル
１１０    第１のｎ−型ドレイン領域
１１１    ｎ−型ソース領域
１１２    ハロー領域
１１３    第２のｎ−型ドレイン領域
１１４    ｎ＋型ドレイン領域
１１５    ｎ＋型ソース領域
２０１    携帯電話機
２０２    アプリケーションプロセッサ
２０３    メモリ
２０４    ベースバンド部
２０５    ＲＦＩＣ
２０６    電力増幅器
２０７    ＳＡＷフィルタ
２０８    アンテナスイッチ
２０９    アンテナ
ＢＡ    境界領域
ＣＨＰ１    半導体チップ
ＣＨＰ２    半導体チップ
Ｇ    ゲート電極
ＧＡ    ゲート電極
ＧＢ    ゲート電極
ＧＣ    ゲート電極
ＧＤ    ゲート電極
ＧＥ    ゲート電極
ＧＦ    ゲート電極
ＧＨ    ゲート電極
ＧＩ    ゲート電極
Ｍ１    第１層配線
ＭＩＳ    バルク
Ｐ１    プラグ
ＰＲ１    フォトレジスト膜
ＰＲ２    フォトレジスト膜
ＰＲ３    フォトレジスト膜
ＲＦＭ    ＲＦモジュール
ＳＷ    サイドウォール膜
ＳＷ１    サイドウォール膜
ＳＷ２    サイドウォール膜
ＴＡ１    薄膜領域
ＴＡ２    厚膜領域
ＷＢ    配線基板
【図１】
2012190994.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2012190994.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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