(57)【要約】【課題】内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、インターフェース回路及び内部回路の誤動作を防止する【解決手段】遅延回路５は、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後に発生されるリセット信号ＰＥＲＳＴ＃を、所定の遅延時間Δｔだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する。ＰＨＹ回路２は、リセット信号ＰＥＲＳＴ＃に応答してリセットされ、リンクコントローラ３１は、内部リセット信号ＰＥＲＳＴ２に応答してリセットされる。また、遅延時間Δｔは、ＰＬＬ回路２３の回路仕様に基づいて予め計算されたロックアップ時間より長く設定される。【選択図】図１
2012060560.tif 000002
【特許請求の範囲】
【請求項１】
内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ（Phase Locked Loop）回路とを備えたインターフェース回路を備えたシリアル通信装置において、
上記基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号を、所定の遅延時間だけ遅延させて内部リセット信号を発生し、上記内部回路に出力する遅延回路を備え、
上記インターフェース回路は、上記外部リセット信号に応答してリセットされ、
上記内部回路は、上記内部リセット信号に応答してリセットされ、
上記遅延時間は、上記ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されたことを特徴とするシリアル通信装置。
【請求項２】
上記遅延回路は、上記基準クロックを計数して設定された上記遅延時間だけ上記外部リセット信号を遅延させることを特徴とする請求項１記載のシリアル通信装置。
【請求項３】
上記外部リセット信号は、ＰＣＩ（Peripheral Component Interconnection）Ｅｘｐｒｅｓｓ規格に準拠したリセット信号ＰＥＲＳＴ＃であり、
上記基準クロックは、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠した基準クロックＲＥＦＣＬＫであることを特徴とする請求項１又は２記載のシリアル通信装置。
【請求項４】
内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置の制御方法において、
上記シリアル通信装置は、上記基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号を、所定の遅延時間だけ遅延させて内部リセット信号を発生し、上記内部回路に出力する遅延回路を備え、
上記シリアル通信装置の制御方法は、
上記外部リセット信号に応答して、上記インターフェース回路をリセットするステップと、
上記内部リセット信号に応答して、上記内部回路をリセットするステップとを含み、
上記遅延時間は、上記ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されたことを特徴とするシリアル通信装置の制御方法。
【請求項５】
上記遅延回路は、上記基準クロックを計数して設定された上記遅延時間だけ上記外部リセット信号を遅延させることを特徴とする請求項４記載のシリアル通信装置の制御方法。
【請求項６】
上記外部リセット信号は、ＰＣＩＥｘｐｒｅｓｓ規格に準拠したリセット信号ＰＥＲＳＴ＃であり、
上記基準クロックは、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠した基準クロックＲＥＦＣＬＫであることを特徴とする請求項４又は５記載のシリアル通信装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＣＩ（Peripheral Component Interconnection）Ｅｘｐｒｅｓｓ又はＵＳＢ３．０（Universal Serial data Bus Version 3.0）などの規格に準拠して高速シリアルデータ通信を行うシリアル通信装置及びその制御方法に関する。
【背景技術】
【０００２】
ＰＣＩ  Ｅｘｐｒｅｓｓは、ＰＣＩに続く「第三世代のＰＣ用インターフェース規格」と位置づけられ、２．５Ｇｂｐｓのシリアル信号伝送、ポイント・ツー・ポイントつまりバス構造を有しない分岐しない信号接続経路、プロトコルを使用したデータ通信、及びソフトウエアのＰＣＩ互換性などの特徴を有している。そして、ＰＣＩ  Ｅｘｐｒｅｓｓは、パーソナルコンピュータのボード上のＬＳＩ間での通信、ボード間の通信、さらに、ケーブルによる短距離の通信にも使用されている（非特許文献１参照。）。
【０００３】
図３は、従来技術に係るエンドポイントデバイス１Ａの構成を示すブロック図である。図３において、エンドポイントデバイス１Ａは、メモリカードコントローラの半導体集積回路であり、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠するリンク伝送路を介して、ＣＰＵ（Central Processing Unit）などの他の半導体集積回路との間で送信データパケット及び受信データパケットを送受信する。エンドポイントデバイス１Ａは、リンクコントローラ３１を備えたカードコントローラ３と、ＰＨＹ回路２とを備えて構成される。ここで、リンクコントローラ３１は、ＰＣＩ  ＥｘｐｒｅｓｓのＭＡＣ層（Media Access Layer）の信号を伝送するＬＳＩである。また、ＰＨＹ回路２は、ＰＣＩ  Ｅｘｐｒｅｓｓの物理層のフィジカルコーディングサブレイヤの信号を伝送するインターフェース回路のＬＳＩである。リンクコントローラ３１とＰＨＹ回路２とは、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）インターフェース規格（非特許文献２参照。以下、ＰＩＰＥという。）に準拠するパラレル信号伝送路であるＰＩＰＥ伝送路４を介して互いに接続されている。
【０００４】
図３において、ＰＨＹ回路２は、送受信回路２１と、差動検出回路２２と、ＰＬＬ（Phase Locked Loop）回路とを備えて構成される。差動検出回路２２は、エンドポイントデバイス１Ａの外部に設けられた基準クロック発生回路から供給される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮを入力する。基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮは、１００ＭＨｚの周波数を有する低電圧差動信号である。差動検出回路２２は、入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの差を検出して、当該検出された差に基づいて基準クロックＲＥＦＣＬＫを発生し、ＰＬＬ回路２３に出力する。さらに、ＰＬＬ回路２３は、入力される基準クロックＲＥＦＣＬＫに基づいて、２．５ギガヘルツの周波数を有する信号伝送用クロックＳＣＬＫと、１２５ＭＨｚの周波数を有する同期クロックＰＣＬＫとを発生し、信号伝送用クロックＳＣＬＫを送受信回路２１に出力する一方、同期クロックＰＣＬＫをリンクコントローラ３１に出力する。送受信回路２１は、リンクコントローラ３１から受信したデータを信号伝送用クロックＳＣＬＫに従って送信データパケットにパケット化し、送信端子Ｔｘを介して他の半導体集積回路に送信する一方、受信端子Ｒｘを介して上記他の半導体集積回路から受信データパケットを受信して信号伝送用クロックＳＣＬＫを用いて所定の受信処理を行い、処理後の受信データパケットをリンクコントローラ３１に送信する。ここで、リンクコントローラ３１と送受信回路２１とは、同期クロックＰＣＬＫに従って、データを送受信する。
【０００５】
また、図３において、エンドポイントデバイス１Ａの外部に設けられたパワーオンリセット回路１０は、所定の電源電圧Ｖｃｃを出力する電源と接地との間に直列に接続された抵抗１１及びキャパシタ１２を備えて構成される。パワーオンリセット回路１０は、抵抗１１とキャパシタ１２との各素子値により設定される所定の遅延時間だけ電源電圧Ｖｃｃよりも遅れて立ち上がるグローバルリセット信号ＧＢＲＳＴを発生して、抵抗１１とキャパシタ１２との間の接続点から出力する。従来技術に係るエンドポイントデバイス１Ａでは、グローバルリセット信号ＧＢＲＳＴは、ＰＨＹ回路２のリセット入力端子Ｒｅｓｅｔと、リンクコントローラ３１のリセット入力端子ＲＳ１に出力され、エンドポイントデバイス１Ａ全体をリセットするために用いられる。ローレベルのグローバルリセット信号ＧＢＲＳＴに応答して、ＰＨＹ回路２の各回路２１〜２３と、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間の通信に関係しない回路とはリセットされる。
【０００６】
さらに、図３において、エンドポイントデバイス１Ａの外部回路において発生されたリセット信号ＰＥＲＳＴ＃は、リンクコントローラ３１のリセット入力端子ＲＳ２に出力される。ここで、ハイレベルのリセット信号ＰＥＲＳＴ＃は、電源電圧Ｖｃｃが規定電圧内にあり安定していることを示す。ＰＣＩ  Ｅｘｐｒｅｓｓ規格において、基準クロックＲＥＦＣＬＫが安定した後、１００マイクロ秒以上経過してからリセット信号ＰＥＲＳＴ＃の電圧レベルがハイレベルになることが規定されている。従って、リセット信号ＰＥＲＳＴ＃がハイレベルになったときには基準クロックＲＥＦＣＬＫも安定状態にある。図３において、ローレベルのリセット信号ＰＥＲＳＴ＃に応答して、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間の通信に関係する回路がリセットされる。
【０００７】
なお、図３のエンドポイントデバイス１Ａに代えて、図９の従来技術に係るエンドポイントデバイス１Ｂも用いられている。図９において、エンドポイントデバイス１Ｂは、エンドポイントデバイス１Ａに比較して、パワーオンリセット回路１０Ａをさらに備えて構成される。パワーオンリセット回路１０Ａは、パワーオンリセット回路１０と同様に構成され、グローバルリセット信号ＧＢＲＳＴと同様のパワーオンリセット信号Ｐｏｎｒｓｔを発生して、ＰＨＹ回路２のリセット入力端子Ｒｅｓｅｔと、リンクコントローラ３１のリセット入力端子ＲＳ２に出力する。
【０００８】
また、基準クロックＲＥＦＣＬＫの周波数は、ＰＣＩ  Ｅｘｐｒｅｓｓ  ２．０規格では５ＧＨｚに設定され、ＰＣＩ  Ｅｘｐｒｅｓｓ  ３．０規格では８ＧＨｚに設定される。さらに、同期クロックＰＣＬＫの周波数は、１６ビットのデータを送受信するときは１２５ＭＨｚに設定され、８ビットのデータを送受信するときは２５０ＭＨｚに設定される。
【０００９】
さらに、リセット信号ＰＥＲＳＴ＃の生成方法については、例えば、特許文献１及び２に記載されている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図４は、図３の差動検出回路２２に入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、差動検出回路２２から出力される正常時の基準クロックＲＥＦＣＬＫとを示すタイミングチャートであり、図５は、図３の差動検出回路２２に入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、差動検出回路２２から出力される異常時の基準クロックＲＥＦＣＬＫとを示すタイミングチャートである。図４に示すように、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮは、差動入力がなされていない状態ではそれぞれ実質的にグランドレベルにある。このとき、差動検出回路２２が正常に動作している場合は、基準クロックＲＥＦＣＬＫは停止している状態にある。しかしながら、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮがそれぞれ実質的にグランドレベルにあるときに、差動検出回路２２が基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの微少な差を検出すると、図５に示すように、スパイクノイズを含む異常な基準クロックＲＥＦＣＬＫを定常的に発生してしまう。そして、ＰＬＬ回路２３は、異常な基準クロックＲＥＦＣＬＫに起因して誤動作する可能性があった。
【００１１】
このため、基準クロックＲＥＦＣＬＫを受信する回路を、ヒステリシス特性を有するように構成することにより、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの電圧レベルが共にグランドレベルである場合は、その電圧レベルの差が微小である場合は差を検出しないように制御することが行われる。これにより、基準クロックＲＥＦＣＬＫが停止している期間中に、図５のような異常な基準クロックＲＥＦＣＬＫがエンドポイントデバイス１Ａの内部に伝わらず、ＰＬＬ回路２３が誤動作するという問題を解決できる。
【００１２】
図６は、図３のエンドポイントデバイス１Ａの通常動作時の電源電圧Ｖｃｃと、グローバルリセット信号ＧＢＲＳＴと、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、リセット信号ＰＥＲＳＴ＃と、同期クロックＰＣＬＫとを示すタイミングチャートである。図６において、タイミングｔｐにおいてエンドポイントデバイス１Ａの電源がオンされると、これに応答して、タイミングｔｐより後のタイミングｔｇにおいて、グローバルリセット信号ＧＢＲＳＴの電圧レベルがハイレベルになる。ハイレベルのグローバルリセット信号ＧＢＲＳＴに応答して、ＰＨＹ回路２内の各回路２１〜２３のリセットは解除され、それぞれ動作を開始する。
【００１３】
図６において、電源オン後の所定のタイミングｔ１において、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの発生が開始される。タイミングｔ１の直後のタイミングｔ２までは、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮは不安定であるが、タイミングｔ２以降は安定する。また、ＰＬＬ回路２３は、タイミングｔ１からタイミングｔ２までの期間は、不安定な基準クロックＲＥＦＣＬＫに基づいて不安定な同期クロックＰＣＬＫを発生し、基準クロックＲＥＦＣＬＫが安定した後も、ＰＬＬ回路２３がロックするタイミングｔ３までは不安定な同期クロックＰＣＬＫを発生する。そして、ＰＬＬ回路２３がロックするタイミングｔ３より後のタイミングｔｒにおいて、リセット信号ＰＥＲＳＴ＃がデアサートされ（ハイレベルにされ）、リンクコントローラ３１はＰＨＹ回路２との間の通信を開始する。
【００１４】
通常は、図６に示すように、リセット信号ＰＥＲＳＴ＃がアサートされている（ローレベルにされている）タイミングｔｐからタイミングｔｒまでの期間にＰＬＬ回路２３は正常にロックするので、タイミングｔ１からタイミングｔ３までの不安定な同期クロックＰＣＬＫがリンクコントローラ３１に出力されていても、リンクコントローラ３１の初期化が続いているので、不安定な同期クロックＰＣＬＫに起因する異常は発生しない。
【００１５】
しかしながら、リセット信号ＰＥＲＳＴ＃がアサートされている期間中にＰＬＬ回路２３が正常にロックしなかった場合、及びロックアップ時間が以上に長くなった場合には、不安定な同期クロックＰＣＬＫに起因してカードコントローラ３が誤動作するという課題があった。図７は、図３のＰＬＬ回路２３がロックしないときのグローバルリセット信号ＧＢＲＳＴと、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、リセット信号ＰＥＲＳＴ＃と、同期クロックＰＣＬＫとを示すタイミングチャートである。図７に示すように、ＰＬＬ回路がロックしない場合は、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングｔｒ後に、リンクコントローラ３１に内部に正しい同期クロックＰＣＬＫが出力されないので、カードコントローラ３は誤動作する。また、ＰＬＬ回路２３のロックアップ時間がデバイスに定義されているロックアップ時間よりも異常に長くなった場合も同様に、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングｔｒにおいてＰＬＬ回路２３がロックしていないことになるので、カードコントローラ３は誤動作する。
【００１６】
次に、ＰＬＬ回路２３が正常にロックしない原因を説明する。ＰＬＬ回路２３が正常にロックするためには、正常な基準クロックＲＥＦＣＬＫが入力される必要がある。しかしながら、図６に示すように、基準クロックＲＥＦＣＬＫの起動時（タイミングｔ１からタイミングｔ２までの期間）は、基準クロックＲＥＦＣＬＫは安定しないので、ＰＬＬ回路２３は異常な基準クロックＲＥＦＣＬＫに基づいてロック動作を行う。このとき、ＰＨＹ回路２によっては、異常な基準クロックＲＥＦＣＬＫに起因して誤作動を起こし、正常な状態に復帰しないことがある。例えば、ＰＬＬ回路２３が許容する周波数以上の高周波の基準クロックＲＥＦＣＬＫがＰＬＬ回路２３に出力されると、この高周波の基準クロックＲＥＦＣＬＫにＰＬＬ発振周波数を追従させることができなくなる。この結果、ＰＬＬ回路２３が異常な状態でロックしてしまい、基準クロックＲＥＦＣＬＫが正常な状態に安定しても、ＰＬＬ回路２３は異常発振を続けて正常にロックしない（図８参照。）。
【００１７】
また、一般に、ＰＬＬ回路２３はロック検出回路を備えており、ロック検出回路によってＰＬＬ回路２３がロックしたことが検出されると、ＰＨＹ回路２の動作は開始される。これにより、ＰＬＬ回路２３がロックするまでＰＨＹ回路２が動作を開始することを防止して、ＰＨＹ回路２の誤動作を防ぐことができる。しかしながら、不安定な基準クロックＲＥＦＣＬＫが比較的長期間に亘ってＰＬＬ回路２３に出力されると、ロック検出回路が偶然、ロックを検出してしまうことがある。この結果、ＰＨＹ回路２は、動作が安定していないＰＬＬ回路２３から出力される信号伝送用クロックＳＣＬＫ及び同期クロックＰＣＬＫに従って動作し、異常状態に陥ることになる。
【００１８】
このような問題は、上述したように基準クロックＲＥＦＣＬＫを受信する回路を、ヒステリシス特性を有するように構成することでは防止できない。また、このような不具合が生じるか否かは、入力される基準クロックＲＥＦＣＬＫの状態及び使用するＰＨＹ回路２の特性にも依存するため設計段階では予測できず、実際にデバイスを試作してわかる、あるいは量産するまでわからないこともあり、大きな問題になることがあった。
【００１９】
本発明の目的は以上の問題点を解決し、カードコントローラ３などの内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置及びその制御方法において、インターフェース回路及び内部回路の誤動作を防止することにある。
【課題を解決するための手段】
【００２０】
第１の発明に係るシリアル通信装置は、
内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置において、
上記基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号を、所定の遅延時間だけ遅延させて内部リセット信号を発生し、上記内部回路に出力する遅延回路を備え、
上記インターフェース回路は、上記外部リセット信号に応答してリセットされ、
上記内部回路は、上記内部リセット信号に応答してリセットされ、
上記遅延時間は、上記ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されたことを特徴とする。
【００２１】
上記シリアル通信装置において、上記遅延回路は、上記基準クロックを計数して設定された上記遅延時間だけ上記外部リセット信号を遅延させることを特徴とする。
【００２２】
また、上記シリアル通信装置において、上記外部リセット信号は、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠したリセット信号ＰＥＲＳＴ＃であり、
上記基準クロックは、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠した基準クロックＲＥＦＣＬＫであることを特徴とする。
【００２３】
第２の発明に係るシリアル通信装置の制御方法は、
内部回路との間で所定の同期クロックを用いて通信を行う送受信回路と、入力される基準クロックに基づいて上記同期クロックを発生するＰＬＬ回路とを備えたインターフェース回路を備えたシリアル通信装置の制御方法において、
上記シリアル通信装置は、上記基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号を、所定の遅延時間だけ遅延させて内部リセット信号を発生し、上記内部回路に出力する遅延回路を備え、
上記シリアル通信装置の制御方法は、
上記外部リセット信号に応答して、上記インターフェース回路をリセットするステップと、
上記内部リセット信号に応答して、上記内部回路をリセットするステップとを含み、
上記遅延時間は、上記ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されたことを特徴とする。
【００２４】
上記シリアル通信装置の制御方法において、上記遅延回路は、上記基準クロックを計数して設定された上記遅延時間だけ上記外部リセット信号を遅延させることを特徴とする。
【００２５】
また、上記シリアル通信装置の制御方法において、
上記外部リセット信号は、ＰＣＩＥｘｐｒｅｓｓ規格に準拠したリセット信号ＰＥＲＳＴ＃であり、
上記基準クロックは、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠した基準クロックＲＥＦＣＬＫであることを特徴とする。
【発明の効果】
【００２６】
本発明に係るシリアル通信装置及びその制御方法によれば、インターフェース回路は、基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号に応答してリセットされ、内部回路は、外部リセット信号を所定の遅延時間だけ遅延させて発生される内部リセット信号に応答してリセットされ、遅延時間は、ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されるので、インターフェース回路及び内部回路の誤動作を防止できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係るエンドポイントデバイス１の構成を示すブロック図である。
【図２】図１の電源電圧Ｖｃｃと、グローバルリセット信号ＧＢＲＳＴと、リセット信号ＰＥＲＳＴ＃と、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、内部リセット信号ＰＥＲＳＴ２と、同期クロックＰＣＬＫとを示すタイミングチャートである。
【図３】従来技術に係るエンドポイントデバイス１Ａの構成を示すブロック図である。
【図４】図３の差動検出回路２２に入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、差動検出回路２２から出力される正常時の基準クロックＲＥＦＣＬＫとを示すタイミングチャートである。
【図５】図３の差動検出回路２２に入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、差動検出回路２２から出力される異常時の基準クロックＲＥＦＣＬＫとを示すタイミングチャートである。
【図６】図３のエンドポイントデバイス１Ａの通常動作時の電源電圧Ｖｃｃと、グローバルリセット信号ＧＢＲＳＴと、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、リセット信号ＰＥＲＳＴ＃と、同期クロックＰＣＬＫとを示すタイミングチャートである。
【図７】図３のＰＬＬ回路２３がロックしないときのグローバルリセット信号ＧＢＲＳＴと、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、リセット信号ＰＥＲＳＴ＃と、同期クロックＰＣＬＫとを示すタイミングチャートである。
【図８】図３のＰＬＬ回路２３が異常発振ときのグローバルリセット信号ＧＢＲＳＴと、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、リセット信号ＰＥＲＳＴ＃と、同期クロックＰＣＬＫとを示すタイミングチャートである。
【図９】従来技術に係るエンドポイントデバイス１Ｂの構成を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２９】
実施形態．
図１は、本発明の実施形態に係るエンドポイントデバイス１の構成を示すブロック図であり、図２は、図１の電源電圧Ｖｃｃと、グローバルリセット信号ＧＢＲＳＴと、リセット信号ＰＥＲＳＴ＃と、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮと、基準クロックＲＥＦＣＬＫと、内部リセット信号ＰＥＲＳＴ２と、同期クロックＰＣＬＫとを示すタイミングチャートである。
【００３０】
本実施形態に係るエンドポイントデバイス１は、基準クロックＲＥＦＣＬＫの周波数が所定の周波数で安定した後に発生される外部リセット信号であるリセット信号ＰＥＲＳＴ＃を、遅延時間Δだけ遅延させて内部リセット信号ＰＥＲＳＴ２を発生し、リンクコントローラ３１に出力する遅延回路５を備え、ＰＨＹ回路２は、リセット信号ＰＥＲＳＴ＃に応答してリセットされ、リンクコントローラ３１は、内部リセット信号ＰＥＲＳＴ２に応答してリセットされ、遅延時間Δｔは、ＰＬＬ回路２３の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されたことを特徴としている。
【００３１】
図１において、エンドポイントデバイス１は、メモリカードコントローラの半導体集積回路であり、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠するリンク伝送路を介して、ＣＰＵなどの他の半導体集積回路との間で送信データパケット及び受信データパケットを送受信する。エンドポイントデバイス１は、リンクコントローラ３１を備えたカードコントローラ３と、ＰＨＹ回路２と、遅延回路５とを備えて構成される。ここで、リンクコントローラ３１は、ＰＣＩエキスプレスのＭＡＣ層の信号を伝送するＬＳＩである。また、ＰＨＹ回路２は、ＰＣＩ  Ｅｘｐｒｅｓｓの物理層のフィジカルコーディングサブレイヤの信号を伝送するインターフェース回路のＬＳＩである。リンクコントローラ３１とＰＨＹ回路２とは、ＰＩＰＥインターフェース規格に準拠するパラレル信号伝送路であるＰＩＰＥ伝送路４を介して互いに接続されている。
【００３２】
図１において、ＰＨＹ回路２は、送受信回路２１と、差動検出回路２２と、ＰＬＬ回路とを備えて構成される。差動検出回路２２は、エンドポイントデバイス１の外部に設けられた基準クロック発生回路から供給される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮを入力する。基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮは、１００ＭＨｚの周波数を有する低電圧差動信号である。差動検出回路２２は、入力される基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの差を検出して、当該検出された差に基づいて基準クロックＲＥＦＣＬＫを発生してＰＬＬ回路２３及び遅延回路５のクロック入力端子に出力する。さらに、ＰＬＬ回路２３は、入力される基準クロックＲＥＦＣＬＫに基づいて、２．５ギガヘルツの周波数を有する信号伝送用クロックＳＣＬＫと、１２５ＭＨｚの周波数を有する同期クロックＰＣＬＫとを発生し、信号伝送用クロックＳＣＬＫを送受信回路２１に出力する一方、同期クロックＰＣＬＫをリンクコントローラ３１に出力する。送受信回路２１は、リンクコントローラ３１から受信したデータを信号伝送用クロックＳＣＬＫに従って送信データパケットにパケット化し、送信端子Ｔｘを介して他の半導体集積回路に送信する一方、受信端子Ｒｘを介して上記他の半導体集積回路から受信データパケットを受信して信号伝送用クロックＳＣＬＫを用いて所定の受信処理を行い、処理後の受信データパケットをリンクコントローラ３１に送信する。ここで、リンクコントローラ３１と送受信回路２１とは、同期クロックＰＣＬＫに従って、データを送受信する。
【００３３】
また、図１において、ＰＨＹ回路２のリセット入力端子Ｒｅｓｅｔに、エンドポイントデバイス１の外部からリセット信号ＰＥＲＳＴ＃が出力される。ここで、ハイレベルのリセット信号ＰＥＲＳＴ＃は、電源電圧Ｖｃｃが規定電圧内にあり安定していることを示す。ＰＣＩ  Ｅｘｐｒｅｓｓ規格において、基準クロックＲＥＦＣＬＫが安定した後（すなわち、基準クロックＲＥＦＣＬＫの周波数が１００ＭＨｚで安定した後）、１００マイクロ秒以上経過してからリセット信号ＰＥＲＳＴ＃の電圧レベルがハイレベルになる（デアサートされる。）ことが規定されている。従って、リセット信号ＰＥＲＳＴ＃がハイレベルになったときには基準クロックＲＥＦＣＬＫも安定状態にある。ＰＨＹ回路２内の各回路２１〜２３は、リセット信号ＰＥＲＳＴ＃がアサートされている（ローレベルである。）ときにリセットされ、デアサートされたとき（ハイレベルになったとき。）にリセットが解除されて動作を開始する。
【００３４】
さらに、図１において、遅延回路５は、リセット信号ＰＥＲＳＴ＃を入力し、ローレベルのリセット信号ＰＥＲＳＴ＃に応答して、ローレベルの内部リセット信号ＰＥＲＳＴ２を発生する。さらに、遅延回路５は、リセット信号ＰＥＲＳＴ＃の立ち上がりタイミングにおいて基準クロックＲＥＦＣＬＫの計数を開始し、基準クロックＲＥＦＣＬＫを遅延時間Δｔに対応する個数だけ計数したとき、ハイレベルの内部リセット信号ＰＥＲＳＴ２を発生する。すなわち、遅延回路５は、基準クロックＲＥＦＣＬＫを計数して設定された遅延時間Δｔだけリセット信号ＰＥＲＳＴ＃を遅延させて、内部リセット信号ＰＥＲＳＴ２を発生する。さらに、内部リセット信号ＰＥＲＳＴ２は、リンクコントローラ３１のリセット入力端子ＲＳ２に出力する。すなわち、内部リセット信号ＰＥＲＳＴ２は、リセット信号ＰＥＲＳＴ＃がアサートされているときにはリセット状態、つまりアサート状態になり、リセット信号ＰＥＲＳＴ＃がデアサートされた後、基準クロックＲＥＦＣＬＫを用いて計時された遅延時間Δｔが経過した後にデアサートされる。なお、上述したように、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングにおいて基準クロックＲＥＦＣＬＫの周波数は１００ＭＨｚで安定しているので、遅延回路５は、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングから、基準クロックＲＥＦＣＬＫを計数することにより遅延時間Δｔを計測できる。
【００３５】
ここで、遅延時間Δｔは、ＰＬＬ回路２３を含むＰＨＹ回路２の回路仕様に基づいて予め算出されたＰＬＬ回路２３のロックアップ時間より長い時間に設定される。本明細書において、ロックアップ時間とは、ＰＬＬ回路２３に正常な基準クロックＲＥＦＣＬＫが出力されるタイミングから、ＰＬＬ回路２３がロックして、ＰＬＬ回路２３から出力される同期クロックＰＣＬＫの周波数が所望の周波数（本実施形態では、１２５ＭＨｚである。）に収束するタイミングまでの期間である。例えば、ＰＬＬ回路２３のロックアップ時間は５０マイクロ秒であり、このとき、遅延時間Δｔは例えば１００マイクロ秒に設定される。この場合、遅延時間Δｔに対応する基準クロックＲＥＦＣＬＫの個数は１００００個である。
【００３６】
また、図１において、エンドポイントデバイス１の外部に設けられたパワーオンリセット回路１０は、所定の電源電圧Ｖｃｃを出力する電源と接地との間に直列に接続された抵抗１１及びキャパシタ１２を備えて構成される。パワーオンリセット回路１０は、抵抗１１とキャパシタ１２との各素子値により設定される所定の遅延時間だけ電源電圧Ｖｃｃよりも遅れて立ち上がるグローバルリセット信号ＧＢＲＳＴを発生して、抵抗１１とキャパシタ１２との間の接続点から、リンクコントローラ３１のリセット入力端子ＲＳ１に出力する。
【００３７】
さらに、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間の通信に関係しない回路は、リセット入力端子ＲＳ１に入力されるローレベルのグローバルリセット信号ＧＢＲＳＴに応答してリセットされる。また、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間で同期クロックＰＣＬＫを用いて通信を行う回路は、リセット入力端子ＲＳ２に入力されるローレベルの内部リセット信号ＰＥＲＳＴ２に応答してリセットされる。
【００３８】
次に、図２を参照してエンドポイントデバイス２の動作を説明する。図２において、タイミングｔｐにおいてエンドポイントデバイス１の電源がオンされると、ローレベルのグローバルリセット信号ＧＢＲＳＴ及びローレベルのリセット信号ＰＥＲＳＴ＃が発生される。次に、タイミングｔｐより後のタイミングｔｇにおいて、グローバルリセット信号ＧＢＲＳＴの電圧レベルがハイレベルになる。ハイレベルのグローバルリセット信号ＧＢＲＳＴに応答して、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間の通信に関係しない回路のリセットは解除され、動作を開始する。
【００３９】
図２において、電源オン後の所定のタイミングｔ１において、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの発生が開始される。タイミングｔ１の直後のタイミングｔ２までは、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮは不安定であるが、タイミングｔ２以降は、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの周波数は１００ＭＨｚで安定する。そして、基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの周波数が安定した後のタイミングｔｒにおいて、リセット信号ＰＥＲＳＴ＃がデアサートされる（ハイレベルにされる。）。これに応答して、ＰＨＹ回路２内の各回路２１〜２３のリセットは解除され、それぞれ動作を開始する。このとき、タイミングｔｒにおいて基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮの周波数は安定しているので、ＰＬＬ回路２３は、ＰＨＹ回路２の回路仕様に基づいて予め算出されたロックアップ時間が経過したタイミングｔ４においてロックする。すなわち、タイミングｔ４以降は、同期クロックＰＣＬＫの周波数は１２５ＭＨｚで安定する。
【００４０】
さらに、図２において、タイミングｔｒから遅延時間Δｔが経過したタイミングｔｒ２において、内部リセット信号ＰＥＲＳＴ２の電圧レベルはハイレベルになり、これに応答して、リンクコントローラ３１内の回路のうちＰＨＹ回路２との間で同期クロックＰＣＬＫを用いて通信を行う回路は動作を開始し、リンクコントローラ３１とＰＨＹ回路２とは通信を開始する。
【００４１】
図２に示すように、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングｔｒにおいて、正常な基準クロックＲＥＦＣＬＫが供給されているので、タイミングｔｒにおいて、ＰＬＬ回路２３は正常な基準クロックＲＥＦＣＬＫを用いてロック動作を開始する。ＰＬＬ回路２３の動作開始時には、必ず正常な基準クロックＲＥＦＣＬＫがＰＬＬ回路２３に入力されるので、ＰＬＬ回路２３は、ＰＨＹ回路２の回路仕様書（規格書）に記載されているロックアップ時間と実質的に等しい時間でロックする。さらに、リセット信号ＰＥＲＳＴ＃からの内部リセット信号ＰＥＲＳＴ２の遅延時間Δｔは、ＰＨＹ回路２の回路仕様書に記載されているロックアップ時間に基づいて、マージンを持って設定されるので、内部リセット信号ＰＥＲＳＴ２がデアサートされるタイミングｔｒ２において、ＰＬＬ回路２３のロック動作は必ず完了していることになる。
【００４２】
上述したように、エンドポイントデバイス１Ａ，１Ｂなどの従来技術に係るＰＣＩ  Ｅｘｐｒｅｓｓ規格に準拠したデバイスは、デバイス全体を初期化する（すなわち、グローバルリセットする。）ためのリセット入力端子を備えるか、あるいは、電源供給開始時にデバイス全体を初期化するためのパワーオンリセット信号Ｐｏｎｒｓｔを発生するためのパワーオンリセット回路１０Ａを備えて構成される。そして、ＰＣＩ  Ｅｘｐｒｅｓｓ規格では、通常は、ＰＨＹ回路２のリセット入力端子Ｒｅｓｅｔには、グローバルリセット信号ＧＢＲＳＴ又はパワーオンリセット信号Ｐｏｎｒｓｔが出力される。これは、リセット信号ＰＥＲＳＴ＃を単純に、ＰＨＹ回路２のリセット入力端子Ｒｅｓｅｔに出力すると、当然ながらリセット信号ＰＥＲＳＴ＃のデアサート時にＰＬＬ回路２３のロックが完了していないことになり、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングｔｒにおいてＰＬＬ回路２３がロックしていることが要求されるというＰＣＩ  Ｅｘｐｒｅｓｓ規格を遵守できないためである。すなわち、従来技術に係るＰＣＩ  Ｅｘｐｒｅｓｓに準拠するデバイスの設計では、一般的なＰＨＹ回路２を使用した場合、ＰＨＹ回路２は１つのリセット入力端子Ｒｅｓｅｔを備え、当該リセット入力端子Ｒｅｓｅｔにはグローバルリセット信号ＧＢＲＳＴが出力されていた。また、ＰＩＰＥインターフェース規格でも、ＰＨＹ回路２において１つのリセット入力端子Ｒｅｓｅｔのみが定義されており、そのリセット入力端子Ｒｅｓｅｔには、通常は、グローバルリセット信号ＧＢＲＳＴが出力される。しかしながら、この場合、図７及び図８に示すように、ＰＨＹ回路２が誤動作して不安定な同期クロックＰＣＬＫがカードコントローラ３に出力され、この結果、カードコントローラ３も誤動作するという課題があった。
【００４３】
一方、本実施形態によれば、従来はＰＨＹ回路２に出力されていなかったリセット信号ＰＥＲＳＴ＃を、ＰＨＹ回路２に出力するように構成した。このため、ＰＨＹ回路２のリセットは、リセット信号ＰＥＲＳＴ＃がデアサートされるタイミングｔｒ（すなわち、基準クロックＲＥＦＣＬＫが安定しているタイミングである。図２参照。）において解除され、不安定な基準クロックＲＥＦＣＬＫに起因するＰＨＹ回路２の誤動作を防止できる。さらに、内部リセット信号ＰＥＲＳＴ２をリンクコントローラ３１のリセット入力端子ＲＳ２に出力するので、内部リセット信号ＰＥＲＳＴ２がデアサートされるタイミングｔｒ２において同期クロックＰＣＬＫは正常であり、このため、リンクコントローラ３１はリセット解除後に誤動作せずに正常に動作する。
【００４４】
従って、本実施形態によれば、どのような回路仕様を有するＰＨＹ回路２を用いても安全に動作するエンドポイントデバイス１を実現することが出来る。さらに、ＰＣＩ  Ｅｘｐｒｅｓｓ規格で許容されている基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮが不安定な期間（図２のタイミングｔ１からタイミングｔ２までの期間。）に、どのような基準クロックＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮが供給されても、安全に動作するエンドポイントデバイスを実現することが出来る。従って、一般的な、いかなるＰＨＹ回路２を用いたとしても、その誤動作の可能性を考慮することなくエンドポイントデバイス１を設計できる。このことにより、使用するＰＨＹ回路２の選択肢が広がり、結果として最適なコスト及び機能を有するＰＨＹ回路２を使用することが容易となるだけでなく、設計段階では予想できない不具合の可能性を有したまま量産され、量産後に不具合が発生することを防ぐことができる。
【００４５】
なお、エンドポイントデバイス１を、図９のパワーオンリセット回路１０Ａをさらに備えるように構成してもよい。この場合、パワーオンリセット回路１０Ａは、パワーオンリセット回路１０と同様に構成され、グローバルリセット信号ＧＢＲＳＴと同様のパワーオンリセット信号Ｐｏｎｒｓｔを発生して、リンクコントローラ３１のリセット入力端子ＲＳ２に出力する。
【００４６】
また、本実施形態では、ＰＣＩ  Ｅｘｐｒｅｓｓに準拠したＰＨＹ回路２を備えたエンドポイントデバイス１の半導体集積回路について説明したが、本発明はこれに限らず、ルートコンプレックスデバイスなどのＰＣＩ  Ｅｘｐｒｅｓｓに準拠したＰＣＩ  Ｅｘｐｒｅｓｓデバイス、又はＵＳＢ３．０などの高速シリアル通信回路の規格に準拠した回路に広く適用できる。
【産業上の利用可能性】
【００４７】
以上説明したように、本発明に係るシリアル通信装置及びその制御方法によれば、インターフェース回路は、基準クロックの周波数が所定の周波数で安定した後に発生される外部リセット信号に応答してリセットされ、内部回路は、外部リセット信号を所定の遅延時間だけ遅延させて発生される内部リセット信号に応答してリセットされ、遅延時間は、ＰＬＬ回路の回路仕様に基づいて予め計算されたロックアップ時間より長く設定されるので、インターフェース回路及び内部回路の誤動作を防止できる。
【符号の説明】
【００４８】
１…エンドポイントデバイス、
２…ＰＨＹ回路、
３…カードコントローラ、
４…ＰＩＰＥ伝送路、
５…遅延回路、
２１…送受信回路、
２２…差動検出回路、
２３…ＰＬＬ回路、
３１…リンクコントローラ、
ＲＥＦＣＬＫＰ，ＲＥＦＣＬＫＮ…基準クロック、
ＲＥＦＣＬＫ…基準クロック、
ＰＣＬＫ…同期クロック、
ＳＣＬＫ…信号伝送用クロック、
ＧＢＲＳＴ…グローバルリセット信号、
ＰＥＲＳＴ＃…リセット信号。
ＰＥＲＳＴ２…内部リセット信号。
【先行技術文献】
【特許文献】
【００４９】
【特許文献１】米国特許出願公開第２００７／０１５６９３４号の明細書。
【特許文献２】米国特許第７５４９００９号の明細書。
【非特許文献】
【００５０】
【非特許文献１】"PCI Express Base Specification Revision 2.0", Peripheral Component Interconnect-Special Interest Group, December 2006.
【非特許文献２】"PHY Interface for the PCI Express Architecture", Version 1.00, Intel, June 2003.
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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