(57)【要約】【課題】端子の地絡或いは天絡したときの内部素子の破壊を防止する。【解決手段】一つの実施形態によれば、電源装置は、出力トランジスタとプリドライバが設けられる。出力トランジスタは、入力電圧が供給される入力電圧端子と出力端子の間に設けられ、ゲートに制御信号が入力され、制御信号に基づいてオン・オフ動作して第１の出力電圧を出力端子に出力する。プリドライバは、制御信号を生成して出力トランジスタのゲートに出力し、出力端子が地絡した場合、出力トランジスタの立ち下がりを通常動作のときよりも遅くする。【選択図】  図１
2012100400.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が供給される入力電圧端子と出力端子の間に設けられ、ゲートに制御信号が入力され、前記制御信号に基づいてオン・オフ動作して第１の出力電圧を前記出力端子に出力する出力トランジスタと、
前記制御信号を生成して前記出力トランジスタのゲートに出力し、前記出力端子が地絡した場合、前記出力トランジスタの立ち下がりを通常動作のときよりも遅くするプリドライバと、
を具備することを特徴とする電源装置。
【請求項２】
前記出力トランジスタがＰｃｈ  ＭＯＳトランジスタの場合、前記プリドライバは、
ソースに前記入力電圧が印加され、ドレインが前記出力トランジスタのゲートに接続され、ゲートに第１の信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、
ソースに前記入力電圧が印加され、ドレインが前記出力トランジスタのゲートに接続され、ゲートに第２の信号が入力され、前記第１のＰｃｈ  ＭＯＳトランジスタよりもドライブ能力が小さい第２のＰｃｈ  ＭＯＳトランジスタと、
ドレインが前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースに前記入力電圧よりも低い内部生成電圧が印加され、ゲートに前記第２の信号が入力される第１のＮｃｈ  ＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記出力端子が地絡して過電流が検出された以降、前記第１の信号をハイレベルにして前記第１のＰｃｈ  ＭＯＳトランジスタをオフし、前記過電流が検出され、前記第１の出力電圧を平滑化して降圧した第２の出力電圧の減電圧が検出された以降、前記第２の信号をローレベルにして前記出力トランジスタをオフすることを特徴とする請求項２に記載の電源装置。
【請求項４】
前記出力トランジスタがＮｃｈ  ＭＯＳトランジスタの場合、前記プリドライバは、
ドレインが前記出力トランジスタのゲートに接続され、ソースに前記入力電圧よりも低い内部生成電圧が印加され、ゲートに第１の信号が入力される第１のＮｃｈ  ＭＯＳトランジスタと、
ソースに前記入力電圧が印加され、ドレインが前記出力トランジスタのゲートに接続され、ゲートに第２の信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、
ドレインが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースに前記内部生成電圧が印加され、ゲートに前記第２の信号が入力され、前記第１のＮｃｈ  ＭＯＳトランジスタよりもドライブ能力が小さい第２のＮｃｈ  ＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の電源装置。
【請求項５】
入力電圧が供給される入力電圧端子と出力端子の間に設けられ、ゲートに第１の制御信号が入力され、前記第１の制御信号に基づいてオン・オフ動作して第１の出力電圧を前記出力端子に出力する第１の出力トランジスタと、
前記第１の制御信号を生成して前記第１の出力トランジスタのゲートに出力し、前記出力端子が地絡した場合、前記第１の出力トランジスタの立ち下がりを通常動作のときよりも遅くする第１のプリドライバと、
前記出力端子と低電位側電源の間に設けられ、ゲートに第２の制御信号が入力され、前記第２の制御信号に基づいてオン・オフ動作して第２の出力電圧を前記出力端子に出力する第２の出力トランジスタと、
前記第２の制御信号を生成して前記第２の出力トランジスタのゲートに出力する第２のプリドライバと、
を具備することを特徴とする電源装置。
【請求項６】
前記第２のプリドライバは、前記出力端子が天絡した場合、前記第２の出力トランジスタの立ち下がりを通常動作のときよりも遅くすることを特徴とする請求項５に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源装置に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータやモータドライバは電源装置として民生用及び産業用に広く使用される。ＤＣ−ＤＣコンバータやモータドライバでは、出力トランジスタを制御する制御信号を生成するプリドライバと制御信号に基づいてオン・オフ動作する出力トランジスタが設けられる。
【０００３】
ＤＣ−ＤＣコンバータでは、例えば外付け部品などの故障により、出力端子が地絡或いは天絡する場合が発生する。地絡或いは天絡した場合、大電流が発生し、出力トランジスタやプリドライバを構成するトランジスタなどの素子に耐圧以上の電圧が印加され、その結果ＤＣ−ＤＣコンバータの内部素子が破壊するという問題点がある。出力トランジスタやプリドライバを構成するトランジスタが高速動作する場合、ＤＣ−ＤＣコンバータの内部素子の破壊がより顕著となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５４０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、端子が地絡或いは天絡しても内部素子の破壊を防止できる電源装置を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、電源装置は、出力トランジスタとプリドライバが設けられる。出力トランジスタは、入力電圧が供給される入力電圧端子と出力端子の間に設けられ、ゲートに制御信号が入力され、制御信号に基づいてオン・オフ動作して第１の出力電圧を出力端子に出力する。プリドライバは、制御信号を生成して出力トランジスタのゲートに出力し、出力端子が地絡した場合、出力トランジスタの立ち下がりを通常動作のときよりも遅くする。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】本発明の第１の実施形態に係るプリドライバの構成を示す回路図である。
【図３】本発明の第１の実施形態に係る比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図４】本発明の第１の実施形態に係る比較例のプリドライバの構成を示す回路図である。
【図５】本発明の第１の実施形態に係るプリドライバを構成するトランジスタの特性を説明する図である。
【図６】本発明の第１の実施形態に係る出力端子の地絡を説明する図である。
【図７】本発明の第１の実施形態に係る出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示す図である。
【図８】本発明の第１の実施形態に係る出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図９】本発明の第１の実施形態に係る出力端子が地絡した場合の比較例のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図１０】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１１】本発明の第２の実施形態に係るプリドライバの構成を示す回路図である。
【図１２】本発明の第２の実施形態に係るプリドライバを構成するトランジスタの特性を説明する図である。
【図１３】本発明の第２の実施形態に係る出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示す図である。
【図１４】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１５】本発明の第３の実施形態に係るハイサイド側のプリドライバの構成を示す回路図である。
【図１６】本発明の第３の実施形態に係るローサイド側のプリドライバの構成を示す回路図である。
【図１７】本発明の第３の実施形態に係るプリドライバを構成するトランジスタの特性を説明する図である。
【図１８】本発明の第３の実施形態に係る出力端子の地絡を説明する図である。
【図１９】本発明の第３の実施形態に係る出力端子の天絡を説明する図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、本発明の第１の実施形態に係る電源装置について、図面を参照して説明する。図１は電源装置としてのＤＣ−ＤＣコンバータの構成を示す回路図である。図２はプリドライバの構成を示す回路図である。図３は比較例のＤＣ−ＤＣコンバータの構成を示す回路図である。図４は比較例のプリドライバの構成を示す回路図である。図５はプリドライバを構成するトランジスタの特性を説明する図である。本実施形態では、出力端子が地絡したときに出力トランジスタなどの内部素子の破壊を防止するために、プリドライバにドライブ能力の小さいトランジスタを設けている。
【００１０】
図１に示すように、ＤＣ−ＤＣコンバータ９０には、電源１、プリドライバ３、過電流検出部４、減電圧検出部５、制御部６、積分回路７、三角波発生回路８、コンパレータ９、レベルシフト回路１０、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、及び出力トランジスタＰＭＤＲが設けられる。
【００１１】
ＤＣ−ＤＣコンバータ９０は、入力電圧Ｖｉｎを降圧し、降圧された出力電圧Ｖｏｕｔを負荷２に供給する降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ９０は、民生用製品、フラットＴＶシステム、ＬＣＤ表示装置、ＤＶＤ、電源回路、分散電源システムなどに適用される。
【００１２】
電源１は、高電位側がインダクタＬｂｇの一端に接続され、低電位側が低電位側電源（接地電位）Ｖｓｓに接続され、入力電圧Ｖｉｎを生成する。インダクタＬｂｇは、他端が入力電圧端子である端子Ｐｖｉｎに接続される。インダクタＬｂｇは、ボンディングワイヤや基板配線のＬ成分を表記したものである。
【００１３】
出力トランジスタＰＭＤＲは、端子Ｐｖｉｎ（ノードＮ１）と出力電圧端子である端子Ｐｏｄ（ノードＮ２）の間に設けられる。出力トランジスタＰＭＤＲは、ソースに入力電圧Ｖｉｎが印加され、ゲートにプリドライバ３から出力される制御信号である信号Ｓ４が入力され、信号Ｓ４に基づいてオン・オフ動作してドレイン側（ノードＮ２側）から出力電圧Ｖｏｄを端子Ｐｏｄに出力する。出力トランジスタＰＭＤＲには、例えばＰｃｈ  ＤＭＯＳトランジスタ（Ｐｃｈ  パワーＭＯＳトランジスタ）が使用される。
【００１４】
ダイオードＤ１は、カソードが端子Ｐｏｄに接続され、アノードが低電位側電源（接地電位）Ｖｓｓに接続される。ダイオードＤ１には、ショットキーバリアダイオードが用いられる。インダクタＬ１は、一端が端子Ｐｏｄに接続され、他端がノードＮ１１に接続される。コンデンサＣ１は、一端がノードＮ１１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００１５】
出力電圧Ｖｏｄは、インダクタＬ１とコンデンサＣ１により、平滑化され、ノードＮ１１で入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔとなる。出力電圧Ｖｏｕｔは、負荷２に供給される。負荷２では、低電位側電源（接地電位）Ｖｓｓ側に出力電流Ｉｏｕｔが流れる。
【００１６】
抵抗Ｒ１は、一端がノードＮ１１に接続され、他端が帰還信号端子である端子Ｐｆｂ（ノードＮ１２）に接続される。コンデンサＣ２は、一端がノードＮ１１に接続され、他端が帰還信号端子である端子Ｐｆｂ（ノードＮ１２）に接続される。抵抗Ｒ２は、一端が帰還信号端子である端子Ｐｆｂ（ノードＮ１２）に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを抵抗分割し、帰還電圧である帰還信号Ｓｆｂを端子Ｐｆｂ（ノードＮ１２）に出力する。
【００１７】
積分回路７は、端子Ｐｆｂとコンパレータ９の間に設けられ、帰還信号Ｓｆｂ（ノードＮ１２の信号）と基準電位Ｖｒｅｆ１が入力され、帰還信号Ｓｆｂと基準電位Ｖｒｅｆ１を比較増幅し、位相補償した信号を出力する。三角波発生回路８は、三角波信号を生成してコンパレータ９に出力する。
【００１８】
コンパレータ９は、積分回路７及び三角波発生回路８とレベルシフト回路１０の間に設けられ、三角波信号と積分回路７の出力信号が入力され、比較増幅した信号Ｓ５を生成する。信号Ｓ５は、デューティが可変されるＰＷＭ信号である。レベルシフト回路１０は、コンパレータ９とプリドライバ３の間に設けられ、信号Ｓ５をレベルシフトしたＰＷＭ信号である信号Ｓ１を生成する。
【００１９】
過電流検出部４は、ノードＮ１とノードＮ２の間で流れる電流を検出し、検出した信号を制御部６に出力する。
【００２０】
減電圧検出部５は、帰還信号Ｓｆｂ（ノードＮ１２の信号）と基準電圧Ｖｒｅｆ２が入力され、端子Ｐｏｄが地絡したときに発生した地絡電流による出力電圧Ｖｏｕｔの減電圧値を検出し、検出した信号を制御部６に出力する。
【００２１】
制御部６は、電流電圧変換した過電流検出信号である信号Ｓ３を生成する。制御部６は、減電圧検出信号である信号Ｓ２を生成する。なお、端子Ｐｏｄの地絡については、詳細を後述する。
【００２２】
プリドライバ３は、制御部６及びレベルシフト回路１０と出力トランジスタＰＭＤＲの間に設けられる。
【００２３】
図２に示すように、プリドライバ３には、２入力ＮＯＲ回路１１、２入力ＮＯＲ回路１２、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。
【００２４】
２入力ＮＯＲ回路１１は、ＰＷＭ信号である信号Ｓ１と過電流検出信号である信号Ｓ３が入力され、論理演算された信号Ｓ１１を出力する。２入力ＮＯＲ回路１２は、信号Ｓ１と減電圧検出信号である信号Ｓ２が入力され、論理演算された信号Ｓ１２を出力する。
【００２５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＰＭＤＲのゲートに接続され、ゲートに信号Ｓ１１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＰＭＤＲのゲートに接続され、ゲートに信号Ｓ１２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ２のドレインに接続され、ソースにレギュレータ１３で生成された内部生成電圧Ｖｃｃが印加され、ゲートに信号Ｓ１２が入力される。
【００２６】
ここで、入力電圧Ｖｉｎ、内部生成電圧Ｖｃｃの関係は、
Vin＞Vcc＞０・・・・・・・・・・・・・・・・・・・・・・式（１）
に設定される。
【００２７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、図５に示すような特性に設定される。具体的には、ドライブ能力（Ｉｄ）が、
Id(NMT1)≧Id(PMT1)>Id(PMT2) ・・・・・・・・・・・・・・式（２）
に設定される。トランジスタの立ち上がり時間（ｔｒ）が、
tr(PMT2)>tr(PMT1)≧tr(NMT1) ・・・・・・・・・・・・・・式（３）
に設定される。トランジスタの立ち下がり時間（ｔｆ）が、
tf(PMT2)>tf(PMT1)≧tf(NMT1) ・・・・・・・・・・・・・・式（４）
に設定される。
【００２８】
トランジスタの立ち上がり時間（ｔｒ）とは、オフからオンに変化するまでの時間である。トランジスタの立ち下がり時間（ｔｆ）とは、オンからオフに変化するまでの時間である。
【００２９】
図３に示すように、比較例のＤＣ−ＤＣコンバータ９０ａには、電源１、プリドライバ３１、過電流検出部４、減電圧検出部５、制御部６１、積分回路７、三角波発生回路８、コンパレータ９、レベルシフト回路１０、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、及び出力トランジスタＰＭＤＲが設けられる。比較例のＤＣ−ＤＣコンバータ９０ａは、プリドライバ３１と制御部６１の部分が本実施形態のＤＣ−ＤＣコンバータ９０と異なるので、異なる点のみ説明する。
【００３０】
プリドライバ３１は、レベルシフト回路１０及び制御部６１と出力トランジスタＰＭＤＲの間に設けられる。プリドライバ３１は、ＰＷＭ信号である信号Ｓ１と過電流検出信号である信号Ｓ３が入力され、制御信号である信号Ｓ４０を出力トランジスタＰＭＤＲのゲートに出力する。
【００３１】
図４に示すように、プリドライバ３１には、２入力ＮＯＲ回路１１１、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。
【００３２】
２入力ＮＯＲ回路１１１は、ＰＷＭ信号である信号Ｓ１と過電流検出信号である信号Ｓ３が入力され、論理演算された信号Ｓ１３を出力する。
【００３３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＰＭＤＲのゲートに接続され、ゲートに信号Ｓ１３が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１のドレインに接続され、ソースにレギュレータ１３で生成された内部生成電圧Ｖｃｃが印加され、ゲートに信号Ｓ１３が入力される。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１は、図５に示すような特性に設定される。
【００３４】
制御部６１は、電流電圧変換した過電流検出信号である信号Ｓ３を生成する。制御部６１は、減電圧検出値が所定の値以上になったときにプリドライバ３１から出力される信号Ｓ４０をハイレベルに設定する（出力トランジスタＰＭＤＲをオフにする）。
【００３５】
次に、出力端子が地絡したときのＤＣ−ＤＣコンバータの動作について図６乃至９を参照して説明する。図６は出力端子の地絡を説明する図である。
【００３６】
図６に示すように、ＤＣ−ＤＣコンバータ９０では、何らかの原因（例えば外付け部品などの故障）により端子Ｖｏｄが地絡すると、端子Ｐｖｉｎ⇒出力トランジスタＰＭＤＲ⇒ノードＮ２⇒低電位側電源（接地電位）Ｖｓｓ方向に地絡電流Ｉｃｒが流れる。地絡電流Ｉｃｒが発生するとボンディングワイヤや基板配線のＬ成分であるインダクタＬｂｇの影響により、ノードＮ１（出力トランジスタＰＭＤＲのソース）の電圧が変動する。
【００３７】
図７は出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示す図である。
【００３８】
図７に示すように、ＤＣ−ＤＣコンバータ９０は、ＰＷＭ信号である信号Ｓ５が所定のデューティ比に設定されている通常動作時、信号Ｓ１１及びＳ１２が（Ｈ／Ｌ）となり、制御信号である信号Ｓ４が（Ｌ／Ｈ）となり、信号Ｓ４に基づいて出力トランジスタＰＭＤＲがオン・オフ動作する。その結果、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが生成される。
【００３９】
端子Ｐｏｄの地絡後、信号Ｓ１１及びＳ１２の１番目のハイレベルにより出力トランジスタＰＭＤＲがオンすると地絡電流Ｉｃｒが発生する。地絡電流Ｉｃｒの検知以降、信号Ｓ１１はハイレベルに固定される。地絡電流Ｉｃｒの影響で出力電圧Ｖｏｕｔが降圧し、減電圧が検出されると信号Ｓ１２がローレベルに固定される。その結果、信号Ｓ４がハイレベルに固定され、出力トランジスタＰＭＤＲがオフし、これ以降出力電圧Ｖｏｕｔが出力されない（シャットダウンされる）。
【００４０】
ＤＣ−ＤＣコンバータ９０の動作について、図８を用いて更に詳細に説明する。図８は出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【００４１】
図８に示すように、端子Ｐｏｄの地絡後、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がＯＦＦ／Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンし、出力トランジスタＰＭＤＲがオンするとソース（ノードＮ１）⇒ドレイン（ノードＮ２）⇒低電位側電源（接地電位）Ｖｓｓ方向に地絡電流Ｉｃｒが流れ始める。
【００４２】
このとき、ソース（ノードＮ１）の電位Ｖｎ１が一時低下し、その後もとに戻る。出力電圧Ｖｏｄは、ローレベルから立ち上がり時間ｔｒ１後にハイレベルとなる。
【００４３】
地絡電流Ｉｃｒが過電流検出閾値（Ｉｃｒｔｈ）になると過電流検出信号である信号Ｓ３により、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１はこれ以降オフ状態に設定される。
【００４４】
地絡電流Ｉｃｒが増大し、遅延時間ｔｄ１後に減電圧検出部５が所定値の減電圧値を検出すると、これ以降、減電圧検出である信号Ｓ２により、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオン／Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオフ、制御信号である信号Ｓ４がハイレベルに設定され、出力トランジスタＰＭＤＲがオフ状態に設定（シャットダウン）される。
【００４５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１よりもドライブ能力（Ｉｄ）が小さく、立ち上がり時間（ｔｒ）及び立ち下がり時間（ｔｆ）が長く設定されている（図５参照）。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオフからオンする立ち上がり時間（ｔｒ）が長いので、出力トランジスタＰＭＤＲの立ち上がり時間（ｔｒ１）と立ち下がり時間（ｔｆ１）の関係は、
tf1＞＞tr1・・・・・・・・・・・・・・・・・・・・式（５）
に設定される。
【００４６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオフからオンすると、地絡電流Ｉｃｒは緩やかに減少する。このとき、インダクタＬｂｇに蓄積されたエネルギーによりノードＮ１（出力トランジスタＰＭＤＲのソース電圧）の電圧Ｖｎ１が穏やかに上昇し、時刻Ｔ１で最大値となり、地絡電流Ｉｃｒがゼロ以降減少する。なお、図示していないが、プリドライバ３を構成するＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のソース電圧もノードＮ１と同様に変化する。
【００４７】
ここで、時刻Ｔ１でのノードＮ１の電圧（Ｖｉｎ＋ΔＶｎ１）、出力トランジスタＰＭＤＲのソース・ドレイン間耐圧Ｖｂｋｓｄ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のソース・ドレイン間耐圧Ｖｂｋｓｄ２、出力トランジスタＰＭＤＲのゲート・ソース間耐圧Ｖｂｋｇｓ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のゲート・ソース間耐圧Ｖｂｋｇｓ２の関係は、
(Vin+ΔVn1)＜＜Vbksd1、Vbksd2、Vbkgs1、Vbkgs2・・・・・式（６）
に設定される。このため、出力トランジスタＰＭＤＲ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２を含めＤＣ−ＤＣコンバータ９０を構成する内部素子の破壊を大幅に抑制することができる。内部素子の破壊とは、ソース・ドレイン間の破壊（接合破壊）やゲート破壊である。
【００４８】
なお、ＤＣ−ＤＣコンバータ９０を高速動作するために、出力トランジスタＰＭＤＲ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２を含め内部素子が高速化され、ＰＷＭ信号が高周波化された場合であっても内部素子の破壊を大幅に抑制することができる。
【００４９】
図９は出力端子が地絡した場合の比較例のＤＣ−ＤＣコンバータの動作を示す図である。
【００５０】
図９に示すように、端子Ｐｏｄの地絡後、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がＯＦＦ／Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンし、出力トランジスタＰＭＤＲがオンするとソース（ノードＮ１）⇒ドレイン（ノードＮ２）⇒低電位側電源（接地電位）Ｖｓｓ方向に地絡電流Ｉｃｒが流れ始める。
【００５１】
このとき、ソース（ノードＮ１）の電位Ｖｎ１が一時低下し、その後もとに戻る。出力電圧Ｖｏｄは、ローレベルから立ち上がり時間ｔｒ１後にハイレベルとなる。地絡電流Ｉｃｒが過電流検出閾値（Ｉｃｒｔｈ）になると過電流検出部４でその値が検出される。
【００５２】
地絡電流Ｉｃｒが増大し、遅延時間ｔｄ１後に減電圧検出部５が所定値以上の減電圧値を検出すると、制御部６１により、これ以降Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオン／Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオフ、制御信号である信号Ｓ４がハイレベルに設定され、出力トランジスタＰＭＤＲがオフ状態に設定（シャットダウン）される。
【００５３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ドライブ能力（Ｉｄ）が大きく、立ち上がり時間（ｔｒ）及び立ち下がり時間（ｔｆ）が短く設定されている（図５参照）。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオフからオンする立ち上がり時間（ｔｒ）が短いので、出力トランジスタＰＭＤＲの立ち上がり時間（ｔｒ１）と立ち下がり時間（ｔｆ２）、本実施形態の立ち下がり時間（ｔｆ１）の関係は、
tf1＞＞tr1、tf2・・・・・・・・・・・・・・・・・・・・式（７）
に設定される。
【００５４】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１がオフからオンすると、地絡電流Ｉｃｒは減少する。このとき、出力トランジスタＰＭＤＲの立ち下がり時間ｔｆ２が短いのでインダクタＬｂｇに蓄積されたエネルギーによりノードＮ１（出力トランジスタＰＭＤＲのソース電圧）の電圧Ｖｎ１が急激に上昇し、時刻Ｔ１１で最大値となる。
【００５５】
ここで、時刻Ｔ１１でのノードＮ１の電圧（Ｖｉｎ＋ΔＶｎ２）、出力トランジスタＰＭＤＲのソース・ドレイン間耐圧Ｖｂｋｓｄ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のソース・ドレイン間耐圧Ｖｂｋｓｄ２、出力トランジスタＰＭＤＲのゲート・ソース間耐圧Ｖｂｋｇｓ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１のゲート・ソース間耐圧Ｖｂｋｇｓ２の関係は、
(Vin+ΔVn2)＞Vbksd1、Vbksd2・・・・・・・・・・・・・・式（８）
或いは、
(Vin+ΔVn2)＞Vbkgs1、Vbkgs2・・・・・・・・・・・・・・式（９）
となる。このため、出力トランジスタＰＭＤＲ及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１を含めＤＣ−ＤＣコンバータ９０ａを構成する内部素子の破壊が発生する。
【００５６】
内部素子が破壊されると地絡電流Ｉｃｒは急激に増大し、ＤＣ−ＤＣコンバータ９０ａの劣化や破壊が生じる。なお、ＤＣ−ＤＣコンバータ９０ａを高速動作するために、出力トランジスタＰＭＤＲ及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１を含め内部素子が高速化され、ＰＷＭ信号が高周波化された場合、内部素子の破壊がより顕著となる。
【００５７】
上述したように、本実施形態の電源装置では、電源１、プリドライバ３、過電流検出部４、減電圧検出部５、制御部６、積分回路７、三角波発生回路８、コンパレータ９、レベルシフト回路１０、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、及び出力トランジスタＰＭＤＲが設けられる。プリドライバ３には、２入力ＮＯＲ回路１１、２入力ＮＯＲ回路１２、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２はＰｃｈ  ＭＯＳトランジスタＰＭＴ１よりもドライブ能力が小さく、出力端子Ｖｏｄの地絡時に出力トランジスタＰＭＤＲの立ち下がりを遅くする。
【００５８】
このため、出力端子Ｖｏｄが地絡して地絡電流Ｉｃｒが発生した場合、出力トランジスタＰＭＤＲやプリドライバ３を構成するトランジスタに耐圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ９０の内部素子の破壊を大幅に抑制することができる。
【００５９】
なお、本実施例では、プリドライバ３に内部生成電圧Ｖｃｃを供給しているが、プリドライバ３を構成するトランジスタの耐圧が大きな場合、内部生成電圧Ｖｃｃの代わりに低電位側電源（接地電位）Ｖｓｓを用いてもよい。
【００６０】
（第２の実施形態）
次に、本発明の第２の実施形態に係る電源装置について、図面を参照して説明する。図１０は電源装置としてのＤＣ−ＤＣコンバータの構成を示す回路図である。図１１はプリドライバの構成を示す回路図である。図１２はプリドライバを構成するトランジスタの特性を説明する図である。本実施形態では、出力トランジスタをＮｃｈ  ＤＭＯＳトランジスタに変更し、プリドライバの構成を変更している。
【００６１】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図１０に示すように、ＤＣ−ＤＣコンバータ９１には、電源１、プリドライバ３ａ、過電流検出部４、減電圧検出部５、制御部６、積分回路７、三角波発生回路８、コンパレータ９、レベルシフト回路１０、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、及び出力トランジスタＮＭＤＲが設けられる。
【００６３】
ＤＣ−ＤＣコンバータ９１は、入力電圧Ｖｉｎを降圧し、降圧された出力電圧Ｖｏｕｔを負荷２に供給する降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ９１は、民生用製品、フラットＴＶシステム、ＬＣＤ表示装置、ＤＶＤ、電源回路、分散電源システムなどに適用される。
【００６４】
出力トランジスタＮＭＤＲは、端子Ｐｖｉｎ（ノードＮ１）と出力電圧端子である端子Ｐｏｄ（ノードＮ２）の間に設けられる。出力トランジスタＮＭＤＲは、ソースに入力電圧Ｖｉｎが印加され、ゲートにプリドライバ３ａから出力される制御信号である信号Ｓ４１が入力され、信号Ｓ４１に基づいてオン・オフ動作してノードＮ２側から出力電圧Ｖｏｄを端子Ｐｏｄに出力する。出力トランジスタＮＭＤＲには、例えばＮｃｈ  ＤＭＯＳトランジスタ（Ｎｃｈ  パワーＭＯＳトランジスタ）が使用される。
【００６５】
プリドライバ３ａは、制御部６及びレベルシフト回路１０と出力トランジスタＮＭＤＲの間に設けられる。
【００６６】
図１１に示すように、プリドライバ３ａには、２入力ＯＲ回路２１、２入力ＯＲ回路２２、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。
【００６７】
２入力ＯＲ回路２１は、ＰＷＭ信号である信号Ｓ１と過電流検出信号である信号Ｓ３が入力され、論理演算された信号Ｓ２１を出力する。２入力ＯＲ回路２２は、信号Ｓ１と減電圧検出信号である信号Ｓ２が入力され、論理演算された信号Ｓ２２を出力する。
【００６８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＮＭＤＲのゲートに接続され、ゲートに信号Ｓ２２が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインが出力トランジスタＮＭＤＲのゲートに接続され、ソースにレギュレータ１３で生成された内部生成電圧Ｖｃｃが印加され、ゲートに信号Ｓ２１が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１のドレインに接続され、ソースに内部生成電圧Ｖｃｃが印加され、ゲートに信号Ｓ２２が入力される。
【００６９】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２は、図１２に示すような特性に設定される。具体的には、ドライブ能力（Ｉｄ）が、
Id(NMT1)≧Id(PMT1)>Id(NMT2) ・・・・・・・・・・・・・式（１０）
に設定される。トランジスタの立ち上がり時間（ｔｒ）が、
tr(NMT2)>tr(PMT1)≧tr(NMT1)・・・・・・・・・・・・・・式（１１）
に設定される。トランジスタの立ち下がり時間（ｔf）が、
tf(NMT2)>tf(PMT1)≧tf(NMT1)・・・・・・・・・・・・・・式（１２）
に設定される。
【００７０】
次に、出力端子が地絡したときのＤＣ−ＤＣコンバータの動作について図１３を参照して説明する。図１３は出力端子が地絡した場合のＤＣ−ＤＣコンバータの動作を示す図である。なお、通常動作時は、第１の実施形態と同様なので説明を省略する。
【００７１】
図１３に示すように、ＤＣ−ＤＣコンバータ９１では、端子Ｐｏｄの地絡後、信号Ｓ２１及びＳ２２の１番目のローレベルにより出力トランジスタＮＭＤＲがオンすると地絡電流Ｉｃｒが発生する。地絡電流Ｉｃｒの検出以降、信号Ｓ２１はローレベルに固定される（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオフ）。地絡電流Ｉｃｒの影響で出力電圧Ｖｏｕｔが降圧し、減電圧が検出されると信号Ｓ２２がハイレベルに固定される。その結果、信号Ｓ４１がローレベルに固定され、出力トランジスタＮＭＤＲがオフし、これ以降出力電圧Ｖｏｕｔが出力されない（シャットダウンされる）。
【００７２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１よりもローレベルからハイレベルに変化する立ち上がり時間（ｔｒ）が長いので、地絡時の出力トランジスタＮＭＤＲの立ち下がり時間（ｔｆ）を長くすることができる。このため、第１の実施形態と同様に、ノードＶ１の電圧（Ｖｎ１）の変動を抑制することができ、出力トランジスタＮＭＤＲやＰｃｈ  ＭＯＳトランジスタＰＭＴ１などＤＣ−ＤＣコンバータ９１を構成する内部素子の破壊を大幅に抑制することができる。
【００７３】
上述したように、本実施形態の電源装置では、電源１、プリドライバ３ａ、過電流検出部４、減電圧検出部５、制御部６、積分回路７、三角波発生回路８、コンパレータ９、レベルシフト回路１０、コンデンサＣ１、コンデンサＣ２、ダイオードＤ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、及び出力トランジスタＮＭＤＲが設けられる。プリドライバ３ａには、２入力ＯＲ回路２１、２入力ＯＲ回路２２、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２はＮｃｈ  ＭＯＳトランジスタＮＭＴ１よりもドライブ能力が小さく、出力端子Ｖｏｄの地絡時に出力トランジスタＮＭＤＲの立ち下がりを遅くする。
【００７４】
このため、出力端子Ｖｏｄが地絡して地絡電流Ｉｃｒが発生した場合、出力トランジスタＮＭＤＲやプリドライバ３ａを構成するトランジスタに耐圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ９１の内部素子の破壊を大幅に抑制することができる。
【００７５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る電源装置について、図面を参照して説明する。図１４は電源装置としてのＤＣ−ＤＣコンバータの構成を示す回路図である。図１５はハイサイド側のプリドライバの構成を示す回路図である。図１６は、ローサイド側のプリドライバの構成を示す回路図である。図１７はプリドライバを構成するトランジスタの特性を説明する図である。本実施形態では、出力端子が地絡したとき、ハイサイド側の内部素子の破壊を防止するために、ハイサイド側のプリドライバにドライブ能力の小さなトランジスタを設けている。出力端子が天絡したとき、ローサイド側の内部素子の破壊を防止するために、ローサイド側のプリドライバにドライブ能力の小さなトランジスタを設けている。
【００７６】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７７】
図１４に示すように、ＤＣ−ＤＣコンバータ９２には、電源１、プリドライバ３ａａ、プリドライバ３ｂｂ、過電流検出部４ａ、過電流検出部４ｂ、減電圧検出部５、制御部６ａ、制御部６ｂ、積分回路７、三角波発生回路８、コンパレータ９、コンデンサＣ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、出力トランジスタＰＭＤＲ１、及び出力トランジスタＮＭＤＲ１が設けられる。
【００７８】
ＤＣ−ＤＣコンバータ９２は、入力電圧Ｖｉｎを降圧し、降圧された出力電圧Ｖｏｕｔを負荷２に供給する降圧型ＤＣ−ＤＣコンバータである。ここでは、ＤＣ−ＤＣコンバータ９２で発生するデッドタイムを制御するデッドタイムコントロール回路について、図示及び説明を省略している。
【００７９】
出力トランジスタＰＭＤＲ１は、端子Ｐｖｉｎ（ノードＮ３１）と出力電圧端子である端子Ｐｏｄ（ノードＮ３２）の間に設けられる。出力トランジスタＰＭＤＲ１は、ソースに入力電圧Ｖｉｎが印加され、ゲートにプリドライバ３ａａから出力される制御信号である信号Ｓ４ａが入力され、信号Ｓ４ａに基づいてオン・オフ動作してドレイン側（ノードＮ３２側）から出力電圧Ｖｏｄを端子Ｐｏｄに出力する。出力トランジスタＰＭＤＲ１は、ハイサイド側の出力ドライバである。出力トランジスタＰＭＤＲ１には、例えばＰｃｈ  ＤＭＯＳトランジスタ（Ｐｃｈ  パワーＭＯＳトランジスタ）が使用される。
【００８０】
出力トランジスタＮＭＤＲ１は、端子Ｐｏｄ（ノードＮ３２）と低電位側電源（接地電位）Ｖｓｓの間に設けられる。出力トランジスタＮＭＤＲ１は、ローサイド側の出力ドライバである。出力トランジスタＮＭＤＲ１は、ドレインが端子Ｐｏｄに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにプリドライバ３ｂｂから出力される制御信号である信号Ｓ４ｂが入力され、信号Ｓ４ｂに基づいてオン・オフ動作する。
【００８１】
コンパレータ９は、積分回路７及び三角波発生回路８とプリドライバ３ａａ及び３ｂｂの間に設けられ、三角波信号と積分回路７の出力信号が入力され、比較増幅した信号Ｓ１ａを生成してプリドライバ３ａａ及び３ｂｂに出力する。信号Ｓ１ａは、デューティが可変されるＰＷＭ信号である。
【００８２】
過電流検出部４ａは、ノードＮ３１とノードＮ３２の間で流れる電流を検出し、検出した信号を制御部６ａに出力する。過電流検出部４ｂは、ノードＮ３２と低電位側電源（接地電位）Ｖｓｓ間で流れる電流を検出し、検出した信号を制御部６ｂに出力する。
【００８３】
減電圧検出部５は、帰還信号Ｓｆｂ（ノードＮ１２の信号）と基準電圧Ｖｒｅｆ２が入力され、端子Ｐｏｄが地絡したときに発生した地絡電流による出力電圧Ｖｏｕｔの減電圧値を検出し、端子Ｐｏｄが天絡したときに発生した天絡電流による出力電圧Ｖｏｕｔの減電圧値を検出し、検出した信号を制御部６ｂに出力する。
【００８４】
制御部６ａは、電流電圧変換した過電流検出信号である信号Ｓ３ａを生成する。制御部６ｂは、電流電圧変換した過電流検出信号である信号Ｓ３ｂを生成し、減電圧検出信号である信号Ｓ２ａを生成する。
【００８５】
プリドライバ３ａａは、制御部６ａ及びコンパレータ９と出力トランジスタＰＭＤＲ１の間に設けられる。
【００８６】
図１５に示すように、プリドライバ３ａａには、２入力ＮＯＲ回路１１ａ、２入力ＮＯＲ回路１２ａ、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１が設けられる。
【００８７】
２入力ＮＯＲ回路１１ａは、信号Ｓ１ａと信号Ｓ３ａが入力され、論理演算された信号Ｓ１１ａを出力する。２入力ＮＯＲ回路１２ａは、信号Ｓ１ａと信号Ｓ２ａが入力され、論理演算された信号Ｓ１２ａを出力する。
【００８８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＰＭＤＲ１のゲートに接続され、ゲートに信号Ｓ１１ａが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＰＭＤＲ１のゲートに接続され、ゲートに信号Ｓ１２ａが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインに接続され、ソースにレギュレータ１３で生成された内部生成電圧Ｖｃｃが印加され、ゲートに信号Ｓ１２aが入力される。
【００８９】
プリドライバ３ｂｂは、制御部６ｂ及びコンパレータ９と出力トランジスタＮＭＤＲ１の間に設けられる。
【００９０】
図１６に示すように、プリドライバ３ｂｂには、２入力ＯＲ回路２１ａ、２入力ＯＲ回路２２ａ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２が設けられる。
【００９１】
２入力ＯＲ回路２１ａは、信号Ｓ１ａと信号Ｓ３ｂが入力され、論理演算された信号Ｓ２１ａを出力する。２入力ＯＲ回路２２ａは、信号Ｓ１ａと信号Ｓ２ａが入力され、論理演算された信号Ｓ２２ａを出力する。
【００９２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースに入力電圧Ｖｉｎが印加され、ドレインが出力トランジスタＮＭＤＲ１のゲートに接続され、ゲートに信号Ｓ２２ａが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ドレインが出力トランジスタＮＭＤＲ１のゲートに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに信号Ｓ２１ａが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ２１のドレインに接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに信号Ｓ２２aが入力される。
【００９３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２は、図１７に示すような特性に設定される。
【００９４】
具体的には、ドライブ能力（Ｉｄ）が、
Id(NMT11)≧Id(PMT11)>Id(PMT12)  ・・・・・・・・・・式（１３）
Id(NMT21)≧Id(PMT21)>Id(NMT22)  ・・・・・・・・・・式（１４）
に設定される。トランジスタの立ち上がり時間（ｔｒ）が、
tr(PMT12)>tr(PMT11)≧tr(NMT11)・・・・・・・・・・・式（１５）
tr(NMT22)>tr(PMT21)≧tr(NMT21)・・・・・・・・・・・式（１６）
に設定される。トランジスタの立ち下がり時間（ｔf）が、
tf(PMT12)>tf(PMT11)≧tf(NMT11)・・・・・・・・・・・式（１７）
tf(NMT22)>tf(PMT21)≧tfr(NMT21) ・・・・・・・・・・式（１８）
に設定される。
【００９５】
次に、出力端子が地絡或いは天絡したときのＤＣ−ＤＣコンバータについて図１８及び図１９を参照して説明する。図１８は出力端子の地絡を説明する図である。図１９は出力端子の天絡を説明する図である。
【００９６】
図１８に示すように、ＤＣ−ＤＣコンバータ９２では、何らかの原因（例えば外付け部品などの故障）により端子Ｖｏｄが地絡すると、端子Ｐｖｉｎ⇒出力トランジスタＰＭＤＲ１⇒ノードＮ３２⇒低電位側電源（接地電位）Ｖｓｓ方向に地絡電流Ｉｃｒが流れる。地絡電流Ｉｃｒが流れるとボンディングワイヤや基板配線のＬ成分であるインダクタＬｂｇの影響により、ノードＮ１（出力トランジスタＰＭＤＲ１のソース）の電圧が変動する。
【００９７】
端子Ｖｏｄが地絡した場合、プリドライバ３ａａに設けられたドライブ能力の小さいＰｃｈ  ＭＯＳトランジスタＰＭＴ１２の動作により、出力トランジスタＰＭＤＲ１の立ち下がりが大幅に遅くなる（第１の実施形態と同様に）。この結果、ノードＮ１の電圧変動を大幅に抑制できるので、出力トランジスタＰＭＤＲ１やプリドライバ３ａａを構成するトランジスタの破壊を大幅に抑制することができる。
【００９８】
図１９に示すように、ＤＣ−ＤＣコンバータ９２では、何らかの原因（例えば外付け部品などの故障）により端子Ｖｏｄが天絡すると、インダクタＬｂｇの一端⇒ノードＮ３２⇒出力トランジスタＮＭＤＲ１⇒低電位側電源（接地電位）Ｖｓｓ方向に天絡電流Ｉｔｒが流れる。天絡電流Ｉｔｒが流れると、端子ＶｏｄとインダクタＬ１の間のＬ成分であるインダクタＬｂｇａの影響により、ノードＮ３２（出力トランジスタＮＭＤＲ１のドレイン）の電圧が変動する。
【００９９】
端子Ｖｏｄが天絡した場合、プリドライバ３ｂｂに設けられたドライブ能力の小さいＮｃｈ  ＭＯＳトランジスタＮＭＴ２２の動作により、出力トランジスタＮＭＤＲ１の立ち下がりが大幅に遅くなる（第１の実施形態と同様に）。この結果、ノードＮ３２の電圧変動を大幅に抑制できるので、出力トランジスタＮＭＤＲ１やプリドライバ３ｂｂを構成するトランジスタの破壊を大幅に抑制することができる。
【０１００】
上述したように、本実施形態の電源装置では、電源１、プリドライバ３ａａ、プリドライバ３ｂｂ、過電流検出部４ａ、過電流検出部４ｂ、減電圧検出部５、制御部６ａ、制御部６ｂ、積分回路７、三角波発生回路８、コンパレータ９、コンデンサＣ１、インダクタＬ１、インダクタＬｂｇ、抵抗Ｒ１、抵抗Ｒ２、端子Ｐｖｉｎ、端子Ｐｏｄ、端子Ｐｆｂ、出力トランジスタＰＭＤＲ１、及び出力トランジスタＮＭＤＲＴ１が設けられる。プリドライバ３ａａには、２入力ＮＯＲ回路１１ａ、２入力ＮＯＲ回路１２ａ、レギュレータ１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１が設けられる。プリドライバ３ｂｂには、２入力ＯＲ回路２１ａ、２入力ＯＲ回路２２ａ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２はＰｃｈ  ＭＯＳトランジスタＰＭＴ１１よりもドライブ能力が小さく、出力端子Ｖｏｄの地絡時に出力トランジスタＰＭＤＲ１の立ち下がりを遅くする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２はＮｃｈ  ＭＯＳトランジスタＮＭＴ２１よりもドライブ能力が小さく、出力端子Ｖｏｄの天絡時に出力トランジスタＮＭＤＲ１の立ち下がりを遅くする。
【０１０１】
出力端子Ｖｏｄが地絡して地絡電流Ｉｃｒが発生した場合、出力トランジスタＰＭＤＲ１やプリドライバ３ａａを構成するトランジスタに耐圧以上の電圧が印加されない。出力端子Ｖｏｄが天絡して天絡電流Ｉｔｒが発生した場合、出力トランジスタＮＭＤＲ１やプリドライバ３ｂｂを構成するトランジスタに耐圧以上の電圧が印加されない。したがって、ＤＣ−ＤＣコンバータ９２の内部素子の破壊を大幅に抑制することができる。
【０１０２】
なお、実施形態では、降圧型ＤＣ−ＤＣコンバータに適用しているが、必ずしもこれに限定されるものではない。降圧型の代わりに、反転型ＤＣ−ＤＣコンバータ、昇圧ＤＣ−ＤＣコンバータ型、昇降圧型ＤＣ−ＤＣコンバータなどに適用することができる。また、ＤＣ−ＤＣコンバータの代わりにモータドライバにも適用することができる。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力電圧が供給される入力電圧端子と出力端子の間に設けられ、ゲートに制御信号が入力され、前記制御信号に基づいてオン・オフ動作して第１の出力電圧を出力端子に出力するＤＭＯＳ出力トランジスタと、前記制御信号を生成して前記ＤＭＯＳ出力トランジスタのゲートに出力し、前記出力端子が地絡した場合、前記出力トランジスタの立ち下がりを通常動作のときよりも遅くするプリドライバとを具備する電源装置。
【０１０５】
（付記２）  前記ＤＭＯＳ出力トランジスタがＰｃｈ  ＭＯＳトランジスタの場合、前記プリドライバは、ＰＷＭ信号及び過電流検出信号が入力され、論理演算した第１の信号を出力する第１の２入力ＮＯＲ回路と、前記ＰＷＭ信号及び減電圧検出信号が入力され、論理演算した第２の信号を出力する第２の２入力ＮＯＲ回路と、ソースに前記入力電圧が印加され、ドレインが前記ＤＭＯＳ出力トランジスタのゲートに接続され、ゲートに前記第１の信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、ソースに前記入力電圧が印加され、ドレインが前記ＤＭＯＳ出力トランジスタのゲートに接続され、ゲートに前記第２の信号が入力され、前記第１のＰｃｈ  ＭＯＳトランジスタよりもドライブ能力が小さい第２のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第２のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースに前記入力電圧よりも低い内部生成電圧が印加され、ゲートに前記第２の信号が入力される第１のＮｃｈ  ＭＯＳトランジスタとを具備する付記１に記載の電源装置。
【０１０６】
（付記３）  前記ＤＭＯＳ出力トランジスタがＮｃｈ  ＭＯＳトランジスタの場合、前記プリドライバは、ＰＷＭ信号及び過電流検出信号が入力され、論理演算した第１の信号を出力する第１の２入力ＯＲ回路と、前記ＰＷＭ信号及び減電圧検出信号が入力され、論理演算した第２の信号を出力する第２の２入力ＯＲ回路と、ドレインが前記ＤＭＯＳ出力トランジスタのゲートに接続され、ソースが前記入力電圧よりも低い内部生成電圧が印加され、ゲートに第１の信号が入力される第１のＮｃｈ  ＭＯＳトランジスタと、ソースに前記入力電圧が印加され、ドレインが前記第１のＮｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートに第２の信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースに前記内部生成電圧が印加され、ゲートに前記第２の信号が入力され、前記第１のＮｃｈ  ＭＯＳトランジスタよりもドライブ能力が小さい第２のＮｃｈ  ＭＯＳトランジスタとを具備する付記１に記載の電源装置。
【符号の説明】
【０１０７】
１  電源
２  負荷
３、３ａ、３ａａ、３ｂｂ、３１  プリドライバ
４、４ａ、４ｂ  過電流検出部
５  減電圧検出部
６、６ａ、６ｂ、６１  制御部
７  積分回路
８  三角波発生回路
９  コンパレータ
１０  レベルシフト回路
１１、１１ａ、１２、１２ａ、１１１  ２入力ＮＯＲ回路
１３  レギュレータ
２１、２１ａ、２２、２２ａ  ２入力ＯＲ回路
９０、９０ａ、９１、９２  ＤＣ−ＤＣコンバータ
Ｃ１、Ｃ２  コンデンサ
Ｄ１  ダイオード
Ｉｃｒ  地絡電流
Ｉｔｒ  天絡電流
Ｉｏｕｔ  出力電流
Ｌ１、Ｌｂｇ、Ｌｂｇａ  インダクタ
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ３１、Ｎ３２  ノード
ＮＭＴ１、ＮＭＴ２、ＮＭＴ１１、ＮＭＴ２１、ＮＭＴ２２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＤＭＲ、ＰＤＭＲ１、ＮＭＤＲ、ＮＭＤＲ１  出力トランジスタ
ＰＭＴ１、ＰＭＴ２、ＰＭＴ１１、ＰＭＴ１２、ＰＭＴ２１  Ｐｃｈ  ＭＯＳトランジスタ
Ｐｖｉｎ、Ｐｏｄ、Ｐｆｂ  端子
Ｒ１、Ｒ２、Ｓ１１、Ｓ１２  抵抗
Ｓ１〜５、Ｓ１ａ、Ｓ２ａ、Ｓ３ａ、Ｓ３ｂ、Ｓ１１〜１３、Ｓ１１ａ、Ｓ１２ａ、Ｓ２１、Ｓ２２、Ｓ２１ａ、Ｓ２２ａ、Ｓ４０、Ｓ４１  信号
Ｓｆｂ  帰還信号
Ｖｃｃ  内部生成電圧
Ｖｉｎ  入力電圧
Ｖｏｄ、Ｖｏｕｔ  出力電圧
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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