(57)【要約】【課題】多ビットの差動受信回路および差動終端抵抗を内蔵して、半導体チップ面積と消費電流の増大を軽減する。【解決手段】複数の差動受信回路２Ａ、Ｂ〜Ｎと複数の差動終端抵抗回路３Ａ、Ｂ〜Ｎと複数の制御電圧供給回路６Ａ、Ｂ〜Ｎに、レプリカ抵抗回路４と制御電圧生成回路５が共用される。複数の回路６Ａ、Ｂ〜Ｎの各回路は、第１非反転入力と第１反転入力と出力を有する差動増幅器ＤＡ１を含む。第１供給回路６Ａの第１差動増幅器の第１非反転入力と、第２供給回路６Ｂの第２差動増幅器の第１非反転入力と、第Ｎ供給回路６Ｎの第Ｎ差動増幅器の第１非反転入力とに、生成回路５から生成される差動終端抵抗制御電圧Ｖcont1.5が共通に供給される。第１差動増幅器の出力電圧ＶoutAと第２差動増幅器の力電圧ＶoutBと第Ｎ差動増幅器の出力電圧ＶoutNとは、第１と第２と第Ｎの差動終端抵抗回路３Ａ、３Ｂ、３Ｎにそれぞれ供給される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路と、制御電圧供給回路とを具備する半導体集積回路であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の抵抗値を所望の値に制御するために、前記レプリカ抵抗回路に供給されるレプリカ抵抗制御電圧と前記差動終端抵抗回路に供給される差動終端抵抗制御電圧とを生成して、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の制御電圧供給回路の各制御電圧供給回路は、第１非反転入力端子と第１反転入力端子と出力端子とを有する終端抵抗制御差動増幅器を含むものであり、
前記複数の制御電圧供給回路の第１制御電圧供給回路の第１終端抵抗制御差動増幅器の前記第１非反転入力端子と、前記複数の制御電圧供給回路の第２制御電圧供給回路の第２終端抵抗制御差動増幅器と前記第１非反転入力端子と、前記複数の制御電圧供給回路の第Ｎ制御電圧供給回路の第Ｎ終端抵抗制御差動増幅器の前記第１非反転入力端子とに、前記制御電圧生成回路から生成される前記差動終端抵抗制御電圧が共通に供給され、
前記第１終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第２終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第Ｎ終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、
前記第１終端抵抗制御差動増幅器の前記出力端子から生成される第１制御出力電圧と前記第２終端抵抗制御差動増幅器の前記出力端子から生成される第２制御出力電圧と前記第Ｎ終端抵抗制御差動増幅器の前記出力端子から生成される第Ｎ制御出力電圧とは、前記複数の差動終端抵抗回路の第１差動終端抵抗回路と第２差動終端抵抗回路と第Ｎ差動終端抵抗回路とにそれぞれ供給されることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記制御電圧生成回路は、前記レプリカ抵抗回路に含まれた複数のトランジスタの複数の電圧降下の合計電圧であるレプリカ抵抗電圧が所定の電圧レベルに設定された基準電圧と略一致するように前記レプリカ抵抗制御電圧と前記差動終端抵抗制御電圧とを制御する制御差動増幅器を含むものであり、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、更に第２非反転入力端子と第２反転入力端子を有するものであり、
前記複数の差動終端抵抗回路の第１差動終端抵抗回路から生成される第１差動終端抵抗中点電圧が、前記第１終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記複数の差動終端抵抗回路の第２差動終端抵抗回路から生成される第２差動終端抵抗中点電圧が、前記第２終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記複数の差動終端抵抗回路の第Ｎ差動終端抵抗回路から生成される第Ｎ差動終端抵抗中点電圧が、前記第Ｎ終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記第１終端抵抗制御差動増幅器の前記第２反転入力端子と前記第２終端抵抗制御差動増幅器の前記第２反転入力端子と前記第Ｎ終端抵抗制御差動増幅器の前記第２反転入力端子とに、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、前記第１非反転入力端子に供給される電圧と前記第２非反転入力端子に供給される電圧との第１合計電圧が前記第１反転入力端子に供給される電圧と前記第２反転入力端子に供給される電圧との第２合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタ、第５ＭＯＳトランジスタ、第６ＭＯＳトランジスタ、第７ＭＯＳトランジスタ、第８ＭＯＳトランジスタ、第９ＭＯＳトランジスタ、第１０ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタと前記第３ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第７ＭＯＳトランジスタと前記第８ＭＯＳトランジスタと前記第９ＭＯＳトランジスタと前記第１０ＭＯＳトランジスタとは第１導電型のＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは前記第１導電型と反対導電型の第２導電型のトランジスタであり、
前記第１ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第９ＭＯＳトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは、前記第４ＭＯＳトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第２ＭＯＳトランジスタのソース端子と前記第３ＭＯＳトランジスタのソース端子は前記第１ＭＯＳトランジスタのドレイン端子に接続され、前記第２ＭＯＳトランジスタのゲート端子と前記第３ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第１非反転入力端子と前記第１反転入力端子に接続され、前記第２ＭＯＳトランジスタのドレイン端子と前記第３ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタのドレイン端子と前記第５ＭＯＳトランジスタのドレイン端子に接続され、
前記第７ＭＯＳトランジスタのソース端子と前記第８ＭＯＳトランジスタのソース端子は前記第６ＭＯＳトランジスタのドレイン端子に接続され、前記第７ＭＯＳトランジスタのゲート端子と前記第８ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第２非反転入力端子と前記第２反転入力端子に接続され、前記第７ＭＯＳトランジスタのドレイン端子と前記第８ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子に接続され、
前記第１０ＭＯＳトランジスタのゲート端子は前記第３ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子と前記第８ＭＯＳトランジスタの前記ドレイン端子に接続され、前記第９ＭＯＳトランジスタのドレイン端子と前記第１０ＭＯＳトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路。
【請求項５】
差動入力端子と、差動受信回路と、差動終端抵抗回路と、レプリカ抵抗回路と、制御電圧生成回路と、制御電圧供給回路とを具備する半導体集積回路の動作方法であって、
前記制御電圧生成回路は、前記レプリカ抵抗回路の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路の抵抗値を所望の値に制御するために、前記レプリカ抵抗回路に供給されるレプリカ抵抗制御電圧と前記差動終端抵抗回路に供給される差動終端抵抗制御電圧とを生成して、
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路であり、前記差動終端抵抗回路は複数の差動終端抵抗回路であり、前記制御電圧供給回路は複数の制御電圧供給回路であり、
前記複数の差動入力端子の各差動入力端子には、所定の特性インピーダンスを有する伝送線路が予め接続され、
前記複数の差動受信回路と前記複数の差動終端抵抗回路と前記複数の制御電圧供給回路とに、前記レプリカ抵抗回路と前記制御電圧生成回路が共用され、
前記複数の制御電圧供給回路の各制御電圧供給回路は、第１非反転入力端子と第１反転入力端子と出力端子とを有する終端抵抗制御差動増幅器を含むものであり、
前記複数の制御電圧供給回路の第１制御電圧供給回路の第１終端抵抗制御差動増幅器の前記第１非反転入力端子と、前記複数の制御電圧供給回路の第２制御電圧供給回路の第２終端抵抗制御差動増幅器と前記第１非反転入力端子と、前記複数の制御電圧供給回路の第Ｎ制御電圧供給回路の第Ｎ終端抵抗制御差動増幅器の前記第１非反転入力端子とに、前記制御電圧生成回路から生成される前記差動終端抵抗制御電圧が共通に供給され、
前記第１終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第２終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第Ｎ終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、
前記第１終端抵抗制御差動増幅器の前記出力端子から生成される第１制御出力電圧と前記第２終端抵抗制御差動増幅器の前記出力端子から生成される第２制御出力電圧と前記第Ｎ終端抵抗制御差動増幅器の前記出力端子から生成される第Ｎ制御出力電圧とは、前記複数の差動終端抵抗回路の第１差動終端抵抗回路と第２差動終端抵抗回路と第Ｎ差動終端抵抗回路とにそれぞれ供給されることを特徴とする半導体集積回路の動作方法。
【請求項６】
請求項５に記載の半導体集積回路の動作方法において、
前記制御電圧生成回路は、前記レプリカ抵抗回路に含まれた複数のトランジスタの複数の電圧降下の合計電圧であるレプリカ抵抗電圧が所定の電圧レベルに設定された基準電圧と略一致するように前記レプリカ抵抗制御電圧と前記差動終端抵抗制御電圧とを制御する制御差動増幅器を含むものであり、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、更に第２非反転入力端子と第２反転入力端子を有するものであり、
前記複数の差動終端抵抗回路の第１差動終端抵抗回路から生成される第１差動終端抵抗中点電圧が、前記第１終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記複数の差動終端抵抗回路の第２差動終端抵抗回路から生成される第２差動終端抵抗中点電圧が、前記第２終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記複数の差動終端抵抗回路の第Ｎ差動終端抵抗回路から生成される第Ｎ差動終端抵抗中点電圧が、前記第Ｎ終端抵抗制御差動増幅器の前記第２非反転入力端子に供給され、
前記第１終端抵抗制御差動増幅器の前記第２反転入力端子と前記第２終端抵抗制御差動増幅器の前記第２反転入力端子と前記第Ｎ終端抵抗制御差動増幅器の前記第２反転入力端子とに、前記基準電圧と前記レプリカ抵抗電圧とのいずれかの一方の電圧が供給されることを特徴とする半導体集積回路の動作方法。
【請求項７】
請求項６に記載の半導体集積回路の動作方法において、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、前記第１非反転入力端子に供給される電圧と前記第２非反転入力端子に供給される電圧との第１合計電圧が前記第１反転入力端子に供給される電圧と前記第２反転入力端子に供給される電圧との第２合計電圧と等しい電圧レベルとなるように動作することを特徴とする半導体集積回路の動作方法。
【請求項８】
請求項７に記載の半導体集積回路の動作方法において、
前記複数の制御電圧供給回路の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器は、第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタ、第４ＭＯＳトランジスタ、第５ＭＯＳトランジスタ、第６ＭＯＳトランジスタ、第７ＭＯＳトランジスタ、第８ＭＯＳトランジスタ、第９ＭＯＳトランジスタ、第１０ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタと前記第３ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第７ＭＯＳトランジスタと前記第８ＭＯＳトランジスタと前記第９ＭＯＳトランジスタと前記第１０ＭＯＳトランジスタとは第１導電型のＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは前記第１導電型と反対導電型の第２導電型のトランジスタであり、
前記第１ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第９ＭＯＳトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものであり、
前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは、前記第４ＭＯＳトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものであり、
前記第２ＭＯＳトランジスタのソース端子と前記第３ＭＯＳトランジスタのソース端子は前記第１ＭＯＳトランジスタのドレイン端子に接続され、前記第２ＭＯＳトランジスタのゲート端子と前記第３ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第１非反転入力端子と前記第１反転入力端子に接続され、前記第２ＭＯＳトランジスタのドレイン端子と前記第３ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタのドレイン端子と前記第５ＭＯＳトランジスタのドレイン端子に接続され、
前記第７ＭＯＳトランジスタのソース端子と前記第８ＭＯＳトランジスタのソース端子は前記第６ＭＯＳトランジスタのドレイン端子に接続され、前記第７ＭＯＳトランジスタのゲート端子と前記第８ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第２非反転入力端子と前記第２反転入力端子に接続され、前記第７ＭＯＳトランジスタのドレイン端子と前記第８ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子に接続され、
前記第１０ＭＯＳトランジスタのゲート端子は前記第３ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子と前記第８ＭＯＳトランジスタの前記ドレイン端子に接続され、前記第９ＭＯＳトランジスタのドレイン端子と前記第１０ＭＯＳトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路およびその動作方法に関し、特に半導体チップ面積と消費電流の増大を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータ(以下、ＰＣと言う)等のデータ処理能力の向上につれて、ＰＣ等の利用するインターフェースも高速化が要求され、種々の差動伝送方式が普及している。
【０００３】
差動伝送方式には、(１)主にプリント基板内で使われる規格、(２)プリント基板間や基板と特定の機材とを接続する規格、(３)機器同士を接続する規格等が含まれている。
【０００４】
上記(１)の規格にはＬＶＤＳ(Low Voltage Differential Signaling)、ＭＩＰＩ(Mobile Industry Processor Interface)が含まれ、上記(２)の規格にはＰＣＩ  Ｅｘｐｒｅｓｓ、ＳＡＴＡ(Serial Advanced Technology Attachment)、ＭＶＩ(Mobile Video Interface)、ＭＤＤＩ((Mobile Display Digital Interface)が含まれ、上記(３)の規格にはＨＤＭＩ(High-Definition Multimedia Interface)、ＵＳＢ(Universal Serial Bus)、ＩＥＥＥ  １３９４(FireWire、 iLink)等が含まれる。尚、ＰＣＩは、Peripheral Component Interconnectの略である。
【０００５】
差動伝送の特徴方式は、(１)シングルエンド伝送と比較して伝送電圧の小振幅が可能となる、(２)差動受信端子の差動入力信号を差動増幅器で受信することでコモンモードノイズの影響を相殺することが可能となる、(３)差動送信端子の差動出力信号による電磁波が相互に相殺されるので外部に影響を与えにくい、(４)高速化が可能なためパラレル配線を集約できる等である。
【０００６】
しかし、ＬＶＤＳ等の差動伝送方式によるデータ伝送の高速化によって、差動伝送信号を伝送するための伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合の必要性が生じる。例えば、ＬＶＤＳの差動伝送方式では、伝送線路の特性インピーダンスは略１００Ω〜１２０Ωに設定される一方、差動受信端子の２端子間には１００Ωの抵抗値に設定された差動終端抵抗が接続されることで、インピーダンス整合が行われる。差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと整合(マッチング)している場合には、差動受信端子において基本的に信号反射は発生しない。
【０００７】
しかしながら、差動終端抵抗の抵抗値が伝送線路の特性インピーダンスと不整合の場合には、差動受信端子において大きな信号反射が発生して、差動受信端子の２端子において正確な差動入力信号の受信が困難となる。
【０００８】
伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合とを容易とするには、抵抗値が正確な１００Ωに設定された個別部品(ディスクリート部品)の抵抗器を購入して、この抵抗器を差動終端抵抗として差動受信端子の２端子間に接続することである。しかしながら、差動伝送方式は８ビット、１６ビット等と多ビットのデータバスを構成するので、個別部品の抵抗器による差動終端抵抗は基板上の搭載部品面積と基板コストが増加すると言う問題がある。
【０００９】
この問題は、差動受信回路を内蔵した半導体集積回路の半導体チップ内部にデータバスの多ビットの複数の差動終端抵抗を集積化することによって解消される。しかし、半導体集積回路に集積化される差動終端抵抗の抵抗値は、半導体集積回路の製造バラツキによって変動するので、集積化される差動終端抵抗の抵抗値を正確な目標値１００Ωの抵抗値に設定することが困難であると言う新たな問題がある。
【００１０】
下記特許文献１には、この問題を新たに解消するために、基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧とを比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整することが記載されている。制御電圧生成部はレプリカ抵抗の電圧降下と基準電圧とが一致するように出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値をフィードバック調整するので、半導体集積回路に集積化される終端抵抗の抵抗値を正確な目標値に設定することが可能となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−２９８３９５号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者等は本発明に先立って、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路の開発に従事した。しかし、この多ビットの差動終端抵抗の半導体集積回路の製造バラツキによる変動の問題が明らかとされたので、上記特許文献１に記載されたように基準電流をレプリカ抵抗に供給してレプリカ抵抗の電圧降下と基準電圧を比較する制御電圧生成部の出力制御電圧によってレプリカ抵抗の抵抗値と終端抵抗の抵抗値とを調整する方式について本発明者等が詳細に検討を行った。
【００１３】
本発明者等による検討の結果、上記特許文献１に記載の終端抵抗調整方式には、以下のような技術課題と技術的な問題を有することが明らかとされた。
【００１４】
最初の技術課題は、上記特許文献１に記載の終端抵抗調整方式では、レプリカ抵抗の両端の電圧レベルが終端抵抗の両端の電圧レベルと一致するように制御されていないので、レプリカ抵抗と終端抵抗を制御電圧生成部の出力制御電圧によって調整してもレプリカ抵抗の抵抗値と終端抵抗の抵抗値は等しい抵抗値とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難となると言うものである。上記特許文献１の実施の形態２では、終端抵抗を構成する２個の抵抗器の接続中点の電位を、レプリカ抵抗を構成する２個の抵抗器の接続中点にフィードバックすることで、レプリカ抵抗の両端の電圧を終端抵抗での接続中点の電位を基準とした値として安定した抵抗管理を実現しようとしている。
【００１５】
しかし、上記特許文献１に記載のこの実施の形態２では、レプリカ抵抗の両端の電圧レベルの制御目標とされる制御電圧生成部の第１と第２の演算増幅器にそれぞれ供給される高レベルと低レベルの基準電圧の電圧レベルが終端抵抗の両端の電圧レベルと一致するように設定されていないので、レプリカ抵抗の抵抗値制御と終端抵抗の抵抗値制御と等しい制御とならず、伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を得ることが困難である。
【００１６】
次の本質的な技術的な問題は、多ビット(複数レーン、複数チャンネル)のデータバスに対応するために、多ビット分の差動終端抵抗とレプリカ抵抗と制御電圧生成部とが必要となるので、半導体集積回路の半導体チップ面積と消費電流が増大すると言うものである。特に制御電圧生成部は高レベルと低レベルの基準電圧が供給される２個の演算増幅器を有するので、２個分の演算増幅器の半導体チップ面積と消費電流が増大するものである。
【００１７】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１８】
従って、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することにある。
【００１９】
また本発明の他の目的とするところは、差動受信回路により受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な実施の形態は、差動入力端子(Ｄ＿ＲＸ、／Ｄ＿ＲＸ)と、差動受信回路(２)と、差動終端抵抗回路(３)と、レプリカ抵抗回路(４)と、制御電圧生成回路(５)と、制御電圧供給回路(６)とを具備する半導体集積回路(１)である。
【００２３】
前記制御電圧生成回路(５)は、前記レプリカ抵抗回路(４)の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(３)の抵抗値を所望の値に制御するために、前記レプリカ抵抗回路に供給されるレプリカ抵抗制御電圧(Ｖcont0、1)と前記差動終端抵抗回路に供給される差動終端抵抗制御電圧(Ｖcont1.5)とを生成する。
【００２４】
前記差動入力端子は複数の差動入力端子であり、前記差動受信回路は複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)であり、前記差動終端抵抗回路は複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)であり、前記制御電圧供給回路は複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)である。
【００２５】
前記複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)と前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)と前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)とに、前記レプリカ抵抗回路(４)と前記制御電圧生成回路(５)が共用される。
【００２６】
前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の各制御電圧供給回路は、第１非反転入力端子と第１反転入力端子と出力端子とを有する終端抵抗制御差動増幅器(ＤＡ１)を含む。
【００２７】
前記複数の制御電圧供給回路の第１制御電圧供給回路(６Ａ)の第１終端抵抗制御差動増幅器(ＤＡ１)の前記第１非反転入力端子と、前記複数の制御電圧供給回路の第２制御電圧供給回路(６Ｂ)の第２終端抵抗制御差動増幅器(ＤＡ１)と前記第１非反転入力端子と、前記複数の制御電圧供給回路の第Ｎ制御電圧供給回路(６Ｎ)の第Ｎ終端抵抗制御差動増幅器(ＤＡ１)の前記第１非反転入力端子とに、前記制御電圧生成回路(５)から生成される前記差動終端抵抗制御電圧(Ｖcont1.5)が共通に供給される。
【００２８】
前記第１終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第２終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第Ｎ終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続される。
【００２９】
前記第１終端抵抗制御差動増幅器の前記出力端子から生成される第１制御出力電圧(ＶoutA)と前記第２終端抵抗制御差動増幅器の前記出力端子から生成される第２制御出力電圧(ＶoutB)と前記第Ｎ終端抵抗制御差動増幅器の前記出力端子から生成される第Ｎ制御出力電圧(ＶoutN)とは、前記複数の差動終端抵抗回路の第１差動終端抵抗回路(３Ａ)と第２差動終端抵抗回路(３Ｂ)と第Ｎ差動終端抵抗回路(３Ｎ)とにそれぞれ供給されることを特徴とするものである(図１０参照)。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３１】
すなわち、本発明によれば、多ビットの差動受信回路と多ビットの差動終端抵抗とを内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明の実施の形態１による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路１の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による半導体集積回路１に含まれる制御電圧供給回路６の第１差動増幅器ＤＡ１の構成を示す図である。
【図３】図３は、図２に示した制御電圧供給回路６の第１差動増幅器ＤＡ１から生成される出力電圧Ｖoutと差動終端抵抗制御電圧Ｖcont1. 5とレプリカ抵抗電圧Ｖrcmと差動終端抵抗中点電圧Ｖcmとの関係を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【図５】図５は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【図６】図６は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【図８】図８は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である
【図９】図９は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【図１０】図１０は、多ビットのデータバスに対応するために、Ｎ個の差動受信回路２Ａ〜２ＮとＮ個の差動終端抵抗３Ａ〜３ＮとＮ個の制御電圧供給回路６Ａ〜６Ｎと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態１による半導体集積回路１の構成を示す図である。
【図１１】図１１は、多ビットのデータバスに対応するために、Ｎ個の差動受信回路２Ａ〜２ＮとＮ個の差動終端抵抗３Ａ〜３ＮとＮ個の制御電圧供給回路６Ａ〜６Ｎと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態２による半導体集積回路１の他の構成を示す図である。
【発明を実施するための形態】
【００３３】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３４】
〔１〕本発明の代表的な実施の形態は、差動入力端子(Ｄ＿ＲＸ、／Ｄ＿ＲＸ)と、差動受信回路(２)と、差動終端抵抗回路(３)と、レプリカ抵抗回路(４)と、制御電圧生成回路(５)と、制御電圧供給回路(６)とを具備する半導体集積回路(１)である。
【００３５】
前記制御電圧生成回路(５)は、前記レプリカ抵抗回路(４)の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(３)の抵抗値を所望の値に制御するために、前記レプリカ抵抗回路に供給されるレプリカ抵抗制御電圧(Ｖcont0、1)と前記差動終端抵抗回路に供給される差動終端抵抗制御電圧(Ｖcont1.5)とを生成する。
【００３６】
前記差動入力端子は複数の差動入力端子(Ｄ＿ＲＸＡ、／Ｄ＿ＲＸＡ、Ｄ＿ＲＸＢ、／Ｄ＿ＲＸＢ〜Ｄ＿ＲＸＮ、／Ｄ＿ＲＸＮ)であり、前記差動受信回路は複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)であり、前記差動終端抵抗回路は複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)であり、前記制御電圧供給回路は複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)である。
【００３７】
前記複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)と前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)と前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)とに、前記レプリカ抵抗回路(４)と前記制御電圧生成回路(５)が共用される。
【００３８】
前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の各制御電圧供給回路は、第１非反転入力端子と第１反転入力端子と出力端子とを有する終端抵抗制御差動増幅器(ＤＡ１)を含むものである。
【００３９】
前記複数の制御電圧供給回路の第１制御電圧供給回路(６Ａ)の第１終端抵抗制御差動増幅器(ＤＡ１)の前記第１非反転入力端子と、前記複数の制御電圧供給回路の第２制御電圧供給回路(６Ｂ)の第２終端抵抗制御差動増幅器(ＤＡ１)と前記第１非反転入力端子と、前記複数の制御電圧供給回路の第Ｎ制御電圧供給回路(６Ｎ)の第Ｎ終端抵抗制御差動増幅器(ＤＡ１)の前記第１非反転入力端子とに、前記制御電圧生成回路(５)から生成される前記差動終端抵抗制御電圧(Ｖcont1.5)が共通に供給される。
【００４０】
前記第１終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第２終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第Ｎ終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続される。
【００４１】
前記第１終端抵抗制御差動増幅器の前記出力端子から生成される第１制御出力電圧(ＶoutA)と前記第２終端抵抗制御差動増幅器の前記出力端子から生成される第２制御出力電圧(ＶoutB)と前記第Ｎ終端抵抗制御差動増幅器の前記出力端子から生成される第Ｎ制御出力電圧(ＶoutN)とは、前記複数の差動終端抵抗回路の第１差動終端抵抗回路(３Ａ)と第２差動終端抵抗回路(３Ｂ)と第Ｎ差動終端抵抗回路(３Ｎ)とにそれぞれ供給されることを特徴とするものである(図１０参照)。
【００４２】
前記実施の形態によれば、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【００４３】
好適な実施の形態では、前記制御電圧生成回路(５)は、前記レプリカ抵抗回路(４)に含まれた複数のトランジスタ(Ｑ３、Ｑ４)の複数の電圧降下の合計電圧であるレプリカ抵抗電圧(Ｖrcm)が所定の電圧レベルに設定された基準電圧(Ｖref)と略一致するように前記レプリカ抵抗制御電圧と前記差動終端抵抗制御電圧とを制御する制御差動増幅器(ＤＡ２)を含むものである。
【００４４】
前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器(ＤＡ１)は、更に第２非反転入力端子と第２反転入力端子を有するものである。
【００４５】
前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)の第１差動終端抵抗回路(３Ａ)から生成される第１差動終端抵抗中点電圧(ＶcmA)が、前記第１終端抵抗制御差動増幅器の前記第２非反転入力端子に供給される。
【００４６】
前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)の第２差動終端抵抗回路(３Ｂ)から生成される第２差動終端抵抗中点電圧(ＶcmB)が、前記第２終端抵抗制御差動増幅器の前記第２非反転入力端子に供給される。
【００４７】
前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)の第Ｎ差動終端抵抗回路(３Ｎ)から生成される第Ｎ差動終端抵抗中点電圧(ＶcmN)が、前記第Ｎ終端抵抗制御差動増幅器の前記第２非反転入力端子に供給される。
【００４８】
前記第１終端抵抗制御差動増幅器の前記第２反転入力端子と前記第２終端抵抗制御差動増幅器の前記第２反転入力端子と前記第Ｎ終端抵抗制御差動増幅器の前記第２反転入力端子とに、前記基準電圧(Ｖref)と前記レプリカ抵抗電圧(Ｖrcm)とのいずれかの一方の電圧が供給されることを特徴とする(図１０、図１１参照)。
【００４９】
他の好適な実施の形態は、前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器(ＤＡ１)は、前記第１非反転入力端子に供給される電圧(Ｖcont1.5)と前記第２非反転入力端子に供給される電圧(Ｖcm)との第１合計電圧(Ｖcont1.5＋Ｖcm)が前記第１反転入力端子に供給される電圧(Ｖout)と前記第２反転入力端子に供給される電圧(Ｖrcm)との第２合計電圧(Ｖout＋Ｖrcm)と等しい電圧レベルとなるように動作することを特徴とする(図１０、図１１参照)。
【００５０】
前記他の好適な実施の形態によれば、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【００５１】
具体的な実施の形態では、前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の前記各制御電圧供給回路に含まれた前記終端抵抗制御差動増幅器(ＤＡ１)は、第１ＭＯＳトランジスタ(Ｍ１)、第２ＭＯＳトランジスタ(Ｍ２)、第３ＭＯＳトランジスタ(Ｍ３)、第４ＭＯＳトランジスタ(Ｍ４)、第５ＭＯＳトランジスタ(Ｍ５)、第６ＭＯＳトランジスタ(Ｍ６)、第７ＭＯＳトランジスタ(Ｍ７)、第８ＭＯＳトランジスタ(Ｍ８)、第９ＭＯＳトランジスタ(Ｍ９)、第１０ＭＯＳトランジスタ(Ｍ１０)を含む。
【００５２】
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタと前記第３ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第７ＭＯＳトランジスタと前記第８ＭＯＳトランジスタと前記第９ＭＯＳトランジスタと前記第１０ＭＯＳトランジスタとは第１導電型のＭＯＳトランジスタであり、前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは前記第１導電型と反対導電型の第２導電型のトランジスタである。
【００５３】
前記第１ＭＯＳトランジスタと前記第６ＭＯＳトランジスタと前記第９ＭＯＳトランジスタとは、各ゲート端子にバイアス電圧が供給されることによってそれぞれ電流源として動作するものである。
【００５４】
前記第４ＭＯＳトランジスタと前記第５ＭＯＳトランジスタとは、前記第４ＭＯＳトランジスタのゲート端子とドレイン端子とが接続されることによって、カレントミラー能動負荷として動作するものである。
【００５５】
前記第２ＭＯＳトランジスタのソース端子と前記第３ＭＯＳトランジスタのソース端子は前記第１ＭＯＳトランジスタのドレイン端子に接続され、前記第２ＭＯＳトランジスタのゲート端子と前記第３ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第１非反転入力端子と前記第１反転入力端子に接続され、前記第２ＭＯＳトランジスタのドレイン端子と前記第３ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタのドレイン端子と前記第５ＭＯＳトランジスタのドレイン端子に接続される。
【００５６】
前記第７ＭＯＳトランジスタのソース端子と前記第８ＭＯＳトランジスタのソース端子は前記第６ＭＯＳトランジスタのドレイン端子に接続され、前記第７ＭＯＳトランジスタのゲート端子と前記第８ＭＯＳトランジスタのゲート端子はそれぞれ前記終端抵抗制御差動増幅器の前記第２非反転入力端子と前記第２反転入力端子に接続され、前記第７ＭＯＳトランジスタのドレイン端子と前記第８ＭＯＳトランジスタのドレイン端子はそれぞれ前記第４ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子に接続される。
【００５７】
前記第１０ＭＯＳトランジスタのゲート端子は前記第３ＭＯＳトランジスタの前記ドレイン端子と前記第５ＭＯＳトランジスタの前記ドレイン端子と前記第８ＭＯＳトランジスタの前記ドレイン端子に接続され、前記第９ＭＯＳトランジスタのドレイン端子と前記第１０ＭＯＳトランジスタのソース端子は前記終端抵抗制御差動増幅器の前記出力端子に接続されたことを特徴とするものである(図２参照)。
【００５８】
〔２〕本発明の別の観点の代表的な実施の形態は、差動入力端子(Ｄ＿ＲＸ、／Ｄ＿ＲＸ)と、差動受信回路(２)と、差動終端抵抗回路(３)と、レプリカ抵抗回路(４)と、制御電圧生成回路(５)と、制御電圧供給回路(６)とを具備する半導体集積回路(１)の動作方法である。
【００５９】
前記制御電圧生成回路(５)は、前記レプリカ抵抗回路(４)の抵抗値を所定値に制御する設定条件に基づいて、前記差動終端抵抗回路(３)の抵抗値を所望の値に制御するために、前記レプリカ抵抗回路に供給されるレプリカ抵抗制御電圧(Ｖcont0、1)と前記差動終端抵抗回路に供給される差動終端抵抗制御電圧(Ｖcont1.5)とを生成する。
【００６０】
前記差動入力端子は複数の差動入力端子(Ｄ＿ＲＸＡ、／Ｄ＿ＲＸＡ、Ｄ＿ＲＸＢ、／Ｄ＿ＲＸＢ〜Ｄ＿ＲＸＮ、／Ｄ＿ＲＸＮ)であり、前記差動受信回路は複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)であり、前記差動終端抵抗回路は複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)であり、前記制御電圧供給回路は複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)である。
【００６１】
前記複数の差動入力端子の各差動入力端子(Ｄ＿ＲＸ、／Ｄ＿ＲＸ)には、所定の特性インピーダンスを有する伝送線路が予め接続される。
【００６２】
前記複数の差動受信回路(２Ａ、２Ｂ〜２Ｎ)と前記複数の差動終端抵抗回路(３Ａ、３Ｂ〜３Ｎ)と前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)とに、前記レプリカ抵抗回路(４)と前記制御電圧生成回路(５)が共用される。
【００６３】
前記複数の制御電圧供給回路(６Ａ、６Ｂ〜６Ｎ)の各制御電圧供給回路は、第１非反転入力端子と第１反転入力端子と出力端子とを有する終端抵抗制御差動増幅器(ＤＡ１)を含むものである。
【００６４】
前記複数の制御電圧供給回路の第１制御電圧供給回路(６Ａ)の第１終端抵抗制御差動増幅器(ＤＡ１)の前記第１非反転入力端子と、前記複数の制御電圧供給回路の第２制御電圧供給回路(６Ｂ)の第２終端抵抗制御差動増幅器(ＤＡ１)と前記第１非反転入力端子と、前記複数の制御電圧供給回路の第Ｎ制御電圧供給回路(６Ｎ)の第Ｎ終端抵抗制御差動増幅器(ＤＡ１) の前記第１非反転入力端子とに、前記制御電圧生成回路(５)から生成される前記差動終端抵抗制御電圧(Ｖcont1.5)が共通に供給される。
【００６５】
前記第１終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第２終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続され、前記第Ｎ終端抵抗制御差動増幅器の前記第１反転入力端子と前記出力端子とが相互に接続される。
【００６６】
前記第１終端抵抗制御差動増幅器の前記出力端子から生成される第１制御出力電圧(ＶoutA)と前記第２終端抵抗制御差動増幅器の前記出力端子から生成される第２制御出力電圧(ＶoutB)と前記第Ｎ終端抵抗制御差動増幅器の前記出力端子から生成される第Ｎ制御出力電圧(ＶoutN)とは、前記複数の差動終端抵抗回路の第１差動終端抵抗回路(３Ａ)と第２差動終端抵抗回路(３Ｂ)と第１差動終端抵抗回路(３Ｂ)とにそれぞれ供給されることを特徴とするものである(図１０参照)。
【００６７】
前記実施の形態によれば、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路において、レプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【００６８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６９】
［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路１の構成を示す図である。
【００７０】
図１に示した本発明の実施の形態１による半導体集積回路１では、１ビット分の差動入力端子と１ビット分の差動受信回路２と１ビット分の差動終端抵抗３と１ビット分の制御電圧供給回路６と、レプリカ抵抗回路４と制御電圧生成回路５と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９が示されている。しかし、本発明の実施の形態１による半導体集積回路１は、実際には後述する図１０と図１１とで説明するように多ビット分の差動入力端子と多ビット分の差動受信回路２と多ビット分の差動終端抵抗３と多ビット分の制御電圧供給回路６とを含み、多ビット分の差動受信回路２と多ビット分の差動終端抵抗３と多ビット分の制御電圧供給回路６に、レプリカ抵抗回路４と制御電圧生成回路５と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９とが共用されるものである。
【００７１】
従って、本発明の実施の形態１による半導体集積回路１によれば、これらの回路の共用によって、半導体チップ面積と消費電流の増大を軽減することが可能となる。更に、これらの回路を共用しても、共用されるレプリカ抵抗回路４と制御電圧生成回路５とを介して多ビット(複数レーン、複数チャンネル)の間に不所望なクローストーク信号を低減することができる。
【００７２】
《差動受信回路と差動終端抵抗》
半導体集積回路１の差動受信回路２の非反転入力端子と反転入力端子とは非反転受信データ端子Ｄ＿ＲＸと反転受信データ端子／Ｄ＿ＲＸとにそれぞれ接続され、非反転受信データ端子Ｄ＿ＲＸと反転受信データ端子／Ｄ＿ＲＸとは伝送線路の５０Ωの非反転特性インピーダンスＴＬ＿Ｒと５０Ωの反転特性インピーダンス／ＴＬ＿Ｒとを介して送信側の半導体集積回路１０の非反転送信データ端子Ｄ＿ＴＸと反転送信データ端子／Ｔ＿ＲＸとにそれぞれ接続されている。
【００７３】
非反転受信データ端子Ｄ＿ＲＸと反転受信データ端子／Ｄ＿ＲＸとの間に接続された差動終端抵抗３は、ＮチャンネルＭＯＳトランジスタＱ１と抵抗Ｒ１の第１並列接続とＮチャンネルＭＯＳトランジスタＱ２と抵抗Ｒ２の第２並列接続との直列接続を含んでいる。差動終端抵抗３の第１並列接続と第２並列接続の接続中点と接地電位ＧＮＤとの間には容量Ｃ１が接続され、差動終端抵抗３の接続中点の差動終端抵抗中点電圧Ｖcmは制御電圧供給回路６の第１差動増幅器ＤＡ１の第２非反転入力端子に供給される。差動終端抵抗３のＮチャンネルＭＯＳトランジスタＱ１のゲート端子とＮチャンネルＭＯＳトランジスタＱ２のゲート端子とは制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutによって制御されることによって、差動終端抵抗３の第１並列接続の並列インピーダンスと第２並列接続の並列インピーダンスとはそれぞれ５０Ωに制御される。従って、差動終端抵抗３の直列接続抵抗の１００Ωと伝送線路の非反転特性インピーダンスＴＬ＿Ｒと反転特性インピーダンス／ＴＬ＿Ｒとの直列抵抗の１００Ωがインピーダンス整合して、非反転受信データ端子Ｄ＿ＲＸと反転受信データ端子／Ｄ＿ＲＸでの信号反射が抑制され、差動受信端子Ｄ＿ＲＸ、／Ｄ＿ＲＸの２端子での正確な差動入力信号の受信が可能となる。尚、差動終端抵抗３では、トランジスタＱ１とトランジスタＱ２とは略同一の素子サイズに設定されて、抵抗Ｒ１と抵抗Ｒ２とは略同一の抵抗値に設定されている。
【００７４】
《基準電圧生成回路および第１と第２の基準電流生成回路》
基準電圧生成回路９は、例えば、良く知られたバンドギャップリファレンス電圧生成回路等を含むことによって半導体製造バラツキ、温度変化、電源電圧Ｖdd等の変動に対しても、極めて安定な電圧レベルに維持された基準電圧Ｖrefを生成する。一例としては、基準電圧Ｖrefは、例えば２００ｍＶの電圧レベルに設定されて、この基準電圧Ｖrefは制御電圧生成回路５の第２差動増幅器ＤＡ２の非反転入力端子と第１基準電流生成回路７の第３差動増幅器ＤＡ３の反転入力端子と第２基準電流生成回路８の第４差動増幅器ＤＡ４の反転入力端子とに供給される。
【００７５】
第１基準電流生成回路７は、第３差動増幅器ＤＡ３とＰチャンネルＭＯＳトランジスタＱ１０と外部抵抗Ｒrefを含んでいる。第３差動増幅器ＤＡ３の出力端子からＰチャンネルＭＯＳトランジスタＱ１０のゲート端子とドレイン端子と第３差動増幅器ＤＡ３の非反転入力端子へのフィードバックによって、第３差動増幅器ＤＡ３の非反転入力端子の電圧レベルは基準電圧Ｖref(＝２００ｍＶ)の電圧レベルと等しく設定される。半導体集積回路１の外部に接続された外部抵抗Ｒrefの抵抗値を、例えば１０ｋΩの値に設定すると、ＰチャンネルＭＯＳトランジスタＱ１０のソース・ドレイン電流経路と外部抵抗Ｒrefを介して電源電圧Ｖddから接地電位ＧＮＤに流れる第１基準電流の値は２０μＡとなる。
【００７６】
第２基準電流生成回路８は、第４差動増幅器ＤＡ４とＰチャンネルＭＯＳトランジスタＱ１１と抵抗Ｒ１３とを含む。第４差動増幅器ＤＡ４の出力端子からＰチャンネルＭＯＳトランジスタＱ１１のゲート端子とドレイン端子と第４差動増幅器ＤＡ４の非反転入力端子へのフィードバックによって、第４差動増幅器ＤＡ４の非反転入力端子の電圧レベルは基準電圧Ｖref(＝２００ｍＶ)の電圧レベルと等しく設定される。従って、抵抗Ｒ１３の抵抗値を例えば１０ｋΩの値に設定すると、ＰチャンネルＭＯＳトランジスタＱ１１のソース・ドレイン電流経路と抵抗Ｒ１３を介して電源電圧Ｖddから接地電位ＧＮＤに流れる第２基準電流の値は２０μＡとなる。
【００７７】
《レプリカ抵抗回路》
レプリカ抵抗回路４は、接地電位ＧＮＤと電源電圧Ｖddとの間にＮチャンネルＭＯＳトランジスタＱ３と抵抗Ｒ３の第３並列接続とＮチャンネルＭＯＳトランジスタＱ４と抵抗Ｒ４の第４並列接続とＮチャンネルＭＯＳトランジスタＱ５と抵抗Ｒ５の第５並列接続とＮチャンネルＭＯＳトランジスタＱ６と抵抗Ｒ６の第６並列接続とＰチャンネルＭＯＳトランジスタＱ７のドレイン・ソース電流経路の直列接続を含んでいる。
【００７８】
このレプリカ抵抗回路４のＰチャンネルＭＯＳトランジスタＱ７の素子サイズ(＝チャンネル幅／チャンネル長)は第１基準電流生成回路７のＰチャンネルＭＯＳトランジスタＱ１０の素子サイズ(＝チャンネル幅／チャンネル長)の１０倍に正確に設定されることによって、接地電位ＧＮＤと電源電圧Ｖddとの間のレプリカ抵抗回路４には２００μＡに設定されたバイアス電流が流れる。
【００７９】
レプリカ抵抗回路４に含まれるトランジスタＱ３のゲート端子とトランジスタＱ４のゲート端子とトランジスタＱ５のゲート端子とトランジスタＱ６のゲート端子とには、制御電圧生成回路５から生成される第１と第２と第３と第４のレプリカ抵抗制御電圧Ｖcont0、Ｖcont1、Ｖcont2、Ｖcont3がそれぞれ供給される。
【００８０】
レプリカ抵抗回路４のトランジスタＱ４と抵抗Ｒ４との第４並列接続とトランジスタＱ５と抵抗Ｒ５との第５並列接続との接続中点のレプリカ抵抗電圧(レプリカ抵抗中点電圧)Ｖrcmは、制御電圧生成回路５の第２差動増幅器ＤＡ２の反転入力端子と制御電圧供給回路６の第１差動増幅器ＤＡ１の第２反転入力端子に供給される。尚、レプリカ抵抗回路４では、トランジスタＱ３とトランジスタＱ４とトランジスタＱ５とトランジスタＱ６とは略同一の素子サイズに設定されて、抵抗Ｒ３と抵抗Ｒ４と抵抗Ｒ５と抵抗Ｒ６とは略同一の抵抗値に設定されている。
【００８１】
《制御電圧生成回路》
制御電圧生成回路５は、接地電位ＧＮＤと電源電圧Ｖddとの間にＮチャンネルＭＯＳトランジスタＱ８のソース・ドレイン電流経路と抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２とＰチャンネルＭＯＳトランジスタＱ９のドレイン・ソース電流経路を含み、更にトランジスタＱ８のゲート端子に出力端子が接続された第２差動増幅器ＤＡ２を含んでいる。
【００８２】
制御電圧生成回路５に含まれたＰチャンネルＭＯＳトランジスタＱ９の素子サイズ(＝チャンネル幅／チャンネル長)は第２基準電流生成回路８のＰチャンネルＭＯＳトランジスタＱ１１の素子サイズ(＝チャンネル幅／チャンネル長)と正確に等しく設定されることによって、接地電位ＧＮＤと電源電圧Ｖddの間の制御電圧生成回路５には２０μＡに設定されたバイアス電流が流れる。一方、制御電圧生成回路５の複数の抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２はそれぞれ２．５ｋΩの抵抗値に設定されているので、各抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２にはそれぞれ５０ｍＶの電圧降下が発生する。
【００８３】
制御電圧生成回路５のトランジスタＱ８のドレインと抵抗Ｒ７との接続点の第１のレプリカ抵抗制御電圧Ｖcont0はレプリカ抵抗回路４のトランジスタＱ３のゲートに供給され、制御電圧生成回路５の抵抗Ｒ８と抵抗Ｒ９との接続点の第２のレプリカ抵抗制御電圧Ｖcont1はレプリカ抵抗回路４のトランジスタＱ４のゲートに供給されて、制御電圧生成回路５の抵抗Ｒ１０と抵抗Ｒ１１の接続点の第３のレプリカ抵抗制御電圧Ｖcont2はレプリカ抵抗回路４のトランジスタＱ５のゲートに供給され、制御電圧生成回路５の抵抗Ｒ１２とトランジスタＱ９のドレインとの接続点の第４のレプリカ抵抗制御電圧Ｖcont3はレプリカ抵抗回路４のトランジスタＱ６のゲートに供給される。
【００８４】
第２差動増幅器ＤＡ２は非反転入力端子に供給される基準電圧生成回路９の基準電圧Ｖrefと反転入力端子に供給されるレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmを比較して、その比較出力電圧によってトランジスタＱ８のゲート端子を制御する。従って、レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcm、第２差動増幅器ＤＡ２の反転入力端子と出力端子、トランジスタＱ８のゲート端子とドレイン端子、抵抗Ｒ７〜Ｒ１０、レプリカ抵抗回路４のトランジスタＱ５のゲート端子とソース端子、最後にレプリカ抵抗電圧Ｖrcmの負帰還経路が形成されることによって、レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルが基準電圧生成回路９の基準電圧Ｖrefと一致するように第２差動増幅器ＤＡ２は負帰還経路を制御する。
【００８５】
更に、制御電圧生成回路５の抵抗Ｒ９と抵抗Ｒ１０との接続中点の差動終端抵抗制御電圧Ｖcont1.5は、制御電圧供給回路６の第１差動増幅器ＤＡ１の第１非反転入力端子に供給される。
【００８６】
《制御電圧供給回路》
制御電圧供給回路６は、第１非反転入力端子に制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5が供給され、第１反転入力端子にその出力電圧Ｖoutが供給され、第２非反転入力端子には差動終端抵抗３の差動終端抵抗中点電圧Ｖcmが供給され、第２反転入力端子にレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmが供給される第１差動増幅器ＤＡ１を含んでいる。
【００８７】
制御電圧供給回路６の第１差動増幅器ＤＡ１は、第１非反転入力端子の差動終端抵抗制御電圧Ｖcont1.5と第２非反転入力端子の差動終端抵抗中点電圧Ｖcmとの合計電圧Ｖcont1.5＋Ｖcmが第１反転入力端子の出力電圧Ｖoutと第２反転入力端子のレプリカ抵抗電圧Ｖrcmとの合計電圧Ｖout＋Ｖrcmと等しい電圧レベルとなるように動作するものである。従って、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力端子からＶout＝Ｖcont1.5＋Ｖcm−Ｖrcmの関係の出力電圧Ｖoutが生成され、この出力電圧Ｖoutは差動終端抵抗３のトランジスタＱ１、Ｑ２の両ゲート端子に供給される。
【００８８】
尚、制御電圧生成回路５の第２差動増幅器ＤＡ２による負帰還制御によりレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルが基準電圧生成回路９の基準電圧Ｖrefと一致するように制御されるので、制御電圧供給回路６の第１差動増幅器ＤＡ１の第２反転入力端子にはレプリカ抵抗電圧Ｖrcmの代わりに基準電圧Ｖrefを供給することも可能である。これは、図２より以降の本発明の全ての実施の形態において、適用可能なものである。
【００８９】
《半導体集積回路の動作》
以下に、図１に示した本発明の実施の形態１による差動受信回路と差動終端抵抗とを内蔵する半導体集積回路１の動作を説明する。
【００９０】
差動受信データ端子Ｄ＿ＲＸ、／Ｄ＿ＲＸに接続された伝送線路の特性インピーダンスＴＬ＿Ｒ、／ＴＬ＿Ｒの合成１００Ωと差動終端抵抗３の直列接続抵抗の１００Ωのインピーダンス整合を実現するためには、レプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と差動終端抵抗３の終端抵抗の抵抗値制御とを等しい制御とする必要がある。すなわち、差動終端抵抗３とレプリカ抵抗回路４の可変抵抗素子としてのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は非線形素子であるで、非線形素子のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の可変抵抗の両端子間の電圧レベルが変化すると、可変抵抗の抵抗値は変化する。
【００９１】
従って、レプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と差動終端抵抗３の終端抵抗の抵抗値制御とを等しい制御とするためには、差動終端抵抗３のトランジスタＱ１、Ｑ２の各両端子間電圧レベルとレプリカ抵抗回路４のトランジスタＱ３、Ｑ４の各両端子間電圧レベルとを等しくする必要がある。
【００９２】
一方、レプリカ抵抗回路４において、接地電位ＧＮＤのサイドのトランジスタＱ３と抵抗Ｒ３の第３並列接続は伝送線路の反転特性インピーダンス／ＴＬ＿Ｒのレプリカとして機能して、中間のトランジスタＱ４と抵抗Ｒ４の第４並列接続は差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１の第１並列接続のレプリカとして機能して、中間のトランジスタＱ５と抵抗Ｒ５の第５並列接続は差動終端抵抗３のトランジスタＱ２と抵抗Ｒ２の第２並列接続とのレプリカとして機能して、電源電圧ＶddのサイドのトランジスタＱ６と抵抗Ｒ６の第６並列接続とは伝送線路の非反転特性インピーダンスＴＬ＿Ｒのレプリカとして機能するものである。
【００９３】
更に差動終端抵抗３のインピーダンス整合は、送信側の半導体集積回路１０の非反転送信データ端子Ｄ＿ＴＸと反転送信データ端子／Ｄ＿ＴＸとに、４００ｍＶの端子電圧とゼロボルトの端子電圧がそれぞれ発生している条件である。この条件において、差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１の第１並列接続の並列インピーダンスとトランジスタＱ２と抵抗Ｒ２の第２並列接続の並列インピーダンスはそれぞれ５０Ωに制御される必要がある。このように制御された場合には、伝送線路の特性インピーダンスＴＬ＿Ｒと差動終端抵抗３のトランジスタＱ１とトランジスタＱ２と伝送線路の特性インピーダンス／ＴＬ＿Ｒにそれぞれ１００ｍＶの端子間電圧が発生することになる。
【００９４】
一方、基準電圧生成回路９と第１基準電流生成回路７と第２基準電流生成回路８と制御電圧生成回路５とは、レプリカ抵抗回路４の４個のトランジスタＱ３〜Ｑ６の各トランジスタにそれぞれ１００ｍＶの端子間電圧が発生するように動作する。この動作は、下記のように実行されるものである。
【００９５】
まず制御電圧生成回路５の第２差動増幅器ＤＡ２は、非反転入力端子に供給される２００ｍＶの基準電圧Ｖrefのレベルに反転端子に供給されるレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmのレベルが一致するように、第１と第２と第３と第４のレプリカ抵抗制御電圧Ｖcont0、Ｖcont1、Ｖcont2、Ｖcont3を生成する。
【００９６】
まず、制御電圧生成回路５の第１のレプリカ抵抗制御電圧Ｖcont0がレプリカ抵抗回路４の第３並列接続のトランジスタＱ３のしきい値電圧Ｖthと略等しいゲート・ソース電圧Ｖgsとされことによって、トランジスタＱ３と抵抗Ｒ３との第３並列接続の抵抗値は５００Ωに設定される。一方、レプリカ抵抗回路４のバイアス電流は２００μＡに設定されているので、レプリカ抵抗回路４のトランジスタＱ３と抵抗Ｒ３との第３並列接続に１００ｍＶの端子間電圧が発生する。
【００９７】
制御電圧生成回路５の複数の抵抗Ｒ７〜Ｒ１２の各抵抗にはそれぞれ５０ｍＶの電圧降下が発生しているので、制御電圧生成回路５の第２のレプリカ抵抗制御電圧Ｖcont1は２個の抵抗Ｒ７、Ｒ８の電圧降下１００ｍＶとトランジスタＱ３のゲート・ソース電圧Ｖgsとを合計した電圧レベルとなる。また第２のレプリカ抵抗制御電圧Ｖcont1の電圧レベルから第４並列接続のトランジスタＱ４のゲート・ソース電圧Ｖgsを減算した１００ｍＶの端子間電圧が、トランジスタＱ３と抵抗Ｒ３の第３並列接続に供給される。
【００９８】
更に制御電圧生成回路５の第２のレプリカ抵抗制御電圧Ｖcont1がレプリカ抵抗回路４の第４並列接続のトランジスタＱ４のゲート端子に供給されることによって、トランジスタＱ４と抵抗Ｒ４の第４並列接続の抵抗値は５００Ωに設定される。一方、レプリカ抵抗回路４のバイアス電流は２００μＡに設定されているので、レプリカ抵抗回路４のトランジスタＱ４と抵抗Ｒ４の第４並列接続に１００ｍＶの端子間電圧が発生する。
【００９９】
制御電圧生成回路５の第３のレプリカ抵抗制御電圧Ｖcont2は４個の抵抗Ｒ７〜Ｒ１０の電圧降下２００ｍＶとトランジスタＱ３のゲート・ソース電圧Ｖgsとを合計した電圧レベルとなる。また、第３のレプリカ抵抗制御電圧Ｖcont2の電圧レベルから第５並列接続のトランジスタＱ５のゲート・ソース電圧Ｖgsを減算した２００ｍＶの端子間電圧が、トランジスタＱ４と抵抗Ｒ４の第４並列接続とトランジスタＱ３と抵抗Ｒ３の第３並列接続との直列接続に供給される。
【０１００】
更に制御電圧生成回路５の第３のレプリカ抵抗制御電圧Ｖcont2がレプリカ抵抗回路４の第５並列接続のトランジスタＱ５のゲート端子に供給されることによって、トランジスタＱ５と抵抗Ｒ５の第５並列接続の抵抗値は５００Ωに設定される。一方、レプリカ抵抗回路４のバイアス電流は２００μＡに設定されているので、レプリカ抵抗回路４のトランジスタＱ５と抵抗Ｒ５の第５並列接続に１００ｍＶの端子間電圧が発生する。
【０１０１】
制御電圧生成回路５の第４のレプリカ抵抗制御電圧Ｖcont3は６個の抵抗Ｒ７〜Ｒ１２の電圧降下３００ｍＶとトランジスタＱ３のゲート・ソース電圧Ｖgsとを合計した電圧レベルとなる。また、第４のレプリカ抵抗制御電圧Ｖcont3の電圧レベルから第６並列接続のトランジスタＱ６のゲート・ソース電圧Ｖgsを減算した３００ｍＶの端子間電圧が、トランジスタＱ５と抵抗Ｒ５の第５並列接続とトランジスタＱ４と抵抗Ｒ４の第４並列接続とトランジスタＱ３と抵抗Ｒ３の第３並列接続との直列接続に供給される。
【０１０２】
更に制御電圧生成回路５の第４のレプリカ抵抗制御電圧Ｖcont3がレプリカ抵抗回路４の第６並列接続のトランジスタＱ６のゲート端子に供給されることによって、トランジスタＱ６と抵抗Ｒ６の第６並列接続の抵抗値は５００Ωに設定される。一方、レプリカ抵抗回路４のバイアス電流は２００μＡに設定されているので、レプリカ抵抗回路４のトランジスタＱ６と抵抗Ｒ６の第６並列接続には１００ｍＶの端子間電圧が発生する。
【０１０３】
またレプリカ抵抗回路４の第３並列接続と第４並列接続と第５並列接続と第６並列接続との各並列接続の抵抗値が５００Ω以下に制御されて、２００ｍＶの基準電圧Ｖrefのレベル以下にレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルが低下したと想定する。すると、制御電圧生成回路５の第１差動増幅器ＤＡ１の出力電圧が上昇して、ＮチャンネルＭＯＳトランジスタＱ８の導通度が増大する。従って、制御電圧生成回路５の第１と第２と第３と第４のレプリカ抵抗制御電圧Ｖcont0、Ｖcont1、Ｖcont2、Ｖcont3の各電圧レベルが低下して、レプリカ抵抗回路４の第３と第４と第５と第６の並列接続の各並列接続の抵抗値が５００Ωと等しくなるまで増加され、レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルが２００ｍＶの基準電圧Ｖrefのレベルと等しくなるまで上昇される。
【０１０４】
レプリカ抵抗回路４の第３並列接続と第４並列接続と第５並列接続と第６並列接続との各並列接続の抵抗値が５００Ωに正確に設定された状態での制御電圧生成回路５の抵抗Ｒ９と抵抗Ｒ１０の接続中点の差動終端抵抗制御電圧Ｖcont1.5は、制御電圧供給回路６の第１差動増幅器ＤＡ１の第１非反転入力端子に供給される。特に、制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5の電圧レベルは、差動終端抵抗３に含まれたトランジスタＱ１と抵抗Ｒ１の第１並列接続とトランジスタＱ２と抵抗Ｒ２の第２並列接続のレプリカとして機能するレプリカ抵抗回路４の第４並列接続のトランジスタＱ４のゲートと第５並列接続のトランジスタＱ５のゲートとにそれぞれ供給される第２と第３のレプリカ抵抗制御電圧Ｖcont1、Ｖcont2の中間電圧レベルに設定されている。
【０１０５】
レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmと差動終端抵抗３の差動終端抵抗中点電圧Ｖcmとが等しい場合に、制御電圧供給回路６の第１差動増幅器ＤＡ１は制御電圧生成回路５から生成される差動終端抵抗制御電圧Ｖcont1.5それ自身を出力電圧Ｖoutとして差動終端抵抗３のトランジスタＱ１、Ｑ２のゲート端子に供給する。この状態での制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutに応答して、差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１の第１並列接続の並列インピーダンスとトランジスタＱ２と抵抗Ｒ２の第２並列接続の並列インピーダンスとはそれぞれ５０Ωに制御される。これは、差動終端抵抗３のトランジスタＱ１、Ｑ２の素子サイズ(＝チャンネル幅／チャンネル長)が、レプリカ抵抗回路４の４個のトランジスタＱ３〜Ｑ６の素子サイズ(＝チャンネル幅／チャンネル長)の１０倍のサイズに設定されているためである。また、差動終端抵抗３の抵抗Ｒ１、Ｒ２の抵抗値が、レプリカ抵抗回路４の４個の抵抗Ｒ３〜Ｒ６の抵抗値の１／１０の抵抗値に設定されているためである。
【０１０６】
従って、制御電圧生成回路５の第２と第３のレプリカ抵抗制御電圧Ｖcont1、Ｖcont2によりレプリカ抵抗回路４のトランジスタＱ４と抵抗Ｒ４の第４並列接続とトランジスタＱ５と抵抗Ｒ５の第５並列接続の抵抗値を５００Ωに制御する状態では、制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5と同一レベルの出力電圧Ｖoutによって差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１の第１並列接続とトランジスタＱ２と抵抗Ｒ２の第２並列接続の抵抗値とは５０Ωに制御されるものとなる。尚、実際には、差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１との第１並列接続の抵抗値は５０Ω−αに制御され、トランジスタＱ２と抵抗Ｒ２との第２並列接続の抵抗値とは５０Ω＋αに制御され、差動終端抵抗３の直列接続抵抗は合計１００Ωに制御されるものである。その理由は、差動終端抵抗３の２個のトランジスタＱ１、Ｑ２の両ゲート端子に供給される制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutとしての制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5の電圧レベルは、制御電圧生成回路５の第２と第３のレプリカ抵抗制御電圧Ｖcont1、Ｖcont2の中間電圧レベルに設定されているためである。
【０１０７】
実際に差動終端抵抗３のインピーダンス整合が実行される状態において、差動終端抵抗３の差動終端抵抗中点電圧Ｖcmの電圧レベルがレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルと不一致となった場合にも、制御電圧供給回路６の第１差動増幅器ＤＡ１はこの電圧レベル誤差に自動的に応答して差動終端抵抗３の２個のトランジスタＱ１、Ｑ２の両ゲート端子に供給される出力電圧Ｖoutの自動調整を実行する。すなわち、例えば、差動終端抵抗中点電圧Ｖcmの電圧レベルがレプリカ抵抗電圧Ｖrcmの電圧レベルよりも増大すると、上述したＶout＝Ｖcont1.5＋Ｖcm−Ｖrcmの関係に従って、電圧レベル誤差Ｖcm−Ｖrcmの分、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutの電圧レベルが増大する。
【０１０８】
その結果、制御電圧供給回路６の第１差動増幅器ＤＡ１を利用することによって、差動終端抵抗中点電圧Ｖcmの電圧レベルがレプリカ抵抗電圧Ｖrcmの電圧レベルよりも増大して差動終端抵抗３の直列接続抵抗が１００Ω以下に低下することが軽減されて、差動終端抵抗３の直列接続抵抗を略１００Ωの抵抗値に維持することが可能となる。
【０１０９】
更に、本発明の実施の形態１は、図１に示した半導体集積回路１の回路構成にのみ、限定されるものではなく、その他の回路構成を採用することが可能である。
【０１１０】
例えば、図１に示した半導体集積回路１において、破線ＥＬの内部の回路素子を省略することによって、回路素子数と消費電力とを削減することが可能である。
【０１１１】
従って、破線ＥＬの内部の回路素子を省略した場合には、制御電圧生成回路５では差動終端抵抗制御電圧Ｖcont1.5が生成される抵抗Ｒ９はトランジスタＱ９のドレインに直接接続され、レプリカ抵抗回路４ではレプリカ抵抗電圧Ｖrcmが生成される第４並列接続のトランジスタＱ４と抵抗Ｒ４の接続点はトランジスタＱ７のドレインに直接接続される。
【０１１２】
この回路接続の場合でも、レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcm、第２差動増幅器ＤＡ２の反転入力端子と出力端子、トランジスタＱ８のゲート端子とドレイン端子、抵抗Ｒ７〜Ｒ８、レプリカ抵抗回路４のトランジスタＱ４のゲート端子とドレイン端子、最後にレプリカ抵抗電圧Ｖrcmの負帰還経路が形成され、レプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmの電圧レベルが基準電圧Ｖrefと一致するように第２差動増幅器ＤＡ２は負帰還経路を制御するものである。
【０１１３】
従って、制御電圧生成回路５の第１と第２のレプリカ抵抗制御電圧Ｖcont0、Ｖcont1によりレプリカ抵抗回路４のトランジスタＱ３と抵抗Ｒ３の第３並列接続とトランジスタＱ４と抵抗Ｒ４の第４並列接続の抵抗値を５００Ωに制御する状態では、制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5と同一レベルの出力電圧Ｖoutによって差動終端抵抗３のトランジスタＱ１と抵抗Ｒ１の第１並列接続とトランジスタＱ２と抵抗Ｒ２の第２並列接続の抵抗値とは５０Ωに制御されるものとなり、伝送線路の特性インピーダンスと終端抵抗とのインピーダンス整合を容易とすることができる。
【０１１４】
《実施の形態１の効果》
以上、説明した図１に示した本発明の実施の形態１による半導体集積回路１によれば、下記のようにして当初の目的を達成することが可能となる。
【０１１５】
すなわち、送信側の半導体集積回路１０の非反転送信データ端子Ｄ＿ＴＸと反転送信データ端子Ｄ＿ＴＸとに４００ｍＶの端子電圧とゼロボルトの端子電圧とが発生している条件で伝送線路の特性インピーダンスＴＬ＿Ｒ、／ＴＬ＿Ｒの合成１００Ωと差動終端抵抗３の合成１００Ωとのインピーダンス整合を実現する際には、伝送線路の特性インピーダンスＴＬ＿Ｒ、／ＴＬ＿Ｒで合計２００ｍＶの電圧降下が発生する一方、差動終端抵抗３でも合計２００ｍＶの電圧降下が発生する。具体的には、差動受信回路２と差動終端抵抗３が接続された反転受信データ端子／Ｄ＿ＲＸの端子電圧は１００ｍＶとなり、差動受信回路２と差動終端抵抗３が接続された非反転受信データ端子／Ｄ＿ＲＸの端子電圧は３００ｍＶとなっている。
【０１１６】
一方、インピーダンス整合を実現するために、基準電圧生成回路９と第１基準電流生成回路７と第２基準電流生成回路８とレプリカ抵抗回路４と制御電圧生成回路５の動作によって、レプリカ抵抗回路４の少なくとも２個の直列接続されたトランジスタＱ３、Ｑ４の各トランジスタには１００ｍＶの端子間電圧が発生している。
【０１１７】
従って、差動終端抵抗３とレプリカ抵抗回路４との非線形素子としてのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と差動終端抵抗３の終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗のインピーダンス整合を容易とすることが可能となる。
【０１１８】
次に、多ビット(複数レーン、複数チャンネル)のデータバスに対応するためには、図１に示した本発明の実施の形態１による半導体集積回路１では、差動受信回路２と差動終端抵抗３と制御電圧供給回路６とを多ビット分の個数、増設すれば良く、この多ビット分の差動受信回路２と差動終端抵抗３と制御電圧供給回路６にレプリカ抵抗回路４と制御電圧生成回路５と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９とを共用することが可能となる。その結果、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【０１１９】
更に、差動終端抵抗中点電圧Ｖcmの電圧レベルがレプリカ抵抗電圧Ｖrcmの電圧レベルよりも増大すると、上述の関係に従って電圧レベル誤差Ｖcm−Ｖrcmの分、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutの電圧レベルが増大する。その結果、差動終端抵抗３の直列接続抵抗が１００Ω以下に低下することが軽減されて、差動終端抵抗３の直列接続抵抗を略１００Ωの抵抗値に維持することが可能となる。従って、差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【０１２０】
《制御電圧供給回路の第１差動増幅器》
図２は、図１に示した本発明の実施の形態１による半導体集積回路１に含まれる制御電圧供給回路６の第１差動増幅器ＤＡ１の構成を示す図である。
【０１２１】
図２に示すように、制御電圧供給回路６の第１差動増幅器ＤＡ１は、８個のＰチャンネルＭＯＳトランジスタＭ１〜Ｍ３、Ｍ６〜Ｍ１０と２個のＮチャンネルＭＯＳトランジスタＭ４〜Ｍ５とを含んでいる。３個のトランジスタＭ１、Ｍ６、Ｍ９のゲート端子と電源電圧Ｖddとの間には、安定なゲートバイアス電圧Ｖgが供給されるので、３個のトランジスタＭ１、Ｍ６、Ｍ９のソース・ドレイン経路には安定に維持された定電流が流れる。
【０１２２】
第１非反転入力端子の差動終端抵抗制御電圧Ｖcont1. 5がゲート端子に供給されるトランジスタＭ２と第１反転入力端子の出力電圧Ｖoutがゲート端子に供給されるトランジスタＭ３は第１差動対トランジスタを構成する一方、第２非反転入力端子の差動終端抵抗中点電圧Ｖcmがゲート端子に供給されるトランジスタＭ７と第２反転入力端子のレプリカ抵抗電圧Ｖrcmがゲート端子に供給されるトランジスタＭ８は第２差動対トランジスタを構成する。
【０１２３】
２個のＮチャンネルＭＯＳトランジスタＭ４〜Ｍ５は、第１差動対トランジスタＭ２〜Ｍ３と第２差動対トランジスタＭ７〜Ｍ８との共通のカレントミラー能動負荷として機能する。出力端子に接続されたＰチャンネルＭＯＳトランジスタＭ１０は、カレントミラー能動負荷Ｍ４〜Ｍ５の出力信号に応答するソースフォロワとして動作する。
【０１２４】
ソースフォロワＭ１０のソースフォロワ出力信号Ｖoutが第１差動対トランジスタのトランジスタＭ３のゲート端子である第１反転入力端子に接続されているので、定電流トランジスタＭ１と第１差動対トランジスタＭ２〜Ｍ３とカレントミラー能動負荷Ｍ４〜Ｍ５とソースフォロワ回路Ｍ９〜Ｍ１０はボルテージフォロワ回路として機能する。
【０１２５】
その結果、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力端子の出力電圧Ｖoutは、第１非反転入力端子としてのトランジスタＭ２のゲート端子に供給される差動終端抵抗制御電圧Ｖcont1. 5の電圧レベルに追従する。
【０１２６】
更に、トランジスタＭ２のドレイン端子とトランジスタＭ７のドレイン端子とはカレントミラー能動負荷Ｍ４〜Ｍ５の入力トランジスタＭ４のドレイン端子に接続されているので、トランジスタＭ２とトランジスタＭ７は第１差動増幅器ＤＡ１の出力端子の出力電圧Ｖoutに関して非反転信号伝達動作に関して並列動作を実行する。従って、第１差動増幅器ＤＡ１のオープンループゲイン値をＧと想定すれば、第１差動増幅器ＤＡ１の出力端子には、第１非反転入力端子としてのトランジスタＭ２のゲート端子に供給される差動終端抵抗制御電圧Ｖcont1. 5と第２非反転入力端子としてのトランジスタＭ７のゲート端子に供給される差動終端抵抗中点電圧Ｖcmとの非反転合成信号電圧Ｇ・(Ｖcont1.5＋Ｖcm)が生成される。
【０１２７】
更に、トランジスタＭ３のドレイン端子とトランジスタＭ８のドレイン端子とはカレントミラー能動負荷Ｍ４〜Ｍ５の出力トランジスタＭ５のドレイン端子に接続されているので、トランジスタＭ３とトランジスタＭ７は第１差動増幅器ＤＡ１の出力端子の出力電圧Ｖoutに関して反転信号伝達動作に関して並列動作を実行する。従って、第１差動増幅器ＤＡ１のオープンループゲイン値をＧと想定すれば、第１差動増幅器ＤＡ１の出力端子には、第１反転入力端子としてのトランジスタＭ３のゲート端子に供給される出力電圧Ｖoutと第２反転入力端子としてのトランジスタＭ８のゲート端子に供給されるレプリカ抵抗電圧Ｖrcmとの反転合成信号電圧−Ｇ・(Ｖout＋Ｖrcm)が生成される。
【０１２８】
ソースフォロワＭ１０のソース端子では、非反転合成信号電圧Ｇ・(Ｖcont1.5＋Ｖcm)と反転合成信号電圧−Ｇ・(Ｖout＋Ｖrcm)との最終合成信号電圧Ｇ・(Ｖcont1.5＋Ｖcm−Ｖout−Ｖrcm)が生成される。しかし、ソースフォロワＭ１０のソース端子から第１反転入力端子のトランジスタＭ３のゲート端子の負帰還により、この最終合成信号電圧はトランジスタＭ３のゲート端子に供給される出力電圧Ｖoutの電圧レベルと等しいレベルに制御されるので、Ｇ・(Ｖcont1.5＋Ｖcm−Ｖout−Ｖrcm)＝Ｖoutの関係が成立する。
【０１２９】
この関係からＶout＝Ｇ・(Ｖcont1.5＋Ｖcm−Ｖrcm)／(Ｇ＋１)の関係が得られるが、第１差動増幅器ＤＡ１のオープンループゲイン値Ｇ≧１の条件が得られるので、Ｖout≒Ｖcont1.5＋Ｖcm−Ｖrcmの近似関係を得ることが可能となる。
【０１３０】
図３は、図２に示す制御電圧供給回路６の第１差動増幅器ＤＡ１から生成される出力電圧Ｖoutと差動終端抵抗制御電圧Ｖcont1. 5とレプリカ抵抗電圧Ｖrcmと差動終端抵抗中点電圧Ｖcmとの関係を示す図である。
【０１３１】
図３から上述したＶout≒Ｖcont1.5＋Ｖcm−Ｖrcmの関係に従って、電圧レベル誤差Ｖcm−Ｖrcmの分、差動終端抵抗制御電圧Ｖcont1. 5よりも、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutの電圧レベルが増大することが理解される。
【０１３２】
その結果、制御電圧供給回路６の第１差動増幅器ＤＡ１を利用することによって、差動終端抵抗中点電圧Ｖcmの電圧レベルがレプリカ抵抗電圧Ｖrcmの電圧レベルよりも増大して差動終端抵抗３の直列接続抵抗が１００Ω以下への低下することが軽減され、差動終端抵抗３の直列接続抵抗を略１００Ωの抵抗値に維持することが可能となる。
【０１３３】
《その他の差動終端抵抗》
更に本発明においては、差動終端抵抗３の構成としては図１に示した本発明の実施の形態１による半導体集積回路１に含まれた差動終端抵抗３の回路構成に制限されるものではない。
【０１３４】
図４は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１３５】
図４に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図４の差動終端抵抗３ではＮチャンネルＭＯＳトランジスタＱ１と抵抗Ｒ１の第１直列接続とＮチャンネルＭＯＳトランジスタＱ２と抵抗Ｒ２の第２直列接続との直列接続を含み、第１直列接続と第２直列接続の接続中点と接地電位ＧＮＤとの間に容量Ｃ１が接続され、差動終端抵抗３の接続中点から差動終端抵抗中点電圧Ｖcmが生成されることである。
【０１３６】
このような回路構成の相違にもかかわらず、半導体集積回路１に含まれるレプリカ抵抗回路４と制御電圧生成回路５と制御電圧供給回路６と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９の動作によって図４に示した差動終端抵抗３もレプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗３と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【０１３７】
尚、その際に、レプリカ抵抗回路４では、接地電位ＧＮＤと電源電圧Ｖddの間にＮチャンネルＭＯＳトランジスタＱ３と抵抗Ｒ３の第３直列接続とＮチャンネルＭＯＳトランジスタＱ４と抵抗Ｒ４の第４直列接続とＮチャンネルＭＯＳトランジスタＱ５と抵抗Ｒ５の第５直列接続とＮチャンネルＭＯＳトランジスタＱ６と抵抗Ｒ６の第６直列接続とＰチャンネルＭＯＳトランジスタＱ７のドレイン・ソース電流経路の直列接続に接続方式を変更することが推奨される。
【０１３８】
図５は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１３９】
図５に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図５の差動終端抵抗３ではＮチャンネルＭＯＳトランジスタＱ１と抵抗Ｒ１の第１並列接続とＮチャンネルＭＯＳトランジスタＱ２と抵抗Ｒ２の第２並列接続との間に２個のＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４の直列接続が追加され、２個のトランジスタＱ１３、Ｑ１４の接続中点と接地電位ＧＮＤとの間に容量Ｃ１が接続され、２個のトランジスタＱ１３、Ｑ１４の接続中点から差動終端抵抗中点電圧Ｖcmが生成されることである。
【０１４０】
図５に示す差動終端抵抗３を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態ではハイレベルの制御信号Ｃｎｔ＿ＳＷによって２個のトランジスタＱ１３、Ｑ１４をオン状態に制御する一方、差動終端抵抗３のインピーダンス整合動作を非動作状態に制御する際にはローレベルの制御信号Ｃｎｔ＿ＳＷによって２個のトランジスタＱ１３、Ｑ１４をオフ状態に制御して差動終端抵抗３を高インピーダンス状態とする。
【０１４１】
図６は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１４２】
図６に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図６の差動終端抵抗３では図１に示した差動終端抵抗３に含まれていた抵抗Ｒ１と抵抗Ｒ２とが省略されたことである。従って、図６の差動終端抵抗３ではＮチャンネルＭＯＳトランジスタＱ１とＮチャンネルＭＯＳトランジスタＱ２の接続中点と接地電位ＧＮＤとの間に容量Ｃ１が接続され、この接続中点から差動終端抵抗中点電圧Ｖcmが生成される。
【０１４３】
このような回路構成の相違にもかかわらず、半導体集積回路１に含まれるレプリカ抵抗回路４と制御電圧生成回路５と制御電圧供給回路６と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９の動作によって図６に示した差動終端抵抗３もレプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と等しい制御が可能となり、差動終端抵抗３と伝送線路の特性インピーダンスとの間のインピーダンス整合を容易とすることが可能となる。
【０１４４】
尚、その際には、レプリカ抵抗回路４で接地電位ＧＮＤと電源電圧Ｖddの間の抵抗Ｒ３、抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ６を省略して、５個のＮチャンネルＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７のみでレプリカ抵抗回路４を構成することが推奨される。
【０１４５】
図７は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１４６】
図７に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図７の差動終端抵抗３ではトランジスタＱ１と抵抗Ｒ１の第１並列接続とトランジスタＱ２と抵抗Ｒ２の第２並列接続との直列接続と並列に第１容量Ｃ１と２個のＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４と第２容量Ｃ２との直列接続が非反転受信データ端子Ｄ＿ＲＸと反転受信データ端子／Ｄ＿ＲＸとの間に接続され、２個のトランジスタＱ１３、Ｑ１４の接続中点から差動終端抵抗中点電圧Ｖcmが生成されることである。
【０１４７】
図７に示す差動終端抵抗３を使用して伝送線路の特性インピーダンスとの間のインピーダンス整合を実施して差動受信信号を受信する動作状態では、ハイレベルの制御信号Ｃｎｔ＿ＳＷにより２個のトランジスタＱ１３、Ｑ１４をオン状態に制御して、トランジスタＱ１３、Ｑ１４の接続中点から差動終端抵抗中点電圧Ｖcmを生成する。差動終端抵抗３のインピーダンス整合動作を非動作状態に制御する際には、ローレベルの制御信号Ｃｎｔ＿ＳＷによって２個のトランジスタＱ１３、Ｑ１４をオフ状態に制御してトランジスタＱ１３、Ｑ１４の接続中点の差動終端抵抗中点電圧Ｖcmを接地電位ＧＮＤの低電圧レベルとする。従って、制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutは、Ｖout＝Ｖcont1.5＋Ｖcm−Ｖrcmの関係に従って低下するので、差動終端抵抗３のトランジスタＱ１、Ｑ２の可変抵抗の抵抗値が増加して差動終端抵抗３は高インピーダンス状態に制御される。
【０１４８】
図８は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１４９】
図８に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図８の差動終端抵抗３ではトランジスタＱ１と並列接続された抵抗Ｒ１とトランジスタＱ２と並列接続された抵抗Ｒ２とが２個の直列抵抗Ｒ１ａ、Ｒ１ｂと２個の直列抵抗Ｒ２ａ、Ｒ２ｂとにそれぞれ置換されていることである。
【０１５０】
更に、図８の差動終端抵抗３では、トランジスタＱ１と並列接続された２個の直列抵抗Ｒ１ａ、Ｒ１ｂの接続中点と接地電位ＧＮＤとの間に第１容量Ｃ１Ａが接続され第１容量Ｃ１Ａの両端から第１差動終端抵抗中点電圧ＶcmAが生成されて、トランジスタＱ２と並列接続された２個の直列抵抗Ｒ２ａ、Ｒ２ｂの接続中点と接地電位ＧＮＤとの間に第２容量Ｃ１Ｂが接続され第２容量Ｃ１Ｂの両端から第２差動終端抵抗中点電圧ＶcmBが生成される。
【０１５１】
更に、図８に示すように図１の半導体集積回路１に含まれた制御電圧供給回路６と全く同様に構成された第１制御電圧供給回路６Ａと第２制御電圧供給回路６Ａとが差動終端抵抗３に接続されている。
【０１５２】
差動終端抵抗３から生成される第１差動終端抵抗中点電圧ＶcmAと第２差動終端抵抗中点電圧ＶcmBとは、第１制御電圧供給回路６Ａの第２非反転入力端子と第２制御電圧供給回路６Ａとの第２非反転入力端子とにそれぞれ供給される。第１制御電圧供給回路６Ａの第１非反転入力端子と第２制御電圧供給回路６Ａとの第１非反転入力端子とに図１の半導体集積回路１に含まれた制御電圧生成回路５の抵抗Ｒ９と抵抗Ｒ１０の接続中点の差動終端抵抗制御電圧Ｖcont1.5が共通に供給され、第１制御電圧供給回路６Ａの第２反転入力端子と第２制御電圧供給回路６Ａとの第２反転入力端子とにレプリカ抵抗回路４から生成されるレプリカ抵抗電圧Ｖrcmが共通に供給される。
【０１５３】
第１制御電圧供給回路６Ａの出力端子から生成される第１出力電圧ＶoutAは第１制御電圧供給回路６Ａの第１反転入力端子と差動終端抵抗３のトランジスタＱ１のゲート端子に供給され、更に第２制御電圧供給回路６Ｂの出力端子から生成される第２出力電圧ＶoutBは第２制御電圧供給回路６Ｂの第１反転入力端子と差動終端抵抗３のトランジスタＱ２のゲート端子に供給されている。
【０１５４】
第１制御電圧供給回路６Ａの第１出力電圧ＶoutAの電圧レベルはＶoutA＝Ｖcont1.5＋ＶcmA−Ｖrcmの関係に設定され、また第２制御電圧供給回路６Ｂの第２出力電圧ＶoutBの電圧レベルはＶoutB＝Ｖcont1.5＋ＶcmB−Ｖrcmの関係に設定される。差動終端抵抗３のインピーダンス整合の実施時には差動終端抵抗３の第１差動終端抵抗中点電圧ＶcmAと第２差動終端抵抗中点電圧ＶcmBにはＶcmA＞ＶcmBの関係が成立するので、第１制御電圧供給回路６Ａの第１出力電圧ＶoutAの電圧レベルと第２制御電圧供給回路６Ｂの第２出力電圧ＶoutBの電圧レベルにはＶoutA＞ＶoutBの関係が成立する。
【０１５５】
その結果、第１出力電圧ＶoutAがゲート端子に供給される差動終端抵抗３のトランジスタＱ１の導通度が増加されるのに対して、第２出力電圧ＶoutBがゲート端子に供給される差動終端抵抗３のトランジスタＱ２の導通度が減少される。従って、図８に示す差動終端抵抗３が図１の半導体集積回路１に含まれた差動終端抵抗３と同様にトランジスタＱ１と直列抵抗Ｒ１ａ、Ｒ１ｂとの第１並列接続の抵抗値が５０Ω−αに制御され、トランジスタＱ２と直列抵抗Ｒ２ａ、Ｒ２ｂとの第２並列接続の抵抗値とが５０Ω＋αに制御される際に、負と変動係数−αと正の変動係数＋αの値を低減することが可能となる。
【０１５６】
図９は、図１に示した本発明の実施の形態１による半導体集積回路１の差動終端抵抗３として使用可能なその他の回路構成を示す図である。
【０１５７】
図９に示した差動終端抵抗３が図１に示した差動終端抵抗３と相違するのは、図９の差動終端抵抗３では抵抗Ｒ１と並列接続されたトランジスタＱ１と抵抗Ｒ２と並列接続されたトランジスタＱ２とが２個の並列トランジスタＱ１Ａ、Ｑ１Ｂと２個の並列トランジスタＱ２Ａ、Ｑ２Ｂとにそれぞれ置換されていることである。
【０１５８】
更に、図９に示すように図１の半導体集積回路１に含まれた制御電圧供給回路６と全く同様に構成された第１制御電圧供給回路６Ａと第２制御電圧供給回路６Ａとが差動終端抵抗３に接続されている。
【０１５９】
差動終端抵抗３の容量Ｃ１の両端から生成される差動終端抵抗中点電圧Ｖcmは、第１制御電圧供給回路６Ａの第２非反転入力端子と第２制御電圧供給回路６Ａとの第２非反転入力端子とにそれぞれ供給される。第１制御電圧供給回路６Ａの第１非反転入力端子には図１の半導体集積回路１の制御電圧生成回路５の抵抗Ｒ８と抵抗Ｒ９の接続中点の第２のレプリカ抵抗制御電圧Ｖcont1が供給され、第２制御電圧供給回路６Ａの第１非反転入力端子には図１の半導体集積回路１の制御電圧生成回路５の抵抗Ｒ１０と抵抗Ｒ１１との接続中点の第３のレプリカ抵抗制御電圧Ｖcont2が供給され、第１制御電圧供給回路６Ａの第２反転入力端子と第２制御電圧供給回路６Ａとの第２反転入力端子にレプリカ抵抗回路４から生成されるレプリカ抵抗電圧Ｖrcmが共通に供給される。
【０１６０】
第１制御電圧供給回路６Ａの出力端子から生成される第１出力電圧ＶoutAは第１制御電圧供給回路６Ａの第１反転入力端子と差動終端抵抗３の左側の２個のトランジスタＱ１Ａ、Ｑ２Ａのゲート端子に供給され、第２制御電圧供給回路６Ｂの出力端子から生成される第２出力電圧ＶoutBは第２制御電圧供給回路６Ｂの第１反転入力端子と差動終端抵抗３の右側の２個のトランジスタＱ１Ｂ、Ｑ２Ｂのゲート端子に供給されている。
【０１６１】
従って、第１制御電圧供給回路６Ａの第１出力電圧ＶoutAはＶoutA＝Ｖcont1＋Ｖcm−Ｖrcmの関係に設定され、第２制御電圧供給回路６Ｂの第２出力電圧ＶoutBはＶoutB＝Ｖcont2＋Ｖcm−Ｖrcmの関係に設定される。
【０１６２】
図１の半導体集積回路１の制御電圧生成回路５の第２のレプリカ抵抗制御電圧Ｖcont1と第３のレプリカ抵抗制御電圧Ｖcont2と差動終端抵抗制御電圧Ｖcont1.5には、Ｖcont1.5＝(Ｖcont1＋Ｖcont2)／２の関係が成立するので、図９に示した差動終端抵抗３は図１に示した差動終端抵抗３と全く同様に制御電圧供給回路６の第１差動増幅器ＤＡ１の出力電圧Ｖoutに応答して、差動終端抵抗３のトランジスタＱ１Ａ、Ｑ１Ｂと抵抗Ｒ１の第１並列接続の並列インピーダンスとトランジスタＱ２Ａ、Ｑ２Ｂと抵抗Ｒ２の第２並列接続の並列インピーダンスとはそれぞれ５０Ωに制御されることが可能となる。尚、図９に示す差動終端抵抗３のトランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ２Ａ、Ｑ２Ｂの素子サイズ(＝チャンネル幅／チャンネル長)が、レプリカ抵抗回路４の４個のトランジスタＱ３〜Ｑ６の素子サイズ(＝チャンネル幅／チャンネル長)の例えば５倍のサイズに設定されている。
【０１６３】
《多ビットへの対応》
図１０は、多ビットのデータバスに対応するために、Ｎ個の差動受信回路２Ａ〜２ＮとＮ個の差動終端抵抗３Ａ〜３ＮとＮ個の制御電圧供給回路６Ａ〜６Ｎと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態１による半導体集積回路１の構成を示す図である。
【０１６４】
図１０に示すように多ビットのデータバスに対応するための半導体集積回路１は、第１非反転受信データ端子Ｄ＿ＲＸＡと第１反転受信データ端子Ａ／Ｄ＿ＲＸＡとに接続された第１差動受信回路２Ａと第１差動終端抵抗３Ａと、第１差動終端抵抗３Ａのインピーダンス整合の抵抗値制御のための第１制御電圧供給回路６Ａを含んでいる。更に半導体集積回路１は、第２非反転受信データ端子Ｄ＿ＲＸＢと第２反転受信データ端子Ａ／Ｄ＿ＲＸＢとに接続された第２差動受信回路２Ｂと第２差動終端抵抗３Ｂと、第２差動終端抵抗３Ｂのインピーダンス整合の抵抗値制御のための第２制御電圧供給回路６Ｂを含んでいる。以下同様にして、半導体集積回路１は、第Ｎ非反転受信データ端子Ｄ＿ＲＸＮと第Ｎ反転受信データ端子Ａ／Ｄ＿ＲＸＮとに接続された第Ｎ差動受信回路２Ｎと第Ｎ差動終端抵抗３Ｎと、第Ｎ差動終端抵抗３Ｎのインピーダンス整合の抵抗値制御のための第Ｎ制御電圧供給回路６Ｎを含んでいる。
【０１６５】
第１と第２と…第Ｎの非反転受信データ端子Ｄ＿ＲＸＡ、Ｄ＿ＲＸＢ、Ｄ＿ＲＸＮの各非反転受信データ端子は伝送線路の５０Ωの非反転特性インピーダンスを介して送信側半導体集積回路の各非反転送信データ端子に接続され、第１と第２と…第Ｎの反転受信データ端子／Ｄ＿ＲＸＡ、／Ｄ＿ＲＸＢ、／Ｄ＿ＲＸＮの各反転受信データ端子は伝送線路の５０Ωの反転特性インピーダンスを介して送信側半導体集積回路の各反転送信データ端子に接続されている。
【０１６６】
第１と第２と…第Ｎの差動終端抵抗３Ａ〜３Ｎの各差動終端抵抗には、図１と図４乃至図９のいずれかに示した差動終端抵抗３が使用されることが可能である。
【０１６７】
第１と第２と…第Ｎの制御電圧供給回路６Ａ〜６Ｎの各制御電圧供給回路には、図２に示したように第１非反転入力端子に制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5が供給され、第１反転入力端子に出力電圧ＶoutA、ＶoutB…ＶoutNが供給され、第２非反転入力端子に差動終端抵抗３Ａ〜３Ｎの差動終端抵抗中点電圧ＶcmA、ＶcmB…ＶcmNが供給され、第２反転入力端子にレプリカ抵抗回路４のレプリカ抵抗電圧Ｖrcmが供給される第１差動増幅器ＤＡ１が使用されることが可能である。従って、制御電圧供給回路６Ａ〜６Ｎの出力端子からＶout A〜N＝Ｖcont1.5＋Ｖcm A〜N−Ｖrcmの関係の出力電圧Ｖout A〜Nが生成される。
【０１６８】
多ビット分のＮ個の差動受信回路２Ａ〜２ＮとＮ個の差動終端抵抗３Ａ〜３ＮとＮ個の制御電圧供給回路６Ａ〜６Ｎに、１個のレプリカ抵抗回路４と１個の制御電圧生成回路５と１個の第１基準電流生成回路７と１個の第２基準電流生成回路８と１個の基準電圧生成回路９が共用されることができる。従って、多ビットの差動受信回路２Ａ〜２Ｎと多ビットの差動終端抵抗３Ａ〜３Ｎとを内蔵した半導体集積回路１でレプリカ抵抗を使用する終端抵抗調整方式を実現する際、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【０１６９】
以上で説明した図１０に示した多ビットのデータバスに対応するための半導体集積回路１によれば、第１と第２と…第Ｎの差動終端抵抗３Ａ〜３Ｎの各差動終端抵抗とレプリカ抵抗回路４との非線形素子としての各トランジスタの可変抵抗の両端子間の電圧レベルをそれぞれ一致できるので、レプリカ抵抗回路４のレプリカ抵抗の抵抗値制御と差動終端抵抗３Ａ〜３Ｎの終端抵抗の抵抗値制御とを等しい制御とすることが可能となり、伝送線路の特性インピーダンスと差動終端抵抗とのインピーダンス整合を容易とすることができる。
【０１７０】
更に、多ビット分の差動受信回路２Ａ〜２Ｎと差動終端抵抗３Ａ〜３Ｎと制御電圧供給回路６Ａ〜６Ｎにレプリカ抵抗回路４と制御電圧生成回路５と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９とを共用できるので、多ビットの差動受信回路と多ビットの差動終端抵抗を内蔵した半導体集積回路でレプリカ抵抗を使用する終端抵抗調整方式を実現する際に、半導体チップ面積と消費電流の増大を軽減することが可能となる。
【０１７１】
また、多ビット分の差動受信回路２Ａ〜２Ｎの各差動受信回路によって受信される差動入力信号のコモンモード直流電圧レベルの変動による差動終端抵抗の抵抗値の変動を補償することが可能となる。
【０１７２】
更に、多ビット分の差動受信回路２Ａ〜２Ｎと多ビット分の差動終端抵抗３Ａ〜３Ｎと多ビット分の制御電圧供給回路６Ａ〜６Ｎにレプリカ抵抗回路４と制御電圧生成回路５と第１基準電流生成回路７と第２基準電流生成回路８と基準電圧生成回路９とを共用しても、共用されるレプリカ抵抗回路４と制御電圧生成回路５とを介して多ビット(複数レーン、複数チャンネル)の間に不所望なクローストーク信号を低減することができる。それは、多ビット分の制御電圧供給回路６Ａ〜６Ｎの各制御電圧供給回路が、ボルテージフォロワの動作形態で動作するためである。すなわち、第１と第２と…第Ｎの制御電圧供給回路６Ａ〜６Ｎの各制御電圧供給回路は、制御電圧生成回路５の差動終端抵抗制御電圧Ｖcont1.5にボルテージフォロワの動作形態で応答した各出力電圧ＶoutA、ＶoutB…ＶoutNを各出力端子に生成して、この出力電圧ＶoutA、ＶoutB…ＶoutNは多ビット分の差動終端抵抗３Ａ〜３Ｎに供給される。多ビット分の差動終端抵抗３Ａ〜３Ｎに印加される多ビット分の差動入力信号の相互はボルテージフォロワの動作形態で動作する多ビット分の制御電圧供給回路６Ａ〜６Ｎによって電気的に分離されるので、レプリカ抵抗回路４と制御電圧生成回路５とを介する多ビット分の差動入力信号の相互のクロストークを軽減することが可能となるものである。
【０１７３】
［実施の形態２］
《半導体集積回路の他の構成》
図１１は、多ビットのデータバスに対応するために、Ｎ個の差動受信回路２Ａ〜２ＮとＮ個の差動終端抵抗３Ａ〜３ＮとＮ個の制御電圧供給回路６Ａ〜６Ｎと、差動受信回路と差動終端抵抗と制御電圧供給回路の回路個数を増設した場合の本発明の実施の形態２による半導体集積回路１の他の構成を示す図である。
【０１７４】
図１１に示す本発明の実施の形態２による半導体集積回路１が図１０に示した本発明の実施の形態１による半導体集積回路１と相違するのは、図１１の半導体集積回路１では制御電圧生成回路５の第２差動増幅器ＤＡ２による負帰還制御によるレプリカ抵抗電圧Ｖrcmの電圧レベルと基準電圧Ｖrefとの一致制御を利用して、Ｎ個の制御電圧供給回路６Ａ〜６Ｎの第２反転入力端子にレプリカ抵抗電圧Ｖrcmの代わりに基準電圧Ｖrefを供給したものである。
【０１７５】
以上で説明した図１１の多ビットのデータバスに対応するための本発明の実施の形態２による半導体集積回路１でも、図１０の多ビットのデータバスに対応するための本発明の実施の形態１による半導体集積回路１と全く同様の効果を達成することが可能である。
【０１７６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７７】
例えば、差動終端抵抗３とレプリカ抵抗回路４との可変抵抗素子のトランジスタはＭＯＳトランジスタにのみ限定されるものではなく、バイポーラトランジスタ、接合型電界効果トランジスタ、ショットキー障壁型電界効果トランジスタ等を使用することも可能である。更に、半導体集積回路１はシリコン半導体にのみ限定されるものではなく、ＧａＡｓ等の化合物半導体等を使用することも可能である。
【０１７８】
また、本発明はＬＶＤＳ方式の差動伝送方式のみに限定されるものではなく、ＭＩＰＩ等の差動伝送方式一般に適応することも可能である。
【符号の説明】
【０１７９】
１…半導体集積回路
２…差動受信回路
３…差動終端抵抗
４…レプリカ抵抗回路
５…制御電圧生成回路
６…制御電圧供給回路
７…第１基準電流生成回路
８…第２基準電流生成回路
９…基準電圧生成回路
Ｄ＿ＲＸ…非反転受信データ端子
／Ｄ＿ＲＸ…反転受信データ端子
Ｄ＿ＴＸ…非反転送信データ端子
／Ｄ＿ＴＸ…反転送信データ端子
ＴＬ＿Ｒ…伝送線路の非反転特性インピーダンス
／ＴＬ＿Ｒ…伝送線路の反転特性インピーダンス
【図１】
2012100017.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2012100017.tif 000011
【図１０】
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【図１１】
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