(57)【要約】【課題】簡易な構成で電荷の再利用効率を高め、複数のＬＳＩを搭載したシステム全体のエネルギー効率を向上することが可能な半導体回路および半導体装置を提供する。【解決手段】入力端子２０にＬレベルの信号が入力されたとき、回路素子１０の出力端子２２に接続される信号線２４の配線容量Ｃｐに正の電荷が充電される。入力端子２０にＨレベルの信号が入力されたとき、ＮＭＯＳトランジスタＮｒ１は、論理素子のＮＭＯＳトランジスタＮ１が導通するのと同時に導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する。電荷回収線２が回収した電荷は、電荷再利用端子３を介して半導体チップ１Ａの外部に放出されると、電荷再利用線３０に接続された電荷回収用の容量素子Ｃｅｘｔに蓄積される。蓄積され電荷は、他の半導体回路等の電源端子に供給される。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路素子が形成された半導体回路であって、
前記回路素子の出力端子に接続され、前記回路素子の出力信号の変化に応じて電荷を充電または放電する信号線と、
前記信号線の放電時に前記信号線に接続されることにより、前記信号線から放電された電荷の一部を前記半導体回路の外部に設けられた電荷回収用の容量へ移動させるための電荷再利用手段とを備える、半導体回路。
【請求項２】
前記電荷再利用手段は、
前記電荷回収用容量に接続される電荷再利用端子と、
前記電荷再利用端子と前記回路素子との間に接続され、前記信号線から放電された電荷の一部を回収する電荷回収線と、
前記回路素子の入力信号に応じてオンされることにより、前記信号線の放電時に、前記信号線と前記電荷回収線とを電気的に接続する第１のスイッチング素子とを含む、請求項１に記載の半導体回路。
【請求項３】
前記回路素子は、前記入力信号が第１のレベルのときにオンされることにより、前記信号線からの放電電流が流れる第２のスイッチング素子を含み、
前記第１のスイッチング素子は、前記入力信号が前記第１のレベルのときにオンされて前記信号線と前記電荷回収線とを電気的に接続する、請求項２に記載の半導体回路。
【請求項４】
前記第１および第２のスイッチング素子は、各々が、前記入力信号をゲートに受ける電荷効果型トランジスタであり、
前記第１のスイッチング素子は、前記第２のスイッチング素子よりもしきい値電圧が低い、請求項３に記載の半導体回路。
【請求項５】
回路素子が形成された第１の半導体回路を備え、
前記第１の半導体回路は、
前記回路素子の出力端子に接続され、前記回路素子の出力信号の変化に応じて電荷を充電または放電する信号線と、
前記信号線の放電時に前記信号線に接続されることにより、前記信号線から放電された電荷の一部を前記半導体回路の外部へ移動させるための電荷再利用手段とを含み、
前記電荷再利用手段により前記第１の半導体回路から放出された電荷を受ける電荷再利用線と、
前記電荷再利用線に接続された電荷回収用容量とをさらに備える、半導体装置。
【請求項６】
前記半導体装置は、電源端子が前記電荷再利用線に接続された第２の半導体回路をさらに備える、請求項５に記載の半導体装置。
【請求項７】
前記電荷再利用手段は、前記電荷回収用容量に接続される電荷再利用端子を含み、
前記第２の半導体回路の電源電圧を生成する電源と、
前記電荷再利用線の電圧を検出する電圧センサと、
前記電圧センサの検出値に応じて、前記第２の半導体回路の電源端子を、前記電荷再利用端子または前記電源に選択的に接続する第１の切替回路とをさらに備え、
前記第１の切替回路は、前記電圧センサの検出値が所定値を下回ったときには、前記第２の半導体回路の電源端子を前記電荷再利用端子から前記電源に切替えて接続する、請求項６に記載の半導体装置。
【請求項８】
前記電荷再利用端子と接地電位との間に設けられ、前記第１の切替回路の切替動作と連動してオン・オフ制御される第２の切替回路をさらに備え、
前記第２の切替回路は、前記第１の切替回路が前記第２の半導体回路の電源端子を前記電荷再利用端子に接続しているときにオフされ、前記第１の切替回路が前記第２の半導体回路の電源端子を前記電源に接続しているときにオンされる、請求項７に記載の半導体装置。
【請求項９】
前記第１の半導体回路の接地端子に正極が接続され、前記第２の半導体回路の接地端子に負極が接続された電源をさらに備える、請求項５から請求項８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路および半導体装置に関し、より特定的には、電荷再利用を行なうことにより高エネルギー効率を実現するための半導体回路および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）において、消費電力の低減は最重要課題の一つであり、低消費電力で動作可能なデバイスの検討が活発に行なわれている。たとえば、特開２００９−１６５２１８公報（特許文献１）には、電荷を放出する回路からの電荷の一部を二次電池に一時蓄積し、この一時蓄積された電荷を必要とする回路に供給することにより、電力の回生を行なう電力回生回路が開示される。
【０００３】
また、特開平１１−２１４５２６号公報（特許文献２）には、複数の回路素子で構成された半導体回路と、上記半導体回路の電荷を蓄える容量と、上記半導体回路の電源端子を電源または上記容量に接続するスイッチ回路とを備えた半導体回路装置が開示される。この特許文献２に記載の半導体回路装置では、半導体回路の入力信号が変化する前に、スイッチ回路で電源端子を容量に接続して、半導体回路内の電荷を容量に蓄え、入力信号が変化するときに、容量に蓄えられている電荷により半導体回路を充電し、入力信号が変化した後に、スイッチ回路で電源端子を電源に接続して半導体回路を充電する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６５２１８号公報
【特許文献２】特開平１１−２１４５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に記載される電力回生回路は、電荷を放出する第１の回路からの放出電荷の二次電池への充電タイミングと、電荷を必要とする第２の回路への二次電池からの充電電荷の放電タイミングとを駆動回路によって制御する。この駆動回路は、第１の回路が電荷を放出する必要が生じたときに第１のスイッチ回路をオンさせて第１の回路を二次電池に接続し、第２の回路に電荷を供給する必要が生じたときに第２のスイッチ回路をオンさせて第２の回路を二次電池に接続する。そのため、第１の回路および第２の回路が複数搭載され、かつ動作状態が互いに異なる場合には、駆動回路の制御が複雑になってしまう問題が生じていた。
【０００６】
上記の特許文献２に記載される半導体回路装置においても、スイッチ回路によって、半導体回路の電源端子を電源電位または容量に選択的に接続する構成となっている。このスイッチ回路は、制御信号によって、半導体回路の入力信号の変化に応じて接続状態を切替える。したがって、半導体回路を構成する複数の回路素子に対して、互いに独立して論理が変化する複数の入力信号がそれぞれ入力される場合には、スイッチ回路の制御が複雑化される問題があった。
【０００７】
それゆえ、この発明は係る課題を解決するためになされたものであり、その目的は、簡易な構成で電荷の再利用効率を高め、システム全体のエネルギー効率を向上することが可能な半導体回路および半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明のある局面に従えば、回路素子が形成された半導体回路であって、回路素子の出力端子に接続され、回路素子の出力信号の変化に応じて電荷を充電または放電する信号線と、信号線の放電時に信号線に接続されることにより、信号線から放電された電荷の一部を半導体回路の外部に設けられた電荷回収用の容量へ移動させるための電荷再利用手段とを備える。
【発明の効果】
【０００９】
この発明によれば、簡易な構成で電荷の再利用効率を高め、システム全体のエネルギー効率を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１に係る半導体回路の代表例である半導体チップ１Ａの構成を示す図である。
【図２】半導体チップを構成する回路素子の他の構成例を説明する図である。
【図３】半導体チップを構成する回路素子の他の構成例を説明する図である。
【図４】半導体チップを構成する回路素子の他の構成例を説明する図である。
【図５】この発明の実施の形態２に係る半導体回路の構成を示す図である。
【図６】図５の半導体回路を適用したＬＳＩの構成を示す図である。
【図７】複数の半導体チップを搭載したＬＳＩの一般的な構成例を示す。
【図８】本発明の実施の形態３に係るＬＳＩの構成を示す図である。
【図９】本発明の実施の形態４に係るＬＳＩの構成を示す図である。
【図１０】本発明の実施の形態５に係るＬＳＩの構成を示す図である。
【図１１】図１０に示すＬＳＩと従来のＬＳＩとの比較結果を説明する図である。
【図１２】本発明の実施の形態６に係るＬＳＩの構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１に係る半導体回路の代表例である半導体チップ１Ａの構成を示す図である。
【００１３】
図１を参照して、半導体チップ１Ａは、複数の回路素子１０と、複数の回路素子１０が共通に接続される電荷回収線２と、電荷回収線２が接続される電荷再利用端子３とを備える。
【００１４】
回路素子１０は、論理素子と、当該論理素子の出力端子と電荷回収線２との間に直列に接続されたＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタＮｒ１およびダイオードＤ１とを含む。論理素子は、たとえばＣＭＯＳインバータ回路からなり、電源電位ＶＤＤ１が与えられる電源端子と、接地電位に接続された接地端子と、電源端子と接地端子との間に直列に接続されたＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含む。詳細には、ＰＭＯＳトランジスタＰ１は、ソースが電源端子に接続され、ドレインがＮＭＯＳトランジスタのドレインに接続され、ゲートが入力端子２０に接続される。ＮＭＯＳトランジスタＮ１は、ソースが接地端子に接続され、ゲートが入力端子に接続される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続ノードは、出力端子２２に接続される。回路素子１０の出力端子２２は、信号線２４に接続されている。この信号線２４は、配線容量Ｃｐを含んでいる。
【００１５】
ＮチャネルＭＯＳトランジスタＮｒ１は、ドレインがＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１との接続ノードに接続され、ソースがダイオードＤ１を介して電荷回収線２に接続され、ゲートが入力端子２０に接続される。ダイオードＤ１は、回路素子１０の出力端子２２から電荷回収線２への方向が順方向となるように接続される。
【００１６】
次に、図１に示す回路素子１０の動作を説明する。
入力端子２０に「Ｌ（論理ロー）」レベルの信号が入力されたときには、ＰＭＯＳトランジスタＰ１が導通することにより、回路素子１０の出力端子２２は、電源電位ＶＤＤ１レベルにまで充電される。したがって、出力端子２２からは「Ｈ（論理ハイ）」レベルの信号が出力される。これにより、出力端子２２に接続される信号線２４においては、配線容量Ｃｐに正の電荷が充電される（図中の実線ｋ１参照）。
【００１７】
そして、入力端子２０に「Ｈ」レベルの信号が入力されたときには、ＮＭＯＳトランジスタＮ１が導通することにより、出力端子２２は、ＮＭＯＳトランジスタＮ１を介して接地電位にまで放電され、「Ｌ」レベルの信号が出力される（図中の実線ｋ２参照）。
【００１８】
このとき、ＮＭＯＳトランジスタＮｒ１は、「Ｈ」レベルの信号を受けて、論理素子のＮＭＯＳトランジスタＮ１が導通するのと同時に導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する（図中の破線ｋ３）。電荷回収線２は、出力端子２２の電位レベルからＮＭＯＳトランジスタＮｒ１のしきい値電圧だけ低い電位レベルに充電される。なお、電荷回収線２には、複数の回路素子１０が共通に接続されているため、各回路素子１０から放出された電荷が電荷回収線２に移動する。
【００１９】
このようにして電荷回収線２が回収した電荷は、破線ｋ３に示すように、電荷再利用端子３を介して、半導体チップ１Ａの外部に出力される。半導体チップ１Ａの外部に出力された電荷は、電荷再利用端子３に接続された電荷再利用線３０に移動する。この電荷再利用線３０には、容量素子Ｃｅｘｔが接続されている。電荷再利用線３０に出力された電荷は、容量素子Ｃｅｘｔに蓄積される。
【００２０】
このようにして、回路素子１０の動作に応じて信号線２４から放電される電荷の一部は、電荷回収線２により回収されて電荷再利用端子３を介して半導体チップ１Ａの外部へ出力されると、外付けの容量素子Ｃｅｘｔに蓄えられる。この外付けの容量素子Ｃｅｘｔに蓄えられた電荷は、他の半導体チップ、昇圧回路または電源ＩＣ、センサ、バッテリ等が再利用することができる。この結果、システム全体でのエネルギー効率を向上できる。
【００２１】
なお、回路素子１０は、通常の論理動作と並行して、この論理動作に従って信号線２４の配線容量Ｃｐから接地電位に放電される電荷の一部を半導体チップ１Ａの外部へ引き出すことにより、この電荷を他の半導体チップ等で再利用することを可能としている。すなわち、回路素子１０は、本願発明における「電荷再利用素子」を構成する。また、半導体チップ１Ａに外付けされた容量素子Ｃｅｘｔは、半導体チップ１Ａから出力された電荷を再利用のために蓄えておくための「電荷回収用容量素子」を構成する。
【００２２】
このような構成としたことにより、本実施の形態１に係る半導体回路は、半導体チップ１Ａ内部の回路素子１０が動作を停止した状態であっても、電荷回収用容量素子Ｃｅｘｔに蓄えられた電荷を利用することができる。これにより、ＬＳＩの総消費電力を低減して、システム全体のエネルギー効率を向上できる。
【００２３】
また、回路素子単位で入力信号に応じて電荷回収線に電荷が放出されるため、従来の半導体回路で行なわれていた、半導体回路および容量の間に設けられたスイッチ回路の制御が不要となるため、簡易な構成で電荷を再利用することができる。
【００２４】
（回路素子の構成例）
図２から図４は、半導体チップを構成する回路素子の他の構成例を説明する図である。
【００２５】
図２を参照して、回路素子１２は、論理素子として、２つの信号Ａ，Ｂの入力を受けるＮＯＲ回路を含む。ＮＯＲ回路は、電源端子と出力端子との間に直列に接続されたＰＭＯＳトランジスタＰ１，Ｐ２と、ＰＭＯＳトランジスタＰ２と接地電位との間に並列に接続されたＮＭＯＳトランジスタＮ１，Ｎ２とを含む。
【００２６】
回路素子１２は、出力端子２２と電荷回収線２との間に直列に接続されたＮＭＯＳトランジスタＮｒ１およびダイオードＤ１とをさらに含む。ＮＭＯＳトランジスタＮｒ１は、そのゲートに入力信号Ａを受ける。
【００２７】
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、各々がそのゲートに一方の入力信号Ａを受ける。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、各々がそのゲートに他方の入力信号Ｂを受ける。
【００２８】
入力信号ＡおよびＢがともに「Ｌ」レベルのときには、ＰＭＯＳトランジスタＰ１，Ｐ２が導通することにより、出力端子２２が電源電位ＶＤＤ１レベルにまで充電される。したがって、出力端子２２からは「Ｈ」レベルの信号が出力される。このとき、出力端子２２に接続される信号線２４は、配線容量Ｃｐに正の電荷が充電される。
【００２９】
一方、入力信号ＡおよびＢの少なくとも一方が「Ｈ」レベルのときには、ＮＭＯＳトランジスタＮ１，Ｎ２の少なくとも一方が導通することにより、出力端子２２は、該少なくとも一方のＮＭＯＳトランジスタを介して接地電位にまで放電され、「Ｌ」レベルの信号が出力される。
【００３０】
回路素子１２では、信号Ａが「Ｈ」レベルのとき、ＮＭＯＳトランジスタＮ１が導通するのと同時に、ＮＭＯＳトランジスタＮｒ１が導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する。この電荷回収線２が回収した電荷は、図１で説明したのと同様に、電荷再利用端子３を介して半導体チップの外部へ放出されると、電荷回収用容量素子Ｃｅｘｔに充電される。
【００３１】
図３に示す回路素子１４は、図２に示す回路素子１２と比較して、論理素子としてＮＯＲ回路を含む点で共通しており、出力端子２２と電荷回収線３との間に接続され、ゲートに信号Ｂを受けるＮチャネルＭＯＳトランジスタＮｒ２をさらに含む点で異なっている。
【００３２】
回路素子１４では、入力信号Ａが「Ｈ」レベルのときには、ＮＭＯＳトランジスタＮ１が導通するのと同時にＮＭＯＳトランジスタＮｒ１が導通することにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２に移動する。さらに、入力信号Ｂが「Ｈ」レベルのときには、ＮＭＯＳトランジスタＮ２が導通するのと同時にＮＭＯＳトランジスタＮｒ２が導通することにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ２およびダイオードＤ１を介して、電荷回収線２に移動する。したがって、図２に示す回路素子１２と比較して、電荷回収線２はより多くの電荷を回収できる。
【００３３】
図４を参照して、回路素子１６は、論理素子として、２つの信号Ａ，Ｂの入力を受けるＮＡＮＤ回路を含む。ＮＡＮＤ回路は、電源端子と出力端子２２との間に並列に接続されたＰＭＯＳトランジスタＰ１，Ｐ２と、出力端子２２と接地端子との間に直列に接続されたＮＭＯＳトランジスタＮ１，Ｎ２とを含む。
【００３４】
回路素子１６は、出力端子２２と電荷回収線２との間に直列に接続されたＮＭＯＳトランジスタＮｒ１，Ｎｒ２およびダイオードＤ１をさらに含む。
【００３５】
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、各々がそのゲートに一方の入力信号Ａを受ける。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、各々がそのゲートに他方の入力信号Ｂを受ける。
【００３６】
入力信号ＡおよびＢの少なくとも一方が「Ｌ」レベルのときには、ＰＭＯＳトランジスタＰ１，Ｐ２の少なくとも一方が導通することにより、出力端子２２が電源電位ＶＤＤ１レベルにまで充電される。したがって、「Ｈ」レベルの信号が出力される。このとき、出力端子２２に接続される信号線２４は、配線容量Ｃｐに正の電荷が充電される。
【００３７】
一方、入力信号ＡおよびＢがともに「Ｈ」レベルのときには、ＮＭＯＳトランジスタＮ１，Ｎ２が導通することにより、出力端子２２は、ＮＭＯＳトランジスタＮ１，Ｎ２を介して接地電位にまで放電され、「Ｌ」レベルの信号が出力される。
【００３８】
回路素子１２では、入力信号ＡおよびＢが「Ｈ」レベルのとき、ＮＭＯＳトランジスタＮ１，Ｎ２が導通するのと同時に、ＮＭＯＳトランジスタＮｒ１，Ｎｒ２が導通する。これにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１，Ｎｒ２およびダイオードＤ１を介して、電荷回収線２に移動する。この電荷回収線２が回収した電荷は、図１で説明したのと同様に、電荷再利用端子３を介して半導体チップの外部へ出力されると、電荷回収用容量素子Ｃｅｘｔに充電される。
【００３９】
［実施の形態２］
図５は、この発明の実施の形態２に係る半導体回路の構成を示す図である。
【００４０】
図５を参照して、本実施の形態２に係る半導体チップ１Ａは、図１乃至図４で説明したものと同様の構成からなる回路素子を有しており、電源端子ＶＤＤ１に電源電位を受けて動作する複数の回路素子１０，１２を例示する。また、以下の図面においても同様に、必要に応じて一部の回路素子を例示する。
【００４１】
半導体チップ１Ａには、電荷再利用端子３が設けられており、上述したように、回路素子１０，１２の動作時に放電される電荷の一部がこの電荷再利用端子３を介してチップ外部の電荷再利用線３０に出力される。電荷再利用線３０には、電荷回収用の容量素子Ｃｅｘｔが接続されている。さらに、電荷再利用線３０は、半導体チップ１Ｂの電源端子ＶＤＤ２に接続されている。なお、半導体チップ１Ｂはセンサ、バッテリ等であってもよい。
【００４２】
電荷回収用容量素子Ｃｅｘｔに蓄えられた電荷は、半導体チップ１Ｂの動作に再利用される。なお、半導体チップ１Ａ内部の電荷回収線２は、半導体チップ１Ａの電源電位からＮＭＯＳトランジスタＮｒ１のしきい値電圧だけ低い電位レベルに充電されるため、電荷再利用線３０も、半導体チップ１Ａの電源電位からＮＭＯＳトランジスタＮｒ１のしきい値電圧だけ低い電位レベルに充電される。したがって、半導体チップ１Ｂの電源電位は、半導体チップ１Ａの電源電位よりも十分低いことを前提としている。
【００４３】
図６は、図５の半導体回路を適用したＬＳＩの構成を示す図である。
図６を参照して、半導体チップ１Ａの電荷再利用端子３と半導体チップ１Ｂの電源端子ＶＤＤ２とは、電荷再利用線３０を介して接続される。電荷再利用線３０には、電荷回収用容量素子Ｃｅｘｔが接続されている。
【００４４】
さらに、電荷再利用線３０には、半導体チップ１Ｂの電源端子ＶＤＤ２を、電荷再利用端子３および電源Ｂ２のいずれか一方に接続するための切替回路４が設けられる。
【００４５】
ここで、半導体チップ１Ａの電源Ｂ１（電源電位Ｖ１）と、電源Ｂ２（電源電位Ｖ２）とは、電源電位Ｖ１が電源電位Ｖ２よりも大きいという関係を有している。なお、電源電位Ｖ１および電源電位Ｖ２は、両者の電位差が、ＮＭＯＳトランジスタＮｒ１のしきい値電圧を超えるように設定される。
【００４６】
切替回路４は、電源端子ＶＤＤ２と電荷再利用端子３および電源Ｂ２との接続を切替え可能に構成される。具体的には、切替回路４がＩ側に制御されると、電源端子ＶＤＤ２が電荷再利用端子３に接続される。したがって、電源端子ＶＤＤ２には、半導体チップ１Ａの電荷再利用端子３から出力された電荷および電荷回収用容量素子Ｃｅｘｔから放電された電荷が供給される。これにより、電源端子ＶＤＤ２の電位は、半導体チップ１Ａの電源電位からＮＭＯＳトランジスタＮｒ１のしきい値電圧だけ低い電位レベルとなる。
【００４７】
一方、切替回路４がＩＩ側に制御されると、電源端子ＶＤＤ２が電源Ｂ２に接続される。したがって、半導体チップ１Ｂの電源端子ＶＤＤ２には、電源電位Ｖ２が供給される。
【００４８】
切替回路４をＩ側およびＩＩ側のいずれに接続するかの制御は、半導体チップ１Ａから出力される切替信号Ｓ１によって行なわれる。具体的には、半導体チップ１Ａは、内部の回路素子１０，１２（図５）の動作状態に応じて、切替回路４をＩ側またはＩＩ側に制御する。半導体チップ１Ａから電荷再利用線３０に放出される電荷は、半導体チップ１Ａの動作状態によって変化する一方で、半導体チップ１Ｂの回路動作のためには半導体チップ１Ｂに対して安定した電力供給が要求されるためである。
【００４９】
たとえば、半導体チップ１Ａが通常動作の状態にある場合には切替回路４をＩ側とし、半導体チップ１Ａがスタンバイ状態にある場合には切替回路４をＩＩ側とする。具体的には、半導体チップ１Ｂがセンサを有し、かつ、半導体チップ１Ａが該センサの出力を処理する場合、センサ入力があるまでは半導体チップ１Ａは概略スタンバイ状態として低消費電力状態となり、センサ入力があった後は半導体チップ１Ａは通常動作状態となりうる。半導体チップ１Ａがスタンバイ状態となる期間は、電荷再利用端子３から放電される電荷が相対的に少ないため、半導体チップ１Ｂは電源Ｂ２から電力供給を受ける必要がある。一方で、半導体チップ１Ａが通常動作状態となる期間は、電荷再利用端子３から放電される電荷が相対的に多いため、半導体チップ１Ｂは電荷再利用端子３および電荷回収用容量素子Ｃｅｘｔから電力の供給を受けることができる。
【００５０】
図７は、複数の半導体チップを搭載したＬＳＩの一般的な構成例を示す。図７を参照して、半導体チップ１Ａ，１Ｂはそれぞれ、独立した電源Ｂ１，Ｂ２から電源電位を受けて動作する。
【００５１】
これに対して、図６に示す本実施の形態に係るＬＳＩでは、半導体チップ１Ｂには、半導体チップ１Ａの電荷再利用端子３から出力された電荷および電荷回収用容量素子Ｃｅｘｔに蓄えられた電荷を再利用するため、電源Ｂ２側から引き抜く電荷量を低減してＬＳＩの総消費電力を低減することができる。この結果、システム全体のエネルギー効率が改善される。
【００５２】
なお、上述の説明においては、半導体チップ１Ａが切替回路４を制御する場合について例示したが、半導体チップ１Ｂもしくは半導体チップ１Ａ，１Ｂ以外の別の制御チップが切替回路４を制御することも可能である。
【００５３】
［実施の形態３］
図８は、本発明の実施の形態３に係るＬＳＩの構成を示す図である。
【００５４】
図８を参照して、本実施の形態３に係るＬＳＩは、図６に示すＬＳＩと比較して、電荷再利用線３０の電位レベルを検出するための電圧センサ５を含む点で異なっている。
【００５５】
電圧センサ５は、電荷再利用線３０に介挿されており、電荷再利用線３０の電圧を検出し、その検出した電圧を半導体チップ１Ａに出力する。半導体チップ１Ａは、電圧センサ５の検出値に基づいて切替信号Ｓ１を生成することにより、切替回路４を制御する。
【００５６】
具体的には、半導体チップ１Ａは、電圧センサ５の検出値（電荷再利用線３０の電位）と予め設定された基準値とを比較する。この基準値は、半導体チップ１Ｂの正常な回路動作が保証される動作電圧の下限値に所定のマージンを加えた値に設定されている。電圧センサ５の検出値が当該基準値を上回っているときには、半導体チップ１Ａは、切替回路４をＩ側に制御する。これにより、半導体チップ１Ａから電荷再利用端子３を介して出力された電荷および電荷回収用容量素子Ｃｅｘｔに蓄えられた電荷が、半導体チップ１Ｂの電源端子ＶＤＤ２に供給される。
【００５７】
そして、半導体チップ１Ａの回路素子１０，１２が停止状態となることによって、電荷再利用線３０に対する電荷の供給が途絶えると、電荷再利用線３０の電位レベルが低下する。この場合、半導体チップ１Ａは、電圧センサ５の検出値が当該基準値以下に低下したときに、切替回路４をＩＩ側に制御する。これにより、電源端子ＶＤＤ２には、電源Ｂ２の電源電位Ｖ２が与えられる。
【００５８】
電荷回収用容量素子Ｃｅｘｔが電源Ｂ２からの電荷を受けて充電されることによって、電圧センサ５の検出値が電源電圧Ｖ２に等しい電圧にまで上昇すると、半導体チップ１Ａは、再び切替回路４をＩ側に制御する。
【００５９】
このような構成とすることにより、本発明の実施の形態３に係るＬＳＩによれば、半導体チップ１Ａから放電される電荷の一部を半導体チップ１Ｂの動作に再利用することにより、ＬＳＩ全体のエネルギー効率を向上できる。さらに、半導体チップ１Ａの回路素子１０が停止状態となり電荷再利用線３０への電荷の供給が途絶えたときには、電荷再利用線３０の電位の低下を検出して電源Ｂ２からの電荷の供給に切替えられる。この結果、半導体チップ１Ｂに対する安定した電力供給を実現しつつ、システム全体のエネルギー効率を向上できる。
【００６０】
［実施の形態４］
図９は、本発明の実施の形態４に係るＬＳＩの構成を示す図である。
【００６１】
図９を参照して、本実施の形態４に係るＬＳＩは、図８に示すＬＳＩと比較して、スイッチ回路６および電源Ｂ３が追加された点でのみ異なる。
【００６２】
スイッチ回路６は、一方の端子が電荷再利用端子３と切替回路４との区間に接続され、他方の端子が接地端子に接続される。スイッチ回路６は、半導体チップ１Ａから出力される切替信号Ｓ２により導通／非導通が制御される。スイッチ回路６が非導通のときには、電荷再利用端子３から放出された電荷は、電荷再利用線３０を通じて切替回路４に導かれる。なお、切替回路４に導かれた電荷は、切替回路４がＩ側に制御されることによって、半導体チップ１Ｂの電源端子ＶＤＤ２に供給される。一方、スイッチ回路６が導通しているときには、電荷再利用端子３は、スイッチ回路６を介して接地電位レベルまで放電される。
【００６３】
電源Ｂ３は、正極が半導体チップ１Ｂの接地端子ＶＳＳに接続され、負極が接地電位に接続されている。したがって、半導体チップ１Ｂの接地端子ＶＳＳと電源Ｂ３の負極との間を結ぶ配線３２上のノードＮＤ１は、電源Ｂ３の電源電圧をＶ３とすると、接地電位より電源電圧Ｖ３だけ低い電位となる。
【００６４】
本実施の形態では、図８に示すＬＳＩと比較して、電源Ｂ２を用いて半導体チップ１Ｂの電位を全体的に電源電圧Ｖ３だけ低下させている。したがって、ＬＳＩの初期状態において電荷再利用線３０上のノードＮＤ２の電位も電源電圧Ｖ３だけ低下している。
【００６５】
図９のような構成としたことにより、半導体チップ１Ａの信号線２４と電荷再利用線３０のノードＮＤ２との間の電位差を大きくすることができる。これにより、切替回路４がＩ側に制御されると、信号線２４と電荷再利用線３０との電位差に応じて、ＮＭＯＳトランジスタＮｒ１、ダイオードＤ１および電荷回収線２を介して電荷再利用端子３から電荷が放出される。よって、システム全体のエネルギー効率をより一層高めることができる。
【００６６】
また、本実施の形態では、切替回路４がＩ側に制御されているとき、すなわち、半導体チップ１Ｂの電源端子ＶＤＤ２が電荷再利用端子３に接続されているときには、スイッチ回路６が非導通とされ、切替回路４がＩＩ側に制御されているとき、すなわち、電源端子ＶＤＤ２が電源Ｂ２に接続されているときには、スイッチ回路６が導通される。これにより、電源端子ＶＤＤ２が電源Ｂ２に接続されているときに、回路素子１０においては、ＮＭＯＳトランジスタＮｒ２〜ダイオードＤ１〜電荷回収線２〜スイッチ回路６を経由して電荷が放電される経路が形成される。したがって、回路素子１０の入力端子２０に「Ｈ」レベルの信号が入力されたときには、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮｒ１を併用して信号線２４から電荷を放電させる。よって、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を付加したことに起因して論理素子の動作速度が低下するのを抑制して、セル遅延を防止することができる。
【００６７】
［実施の形態５］
図１０は、本発明の実施の形態５に係るＬＳＩの構成を示す図である。
【００６８】
図１０を参照して、本実施の形態５に係るＬＳＩは、図９に示すＬＳＩと比較して、電源Ｂ３の配置のみが異なっている。
【００６９】
電源Ｂ３は、正極が半導体チップ１Ａの接地端子ＶＳＳに接続され、負極が接地電位に接続されている。半導体チップ１Ｂの接地端子ＶＳＳは、接地電位に接続されている。
【００７０】
本実施の形態では、電源Ｂ３を用いて半導体チップ１Ａの電位を全体的に電源電位Ｖ３だけ上昇させることによって、電荷回収線２は、電位（Ｖ１＋Ｖ３）からＮＭＯＳトランジスタＮｒ１のしきい値だけ低い電位レベルに充電される。先の実施の形態４で説明したのと同様に、切替回路４がＩ側に制御されたときには、ＮＭＯＳトランジスタＮｒ１、ダイオードＤ１および電荷回収線２を介して電荷再利用端子３へ電荷を放出するため、半導体チップ１Ｂによる電荷の再利用率を向上できる。
【００７１】
また、本実施の形態においても、切替回路４がＩＩ側に制御されることによって半導体チップ１Ｂの電源端子ＶＤＤ２が電源Ｂ２に接続されているときには、スイッチ回路６を導通させることにより、ＮＭＯＳトランジスタＮ１およびＮｒ１を併用して回路素子１０の動作速度の低下を抑制することができる。
【００７２】
図１１は、図１０に示すＬＳＩと従来のＬＳＩとを比較した結果を説明する図である。
図１１（ａ）は本実施の形態に係るＬＳＩを示し、図１１（ｂ）は従来のＬＳＩを示す。
【００７３】
図１１（ａ）では、半導体チップ１Ａの電荷再利用端子（図示せず）と半導体チップ１Ｂの電源端子ＶＤＤ２とが電荷再利用線３０により接続されており、電荷再利用線３０には電荷回収用容量素子Ｃｅｘｔが接続されている。一方、図１１（ｂ）では、半導体チップ１Ａと半導体チップ１Ｂとは、共通の電源に並列に接続されている。
【００７４】
ここで、半導体チップ１Ａおよび１Ｂをそれぞれ均一の容量としてモデル化したうえで、半導体チップ１Ｂにおいて消費される電荷量と半導体チップ１Ａから供給されて再利用される電荷量とが拮抗しているケースを想定する。
【００７５】
半導体チップ１Ａおよび１Ｂの容量をそれぞれ、ＣＡ，ＣＢとし、半導体チップ１Ａにおいて信号線２４の放電時にＮＭＯＳトランジスタＮｒ１によって放電電流を分割させる比率をλとすると、半導体チップ１Ａの容量ＣＡ’は、式（１）で表わされる。
【００７６】
ＣＡ’＝ＣＡ＋δＣ    ・・・（１）
ただし、δＣは、ＮＭＯＳトランジスタＮｒ１のゲート容量である。
【００７７】
また、半導体チップ１Ｂの消費電荷量と再利用電荷量とが拮抗していることから、容量ＣＡ’および容量ＣＢは、式（２）のような関係に近似できる。
【００７８】
λＣＡ’＝ＣＢ    ・・・（２）
上記の式（１），（２）を用いて、本願発明のＬＳＩと従来のＬＳＩとのエネルギー比（＝本願発明のＬＳＩのエネルギー／従来のＬＳＩのエネルギー）を０次見積もりした場合、エネルギー比αは、式（３）のようになる。
【００７９】
α＝ＣＡ’／（ＣＡ＋ＣＢ）
＝（ＣＡ＋δＣ）／（ＣＡ＋λ×（ＣＡ＋δＣ）    ・・・（３）
式（３）により見積もられたエネルギー比αは、半導体チップ１Ａにおける電流分割の比率λを変数としており、図３（ｃ）に示すように、電流分割の比率λを増やすことによってエネルギー比αが低下している。すなわち、本願発明のＬＳＩにおいて、放電電流を分割する比率λを増やすに従ってエネルギー効率を向上できる。
【００８０】
［実施の形態６］
図１２は、本発明の実施の形態６に係るＬＳＩの構成を示す図である。
【００８１】
図１２を参照して、本実施の形態６に係るＬＳＩは、図１０に示すＬＳＩと比較して、電荷再利用線３０に対して半導体チップ１Ａおよび１Ｂを複数個接続した点が異なる。
【００８２】
複数の半導体チップ１Ａの各々の電荷再利用端子３は、電荷再利用線３０に共通に接続されている。よって、半導体チップ１Ａの各々の電荷再利用端子３から出力された電荷が、電荷再利用線３０を介して電荷回収用容量素子Ｃｅｘｔに蓄えられる。
【００８３】
一方で、複数の半導体チップ１Ｂの各々の電源端子ＶＤＤ２は、電荷再利用線３０に共通に接続されている。よって、複数の半導体チップ１Ｂは、それぞれ、電荷再利用線３０および電荷回収用容量素子Ｃｅｘｔから電荷の供給を受ける。
【００８４】
このように、複数の半導体チップ１Ａから回収した電荷を複数の半導体チップ１Ｂで再利用する構成とすることにより、これらの半導体チップ１Ａ，１Ｂを搭載したＬＳＩ全体のエネルギー効率を高めることができる。
【００８５】
［実施の形態７］
図１で説明したように、本実施の形態に係る半導体チップ１Ａにおいては、回路素子１０のＮＭＯＳトランジスタＮ１が導通するのと同時にＮＭＯＳトランジスタＮｒ１が導通することにより、信号線２４から放電される電荷の一部が、ＮＭＯＳトランジスタＮｒ１およびダイオードＤ１を介して、電荷回収線２により回収される。
【００８６】
本実施の形態では、ＮＭＯＳトランジスタＮｒ１のしきい値電圧を、ＮＭＯＳトランジスタＮ１のしきい値電圧よりも低い電圧とする。これにより、ＮＭＯＳトランジスタＮｒ１を流れる電流が増加するため、電荷回収線２が回収する電荷の量を増やすことができる。その結果、半導体チップ１Ｂで再利用される電荷の量が増えるため、ＬＳＩのエネルギー効率の更なる向上が実現する。
【００８７】
また、ＮＭＯＳトランジスタＮｒ１のしきい値電圧を下げることによって、信号線２４から電荷を短時間で引抜くことが可能となるため、回路素子１０の動作速度を上げることできる。これにより、半導体チップ１Ａの動作周波数を向上できる。
【００８８】
なお、上述の説明においては、半導体チップ１Ａの外部に電荷回収用容量素子Ｃｅｘｔ、電圧センサ５、切替回路４およびスイッチ回路６を配置した構成について例示したが、これらの回路のすべてまたはその一部を、半導体チップ１Ａまたは半導体チップ１Ｂの内部に実装する構成とすることも可能である。
【００８９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９０】
１Ａ，１Ｂ  半導体チップ、２  電荷回収線、３  電荷再利用端子、４  切替回路、５  電圧センサ、６  スイッチ回路、１０，１２，１４，１６  回路素子、２０  入力端子、２２  出力端子、２４  信号線、３０  電荷再利用線、３２  配線、Ｎ１，Ｎ２，Ｎｒ１，Ｎｒ２  ＮＭＯＳトランジスタ、Ｐ１，Ｐ２  ＰＭＯＳトランジスタ。
【図１】
2012070039.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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