(57)【要約】【課題】従来のＤＬＬ回路では、クロック信号の立ち上がりエッジと立ち下がりエッジとで遅延時間に差が生じる問題があった。【解決手段】本発明のＤＬＬ回路は、入力クロック信号φｉｎに制御電圧Ｖｌｆに応じた遅延量を与える遅延バッファＢＵＦ１〜ＢＵＦ４と、入力クロック信号φｉｎを反転させるインバータとＩＮＶ１、ＩＮＶ２、を含み、入力クロック信号φｉｎを遅延させた出力クロック信号φｏｕｔを生成するディレイライン１０と、入力クロック信号φｉｎと前記出力クロック信号φｏｕｔとの位相差に基づいて制御電圧Ｖｌｆを生成する制御電圧生成部とを有し、ディレイライン１０は、インバータＩＮＶ１と遅延バッファＢＵＦ１、ＢＵＦ２とを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファ（ＩＮＶ２、ＢＵＦ３、ＢＵＦ４）を含む第２の遅延部と、を有する。【選択図】図２
2012070331.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号に前記制御電圧に応じた遅延量を与える遅延バッファと、前記入力クロック信号を反転させるインバータと、を含み、前記入力クロック信号を前記遅延バッファと前記インバータとを介して伝搬させて出力クロック信号を生成するディレイラインと、
前記入力クロック信号と前記出力クロック信号との位相差に基づいて前記制御電圧を生成する制御電圧生成部とを有し、
前記ディレイラインは、１つの前記インバータと少なくとも１つの前記遅延バッファとを含む第１の遅延部と、前記第１の遅延部の後段に設けられ、前記第１の遅延部と同数の前記インバータ及び前記遅延バッファを含む第２の遅延部と、を有するＤＬＬ回路。
【請求項２】
前記第１の遅延部と前記第２の遅延部は、前記インバータと前記遅延バッファとの接続順序が同じである請求項１に記載のＤＬＬ回路。
【請求項３】
前記インバータ及び前記遅延バッファは、電源端子と接地端子との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列に接続された出力段回路を有する請求項１又は２に記載のＤＬＬ回路。
【請求項４】
前記制御電圧生成部は、前記ディレイラインに含まれる前記インバータと同数のインバータにより前記入力クロック信号から比較クロック信号を生成する比較クロック生成部を有し、前記比較クロック信号と前記出力クロック信号との位相を比較する請求項１乃至３のいずれか１項に記載のＤＬＬ回路。
【請求項５】
前記制御電圧生成部は、
前記比較クロック信号と出力クロック信号との位相差を検出して、前記出力クロック信号の位相を操作する制御信号を生成する位相検出部と、
前記制御信号に応じて、制御電流を生成するチャージポンプ回路と、
前記制御電流に基づき制御電圧を生成するローパスフィルタと、
を有する請求項４に記載のＤＬＬ回路。
【請求項６】
第１の伝達信号を遅延させて第２の伝達信号を生成する位相調整バッファを有し、前記位相調整バッファが前記第２の伝達信号に与える遅延量は前記制御電圧に応じて決定される請求項１乃至５のいずれか１項に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ回路に関し、特にクロック信号を遅延させるＤＬＬ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、信号の遅延時間の高精度に設定する回路としてＤＬＬ（Delay Locked Loop）回路が多く用いられている。ＤＬＬ回路は、例えば、ストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方でデータ信号の取り込むＤＤＲ（Double Data Rate）回路において用いられるストローブ信号を生成する回路として用いられる。このＤＬＬ回路の一例が特許文献１に開示されている。
【０００３】
そこで、特許文献１に開示されているＤＬＬ回路１００のブロック図を図８に示す。図８に示すように、ＤＬＬ回路１００は、ディレイライン１０１、位相検出回路１０２、チャージポンプ回路１０３、ローパスフィルタ１０４を有する。ディレイライン１０１は、入力クロック信号φｉｎを遅延させた出力クロック信号φｏｕｔを出力する。ディレイライン１０１の遅延量は、制御電圧Ｖｌｆに応じて変化する。位相検出回路１０２は、ディレイライン１０１に入力される入力クロック信号φｉｎと、ディレイライン１０１から出力される出力クロック信号φｏｕｔ（φｄｉｎ）との位相差を検出し、その位相差に応じた制御信号（Ｖｕｐ、Ｖｄｎ）を生成する。チャージポンプ回路１０３は、位相検出回路１０２から出力される制御信号（Ｖｕｐ、Ｖｄｎ）に応じた制御電流Ｉｐｄを出力する。ローパスフィルタ１０４は、チャージポンプ回路１０３から出力される制御電流Ｉｐｄを平滑化して制御電圧Ｖｌｆに変換する。
【０００４】
ＤＬＬ回路１００では、位相検出回路１０２に入力される入力クロック信号φｉｎと出力クロック信号φｏｕｔとの位相差が所定の位相差となるように制御信号Ｖｕｐ、Ｖｄｎを生成する。そして、チャージポンプ回路１０３が制御信号Ｖｕｐ、Ｖｄｎに応じて制御電流Ｉｐｄの電流量を制御する。チャージポンプ回路１０３が出力する制御電流Ｉｐｄは、ローパスフィルタ１０４で平滑化されることで制御電流Ｉｐｄに応じた電圧値を有する制御電圧に変換される。そして、ディレイライン１０１は、この制御電圧Ｖｌｆに応じて、入力クロック信号φｉｎに対して所定の遅延を与えて出力クロック信号φｏｕｔを出力する。
【０００５】
ここで、図９に特許文献１に記載のディレイライン１０１の回路図を示す。ディレイライン１０１は、遅延素子として遅延バッファＢＵＦ１０１〜ＢＵＦ１０４を有する。そして、遅延バッファＢＵＦ１０１〜１０４は直列に接続される。遅延バッファＢＵＦ１０１〜ＢＵＦ１０４は、制御電圧Ｖｌｆにより伝搬させる信号に与える遅延時間を変更する。そのため、例えば、ディレイライン１０１の入出力間の位相差が２πになるようにＤＬＬ回路の制御が行われた場合、縦続接続された各々の遅延素子からは、入力クロック信号φｉｎに対して０から２πまでの異なる位相差を有する複数のクロック信号が得られる。より具体的には、遅延時間の等しい４つの遅延素子を縦続接続することによってディレイライン１０１が構成され、かつ、ディレイライン１０１の入出力間の位相差が２πになるようにＤＬＬ回路の制御が働いている場合、入力クロック信号φｉｎに対する各遅延素子の出力信号の位相差は、初段から順にπ／２、π、３π／２、２πとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２８７６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ディレイライン１０１で用いられている遅延素子は、一般的に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが電源端子と接地端子との間に直列に接続される出力段回路を有する。ここで、ＰＭＯＳトランジスタは、一般的に、ＮＭＯＳトランジスタよりも電流駆動能力が低い。つまり、遅延素子が出力する信号は、立ち上がりエッジの傾きが立ち下がりエッジの傾きよりも小さくなる。このようなことから、一般的な回路構成を有する遅延素子を直列に接続した回路構成を用いた場合（例えば、図９に示すディレイライン１０１）、出力クロック信号の立ち上がりエッジの遅延時間と立ち下がりエッジの遅延時間に差が生じる。
【０００８】
ここで、ディレイライン１０１の動作を示すタイミングチャートを図１０に示し、図１０を参照してこの遅延時間の差について説明する。図１０に示すように、遅延バッファＢＵＦ１０１〜ＢＵＦ１０４が出力する信号は、立ち上がり時間ｒ１が立ち下がり時間ｆ１の２倍となっている。また、遅延バッファＢＵＦ１０１〜ＢＵＦ１０４は、入力される信号の立ち上がりエッジに対して遅延時間ｄｒ１を与え、立ち下がりエッジに対して遅延時間ｄｆ１を与える。このとき、遅延時間ｄｒ１は、立ち上がり時間ｒ１が立ち下がり時間ｆ１よりも小さいことから遅延時間ｄｆ１よりも長くなる。このようなことから、入力クロック信号φｉｎに対する出力クロック信号φｏｕｔ（＝φ４）の遅延時間は、立ち上がりエッジについては４×ｄｒ１となり、立ち下がりエッジについては４×ｄｆ１となる。そして、遅延時間はｄｒ１＞ｄｆ１の関係を有するため、出力クロック信号φｏｕｔのデューティー比は入力クロック信号φｉｎからずれる。
【０００９】
上記のように、遅延バッファＢＵＦ１０１〜ＢＵＦ１０４では、立ち上がりエッジと立ち下がりエッジとで遅延時間に差が生じる。しかし、特許文献１のＤＬＬ回路１００では、位相検出回路１０２において立ち上がりエッジと立ち下がりエッジとのいずれか一方のみを入力クロック信号φｉｎのエッジと比較する。そのため、特許文献１のＤＬＬ回路１００では、遅延バッファの比較対象外となったエッジで、遅延バッファの立ち上がりエッジと立ち下がりエッジとの遅延時間の差に起因する遅延時間の誤差が生じる。
【００１０】
ＤＤＲ回路では、ストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方でデータ信号の取り込みを行う。そのため、遅延バッファＢＵＦ１０１からの出力クロック信号φ１をＤＤＲ回路のストローブ信号として用いた場合、ストローブ信号の立ち上がりエッジ側ではタイミングマージン（例えば、セットアップマージン及びホールドマージン）を十分に確保できている場合であっても、ストローブ信号の立ち下がりエッジ側ではタイミングマージンを確保できない問題が生じる。
【００１１】
上記のように、特許文献１に記載のＤＬＬ回路１００では、遅延バッファＢＵＦ１０１により信号に与えられる遅延時間の誤差が、いずれか一方のエッジに集中してしまう問題がある。この問題は、遅延バッファからの出力クロック信号をＤＤＲ回路におけるストローブ信号として用いる場合にはより顕著な問題となる。
【課題を解決するための手段】
【００１２】
本発明にかかるＤＬＬ回路の一態様は、入力クロック信号に前記制御電圧に応じた遅延量を与える遅延バッファと、前記入力クロック信号を反転させるインバータと、を含み、前記入力クロック信号を前記遅延バッファと前記インバータとを介して伝搬させて出力クロック信号を生成するディレイラインと、前記入力クロック信号と前記出力クロック信号との位相差に基づいて前記制御電圧を生成する制御電圧生成部とを有し、前記ディレイラインは、１つの前記インバータと少なくとも１つの前記遅延バッファとを含む第１の遅延部と、前記第１の遅延部の後段に設けられ、前記第１の遅延部と同数の前記インバータ及び前記遅延バッファを含む第２の遅延部と、を有する。
【００１３】
本発明にかかるＤＬＬ回路は、ディレイラインを介して入力クロック信号を遅延させた出力クロック信号を生成する。このとき、本発明にかかるＤＬＬ回路では、ディレイライン中で入力クロック信号の正転信号と反転信号を生成し、正転信号と反転信号とに遅延バッファにより遅延時間を与える。つまり、本発明にかかるＤＬＬ回路では、出力クロック信号の立ち上がりエッジの遅延時間に、遅延バッファ及びインバータの立ち下がり時間と立ち上がり時間との両方を含めることができる。そして、このような出力クロック信号φｏｕｔに基づき位相検出回路により出力クロック信号φｏｕｔの遅延時間を制御することで、遅延バッファの出力信号の立ち上がりエッジと立ち下がりエッジとの遅延時間の差に起因する遅延時間の誤差成分を、出力信号の立ち上がりエッジと立ち下がりエッジとに分散させることができる。
【発明の効果】
【００１４】
本発明にかかるＤＬＬ回路によれば、遅延バッファの出力信号の立ち上がりエッジと立ち下がりエッジとの遅延時間の差に起因する遅延時間の誤差成分を、出力信号の立ち上がりエッジと立ち下がりエッジとに分散させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるＤＬＬ回路のブロック図である。
【図２】実施の形態１にかかるディレイラインの回路図である。
【図３】実施の形態１にかかるディレイラインの動作を説明するタイミングチャートである。
【図４】実施の形態２にかかるディレイラインの回路図である。
【図５】実施の形態３にかかるディレイラインの回路図である。
【図６】実施の形態４にかかるディレイラインの回路図である。
【図７】実施の形態５にかかるＤＬＬ回路のブロック図である。
【図８】特許文献１に記載のＤＬＬ回路のブロック図である。
【図９】特許文献１に記載のディレイラインの回路図である。
【図１０】図９に示すディレイラインの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるＤＬＬ回路１のブロック図を示す。図１に示すように、ＤＬＬ回路１は、ディレイライン１０、制御電圧生成部２０を有する。
【００１７】
ディレイライン１０は、入力クロック信号φｉｎに制御電圧Ｖｌｆに応じた遅延量を与えて出力クロック信号φｏｕｔを生成する。より具体的には、ディレイライン１０は、入力クロック信号φｉｎに制御電圧Ｖｌｆに応じた遅延量を与える遅延バッファと、入力クロック信号を反転させるインバータと、を含む。そして、ディレイライン１０は、入力クロック信号φｉｎを遅延バッファとインバータとを介して伝搬させて出力クロック信号φｏｕｔを生成する。このディレイライン１０の詳細は後述する。
【００１８】
制御電圧生成部２０は、入力クロック信号φｉｎと出力クロック信号φｏｕｔとの位相差に基づいて制御電圧Ｖｌｆを生成する。本実施の形態では、制御電圧生成部２０は、ディレイライン１０の遅延バッファが入力クロック信号φｉｎに与える遅延時間が２πとなるように制御電圧Ｖｌｆの電圧値を制御する。より具体的には、制御電圧生成部２０は、入力クロック信号φｉｎと出力クロック信号φｏｕｔとの位相差がディレイライン１０のインバータにより生じる位相差と等しくなるように制御電圧Ｖｌｆを制御する。
【００１９】
制御電圧生成部２０は、比較クロック生成部２１、位相検出回路２２、チャージポンプ回路２３、ローパスフィルタ２４を有する。比較クロック生成部２１は、ディレイライン１０に含まれるインバータと同数のインバータにより入力クロック信号φｉｎから比較クロック信号φｒｉｎを生成する。図１に示す例では、比較クロック生成部２１は、インバータ２５、２６を有する。インバータ２５、２６は直列に接続される。インバータ２５には、入力クロック信号φｉｎが入力される。そして、インバータ２６は、入力クロック信号φｉｎと同じ論理値を有する比較クロック信号φｒｉｎを出力する。
【００２０】
位相検出回路２２は、比較クロック信号φｒｉｎと出力クロック信号φｏｕｔとの位相差を検出して、出力クロック信号φｏｕｔの位相を操作する制御信号Ｖｕｐ、Ｖｄｎを生成する。チャージポンプ回路２３は、制御信号Ｖｕｐ、Ｖｄｎに応じて、制御電流Ｉｐｄを生成する。ローパスフィルタ２４は、制御電流Ｉｐｄに基づき制御電圧Ｖｌｆを生成する。
【００２１】
ここで、制御電圧生成部２０の動作について説明する。まず、ディレイライン１０を介して得られる出力クロック信号φｏｕｔは、入力クロック信号φｉｎに対してディレイライン１０を構成するインバータ及び遅延バッファにより生じる遅延時間を加えたものである。制御電圧生成部２０では、比較クロック生成部２１を介して比較クロック信号φｒｉｎを生成し、当該比較クロック信号φｒｉｎと出力クロック信号φｏｕｔとの位相を比較する。そして、制御電圧生成部２０は、当該比較クロック信号φｒｉｎと出力クロック信号φｏｕｔとの位相差を小さくするように制御電圧Ｖｌｆの電圧値を制御する。つまり、制御電圧生成部２０では、ディレイライン１０のインバータの影響を排除し、遅延バッファの遅延時間を精度よく所望の値に設定することが可能になる。
【００２２】
続いて、ディレイライン１０の詳細について説明する。ディレイライン１０の回路図を図２に示す。図２に示すように、ディレイライン１０は、遅延バッファＢＵＦ１〜ＢＵＦ４と、インバータＩＮＶ１、ＩＮＶ２を有する。遅延バッファＢＵＦ１〜ＢＵＦ４は、制御電圧Ｖｌｆの電圧値に応じて伝達する信号に与える遅延時間が設定される。インバータＩＮＶ１、ＩＮＶ２は、入力信号を反転して出力信号を生成する。また、遅延バッファＢＵＦ１〜ＢＵＦ４及びインバータＩＮＶ１、ＩＮＶ２は、電源端子と接地端子との間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される出力段回路を有する。ここで、当該出力段回路では、ＰＭＯＳトランジスタは電源端子側に設けられ、ＮＭＯＳトランジスタは接地端子側に設けられる。
【００２３】
ディレイライン１０は、１つの前記インバータと少なくとも１つの遅延バッファとを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファを含む第２の遅延部と、を有する。図２に示す例では、遅延バッファＢＵＦ１、ＢＵＦ２及びインバータＩＮＶ１が第１の遅延部を構成する。また、遅延バッファＢＵＦ３、ＢＵＦ４及びインバータＩＮＶ２が第２の遅延部を構成する。さらに、ディレイライン１０では、第１の遅延部と第２の遅延部とでインバータと遅延バッファとの接続順序が同じである。
【００２４】
より具体的には、第１の遅延部は、初段に遅延バッファＢＵＦ１が設けられ、遅延バッファＢＵＦ１の後段に遅延バッファＢＵＦ２が設けられ、遅延バッファＢＵＦ２の後段にインバータＩＮＶ１が設けられる。なお、遅延バッファＢＵＦ１は、入力クロック信号φｉｎを遅延させて信号φ１１を出力する。遅延バッファＢＵＦ２は、信号φ１１を遅延させて信号φ１２を出力する。インバータＩＮＶ１は、信号φ１２を反転して信号φ１２Ｂを出力する。
【００２５】
また、第２の遅延部は、初段に遅延バッファＢＵＦ３が設けられ、遅延バッファＢＵＦ３の後段に遅延バッファＢＵＦ４が設けられ、遅延バッファＢＵＦ４の後段にインバータＩＮＶ２が設けられる。なお、遅延バッファＢＵＦ３は、信号φ１２Ｂを遅延させて信号φ１３Ｂを出力する。遅延バッファＢＵＦ２は、信号φ１３Ｂを遅延させて信号φ１４Ｂを出力する。インバータＩＮＶ１は、信号φ１４Ｂを反転して信号φ１４を出力する。この信号φ１４は、出力クロック信号φｏｕｔとなる。
【００２６】
続いて、ディレイライン１０の動作について説明する。ディレイライン１０の動作を示すタイミングチャートを図３に示す。図３に示すように、ディレイライン１０では、遅延バッファ及びインバータを経る毎に信号を遅延させながら入力クロック信号φｉｎを伝搬させる。そして、入力クロック信号φｉｎを遅延させた出力クロック信号φｏｕｔを生成する。
【００２７】
ここで、図３に示す例では、遅延バッファＢＵＦ１〜ＢＵＦ４が出力する信号の立ち上がり時間をｒ１で示し、立ち下がり時間をｆ１で示した。ここで、遅延バッファＢＵＦ１〜ＢＵＦ４は、出力信号の立ち上げ時に電流駆動能力の低いＰＭＯＳトランジスタを導通状態とさせ、出力信号の立ち下げ時に電流駆動能力の高いＮＭＯＳトランジスタを導通させる。そのため、立ち上がり時間ｒ１は、立ち下がり時間ｆ１よりも長くなる。そして、この立ち上がり時間ｒ１と立ち下がり時間ｆ１との差がΔｄ１である。図３に示すタイミングチャートでは、図面横方向が時間軸となるが、時間軸の１目盛りがΔｄ１／２に相当する時間を示す。
【００２８】
また、遅延バッファＢＵＦ１〜ＢＵＦ４は、伝達する信号の立ち上がりエッジに対して遅延時間ｄｒ１１を与え、立ち下がりエッジに対して遅延時間ｄｆ１１を与える。立ち上がりエッジに与えられる遅延時間ｄｒ１１は、立ち上がり時間ｒ１が立ち下がり時間ｆ１より長いため、立ち下がりエッジに与えられる遅延時間ｄｆ１１よりも長くなる。そして、その差（ｄｒ１１−ｄｆ１１）は、遅延バッファ及びインバータの出力切り替え閾値が電源電圧の１／２である場合、Δｄ１となる。
【００２９】
また、図３に示す例では、インバータＩＮＶ１、ＩＮＶ２が出力する信号の立ち上がり時間をｒ２で示し、立ち下がり時間をｆ２で示した。ここで、インバータＩＮＶ１、ＩＮＶ２は、出力信号の立ち上げ時に電流駆動能力の低いＰＭＯＳトランジスタを導通状態とさせ、出力信号の立ち下げ時に電流駆動能力の高いＮＭＯＳトランジスタを導通させる。そのため、立ち上がり時間ｒ１は、立ち下がり時間ｆ１よりも長くなる。
【００３０】
また、インバータＩＮＶ１、ＩＮＶ２は、伝達する信号の立ち上がりエッジに対して遅延時間ｄｒ２を与え、立ち下がりエッジに対して遅延時間ｄｆ２を与える。立ち上がりエッジに与えられる遅延時間ｄｒ２は、立ち上がり時間ｒ２が立ち下がり時間ｆ２より長いため、立ち下がりエッジに与えられる遅延時間ｄｆ２よりも長くなる。
【００３１】
なお、図３では、比較クロック信号φｒｉｎを示した。比較クロック信号φｒｉｎを生成するインバータ２５、２６の信号の入出力特性は、インバータＩＮＶ１、ＩＮＶ２と同一の入出力特性に設定される。
【００３２】
ここで、ディレイライン１０の遅延バッファＢＵＦ１〜ＢＵＦ４が伝達する信号に与える遅延時間について説明する。図３に示すように、出力クロック信号φｏｕｔの立ち上がりエッジは、入力クロック信号φｉｎに対して、２×ｄｒ１１＋ｄｆ２＋２×ｄｆ１１＋ｄｒ２の遅延時間を有する。また、ＤＬＬ回路１では、制御電圧生成部２０が生成する制御電圧Ｖｌｆによって、この遅延時間は、入力クロック信号φｉｎに対してｄｒ２＋ｄｆ２＋２πとなるように制御される。つまり、遅延バッファにより生じる遅延時間は（１）式で示される関係を有する。
ｄｒ１１＋ｄｆ１１＝π  ・・・  （１）
また、上記説明より、遅延時間ｄｒ１１と遅延時間ｄｆ１１との差は、（２）式で表される。
ｄｒ１１−ｄｆ１１＝Δｄ１  ・・・  （２）
そして、（１）式及び（２）式から遅延時間ｄｒ１１及び遅延時間ｄｆ１１は（３）式及び（４）式で表される。
ｄｒ１１＝π／２＋Δｄ１／２  ・・・  （３）
ｄｆ１１＝π／２−Δｄ１／２  ・・・  （４）
【００３３】
つまり、本実施の形態にかかるＤＬＬ回路１では、遅延バッファＢＵＦ１〜ＢＵＦ４が伝達する信号に与える遅延時間の誤差は、立ち上がりエッジ側と立ち下がりエッジ側のいずれに対してもΔｄ１／２となる。言い換えると、ＤＬＬ回路１では、遅延バッファにより信号に与えられる遅延時間の誤差成分を立ち上がりエッジと立ち下がりエッジとに分散される。
【００３４】
ここで、比較例として、図９に示すディレイライン１０１における遅延バッファＢＵＦ１０１〜ＢＵＦ１０４が信号の立ち上がりエッジに与える遅延時間ｄｒ１及び立ち下がりエッジに与える遅延時間ｄｆ１について説明する。図１０に示すように、ディレイライン１０１では、出力クロック信号φｏｕｔの立ち上がりエッジは４×ｄｒ１の遅延時間を有し、立ち下がりエッジは４×ｄｆ１の遅延時間を有する。また、遅延バッファＢＵＦ１０１〜ＢＵＦ１０４が本実施の形態にかかる遅延バッファＢＵＦ１〜ＢＵＦ４と同様の信号の立ち上がり特性及び立ち下がり特性を有していた場合、立ち上がりエッジの遅延時間ｄｒ１と立ち下がりエッジの遅延時間ｄｆ１との差はΔｄ１となる。
【００３５】
ここで、図８に示す従来のＤＬＬ回路１００では、出力クロック信号φｏｕｔの立ち上がりエッジのみを位相比較の対象としている。そのため、ディレイライン１０１では、４×ｄｒ１＝２πの関係が成り立つ。つまり、遅延時間ｄｒ１はπ／２となる。一方、ＤＬＬ回路１００では、出力クロック信号φｏｕｔの立ち下がりエッジに対しては位相比較が行われないため、遅延時間ｄｆ１はπ／２−Δｄ１となる。つまり、従来のＤＬＬ回路１００のディレイライン１０１では、伝達する信号の立ち下がりエッジ側にのみ、信号の立ち上がり時間と立ち下がり時間との差に起因する誤差が生じる。
【００３６】
上記説明より、実施の形態１にかかるＤＬＬ回路１では、ディレイライン１０が出力する出力クロック信号φｏｕｔの立ち上がりエッジの遅延時間に、遅延バッファが立ち上がりエッジ与える遅延時間ｄｒ１１と立ち下がりエッジに与える遅延時間ｄｆ１１とを含める。そして、この出力クロック信号φｏｕｔの位相に基づきディレイライン１０で生じる遅延時間を予め設定された時間（上記説明では、２π＋ｄｒ２＋ｄｆ２）とする。このような構成とすることで、ＤＬＬ回路１では、遅延バッファＢＵＦ１〜ＢＵＦ４の出力信号の立ち上がり時間ｒ１と立ち下がり時間ｆ１との差に起因する遅延時間の誤差成分を、出力信号の立ち上がりエッジと立ち下がりエッジとに分散することができる。
【００３７】
そして、誤差成分を分散することで、遅延バッファＢＵＦ１〜ＢＵＦ４が生成する信号の立ち下がりエッジに同期する信号と立ち上がりエッジに同期する信号とのいずれに対してもタイミングマージンを均等に設定することができ、実質的に２つの信号間のタイミングマージンを拡大することができる。
【００３８】
また、ＤＬＬ回路１のディレイライン１０は、遅延バッファＢＵＦ１〜ＢＵＦ４に加えてインバータＩＮＶ１、ＩＮＶ２を有する。そのため、出力クロック信号φｏｕｔの遅延時間には、インバータＩＮＶ１、ＩＮＶ２により与えられる遅延時間（ｄｒ２＋ｄｒ２）が含まれる。しかし、ＤＬＬ回路１では、制御電圧生成部２０が比較クロック生成部２１を有し、比較クロック生成部２１が入力クロック信号φｉｎにディレイライン１０のインバータの遅延時間と同じ遅延時間を与える。そして、ＤＬＬ回路１では、この比較クロック信号φｒｉｎと出力クロック信号φｏｕｔとの位相差に基づき制御電圧Ｖｌｆを制御する。これにより、ＤＬＬ回路１では、位相検出回路２２の比較処理において制御電圧Ｖｌｆに対するインバータＩＮＶ１、ＩＮＶ２の遅延時間の影響を排除し、遅延バッファＢＵＦ１〜ＢＵＦ４により生成される遅延時間を精度よく設定することができる。実施の形態１では遅延バッファＢＵＦ１〜ＢＵＦ４により生成される遅延時間の合計は２πである。
【００３９】
さらに、複数の遅延バッファによりディレイライン１０を構成することで、一の遅延バッファにより生成される遅延時間を、複数の遅延バッファにより生成される遅延時間の合計値を遅延バッファの数で割った時間とすることができる。図２に示すディレイライン１０は、４つの遅延バッファを有する。そのため、ディレイライン１０では、一の遅延バッファはπ／２の遅延を生じさせる。つまり、図２に示すディレイラインでは、信号φ１１、φ１２の入力クロック信号φｉｎに対する遅延時間は、π／２及びπとなる。また、遅延バッファの入出力信号間の遅延時間はπ／２となる。つまり、ディレイライン１０の複数の遅延バッファのうち一の遅延バッファの入力信号をデータ信号の同期信号とし、出力信号をデータ信号に対するストローブ信号とすることで、２つの信号間のタイミングマージンを容易に確保することが可能である。データ転送速度が向上しており、タイミングマージンを十分に確保することが難しくなっているため、このような高速インタフェースに対して、本実施の形態のＤＬＬ回路１はより有効である。
【００４０】
実施の形態２
実施の形態２では、ディレイライン１０の変形例となるディレイライン１１について説明する。ディレイライン１１は、ディレイライン１０の遅延バッファとインバータの接続順序を変更したものである。
【００４１】
ディレイライン１１の回路図を図４に示す。図４に示すように、ディレイライン１１は、遅延バッファＢＵＦ５〜ＢＵＦ８と、インバータＩＮＶ３、ＩＮＶ４を有する。遅延バッファＢＵＦ５〜ＢＵＦ８は、制御電圧Ｖｌｆの電圧値に応じて伝達する信号に与える遅延時間が設定される。インバータＩＮＶ３、ＩＮＶ４は、入力信号を反転して出力信号を生成する。また、遅延バッファＢＵＦ５〜ＢＵＦ８及びインバータＩＮＶ３、ＩＮＶ４は、電源端子と接地端子との間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される出力段回路を有する。ここで、当該出力段回路では、ＰＭＯＳトランジスタは電源端子側に設けられ、ＮＭＯＳトランジスタは接地端子側に設けられる。
【００４２】
ディレイライン１１は、１つの前記インバータと少なくとも１つの遅延バッファとを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファを含む第２の遅延部と、を有する。図４に示す例では、遅延バッファＢＵＦ５、ＢＵＦ６及びインバータＩＮＶ３が第１の遅延部を構成する。また、遅延バッファＢＵＦ７、ＢＵＦ８及びインバータＩＮＶ４が第２の遅延部を構成する。さらに、ディレイライン１１では、第１の遅延部と第２の遅延部とでインバータと遅延バッファとの接続順序が同じである。
【００４３】
より具体的には、第１の遅延部は、初段に遅延バッファＢＵＦ５が設けられ、遅延バッファＢＵＦ５の後段にインバータＩＮＶ３が設けられ、インバータＩＮＶ３の後段に遅延バッファＢＵＦ６が設けられる。なお、遅延バッファＢＵＦ５は、入力クロック信号φｉｎを遅延させて信号φ１１を出力する。インバータＩＮＶ３は、信号φ１１を反転して信号φ１１Ｂを出力する。遅延バッファＢＵＦ６は、信号φ１１Ｂを遅延させて信号φ１２Ｂを出力する。
【００４４】
また、第２の遅延部は、初段に遅延バッファＢＵＦ７が設けられ、遅延バッファＢＵＦ７の後段にインバータＩＮＶ４が設けられ、インバータＩＮＶ４の後段に遅延バッファＢＵＦ８が設けられる。なお、遅延バッファＢＵＦ７は、信号φ１２Ｂを遅延させて信号φ１３Ｂを出力する。インバータＩＮＶ４は、信号φ１３Ｂを反転して信号φ１３を出力する。遅延バッファＢＵＦ８は、信号φ１３を遅延させて信号φ１４を出力する。この信号φ１４は、出力クロック信号φｏｕｔとなる。
【００４５】
ディレイライン１１では、遅延バッファとインバータの接続順序をディレイライン１０から変更したが、出力クロック信号φｏｕｔに含まれる遅延時間はディレイライン１０と同じである。そのため、ディレイライン１１をＤＬＬ回路１に用いても、ディレイライン１０を用いたＤＬＬ回路１と同様に遅延後の信号の立ち上がりエッジと立ち下がりエッジの遅延時間誤差を削減することができる。
【００４６】
実施の形態３
実施の形態３では、ディレイライン１０の変形例となるディレイライン１２について説明する。ディレイライン１２は、ディレイライン１０の遅延バッファとインバータの接続順序を変更したものである。
【００４７】
ディレイライン１２の回路図を図５に示す。図５に示すように、ディレイライン１２は、遅延バッファＢＵＦ９〜ＢＵＦ１２と、インバータＩＮＶ５、ＩＮＶ６を有する。遅延バッファＢＵＦ９〜ＢＵＦ１２は、制御電圧Ｖｌｆの電圧値に応じて伝達する信号に与える遅延時間が設定される。インバータＩＮＶ５、ＩＮＶ６は、入力信号を反転して出力信号を生成する。また、遅延バッファＢＵＦ９〜ＢＵＦ１２及びインバータＩＮＶ５、ＩＮＶ６は、電源端子と接地端子との間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される出力段回路を有する。ここで、当該出力段回路では、ＰＭＯＳトランジスタは電源端子側に設けられ、ＮＭＯＳトランジスタは接地端子側に設けられる。
【００４８】
ディレイライン１２は、１つの前記インバータと少なくとも１つの遅延バッファとを含む第１の遅延部と、第１の遅延部の後段に設けられ、第１の遅延部と同数のインバータ及び遅延バッファを含む第２の遅延部と、を有する。図５に示す例では、遅延バッファＢＵＦ９、ＢＵＦ１０及びインバータＩＮＶ５が第１の遅延部を構成する。また、遅延バッファＢＵＦ１１、ＢＵＦ１２及びインバータＩＮＶ６が第２の遅延部を構成する。さらに、ディレイライン１２では、第１の遅延部と第２の遅延部とでインバータと遅延バッファとの接続順序が同じである。
【００４９】
より具体的には、第１の遅延部は、初段にインバータＩＮＶ５が設けられ、インバータＩＮＶ５の後段に遅延バッファＢＵＦ９が設けられ、遅延バッファＢＵＦ９の後段に遅延バッファＢＵＦ１０が設けられる。なお、インバータＩＮＶ５は、入力クロック信号φｉｎを反転して信号φｉｎＢを出力する。遅延バッファＢＵＦ９は、信号φｉｎＢを遅延させて信号φ１１Ｂを出力する。遅延バッファＢＵＦ１０は、信号φ１１Ｂを遅延させて信号φ１２Ｂを出力する。
【００５０】
また、第２の遅延部は、初段にインバータＩＮＶ６が設けられ、インバータＩＮＶ６の後段に遅延バッファＢＵＦ１１が設けられ、遅延バッファＢＵＦ１１の後段に遅延バッファＢＵＦ１２が設けられる。なお、インバータＩＮＶ６は、信号φ１２Ｂを反転して信号φ１２を出力する。遅延バッファＢＵＦ１１は、信号φ１２を遅延させて信号φ１３を出力する。遅延バッファＢＵＦ１２は、信号φ１３を遅延させて信号φ１４を出力する。この信号φ１４は、出力クロック信号φｏｕｔとなる。
【００５１】
ディレイライン１２では、遅延バッファとインバータの接続順序をディレイライン１０から変更したが、出力クロック信号φｏｕｔに含まれる遅延時間はディレイライン１０と同じである。そのため、ディレイライン１２をＤＬＬ回路１に用いても、ディレイライン１０を用いたＤＬＬ回路１と同様に遅延後の信号の立ち上がりエッジと立ち下がりエッジの遅延時間誤差を削減することができる。
【００５２】
実施の形態４
実施の形態４では、ディレイライン１０の変形例となるディレイライン１３について説明する。ディレイライン１３は、ディレイライン１０の遅延バッファとインバータの接続順序及び個数を変更したものである。
【００５３】
ディレイライン１３の回路図を図６に示す。図６に示すように、ディレイライン１３は、遅延バッファＢＵＦ１３〜ＢＵＦ１６と、インバータＩＮＶ７〜ＩＮＶ１０を有する。遅延バッファＢＵＦ１３〜ＢＵＦ１６は、制御電圧Ｖｌｆの電圧値に応じて伝達する信号に与える遅延時間が設定される。インバータＩＮＶ７〜ＩＮＶ１０は、入力信号を反転して出力信号を生成する。また、遅延バッファＢＵＦ１３〜ＢＵＦ１６及びインバータＩＮＶ７〜ＩＮＶ１０は、電源端子と接地端子との間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される出力段回路を有する。ここで、当該出力段回路では、ＰＭＯＳトランジスタは電源端子側に設けられ、ＮＭＯＳトランジスタは接地端子側に設けられる。
【００５４】
ディレイライン１３は、１つの前記インバータと少なくとも１つの遅延バッファとを含む遅延部を複数有する。ディレイライン１３では、連続する２つの遅延部のうち前段の遅延部がディレイライン１０〜１２の第１の遅延部に相当し、後段の遅延部がディレイライン１０〜１２の第２の遅延部に相当する。図６に示す例では、遅延バッファと遅延バッファの後段に接続されるインバータとの組みが１つの遅延部となる。
【００５５】
より具体的には、初段の遅延部は、初段に遅延バッファＢＵＦ１３が設けられ、遅延バッファＢＵＦ１３の後段にインバータＩＮＶ７が設けられる。なお、遅延バッファＢＵＦ１３は、信号φｉｎを遅延させて信号φ１１を出力する。インバータＩＮＶ７は、信号φ１１を反転して信号φ１１Ｂを出力する。
【００５６】
また、２段目の遅延部は、初段に遅延バッファＢＵＦ１４が設けられ、遅延バッファＢＵＦ１４の後段にインバータＩＮＶ８が設けられる。なお、遅延バッファＢＵＦ１４は、信号φ１１Ｂを遅延させて信号φ１２Ｂを出力する。インバータＩＮＶ８は、信号φ１２Ｂを反転して信号φ１２を出力する。
【００５７】
また、３段目の遅延部は、初段に遅延バッファＢＵＦ１５が設けられ、遅延バッファＢＵＦ１５の後段にインバータＩＮＶ９が設けられる。なお、遅延バッファＢＵＦ１５は、信号φ１２を遅延させて信号φ１３を出力する。インバータＩＮＶ９は、信号φ１３を反転して信号φ１３Ｂを出力する。
【００５８】
また、４段目の遅延部は、初段に遅延バッファＢＵＦ１６が設けられ、遅延バッファＢＵＦ１６の後段にインバータＩＮＶ１０が設けられる。なお、遅延バッファＢＵＦ１６は、信号φ１３Ｂを遅延させて信号φ１４Ｂを出力する。インバータＩＮＶ１０は、信号φ１４Ｂを反転して信号φ１４を出力する。この信号φ１４は、出力クロック信号φｏｕｔとなる。
【００５９】
ディレイライン１３では、遅延バッファとインバータの接続順序及び個数をディレイライン１０から変更したが、出力クロック信号φｏｕｔの立ち上がりエッジと立ち下がりエッジには均等に遅延時間ｄｒ１１及び遅延時間ｄｆ１１が含まれる。そのため、ディレイライン１３をＤＬＬ回路１に用いても、ディレイライン１０を用いたＤＬＬ回路１と同様に遅延後の信号の立ち上がりエッジと立ち下がりエッジの遅延時間誤差を削減することができる。
【００６０】
実施の形態５
実施の形態５では、ＤＬＬ回路２について説明する。ＤＬＬ回路２のブロック図を図７に示す。図２に示すように、ＤＬＬ回路２は、実施の形態１にかかるＤＬＬ回路１に位相調整バッファ２７を追加したものである。位相調整バッファ２７は、第１の伝達信号φＡｉｎを遅延させて第２の伝達信号φＡｏｕｔを生成する。位相調整バッファ２７が第２の伝達信号φＡｏｕｔに与える遅延量は制御電圧Ｖｌｆに応じて決定される。
【００６１】
そのため、位相調整バッファ２７をディレイライン１０において入力クロック信号φｉｎを遅延させる遅延バッファと同数、かつ、同じ入出力特性の遅延バッファにより構成することで、第１の伝達信号φＡｉｎにディレイライン１０と同じ高精度の遅延時間を与えて第２の伝達信号φＡｏｕｔを生成することができる。
【００６２】
ＤＬＬ回路２では、ディレイライン１０において設定された高精度な遅延時間を他の信号に反映させることができる。例えば、マスタースレーブ方式において、マスター側に対する遅延時間の調整をディレイライン１０で行い、その結果をスレーブ側の信号を伝達する位相調整バッファに反映させることでスレーブ側に対しても高精度な遅延時間の設定を行うことができる。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６４】
１、２    ＤＬＬ回路
１０〜１３    ディレイライン
１０    ディレイライン
２０    制御電圧生成部
２１    比較クロック生成部
２２    位相検出回路
２３    チャージポンプ回路
２４    ローパスフィルタ
２５、２６    インバータ
２７    位相調整バッファ
ＢＵＦ１〜ＢＵＦ１６    遅延バッファ
ＩＮＶ１〜ＩＮＶ１０    インバータ
【図１】
2012070331.tif 000003
【図２】
2012070331.tif 000004
【図３】
2012070331.tif 000005
【図４】
2012070331.tif 000006
【図５】
2012070331.tif 000007
【図６】
2012070331.tif 000008
【図７】
2012070331.tif 000009
【図８】
2012070331.tif 000010
【図９】
2012070331.tif 000011
【図１０】
2012070331.tif 000012