(57)【要約】【課題】対象アドレスと救済アドレスの一致時におけるアドレス置換の速度を向上させる。【解決手段】アドレス判定回路１１６は、救済アドレスを保持し、救済アドレスとアクセス先のアドレスが一致するときヒット信号を発生させる。第１領域１４８と第２領域１５０の間にはエンコーダＥＸ、ＥＹが並ぶ。第２領域１５０側の列に属するエンコーダ回路ＥＸ４には、第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６それぞれからのヒット信号が共通に入力される。エンコーダＥＸ４を出力先とする第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６は、第１領域１４８および第２領域１５０それぞれの回路配置可能領域においてエンコーダＥＸ４にもっとも近い位置に配置される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
救済アドレスを保持し、前記保持する救済アドレスとアクセス先のアドレスが一致するときヒット信号を発生させる複数のアドレス判定回路と、
前記複数のアドレス判定回路が配置される第１領域と第２領域の間に複数列に並べられ、ヒット信号を縮約する複数のエンコーダ回路と、を備え、
第２領域側の列に属するエンコーダ回路群は、第１領域のアドレス判定回路と第２領域のアドレス判定回路それぞれからのヒット信号が共通に入力される混合型のエンコーダ回路を含み、
前記混合型のエンコーダ回路を出力先とする第１領域のアドレス判定回路と第２領域のアドレス判定回路は、第１領域および第２領域それぞれの回路配置可能領域において前記混合型のエンコーダ回路にもっとも近い位置に配置されることを特徴とする半導体記憶装置。
【請求項２】
前記アドレス判定回路は、レーザービームの照射により切断可能な複数のヒューズ素子と、ヒューズ素子の切断状態により示される救済アドレスへのアクセスが要求された場合にヒット信号を発生させる判定回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス判定回路には第１および第２のＩＤが付与され、
前記複数のエンコーダ回路は、第１のＩＤが共通するアドレス判定回路から供給されるヒット信号を縮約する複数の第１のエンコーダ回路と、第２のＩＤが共通するアドレス判定回路から供給されるヒット信号を縮約する複数の第２のエンコーダ回路を含むことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数の第１のエンコーダ回路は、前記第１領域および第２領域の中央に並べられ、
前記複数の第２のエンコーダ回路は、第１のエンコーダ回路の列の両側に並べられることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記アドレス判定回路には、更に、第３のＩＤが付与され、
前記第３のＩＤが第１の値に設定されるアドレス判定回路のヒット信号は、第１領域側の第２のエンコーダ回路により縮約され、
前記第３のＩＤが第２の値に設定されるアドレス判定回路のヒット信号は、第２領域側の第２のエンコーダ回路により縮約されることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項６】
第１のエンコーダ回路には、第１領域のアドレス判定回路と第２領域のアドレス判定回路それぞれからのヒット信号が共通に入力されることを特徴とする請求項３から５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、救済アドレスへのアクセス制御機能を備える半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、記憶容量の増加にともなって良好に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、半導体記憶装置には、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルへのアクセスを冗長セルへのアクセスに置換することにより、不良セルのメモリアドレスが救済される。以下、救済されるべき不良セルのアドレスのことを「救済アドレス」とよぶ。不良セルの検出および冗長セルへの置換は、半導体記憶装置の製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良セルを検出し、その救済アドレスを半導体記憶装置に設けられる救済アドレス記憶領域に記録する。アクセス先が救済アドレスであるときには、その救済アドレスに対応づけられた冗長セルが実際のアクセス先となる。
【０００３】
救済アドレスを記憶する素子として不揮発性記憶素子であるヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザービームの照射による経路遮断により非導通状態（絶縁状態）に変化する。ヒューズ素子の導通・非導通により１ビット分の情報を表現できる。したがって、複数のヒューズ素子に選択的にレーザービームを照射すれば、所望の救済アドレスを不揮発的に記録できる。救済アドレスの記録処理は、通常「トリミング」または「プログラミング」とよばれる。 
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０７１４０７号公報
【特許文献２】特開２００８−１８６８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アクセス対象となっているアドレス（以下、単に「対象アドレス(target address)」とよぶ）が救済アドレスと一致するとき、いいかえれば不良セルへのアクセスが発生するとき、アクセス判定回路はヒット信号を発生させる。１つのアクセス判定回路は１つの救済アドレスに対応する。ヒット信号はメイン回路に伝達され、不良セルから冗長セルへアクセス先が置換される。
【０００６】
ヒット信号の発生から冗長セルへのアクセスまでの処理速度を高速化するためには、ヒット信号の伝送経路をシンプルに保つ必要がある。特に、救済アドレス記憶領域の形状（アスペクト比）によっては、アクセス判定回路の配置方法もさまざまに変化する。このようなレイアウト上の制約が生じる場合であっても、ヒット信号線を少なく、かつ、効率的に配線することは重要である。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、救済アドレスを保持し、救済アドレスとアクセス先のアドレスが一致するときヒット信号を発生させる複数のアドレス判定回路と、複数のアドレス判定回路が配置される第１領域と第２領域の間に複数列に並べられ、ヒット信号を縮約する複数のエンコーダ回路を備える。第２領域側の列に属するエンコーダ回路群は、第１領域のアドレス判定回路と第２領域のアドレス判定回路それぞれからのヒット信号が共通に入力される混合型のエンコーダ回路を含む。混合型のエンコーダ回路を出力先とする第１領域のアドレス判定回路と第２領域のアドレス判定回路は、第１領域および第２領域それぞれの回路配置可能領域において混合型のエンコーダ回路にもっとも近い位置に配置される。
【発明の効果】
【０００８】
本発明によれば、対象アドレスと救済アドレスの一致時におけるアドレス置換の速度を高めやすくなる。
【図面の簡単な説明】
【０００９】
【図１】半導体記憶装置の平面レイアウト図である。
【図２】アドレス判定回路の平面レイアウト図である。
【図３】ヒューズ格納部の側断面図である。
【図４】アドレス判定回路の回路図である
【図５】アドレス判定回路とエンコーダの関係を説明するための模式図である。
【図６】ＲＥＤ信号とＲＡ信号の関係を示す配線図である。
【図７】Ｘ４配列の配線レイアウト図である。
【図８】Ｘ３配列の比較例としての配線レイアウト図である。
【図９】エンコーダと、アドレス判定回路の比較例における接続関係を模式的に示す図である。
【図１０】Ｘ３配列の本実施形態における配線レイアウト図である。
【図１１】エンコーダと、アドレス判定回路の本実施形態における接続関係を模式的に示す図である。
【図１２】Ｘ３配列の第１変形例における配線レイアウト図である。
【図１３】Ｘ３配列の第２変形例における配線レイアウト図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、半導体記憶装置１００の平面レイアウト図である。本実施形態における半導体記憶装置１００はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。紙面右方向にｘ軸、紙面上方向にｙ軸、紙面から手前に向かう方向にｚ軸を設定する。
【００１２】
図１では、メモリバンク１０２ａ〜１０２ｄの４つのメモリバンクを図示している。各メモリバンク１０２内においては、複数のワード線ＷＬ（ｙ方向）と複数のビット線ＢＬ（ｘ方向）が交差しており、その交点にはメモリセルＭＣが配置されている。メモリバンク１０２ａのｘ辺側にはロウデコーダ１０４ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｘ辺側にもそれぞれロウデコーダ１０４ｂ、１０４ｃ、１０４ｄが配置される。メモリバンク１０２のｙ辺側にはカラムデコーダ１０６ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｙ辺側にもそれぞれカラムデコーダ１０６ｂ、１０６ｃ、１０６ｄが配置される。
【００１３】
ロウデコーダ１０４ａ、１０４ｂの間には、ｘ方向にカラム制御回路１１０ａとロウ制御回路１０８ａが並置される。カラム制御回路１１０ａとロウ制御回路１０８ａは、メモリバンク１０２ａ、１０２ｂの両方に対応する。同様に、ロウデコーダ１０４ｃとロウデコーダ１０４ｄの間には、ｘ方向にカラム制御回路１１０ｂとロウ制御回路１０８ｂが並置される。カラム制御回路１１０ｂとロウ制御回路１０８ｂは、メモリバンク１０２ｃ、１０２ｄの両方に対応する。
【００１４】
メモリバンク１０２ａ、１０２ｂのｙ辺側には信号端子エリア１１２、メモリバンク１０２ｃ、１０２ｄのｙ辺側にはデータ端子エリア１１３がそれぞれ配置される。信号端子エリア１１２には、アドレス端子やコマンド端子等が配置される。データ端子エリア１１３には、データ入出力端子等が配置される。
【００１５】
更に、カラムデコーダ１０６ａ、１０６ｃの間にはリードライトバッファ１１４ａ、カラムデコーダ１０６ｂ、１０６ｄの間にはリードライトバッファ１１４ｂが配置される。リードライトバッファ１１４ａは、メモリバンク１０２ａ、１０２ｃに割り当てられる。リードライトバッファ１１４ｂは、メモリバンク１０２ｂ、１０２ｄに割り当てられる。
【００１６】
以下、メモリバンク１０２ａの制御を中心として説明するが、メモリバンク１０２ｂ、１０２ｃ、１０２ｄの制御についても基本的に同様である。
【００１７】
信号端子エリア１１２には、アドレスやコマンド等の各種信号が入力される。これらの信号は、信号端子エリア１１２の近傍に設けられたメインコントローラ（図示せず）で処理された後、ロウ制御回路１０８ａやカラム制御回路１１０ａに転送される。アドレス信号のうち、ロウアドレスはロウ制御回路１０８ａ、１０８ｂおよびロウデコーダ１０４ａ、〜１０４ｄに供給され、カラムアドレスはカラム制御回路１１０ａ、１１０ｂおよびカラムデコーダ１０６ａ〜１０６ｄに供給される。また、アドレス信号には、メモリバンク１０２ａ〜１０２ｄのいずれをアクセス対象とするかを指定する情報も含まれる。
【００１８】
ロウデコーダ１０４ａは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ａに含まれるいずれかのワード線をロウアドレスにしたがって選択する。ロウデコーダ１０４ｂは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのワード線をロウアドレスにしたがって選択する。
【００１９】
カラムデコーダ１０６ａは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ａに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ａと接続される。これにより、アクセス対象となるメモリセルＭＣのデータはデータ端子エリア１１３内のデータ入出力端子を介してアクセス可能となる。同様に、カラムデコーダ１０６ｂは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ｂと接続される。リードライトバッファ１１４ｂにより増幅されたデータ信号は、データ端子エリア１１３からアクセス可能となる。
【００２０】
半導体記憶装置１００において、メモリバンク１０２の占有領域以外の空き領域には救済アドレス記憶領域が確保される。救済アドレス記憶領域は、ロウ制御回路１０８やカラム制御回路１１０内に確保されてもよいし、その他のスペースに確保されてもよい。救済アドレス記憶領域には、救済アドレスが記録される。たとえば、ロウ制御回路１０８ａは、入力されたロウアドレスが救済アドレス（不良セルのアドレス）に一致するときには、救済アドレス信号をロウデコーダ１０４ａやロウデコーダ１０４ｂに送信する。ロウデコーダ１０４ａ、１０４ｂは、救済アドレス信号を受信したときには、不良セルへのアクセスを冗長セルへのアクセスに変更する。ロウ制御回路１０８ｂ、カラム制御回路１１０ａ、１１０ｂについても同様であるため、以下においては、ロウ制御回路１０８ａの制御を中心として説明する。
【００２１】
図２は、アドレス判定回路１１６の平面レイアウト図である。図２に示すアドレス判定回路１１６ａ、１１６ｂは、ロウアドレスを対象とした回路である。アドレス判定回路１１６ａ、１１６ｂは、それぞれｘ方向に延伸するヒューズ格納部１１８ａ、１１８ｂを含む。ヒューズ格納部１１８ａ、１１８ｂは、レーザービームの照射により切断可能な複数のヒューズ素子１２２を含む。より具体的には、第１ヒューズ列１２４に属する複数のヒューズ素子１２２と第２ヒューズ列１２６に属する複数のヒューズ素子１２２がグランド線１２８に接続される形で格納されている。ヒューズ格納部１１８ａ、１１８ｂの長辺側には判定回路１２１が配置される。各ヒューズ素子１２２の一端は、グランド線１２８に接続され、他端は判定回路１２１に含まれるラッチ回路１３８（後述）に接続される。ヒューズ素子１２２とヒューズ素子１２２の間隔は、レーザービームの精度に依存する。
【００２２】
ｚ軸負方向にレーザービームを照射することにより、所望のヒューズ素子１２２を切断する。ヒューズ素子１２２は、１個あたり１ビットに対応する。図２の場合、第１ヒューズ列１２４、第２ヒューズ列１２６がそれぞれ１２個のヒューズ素子１２２を含んでいる。したがって、１つのヒューズ格納部１１８に属する合計２４個のヒューズ素子１２２により２４ビットの情報を記憶可能である。
【００２３】
ヒューズ格納部１１８の上部はパッシベーション膜（後述）で被膜されるが、ヒューズ素子１２２の直上部分にはレーザービームを通過させるために開口部１３０が設けられる。また、ヒューズ素子１２２はガードリング１３２によって囲まれる。
【００２４】
開口部１３０とガードリング１３２の間にはある程度のマージンを確保しなければならない。また、アドレス判定回路１１６ａの開口部１３０と、アドレス判定回路１１６ｂの開口部１３０の間にもマージンが必要である。これらのマージン部分が大きくなると、単位面積あたりに搭載できるヒューズ素子の数（以下、「実装密度」とよぶ）が小さくなってしまう。したがって、小さな開口を多数個設けるよりも、大きな開口を少数個だけ設ける方が、実装効率が高くなるため望ましい。
【００２５】
図３は、ヒューズ格納部１１８ａの側断面図である。ヒューズ格納部１１８ａの内部には、上述のように複数のヒューズ素子１２２が格納される。外部のラッチ回路１３８ａはヒューズ素子１２２ａを介してグランド線１２８と接続される。同様に、ラッチ回路１３８ｂはヒューズ素子１２２ｂを介してグランド線１２８と接続される。ラッチ回路１３８ａ、１３８ｂは、ヒューズ素子１２２ａ、１２２ｂの導通・非導通を検出し、２値の電気信号を出力する。
【００２６】
ヒューズ素子１２２の上部はシリコン酸化膜１３４で被膜され、更に、その上部はパッシベーション膜１３６で被膜される。ただし、ヒューズ素子１２２の直上部のパッシベーション膜１３６には開口部１３０が設けられる。これは、レーザービームＬＢを照射するとき、レーザービームＬＢのエネルギーがパッシベーション膜によって減衰されないようにするためである。また、パッシベーション膜１３６の開口部１３０は、ガードリング１３２からある程度の距離を保つ必要がある。これは、パッシベーション膜１３６を形成した後、パッシベーション膜１３６が硬化収縮しても、パッシベーション膜１３６がガードリング１３２を確実にカバーするためである。
【００２７】
この開口部１３０からレーザービームＬＢをヒューズ素子１２２ａに照射すると、レーザービームＬＢはシリコン酸化膜１３４を貫通し、ヒューズ素子１２２ａを溶断する。ヒューズ格納部１１８ａの側面をガードリング１３２により包囲することにより、ラッチ回路１３８等の隣接する回路がレーザービームＬＢによって破壊されるのを防止している。
【００２８】
図４は、アドレス判定回路１１６の回路図である。１つの救済アドレス（ロウアドレス部分）には１つのアドレス判定回路１１６が対応する。判定回路１２１およびヒューズ格納部１１８は、より具体的には、複数のビット判定回路１４０と１つのイネーブル回路１４２として構成される。ビット判定回路１４０は、ヒューズ素子１２２、ラッチ回路１３８およびＸＯＲ回路１４４を含む。１つのビット判定回路１４０は、ロウアドレス１ビット分に対応する。複数のビット判定回路１４０により、１個分の救済アドレスのロウアドレス部分（以下、「救済ロウアドレス」とよぶ）が記憶される。
【００２９】
ラッチ回路１３８は同期信号Ｓに同期して、ヒューズ素子１２２の状態を検出する。ヒューズ素子１２２が切断されているときにはラッチ回路１３８はＨＩＧＨ（高電位）、切断されていないときにはＬＯＷ（グランド電位）を出力する。ラッチ回路１３８の出力はＸＯＲ回路１４４に入力される。ＸＯＲ回路１４４には、ｎビットのロウアドレスＸも供給される。ＸＯＲ回路１４４は、ロウアドレスＸの１ビット分の情報とヒューズ素子１２２の状態により示される１ビット分の情報の排他的論理和をＡＮＤ回路１４６に出力する。ヒューズ素子１２２が切れていないとき（ＬＯＷ）、ＸＯＲ回路１４４はロウアドレスビット＝１（ＨＩＧＨ）でＨＩＧＨを出力する。ヒューズ素子１２２が切れているときには（ＨＩＧＨ）、ＸＯＲ回路１４４はロウアドレスビット＝０（ＬＯＷ）でＨＩＧＨを出力する。
【００３０】
イネーブル回路１４２に含まれるヒューズ素子１２２が切断されていなければ（ＬＯＷ）、ＡＮＤ回路１４６はビット判定回路１４０の判定結果に関わらずＬＯＷを出力する。すなわち、全ビット判定回路１４０に記録されている救済ロウアドレスと、供給されたロウアドレス（以下、「対象ロウアドレス」とよぶ）が完全に一致し、かつ、イネーブル回路１４２のヒューズ素子１２２が切断されているとき、ＡＮＤ回路１４６はＨＩＧＨのヒット信号を出力する。このようにして、ロウ制御回路１０８ａは、外部から供給された対象ロウアドレスが救済ロウアドレスに一致するか否かを判定する。
【００３１】
図５は、アドレス判定回路１１６とエンコーダＥＸ、ＥＹの一般的な関係を説明するための模式図である。図５においては、合計１６個のアドレス判定回路１１６が第１領域１４８に配置されている。上述のように、１つのアドレス判定回路１１６は１つの救済ロウアドレスに対応する。したがって、１６個のアドレス判定回路１１６により、１６種類の救済ロウアドレスが記憶される。全アドレス判定回路１１６には、対象ロウアドレスが共通入力される。アドレス判定回路１１６は、自ら保持する救済ロウアドレスと対象ロウアドレスた一致するとき、ヒット信号を発生させる。
【００３２】
Ｘ軸方向には、４つのアドレス判定回路１１６が並ぶ。このようにＸ軸方向に並ぶアドレス判定回路１１６のグループのことを「Ｘグループ」とよぶ。Ｘグループに４つのアドレス判定回路１１６が並ぶ配列方法を「Ｘ４配列」とよぶ。図５の場合、ＩＤ＝００、０１、０２、０３を付与されている４つのアドレス判定回路１１６が、１つのＸグループを形成している。また、２列のＸグループにより、合計８つのアドレス判定回路１１６から成る「ユニット」が形成される。図５の場合、ＩＤ＝００〜０３、１０〜１３を付与されている８つのアドレス判定回路１１６が１つのユニットを形成する。図５では、合計４つのＸグループにより２つのユニットが形成されている。
【００３３】
Ｙ軸方向に並ぶ４つのアドレス判定回路１１６のグループを「Ｙグループ」とよぶ。図５の場合、ＩＤ＝００、１０、２０、３０を付与されている４つのアドレス判定回路１１６は、１つのＹグループを形成する。Ｙグループは、複数のユニットを横断して形成されてもよい。
【００３４】
各アドレス判定回路１１６に付与される２桁のＩＤについて、右から第１ＩＤ、第２ＩＤとよぶ。たとえば、ＩＤ＝「１２」であれば、第１ＩＤ＝２、第２ＩＤ＝１である。第１ＩＤはＹグループを示し、第２ＩＤはＸグループを示す。
【００３５】
第１領域１４８の隣には、４つのエンコーダＥＸ０〜ＥＸ３が配列される。エンコーダＥＸ０〜ＥＸ３を「第２エンコーダ」ともよぶ。エンコーダＥＸ０には、ＩＤ＝００〜０３の４つのアドレス判定回路１１６のヒット信号が入力される。エンコーダＥＸ０は、いずれかのヒット信号がアサートされると、その出力として、ＲＥＤ０信号をアサートする。同様に、エンコーダＥＸ１には、ＩＤ＝１０〜１３の４つのアドレス判定回路１１６のヒット信号が入力される。エンコーダＥＸ１は、いずれかのヒット信号がアサートされると、その出力として、ＲＥＤ１信号をアサートする。他の第２エンコーダについても同様であり、エンコーダＥＸ０〜ＥＸ３はいずれもＸグループに対応づけられている。
【００３６】
エンコーダＥＸ０〜ＥＸ３の隣には、更に、４つのエンコーダＥＹ０〜ＥＹ３が配列される。エンコーダＥＹ０〜ＥＹ３を「第１エンコーダ」ともよぶ。エンコーダＥＹ０には、ＩＤ＝００、１０、２０、３０の４つのアドレス判定回路１１６のヒット信号が入力される。エンコーダＥＹ０は、いずれかのヒット信号がアサートされると、その出力として、ＲＡ０信号をアサートする。同様に、エンコーダＥＹ１には、ＩＤ＝０１、１１、２１、３１の４つのアドレス判定回路１１６のヒット信号が入力される。エンコーダＥＹ１は、いずれかのヒット信号がアサートされると、その出力として、ＲＡ１信号をアサートする。他の第１エンコーダについても同様であり、エンコーダＥＹ０〜ＥＹ３はいずれもＹグループに対応づけられている。
【００３７】
このように、１６個のアドレス判定回路１１６から出力される１６個のヒット信号は、エンコーダＥＸ０〜ＥＸ３（第２エンコーダ）によるＲＥＤ０〜ＲＥＤ４の４個のＸヒット信号（救済アドレス信号）、エンコーダＥＹ０〜ＥＹ３（第１エンコーダ）によるＲＡ０〜ＲＡ３の４個のＹヒット信号（救済アドレス信号）に「縮約」される。
【００３８】
たとえば、ＩＤ＝００のアドレス判定回路１１６がヒット信号を発生させた場合、エンコーダＥＸ０がＲＥＤ０信号をアサートし、エンコーダＥＹ０がＲＡ０信号をアサートすることになる。
【００３９】
図６は、ＲＥＤ信号とＲＡ信号の関係を示す配線図である。図５の８つのエンコーダから出力されるＲＥＤ０〜ＲＥＤ３、ＲＡ０〜ＲＡ３の合計８種類の救済アドレス信号は、図６に示すセレクタ回路１２０に入力される。セレクタ回路１２０は、救済アドレス信号に基づいて、１６本の信号線Ｓ００、Ｓ０１、Ｓ０２、・・・、Ｓ３３のうちのいずれかをアサートする。
【００４０】
たとえば、ＩＤ＝００のアドレス判定回路１１６がヒット信号を発生させた場合、ＲＥＤ０信号とＲＡ０信号がアサートされるため、信号線Ｓ００のみがアサートされる。信号線Ｓ００は、冗長セルに対応するワード線である。すなわち、ＩＤ＝００のアドレス判定回路１１６に保持されている救済ロウアドレスと対象ロウアドレスが一致するときには、通常のワード線ＷＬではなく、冗長セルへのアクセスのために信号線Ｓ００が選択される。
【００４１】
なお、エンコーダ回路により１６本のヒット信号線をいったん縮約するのは、配線レイアウトをシンプルに保つためである。図５、図６に示した例の場合、１６本のヒット信号線は、いったん８本のＲＥＤ信号線およびＲＡ信号線に縮約されている。
【００４２】
図７は、Ｘ４配列の配線レイアウト図である。図７においては、第１領域１４８に１６個、第２領域１５０にも１６個、合計３２個のアドレス判定回路１１６が配置される。すなわち、３２種類の救済ロウアドレスが記憶される。
【００４３】
図５と同じく、Ｘ軸方向には、４つのアドレス判定回路１１６が並ぶ。そして、１ユニットは、２つのＸグループにより構成され、８つのアドレス判定回路１１６を含む。Ｙ方向にも４つのアドレス判定回路１１６が並ぶ。
【００４４】
各アドレス判定回路１１６には３桁のＩＤが付与される。右から順番に、第１ＩＤ、第２ＩＤ、第３ＩＤとよぶ。第１ＩＤはＹグループを示し、第２ＩＤはＸグループを示す。第３ＩＤは第１領域１４８か第２領域１５０のいずれに配置されているかを示す。
【００４５】
第１領域１４８と第２領域１５０の間のエンコーダ領域１５２には、エンコーダが３列に並べられる。中央列には、エンコーダＥＹ０〜ＥＹ３が並ぶ。これを「第１エンコーダ列」とよぶ。第１エンコーダ列の両側においては、第１領域１４８側にエンコーダＥＸ０〜ＥＸ３、第２領域１５０側にエンコーダＥＸ４〜ＥＸ６が並ぶ。これらを「第２エンコーダ列」とよぶ。すなわち、第１エンコーダ列の両側に第２エンコーダ列が並ぶ３列構成となっている。
【００４６】
基本的な信号の流れは図５に関連して説明した通りである。エンコーダＥＸ０には、ＩＤ＝０００〜００３の４つのアドレス判定回路１１６からのヒット信号が入力される。エンコーダＥＸ１〜ＥＸ３も第１領域１４８の各Ｘグループに対応する。
【００４７】
一方、第２領域１５０側の第２エンコーダ列には、第２領域１５０のアドレス判定回路１１６からのヒット信号が入力される。エンコーダＥＸ４〜ＥＸ７は、第２領域１５０の各Ｘグループが対応する。
【００４８】
第１エンコーダ列に含まれる４つのエンコーダＥＹ０〜ＥＹ３には、第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６の両方のヒット信号が入力される。エンコーダＥＹ０〜ＥＹ３は、第１領域１４８と第２領域１５０の各Ｙグループが対応する。３２個のアドレス判定回路１１６から出力される３２個のヒット信号は、エンコーダＥＸ０〜３、ＥＸ４〜７、ＥＹ０〜３それぞれに供給され、合計１２個の救済アドレス信号に縮約される。
【００４９】
図７の場合、第１領域１４８と第１領域１４８側の第２エンコーダ列の間には４本の信号線ＬＸが設けられ、第２領域１５０と第２領域１５０側の第２エンコーダ列の間にも４本の信号線ＬＸが設けられる。また、第１領域１４８側の第２エンコーダ列と第１エンコーダ列の間には１６本の信号線ＬＹ、第２領域１５０側の第２エンコーダ列と第１エンコーダ列の間にも１６本の信号線ＬＹが設けられる。ヒット信号を伝送するためのヒット信号線は合計４０本となる。
【００５０】
図７に示すＸ４配列の配線レイアウトは、シンプルで整理されている。しかしながら、救済アドレス記憶領域として確保できる領域のアスペクト比によっては、Ｘ４配列ではなくＸ３配列にせざるを得ない場合も有り得る。本実施形態においては、このような場合における最適な配線レイアウト方法を提案する。本実施形態における配線レイアウト方法については図１０、図１１に関連して説明するが、その前に、一般的に考えられるＸ３配列の配線レイアウト方法を図８、図９に関連して説明し、その問題点を指摘する。
【００５１】
図８は、Ｘ３配列について比較例における配線レイアウト図である。図８においても３２個のアドレス判定回路１１６が配置され、３２種類の救済ロウアドレスが記憶される。図８に示す比較例は、図７に示したＸ４配列の配線レイアウトを、Ｘ３配列に変更した場合に一般的に考え得る配線レイアウトを示す。
【００５２】
図８では、１ユニットあたり、Ｘ方向には３つのアドレス判定回路１１６が並ぶ。１ユニットは２つのＸグループにより構成され、６つのアドレス判定回路１１６を含む。当然ながら、Ｘ３配列はＸ４配列にくらべて、Ｘ方向の幅が縮小される。第１領域１４８においては、Ｙ方向に６つのアドレス判定回路１１６が並ぶ。いいかえれば、Ｙ方向に３つのユニットが並ぶ構成となる。この結果、第１領域１４８には１８個のアドレス判定回路１１６が配置される。
【００５３】
残りの１４個のアドレス判定回路１１６は第２領域１５０に配置される。この結果、第２領域１５０においては、アドレス判定回路１１６を４個設置できる大きさの空白領域１５４が余る。空白領域１５４は、キャパシタなどの電子部品を形成するための領域として利用できる。空白領域１５４が生じる場合には、なるべく大きくまとまった領域として確保できることが望ましい。
【００５４】
比較例の場合、第１領域１４８のアドレス判定回路１１６の数が第２領域１５０のアドレス判定回路１１６の数よりも多くなるため、ＩＤ＝１００、１０１の２つのアドレス判定回路１１６を第１領域１４８に移している。これらのアドレス判定回路１１６は、図７では第２領域１５０に設置されていた回路である。この結果、ＩＤ＝１００、１０１のアドレス判定回路１１６からエンコーダＥＸ４、エンコーダＥＹ０へのヒット信号線が大幅に長くなっている。図９は、エンコーダＥＸ、ＥＹと、アドレス判定回路１１６の比較例における接続関係を模式的に示す図である。
【００５５】
ヒット信号線が長くなると伝送遅延が大きくなるため、冗長セルへのアドレス置換処理が遅くなってしまう。図８に示すレイアウトの場合、エンコーダＥＹ０、ＥＸ４に対するヒット信号線が長くなっている。また、第２領域１５０側の信号線ＬＸの本数が６本になっている。これは、ＩＤ＝１００、１０１のアドレス判定回路１１６のヒット信号線をエンコーダＥＸ４、ＥＹ０に到達させるために新たに２本分の配線を設けたためである。
【００５６】
Ｘ４配列の場合には、図７に示したようにシンプルな配線レイアウトを実現できる。しかし、Ｘ３配列の場合には、Ｘ幅を縮小できるかわりに、配線レイアウトが複雑化しやすくなる。第１領域１４８と第２領域１５０に１６個ずつアドレス判定回路１１６を配置すれば配線レイアウトをシンプルにできるが、まとまった空白領域１５４を確保できなくなるため好ましくない。
【００５７】
図１０は、Ｘ３配列についての本実施形態における配線レイアウト図である。図１０においても３２個のアドレス判定回路１１６が配置され、３２種類の救済ロウアドレスが記憶される。第１領域１４８には１８個、第２領域１５０には１４個のアドレス判定回路１１６が配置される。
【００５８】
図８の比較例との違いは、ＩＤ＝１０２、１０３のアドレス判定回路１１６が第２領域１５０の同図右下に設置される点にある。また、第２領域１５０側の第２エンコーダ列においては、Ｙ軸正方向に、エンコーダＥＸ４、ＥＸ５、ＥＸ６、ＥＸ７がこの順に並んでいる。図１１は、エンコーダＥＸ、ＥＹと、アドレス判定回路１１６の本実施形態における接続関係を模式的に示す図である。
【００５９】
エンコーダＥＸ４は、第１領域１４８のアドレス判定回路１１６からのヒット信号と第２領域１５０のアドレス判定回路１１６からのヒット信号が共通に入力される混合型の第２エンコーダである。図１０においては、第１領域１４８および第２領域１５０の回路配置可能領域のうち、このエンコーダＥＸ４にもっとも近い位置にＩＤ＝１００、１０１、１０２、１０３のアドレス判定回路１１６が配置されている。この結果、エンコーダＥＸ４へのヒット信号線が図８の比較例に比べて大幅に短縮されている。
【００６０】
ここでいう「もっとも近い」とは、もっとも短い配線で到達できるユニットを示す。たとえば、エンコーダＥＸ４の場合、第１領域１４８の３つのユニットのうち、もっともヒット信号線を短くできるのは同図左下のユニット１６０である。一方、第２領域１５０の３つのユニットのうちもっともヒット信号線を短くできるのは同図右下のユニット１６２である。したがって、エンコーダＥＸ４を対象とするＩＤ＝１００、１０１のアドレス判定回路１１６はユニット１６０、ＩＤ＝１０２、１０３のアドレス判定回路１１６はユニット１６２に配置されればよい。
【００６１】
本実施形態における配線レイアウトの場合、図８のように第２領域１５０側の信号線ＬＸを６本設ける必要はない。以上の配線レイアウトによれば、Ｘ３配列において空白領域１５４を確保しつつ、比較例に比べてヒット信号線を短縮できている。しかも、比較例のように信号線ＬＸを２本増やす必要もない。ＩＤ＝１００、１０１のアドレス判定回路１１６から発生したヒット信号は、信号線ＬＹを経由してエンコーダＥＹ０に入力されるため、エンコーダＥＹ０へのヒット信号線も図８の比較例に比べて短縮される。
【００６２】
図１２は、Ｘグループに３つのアドレス判定回路１１６を含む場合について、第１変形例における配線レイアウト図である。図１０との違いは、第２領域１５０におけるユニット１５６、１５８におけるＩＤの並び順である。図１２の第１変形例においても、図１０と同様、エンコーダＥＸ４にもっとも近い位置にＩＤ＝１００、１０１、１０２、１０３のアドレス判定回路１１６を配置することにより、信号経路が長くなるのを抑制している。
【００６３】
図１３は、Ｘグループに３つのアドレス判定回路１１６を含む場合について、第２変形例における配線レイアウト図である。図１０との違いは、第２領域１５０におけるユニット１５６、１５８におけるＩＤの並び順である。図１３の第２変形例においても、図１０と同様、エンコーダＥＸ４にもっとも近い位置にＩＤ＝１００、１０１、１０２、１０３のアドレス判定回路１１６を配置することにより、信号経路が長くなるのを抑制している。
【００６４】
以上、実施形態に基づいて半導体記憶装置１００を説明した。救済アドレス記憶領域の形状によって、開口部１３０の位置や大きさ、数が変化する。この結果、アドレス判定回路１１６の配置方法もさまざまに変化する。このとき、エンコーダＥＸ４のように第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６の両方からヒット信号を入力される混合型のエンコーダ回路を設けざるを得ない場合がある。このようなエンコーダ回路へのヒット信号線は長くなりやすい。本実施形態においては、第１領域１４８および第２領域１５０の回路配置可能領域のうち、このような混合型のエンコーダ回路にもっとも近い位置に対象となるアドレス判定回路１１６を配置することにより、ヒット信号線が過度に長くなるのを防いでいる。
【００６５】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。  
【符号の説明】
【００６６】
１００  半導体記憶装置、１０２  メモリバンク、１０４  ロウデコーダ、１０６  カラムデコーダ、１０８  ロウ制御回路、１１０  カラム制御回路、１１２  信号端子エリア、１１３  データ端子エリア、１１４  リードライトバッファ、１１６  アドレス判定回路、１１８  ヒューズ格納部、１２０  セレクタ回路、１２１  判定回路、１２２  ヒューズ素子、１２４  第１ヒューズ列、１２６  第２ヒューズ列、１２８  グランド線、１３０  開口部、１３２  ガードリング、１３４  シリコン酸化膜、１３６  パッシベーション膜、１３８  ラッチ回路、１４０  ビット判定回路、１４２  イネーブル回路、１４４  ＸＯＲ回路、１４６  ＡＮＤ回路、１４８  第１領域、１５０  第２領域、１５２  エンコーダ領域、１５４  空白領域、１５６，１５８  ユニット、ＥＸ，ＥＹ  エンコーダ、ＬＸ，ＬＹ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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