(57)【要約】      （修正有）【課題】消費電流を低減しつつ、出力信号の歪み低減が可能なデジタル／アナログ変換器を提供する。【解決手段】第１および第２のトランジスタは、デジタル信号に含まれる第１のデジタル信号により相補的にスイッチングされる。第１の電流源は、第１の電位に一端が接続され、前記第１および第２のトランジスタの一端に他端が接続され、定電流を出力する。第３および第４のトランジスタは、前記第１および第２のトランジスタの他端にそれぞれ一端が接続されている。第１の出力端子は、前記第３のトランジスタの他端に接続され、アナログ信号を出力する。第１の抵抗素子は、前記第１の出力端子と前記第１の電位と異なる第２の電位との間に接続されている。制御回路は、前記デジタル信号に応じて、前記第３および第４のトランジスタが飽和領域で動作するように、前記第３および第４のトランジスタのゲート電圧を制御する。【選択図】図１
2012060304.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器であって、
前記デジタル信号に含まれる第１のデジタル信号により相補的にスイッチングされる第１および第２のトランジスタと、
第１の電位に一端が接続され、前記第１および第２のトランジスタの一端に他端が接続され、定電流を出力する第１の電流源と、
前記第１および第２のトランジスタの他端にそれぞれ一端が接続された第３および第４のトランジスタと、
前記第３のトランジスタの他端に接続され、前記アナログ信号を出力する第１の出力端子と、
前記第１の出力端子と前記第１の電位と異なる第２の電位との間に接続された第１の抵抗素子と、
前記デジタル信号に応じて、前記第３および第４のトランジスタが飽和領域で動作するように、前記第３および第４のトランジスタのゲート電圧を制御する制御回路と、を備える
ことを特徴とするデジタル／アナログ変換器。
【請求項２】
前記制御回路は、
前記デジタル信号に応じて、前記第３のトランジスタと前記第４のトランジスタとが、前記飽和領域と線形領域との境界近傍の飽和領域で動作するように、前記第３のトランジスタのゲート電圧と前記第４のトランジスタのゲート電圧を制御する
ことを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項３】
前記制御回路は、
前記デジタル信号に応じて前記第１の抵抗素子に流れる電流が増加する場合には、前記第３のトランジスタおよび前記第４のトランジスタのゲート電圧が前記第１の電位に近づくように、前記第３のトランジスタのゲート電圧と前記第４のトランジスタのゲート電圧を制御し、
前記デジタル信号に応じて前記第１の抵抗素子に流れる電流が減少する場合には、前記第３のトランジスタおよび前記第４のトランジスタのゲート電圧が前記第２の電位に近づくように、前記第３のトランジスタのゲート電圧と前記第４のトランジスタのゲート電圧を制御する
ことを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項４】
前記制御回路は、
前記デジタル信号をデコードしたデコード信号を出力するデコード回路と、
前記デコード信号に応じて出力電流が変化する可変電流回路と、
前記可変電流回路の出力と前記第２の電位との間に接続された抵抗回路と、
前記可変電流回路の出力と前記抵抗回路との間に接続され、前記第３、第４のトランジスタのゲート電圧を制御するためのゲート制御信号を出力する制御出力端子と、有する
ことを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項５】
前記可変電流回路は、
前記第１の電位に一端が接続された複数の電流源と、
前記複数の電流源の他端に一端が一対一に接続され、前記制御出力端子に他端が接続され、前記デコード信号に応じてオン／オフが制御される複数のスイッチ素子と、を有する
ことを特徴とする請求項４に記載のデジタル／アナログ変換器。
【請求項６】
前記制御回路は、
前記第１の電位または前記第３、第４のトランジスタの温度を監視し、前記第１の電位または前記温度に応じて、前記第３のトランジスタと前記第４のトランジスタとが飽和領域で動作するように、前記第３のトランジスタのゲート電圧と前記第４のトランジスタのゲート電圧を制御する
ことを特徴とする請求項１に記載のデジタル／アナログ変換器。
【請求項７】
前記制御回路は、
前記第３、第４のトランジスタの閾値電圧の製造ばらつきに応じて、前記第３のトランジスタと前記第４のトランジスタとが飽和領域で動作するように、前記第３のトランジスタのゲート電圧と前記第４のトランジスタのゲート電圧を制御する
ことを特徴とする請求項１に記載のデジタル／アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタル信号をアナログ信号に変換するデジタル／アナログ変換器に関する。
【背景技術】
【０００２】
従来、デジタル信号に応じて、所定の電流の総量を制御することでアナログ信号を出力する電流制御型デジタル／アナログ変換器がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許２５７３４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のデジタル／アナログ変換器は、デジタル信号である差動信号が入力され、電流経路を切り替える差動トランジスタが、アナログ信号である出力電圧の変動が大きくなると、飽和領域から線形領域に遷移して動作してしまう。
【０００５】
これにより、出力電圧の変動が大きくなると、該デジタル／アナログ変換器の出力端子のインピーダンスが大きく変化する。したがって、該出力端子から出力されるアナログ信号（出力信号）が歪んでしまう問題があった。
【０００６】
そこで、消費電流を低減しつつ、出力信号の歪みを低減することが可能なデジタル／アナログ変換器を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったデジタル／アナログ変換器は、入力されたデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器である。第１および第２のトランジスタは、前記デジタル信号に含まれる第１のデジタル信号により相補的にスイッチングされる。第１の電流源は、第１の電位に一端が接続され、前記第１および第２のトランジスタの一端に他端が接続され、定電流を出力する。第３および第４のトランジスタは、前記第１および第２のトランジスタの他端にそれぞれ一端が接続されている。第１の出力端子は、前記第３のトランジスタの他端に接続され、前記アナログ信号を出力する。第１の抵抗素子は、前記第１の出力端子と前記第１の電位と異なる第２の電位との間に接続されている。制御回路は、前記デジタル信号に応じて、前記第３および第４のトランジスタが飽和領域で動作するように、前記第３および第４のトランジスタのゲート電圧を制御する。
【図面の簡単な説明】
【０００８】
【図１】実施例１に係るデジタル／アナログ変換器１００の構成の一例を示す図である。
【図２】図１に示す制御回路１０１の構成の一例を示す図である。
【図３】図１に示すデジタル／アナログ変換器１００が出力するアナログ信号Ｏｕｔの波形の一例を示す波形図である。
【図４】図１に示すデジタル／アナログ変換器１００のゲート制御信号ＣＳ（第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧）の波形の一例を示す波形図である。
【図５】図１に示すデジタル／アナログ変換器１００の制御回路１０３の可変電流回路１０３ａの出力電流Ｉの波形の一例を示す波形図である。
【発明を実施するための形態】
【０００９】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１０】
図１は、実施例１に係るデジタル／アナログ変換器１００の構成の一例を示す図である。また、図２は、図１に示す制御回路１０１の構成の一例を示す図である。
【００１１】
なお、図１では、一例として、第１の電位を電源電位ＶＤＤとし、第２の電位を接地電位ＶＳＳとし、各トランジスタがｐＭＯＳトランジスタである場合について示しているが、回路の極性を逆にした場合には、例えば、第１の電位が接地電位ＶＳＳとなり、第２の電位が電源電位ＶＤＤとなり、各トランジスタがｎＭＯＳトランジスタになる。
【００１２】
図１に示すように、入力されたデジタル信号をアナログ信号に変換して出力するデジタル／アナログ変換器１００は、複数（例えば、ｎ（ｎ≧２）個）の電流源セル１−１、１−２、・・・、１−ｎと、第１の出力端子４と、第２の出力端子６と、第１の抵抗素子５と、第２の抵抗素子７と、制御回路１０１と、を備える。    
ここで、電流源セル１−１は、第１の電流源１ａ−１と、第１のトランジスタ（ｐＭＯＳトランジスタ）１ｂ−１と、第２のトランジスタ（ｐＭＯＳトランジスタ）１ｃ−１と、第３のトランジスタ（ｐＭＯＳトランジスタ）１ｄ−１と、第４のトランジスタ（ｐＭＯＳトランジスタ）１ｅ−１と、第１の入力端子２−１と、第２の入力端子３−１と、を有する。
【００１３】
第１の入力端子２−１および第２の入力端子３−１は、デジタル／アナログ変換器１００に入力されるデジタル信号Ｉｎに含まれる第１のデジタル信号Ｉｎ１、Ｉｎ１Ｂが差動入力されるようになっている。
【００１４】
第１の電流源１ａ−１は、第１の電位ＶＤＤに一端が接続され、定電流を出力するようになっている。
【００１５】
第１のトランジスタ１ｂ−１は、第１の電流源１ａ−１の他端に一端（ソース）が接続され、第１の入力端子２−１にゲートが接続されている。
【００１６】
第２のトランジスタ１ｃ−１は、第１の電流源１ａ−１の他端に一端（ソース）が接続され、第２の入力端子３−１にゲートが接続されている。
【００１７】
第３のトランジスタ１ｄ−１は、第１のトランジスタ１ｂ−１の他端（ドレイン）に一端（ソース）が接続され、第１の抵抗素子５を介して、第１の電位ＶＤＤと異なる第２の電位ＶＳＳに他端（ドレイン）が接続されている。
【００１８】
第４のトランジスタ１ｅ−１は、第２のトランジスタ１ｃ−１の他端（ドレイン）に一端（ソース）が接続され、第２の抵抗素子７を介して、第２の電位ＶＳＳに他端（ドレイン）が接続されている。
【００１９】
なお、第３のトランジスタ１ｄ−１のゲートは、例えば、第４のトランジスタ１ｅ−１のゲートに接続されている。
【００２０】
また、第３のトランジスタ１ｄ−１は、例えば、第４のトランジスタ１ｅ−１とサイズが等しく設定されている。
【００２１】
また、電流源セル１−２は、第２の電流源１ａ−２と、第５のトランジスタ（ｐＭＯＳトランジスタ）１ｂ−２と、第６のトランジスタ（ｐＭＯＳトランジスタ）１ｃ−２と、第７のトランジスタ（ｐＭＯＳトランジスタ）１ｄ−２と、第８のトランジスタ（ｐＭＯＳトランジスタ）１ｅ−２と、第４の入力端子２−２と、第２の入力端子３−２と、を有する。
【００２２】
第３の入力端子２−２および第４の入力端子３−２は、デジタル信号Ｉｎに含まれる第２のデジタル信号Ｉｎ２、Ｉｎ２Ｂが差動入力されるようになっている。
【００２３】
第２の電流源１ａ−２は、第１の電位ＶＤＤに一端が接続され、定電流を出力するようになっている。
【００２４】
第５のトランジスタ１ｂ−２は、第２の電流源１ａ−２の他端に一端（ソース）が接続され、第３の入力端子２−２にゲートが接続されている。
【００２５】
第６のトランジスタ１ｃ−２は、第２の電流源１ａ−２の他端に一端（ソース）が接続され、第４の入力端子３−２にゲートが接続されている。
【００２６】
第７のトランジスタ１ｄ−２は、第５のトランジスタ１ｂ−２の他端（ドレイン）に一端（ソース）が接続され、第３のトランジスタ１ｄ−１の他端（ドレイン）に他端（ドレイン）が接続されている。
【００２７】
第８のトランジスタ１ｅ−２は、第６のトランジスタ１ｃ−２の他端（ドレイン）に一端（ソース）が接続され、第４のトランジスタ１ｅ−１の他端（ドレイン）が接続されている。
【００２８】
なお、第７のトランジスタ１ｄ−２のゲートは、例えば、第８のトランジスタ１ｅ−２のゲートに接続されている。
【００２９】
また、第７のトランジスタ１ｄ−２は、例えば、第８のトランジスタ１ｅ−２とサイズが等しく設定されている。
【００３０】
同様に、他の電流源セル１−３〜１−ｎも、電流源セル１−１、１−２と同様の構成を有し、デジタル信号Ｉｎに含まれる第３〜第ｎのデジタル信号が差動入力されるようになっている。すなわち、デジタル信号Ｉｎは、第１〜第ｎのデジタル信号で構成され、第１〜第ｎのデジタル信号は、デジタル信号Ｉｎを構成する各ビットに対応する。以下、電流原セル１−１の動作について説明するが、他の電流原セルも同様の動作を行うものとする。
【００３１】
制御回路１０１は、デジタル信号Ｉｎに応じて、ゲート制御信号ＣＳを出力し、電流源セル１−１の各第３、第４のトランジスタ１ｄ−１、１ｅ−１が飽和領域で動作するように、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧を制御するようになっている。なお、制御回路１０１は、電流源セル１−２〜１−ｎについても、同様に制御するようになっている。
【００３２】
すなわち、制御回路１０１は、デジタル信号Ｉｎに応じて第１、第２の抵抗素子５、７に流れる電流が増加する場合には、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧が第１の電位ＶＤＤに近づく（高くなる）ように、第３、第４のトランジスタ１ｄ−１、１ｅ−１を制御する。
【００３３】
一方、制御回路１０１は、デジタル信号Ｉｎに応じて第１、第２の抵抗素子５、７に流れる電流が減少する場合には、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧が第２の電位ＶＳＳに近づく（低くなる）ように、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧を制御する。
【００３４】
さらに、制御回路１０１は、第１の電位（電源電位）ＶＤＤまたは実施例のデジタル／アナログ回路が搭載されたデバイスの温度を監視し、第１の電位ＶＤＤまたは該温度に応じて、第３、第４のトランジスタ１ｄ−１、１ｅ−１が飽和領域で動作するように、第３、第４のトランジスタのゲート電圧を制御するようになっている。すなわち、ＶＤＤや温度が変化することによる閾値電圧の変化に応じて第３、第４のトランジスタのゲート電圧を制御する。
【００３５】
ここで、トランジスタを飽和領域で動作させるためにはVds（ドレイン−ソース間電圧）＞Vgs（ゲート−ソース間電圧）−Vth（閾値電圧）を満足させる必要がある。したがって、例えば、温度が低くなる、又は電源電圧が高くなることにより閾値電圧Vthが高い場合は、ゲート制御信号ＣＳを低く設定してもトランジスタを飽和領域で動作（上記関係式を満足）できる。これにより、結果的に無駄な電力消費を省くことができる。一方、例えば、温度が高くなる、又は電源電圧が低くなることにより閾値電圧Vthが低い場合は、ゲート制御信号ＣＳを高めに設定してトランジスタを飽和領域で動作させる。
【００３６】
さらに、制御回路１０１は、第３、第４のトランジスタ１ｄ−１、１ｅ−１の閾値電圧の製造ばらつきに応じて、第３、第４のトランジスタが飽和領域で動作するように、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧を制御するようになっている。
【００３７】
本実施例の制御回路１０１の入力信号は、デジタル信号、Ｖｔｈ製造ばらつき情報、ＶＤＤのモニタ情報及び温度のモニタ情報であるが、これら全ての信号を入力する必要はなく、どれか１つの入力信号が与えられていれば、実施例を実行することが可能である。
【００３８】
ここで、図２に示すように、制御回路１０１は、例えば、デコード回路１０２と、可変電流回路１０３と、抵抗回路１０４と、制御出力端子１０５と、有する。
【００３９】
デコード回路１０２は、デジタル信号Ｉｎまたはデジタル信号Ｉｎに応じた信号をデコードしたデコード信号ＤＳを出力するようになっている。
【００４０】
可変電流回路１０３は、デコード信号ＤＳに応じて出力電流Ｉが変化するようになっている。
【００４１】
抵抗回路１０４は、可変電流回路１０３の出力と第２の電位ＶＳＳとの間に接続されている。
【００４２】
制御出力端子１０５は、可変電流回路１０３の出力と抵抗回路１０４との間に接続され、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧を制御するためのゲート制御信号ＣＳを出力するようになっている。
【００４３】
ここで、可変電流回路１０３は、例えば、複数の電流源１０３ａと、複数のスイッチ素子１０３ｂと、を有する。
【００４４】
複数の電流源１０３ａは、第１の電位ＶＤＤに一端が接続され、定電流を出力するようになっている。
【００４５】
また、複数のスイッチ素子１０３ｂは、複数の電流源１０３ａの他端に一端が一対一に接続され、制御出力端子１０５に他端が接続され、デコード信号ＤＳに応じてオン／オフが制御されるようになっている。
【００４６】
この可変電流回路１０３の出力電流Ｉは、各電流源１０３ｂからオンしているスイッチ素子１０３ｂを介して出力された電流の和になる。
【００４７】
可変電流回路１０３は、デコード信号ＤＳに応じて各スイッチ素子１０３ｂのオン／オフが制御されることにより、出力電流Ｉが変化する。すなわち、オンするスイッチ素子１０３ｂの数を増加させえることにより、出力電流Ｉが増加する。これにより、制御出力端子１０５の電位が上昇する。一方、オンするスイッチ素子１０３ｂの数を減少させえることにより、出力電流Ｉが減少する。これにより、制御出力端子１０５の電位が下降する。
【００４８】
なお、図２の例では、可変電流回路１０３、抵抗回路１０４、制御出力端子１０５の単位が、各電流源セル１−１〜１−ｎに対して１個設けられた場合について示しているが、可変電流回路１０３、抵抗回路１０４、制御出力端子１０５の単位は、各電流源セル１−１〜１−ｎに対応して、一対一にｎ個設けられていてもよい。
【００４９】
また、図１に示すように、第１の出力端子４は、第３のトランジスタ１ｄ−１の他端（ドレイン）に接続され、第１のアナログ信号Ｏｕｔを出力するようになっている。
【００５０】
また、第１の抵抗素子５は、第１の出力端子４と第２の電位ＶＳＳとの間に接続されている。
【００５１】
また、第２の出力端子６は、第４のトランジスタ１ｅ−１の他端（ドレイン）に接続され、第１のアナログ信号Ｏｕｔに対して相補的な第２のアナログ信号ＯｕｔＢを出力するようになっている。すなわち、第１、第２の出力端子４、６からアナログの差動信号が出力される。
【００５２】
また、第２の抵抗素子７は、第２の出力端子６と第２の電位ＶＳＳとの間に接続されている。
【００５３】
なお、第２の出力端子６および第２の抵抗素子７は、例えば、差動信号が必要ない場合には、省略されていてもよい。
【００５４】
次に、以上のような構成を有するデジタル／アナログ変換器１００の特性について、一例としてサイン波で動作させた場合において検討する。
【００５５】
図３は、図１に示すデジタル／アナログ変換器１００が出力するアナログ信号Ｏｕｔの波形の一例を示す波形図である。また、図４は、図１に示すデジタル／アナログ変換器１００のゲート制御信号ＣＳ（第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧）の波形の一例を示す波形図である。また、図５は、図１に示すデジタル／アナログ変換器１００の制御回路１０３の可変電流回路１０３ａの出力電流Ｉの波形の一例を示す波形図である。なお、図３ないし図５において、本実施例の有効性を表すため、比較例１，２として比較例を記載している。比較例１は、本実施例の第３、第４のトランジスタ１ｄ−１，１ｅ−１が存在しないデジタル／アナログ回路を示し、比較例２はゲート制御信号ＣＳが固定の値の例、すなわち、第３、第４のトランジスタ１ｄ−１．１ｅ−１のが常時導通状態の例を表している。実線が実施例１を表し、点線が比較例を表している。
【００５６】
図３に示すように、出力電圧（アナログ信号Ｏｕｔ）が低い場合は、実施例１、比較例１共に、第３、第４のトランジスタ１ｄ−１、１ｅ−１は飽和領域で動作することができるため、出力電圧（アナログ信号Ｏｕｔ）に歪みが現れていない。
【００５７】
一方、デジタル信号Ｉｎに応じて出力電圧（アナログ信号Ｏｕｔ）が高くなる場合は、比較例１では、第３、第４のトランジスタ１ｄ−１、１ｅ−１が線形領域で動作することになり、出力電圧（アナログ信号Ｏｕｔ）に歪みが現れる。
【００５８】
しかし、実施例１では、デジタル信号Ｉｎに応じて出力電圧（アナログ信号Ｏｕｔ）が高くなる場合でも、デジタル信号Ｉｎに応じて、第３、第４のトランジスタ１ｄ−１、１ｅ−１が飽和領域で動作するように、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧が制御される。これにより、第３、第４のトランジスタ１ｄ−１、１ｅ−１は飽和領域で動作することができるため、出力電圧（アナログ信号Ｏｕｔ）に歪みが現れていない。
【００５９】
ここで、図４に示すように、第３、第４のトランジスタ１ｄ−１，１ｅ−１のゲート電圧を高い電位に固定する（比較例２）ことにより、第３、第４のトランジスタ１ｄ−１、１ｅ−１が飽和領域で動作させて、図３の比較例１のような歪みの発生を抑えることはできる。
【００６０】
しかし、図５に示すように、比較例２の場合、制御回路１０１の出力電流、すなわち、デジタル／アナログ変換器１００の消費電流が大きくなる。
【００６１】
一方、実施例１では、デジタル信号Ｉｎに応じて出力電圧（アナログ信号Ｏｕｔ）が低くなる場合は、デジタル信号Ｉｎに応じて、第３、第４のトランジスタ１ｄ−１、１ｅ−１が飽和領域で動作する範囲で、第３、第４のトランジスタ１ｄ−１、１ｅ−１のゲート電圧を低くする。これにより、制御回路１０１の出力電流、すなわち、デジタル／アナログ変換器１００の消費電流を削減することができる。
【００６２】
すなわち、本実施例１に係るデジタル／アナログ変換器によれば、消費電流を低減しつつ、出力信号の歪みを低減することができる。
【符号の説明】
【００６３】
１−１、１−２、・・・、１−ｎ  電流源セル
１ａ−１  第１の電流源
１ｂ−１  第１のトランジスタ
１ｃ−１  第２のトランジスタ
１ｄ−１  第３のトランジスタ
１ｅ−１  第４のトランジスタ
１ａ−２  第２の電流源
１ｂ−２  第５のトランジスタ
１ｃ−２  第６のトランジスタ
１ｄ−２  第７のトランジスタ
１ｅ−２  第８のトランジスタ
２−１  第１の入力端子
３−１  第２の入力端子
４  第１の出力端子
５  第１の抵抗素子
６  第２の出力端子
７  第２の抵抗素子
１００  デジタル／アナログ変換器
１０１  制御回路
【図１】
2012060304.tif 000003
【図２】
2012060304.tif 000004
【図３】
2012060304.tif 000005
【図４】
2012060304.tif 000006
【図５】
2012060304.tif 000007