(57)【要約】【課題】  セル部のブロック絶縁膜の誘電率を低下させることなく、セル部のブロック絶縁膜を分断するセル間における絶縁膜中の欠陥を低減し、電荷保持特性の劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】  実施形態の不揮発性半導体記憶装置においては、半導体基板上にトンネル絶縁膜、前記トンネル絶縁膜上に電荷蓄積層、前記電荷蓄積層上にブロック絶縁膜が設けられる。前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板と前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜が設けられる。前記第１の素子分離絶縁膜上に形成され、前記ブロック絶縁膜の側面と接して前記ブロック絶縁膜上面まで突出し、かつSi濃度が前記ブロック絶縁膜よりも高い第２の素子分離絶縁膜が設けられる。【選択図】  図１Ａ
2012060086.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられるトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられる電荷蓄積層と、
前記電荷蓄積層上に設けられるブロック絶縁膜と、
前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板および前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜と、
前記第１の素子分離絶縁膜上に形成され、前記ブロック絶縁膜の側面と接して前記ブロック絶縁膜上面まで突出し、かつSi濃度が前記ブロック絶縁膜よりも高い第２の素子分離絶縁膜と、
前記ブロック絶縁膜および前記第２の素子分離絶縁膜上に設けられる制御ゲート電極と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記ブロック絶縁膜は、La, Al, Hf, Y, Ce, Ti, Ta, Sc, DyおよびZrのうちから選択される元素を含み、前記第２の素子分離絶縁膜は、前記ブロック絶縁膜に含まれる元素およびSiを含む請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に電荷蓄積層を形成するステップと、
前記電荷蓄積層、前記トンネル絶縁膜、および前記半導体基板のエッチングにより素子分離溝部を形成するステップと、
前記素子分離溝部に埋め込まれ、前記電荷蓄積層上面の高さまで第１の素子分離絶縁膜を形成するステップと、
前記電荷蓄積層および前記第１の素子分離絶縁膜上に第１の絶縁膜を形成するステップと、
熱処理により前記電荷蓄積層上のブロック絶縁膜および前記第１の素子分離絶縁膜上部に前記ブロック絶縁膜よりもSi濃度が高い第２の素子分離絶縁膜を形成するステップと、
前記ブロック絶縁膜および前記第２の素子分離絶縁膜上に制御ゲート電極を形成するステップと、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の絶縁膜の一方の面に設けられる第２の絶縁膜を形成するステップをさらに含み、前記第１の素子分離絶縁膜の上部、前記第１の絶縁膜および前記第２の絶縁膜が熱処理により拡散混合し、前記ブロック絶縁膜および前記第２の素子分離絶縁膜を形成する請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ブロック絶縁膜は、La, Al, Hf, Y, Ce, Ti, Ta, Sc, DyおよびZrのうちから選択される元素を含み、前記第２の素子分離絶縁膜は、前記ブロック絶縁膜に含まれる元素およびSiを含む請求項３又は請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型不揮発性半導体記憶装置におけるセルは微細化が進行している。このセルの微細化に伴い電荷蓄積層からの電荷抜けが起こりやすくなり、トンネル絶縁膜に印加する電圧の確保が困難になる。このため、電荷蓄積層上に高誘電率材料のブロック絶縁膜が用いられている。
【０００３】
しかし、従来ブロック絶縁膜として用いられていたランタンアルミネートは潮解性を有するため、欠陥が多く含まれる。そのため、電荷蓄積層からの隣接セルへの電荷抜けが発生し、電荷保持特性が劣化する問題が生じていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７４０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、セル部のブロック絶縁膜の誘電率を低下させることなく、セル部のブロック絶縁膜を分断するセル間における絶縁膜中の欠陥を低減し、電荷保持特性の劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、半導体基板を持つ。前記半導体基板上にはトンネル絶縁膜が設けられる。前記トンネル絶縁膜上には電荷蓄積層が設けられる。前記電荷蓄積層上にはブロック絶縁膜が設けられる。前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板と前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜が設けられる。前記第１の素子分離絶縁膜上に形成され、前記ブロック絶縁膜の側面と接して前記ブロック絶縁膜上面まで突出し、かつSi濃度が前記ブロック絶縁膜よりも高い第２の素子分離絶縁膜が設けられる。前記ブロック絶縁膜および前記第２の素子分離絶縁膜上には制御ゲート電極が設けられる。
【図面の簡単な説明】
【０００７】
【図１Ａ】ワードライン方向に平行な不揮発性半導体記憶装置の基本構造を示す断面図。
【図１Ｂ】ビットライン方向に平行な不揮発性半導体記憶装置の基本構造を示す断面図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１Ａは第１の実施形態に係る不揮発性半導体記憶装置のワードライン方向に平行な断面図を示しており、図１Ｂは第１の実施形態に係る不揮発性半導体記憶装置のビットライン方向に平行な断面図を示す。
【００１０】
シリコン基板１上のトンネル絶縁膜３、電荷蓄積層４、ブロック絶縁膜１０および制御ゲート電極１４からなる積層構造の両端において、シリコン基板１にそれぞれソース領域２ａおよびドレイン領域２ｂが形成されている。
【００１１】
シリコン基板１上におけるビットラインとワードラインの交差部にはトンネル絶縁膜３が設けられる。トンネル絶縁膜３には、シリコン酸化膜が用いられるが、シリコン窒化膜、シリコン酸窒化膜でもよい。他にもシリコン酸化膜とシリコン窒化膜の多層構造をトンネル絶縁膜とすることができる。トンネル絶縁膜３の膜厚は3nm〜9nm程度である。
【００１２】
電荷蓄積層４は、トンネル絶縁膜３上に設けられ、第２の素子分離絶縁膜１３の側面と接している。電荷蓄積層４には、例えば膜厚が5nm〜10nm程度のシリコン窒化膜が用いられる。
【００１３】
ブロック絶縁膜１０は、電荷蓄積層４上に設けられ、第２の素子分離絶縁膜１３の側面と接するものである。ブロック絶縁膜１０には、LaxAlyOz-が用いられる。zの値のとりうる範囲はストイキオメトリー条件においては1.5≦z≦3.0となるが、この範囲外の値でもよい。ブロック絶縁膜１０の膜厚は、例えば5nm〜30nm程度である。
【００１４】
第１の素子分離絶縁膜９は、シリコン基板１に設けられた素子分離溝部８に埋め込まれる。第１の素子分離絶縁膜９の上面は、第２の素子分離絶縁膜の底面と接する。第１の素子分離絶縁膜９の底面の高さは、半導体基板１およびトンネル絶縁膜３の接する面の高さよりも低い。第１の素子分離絶縁膜９の上面の高さは、電荷蓄積層４の底面より低い。第１の素子分離絶縁膜９には、例えばシリコン酸化膜が用いられる。
【００１５】
第２の素子分離絶縁膜１３は、第１の素子分離絶縁膜９上に設けられ、電荷蓄積層４およびブロック絶縁膜１０の側面に接するものである。第２の素子分離絶縁膜１３の底面の高さは電荷蓄積層４の上面より低い。第２の素子分離絶縁膜１３には、LaxAlySizOw-が用いられる。LaxAlySizOwは、LaxAlyOzよりも欠陥が少ない。wの値のとりうる範囲はストイキオメトリー条件においては1.5≦z≦5.0となるが、この範囲外の値でもよい。
【００１６】
なお、上記ブロック絶縁膜１０は、La, Al, Hf, Y, Ce, Ti, Ta, Sc, DyおよびZrのうちから選択される元素を含み、シリコン窒化膜よりも誘電率が高い酸化物、窒化物又は酸窒化物で構成するのがよい。例えば、HfAlO、ZrAlO、HfAlON等をブロック絶縁膜１０に用いることができる。また、第２の素子分離絶縁膜１３は、前記ブロック絶縁膜１０に含まれる元素およびSiを含む酸化物、窒化物又は酸窒化物で構成するのがよい。例えば、HfAlSiO、ZrAlSiO、HfAlSiON等を第２の素子分離絶縁膜１３に用いることができる。
【００１７】
制御ゲート電極１４は、ブロック絶縁膜１０および第２の素子分離絶縁膜１３上に設けられる。制御ゲート電極１４には、例えば金属膜，多結晶シリコン膜又はシリサイド膜が用いられる。
【００１８】
第１の実施形態に係る不揮発性半導体記憶装置によれば、第２の素子分離絶縁膜１３にはSi元素が含まれたLaxAlySizOwが用いられている。これによりセル間の絶縁膜の欠陥を低減することができる。
【００１９】
第１の実施形態に係る不揮発性半導体記憶装置の製造方法について以下説明する。
【００２０】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示すワードライン方向に平行な断面図である。
【００２１】
図２（a）に示すように、シリコン基板１上を600℃〜1000℃でドライ酸素雰囲気または水蒸気雰囲気において熱酸化することによりトンネル絶縁膜３として、シリコン酸化膜を形成する。このシリコン酸化膜は、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法により形成してもよい。
【００２２】
次に、図２（b）に示すように、トンネル絶縁膜３上に電荷蓄積層４としてＣＶＤ法によりシリコン窒化膜を形成する。600℃〜800℃に加熱された反応炉内にジクロルシラン（SiH2Cl2）とアンモニア(NH3)を導入し、0.1Torr〜1Torr圧力に維持することにより前記シリコン窒化膜を形成する。なお、シリコン窒化膜は、ＡＬＤ法やＭＢＥ（Molecular Beam Epitaxy）法により形成してもよい。
【００２３】
次に、電荷蓄積層４上にＣＶＤ法によりシリコン酸化膜５を形成する。好適な方法としては、600℃〜800℃とした反応炉内にジクロルシラン（SiH2Cl2）と亜酸化窒素(N2O)を導入し、0.1Torr〜5Torr圧力に維持することによりシリコン酸化膜５を得る方法が挙げられる。
【００２４】
次に、図２（c）に示すように、シリコン窒化膜６を、シリコン酸化膜５上にＣＶＤ法により形成する。好適な方法として、600℃〜800℃とした反応炉内にジクロルシラン（SiH2Cl2）とアンモニア(NH3)を導入し、圧力を0.1Torr〜1Torrに維持することによりシリコン窒化膜６を得る方法が挙げられる。
【００２５】
次に、図２（d）に示すように、フォトレジスト膜７を塗布法により堆積し、図２（e）に示すように、フォトリソグラフィー法によりフォトレジスト膜７を残すようパターニングする。
【００２６】
次に、フォトレジスト膜７をマスクとしてシリコン窒化膜６およびシリコン酸化膜５をＲＩＥ（Reactive Ion Etching）法によりエッチングする。その後、フォトレジスト膜７を除去し、シリコン窒化膜６をマスクとして電荷蓄積層４、トンネル絶縁膜３および半導体基板１をＲＩＥによりエッチングする。これによりシリコン基板１の表面が露出し、図２（f）に示すように素子分離溝部８を形成する。
【００２７】
次に、600℃〜750℃でテトラエトキシシラン（TEOS）を反応炉内に導入して0.1〜5Torr程度の圧力とすることによりシリコン酸化膜を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、図２（g）に示すように堆積したシリコン酸化膜の表面をシリコン窒化膜６が露出するまで平坦化する。これにより、素子分離溝部８に第１の素子分離絶縁膜９としてシリコン酸化膜を埋め込む。
【００２８】
次に、シリコン窒化膜６と選択比のあるＲＩＥにより、図２（h）に示すように、第１の素子分離絶縁膜９であるシリコン酸化膜を電荷蓄積層４の上面の高さまで選択的にエッチングする。この場合、後述するブロック絶縁膜１０を平坦に成膜することができ、制御ゲート電極１４はボイドを発生することなく成膜することができる。なお、制御ゲート電極１４にボイドが発生しない場合には、前記エッチング後の第１の素子分離絶縁膜９の上面の高さと、電荷蓄積層４の上面の高さは異なっていてもよい。
【００２９】
次に、200℃程度の燐酸と水の混合溶液で残ったシリコン窒化膜６を選択的にウェットエッチングする。その後、図２（i）に示すように、例えば弗酸によりシリコン酸化膜５を除去する。このとき、エッチング条件および第１の素子分離絶縁膜９の材料によっては第１の素子分離絶縁膜９がエッチングされる場合がある。
【００３０】
次に、図２（j）に示すように、ＣＶＤ法によりブロック絶縁膜１０としてLaxAlyOz膜を形成する。La原料としてLa(EtCp)3（トリス(エチルシクロペンタジエニル)ランタン）、Al原料としてTMA（トリメチルアルミニウム）を用い、温度を200℃〜700℃、圧力を0.1Torr〜5Torrの範囲のものとした反応炉内に、前記ガスとともにO3（オゾン）を導入することによりLaxAlyOz膜を形成する。他にもAl2O3ターゲットおよびLa2O3ターゲットを用いたスパッタ法やＭＢＥ法によってもLaxAlyOz膜を得ることができる。
【００３１】
次に、700℃〜1100℃の窒素雰囲気中の炉内において、熱処理を行うことで第１の素子分離絶縁膜９であるシリコン酸化膜の上層と第1の素子分離絶縁膜９上のブロック絶縁膜１０が拡散混合し、図２（k）に示すように第１の素子分離絶縁膜９上部に第２の素子分離絶縁膜１３としてLaxAlySizOw膜を形成する。
【００３２】
次に、図１Ａに示すように、ブロック絶縁膜１０および第２の素子分離絶縁膜１３上に制御ゲート電極１４を形成する。制御ゲート電極１４には、例えば、温度を400℃〜700℃、圧力を0.1Torr〜5Torrとした反応炉内にSiH4（モノシラン）とPH3（フォスフィン）を導入することによってリンが添加されたシリコン膜が用いられる。
【００３３】
次に、ＲＩＥによりワードライン方向の加工を行い、シリコン基板１を露出させる。その後、イオン打ち込みにより、ソース領域２ａおよびドレイン領域２ｂを形成し、図１Ａ、図１Ｂのように不揮発性半導体記憶装置を形成する。
【００３４】
第１の実施形態に係る不揮発性半導体記憶装置の製造方法によれば、熱処理を行うことで第１の素子分離絶縁膜９であるシリコン酸化膜の上層と第1の素子分離絶縁膜９上のブロック絶縁膜１０が拡散混合し、第２の素子分離絶縁膜１３であるLaxAlySizOwを形成する。これにより、ブロック絶縁膜１０および第２の素子分離絶縁膜１３を緻密化するための熱処理工程が不要となり、製造コストを低減することができる。
【００３５】
以上のように、本発明の第１の実施形態によれば、ブロック絶縁膜１０はシリコン窒化膜よりも誘電率が高いLaxAlyOzを用い、第１の素子分離絶縁膜９であるシリコン酸化膜上に第２の素子分離絶縁膜１３としてLaxAlySizOwを設けている。すなわち、ブロック絶縁膜１０は、高誘電率の膜を使用したまま、第２の素子分離絶縁膜１３のみSi濃度を高くすることにより、セル間における絶縁膜の欠陥を低減することができる。これにより、電荷蓄積層４に蓄積された電荷が隣接セルへ移動する割合を低減し、電荷保持特性の劣化を抑制することができる。
【００３６】
（第２の実施形態）
本発明の第２の実施形態による不揮発性半導体記憶装置について図１Ａを用いて説明する。この第２の実施形態の構成について図１Ａの第１の実施形態の不揮発性半導体記憶装置の構成と同一部分は同一符号で示し、その詳細な説明を省略する。この第２の実施形態が、第１の実施形態と異なる点は、図１Ａのブロック絶縁膜１０にLaxAlyOzを用いる代わりに、ブロック絶縁膜１０としてLaxAlySizOwを用いており、ブロック絶縁膜１０よりも第２の素子分離絶縁膜１３の方がSi濃度は高い点である。なお、ブロック絶縁膜１０および第２の素子分離絶縁膜１３は、La, Al, Hf, Y, Ce, Ti, Ta, Sc, DyおよびZrのうちから選択される元素およびSiを含み、シリコン窒化膜よりも誘電率が高い酸化物、窒化物又は酸窒化物で構成するのがよい。例えば、HfAlSiO、ZrAlSiO、HfAlSiON等をブロック絶縁膜１０および第２の素子分離絶縁膜１３に用いることができる。
【００３７】
第２の実施形態に係る不揮発性半導体記憶装置によれば、ブロック絶縁膜１０にはSi元素が含まれたLaxAlySizOwが用いられている。これにより、ブロック絶縁膜１０の耐熱性を向上させることができる。また、第２の素子分離絶縁膜１３にはSi元素が含まれたLaxAlySizOwが用いられている。これにより、また第２の素子分離絶縁膜１３のSi濃度が高いためセル間の絶縁膜の欠陥を低減することができる。
【００３８】
本発明の第２の実施形態による不揮発性半導体記憶装置の製造方法について図を用いて説明する。図３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示すワードライン方向に平行な断面図である。
【００３９】
第１の実施形態と同様にして図２（ａ）乃至（ｉ）のように、シリコン基板１上にトンネル絶縁膜３および電荷蓄積層４を形成し、素子分離溝部８に第１の素子分離絶縁膜９としてシリコン酸化膜を埋め込む。
【００４０】
次に、電荷蓄積層４および第１の素子分離絶縁膜９上にＣＶＤ法により第２の絶縁膜１２としてシリコン酸化膜を形成する。好適な方法としては、600℃〜800℃とした反応炉内にジクロルシラン（SiH2Cl2）と亜酸化窒素(N2O)を導入し、0.1Torr〜5Torr圧力に維持することによりシリコン酸化膜を得る方法が挙げられる。その後、図３（ａ）に示すように、ＣＶＤ法により第１の絶縁膜１１としてLaxAlyOz膜を形成する。
【００４１】
次に、700℃〜1100℃の窒素雰囲気中の炉内において、熱処理を行うことにより、図３（ｂ）に示すように、セル上部では第１の絶縁膜１１であるLaxAlyOzと第２の絶縁膜１２であるシリコン酸化膜を拡散混合し、ブロック絶縁膜１０としてLaxAlySizOw膜を形成し、素子分離溝部８上部では第１の絶縁膜１１であるLaxAlyOz膜、第２の絶縁膜１２であるシリコン酸化膜および第１の素子分離絶縁膜９であるシリコン酸化膜の上層が拡散混合し、第２の素子分離絶縁膜１３としてLaxAlySizOw膜を形成する。このとき、素子分離溝部８上部では第１の素子分離絶縁膜であるシリコン酸化膜も拡散混合するため、ブロック絶縁膜１０より第２の素子分離絶縁膜１３の方がSi濃度は高く、また第２の素子分離絶縁膜１３の底面は電荷蓄積層４の上面より低いものとなる。
【００４２】
次に、第１の実施形態と同様にして、図１Ａ、図１Ｂのように不揮発性半導体記憶装置を形成する。
【００４３】
なお、電荷蓄積層４および第１の素子分離絶縁膜９上において、第２の絶縁膜１２であるシリコン酸化膜を形成後、第１の絶縁膜１１であるLaxAlyOzを形成する旨上述したが、かかる順序は逆であってもよい。すなわち、電荷蓄積層４および第１の素子分離絶縁膜９上において、第１の絶縁膜１１であるLaxAlyOzを形成後、第２の絶縁膜１２であるシリコン酸化膜を形成してもよい。
【００４４】
第２の実施形態に係る不揮発性半導体記憶装置の製造方法によれば、熱処理を行うことにより、セル上部ではブロック絶縁膜１０としてLaxAlySizOw膜を形成し、素子分離溝部８上部では第２の素子分離絶縁膜１３としてLaxAlySizOw膜を形成する。これにより、ブロック絶縁膜１０および第２の素子分離絶縁膜１３を緻密化するための熱処理工程が不要となり、製造コストを低減することができる。
【００４５】
以上のように、本発明の第２の実施形態によれば、ブロック絶縁膜１０はシリコン窒化膜よりも誘電率が高いLaxAlySizOwを用い、第１の素子分離絶縁膜９であるシリコン酸化膜上に第２の素子分離絶縁膜１３としてブロック絶縁膜１０よりSi濃度の高いLaxAlySizOwを設けている。すなわち、ブロック絶縁膜１０は、高誘電率の膜を使用したまま、第２の素子分離絶縁膜１３のSi濃度を高くすることにより、ブロック絶縁膜１０の耐熱性を向上させ、セル間における絶縁膜の欠陥を低減することができる。これにより、蓄積された電荷が隣接セルへ移動する割合を低減し、電荷保持特性の劣化を抑制することができる。
【００４６】
以上詳述した少なくとも一つの実施形態によれば、高誘電率のブロック層を使用したまま、第２の素子分離絶縁膜１３のSi濃度を高くすることにより、セル間の絶縁膜の欠陥を低減することができる。これにより、電荷蓄積層４に蓄積された電荷が隣接セルへ移動する割合を低減し、電荷保持特性の劣化を抑制することができる。
【００４７】
なお、上述した第１の実施形態および第２の実施形態において、膜厚の値を記載したが、この範囲外の膜厚でも良い。
【００４８】
なお、上述した第１の実施形態および第２の実施形態において、ＭＯＮＯＳ構造の不揮発性半導体記憶装置として説明したが、電荷蓄積層４に浮遊ゲートとしてポリシリコン膜を用いた浮遊ゲート型不揮発性半導体記憶装置でもよい。
【００４９】
なお、上述した第１の実施形態および第２の実施形態において、第２の素子分離絶縁膜１３の底面が電荷蓄積層４の底面より高いことを前提に説明したが、第２の素子分離絶縁膜１３の底面は電荷蓄積層４の底面より低くてもよい。
【００５０】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５２】
１…シリコン基板
２ａ…ソース領域
２ｂ…ドレイン領域
３…トンネル絶縁膜
４…電荷蓄積層
５…シリコン酸化膜
６…シリコン窒化膜
７…フォトレジスト膜
８…素子分離溝部
９…第１の素子分離絶縁膜
１０…ブロック絶縁膜
１１…第１の絶縁膜
１２…第２の絶縁膜
１３…第２の素子分離絶縁膜
１４…制御ゲート電極
【図１Ａ】
2012060086.tif 000003
【図１Ｂ】
2012060086.tif 000004
【図２】
2012060086.tif 000005
【図３】
2012060086.tif 000006