(57)【要約】【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。【選択図】図１
2012060395.tif 000002
【特許請求の範囲】
【請求項１】
デジタル制御コードに応じた発振周波数で発振する発振器と、
前記発振器の出力信号をもとに生成される発振信号の波数をカウントしてそのカウント値を出力するカウンタ部と、
前記カウント値を基準信号でラッチしてその値を第１の発振信号位相情報として出力する第１のラッチ部と、
前記第１のラッチ部の出力値を推定し、第２の発振信号位相情報として出力する発振信号位相情報推定部と、
前記基準信号と前記発振信号との間の位相差値をデジタル値として出力するデジタル位相検出器と、
前記位相差値を前記基準信号でラッチしてその値を位相差情報として出力する第２のラッチ部と、
ロック検出信号に応じて前記第１の発振信号位相情報から前記第２の発振信号位相情報に出力信号を切り替える選択部と、
前記選択部の出力を前記基準信号でラッチしてその値を第３の発振信号位相情報として出力する第３のラッチ部と、
前記発振器の発振周波数を設定するための周波数制御ワードを前記基準信号の所定数の周期毎に累積加算してその値を基準位相情報として出力する累積加算器と、
前記基準位相情報と前記位相差情報と前記第３の発振信号位相情報とから位相誤差を算出して位相誤差信号を出力する位相比較器と、
前記位相比較器の出力信号が与えられ、前記デジタル制御コードを出力する発振周波数制御部とを備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記位相比較器と前記発振周波数制御部との間に介在したデジタルループフィルタを更に備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項３】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記発振信号位相情報推定部は、前記第２のラッチ部の今回の出力値と前記基準信号の所定数の周期前の前回の出力値との差である位相差変化量と、前記周波数制御ワードの整数部の値と、前記周波数制御ワードの小数部の値と、前記第３のラッチ部の出力とから、前記第２の発振信号位相情報を生成することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項４】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記カウンタ部は、カウンタ動作を停止する機能を有することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項５】
請求項４記載のＰＬＬ周波数シンセサイザにおいて、
前記カウンタ部は、前記選択部が前記第２の発振信号位相情報を選択するモードに入った場合、カウンタ動作を常時又は間欠的に停止することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項６】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記第１の発振信号位相情報の変動が所定の範囲内に収束した場合に安定状態と判断されることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項７】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記第１のラッチ部の出力値をもとに前記発振信号位相情報推定部における推定が正しいか否かを判定するラッチ判定回路を更に備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項８】
請求項１記載のＰＬＬ周波数シンセサイザにおいて、
前記ラッチ判定回路の判定結果に応じて前記ロック検出信号を切り替えることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項９】
デジタル制御コードに応じた発振周波数で発振する発振器と、
前記発振器の出力信号をもとに生成される発振信号の波数をカウントしてそのカウント値を出力するカウンタ部と、
前記カウント値を第１のクロック信号を用いて基準信号でラッチし、その値を第１の発振信号位相情報として出力する第１のラッチ部と、
前記基準信号と前記発振信号との間の位相差値をデジタル値として出力するデジタル位相検出器と、
前記位相差値を前記基準信号でラッチしてその値を位相差情報として出力する第２のラッチ部と、
前記カウント値を第２のクロック信号を用いてラッチし、そのラッチされた値を前記第１のクロックで前記基準信号でラッチした値を第２の発振信号位相情報として出力する第３のラッチ部と、
前記位相差情報に応じて、前記第１の発振信号位相情報、前記第２の発振信号位相情報、前記第２の発振信号位相情報に所定値を加えた値のうちいずれかを選択してその値を第３の発振信号位相情報として出力する選択部と、
前記発振器の発振周波数を設定するための周波数制御ワードを前記基準信号の所定数の周期毎に累積加算してその値を基準位相情報として出力する累積加算器と、
前記基準位相情報と前記位相差情報と前記第３の発振信号位相情報とから位相誤差を算出して位相誤差信号を出力する位相比較器と、
前記位相比較器の出力信号が与えられ、前記デジタル制御コードを出力する発振周波数制御部とを備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項１０】
請求項９記載のＰＬＬ周波数シンセサイザにおいて、
前記位相比較器と前記発振周波数制御部との間に介在したデジタルループフィルタを更に備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項１１】
請求項９記載のＰＬＬ周波数シンセサイザにおいて、
前記第１のクロック信号は、前記基準信号又は前記基準信号に同期し前記基準信号と周期が同じ信号であって、
前記第２のクロック信号は、前記発振信号と同じ周期で前記発振信号と所定の位相差を有する信号であって、
前記位相差情報が第１の所定値未満又は第１の所定値以下の場合には前記第２の発振信号位相情報を選択し、前記位相差情報が第２の所定値以上又は第２の所定値を超える場合には前記第２の発振信号位相情報に１を加えた値を選択し、前記位相差情報が前記第１の所定値以上又は前記第１の所定値を越え、かつ前記第２の所定値未満又は前記第２の所定値以下の場合には前記第１の発振信号位相情報を選択して出力することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項１２】
請求項１１記載のＰＬＬ周波数シンセサイザにおいて、
前記第１のクロック信号は前記基準信号であって、
前記第２のクロック信号は、前記発振信号を反転させた信号であって、
前記第１の所定値は、前記基準信号の立ち上がりエッジと前記発振信号の立ち上がりエッジとの時間差を前記発振信号の１周期の時間で正規化した場合に０．２５となる値であって、前記第２の所定値は、前記基準信号の立ち上がりエッジと前記発振信号の立ち上がりエッジとの時間差を前記発振信号の１周期の時間で正規化した場合に０．７５となる値であるＰＬＬ周波数シンセサイザ。
【請求項１３】
請求項９記載のＰＬＬ周波数シンセサイザにおいて、
前記第１のクロック信号は、前記基準信号又は前記基準信号に同期し前記基準信号と周期が同じ信号であって、
前記第２のクロック信号は、前記第１のクロック信号を所定時間遅延させた信号であって、
前記位相差情報が第１の所定値未満又は第１の所定値以下の場合には前記第２の発振信号位相情報から１を減じた値を選択し、前記位相差情報が第２の所定値以上又は第２の所定値を超える場合には前記第２の発振信号位相情報を選択し、前記位相差情報が前記第１の所定値以上又は前記第１の所定値を越え、かつ前記第２の所定値未満又は前記第２の所定値以下の場合には前記第１の発振信号位相情報を選択して出力することを特徴とするＰＬＬ周波数シンセサイザ。
【請求項１４】
請求項１３記載のＰＬＬ周波数シンセサイザにおいて、
前記第１のクロック信号は前記基準信号であって、
前記第２のクロック信号は、前記基準信号を前記発振信号のほぼ半周期時間遅延させた信号であって、
前記第１の所定値は、前記基準信号の立ち上がりエッジと前記発振信号の立ち上がりエッジとの時間差を前記発振信号の１周期の時間で正規化した場合に０．２５となる値であって、前記第２の所定値は、前記基準信号の立ち上がりエッジと前記発振信号の立ち上がりエッジとの時間差を前記発振信号の１周期の時間で正規化した場合に０．７５となる値であるＰＬＬ周波数シンセサイザ。
【請求項１５】
請求項１〜１４のいずれか１項に記載のＰＬＬ周波数シンセサイザを有する受信回路又は送信回路の少なくとも一方を備えた無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として半導体集積回路として無線通信装置、無線測定器等で用いられるＰＬＬ（Phase-Locked Loop）周波数シンセサイザに関するものである。
【背景技術】
【０００２】
近年、半導体の微細化、高速化に伴い、チャージポンプ回路を用いてアナログ電圧で出力周波数を制御するアナログＰＬＬ周波数シンセサイザに代わり、デジタル的に電圧制御発振器を制御するデジタルＰＬＬ周波数シンセサイザが検討されている（例えば、特許文献１，２、非特許文献１参照）。
【０００３】
従来のデジタルＰＬＬ周波数シンセサイザの動作について、図を用いて説明する。図１７は、従来のデジタルＰＬＬ周波数シンセサイザ１００の構成を示すブロック図である。同図において、１１１は累積加算器、１１２は位相比較器、１１３はデジタルループフィルタ、１１４はゲイン調整器、１１５はデジタル制御発振器、１２１は正弦波デジタル変換器、１１６はカウンタ、１１７及び１２０はラッチ回路、１１８はデジタル位相検出器、１１９はリクロック回路である。
【０００４】
デジタルＰＬＬ周波数シンセサイザ１００には外部の基準水晶発振器からの基準信号ＦＲＥＦと、外部のレジスタ等からの周波数制御ワードＦＣＷとが入力されている。累積加算器１１１では、基準信号ＦＲＥＦの１周期ごとに周波数制御ワードＦＣＷを累積することによって、基準位相情報Ｒｒ［ｋ］が得られる。ここで、［ｋ］は累積加算器１１１を駆動するクロックの第ｋ番目の遷移に対応して出力される信号を意味する。
【０００５】
なお、周波数制御ワードＦＣＷは、基準信号ＦＲＥＦの周波数とデジタル制御発振器１１５の出力信号の所望周波数との比である。すなわち、デジタル制御発振器１１５の出力信号の所望周波数をｆｏｓｃ、基準信号ＦＲＥＦの周波数をｆｒとすると、ｆｏｓｃ＝ＦＣＷ×ｆｒと表される。また、一般的に、ＦＣＷは小数値を含み、ｆｏｓｃはｆｒより高い周波数に設定される。
【０００６】
デジタル制御発振器１１５の出力信号は、正弦波デジタル変換器１２１で、正弦波からデジタルクロック信号ＣＫＶに変換される。カウンタ１１６では、クロック信号ＣＫＶの立ち上がりエッジ（‘０’⇒‘１’のクロック遷移）の数がカウントされ、クロック信号ＣＫＶの立ち上がりエッジに同期して変化するカウント値Ｒｖ［ｉ］が出力される。ここで、［ｉ］はクロック信号ＣＫＶの第ｉ番目の遷移に対応して出力される信号を意味する。ラッチ回路１１７では、このカウント値Ｒｖ［ｉ］が基準信号ＦＲＥＦの１周期ごとにラッチされ、発振信号位相情報Ｒｖ［ｋ］として出力される。
【０００７】
更に、基準信号ＦＲＥＦとクロック信号ＣＫＶとの小さな（クロック信号ＣＫＶの周期以下の分解能の）位相差εをデジタル位相検出器１１８で検出し、基準信号ＦＲＥＦの１周期ごとにラッチ１２０で蓄積し、ε［ｋ］として出力している。
【０００８】
これらの位相情報Ｒｒ［ｋ］、Ｒｖ［ｋ］、ε［ｋ］を位相比較器１１２において加減算することにより基準信号ＦＲＥＦとデジタル制御発振器１１５の出力であるクロック信号ＣＫＶとの位相誤差信号ＰＨＥ［ｋ］が得られる。位相誤差信号ＰＨＥ［ｋ］は、デジタルループフィルタ１１３によって高周波成分が取り除かれ、ゲイン調整器１１４を介して発振器のゲイン調整等の処理が行われた後、発振器１１５に帰還され、発振器１１５の周波数が制御される。
【０００９】
図１８は特許文献２や非特許文献１の図４．１３等に開示されているデジタル位相検出器１１８のブロック図、図１９は図１８の時間デジタル変換器（ＴＤＣ）４０１のブロック図、図２０は図１８に示したデジタル位相検出器１１８で位相差εが算出される仕組みを説明するためのタイミング図である。
【００１０】
図１９によれば、ＴＤＣ４０１はＬ段（Ｌは２以上の自然数）の直列接続された遅延回路５０２と、各遅延回路５０２の出力を入力とするＬ個のラッチ回路５０４と、Ｌ個のラッチ出力Ｑ（０）〜Ｑ（Ｌ−１）を受け取るエッジ検出器とから構成される。
【００１１】
図１９に示すように、１段目の遅延回路５０２に発振器１１５の出力信号から生成されるクロック信号ＣＫＶを入力し、ラッチ回路５０４のクロックに基準信号ＦＲＥＦを用いることで、クロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差に関連した情報をデジタル変換した値Ｑ（０）〜Ｑ（Ｌ−１）が、各ラッチ回路５０４より出力される。図１９のエッジ検出器は、これらの値からクロック信号ＣＫＶの立ち上がりエッジの位相情報（図２０のΔＴｒ）とクロック信号ＣＫＶの立ち下がりエッジの位相情報（図２０のΔＴｆ）とを求めて、図１８の正規化回路（ＮＯＲＭ）４０２に出力する。正規化回路（ＮＯＲＭ）４０２では、ΔＴｆとΔＴｒの値とをもとに、クロック信号ＣＫＶの１周期の時間で正規化された基準信号ＦＲＥＦの立ち上がりエッジとその直後のクロック信号ＣＫＶの立ち上がりエッジとの位相差として「ε」を算出する。具体的には、例えば図２０（ａ）及び図２０（ｂ）に示すように、ΔＴｒ≦ΔＴｆの場合にはε＝１−ΔＴｒ／２（ΔＴｆ−ΔＴｒ）として、ΔＴｒ＞ΔＴｆの場合にはε＝１−ΔＴｒ／２（ΔＴｒ−ΔＴｆ）としてそれぞれ算出される。なお、ΔＴｆ、ΔＴｒの時間分解能は図１９の遅延回路１段分の遅延時間の分解能であるため、位相差εも同じ時間分解能に規定される。
【００１２】
一般的に、発振器１１５の出力信号から生成されるクロック信号ＣＫＶと基準信号ＦＲＥＦとは非同期であるため、クロック信号ＣＫＶの立ち上がりエッジに同期して変化するラッチ回路１１７の入力データＲｖ［ｉ］を基準信号ＦＲＥＦでそのままラッチしようとすると、いわゆるメタステーブル状態が発生する危険がある。例えば、図２２（ａ）のように基準信号ＦＲＥＦとクロック信号ＣＫＶとの各々の立ち上がりエッジとが近接し、ラッチ回路１１７の所要のセットアップタイムやホールドタイム以下にΔＴｒが近づくと、メタステーブル状態が発生しクロック信号ＣＫＶの立ち上がりエッジで変化したデータを基準信号ＦＲＥＦで正しくラッチできない場合が生じる。
【００１３】
そこで、特許文献１や非特許文献１ではこの危険を回避するため、図１７に示すように、基準信号ＦＲＥＦをクロック信号ＣＫＶでラッチすることにより、クロック信号ＣＫＶに同期した基準信号ＦＲＥＦとほぼ同じ周期のクロック信号ＣＫＲをリクロック回路１１９で生成し、このリクロックされたクロック信号ＣＫＲでラッチ回路１１７、累積加算器１１１、ラッチ１２０を駆動するようにしている。
【００１４】
図２１はリクロック回路１１９の内部構成例であり、非特許文献１の図４．２４にも同様の構成が記載されている。図２１において、１１９０は選択部、１１９１〜１１９４はラッチ回路、ＱＰ，ＱＮ，ＱＮＰはラッチ回路１１９１，１１９２，１１９３の各々の出力信号である。
【００１５】
上述したようにクロック信号ＣＫＲは基準信号ＦＲＥＦを発振器１１５の出力信号から生成されるクロック信号ＣＫＶでラッチすることにより生成されるが、クロック信号ＣＫＶの立ち上がりエッジか立ち下がりエッジかのどちらか一方のみで基準信号ＦＲＥＦをラッチしようとすると、リクロックする際にもメタステーブル状態が発生する危険性がある。例えば、基準信号ＦＲＥＦを常にクロック信号ＣＫＶの立ち上がりエッジでラッチしてリクロックしようとすると、図２２（ａ）のように基準信号ＦＲＥＦとクロック信号ＣＫＶの各々の立ち上がりエッジとが近接し、ラッチ回路の所要のセットアップタイムやホールドタイム以下にΔＴｒが近づくと、メタステーブル状態が発生する危険が高まる。一方、基準信号ＦＲＥＦを常にクロック信号ＣＫＶの立ち下がりエッジでラッチしてリクロックしようとすると、図２２（ｂ）のように基準信号ＦＲＥＦの立ち上がりエッジとクロック信号ＣＫＶの立ち下がりエッジとが近接し、ラッチ回路の所要のセットアップタイムやホールドタイム以下にΔＴｆが近づくと、メタステーブル状態が発生する危険が高まる。
【００１６】
これらの危険を回避し常に安定したリクロックを行うために、リクロック回路１１９では、図２１に示すように基準信号ＦＲＥＦをクロック信号ＣＫＶの立ち上がりエッジ、立ち下がりエッジで各々ラッチするラッチ回路１１９１，１１９２を用意し、基準信号ＦＲＥＦとクロック信号ＣＫＶとの位相差εの値に応じてデジタル位相検出器１１８から出力された選択信号ＳＥＬ＿ＥＤＧＥを用いて、メタステーブル状態になりにくい方のクロック信号ＣＫＶのエッジでラッチされた系統の信号を選択し、選択した信号ＣＫを更にクロック信号ＣＫＶの立ち上がりエッジでラッチしてクロック信号ＣＫＲを生成させている。
【００１７】
図２３は、ＦＣＷ＝３．５と設定した場合を例に、ＰＬＬが所望の周波数に収束した状況における基準信号ＦＲＥＦとクロック信号ＣＫＶとのある位相関係時の位相誤差信号ＰＨＥ［ｋ］が出力されるまでの各信号の変化の様子を示したタイミング図である。
【００１８】
図２３において、まず、基準信号ＦＲＥＦの第ｎ番目の立ち上がりエッジ付近の信号変化について説明する。基準信号ＦＲＥＦの第ｎ番目の立ち上がりエッジとその直後のクロック信号ＣＫＶの立ち上がりエッジとの位相差（時間差）はクロック信号ＣＫＶのほぼ１周期近くあり、クロック信号ＣＫＶの１周期時間で正規化した位相差（時間差）ε≒１となる。この場合、基準信号ＦＲＥＦとクロック信号ＣＫＶとの立ち上がりエッジ同士が図のように近接しており、基準信号ＦＲＥＦの立ち上がりエッジとクロック信号ＣＫＶの立ち下がりエッジとの方が離れているので、図２１のリクロック回路の選択部１１９０では信号ＱＮＰ側が選択され、これを更にラッチ回路１１９４でラッチしてクロック信号ＣＫＲが生成される。そして、このクロック信号ＣＫＲの立ち上がりで、図１７のカウンタ１１６の出力Ｒｖ［ｉ］、累積加算器１１１の演算値、デジタル位相検出器１１８の出力εが各々ラッチされて、Ｒｖ［ｋ］、Ｒｒ［ｋ］、ε［ｋ］が出力され、位相比較器１１２より位相誤差ＰＨＥ［ｋ］（＝Ｒｒ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］）が出力される。
【００１９】
上述したようにＦＣＷ＝３．５という設定なので、所望の周波数に収束した状況においては、図２３のように基準信号ＦＲＥＦの１周期内に約３．５周期分のＣＫＶクロックが存在することになる。したがって、基準信号ＦＲＥＦの次の（第ｎ＋１番目の）立ち上がりエッジ付近では、ε≒０．５となる。この場合、基準信号ＦＲＥＦの立ち上がりエッジとクロック信号ＣＫＶの立ち下がりエッジとが近接し、基準信号ＦＲＥＦとクロック信号ＣＫＶの立ち上がりエッジ同士の方が離れた位相関係になるので、図２１のリクロック回路の選択部１１９０では信号ＱＰ側が選択され、これを更にラッチ回路１１９４でラッチしてクロック信号ＣＫＲが生成される。そしてこのクロック信号ＣＫＲの立ち上がりで、図１７のカウンタ１１６の出力Ｒｖ［ｉ］、累積加算器１１１の演算値、デジタル位相検出器１１８の出力εが各々ラッチされて、Ｒｖ［ｋ］、Ｒｒ［ｋ］、ε［ｋ］が出力され、位相比較器１１２より位相誤差ＰＨＥ［ｋ］（＝Ｒｒ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］）が出力される。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】米国特許第６３２６８５１号明細書
【特許文献２】特開２００２−７６８８６号公報
【特許文献３】特開２０１０−２１６８６号公報
【特許文献４】特開２０１０−１１９０７７号公報
【非特許文献】
【００２１】
【非特許文献１】R.B.STASZEWSKI and P.T.BALSARA,"ALL-DIGITAL FREQUENCY SYNTHESIZER IN DEEP-SUBMICRON CMOS", Chap.4, John Wiley and Sons,Inc, 2006
【発明の概要】
【発明が解決しようとする課題】
【００２２】
上述したように、従来のデジタルＰＬＬ周波数シンセサイザ１００では、基準信号ＦＲＥＦを発振器１１５の出力信号から生成されるクロック信号ＣＫＶの立ち上がりエッジと立ち下がりエッジとの両方でラッチして、基準信号ＦＲＥＦとクロック信号ＣＫＶとの位相差に応じてメタステーブル発生の危険の少ない側のラッチ信号を選択してクロック信号ＣＫＲを生成し、クロック信号ＣＫＲでラッチ回路１１７を含め各ブロックのラッチ回路を駆動することにより、クロック信号ＣＫＶと基準信号ＦＲＥＦとの非同期によるラッチ回路１１７におけるメタステーブル状態の発生の危険を回避している。しかしながら、リクロックを安定して行うためには、図２１のように、基準信号ＦＲＥＦに比べて高速なクロック信号ＣＫＶで駆動する複数のラッチ回路１１９１〜１１９４を用いるリクロック回路１１９が必要となる。そのため、従来のデジタルＰＬＬ周波数シンセサイザ１００には、ラッチ回路１１７のメタステーブル状態回避のために、消費電力が増大してしまうという問題がある。
【００２３】
本発明は、かかる点に鑑みてなされたものであり、従来に比べて消費電力が少なく、かつ発振器の出力信号ＣＫＶと基準信号ＦＲＥＦとの非同期によるメタステーブル状態の発生の問題も回避できるデジタルＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明では次のような解決手段を講じた。すなわち、ＰＬＬ周波数シンセサイザは、デジタル制御コードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、発振信号の波数をカウントしてそのカウント値を出力するカウンタ部と、カウント値を基準信号の１周期毎にラッチしてその値を第１の発振信号位相情報として出力する第１のラッチ部と、第１のラッチ部の出力値を推定し、第２の発振信号位相情報として出力する発振信号位相情報推定部と、基準信号と発振信号との間の位相差値をデジタル値として出力するデジタル位相検出器と、位相差値を基準信号の１周期毎にラッチしてその値を位相差情報として出力する第２のラッチ部と、ロック検出信号に応じて第１の発振信号位相情報から第２の発振信号位相情報に出力信号を切り替える選択部と、選択部の出力を基準信号の１周期毎にラッチしてその値を第３の発振信号位相情報として出力する第３のラッチ部と、発振器の発振周波数を設定するための周波数制御ワードを基準信号の１周期毎に累積加算してその値を基準位相情報として出力する累積加算器と、基準位相情報と位相差情報と第３の発振信号位相情報とから位相誤差を算出して位相誤差信号を出力する位相比較器と、位相比較器の出力信号が与えられ、デジタル制御コードを出力する発振周波数制御部とを備えた構成を採る。
【００２５】
これによると、ＰＬＬ周波数シンセサイザは、通常状態（ロック状態）においてメタステーブル状態の発生の危険を抱えた第１のラッチ部の出力を使用しないため、従来のようなリクロック回路を使用せずとも出力信号と基準信号との非同期によるメタステーブル状態の発生の問題を回避できる。また、リクロックのための高速動作するラッチ回路も不要となるため、従来に比べて消費電力の低減も可能である。
【００２６】
また、本発明のＰＬＬ周波数シンセサイザは、通常状態（ロック状態）においては、カウンタの出力を使用しないため、選択部が第２の発振信号位相情報を選択するモードに入った場合、カウンタ動作を停止させてもよい。
【００２７】
これによると、ＰＬＬ周波数シンセサイザは、通常状態（ロック状態）においては高速な発振信号クロックで駆動するカウンタ動作を停止させて、更に消費電力の低減ができる。
【００２８】
あるいは、ＰＬＬ周波数シンセサイザは、デジタル制御コードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、発振信号の波数をカウントしてそのカウント値を出力するカウンタ部と、カウント値を第１のクロック信号を用いて基準信号の１周期毎にラッチし、その値を第１の発振信号位相情報として出力する第１のラッチ部と、基準信号と発振信号との間の位相差値をデジタル値として出力するデジタル位相検出器と、位相差値を基準信号の１周期毎にラッチしてその値を位相差情報として出力する第２のラッチ部と、カウント値を第２のクロック信号を用いてラッチし、そのラッチされた値を第１のクロックで基準信号の１周期毎にラッチした値を第２の発振信号位相情報として出力する第３のラッチ部と、位相差情報に応じて、第１の発振信号位相情報、第２の発振信号位相情報、第２の発振信号位相情報に所定値を加えた値のうちいずれかを選択してその値を第３の発振信号位相情報として出力する選択部と、発振器の発振周波数を設定するための周波数制御ワードを基準信号の１周期毎に累積加算してその値を基準位相情報として出力する累積加算器と、基準位相情報と位相差情報と第３の発振信号位相情報とから位相誤差を算出して位相誤差信号を出力する位相比較器と、位相比較器の出力信号が与えられ、デジタル制御コードを出力する発振周波数制御部とを備えた構成を採る。
【００２９】
これによると、ＰＬＬ周波数シンセサイザは、各々異なるクロックでカウント値をラッチする２つのラッチ回路を用いて、位相差情報に応じて、メタステーブル状態の発生の危険性の少ない側のラッチ出力を選択して用いるため、従来のようなリクロック回路を使用せずとも出力信号と基準信号との非同期によるメタステーブル状態の発生の問題を回避できる。また、リクロックのための高速動作するラッチ回路も不要となるため、従来に比べて消費電力の低減も可能である。
【発明の効果】
【００３０】
本発明によれば、従来に比べて消費電力が少なく、かつ発振器の出力信号から生成されるクロック信号と基準信号との非同期によるメタステーブル状態の発生の問題も回避できるデジタルＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施の形態に係るデジタルＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る発振信号位相情報推定部の概略構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る発振信号位相情報推定の原理を説明するためのタイミング図である。
【図４】本発明の第１の実施の形態に係るラッチ判定回路の概略構成を示すブロック図である。
【図５】図４のラッチ判定回路の動作を説明するためのフロー図である。
【図６】デジタルＰＬＬ周波数シンセサイザの比較例の構成を示すブロック図である。
【図７】本発明の第１の実施の形態等に係るデジタルＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図８】本発明の第１の実施の形態に係るデジタルＰＬＬ周波数シンセサイザの変形例を示すブロック図である。
【図９】本発明の第２の実施の形態に係るデジタルＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１０】図９中の発振信号位相情報選択部の概略構成を示すブロック図である。
【図１１】本発明の第２の実施の形態に係る発振信号位相情報選択部の選択方法を説明するためのタイミング図である。
【図１２】本発明の第２の実施の形態に係るデジタルＰＬＬ周波数シンセサイザの変形例を示すブロック図である。
【図１３】図１２中の発振信号位相情報選択部の概略構成を示すブロック図である。
【図１４】本発明の第２の実施の形態に係る変形例の発振信号位相情報選択部の選択方法を説明するためのタイミング図である。
【図１５】本発明の応用例に係る無線通信機器の概略構成を示すブロック図である。
【図１６】図１５の無線通信機器を搭載したテレビの斜視図である。
【図１７】従来のデジタルＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１８】デジタル位相検出器の概略構成を示すブロック図である。
【図１９】デジタル位相検出器に係る時間デジタル変換器（ＴＤＣ）の概略構成を示すブロック図である。
【図２０】（ａ）及び（ｂ）はデジタル位相検出器で位相差εが算出される仕組みを説明するためのタイミング図である。
【図２１】従来のデジタルＰＬＬ周波数シンセサイザで使用されるリクロック回路の概略構成を示すブロック図である。
【図２２】（ａ）及び（ｂ）は基準信号ＦＲＥＦと発振器出力から生成されるクロック信号ＣＫＶとの位相関係の一例を示すタイミング図である。
【図２３】リクロック回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、従来と同一の構成要素には同一の符号を付し、その説明は背景技術の項で説明したことと重複するので極力省略する。
【００３３】
《第１の実施の形態》
図１は、本発明の第１の実施の形態に係るデジタルＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図１において、デジタルＰＬＬ周波数シンセサイザ１０１は、従来のデジタルＰＬＬ周波数シンセサイザ１００と同じく、累積加算器１１１、位相比較器１１２、デジタルループフィルタ１１３、ゲイン調整器１１４、デジタル制御発振器１１５、正弦波デジタル変換器１２１、ラッチ回路１１７、時間／デジタル変換器１１８を有するが、従来用いられてきたリクロック回路を有さない。また、デジタルＰＬＬ周波数シンセサイザ１０１は、イネーブル端子付のカウンタ１０と、選択部１２と、ラッチ回路１３と、発振信号位相情報推定部２０とを更に有する。
【００３４】
図１に示すように、従来と異なりデジタルＰＬＬ周波数シンセサイザ１０１は、リクロックせずに基準信号ＦＲＥＦそのものを、累積加算器１１１と、ラッチ回路１１７，１３と、発振信号位相情報推定部２０との駆動クロックとして用いる。したがって、ラッチ回路１１７では、発振器１１５の出力信号から生成されるクロック信号ＣＫＶと基準信号ＦＲＥＦとの非同期によるメタステーブル状態が発生する危険が残る。そのため、メタステーブル状態が発生した場合には、ラッチ回路１１７は、誤った値を第１の発振信号位相情報として出力する可能性がある。ただし、メタステーブル状態は、図２２（ａ）のように、クロック信号ＣＫＶの立ち上がりエッジと基準信号ＦＲＥＦの立ち上がりエッジとが近接し、その間の時間差ΔＴｒがラッチ回路１１７の所要のセットアップタイムやホールドタイム以下になる場合に生じるものである。一般的には、図２２（ａ）のΔＴｒがラッチ回路のセットアップタイムやホールドタイム以下となるケースはそうならないケース、すなわちΔＴｒがラッチ回路のセットアップタイムやホールドタイムより大きいケースに比べて少ない。そのため、ラッチ回路１１７が誤った値を出力する頻度は、正しい値を出力する頻度に比べ一般的に低い。
【００３５】
図２は、発振信号位相情報推定部２０の構成例を示すブロック図である。図２において、２０１はラッチ回路、２０２，２０３，２０５は減算器、２０４は丸め回路、２０６は加算器である。図２の発振信号位相情報推定部２０は、基準信号ＦＲＥＦの第ｋ＋１番目の遷移（立ち上がりエッジ）とその直後のクロック信号ＣＫＶの立ち上がりエッジとのクロック信号ＣＫＶの１周期時間で正規化した位相差（時間差）ε［ｋ＋１］と、基準信号ＦＲＥＦの１周期前の第ｋ番目の位相差ε［ｋ］との差（ε［ｋ］−ε［ｋ＋１］）を減算器２０２で算出し、その算出値から更にＦＣＷの小数部の値ＦＣＷＦを減算器２０３で減じた後、その値を丸め回路２０４で丸めて０又は１の値を減算器２０５に出力し、その入力値を減算器２０５でＦＣＷの整数部の値ＦＣＷＩから減じた後、その値をラッチ回路１３の出力に加算器２０６にて加算した値Ｒｖ＿ｅｓｔ［ｋ＋１］を、基準信号ＦＲＥＦの第ｋ＋１番目の立ち上がりエッジでラッチ回路１１７にて正しくラッチした場合の値と推定し、その値を第２の発振信号位相情報として出力する。
【００３６】
選択部１２は、図示しない外部のロック検出器においてＰＬＬが所定の安定状態（例えばＰＬＬが所望の周波数に収束した状態）であるか否かを判定した結果として出力されるロック検出信号ＬＤを利用して、ＰＬＬが安定状態となり所定時間経過するまでは、ラッチ回路１１７の出力すなわち第１の発振信号位相情報Ｒｖを選択し、ＰＬＬが安定状態になって所定時間経過した場合には発振信号位相情報推定部２０の出力すなわち第２の発振信号位相情報Ｒｖ＿ｅｓｔを選択して、ラッチ回路１３に出力する。そして、ラッチ回路１３はその選択された信号をラッチして、位相比較器１１２と発振信号位相情報推定部２０に出力する。したがって、基準信号ＦＲＥＦの第ｋ＋１番目の遷移においてラッチ回路１３に選択信号Ｒｖ［ｋ＋１］（又はＲｖ＿ｅｓｔ［ｋ＋１］）が入力された時点におけるラッチ回路１３の出力は、それより基準信号ＦＲＥＦの１周期前のラッチ回路１１７（又は発振信号位相情報推定部２０）の出力Ｒｖ［ｋ］（又はＲｖ＿ｅｓｔ［ｋ）である。
【００３７】
図３は、上述のようにして基準信号ＦＲＥＦの第ｋ＋１番目の立ち上がりエッジでラッチ回路１１７を正しくラッチした場合のカウンタ値Ｒｖ［ｋ＋１］を推定できることを説明するために、ＦＣＷ＝２．５と設定した場合を例に、ＰＬＬが所望の周波数に収束した状況における基準信号ＦＲＥＦとクロック信号ＣＫＶとのある位相関係時の位相差εや発振信号位相情報ＲｖやＲｖ＿ｅｓｔ等の変化の様子を示したタイミング図である。
【００３８】
図１のカウンタ１０はクロック信号ＣＫＶの立ち上がりエッジで駆動されカウント値をアップさせる。したがって、基準信号ＦＲＥＦの１周期ごとのカウント値の増分はその基準信号ＦＲＥＦの１周期の区間内に存在するクロック信号ＣＫＶの立ち上がりエッジの数に相当する。ＰＬＬが所望の周波数に収束した状況においては基準信号ＦＲＥＦの１周期ごとの各区間におけるクロック信号ＣＫＶの立ち上がりエッジの数はＦＣＷの整数部の値（ＦＣＷＩ）をＮと表すと図３に示すようにＮかＮ＋１となる。上述のようにＦＣＷ＝２．５と設定されているため、図３ではＮ＝２である。
【００３９】
図３において基準信号ＦＲＥＦの第ｍ番目の立ち上がりエッジから第ｍ＋１番目の立ち上がりエッジまでの区間を区間ｍと表すことにする。また、区間ｍから区間ｍ＋４までのラッチ回路１１７の出力Ｒｖ［ｋ＋１］を各々Ａ０，Ａ１，Ａ２，Ａ３，Ａ４と表す。区間ｍにおけるカウント値の増分Ｎ＋１がラッチ回路１１７において第ｍ＋１番目の基準信号ＦＲＥＦの立ち上がりエッジでラッチされるため、第ｍ＋１番目の基準信号ＦＲＥＦの立ち上がり直後のラッチ回路１１７の出力Ａ１はＡ０＋Ｎ＋１となる。同様にして、図３に示すように、第ｍ＋ｎ番目（ｎ＝２，３，・・・）の基準信号ＦＲＥＦの立ち上がり直後のラッチ回路１１７の出力ＡｎはＡｎ−１＋（区間ｍ＋ｎ−１におけるカウント値の増分）となる。また、図１の選択部１２がラッチ回路１１７の出力を選択している状態におけるラッチ回路１３の出力Ｒｖ［ｋ］は、ラッチ回路１１７とラッチ回路１３とが同じ基準信号ＦＲＥＦで同期して駆動されているので、図３に示すようにラッチ回路１１７の出力を基準信号ＦＲＥＦの１周期遅らせたものになる。
【００４０】
次に、ＰＬＬが収束した状態における基準信号ＦＲＥＦの立ち上がりエッジとその直後のクロック信号ＣＫＶの立ち上がりエッジとの位相差εの変動とＦＣＷとの関係について説明する。なお、図３に示すように、基準信号ＦＲＥＦの立ち上がりエッジとその直前のクロック信号ＣＫＶの立ち上がりエッジとの時間差をΔＴｒ、クロック信号ＣＫＶの１周期の時間をＴｖとし、基準信号ＦＲＥＦの立ち上がりエッジとその直後のクロック信号ＣＫＶの立ち上がりエッジとの位相差εを（Ｔｖ−ΔＴｒ）／Ｔｖと定義する。また、ＦＣＷの整数部をＦＣＷＩ、小数部をＦＣＷＦと表す。図３の例ではＦＣＷ＝２．５としているので、ＦＣＷＩ＝２、ＦＣＷＦ＝０．５である。
【００４１】
ＰＬＬが所望の周波数に収束した状態においては、基準信号ＦＲＥＦの１周期あたりにほぼＦＣＷ個のクロック信号ＣＫＶが存在する。したがってＦＣＷ＝２．５とした場合、ほぼ２．５個のクロック信号ＣＫＶが存在するので、図３に示すように、第ｍ番目の基準信号ＦＲＥＦの立ち上がりエッジに対応した位相差ε［ｍ＋１］が約０．３だった場合、次の第ｍ＋１番目の基準信号ＦＲＥＦの立ち上がりエッジに対応した位相差ε［ｍ＋２］は、前回の位相差からほぼＦＣＷＦ（＝０．５）分だけ位相差が変化し、約０．８となる。
【００４２】
図３で具体例を示した位相差εの変化とＦＣＷＦとの関係を一般式で表すと、
ε［ｋ＋１］≒ｍｏｄ（ε［ｋ］−ＦＣＷＦ，１）          …（１）
と表される。ここで、ｍｏｄ（Ａ，１）はモジュロ演算（Ａを１で割った余り）を意味する。例えば、Ａ＝０．３ならｍｏｄ（Ａ，１）＝０．３、Ａ＝−０．２ならｍｏｄ（Ａ，１）＝１−０．２＝０．８である。よって、ε［ｋ＋１］は、
ε［ｋ＋１］≒ε［ｋ］−ＦＣＷＦ（ε［ｋ］−ＦＣＷＦ≧０の時）        …（２）
ε［ｋ＋１］≒１＋（ε［ｋ］−ＦＣＷＦ）（ε［ｋ］−ＦＣＷＦ＜０の時）…（３）
と表される。
【００４３】
図２のラッチ回路２０１の入力ε［ｋ＋１］を出力ε［ｋ］から差し引いた値をΔε［ｋ］とすると、式（１）より、
Δε［ｋ］＝ε［ｋ］−ε［ｋ＋１］
≒ε［ｋ］−ｍｏｄ（ε［ｋ］−ＦＣＷＦ，１）  …（４）
と表される。
【００４４】
次に、カウンタ１０のカウント値の増分（すなわち、基準信号ＦＲＥＦの１区間内に入るクロック信号ＣＫＶの立ち上がりエッジの数）と、εの変動との関係について説明する。
【００４５】
図３の第ｍ番目と第ｍ＋１番目との基準信号ＦＲＥＦの立ち上がりエッジにおける位相差εの値の変動（約０．３⇒約０．８）と、区間ｍにおけるカウンタ１０のカウント値の増分との関係を見ればわかるように、基準信号ＦＲＥＦのある区間ｋにおけるカウンタ１０のカウント値の増分がＦＣＷＩ＋１となる場合、Δεは負の値を示す。これは言い換えると、Δεの式（４）において、モジュロ演算値がε［ｋ］より大きくなることを意味する。したがって、カウンタ１０のカウント値の増分がＦＣＷＩ＋１となる場合、ε［ｋ］−ＦＣＷＦ＜０なので、式（３）から、式（４）は、
Δε［ｋ］≒ε［ｋ］−｛１＋（ε［ｋ］−ＦＣＷＦ）｝    …（５）
と表される。
【００４６】
一方、図３の第ｍ＋１番目と第ｍ＋２番目との基準信号ＦＲＥＦの立ち上がりエッジにおける位相差εの値の変動（約０．８  ⇒  約０．３）と、区間ｍ＋１におけるカウンタ１０のカウント値の増分との関係を見ればわかるように、基準信号ＦＲＥＦのある区間ｋにおけるカウンタ１０のカウント値の増分がＦＣＷＩとなる場合、Δεは０以上の値を示す。これは言い換えると、Δεの式（４）において、モジュロ演算値がε［ｋ］以下であることを意味する。したがって、カウンタ１０のカウント値の増分がＦＣＷＩとなる場合、式（２）から、式（４）は、
Δε［ｋ］≒ε［ｋ］−（ε［ｋ］−ＦＣＷＦ）            …（６）
と表される。
【００４７】
したがって、キャリーＣ（Ｃ＝０又は１）を用いて、第ｋ＋１番目の基準信号ＦＲＥＦの立ち上がりエッジでラッチされるラッチ回路１１７の正しいカウント値Ｒｖ［ｋ＋１］を、
Ｒｖ［ｋ＋１］＝Ｒｖ［ｋ］＋ＦＣＷＩ＋Ｃ                …（７）
と表すと、Ｃ＝１の時、式（５）より、
Δε［ｋ］−ＦＣＷＦ≒−１                              …（８）
Ｃ＝０の時、式（６）より、
Δε［ｋ］−ＦＣＷＦ≒０                                …（９）
と表される。
【００４８】
式（８）より、Ｃ＝１の時は、Δε［ｋ］−ＦＣＷＦを丸めた値Ｒｏｕｎｄ（Δε［ｋ］−ＦＣＷＦ）が−１となる。また、式（９）より、Ｃ＝０の時は、Δε［ｋ］−ＦＣＷＦを丸めた値Ｒｏｕｎｄ（Δε［ｋ］−ＦＣＷＦ）が０となる。したがって、キャリーＣの値は、常に、
Ｃ＝−Ｒｏｕｎｄ（Δε［ｋ］−ＦＣＷＦ）                …（１０）
と表される。よって、式（７）、式（１０）より、
Ｒｖ［ｋ＋１］＝Ｒｖ［ｋ］＋ＦＣＷＩ−Ｒｏｕｎｄ（Δε［ｋ］−ＦＣＷＦ）
…（１１）
という関係が成立する。
【００４９】
本発明の第１の実施の形態に係るデジタルＰＬＬ周波数シンセサイザは、ラッチ回路１１７の前回の出力値Ｒｖ［ｋ］が正しければ、今回の出力値Ｒｖ［ｋ＋１］の正しい値と、前回の出力値Ｒｖ［ｋ］と、前回と今回との位相差の変動Δε［ｋ］と、ＦＣＷとの間に上述した式（１１）の関係が成立することを導き出し、図１、図２に示したラッチ回路１１７と、選択部１２と、ラッチ回路１３と、発振信号位相情報推定部２０とを用いて、式（１１）によりラッチ回路１１７の正しくラッチされた時のカウント値を推定する機能を付加したものである。
【００５０】
なお、本実施の形態では、式（７）のキャリーＣの値に応じて、ΔεとＦＣＷＦとの間に式（８）又は式（９）の関係が成立することから、式（１０）のように、丸めを用いてΔεとＦＣＷＦでキャリーＣを決定した。すなわち、Δε［ｋ］−ＦＣＷＦ≦−０．５ならばＣ＝１、Δε［ｋ］−ＦＣＷＦ＞−０．５ならばＣ＝０というように式（７）のキャリーＣを決定したが、キャリーＣの決定方法はもちろんこれに限らない。例えば、基本的なΔεの変動量（以下、Δεの基準値）はＦＣＷＦであるが、図１８のＴＤＣ４０１の時間分解能やデジタル制御発振器１１５自体の位相雑音特性等から推測されるΔεの基準値からの誤差がＥ（Ｅ＞０）とすると、すなわち、ＦＣＷＦ−Ｅ＜Δε＜ＦＣＷＦ＋Ｅと想定できる場合には、Δε［ｋ］−ＦＣＷＦ≧−ＥならばＣ＝０、それ以外の場合はＣ＝１とする等、比較回路を用いて、Δε［ｋ］−ＦＣＷＦを所定値と比較して、キャリーＣを決定することができる。
【００５１】
前述したように、ラッチ回路１１７には、発振器１１５の出力信号から生成されるクロック信号ＣＫＶと基準信号ＦＲＥＦとの非同期によるメタステーブル状態が発生する危険が残るため、ラッチ回路１１７の前回の出力値Ｒｖ［ｋ］が常に正しい値であるとは限らない。そのため、前回の出力値Ｒｖ［ｋ］が誤りだった場合、それを用いた推定値も当然誤りとなり、発振信号位相情報推定部２０は誤った推定値を出力してしまうことになる。しかしながら、これも前述したように、メタステーブル状態は、図２２（ａ）のように、クロック信号ＣＫＶの立ち上がりエッジと基準信号ＦＲＥＦの立ち上がりエッジとが近接し、その間の時間差ΔＴｒがラッチ回路１１７の所要のセットアップタイムやホールドタイム以下になる場合に生じるものである。ラッチ回路の性能にもよるが、一般的には、図２２（ａ）のΔＴｒがラッチ回路のセットアップタイムやホールドタイム以下となるケースは、そうならないケース、すなわちΔＴｒがラッチ回路のセットアップタイムやホールドタイムより大きいケースに比べて少ない。そのため、ラッチ回路１１７が誤った値を出力する頻度は、正しい値を出力する頻度に比べ一般的に低い。少なくとも、ラッチ回路１１７は、常に誤った出力値を出すことはなく、あるタイミングでは必ず正しい値を出力する。
【００５２】
一度、ラッチ回路１１７の正しい出力値Ｒｖ［ｋ］から式（１１）より、今回のラッチ回路１１７の正しい出力値を推定して、正しい推定結果Ｒｖ＿ｅｓｔ［ｋ＋１］を生成して、その推定結果を、次回の第ｋ＋２番目の基準信号ＦＲＥＦの遷移におけるラッチ回路１１７の出力値Ｒｖ［ｋ＋１］に代えて使用するようにすることにより、第ｋ番目の基準信号ＦＲＥＦの遷移以降は常に正しい発振信号位相情報を位相比較器１１２に出力できる。
【００５３】
そこで、本発明の第１の実施の形態に係るデジタルＰＬＬ周波数シンセサイザは、前回の出力値Ｒｖ［ｋ］が正しいかどうかの判定を、ロック検出信号ＬＤを用いて行う。
【００５４】
ラッチ回路１１７の出力Ｒｖ［ｋ］が誤った値であり、その値が選択部１２で選択されている場合、発振信号位相情報を位相比較器１１２に出力してしまうので、所望の周波数精度の仕様にもよるが、ある程度所望の周波数精度が厳しければ、ＰＬＬは所望の周波数精度に収束しないと考えられる。それ故、ロック検出の条件としては、例えば、発振周波数が所望の周波数精度に所定時間以上収束していることを条件とすればよい。そして上記条件が満たされている場合にロック検出信号ＬＤを図示しないロック検出部から出力（ＬＤの値を１から０に変更）し、選択部１２はロック検出信号ＬＤが入力された（ＬＤ値が０となった）直後（又はＬＤ値が０の期間が所定時間継続した後）、ラッチ回路１３に出力する信号をラッチ回路１１７の出力信号から発振信号位相情報推定部２０の出力信号に切り替えればよい。
【００５５】
このようにして、本発明のデジタルＰＬＬ周波数シンセサイザは、通常状態（ロック状態）においてメタステーブル状態の発生の危険を抱えたラッチ回路１１７の出力を使用しないため、従来のようなリクロック回路を使用せずとも出力信号ＣＫＶと基準信号ＦＲＥＦとの非同期によるメタステーブル状態の発生の問題を回避できる。また、リクロックのための高速動作するラッチ回路も不要となるため、従来に比べて消費電力の低減も可能である。
【００５６】
また、選択部１２がその出力信号をラッチ回路１１７の出力信号から発振信号位相情報推定部２０の出力信号に切り替えた後は、それまで使用してきたカウンタ１０は不要となるので、ロック検出信号ＬＤあるいはそれに関連した信号をカウンタ１０のイネーブル信号として用いて、選択部１２の出力信号の切り替えタイミングに応じて、カウンタ動作を停止させてもよい。
【００５７】
このように、高速なクロック信号ＣＫＶで動作するカウンタ１０を停止させることにより、従来のデジタルＰＬＬ周波数シンセサイザに比べて、更に消費電力の低減が可能となる。
【００５８】
また、上述の説明では、ロック検出の条件を、発振周波数が所望の周波数精度に所定時間以上収束していることとし、この条件を選択部１２における信号切り替え条件として用いたが、選択部１２における信号切り替えに使用するロック検出の条件はこれに限らず、例えば、ラッチ回路１１７の出力Ｒｖの変動が所定の範囲内に所定時間以上収束していることとしてもよい。例えば、図３等を用いて説明したようにＰＬＬが所望の発振周波数精度に収束した状態において、Ｒｖの変動（ラッチ回路１１７の出力値の増分）は、ＦＣＷＩかＦＣＷＩ＋１かのどちらかの値を取る。つまり、キャリーＣは０又は１である。そのため、これらの値以外のＲｖの変動があった場合、前回又は今回の少なくともどちらか一方の出力Ｒｖの値は誤りであると判断できる。逆にＲｖの変動がＦＣＷＩかＦＣＷＩ＋１かのどちらかであれば、前回の出力Ｒｖの値は正しい可能性が高い。そこで、例えば、ラッチ回路１１７の出力Ｒｖの変動がＦＣＷＩかＦＣＷＩ＋１かのどちらかである区間が所定時間（例えば、基準信号ＦＲＥＦの１２８周期）継続した場合に、ロック検出信号ＬＤを図示しないロック検出部から出力（例えばＬＤの値を１から０に変更）するようにしてもよい。
【００５９】
あるいはまた、ロック検出の条件を、例えば、ラッチ回路１１７の出力Ｒｖ［ｋ＋１］と発振信号位相情報推定部２０の出力Ｒｖ＿ｅｓｔ［ｋ＋１］とを比較して値が一致した場合（あるいは一致状態が、所定時間継続した場合）に、ロック検出信号ＬＤを図示しないロック検出部から出力（例えばＬＤの値を１から０に変更）するようにしてもよい。
【００６０】
ＰＬＬ周波数シンセサイザの所望の周波数精度の仕様が甘い場合には、ラッチ回路１１７の出力Ｒｖが誤っていても所望の周波数精度を満足してしまうことがある。したがって、このようにＰＬＬ周波数シンセサイザの所望の周波数精度の仕様が甘い場合には、上述した例のように、ラッチ回路１１７の出力Ｒｖの値をロック検出条件として用いることが望ましい。
【００６１】
なお、上述した例のように、ラッチ回路１１７の出力Ｒｖの値をロック検出条件として用いた場合には、選択部１２の出力信号の切り替えタイミングに応じて、常時カウンタ１０を停止してしまうと、何らかの突発的な外乱ノイズ等でＰＬＬの発振周波数が所望値から外れてしまった場合でもロック検出信号ＬＤが出力されたままになってしまう。
【００６２】
そのため、ラッチ回路１１７の出力Ｒｖの値をロック検出条件として用いる場合には、選択部１２の出力信号の切り替えタイミングに応じて、カウンタ１０を停止させた後、カウンタ１０を間欠的に動作させ、ＰＬＬの収束状態を確認するようにすればよい。
【００６３】
あるいは、上述のように、ラッチ回路１１７の出力Ｒｖの値を用いたロック検出条件を第１のロック検出条件とし、発振周波数が所望の周波数精度に所定時間以上収束していることを第２のロック検出の条件とし、これら２つのロック検出条件を同時に満たす場合のみロック検出信号ＬＤを選択部１２やカウンタ１０に出力（例えばＬＤの値を１から０に変更）するようにして、ロック検出信号ＬＤがロック状態（値０）を示している間はカウンタ１０を常時停止するようにしてもよい。
【００６４】
例えば、図４のように、ラッチ回路１１７の出力Ｒｖ［ｋ＋１］をラッチ回路１１７と同じく基準信号ＦＲＥＦでラッチしてＲｖ［ｋ］を生成し、Ｒｖ［ｋ＋１］とＲｖ［ｋ］との差に位相情報推定部２０内の丸め回路２０４の出力を加えた信号ΔＲｖを生成し、ΔＲｖとＦＣＷＩとの差を示す信号Ｒｖ＿ＮＧを出力するラッチ判定回路２２０を設け、図５のフローに従って、選択部１２における信号切り替えに使用するロック検出信号ＬＤを切り替えてもよい。
【００６５】
第ｋ番目とｋ＋１番目の基準信号ＦＲＥＦの立ち上がりエッジにおけるラッチ回路１１７の出力Ｒｖ［ｋ］、Ｒｖ［ｋ＋１］が正常な値である場合、式（１１）より、
Ｒｖ［ｋ＋１］−Ｒｖ［ｋ］＋Ｒｏｕｎｄ（Δε［ｋ］−ＦＣＷＦ）＝ＦＣＷＩ
…（１２）
という関係が成立する。したがって、ラッチ判定回路２２０の出力Ｒｖ＿ＮＧが０ならば、発振信号位相情報推定部２０で推定に使用されたＲｖ［ｋ］の値は正しく、推定値Ｒｖ＿ｅｓｔ［ｋ＋１］も正しい値となる。
【００６６】
そこで、Ｒｖ＿ＮＧが０であることを第１のロック検出条件として、図５のフローに示すように、まず初期状態として、第１のロック検出信号ＬＤを１とし（Ｓ１）、Ｒｖ＿ＮＧが０か否かを判定し（Ｓ２）、０ならばＬＤを１から０として選択部１２の出力をラッチ回路１１７側から発振信号位相情報推定部２０側に切り替える（Ｓ３）。それにあわせてカウンタ１０の動作を停止させる。そして、通常良く用いられるロック条件（例えば、発振周波数が所望の周波数精度に所定時間以上収束していること）を第２のロック検出条件として、第２のロック検出条件に対応する第２のロック検出信号ＮＬＤがロック状態からロック外れの状態に切り替わった否かを常時判定し（Ｓ４）、第２のロック検出条件が外れた場合、第１のロック検出信号ＬＤを１（Ｓ１）として、カウンタ１０の動作を再開させ、Ｒｖ＿ＮＧが０か否かの判定をＲｖ＿ＮＧが０になるまで繰り返す（Ｓ２）。
【００６７】
このように、ロック検出条件に関しては、様々なバリエーションが適用可能である。一例として、ラッチ回路１１７の出力Ｒｖの変動がＦＣＷＩかＦＣＷＩ＋１かのどちらかである区間が所定時間（基準信号ＦＲＥＦの１２８周期）継続した場合に、ロック検出信号ＬＤを出力するようにした場合のデジタルＰＬＬ周波数シンセサイザ１０１の動作のシミュレーション結果（位相雑音特性）を、図７に示す（図７の(3)）。なお、図７には比較のために、従来のデジタルＰＬＬ周波数シンセサイザ１００の動作のシミュレーション結果（図７の(1)）と、図６に示したデジタルＰＬＬ周波数シンセサイザ９９のように、従来のリクロック回路１１９や本実施の形態の発振信号位相情報推定部２０を設けずに、単純にラッチ回路１１７を基準信号ＦＲＥＦで駆動させた場合の動作のシミュレーション結果結果（図７の(2)）を併せて示している。また、図７のシミュレーション結果(2)(3)では、ラッチ回路１１７におけるメタステーブル状態の発生による出力Ｒｖの値の誤りを、位相差εが０．０１以下か０．９９以上の場合に１／２の確率でＲｖの正しい出力値から１小さい値を出力するようにして、擬似的に付加させている。単純にラッチ回路１１７を基準信号ＦＲＥＦで駆動させた場合（図７の(2)）には、メタステーブル状態による誤差発生により位相雑音特性が大幅に劣化してしまうが、本実施の形態のデジタルＰＬＬ周波数シンセサイザ１０１では、ラッチ回路１１７でメタステーブル状態による誤差が時々生じたとしても、問題なく従来のリクロック回路１１９を用いたデジタルＰＬＬ周波数シンセサイザ１００と同等の位相雑音特性を示す。
【００６８】
なお、上述した第１の実施形態のデジタルＰＬＬ周波数シンセサイザ１０１では、デジタル位相検出器１１８の出力信号である位相差εをラッチする回路は、発振信号位相情報推定部２０内のラッチ回路２０１（図１７における従来のラッチ回路１２０に相当）のみであるが、ラッチ回路の段数はこれに限らず、位相比較器１１２に入力される位相差εと発振信号位相情報Ｒｖ（又はＲｖ＿ｅｓｔ）とのタイミング関係が図３と同様に取れていればよい。
【００６９】
例えば、図８のデジタルＰＬＬ周波数シンセサイザ１０１２におけるラッチ回路２０２，２０３のように、図１のデジタル位相検出器１１８−発振信号位相情報推定部２０間のパスと、ラッチ回路１１７−選択部１２間のパスとに、複数のラッチ回路を同じ数だけ挿入してもよい。
【００７０】
《第２の実施の形態》
図９は、本発明の第２の実施の形態に係るデジタルＰＬＬ周波数シンセサイザ１０２の概略構成を示すブロック図である。図９において、デジタルＰＬＬ周波数シンセサイザ１０２は、第１の実施の形態のデジタルＰＬＬ周波数シンセサイザ１０１と同じく、従来用いられてきたリクロック回路を有さない。また、第１の実施の形態のデジタルＰＬＬ周波数シンセサイザ１０１のイネーブル端子付のカウンタ１０に代えて従来と同じカウンタ１１６を用いる。また、第１の実施の形態のデジタルＰＬＬ周波数シンセサイザ１０１の選択部１２と、ラッチ回路１３と、発振信号位相情報推定部２０とに代えて発振信号位相情報選択部７０を有する。
【００７１】
図１０は、発振信号位相情報選択部７０の構成例を示すブロック図である。図１０に示すように発振信号位相情報選択部７０は、カウンタ１１６から出力された発振信号位相情報Ｒｖ［ｉ］を発振器１１５の出力信号から生成されるクロック信号ＣＫＶの立ち下がりエッジでラッチするラッチ回路８０１と、基準信号ＦＲＥＦで入力信号をラッチする複数のラッチ回路８０２〜８０７と、加算器８１と、選択部８０とを有する。
【００７２】
発振信号位相情報選択部７０は、ラッチ回路８０１の出力Ｒｖ＿ｉ［ｉ］をラッチ回路８０２とラッチ回路８０４とにより基準信号ＦＲＥＦで２回ラッチした後、ラッチ回路８０４の出力Ｒｖ２を加算器８１と選択部８０とに入力する。加算器８１はＲｖ２に１を加えた値Ｒｖ３を選択部８０に出力する。また、一方、発振信号位相情報Ｒｖ［ｉ］をラッチ回路８０３とラッチ回路８０５とにより基準信号ＦＲＥＦで２回ラッチした後、ラッチ回路８０５の出力Ｒｖ１を選択部８０に入力する。ここで、ラッチ回路８０２の出力をＲｖ［ｋ＋２］ａとし、ラッチ回路８０３の出力をＲｖ［ｋ＋２］ｂとする。
【００７３】
従来の課題でも述べたように、クロック信号ＣＫＶと基準信号ＦＲＥＦとは非同期であるため、ラッチ回路８０２及びラッチ回路８０３においては、メタステーブル状態が発生する危険があり、発生した場合には誤った値を出力してしまう場合がある。ただし、ラッチ回路８０２に入力されるデータの変化はラッチ回路８０３に入力されるデータの変化よりクロック信号ＣＫＶの半周期分遅れるため、ラッチ回路８０２とラッチ回路８０３とが同時にメタステーブル状態になることは通常ない。そこで、選択部８０は、クロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差ε［ｋ＋１］の値に応じて、メタステーブル状態の発生の危険が低い入力データをＲｖ１、Ｒｖ２、Ｒｖ３のうちから選択して発振信号位相情報Ｒｖ［ｋ＋１］をラッチ回路８０６に出力する。ラッチ回路８０６は基準信号ＦＲＥＦで発振信号位相情報Ｒｖ［ｋ＋１］をラッチして発振信号位相情報Ｒｖ［ｋ］を出力する。
【００７４】
図１１は、上述のように発振信号位相情報選択部７０において位相差εに応じてＲｖ１、Ｒｖ２、Ｒｖ３のうちから選択することにより、常に正しい発振信号位相情報Ｒｖ［ｋ＋１］を生成できることを説明するための図である。
【００７５】
図１１の基準信号ＦＲＥＦ（ケース１）のように、クロック信号ＣＫＶと基準信号ＦＲＥＦとの立ち上がりエッジの間隔がラッチ回路のセットアップタイムやホールドタイムの規定を十分満たす程度に離れている場合には、ラッチ回路８０３ではメタステーブル状態が発生する危険はなく、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ１を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。
【００７６】
また、図１１の基準信号ＦＲＥＦ（ケース２）や基準信号ＦＲＥＦ（ケース３）のように、クロック信号ＣＫＶと基準信号ＦＲＥＦとの立ち上がりエッジの間隔がラッチ回路のセットアップタイムやホールドタイムの規定を満たせない程近接している場合には、クロック信号ＣＫＶの立ち上がりエッジで変化するデータＲｖ［ｉ］を所定の時間ΔＴ（ここではクロック信号ＣＫＶの半周期分）遅延させた入力データをラッチするラッチ回路８０２ではメタステーブル状態が発生する危険はない。ただし、図１１の基準信号ＦＲＥＦ（ケース２）のように、位相差εがΔＴをクロック信号ＣＫＶの１周期の時間で割って正規化した値より大きい場合には、データを遅延させたことにより本来ラッチされるべき値Ｒｖ［ｉ］ではなく１少ない値がラッチされることになる。したがって、図１１の基準信号ＦＲＥＦ（ケース２）のような場合は、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ２に１を加えた値、すなわちＲｖ３を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。また、図１１の基準信号ＦＲＥＦ（ケース３）のように、位相差εがΔＴをクロック信号ＣＫＶの１周期の時間で割って正規化した値より小さい場合には、遅延させたデータをラッチしても本来ラッチされるべき値Ｒｖ［ｉ］がラッチされることになる。図１１の基準信号ＦＲＥＦ（ケース３）のような場合は、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ２を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。
【００７７】
例えば、本実施の形態のようにΔＴをクロック信号ＣＫＶの半周期とした場合、０≦ε＜０．２５ならばＲｖ２を選択、０．２５≦ε＜０．７５ならばＲｖ１を選択、０．７５≦ε＜１ならばＲｖ３を選択とすれば、ラッチ回路のセットアップタイムやホールドタイムの規定値を最大限に緩めることができる。
【００７８】
なお、選択部８０のεの値に応じた発振信号位相情報（Ｒｖ１、Ｒｖ２、Ｒｖ３）の選択は、上記値に限るものではなく、ラッチ回路のセットアップタイムやホールドタイムの規定値を満足する限り柔軟に定めることができる。
【００７９】
また、本実施の形態では、発振信号位相情報Ｒｖ［ｉ］の遅延時間ΔＴをクロック信号ＣＫＶの半周期として、発振信号位相情報Ｒｖ［ｉ］をクロック信号ＣＫＶの立ち下がりエッジでラッチすることにより半周期分遅延させたが、遅延時間ΔＴはこれに限るものではない。例えば、ラッチ回路のセットアップタイムやホールドタイムの規定値がクロック信号ＣＫＶの１周期の時間Ｔｖの１／１０だとすると、ΔＴをＴｖの２／１０より大きい値、例えばＴｖの３／１０程度の時間となるように遅延回路を用いてクロック信号ＣＫＶを遅延させたクロックでラッチ回路８０１をラッチすればよい。また、その場合、選択部８０のεの値に応じた発振信号位相情報（Ｒｖ１、Ｒｖ２、Ｒｖ３）の選択は、０≦ε＜閾値１ならばＲｖ２を選択、閾値１≦ε＜閾値２ならばＲｖ１を選択、閾値２≦ε＜１ならばＲｖ３を選択とした場合に、閾値１を０．１より大きく０．２未満の値（例えば０．１５）、閾値２を０．８より大きく０．９未満の値（例えば０．８５）とすればよい。
【００８０】
このように、本発明の実施の形態においては、基準信号ＦＲＥＦに比べ高速なクロック信号ＣＫＶで駆動するラッチ回路を多数必要とする従来のリクロック回路１１９に代えて、低速な基準信号ＦＲＥＦで駆動するラッチ回路を複数用いた発振信号位相情報選択部７０を用いて、メタステーブル状態の発生による発振信号位相情報Ｒｖ［ｋ］の誤り発生を回避でき、かつ、従来に比べリクロックのための高速動作するラッチ回路の数も少なくできるので、従来に比べて消費電力の低減も可能である。
【００８１】
《変形例》
図１２は、本発明の第２の実施の形態に係るデジタルＰＬＬ周波数シンセサイザ１０２の変形例を示すブロック図である。図１０の発振信号位相情報選択部７０では、発振信号位相情報Ｒｖ［ｉ］を遅延させたデータＲｖ＿ｉ［ｉ］を生成するラッチ回路８０１と、従来どおりに発振信号位相情報Ｒｖ［ｉ］をラッチするラッチ回路８０３とを用いて、位相差情報に応じて、メタステーブル状態の発生の危険性の少ない側のラッチ出力を選択するものとしたが、図１３に示す発振信号位相情報選択部１８０のように、発振信号位相情報Ｒｖ［ｉ］を遅延させるのではなく、バッファ８４等により基準信号ＦＲＥＦを所定時間ΔＴだけ遅延させたクロック信号ＦＲＥＦ＿ｄで駆動するラッチ回路８０１を設けて、ラッチ回路８０１から出力されたデータから生成される発振信号位相情報Ｒｖ２，Ｒｖ３と、従来どおりに基準信号ＦＲＥＦで発振信号位相情報Ｒｖ［ｉ］をラッチするラッチ回路８０３から出力されたデータから生成される発振信号位相情報Ｒｖ１とを、位相差情報ε［ｋ＋１］に応じて、メタステーブル状態の発生の危険性の少ない側のラッチ出力を選択するものとしてもよい。
【００８２】
図１４は、上述のように発振信号位相情報選択部１８０において位相差εに応じてＲｖ１，Ｒｖ２，Ｒｖ３のうちから選択することにより、常に正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できることを説明するための図である。
【００８３】
図１４の基準信号ＦＲＥＦ（ケース１）のように、クロック信号ＣＫＶと基準信号ＦＲＥＦとの立ち上がりエッジの間隔がラッチ回路のセットアップタイムやホールドタイムの規定を十分満たす程度に離れている場合には、ラッチ回路８０３ではメタステーブル状態が発生する危険はなく、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ１を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。
【００８４】
また、図１４の基準信号ＦＲＥＦ（ケース２）や基準信号ＦＲＥＦ（ケース３）のように、クロック信号ＣＫＶと基準信号ＦＲＥＦとの立ち上がりエッジの間隔がラッチ回路のセットアップタイムやホールドタイムの規定を満たせない程近接している場合には、基準信号ＦＲＥＦを所定の時間ΔＴ（ここではクロック信号ＣＫＶの半周期分）遅延させたクロック信号ＦＲＥＦ＿ｄでラッチするラッチ回路８０１ではメタステーブル状態が発生する危険はない。ただし、図１４の基準信号ＦＲＥＦ（ケース３）のように、位相差εがΔＴをクロック信号ＣＫＶの１周期の時間で割って正規化した値より小さい場合には、駆動クロックを遅延させたことにより本来ラッチされるべき値Ｒｖ［ｉ］ではなく１大きい値がラッチされることになる。したがって、図１４の基準信号ＦＲＥＦ（ケース３）のような場合は、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ２から減算器８３にて１を減じた値、すなわちＲｖ３を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。また、図１４の基準信号ＦＲＥＦ（ケース２）のように、位相差εがΔＴをクロック信号ＣＫＶの１周期の時間で割って正規化した値より大きい場合には、遅延させたデータをラッチしても本来ラッチされるべき値Ｒｖ［ｉ］がラッチされることになる。図１１の基準信号ＦＲＥＦ（ケース２）のような場合は、選択部８０は入力Ｒｖ１、Ｒｖ２、Ｒｖ３のうちＲｖ２を選択すれば正しい発振信号位相情報Ｒｖ［ｋ＋１］を出力できる。
【００８５】
このように、図１０の発振信号位相情報選択部７０に代えて図１３の発振信号位相情報選択部１８０を用いても、同様にメタステーブル状態の発生による発振信号位相情報Ｒｖ［ｋ］の誤り発生を回避でき、かつ、従来に比べリクロックのための高速動作するラッチ回路の数も少なくできるので、従来に比べて消費電力の低減も可能である。
【００８６】
なお、第１、第２の実施形態のデジタルＰＬＬ周波数シンセサイザ１０１，１０２では、デジタル位相検出器１１８は、背景技術の項で説明した図１８、図１９の構成としたが、これに限らず、例えば、特許文献３又は特許文献４に開示されたデジタル位相検出器等に置き換えてもよい。
【００８７】
また、第１、第２の実施形態のデジタルＰＬＬ周波数シンセサイザ１０１，１０２では、発振器１１５は、ゲイン調整器１１４から出力されたデジタル値で制御されるデジタル制御発振器（ＤＣＯ）を想定したが、これに限らず、ゲイン調整器１１４から出力されたデジタル値をアナログ値に変換するＤＡ変換器と、その変換されたアナログ信号に応じた電圧で制御される電圧制御発振器（ＶＣＯ）とで構成されるものであってもよい。
【００８８】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、特許文献３の図４に開示された構成や特許文献４の図１１に示された構成のデジタルＰＬＬ周波数シンセサイザに対して、本発明の発振信号位相情報推定部２０や選択部１２等を付加して、発振器の出力信号から生成されるクロックと基準信号との非同期によるメタステーブル状態の発生の問題を回避させることももちろん可能である。
【００８９】
《応用例》
図１５は、応用例に係る無線通信機器３００の構成図である。図１５の無線通信機器３００は、デジタルＰＬＬ周波数シンセサイザ３０１と、クロック信号ＣＫＶに同期して、データ信号Ｄｉｎを受けてＤｉｎを処理し、処理したデータをデータ信号Ｄｏｕｔとして外部に送信する送受信装置３０２とで構成することができる。なお、デジタルＰＬＬ周波数シンセサイザ３０１は、第１、第２の実施形態のいずれかに係るデジタルＰＬＬ周波数シンセサイザ１０１，１０２である。無線通信機器３００は、例えば図１６に示すテレビ３５０等に搭載されるチューナーとして用いることができる。
【産業上の利用可能性】
【００９０】
以上のとおり、本発明のＰＬＬ周波数シンセサイザは、位相雑音特性の劣化を回避し消費電力を低減するものとして有用である。
【符号の説明】
【００９１】
１０  イネーブル端子付カウンタ
１２，８０，１１９０  選択部
１３，１１７〜１２０，２０３，２０４，１１９１〜１１９４  ラッチ回路
２０  発振信号位相情報推定部
７０，１８０  発振信号位相情報選択部
９９〜１０２，１０１２  デジタルＰＬＬ周波数シンセサイザ
１１２  位相比較器
１１３  ループフィルタ
１１４  ゲイン調整器
１１５  デジタル制御発振器
１１６  カウンタ
１１８  デジタル位相検出器
１１９  リクロック回路
１２１  正弦波デジタル変換器
４０１  時間デジタル変換器（ＴＤＣ）
【図１】
2012060395.tif 000003
【図２】
2012060395.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2012060395.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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