(57)【要約】【課題】ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタのトランジスタ特性のバラツキを低減する。【解決手段】ＭＯＳトランジスタは、埋込み酸化膜３上に形成されたメサ型ＳＯＩ層５と、メサ型ＳＯＩ層５の上面中央部の上に形成されたゲート酸化膜７と、メサ型ＳＯＩ層５の上面端部の上にゲート酸化膜７よりも厚い膜厚で形成された第１シリコン酸化膜９と、メサ型ＳＯＩ層５の側面に第２シリコン酸化膜１１を介して形成されたシリコン窒化膜からなる側壁膜１３と、ゲート酸化膜７上に形成されたゲート電極１５を備えている。【選択図】図１
2012060028.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、埋込み酸化膜及びＳＯＩ層をもつＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタは、
メサ型に素子分離された前記ＳＯＩ層と、
前記メサ型ＳＯＩ層の上面中央部の上に形成されたゲート酸化膜と、
前記メサ型ＳＯＩ層の上面端部の上に前記ゲート酸化膜よりも厚い膜厚で形成された第１シリコン酸化膜と、
前記メサ型ＳＯＩ層の側面に第２シリコン酸化膜を介して形成されたシリコン窒化膜からなる側壁膜と、
前記ゲート酸化膜上に形成されたゲート電極を備えていることを特徴とする半導体装置。
【請求項２】
支持基板、埋込み酸化膜及びＳＯＩ層をもつＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）〜（Ｆ）をその順に含む半導体装置の製造方法。
（Ａ）前記ＳＯＩ基板の前記ＳＯＩ層上に、犠牲酸化膜を形成し、さらにその上にマスク用シリコン窒化膜を形成し、写真製版技術及びエッチング技術により、前記マスク用シリコン窒化膜及び前記犠牲酸化膜をパターニングして、前記メサ型ＳＯＩ層の形成予定位置を覆う犠牲酸化膜パターン及びマスク用シリコン窒化膜パターンを形成する工程、
（Ｂ）異方性エッチング技術により、前記犠牲酸化膜パターン及び前記マスク用シリコン窒化膜パターンをマスクにして前記ＳＯＩ層をパターニングしてメサ型ＳＯＩ層を形成する工程、
（Ｃ）熱酸化処理を施して、前記メサ型ＳＯＩ層の上面端部の上の前記犠牲酸化膜を厚膜化して第１シリコン酸化膜を形成するとともに、前記メサ型ＳＯＩ層の側面に第２シリコン酸化膜を形成する工程、
（Ｄ）前記マスク用シリコン窒化膜パターンを除去した後、側壁膜用シリコン窒化膜を製膜し、エッチバック処理を施して前記メサ型ＳＯＩ層の側面に前記第２シリコン窒化膜を介してシリコン窒化膜からなる側壁膜を形成する工程、
（Ｅ）前記第１シリコン酸化膜を残存させるように前記犠牲酸化膜を除去して前記メサ型ＳＯＩ層の上面中央部を露出させる工程、
（Ｆ）前記メサ型ＳＯＩ層の上面中央部の上にゲート酸化膜を形成するとともに前記メサ型ＳＯＩ層の上面端部の上の前記第１シリコン酸化膜を厚膜化した後、前記ゲート酸化膜上にゲート電極を形成する工程。
【請求項３】
前記工程（Ｃ）は、前記熱酸化処理を施す前に、前記マスク用シリコン窒化膜パターンに対して等方性エッチング処理を施して前記メサ型ＳＯＩ層の上面端部の上の前記マスク用シリコン窒化膜パターンを除去する工程を含む、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、支持基板、埋込み酸化膜及びＳＯＩ層をもつＳＯＩ基板上に形成されたメサ型ＳＯＩ層をもつＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されるＭＯＳトランジスタ（以下ＳＯＩトランジスタと称す）は、ソース及びドレインの接合容量が小さい、高温動作でもリーク電流が少ない、トランジスタが完全素子分離可能等の特徴をもつ。このような特徴を利用して、ＳＯＩトランジスタを用いて、高速デバイス、高温動作可能やノイズに強いデバイスへの応用が検討されている。
【０００３】
ＳＯＩトランジスタの素子分離方法としては、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化分離や、ＳＴＩ（Shallow Trench Isolation）や、メサ分離（島状分離）が挙げられる。メサ分離では、他の方法に比べてプロセス的に容易である。
【０００４】
図５は、従来のメサ分離構造のＳＯＩトランジスタの一例を示す概略的な断面図である。
ＳＯＩ基板を構成する支持基板１０１の上に形成された埋込み酸化膜１０３上にメサ型ＳＯＩ層１０５が形成されている。メサ型ＳＯＩ層１０５の上面にゲート酸化膜１０７が形成されている。メサ型ＳＯＩ層１０５の上面端部近傍において発生する、寄生ＭＯＳトランジスタ１０９のリーク電流を抑えるために、メサ型ＳＯＩ層１０５の側面にシリコン酸化膜１１１を介してシリコン窒化膜からなる側壁膜１１３が形成されている。埋込み酸化膜１０３上から側壁膜１１３上及びゲート酸化膜１０７上にわたってゲート電極１１５が形成されている。寄生ＭＯＳトランジスタ１０９のゲート膜厚を厚くすることで、寄生ＭＯＳトランジスタ１０９の動作が防止されている。
【０００５】
しかしながら、図５に示したＳＯＩトランジスタでは、ゲート酸化膜１０７及びゲート電極１１５を形成する前に、前工程でメサ型ＳＯＩ層１０５の上面に形成されたシリコン酸化膜を除去する必要があり、そのシリコン酸化膜除去工程において、メサ型ＳＯＩ層１０５と側壁膜１１３との間のシリコン酸化膜１１１がエッチングされることにより、メサ型ＳＯＩ層１０５の側面上端部と側壁膜１１３との間に凹部１１１ａが形成される。その後にゲート酸化膜１０７が形成されるが、凹部１１１ａに起因してメサ型ＳＯＩ層１０５の側面上端部ではゲート酸化膜厚が薄くなる。これは、寄生ＭＯＳトランジスタ動作によるリーク電流の発生や、ゲート酸化膜の信頼性が低下するなどの問題を生じる。
【０００６】
凹部１１１ａに起因する問題の解決方法として、側壁膜１１３を形成した後にメサ型ＳＯＩ層１０５をエッチングして薄膜化し、凹部１１１ａを無くす方法が開示されている（例えば特許文献１を参照。）。
【０００７】
図６は、従来のメサ分離構造のＳＯＩトランジスタの他の例を示す概略的な断面図である。
このＳＯＩトランジスタでは、図５に示したＳＯＩトランジスタに比べて、メサ型ＳＯＩ層１０５が薄膜化されている。これにより、メサ型ＳＯＩ層１０５の側面上端部に凹部１１１ａ（図５を参照。）は存在せず、凹部１１１ａに起因する問題は解消されている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、メサ型ＳＯＩ層を備えたＳＯＩトランジスタにおいて、メサ型ＳＯＩ層の膜厚はデバイス特性に大きく影響を与える非常に重要なパラメータであり、メサ型ＳＯＩ層のエッチングを行なうことは、メサ型ＳＯＩ層の膜厚のバラツキが大きくなる原因となり、デバイス特性にもバラツキが生じるという問題があった。
【０００９】
本発明の目的は、ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタのトランジスタ特性のバラツキを低減できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置は、支持基板、埋込み酸化膜及びＳＯＩ層をもつＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタを備えた半導体装置である。本発明にかかる半導体装置で、上記ＭＯＳトランジスタは、メサ型に素子分離された上記ＳＯＩ層と、上記メサ型ＳＯＩ層の上面中央部の上に形成されたゲート酸化膜と、上記メサ型ＳＯＩ層の上面端部の上に上記ゲート酸化膜よりも厚い膜厚で形成された第１シリコン酸化膜と、上記メサ型ＳＯＩ層の側面に第２シリコン酸化膜を介して形成されたシリコン窒化膜からなる側壁膜と、上記ゲート酸化膜上に形成されたゲート電極を備えている。
【００１１】
本発明にかかる半導体装置の製造方法は、支持基板、埋込み酸化膜及びＳＯＩ層をもつＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）〜（Ｆ）をその順に含む。
（Ａ）上記ＳＯＩ基板の上記ＳＯＩ層上に、犠牲酸化膜を形成し、さらにその上にマスク用シリコン窒化膜を形成し、写真製版技術及びエッチング技術により、上記マスク用シリコン窒化膜及び上記犠牲酸化膜をパターニングして、上記メサ型ＳＯＩ層の形成予定位置を覆う犠牲酸化膜パターン及びマスク用シリコン窒化膜パターンを形成する工程、
（Ｂ）異方性エッチング技術により、上記犠牲酸化膜パターン及び上記マスク用シリコン窒化膜パターンをマスクにして上記ＳＯＩ層をパターニングしてメサ型ＳＯＩ層を形成する工程、
（Ｃ）熱酸化処理を施して、上記メサ型ＳＯＩ層の上面端部の上の上記犠牲酸化膜を厚膜化して第１シリコン酸化膜を形成するとともに、上記メサ型ＳＯＩ層の側面に第２シリコン酸化膜を形成する工程、
（Ｄ）上記マスク用シリコン窒化膜パターンを除去した後、側壁膜用シリコン窒化膜を製膜し、エッチバック処理を施して上記メサ型ＳＯＩ層の側面に上記第２シリコン窒化膜を介してシリコン窒化膜からなる側壁膜を形成する工程、
（Ｅ）上記第１シリコン酸化膜を残存させるように上記犠牲酸化膜を除去して上記メサ型ＳＯＩ層の上面中央部を露出させる工程、
（Ｆ）上記メサ型ＳＯＩ層の上面中央部の上にゲート酸化膜を形成するとともに上記メサ型ＳＯＩ層の上面端部の上の上記第１シリコン酸化膜を厚膜化した後、上記ゲート酸化膜上にゲート電極を形成する工程。
【００１２】
本発明の半導体装置の製造方法において、上記工程（Ｃ）は、上記熱酸化処理を施す前に、上記マスク用シリコン窒化膜パターンに対して等方性エッチング処理を施して上記メサ型ＳＯＩ層の上面端部の上の上記マスク用シリコン窒化膜パターンを除去する工程を含むようにしてもよい。
【発明の効果】
【００１３】
本発明の半導体装置は、ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタについて、メサ型ＳＯＩ層の上面端部の上にゲート酸化膜よりも厚い膜厚で形成された第１シリコン酸化膜を備えているようにしたので、ゲート酸化膜を形成する前にメサ型ＳＯＩ層の上面のシリコン酸化膜を除去する際に第１シリコン酸化膜を残存させて、メサ型ＳＯＩ層を薄膜化しなくても凹部（図５の符号１１１ａを参照。）の発生を防止できる。これにより、本発明の半導体装置は、ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタについて、寄生ＭＯＳトランジスタの動作を防止でき、かつ、メサ型ＳＯＩ層の薄膜化に起因するトランジスタ特性のバラツキを防止でき、高信頼性のＳＯＩトランジスタを作成できる。
【００１４】
本発明の半導体装置の製造方法は、工程（Ｃ）で、熱酸化処理を施して、上記メサ型ＳＯＩ層の上面端部の上の上記犠牲酸化膜を厚膜化して第１シリコン酸化膜を形成し、工程（Ｅ）で、第１シリコン酸化膜を残存させるように犠牲酸化膜を除去してメサ型ＳＯＩ層の上面中央部を露出させ、工程（Ｆ）で、メサ型ＳＯＩ層の上面中央部の上にゲート酸化膜を形成するとともにメサ型ＳＯＩ層の上面端部の上の上記第１シリコン酸化膜を厚膜化するようにしたので、工程（Ｅ）での凹部（図５の符号１１１ａを参照。）の発生を防止できる。さらに、メサ型ＳＯＩ層を薄膜化する必要もない。これにより、本発明の半導体装置の製造方法は、ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタについて、寄生ＭＯＳトランジスタの動作を防止でき、かつ、メサ型ＳＯＩ層の薄膜化に起因するトランジスタ特性のバラツキを防止でき、高信頼性のＳＯＩトランジスタを作成できる。
【００１５】
本発明の半導体装置の製造方法で、上記工程（Ｃ）は、熱酸化処理を施す前に、マスク用シリコン窒化膜パターンに対して等方性エッチング処理を施してメサ型ＳＯＩ層の上面端部の上のマスク用シリコン窒化膜パターンを除去する工程を含むようにすれば、工程（Ｃ）の熱酸化処理でメサ型ＳＯＩ層の上面端部の上に第１シリコン酸化膜を確実に形成できるとともに、第１シリコン酸化膜の膜厚制御、及び水平方向での形成位置の制御が容易になる。
【図面の簡単な説明】
【００１６】
【図１】半導体装置の一実施例のＳＯＩトランジスタ部分の構造を概略的に示す断面図である。
【図２】製造方法の一実施例であって図１の半導体装置の製造工程を説明するための工程断面図である。
【図３】半導体装置の他の実施例のＳＯＩトランジスタ部分の構造を概略的に示す断面図である。
【図４】製造方法の他の実施例であって図３の半導体装置の製造工程を説明するための工程断面図である。
【図５】従来のメサ分離構造のＳＯＩトランジスタの一例を示す概略的な断面図である。
【図６】従来のメサ分離構造のＳＯＩトランジスタの他の例を示す概略的な断面図である。
【発明を実施するための形態】
【００１７】
図１は、半導体装置の一実施例のＳＯＩトランジスタ部分の構造を概略的に示す断面図である。
支持基板１上に埋込み酸化膜３が形成されており、さらにその上にメサ分離されたメサ型ＳＯＩ層５が形成されている。メサ型ＳＯＩ層５の上面中央部の上にゲート酸化膜７が形成されている。メサ型ＳＯＩ層５の上面端部の上にゲート酸化膜７よりも厚い膜厚で形成された第１シリコン酸化膜９が形成されている。
メサ型ＳＯＩ層５の側面に、第２シリコン酸化膜１１を介して、シリコン窒化膜からなる側壁膜１３が形成されている。埋込み酸化膜３上から側壁膜１３上及びゲート酸化膜７上にわたってゲート電極１５が形成されている。
【００１８】
メサ型ＳＯＩ層５の上面端部では、垂直方向において、第１シリコン酸化膜９がゲート酸化膜７よりも厚く形成されている。これにより、メサ型ＳＯＩ層５の上面端部に形成される寄生ＭＯＳトランジスタのしきい値電圧を高くすることができ、その寄生ＭＯＳトランジスタの動作が抑制されて高信頼性のＳＯＩトランジスタが実現されている。
【００１９】
図２は、製造方法の一実施例であって図１の半導体装置の製造工程を説明するための工程断面図である。下記の工程（１）〜（５）は図２のかっこ数字に対応している。工程（６）は図１を参照して説明する。
【００２０】
（１）支持基板１上に、膜厚が３００ｎｍ（ナノメートル）の埋込み酸化膜３が形成されており、さらにその上に膜厚が２５０ｎｍのＳＯＩ層１７が形成されたＳＯＩ基板を用いる。９２０℃の条件でドライ酸化処理を施して、ＳＯＩ層１７の表面に膜厚が２５ｎｍの犠牲酸化膜を形成する。ＳｉＨ2Ｃｌ2／ＮＨ3＝６０ｃｃ／６００ｃｃ（立方センチメートル）の混合ガスにより、製膜温度７６０℃のＬＰＣＶＤ（low pressure chemical vapor deposition）法により、犠牲酸化膜の上に膜厚が１００ｎｍのマスク用シリコン窒化膜を形成する。一般的な写真製版技術及びエッチング技術により、マスク用シリコン窒化膜及び犠牲酸化膜をパターニングして、メサ型ＳＯＩ層の形成予定位置を覆う犠牲酸化膜パターン１９及びマスク用シリコン窒化膜パターン２１を形成する。マスク用シリコン窒化膜のエッチングは、Ｈｅ／ＳＦ6＝７０／１８０ＳＣＣＭ（standard cc/min）、パワー＝２００Ｗの条件で行なう。犠牲酸化膜のエッチングは、Ａｒ／ＣＨＦ3／ＣＦ4＝１０００／５０／５０ＳＣＣＭ、パワー＝７５０Ｗの条件で行なう。
【００２１】
（２）異方性エッチング技術により、犠牲酸化膜パターン１９及びマスク用シリコン窒化膜パターン２１をマスクにしてＳＯＩ層１７をパターニングしてメサ型ＳＯＩ層５を形成する。エッチング条件は、ＨＢｒ／Ｃｌ2／＝９５／２５ＳＣＣＭ、パワー＝３０Ｗである。
【００２２】
（３）９２０℃、ドライ酸化の条件で熱酸化処理を施して、メサ型ＳＯＩ層５の上面端部の上の犠牲酸化膜１９を厚膜化して第１シリコン酸化膜９を形成するとともに、メサ型ＳＯＩ層５の側面に第２シリコン酸化膜１１を形成する。ここでは、膜厚が３０ｎｍの第２シリコン酸化膜１１を形成する。メサ型ＳＯＩ層５の上面端部の表面では犠牲酸化膜１９の酸化が進んでバーズビーク形状となり、垂直方向にシリコン酸化膜が成長し、最も厚い部分で膜厚が４０ｎｍ程度の第１シリコン酸化膜９が形成される。
【００２３】
（４）リン酸によるウェットエッチング処理により、マスク用シリコン窒化膜パターン２１を全部除去する。ＳｉＨ2Ｃｌ2／ＮＨ3＝６０／６００ｃｃの混合ガスにより、製膜温度７６０℃のＬＰＣＶＤ法により、膜厚が２５０ｎｍの側壁膜用シリコン窒化膜を製膜する。Ｈｅ／ＳＦ6＝７０／１８０ＳＣＣＭ、パワー＝２００Ｗの条件でドライエッチング処理（エッチバック処理）を施して、メサ型ＳＯＩ層５の側面に第２シリコン窒化膜１１を介してシリコン窒化膜からなる側壁膜１３を形成する。
【００２４】
（５）１０：１のフッ酸を用いたウェットエッチング処理を施して、第１シリコン酸化膜９を残存させるように犠牲酸化膜１９を除去してメサ型ＳＯＩ層５の上面中央部を露出させる。このとき、メサ型ＳＯＩ層５の上面端部の上には第１シリコン酸化膜９が犠牲酸化膜１９よりも厚く形成されているので、従来問題となった凹部（図５の符号１１１ａ参照）が形成されることはない。
【００２５】
（６）一般的な半導体装置製造工程により、メサ型ＳＯＩ層５の上面中央部の上に膜厚が１５ｎｍのゲート酸化膜７を形成する。このとき、メサ型ＳＯＩ層５の上面端部の上の第１シリコン酸化膜９は厚膜化される。ゲート酸化膜７上にゲート電極１５を形成することで、ＳＯＩトランジスタが完成する。
【００２６】
図３は、半導体装置の他の実施例のＳＯＩトランジスタ部分の構造を概略的に示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例のＳＯＩトランジスタでは、図３を参照して説明したＳＯＩトランジスタと比較して、メサ型ＳＯＩ層５の上面端部の上に形成された第１シリコン酸化膜９はメサ型ＳＯＩ層５の中央側により延伸して形成されている。
【００２７】
この実施例でも、メサ型ＳＯＩ層５の上面端部では、垂直方向において、第１シリコン酸化膜９がゲート酸化膜７よりも厚く形成されており、メサ型ＳＯＩ層５の上面端部に形成される寄生ＭＯＳトランジスタの動作が抑制されて高信頼性のＳＯＩトランジスタが実現されている。
【００２８】
図４は、製造方法の他の実施例であって図３の半導体装置の製造工程を説明するための工程断面図である。下記の工程（１）〜（５）は図２のかっこ数字に対応している。工程（６）は図３を参照して説明する。
【００２９】
（１）図２を参照して説明した上記工程（１）及び工程（２）と同様にして、埋込み酸化膜３の上に、メサ型ＳＯＩ層５、膜厚が２５ｎｍの犠牲酸化膜パターン１９、及び膜厚が２００ｎｍのマスク用シリコン窒化膜パターン２１を形成する。
【００３０】
（２）リン酸によるウェットエッチング処理により、マスク用シリコン窒化膜パターン２１に対して１００ｎｍだけ等方性エッチングを行なう。これにより、メサ型ＳＯＩ層５の上面端部の上のマスク用シリコン窒化膜パターン２１が除去される。
【００３１】
（３）９２０℃、ドライ酸化の条件で熱酸化処理を施して、メサ型ＳＯＩ層５の上面端部の上の犠牲酸化膜１９を厚膜化して第１シリコン酸化膜９を形成するとともに、メサ型ＳＯＩ層５の側面に第２シリコン酸化膜１１を形成する。ここでは、膜厚が３０ｎｍの第２シリコン酸化膜１１を形成する。メサ型ＳＯＩ層５の上面端部の表面で、マスク用シリコン窒化膜パターン２１の端部下では犠牲酸化膜１９の酸化が進んでバーズビーク形状となり、マスク用シリコン窒化膜パターン２１で覆われていない部分では垂直方向に犠牲酸化膜パターン１９が成長する。これにより、メサ型ＳＯＩ層５の上面端部の上に、最も厚い部分で膜厚が４０ｎｍ程度の第１シリコン酸化膜９が形成される。
【００３２】
（４）図２を参照して説明した上記工程（４）と同様にして、マスク用シリコン窒化膜パターン２１の除去及び側壁膜１３の形成を行なう。
【００３３】
（５）図２を参照して説明した上記工程（５）と同様にして、第１シリコン酸化膜９を残存させるように犠牲酸化膜１９を除去してメサ型ＳＯＩ層５の上面中央部を露出させる。ここでも、メサ型ＳＯＩ層５の上面端部の上には第１シリコン酸化膜９が犠牲酸化膜１９よりも厚く形成されているので、従来問題となった凹部（図５の符号１１１ａ参照）が形成されることはない。
【００３４】
（６）図１を参照して説明した上記工程（６）と同様にして、ゲート酸化膜７の形成及び第１シリコン酸化膜９の厚膜化、並びにゲート電極１５の形成を行なって、ＳＯＩトランジスタを完成させる。
【００３５】
この製造方法の実施例では、上記工程（２）で、マスク用シリコン窒化膜パターン２１に対して等方性エッチング処理を施してメサ型ＳＯＩ層５の上面端部の上のマスク用シリコン窒化膜パターン２１を除去するので、上記工程（３）の熱酸化処理でメサ型ＳＯＩ層５の上面端部の上に第１シリコン酸化膜９を確実に形成できるとともに、第１シリコン酸化膜９の膜厚制御、及び水平方向での形成位置の制御が容易になる。
【００３６】
以上、本発明の実施例を説明したが、数値、形状、配置、製造工程条件等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【産業上の利用可能性】
【００３７】
本発明は、メサ型ＳＯＩ層をもつＭＯＳトランジスタを備えた半導体装置及びその製造方法に適用できる。
【符号の説明】
【００３８】
１  支持基板
３  埋込み酸化膜
５  メサ型ＳＯＩ層
７  ゲート酸化膜
９  第１シリコン酸化膜
１１  第２シリコン酸化膜
１３  側壁膜
１５  ゲート電極
１７  ＳＯＩ層
１９  犠牲酸化膜パターン
２１  マスク用シリコン窒化膜
【先行技術文献】
【特許文献】
【００３９】
【特許文献１】特開２００２−２２２９５６号公報
【図１】
2012060028.tif 000003
【図２】
2012060028.tif 000004
【図３】
2012060028.tif 000005
【図４】
2012060028.tif 000006
【図５】
2012060028.tif 000007
【図６】
2012060028.tif 000008