(57)【要約】【課題】ビット線を急速に充電して動作特性を向上して高速動作化でき、かつ最終的なビット線の動作点を維持に有利な半導体記憶装置およびその制御方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、メモリセルＭＣのデータ読み出し動作におけるビット線ＢＬの充電動作の開始の際（時刻ｔ０）には前記第１トランジスタの充電能力（電流駆動能力）を大きくさせた第１特性（Ｎ０）で前記ビット線を充電させ、充電動作の終了の際（時刻ｔ１）の際には前記第１トランジスタの充電能力（電流駆動能力）を小さく戻した第２特性（Ｎ１）で前記ビット線ＢＬを充電させるように、前記ゲート電圧（Ｃｌａｍ＿Ｄ）を少なくとも制御する充電制御回路２−１を備えるビット線制御回路２を具備する。【選択図】図８
2012133851.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との交差点と対応する位置に配置されるメモリセルを含むメモリセルアレイと、
前記ワード線に読み出し電圧を与えるロウデコーダと、
電流経路の一端が前記ビット線に接続され他端が第１ノードに接続される第１トランジスタと、電流経路の一端が前記第１のノードに接続され他端が電源電圧に接続されて、前記第１ノードの電位を固定する第２トランジスタと、電流経路の一端が前記第１ノードに接続され他端が第２ノードに接続され前記第１ノードの電位を固定する第３トランジスタと、電流経路の一端が前記第２ノードに接続され他端が前記電源電圧に接続される第４トランジスタと、前記第１乃至第４トランジスタのゲート電圧を制御する充電制御回路とを備えるビット線制御回路と
を備える半導体記憶装置であって、
前記充電制御回路は、前記メモリセルのデータを読み出す場合、ビット線の充電を開始してから所望の期間に前記第１トランジスタの電流駆動能力を大きくさせた第１特性で前記ビット線を充電させ、前記所望の期間経過後に前記第１トランジスタの電流駆動能力を小さく戻した第２特性で前記ビット線を充電させるように、前記第１乃至第４トランジスタのゲート電圧を制御する半導体記憶装置。
【請求項２】
前記充電制御回路は更に、
前記第１トランジスタのゲート電圧を低く遷移させて、前記第１特性から前記第２特性に戻したのちに、前記第２乃至第４トランジスタのいずれかのゲート電圧を高く遷移させる遷移期間を設けるように制御する請求項１に記載の半導体記憶装置。
【請求項３】
前記充電制御回路は更に、
前記遷移期間中に、第１及び第４トランジスタのゲート電圧をショートさせるように制御する請求項２に記載の半導体記憶装置。
【請求項４】
前記充電制御回路は更に、
前記第１乃至第４トランジスタのゲート電圧を発生させる第１乃至第４電圧発生回路と、
電流経路の一端および他端が、前記第１乃至第４電圧発生回路の出力と前記第１乃至第４トランジスタのゲート電圧との間に並列接続される複数の第１スイッチング素子とを少なくとも備える請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記充電制御回路は更に
電流経路の一端および他端が、前記第１，第２トランジスタのゲート電圧の入力の間に直列接続される第２スイッチング素子と、
電流経路の一端および他端が、前記第２，第３トランジスタのゲート電圧の入力の間に直列接続される第３スイッチング素子と、
電流経路の一端および他端が、前記第３，第４トランジスタのゲート電圧の入力の間に直列接続される第４スイッチング素子とを備える請求項４に記載の半導体記憶装置。
【請求項６】
前記充電制御回路は、前記遷移期間中に、
前記複数の第１スイッチング素子の電流経路を非導通とさせ、
前記第２乃至第４スイッチング素子の電流経路を導通とさせるように制御する請求項５に記載の半導体記憶装置。
【請求項７】
前記充電制御回路は、前記遷移期間中に、
前記複数の第１スイッチング素子の電流経路を全て導通とさせるように制御する
請求項４に記載の半導体記憶装置。
【請求項８】
ワード線とビット線との交差点と対応する位置に配置されるメモリセルを含むメモリセルアレイと、前記ワード線に読み出し電圧を与えるロウデコーダと、電流経路の一端が前記ビット線に接続され他端が第１ノードに接続される第１トランジスタと、電流経路の一端が前記第１のノードに接続され他端が電源電圧に接続され前記第１ノードの電位を固定する第２トランジスタと、電流経路の一端が前記第１ノードに接続され他端が第２ノードに接続され前記第１ノードの電位を固定する第３トランジスタと、電流経路の一端が前記第２ノードに接続され他端が前記電源電圧に接続される第４トランジスタと、前記第１乃至第４トランジスタのゲート電圧を制御する充電制御回路とを備えるビット線制御回路とを備える半導体記憶装置の制御方法であって、
前記メモリセルのデータを読み出す場合、ビット線の充電を開始してから所望の期間に前記第１トランジスタの電流駆動能力を大きくさせた第１特性で前記ビット線を充電させ、前記所望の期間経過後に前記第１トランジスタの電流駆動能力を小さく戻した第２特性で前記ビット線を充電させる半導体記憶装置の制御方法。
【請求項９】
前記第１トランジスタのゲート電圧を低く遷移させて、前記第１特性から前記第２特性に戻したのちに、前記第２乃至第４トランジスタのいずれかのゲート電圧を高く遷移させる遷移期間を設ける
請求項８に記載の半導体記憶装置の制御方法。
【請求項１０】
前記遷移期間中に、第１及び第４トランジスタのゲート電圧をショートさせる
請求項９に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリの読み出し特性は、主にビット線の充電で決まる。このようなＮＡＮＤ型フラッシュメモリにおいては、製造プロセスの微細化に伴い、メモリセル電流の減少、隣隣接ビット線間の相互干渉が顕著となり、ＮＡＮＤ型フラッシュメモリの読み出し特性は劣化し得る。
【０００３】
また、ＮＡＮＤ型フラッシュメモリの書き込み、または消去動作時のベリファイでも読み出し動作を行うため、書き込み、または消去特性についても、同様に劣化し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビット線の動作点を維持しながら、ビット線の充電能力を向上して高速充電が可能な半導体記憶装置およびその制御方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、ワード線とビット線との交差点と対応する位置に配置されるメモリセルを含むメモリセルアレイと、前記ワード線に読み出し電圧を与えるロウデコーダと、電流経路の一端が前記ビット線に接続され他端が第１ノードに接続される第１トランジスタと、電流経路の一端が前記第１のノードに接続され他端が電源電圧に接続されて、前記第１ノードの電位を固定する第２トランジスタと、電流経路の一端が前記第１ノードに接続され他端が第２ノードに接続され前記第１ノードの電位を固定する第３トランジスタと、電流経路の一端が前記第２ノードに接続され他端が前記電源電圧に接続される第４トランジスタと、前記第１乃至第４トランジスタのゲート電圧を制御する充電制御回路とを備えるビット線制御回路とを備える半導体記憶装置であって、前記充電制御回路は、前記メモリセルのデータを読み出す場合、ビット線の充電を開始してから所望の期間に前記第１トランジスタの電流駆動能力を大きくさせた第１特性で前記ビット線を充電させ、前記所望の期間経過後に前記第１トランジスタの電流駆動能力を小さく戻した第２特性で前記ビット線を充電させるように、前記第１乃至第４トランジスタのゲート電圧を制御する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】図１中のメモリセルアレイおよびその周辺回路の構成例を示す等価回路図。
【図３】図２中の一構成を示す等価回路図。
【図４】データ読み出し時における時間とビット線電位との関係を示す図。
【図５】データ読み出し時における時間とセンスアンプ電流との関係を示す図。
【図６】比較例に係る負荷特性を示す図。
【図７】第１の実施形態に係る負荷特性を示す図。
【図８】第１の実施形態に係るビット線制御回路の構成例を示す等価回路図。
【図９】第１の実施形態に係る充電制御回路の構成例を示す等価回路図。
【図１０】第１の実施形態に係るデータ読み出しの際のセンス動作を示すタイミングチャート図。
【図１１】第１の実施形態に係る充電動作時における充電制御回路の電圧関係を示す図。
【図１２】第２の実施形態に係るデータ読み出しの際のセンス動作を示すタイミングチャート図。
【図１３】第２の実施形態に係る充電動作時における充電制御回路の電圧関係を示す図。
【図１４】第３の実施形態に係る負荷特性を説明するための図。
【図１５】第３の実施形態に係るビット線制御回路の構成例を示す等価回路図。
【図１６】第３の実施形態に係る充電制御回路の構成例を示す等価回路図。
【図１７】第３の実施形態に係るデータ読み出しの際のセンス動作を示すタイミングチャート図。
【図１８】第３の実施形態に係る充電動作時における充電制御回路の電圧関係を示す図。
【図１９】第３の実施形態に係る負荷特性を示す図。
【図２０】変形例１に係るＥＱＬ期間における充電制御回路の電圧関係を示す図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。以下の説明では、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリを挙げて説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］  
まず、図１乃至図１１を用い、第１の実施形態に係る半導体記憶装置について説明する。
【００１０】
＜１．構成例＞  
１−１．全体構成例  
まず、第１の実施形態に係る半導体記憶装置の一例としてＮＡＮＤ型フラッシュメモリ１００の全体構成例について図１を用いて説明する。
【００１１】
図示するように、本例に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、データ入出力端子５、ロウデコーダ６、制御回路７、制御信号入力端子８、ソース線制御回路９、およびウェル制御回路１０を備える。
【００１２】
メモリセルアレイ１は、後述するように、複数のビット線と、複数のワード線と、ソース線（ＳＲＣ）とを含み、複数のメモリセルを備える。この複数のメモリセルは、ビット線とワード線との交差点と対応する位置に配置される。メモリセルアレイ１は、複数のブロックＢＬＫで構成される。このブロックＢＬＫには、電気的に書き換えが可能なメモリセルがマトリクス状に配置される。メモリセルは、例えば、制御ゲート電極及び電荷蓄積層（例えば、浮遊ゲート電極）を含む積層構造からなり、電荷蓄積層に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。なお、メモリセルは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００１３】
メモリセルアレイ１は、ビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウデコーダに電気的に接続される。
【００１４】
ビット線制御回路２は、図示しないデータ記憶回路および充電制御回路を含む。データ記憶回路は、メモリセルアレイ１内のビット線の電圧をセンスして増幅するセンスアンプと、データをラッチするデータラッチ回路との両方の役割を有する。また、充電制御回路は、クランプ用のＮＭＯＳトランジスタ（後述する）を制御する。なお、ビット線制御回路２の詳細については、後述する。
【００１５】
ビット線制御回路２は、ビット線を介してメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み電圧を印加してメモリセルに書き込みを行う。また、ビット線制御回路２は、カラムデコーダ３、データ入出力バッファ４と電気的に接続される。ビット線制御回路２内のデータ記憶回路は、カラムデコーダ３により選択される。このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１６】
外部からデータ入出力端子５に入力された書き込みデータが、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に記憶される。
【００１７】
データ入出力端子５には、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００１８】
ロウデコーダ６は、メモリセルアレイ１に電気的に接続される。ロウデコーダ６は、メモリセルアレイ１のワード線及び選択ゲート線に、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。また、ロウデコーダ６は、ワード線及び選択ゲート線に選択的に電圧を印加するために、後述する複数の制御線に接続されたドライバ制御回路含む。例えば、データ消去動作時には、ロウデコーダ６により何れかのブロックが選択され、残りのブロックが非選択とされる。
【００１９】
ソース線制御回路９は、メモリセルアレイ１に電気的に接続される。ソース線制御回路９は、ソース線の電圧を制御する。
【００２０】
ウェル制御回路１０は、メモリセルアレイ１に電気的に接続される。ウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御する。本実施形態では、メモリセルアレイ１は二重ウェル構造を採用しており、半導体基板上に形成されたＮウェル（Ｗｅｌｌ（Ｎ））、更に、このＮウェル上に形成されたＰウェル（Ｗｅｌｌ（Ｐ））内に、複数のブロックＢＬＫが配置される。
【００２１】
制御回路７は、上記メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を制御する。制御回路７は、電源電圧を昇圧する昇圧回路（図示せず）を含む。制御回路７は、昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に昇圧された電圧を供給する。制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給し、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００２２】
１−２．メモリセルアレイおよびその周辺回路  
次に、第１の実施形態に係るメモリセルアレイおよびその周辺回路の構成例について図２を用いて説明する。
【００２３】
図示するように、図１に示したメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６の構成について、具体的な構成例を示す。
【００２４】
メモリセルアレイ１は、電流経路が直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングが並列に配置されて構成されるブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｎを有する。ＮＡＮＤストリングは、電流経路が直列接続されたｎ（例えば６４）個のメモリセルＭＣから構成され、ＮＡＮＤストリングの一端にはドレイン側選択ＭＯＳトランジスタＳＧＤが、他端にはソース側選択ＭＯＳトランジスタＳＧＳが接続される。ソース側選択ＭＯＳトランジスタＳＧＳは、ソース線ＳＲＣに接続される。
【００２５】
各行に配置されたメモリセルＭＣの制御ゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続される。なお、ここで、簡単のため、ワード線ＷＬ０、ＷＬ１、ＷＬｎ−１、ＷＬｎのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線ＷＬと表記する。ドレイン側選択ＭＯＳトランジスタＳＧＤのゲートは、ドレイン側選択ゲート線ＶＳＧＤに接続される。ソース側選択ＭＯＳトランジスタＳＧＳのゲートは、ソース側選択ゲート線ＶＳＧＳに接続される。
【００２６】
ロウデコーダ６は、ドライバ回路６−１と、各ブロックＢＬＫに対応した複数の転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎと、制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎとを有する。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤのドレインは、ソース側選択ゲート線ＶＳＧＳ、ドレイン側選択ゲート線ＶＳＧＤにそれぞれ接続される。転送ＮＭＯＳトランジスタＴＷＬ０〜ＴＷＬｎのドレインは、各メモリセルＭＣの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎにそれぞれ接続される。
【００２７】
転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソースは、ドライバ回路６−１に接続された制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤＥ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎにそれぞれ接続される。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＴＷＬ０〜ＴＷＬｎのゲートには、外部アドレスに応じたブロック選択信号が入力される。ドライバ回路６−１は、制御回路７の出力に応じて、転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲート電圧およびソース電圧を制御する。即ち、ロウデコーダ６は、ドライバ回路６−１で転送ＮＭＯＳトランジスタのゲート電圧及びソース電圧を制御することにより、メモリセルアレイ１内の任意のブロックＢＬＫを選択し、選択したブロックＢＬＫに対する書き込みまたは読み出し動作を実行する。
【００２８】
ビット線ＢＬ０、ＢＬ１、ＢＬ２は、ワード線ＷＬ０〜ＷＬｎ及びソース線ＳＲＣと直行するように配置されている。図２ではビット線ＢＬ０、ＢＬ１、ＢＬ２の３本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、１つのブロックＢＬＫについて２０４８本のビット線が並列に配置されるなど、その総数については任意である。
【００２９】
ビット線制御回路２は、ここでは、複数のセンスアンプ（ＳＡ０、ＳＡ１、及びＳＡ２）、クランプ用のトランジスタＮＭＯＳ０〜ＮＭＯＳ２、および充電制御回路２−１を備える。  
センスアンプＳＡ０、ＳＡ１、及びＳＡ２は、それぞれクランプ用のＮＭＯＳトランジスタＮＭＯＳ０〜ＮＭＯＳ２を介して、ビット線ＢＬ０、ＢＬ１、及びＢＬ２に接続されている。センスアンプＳＡは、接続されたビット線ＢＬの電位をセンスし、または制御する。充電制御回路２−１は、クランプ用のＮＭＯＳトランジスタＮＭＯＳ０〜ＮＭＯＳ２のゲート電圧、およびセンスアンプセンスアンプＳＡ０〜ＳＡ２を制御し、ビット線ＢＬ０〜ＢＬ２の充電等を制御する。構成および動作の詳細については、後述する。
【００３０】
１−３．隣接ビット線との相互干渉によって読み出し特性が劣化する現象について
次に、隣接ビット線との相互干渉によって読み出し特性が劣化する現象について図３乃至図７を用いて説明する。
【００３１】
図３は、互いに隣接する３本のビット線ＢＬ０〜ＢＬ２、それぞれのビット線の電位をクランプするためのＮＭＯＳトランジスタＮＭＯＳ０〜２、それぞれのビット線の電位をセンスするセンスアンプＳＡ０〜２を示している。ＮＭＯＳトランジスタＮＭＯＳ０〜２のゲートはゲート信号Ｃｌａｍｐ＿Ｄによって制御される。それぞれのセンスアンプＳＡ０〜２から流れる電流をＩＳＡ０〜３と表記し、それぞれのメモリセルを流れる電流をＩｃｅｌｌ０〜２と表記する。  
図示するように、隣接するビット線ＢＬ０，ＢＬ１の間、ビット線ＢＬ１，ＢＬ２の間には、ビット線間の隣接寄生容量がそれぞれ存在する。なお、隣接するビット線ＢＬに更に隣接するビット線の間にも、寄生容量が存在する。  
上記構成の半導体記憶装置におけるデータ読み出し動作について、ビット線ＢＬ１に接続されたメモリセルＭＣ１がオンし、ビット線ＢＬ０，ＢＬ２に接続されたメモリセルＭＣ０，ＭＣ２がオフする場合について説明する。  
このような場合のデータ読み出し動作におけるビット線電位の変化、センスアンプから流れる電流の変化は、それぞれ図４、図５のように示される。図４は、データ読み出し動作時の時間とビット線電位との関係を示す。図５は、読み出し動作時の時間とセンスアンプ電流との関係を示している。
【００３２】
図５に示す"Ｉｃｅｌｌ１"に対して、"ＩＳＡ１"が下になること(少ないこと)が明らかである。一方、図５に示す"Ｉｃｅｌｌ０， ２"に対しては、"ＩＳＡ０，２"が上になること(多いこと)が分かる。オフ状態のメモリセルＭＣ０，ＭＣ２に接続されたビット線ＢＬ０，２の充電が、動作点が一番高いので、その充電時間が長い。また、オン状態のメモリセルＭＣ１に接続されたビット線ＢＬ１は、隣接するビット線ＢＬ０及びＢＬ２間の寄生容量により高い電位に持ち上げられ、センスアンプＳＡ１からみた、見かけ上のメモリセル電流ＩＳＡ１が減少することになる。
【００３３】
このように、メモリセルの微細化の進行により、オン状態でのメモリセル電流が減少するとともに、ビット線間寄生容量の増大が顕著になる結果、より長い時間待たないと、オン状態のメモリセル・オフ状態のメモリセル両方について、センスアンプから見たメモリセル電流が安定しなくなるという現象が本願発明者によって見出された。
【００３４】
ここで、メモリセルの電流（例えば、ＩＳＡ１）が減少することから、ビット線を高いレベルまで充電する必要性があることが分かる。ビット線間のカップリング増加することから、動作点が低いオンセル（選択セルＭＣ１）と、高いオフセル（非選択セル（ＭＣ０，ＭＣ２））とが、相互に干渉しあって、動作点到達を遅らせることが分かる。極端に考えて、カップリングが無い場合と比較すれば、この現象は顕著である。さらに、メモリセルの微細化の進行で、上記カップリングによる干渉量が増加するのである。
【００３５】
負荷特性について  
次に、図６の負荷特性図を用い、比較例に係るビット線の電位変化のメカニズムについて説明する。図示するように、ビット線ＢＬの電位は、ビット線ＢＬ電位をクランプするＮＭＯＳトランジスタ（ＮＭＯＳ０）の特性線（Ｎ０）に沿って変化し、Ｉcellとの交差点である動作点に達する。この動作点に達すると、オフ状態・オン状態のメモリセルについて、メモリセル電流が安定し、メモリセル電流が平衡状態に達する。換言すれば、このＮＭＯＳトランジスタの負荷特性（Ｎ０）が、ビット線充電能力を決定する要因となる。
【００３６】
次に、図７の負荷特性図を用い、第１の実施形態に係るビット線の電位変化のメカニズムについて説明する。図７に示すように、ビット線充電能力を向上させるために、本実施形態では、まずビット線ＢＬの充電を開始（図７ではｔ０と示す）してから所望の期間（以下、充電初期期間ともいい）では、負荷特性（Ｎ０）よりもクランプトランジスタＮＭＯＳ０の充電能力（電流駆動能力）の大きなＮＭＯＳ０トランジスタの負荷特性（Ｎ１：第１特性）で、急速にビット線ＢＬを充電する。
【００３７】
一方、所望の期間経過後（以下、充電終期ともいい、図７ではｔ１を示す）には、クランプトランジスタＮＭＯＳ０の充電能力（電流駆動能力）を小さく戻して例えば比較例と同様のＮＭＯＳトランジスタの負荷特性（Ｎ０：第２特性）で、ビット線ＢＬを充電する。その結果、動作点をＮＭＯＳトランジスタの負荷特性（Ｎ０：第２特性）で決定されるように制御する。
【００３８】
そのため、ビット線の動作点を維持しながら、ビット線の充電能力を向上して高速充電が可能な半導体記憶装置およびその制御方法を提供できる。詳細については、後述する。
【００３９】
１−４．ビット線制御回路  
次に、図８を用い、第１の実施形態に係るビット線制御回路の構成例について説明する。図８では、センスアンプＳＡ０の内部構成について具体的に示した。なお、説明を簡略化するため、センスアンプＳＡ１、ＳＡ２の構成についてもセンスアンプＳＡ０の内部構成と同様である。  
ビット線制御回路２は、充電制御回路２−１、ビット線ＢＬの電位を固定するクランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、センスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。
【００４０】
充電制御回路２−１は、制御回路７の制御を受けて、ゲート信号Ｃｌａｍｐ＿Ｄ、Ｃｌａｍｐ＿Ｅ、Ｃｌａｍｐ＿Ｆ、ＳＷを制御する。これにより、ビット線ＢＬ０を充電する。充電制御回路２−１は、メモリセルＭＣを流れるメモリセル電流Ｉｃｅｌｌを検知、判定する。そのため、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂのゲートには、ゲート信号Ｃｌａｍｐ＿Ｄ、Ｃｌａｍｐ＿Ｅ、Ｃｌａｍｐ＿Ｆがそれぞれ入力される。また、スイッチ用トランジスタＮＭＯＳ０ｃのゲートには、ゲート信号ＳＷが入力される。
【００４１】
クランプ用トランジスタＮＭＯＳ０（第１トランジスタ）は、充放電回路２−１の制御により、ビット線ＢＬの電位をクランプする機能を有する。トランジスタＮＭＯＳ０の電流経路の一端はビット線ＢＬ０に接続され、他端はセンスアンプＳＡ０内のノードｎｏｄｅ＿ｓａに接続され、ゲートにはゲート信号Ｃｌａｍｐ＿Ｄが与えられる。  
センスアンプＳＡ０は、クランプ用トランジスタＮＭＯＳ０ａ，ＮＭＯＳ０ｂ、スイッチ用トランジスタＮＭＯＳ０ｃ、およびインバータｉｎｖ０を備える。
【００４２】
クランプ用トランジスタＮＭＯＳ０ａ（第２トランジスタ）は、充放電回路２−１の制御により、ノードｎｏｄｅ＿ｓａの電位を固定する機能を有する。トランジスタＮＭＯＳ０ａの電流経路の一端はノードｎｏｄｅ＿ｓａに接続され、他端は電源電圧Ｖｄｄに接続され、ゲートにはゲート信号Ｃｌａｍｐ＿Ｅが与えられる。
【００４３】
クランプ用トランジスタＮＭＯＳ０ｂ（第３トランジスタ）は、充放電回路２−１の制御により、ノードｎｏｄｅ＿ｓａの電位を固定する機能を有する。トランジスタＮＭＯＳ０ｂの電流経路の一端はノードｎｏｄｅ＿ｓａに接続され、他端はノードｎｏｄｅ＿ｓｅｎに接続され、ゲートにはゲート信号Ｃｌａｍｐ＿Ｆが与えられる。
【００４４】
スイッチ用トランジスタＮＭＯＳ０ｃ（第４トランジスタ）は、充放電回路２−１の制御により、容量ＣＡＰ０の充電および放電を行う機能を有する。トランジスタＮＭＯＳ０ｃの電流経路の一端はノードｎｏｄｅ＿ｓｅｎに接続され、他端は電源電圧Ｖｄｄに接続され、ゲートにはゲート信号ＳＷが与えられる。
【００４５】
インバータｉｎｖ０の入力は、ノードｎｏｄｅ＿ｓｅｎに接続され、出力はビット線制御回路２の出力端子ＯＵＴ０に接続される。
【００４６】
容量ＣＡＰ０の電極の一端は、ノードｎｏｄｅ＿ｓｅｎに接続される。スイッチ用トランジスタＮＭＯＳ０ｃがオンの際には容量ＣＡＰ０は電源電圧ｖｄｄまで充電され、スイッチ用トランジスタＮＭＯＳ０ｃがオフの際には容量ＣＡＰ０はメモリセルＭＣ０のセル電圧まで放電される。
【００４７】
ここで、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂは、閾値ばらつきを抑制するために、トランジスタＮＭＯＳ０ｃのゲート長よりゲート長が大きいトランジスタで構成される。また、トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂは、それぞれ同じサイズである。つまり、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂは、その充電能力（Ｄｒ０，Ｄｒａ，Ｄｒｂ）は、スイッチ用トランジスタＮＭＯＳ０ｃの充電能力（Ｄｒｃ）よりも低い（充電能力：Ｄｒ０，Ｄｒａ，Ｄｒｂ ＜ Ｄｒｃ）。
【００４８】
一方、スイッチ用トランジスタＮＭＯＳ０ｃは、スイッチとしての機能を有する。トランジスタＮＭＯＳ０ｃは、トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂのゲート長よりもゲート長が小さい。トランジスタＮＭＯＳ０ｃは、その充電能力（Ｄｒｃ）は、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂの充電能力（Ｄｒ０，Ｄｒａ，Ｄｒｂ）よりも高い。
【００４９】
１−５．充電制御回路  
次に、図９を用い、第１の実施形態に係る充電制御回路２−１の構成例について説明する。図示するように、本例に係る充電制御回路２−１は、第１〜第４電圧発生回路２１〜２４，スイッチング素子Ｓ２１−１〜Ｓ２４−２を備える。
【００５０】
第１〜第４電圧発生回路２１〜２４は、それぞれ所定の電圧（例えば、トランジスタＮＭＯＳ０のオン電圧（Ｖｔｈｎ）など）を発生させる。
【００５１】
スイッチング素子Ｓ２１−１〜Ｓ２４−２のゲートには、制御回路７からの制御信号ＳＷ１−１〜ＳＷ４−２がそれぞれ与えられ、その電流経路の導通／非導通が制御される。
【００５２】
スイッチング素子Ｓ２１−１の電流経路の一端は第１電圧発生回路２１の出力に接続され、他端はトランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄとして出力される。スイッチング素子Ｓ２１−２の電流経路の一端は第２電圧発生回路２２の出力に接続され、他端はトランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄとして出力される。
【００５３】
スイッチング素子Ｓ２２−１の電流経路の一端は第１電圧発生回路２１の出力に接続され、他端はトランジスタＮＭＯＳａのゲート信号Ｃｌａｍｐ＿Ｅとして出力される。スイッチング素子Ｓ２２−２の電流経路の一端は第２電圧発生回路２２の出力に接続され、他端はトランジスタＮＭＯＳａのゲート信号Ｃｌａｍｐ＿Ｅとして出力される。
【００５４】
スイッチング素子Ｓ２３−１の電流経路の一端は第１電圧発生回路２１の出力に接続され、他端はトランジスタＮＭＯＳｂのゲート信号Ｃｌａｍｐ＿Ｆとして出力される。スイッチング素子Ｓ２３−２の電流経路の一端は第３電圧発生回路２２の出力に接続され、他端はトランジスタＮＭＯＳｂのゲート信号Ｃｌａｍｐ＿Ｆとして出力される。
【００５５】
スイッチング素子Ｓ２４−１の電流経路の一端は第１電圧発生回路２１の出力に接続され、他端はトランジスタＮＭＯＳ０ｃのゲート信号ＳＷとして出力される。スイッチング素子Ｓ２４−２の電流経路の一端は第４電圧発生回路２４の出力に接続され、他端はトランジスタＮＭＯＳ０ｃのゲート信号ＳＷとして出力される。
【００５６】
＜２．データ読み出し動作＞  
次に、図１０および図１１を用い、本実施形態に係るセンスアンプＳＡによるデータ読み出し動作（本実施例に係るセンス方式）について説明する。この説明では、図１０に示すタイミングチャートに沿って説明する。
【００５７】
図示するように、まずビット線ＢＬの充電を開始する時刻ｔ０の際に、充電制御回路２−１は、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｓａｘ＋ｖｔｈｎ）または（ｖｓａｃ＋ｖｔｈｎ）に立ち上げ、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げ、クランプ用トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を（ｖｓａｘ＋ｖｔｈｎ）に立ち上げ、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げる。  
このときの充電制御回路２−１は、図１１のように示される。制御回路７から制御信号ＳＷ１−１、ＳＷ２−２、ＳＷ３−１、ＳＷ４−２に“Ｈ”レベルが入力され、制御信号ＳＷ１−２、ＳＷ２−１、ＳＷ３−２、ＳＷ４−１に“Ｌ”レベルが入力される。その結果、スイッチング素子Ｓ２１−１，Ｓ２２−２，Ｓ２３−１，Ｓ２４−１がそれぞれオフ（Off）とされ、スイッチング素子Ｓ２１−２，Ｓ２２−１，Ｓ２３−２，Ｓ２４−１がそれぞれオン（On）とされる。そのため、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｃｌａｍｐ＿Ｅ，Ｃｌａｍｐ＿Ｆ，ＳＷについて、上記のような電圧関係とすることができる。  
ここで、図７に示したように、ビット線ＢＬの電位はビット線電位をクランプするＮＭＯＳトランジスタＮＭＯＳ０の駆動能力に依存するところ、本実施形態では、ビット線ＢＬの充電初期期間ｔ０においては、クランプ用トランジスタＮＭＯＳ０の充電能力を最も大きく駆動させ（ゲート信号Ｃｌａｍｐ＿Ｄ：ｖｓａｘ＋ｖｔｈｎ，ｖｓａｃ＋ｖｔｈｎ）、ＮＭＯＳ０トランジスタの負荷特性（Ｎ１）で、急速にビット線ＢＬを充電する。そのため、充電能力を上げて、急速にＢＬを充電することができる。
【００５８】
続いて、所望の期間経過後（ｔ１）、充電制御回路２−１は、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｂｌｃ＋ｖｔｈｎ）まで下げ、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｓａｃ＋ｖｔｈｎ）まで立ち上げ、ゲート信号Ｃｌａｍｐ＿Ｆの電位を維持し、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｄｄ＋ｖｔｈｎ）まで立ち上げる。  
このように、充電終期ｔ１の際には、クランプトランジスタＮＭＯＳ０の充電能力をＮＭＯＳトランジスタの負荷特性（Ｎ０）で、ビット線ＢＬを充電させる。その結果、動作点はＮＭＯＳトランジスタの負荷特性（Ｎ０）で決定されるように制御する。そのため、ビット線の動作点を維持しながら、ビット線の充電能力を向上して高速充電が可能な半導体記憶装置およびその制御方法を提供できる。
【００５９】
例えば、本実施形態の場合、図１０中の実線で明らかなように、本実施形態に係る制御を行わない場合（破線：比較例）に比べてビット線ＢＬ０の電位が急速に充電されている。一方、充電終期ｔ１の際には、ビット線ＢＬ０の動作点は、比較例と同様に、ｖｂｌｃに維持されている。ここで、図中の比較例とは、例えば、本実施形態に係る充電制御回路２−１等を備えず、そのため、本実施形態に係る制御動作を行わない場合を言う。
【００６０】
続いて、図１０に示すように、時刻ｔ２の際、充電制御回路２−１は、ビット線ＢＬ０が充電された後、メモリセルＭＣ０が流すメモリセル電流Ｉｃｅｌｌ０をセンスするとき、ゲート信号ＳＷを立ち下げて、トランジスタＮＭＯＳ０ｃをオフさせる。
【００６１】
続いて、時刻ｔ２から所定の期間経過後（センス期間Ｔ０）の時刻ｔ３の際、充電制御回路２−１は、ゲート信号Ｃｌａｍｐ＿Ｆを下げてクランプ用トランジスタＮＭＯＳ０ｂをオフする。その結果、ノードｎｏｄｅ＿ｓｅｎの電位を確定し、センス動作を行う。
【００６２】
＜３．作用効果＞  
上記のように、第１の実施形態に係る半導体記憶装置およびその制御動作によれば、下記（１）の効果が得られる。
【００６３】
（１）ビット線の動作点を維持しながら、ビット線の充電能力を向上して高速充電が可能な半導体記憶装置およびその制御方法を提供できる。
【００６４】
上記のように、本実施形態に係る半導体記憶装置が具備する充電制御回路（２−１）は、メモリセルのデータ読み出し動作におけるビット線の充電動作の開始の際（例えば、時刻ｔ０）には前記第１トランジスタ（ＮＭＯＳ０）の充電能力（電流駆動能力）を大きくさせた第１特性（Ｎ１）でビット線ＢＬを充電させ、充電動作の終了の際（例えば、時刻ｔ１）の際には前記第１トランジスタ（ＮＭＯＳ０）の充電能力（電流駆動能力）を小さく戻した第２特性（Ｎ０）でビット線ＢＬを充電させるように、第１トランジスタのゲート電圧を制御する。
【００６５】
例えば、図７の負荷特性図において示したように、まず充電動作の開始の際（時刻ｔ０）の際には、一時的に、クランプトランジスタＮＭＯＳ０の充電能力（電流駆動能力）をより大きくさせたＮＭＯＳ０特性（Ｎ１：第１特性）で、急速にビット線ＢＬを充電する。一方、充電動作の終了の際（時刻ｔ１）の際には、クランプトランジスタＮＭＯＳ０の充電能力（電流駆動能力）を小さく戻して例えば比較例と同様のＮＭＯＳ特性（Ｎ０：第２特性）で、ビット線ＢＬを充電することにより、最終的な動作点をＮＭＯＳ特性（Ｎ０：第２特性）で決定されるように制御する。
【００６６】
［第２の実施形態（ビット線の過充電を抑制する一例）］  
次に、図１２乃至図１５を用い、第２の実施形態に係る半導体記憶装置および制御動作について説明する。この実施形態は、クランプ用の第１トランジスタ（ＮＭＯＳ０）のＮＭＯＳ特性を第２特性（Ｎ１）に元に戻す際に、ビット線ＢＬの過充電を抑制する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６７】
＜ＮＭＯＳ負荷特性について＞  
まず、第２特性（Ｎ１）に戻す際のＮＭＯＳ負荷特性について説明する。  
上記図７に示したように、第１の実施形態では、充電初期（時刻ｔ０）の際には、クランプ用の第１トランジスタ（ＮＭＯＳ０）のＮＭＯＳ特性を一時的に向上させて、第１特性（Ｎ０）でビット線ＢＬの電位を急速に充電させる。一方、続く充電終期（時刻ｔ１）の際には、クランプ用の第１トランジスタ（ＮＭＯＳ０）のＮＭＯＳ特性を小さくした第２特性（Ｎ１）に元に戻す。このようにすることで、ビット線ＢＬを急速に充電して動作特性を向上して高速動作化でき、かつ最終的なビット線ＢＬの動作点を保証することを実現した。
【００６８】
しかしながら、上記第１の実施形態では、充電終期（時刻ｔ１）の際に、ＮＭＯＳ特性を第１特性（Ｎ０）から第２特性（Ｎ１）へ元に戻す動作の詳細については考慮されていない。
【００６９】
例えば、同時に、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷを動作させて、ゲート信号Ｃｌａｍｐ＿Ｄの電位が電位ｖｂｌｃ＋ｖｔｈｎに遷移する前に、ゲート信号Ｃｌａｍｐ＿ＥやＳＷの電位が電位ｖｂｌｃ＋ｖｔｈｎよりも高くなった場合には、ビット線ＢＬの電位は過充電される。その結果、ビット線ＢＬの過充電電荷をメモリセル電流で放電する必要があり、センスアンプＳＡから見た電流が安定するまで時間が余計にかかる可能性がある。
【００７０】
第２の実施形態では、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷを動作させる際に、下記のような動作を行う。
【００７１】
（ｉ）まず、クランプ用の第１トランジスタ（ＮＭＯＳ０）のゲート信号Ｃｌａｍｐ＿Ｄの電位を電位ｖｂｌｃ＋ｖｔｈｎよりも高く遷移させて、ビット線ＢＬ０を充電させた後、ＮＭＯＳトランジスタの負荷特性を第２特性（Ｎ０）に戻して、ビット線ＢＬの動作点を確保する。  
（ｉｉ）続いて、その他の第２乃至第４トランジスタＮＭＯＳ０ａ，ＮＭＯＳ０ｂ，ＮＭＯＳ０ｃのゲート電位の電位を高く遷移させる。なお、本実施形態では、第２トランジスタのゲート電位Ｃｌａｍｐ＿Ｆはそのまま維持する場合を例に挙げる。第１トランジスタＮＭＯＳ０のゲート電位よりも高く遷移する前に、少なくとも第２乃至第４トランジスタＮＭＯＳ０ａ，ＮＭＯＳ０ｂ，ＮＭＯＳ０ｃのいずれかのゲート電位が、第１トランジスタＮＭＯＳ０のゲート電位よりも低ければ良い。
【００７２】
換言すると、上記（ｉ）と（ｉｉ）との間の遷移期間Ｔ１を設ける。このように制御することで、第１トランジスタ（ＮＭＯＳ０）のゲート信号Ｃｌａｍｐ＿Ｄの電位が電位ｖｂｌｃ＋ｖｔｈｎよりも高く遷移する前に、その他の第２乃至第４トランジスタの電位が、第１トランジスタのゲート信号Ｃｌａｍｐ＿Ｄの電位ｖｂｌｃ＋ｖｔｈｎよりも高い電位になることを防止できる。その結果、ビット線ＢＬの過充電を防止できる。
【００７３】
＜構成例＞  
構成例については、上記第１の実施形態と実質的に同様であるため、その詳細な説明を省略する。  
＜データ読み出し動作＞  
次に、図１２および図１３を用い、第２の実施形態に係るセンスアンプＳＡによるデータ読み出し動作について説明する。この説明では、図１２に示すタイミングチャートに沿って説明する。
【００７４】
図示するように、まずビット線ＢＬの充電を開始する時刻ｔ０の際に、充電制御回路２−１は、読み出し動作開始時のビット線ＢＬの充電初期として、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｓａｘ＋ｖｔｈｎ）または（ｖｓａｃ＋ｖｔｈｎ）に立ち上げ、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げ、クランプ用トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を（ｖｓａｘ＋ｖｔｈｎ）に立ち上げ、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げる。  
本実施形態では、ビット線ＢＬの充電を開始する時刻ｔ０においては、クランプ用トランジスタＮＭＯＳ０の充電能力を最も大きく駆動させ、第１特性（Ｎ１）で、急速にビット線ＢＬを充電する。その結果、図１２中の実線で示すように、急速にビット線ＢＬ０を充電することができる。
【００７５】
続いて、時刻ｔ１の際、充電制御回路２−１は、クランプ用の第１トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位のみを（ｖｂｌｃ＋ｖｔｈｎ）まで下げる。この時刻ｔ１の際には、クランプ用の第１トランジスタＮＭＯＳ０の充電能力を第２特性（Ｎ０）に戻し、ビット線ＢＬ０を充電させる。動作点を第２特性（Ｎ０）で決定されるように、第１トランジスタＮＭＯＳ０を制御する。
【００７６】
このビット線ＢＬの充電を終了する時刻ｔ１の際における充電制御回路２−１の電圧関係は、図１３のように示される。図示するように、この時刻ｔ１の際では、制御回路７からの制御信号ＳＷ１−１〜ＳＷ３−２により、スイッチング素子Ｓ２１−２，Ｓ２２−１，Ｓ２３−１，Ｓ２４−１，Ｓ２４−２がそれぞれオフ（Off）とされ、スイッチング素子Ｓ２１−１，Ｓ２２−２，Ｓ２３−２がそれぞれオン（On）とされる点で、上記第１の実施形態と相違する。そのため、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｃｌａｍｐ＿Ｅ，Ｃｌａｍｐ＿Ｆ，ＳＷについて、上記のような電圧関係とすることができる。  
続いて、時刻ｔ１から所定の期間経過後の、時刻ｔ２の際、充電制御回路２−１は、クランプ用の第２トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｓａｃ＋ｖｔｈｎ）まで立ち上げ、第３トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を維持し、スイッチ用の第４トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｄｄ＋ｖｔｈｎ）まで立ち上げる。  
このように、第２の実施形態では、図示するように時刻１〜時刻ｔ２間の遷移期間Ｔ１を設けるように制御する点で、上記第１の実施形態と相違する。
【００７７】
続いて、時刻ｔ３の際、充電制御回路２−１は、ビット線ＢＬ０が充電された後、メモリセルＭＣ０が流すメモリセル電流Ｉｃｅｌｌ０をセンスする際に、最初にゲート信号ＳＷを立ち下げて、スイッチ用の第４トランジスタＮＭＯＳ０ｃをオフさせる。
【００７８】
続いて、時刻ｔ３から所定の期間経過後（センス期間Ｔ０）の時刻ｔ４の際、充電制御回路２−１は、クランプ用の第３トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆを下げて，クランプ用の第３トランジスタＮＭＯＳ０ｂをオフさせてノードｎｏｄｅ＿ｓｅｎの電位を確定し、センス動作を行う。
【００７９】
＜作用効果＞  
上記のように、この第２の実施形態に係る半導体記憶装置およびその制御動作によれば、少なくとも上記（１）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（２）および（３）の効果が得られる。
【００８０】
（２）ビット線ＢＬの過充電を防止することができる。  
第２の実施形態に係る不揮発性半導体装置は、時刻１〜時刻ｔ２間の遷移期間Ｔ１を設けるように、第１乃至第４トランジスタＮＭＯＳ０、ＮＭＯＳａ〜ＮＭＯＳｃを制御する。このように制御することで、第１トランジスタ（ＮＭＯＳ０）のゲート信号Ｃｌａｍｐ＿Ｄの電位が電位ｖｂｌｃ＋ｖｔｈｎよりも高く遷移する前に、その他の第２乃至第４トランジスタＮＭＯＳ０ａ，ＮＭＯＳ０ｂ，ＮＭＯＳ０ｃのゲート信号Ｃｌａｍｐ＿ＥやＳＷの電位が、第１トランジスタのゲート信号Ｃｌａｍｐ＿Ｄの電位ｖｂｌｃ＋ｖｔｈｎよりも高い電位になることを防止ことができる。そのため、ビット線ＢＬの過充電を防止することができる。
【００８１】
（３）製造コストの低減に対して有利である。  
さらに本実施形態では、上記第１の実施形態と構成上、新たな構成を加える必要性がなく、充電制御回路２−１が、上記遷移期間Ｔ１を設けるように制御させるだけで良い。そのため、製造コストの低減できる。
【００８２】
［第３の実施形態（遷移期間中にＥＱＬ期間を更に設ける一例）］  
次に、図１４乃至図１９を用い、第３の実施形態に係る半導体記憶装置およびその制御動作について説明する。第３の実施形態は、遷移期間Ｔ１中に第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（以下、ＥＱＬ期間と称する）を更に設ける点で、第２実施形態と異なる。この説明において、第２の実施形態と重複する部分の詳細な説明を省略する。
【００８３】
＜遷移期間中のＮＭＯＳ負荷特性について＞  
まず、図１４を用い、遷移期間Ｔ１中におけるＮＭＯＳトランジスタの負荷特性について説明する。  
第２の実施形態では、遷移期間Ｔ１を設けることで、ビット線ＢＬの過充電を防止できる。
【００８４】
しかしながら、図中の破線で示すように、遷移期間Ｔ１におけるトランジスタの電位関係は、ＮＭＯＳトランジスタの負荷特性（Ｎ１）より駆動能力が小さいＮＭＯＳトランジスタの負荷特性（Ｎ２）となる可能性がある。
【００８５】
すなわち、センスアンプＳＡから見れば、より小さい電位（ｖｂｌｃ＋ｖｔｈｎ）が印加される第１，第２，第４トランジスタ（ＮＭＯＳ０，ＮＭＯＳ０ａ，ＮＭＯＳ０ｃ）が直列接続になる。そのため、図中の破線で示すように、センスアンプの負荷特性は、本来の負荷特性（Ｎ１：第２特性）よりも弱い負荷特性（Ｎ２）となってしまい、ビット線ＢＬの動作点の低下を発生させてしまうおそれがある。
【００８６】
そこで、第３の実施形態では、更にその遷移期間（Ｔ１）中に、第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）を設けて中間電位にする。そのことにより、遷移期間（Ｔ１）中のセンスアンプＳＡの負荷特性を本来の負荷特性（Ｎ１：第２特性）に近づけつつ、かつ、中間電位からの電位遷移にすることでビット線ＢＬの過充電も防止する。
【００８７】
＜構成例＞  
ビット線制御回路  
次に、図１５を用い、第３の実施形態に係るビット線制御回路２の構成例について説明する。  
図示するように、本例では、充電制御回路２−１が、遷移期間中に、第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）を設けて中間電位にするように制御する点で、上記第２の実施形態と相違する。
【００８８】
充電制御回路  
次に、図１６を用い、第３の実施形態に係る充電制御回路２−１の構成例について説明する。  
図示するように、本実施形態では、充電制御回路２−１が、トランジスタＥＱＬ１，ＥＱＬ２，ＥＱＬ３を更に備える点で、上記第２の実施形態と相違する。
【００８９】
トランジスタＥＱＬ１の電流経路の一端および他端は第１，第２トランジスタ（ＮＭＯＳ０，ＮＭＯＳ０ａ）のゲート信号（Ｃｌａｍｐ＿Ｄ，Ｅ）の出力端子間に接続され、ゲートには制御回路７より出力される制御信号ＳＷ４−１が与えられる。
【００９０】
トランジスタＥＱＬ２の電流経路の一端および他端は第２，第３トランジスタ（ＮＭＯＳ０ａ，ＮＭＯＳ０ｂ）のゲート信号（Ｃｌａｍｐ＿Ｅ，Ｆ）の出力端子間に接続され、ゲートには制御回路７より出力される制御信号ＳＷ４−２が与えられる。
【００９１】
トランジスタＥＱＬ３の電流経路の一端および他端は第３，第４トランジスタ（ＮＭＯＳ０ｂ，ＮＭＯＳ０ｃ）のゲート信号（Ｃｌａｍｐ＿Ｅ，ＳＷ）の出力端子間に接続され、ゲートには制御回路７より出力される制御信号ＳＷ４−３が与えられる。
【００９２】
＜データ読み出し動作＞  
次に、図１７および図１８を用い、第３の実施形態に係るセンスアンプＳＡによるデータ読み出し動作について説明する。この説明では、図１７に示すタイミングチャートに沿って説明する。
【００９３】
図示するように、まず充電初期の時刻ｔ０の際に、充電制御回路２−１は、読み出し動作開始時のビット線ＢＬの充電初期として、クランプ用の第１トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｓａｘ＋ｖｔｈｎ）または（ｖｓａｃ＋ｖｔｈｎ）に立ち上げ、クランプ用の第２トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げ、クランプ用の第３トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を（ｖｓａｘ＋ｖｔｈｎ）に立ち上げ、スイッチ用の第４トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げる。  
ここで、上記に示したように、ビット線ＢＬの充電初期（時刻ｔ０）においては、クランプ用トランジスタＮＭＯＳ０の充電能力を最も大きく駆動させ（ゲート信号Ｃｌａｍｐ＿Ｄ：ｖｓａｘ＋ｖｔｈｎ，ｖｓａｃ＋ｖｔｈｎ）、ＮＭＯＳ０特性（Ｎ１：第１特性）で、急速にビット線ＢＬを充電する。そのため、充電能力を上げて、図１７中の破線で示すように、急速にビット線ＢＬ０を充電することができる。
【００９４】
続いて、時刻ｔ１の際、充電制御回路２−１は、クランプ用の第１トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位のみを（ｖｂｌｃ＋ｖｔｈｎ）まで下げる。この時刻ｔ１の際には、クランプ用の第１トランジスタＮＭＯＳ０の充電能力を小さく戻してＮＭＯＳ特性（Ｎ０：第２特性）で、ビット線ＢＬ０を充電させることで、最終的な動作点をＮＭＯＳ特性（Ｎ０：第２特性）で決定されるように制御する。  
加えて、本例では、この際、充電制御回路２−１は、遷移期間の間、第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）Ｔ３を設けて中間電位にする。そのことにより、遷移期間（Ｔ３）中のセンスアンプＳＡの負荷特性を本来の負荷特性（Ｎ１：第２特性）に近づけつつ、かつ、中間電位からの電位遷移にすることでビット線ＢＬの過充電も防止することができる。  
このＥＱＬ期間Ｔ３における充電制御回路２−１の電圧関係は、図１８のように示される。図示するように、ＥＱＬ期間Ｔ３の間では、制御回路７からの制御信号ＳＷ１−１〜ＳＷ３−２，ＳＷ４−１〜ＳＷ４−３により、スイッチング素子Ｓ２１−１〜Ｓ２４−２が全てオフ（Off）とされ、スイッチング素子ＥＱＬ１〜ＥＱＬ３がそれぞれオン（On）とされる。そのため、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｃｌａｍｐ＿Ｅ，Ｃｌａｍｐ＿Ｆ，ＳＷの各ノードがショート（Short）され、中間電位となる電圧関係とすることができる。
【００９５】
続いて、ＥＱＬ期間Ｔ３経過後の、時刻ｔ２の際、充電制御回路２−１は、クランプ用の第２トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｓａｃ＋ｖｔｈｎ）まで立ち上げ、第３トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を維持し、スイッチ用の第４トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｄｄ＋ｖｔｈｎ）まで立ち上げる。  
このように、第３の実施形態では、図示するように時刻１〜時刻ｔ２間の遷移期間をＥＱＬ期間Ｔ３となるように制御する点で、上記第２の実施形態と相違する。
【００９６】
続いて、時刻ｔ３の際、充電制御回路２−１は、ビット線ＢＬ０が充電された後、メモリセルＭＣ０が流すメモリセル電流Ｉｃｅｌｌ０をセンスする際に、最初にゲート信号ＳＷを立ち下げて、スイッチ用の第４トランジスタＮＭＯＳ０ｃをオフさせる。
【００９７】
続いて、時刻ｔ３から所定の期間経過後（センス期間Ｔ０）の時刻ｔ４の際、充電制御回路２−１は、クランプ用の第３トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆを下げて，クランプ用の第３トランジスタＮＭＯＳ０ｂをオフさせてノードｎｏｄｅ＿ｓｅｎの電位を確定し、センス動作を行う。
【００９８】
＜作用効果＞  
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、下記（４）の効果が得られる。
【００９９】
（４）遷移期間中のセンスアンプＳＡの負荷特性の低下を抑制して本来の負荷特性（Ｎ１：第２特性）に近づけつつ、かつビット線ＢＬの過充電をも防止することができる。  
上記のように、第３の実施形態では、充電制御回路２−１が、遷移期間中に、第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）を設けて中間電位にするように制御する点で、上記第２の実施形態と相違する。  これにより、遷移期間（Ｔ１）中のセンスアンプＳＡの負荷特性を本来の負荷特性（Ｎ１：第２特性）に近づけつつ、かつ、中間電位からの電位遷移にすることでビット線ＢＬの過充電も防止することができる点で有利である。
【０１００】
その結果、本例に係る負荷特性は、例えば、図１９のように示される。  
図中の実線（Ｎ３：本例）で示すように、第３の実施形態では、遷移期間中のセンスアンプＳＡの負荷特性を、本来の負荷特性（Ｎ１：第２特性）に近づけた負荷特性（Ｎ３：第３特性）として動作点を維持しつつ、かつ、ビット線ＢＬの過充電も防止することができることが明らかである。
【０１０１】
尚、遷移時間前において、第１トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄは、電位（ｖｓａｘ＋ｖｔｈｎ）か電位（ｖｓａｃ＋ｖｔｈｎ）になっているので、ＥＱＬ期間Ｔ３中は、必ず各ノードの電位は、ｖｂｌｃ＋ｖｔｈｎ ＜ ノード電位 ＜ ｖｓａｘ(ｖｓａｃ) ＋ ｖｔｈｎになる。よって、形式的には、センスアンプＳＡの負荷特性は、中間ノードの第１乃至第４トランジスタ（ＮＭＯＳ０，ＮＭＯＳ０ａ，ＮＭＯＳ０ｂ，ＮＭＯＳ０ｃ）の直列接続されたもの（換言すれば、第１特性Ｎ０と第２特性Ｎ１との間の負荷特性）になる。しかし、実質的には、第２の実施形態のような電位（ｖｂｌｃ＋ｖｔｈｎ）が印加される第１，第２，第４トランジスタ（ＮＭＯＳ０，ＮＭＯＳ０ａ，ＮＭＯＳ０ｃ）が直列接続されたものより、負荷特性が改善することが明らかである。
【０１０２】
加えて、本第３の実施形態では、後述する変形例１に比べ、充電制御回路２−１を構成するスイッチング素子が増大するが、ショートさせる際の電流をより減少できる点で有利である。このように、必要に応じて、第３の実施形態に係る構成を適用することが可能である。
【０１０３】
［変形例１（遷移期間中にＥＱＬ期間を更に設けるその他の一例）］  
次に、図２０を用い、変形例１に係る半導体記憶装置およびその制御動作について説明する。この変形例１は、遷移期間中に第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）設けるにその他の一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１０４】
＜構成例＞  
充電制御回路  
変形例１に係る充電制御回路２−１の構成例については、図２０のように示される。  
図示するように、本例では、充電制御回路２−１が、トランジスタＥＱＬ１，ＥＱＬ２を備えていない点で、上記第３の実施形態と相違する。
【０１０５】
＜データ読み出し動作＞  
データ読み出し動作において、同様に、遷移期間（ＥＱＬ期間Ｔ３）の間、第１乃至第４トランジスタのゲート信号Ｃｌａｍｐ＿Ｄ，Ｅ，ＳＷの各ノードをショート（Short）させる期間（ＥＱＬ期間）Ｔ３を設けて中間電位にする。そのことにより、遷移期間（Ｔ３）中のセンスアンプＳＡの負荷特性を本来の負荷特性（Ｎ１：第２特性）に近づけつつ、かつ、中間電位からの電位遷移にすることでビット線ＢＬの過充電も防止することができる。  
このＥＱＬ期間Ｔ３における充電制御回路２−１の電圧関係は、図２０のように示される。図示するように、ＥＱＬ期間Ｔ３の間では、制御回路７からの制御信号ＳＷ１−１〜ＳＷ３−２により、全てのスイッチング素子Ｓ２１−１〜Ｓ２４−２が全てオン（On）とされる。そのため、ゲート信号Ｃｌａｍｐ＿Ｄ，Ｃｌａｍｐ＿Ｅ，Ｃｌａｍｐ＿Ｆ，ＳＷの各ノードがショート（Short）され、同様に、中間電位となる電圧関係とすることができる。
【０１０６】
＜作用効果＞  
上記のように、この変形例１に係る半導体記憶装置およびその制御動作によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。
【０１０７】
さらに、変形例１では、上記第３の実施形態に比べ、充電制御回路２−１が、トランジスタＥＱＬ１，ＥＱＬ２を必要としない点で、充電制御回路２−１を構成するスイッチング素子が減少せることができ、微細化に対して有利である。このように、必要に応じて、変形例１に係る構成を適用することが可能である。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
１…メモリセルアレイ、２…ビット線制御回路、２−１…充電制御回路、６…ロウデコーダ、７…制御回路、ＮＭＯＳ０…第１トランジスタ、ＮＭＯＳ０ａ…第２トランジスタ、ＮＭＯＳ０ｂ…第３トランジスタ、ＮＭＯＳ０ｃ…第４トランジスタ、Ｎ０…第１負荷特性、Ｎ１…第２負荷特性。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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