(57)【要約】【課題】消去状態における記憶素子の抵抗値が安定化された記憶素子および記憶装置を提供する。【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は抵抗変化層２２と可動原子を含むイオン源層２１とを有する。抵抗変化層２２は、ｎ型ドーパントまたはｐ型ドーパントが導入されている。これにより、消去状態の不安定化の一因である抵抗変化層２２内部に形成される局在サイトが不活性化され、抵抗変化層２２の抵抗値が安定化する。【選択図】図１
2012060024.tif 000002
【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
ｎ型ドーパントまたはｐ型ドーパントを含み、前記第１電極側に設けられた抵抗変化層と、
前記抵抗変化層と前記第２電極との間に設けられたイオン源層と
を備えた記憶素子。
【請求項２】
前記ｎ型ドーパントまたはｐ型ドーパントの濃度は、１０16ｃｍ-3以上１０20ｃｍ-3以下である、請求項１に記載の記憶素子。
【請求項３】
前記抵抗変化層は、エネルギーバンドギャップ内の局在準位分布がｐ型半導体的であると共に、前記ｎ型ドーパントを含む、請求項１に記載の記憶素子。
【請求項４】
前記抵抗変化層は、エネルギーバンドギャップ内の局在準位分布が禁制帯中心よりも低エネルギー側に分布している、請求項１に記載の記憶素子。
【請求項５】
前記ｎ型ドーパントは、カチオン原子を置換する４価の不純物元素である、請求項１または２に記載の記憶素子。
【請求項６】
前記４価の不純物元素は、炭素（Ｃ），ケイ素（Ｓｉ），ゲルマニウム（Ｇｅ），スズ（Ｓｎ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ）のうちの少なくとも１種類である、請求項５に記載の記憶素子。
【請求項７】
前記抵抗変化層は、エネルギーバンドギャップ内の局在準位分布がｎ型半導体的であると共に、前記ｐ型ドーパントを含む、請求項１に記載の記憶素子。
【請求項８】
前記抵抗変化層は、エネルギーバンドギャップ内の局在準位分布が禁制帯中心よりも高エネルギー側に分布している、請求項１に記載の記憶素子。
【請求項９】
前記ｐ型ドーパントは、カチオン原子を置換する２価の不純物元素、または、アニオン原子を置換する５価の不純物元素である、請求項１または２に記載の記憶素子。
【請求項１０】
前記２価の不純物元素はベリリウム（Ｂｅ），マグネシウム（Ｍｇ），カルシウム（Ｃａ），ストロンチウム（Ｓｒ），亜鉛（Ｚｎ），カドミウム（Ｃｄ）のうちの少なくとも１種類である、請求項９に記載の記憶素子。
【請求項１１】
前記５価の不純物元素は窒素（Ｎ），リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ）のうちの少なくとも１種類である請求項９に記載の記憶素子。
【請求項１２】
前記抵抗変化層は、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む３価の陽イオンとなり得る金属元素を含む、請求項１に記載の記憶素子。
【請求項１３】
前記第１電極および前記第２電極への電圧印加によって前記記憶層に含まれる可動イオンが前記抵抗変化層内に移動し、低抵抗部を形成することにより前記抵抗変化層の抵抗が変化する、請求項１に記載の記憶素子。
【請求項１４】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
ｎ型ドーパントまたはｐ型ドーパントを含み、前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を備えた記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これら半導体不揮発性メモリでは、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
【０００３】
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，２参照）。これらのメモリ（記憶素子）は、上部電極と下部電極との間に抵抗変化層とイオン源層とからなる記憶層が設けられている。この上部電極および下部電極に電圧を加え記憶層に電界を印加することによって、電界の向きに応じた方向に可動原子が移動する。この可動原子の移動によって電極間の抵抗変化が生じ、データの書き込みおよび消去が行われる。具体的には、書き込み時にはイオン源層から抵抗変化層内に多数の可動原子が導入されることによって抵抗変化層の抵抗が低減される。消去時には書き込み時とは逆の電圧を印加することによって抵抗変化層内に導入された可動原子がイオン源層側へ移動し、抵抗変化層内の電気伝導経路が完全に消去され、書き込み前の状態に戻る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９７６３４号公報
【特許文献２】特開２００９−１６４４６７号公報
【非特許文献】
【０００５】
【非特許文献１】籾田，大野，児子他、第５６回応用物理化学講演会予稿集，２００９年春
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、実際には消去電圧を印加しても抵抗変化層の抵抗を電圧印加前の抵抗値（初期状態）に回復することは難しい。これは、消去電圧の印加によって抵抗変化層内の可動原子の大部分はイオン源層側へ移動するが、一部が抵抗変化層内に残留、または、可動原子の移動による原子空孔のような局所的に不均一な構造、即ち局在サイトが形成されるためである（例えば、非特許文献１）。消去状態における抵抗値が不安定になると、書き込み状態（低抵抗状態）および消去状態（高抵抗状態）における抵抗値の差が小さくなり、記憶装置の機能が低下するという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、抵抗変化層内に形成される局在サイトを不活性化し、消去状態が安定化された記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられると共に、ｎ型ドーパントまたはｐ型ドーパントが導入された抵抗変化層と、第２電極側に設けられたイオン源層とを備えたものである。
【０００９】
本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。
【００１０】
本発明の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（書き込み状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。
【００１１】
ここでは、抵抗変化層に導入されたｎ型ドーパントまたはｐ型ドーパントにより、抵抗変化層内部に形成される局在サイトが不活性化され消去状態、即ち高抵抗状態が維持される。
【発明の効果】
【００１２】
本発明の記憶素子または記憶装置によれば、抵抗変化層へｎ型ドーパントまたはｐ型ドーパントを導入するようにしたので、抵抗変化層内部の局在サイトが不活性化され消去時における抵抗変化層の抵抗値が安定化される。これにより、製造不良素子の発生頻度が低減され、大容量化が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】比較例に係る記憶素子の抵抗変化層内のエネルギーバンドの変化を表す模式図である。
【図５】図１の記憶素子における抵抗変化層内のエネルギーバンドの一例を表す模式図である。
【図６】図１の記憶素子における抵抗変化層内のエネルギーバンドの他の例を表す模式図である。
【図７】比較例および図１の記憶素子の電子状態密度分布を表す特性図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［実施の形態］
（１）記憶素子
（２）記憶装置
【００１５】
［実施の形態］
（記憶素子）
図１は、本発明の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
【００１６】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１７】
記憶層２０はイオン源層２１および抵抗変化層２２により構成されている。イオン源層２１は、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）２１ａとなる元素を含む。陽イオン化可能な元素としては、例えばＣｕ，Ａｌ，銀（Ａｇ），亜鉛（Ｚｎ）およびゲルマニウム（Ｇｅ）などの金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、酸素（Ｏ）またはテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含む。イオン源層２１は上部電極３０側にあり、ここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１８】
陽イオン化可能な金属元素は、書き込み動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属、すなわちＴｉ，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，ＭｏおよびＷが挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、Ｓｉなどをイオン源層２１の添加元素として用いるようにしてもよい。
【００１９】
また、イオン源層２１に後述する抵抗変化層２２に含まれるＴｅ等のカルコゲン元素と反応しやすい金属元素（Ｍ）を用いてカルコゲン元素／イオン源層（金属元素Ｍを含む）という積層構造にしておくと、成膜後の加熱処理により、ＭＴｅ／イオン源層２１という構造に安定化する。カルコゲン元素と反応しやすい元素としては、例えばＡｌやマグネシウム（Ｍｇ）が挙げられる。
【００２０】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素としては、Ｚｒの代わりに、ＴｉやＴａなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＴａＴｅＡｌＧｅなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外に硫黄（Ｓ）やセレン（Ｓｅ）、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。なお、ここではＴｅを含む化合物例を挙げたが、これに限らずＴｅ以外のカルコゲン元素を含んでいてもよい。また、必ずしもＡｌを含んでいる必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。
【００２１】
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなるのに対し、多過ぎると良好なメモリ動作特性が得られない。このため、イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが好ましい。
【００２２】
抵抗変化層２２は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は電気伝導上のバリアとしての機能を有し、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値は変化する。この抵抗変化層２２は、アルミニウム（Ａｌ）またはガドリウム（Ｇｄ）等の３価の陽イオンとなり得る金属元素と、陰イオン成分として挙動するＴｅ等のカルコゲン元素を主成分とする化合物とから構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。このＴｅを含有する化合物の組成は、例えばＡｌＴｅでは後述する理由によりＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましい。このことから低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。なお、抵抗変化層２２の材料は上記Ｔｅを含む材料に限らず、従来用いられているＧａＯｘ，ＡｌＯｘなどの酸化物を用いてもよい。
【００２３】
本実施の形態では、抵抗変化層２２には上記化合物のほかにｐ型ドーパントまたはｎ型ドーパントが導入されている。具体的には、消去時における抵抗変化層２２のエネルギーバンドギャップの局在準位がｐ型半導体的な分布を示す場合、または禁制帯中心より低エネルギー側に分布している場合には３００Ｋよりも十分大きな活性化エネルギーを有するｎ型ドーパントが導入される。一方、消去時における抵抗変化層２２のエネルギーバンドギャップの局在準位がｎ型半導体的な分布を示す場合、または禁制帯中心より高エネルギー側に分布している場合には３００Ｋよりも十分大きな活性化エネルギーを有するｐ型ドーパントが導入される。なお、３００Ｋとは室温を想定したものであり、必ずしもこれに限らない。
【００２４】
ｎ型ドーパント材料としては、カチオン原子を置換するものとして４価の不純物元素が用いられる。具体的には、炭素（Ｃ），Ｓｉ，Ｇｅ，スズ（Ｓｎ），Ｔｉ，Ｚｒ，Ｈｆ等が挙げられる。ｐ型ドーパント材料としては、カチオン原子を置換するものとして２価の不純物元素が用いられる。具体的には、ベリリウム（Ｂｅ），マグネシウム（Ｍｇ），カルシウム（Ｃａ），ストロンチウム（Ｓｒ），亜鉛（Ｚｎ），カドミウム（Ｃｄ）等が挙げられる。また、アニオン原子を置換するものとして５価の不純物元素を用いることができる。具体的には、窒素（Ｎ），リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ），Ｖ，Ｎｂ，Ｔａ等が挙げられる。これらｎ型ドーパントまたはｐ型ドーパントの濃度は、抵抗変化層２２での残留可動原子の濃度と同程度であることが好ましい。一般的に、書き込み状態（低抵抗状態）および消去状態（高抵抗状態）における抵抗分離上の問題となる高抵抗状態の抵抗値は、概ね１００ｋΩ〜１ＭΩ付近である。この状態の高抵抗層材料の抵抗率は１０〜１００Ωｃｍ程度と推察される。Ｓｉ結晶を例に考えると、このような抵抗率を与える不純物濃度は１０13ｃｍ-3以上１０16ｃｍ-3以下となる。但し、抵抗変化層２２はアモルファス構造であるため、一般に移動度が３〜４桁程度低下することを考慮すると、具体的には１０16ｃｍ-3以上１０20ｃｍ-3以下であることが好ましい。
【００２５】
また、抵抗変化層２２の初期抵抗値は１ＭΩ以上であることが好ましい。このことから低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。微細化した抵抗変化型メモリの抵抗状態を高速に読み出すためには、できる限り低抵抗状態の抵抗値を低くすることが好ましい。しかし２０〜５０μＡ，２Ｖの条件で書き込んだ場合の抵抗値は４０〜１００ｋΩであるので、メモリの初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記抵抗値が適当と考えられる。
【００２６】
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
【００２７】
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２８】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。その結果，下部電極１０と記憶層２０の界面に金属状態に還元された低抵抗の金属元素の伝導パス（フィラメント）が形成される。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。これにより記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。
【００２９】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた伝導パスの金属元素がイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合してＣｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する。これにより、金属元素による伝導パスが消滅、または減少して抵抗値が高くなる。
【００３０】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３１】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
【００３２】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層２２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２２の抵抗値は、例えば、抵抗変化層２２の厚みや含まれる陰イオンの量などにより制御することが可能である。
【００３３】
このような理由から、抵抗変化層２２にカルコゲン元素を用いる場合には、Ｔｅを用いることが好ましい。Ｔｅは、低抵抗化時にイオン源層２１から拡散した金属元素が抵抗変化層２２中で安定化して低抵抗状態を保持しやすくなる。また、Ｔｅは、電気陰性度の高い酸化物や共有結合であるシリコン化合物に比べて金属元素との結合力が弱く、抵抗変化層２２中に拡散した金属元素が消去電圧の印加によってイオン源層２１へ移動しやすいために消去特性が向上する。なお、電気陰性度はカルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、抵抗変化層２２中に酸素が少ないほど、かつ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高いと言える。
【００３４】
更に、本実施の形態では、上述したように、イオン源層２１がＺｒ，Ａｌ，Ｇｅ等を含有することが好ましい。以下、その理由について説明する。
【００３５】
イオン源層２１中にＺｒが含まれている場合には、上述したＣｕなどの金属元素と共に、Ｚｒがイオン化元素として働き、ＺｒとＣｕなどの上述した金属元素との混在した伝導パスが形成される。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒが還元された金属フィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層２１中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕなどの上述した金属元素単独の伝導パスの場合よりも低抵抗状態を保持しやすい。例えばＣｕは書き込み動作によって金属フィラメントとして形成される。但し、金属状態のＣｕはカルコゲン元素を含むイオン源層２１中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００３６】
また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの伝導パスが形成され、再びイオン源層２１中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくく、室温よりも高温状態で保持した場合や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００３７】
更に、イオン源層２１にＡｌが含まれている場合には、消去動作により上部電極が負の電位にバイアスされた場合、固体電解質的に振舞うイオン源層２１とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。
【００３８】
このように、イオン源層２１にＺｒ，Ａｌ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することによっても中間的な状態を作り出すことが可能である。
【００３９】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの添加量によって異なる。
【００４０】
例えば、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のＺｒの含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００４１】
また、Ｃｕは適量をイオン源層２１に添加した場合には非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕの組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒ量を含有している場合は、Ｃｕの伝導パスがイオン源層２１中に再溶解したとしても、金属ジルコニウム（Ｚｒ）による伝導パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、Ｃｕの好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％) ＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４２】
但し、記憶素子１の特性は実質的にはＺｒとＴｅ等のカルコゲン元素の組成比に依存している。そのため、Ｚｒとカルコゲン元素の組成比は、
Ｚｒ組成比（原子％）／カルコゲン元素組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層２１の抵抗値がＺｒとカルコゲン元素の組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１に印加したバイアス電圧が抵抗変化層２２の部分に有効に印加されることによると考えられる。
【００４３】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた伝導パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の伝導パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００４４】
また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、イオン源層２１中のＡｌの含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００４５】
Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを添加する場合の含有量は１５原子％以下であることが好ましい。
【００４６】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４７】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上部電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。なお、抵抗変化層２２へのｎ型ドーパントまたはｐ型ドーパントのドーピング手法は、半導体プロセスとして一般的なイオン注入や抵抗変化層２２界面からの拡散などを用いることが可能である。
【００４８】
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。以下、この記憶素子１による効果を説明する。
【００４９】
抵抗変化型の記憶素子には、上部電極および下部電極の間に抵抗変化層とイオン源層とからなる記憶素子が設けられている。このような記憶素子では、上述のように上部電極および下部電極にそれぞれ正電位または負電位になるように電圧を印加することによってイオン源層に含まれる可動原子がイオン化して抵抗変化層内に移動し伝導パスが形成される。これにより抵抗変化層の抵抗値が低くなり、書き込みが行われる。次に、上部電極および下部電極のそれぞれに書き込み時とは逆極性の電圧を印加すると抵抗変化層内に形成された伝導パスの金属元素が再びイオン化して、抵抗変化層とイオン源層との界面に移動することによって伝導パスが消失する。これにより抵抗変化層の抵抗値が上昇し、消去が行われる。
【００５０】
このように抵抗変化型の記憶素子は、抵抗変化層内部の可動原子の分布によって抵抗値を制御してデータの書き込み（オン）および消去（オフ）を行っているため、高いオン／オフ比が重要となる。高いオン／オフ比を安定して得るためには、書き込み時（低抵抗状態）には外部電界により抵抗変化層に多くの可動原子を導入し、消去時（高抵抗状態）には抵抗変化層内部に導入された可動原子をイオン源層側に全て移動させて電気伝導経路（伝導パス）を完全に消去することが望ましい。
【００５１】
図４（Ａ）〜（Ｃ）は、比較例として従来の構成を有する抵抗変化型の記憶素子における初期状態（Ａ）、書き込み状態（Ｂ）および消去状態（Ｃ）における抵抗変化層内の抵抗値の変化をエネルギーバンドによって説明したものである。図４（Ａ）では可動原子が全く存在していない。書き込み電圧を印加すると図４（Ａ）の状態から図４（Ｂ）に示したように、イオン源層から移動してきた可動原子などに起因する局在準位が抵抗変化層のエネルギーバンドギャップ内に形成される。この局在準位間のキャリアのホッピング伝導や不純物半導体におけるアクセプタのように局在準位が機能することによるバンドライクな伝導などによって抵抗変化層の抵抗値が低くなる。次に、消去電圧を印加すると、抵抗変化層内部の可動原子はイオン源層側に戻り可動原子等による局在準位が低減する。但し、可動イオンを完全にイオン源層側に戻すことは困難であるため、図４（Ｃ）に示したように抵抗変化層内に局在準位が残留して消去状態における抵抗変化層の抵抗値が低下する。このため、消去時における抵抗値が不安定となって記憶素子の機能が低下するという問題があった。
【００５２】
これに対して、本実施の形態の記憶素子１では、抵抗変化層２２内に形成される残留局在準位の分布に合わせてｎ型ドーパントまたはｐ型ドーパントを抵抗変化層２２に導入するようにしている。具体的には、図５に示したように消去状態における抵抗変化層内部の残留局在準位の分布がｐ型半導体的、または、禁制帯中心より低エネルギー側に分布している場合にはｎ型ドーパントを導入する。また、消去状態における抵抗変化層内部の残留局在準位の分布が図６に示したようにｎ型半導体的、または、禁制帯中心より高エネルギー側に分布している場合には、ｐ型ドーパントを導入する。これにより、抵抗変化層２２内に局在準位が残留したとしてもドーパントから不純物準位に電子が移動することによって局在準位が不活性化され、伝導帯への電子キャリアの生成が抑制される。よって抵抗変化層２２の消去状態、即ち高抵抗状態が安定化される。
【００５３】
図７（Ａ）〜（Ｃ）は、比較例としての記憶素子および本実施の形態の記憶素子１における電子状態密度分布を第１原理計算によって解析した結果を表すものである。抵抗変化層の材料としてはアルミナ（Ａｌ2Ｏ3）を、可動原子としてはＣｕ原子を用いた。横軸のエネルギー０ｅＶがフェルミレベルである。図７（Ａ）は比較例としてのドーパント未導入の記憶素子における電子状態密度分布を表したものである。消去状態において、抵抗変化層内に可動原子が残留することによって残留原子由来の局在準位が荷電子帯の上端近傍（矢印Ａ）に現れている。この局在準位がアクセプタ的に作用することによって消去状態が不安定となる。図７（Ｂ）は、抵抗変化層２２にｎ型ドーパントとしてＣ原子を導入した場合の電子状態密度分布を表したものである。ｎ型ドーパントを導入することによりフェルミ準位が上昇（矢印Ｂ）し、且つｎ型ドーパントの活性化エネルギーは十分に大きく、伝導体への電子キャリア生成による消去状態の悪化は問題にならない程度であることがわかる。図７（Ｃ）は、図７（Ｂ）に示した記憶素子の抵抗変化層２２に可動原子が残留した場合、即ち消去後の状態における電子状態密度分布を表したものである。可動原子の局在準位は、ｎ型ドーパントから電子を受け取ることで活性化エネルギーが上昇し、図７（Ａ）に示した局在準位の位置（矢印Ａ）から（矢印Ｃ）に移動している。即ち、ｎ型ドーパントを導入することにより局在サイトが不活性化されたことがわかる。
【００５４】
以上のように本実施の形態の記憶素子１では、抵抗変化層へｎ型ドーパントまたはｐ型ドーパントを導入するようにしたので、抵抗変化型の記憶素子の消去状態の不安定化の一因である抵抗変化層内部に形成される局在サイトが不活性化し、消去状態における抵抗変化層の抵抗値が安定化する。これにより、消去時に形成される局在サイトの許容量が増し、製造不良素子の発生頻度が低減される。更に、記憶素子を複数備えたチップの不良率の低減および大容量化も可能となる。
【００５５】
［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００５６】
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００５７】
各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００５８】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００５９】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００６０】
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００６１】
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００６２】
以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。例えば、上記実施の形態では、記憶素子１およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００６３】
更に、例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１，６１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００６４】
１，…記憶素子、１０…下部電極、２０…記憶層、２１…イオン源層、２２…抵抗変化層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【図１】
2012060024.tif 000003
【図２】
2012060024.tif 000004
【図３】
2012060024.tif 000005
【図４】
2012060024.tif 000006
【図５】
2012060024.tif 000007
【図６】
2012060024.tif 000008
【図７】
2012060024.tif 000009