(57)【要約】【課題】定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐ。【解決手段】レギュレータ１０は、非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続されたオペアンプＯＰと、ゲートがオペアンプＯＰの出力端Ｏ／に接続されると共にドレインがオペアンプＯＰの反転入力端子に接続され、動作状態でオンし非動作状態でオフするＰＭＯＳトランジスタｐ１１と、電源ｖｄｄとＰＭＯＳトランジスタｐ１１のソースとの間に直列接続され、ＰＭＯＳトランジスタｐ１１よりもゲート幅／ゲート長比が小さく、動作状態でオンし非動作状態でオフするＰＭＯＳトランジスタｐ１２と、を含む出力回路Ｘ１と、を備える。【選択図】図１
2012226648.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続された差動増幅回路と、
ゲートが前記差動増幅回路の出力端に接続されると共にドレインが前記差動増幅回路の反転入力端子に接続され、動作状態でオンし非動作状態でオフする第１のＭＯＳトランジスタと、電源と前記第１のＭＯＳトランジスタのソースとの間に直列接続され、前記第１のＭＯＳトランジスタよりもゲート幅／ゲート長比が小さく、前記動作状態でオンし前記非動作状態でオフする第２のＭＯＳトランジスタと、を含む出力回路と、
を備えた半導体集積回路装置。
【請求項２】
前記第２のＭＯＳトランジスタのゲート幅が、前記第１のＭＯＳトランジスタよりも小さい
請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のＭＯＳトランジスタの閾値電圧が前記第２のＭＯＳトランジスタの閾値電圧よりも低い
請求項１又は請求項２記載の半導体集積回路装置。
【請求項４】
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記電源は正電圧を出力する電源である
請求項１〜請求項３の何れか１項に記載の半導体集積回路装置。
【請求項５】
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記電源は負電圧を出力する電源である
請求項１〜請求項３の何れか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、定電圧生成回路（レギュレータ）の構成として、様々な構成の回路が提案されている（例えば特許文献１参照）。
【０００３】
図６には、従来例に係るレギュレータ１００の回路図を示した。同図に示すように、レギュレータ１００は、差動増幅回路としてのオペアンプＯＰ及び出力回路Ｘ１０を含んで構成されている。
【０００４】
オペアンプＯＰは、図７に示すように、ＰＭＯＳトランジスタｐ００、ｐ０１、ＮＭＯＳトランジスタｎ００、ｎ０１、ｎ０２を含んで構成された差動増幅回路である。オペアンプＯＰは、ＰＭＯＳトランジスタｐ００とＮＭＯＳトランジスタｎ００とが直列接続され、ＰＭＯＳトランジスタｐ０１とＮＭＯＳトランジスタｎ０１とが直列接続されている。ＰＭＯＳトランジスタｐ００、ｐ０１のソースは電源ｖｄｄに接続されており、ＮＭＯＳトランジスタｎ００、ｎ０１のソースはＮＭＯＳトランジスタｎ０２のドレインに接続されている。ＮＭＯＳトランジスタｎ０２のソースは接地されている。
【０００５】
また、ＮＭＯＳトランジスタｎ００のゲートは反転入力端子に接続され、ＮＭＯＳトランジスタｎ０１のゲートは非反転入力端子に接続されている、ＮＭＯＳトランジスタｎ０２のゲートにはバイアス電圧信号ｖｂが入力される。そして、ＰＭＯＳトランジスタｐ０１のドレインとＮＭＯＳトランジスタｎ０１のドレインとの接続点がオペアンプＯＰの出力端ｏ／となる。
【０００６】
出力回路Ｘ１０は、図６に示すように、ＰＭＯＳトランジスタｐ１０、ｐ１１、ＮＭＯＳトランジスタｎ１１を含んで構成されている。
【０００７】
ＰＭＯＳトランジスタｐ１０のソースは、電源ｖｄｄに接続され、ゲートには、活性化信号ａｃｔが入力され、ドレインは、オペアンプＯＰの出力端ｏ／及びＰＭＯＳトランジスタｐ１１のゲートに接続されている。
【０００８】
ＰＭＯＳトランジスタｐ１１のソースは、電源ｖｄｄに接続され、ゲートは、オペアンプＯＰの出力端ｏ／及びＰＭＯＳトランジスタｐ１０のドレインに接続されており、ドレインは、オペアンプＯＰの反転入力端子及びＮＭＯＳトランジスタｎ１１のドレインに接続されている。
【０００９】
ＮＭＯＳトランジスタｎ１１のドレインは、オペアンプＯＰの反転入力端子及びＰＭＯＳトランジスタｐ１１のドレインに接続され、ゲートには、バイアス電圧信号ｖｂが入力され、ソースは接地されている。
【００１０】
オペアンプＯＰの非反転入力端子には、基準電圧信号ｒｅｆが入力される。オペアンプＯＰの反転入力端子は、ＰＭＯＳトランジスタｐ１１及びＮＭＯＳトランジスタｎ１１のドレインと接続されており、その接続点は、レギュレータ１００の出力端ｘｏｕｔとして、出力負荷１０６に接続されている。
【００１１】
出力負荷Ｙは、レギュレータ１００の出力端ｘｏｕｔから出力される電圧ｉｖｃ１０が供給されることにより動作する。なお、図６では、説明を簡単にするために、出力負荷Ｙは、電流ｉＬが流れる電流源Ｄで置き換えて示している。
【００１２】
次に、レギュレータ１００の動作について、図８に示すタイミングチャートを参照して説明する。
【００１３】
図８に示すように、活性化信号ａｃｔがローレベルのときはレギュレータ１００は非動作状態であり、活性化信号ａｃｔがハイレベルになると、レギュレータ１００は動作状態となる。
【００１４】
基準電圧信号ｒｅｆ及びバイアス電圧信号ｖｂは、図８に示すように、活性化信号ａｃｔに同期した信号である。
【００１５】
レギュレータ１００の出力電圧ｉｖｃ１０は、活性化信号ａｃｔがハイレベルの場合、すなわちレギュレータ１００が動作状態の場合には、図８に示すように、基準電圧信号ｒｅｆと略同一の中間レベルの電圧となる。一方、活性化信号ａｃｔがローレベルの場合、すなわちレギュレータ１００が非動作状態の場合には、出力電圧ｉｖｃ１０は、ＰＭＯＳトランジスタｐ１１がカットオフするためハイインピーダンスとなるが、出力負荷Ｙにより最終的にはグランドレベルに到達する。
【００１６】
ここで、レギュレータ１００の動作状態における出力負荷Ｙを流れる電流ｉＬは、出力電圧ｉｖｃ１０を電源とする出力負荷Ｙを構成する内部回路の動作電流となり、非動作状態においては、前記内部回路のオフリーク電流となる。なお、一例として動作状態における電流ｉＬは数ｍＡ、非動作状態における電流ｉＬは１μＡ以下である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−３３１２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、近年、フラッシュメモリのセルフ書き込み対応や、キャップレスレギュレータへの対応等、出力負荷Ｙの電流ｉＬの増大に伴って、レギュレータ１００の出力回路Ｘ１０のＰＭＯＳトランジスタｐ１１のドライブ能力を増加させたい場合がある。この場合、具体的にはＰＭＯＳトランジスタｐ１１のディメンジョンを大きくする、すなわちゲート幅／ゲート長比を大きくする必要がある。
【００１９】
一方、ゲート幅／ゲート長比を大きくすると、非動作状態におけるＰＭＯＳトランジスタｐ１１のオフリーク電流が出力負荷Ｙの内部回路を流れる電流ｉＬを超過し、図９に示すように、出力電圧ｉｖｃ１０が電源ｖｄｄレベルまで上昇する。これは、ＰＭＯＳトランジスタｐ１１のドライブ能力を増加させたために、ＰＭＯＳトランジスタｐ１１のオフリーク電流が増加するのに対し、出力負荷Ｙの内部回路のオフリーク電流はそれほど変化しないため、ＰＭＯＳトランジスタｐ１１のオフリーク電流が出力負荷Ｙの内部回路のオフリーク電流を超過し、ＰＭＯＳトランジスタｐ１１が低電流状態でオンするためである。
【００２０】
このため、図９に示すように、レギュレータ１００の出力電圧ｉｖｃ１０を電源とする出力負荷Ｙの内部回路を構成する図示しないトランジスタの耐圧違反や動作不良を引き起こす虞がある、という問題があった。
【００２１】
本発明は、上述した課題を解決するために提案されたものであり、定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐことができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、請求項１記載の発明は、非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続された差動増幅回路と、ゲートが前記差動増幅回路の出力端に接続されると共にドレインが前記差動増幅回路の反転入力端子に接続され、動作状態でオンし非動作状態でオフする第１のＭＯＳトランジスタと、電源と前記第１のＭＯＳトランジスタのソースとの間に直列接続され、前記第１のＭＯＳトランジスタよりもゲート幅／ゲート長比が小さく、前記動作状態でオンし前記非動作状態でオフする第２のＭＯＳトランジスタと、を含む出力回路と、を備えたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐことができる、という効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態に係るレギュレータの回路図である。
【図２】第１実施形態に係るレギュレータの各部の信号を示すタイミングチャートである。
【図３】第２実施形態に係るレギュレータの回路図である。
【図４】第２実施形態に係るオペアンプの回路図である。
【図５】第２実施形態に係るレギュレータの各部の信号を示すタイミングチャートである。
【図６】従来例に係るレギュレータの回路図である。
【図７】従来例に係るオペアンプの回路図である。
【図８】従来例に係るレギュレータの各部の信号を示すタイミングチャートである。
【図９】従来例に係るレギュレータの各部の信号を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２６】
（第１実施形態）
【００２７】
図１は、本発明の第１実施形態に係るレギュレータ１０を示す回路構成図である。なお、図６と同一部分には同一符号を付している。同図に示すように、レギュレータ１０は、差動増幅回路としてのオペアンプＯＰ及び出力回路Ｘ１を含んで構成されている。なお、オペアンプＯＰは、前述した図７に示した構成と同一であるので、説明は省略する。
【００２８】
出力回路Ｘ１は、図１に示すように、ＰＭＯＳトランジスタｐ１０、ｐ１１、ｐ１２、ＮＭＯＳトランジスタｎ１１を含んで構成されている。このように、出力回路Ｘ１は、ＰＭＯＳトランジスタｐ１２を備えた点で図６に示した出力回路Ｘ１０と異なる。
【００２９】
ＰＭＯＳトランジスタｐ１０のソースは、電源ｖｄｄに接続され、ゲートには、活性化信号ａｃｔが入力され、ドレインは、オペアンプＯＰの出力端ｏ／及びＰＭＯＳトランジスタｐ１１のゲートに接続されている。
【００３０】
ＰＭＯＳトランジスタｐ１１のソースは、ＰＭＯＳトランジスタｐ１２のドレインに接続され、ゲートは、オペアンプＯＰの出力端ｏ／及びＰＭＯＳトランジスタｐ１０のドレインに接続されており、ドレインは、オペアンプＯＰの反転入力端子及びＮＭＯＳトランジスタｎ１１のドレインに接続されている。
【００３１】
ＰＭＯＳトランジスタｐ１２のドレインは、電源ｖｄｄに接続され、ゲートは、活性化信号ａｃｔを反転した反転活性化信号ａｃｔ／が入力され、ドレインは、ＰＭＯＳトランジスタｐ１１のソースに接続されている。
【００３２】
ＮＭＯＳトランジスタｎ１１のドレインは、オペアンプＯＰの反転入力端子及びＰＭＯＳトランジスタｐ１１のドレインに接続され、ゲートには、バイアス電圧信号ｖｂが入力され、ソースは接地されている。
【００３３】
オペアンプＯＰの非反転入力端子には、基準電圧信号ｒｅｆが入力される。オペアンプＯＰの反転入力端子は、ＰＭＯＳトランジスタｐ１１及びＮＭＯＳトランジスタｎ１１のドレインと接続されており、その接続点は、レギュレータ１０の出力端ｘｏｕｔとして、出力負荷Ｙに接続されている。
【００３４】
出力負荷Ｙは、レギュレータ１０の出力端ｘｏｕｔから出力される電圧ｉｖｃ１１が供給されることにより動作する。なお、図１では、説明を簡単にするために、出力負荷Ｙは、電流ｉＬが流れる電流源Ｄで置き換えて示している。
【００３５】
ここで、ＰＭＯＳトランジスタｐ１２のディメンジョン、すなわちゲート幅／ゲート長比は、非動作状態における出力負荷Ｙに流れる電流ｉＬ、すなわち出力電圧ｉｖｃ１１を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＰＭＯＳトランジスタｐ１２のオフリーク電流の方が小さくなるように設定されている。出力負荷Ｙの内部回路のオフリーク電流は、その内部回路の構成により予め定めることができる。従って、ＰＭＯＳトランジスタｐ１２のオフリーク電流が、出力負荷Ｙの内部回路の予め定めたオフリーク電流よりも小さくなるように、ＰＭＯＳトランジスタｐ１２のゲート幅／ゲート長比を定める。
【００３６】
なお、ＰＭＯＳトランジスタｐ１１のゲート幅／ゲート長比は、必要とするドライブ能力に応じたゲート幅／ゲート長比とする。ＰＭＯＳトランジスタｐ１２のゲート幅／ゲート長比は、例えばゲート幅をＰＭＯＳトランジスタｐ１２のゲート幅より小さくすることにより、ＰＭＯＳトランジスタｐ１１のゲート幅／ゲート長比よりも小さくするようにしてもよいし、ゲート長をＰＭＯＳトランジスタｐ１１のゲート長よりも長くすることでＰＭＯＳトランジスタｐ１１のゲート幅／ゲート長比よりも小さくするようにしてもよい。ただし、ゲート幅のみを小さくする方が、ＰＭＯＳトランジスタｐ１２のサイズを小さくすることができ、回路面積を小さくすることができるので好ましい。
【００３７】
次に、レギュレータ１０の動作について、図２に示すタイミングチャートを参照して説明する。
【００３８】
図２に示すように、活性化信号ａｃｔがローレベルのときはレギュレータ１０は非動作状態であり、活性化信号ａｃｔがハイレベルになると、レギュレータ１０は動作状態となる。
【００３９】
基準電圧信号ｒｅｆ及びバイアス電圧信号ｖｂは、図２に示すように、活性化信号ａｃｔに同期した信号である。
【００４０】
ＰＭＯＳトランジスタｐ１１は、活性化信号ａｃｔがハイレベルの場合、すなわちレギュレータ１０が動作状態の場合には、オペアンプＯＰの出力電圧ａｏｕｔにより、飽和領域でオン状態となる。一方、ＰＭＯＳトランジスタｐ１２は、反転活性化信号ａｃｔ／がローレベルとなるため、非飽和領域でオン状態となる。これにより、出力電圧ｉｖｃ１１は、図２に示すように、基準電圧信号ｒｅｆと略同一の中間レベルの電圧となる。
【００４１】
一方、活性化信号ａｃｔがローレベルの場合、すなわちレギュレータ１０が非動作状態の場合には、ＰＭＯＳトランジスタｐ１０がオンし、オペアンプＯＰの出力電圧ａｏｕｔがハイレベルとなってＰＭＯＳトランジスタｐ１１がカットオフ、ＰＭＯＳトランジスタｐ１２も反転活性化信号ａｃｔ／がハイレベルとなってカットオフするため、出力電圧ｉｖｃ１１はハイインピーダンスとなる。
【００４２】
ここで、前述したように、ＰＭＯＳトランジスタｐ１２のディメンジョン、すなわちゲート幅／ゲート長比は、非動作状態における出力負荷Ｙに流れる電流ｉＬ、すなわち出力電圧ｉｖｃ２０を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＰＭＯＳトランジスタｐ１２のオフリーク電流の方が小さくなるように設定されている。このため、出力電圧ｉｖｃ１１は、図２に示すように、最終的にはグランドレベルに到達する。
【００４３】
このように、レギュレータ１０の出力電圧ｉｖｃ１１に電源ｖｄｄから流れ込むオフリーク電流は、ＰＭＯＳトランジスタｐ１２のディメンジョンで決定され、レギュレータ１０の出力電圧ｉｖｃ１１からグランドに流れ出すオフリーク電流は、出力電圧ｉｖｃ１１の出力電圧を電源とする出力負荷Ｙの内部回路のオフリーク電流で決定される。
【００４４】
このため、出力電圧ｉｖｃ１１を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＰＭＯＳトランジスタｐ１２のオフリーク電流の方が小さくなるようにＰＭＯＳトランジスタｐ１２のディメンジョン、すなわちゲート幅／ゲート長比を設定することにより、非動作状態において出力ｉｖｃ２０の出力電圧が電源ｖｄｄレベルまで上昇するのを防止することができる。
【００４５】
また、レギュレータ１０の動作状態においては、ＰＭＯＳトランジスタｐ１２はオン状態であるため、出力回路Ｘ１の電流供給能力はＰＭＯＳトランジスタｐ１１に依存し、Ｐ１２のオン抵抗は無視することができる。
【００４６】
なお、本実施形態では、ＰＭＯＳトランジスタｐ１１、１２を同一種類のＰＭＯＳトランジスタで構成した場合について説明したが、例えばＰＭＯＳトランジスタｐ１１をｌｏｗＶｔ素子で構成してもよい。すなわち、ＰＭＯＳトランジスタｐ１１を、ＰＭＯＳトランジスタｐ１２よりも閾値電圧が低く且つ電流を多く流すことができるｌｏｗｖｔ素子で構成する。これにより、ＰＭＯＳトランジスタｐ１２のサイズを小さくすることができ、回路面積を小さくすることができる。
【００４７】
（第２実施形態）
【００４８】
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
【００４９】
図３は、本発明の第２実施形態に係るレギュレータ２０を示す回路構成図である。なお、図１と同一部分には同一符号を付している。同図に示すように、レギュレータ２０は、差動増幅回路としてのオペアンプＯＰ２及び出力回路Ｘ２を含んで構成されている。
【００５０】
オペアンプＯＰ２は、図４に示すように、ＰＭＯＳトランジスタｐ００、ｐ０１、ＮＭＯＳトランジスタｎ００、ｎ０１、ｎ０２が同図に示すように接続された構成であり、差動増幅回路を構成している。
【００５１】
オペアンプＯＰ２は、図７に示したオペアンプＯＰと同様に、ＰＭＯＳトランジスタｐ００、ｐ０１、ＮＭＯＳトランジスタｎ００、ｎ０１、ｎ０２を含んで構成された差動増幅回路であるが、ＰＭＯＳトランジスタｐ００、ｐ０１のソースが接地され、ＮＭＯＳトランジスタｎ０２のソースがマイナス電源−ｖｄｄに接続されている点が異なる。
【００５２】
本実施形態に係る出力回路Ｘ２は、第１実施形態で説明した出力回路Ｘ１のＰＭＯＳトランジスタｐ１０をＮＭＯＳトランジスタｎ２０に、ＰＭＯＳトランジスタｐ１１をＮＭＯＳトランジスタｎ２１に、ＰＭＯＳトランジスタｐ１２をＮＭＯＳトランジスタｎ２２に、ＮＭＯＳトランジスタｎ１１をＰＭＯＳトランジスタｐ２１にそれぞれ置き換えた構成である。
【００５３】
そして、ＮＭＯＳトランジスタ２０のソースは、マイナス電源−ｖｄｄに接続され、ゲートには、活性化信号ａｃｔを反転した反転活性化信号ａｃｔ／が入力され、ドレインは、オペアンプＯＰ２の出力端ｏ／及びＮＭＯＳトランジスタｎ２１のゲートに接続されている。
【００５４】
ＮＭＯＳトランジスタｎ２１のソースは、ＮＭＯＳトランジスタｎ２２のドレインに接続され、ゲートは、オペアンプＯＰ２の出力端ｏ／及びＮＭＯＳトランジスタｎ２０のドレインに接続されており、ドレインは、オペアンプＯＰ２の反転入力端子及びＰＭＯＳトランジスタｐ２１のドレインに接続されている。
【００５５】
ＮＭＯＳトランジスタｎ２２のソースは、マイナス電源−ｖｄｄに接続され、ゲートは、活性化信号ａｃｔが入力され、ドレインは、ＮＭＯＳトランジスタｎ２１のソースに接続されている。
【００５６】
ＰＭＯＳトランジスタｐ２１のドレインは、オペアンプＯＰ２の反転入力端子及びＮＭＯＳトランジスタｎ２１のドレインに接続され、ゲートには、バイアス電圧信号ｖｂが入力され、ソースは出力負荷Ｙに接続されると共に接地されている。
【００５７】
オペアンプＯＰ２の非反転入力端子には、基準電圧信号ｒｅｆが入力される。オペアンプＯＰ２の反転入力端子は、ＰＭＯＳトランジスタｐ２１及びＮＭＯＳトランジスタｎ２１のドレインと接続されており、その接続点は、レギュレータ２０の出力端ｘｏｕｔ２として、出力負荷Ｙに接続されている。
【００５８】
出力負荷Ｙは、レギュレータ２０の出力端ｘｏｕｔ２から出力される電圧ｉｖｃ２１が供給されることにより動作する。なお、図３では、説明を簡単にするために、出力負荷Ｙは、電流ｉＬが流れる電流源Ｄで置き換えて示している。
【００５９】
このような構成のレギュレータ２０においても、第１実施形態と同様に、ＮＭＯＳトランジスタｎ２２のディメンジョン、すなわちゲート幅／ゲート長比は、非動作状態における出力負荷Ｙに流れる電流ｉＬ、すなわち出力電圧ｉｖｃ２１を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＮＭＯＳトランジスタｎ２２のオフリーク電流の方が小さくなるように設定されている。出力負荷Ｙの内部回路のオフリーク電流は、その内部回路の構成により予め定めることができる。従って、ＮＭＯＳトランジスタｎ２２のオフリーク電流が、出力負荷Ｙの内部回路の予め定めたオフリーク電流よりも小さくなるように、ＮＭＯＳトランジスタｎ２２のゲート幅／ゲート長比を定める。
【００６０】
なお、ＮＭＯＳトランジスタｎ２１のゲート幅／ゲート長比は、必要とするドライブ能力に応じたゲート幅／ゲート長比とする。ＮＭＯＳトランジスタｎ２２のゲート幅／ゲート長比は、例えばゲート幅をＮＭＯＳトランジスタｎ２２のゲート幅より小さくすることにより、ＮＭＯＳトランジスタｎ２１のゲート幅／ゲート長比よりも小さくするようにしてもよいし、ゲート長をＮＭＯＳトランジスタｎ２１のゲート長よりも長くすることでＮＭＯＳトランジスタｎ２１のゲート幅／ゲート長比よりも小さくするようにしてもよい。ただし、ゲート幅のみを小さくする方が、ＮＭＯＳトランジスタｎ２２のサイズを小さくすることができ、回路面積を小さくすることができるので好ましい。
【００６１】
次に、レギュレータ２０の動作について、図５に示すタイミングチャートを参照して説明する。
【００６２】
図５に示すように、活性化信号ａｃｔがローレベルのときはレギュレータ２０は非動作状態であり、活性化信号ａｃｔがハイレベルになると、レギュレータ２０は動作状態となる。
【００６３】
基準電圧信号ｒｅｆ及びバイアス電圧信号ｖｂは、図５に示すように、活性化信号ａｃｔに同期した信号である。
【００６４】
ＮＭＯＳトランジスタｎ２１は、反転活性化信号ａｃｔ／がローレベル（活性化信号ａｃｔがハイレベル）の場合、すなわちレギュレータ２０が動作状態の場合には、オペアンプＯＰ２の出力電圧ａｏｕｔ２により、飽和領域でオン状態となる。一方、ＮＭＯＳトランジスタｎ２２は、活性化信号ａｃｔがハイレベルとなるため、非飽和領域でオン状態となる。これにより、出力電圧ｉｖｃ２１は、図５に示すように、基準電圧信号ｒｅｆと略同一の中間レベルの電圧となる。
【００６５】
一方、反転活性化信号ａｃｔ／がハイレベル（活性化信号ａｃｔがローレベル）の場合、すなわちレギュレータ２０が非動作状態の場合には、ＮＭＯＳトランジスタｎ２０がオンし、オペアンプＯＰ２の出力電圧ａｏｕｔ２がローレベルとなってＮＭＯＳトランジスタｎ２１がカットオフ、ＮＭＯＳトランジスタｎ２２も活性化信号ａｃｔがローレベルとなってカットオフするため、出力電圧ｉｖｃ２１はハイインピーダンスとなる。
【００６６】
ここで、前述したように、ＮＭＯＳトランジスタｎ２２のディメンジョン、すなわちゲート幅／ゲート長比は、非動作状態における出力負荷Ｙに流れる電流ｉＬ、すなわち出力電圧ｉｖｃ２１を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＮＭＯＳトランジスタｎ２２のオフリーク電流の方が小さくなるように設定されている。このため、出力電圧ｉｖｃ２１は、図５に示すように、最終的にはグランドレベルに到達する。
【００６７】
このように、レギュレータ２０の出力電圧ｉｖｃ２１にグランドから流れ込むオフリーク電流は、ＮＭＯＳトランジスタｎ２２のディメンジョンで決定され、レギュレータ２０の出力電圧ｉｖｃ２１からマイナス電源−ｖｄｄに流れ出すオフリーク電流は、出力ｉｖｃ２１の出力電圧を電源とする出力負荷Ｙの内部回路のオフリーク電流で決定される。
【００６８】
このため、出力電圧ｉｖｃ２１を電源とする出力負荷Ｙの内部回路のオフリーク電流よりも、ＮＭＯＳトランジスタｎ２２のオフリーク電流の方が小さくなるようにＮＭＯＳトランジスタｎ２２のディメンジョン、すなわちゲート幅／ゲート長比を設定することにより、非動作状態において出力電圧ｉｖｃ２１の出力電圧がマイナス電源−ｖｄｄレベルまで下降するのを防止することができる。
【００６９】
なお、上記各実施形態では、レギュレータに本発明を適用した場合について説明したが、これに限らず、例えば基準電圧を生成するバイアス回路等にも本発明を適用可能である。
【符号の説明】
【００７０】
１０、２０  レギュレータ（半導体集積回路装置）
ＯＰ、ＯＰ２  オペアンプ（差動増幅回路）
Ｐ１１  ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｐ１２  ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｎ２１  ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
Ｎ２２  ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
Ｘ１、Ｘ２  出力回路
Ｙ  出力負荷
【図１】
2012226648.tif 000003
【図２】
2012226648.tif 000004
【図３】
2012226648.tif 000005
【図４】
2012226648.tif 000006
【図５】
2012226648.tif 000007
【図６】
2012226648.tif 000008
【図７】
2012226648.tif 000009
【図８】
2012226648.tif 000010
【図９】
2012226648.tif 000011