(57)【要約】【課題】テスト効率を向上させることができる、リードライトアンプを複数のバンクで共有する半導体記憶装置及びそのテスト方法を提供する。【解決手段】ウェハ試験時、外部からアクティブコマンドが入力されると、各バンクを個別に活性化させるための内部Activate信号を、リードライトアンプを共有しないバンク単位で順次生成して全バンクを順次活性化させる。また、外部からリードコマンドまたはライトコマンドが入力されると、バンクに対するデータの読み出し／書き込みを許可するバンク毎に個別のカラムアドレス選択信号を、活性化されたバンクに対応して順次生成し、カラムアドレス選択信号で選択されたバンクからデータを読み出す、または該バンクにデータを書き込む。【選択図】図１
2012108993.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクで共有される、前記バンク内のメモリセルに対するデータの読み出し／書き込みを行うためのリードライトアンプと、
ウェハ試験時、外部からアクティブコマンドが入力されると、各バンクを個別に活性化させるための内部Activate信号を、前記リードライトアンプを共有しないバンク単位で順次生成し、外部からリードコマンドまたはライトコマンドが入力されると、前記バンクに対するデータの読み出し／書き込みを許可する前記バンク毎に個別のカラムアドレス選択信号を、活性化された前記バンクに対応して順次生成するActive/YSW Bank起動制御回路と、
を有する半導体記憶装置。
【請求項２】
前記リードライトアンプは、
前記バンクから読み出したデータと予め設定された期待値とを比較し、該比較結果である期待値判定結果を出力し、
前記リードライトアンプから受け取った前記バンク毎の前記期待値判定結果をシリアル信号に変換して外部へ出力する判定結果出力制御回路をさらに有する請求項１記載の半導体記憶装置。
【請求項３】
複数のバンクで共有される、前記バンク内のメモリセルに対するデータの読み出し／書き込みを行うためのリードライトアンプを有する半導体記憶装置のテスト方法であって、
ウェハ試験時、外部からアクティブコマンドが入力されると、各バンクを個別に活性化させるための内部Activate信号を、前記リードライトアンプを共有しないバンク単位で順次生成して全バンクを順次活性化させ、
外部からリードコマンドまたはライトコマンドが入力されると、前記バンクに対するデータの読み出し／書き込みを許可する前記バンク毎に個別のカラムアドレス選択信号を、活性化された前記バンクに対応して順次生成し、
前記カラムアドレス選択信号で選択されたバンクからデータを読み出す、または該バンクにデータを書き込む半導体記憶装置のテスト方法。
【請求項４】
前記リードライトアンプによるデータの読み出し時、前記バンクから読み出したデータと予め設定された期待値とを比較し、
前記バンク毎の該比較結果である期待値判定結果をシリアル信号に変換して外部へ出力する請求項３記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic RAM）等の半導体記憶装置では、メモリセルに対してデータの読み出し／書き込みを行うための周知のリードライトアンプ（Read/Write Amplifier）がバンク（Ｂａｎｋ）単位で動作するように構成されている。例えば、図６に示すように４つのメモリセル部１１０を備え、メモリセル部１１０単位でバンク（Ｂａｎｋ０〜３）１１１が形成される半導体記憶装置１００では、各メモリセル部１１０に対応して４つのリードライトアンプ（ＲＷＡＭＰ）１１２が設けられている。
【０００３】
このような半導体記憶装置１００では、リードライトアンプ１１２をバンク１１１毎に備えることで、ウェハ試験時に、図７に示すように全バンク１１１を同時に活性化させて各バンク１１１からデータを読み出すことができる。各バンク１１１から読み出したデータは、例えば予めレジスタ等に格納された期待値と比較して該期待値と一致するか否かを判定（期待値判定）し、その判定結果をシリアル信号に変換して外部へ出力し、周知のテスタ等を用いて試験対象である半導体記憶装置１００の良否を判定すればよい。上記期待値判定は、例えばリードライトアンプ１１２内で実行すればよい。バンク１１１毎の期待値判定結果は、図６に示す判定結果出力制御回路１２０でシリアル信号に変換されて出力される。判定結果出力制御回路１２０には、例えば図８に示す回路を用いることができる。
【０００４】
なお、複数のバンクから同時にデータを読み出し、上記期待値と比較することで半導体記憶装置の良否を判定するパラレルテストについては、例えば特許文献１にも記載されている。
【０００５】
図８は、図６に示した半導体記憶装置が備える判定結果出力制御回路の構成例を示す回路図である。
【０００６】
図８に示すように、判定結果出力制御回路１２０は、バンク毎の期待値判定結果ＴＤＡＴＡ０〜３をラッチする４つのラッチ回路（ＬＡＴ）１２１1〜１２１4と、各ラッチ回路１２１1〜１２１4から出力されたデータをシリアル信号に変換するパラレル−シリアル変換回路１２２とを備えている。
【０００７】
各バンク１１１から出力された期待値判定結果ＴＤＡＴＡ０〜３は、ラッチ回路１２１1〜１２１4によりＴＬＡＴ信号に同期してそれぞれラッチされて出力され、パラレル−シリアル変換回路１２２によりＴＥＣＬＫ信号に同期してシリアル信号に変換されてＴＯＵＴＤ信号として出力される（図７参照）。パラレル−シリアル変換回路１２２から出力されたＴＯＵＴＤ信号は不図示のバッファ回路を介して外部へ出力される。図８に示す判定結果出力制御回路１２０は、半導体記憶装置１００のウェハ試験時でのみ用いられる。
【０００８】
ところで、図６に示した半導体記憶装置１００のメモリ容量を半減した製品を作成する場合、チップ面積やレイアウト面積等を低減するために、図９に示すように各メモリセル部１０を半減させるだけでなく、リードライトアンプ１２数も半減させることがある。その場合、１つのリードライトアンプ１２を２つのバンク１１で共有する必要がある。さらに、リードライトアンプ１２数を１／４にすることで、１つのリードライトアンプ１２を４つのバンク１１で共有する構成もある。
【０００９】
このリードライトアンプ１２を複数のバンク１１で共有する半導体記憶装置１において、ウェハ試験時に、所定のｔＲＣＤを順守しつつ、アクティブ（ＡＣＴ）コマンド、リード（ＲＥＡＤ）コマンド及びプリチャージ（ＰＲＥ）コマンドを順次入力して各バンク１１からデータを読み出す場合、例えばリードライトアンプ１２を２つのバンク１１で共有する構成では、これらのバンク１１を同時に活性化できないため、図１０に示すように２回の読み出し動作により４つのバンク（Ｂａｎｋ０〜３）１１からデータを読み出すことになる。また、１つのリードライトアンプ１２を４つのバンク１１で共有する構成では、４回の読み出し動作により４つのバンク（Ｂａｎｋ０〜３）１１からデータを読み出すことになる。そのため、ウェハ試験に要する時間が延びてしまう問題がある。なお、ｔＲＣＤは、選択したバンク１１を活性化するためのコマンドであるアクティブ（ＡＣＴ）コマンドを入力してから、該バンク１１のデータを読み出すためのコマンドであるリード（ＲＥＡＤ）コマンドまたは該バンク１１にデータを書き込むためのライト（ＷＲＩＴＥ）コマンドの入力が可能になるまでの時間を指す。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１１６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したように、１つのリードライトアンプを複数のバンクで共有する半導体記憶装置では、ウェハ試験時にリードライトアンプを共有しているバンクを同時に活性化できないため、複数回の読み出し動作により全バンクからデータを読み出す必要がある。そのため、ウェハ試験に要する時間が延びてしまう問題がある。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置は、複数のバンクで共有される、前記バンク内のメモリセルに対するデータの読み出し／書き込みを行うためのリードライトアンプと、
ウェハ試験時、外部からアクティブコマンドが入力されると、各バンクを個別に活性化させるための内部Activate信号を、前記リードライトアンプを共有しないバンク単位で順次生成し、外部からリードコマンドまたはライトコマンドが入力されると、前記バンクに対するデータの読み出し／書き込みを許可する前記バンク毎に個別のカラムアドレス選択信号を、活性化された前記バンクに対応して順次生成するActive/YSW Bank起動制御回路と、
を有する。
【００１３】
一方、本発明の半導体記憶装置のテスト方法は、複数のバンクで共有される、前記バンク内のメモリセルに対するデータの読み出し／書き込みを行うためのリードライトアンプを有する半導体記憶装置のテスト方法であって、
ウェハ試験時、外部からアクティブコマンドが入力されると、各バンクを個別に活性化させるための内部Activate信号を、前記リードライトアンプを共有しないバンク単位で順次生成して全バンクを順次活性化させ、
外部からリードコマンドまたはライトコマンドが入力されると、前記バンクに対するデータの読み出し／書き込みを許可する前記バンク毎に個別のカラムアドレス選択信号を、活性化された前記バンクに対応して順次生成し、
前記カラムアドレス選択信号で選択されたバンクからデータを読み出す、または該バンクにデータを書き込む方法である。
【００１４】
上記のような半導体記憶装置及び方法では、アクティブコマンドの入力時、内部Activate信号を、リードライトアンプを共有しないバンク単位で順次生成して全バンクを順次活性化させ、リードコマンドまたはライトコマンドの入力時、バンク毎に個別のカラムアドレス選択信号を、活性化されたバンクに対応して順次生成することで、バンク毎にリードライトアンプを備える半導体記憶装置と同様に、ウェハ試験時に１度の読み出し動作で各バンクからデータを読み出すことが可能であり、１度の書き込み動作で各バンクにデータを書き込むことが可能である。
【発明の効果】
【００１５】
本発明によれば、リードライトアンプを複数のバンクで共有する半導体記憶装置のテスト効率を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体記憶装置の一構成例を示すブロック図である。
【図２】図１に示した半導体記憶装置のウェハ試験時における動作例を示す波形図である。
【図３】図１に示したActive/YSW Bank起動制御回路の一構成例を示す回路図である。
【図４】図１に示した判定結果出力制御回路の一構成例を示す回路図である。
【図５】１つのリードライトアンプを４つのバンクで共有している半導体記憶装置のウェハ試験時の動作例を示す波形図である。
【図６】バンク毎にリードライトアンプを備えた半導体記憶装置の一構成例を示すブロック図である。
【図７】図６に示した半導体記憶装置のウェハ試験時における動作例を示す波形図である。
【図８】図６に示した半導体記憶装置が備える判定結果出力制御回路の構成例を示す回路図である。
【図９】図６に示した半導体記憶装置のメモリ容量を半減した製品の構成例を示すブロック図である。
【図１０】図９に示した半導体記憶装置のウェハ試験時における背景技術の動作例を示す波形図である。
【発明を実施するための形態】
【００１７】
次に本発明について図面を用いて説明する。
【００１８】
図１は、本発明の半導体記憶装置の一構成例を示すブロック図であり、図２は、図１に示した半導体記憶装置のウェハ試験時における動作例を示す波形図である。
【００１９】
図１に示すように、本発明の半導体記憶装置は、図９に示したリードライトアンプ１２を複数のバンク１１で共有する半導体記憶装置１に、Active/YSW Bank起動制御回路３０を追加した構成である。なお、図１では、Active/YSW Bank起動制御回路３０を除いて、半導体記憶装置１の各構成要素に、図９に示した半導体記憶装置と同一の符号を付与している。
【００２０】
図１に示す半導体記憶装置１は、Ｂａｎｋ０，１で１つのリードライトアンプ１２を共有し、Ｂａｎｋ２，３で１つのリードライトアンプ１２を共有する構成である。したがって、Ｂａｎｋ０とＢａｎｋ２は同時に動作させることが可能であり、Ｂａｎｋ１とＢａｎｋ３は同時に動作させることが可能である。
【００２１】
図２に示すように、Active/YSW Bank起動制御回路３０は、半導体記憶装置１のウェハ試験時、外部からＡＣＴコマンドが入力されると、クロックＣＬＫの立ち上がりエッジに同期して、まずＢａｎｋ０及びＢｎａｋ２を活性化させるための内部Activate信号ＡＣＴｎ(ｎ＝０，２)を生成し、クロックＣＬＫの次の立ち上がりエッジに同期してＢａｎｋ１及びＢａｎｋ３を活性化させるための内部Activate信号ＡＣＴｍ(ｍ＝１，３)を生成する。
【００２２】
続いて、外部からＲＥＡＤコマンドが入力されると、Active/YSW Bank起動制御回路３０は、クロックＣＬＫの立ち上がりエッジに同期して、Ｂａｎｋ０及びＢｎａｋ２に対するデータの読み出し／書き込みを許可するカラムアドレス選択信号ＹＳＷｎ(ｎ＝０，２)を生成し、クロックＣＬＫの次の立ち上がりエッジに同期してＢａｎｋ１及びＢａｎｋ３に対するデータの読み出し／書き込みを許可するカラムアドレス選択信号ＹＳＷｍ(ｍ＝１，３)を生成する。
【００２３】
すなわち、Active/YSW Bank起動制御回路３０は、ウェハ試験時に、外部からＡＣＴコマンドが入力されると、各バンク１１を個別に活性化させるための内部Activate信号を、リードライトアンプ１２を共有しないバンク単位で順次生成し、外部からＲＥＡＤコマンドが入力されると、バンク１１毎に個別のカラムアドレス選択信号ＹＳＷを、活性化されたバンク１１に対応して上記のリードライトアンプ１２を共有しないバンク単位で順次生成する。
【００２４】
なお、図２は、Active/YSW Bank起動制御回路３０が、外部から供給されるクロックＣＬＫの立ち上がりエッジに同期して、内部Activate信号ＡＣＴｎ及びＡＣＴｍ、並びにカラムアドレス選択信号ＹＳＷｎ及びＹＳＷｍを生成する例を示しているが、Active/YSW Bank起動制御回路３０は、これらの信号をクロックＣＬＫの立ち下がりエッジに同期して生成してもよい。
【００２５】
図３は、図１に示したActive/YSW Bank起動制御回路の一構成例を示す回路図である。
【００２６】
図３に示すように、Active/YSW Bank起動制御回路３０は、複数のラッチ回路（ＬＡＴ）３１1〜３１6、フィリップフロップ（Ｆ／Ｆ）３２1〜３２3、ＳＲ−ＦＦ３３1〜３３2、ゲート回路（ＧＡＴＥ）３４1〜３４3及びＹＳＷ生成回路３５1〜３５2を備えた構成である。
【００２７】
ラッチ回路３１1は、ＡＣＴコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ０，２をロウ・アクティブ（Row Active）状態にさせるための信号ＲＡＣＴｎ(ｎ＝０，２)をクロックＣＬＫに同期してラッチして出力し、ラッチ回路３１2は、ＡＣＴコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ１，３をロウ・アクティブ（Row Active）状態にさせるための信号ＲＡＣＴｍ(ｍ＝１，３) をクロックＣＬＫに同期してラッチして出力する。
【００２８】
ラッチ回路３１3は、ＰＲＥコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ０，２にプリチャージを要求するプリチャージ信号ＲＰＲＥｎ(ｎ＝０，２)をクロックＣＬＫに同期してラッチして出力し、ラッチ回路３１4は、ＰＲＥコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ１，３にプリチャージを要求するプリチャージ信号ＲＰＲＥｍ(ｍ＝１，３)をクロックＣＬＫに同期してラッチして出力する。ラッチ回路３１5は、ＲＥＡＤコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ０，２に対するカラムアドレスの取り込みを指示する信号ＣＯＬｎ(ｎ＝０，２)をクロックＣＬＫに同期してラッチして出力し、ラッチ回路３１6は、ＲＥＡＤコマンドに基づいて半導体記憶装置内で生成される、Ｂａｎｋ１，３に対するカラムアドレスの取り込みを指示する信号ＣＯＬｍ(ｍ＝１，３)をクロックＣＬＫに同期してラッチして出力する。
【００２９】
フィリップフロップ３２1は、ラッチ回路３１1から出力された信号ＲＡＣＴｎ(ｎ＝０，２)をクロックＣＬＫの１周期分だけ遅らせて出力し、フィリップフロップ３２2は、ラッチ回路３１3から出力されたＲＰＲＥｎ(ｎ＝０，２)、ＣＯＬｎ(ｎ＝０，２)を、クロックＣＬＫの１周期分だけ遅らせて出力する。また、フィリップフロップ３２3は、ラッチ回路３１5から出力された信号ＣＯＬｎ(ｎ＝０，２)をクロックＣＬＫの１周期分だけ遅らせて出力する。
【００３０】
ゲート回路３４1は、ウェハ試験（ここでは、上記パラレルテスト）時であることを示すＴＰＡＲＡ信号が「Ｈ」であり、フィリップフロップ３２1から出力されたＲＡＣＴｎが「Ｈ」のとき、ラッチ回路３１2でラッチされた信号ＲＡＣＴｍを出力する。ゲート回路３４2は、ウェハ試験（ここでは、上記パラレルテスト）時であることを示すＴＰＡＲＡ信号が「Ｈ」であり、フィリップフロップ３２2から出力されたＲＰＲＥｎが「Ｈ」のとき、ラッチ回路３１4でラッチされた信号ＲＰＲＥｍを出力する。また、ゲート回路３４3は、ウェハ試験（ここでは、上記パラレルテスト）時であることを示すＴＰＡＲＡ信号が「Ｈ」であり、フィリップフロップ３２3から出力されたＣＯＬｎが「Ｈ」のとき、ラッチ回路３１6でラッチされた信号ＣＯＬｍを出力する。
【００３１】
ＳＲ−ＦＦ３３1は、ラッチ回路３１1から出力された信号ＲＡＣＴｎ(ｎ＝０，２)及びラッチ回路３１3から出力された信号ＲＰＲＥｎ(ｎ＝０，２)から内部Activate信号ＡＣＴｎを生成する。また、ＳＲ−ＦＦ３３2は、ゲート回路３４1から出力された信号ＲＡＣＴｍ(ｍ＝１，３)及びゲート回路３４2から出力された信号ＲＰＲＥｍ(ｍ＝１，３)から内部Activate信号ＡＣＴｍを生成する。
【００３２】
内部Activate信号ＡＣＴｎは、ラッチ回路３１1から出力された信号ＲＡＣＴｎをＳＲ−ＦＦ３３1がラッチすることでEnable状態となり、ラッチ回路３１3から信号ＲＰＲＥｎが出力されるとＳＲ−ＦＦ３３1がリセット（Reset）されてDisable状態となる。
【００３３】
この動作からクロックＣＬＫの１周期分だけ遅れて、内部Activate信号ＡＣＴｍは、ゲート回路３４1から出力された信号ＲＡＣＴｍをＳＲ−ＦＦ３３2がラッチすることでEnable状態となり、ゲート回路３４2から信号ＲＰＲＥｍが出力されるとＳＲ−ＦＦ３３2がリセット（Reset）されてDisable状態となる。
【００３４】
カラムアドレス選択信号ＹＳＷｎは、ラッチ回路３１5に信号ＣＯＬｎが入力されるとＹＳＷ生成回路３５1により生成され、この動作からクロックＣＬＫの１周期だけ遅れて、カラムアドレス選択信号ＹＳＷｍがＹＳＷ生成回路３５2により生成される。このとき、クロックＣＬＫの周期を一定にしていれば、ｔＲＣＤ等の仕様を満たした状態で、Ｂａｎｋ１，３をカラムアドレス選択信号ＹＳＷｍにより動作させることができる。
【００３５】
図４は、図１に示した判定結果出力制御回路の一構成例を示す回路図である。
【００３６】
図４に示すように、本実施形態の判定結果出力制御回路２０は、Ｂａｎｋ０，２の期待値判定結果ＴＤＡＴＡ０及びＢａｎｋ１，３の期待値判定結果ＴＤＡＴＡ１をラッチする２つのラッチ回路（ＬＡＴ）２１1〜２１2と、各ラッチ回路２１1〜２１2から出力されたデータをシリアル信号に変換するパラレル−シリアル変換回路２２とを備えている。
【００３７】
各バンク１１から出力された期待値判定結果ＴＤＡＴＡ０、１は、ラッチ回路２１1〜２１2によりＴＬＡＴ信号に同期してそれぞれラッチされて出力され、ＴＥＣＬＫ信号のタイミングでパラレル−シリアル変換回路２２によりシリアル信号に変換されてＴＯＵＴＤ信号として出力される（図２参照）。パラレル−シリアル変換回路２２から出力されたＴＯＵＴＤ信号は、例えば不図示のバッファ回路を介して外部へ出力される。図４に示す判定結果出力制御回路２０は、半導体記憶装置１のウェハ試験時でのみ使用される。
【００３８】
図５は、１つのリードライトアンプを４つのバンクで共有している半導体記憶装置のウェハ試験時の動作例を示す波形図である。この場合、Active/YSW Bank起動制御回路３０は、外部からＡＣＴコマンドが入力されると、クロックＣＬＫの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期して内部Activate信号ＡＣＴ０〜３を順次生成し、外部からＲＥＡＤコマンドが入力されると、クロックＣＬＫの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期してカラムアドレス選択信号ＹＳＷ０〜３を順次生成すればよい。
【００３９】
このようなActive/YSW Bank起動制御回路３０を備えることで、１つのリードライトアンプを４つのバンクで共有する構成でも、ウェハ試験時に１度の読み出し動作で各バンクからデータを読み出すことができる。
【００４０】
なお、本実施形態では、各バンクからデータを読み出す場合を例にしてActive/YSW Bank起動制御回路３０を含む半導体記憶装置の構成や動作を説明したが、ＡＣＴコマンド後にＷＲＩＴＥコマンドが入力されたとき、Active/YSW Bank起動制御回路３０によりカラムアドレス選択信号ＹＳＷｎ及びＹＳＷｍ、あるいはカラムアドレス選択信号ＹＳＷ０〜３を順次生成すれば、ウェハ試験におけるデータの書き込み時にも、１度の書き込み動作で各バンクに対して順次データを書き込むことができる。
【００４１】
本実施形態の半導体記憶装置によれば、ＡＣＴコマンドの入力時、内部Activate信号を、リードライトアンプを共有しないバンク単位で順次生成して全バンクを順次活性化させ、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドの入力時、バンク毎に個別のカラムアドレス選択信号を、活性化されたバンクに対応して順次生成するActive/YSW Bank起動制御回路３０を備えることで、リードライトアンプ１２を複数のバンク１１で共有する半導体記憶装置１であっても、ウェハ試験時に１度の読み出し動作で各バンク１１からデータを読み出すことが可能であり、１度の書き込み動作で各バンク１１にデータを書き込むことが可能である。したがって、バンク毎にリードライトアンプを備える図６に示した半導体記憶装置と同様に、１度の読み出し動作または書き込み動作で、全バンク１１に対するデータの読み出し／書き込みが可能になる。
【００４２】
したがって、リードライトアンプ１２を複数のバンク１１で共有する半導体記憶装置１のテスト効率を向上させることができる。
【符号の説明】
【００４３】
１    半導体記憶装置
１０    メモリセル部
１１    バンク
１２    リードライトアンプ
２０    判定結果出力制御回路
２１1〜２１2、３１1〜３１6    ラッチ回路
２２    パラレル−シリアル変換回路
３０    Active/YSW Bank起動制御回路
３２1〜３２3    フィリップフロップ
３３1〜３３2    ＳＲ−ＦＦ
３４1〜３４3    ゲート回路
３５1〜３５2    ＹＳＷ生成回路
【図１】
2012108993.tif 000003
【図２】
2012108993.tif 000004
【図３】
2012108993.tif 000005
【図４】
2012108993.tif 000006
【図５】
2012108993.tif 000007
【図６】
2012108993.tif 000008
【図７】
2012108993.tif 000009
【図８】
2012108993.tif 000010
【図９】
2012108993.tif 000011
【図１０】
2012108993.tif 000012