(57)【要約】【課題】ワード線非活性化における情報破壊を防止する半導体装置を提供すること。【解決手段】半導体装置は、ワード線及びビット線を含むメモリセルマットと、サブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を有するメモリセルアレイを備える。第２制御部は、第１電源電位を低電位側とする第１電源電圧で動作する第３回路部と、第１電源電位よりも低い第２電源電位を低電位側とする第２電源電圧で動作する第４回路部と、を含む。第２制御部は、サブワードドライバ回路に第１制御信号を供給し、第１制御部に第２制御信号を供給する。第１制御部は、第１電源電位を受け取らずに第２電源電位を低電位側とする第３電源電圧で動作し、第２制御信号を受け取り第３制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号と第３制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。【選択図】図７
2012190522.tif 000002
【特許請求の範囲】
【請求項１】
各々が、ワード線及びビット線を含むメモリセルマットと、前記ワード線を駆動するサブワードドライバ回路と、前記サブワードドライバ回路を制御する第１制御部と、を備える第１メモリセルアレイ及び第２メモリセルアレイであって、第１の方向に並んで配置された前記第１メモリセルアレイ及び前記第２メモリセルアレイと、
前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置され、前記サブワードドライバ回路を制御する第２制御部を含む第１領域と、を備え、
前記第１制御部は、第１回路部を有し、
前記第２制御部は、第１電源電位を低電位側とする第１電源電圧で動作する第３回路部と、前記第１電源電位よりも低い第２電源電位を低電位側とする第２電源電圧で動作する第４回路部と、を含み、前記サブワードドライバ回路に第１制御信号を供給し、前記第１制御部の前記第１回路部に第２制御信号を供給し、
前記第１制御部の前記第１回路部は、前記第１電源電位を受け取らずに前記第２電源電位を低電位側とする第３電源電圧で動作し、前記第２制御信号を受け取り第３制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第１制御信号と前記第３制御信号とを受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする半導体装置。
【請求項２】
前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中で前記ワード線の非活性化速度を低下させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワード線の非活性化の速度が変化した以後、前記ビット線のイコライズが開始されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１制御部の前記第１回路部は、前記ワード線の活性状態において、前記第３制御信号の電位を変化させ、
前記第２制御部は、前記ワード線の活性状態において、前記第１制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第１制御信号及び前記第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１制御部の前記第１回路部は、前記第３制御信号の電位を変化させた後、前記ワード線の非活性化の際に前記第３制御信号の電位を元に戻し、
前記サブワードドライバ回路は、前記第３制御信号の電位が元に戻るときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１制御部は、前記第２電源電圧で動作する第２回路部をさらに有し、
前記第２制御部は、前記第１制御部の前記第２回路部に第４制御信号をさらに供給し、
前記第１制御部の前記第２回路部は、前記第４制御信号を受け取り第５制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第１制御信号、前記第３制御信号及び前記第５制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
選択した前記ワード線においては、前記第１制御部の前記第１回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第３制御信号の電位を変化させ、前記ワード線が非活性状態になった後、前記第３制御信号の電位を元に戻し、
選択されていない前記ワード線においては、前記第１制御部の前記第１回路部は、前記ワード線が活性状態から非活性状態に変化している際に前記第３制御信号の電位を変化させないことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１制御部の前記第２回路部は、前記ビット線のイコライズを開始した後、前記第５制御信号の電位を変化させることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１制御部の前記第２回路部は、前記ワード線の活性状態において、前記第５制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第５制御信号の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第１制御部の前記第１回路部は、前記第３制御信号を前記サブワードドライバ回路に供給し、前記ワード線を非活性化している際に前記第３制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第３制御信号の電位が変化したときに、前記ワード線の非活性化の速度を低くすることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ワード線の電位を監視することなく前記第３制御信号の電位を変化させることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第３制御信号の電位が変化する前に前記ワード線の電位は前記第２電源電位に達することはないことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第１制御部は、前記第３電源電圧で動作する第２回路部をさらに有し、
前記第２制御部は、前記第１制御部の前記第２回路部に第４制御信号をさらに供給し、
前記第１制御部の前記第２回路部は、前記第４制御信号を受け取り第５制御信号を前記サブワードドライバ回路に供給し、
前記サブワードドライバ回路は、前記第１制御信号、前記第３制御信号及び前記第５制御信号を受け取り、活性状態の前記ワード線を非線形に非活性状態とすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１制御部の前記第１回路部は、前記ワード線の活性状態において、前記第３制御信号の電位を変化させ、
前記第２制御部は、前記ワード線の活性状態において、前記第１制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第１制御信号及び前記第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１制御部の前記第２回路部は、前記ワード線を非活性化している際に、前記第５制御信号の電位を変化させ、
前記サブワードドライバ回路は、前記第５制御信号の電位が変化したときに前記ワード線の非活性化の速度を低くすることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１制御部の前記第１回路部は前記ワード線の活性状態において前記第３制御信号の電位を変化させ、前記第２制御部は前記ワード線の活性状態において前記第１制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第１制御信号及び前記第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態の前記ワード線の非活性化を開始し、
前記ワード線の非活性化が開始した後、前記第１制御部の前記第１回路部は前記第３制御信号の電位を元に戻すと共に、前記第１制御部の前記第２回路部は前記第５制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第３制御信号の電位が元に戻り、前記第５制御信号の電位が変化したときに、前記ワード線の非活性化を中断し、
前記ワード線の非活性化が中断してから前記所定時間後に、前記第１制御部の前記第１回路部は再び前記第３制御信号の電位を変化させ、前記サブワードドライバ回路は、前記第３制御信号の電位が再び変化したときに、中断前よりも低い非活性化速度で前記ワード線の非活性化を再開することを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記サブワードドライバ回路は、前記ワード線を非活性状態にしている途中において、所定時間、前記ワード線の非活性化を中断することを特徴とする請求項１、１３又は１６に記載の半導体装置。
【請求項１８】
前記ワード線の非活性化が中断されている間に、前記ビット線のイコライズが開始されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記サブワードドライバ回路は、前記所定時間後、前記ワード線の非活性化を中断する前よりも低い速度で前記ワード線の非活性化を再開することを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
前記サブワードドライバ回路は、前記ワード線の非活性化に使用される複数のトランジスタを有し、
前記ワード線の非活性化に使用する前記トランジスタの数を変化させることにより、前記ワード線の非活性化速度を変化させることを特徴とする請求項１〜１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、加工寸法の微細化、すなわちビット線ピッチやワード線ピッチの縮小化に伴い、メモリセル選択トランジスタのオフ電流を低減するために、ゲート電極がＳｉ基板に埋め込まれたトレンチゲート構造が採用されている。
【０００３】
また、ＤＲＡＭにおけるワード線の制御方法について、ワード線のリセット電流により負電位電源の電流負荷が増大することを防止するために、ワード線をリセットする際に接地電位などの中間電位の電源に一旦放電し、その後リセット電位である負電位に放電する方式が知られている（例えば、特許文献１〜１０参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−８９６７３号公報
【特許文献２】特開平１０−２４１３６１号公報
【特許文献３】特開平１１−３１３８４号公報
【特許文献４】特開平１１−３２８９５３号公報
【特許文献５】特開２００１−１２６４７３号公報
【特許文献６】特開２００２−３５２５８０号公報
【特許文献７】特表２００７−５０４５９４号公報
【特許文献８】特開２０１０−６７３３７号公報
【特許文献９】特開２０００−３６１９１号公報
【特許文献１０】特開２００３−３０９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
半導体記憶装置において、ＭＯＳトランジスタがカットオフする際に基板に少数キャリアが注入されるチャージポンピング効果が知られている。選択トランジスタがｎＭＯＳ構造の場合、一般に基板はｐウェル構造をしており、チャージポンピング効果によりｐウェル中に少数キャリアである電子が注入される。この電子による電流Ｉｅは一般に以下の式１で表される。
【０００７】
［式１］
Ｉｅ＝Ａ・ｆ・α・Ｃ・（Ｖｇ−Ｖｔ）
ここで、Ａはゲート面積、ｆはチャージポンピング（ワード線がオン・オフする）周波数、αはポンピング効率、Ｃは単位面積当りのゲート容量、Ｖｇはワード線のオン電圧、そして、Ｖｔは選択トランジスタの閾値電圧である。
【０００８】
ポンピング効率αは、チャネル長が長いほど、ワード線の振幅が大きいほど、ワード線のリセット波形の傾きが急峻なほど大きくなることが知られている。ＤＲＡＭの加工寸法の微細化対策としてトレンチゲートを採用することでゲート面積Ａが増加し、またチャネル長が長くなるためポンピング効率αも増加する。そのため、チャージポンプ電流Ｉｅは増加傾向にある。
【０００９】
さらに、ｐウェル中に注入された少数キャリアである電子は、通常は大部分が正孔と再結合して消滅するが、隣接するメモリセル間の距離が縮小すると再結合しないまま拡散して隣接メモリセルに到達し、隣接メモリセルのハイ情報を破壊する確率が増加するという問題がある。
【００１０】
特許文献１〜８に記載の技術においては、サブワード線ドライバ中に中間電位用の電源配線が必要であるので、例えばサブワード線ドライバの面積が増加するという問題がある。また、特許文献９〜１０に記載の技術においては、サブワード線ドライバの高電位側電源を供給するドライバ回路に中間電位用の電源配線が必要であり、例えばアレイエリア内のクロスエリア（センスアンプ領域とサブワード線ドライバ領域が交差する領域）の面積が増加するという問題がある。また中間電位として接地電位を用いた場合、ポンピング効率αを効果的に低減するためのワード線リセット波形の設計の自由度が低下するという問題もある。
【課題を解決するための手段】
【００１１】
本発明の第１視点によれば、各々が、ワード線及びビット線を含むメモリセルマットと、ワード線を駆動するサブワードドライバ回路と、サブワードドライバ回路を制御する第１制御部と、を備える第１メモリセルアレイ及び第２メモリセルアレイであって、第１の方向に並んで配置された第１メモリセルアレイ及び第２メモリセルアレイと、第１メモリセルアレイと第２メモリセルアレイとの間に配置され、サブワードドライバ回路を制御する第２制御部を含む第１領域と、を備える半導体装置が提供される。第１制御部は、第１回路部を有する。第２制御部は、第１電源電位を低電位側とする第１電源電圧で動作する第３回路部と、第１電源電位よりも低い第２電源電位を低電位側とする第２電源電圧で動作する第４回路部と、を含む。第２制御部は、サブワードドライバ回路に第１制御信号を供給し、第１制御部の第１回路部に第２制御信号を供給する。第１制御部の第１回路部は、第１電源電位を受け取らずに第２電源電位を低電位側とする第３電源電圧で動作し、第２制御信号を受け取り第３制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号と第３制御信号とを受け取り、活性状態のワード線を非線形に非活性状態とする。
【発明の効果】
【００１２】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１３】
本発明においては、ワード線の非活性化を非線形的に実施し、線形的非活性化とは異なるポンピング効率αに設定する。これにより、ワード線の非活性化の際に、半導体基板中に発生する少数キャリアによりワード線の周囲のメモリセルの情報が破壊されることを防止することができる。
【００１４】
本発明においては、ワード線を非活性化するための電源電位は１種類である。これにより、メモリセルアレイの面積が増大することを抑制すると共に、ポンピング効率αの低減方法の自由度を高めることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体装置の概略ブロック図。
【図２】図１に示すメモリセルアレイを複数配置した半導体装置の概略ブロック図。
【図３】図１及び図２に示す１つのメモリセルアレイの内部を示す概略ブロック図。
【図４】メモリセルアレイにおけるメモリセル選択トランジスタの概略断面図。
【図５】メモリセルアレイ回路の一例を示す回路図。
【図６】本発明の半導体装置におけるＤＲＡＭのアクティブ動作時の制御信号の流れの一例を示す概略図。
【図７】本発明の第１〜５実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図。
【図８】本発明の第１実施形態に係る半導体装置における第１ワード線駆動回路の一例を示す回路図。
【図９】第１実施形態に係る第１ワード線駆動回路の制御回路の一例を示す回路図。
【図１０】第１実施形態に係る第１ワード線駆動回路の動作波形の一例を示す概略図。
【図１１】本発明の第２実施形態に係る半導体装置における第２ワード線駆動回路の一例を示す回路図。
【図１２】第２実施形態に係る第２ワード線駆動回路の第１制御回路の一例を示す回路図。
【図１３】第２実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図。
【図１４】第３実施形態に係る第２ワード線駆動回路の第２制御回路の一例を示す回路図。
【図１５】第３実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図。
【図１６】第４実施形態に係る第２ワード線駆動回路の第３制御回路の一例を示す回路図。
【図１７】第４実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図。
【図１８】第５実施形態に係る第３ワード線駆動回路の制御回路の一例を示す回路図。
【図１９】第５実施形態に係る第３ワード線駆動回路の制御回路の一例を示す回路図。
【図２０】第５実施形態に係る第３ワード線駆動回路の動作波形の一例を示す概略図。
【図２１】本発明の第６実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図。
【図２２】第６実施形態に係る第３ワード線駆動回路の制御回路の一例を示す回路図。
【図２３】第６実施形態に係る第３ワード線駆動回路の動作波形の一例を示す概略図。
【発明を実施するための形態】
【００１６】
上記第１視点の好ましい形態を以下に記載する。
【００１７】
上記第１視点の好ましい形態によれば、サブワードドライバ回路は、ワード線を非活性状態にしている途中でワード線の非活性化速度を低下させる。
【００１８】
上記第１視点の好ましい形態によれば、ワード線の非活性化の速度が変化した以後、ビット線のイコライズが開始される。
【００１９】
上記第１視点の好ましい形態によれば、第１制御部の第１回路部は、ワード線の活性状態において、第３制御信号の電位を変化させる。第２制御部は、ワード線の活性状態において、第１制御信号の電位を変化させる。サブワードドライバ回路は、第１制御信号及び第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。
【００２０】
上記第１視点の好ましい形態によれば、第１制御部の第１回路部は、第３制御信号の電位を変化させた後、ワード線の非活性化の際に第３制御信号の電位を元に戻す。サブワードドライバ回路は、第３制御信号の電位が元に戻るときにワード線の非活性化の速度を低くする。
【００２１】
上記第１視点の好ましい形態によれば、第１制御部は、第２電源電圧で動作する第２回路部をさらに有する。第２制御部は、第１制御部の第２回路部に第４制御信号をさらに供給する。第１制御部の第２回路部は、第４制御信号を受け取り第５制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号、第３制御信号及び第５制御信号を受け取り、活性状態のワード線を非線形に非活性状態とする。
【００２２】
上記第１視点の好ましい形態によれば、選択したワード線においては、第１制御部の第１回路部は、ワード線が活性状態から非活性状態に変化している際に第３制御信号の電位を変化させ、ワード線が非活性状態になった後、第３制御信号の電位を元に戻す。選択されていないワード線においては、第１制御部の第１回路部は、ワード線が活性状態から非活性状態に変化している際に第３制御信号の電位を変化させない。
【００２３】
上記第１視点の好ましい形態によれば、第１制御部の第２回路部は、ビット線のイコライズを開始した後、第５制御信号の電位を変化させる。
【００２４】
上記第１視点の好ましい形態によれば、第１制御部の第２回路部は、ワード線の活性状態において、第５制御信号の電位を変化させる。サブワードドライバ回路は、第５制御信号の電位が変化したときに、活性状態のワード線の非活性化を開始する。
【００２５】
上記第１視点の好ましい形態によれば、第１制御部の第１回路部は、第３制御信号をサブワードドライバ回路に供給し、ワード線を非活性化している際に第３制御信号の電位を変化させる。サブワードドライバ回路は、第３制御信号の電位が変化したときに、ワード線の非活性化の速度を低くする。
【００２６】
上記第１視点の好ましい形態によれば、ワード線の電位を監視することなく第３制御信号の電位を変化させる。
【００２７】
上記第１視点の好ましい形態によれば、第３制御信号の電位が変化する前にワード線の電位は第２電源電位に達することはない。
【００２８】
上記第１視点の好ましい形態によれば、第１制御部は、第３電源電圧で動作する第２回路部をさらに有する。第２制御部は、第１制御部の第２回路部に第４制御信号をさらに供給する。第１制御部の第２回路部は、第４制御信号を受け取り第５制御信号をサブワードドライバ回路に供給する。サブワードドライバ回路は、第１制御信号、第３制御信号及び第５制御信号を受け取り、活性状態のワード線を非線形に非活性状態とする。
【００２９】
上記第１視点の好ましい形態によれば、第１制御部の第１回路部は、ワード線の活性状態において、第３制御信号の電位を変化させる。第２制御部は、ワード線の活性状態において、第１制御信号の電位を変化させる。サブワードドライバ回路は、第１制御信号及び第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。
【００３０】
上記第１視点の好ましい形態によれば、第１制御部の第２回路部は、ワード線を非活性化している際に、第５制御信号の電位を変化させる。サブワードドライバ回路は、第５制御信号の電位が変化したときにワード線の非活性化の速度を低くする。
【００３１】
上記第１視点の好ましい形態によれば、第１制御部の第１回路部はワード線の活性状態において第３制御信号の電位を変化させ、第２制御部はワード線の活性状態において第１制御信号の電位を変化させ、サブワードドライバ回路は、第１制御信号及び第３制御信号のうちの少なくとも一方の電位が変化したときに、活性状態のワード線の非活性化を開始する。ワード線の非活性化が開始した後、第１制御部の第１回路部は第３制御信号の電位を元に戻すと共に、第１制御部の第２回路部は第５制御信号の電位を変化させ、サブワードドライバ回路は、第３制御信号の電位が元に戻り、第５制御信号の電位が変化したときに、ワード線の非活性化を中断する。ワード線の非活性化が中断してから所定時間後に、第１制御部の第１回路部は再び第３制御信号の電位を変化させ、サブワードドライバ回路は、第３制御信号の電位が再び変化したときに、中断前よりも低い非活性化速度でワード線の非活性化を再開する。
【００３２】
上記第１視点の好ましい形態によれば、サブワードドライバ回路は、ワード線を非活性状態にしている途中において、所定時間、ワード線の非活性化を中断する。
【００３３】
上記第１視点の好ましい形態によれば、ワード線の非活性化が中断されている間に、ビット線のイコライズが開始される。
【００３４】
上記第１視点の好ましい形態によれば、サブワードドライバ回路は、所定時間後、ワード線の非活性化を中断する前よりも低い速度でワード線の非活性化を再開する。
【００３５】
上記第１視点の好ましい形態によれば、サブワードドライバ回路は、ワード線の非活性化に使用される複数のトランジスタを有する。ワード線の非活性化に使用するトランジスタの数を変化させることにより、ワード線の非活性化速度を変化させる。
【００３６】
本発明の第１実施形態に係る半導体装置について説明する。以下においては、半導体装置として、ダイナミックアクセスランダムメモリ（以下「ＤＲＡＭ」という）を例にして説明する。なお、以下の図面の説明においては、形態にかかわらず、同じ要素には同じ符号を付してある。
【００３７】
図１に、本発明の第１実施形態に係る半導体装置の概略ブロック図を示す。半導体装置１は、少なくとも１つのメモリセル部１０１と、メモリセル部１０１のデータの読み出し及び書き換えを制御するリード／ライト制御回路２００と、メモリセル部１０１を制御する信号の電位を発生させる内部電源発生回路３００と、メモリセル部１０１のデータの入出力を制御する入出力回路４００と、を備える。リード／ライト制御回路２００は、コマンド信号が入力されるコマンド端子２０１及びクロック信号が入力されるクロック端子２０２と電気的に接続されている。リード／ライト制御回路２００は、後述するワード線駆動回路及びワード線駆動回路の制御回路を有する。内部電源発生回路３００は、電源電位に接続された電源端子３０１及び接地電位に接続された接地端子３０２と電気的に接続されている。入出力回路４００は、データ信号が入出力される信号端子４０１と電気的に接続されている。
【００３８】
図２に、メモリセル部を有するメモリセルアレイを複数配置した半導体装置の概略ブロック図を示す。図１は１つのメモリセル部１０１及びそれに付随する回路２００，３００，４００に着目した図であり、図２は複数のメモリセルアレイ１００ａ〜１００ｄの配置に着目した図である。半導体装置１は、第１〜第４のメモリセルアレイ１００ａ〜１００ｄと、各メモリセルアレイ１００ａ〜１００ｄの間の領域（各メモリセルアレイ１００ａ〜１００ｄの周囲の領域）に形成された周辺回路領域（第１領域）２１１と、を備える。第１〜第４のメモリセルアレイ１００ａ〜１００ｄは、格子状に配置されている。周辺回路領域２１１には、リード／ライト制御回路２００の一部が配置される。
【００３９】
図３に、図１及び図２に示す１つのメモリセルアレイの内部を示す概略ブロック図を示す。図３に示す形態において、半導体装置１は、メモリセルアレイ１００と、そのデコーダが形成されたカラムデコーダ領域２１２及びロウデコーダ領域２１３と、を有する。メモリセルアレイ１００は、複数のメモリセルを有する複数のメモリセルマット１０２と、図面上横方向に隣接するメモリセルマット１０２間に形成された複数のセンスアンプ領域１０３と、図面上縦方向に隣接するメモリセルマット１０２間に形成された複数のサブワードドライバ領域１０４と、図面上斜め方向に隣接するメモリセルマット１０２間に形成された複数のクロス領域１０５と、を備える。クロス領域１０５は、隣接するセンスアンプ領域１０３間に形成されていると共に、隣接するサブワードドライバ領域１０４間に形成されている。
【００４０】
図４に、メモリセルアレイにおけるメモリセル選択トランジスタの概略断面図を示す。図４は、ゲート電極が半導体基板に埋め込まれたトレンチゲート型セルトランジスタ（例えばｎＭＯＳトランジスタ）の概略断面図である。メモリセルアレイ１００は、半導体基板（例えばｐウェル）１１１と、素子分離領域（ＳＧＩ；Shallow Groove Isolation）１１２と、半導体基板１１１に形成された溝を被覆するように形成されたゲート酸化膜１１３と、ゲート酸化膜１１３上に、溝に埋め込まれるように形成されたゲート電極（ワード線）１１４と、ワード線１１４の側面及び上面を覆う保護膜１１５と、プラグ１１６と、キャパシタ１１７と、ビット線１１８と、を有する。半導体基板１１１は、例えば、シリコン基板であり、ｐウェル１１１ａと、ｐウェル１１１ａにｎ型不純物を注入して形成されたソース・ドレイン領域１１１ｂと、を有する。プラグ１１６は、ソース・ドレイン領域１１１ｂと電気的に接続されている。キャパシタ１１７及びビット線１１８は、プラグ１１６に電気的に接続されている。
【００４１】
本発明によれば、ワード線の非活性化の際に、半導体基板１１１に発生する少数キャリアにより選択ワード線の周囲のメモリセルの情報が破壊されることを防止することができる。
【００４２】
図５に、本発明の半導体装置におけるメモリセルアレイ回路の一例を示す回路図を示す。メモリセルアレイ１００は、センスアンプ回路ＳＡと、センスアンプ回路ＳＡの２個の入出力端子に接続された相補ビット線対ＢＬ，／ＢＬと、相補ビット線対ＢＬ，／ＢＬのそれぞれに接続された複数（図５においては５１２個）のＤＲＡＭメモリセルＭＣと、相補ビット線対ＢＬ，／ＢＬに接続されたイコライズ回路と、を有する。各ＤＲＡＭメモリセルＭＣは、選択トランジスタＱ０及びキャパシタＣｓを有する。イコライズ回路においてビット線イコライズ信号ＢＬＥＱがハイに駆動されると、相補ビット線対ＢＬ，／ＢＬはプリチャージ電位ＨＶＤＤにイコライズされる。
【００４３】
図６に、本発明の半導体装置におけるＤＲＡＭのアクティブ動作時の制御信号の流れの一例を示す概略図を示す。まず、クロック端子２０２を介して外部から供給される外部クロック信号ＣＫの立ち上がりに同期してコマンド端子２０１を介して外部から入力されるアクティブコマンド信号ＡＣＴが半導体装置１に取り込まれる。次に、リード／ライト制御回路２００が所定のタイミングで制御信号内部アクティブ信号ＡＣＴを活性化させる。また、リード／ライト制御回路２００は内部アクティブ信号の活性化に引き続いて制御信号ビット線イコライズ信号ＢＬＥＱを非活性化させる。内部アクティブ信号ＡＣＴの活性化により、メモリセルアレイ１００内の複数のワード線ＷＬのうちアクティブコマンド信号ＡＣＴとともに外部から供給されたロウアドレスに対応するワード線ＷＬが活性化され、メモリセルＭＣが選択され、ビット線に信号が読み出される。またワード線ＷＬの活性化から一定時間経過後、リード／ライト制御回路２００は、制御信号センスアンプ活性化信号ＳＡＥを活性化させ、センスアンプＳＡを起動する。その後、外部クロック信号ＣＫに同期して入力されるリードコマンド信号又はライトコマンド信号のカラムアドレスに応じて、リード／ライト制御回路２００がメモリセルアレイ１００内の複数のビット線のうちカラムアドレスに対応したビット線を選択し、カラムアドレスに対応したビット線に接続された複数のメモリセルＭＣのうち活性化されたワード線に接続されているメモリセルＭＣに対して読み出し動作又は書き込み動作を実行する。
【００４４】
次に、クロック端子２０２を介して外部から供給される外部クロック信号ＣＫの立ち上がりに同期してコマンド端子２０１を介して外部から入力されるプリチャージコマンド信号ＰＲＥが半導体装置１に取り込まれると、リード／ライト制御回路２００が所定のタイミングで内部アクティブ信号ＡＣＴを非活性化させる。これを受けてメモリセルアレイ１００内の活性化されているワード線ＷＬが非活性化される。また、ワード線ＷＬの非活性化から所定の時間経過後、リード／ライト制御回路２００は、センスアンプ活性化信号ＳＡＥを非活性化させると共に、制御信号ビット線イコライズ信号ＢＬＥＱを活性化させ、ビット線のイコライズを開始する。このようにして一連のアクティブ動作が終了する。
【００４５】
図７に、本発明の第１〜第５実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図を示す。まず、アクティブコマンド信号を受けると、ビット線イコライズ信号ＢＬＥＱはロウに駆動される。次にワード線が立ち上がり相補ビット線対に微小信号が読み出される。続いてセンスアンプ活性化信号ＳＡＥがハイに駆動されると、センスアンプＳＡにより、相補ビット線対のうち一方のビット線は電源電位ＶＤＤに増幅され、他方のビット線は接地電位ＶＳＳに増幅される。
【００４６】
次に、プリチャージコマンド信号を受けるとワード線ＷＬがリセットされる。このとき、ワード線ＷＬは、非線形的に非活性化される。ワード線ＷＬが非活性化され始めてから最初の区間を第１区間、第１区間後からワード線ＷＬの非活性化が終了するまでの区間を第２区間とすると、第１区間の非活性化速度は第２区間の非活性化速度より高くなっている。これにより、上記式１におけるポンピング効率αを低減することができる。この結果、ｐウェル中に注入される少数キャリアである電子の数を低減することができ、選択ワード線の周囲のメモリセルのハイ情報が破壊されるのを防止できる。
【００４７】
また、ワード線ＷＬの非活性化のための電源電位は１種類のみであるので、中間電位用の電源配線が不要となる。これにより、メモリセルアレイの面積の増大を抑制することができる。また、非活性化波形の設計の自由度を高めることができる。
【００４８】
さらに、相補ビット線対のイコライズは、第２区間において開始される。このとき、相補ビット線対のイコライズ前の第１区間においてワード線ＷＬの電位は低下されているので、相補ビット線対のイコライズによってメモリセルの情報が破壊されることがない。従って第２区間の最初の時点で相補ビット線対のイコライズを開始することができるためプリチャージ期間が延びることを回避することができる。
【００４９】
図８に、本発明の半導体装置における第１ワード線駆動回路の例を示す回路図を示す。図８に示す第１ワード線駆動回路２２１は、ＣＭＯＳタイプであり、最も基本的な構成を有する。
【００５０】
第１ワード線駆動回路２２１は、図３に示すサブワードドライバ領域１０４に配置することができる。以下に、第１ワード線駆動回路２２１の動作等について説明する。
【００５１】
図９に、第１実施形態に係る第１ワード線駆動回路の制御回路の一例を示す回路図を示す。図１０に、第１実施形態に係る第１ワード線駆動回路の動作波形の一例を示す概略図を示す。図９において、点線で囲まれた部分、すなわち、ワード線リセット信号（第３制御信号）Ｓ２Ｂのドライバ回路（第１制御部）は、図３に示すクロス領域１０５に配置されると好ましい。ワード線リセット信号Ｓ２Ｂのドライバ回路のうち、最終段のドライバ回路（第１制御部の第１回路部）２３１ａのみが図３に示すクロス領域１０５に配置されるとより好ましい。図９に示すその他の部分（第２制御部）２３２は、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００５２】
第２制御部２３２は、ＶＳＳ−ＶＤＤ間の第１電源電圧で動作する第３回路部２３２ａと、ＶＫＫ−ＶＰＰ間の第２電源電圧で動作する第４回路部２３２ｂと、を有する。第２制御部２３２は、第１ワード線駆動回路２２１にワード線駆動信号（第１制御信号）Ｓ１Ｂを供給する。また、第２制御部２３２は、最終段のドライバ回路２３１ａに制御信号（第２制御信号）も供給する。一方、最終段のドライバ回路である第１制御部の第１回路部２３１ａは、ＶＫＫ−ＶＤＤ間の第３電源電圧で動作する。最終段のドライバ回路２３１ａは、第２制御部２３２から制御信号を受け取り、ワード線リセット信号（第３制御信号）Ｓ２Ｂを第１ワード線駆動回路２２１に供給する。第１ワード線駆動回路２２１は、ワード線駆動信号Ｓ１Ｂ及びワード線リセット信号Ｓ２Ｂの電位変化によってワード線の活性状態及び非活性状態を制御する。
【００５３】
図９の点線で囲まれた回路（第１制御部の第１回路部）をクロス領域１０５に配置することにより、ワード線駆動までの時間を短縮することができると共に、レイアウト面積増大を抑制することができる。図３に示すサブワードドライバ領域１０４内には、図８に示す第１ワード線駆動回路２２１がワード線本数分配置される。また、図３において、縦方向に１列に並んだ４個のメモリセルマット領域１０２の上下に配置された合計５個のサブワードドライバを同時に動作させるために、その制御信号は、５個のサブワードドライバ領域１０４に同時に供給する必要がある。ワード線駆動回路の制御回路の最終段のドライバ（第１制御部の第１回路部）２３１ａには、このように第１ワード線駆動回路２２１が複数個接続されるため負荷容量が重くなる。仮に、ワード線駆動回路の制御回路の最終段のドライバ２３１ａをロウデコーダ領域２１３に配置したとすると、配線抵抗と負荷容量によりその波形は大幅に遅れることになる。本発明によれば、最終段のドライバ２３１ａだけをバッファとして、各クロス領域１０５に配置することによって、負荷を分散させ、配線抵抗と負荷容量による信号の遅れを防止することができる。また、クロス領域１０５を有効活用することができる。
【００５４】
ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ＡＣＴがハイに制御されるとビット線イコライズ信号ＢＬＥＱがロウに制御される。次に、ロウアドレスＲＡで選択されたワード線に対応するワード線駆動信号Ｓ１Ｂが昇圧電位ＶＰＰから負電位ＶＫＫに制御され、ワード線ＷＬがＶＫＫからＶＰＰに駆動される。ワード線リセット信号Ｓ２Ｂは内部アクティブ信号ＡＣＴがハイに駆動されてもＶＫＫを維持する。
【００５５】
ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ＡＣＴがロウに制御されると、ワード線リセット期間の第１区間が始まる。ワード線駆動信号Ｓ１ＢがＶＰＰに、ワード線リセット信号Ｓ２Ｂが電源電位ＶＤＤに駆動され、ワード線は２個の第１〜第２ｎＭＯＳトランジスタＱ１，Ｑ２により急速にリセットされる。
【００５６】
ワード線の引き抜き速度をモニターするＷＬ引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第２区間になるとワード線リセット信号Ｓ２ＢがＶＫＫになり第２ｎＭＯＳトランジスタＱ２がオフするのでワード線は１個の第１ｎＭＯＳトランジスタＱ１でゆっくりとリセットされるとともに、ビット線イコライズ信号ＢＬＥＱがハイに制御されてビット線イコライズが開始される。
【００５７】
ここでＷＬ引き抜きレプリカには、第１ワード線駆動回路２２１の２個の第１〜第２ｎＭＯＳトランジスタＱ１，Ｑ２の特性変動をモニターするように同じＭＯＳトランジスタＱ１，Ｑ２が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第１区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Ｃｗｌにはワード線リセット期間の第１区間の時間を設定するために定められた値が設定される。
【００５８】
本実施形態によれば、第１区間の非活性化速度よりも第２区間の非活性化速度を低下させることにより、ワード線リセット波形の傾きを実質的に緩やかにすることができる。すなわち、ポンピング効率α低減することができる。これにより、選択されたワード線の周囲の情報破壊を防止することができる。
【００５９】
本実施形態によれば、ワード線の非活性化はＶＫＫ１種類のみで実施されるので、メモリセル面積の増大を抑制することができると共に、ワード線非活性化の動作波形の設計の自由度を高めることができる。
【００６０】
本実施形態によれば、ビット線のイコライズ前である第１区間においてワード線の電位を低下させることができ、イコライズ期間が延長することを防止することができる。
【００６１】
次に、本発明の第２実施形態に係る半導体装置について説明する。図１１に、本発明の半導体装置における第２ワード線駆動回路の一例を示す回路図を示す。第２実施形態においては、第１実施形態における図８に示す第１ワード線駆動回路の代わりに、図１１に示す第２ワード線駆動回路２２２を使用する。第２ワード線駆動回路２２２は、構成は第１ワード線駆動回路２２１と同じであるが、昇圧電源ＶＰＰの変わりにワード線駆動信号Ｓ２が入力される点において第１ワード線駆動回路２２１と異なる。この構成は階層化ワード線方式で使われる。第２ワード線駆動回路２２２は、図３に示すサブワードドライバ領域１０４に配置することができる。以下に、第２ワード線駆動回路２２２の動作等について説明する。
【００６２】
図１２に、第２実施形態に係る第２ワード線駆動回路の第１制御回路の一例を示す回路図を示す。図１３に、第２実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図を示す。第２ワード線駆動回路の第１制御回路のうち、ビット線イコライズ信号ＢＬＥＱ、第１ワード線駆動信号Ｓ１Ｂ、ワード線リセット信号Ｓ２Ｂは、図９に示す信号と同じものを使用することができる。第２ワード線駆動回路２２２においては、ワード線は第１ワード線駆動信号（第１制御信号）Ｓ１Ｂと第２ワード線駆動信号（第５制御信号）Ｓ２でワード線が階層的に選択される。
【００６３】
図１２及び図９において、点線で囲まれた部分、すなわち、第２ワード線駆動信号のドライバ回路は、図３に示すクロス領域１０５に配置されると好ましい。第２ワード線駆動信号のドライバ回路のうち、最終段のドライバ回路（第１制御部の第２回路部）２３１ｂのみが図３に示すクロス領域１０５に配置されるとより好ましい。図１２に示すその他の部分（第２制御部）２３２は、図９に示す第２制御部２３２と同様に、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００６４】
最終段のドライバ回路である第１制御部の第２回路部２３１ｂは、ＶＫＫ−ＶＰＰ間の第２電源電圧で動作する。第２回路部２３１ｂは、第２制御部２３２から制御信号（第４制御信号）を受け取り、第２ワード線駆動信号（第５制御信号）Ｓ２を第２ワード線駆動回路２２２に供給する。第２ワード線駆動回路２２２は、ワード線駆動信号（第１制御信号）Ｓ１Ｂ、ワード線リセット信号（第３制御信号）Ｓ２Ｂ、及び第２ワード線駆動信号（第５制御信号）Ｓ２の電位変化によってワード線の活性状態及び非活性状態を制御する。
【００６５】
ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ＡＣＴがハイに制御されると、ビット線イコライズ信号ＢＬＥＱがロウに制御される。次に、第１ワード線駆動信号Ｓ１Ｂが昇圧電位ＶＰＰから負電位ＶＫＫに制御される。第２ワード線駆動信号Ｓ２は、ロウアドレスＲＡのうちの一部のアドレスＲＡ２で選択された信号がＶＫＫからＶＰＰに駆動され、ワード線ＷＬがＶＫＫからＶＰＰに駆動される。ここで、ワード線を階層的に選択するために第１ワード線駆動信号Ｓ１ＢはロウアドレスＲＡのうちＲＡ２を除いた部分で選択されることが図９に示す制御回路と異なる部分である。ワード線リセット信号Ｓ２Ｂは内部アクティブ信号ＡＣＴがハイに駆動されてもＶＫＫを維持する。
【００６６】
ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ＡＣＴがロウに制御されるとワード線リセット期間の第１区間が始まる。第１ワード線駆動信号Ｓ１ＢがＶＰＰに、ワード線リセット信号Ｓ２Ｂが電源電位ＶＤＤに駆動され、ワード線は２個の第１〜第２ｎＭＯＳトランジスタＱ１，Ｑ２で急速にリセットされる。ワード線の引き抜き速度をモニターするＷＬ引き抜きレプリカの遅延時間が経過しワード線リセット期間の第２区間になるとワード線リセット信号Ｓ２ＢがＶＫＫになり第２ｎＭＯＳトランジスタＱ２がオフするのでワード線は１個の第１ｎＭＯＳトランジスタＱ１でゆっくりとリセットされるとともに、ビット線イコライズ信号ＢＬＥＱがハイに制御されてビット線イコライズが開始される。その後第２ワード線駆動信号Ｓ２がＶＫＫに戻る。
【００６７】
第２実施形態において、上記以外の形態は第１実施形態と同様とすることができる。
【００６８】
次に、本発明の第３実施形態に係る半導体装置について説明する。図１４に、第３実施形態に係る第２ワード線駆動回路の第２制御回路の一例を示す回路図を示す。図１５に、第３実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図を示す。第３実施形態においては、第２実施形態に係る図９に示す第２ワード線駆動回路の第１制御回路の一部（Ｓ１Ｂ回路以外の部分）に代えて、図１４に示す第２ワード線駆動回路の第２制御回路を使用する。第３実施形態においては、Ｓ２回路は、図１２に示す回路を使用することができる。第３実施形態においては、階層ワード線構成に置いて、第１ワード線駆動信号Ｓ１Ｂが選択、第２ワード線駆動信号Ｓ２が非選択という組み合わせにおいて非選択となるワード線がフローティング状態になることを防止する。
【００６９】
図１４において、点線で囲まれた部分、すなわち、ワード線リセット信号Ｓ２Ｂのドライバ回路は、図３に示すクロス領域１０５に配置されると好ましい。ワード線リセット信号Ｓ２Ｂのドライバ回路のうち、最終段のドライバ回路のみが図３に示すクロス領域１０５に配置されるとより好ましい。図１４に示すその他の部分は、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００７０】
図１５に示す動作波形においては、図１３に示す動作波形におけるワード線リセット信号Ｓ２Ｂの波形が異なるのみなので、この点について説明し、その他の説明は省略する。図１５に示すようにワード線リセット信号Ｓ２Ｂは、内部アクティブ信号ＡＣＴがロウであるプリチャージ期間にはハイに制御されている。内部アクティブ信号ＡＣＴとロウアドレスＲＡ２により選択される場合には、ワード線が選択される前にロウに制御され、その後の動作は図１３と同様になる。また、内部アクティブ信号ＡＣＴがロウに制御されるプリチャージ期間になると、ワード線リセット信号Ｓ２Ｂはハイに戻る。一方、内部アクティブ信号ＡＣＴとロウアドレスＲＡ２により選択されない非選択ワード線の場合は（図示せず）ワード線駆動信号Ｓ２がロウを保持するので、ワード線リセット信号Ｓ２Ｂはハイを保持する。この結果、非選択となるワード線がフローティング状態になることを防止することができる。
【００７１】
第３実施形態において、上記以外の形態は第１実施形態及び第２実施形態と同様とすることができる。
【００７２】
次に、本発明の第４実施形態に係る半導体装置について説明する。図１６に、第４実施形態に係る第２ワード線駆動回路の第３制御回路の一例を示す回路図を示す。図１７に、第４実施形態に係る第２ワード線駆動回路の動作波形の一例を示す概略図を示す。第４実施形態においては、第２実施形態に係る図１２に示す第２ワード線駆動回路の第１制御回路の代わりに、図１４に示す第２ワード線駆動回路の第３制御回路を使用する。第４実施形態においては、ワード線駆動信号（第３制御信号）Ｓ１Ｂとワード線駆動信号（第５制御信号）Ｓ２でワード線が階層的に選択される。
【００７３】
図１６において、点線で囲まれた部分、すなわち、ワード線リセット信号Ｓ２Ｂ及び第２ワード線駆動信号Ｓ２のドライバ回路は、図３に示すクロス領域１０５に配置されると好ましい。ワード線リセット信号Ｓ２Ｂ及び第２ワード線駆動信号Ｓ２のドライバ回路のうち、最終段のドライバ回路（第１制御部の第１回路部２３１ａ，第２回路部２３１ｂ）のみが図３に示すクロス領域１０５に配置されるとより好ましい。図１６に示すその他の部分２３２は、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００７４】
ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ＡＣＴがハイに制御されるとビット線イコライズ信号ＢＬＥＱがロウに制御される。次に、第１ワード線駆動信号Ｓ１ＢがロウアドレスＲＡのうちＲＡ２を除いた部分で選択され、昇圧電位ＶＰＰから負電位ＶＫＫに制御される。ワード線リセット信号Ｓ２ＢはロウアドレスＲＡのうちの一部のアドレスＲＡ２で選択されＶＤＤから負電位ＶＫＫに制御される。また第２ワード線駆動信号Ｓ２はロウアドレスＲＡのうちの一部のアドレスＲＡ２で選択されＶＫＫからＶＰＰに駆動され、ワード線ＷＬがＶＫＫからＶＰＰに駆動される。
【００７５】
ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ＡＣＴがロウに制御されるとワード線リセット期間の第１区間が始まる。まず第２ワード線駆動信号Ｓ２が昇圧電位ＶＰＰから負電位ＶＫＫに制御される。このとき第１ワード線駆動信号（第１制御信号）Ｓ１Ｂは負電位ＶＫＫを保持しているので、図１１に示すｐＭＯＳトランジスタＱ３はオンしており、ワード線の電位はＱ３を介してＶＫＫ側に放電され、急速に低下する。ここでＱ３のゲート電圧がＶＫＫであるため、ワード線の電位はＶＫＫ＋Ｑ３の閾値電圧に近づくにつれ傾きが緩やかになりＶＫＫ＋Ｑ３の閾値電圧を下回ることは無い。
【００７６】
内部アクティブ信号ＡＣＴがロウに制御されてから遅延時間ＤＬＹ１が経過するとワード線リセット期間の第２区間になり、ビット線イコライズ信号ＢＬＥＱがハイに制御されてビット線イコライズが開始される。前述のようにワード線リセット期間の第１区間ではワード線の電位はＶＫＫ＋Ｑ３の閾値電圧を下回ることは無いので、遅延時間ＤＬＹ１はワード線の電位をモニターしなくても良くなり、回路が簡単になるという効果がある。続いて、ワード線リセット信号Ｓ２ＢがＶＫＫからＶＤＤに制御され、ワード線の電位は第２ｎＭＯＳトランジスタＱ２を介してＶＫＫにゆっくりと引き抜かれる。最後に、第１ワード線駆動信号Ｓ１Ｂが負電位ＶＫＫから昇圧電位ＶＰＰに制御される。
【００７７】
第４実施形態において、上記以外の形態は第１〜３実施形態と同様とすることができる。
【００７８】
次に、本発明の第５実施形態に係る半導体装置について説明する。図１８に、本発明の半導体装置における第３ワード線駆動回路の一例を示す回路図を示す。第５実施形態においては、第１〜第４実施形態における図８及び図１１に示す第１及び第２ワード線駆動回路の代わりに、図１８に示す第３ワード線駆動回路２２３を使用する。図１８に示す第３ワード線駆動回路２２３は、ＮＭＯＳタイプであり、階層化ワード線方式にも使うことができる。第３ワード線駆動回路２２３は、図３に示すサブワードドライバ領域１０４に配置することができる。以下に、第３ワード線駆動回路２２３の動作等について説明する。
【００７９】
図１９に、第５実施形態に係る第３ワード線駆動回路の制御回路の一例を示す回路図を示す。図２０に、第５実施形態に係る第３ワード線駆動回路の動作波形の一例を示す概略図を示す。図１９において、点線で囲まれた部分、すなわち、ワード線リセット信号（第３制御信号）Ｓ１Ｂ及び第１ワード線駆動信号（第５制御信号）Ｓ１のドライバ回路は、図３に示すクロス領域１０５に配置されると好ましい。ワード線リセット信号Ｓ１Ｂ及び第１ワード線駆動信号Ｓ１のドライバ回路のうち、最終段のドライバ回路（第１制御部の第１回路部及び第２回路部）２４１ａ，２４１ｂのみが図３に示すクロス領域１０５に配置されるとより好ましい。図１９に示すその他の部分（第２制御部）２４２は、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００８０】
第２制御部２４２は、ＶＳＳ−ＶＤＤ間の第１電源電圧で動作する第３回路部２４２ａと、ＶＫＫ−ＶＰＰ間の第２電源電圧で動作する第４回路部２４２ｂと、を有する。第２制御部２４２は、第３ワード線駆動回路２２３に第２ワード線駆動信号（第１制御信号）Ｓ２を供給する。また、第２制御部２４２は、最終段のドライバ回路２４１ａ，２４１ｂに制御信号（第２制御信号，第４制御信号）も供給する。一方、最終段のドライバ回路である第１制御部の第１回路部２４１ａ及び第２回路部２４１ｂは、ＶＫＫ−ＶＤＤ間の第３電源電圧で動作する。最終段のドライバ回路２４１ａ，２４１ｂは、第２制御部２４２から制御信号を受け取り、ワード線リセット信号（第３制御信号）Ｓ１Ｂ及び第１ワード線駆動信号（第５制御信号）Ｓ１を第３ワード線駆動回路２２３に供給する。第３ワード線駆動回路２２３は、ワード線リセット信号Ｓ１Ｂ及び第１ワード線駆動信号Ｓ１並びに第２ワード線駆動信号Ｓ２の電位変化によってワード線の活性状態及び非活性状態を制御する。
【００８１】
ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ＡＣＴがハイに制御されるとワード線リセット信号Ｓ１Ｂがロウに制御され、第１ワード線駆動信号Ｓ１がハイに制御される。続いてビット線イコライズ信号ＢＬＥＱがロウに制御され、続いて第２ワード線駆動信号（第１制御信号）Ｓ２がＶＫＫからＶＰＰに駆動され、ワード線ＷＬがＶＫＫからＶＰＰに駆動される。
【００８２】
ワード線の非活性化においては、プリチャージコマンド信号を受け内部アクティブ信号ＡＣＴがロウに制御されるとワード線リセット期間の第１区間が始まる。第２ワード線駆動信号Ｓ２がＶＫＫに、ワード線リセット信号Ｓ１Ｂがハイに駆動される。この時第１ワード線駆動信号Ｓ１はまだハイを保持しているので、ワード線は２個の第４〜第５ｎＭＯＳトランジスタＱ４，Ｑ５で急速にリセットされる。ワード線の引き抜き速度をモニターするＷＬ引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第２区間になると第１ワード線駆動信号Ｓ１がＶＫＫになり第４ｎＭＯＳトランジスタＱ４がオフするのでワード線は１個の第５ｎＭＯＳトランジスタＱ５でゆっくりとリセットされるとともに、ビット線イコライズ信号ＢＬＥＱがハイに制御されてビット線イコライズが開始される。
【００８３】
ここでＷＬ引き抜きレプリカには、図１８に示す第３ワード線駆動回路２２３の２個の第４〜第５ｎＭＯＳトランジスタＱ４，Ｑ５の特性変動をモニターするように同じＭＯＳトランジスタＱ４，Ｑ５が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第１区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Ｃｗｌにはワード線リセット期間の第１区間の時間を設定するために定められた値が設定される。
【００８４】
第５実施形態において、上記以外の形態は第１実施形態と同様とすることができる。
【００８５】
次に、本発明の第６実施形態に係る半導体装置について説明する。図２１に、本発明の第２実施形態に係る半導体装置におけるワード線及びビット線対の波形の一例を示す概略図を示す。第６実施形態において、第１〜第５実施形態と異なる点は、プリチャージコマンド信号を受けワード線をリセットする際に、第１区間は高速にリセットし、第２区間は一定期間ワード線を中間電位に保持し、相補ビット線対のイコライズを第２区間におけるワード線の中間電位保持期間中に開始する点にある。その後、ワード線は、第３区間において中間電位からＶＫＫにリセットされる。
【００８６】
図２２に、第６実施形態に係る第３ワード線駆動回路の制御回路の一例を示す回路図を示す。図２３に、第６実施形態に係る第３ワード線駆動回路の動作波形の一例を示す概略図を示す。図２２において、点線で囲まれた部分、すなわち、ワード線リセット信号（第３制御信号）Ｓ１Ｂ及びワード線駆動信号（第５制御信号）Ｓ１のドライバ回路は、図３に示すクロス領域１０５に配置されると好ましい。ワード線リセット信号Ｓ１Ｂ及びワード線駆動信号Ｓ１のドライバ回路のうち、最終段のドライバ回路（第１制御部の第１回路部及び第２回路部）２４１ａ，２４１ｂのみが図３に示すクロス領域１０５に配置されるとより好ましい。図２２に示すその他の部分（第２制御部）２４２は、アレイエリアの外部、例えば、図３に示すロウデコーダ領域２１３や図２に示す周辺回路領域２１１に配置されると好ましい。
【００８７】
ワード線の活性化においては、アクティブコマンド信号を受け内部アクティブ信号ＡＣＴがハイに制御されるとワード線リセット信号Ｓ１Ｂがロウに制御され、第１ワード線駆動信号Ｓ１がハイに制御される。続いてビット線イコライズ信号ＢＬＥＱがロウに制御され、続いて第２ワード線駆動信号Ｓ２がＶＫＫからＶＰＰに駆動され、ワード線ＷＬがＶＫＫからＶＰＰに駆動される。
【００８８】
ワード線の非活性化においては、プリチャージコマンド信号を受け、内部アクティブ信号ＡＣＴがロウに制御されるとワード線リセット期間の第１区間が始まる。第２ワード線駆動信号Ｓ２がＶＫＫに、ワード線リセット信号Ｓ１Ｂがハイに駆動される。この時ワード線駆動信号Ｓ１はまだハイを保持しているので、ワード線は２個の第４〜第５ｎＭＯＳトランジスタＱ４，Ｑ５で急速にリセットされる。ワード線の引き抜き速度をモニターするＷＬ引き抜きレプリカの遅延時間が経過し、ワード線リセット期間の第２区間になると第１ワード線駆動信号Ｓ１とワード線リセット信号Ｓ１ＢがＶＫＫになり第４〜第５ｎＭＯＳトランジスタＱ４，Ｑ５がオフするのでワード線は一旦中間電位に保持されるとともに、ビット線イコライズ信号ＢＬＥＱがハイに制御されてビット線イコライズが開始される。その後、第３区間において、ワード線リセット信号Ｓ１Ｂが再びハイに駆動され、ワード線は１個の第５ｎＭＯＳトランジスタＱ５でゆっくりとＶＫＫにリセットされる。
【００８９】
ここでＷＬ引き抜きレプリカは図１８に示す第３ワード線駆動回路２２３の２個の第４〜第５ｎＭＯＳトランジスタＱ４，Ｑ５の特性変動をモニターするように同じＭＯＳトランジスタＱ４，Ｑ５が使われるため、プロセス、電圧、温度が変動してもワード線リセット期間の第１区間の時間を設定されたタイミングに制御することが可能となる。ここで容量Ｃｗｌにはワード線リセット期間の第１区間の時間を設定するために定められた値が設定される。
【００９０】
第６実施形態において、上記以外の形態は第５実施形態と同様とすることができる。
【００９１】
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９２】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９３】
１              半導体装置
１００          メモリセルアレイ
１００ａ〜１００ｄ        第１〜第４メモリセルアレイ
１０１          メモリセル部
１０２          メモリセルマット領域
１０３          センスアンプ領域
１０４          サブワードドライバ領域
１０５          クロス領域
１１１          半導体基板
１１１ａ        ｐウェル
１１１ｂ        ソース・ドレイン領域
１１２          素子分離領域
１１３          ゲート酸化膜
１１４          ゲート電極（ワード線）
１１５          保護膜
１１６          プラグ
１１７          キャパシタ
１１８          ビット線
２００          リード／ライト制御回路
２０１          コマンド端子
２０２          クロック端子
２１１          周辺回路領域
２１２          カラムデコーダ領域
２１３          ロウデコーダ領域
２２１          第１ワード線駆動回路
２２２          第２ワード線駆動回路
２２３          第３ワード線駆動回路
２３１ａ，２４１ａ        第１制御部の第１回路部
２３１ｂ，２４１ｂ        第１制御部の第２回路部
２３２，２４２            第２制御部
２３２ａ，２４２ａ        第３回路部
２３２ｂ，２４２ｂ        第４回路部
３００          内部電源発生回路
３０１          電源端子
３０２          接地端子
４００          入出力回路
４０１          信号端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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