(57)【要約】      （修正有）【課題】動作周波数が高くなっても動作マージンの確保を可能とする半導体装置を提供する。【解決手段】外部クロック信号ＣＫ、／ＣＫから生成された内部クロック信号ＩＣＬＫを２分周し、２相の第１のクロック信号１ＣＬＫ（１：０）を生成する第１の分周回路９２と、前記外部クロック信号を遅延させた遅延同期クロック信号ＬＣＬＫ１を可変遅延素子１０２で遅延させた第３のクロック信号ＬＣＬＫＤと入力信号の位相を一致制御する遅延同期回路１００と、前記第３のクロック信号に対して第１、第２相の第１のクロック信号が時間的に正順でない場合に、前記第１、第２相の第１のクロック信号を入れ替える調整回路９３と、前記遅延同期クロック信号をｎ分周し、ｎ相の第２のクロック信号ＬＣＬＫ２（１：０）を生成する第２の分周回路９４と、複数のデータ出力を制御する制御回路８０を備える。【選択図】図１
2012190510.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を装置内部に取り込んだ内部クロック信号と、前記外部クロック信号に遅延同期させた遅延同期クロック信号とに基づき、データの出力を制御する制御信号を生成する回路を備え、
前記回路が、前記内部クロック信号を分周した複数の第１のクロック信号と、前記遅延同期クロック信号を分周した複数の第２のクロック信号とに基づき、前記制御信号を生成する半導体装置。
【請求項２】
前記回路が、
前記外部クロック信号を受け取り、前記内部クロック信号を生成する第１のクロック発生回路と、
前記内部クロック信号を分周し、互いに位相が１周期相当離間している前記複数の第１のクロック信号を生成する第１の分周回路と、
前記外部クロック信号を受け取り、前記外部クロック信号を可変遅延素子で遅延させて前記遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記外部クロック信号の位相が一致するように前記可変遅延素子の遅延時間を調整する遅延同期回路と、
前記複数の第１のクロック信号と前記第３のクロック信号とを受け取り、前記複数の第１のクロック信号の各々と前記第３のクロック信号との位相関係を判別し、前記判別の結果に応じて、前記複数の第１のクロック信号の順序の入れ替えを行い、複数の第１の調整クロック信号を出力する調整回路と、
前記遅延同期クロック信号を分周し、前記複数の第２のクロック信号を生成する第２の分周回路と、
前記複数の第４のクロック信号のうちの１つと、前記複数の第２のクロック信号のうちの前記複数の第１の調整クロック信号の１つに対応する１つと、データ出力を指示する内部コマンド信号と、の論理演算に基づき、第１の出力制御信号を生成し、前記第１の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、
を備える、請求項１記載の半導体装置。
【請求項３】
前記遅延同期回路は、前記外部クロック信号と前記第３のクロック信号との位相が一致する前のアンロック状態と、前記外部クロック信号と前記第３のクロック信号との位相が一致したロック状態とを含み、
前記調整回路は、前記遅延同期回路が前記ロック状態の時に、前記複数の第１のクロック信号の各々と前記第３のクロック信号との前記位相関係の判別を実行する、請求項２記載の半導体装置。
【請求項４】
前記第１の分周回路は、前記内部クロック信号をｎ分周し（ｎは２以上の整数）、前記内部クロック信号のｎ倍周期であり、互いに位相が１周期相当離間しているｎ相の前記複数の第１のクロック信号を生成し、
前記第２の分周回路は、前記遅延同期クロック信号を前記ｎ分周し、前記遅延同期クロック信号のｎ倍周期であるｎ相の前記複数の２のクロック信号を生成する、請求項３記載の半導体装置。
【請求項５】
前記調整回路は、前記遅延同期クロック信号に関して、前記複数の第１のクロック信号の各々のクロックパルスの順序が前記遅延同期クロック信号を基点として第１相から第ｎ相まで時間的に正順であるか否か判断し、正順でない場合に、前記複数の第１のクロック信号の順序を入れ替え、前記遅延同期クロック信号を基点として各々のクロックパルスが第１相から第ｎ相まで時間的に正順に並んだ前記複数の第１の調整クロック信号を出力する、請求項４記載の半導体装置。
【請求項６】
前記第１の分周回路が、前記内部クロック信号を２分周し、前記内部クロック信号の２倍周期の２相の前記第１のクロック信号を生成し、
前記調整回路が、前記遅延同期回路でのロック時に出力される前記第３のクロック信号を入力し、前記２相の第１のクロック信号との位相を比較し、前記第３のクロック信号に関して前記２相の第１のクロック信号の第１相のクロックパルスが第２相のクロックパルスよりも位相が先んじている状態の正相、あるいは、前記第３のクロック信号に関して前記第１相のクロックパルスが前記第２相のクロックパルスよりも位相が遅れた状態の逆相のいずれの位相関係であるかを判断し、
正相の場合、前記第１、第２相の第１のクロック信号を第１、第２相の第１の調整クロック信号として出力し、
逆相の場合、前記第１、第２相の第１のクロック信号を入れ替えて第２、第１相の第１のクロック信号を第１、第２相の第１の調整クロック信号として出力し、
前記第２の分周回路が、前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、前記遅延同期クロック信号の２倍周期であり、互いに位相が１周期相当離間している２相の前記第２のクロック信号を生成し、
前記制御回路が、
前記調整回路から出力される前記第１相の第１の調整クロック信号と、前記第２の分周回路から出力される第１相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第１の論理回路と、
前記調整回路から出力される前記第２相の第１の調整クロック信号と、前記第２の分周回路から出力される第２相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第２の論理回路と、
前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号を出力する第３の論理回路と、
を備え、
前記第１の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号を生成する、請求項５記載の半導体装置。
【請求項７】
前記調整回路が、前記第３のクロック信号を前記第１相の第１のクロック信号でサンプルする第１のサンプル回路と、
前記第３のクロック信号を前記第２相の第１のクロック信号でサンプルする第２のサンプル回路と、
前記第１、第２のサンプル回路の出力結果に基づき、前記正相であるか前記逆相を判別して出力する回路と、
を備えた位相比較回路と、
前記正相の場合、前記第１、第２相の第１のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第１、第２相の第１の調整クロック信号として出力し、
前記逆相の場合、前記第１、第２相の第１のクロック信号を入れ替え、前記第２、第１相の第１のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記１、第２相の第１の調整クロック信号としてクロス出力する切替回路と、
を備えた請求項６記載の半導体装置。
【請求項８】
前記回路が、
前記外部クロック信号を受ける第１の回路と、
前記第１の回路から出力されるクロック信号を分周し、互いに位相が前記外部クロック信号の１周期相当離間している前記複数の第１のクロック信号を生成する第１の分周回路と、
前記第１の回路からの前記クロック信号と前記複数の第１のクロック信号の１つとを切り替えるクロック切替回路と、
前記クロック切替回路からのクロック信号を受け取り、前記クロック信号を可変遅延素子で遅延させた遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記クロック切替回路からのクロック信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、
前記遅延同期回路から出力される、前記外部クロック信号の所定倍周期の前記第３のクロック信号と、前記第１の分周回路から出力される前記第１相の第１のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、
前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第１のクロック信号の入れ替えを行い複数の第１の調整クロック信号として出力し、前記位相比較結果が正相である場合に前記複数の第１のクロック信号を複数の第１の調整クロック信号として出力する調整回路と、
前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、互いに位相が１周期相当離間している複数の第２のクロック信号を生成する第２の分周回路と、
前記複数の第１の調整クロック信号のうちの１つと、前記第２の分周回路からの前記複数の第２のクロック信号のうちの前記第１の調整クロック信号のうちの１つに対応する１つと、データ出力を指示する内部コマンド信号との論理演算に基づき、第１の出力制御信号を生成し、前記第１の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、
を備え、
前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記複数の第１のクロック信号の１つを、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第１のクロック信号の１つに対応した前記第３のクロック信号が出力され、
前記所定倍周期の前記第３のクロック信号は、前記位相比較回路に入力されて前記第１相の第１のクロック信号と位相比較され、
前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第１の回路からの前記クロック信号を前記遅延同期回路に入力する、請求項１記載の半導体装置。
【請求項９】
前記第１の分周回路は、前記第１の回路から出力されるクロック信号をｎ分周し（ｎは２以上の整数）、前記内部クロック信号のｎ倍周期であり、互いに位相が１周期相当離間しているｎ相の前記複数の第１のクロック信号を生成し、
前記第２の分周回路は、前記遅延同期クロック信号を前記ｎ分周し、前記遅延同期クロック信号のｎ倍周期であるｎ相の前記複数の２のクロック信号を生成する、請求項８記載の半導体装置。
【請求項１０】
前記調整回路は、前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第１のクロック信号の順序を入れ替え、第１相から第ｎ相まで時間的に正順に並んだ前記複数の第１の調整クロック信号を出力する、請求項９記載の半導体装置。
【請求項１１】
前記第１の分周回路からの前記ｎ相の第１のクロック信号を受け、ｎ相の第１のクロック信号のクロックパルスのタイミング波形を調整し、前記調整回路に対して、前記ｎ相の第１のクロック信号として供給する回路をさらに備えている請求項１０記載の半導体装置。
【請求項１２】
前記第１の分周回路が、前記第１の回路からの前記クロック信号を２分周し、前記外部クロック信号の２倍周期の２相の第１のクロック信号を生成し、
前記位相比較回路が、前記遅延同期回路から２倍周期の第３のクロック信号を入力し、前記第１の分周回路から前記第１相の第１のクロック信号との位相関係を判別し、
前記調整回路が、前記位相比較回路での比較結果が正相の場合、前記第１、第２相の第１のクロック信号を、第１、第２相の前記第１の調整クロック信号として出力し、
逆相の場合、前記第１、第２相のクロック信号を入れ替えて、第２、第１相の第１のクロック信号を、第１、第２相の前記第１の調整クロック信号として出力し、
前記第２の分周回路が、前記遅延同期回路から出力される前記遅延同期クロック信号を２分周し、前記遅延同期クロック信号の２倍周期の２相の第２のクロック信号を生成し、
前記制御回路が、
前記調整回路から出力される前記第１相の第１の調整クロック信号と、前記第２の分周回路から出力される第１相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第１の論理回路と、
前記調整回路から出力される前記第２相の第１の調整クロック信号と、前記第２の分周回路から出力される第２相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第２の論理回路と、
前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号を出力する第３の論理回路と、
を備え、
前記第１の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号を生成する、請求項８又は１１記載の半導体装置。
【請求項１３】
前記第１の分周回路から前記第１相の第１のクロック信号を受け、前記クロック切替回路に供給するクロック制御回路を備え、
前記クロック制御回路は、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号を受け、前記ロック状態であることを示す制御信号が活性状態から非活性状態となると、前記第２の分周回路に対して、所定の期間、リセット信号を供給し、
前記第２の分周回路は、前記リセット信号が解除されたのち、前記ｎ相の第２のクロック信号を出力し前記制御回路に供給する、請求項１２記載の半導体装置。
【請求項１４】
入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記第１のクロック信号に同期して出力する制御ロジック回路を備えた請求項５乃至１２のいずれか１項に記載の半導体装置。
【請求項１５】
入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記外部クロック信号に同期した装置内部のクロック信号に同期して、出力する制御ロジック回路を備えた請求項８乃至１３のいずれか１項に記載の半導体装置。
【請求項１６】
外部クロック信号から内部クロック信号を生成する第１のクロック発生回路と、
前記内部クロック信号を２分周し、前記内部クロック信号の２倍周期であり、互いに位相が１周期相当離間している２相の第１のクロック信号を生成する第１の分周回路と、
前記外部クロック信号を入力信号として受け、前記入力信号を可変遅延素子で遅延させて遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、
前記遅延同期回路でロックした時の前記第３のクロック信号と、前記２相の第１のクロック信号の位相関係を判別し、前記第３のクロック信号に関して前記２相の第１のクロック信号の第１相のクロックパルスが第２相のクロックパルスよりも位相が先んじている状態の正相、あるいは、前記第３のクロック信号に関して前記第１相のクロックパルスが前記第２相のクロックパルスよりも位相が遅れた状態の逆相のいずれの位相関係であるかを判断し、
正相の場合、前記第１、第２相の第１のクロック信号を第１、第２相の第１の調整クロック信号として出力し、
逆相の場合、前記第２、第１相の第１のクロック信号を、第１、第２相の第１の調整クロック信号として出力する調整回路と、
前記遅延同期回路からの前記遅延同期クロック信号を２分周し、前記遅延同期クロック信号の２倍周期であり、互いに位相が１周期相当離間している２相の第２のクロック信号を生成する第２の分周回路と、
入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、前記第１のクロック信号に同期してデータ出力を指示する内部コマンド信号を、前記第１のクロック信号に同期して出力する制御ロジック回路と、
前記調整回路から出力される前記第１相の第１の調整クロック信号と、前記第２の分周回路から出力される第１相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第１の論理回路と、前記調整回路から出力される前記第２相の第１の調整クロック信号と、前記第２の分周回路から出力される第２相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第２の論理回路と、前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号を出力する第３の論理回路と、を含み、前記第１の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号を生成する制御回路と、
を備えた、半導体装置。
【請求項１７】
外部クロック信号を入力する第１の回路と、
前記第１の回路からのクロック信号を２分周し、前記外部クロック信号の２倍周期であり、互いに位相が１周期相当離間している２相の第１のクロック信号を生成する第１の分周回路と、
前記第１の回路からの前記クロック信号と第１相の第１のクロック信号を切り替えるクロック切替回路と、
前記第１の回路からの前記クロック信号を入力信号として受け、前記入力信号を可変遅延素子で遅延させて遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、
前記遅延同期回路からロック時に出力される、２倍周期の前記第３のクロック信号と、前記第１の分周回路から出力される前記第１相の第１のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、
前記位相比較回路からの位相比較結果が正相の場合、前記第１、第２相の第１のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第１、第２相の第１の調整クロック信号として出力し、
前記逆相の場合、前記第１、第２相の第１のクロック信号を入れ替え、前記第２、第１相の第１のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第１、第２相の第１の調整クロック信号として出力する調整回路と、
前記遅延同期回路からの遅延同期クロック信号を２分周し、前記遅延同期クロック信号の２倍周期であり、互いに位相が１周期相当離間している２相の第２のクロック信号を生成する第２の分周回路と、
入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記外部クロック信号に同期した装置内部のクロック信号に同期して、出力する制御ロジック回路と、
前記調整回路から出力される前記第１相の第１の調整クロック信号と、前記第２の分周回路から出力される第１相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第１の論理回路と、前記調整回路から出力される前記第２相の第１の調整クロック信号と、前記第２の分周回路から出力される第２相の第２のクロック信号と、前記内部コマンド信号との論理演算を行う第２の論理回路と、前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号を出力する第３の論理回路と、を含み、前記第１の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号を生成する制御回路と、
を備え、
前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記第１相の第１のクロック信号を、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第１相の第１のクロック信号に対応した前記２倍周期の第３のクロック信号が出力され、前記２倍周期の第３のクロック信号は前記位相比較回路に入力されて前記第１相の第１のクロック信号と位相比較され、
前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第１の回路からの前記クロック信号を前記遅延同期回路に入力する、半導体装置。
【請求項１８】
前記第１の分周回路から前記第１相の第１のクロック信号を受け、前記クロック切替回路に供給するクロック制御回路を備え、
前記クロック制御回路は、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号を受け、
前記ロック状態であることを示す制御信号が活性状態から非活性状態となると、前記第２の分周回路に対して、所定の期間、リセット信号を供給し、
前記第２の分周回路は、前記リセット信号が解除されたのち、前記２相の第２のクロック信号を出力し前記制御回路に供給する、請求項１７記載の半導体装置。
【請求項１９】
前記第１の分周回路からの前記ｎ相の第１のクロック信号を受け、前記２相の第１のクロック信号のクロックパルスのタイミングを調整し、前記調整回路に対して、前記２相の第１のクロック信号として供給する回路をさらに備えている請求項１７又は１８記載の半導体装置。
【請求項２０】
前記遅延同期回路が、データ端子からデータを駆動出力する出力回路のレプリカ回路を備え、
前記遅延同期回路から出力される前記遅延同期クロック信号は、前記レプリカ回路に入力され、前記レプリカ回路から前記第３のクロック信号が出力される請求項５乃至１９のいずれか１項に半導体装置。
【請求項２１】
複数のセルをアレイ状に備えたメモリセルアレイをさらに備え、
前記データがメモリセルアレイからの読み出しデータであり、
前記制御回路が、読み出し時のレーテンシを制御する、請求項２乃至２０のいずれか１項に半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、装置外部へのデータを出力するタイミング制御に好適な構成の装置に関する。
【背景技術】
【０００２】
同期式半導体装置の一つである同期式半導体メモリでは、コマンド、データ等の外部から供給される信号は、例えば外部から同期式半導体メモリに供給されるシステムクロック等の外部クロック信号に同期して同期式半導体メモリに取り込まれ、同期式半導体メモリからの読み出しデータ等外部へ出力する信号は、外部クロック信号に同期して出力される。同期式半導体メモリは入力された外部クロック信号に基づき内部クロック信号を生成する内部クロック発生回路を備え、同期式半導体メモリの内部回路のうちクロックで駆動される回路は、内部クロック発生回路で生成された内部クロック信号に同期して動作する。内部クロック信号は半導体装置内部の配線遅延の影響等により、外部クロック信号とタイミングにずれが生じる。このため、同期式半導体メモリでは、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ：遅延同期ループ）回路等の同期回路を用いて内部クロック信号を外部クロック信号に同期させ、内部クロック信号に同期したデータを、外部クロック信号に同期して出力するようにしている。
【０００３】
特許文献１には、読出し情報信号発生回路、遅延回路及びレーテンシ制御信号発生回路を備える。遅延回路は、同期式半導体メモリ装置の外部から印加されるシステムクロック（ＣＬＫ）に対して所定の位相差だけ遅れる第１クロック（ＰＣＬＫ）に応答し、読出し情報信号発生回路から出力される読出し情報信号（ＣＯＳＲ）を前記第１クロック（ＰＣＬＫ）の１サイクルだけ遅延させ、レーテンシ制御信号発生回路は、前記システムクロック（ＣＬＫ）に対して所定の位相差だけ先んじる第２クロック（出力制御クロックＣＬＫＤＱ）に応答し、前記遅延された読出し情報信号（ＣＯＳＲＤ）を前記第２クロック（ＣＬＫＤＱ）の第１論理状態区間中（例えばＨｉｇｈ状態区間中）にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレーテンシ制御信号を生じるようにした同期式半導体メモリ装置が開示されている。特許文献１の図５には、内部クロック信号に同期してメモリ素子から読み出された出力データを、外部クロック信号に同期するデータにタイミング調整する際の動作マージン（システムクロックの周波数マージン、サンプリングマージン）を確保するために、遅延された読出し情報信号（ＣＯＳＲＤ）をＣ２サイクル中にサンプリングする方式が開示されている。特許文献１に記載の回路、方法では、システムクロックの周波数がさらに高くなると、十分な動作マージンを確保することが出来なくなるという問題があった。
【０００４】
図１２は、同期式半導体装置の一つである同期式半導体メモリの全体構成の一例を模式的に示す図である。図１２を参照すると、メモリセルアレイ７０はワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣを複数アレイ状に備える。特に制限されないが、以下では、メモリセルＭＣは、ゲートにワード線が接続され、ビット線にソースとドレインの一方が接続され、ソースとドレインの他方が容量に接続され、該容量にデータを保持するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルとする。なお、同期式半導体メモリは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよいことは勿論である。
【０００５】
ロウ系制御回路４１は、アドレス端子に外部から入力されたアドレス信号のうちロウアドレスをラッチしロウデコーダ７１に供給し、ロウ系の制御信号を生成する。
【０００６】
カラム系制御回路５１は、前記アドレス信号のうちカラムアドレスをラッチしカラムデコーダ７３に供給し、カラム系の制御信号を生成する。
【０００７】
ロウデコーダ７１は、ロウアドレス信号をデコードしてワード線を選択し、不図示のワードドライバにて選択ワード線を駆動する。
【０００８】
ＤＲＡＭメモリセルの場合、センスアンプ（ＳＡ）７２（複数個）は、選択ワード線に接続されたメモリセルＭＣに接続するビット線ＢＬに読み出されたデータをそれぞれ増幅し、また、メモリセルＭＣへの書き込み、さらにリフレッシュ時のメモリセルＭＣのリストアを行う。
【０００９】
カラムデコーダ７３は、入力された前記アドレス信号のカラムアドレスをデコードし、選択されたカラムのセンスアンプ７２を不図示の入出力線（例えばローカル入出力線）に接続する。なお、図１２に示す例では、入出力線（ＩＯ線）の構成として、複数のセンスアンプに対して共通に設けられカラムデコーダ７３によってオン状態とされたカラムのカラムスイッチ（不図示）を介して選択されたセンスアンプ７２に接続するローカル入出力線（ＬＩＯ）と、複数のローカルＩＯ線に対して共通に設けられ、選択された１つのＬＩＯ線にスイッチを介して接続するメイン入出力線（ＭＩＯ）を備えた階層型入出力線構成とされる。
【００１０】
データアンプ７４は、メイン入出力線（ＭＩＯ）とリードライトバスＲＷＢＳ１間に接続され、選択されたビット線ＢＬに接続するセンスアンプ７２からローカル入出力線を介してメイン入出力線（ＭＩＯ）に転送された読み出しデータを増幅してリードライトバスＲＷＢＳ１を駆動するリードアンプ（不図示）と、リードライトバスＲＷＢＳ１に転送された書き込みデータを受けて増幅しメイン入出力線（ＭＩＯ）を駆動するライトアンプ（不図示）を備えている。
【００１１】
データ入出力部８５は、読み出しデータ（ビットデータ）でデータ入出力端子ＤＱ０〜ＤＱｎをそれぞれ駆動する（ｎ＋１）個の出力バッファ（不図示）を備え、さらに、出力バッファからＤＱ端子に出力するビットデータをタイミング調整しタイミング精度を高めるためにリタイミング用のレジスタ（不図示）を備える。リタイミング用のレジスタは、後述されるＤＬＬ１００Ａの出力クロック信号ＬＣＬＫ１でクロッキングされる。また、データ入出力端子ＤＱ０〜ＤＱｎに入力されたビットデータ（書き込みデータ）をそれぞれ受ける（ｎ＋１）個のレシーバ回路（不図示）を備えている。なお、レシーバ回路でデータ受信時、出力バッファ回路は出力ディスエーブル状態（出力＝ハイインピーダンス状態）とされる。
【００１２】
メモリセルアレイ７０から複数（例えば４本）のＭＩＯ線にパラレルに読み出され複数（例えば４個）のデータアンプ７４で増幅され、リードライトバスＲＷＢＳ１にパラレルに出力されたパラレルビットデータ（例えば４ビットパラレルデータ）は、ＦＩＦＯ制御部８４に一旦入力され、所定のレーテンシに対応して、データ入出力部８５を介してＤＱ端子に出力される。なお、同期式ＤＲＡＭ（ＳＤＡＲＭ）等では、上記所定のレーテンシは、ＲＥＡＤコマンド投入からＤＱ端子より最初のビットデータが出力されるまでのクロックサイクル数であるＣＡＳレーテンシに対応する。
【００１３】
コマンドデコーダ３１は、コマンド信号と、アドレス信号の一部を入力し、デコード結果を制御ロジック回路３２に供給する。特に制限されないが、コマンド信号として、／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル）の信号の値の組み合せとアドレス信号の予め定められたビットフィールドがコマンドの引数（パラメータ）として入力される。
【００１４】
制御ロジック回路３２は、コマンドデコーダ３１でのデコード結果を受け、入力コマンドに応じて、リード、ライト制御、あるいはリフレッシュ等に関連する各種制御信号を生成し、カラム系制御回路５１、センスアンプ（ＳＡ）７２、データアンプ７４等を制御する。
【００１５】
モードレジスタ６１には、コマンド信号として入力されるモードレジスタセットコマンド等により、同期式半導体メモリの動作モードを指定するパラメータ等（例えばバースト長）が設定される。
【００１６】
クロック生成回路２１は、外部から入力される相補のクロック信号ＣＫ、／ＣＫを差動で入力し、またクロックイネーブル信号ＣＫＥを入力し、装置内部に供給される内部クロック信号（内部基準クロック信号）ＩＣＬＫを生成しシングルエンド出力する。フリップフロップ等順序回路を含む内部回路の動作は内部クロック信号ＩＣＬＫに同期して行われる。なお、クロック生成回路２１は、ＣＫＥがＬｏｗのとき、次のクロックＣＫの立ち上がりエッジ（／ＣＫの立下りエッジ）の動作は無視され、内部動作は行われない。ＣＫＥがＨｉｇｈのとき、クロック生成回路２１はＣＫ、／ＣＫに同期した内部クロック信号ＩＣＬＫを出力する。
【００１７】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ：遅延同期ループ）１００Ａは、外部クロック信号ＣＫ、／ＣＫから所定の遅延時間遅延したクロック信号ＬＣＬＫ１を出力する。
【００１８】
ＤＬＬ１００Ａは、外部クロック信号ＣＫ、／ＣＫを差動で受け、シングルエンド出力するレシーバ回路（不図示）からなる初段回路１０１と、初段回路１０１からの出力クロック信号を受けて遅延させて出力し、その遅延時間が可変に設定自在とされる遅延素子１０２と、遅延素子１０２からの出力クロック信号ＬＣＬＫ１を受け、データ入出力部８５内の不図示の出力バッファと等価なバッファ（「ダミーバッファ」ともいう）からなり当該出力バッファの伝播遅延時間相当の遅延量、ＬＣＬＫ１を遅延させて出力するＤＱレプリカ１０５Ａと、ＤＱレプリカ１０５Ａの出力信号と、外部クロック信号ＣＫ、／ＣＫの位相差を検知する位相検知回路（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）１０４と、位相検知回路１０４での位相検知結果（例えば位相の進み／遅れに対応したアップ／ダウン信号）を受けてカウント値をアップ又はダウンさせ、積分器として機能する遅延制御カウンタ１０３Ａを備え、遅延制御カウンタ１０３Ａのカウント値に基づき、遅延素子１０２の遅延時間が決定される。なお、遅延素子１０２を、例えば、制御電圧で遅延が可変されるＶＣＤＬ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｄｅｌａｙ  Ｌｉｎｅ）から構成した場合、遅延制御カウンタ１０３Ａのカウント値（デジタル値）を不図示のＤＡ変換器でアナログ電圧に変換し遅延素子１０２のＶＣＤＬに印加される。
【００１９】
ＬＣＬＫ１をＤＱレプリカ１０５Ａでの遅延時間分遅らせた信号の例えば立ち上がりが外部クロック信号ＣＫの立ち上がりの位相と一致したとき、ロック状態となる。このとき、位相検知回路１０４から出力される位相比較結果は、位相と遅れ又は進みを出力し、遅延制御カウンタ１０３Ａのカウント値は、１つカウントアップ、１つカウントダウンを繰り返し、平均化した値に対応する遅延が遅延素子１０２に設定されることになる。ＤＬＬ１００Ａのロック時、外部クロック信号ＣＫ、／ＣＫとＤＱレプリカ１０５Ａの出力の位相が一致すると、ＤＬＬ１００Ａの出力クロック信号ＬＣＬＫ１の立ち上がりのタイミングは、例えば外部クロック信号ＣＫの立ち上がりのタイミングよりもＤＱレプリカ１０５Ａの遅延時間相当分、時間的に先んじることになる。
【００２０】
調整ディレイ回路９１は、ＤＱレプリカ１０５Ａの遅延に対応させて、ＤＬＬ１００Ａの出力ＬＣＫＬ１の遅延を調整した信号ＬＣＬＫ２を、出力レーテンシ制御回路８０に出力する。
【００２１】
ＲＣＭＤは、コマンドデコーダ３１において入力コマンドをデコードした結果、リードコマンドである場合に、コマンドデコーダ３１でのデコード結果を受け、制御ロジック回路３２から、内部クロック信号ＩＣＬＫに同期して出力される制御信号である内部リードコマンド信号である。
【００２２】
出力レーテンシ制御回路８０は、内部リードコマンド信号ＲＣＭＤと、ＤＬＬの出力信号ＬＣＬＫ１を調整ディレイ回路９１で遅延調整した信号ＬＣＬＫ２を入力する出力制御回路８１Ａと、出力制御回路８１Ａから出力される制御信号ＯＥ０を受け、レーテンシ制御を行うレーテンシ制御部８２を備えている。
【００２３】
出力制御回路８１Ａは、ＬＣＬＫ２とＲＣＭＤを論理演算する論理演算回路を含む。特に制限されるものでないが、出力制御回路８１Ａは、例えば、ＬＣＬＫ２とＲＣＭＤの論理積演算：
ＯＥ０＝ＡＮＤ（ＬＣＬＫ２、ＲＣＭＤ）
を行うＡＮＤ回路を含む。
【００２４】
レーテンシ制御部８２は、出力制御回路８１Ａからの信号ＯＥ０の活性化（Ｈｉｇｈ）を受け、内部クロック信号ＩＣＬＫの立ち上がりから出力イネーブル・ライズ信号（ＯＥＲ）をバースト長ＢＬに対応したクロックサイクル（例えばＢＬ＝８の場合、４クロックサイクル相等）活性化させ、内部クロック信号ＩＣＬＫの立ち下がりから出力イネーブル・フォール信号（ＯＥＦ）をバースト長ＢＬに対応したクロックサイクル（例えばＢＬ＝８の場合、４クロックサイクル相等）活性化する。
【００２５】
ＦＩＦＯ制御部８４は、リード系のバッファ回路であり、先入れ先出し方式のメモリＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）とその書き込み、読み出しを制御する制御部（不図示）と、ＦＩＦＯから出力されるパラレルビットをシリアルビットに変換するパラレルシリアル変換回路（不図示）を備えている。ＦＩＦＯ制御部８４は、リードライトバスＲＷＢＳ１に読み出されたパラレルビットデータ（例えば４ビット・パラレルデータ）を生成した書き込みクロック信号（例えば、後述するＦＩＦＯ＿ＩＮＰＵＴ：ＩＣＬＫに同期）にてＦＩＦＯメモリ（不図示）に並列に書き込み、ＦＩＦＯメモリに書き込まれたパラレルデータを、生成した読み出しクロック（例えば、後述するＦＩＦＯ＿ＯＵＴＰＵＴ：ＩＣＬＫに同期）にて並列に読み出し、パラレルシリアル変換回路（不図示）でシリアルビット信号に変換してデータ入出力部８５に、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）でシリアル転送する（転送クロックとして例えばＩＣＬＫが用いられる）。
【００２６】
データ入出力部８５では、ＦＩＦＯ制御部８４からシリアルに転送されたビットデータをＤＬＬ１００Ａの出力クロック信号ＬＣＬＫ１を用いてレジスタ（不図示）に取り込んでタイミング調整し、出力バッファ（不図示）に供給し、出力バッファ（不図示）はＤＱ端子（配線）を駆動する。例えばＦＩＦＯ制御部８４からそのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）出力であるＤＡＴＡ０に出力される８ビット・バーストデータＤ０〜Ｄ７は、データ端子ＤＱ０に出力が接続された出力バッファ（不図示）に、クロック信号ＬＣＬＫ１の立ち上がりと立ち下りに対応してダブルデータレートで供給され、出力バッファ（不図示）からＤＱ０端子に順次出力される。
【００２７】
ＤＬＬ１００Ａから出力されるクロック信号ＬＣＬＫ１の立ち上がりエッジは、外部クロック信号ＣＫの立ち上がりエッジよりもＤＱレプリカ１０５Ａの伝播遅延時間（出力バッファの伝播遅延時間）分時間的に先んじており、クロック信号ＬＣＬＫ１の立ち上がりエッジに同期して出力バッファ（不図示）に供給される偶データ（Ｄ０、Ｄ２、Ｄ４、Ｄ６）のＤＱ０端子への出力タイミングは外部クロック信号ＣＫの立ち上がりのタイミングと一致することになる。またデューティ５０％の場合、クロック信号ＬＣＬＫ１の立ち下りエッジに同期して出力バッファ（不図示）に供給される奇データ（Ｄ１、Ｄ３、Ｄ５、Ｄ７）のＤＱ０端子への出力タイミングは外部クロック信号ＣＫの立ち上がりのタイミングと一致することになる。なお、図１２では、説明の簡単のため、ＤＬＬ１００Ａを１つ備え、ＣＫの立ち上がりとＤＱレプリカの出力の立ち上がりのエッジを位相比較する例を示したが、ＤＬＬを２つ備え、ＣＫの立ち上がりエッジと、ＣＫの立ち下りエッジをそれぞれ個別に遅延同期させた信号を生成し、これらを合成出力する構成としてもよい
【００２８】
内部クロック信号ＩＣＬＫから、クロック信号ＬＣＬＫ２へのクロックの乗せ替えは、実質的に出力制御回路８１Ａで行っている。
【００２９】
内部リードコマンドＲＣＭＤは、制御ロジック回路３２から、内部クロック信号ＩＣＬＫに同期して出力制御回路８１Ａに出力され、出力制御回路８１ＡにてＬＣＬＫ２に同期化させ出力制御信号ＯＥ０を生成している。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００２−２３０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
以下に、図１２の関連技術の本願発明者による分析を与える。
【００３２】
ＤＬＬ１００Ａからの出力信号ＬＣＬＫ１を調整ディレイ回路９１で遅延させたＬＣＬＫ２と内部クロック信号ＩＣＬＫとは、それぞれのクロック・タイミングにずれが生じる場合がある。この原因は、ＤＱ端子の信号振幅に対応した電源電圧で駆動されるＤＱレプリカ１０５Ａをループ内に有するＤＬＬ１００の出力ＬＣＬＫ１を遅延させたＬＣＬＫ２と、クロック発生回路２１からの内部クロック信号ＩＣＬＫ間とで、電源電圧特性、温度特性等に関して、プロセス依存性が異なることによる。
【００３３】
また、出力制御回路８１Ａにおける出力制御、すなわち、ＯＥ０の出力制御は、基本的に１クロック周期ｔＣＫで行われている。すなわち、制御ロジック回路３２からは内部リードコマンド信号ＲＣＭＤは、内部クロック信号ＩＣＬＫに同期して出力され、アサートされる期間は１クロック周期１ｔＣＫ未満とされる。ＳＤＲＡＭ  ＤＤＲ３ではｔＣＫ＝１ｎｓ程度となり、タイミングマージンが厳しくなり、タイミング不良が起き易い。
【００３４】
例えば電源電圧が低下した場合、ＤＱレプリカ１０５Ａの遅延時間が増大し、ＤＬＬ１００Ａの出力信号ＬＣＬＫ１の有効エッジ（立ち上がりエッジ）と外部クロック信号ＣＫの有効エッジ（立ち上がりエッジ）の時間差は拡がる。すなわち、ＬＣＬＫ１の立ち上がりはＣＫの立ち上がりよりも時間的にさらに先んじる。一方、電源電圧が低下すると、クロック発生回路２１から出力される内部クロック信号ＩＣＬＫの遅延は増大する。ＩＣＬＫの遅れにより、内部リードコマンドＲＣＭＤがアサートするタイミングが遅れる。
【００３５】
この結果、出力制御回路８１Ａ（ＡＮＤ回路）において、ＤＬＬ１００Ａの出力信号ＬＣＬＫ１を調整ディレイ回路９１で遅延させた信号ＬＣＬＫ２のＬｏｗからＨｉｇｈへの立ち上がりのタイミングは、時間的に早まり、内部リードコマンド信号ＲＣＭＤのＬｏｗからＨｉｇｈへの立ち上がりのタイミングが遅れ、ＬＣＬＫ２のＨｉｇｈ期間と、ＲＣＭＤのＨｉｇｈ期間が互いに時間的に重なる幅が狭まるか（あるいは、極端に狭まるか）、あるいは、時間的に全く重ならないといった事態が生じる。この結果、出力制御回路８１ＡからＯＥ０が正しく出力されず誤動作を起こす。例えばパルス幅が細りひげ状となり、後段回路でセットアップ／ホールドタイム・エラーとなるか、あるいは、ＯＥ０パルスが出力されず誤動作を招くことになる。
【００３６】
さらに、１クロック周期ｔＣＫが短くなると、内部リードコマンド信号ＲＣＭＤのＨｉｇｈパルスの後縁側で、次のサイクルのＬＣＬＫ２のＨｉｇｈパルスの前縁がタイミング上で重なるといった事態も発生する。この場合、本来出力されるべきでないタイミングで出力制御回路８１ＡからＯＥ０が誤出力されることになる。
【００３７】
上記の通り、図１２の構成の場合、タイミングマージンが厳しく、出力制御回路からの出力制御信号ＯＥ０が本来のタイミングで出力されず誤動作を起こす場合がある。
【課題を解決するための手段】
【００３８】
本発明は、上記課題の少なくとも１つの解決を図るために概略以下の構成とされる（ただし、以下に制限されるものでないことは勿論である）。本発明によれば、外部クロック信号を装置内部に取り込んだ内部クロック信号と、前記外部クロック信号に遅延同期させた遅延同期クロック信号とに基づき、データの出力を制御する制御信号を生成する回路を備え、前記回路が、前記内部クロック信号を分周した複数の第１のクロック信号と、前記遅延同期クロック信号を分周した複数の第２のクロック信号とに基づき、前記制御信号を生成する。
【００３９】
本発明の側面の１つによれば、前記外部クロック信号を受け取り、前記内部クロック信号を生成する第１のクロック発生回路と、
前記内部クロック信号を分周し、互いに位相が１周期相当離間している前記複数の第１のクロック信号を生成する第１の分周回路と、
前記外部クロック信号を受け取り、前記外部クロック信号を可変遅延素子で遅延させて前記遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記外部クロック信号の位相が一致するように前記可変遅延素子の遅延時間を調整する遅延同期回路と、
前記複数の第１のクロック信号と前記第３のクロック信号とを受け取り、前記複数の第１のクロック信号の各々と前記第３のクロック信号との位相関係を判別し、前記判別の結果に応じて、前記複数の第１のクロック信号の順序の入れ替えを行い、複数の第１の調整クロック信号を出力する調整回路と、
前記遅延同期クロック信号を分周し、前記複数の第２のクロック信号を生成する第２の分周回路と、
前記複数の第４のクロック信号のうちの１つと、前記複数の第２のクロック信号のうちの前記複数の第１の調整クロック信号の１つに対応する１つと、データ出力を指示する内部コマンド信号と、の論理演算に基づき、第１の出力制御信号を生成し、前記第１の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、
を備えた半導体装置が提供される。
【００４０】
本発明の別の側面によれば、前記外部クロック信号を受ける第１の回路と、
前記第１の回路から出力されるクロック信号を分周し、互いに位相が前記外部クロック信号の１周期相当離間している前記複数の第１のクロック信号を生成する第１の分周回路と、
前記第１の回路からの前記クロック信号と前記複数の第１のクロック信号の１つとを切り替えるクロック切替回路と、
前記クロック切替回路からのクロック信号を受け取り、前記クロック信号を可変遅延素子で遅延させた遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第３のクロック信号と前記クロック切替回路からのクロック信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、
前記遅延同期回路から出力される、前記外部クロック信号の所定倍周期の前記第３のクロック信号と、前記第１の分周回路から出力される前記第１相の第１のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、
前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第１のクロック信号の入れ替えを行い複数の第１の調整クロック信号として出力し、前記位相比較結果が正相である場合に前記複数の第１のクロック信号を複数の第１の調整クロック信号として出力する調整回路と、
前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、互いに位相が１周期相当離間している複数の第２のクロック信号を生成する第２の分周回路と、
前記複数の第１の調整クロック信号のうちの１つと、前記第２の分周回路からの前記複数の第２のクロック信号のうちの前記第１の調整クロック信号のうちの１つに対応する１つと、データ出力を指示する内部コマンド信号との論理演算に基づき、第１の出力制御信号を生成し、前記第１の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、
を備え、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記複数の第１のクロック信号の１つを、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第１のクロック信号の１つに対応した前記第３のクロック信号が出力され、
前記所定倍周期の前記第３のクロック信号は、前記位相比較回路に入力されて前記第１相の第１のクロック信号と位相比較され、
前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第１の回路からの前記クロック信号を前記遅延同期回路に入力する、請求項１記載の半導体装置が提供される。
【発明の効果】
【００４１】
本発明によれば、タイミングマージン等の動作マージンを確保して動作の安定化を図るとともに、高速動作に対応可能としている。本発明によれば、出力制御回路からの出力制御信号が本来のタイミングで出力されずに誤動作を起こすことを回避可能としている。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態の全体構成を示す図である。
【図２】本発明の第１の実施形態のＩＣＬＫ調整回路を説明するタイミング図である。
【図３】本発明の第１の実施形態のＩＣＬＫ調整回路の構成例を示す図である。
【図４】本発明の第１の実施形態のＬＣＬＫ分周回路の構成を示す図である。
【図５】本発明の第１の実施形態の出力制御回路の構成を示す図である。
【図６】本発明の第１の実施形態の動作（ＩＣＬＫ（１：０）：同相）を説明するタイミング図である。
【図７】本発明の第１の実施形態の動作（ＩＣＬＫ（１：０）：逆相）を説明するタイミング図である。
【図８】本発明の第２の実施形態のＤＬＬ周辺回路の構成を示す図である。
【図９】本発明の第２の実施形態のＩＣＬＫ調整回路の構成を示す図である。
【図１０】本発明の第２の実施形態の動作（ＩＣＬＫ（１：０）：同相）を説明するタイミング図である。
【図１１】本発明の第２の実施形態の動作（ＩＣＬＫ（１：０）：逆相）を説明するタイミング図である。
【図１２】関連技術の全体構成を示す図である。
【発明を実施するための形態】
【００４３】
以下では、開示されるいくつかの例示的な実施形態に即して説明する。本発明によれば、関連技術で問題となった、出力制御信号（ＯＥ０）の生成におけるタイミングマージンを拡大させるため、ＤＬＬの出力と内部クロック信号から出力制御信号を生成するにあたり、それぞれのクロック信号のｎ倍周期であり（例えばｎ＝２）、互いに位相が１周期相当離間しているｎ相クロック信号を生成し、ＤＬＬの出力の分周信号と、内部クロック信号の分周信号に基づき前記制御信号を生成することで、タイミングマージン等の動作マージンを確保して動作の安定化を図り、且つ、高速動作に対応可能としている。そして、内部クロック信号のｎ倍周期のｎ相クロック信号の第１乃至第ｎ相のクロックパルスがＤＬＬ（遅延同期回路）のロック時のタイミングに関して時間的に正順であるか、位相の比較を行い、正順でない場合、ｎ相クロック信号の入れ替えを行う。そして、内部クロック信号のｎ倍周期の前記ｎ相のクロック信号と、ＤＬＬ出力のｎ倍周期のｎ相のクロック信号の対応する相のクロック信号と、データ出力を指示する内部コマンド信号（ＲＣＭＤ）との論理演算に基づき、出力制御信号（ＯＥ０）を生成し、この出力制御信号から、複数のデータの出力を制御する複数の制御信号（ＯＥＲ、ＯＥＦ）を生成する。
【００４４】
好ましい形態の１つによれば，外部クロック信号（ＣＫ、／ＣＫ）から内部クロック信号（ＩＣＬＫ）を生成する第１のクロック発生回路（２１）と、
前記内部クロック信号（ＩＣＬＫ）を２分周し、前記内部クロック信号の２倍周期の２相の第１のクロック信号（ＩＣＬＫ（１：０））（第１相と第２相の位相は１８０度、時間で前記第１のクロック信号の１周期離間している）を生成する第１の分周回路（９２）と、
前記外部クロック信号（ＣＫ、／ＣＫ）を受けとり、可変遅延素子（１０２）で遅延させて遅延同期信号（ＬＣＬＫ１）を出力し、前記遅延同期信号（ＬＣＬＫ１）をＤＱレプリカ（１０５）で遅延させた第３のクロック信号と前記外部クロック信号（ＣＫ、／ＣＫ）の位相が一致するように前記可変遅延素子（１０２）の遅延時間を制御する遅延同期回路（１００）と、
前記遅延同期回路（１００）でロックした時の前記第３のクロック信号（ＬＣＬＫＤ）と、前記２相の第１のクロック信号（ＩＣＬＫ（１：０））の位相関係を判別し、前記第３のクロック信号（ＬＣＬＫＤ）に関して、前記２相の第１のクロック信号の第１相、第２相のクロックパルス（ＩＣＬＫ（０）、ＩＣＬＫ（１））の順序が相時間的に正順（正相）であるか否か判断し、正順（正相）でない場合（逆相の場合）に、前記第１相、第２相の第１のクロック信号（ＩＣＬＫ（０）、ＩＣＬＫ（１））を入れ替え、前記第２相、第１相の第１のクロック信号（ＩＣＬＫ（１）、ＩＣＬＫ（０））を、調整済みの第１相、第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（１）、ＩＣＬＫＤ（０））として出力し、正順の場合、前記第１相、第２相の第１のクロック信号（ＩＣＬＫ（０）、ＩＣＬＫ（１））を、調整済みの第１相、第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（１）、ＩＣＬＫＤ（０））として出力する調整回路（９３）と、
前記遅延同期回路（１００）からの前記遅延同期信号（ＬＣＬＫ１）を２分周し、前記遅延同期信号の２倍周期の２相の第２のクロック信号（ＬＣＬＫ２（１：０））（第１相と第２相の位相は１８０度、時間で前記遅延同期信号の１周期離間している）を生成する第２の分周回路（９４）と、
前記調整回路（９３）から出力される調整済みの第１相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（０））と、前記第２の分周回路（９４）から出力される第１相の第２のクロック信号（ＬＣＬＫ２（０））と、前記内部コマンド信号（ＲＣＭＤ）との論理演算を行う第１の論理回路（ＡＮＤ１）と、前記調整回路（９３）から出力される調整済みの前記第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（１））と、前記第２の分周回路（９４）から出力される第２相の第２のクロック信号（ＬＣＬＫ２（１））と、前記内部コマンド信号（ＲＣＭＤ）との論理演算を行う第２の論理回路（ＡＮＤ２）と、前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号（ＯＥ０）を出力する第３の論理回路（ＯＲ）と、を備え、前記第１の出力制御信号（ＯＥ０）から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号（ＯＥＲ、ＯＥＦ）を生成する制御回路（８０）を備えている。上記は好ましい形態の１つであり、かかる構成に制限されるものでなく、２倍周期の２相のクロックをｎ倍周期ｎ相クロック（例えばｎ＝４等）としてもよいことは勿論である。
【００４５】
好ましい形態の１つによれば，外部クロック信号（ＣＫ、／ＣＫ）を受け取る第１の回路（１１０）と、前記第１の回路（１１０）からのクロック信号を２分周し前記外部クロック信号の２倍周期の２相の第１のクロック信号（ＣＫ（１：０））（第１相と第２相の位相は１８０度、時間で前記第１のクロック信号の１周期離間している）を生成する第１の分周回路（１１３）と、
前記第１の回路（１１０）から出力されるクロック信号と第１相の第１のクロック信号（ＣＫ（０））を切り替えるクロック切替回路（１１１）と、
前記クロック切替回路（１１１）から出力されるクロック信号を受け、クロック信信号を可変遅延素子で遅延させて遅延同期信号（ＬＣＬＫ１）を出力し、前記遅延同期信号をＤＱレプリカで遅延させた第３のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路（１００Ｂ）と、
前記遅延同期回路（１００Ｂ）からロック時に出力される、２倍周期の前記第３のクロック信号（ＬＣＬＫ＿ＤＩＶＩＤＥ）と、前記第１の分周回路（１１３）から出力される前記第１相の第１のクロック信号（ＣＫ（０））の位相を比較し、正相、逆相の判定を行う位相比較回路（１１４）と、
前記位相比較回路（１１４）からの位相比較結果にしたがって、正相の場合に、第１相、第２相の第１のクロック信号（ＩＣＬＫ（０）、ＩＣＬＫ（１））を、調整済みの第１相、第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（０）、ＩＣＬＫ（１））として出力し、逆相の場合に、第１相、第２相の第１のクロック信号（ＩＣＬＫ（０）、ＩＣＬＫ（１））の入れ替えを行って、第２相、第１相の第１のクロック信号（ＩＣＬＫ（１）、ＩＣＬＫ（０））を、第１相、第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（０）、ＩＣＬＫ（１））として出力する調整回路（１１６）と、
前記遅延同期回路（１００Ｂ）からの遅延同期信号（ＬＣＬＫ１）を分周し、前記遅延同期信号の２倍周期のｎ相の第２のクロック信号（ＬＣＬＫ２（１：０））（第１相と第２相の位相は１８０度、時間で前記遅延同期信号の１周期離間している）を生成する第２の分周回路（１１８）と、を備えている。
制御回路（８０）は、前記調整回路（１１６）から出力される調整済みの前記第１相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（０））と、前記第２の分周回路（１１８）から出力される第１相の第２のクロック信号（ＬＣＬＫ２（０））と、前記内部コマンド信号（ＲＣＭＤ）との論理演算を行う第１の論理回路（ＡＮＤ１）と、前記調整回路（１１６）から出力される調整済みの前記第２相の第１のクロック信号（第１の調整クロック信号）（ＩＣＬＫＤ（１））と、前記第２の分周回路（１１８）から出力される第２相の第２のクロック信号（ＬＣＬＫ２（１））と、前記内部コマンド信号（ＲＣＭＤ）との論理演算を行う第２の論理回路（ＡＮＤ２）と前記第１及び第２の論理回路の出力信号を合成し前記第１の出力制御信号（ＯＥ０）を出力する第３の論理回路（ＯＲ）を備え、前記第１の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第２、第３の出力制御信号（ＯＥＲ、ＯＥＦ）を生成する。前記遅延同期回路（１００Ｂ）から出力される、前記遅延同期回路がロック状態であることを示す制御信号（ＬＣＬＫＳ）により、前記クロック切替回路（１１１）は、前記第１相の第１のクロック信号（ＣＫ（０））を、前記遅延同期回路（１００Ｂ）に供給するように切替え、前記遅延同期回路（１００Ｂ）からは、前記第１相の第１のクロック信号（ＣＫ（０））に対応した２倍周期の第３のクロック信号（ＬＣＬＫ＿ＤＩＶＩＤＥ）が出力され、前記２倍周期の第３のクロック信号（ＬＣＬＫ＿ＤＩＶＩＤＥ）は前記位相比較回路（１１４）に入力されて前記第１相の第１のクロック信号（ＣＫ（０））と位相比較され、前記位相比較回路（１１４）での位相比較ののち、所定のタイミングで、前記クロック切替回路（１１１）は、前記第１の回路（１１０）からの前記第１のクロック信号を前記遅延同期回路（１００Ｂ）に入力する。
【００４６】
さらに、前記第１の分周回路（１１３）の出力を受け、前記クロック切替回路（１１１）に供給するクロック制御回路（１１２）を備え、前記遅延同期回路（１００Ｂ）からロック時に出力される制御信号（ＬＣＬＫＳ）を受け、前記制御信号（ＬＣＬＫＳ）が活性状態から非活性状態となると、前記クロック制御回路（１１２）は前記第２の分周回路（１１８）にリセット信号（ＲＳＴ＿ＤＩＶＩＤＥ）を供給し、前記第２の分周回路（１１８）は、予め定められた所定サイクルののち、２倍周期の２相の第２のクロック信号（ＬＣＬＫ２（１：０）））を出力する。上記は形態の１つであり、かかる構成に制限されるものでなく、２倍周期の２相のクロックをｎ倍周期ｎ相クロック（例えばｎ＝４等）としてもよいことは勿論である。
【００４７】
＜実施形態１＞
図１は、本発明の一実施形態の同期式半導体メモリの全体構成を示す図である。図１において、図１２の構成要素と同一又は同等のものには同一の参照番号が付されている。
【００４８】
図１を参照すると、ＤＬＬ１００に関連して、ＩＣＬＫを分周する分周回路（「ＩＣＬＫ分周回路」という）９２と、ＩＣＬＫ調整回路９３と、ＬＣＬＫ分周回路９４を備えている。出力レーテンシ制御回路８１は、ＩＣＬＫ調整回路９３の出力とＬＣＬＫ分周回路９４の出力と内部リードコマンド信号ＲＣＭＤとを入力し出力制御信号ＯＥ０をレーテンシ制御部８２に出力する出力制御回路８１を備えている。その他の構成は、実質的に図１２の構成と同一である。このため、以下では、図１２との相違点について説明し、同一部の説明は重複を回避するため適宜省略する。
【００４９】
図１を参照すると、本実施形態において、ＤＬＬ１００において、遅延制御カウンタ１０３は、位相検知回路１０４における相補の外部クロック信号ＣＫ、／ＣＫとＤＱレプリカ１０５の出力信号の比較結果（アップ／ダウン）を受け、カウント値をアップ又はダウンするカウンタを備えている。外部クロック信号ＣＫ、／ＣＫとＤＱレプリカ１０５の出力信号の位相（例えばＣＫの立ち上がりエッジとＤＱレプリカ１０５の出力信号の立ち上がりエッジの位相）が一致し、ロック状態となると、遅延制御カウンタ１０３は、ロック完了（ロック状態）を示す制御信号ＬＣＬＫＳを活性化して（例えばＨｉｇｈに設定）出力する。なお、ＤＬＬ１００がロックすると、位相検知回路１０４での比較結果に基づき、遅延制御カウンタ１０３では、アップ／ダウンを繰り返し平滑化（平均化）すると一定の値となる。遅延制御カウンタ１０３は、この状態を検出し、制御信号ＬＣＬＫＳを活性化させる。
【００５０】
ＤＱリプリカ１０５は、制御信号ＬＣＬＫＳを受け、ＬＣＬＫＳが非活性状態のとき（ＤＬＬ１００がアンロック状態）、ＤＱリプリカ１０５の出力を、位相検知回路１０４に供給し、ＬＣＬＫＳが活性状態のとき（ＤＬＬ１００がロック状態）、ＤＱリプリカ１０５の出力を、ＤＬＬ外部のＩＣＬＫ調整回路９３に、ＬＣＬＫＤとして供給する切替えを行う。
【００５１】
ＤＬＬ１００がアンロック状態のとき、ＤＬＬ１００は、位相検知回路１０４でＣＫとＤＱレプリカ１０５の出力信号の位相を比較し、位相が一致するように、遅延素子１０２の帰還制御が行われる。
【００５２】
ＤＬＬ１００がロック状態のとき、すなわち、ＬＣＬＫＳが活性状態のとき、ＤＱリプリカ１０５の出力は位相検知回路１０４には供給されないようにしてもよい。このとき、遅延制御カウンタ１０３のカウント値は、ロック完了時におけるカウント値に固定され、この結果、遅延素子１０２の遅延時間はロック完了時の遅延時間に固定される。
【００５３】
ＬＣＬＫＳが活性状態のとき、ＤＱリプリカ１０５の出力ＬＣＬＫＤはＤＬＬ外部のＩＣＬＫ調整回路９３に供給される。さらに、ＤＱレプリカ１０５は、ＬＣＬＫＳが活性状態となると、リスタート信号（リセット信号）ＲＳＴＢ（Ｌｏｗで活性状態、Ｈｉｇｈで非活性状態）をＩＣＬＫ調整回路９３に出力する。なお、回路面積等は増大するがＤＱレプリカを２個備え、第１のＤＱレプリカの出力は位相検知回路１０４に、第２のＤＱレプリカの出力は、ロック完了時、ＩＣＬＫ調整回路９３に供給する構成としてもよい。
【００５４】
本実施形態において、ＩＣＬＫ分周回路９２は、クロック発生回路２１で生成された内部クロック信号ＩＣＬＫを２分周し、ＩＣＬＫの２倍周期の２相のクロック信号ＩＣＬＫ（０）、ＩＣＬＫ（１）（立ち上がりがＩＣＬＫ（０）から１８０度遅れた信号）を生成する。２倍周期の２相クロック信号ＩＣＬＫ（１：０）はＩＣＬＫ調整回路９３に入力される。なお、本明細書及び図面では、ＩＣＬＫ（１）とＩＣＬＫ（０）の２ビットの信号をＩＣＬＫ（１：０）と表記する。
【００５５】
ＩＣＬＫ調整回路９３は、ＩＣＬＫ分周回路９２から出力される２相クロック信号ＩＣＬＫ（０）、ＩＣＬＫ（１）を受け、ＤＱレプリカ１０５からの出力信号ＬＣＬＫＤ（ＤＬＬ出力ＬＣＬＫ１よりＤＱレプリカ１０５の遅延時間分遅延される）を受ける。ＩＣＬＫ調整回路９３は、さらにＤＱレプリカ１０５からリスタート信号ＲＳＴＢを受け、ＲＳＴＢがＬｏｗのとき、初期化（リセット）される。
【００５６】
ＩＣＬＫ調整回路９３は、ＬＣＬＫＤに関して、ＩＣＬＫ（０）がＩＣＬＫ（１）に時間的に先んじているとき（正相（同相）のとき）、
ＩＣＬＫ（０）を調整済みの第１相のクロックＩＣＬＫＤ（０）、
ＩＣＬＫ（１）を調整済みの第２相のクロックＩＣＬＫＤ（１）
とし、
ＩＣＬＫ（１）がＩＣＬＫ（０）に時間的に先んじているとき（逆相のとき）、
ＩＣＬＫ（１）がＩＣＬＫ（０）を入れ替え、
ＩＣＬＫ（１）を、調整済みの第１相のクロックＩＣＬＫＤ（０）
ＩＣＬＫ（０）を、調整済みの第２相のクロックＩＣＬＫＤ（１）、
とする。
【００５７】
ＩＣＬＫ調整回路９３の出力信号ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）は、ＩＣＬＫ（０）、ＩＣＬＫ（１）、又は、ＩＣＬＫ（１）、ＩＣＬＫ（０）の立ち上がりエッジのタイミングで立ち上がり、Ｈｉｇｈパルス期間が、それぞれ、ＩＣＬＫ（０）、ＩＣＬＫ（１）のＨｉｇｈパルス幅よりも延長されている。
【００５８】
ＬＣＬＫＤの立ち上がりが、例えばＩＣＬＫ（０）の立ち上がりよりも時間的に遅れ、ＩＣＬＫ（１）の立ち上がりよりも時間的に先んじている場合に、ＩＣＬＫＤ（０）としてＩＣＬＫ（１）が設定され、ＩＣＬＫＤ（１）としてＩＣＬＫ（０）が設定される（入れ替えが行われる）。このため、ＬＣＬＫＤは、入れ替え後の第１相のＩＣＬＫＤ（０）の立ち上がりに対して時間的に先んじて立ち上がる。第２相のＩＣＬＫＤ（１）は、第１相のＩＣＬＫＤ（０）の立ち上がりから１クロック周期（ｔＣＫ）遅れて立ち上がる。
【００５９】
ＬＣＬＫＤの立ち上がりが、例えばＩＣＬＫ（０）の立ち上がりに対して時間的に先んじている場合、正相と判断され、ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）としてＩＣＬＫ（０）、ＩＣＬＫ（１）がそれぞれ設定される。ＬＣＬＫＤは、第１相のＩＣＬＫＤ（０）の立ち上がりに対して時間的に先んじて立ち上がる。第２相のＩＣＬＫＤ（１）は、第１相のＩＣＬＫＤ（０）の立ち上がりから１クロック周期（ｔＣＫ）遅れて立ち上がる。
【００６０】
図２は、図１のＩＣＬＫ調整回路９３に入力される信号の波形の一例を示す図である。図２には、ＬＣＬＫＤ、ＩＣＬＫを２分周した２倍周期の２相のクロックＩＣＬＫ（１：０）、リスタート（リセット信号）ＲＴＳＢ、ＩＣＬＫ調整回路９３から出力される信号ＩＣＬＫＤ（１：０）のタイミング波形の一例が示されている。図３（Ａ）、（Ｂ）は、図１のＩＣＬＫ調整回路９３の構成（位相比較回路と切替回路）を示す図である。
【００６１】
図２に示す例では、ＬＣＬＫＤの１番目、３番目のパルスは、ＩＣＬＫの２倍周期の第２相クロック信号ＩＣＬＫ（１）の１番目、３番目のパルスに対応し、ＬＣＬＫＤの２、４番目のパルスは、ＩＣＬＫの２倍周期の第１相クロック信号ＩＣＬＫ（０）の２、４番目のパルスに対応している。ＬＣＬＫＤの１番目のパルスの出力タイミングに着目して、ＩＣＬＫの２倍周期の第１相クロックＩＣＬＫ（０）は、第２相クロックＩＣＬＫ（１）よりも、位相が遅れている。そこで、ＩＣＬＫ調整回路９３は、ＩＣＬＫ（０）とＩＣＬＫ（１）を入れ替え、第２相のＩＣＬＫ（１）のパルス幅を延ばした信号を、第１相クロックＩＣＬＫＤ（０）として出力し、第１相のＩＣＬＫ（０）のパルス幅を延ばした信号を第２相クロックＩＣＬＫＤ（０）として出力している。これにより、ＬＣＬＫＤの奇数番目のパルスは、ＩＣＬＫＤ（０）のパルスに対応し、ＬＣＬＫＤの偶数番目のパルスは、ＩＣＬＫＤ（１）のパルスに対応する。
【００６２】
図１において、ＲＳＴＢは、ロック信号ＬＣＬＫＳを入力するＤＱレプリカ１０５からＩＣＬＫ調整回路９３に出力され、ＤＬＬがロック状態のとき活性状態（Ｌｏｗ）とされる。
【００６３】
図３（Ａ）の位相比較回路は、ＬＣＬＫＤとＩＣＬＫ（０）、ＩＣＬＫ（１）の位相を比較し、正相、逆相に応じて、図３（Ｂ）の回路のトランスファゲートのオン・オフを制御する信号ＳＥＴを生成する回路である。図３（Ｂ）は、入力ＩＣＬＫ（０）、ＩＣＬＫ（１）と、出力ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）間のストレート接続、交差接続を切替える回路であり、ＩＣＬＫＤ（１：０）に出力する信号のＨｉｇｈパルス期間をＩＣＬＫ（１：０）のパルス幅よりも延長している。
【００６４】
図３（Ａ）を参照すると、リセット信号ＲＳＴＢは、２つのＮＡＮＤ回路の出力と入力を襷掛け接続したＲＳフリップフロップＲＳ−ＦＦ１〜ＲＳ−ＦＦ３のリセット端子／Ｒに入力される。リセット端子／ＲがＬｏｗのとき、ＲＳ−ＦＦ１〜ＲＳ−ＦＦ３の出力はいずれも０（Ｌｏｗ）にリセットされる。またＲＳ−ＦＦ１〜ＲＳ−ＦＦ３のセット端子／ＳがＬｏｗとされると、出力は１（Ｈｉｇｈ）にセットされる。なお、ＲＳ−ＦＦのセット端子／Ｓ、リセット端子／ＲがともにＨｉｇｈのときは、ＲＳ−ＦＦの出力は値を保持し、ＲＳ−ＦＦのセット端子／Ｓ、リセット端子／ＲがともにＬｏｗのときはＲＳ−ＦＦの出力は不定となる。
【００６５】
ＲＳ−ＦＦ１のセット端子／Ｓには、ＬＣＬＫＤをインバータＩＮＶ０で反転した信号が入力され、リセット端子／Ｒには、リスタート信号（リセット信号）ＲＳＴＢが入力される。
【００６６】
ＲＳ−ＦＦ１は、ＲＳＴＢのＬｏｗでリセットされた後、ＲＳ−ＦＦ１のセット端子／ＳにＬｏｗ（したがって、ＬＣＬＫＤ：Ｈｉｇｈ）が入力されると、ＲＳ−ＦＦ１の出力は１（Ｈｉｇｈ）にセットされる。ＲＳ−ＦＦ１の出力は、遅延回路（Ｄｅｌａｙ）で遅延されてＤ−ＦＦ１、Ｄ−ＦＦ２のデータ端子に共通に入力される。
【００６７】
Ｄ型フリップフロップＤ−ＦＦ１、Ｄ−ＦＦ２のクロック端子にはＩＣＬＫを２分周した２相クロックＩＣＬＫ（０）、ＩＣＬＫ（１）がそれぞれ入力される。Ｄ−ＦＦ１、ＤＦＦ−２は、データ端子に入力されるＬＣＬＫＤをそれぞれＩＣＬＫ（０）、ＩＣＬＫ（１）の立ち上がりエッジでサンプルし、サンプル結果を出力端子Ｑに出力する。
【００６８】
Ｄ−ＦＦ１、ＤＦＦ−２はそれぞれ位相比較器として機能し、ＬＣＬＫＤの立ち上がりのタイミングがＩＣＬＫ（０）の立ち上がりのタイミングよりも先んじており、ＩＣＬＫ（０）の立ち上がり時点でＤ−ＦＦ１のデータ端子がＨｉｇｈであれば、Ｄ−ＦＦ１の出力Ｑは１（Ｈｉｇｈ）、逆にＬＣＬＫＤの位相が遅れており、ＩＣＬＫ（０）の立ち上がり時点でＤ−ＦＦ１のデータ端子がＬｏｗであれば、Ｄ−ＦＦ１の出力Ｑは０（Ｌｏｗ）を出力する。一方、ＬＣＬＫＤの位相がＩＣＬＫ（１）より進んでおり、Ｄ−ＦＦ２において、ＩＣＬＫ（１）の立ち上がり時点でＤ−ＦＦ２のデータ端子がＨｉｇｈであれば、Ｄ−ＦＦ２の出力Ｑは１（Ｈｉｇｈ）、逆にＬＣＬＫＤの位相が遅れており、ＩＣＬＫ（１）の立ち上がり時点でＤ−ＦＦ２のデータ端子がＬｏｗであれば、Ｄ−ＦＦ２の出力Ｑは０（Ｌｏｗ）を出力する。
【００６９】
Ｄ型フリップフロップＤ−ＦＦ１の出力Ｑは、ＮＡＮＤ１の第１入力端子に入力され、ＮＡＮＤ１の出力はＲＳ−ＦＦ２のセット端子／Ｓに入力される。
【００７０】
Ｄ型フリップフロップＤ−ＦＦ２の出力ＱはＮＡＮＤ２の第１入力端子に入力され、ＮＡＮＤ２の出力はＲＳ−ＦＦ３のセット端子／Ｓに入力される。
【００７１】
ＲＳ−ＦＦ２の出力は、インバータＩＮＶ２で反転されＮＡＮＤ２の第２入力端子に入力される。
【００７２】
ＲＳ−ＦＦ３の出力は、インバータＩＮＶ１で反転されＮＡＮＤ１の第２入力端子に入力される。
【００７３】
ＲＳ−ＦＦ２の出力と、ＲＳ−ＦＦ２の出力をインバータＩＮＶ３で反転した信号は、信号ＳＥＴ、／ＳＥＴとして出力される。
【００７４】
ＲＳ−ＦＦ２において、リセット信号ＲＳＴＢのＬｏｗでリセットされたのち、ＲＳ−ＦＦ２のセット端子／ＳにＬｏｗが入力されると（すなわちＮＡＮＤ１の出力がＬｏｗとなると）、ＲＳ−ＦＦ２の出力ＳＥＴは、１（Ｈｉｇｈ）にセットされ、／ＳＥＴはＬｏｗとされる。
【００７５】
すなわち、Ｄ−ＦＦ１の出力ＱがＨｉｇｈであり、Ｄ−ＦＦ２の出力Ｑが例えばＬｏｗであるとき、ＮＡＮＤ２の出力はＨｉｇｈであることから、ＲＳ−ＦＦ３の出力はリセット状態のＬｏｗのままあり、ＲＳ−ＦＦ３の出力をインバータＩＮＶ１で反転した信号はＨｉｇｈであり、ＮＡＮＤ１の第１、第２の入力端子はともにＨｉｇｈとなり、この結果、ＮＡＮＤ１の出力（ＲＳ−ＦＦ２のセット端子／Ｓ）はＬｏｗとなる。ＲＳ−ＦＦ２のセット端子／ＳがＬｏｗとなると、ＲＳ−ＦＦ２の出力は１（Ｈｉｇｈ）にセットされ、インバータＩＮＶ３による反転信号はＬｏｗとなる。すなわち、ＬＣＬＫＤの立ち上がりのタイミングがＩＣＬＫ（０）よりも先んじている（位相が進んでいる）ときは、ＳＥＴ＝Ｈｉｇｈ、／ＳＥＴ＝Ｌｏｗとなる。
【００７６】
一方、ＲＳＴＢが一旦Ｌｏｗとされたのち、Ｄ−ＦＦ２の出力ＱがＨｉｇｈのとき、ＮＡＮＤ２の出力はＬｏｗとなり、ＲＳ−ＦＦ３の出力は１（Ｈｉｇｈ）にセットされ、インバータＩＮＶ１の出力はＬｏｗ、ＮＡＮＤ１の出力はＨｉｇｈとされ、ＲＳ−ＦＦ２の出力はリセット状態のＬｏｗのままである。したがって、ＳＥＴ＝Ｌｏｗ、／ＳＥＴ＝Ｈｉｇｈとされる。
【００７７】
Ｄ−ＦＦ２の出力ＱがＬｏｗである場合、Ｄ−ＦＦ１の出力ＱがＨｉｇｈのときは、前述したように、ＲＳ−ＦＦ２はセットされ、ＳＥＴ、／ＳＥＴはＨｉｇｈ、Ｌｏｗとされる。一方、Ｄ−ＦＦ１の出力ＱがＬｏｗのときは、ＲＳ−ＦＦ２はリセット状態のままとされ、ＳＥＴ、／ＳＥＴはＨｉｇｈ、ＬＯｗとされる。
【００７８】
図３（Ｂ）を参照すると、切替回路は、ＳＥＴ、／ＳＥＴをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ１と、ＳＥＴ、／ＳＥＴをゲートにそれぞれ入力するＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ２を備え、ＳＥＴ、／ＳＥＴをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ３と、ＳＥＴ、／ＳＥＴをゲートにそれぞれ入力するＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ４を備えている。ＩＣＬＫ（０）、ＩＣＬＫ（１）は、それぞれ、ＣＭＯＳトランファゲートＴＧ１、ＴＧ２に入力され、ＴＧ１、ＴＧ２の出力は共通接続されたのち２分岐され、１方は遅延回路（Ｄｅｌａｙ１）で遅延したのち、２入力論理和回路ＯＲ−０の第１入力端子に入力され、他方はそのままＯＲ−０の第２入力端子に入力される。ＩＣＬＫ（１）、ＩＣＬＫ（０）は、ＴＧ３、ＴＧ４に入力され、ＴＧ３、ＴＧ４の出力は共通接続され、２分岐し、１方は遅延回路Ｄｅｌａｙ２で遅延したのち、ＯＲ−１の第１入力端子に入力され、他方はそのままＯＲ−１の第２入力端子に入力される。なお、遅延回路Ｄｅｌａｙ１、２、ＯＲ−０、１の遅延特性は同一とされる。
【００７９】
ＳＥＴ＝Ｈｉｇｈ、／ＳＥＴ＝Ｌｏｗのときは、ＣＭＯＳトランファゲートＴＧ１とＴＧ３が導通し、ＩＣＬＫＤ（０）には、ＩＣＬＫ（０）がそのパルス幅を遅延回路Ｄｅｌａｙ１の遅延時間分延ばして出力され、ＩＣＬＫＤ（１）には、ＩＣＬＫ（１）がそのパルス幅を遅延回路Ｄｅｌａｙ２の遅延時間分延ばして出力される。
【００８０】
ＳＥＴ＝Ｌｏｗ、／ＳＥＴ＝Ｈｉｇｈのときは、ＣＭＯＳトランファゲートＴＧ２、ＴＧ４が導通し、ＩＣＬＫＤ（０）には、ＩＣＬＫ（１）がそのパルス幅を遅延回路Ｄｅｌａｙ１の遅延時間分延ばして出力され、ＩＣＬＫＤ（１）には、ＩＣＬＫ（０）がそのパルス幅を遅延回路Ｄｅｌａｙ２の遅延時間分延ばして出力される。
【００８１】
図４は、図１のＬＣＬＫ分周回路９４の構成例を示す図である。図４を参照すると、ＬＣＬＫ分周回路９４は、ＬＣＬＫ１を２分周し２相クロックＬＣＬＫ２（１：０）を生成するリセット付きＤ−ＦＦ１、Ｄ−ＦＦ２を備えている。Ｄ−ＦＦ１、Ｄ−ＦＦ２には、ＤＬＬでロック検出時に出力されるリセット信号ＲＳＴ（Ｈｉｇｈでアクティブ）がリセット端子Ｒに入力され、ＬＣＬＫ１がクロック端子に入力される。
【００８２】
Ｄ−ＦＦ１の反転出力端子ＱＢは、データ端子Ｄに帰還入力される。ＲＳＴ信号のＨｉｇｈを受けて、Ｄ−ＦＦ１、Ｄ−ＦＦ２はリセットされ、出力端子ＱはＬｏｗ、ＱＢはＨｉｇｈとされ、Ｄ−ＦＦ１のデータ端子にはＨｉｇｈが印加される。この状態で、ＤＬＬ出力信号ＬＣＬＫ１のＨｉｇｈパルスの立ち上がりエッジで、Ｄ−ＦＦ１はデータ端子ＤにＨｉｇｈレベルをサンプルし出力端子ＱにＨｉｇｈ、ＱＢにＬｏｗを出力する。Ｄ−ＦＦ１の出力Ｑと、該出力Ｑを遅延回路（Ｄｅｌａｙ）で遅延させた信号のＯＲ１による論理和出力がＬＣＬＫ２（０）として出力される。
【００８３】
ＬＣＬＫ２（０）は、ＬＣＬＫ１の立ち上がりエッジに同期してＨｉｇｈに立ち上り、次のＬＣＬＫ１の立ち上がりのタイミングではＬｏｗに立ち下らず、遅延回路Ｄｅｌａｙ１の遅延時間分遅れてＬｏｗに立ち下る。
【００８４】
ＬＣＬＫ２（１）は、ＬＣＬＫ２（０）の立ち上がりエッジからＬＣＬＫ１の１サイクル遅れてＨｉｇｈに立ち上がり、ＬＣＬＫ１の１クロックサイクルに遅延回路Ｄｅｌａｙ２の遅延時間分のパルス幅のＨｉｇｈパルスとされる。ＬＣＬＫ２（０）、ＬＣＬＫ２（１）は、ＬＣＬＫ１の２分周した２相クロック信号とされる。
【００８５】
図１の出力制御回路８１は、制御ロジック回路３２から出力される内部リードコマンド信号ＲＣＭＤと、ＬＣＬＫ分周回路９４から出力されるＬＣＬＫ２（１：０）、ＩＣＬＫ調整回路９３から出力されるＩＣＬＫＤ（１：０）を入力し、ＯＥ０を出力する。
【００８６】
図５は、本実施形態の出力制御回路８１の構成を示す図である。図５に示すように、ＲＣＭＤと、ＩＣＬＫＤ（０）、ＬＣＬＫ２（０）の論理積を出力する３入力論理積回路ＡＮＤ１と、ＲＣＭＤと、ＩＣＬＫＤ（１）、ＬＣＬＫ２（１）の論理積を出力する３入力論理積回路ＡＮＤ２と、ＡＮＤ１とＡＮＤ２の論理和をＯＥ０として出力する２入力論理和回路ＯＲを備える。
【００８７】
図１のレーテンシ制御回路８２は、図１２で説明したとおり、出力制御回路８１からのＯＥ０のＨｉｇｈパルスを受け、バースト長ＢＬに対応したパルス幅のワンショットパルスＯＥＲと、ＯＥＦを出力する。
【００８８】
図６は、リードコマンド（ＲＥＡＤ）の入力（カラムアドレス指定）からＤＱ端子に最初の読み出しデータが出力されるまでに要するクロックサイクル数（ＣＡＳレーテンシー）が７の場合の図１のタイミング動作例を示す図である。
【００８９】
図６には、外部クロック信号の正転信号ＣＫ、ＩＣＬＫ分周回路９２の出力ＩＣＬＫ（０）とＩＣＬＫ（１）、ＤＬＬ１００の出力信号ＬＣＬＫ１、内部リードコマンド信号ＲＣＭＤ、ＤＱレプリカ１０５からＩＣＬＫ調整回路９３に出力される信号ＬＣＬＫＤ、ＬＣＬＫ分周回路９４の出力ＬＣＬＫ２（０）とＬＣＬＫ２（１）、ＩＣＬＫ調整回路９３の出力ＩＣＬＫＤ（０）とＩＣＬＫＤ（１）、リードライトバスＲＷＢＳ１の４ビット幅（ＲＷＢＳ（３：０））、ＦＩＦＯ制御回路８４におけるＦＩＦＯ書き込みイネーブル信号ＦＩＦＯ＿ＩＮＰＵＴ＜０＞、ＦＩＦＯ＿ＩＮＰＵＴ＜１＞、出力制御回路８１の出力ＯＥ０、ＦＩＦＯ制御回路８４におけるＦＩＦＯ出力（出力イネーブル信号ＦＩＦＯ＿ＯＵＴＰＵＴ＜０＞、ＦＩＦＯ＿ＯＵＴＰＵＴ＜１＞、レーテンシ制御部８２の出力信号ＯＥＲ、ＯＥＦ、１ビットＤＱ端子からのシリアルビットデータＤ０〜Ｄ７が示されている。
【００９０】
図６の横右方向は時間の推移を示し、Ｔ０、Ｔ１、Ｔ２、・・・は、外部クロック信号ＣＫのクロックサイクルを表している。なお、各信号のＨｉｇｈパルス内に丸で囲んだ番号は、当該パルスが、ＣＫのＨｉｇｈパルスの番号に対応していることを表している。
【００９１】
サイクルＴ０のＣＫのパルス（丸２）は、Ｔ１のＩＣＬＫ（０）、Ｔ０のＬＣＬＫ１、Ｔ１のＬＣＬＫＤ、Ｔ１、Ｔ２に跨るＬＣＬＫ２（０）、ＩＣＬＫＤ（０）に対応し、１番目に対応する。
【００９２】
サイクルＴ１のＣＫのパルス（丸２）は、Ｔ２のＩＣＬＫ（１）、Ｔ１のＬＣＬＫ１、Ｔ２のＲＣＭＤ、Ｔ２のＬＣＬＫＤ、Ｔ２、Ｔ３に跨るＬＣＬＫ２（１）、ＩＣＬＫＤ（１）に対応し、それぞれのパルスには番号２が付されている。
【００９３】
ＦＩＦＯ＿ＩＮＰＵＴ＜０＞はＲＥＡＤコマンド入力時のＴ１とＴ２の２サイクル対応し、ＦＩＦＯ＿ＩＮＰＵＴ＜１＞はＴ４、Ｔ５に対応している。ＦＩＦＯ＿ＯＵＴＰＵＴ＜０＞はＴ２、Ｔ３に対応し、ＦＩＦＯ＿ＯＵＴＰＵＴ＜１＞はＴ４、Ｔ５に対応する。ＯＥＲ、ＯＲＦは、バースト長に対応するサイクル分に対応しＴ２−Ｔ５の４サイクルに対応する。
【００９４】
ＤＬＬ１００では、位相検知回路１０４においてＣＫとＤＱレプリカ１０５の出力の立ち上がりエッジが一致するようにするように遅延素子１０２の遅延制御が行われ、ＬＣＬＫ１は、ＣＫの立ち上がりエッジに対してほぼＤＱレプリカの遅延時間分時間的に先んじて出力される。
【００９５】
サイクルＴ１でＲＥＡＤコマンドが入力されると、コマンドデコーダ３１でデコードされ、制御ロジック回路３２から内部クロック信号ＩＣＬＫ（２番目のＣＫに対応）に同期してリードコマンドＲＣＭＤが生成される。
【００９６】
本実施形態では、内部クロック信号ＩＣＬＫ、及び、ＤＬＬ１００の出力信号ＬＣＬＫの周期を分周することにより、出力制御回路８１において、論理積演算（ＡＮＤ）をとるタイミングマージンを拡げている。
【００９７】
図６の例では、１番目のＬＣＬＫＤのパルス（丸１）に関して、ＩＣＬＫ（０）の方がＩＣＬＫ（１）よりも位相が進んでいるため、ＩＣＬＫ調整回路９３では、ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）として、ＩＣＬＫ（０）、ＩＣＬＫ（１）のＨｉｇｈパルスのパルス幅を延ばした信号をそれぞれ出力する（図６の左側のＩＣＬＫ（０）、ＩＣＬＫ（１）からＩＣＬＫＤ（０）、ＩＣＬＫ（１）への太矢印参照）。図６に示す例では、サイクルＴ１のリードコマンド入力に対して１つ前のサイクルＴ０のＣＫのパルス（丸１）に対応してＬＣＬＫＤのパルス（丸１）が生成され、サイクルＴ１でＩＣＬＫ（０）のパルス（丸１）が出力されているが、リードコマンドが入力されるＴ１のサイクルで第１相クロックＩＣＬＫ（０）のパルスが出力されるか、あるいは第２相クロックＩＣＬＫ（１）のパルスが出力されるは不明であるため、ＩＣＬＫ調整回路９３で位相を比較し、次の図７のように、入れ替えが必要な場合、入れ替えを行う。
【００９８】
サイクルＴ１のＣＫ（丸２）に対応するＲＣＭＤのＨｉｇｈパルス（丸２）と、ＩＣＬＫＤ（１）及びＬＣＬＫ２（１）のＨｉｇｈパルス（丸２）とが時間的に重なる部分を有し、重なった時間幅をパルス幅とするＨｉｇｈパルスが、図５のＡＮＤ２、ＯＲ回路から出力され、出力制御回路８１より、丸２のＨｉｇｈパルスの重なりに対応したパルス幅のＨｉｇｈパルスのＯＥ０が出力される。
【００９９】
なお、サイクルＴ１のＣＫ（２番目）に対応するＲＣＭＤのＨｉｇｈパルスと、ＩＣＬＫＤ（０）及びＬＣＬＫ２（０）のＨｉｇｈパルスとは時間的に重ならない。このため、図５のＡＮＤ１の出力はＬｏｗとされる。
【０１００】
レーテンシ制御部８２はＯＥ０のＨｉｇｈパルスの立ち上がりエッジから、レーテンシ期間相等分経過してワンショットパルスＯＥＲ及びＯＥＦを生成する。すなわち、サイクルＴ３でのＯＥ０の立ち上がりエッジからＣＡＳレーテンシ７に対応させて所定遅延時間（図では、４クロックサイクル）遅延させ、サイクルＴ７のＬＣＬＫ１の立ち上がりに同期してＯＥＲをＨｉｇｈとし、ＬＣＬＫ１の立ち下りに同期してＯＥＦをＨｉｇｈとし、バース長ＢＬ８に対応する４クロックサイクル期間Ｈｉｇｈを保つ。データ入出力部８５の出力バッファからは、ＦＩＦＯ制御部８４よりＬＣＬＫ１の立ち上がりと立ち下りエッジに同期してデータバスＤａｔａ０−ｎ上の各ビットにシリアル転送される偶奇ビットデータ（Ｄ０−Ｄ７）を受けＤＱ端子から駆動出力する。ＯＥＲは、ＬＣＬＫ１の立ち上がりのタイミングで偶数番目のＤＱ出力（Ｄ０、Ｄ２、Ｄ４、Ｄ６）に対応し、ＯＥＦは、ＬＣＬＫ１の立ち下りのタイミングで奇数番目のＤＱ出力（Ｄ１、Ｄ３、Ｄ５、Ｄ７）に対応する。
【０１０１】
図７は、リードコマンド入力（カラムアドレス指定）からＤＱ端子に読み出しデータが出力されるまでに要するクロックサイクル数（ＣＡＳレーテンシー）が７の場合の図１のタイミング動作の別の例を示す図である。波形表示される信号、表記方法は図６と同一であるため、その説明は省略し、以下では、図６との相違点について説明する。ＩＣＬＫの２倍周期２相クロックのうち、サイクルＴ０のＣＫ（１番目）には、リードコマンドＲＣＭＤが入力されるサイクルＴ１のＩＣＬＫ（１）が対応し、サイクルＴ１のＣＫ（２番目）には、サイクルＴ２のＩＣＬＫ（０）が対応している。
【０１０２】
リードコマンドＲＣＭＤが入力されるサイクルＴ１に関して、２倍周期の第１相ＩＣＬＫ（０）は第２相クロックＩＣＬＫ（１）よりも１８０度位相（＝１クロックサイクルｔＣＫ）が遅れている（逆相である）。ＬＣＬＫＤの１番目のパルスに関して、ＩＣＬＫ（１）の方がＩＣＬＫ（０）よりも位相が進んでいる。ＩＣＬＫ調整回路９３では、ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）として、ＩＣＬＫ（１）、ＩＣＬＫ（０）のＨｉｇｈパルス）のパルス幅をそれぞれ延ばした信号をそれぞれ出力する（図７の左側のＩＣＬＫ（０）、ＩＣＬＫ（１）からＩＣＬＫＤ（０）、ＩＣＬＫ（１）への太矢印参照）。
【０１０３】
サイクルＴ１のＣＫ（丸２）に対応するＲＣＭＤのＨｉｇｈパルス（丸２）と、ＩＣＬＫＤ（１）のＨｉｇｈパルス（丸２）及びＬＣＬＫ２（１）のＨｉｇｈパルス（丸２）とが時間的に重なる部分を有し、この重なった時間のＨｉｇｈパルスが、図５のＡＮＤ２、ＯＲ回路から出力され、出力制御回路８１より、丸２のＨｉｇｈパルスの重なりに対応したパルス幅のＨｉｇｈパルスのＯＥ０が出力される。
【０１０４】
一方、サイクルＴ１のＣＫ（丸１）に対応するＲＣＭＤのＨｉｇｈパルス（丸１）と、ＩＣＬＫＤ（０）のＨｉｇｈパルス（丸１）及びＬＣＬＫ２（０）のＨｉｇｈパルス（丸１）とは時間的に重ならない。このため、図５のＡＮＤ１の出力はＬｏｗとされる。
【０１０５】
＜実施形態２＞
次に、本発明の第２の実施形態を説明する。図８は、本発明の第２の実施形態の構成を説明する図である。外部クロック信号ＣＫ、／ＣＫを差動で受け、装置内部にシングルエンドで出力する初段回路１１０と、
初段回路１１０から出力されるクロック信号を受け２分周し、周期＝２ｔＣＫの２相のクロックＣＫ（０）、ＣＫ（１）を生成するＣＫ分周回路１１３と、
ＣＫ分周回路１１３の２相のクロックＣＫ（０）、ＣＫ（１）を受け、周期＝２ｔＣＫの２相の内部クロック信号ＩＣＬＫ（０）、ＩＣＬＫ（１）を生成する内部ＣＬＫ生成回路１１５と、
ＣＫ分周回路１１３の出力ＣＫ（０）を受け、ＤＬＬ１００Ｂから出力されるロック完了信号ＬＣＬＫＳを受けるＣＫ制御回路１１２と、
初段回路１１０の出力とＣＫ制御回路１１２の出力を受け、ＤＬＬ１００Ｂから出力されるロック完了信号ＬＣＬＫＳを切替制御信号として受け、ＬＣＬＫＳがＨｉｇｈとなると（ＤＬＬ１００Ｂでロックが完了すると）、ＤＬＬ１００ＢにＣＫ制御回路１１２からの２分周クロックＣＫ（０）を供給するＣＫ切替回路１１１と、
ＤＬＬ１００Ｂと、
ＤＬＬ１００Ｂから出力される２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥとＣＫ分周回路１１３から出力される２倍周期の第１相クロックＣＫ（０）の位相を比較するＤＬＬ・ＣＫ分周信号位相比較回路１１４と、
ＤＬＬ・ＣＫ分周信号位相比較回路１１４の位相比較結果ＳＰを受け、正相の場合（ＳＰ＝Ｌｏｗ）、内部ＣＬＫ回路１１５の出力ＩＣＬＫ（０）、ＩＣＬＫ（１）のＨｉｇｈパルスのパルス幅を延ばした信号をそれぞれＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）として出力し、逆相の場合（ＳＰ＝Ｈｉｇｈ）、ＩＣＬＫ（１）、ＩＣＬＫ（０）のＨｉｇｈパルスのパルス幅を延ばした信号をそれぞれＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）として出力するＩＣＬＫ調整回路１１６と、
ＣＫ制御回路１１２から出力される制御信号ＲＳＴ＿ＤＩＶＩＤＥを受け、ＲＳＴ＿ＤＩＶＩＤＥの活性化時に、ＤＬＬ１００Ｂからの出力クロックＬＣＬＫ１を２分周した２相クロックＬＣＬＫ２（０）、ＬＣＬＫ２（１）を出力するＬＣＬＫ分周回路１１８と、を備えている。
【０１０６】
特に制限されるものではないが、内部ＣＬＫ生成回路１１５は、ＣＫ分周回路１１３の出力である２相のクロックＣＫ（０）、ＣＫ（１）の例えば立ち上がりエッジに応答して、予め定められたパルス幅のワンショットパルスを生成し、タイミング波形を整えた信号を内部クロック信号ＩＣＬＫ（０）、ＩＣＬＫ（１）として出力する。これにより、後段回路のタイミング精度を向上させている。なお、ＣＫ分周回路１１３の出力である２相のクロックＣＫ（０）、ＣＫ（１）を、ＩＣＬＫ調整回路１１６に入力してもよい。
【０１０７】
ＬＣＬＫ分周回路１１８から出力される２倍周期の２相クロック信号ＬＣＬＫ２（０）、ＬＣＬＫ２（１）と、ＩＣＬＫ調整回路１１６から出力される２倍周期の２相クロック信号ＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）は、図１の、内部リードコマンド信号ＲＣＭＤとともに出力制御回路８１に入力され、出力制御回路８１では、図５の構成により、
OE0=OR(AND(RCMD, ICLKD(0), LCLK2(0)), AND(RCMD, ICLKD(1), LCLK2(1))
の演算が行われる。レーテンシ制御部８２、ＦＩＦＯ制御部８４、データ入出力部８５は図１と同一とされる。
【０１０８】
ＤＬＬ１００Ｂは、図１と同様に、初段回路、遅延素子、ＤＱレプリカ、位相検知回路、遅延制御カウンタを備えている（いずれも不図示）。ＤＬＬ１００Ｂの初段回路は差動入力ではなくシングルエンド入力のバッファ回路で構成される。あるいは、ＤＬＬ１００Ｂにおいて、初段回路は省略してもよい。ＤＬＬ１００Ｂ内の遅延素子（図１の１０２）の出力はＤＬＬ１００Ｂ内のＤＱレプリカ（図１の１０５）に入力され、ＤＬＬ１００Ｂ内の位相検知回路（図１の１０４）で入力クロックと位相比較が行われる。図１のＤＬＬ１００と同様、ＤＬＬ１００Ｂは、ＤＬＬ１００Ｂの出力信号ＬＣＬＫ１をＤＱレプリカで遅延させた信号の有効エッジ（立ち上がりエッジ）と、入力される外部クロック信号（図８ではシングルエンド信号）の有効エッジ（立ち上がりエッジ）の位相（タイミング）が一致するように、遅延制御カウンタ（図１の１０３）を介して遅延素子（１０２）の遅延を制御し、またＤＱレプリカの出力信号（図１のＬＣＬＫＤに対応）を２分周した信号をＬＣＬＫ＿ＤＩＶＩＤＥとしてＤＬＬ・ＣＫ分周信号位相比較回路１１４に出力する。ＤＬＬ１００Ｂから出力される２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥの立ち上がりエッジはＤＬＬ１００Ｂのロックシーケンス時等において外部クロック信号ＣＫの立ち上がりエッジに同期する（後に参照される図１０、図１１参照）。
【０１０９】
また、ＤＬＬ１００Ｂは、ＣＬＫ切替回路１１１から出力される初段回路１１０の出力クロックを入力し、ＤＬＬ１００Ｂ内の遅延制御カウンタ（図１の１０３）でロック完了を検出すると、図１のＤＬＬ１００と同様、制御信号ＬＣＬＫＳをＬｏｗからＨｉｇｈとする。ＤＬＬ１００Ｂは、ロック完了後、ＣＬＫ切替回路１１１で切替えられたＣＫの２倍周期の２相クロックＣＫ（１：０）の第１相クロックＣＫ（０）を入力し、２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥを出力する。
【０１１０】
ＣＫ制御回路１１２は、ＤＬＬ１００ＢからのＬＣＬＫＳのＨｉｇｈを受け、ＣＫ分周回路１１３の出力をＣＬＫ切替回路１１１に入力する。ＣＫ制御回路１１２は、ＬＣＬＫＳがＨｉｇｈがＬｏｗとなると、リセット信号ＲＳＴ＿ＤＩＶＩＤＥを活性化（Ｈｉｇｈレベルとする）させて、ＬＣＬＫ分周回路１１８に出力する。
【０１１１】
ＬＣＬＫ分周回路１１８は、ＣＫ制御回路１１２から出力されるＨｉｇｈレベルのＲＳＴ＿ＤＩＶＩＤＥを受け、リセットし、ＲＳＴ＿ＤＩＶＩＤＥがＬｏｗとなると、ＬＣＬＫ１の２倍周期の２相クロックＬＣＬＫ２（０）、ＬＣＬＫ２（１）を出力する。
【０１１２】
本実施形態においては、ＤＬＬ１００Ｂにおいて、外部クロック信号ＣＫを用いてロック完了後、ＣＫ切替回路１１１にて、２倍周期の第１相クロックＣＫ（０）をＤＬＬ１００Ｂに供給し、ＣＫＤＬＬ・ＣＫ分周信号位相比較回路１１４において、ＤＬＬ１００Ｂからの２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥと２倍周期の第１相クロックＣＫ（０）の位相を比較する。位相比較終了後、ＣＫ切替回路１１１をもとの外部クロック信号ＣＫに切替え、ＤＬＬ１００Ｂの出力クロックＬＣＬＫ１を、ＬＣＬＫ分周回路１１８で２分周して作成した２倍周期の２相クロックＬＣＬＫ２（０）、ＬＣＬＫ２（１）を出力する。また位相比較終了後、正相の場合は、ＩＣＬＫ調整回路１１６において、ＩＣＬＫ（０）、ＩＣＬＫ（１）をＩＣＬＫＤ（０）、ＩＣＬＫＤ（１）とし、逆相の場合、ＩＣＬＫ調整回路１１６において、ＩＣＬＫ（０）、ＩＣＬＫ（１）をＩＣＬＫＤ（１）、ＩＣＬＫＤ（０）の入れ替えを行う。
【０１１３】
図９は、図８のＩＣＬＫ調整回路１１６の構成を示す図である。図９の構成は、図３（Ｂ）の構成と基本的に同一であり、図３（Ｂ）のＳＥＴ、／ＳＥＴの代わりに、ＤＬＬ・ＣＫ分周信号位相比較回路１１４から出力される位相比較結果の相補信号ＳＰ、／ＳＰを用いている。図９を参照すると、
／ＳＰ、ＳＰをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ１と、
ＳＰ、／ＳＰをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ２と、
／ＳＰ、ＳＰをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ３と、
ＳＰ、／ＳＰをゲートにそれぞれ入力するＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるＣＭＯＳトランファゲートＴＧ４を備えている。
【０１１４】
ＩＣＬＫ（０）、ＩＣＬＫ（１）は、それぞれ、ＣＭＯＳトランファゲートＴＧ１、ＴＧ２に入力され、ＴＧ１、ＴＧ２の出力は共通接続されたのち２分岐され、１方は遅延回路（Ｄｅｌａｙ１）で遅延したのち、２入力論理和回路ＯＲ−０の第１入力端子に入力され、他方はそのままＯＲ−０の第２入力端子に入力される。
【０１１５】
ＩＣＬＫ（１）、ＩＣＬＫ（０）は、ＴＧ３、ＴＧ４に入力され、ＴＧ３、ＴＧ４の出力は共通接続され、２分岐し、１方は遅延回路Ｄｅｌａｙ２で遅延したのち、ＯＲ−１の第１入力端子に入力され、他方はそのままＯＲ−１の第２入力端子に入力される。なお、遅延回路Ｄｅｌａｙ１、２、ＯＲ−０、１の遅延特性は同一とされる。
【０１１６】
／ＳＰ＝Ｈｉｇｈ、ＳＰ＝Ｌｏｗのときは、ＣＭＯＳトランファゲートＴＧ１とＴＧ３が導通し（ＣＭＯＳトランファゲートＴＧ２とＴＧ４は非導通）、ＩＣＬＫＤ（０）には、ＩＣＬＫ（０）がそのパルス幅を遅延回路Ｄｅｌａｙ１の遅延時間分延ばして出力され、ＩＣＬＫＤ（１）には、ＩＣＬＫ（１）がそのパルス幅を遅延回路Ｄｅｌａｙ２の遅延時間分延ばして出力される。
【０１１７】
／ＳＰ＝Ｌｏｗ、ＳＰ＝Ｈｉｇｈのときは、ＣＭＯＳトランファゲートＴＧ２、ＴＧ４が導通し（ＣＭＯＳトランファゲートＴＧ１とＴＧ３は非導通）、ＩＣＬＫＤ（０）には、ＩＣＬＫ（１）がそのパルス幅を遅延回路Ｄｅｌａｙ１の遅延時間分延ばして出力され、ＩＣＬＫＤ（１）には、ＩＣＬＫ（０）がそのパルスを遅延回路Ｄｅｌａｙ２の遅延時間分延ばして出力される。
【０１１８】
図１０、図１１は、第２の実施形態の動作例を説明するための図である。図８乃至図１１を参照して、ＤＬＬからの出力クロック信号と、内部クロック信号の位相の合せ方を説明する。図１０は、ＬＣＬＫ＿ＤＩＶＩＤＥとＣＫ（０）が逆相（１８０度）の場合（位相比較結果ＳＰ＝Ｈｉｇｈ）、図１１は、図１１は、ＬＣＬＫ＿ＤＩＶＩＤＥとＣＫ（０）が正相（０度）の場合（位相比較結果ＳＰ＝Ｌｏｗ）である。
【０１１９】
（Ａ）ＤＬＬ１００Ｂの「ロック完了」のタイミング（縦線）の左側の時間では、通常通りＤＬＬ１００Ｂのロックシーケンスがスタートし、ＤＬＬ１００Ｂの位相検知回路において入力クロックとＤＱレプリカの出力信号の立ち上がりのタイミングが合うように遅延素子の遅延時間の制御（ロックシーケンス）が行われる。
【０１２０】
（Ｂ）ＤＬＬ１００Ｂではロックが完了しＬＣＬＫＳがＨｉｇｈとされる。ＣＫ切替回路１１１はＬＣＬＫＳのＨｉｇｈに応答して、ＣＫ制御部１１２から出力されるクロック信号ＣＫ（０）（ＣＫの２倍周期の２相クロックの第１相信号）を受け、ＣＫ（０）に同期した２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥを出力する。図１０では、３、５、７番目のＣＫパルス（丸３、５、７に対応）したＣＫ（０）パルスの入力に対応してＤＬＬ１００Ｂは２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥ（丸３、５、７）を出力する。
（Ｃ）ＤＬＬ・ＣＫ分周信号位相比較回路１１４は、ＤＬＬ１００Ｂから出力される分周クロックＬＣＬＫ＿ＤＩＶＩＤＥと、ＣＫ分周回路１１３からの分周クロックＣＫ（０）の位相比較を行う（ＬＣＬＫＳ＝Ｈｉｇｈの期間）。
【０１２１】
図９に模式的に示す例では、ＤＬＬ・ＣＫ分周信号位相比較回路１１４において、２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥ（丸３）と時間的に重なる位置に２倍周期第１相クロックＣＫ（０）は存在しない。２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥ（丸３）と時間的に重なる位置に２倍周期第２相クロックＣＫ（１）のパルス（丸６）が存在する。したがって、ＬＣＬＫ＿ＤＩＶＩＤＥに関してＣＫ（０）はＣＫ（１）に対して位相が１８０度遅れているものと判断し、ＳＰ＝Ｈｉｇｈとする。
（Ｄ）位相検知後、ＣＫ制御回路１１２は、例えば、ＣＫの数クロック（ｎクロック）相当の期間、クロックパルス無しの信号（Ｌｏｗ固定信号）をＤＬＬ１００Ｂに送る。
（Ｅ）ＤＬＬ１００ＢではＬＣＬＫＳがＨｉｇｈからＬｏｗとなり、ＬＣＬＫＳのＬｏｗを受け、ＣＫ切替回路１１１は、初段回路１１０の出力に切替え、ＤＬＬ１００ＢにはＣＫが入力される（ＤＬＬ出力スタート）。
（Ｆ）また、ＣＫ制御回路１１２は、ＬＣＬＫＳのＨｉｇｈからＬｏｗを受け、ＲＳＴ＿ＤＩＶＩＤＥをｎクロック期間活性化させる（Ｈｉｇｈレベルとする）。ＬＣＬＫ分周回路１１８は、ＲＳＴ＿ＤＩＶＩＤＥのＨｉｇｈを受けてリセットされ（分周動作は行わない）、ＲＳＴ＿ＤＩＶＩＤＥがＬｏｗとなると、リセットが解除され、ＤＬＬクロックＬＣＬＫ１の２分周を開始する。ＣＫ制御回路１１２では、ＤＬＬ出力スタート後、２番目の２倍周期第１相クロックＣＫ（０）の立ち上がりに対応して、ＲＳＴ＿ＤＩＶＩＤＥをＨｉｇｈからＬｏｗとする。ＲＳＴ＿ＤＩＶＩＤＥのＬｏｗへの変化に対応してＬＣＬＫ分周回路１１８ではＤＬＬの出力ＬＣＬＫ１を２分周し２倍周期の２相クロックＬＣＬＫ（０）、ＬＣＬＫ（１）を生成する。
【０１２２】
図１０において、ＤＬＬ・ＣＫ分周信号位相比較回路１１４において、位相が逆相（１８０度）の場合は、ＳＰ＝Ｈｉｇｈを出力する。
【０１２３】
ＩＣＬＫ調整回路１１６は、ＳＰ＝Ｈｉｇｈのとき、ＩＣＬＫ（１）⇒ＩＣＬＫＤ（０）、ＩＣＬＫ（０）⇒ＩＣＬＫＤ（１）を出力する。
【０１２４】
図１１においても、図１０で説明したとおり、（Ａ）から（Ｆ）が行われる。（Ｂ）において、ＤＬＬ１００Ｂではロックが完了しＬＣＬＫＳがＨｉｇｈとされ、ＣＫ切替回路１１１はＬＣＬＫＳのＨｉｇｈに応答して、ＣＫ制御部１１２から出力されるクロック信号ＣＫ（０）（ＣＫの２倍周期の２相クロックの第１相信号）を受け、ＣＫ（０）に同期した２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥを出力する。
【０１２５】
図１１では、３、５、７番目のＣＫパルス（丸３、５、７に対応）したＣＫ（０）パルスの入力に対応してＤＬＬ１００Ｂは２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥ（丸３、５、７）を出力する。
（Ｃ）において、ＤＬＬ・ＣＫ分周信号位相比較回路１１４は、ＤＬＬ１００Ｂから出力される分周クロックＬＣＬＫ＿ＤＩＶＩＤＥと、ＣＫ分周回路１１３からの分周クロックＣＫ（０）の位相比較を行う（ＬＣＬＫＳ＝Ｈｉｇｈの期間）。図１１に模式的に示す例では、ＤＬＬ・ＣＫ分周信号位相比較回路１１４において、２分周クロックＬＣＬＫ＿ＤＩＶＩＤＥ（丸３、５、７）と時間的に重なる位置に２倍周期第１相クロックＣＫ（０）のパルス（丸５、７、９）が存在している。したがって、ＤＬＬ・ＣＫ分周信号位相比較回路１１４では、ＬＣＬＫ＿ＤＩＶＩＤＥに関してＣＫ（０）はＣＫ（１）と正相と判断し、ＳＰ＝Ｌｏｗとする。
【０１２６】
ＩＣＬＫ調整回路１１６は、ＳＰ＝Ｌｏｗとき、ＩＣＬＫ（０）⇒ＩＣＬＫＤ（０）、ＩＣＬＫ（１）⇒ＩＣＬＫＤ（１）を出力する（ロック完了時点からＤＬＬ出力スタート間と同様、ＩＣＬＫの入れ替えは行われない）。
【０１２７】
本実施形態においても、内部クロック信号の２倍周期（２ｔＣＫ）の２相クロックＩＣＬＫ（１：０）と、ＤＬＬ出力の２倍周期（２ｔＣＫの２相クロックＬＣＬＫ２（１：０）と内部リードコマンドＲＣＭＤを用いて出力制御信号を生成しているため、タイミングマージンを拡大しつつ、タイミング精度はｔＣＫとし、動作の安定性、高速化を実現可能としている。さらに、ＩＣＬＫ（０）とＩＣＬＫ（１）のうちどちらをタイミング的に先行するデータ（例えば偶データＤ０、Ｄ１、Ｄ２・・・）用のクロックとするかの位相比較を、ＣＫの２分周信号とＤＬＬの出力を２分周した信号とを用いて行うため、比較動作にタイミングマージンが確保される。
【０１２８】
なお、前記第１の実施形態では、内部クロック信号ＣＬＫから２倍周期の２相クロックを生成し、ＤＬＬクロック信号ＬＣＬＫ１から２倍周期の２相クロックを生成する例に即して説明したが、内部クロック信号ＣＬＫからｍ倍周期の（ｍ＋１）相クロックＩＣＬＫ（ｍ：０）（ｍは例えば２以上の整数）を生成し、ＤＬＬクロック信号ＬＣＬＫ１から（ｍ＋１）倍周期の（ｍ＋１）相クロックＬＣＬＫｍ＋１（ｍ：０）を生成する構成とし、出力制御回路８１において、（ｍ＋１）個のＡＮＤ回路を備え、ｋ番目（ｋ：０〜ｍ）のＡＮＤ回路はＲＣＭＤ、ＩＣＬＫ（ｋ）、ＬＣＬＫｍ（ｋ）を入力し、（ｍ＋１）個のＡＮＤ回路のＯＲ演算結果をＯＥ０として出力する構成としてもよい。
【０１２９】
また、出力制御回路８１において、ＯＥ０をＣＡＳレーテンシ長に対応するクロックサイクル分、活性状態を保持する構成としてもよい。
【０１３０】
前記第２の実施形態についても同様のことが言える。またＤＬＬ・ＣＫ分周信号位相比較回路１１４において、ＤＬＬの（ｍ＋１）分周クロックとＣＫの（ｍ＋１）倍周期の（ｍ＋１）相クロックＣＫ（ｍ：０）の第１相クロック（ＣＫ（０））との位相を比較するようにしてもよい。
【０１３１】
なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３２】
２１  クロック発生回路
３１  コマンドデコーダ
３２  制御ロジック回路
４１  ロウ系制御回路
５１  カラム系制御回路
６１  モードレジスタ
７０  メモリセルアレイ
７１  ロウデコーダ
７２  センスアンプ
７３  カラムデコーダ
７４  データアンプ
８０  出力レーテンシ制御回路
８１、８１Ａ  出力制御回路
８２  レーテンシ制御部
８４  ＦＩＦＯ制御部
８５  データ入出力部
９１  調整ディレイ回路
９２  ＩＣＬＫ分周回路
９３  ＩＣＬＫ調整回路
９４  ＬＣＬＫ分周回路
１００、１００Ａ、１００Ｂ  ＤＬＬ
１０１  初段回路
１０２  遅延素子
１０５、１０５Ａ  ＤＱレプリカ
１０３、１０３Ａ  遅延制御カウンタ
１０４  位相検知回路
１１０  初段回路
１１１  クロック切替回路
１１２  クロック制御回路
１１３  分周回路
１１４  ＤＬＬ・ＣＫ分周位相比較回路
１１５  内部クロック生成回路
１１６  ＩＣＬＫ調整回路
１１８  分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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