(57)【要約】【課題】交流入力のゼロクロスポイント付近におけるサージを防止することによって、ノイズの低減および効率向上を図ること。【解決手段】ゲート駆動部が、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）における交流入力の電圧極性が反転するたびに、昇圧コンバータスイッチのオン時比率をゼロから徐々に増加させる制御、すなわち、ソフトスタート制御を行うようにブリッジレス力率改善コンバータを構成する。【選択図】        図２
2012070490.tif 000002
【特許請求の範囲】
【請求項１】
交流電源からの交流入力を整流するブリッジ整流回路をもたないブリッジレス力率改善コンバータであって、
前記交流入力の電圧極性が反転するたびに、昇圧コンバータにおけるスイッチング素子のオン時比率を徐々に増加させるゲート駆動手段
を備えたことを特徴とするブリッジレス力率改善コンバータ。
【請求項２】
前記ゲート駆動手段は、
前記オン時比率を徐々に増加させる期間を前記電圧極性が一定である期間で除した値が所定値以下となるように前記スイッチング素子を駆動することを特徴とする請求項１に記載のブリッジレス力率改善コンバータ。
【請求項３】
前記交流電源の一端に第１の端子が接続されるインダクタと、
前記インダクタの第２の端子に第１の端子が接続される第１のスイッチング素子と、
前記第１のスイッチング素子の第２の端子にアノードが接続され前記交流電源の他端にカソードが接続される第１の一方向素子と、
前記インダクタの第２の端子に第１の端子が接続される第２のスイッチング素子と、
前記第２のスイッチング素子の第２の端子にカソードが接続され前記交流電源の他端にアノードが接続される第２の一方向素子と
を備え、
前記ゲート駆動手段は、
前記交流電源の一端が正の電圧極性である場合には、前記第１のスイッチング素子をスイッチング動作させるとともに前記第２のスイッチング素子を常にオフとし、前記交流電源の他端が正の電圧極性である場合には、前記第２のスイッチング素子をスイッチング動作させるとともに前記第１のスイッチング素子を常にオフとすることを特徴とする請求項１または２に記載のブリッジレス力率改善コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流入力を整流するブリッジ回路をもたないブリッジレス力率改善コンバータに関する。
【背景技術】
【０００２】
従来、交流入力に接続されるスイッチング電源では、入力電流の力率を改善するとともに高調波電流を抑制するため、力率改善コンバータが用いられている。ここで、一般的な力率改善コンバータでは、ダイオードブリッジで交流電圧を正電圧へ整流した後、ブーストコンバータ（昇圧型コンバータ）を用いて力率改善制御を行うことが多い。
【０００３】
しかし、このように整流用のブリッジを設けた場合、ブリッジ自体における損失が力率改善コンバータの高効率化、小型化の妨げとなっていることが知られるようになってきた。このため、かかるブリッジを持たないブリッジレス力率改善コンバータが各種提案されている（たとえば、特許文献１参照）。
【０００４】
そして、ブリッジレス力率コンバータの１つとして、交流入力側に設けられたインダクタに対し、交流入力の正の半サイクルで高周波スイッチングの対象となるスイッチング素子と、負の半サイクルで高周波スイッチングの対象となるスイッチング素子とをそれぞれ接続したトーテムポール方式ブリッジレス力率コンバータ（以下、「ＴＰＢＬコンバータ」と記載する）も提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５２７６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記したＴＰＢＬコンバータでは、入力電圧のゼロクロスポイントにおいてインダクタに過大なサージ電流が流れ、その結果として入力電流および入力電圧にサージが発生してしまうという問題があった。そして、このようなサージ電流やサージ電圧がコンバータのノイズ、すなわち、ＥＭＩ（Electromagnetic  Interference）ノイズを増大させ、効率を低下させてしまっていた。
【０００７】
このため、入力電圧のゼロクロスポイント付近におけるサージを防止することによって、ノイズの低減および効率向上を図ることができるブリッジレス力率改善コンバータをいかにして実現するかが大きな課題となっている。なお、かかる課題は、ＴＰＢＬコンバータに限らず、その他のブリッジレス力率改善コンバータにも同様に発生しうる課題である。
【０００８】
本発明は、上述した従来技術による問題点を解消するためになされたものであって、交流入力のゼロクロスポイント付近におけるサージを防止することによって、ノイズの低減および効率向上を図ることができるブリッジレス力率改善コンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明は、交流電源からの交流入力を整流するブリッジ整流回路をもたないブリッジレス力率改善コンバータであって、前記交流入力の電圧極性が反転するたびに、昇圧コンバータにおけるスイッチング素子のオン時比率を徐々に増加させるゲート駆動手段を備えたことを特徴とする。
【００１０】
本発明によれば、電圧極性の反転時に発生するサージ電流を抑制することによって、ブリッジレス力率改善コンバータのノイズの低減および効率向上を図ることができる。
【００１１】
また、本発明の前記ゲート駆動手段は、前記オン時比率を徐々に増加させる期間を前記電圧極性が一定である期間で除した値が所定値以下となるように前記スイッチング素子を駆動することを特徴とする。
【００１２】
本発明によれば、力率改善性能を保持しつつ、ノイズの低減および効率向上を図ることができる。
【００１３】
また、本発明は、前記交流電源の一端に第１の端子が接続されるインダクタと、前記インダクタの第２の端子に第１の端子が接続される第１のスイッチング素子と、前記第１のスイッチング素子の第２の端子にアノードが接続され前記交流電源の他端にカソードが接続される第１の一方向素子と、前記インダクタの第２の端子に第１の端子が接続される第２のスイッチング素子と、前記第２のスイッチング素子の第２の端子にカソードが接続され前記交流電源の他端にアノードが接続される第２の一方向素子とを備え、前記ゲート駆動手段は、前記交流電源の一端が正の電圧極性である場合には、前記第１のスイッチング素子をスイッチング動作させるとともに前記第２のスイッチング素子を常にオフとし、前記交流電源の他端が正の電圧極性である場合には、前記第２のスイッチング素子をスイッチング動作させるとともに前記第１のスイッチング素子を常にオフとすることを特徴とする。
【００１４】
本発明によれば、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）におけるノイズの低減および効率向上を図ることができ、これにより、ＴＰＢＬコンバータの実用化に寄与することができる。
【発明の効果】
【００１５】
本発明によれば、交流入力を整流するブリッジ回路をもたないブリッジレス力率改善コンバータのノイズの低減および効率向上を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施の形態に係るゲート駆動手法の概要を示す図である。
【図２】図２は、実施の形態１に係るブリッジレス力率改善コンバータの回路構成を示す図である。
【図３】図３は、ゲート駆動部の構成例を示すブロック図である。
【図４】図４は、正極性半波動作を示す図である。
【図５】図５は、負極性半波動作を示す図である。
【図６】図６は、ゲート駆動部がソフトスタート制御を行った場合における各部の動作波形を示す図である。
【図７】図７は、ソフトスタート制御の具体例を示す図である。
【図８】図８は、ソフトスタート制御を行わない場合における各部の動作波形を示す図である。
【図９】図９は、ソフトスタート制御を行わない場合におけるサージ発生を説明する図である。
【図１０】図１０は、ソフトスタート制御の有無にそれぞれ対応する動作波形その１を示す図である。
【図１１】図１１は、ソフトスタート制御の有無にそれぞれ対応する動作波形その２を示す図である。
【図１２】図１２は、ソフトスタート制御を行った場合における詳細な動作波形を示す図である。
【図１３】図１３は、実施の形態２に係るブリッジレス力率改善コンバータの回路構成を示す図である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照して、本発明の実施の形態に係るブリッジレス力率改善コンバータを詳細に説明する。なお、以下に示す実施の形態では、ゲート駆動の対象となるスィッチング素子を含んだ回路を例示するが、かかる例示で本発明が限定されるものではない。
【００１８】
また、以下では、本発明の実施の形態に係るゲート駆動手法の概要について図１を用いて説明した後に、かかるゲート駆動手法を適用したブリッジレス力率改善コンバータを実施の形態１で、昇圧コンバータを２つ並列して設けたインターリーブ方式のブリッジレス力率改善コンバータを実施の形態２で、それぞれ説明することとする。
【００１９】
まず、本発明の実施の形態に係るゲート駆動手法の概要について図１を用いて説明する。図１は、本発明の実施の形態に係るゲート駆動手法の概要を示す図である。なお、同図に示す回路は、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）である。
【００２０】
なお、「トーテムポール方式」とは、複数のスィッチング素子が回路図において縦方向に積まれたようにみえることに基づく通称である。ここで、このＴＰＢＬコンバータは、各スイッチング素子が、インダクタを介して交流入力電源に接続されているので、スイッチングノイズの影響がインダクタによって吸収され、交流入力電源側へ伝達されにくいというメリットを有している。
【００２１】
図１に示したように、ＴＰＢＬコンバータは、インダクタＬと、スイッチング素子Ｓ１と、スイッチング素子Ｓ２と、ダイオードＤ１と、ダイオードＤ２と、キャパシタＣｏｕｔとを含んでいる。
【００２２】
ここで、交流入力電源１の正側を図１の上側と仮定すると（以下、同様に、交流入力電源１の正側が各図の上側として説明する）、スイッチング素子Ｓ１は、交流入力の正の半サイクルで高周波スイッチングの対象となり、スイッチング素子Ｓ２は、負の半サイクルで高周波スイッチングの対象となる。
【００２３】
たとえば、図１に示したように、負の半サイクル（同図の「区間ａ」参照）では、スイッチング素子Ｓ２が高周波でＯＮおよびＯＦＦを繰り返すように制御される一方で、スイッチング素子Ｓ１は常にＯＦＦとなるように制御される。
【００２４】
そして、所定期間のデットタイム（同図の「区間ｂ」参照）では、スイッチング素子Ｓ１およびスイッチング素子Ｓ２は双方ともＯＦＦになるように制御される。なお、このように、デットタイムを設けるのは、仮に、スイッチング動作の遅れやノイズの影響で、双方のスイッチング素子が同時にＯＮとなると、出力電圧によってスイッチング素子が破損してしまうためである。
【００２５】
区間ｂを経由し、正の半サイクル（同図の「区間ｃ」参照）となると、今度は、スイッチング素子Ｓ１が高周波でＯＮおよびＯＦＦを繰り返すように制御される一方で、スイッチング素子Ｓ２は常にＯＦＦとなるように制御される。
【００２６】
ところで、交流入力電源１の入力電圧が負から正、または、正から負へ切り替わるポイント（以下、「ゼロクロスポイント」と記載する）においては、交流入力電源１の入力電圧は０となる。このため、スイッチング素子Ｓ２の寄生キャパシタおよびダイオードＤ２の寄生キャパシタの両端電圧は０となる。
【００２７】
したがって、スイッチング素子Ｓ１の寄生キャパシタおよびダイオードＤ１の寄生キャパシタには、出力電圧がかかることになり、各寄生キャパシタはそれぞれ充電される（図１の（Ａ）参照）。
【００２８】
このため、区間ｃ、すなわち、正の半サイクルにおいて、最初にスイッチング素子Ｓ１がＯＮとなると、ダイオードＤ１の寄生キャパシタが放電され、サージ電流が図１に示した経路１ａで交流入力電源１側に流れてしまう（図１の（Ｂ）参照）。なお、スイッチング素子Ｓ１の寄生キャパシタに蓄えられた電荷は、スイッチング素子Ｓ１がＯＮとなったタイミングで素子内を巡回して消滅する。
【００２９】
なお、負の半サイクルにおいて、最初にスイッチング素子Ｓ２がＯＮとなった場合にも、ダイオードＤ２の寄生キャパシタが放電されることによって、同様の現象が発生する。
【００３０】
つまり、図１に示したＴＰＢＬコンバータは、入力電圧のゼロクロスポイント直後に、サージ電流が交流入力電源１側へ流れ、これによりノイズが発生してしまうという問題があった。しかも、いったんサージ電流が流れると、インダクタＬと、ダイオードＤ１（またはダイオードＤ２）の寄生キャパシタとで構成される共振回路において共振現象が発生し、サージ電流による悪影響が持続してしまうという問題もあった。
【００３１】
そこで、本発明の実施の形態に係るゲート駆動手法では、ゼロクロスポイント直後において、各スイッチング素子のゲートを駆動する駆動信号の時比率が０％から徐々に上昇するように制御、すなわち、ソフトスタート制御を行うこととした（図１の（Ｃ）参照）。
【００３２】
なお、交流入力における負から正へのゼロクロスポイント直後には、スイッチング素子Ｓ１に対してソフトスタート制御を行い、正から負へのゼロクロスポイント直後には、スイッチング素子Ｓ２に対してソフトスタート制御を行うことになる。
【００３３】
このようなソフトスタート制御を行うことにより、入力電圧のゼロクロスポイント直後に発生するサージ電流を防止することができる。その理由は、ダイオードＤ１（またはダイオードＤ２）の寄生キャパシタに蓄えられた電荷を徐々に放出させることで、電荷が一気に放出される現象、すなわち、サージ電流の原因を排除することができるためである。
【００３４】
なお、ソフトスタート制御を過剰に行うと、力率改善性能自体の悪化が懸念されるため、本発明の実施の形態に係るゲート駆動手法では、ソフトスタート制御の期間および内容を適切に定めることで、力率改善コンバータ自体の効率向上を図っているが、この点の詳細については後述する。
【００３５】
このように、本発明の実施の形態に係るゲート駆動手法を用いることで、ノイズの低減および効率向上を両立したブリッジレス力率改善コンバータを構成することが可能となる。以下では、図１を用いて説明したゲート駆動手法を適用したブリッジレス力率改善コンバータについての実施の形態１および実施の形態２をそれぞれ説明する。
【００３６】
実施の形態１．
図２は、実施の形態１に係るブリッジレス力率改善コンバータ１０の回路構成を示す図である。同図に示すように、ブリッジレス力率改善コンバータ１０は、交流入力電源１の入力電圧Ｖｉｎを昇圧し、負荷抵抗ＲＬで直流の出力電圧Ｖｏｕｔを発生させる。
【００３７】
図２に示すように、ブリッジレス力率改善コンバータ１０は、昇圧用のインダクタＬと、スイッチング素子Ｓ１およびスイッチング素子Ｓ２と、一方向素子であるダイオードＤ１およびダイオードＤ２と、キャパシタＣｏｕｔと、各スイッチング素子のゲートを駆動するゲート駆動部１１とを含んでいる。
【００３８】
なお、一般的な昇圧コンバータは、昇圧用のインダクタの一端を入力電源の正側に、他端をスイッチング素子と出力ダイオードのアノードとに接続して構成される。ここで、図２に示したブリッジレス力率改善コンバータ１０では、交流入力電源１の電圧極性が反転するたびに、スイッチの役割を果たすスイッチング素子および出力ダイオードの役割を果たすダイオードが入れ替わる。
【００３９】
すなわち、交流入力電源１の正側（図１の上側）の電圧極性がプラスである場合には、スイッチング素子Ｓ１がスイッチの役割を果たし、スイッチング素子Ｓ２と並列に接続されたダイオードＤ２が出力ダイオードの役割を果たす。一方、交流入力電源１の正側（図１の上側）の電圧極性がマイナスである場合には、スイッチング素子Ｓ２がスイッチの役割を果たし、スイッチング素子Ｓ１と並列に接続されたダイオードＤ１が出力ダイオードの役割を果たす。
【００４０】
ここで、図２では、スイッチング素子Ｓ１およびスイッチング素子Ｓ２がＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）である場合を例示しており、各スイッチング素子はボディダイオードを含んでいる。
【００４１】
このため、図２では、スイッチング素子Ｓ１のボディダイオードＤＳ１と、スイッチング素子Ｓ２のボディダイオードＤＳ２とを示している。なお、ボディダイオードＤＳ１およびボディダイオードＤＳ２の向きは、各スイッチング素子のソースからドレインへ向かう向きである。このように、各スイッチング素子のボディダイオードも、上記した出力ダイオードの役割を交互に果たすことになる。
【００４２】
図２に示したように、交流入力電源１の正側には、昇圧用のインダクタＬの一端が接続されており、インダクタＬの他端には、スイッチング素子Ｓ１のドレインと、スイッチング素子Ｓ２のソースとが接続されている。また、スイッチング素子Ｓ１と並列にダイオードＤ１が、スイッチング素子Ｓ２と並列にダイオードＤ２が、それぞれ接続されている。
【００４３】
具体的には、スイッチング素子Ｓ１のソースには、ダイオードＤ１のアノードが接続されており、ダイオードＤ１のカソードは、交流入力電源１の負側に接続されている。そして、スイッチング素子Ｓ２のドレインには、ダイオードＤ２のカソードが接続されており、ダイオードＤ２のアノードは、交流入力電源１の負側に接続されている。
【００４４】
なお、ダイオードＤ１およびダイオードＤ２の後段には、キャパシタＣｏｕｔが負荷抵抗ＲＬと並列に設けられている。そして、ゲート駆動部１１は、交流入力電源１の正側および負側に接続されており、スイッチング素子Ｓ１およびスイッチング素子Ｓ２のゲートを駆動するゲート駆動信号を各ゲートへそれぞれ出力する。
【００４５】
ここで、実施の形態１に係るブリッジレス力率改善コンバータ１０は、ゲート駆動部１１が、交流入力電源１の入力電圧におけるゼロクロスポイント直後において、スイッチング素子のゲートを駆動するゲート駆動信号をソフトスタート制御する点に特徴がある。
【００４６】
なお、ソフトスタート制御の詳細な内容については、図６および図７を用いて後述する。また、図２に示したブリッジレス力率改善コンバータ１０の動作については、図４等を用いて後述する。
【００４７】
次に、図２に示したゲート駆動部１１の構成例について図３を用いて説明する。図３は、ゲート駆動部１１の構成例を示すブロック図である。同図に示すように、ゲート駆動部１１は、入力電圧（Ｖｉｎ）から位相を検知する位相検知部１１ａと、上記したソフトスタート制御を行うソフトスタート制御部１１ｂと、各スイッチング素子のゲートを駆動する駆動信号を生成する駆動信号生成部１１ｃとを含んでいる。
【００４８】
位相検知部１１ａは、入力電圧（Ｖｉｎ）の状態をモニターし、電圧極性が、負から正、または、正から負へ切り替わるゼロクロスポイントを検出する処理を行う。具体的には、この位相検知部１１ａは、入力電圧（Ｖｉｎ）が正位相の期間にわたって論理Ｈｉｇｈとなりそれ以外では論理ゼロとなる正波検出信号と、負位相の期間にわたって論理Ｈｉｇｈとなりそれ以外では論理ゼロとなる負波検出信号とを生成する。
【００４９】
ここで、正波検出信号および負波検出信号は、双方とも論理Ｈｉｇｈとなる期間がないように調整される。すなわち、位相検知部１１ａは、ゼロクロスポイントの前後に適切なデットタイムを付加する。そして、位相検知部１１ａは、生成した正波検出信号および負波検出信号をソフトスタート制御部１１ｂへ渡す処理を併せて行う。
【００５０】
ソフトスタート制御部１１ｂは、位相検知部１１ａから渡された正波検出信号の立ち上がりまたは負波検出信号の立ち上がりを検出した場合に、ゲート駆動の対象となるスイッチング素子（スイッチング素子Ｓ１またはスイッチング素子Ｓ２）のオン時比率を０％から徐々に上昇させるように調整する処理、すなわち、ソフトスタート制御を行う。
【００５１】
駆動信号生成部１１ｃは、ソフトスタート制御部１１ｂによって調整されたオン時比率に基づき、各スイッチング素子のゲートを駆動するＰＷＭ（Pulse  Width  Modulation）信号を生成し、生成したＰＷＭ信号を出力する処理を行う。
【００５２】
なお、図３に例示した各部は、回路として構成することとしてもよいし、マイクロコンピュータおよびマイクロコンピュータ上で動作するプログラムとして構成することとしてもよい。
【００５３】
次に、図２に示したブリッジレス力率改善コンバータ１０の基本動作について、図４および図５を用いて説明する。図４は、正極性半波動作を示す図であり、図５は、負極性半波動作を示す図である。なお、以下では、ダイオードについては、アノードからカソードへ向かう向きを正方向として、スイッチング素子については、ドレインからソースへ向かう向きを正方向として説明する。また、その他の構成部品（たとえば、インダクタＬなど）については、交流入力のプラス側を正として説明する。
【００５４】
まず、ブリッジレス力率改善コンバータ１０の正極性半波動作について図４を用いて説明する。図４に示したように、交流入力電源１の正側（図４の上側）の電圧極性がプラスである場合には、ゲート駆動部１１によって、スイッチング素子Ｓ２は常にＯＦＦとなるように制御される一方で、スイッチング素子Ｓ１は高周波でＯＮおよびＯＦＦを繰り返すように制御される。
【００５５】
そして、図４の（Ａ）に示したように、スイッチング素子Ｓ１がＯＮとなった場合には、入力電流は、インダクタＬ、スイッチング素子Ｓ１およびダイオードＤ１経由で交流入力電源１に戻る経路４１で流れる。
【００５６】
また、図４の（Ｂ）に示したように、スイッチング素子Ｓ１がＯＦＦとなった場合には、入力電流は、インダクタＬ、スイッチング素子Ｓ２のボディダイオードＤＳ２、キャパシタＣｏｕｔおよびダイオードＤ１経由で交流入力電源１に戻る経路４２で流れる。
【００５７】
そして、正極性半波動作における主要部の波形は、図４の（Ｃ）に示したようになる。なお、図４の（Ｃ）に示す「状態Ａ」および「状態Ｂ」は、図４の（Ａ）に示した状態および図４の（Ｂ）に示した状態にそれぞれ対応している。
【００５８】
具体的には、スイッチング素子Ｓ１のゲート駆動信号（Ｓ１ドライブ信号）は、オン時比率が「Ｄ」のＰＷＭ信号の繰り返しとなる。一方、スイッチング素子Ｓ２のゲート駆動信号（Ｓ２ドライブ信号）は、常に０である。なお、オン時比率（Ｄ）は、ゲート駆動部１１のソフトスタート制御部１１ｂによって調整されるが、この点については、図６および図７を用いて後述する。
【００５９】
また、図４の（Ｃ）に示したように、インダクタＬに流れる電流であるＬ電流は、状態Ａでは０から線形的に増加し、状態Ｂでは線形的に減少する。また、スイッチング素子Ｓ１のドレインに流れる電流であるＳ１ドレイン電流は、状態Ａでは０から線形的に増加し、状態Ｂでは常に０である。そして、スイッチング素子Ｓ２のボディダイオードＤＳ２を流れる電流であるＤＳ２電流は、状態Ａでは常に０であり、状態Ｂで最大値から線形的に減少する。
【００６０】
次に、ブリッジレス力率改善コンバータ１０の負極性半波動作について図５を用いて説明する。図５に示したように、交流入力電源１の正側（図５の上側）の電圧極性がマイナスである場合には、ゲート駆動部１１によって、スイッチング素子Ｓ１は常にＯＦＦとなるように制御される一方で、スイッチング素子Ｓ２は高周波でＯＮおよびＯＦＦを繰り返すように制御される。
【００６１】
そして、図５の（Ａ）に示したように、スイッチング素子Ｓ２がＯＮとなった場合には、入力電流は、ダイオードＤ２、スイッチング素子Ｓ２およびインダクタＬ経由で交流入力電源１に戻る経路５１で流れる。
【００６２】
また、図５の（Ｂ）に示したように、スイッチング素子Ｓ２がＯＦＦとなった場合には、入力電流は、ダイオードＤ２、キャパシタＣｏｕｔおよび、スイッチング素子Ｓ１のボディダイオードＤＳ１およびインダクタＬ経由で交流入力電源１に戻る経路５２で流れる。
【００６３】
そして、負極性半波動作における主要部の波形は、図５の（Ｃ）に示したようになる。なお、図５の（Ｃ）に示す「状態Ａ」および「状態Ｂ」は、図５の（Ａ）に示した状態および図５の（Ｂ）に示した状態にそれぞれ対応している。
【００６４】
具体的には、スイッチング素子Ｓ２のゲート駆動信号（Ｓ２ドライブ信号）は、オン時比率が「Ｄ」のＰＷＭ信号の繰り返しとなる。一方、スイッチング素子Ｓ１のゲート駆動信号（Ｓ１ドライブ信号）は、常に０である。なお、オン時比率（Ｄ）は、ゲート駆動部１１のソフトスタート制御部１１ｂによって調整される点は、図４の場合と同様である。
【００６５】
また、図５の（Ｃ）に示したように、インダクタＬに流れる電流であるＬ電流は、状態Ａでは０から線形的に減少し、状態Ｂでは線形的に増加する。また、スイッチング素子Ｓ１のボディダイオードＤＳ１に流れる電流であるＤＳ１電流は、状態Ａでは常に０であり、状態Ｂでは最大値から線形的に減少する。そして、スイッチング素子Ｓ２のドレインに流れる電流であるＳ２ドレイン電流は、状態Ａでは０から線形的に増加し、状態Ｂでは常に０である。
【００６６】
次に、ゲート駆動部１１のソフトスタート制御部１１ｂによって行われるソフトスタート制御の詳細な内容について図６および図７を用いて説明する。図６は、ゲート駆動部１１がソフトスタート制御を行った場合における各部の動作波形を示す図であり、図７は、ソフトスタート制御の具体例を示す図である。
【００６７】
図６に示したように、ソフトスタート制御部１１ｂは、デューティサイクルのスタート段階において、オン時比率（Ｄ）が０から徐々に増加するように制御する（同図の６１ａおよび６２ａ参照）。これにより、駆動信号生成部１１ｃによって生成されるＰＷＭ信号の各パルス幅は、デューティサイクルのスタート段階において、徐々に広くなるように調整される（同図の６１ｂおよび６２ｂ参照）。
【００６８】
そして、図６に示したように、かかるソフトスタート制御によって、ゼロクロスポイント直後における入力電流（ｉｉｎ）のサージが抑制されている（同図の６１ｃおよび６２ｃ参照）。
【００６９】
ここで、オン時比率（Ｄ）および交流の入力電圧（Ｖｉｎ）で直流の出力電圧（Ｖｏｕｔ）をあらわすと、
【数１】
2012070490.tif 000003
式（１）のようになる。なお、出力電圧（Ｖｏｕｔ）を一定に保つには、入力電圧（Ｖｉｎ）が０の場合に、オン時比率（Ｄ）を限りなく１に近づける必要がある。
【００７０】
ここで、入力電圧（Ｖｉｎ）は交流であるので、
【数２】
2012070490.tif 000004
式（２）であらわされる。なお、ＶＡＣは所定の定数であり、ωは角振動数であり、ｔは時間である。
【００７１】
そして、式（１）および式（２）から、オン時比率（Ｄ）は、
【数３】
2012070490.tif 000005
式（３）であらわされる。
【００７２】
なお、式（３）からも明らかなように、Ｖｉｎが０、すなわち、ゼロクロスポイントで出力電圧（Ｖｏｕｔ）を一定に保つには、オン時比率（Ｄ）は１とすることが好ましい。しかし、オン時比率（Ｄ）を１とすると、上記したサージ電流の問題が発生するため、図６に示したように、オン時比率（Ｄ）を０から徐々に増加させるソフトスタート制御を行う。そして、オン時比率（Ｄ）は、概ねＶｉｎの時間変動を正負反転させた形で変動するように調整される。
【００７３】
なお、図６には、入力電圧（Ｖｉｎ）の極性が負から正へ切り替わるゼロクロスポイントｔ０、正から負へ切り替わるゼロクロスポイントｔ１を、それぞれ示している。
【００７４】
次に、ソフトスタート制御部１１ｂによって行われるソフトスタート制御の具体例について図７を用いて説明する。図７の（Ａ）に示したように、ソフトスタート制御部１１ｂは、入力電圧（Ｖｉｎ）における半波（すなわち、ゼロクロスポイント間）のスタート段階、すなわち、図７の（Ａ）に示したｔＳＳを、ソフトスタートの対象区間とする。
【００７５】
ここで、ｔＳＳは、半波区間を１とした場合における比率をあらわしており、概ね５％〜１０％とすることが好ましい。なお、ｔＳＳを大きくしすぎると（たとえば、２０％）、力率改善性能の悪化が懸念されるため好ましくない。また、ｔＳＳの値は、回路構成によって適切な値が変化するため、サージ電流の発生状況を実験やシミュレーションによって確認し、サージ電流が許容範囲に収まるように調整することが好ましい。
【００７６】
また、図７の（Ｂ）に示したように、ソフトスタート制御部１１ｂは、上記したｔＳＳ区間において、オン時比率（Ｄ）が、０％から線形的に増加して定常値に至るように制御する（図７の７１参照）。なお、オン時比率（Ｄ）を線形的に増加させる代わりに、同図の７２に示すように、変化率が徐々に減少して滑らかに定常値に至るように、オン時比率（Ｄ）を増加させることとしてもよい（図７の７２参照）。ここで、定常値とは、ソフトスタート制御を行わない場合におけるデューティサイクル（後述する図８参照）が、ｔＳＳ区間の終端でとるオン時比率（Ｄ）を指す。
【００７７】
なお、図７の（Ｃ）に示したように、ＰＷＭ信号の周期をｔＳＷとし、信号がＯＮである期間をｔＯＮ、信号がＯＦＦである期間をｔＯＦＦとすると、ｔＯＮと、ｔＯＦＦの和はｔＳＷとなる。また、上記したオン時比率（Ｄ）は、ｔＯＮを、ｔＯＮとｔＯＦＦの和（すなわち、ｔＳＷ）で除した値としてもあらわすことができる。
【００７８】
ここで、ソフトスタート制御部１１ｂは、ｔＳＷを固定の周期とし、ｔＯＮを変化させることで、オン時比率（Ｄ）を調整する。しかしながら、これに限らず、ｔＯＮを固定し、ｔＯＦＦあるいはｔＳＷを変化させることで、オン時比率（Ｄ）を調整することとしてもよい。
【００７９】
次に、ソフトスタート制御による効果を明らかにするために、仮に、ソフトスタート制御を行わない場合における各部の動作およびサージ発生に至る動作について図８および図９を用いて説明する。図８は、ソフトスタート制御を行わない場合における各部の動作波形を示す図であり、図９は、ソフトスタート制御を行わない場合におけるサージ発生を説明する図である。
【００８０】
図８に示したように、ソフトスタート制御を行わない場合には、正波検出信号のターンオンに伴い、オン時比率（Ｄ）が１００％となるように制御される（同図の８１ａおよび８２ａ参照）。これにより、各スイッチング素子のゲートを駆動するＰＷＭ信号の各パルスは連続した状態になる（同図の８１ｂおよび８２ｂ参照）。
【００８１】
すなわち、仮に、ソフトスタート制御を行わない場合には、ダイオードＤ１またはダイオードＤ２の寄生キャパシタに蓄えられていた電荷が一気に交流入力電源１へ流れる現象が発生し、かつ、インダクタＬと、各ダイオードの寄生キャパシタとで構成される共振回路において共振現象が発生する。このため、入力電流（ｉｉｎ）には、サージ電流が発生し、かつ、その影響が継続する（図８の８１ｃおよび８２ｃ参照）。
【００８２】
なお、図８には、入力電圧（Ｖｉｎ）の極性が負から正へ切り替わるゼロクロスポイントｔ０、正から負へ切り替わるゼロクロスポイントｔ１を、それぞれ示している。
【００８３】
次に、サージ発生に至る動作について図９を用いて説明する。ここで、図９には、図８に示したゼロクロスポイントｔ０、すなわち、入力電圧（Ｖｉｎ）の極性が負から正へ切り替わるポイントにおける等価回路を示している。
【００８４】
具体的には、図９の（Ａ）に示したように、ゼロクロスポイントｔ０では、スイッチング素子Ｓ１およびスイッチング素子Ｓ２は、双方ともＯＦＦである。そして、入力電圧（Ｖｉｎ）は０であるので、スイッチング素子Ｓ２の寄生キャパシタＣＳ２にかかる電圧ＶＳ２およびダイオードＤ２の寄生キャパシタＣＤ２にかかる電圧ＶＤ２は、双方とも０となる。
【００８５】
したがって、スイッチング素子Ｓ１の寄生キャパシタＣＳ１にかかる電圧ＶＳ１およびダイオードＤ１の寄生キャパシタＣＤ１にかかる電圧ＶＤ１は、出力電圧Ｖｏｕｔと等しい。このため、寄生キャパシタＣＳ１および寄生キャパシタＣＤ１には電荷が蓄えられる（充電される）。
【００８６】
ここで、図９の（Ｂ）に示したように、スイッチング素子Ｓ１がターンオンすると、ダイオードＤ１の寄生キャパシタＣＤ１に蓄えられていた電荷が放出されることにより、交流入力電源１およびインダクタＬを経由して寄生キャパシタＣＤ１へ戻る経路９１でサージ電流が流れる。
【００８７】
そして、仮に、ソフトスタート制御を行わない場合、図８の８１ｂあるいは８２ｂに示したように、ゼロクロスポイント直後においてスイッチング素子が連続してＯＮとなる状態が継続するため、寄生キャパシタＣＤ１に蓄えられていた電荷が一気に放出されることになる。したがって、かかる電荷の放出に伴うサージ電流は、過大なものとなる。
【００８８】
そこで、かかるサージ電流を防止するため、ソフトスタート制御部１１ｂは、寄生キャパシタＣＤ１に蓄えられていた電荷を徐々に放出させる制御、すなわち、ゼロクロスポイント直後におけるスイッチング素子のオン時比率（Ｄ）を、０から徐々に増加させるソフトスタート制御を行うこととしている。
【００８９】
次に、実測値に基づくブリッジレス力率改善コンバータ１０の動作波形について、ソフトスタート制御を行った場合とソフトスタート制御を行わない場合とをそれぞれ対比した図１０および図１１を用いて説明する。図１０は、ソフトスタート制御の有無にそれぞれ対応する動作波形その１を示す図であり、図１１は、同じく動作波形その２を示す図である。
【００９０】
図１０の（Ａ）には、ソフトスタート制御を行った場合における、ＰＷＭ信号、インダクタＬ電流（ｉＬ）およびダイオードＤ２電圧（ｖＤ２）の波形を示している。図１０の（Ａ）に示したように、ソフトスタート制御を行った場合には、ＰＷＭ信号のパルス幅は徐々に広くなるように制御される。
【００９１】
その結果、インダクタＬ電流（ｉＬ）の変動は、１Ａから−１Ａの範囲に抑制されている。また、ダイオードＤ２電圧（ｖＤ２）は、出力電圧（Ｖｏｕｔ）の３４０Ｖから、徐々に減少し（図１０の１０１ａ参照）、おおよそ４００μｓで０に至っている。
【００９２】
これに対し、ソフトスタート制御を行わない場合には、図１０の（Ｂ）に示したように、スタート区間におけるＰＷＭ信号のパルス幅は最初から広い状態である。このため、インダクタＬ電流（ｉＬ）は、最大６Ａに及ぶ振れ幅となっている。
【００９３】
また、インダクタＬと寄生キャパシタとの共振現象が、図１０の（Ａ）に示した場合よりも大きい振れ幅で継続している。そして、ダイオードＤ２電圧（ｖＤ２）は、ダイオードＤ２の寄生キャパシタに蓄積された電荷が一気に放出されることから、急激に低下している（図１０の１０１ｂ参照）。
【００９４】
このように、ソフトスタート制御を行うことによって、サージ電流が抑制されることが確認された。なお、図１０では、入力電圧極性が負の場合に対応してダイオードＤ２電圧（ｖＤ２）を例示したが、入力電圧極性が正の場合に対応するダイオードＤ１電圧（ｖＤ１）についても同様となる。
【００９５】
図１１の（Ａ）には、ソフトスタート制御を行った場合における、入力電圧（Ｖｉｎ）、インダクタＬ電流（ｉＬ）および入力電流（ｉｉｎ）の波形を示している。図１１の（Ａ）に示すように、ソフトスタート制御を行った場合には、入力電圧（Ｖｉｎ）の極性が負から正へ切り替わるゼロクロスポイント直後において、入力電圧（Ｖｉｎ）、インダクタＬ電流（ｉＬ）および入力電流（ｉｉｎ）に大きな乱れはみられない（図１１の１１１ａ、１１１ｂおよび１１１ｃ参照）。
【００９６】
また、入力電圧（Ｖｉｎ）の極性が正から負へ切り替わるゼロクロスポイント直後においても同様である（図１１の１１２ａ、１１２ｂおよび１１２ｃ参照）。なお、図１１の（Ａ）に示した場合、若干の乱れが認められるが、かかる乱れは、図７に示した調整を行うことで、改善することが可能である。
【００９７】
これに対し、ソフトスタート制御を行わない場合には、図１１の（Ｂ）に示したように、各ゼロクロスポイント直後において、入力電圧（Ｖｉｎ）、インダクタＬ電流（ｉＬ）および入力電流（ｉｉｎ）の各波形に大きな乱れがみられる（図１１の１１３ａ、１１３ｂ、１１３ｃ、１１４ａ、１１４ｂおよび１１４ｃ参照）。
【００９８】
次に、ソフトスタート制御を行った場合におけるブリッジレス力率改善コンバータ１０の詳細な動作波形について図１２を用いて説明する。図１２は、ソフトスタート制御を行った場合における詳細な動作波形を示す図である。
【００９９】
なお、図１２には、入力電圧（Ｖｉｎ）、各スイッチング素子のゲート電圧であるＳＷゲート電圧、ランプ信号およびインダクタＬ電流（ｉＬ）を示している。ここで、ランプ信号とは、ソフトスタート制御の基準となる電圧を指す。
【０１００】
図１２に示したように、ＳＷゲート電圧が立ち上がった直後、インダクタＬ電流（ｉＬ）および入力電圧（Ｖｉｎ）には、サージ電流あるいはサージ電圧がみられず、ソフトスタート制御によるサージ抑制の効果が確認された。
【０１０１】
上述してきたように、実施の形態１では、ゲート駆動部が、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）における交流入力の電圧極性が反転するたびに、昇圧コンバータスイッチのオン時比率をゼロから徐々に増加させる制御、すなわち、ソフトスタート制御を行うようにブリッジレス力率改善コンバータを構成した。
【０１０２】
したがって、実施の形態１によれば、交流入力のゼロクロスポイント付近におけるサージを防止することができ、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）におけるノイズの低減および効率向上が可能となる。すなわち、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）の実用化に大きく寄与することができる。
【０１０３】
ところで、上述した実施の形態１では、トーテムポール方式ブリッジレス力率コンバータ（ＴＰＢＬコンバータ）のうち最も単純な構成を例示して説明を行ったが、本ゲート駆動手法の適用回路は、実施の形態１に例示した回路に限られない。そこで、以下では、本ゲート駆動手法の適用回路のその他の例を、実施の形態２として説明することとする。
【０１０４】
実施の形態２．
図１３は、実施の形態２に係るブリッジレス力率改善コンバータの回路構成を示す図である。ここで、図１３に示すのは、図２に示したインダクタＬ、スイッチング素子Ｓ１およびスイッチング素子Ｓ２からなる昇圧コンバータを並列に２組有する、いわゆる、インターリーブ方式のブリッジレス力率改善コンバータ２０である。
【０１０５】
なお、図１３では、図２と同一の構成要素には同一の符合を付している。また、以下の説明では、図２と同一の符合を付した構成要素について重複する説明は省略する。
【０１０６】
図１３に示したように、ブリッジレス力率改善コンバータ２０は、インダクタＬ１、スイッチング素子Ｓ１およびスイッチング素子Ｓ２からなる昇圧コンバータと、インダクタＬ２、スイッチング素子Ｓ３およびスイッチング素子Ｓ４からなる昇圧コンバータとを含んでいる。なお、同図では、スイッチング素子Ｓ３のボディダイオードＤＳ３と、スイッチング素子Ｓ４のボディダイオードＤＳ４とをそれぞれ示している。
【０１０７】
そして、２組の昇圧コンバータは並列に設けられており、お互いのスイッチングサイクルの位相が１８０度シフトするように、ゲート駆動部１１によって制御される。なお、かかる点を除き、ゲート駆動部１１は、実施の形態１と同様に、各昇圧コンバータに含まれるスイッチング素子のソフトスタート制御を行う。
【０１０８】
このように、インターリーブ方式のブリッジレス力率改善コンバータ２０に対しても本ゲート駆動手法を適用することができる。
【０１０９】
なお、上述した各実施の形態では、一方向素子としてダイオードＤ１およびダイオードＤ２を有する力率改善コンバータに対して本ゲート駆動手法を適用する場合について説明した。しかしながら、これに限らず、入力電圧の極性によってゲートのＯＮおよびＯＦＦを切り替える同期整流スイッチ（たとえば、ＭＯＳＦＥＴ）を、ダイオードの代わりに用いる回路に対して本ゲート駆動手法を適用することとしてもよい。
【産業上の利用可能性】
【０１１０】
以上のように、本発明に係るブリッジレス力率改善コンバータは、ブリッジレス方式に分類されるトーテムポール方式力率改善コンバータのノイズ低減および効率向上に有用であり、トーテムポール方式力率改善コンバータの実用化に大きく寄与する。
【符号の説明】
【０１１１】
１    交流入力電源
１０    ブリッジレス力率改善コンバータ
１１    ゲート駆動部
１１ａ  位相検知部
１１ｂ  ソフトスタート制御部
１１ｃ  駆動信号生成部
２０    インターリーブ方式ブリッジレス力率改善コンバータ
Ｃｏｕｔ  キャパシタ
ＣＤ１、ＣＤ２、ＣＳ１、ＣＳ２  寄生キャパシタ
Ｄ１、Ｄ２  ダイオード
ＤＳ１、ＤＳ２、ＤＳ３、ＤＳ４  ボディダイオード
Ｌ、Ｌ１、Ｌ２  インダクタ
ＲＬ  負荷抵抗
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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