(57)【要約】【課題】調整すべき入出力特性のステップ数を維持しながら、調整用信号源として十分な精度を有するステップレベルの出力数を少なくできるＡ／Ｄ変換装置を提供すること。【解決手段】電源投入時に調整用信号源からＡ／Ｄ変換器にステップ状に変化する調整用信号を入力し、所定値の調整用信号が入力されたときに所定値のデジタル信号が変換出力されるように前記Ａ／Ｄ変換器入出力特性を調整する複数の調整回路が設けられたＡ／Ｄ変換装置において、  前記調整用信号源のステップレベル出力数を調整すべき入出力特性のステップ数よりも少なくし、削減したステップレベル出力はそのステップレベル出力の前後のステップレベルに基づき等価的に補間する補間ステップ演算手段を設けたことを特徴とするもの。【選択図】                    図１
2012060219.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時に調整用信号源からＡ／Ｄ変換器にステップ状に変化する調整用信号を入力し、所定値の調整用信号が入力されたときに所定値のデジタル信号が変換出力されるように前記Ａ／Ｄ変換器入出力特性を調整する複数の調整回路が設けられたＡ／Ｄ変換装置において、
前記調整用信号源のステップレベル出力数を調整すべき入出力特性のステップ数よりも少なくし、削減したステップレベル出力はそのステップレベル出力の前後のステップレベルに基づき等価的に補間する補間ステップ演算手段を設けたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記補間ステップ信号演算手段は、
前記削減したステップレベル出力の調整値として、そのステップレベル出力の前後のステップレベルに基づく調整値の平均値とすることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記補間ステップ信号演算手段は、ステップレベル出力の前後のステップレベルの偏りに応じた重み付け平均値とすることを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記補間ステップ信号演算手段は、
前記削減したステップレベル出力を、そのステップレベル出力の前後のステップレベルと所定のデューティー比率に基づき演算することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項５】
前記補間ステップ信号演算手段は、ステップレベル出力の前後のステップレベルの偏りに応じて前記デューティー比率を設定することを特徴とする請求項４に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置に関し、詳しくは、電源投入時におけるＡ／Ｄ変換器の入出力特性調整の改善に関するものである。
【０００２】
Ａ／Ｄ変換装置の一種に、Ａ／Ｄ変換器と、電源投入時におけるＡ／Ｄ変換器の入出力特性を調整するための複数の回路要素がワンチップ化されたものがある。
【０００３】
図７は、このような従来のＡ／Ｄ変換装置の一例を示すブロック図である。図７において、調整対象のＡ／Ｄ変換器（以下、ＤＵＴという）１には、マルチプレクサ（以下、ＭＰＸという）２を介して、外部からのアナログ入力信号Ａｉｎおよび内蔵されている調整用信号源３から出力値がステップ状に変化する調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）が入力される。ＭＰＸ２は、調整時には調整用信号源３から出力される調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）を選択出力し、非調整時には外部からのアナログ入力信号Ａｉｎを選択出力する。
【０００４】
ＤＵＴ１は、ＭＰＸ２を介して入力されるアナログ信号Ａｉｎおよび出力値がステップ状に変化する調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）をデジタル信号ＤｏｕｔおよびＤ（Ｎ）〜Ｄ（Ｎ＋Ｍ）に変換する。これらデジタル信号ＤｏｕｔおよびＤ（Ｎ）〜Ｄ（Ｎ＋Ｍ）は、外部に出力されるとともに内蔵されているモニタ回路４に出力される。
【０００５】
モニタ回路４は、調整時にＤＵＴ１から変換出力されるデジタル信号Ｄ（Ｎ）〜Ｄ（Ｎ＋Ｍ）を、内蔵されている演算処理回路５に入力する。
【０００６】
演算処理回路５は、電源投入後のＤＵＴ１の入出力特性の調整にあたり、図８に示すように、ＭＰＸ２を介して調整用信号源３からステップ状に変化する調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）の各レベルがそれぞれ入力されたときに、ＤＵＴ１から各調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）の各レベルに応じた所定のデジタル信号Ｄ（Ｎ）〜Ｄ（Ｎ＋Ｍ）が変換出力されるように、ＤＵＴ１に調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）のステップ状に変化する各レベルに個別に設けられている複数の調整回路６（Ｎ）〜６（Ｎ＋Ｍ）をそれぞれ調整する。
【０００７】
図９は、ＤＵＴ１の一例を示すブロック図であり、逐次比較型（ＳＡＲ：Successive Approximation Register）Ａ／Ｄ変換器の例を示している。図９において、アナログ信号はサンプルホールド部１１を介してコンパレータ１２の一方の入力端子にａｉｎとして入力される。サンプルホールド部１１は、変換トリガがかかるとリセットされるまでその瞬間におけるアナログ信号をホールドする。コンパレータ１２の他方の入力端子には、逐次比較レジスタ１３の出力に基づくＤ／Ａ変換器１４の出力信号がａｒｅｆとして入力されている。
【０００８】
ここで、図７の調整回路６（Ｎ）〜６（Ｎ＋Ｍ）は、Ｄ／Ａ変換器１４からコンパレータ１２の他方の入力端子に入力されるａｒｅｆをそれぞれ調整する。
【０００９】
コンパレータ１２は、サンプルホールド部１１にホールドされているアナログ信号と逐次比較レジスタ１３の出力に基づくＤ／Ａ変換器１４の出力信号を「バイナリ探索アルゴリズム（天秤の原理）」にしたがって順次比較し、それらの比較結果を逐次比較レジスタ１３に格納する。逐次比較レジスタ１３は、最終結果が得られるまでの途中の出力はＤ／Ａ変換器１４を介してコンパレータ１２に帰還し、最終結果をデジタル出力として外部に出力する。
【００１０】
制御部１５は、クロック発生部１６から出力されるクロックおよび変換トリガに基づいて、サンプルホールド部１１、逐次比較レジスタ１３およびＤ／Ａ変換器１４の動作を制御するタイミング信号を生成出力する。
【００１１】
図１０は図９のＤＵＴ１の入出力特性の調整におけるバイナリ探索アルゴリズムの動作を説明するタイミングチャートであり、４ビット出力の例を示している。まず、最上位ビット（ＭＳＢ）を求める。Ｄ／Ａ変換器１４は（１／２）ａｒｅｆを出力する。ａｉｎ＞（１／２）ａｒｅｆになるので、コンパレータ１２は最上位ビット（ＭＳＢ）として「１」を出力する。
【００１２】
次に、（ＭＳＢ−１）ビットを求める。Ｄ／Ａ変換器１４はａｒｅｆと（１／２）ａｒｅｆの差分の（１／２）になる（３／４）ａｒｅｆを出力する。ａｉｎ＞（３／４）ａｒｅｆになるので、コンパレータ１２は（ＭＳＢ−１）ビットとして「１」を出力する。
【００１３】
次に、（ＭＳＢ−２）ビットを求める。Ｄ／Ａ変換器１４はａｒｅｆと（３／４）ａｒｅｆの差分の（１／２）になる（７／８）ａｒｅｆを出力する。ａｉｎ＜（７／８）ａｒｅｆになるので、コンパレータ１２は（ＭＳＢ−２）ビットとして「０」を出力する。
【００１４】
そして、最下位ビット（ＬＳＢ）を求める。Ｄ／Ａ変換器１４は（７／８）ａｒｅｆと（３／４）ａｒｅｆの差分の（１／２）になる（１３／１６）ａｒｅｆを出力する。ａｉｎ＞（１３／１６）ａｒｅｆになるので、コンパレータ１２は最下位ビット（ＬＳＢ）として「１」を出力する。
【００１５】
図１１は、図７のＡ／Ｄ変換装置における入出力特性調整作業の流れを説明するフローチャートである。ＤＵＴ１には、ＭＰＸ２を介して調整用信号源３から出力される調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）が選択的に入力される。まず、入出力特性Ｎの調整を行うために、調整用信号源３の出力をａｉｎ（Ｎ）に設定する（ステップＳ１）。
【００１６】
モニタ回路４はＤＵＴ１から変換出力されるデジタル信号Ｄ（Ｎ）を検出して演算処理回路５に入力し、演算処理回路５はモニタ回路４から入力されるデジタル信号Ｄ（Ｎ）を測定する（ステップＳ２）。
【００１７】
演算処理回路５は、測定結果とＤ（Ｎ）との差分｜測定結果−Ｄ（Ｎ）｜が所定の許容値以内か否かを判断する（ステップＳ３）。
【００１８】
｜測定結果−Ｄ（Ｎ）｜が許容値以内でない場合には、差分が許容値以内に小さくなる方向に調整回路６Ｎを調整し、Ｄ／Ａ変換器１４からコンパレータ１２の他方の入力端子に入力されるａｒｅｆを変化させる（ステップＳ４）。｜測定結果−Ｄ（Ｎ）｜が許容値以内になると、次に入出力特性Ｎ＋１の調整を行う。
【００１９】
入出力特性Ｎ＋１の調整を行うために、調整用信号源３の出力をａｉｎ（Ｎ＋１）に設定する（ステップＳ５）。
【００２０】
モニタ回路４はＤＵＴ１から変換出力されるデジタル信号Ｄ（Ｎ＋１）を検出して演算処理回路５に入力し、演算処理回路５はモニタ回路４から入力されるデジタル信号Ｄ（Ｎ＋１）を測定する（ステップＳ６）。
【００２１】
演算処理回路５は、測定結果とＤ（Ｎ＋１）との差分｜測定結果−Ｄ（Ｎ＋１）｜が所定の許容値以内か否かを判断する（ステップＳ７）。
【００２２】
｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内でない場合には、差分が許容値以内に小さくなる方向に調整回路６（Ｎ＋１）を調整し、Ｄ／Ａ変換器１４からコンパレータ１２の他方の入力端子に入力されるａｒｅｆを変化させる（ステップＳ８）。｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内になると、次に入出力特性Ｎ＋２の調整を行う。
【００２３】
入出力特性Ｎ＋２の調整を行うために、調整用信号源３の出力をａｉｎ（Ｎ＋２）に設定する（ステップＳ９）。
【００２４】
モニタ回路４はＤＵＴ１から変換出力されるデジタル信号Ｄ（Ｎ＋２）を検出して演算処理回路５に入力し、演算処理回路５はモニタ回路４から入力されるデジタル信号Ｄ（Ｎ＋２）を測定する（ステップＳ１０）。
【００２５】
演算処理回路５は、測定結果とＤ（Ｎ＋２）との差分｜測定結果−Ｄ（Ｎ＋２）｜が所定の許容値以内か否かを判断する（ステップＳ１１）。
【００２６】
｜測定結果−Ｄ（Ｎ＋２）｜が許容値以内でない場合には、差分が許容値以内に小さくなる方向に調整回路６（Ｎ＋２）を調整し、Ｄ／Ａ変換器１４からコンパレータ１２の他方の入力端子に入力されるａｒｅｆを変化させる（ステップＳ１２）。｜測定結果−Ｄ（Ｎ＋２）｜が許容値以内になると、次に入出力特性Ｎ＋３の調整を行う。
【００２７】
以下、同様の手順を繰り返して実行する。
【００２８】
特許文献１には、Ａ／Ｄコンバータの積分非直線性誤差および／または微分非直線性誤差を正確に測定できる複数のジョブからのメッセージを、端末を操作することなく全て表示できるＡ／Ｄコンバータ測定装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開平１１−７４７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかし、図７に示す従来の構成によれば、調整すべき入出力特性のステップ数だけ、調整用信号源として十分な精度を有する多数のステップレベルの出力が必要になり、回路規模が大きくなってしまうという問題がある。
【００３１】
本発明は、このような従来の問題点に着目したものであり、その目的は、調整すべき入出力特性のステップ数を維持しながら、調整用信号源として十分な精度を有するステップレベルの出力数を少なくできるＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【００３２】
このような課題を達成する請求項１の発明は、
電源投入時に調整用信号源からＡ／Ｄ変換器にステップ状に変化する調整用信号を入力し、所定値の調整用信号が入力されたときに所定値のデジタル信号が変換出力されるように前記Ａ／Ｄ変換器入出力特性を調整する複数の調整回路が設けられたＡ／Ｄ変換装置において、
前記調整用信号源のステップレベル出力数を調整すべき入出力特性のステップ数よりも少なくし、削減したステップレベル出力はそのステップレベル出力の前後のステップレベルに基づき等価的に補間する補間ステップ演算手段を設けたことを特徴とする。
【００３３】
請求項２の発明は、請求項１に記載のＡ／Ｄ変換装置において、
前記補間ステップ信号演算手段は、
前記削減したステップレベル出力の調整値として、そのステップレベル出力の前後のステップレベルに基づく調整値の平均値とすることを特徴とする。
【００３４】
請求項３の発明は、請求項２に記載のＡ／Ｄ変換装置において、
前記補間ステップ信号演算手段は、ステップレベル出力の前後のステップレベルの偏りに応じた重み付け平均値とすることを特徴とする。
【００３５】
請求項４の発明は、請求項１に記載のＡ／Ｄ変換装置において、
前記補間ステップ信号演算手段は、
前記削減したステップレベル出力を、そのステップレベル出力の前後のステップレベルと所定のデューティー比率に基づき演算することを特徴とする。
【００３６】
請求項５の発明は、請求項４に記載のＡ／Ｄ変換装置において、
前記補間ステップ信号演算手段は、ステップレベル出力の前後のステップレベルの偏りに応じて前記デューティー比率を設定することを特徴とする。
【発明の効果】
【００３７】
これらにより、調整すべき入出力特性のステップ数を維持しながら調整用信号源のステップレベル出力数を少なくでき、調整用信号源の回路規模を削減できる。
【図面の簡単な説明】
【００３８】
【図１】本発明で用いる調整用信号源３の一実施例を示すブロック図である。
【図２】本発明の入出力特性例図である。
【図３】図１の補間ステップ演算部５２の具体例を示すブロック図である。
【図４】図３の動作の流れを説明するフローチャートである。
【図５】図１の補間ステップ演算部５２の他の具体例を示すブロック図である。
【図６】図５の補間動作の流れを説明するフローチャートである。
【図７】従来のＡ／Ｄ変換装置の一例を示すブロック図である。
【図８】従来の入出力特性例図である。
【図９】ＤＵＴ１の一例を示すブロック図である。
【図１０】バイナリ探索アルゴリズムの動作を説明するタイミングチャートである。
【図１１】従来の入出力特性調整作業の流れを説明するフローチャートである。
【発明を実施するための最良の形態】
【００３９】
以下、本発明について、図面を用いて説明する。図１は、本発明に係るＡ／Ｄ変換装置の一実施例を示すブロック図であり、図７と共通する部分には同一の符号を付けている。      
【００４０】
図１において、調整用信号源３は、図２に実線で示すように、ステップレベル出力が１ステップおきに削減されたステップ状に変化する調整用アナログ信号ａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・を出力するが、ａｉｎ（Ｎ＋１）、ａｉｎ（Ｎ＋３）、ａｉｎ（Ｎ＋５）、・・は出力しない。調整用信号源３のステップレベル出力数は従来の１／２になるので、回路規模をほぼ１／２に削減できる。
【００４１】
演算処理回路５にはモニタ出力格納部５１と補間ステップ演算部５２とが設けられていて、これらにより、調整用信号源３から削減されたステップレベル出力が補間生成出力される。
【００４２】
モニタ出力格納部５１には、モニタ回路４から出力される調整用アナログ信号ａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・に対応したデジタル信号Ｄ（Ｎ）、Ｄ（Ｎ＋２）、Ｄ（Ｎ＋４）、・・が格納される。
【００４３】
補間ステップ演算部５２は、調整用信号源３で削減されたステップレベル出力ａｉｎ（Ｎ＋１）、ａｉｎ（Ｎ＋３）、・・を、削減されたそれぞれのステップレベル出力の前後のステップレベルに基づき等価的に補間生成するものである。具体的には、モニタ出力格納部５１に格納されているデジタル信号Ｄ（Ｎ）、Ｄ（Ｎ＋２）、Ｄ（Ｎ＋４）、・・に基づいて削減されたそれぞれのステップレベル出力を演算生成し、それらの演算結果を逐次入出力特性調整回路６に出力する。
【００４４】
これにより、調整用信号源３で削減されたステップレベル出力は補間ステップ演算部５２の演算結果により等価的に補間され、ＤＵＴ１には実質的に図８と同様なＤＵＴ１の入出力特性を調整するための出力レベルがステップ状に変化する調整用アナログ信号ａｉｎ（Ｎ）〜ａｉｎ（Ｎ＋Ｍ）が入力されることになる。
【００４５】
図３は、補間ステップ演算部５２の具体例を示すブロック図である。前ステップ調整値格納部５２ａにはモニタ出力格納部５１に格納されているステップレベル出力ａｉｎ（Ｎ）に関連したＤａｔａ１が格納され、後ステップ調整値格納部５２ｂにはモニタ出力格納部５１に格納されているステップレベル出力ａｉｎ（Ｎ＋２）に関連したＤａｔａ２が格納される。
【００４６】
重み付け設定部５２ｃは、重み付け乗算部５２ｄおよび５２ｅにそれぞれ所定の重み付けｗおよび１−ｗを設定する。
【００４７】
重み付け乗算部５２ｄは前ステップ調整値格納部５２ａに格納されているＤａｔａ１に対して所定の重み付けｗを乗算してその乗算結果を加算部５２ｆの一方の入力端子に入力し、重み付け乗算部５２ｅは後ステップ調整値格納部５２ｂに格納されているＤａｔａ２に対して所定の重み付け１−ｗを乗算してその乗算結果を加算部５２ｆの他方の入力端子に入力する。
【００４８】
加算部５２ｆの加算出力は割算部５２ｇに入力されて平均化され、補間ステップ演算部５２の出力として入出力特性調整回路６に入力される。
【００４９】
図３に示した補間ステップ演算部５２を含む本発明に係る装置の動作を、図４のフローチャートを用いて説明する。図４において、調整用信号源３から出力されるステップ状に変化する調整用アナログ信号としてａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・を用いて行う入出力特性Ｎ、Ｎ＋２、Ｎ＋４、・・の調整は従来例と同様である。
【００５０】
調整用信号源３から調整用アナログ信号として出力されない削減されたａｉｎ（Ｎ＋１）、ａｉｎ（Ｎ＋３）、・・については、調整用信号源３から調整用アナログ信号として出力されるａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・を削減されたステップレベル出力のそれぞれの前後のステップレベルとして用い、以下に説明するような線形結合で近似する調整処理を行う。
【００５１】
入出力特性Ｎ＋１を例に、調整手順を説明する。
調整用信号源３の出力を前ステップレベルのａｉｎ(Ｎ)に設定して（ステップＳ１）、そのときのモニタ回路４の出力を測定し（ステップＳ２）、測定結果とＤ（Ｎ＋１）との差分｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内か否かを判断する（ステップＳ３）。
【００５２】
｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内でない場合には、差分が許容値以内に小さくなる方向に調整回路６（Ｎ＋１）を調整する（ステップＳ４）。差分が許容値以内に小さくなって調整が収束すると、調整回路６（Ｎ＋１）の出力設定をＤａｔａ１として前ステップ調整値格納部５２ａに格納保存する（ステップＳ５）。
【００５３】
次に、調整用信号源３の出力を後ステップレベルのａｉｎ(Ｎ＋２)に設定して（ステップＳ６）、そのときのモニタ回路４の出力を測定し（ステップＳ７）、測定結果とＤ（Ｎ＋１）との差分｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内か否かを判断する（ステップＳ８）。
【００５４】
｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内でない場合には、差分が許容値以内に小さくなる方向に調整回路６（Ｎ＋２）を調整する（ステップＳ９）。差分が許容値以内に小さくなって調整が収束すると、調整回路６（Ｎ＋２）の出力設定をＤａｔａ２として後ステップ調整値格納部５２ｂに格納保存する（ステップＳ１０）。
【００５５】
そして、これら前ステップ調整値格納部５２ａに格納保存されたＤａｔａ１と後ステップ調整値格納部５２ｂに格納保存されたＤａｔａ２の平均値を求め、Ｎ＋１の入出力特性調整用出力として設定する（ステップＳ１１）。
【００５６】
これにより、補間すべき調整用アナログ信号ａｉｎ（Ｎ＋１）の前ステップレベルａｉｎ(Ｎ)と後ステップレベルａｉｎ(Ｎ＋２)の領域で、Ｄ（Ｎ＋１）を調整用アナログ信号ａｉｎと調整回路出力との線形結合で近似できる。
【００５７】
なお、ａｉｎ(Ｎ＋１)が(ａｉｎ(Ｎ)＋ａｉｎ(Ｎ＋２))／２に等しくない場合、すなわち前ステップレベルａｉｎ(Ｎ)側または後ステップレベルａｉｎ(Ｎ＋２)側に偏っている場合には、図３に示すような重み付け設定部５２ｃ、重み付け乗算部５２ｄ、５２ｅ、加算部５２ｆおよび割算部５２ｇよりなる補間ステップ演算部５２を用いて、その偏りに応じた重み付け平均をとればよい。
【００５８】
削減するステップレベル出力は実施例に示す一つ置きに限定するものではなく、直線補間が可能な範囲でより多くのステップレベル出力を削減できる。
【００５９】
また、２点間の直線補間で推定誤差が大きい場合には、ステップレベルの前後をさらに拡張してａｉｎ(Ｎ−２)やａｉｎ(Ｎ＋４)のときのデータも用いた高次曲線補間を行うようにしてもよい。
【００６０】
図５は、補間ステップ演算部５２の他の具体例を示すブロック図である。前ステップ信号格納部５２ｈには調整用信号源３から出力されるステップレベルａｉｎ（Ｎ）のモニタ回路４の出力データが格納され、後ステップ信号格納部５２ｉには調整用信号源３から出力されるステップレベルａｉｎ（Ｎ＋２）のモニタ回路４の出力データが格納される。
【００６１】
デューティー比率設定部５２ｊは、演算処理回路５の制御に基づき、デューティー比率乗算部５２ｋにデューティー比率ｒを設定し、デューティー比率乗算部５２ｍにデューティー比率１−ｒを設定する。
【００６２】
デューティー比率乗算部５２ｋは前ステップ信号格納部５２ｈに格納されているステップレベルａｉｎ（Ｎ）のモニタ回路４の出力データに対して所定のデューティー比率ｒを乗算してその乗算結果を加算部５２ｎの一方の入力端子に入力し、デューティー比率乗算部５２ｉは後ステップ信号格納部５２ｉに格納されているステップレベルａｉｎ（Ｎ＋２）のモニタ回路４の出力データに対して所定のデューティー比率１−ｒを乗算してその乗算結果を加算部５２ｎの他方の入力端子に入力する。
【００６３】
加算部５２ｎの加算出力は割算部５２ｐに入力されて平均化され、補間ステップ演算部５２の出力として入出力特性調整回路６に入力される。
【００６４】
図５に示した補間ステップ演算部５２を含む本発明に係る装置の動作を、図６のフローチャートを用いて説明する。図６において、調整用信号源３から出力されるステップ状に変化する調整用アナログ信号としてａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・を用いて行う入出力特性Ｎ、Ｎ＋２、Ｎ＋４、・・の調整は従来例と同様である。
【００６５】
調整用信号源３から調整用アナログ信号として出力されない削減されたａｉｎ（Ｎ＋１）、ａｉｎ（Ｎ＋３）、・・については、調整用信号源３から調整用アナログ信号として出力されるａｉｎ（Ｎ）、ａｉｎ（Ｎ＋２）、ａｉｎ（Ｎ＋４）、・・を削減されたステップレベル出力のそれぞれの前後のステップレベルとして用い、これらを所定のデューティー比率に基づき演算することにより補間データを生成する。
【００６６】
入出力特性Ｎ＋１を例に、調整手順を説明する。
補間ステップ演算部５２の出力として、前ステップ信号格納部５２ｈに格納されているａｉｎ(Ｎ)と後ステップ信号格納部５２ｉに格納されているａｉｎ（Ｎ＋２）を、たとえばデューティー比率０．５で交互に出力することにより（ステップＳ１）、割算部５２ｐの出力は、ａｉｎ(Ｎ＋１)＝{ａｉｎ(Ｎ)＋ａｉｎ(Ｎ＋２)}／２になる。
【００６７】
そのときのモニタ回路４の出力を測定し（ステップＳ２）、測定結果とＤ（Ｎ＋１）との差分｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内か否かを判断する（ステップＳ３）。
【００６８】
｜測定結果−Ｄ（Ｎ＋１）｜が許容値以内でない場合には差分が許容値以内に小さくなる方向に調整回路６（Ｎ＋１）を調整し（ステップＳ４）、差分が許容値以内に小さくなることにより入出力特性Ｎ＋１の調整を完了する。
【００６９】
なお、ａｉｎ(Ｎ＋１)が(ａｉｎ(Ｎ)＋ａｉｎ(Ｎ＋２))／２に等しくない場合、すなわち前ステップレベルａｉｎ(Ｎ)側または後ステップレベルａｉｎ(Ｎ＋２)側に偏っている場合には、それらに応じた重み付けでデューティー比率を設定すればよい。
【００７０】
削減するステップレベル出力は実施例に示す一つ置きに限定するものではなく、直線補間が可能な範囲でより多くのステップレベル出力を削減できる。
【００７１】
上記実施例では、ＤＵＴ１が逐次比較型Ａ／Ｄ変換器の例について説明したが、これに限るものではなく、たとえばフラッシュ型Ａ／Ｄ変換器にも適用できる。
【００７２】
また、上記実施例では、補間ステップ演算部を演算処理回路に設ける例について説明したが、調整用信号源の回路規模を従来構成と比較して削減できる範囲で、補間ステップ演算部の機能の少なくとも一部を調整用信号源に組み込むようにしてもよい。
【００７３】
以上説明したように、本発明によれば、調整すべき入出力特性のステップ数を維持しながら、調整用信号源として十分な精度を有するステップレベルの出力数を少なくできるＡ／Ｄ変換装置を実現でき、回路の削減による装置の小型化が図れ、Ａ／Ｄ変換装置を組み込む電子機器の省電力化にも有効である。
【符号の説明】
【００７４】
１  ＤＵＴ
２  ＭＰＸ
３  調整用信号源
４  モニタ回路
５  演算処理回路
５１  モニタ出力格納部
５２  補間ステップ演算部
５２ａ  前ステップ調整値格納部
５２ｂ  後ステップ調整値格納部
５２ｃ  重み付け設定部
５２ｄ、５２ｅ  重み付け乗算部
５２ｆ、５２ｎ  加算部
５２ｇ、５２ｐ  割算部
５２ｈ  前ステップ信号格納部
５２ｉ  後ステップ信号格納部
５２ｊ  デューティー比率設定部
５２ｋ、５２ｍ  デューティー比率乗算部
【図１】
2012060219.tif 000003
【図２】
2012060219.tif 000004
【図３】
2012060219.tif 000005
【図４】
2012060219.tif 000006
【図５】
2012060219.tif 000007
【図６】
2012060219.tif 000008
【図７】
2012060219.tif 000009
【図８】
2012060219.tif 000010
【図９】
2012060219.tif 000011
【図１０】
2012060219.tif 000012
【図１１】
2012060219.tif 000013