(57)【要約】【課題】測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供すること。【解決手段】時間デジタル変換器は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は開始信号に所定の遅延を与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態に係る時間デジタル変換器では、出力値は開始信号と停止信号との間の遅延時間に対応する。【選択図】図１
2012100252.tif 000002
【特許請求の範囲】
【請求項１】
開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路と、
前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、
前記遅延開始信号と前記停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路と、
前記第１の値および前記第２の値に基づいて、前記開始信号と前記停止信号との間の遅延時間に対応する出力値を生成する合成回路と、
を備えることを特徴とする時間デジタル変換器。
【請求項２】
前記第１の遅延列回路および前記第の２遅延列回路は、
同一の所定の遅延を与える複数の遅延列素子を有し、遅延列に前記開始信号が与えられる遅延列素子と、
前記遅延列内の前記複数の遅延列素子の一つにそれぞれ接続され、前記停止信号を受信する共通のクロック入力を有する複数のメモリ素子と、
前記複数のメモリ素子の出力に基づくデジタル値を生成するデコーダ回路と、
をそれぞれ有することを特徴とする請求項１に記載の時間デジタル変換器。
【請求項３】
前記第１遅延列回路および前記少なくとも一つの第２遅延列回路はそれぞれバーニア時間デジタル変換回路であることを特徴とする請求項１又は２に記載の時間デジタル変換器。
【請求項４】
前記合成回路は加算器であることを特徴とする請求項１又は２に記載の時間デジタル変換器。
【請求項５】
前記合成回路は平均器であることを特徴とする請求項１又は２に記載の時間デジタル変換器。
【請求項６】
前記遅延素子の前記所定の遅延は、該時間デジタル変換器が備える遅延列回路の数に反比例することを特徴とする請求項１又は２に記載の時間デジタル変換器。
【請求項７】
時間デジタル変換器の分解能を向上させる方法であり、
第１の時間デジタル変換器で開始信号と停止信号との間の遅延時間を表す第１の値を生成するステップと、
前記開始信号を所定の遅延で遅延させる少なくとも一つのステップと、
遅延させた前記開始信号と前記停止信号との間の遅延時間を表す第２の値を生成する少なくとも一つのステップと、
前記第１の値および前記第２の値を前記開始信号と前記停止信号との間の遅延時間を表す出力値へと合成するステップと、
を含むことを特徴とする時間デジタル変換方法。
【請求項８】
前記第１の値を生成することおよび前記第２の値を生成するステップは、
複数の遅延列素子を備える遅延列内の前記開始信号を遅延するステップと、
前記停止信号に応じて、複数のメモリ素子内の前記遅延列素子各々の出力をキャプチャするステップと、
前記複数のメモリ素子の出力に基づくデジタル値を生成するステップと、
をそれぞれ含むことを特徴とする請求項７に記載の時間デジタル変換方法。
【請求項９】
前記合成ステップは、前記第１の値および前記第２の値を加算するステップを含むことを特徴とする請求項７又は８に記載の時間デジタル変換方法。
【請求項１０】
前記合成ステップは、前記第１の値および前記第２の値を平均するステップを含むことを特徴とする請求項７又は８に記載の時間デジタル変換方法。
【請求項１１】
前記遅延ステップは、生成される第１の値および第２の値の逆数で前記開始信号を遅延させるステップを含むことを特徴とする請求項７又は８に記載の時間デジタル変換方法。
【請求項１２】
ガンマ線との相互作用に応じてシンチレーション光を生成する複数のシンチレーション結晶と、
前記シンチレーション結晶により生成される前記シンチレーション光を検出するために配置され、前記シンチレーション光の検出に応じて検出信号を生成する複数の光電子倍増管と、
前記ガンマ線の到達時間を決定する時間デジタル変換器と、
を備え、
前記時間デジタル変換器は、
前記検出信号のエッジに対応する開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路と、
前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する少なくとも一つの遅延素子と、
前記遅延開始信号と前記停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路と、
前記第１の値および前記第２の値に基づいて、前記ガンマ線の前記到達時間に対応する出力値を生成する合成回路と、
を有することを特徴とするガンマ線検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で説明する実施形態は、測定精度および分解能を向上させる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムに関する。
【背景技術】
【０００２】
市販のガンマ線検出器は透明のライトガイドに接続されるシンチレータ結晶アレイを備え、透明ライトガイドは透明ライトガイド全体に配置される光電子倍増管（ＰＭＴ：Photomultiplier  Tube）全体にシンチレーション光を分散する。同一領域でのＰＭＴからの信号は、通常アナログドメインで合計され、その後合計された信号の主要エッジまたはイベントに基づきタイミングが測定される。
【０００３】
時間デジタル変換器（ＴＤＣ：Time−to−Digital−Converter）は、ガンマ線検出器でのタイミング測定に用いられることが多い。ＴＤＣは、イベントの実現をイベントが発生した時間に関連づけることができる数に変換する。このタスクを行う様々な方法がある。他の方法には、粗いクロック周期間での多数の超高速論理遷移の計数を用いこのタスクを行うものがある。また、連続して生成されるものとして知られる一連のイベントの発生を示すことが好ましい場合もある。例えば、上昇信号が取得して所定の一連の閾値に到達するタイムマークは、非常に有効な情報になり得る。
【０００４】
また、時間デジタル変換器（ＴＤＣ）は、各種構造で実装されている。まず一つ目の従来構造は、直列に接続された同一遅延素子の単一の列を有するクラシック遅延列である。また、このクラシック遅延列は１ビットメモリ素子一式を備え、各１ビットメモリ素子は遅延素子の一つの出力に接続される。開始信号が遅延素子列の入力へ供給されて、測定される期間の開始を示す。開始信号は遅延素子列全体に伝播する。遅延素子列内で伝播した開始信号の位置をキャプチャするために全てのメモリ素子のクロック入力に同時に与えられる停止信号が、測定される期間の終了を表す。その後、キャプチャされた位置をデコードして開始信号と停止信号との間の遅延が演算され、この遅延は、各遅延素子により与えられる遅延の倍数として測定される期間の長さを演算するために用いられる。
【０００５】
よって、クラシック遅延列の分解能は、遅延列内の各遅延素子の時間遅延に限定される。例えば、列内の各遅延素子が遅延ｔｕを与えると、クラシック遅延列の分解能はｔｕになる。同様に、半導体素子などのクラシック遅延列の物理的実装では、半導体の物理的特徴により最小値ｔｕが制限される。クラシック遅延列内の各遅延素子に対し同じ時点でサンプリングが行われるので、遅延ｔｕへの物理的制限により測定分解能が制限される。
【０００６】
もう一つの従来遅延列は、バーニア遅延列である。クラシック遅延列同様、バーニア遅延列は、直列に接続された同一遅延素子の列と、各々が遅延素子の一つの出力に接続される１ビットメモリ素子一式とを有する。また、バーニア遅延列は、直列に接続される同一の遅延素子の第２の遅延列を備える。第２の遅延列内の各遅延素子の出力は、メモリ素子の一つのクロック出力に接続される。ここで、第１遅延列内の遅延素子はそれぞれ遅延ｔｕを与え、第２の遅延列の遅延素子はそれぞれｔｃ<ｔｕとなる遅延ｔｃを与える。
【０００７】
操作中、開始信号がバーニア遅延列の第１遅延列に供給され、停止信号が第２の遅延列に供給される。第２遅延列の素子が与える遅延が第１遅延列の素子による遅延よりも少ないので、停止信号が最終的に開始信号に追い付く。停止信号が開始信号に追い付くと、第１遅延列内の開始信号の伝播がメモリ素子によりキャプチャされ、デコードされて開始信号と停止信号との時間間隔が決定される。この測定される期間は、第１遅延列の遅延と第２遅延列の遅延との差の倍数またはｔｕ−ｔcとして算出される。
【０００８】
クラシック遅延列同様、バーニア遅延列内の遅延は、バーニア遅延列が実装される半導体の物理特性により制限される。よって、バーニア遅延列を用いて達成できる最小の遅延差（ｔｕ−ｔc）（つまり、分解能）がある。従って、バーニア遅延列を用いて正確に期間を測定することは困難である。
【０００９】
その結果、クラシック遅延列およびバーニア遅延列の制限を改善し、精度および分解能を向上させる装置およびそれに関連する方法が求められている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−４１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供することである。
【課題を解決するための手段】
【００１２】
実施の形態の時間デジタル変換器は、第１遅延列回路と、少なくとも一つの遅延素子と、少なくとも一つの第２遅延列回路と、合成回路とを備える。第１遅延列回路は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する。少なくとも一つの遅延素子は、前記開始信号に所定の遅延を与えることにより遅延開始信号を生成する。少なくとも一つの第２遅延列回路は、前記遅延開始信号と前記停止信号との間の遅延時間に対応する第２の値を生成する。合成回路は、前記第１の値および前記第２の値に基づいて、前記開始信号と前記停止信号との間の遅延時間に対応する出力値を生成する。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態に係る時間デジタル変換器の模式図である。
【図２】図２は、実施形態に係る時間デジタル変換器内で用いられる遅延列の模式図である。
【図３】図３は、実施形態に係る時間デジタル変換器内で用いられる別の遅延列の模式図である。
【図４】図４は、実施形態に係る別の時間デジタル変換器の模式図である。
【図５】図５は、実施形態に係る時間デジタル変換方法のフロー図である。
【図６】図６は、実施形態に係る時間デジタル変換のタイミング図である。
【図７】図７は、実施形態に係るガンマ線検出システムの模式図である。
【発明を実施するための形態】
【００１４】
実施形態に係る時間デジタル変換器は、通常、開始信号と停止信号との間の時間遅延に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の時間遅延に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は、所定の遅延を開始信号に与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態の時間デジタル変換器では、出力値が開始信号と停止信号との間の時間遅延に対応する。
【００１５】
ここで、複数の図面に渡り同じ参照符号は同一または対応する部分を示す図面を参照する。図１は、実施形態に係る時間デジタル変換器の模式図である。図１では、複数の遅延列１５…Ｎが端子１１に接続されて開始信号を受信し、また、端子１２に接続されて停止信号を受信する。遅延列ク１５、１６…Ｎのクロック入力１５ｂ、１６ｂ…Ｎｂは端子１２に直接接続されるが、遅延列１５だけは、端子１１に直接接続される。遅延列１６は遅延素子１３を介して端子１１に接続され、遅延列Ｎはｎと通じ遅延素子１３を介して端子１１に接続される。遅延列１５、１６…Ｎの出力は、時間デジタル変換器の全出力を生成しその全出力を端子１９に与える合成器１８に接続される。
【００１６】
更に、図１では、以下に詳細に示すように、各遅延列１５、１６…Ｎは、ほぼ同様の構造およびほぼ同様の分解能を有する。遅延素子１３…ｎは、遅延列１５、１６…Ｎの分解能の関数とほぼ同じ遅延量を与える。具体的には、遅延素子１３…ｎそれぞれの遅延は、時間デジタル変換器が備える遅延列回路の数に反比例する。例えば、各遅延列が分解能Ｒを有する場合、各遅延素子１３…ｎは、遅延量Ｒ／Ｎを与え、その結果、時間デジタル変換器全体の分解能はＲ／Ｎになる。
【００１７】
当業者であればわかるように、図１の時間デジタル変換器は、遅延列１５、１６…Ｎとそれに対応する数の遅延素子１３…ｎをいくつ備えてもよい。更に、合成器１８は、時間デジタル変換器が有する全ての遅延列１５、１６…Ｎに対応する十分な出力を有する単一の合成器でもよく、また、集まると遅延列１５、１６…Ｎ全てに対応する十分な出力を有する直列の合成器一式であってもよい。合成器１８は、また、加算により遅延列１５、１６…Ｎの出力を合成してもよく、また、遅延列１５、１６…Ｎの出力の平均値を求めてもよい。すなわち、合成器１８は、加算器、或いは、平均器であってもよい。また、当業者であればわかるように、合成器１８での遅延列１５、１６…Ｎの出力の他の合成とすることができる。
【００１８】
図１の時間デジタル変換器は、ディスクリート論理ゲート、ＡＳＩＣ（Application  Specific  Integrated  Circuit）、ＦＰＧＡ（Field  Programmable  Gate  Array）、または他のＣＰＬＤ（Complex  Programmable  Logic  Device）として実装されても良い。ＦＰＧＡやＣＰＬＤの実装では、時間デジタル変換器は、ＶＨＤＬ(Very  high  speed  integrated  circuits  Hardware  Description  Language)、Ｖｅｒｉｌｏｇ、また他のハードウェア記述言語によりコンピュータ読み取り可能な一連の命令としてコード化されてもよく、このコンピュータ読み取り可能な命令は直接ＦＰＧＡやＣＰＬＤ内の電子メモリ、または、独立した電子メモリに記憶されてもよい。更に、電子メモリは、ＲＯＭ（Read  Only  Memory）、ＥＰＲＯＭ（Erasable  Programmable  Read  Only  Memory）、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）、またはＦＬＡＳＨメモリなどの不揮発性メモリであってもよい。電子メモリは、また、ダイナミックＲＡＭ（Random  Access  Memory）、などの揮発性メモリであってもよく、マイクロコントローラやマイクロプロセッサなどのプロセッサを設けて電子メモリだけでなくＦＰＧＡまたはＣＰＬＤと電子メモリとの相互作用を制御してもよい。
【００１９】
次に、実施形態に係る時間デジタル変換器に備えられる複数の遅延列の詳細について説明する。複数の遅延列は、同一の所定の遅延を与える複数の遅延列素子を有し、遅延列に前記開始信号が与えられる遅延列素子をそれぞれ備える。また、複数の遅延列は、前記遅延列内の前記複数の遅延列素子の一つにそれぞれ接続され、前記停止信号を受信する共通のクロック入力を有する複数のメモリ素子をそれぞれ備える。また、複数の遅延列は、前記複数のメモリ素子の出力に基づくデジタル値を生成するデコーダ回路をそれぞれ備える。
【００２０】
図２は、遅延列１５、１６…Ｎの例示の遅延列構造の模式図である。図２では、複数の遅延列素子２０３…２１０が端子２０１と直列に接続される。各遅延列素子２０３…２１０は、同じ遅延、例えば、遅延ｔｕを与える。１ビットメモリ素子２１１…２１８は、遅延列素子２０３…２１０各々の出力に接続され、メモリ素子のクロック出力は端子２０２に共通に接続される。メモリ素子２１１…２１８の出力は、出力が遅延列の出力に対応するデコーダ回路２１９に接続される。
【００２１】
図２に８つの遅延列素子２０３…２１０が示されているが、当業者であれば、本発明の範囲から逸脱することなく、８より多数の遅延列素子または８より少数の遅延列素子を備える遅延列とすることができるとわかるだろう。また、図２に正の論理素子が示されるが、当業者であれば、負の論理素子を用いて図２の遅延列を実装することは本発明の範囲内であるとわかるだろう。
【００２２】
操作中、測定される期間の開始時に図２の端子２０１に開始信号が与えられる。開始信号はその後、遅延列素子２０３…２１０全体に伝播し、各遅延素子は開始信号をｔｕ遅らせる。測定期間の終了を表す停止信号が端子２０２を介して各メモリ素子２１１…２１８のクロック出力に与えられる。その後、メモリ素子２１１…２１８の出力はデコーダ２１９に与えられ、デコーダ２１９は測定される期間を表す値を生成しその値を端子２２０に与える。
【００２３】
当業者であればわかるように、開始信号の遅延列素子２０３…２１０全体への伝播は、遅延の境界で測定される。言い換えれば、伝播された開始信号は、各遅延列素子２０３…２１０の出力で抽出される。よって、遅延列素子２０３…２１０により与えられた遅延ｔｕの整数より後に、開始信号がキャプチャされる。ｔｕの分数は測定されない。同様に、図２の遅延列の分解能は、各遅延列素子２０３…２１０により与えられる遅延量またはｔｕである。
【００２４】
ここで、実施形態に係る時間デジタル変換器が備える複数の遅延列は、それぞれバーニア時間デジタル変換回路であってもよい。
【００２５】
図３は、遅延列１５、１６、…Ｎの別の例示の遅延列構造の模式図である。図３では、遅延列素子２０３…２１０は端子２０１に直列に接続され、遅延列素子２０３…２１０の出力は１ビットメモリ素子２１１…２１８により抽出される。メモリ素子２１１…２１８の出力はデコーダ２１９に接続される。遅延列素子２０３…２１０同様、メモリ素子２１１…２１８およびデコーダ２１９は図２を参照して上述されており、更なる説明は簡単にするために省略する。
【００２６】
図３では、遅延素子３２１…３２７は、端子２０２とメモリ素子２１１…２１８のクロック入力との間に直列に接続される。具体的には、メモリ素子２１１のクロック入力は端子２０２に直接接続され、メモリ素子２１２のクロック入力は遅延素子３２１を介して端子２０２に接続され、メモリ素子２１３のクロック入力は遅延素子３２１を介して端子２０２に接続される。よって、メモリ素子２１８のクロック入力は全ての遅延素子３２１…３２７を介して端子２０２に接続される。図３の各遅延素子３２１…３２７は、遅延列素子２０３…２１０により与えられる遅延ｔｕよりも少ない同じ遅延量ｔｃを与える。
【００２７】
操作中、開始信号は、測定される期間の開始時に端子２０１を介して遅延列素子２０３…２１０に与えられ、停止信号は測定される時間の終了時に端子２０２に与えられる。開始信号は、遅延列素子２０３…２１０全体に伝播し、停止信号は遅延列素子３２１…３２７全体に伝播する。遅延素子３２１…３２７の遅延が遅延列素子２０３…２１０の遅延よりも少ないので、停止信号は最終的に開始信号に追い付く。停止信号の伝播が遅延素子３２７の出力に到達すると、メモリ素子２１１…２１８の出力がデコーダ２１９に与えられ、測定される期間を表す結果となる出力が端子２２０に与えられる。図３の遅延列は分解能ｔｕ−ｔｃを有する。
【００２８】
図２同様、当業者であれば、図３の遅延列は、本発明の範囲から逸脱することなく、より多数または少数の遅延列素子２０３…２１０とそれに関連するメモリ素子２１１…２１８および遅延素子３２１…３２７とで実装されてもよい。
【００２９】
次に、図４を参照し、時間デジタル変換器回路の例示の実装を説明する。図４の時間デジタル変換器は、２つの遅延列４２および４３を備える。遅延列４２および４３はどちらかが上述の図２の遅延列または図３の遅延列であってもよい。言うまでもなく、当業者であれば、本発明の範囲から逸脱することなく他の遅延列構造とすることができるとわかるだろう。
【００３０】
図４では、遅延列４２が端子１１に直接接続される一方、遅延列４３は遅延素子４０を介して端子１１に接続される。更に、遅延素子４０は、図２の遅延素子が遅延列４２および４３として用いられる場合、ｔｕ／２に等しい遅延を与え、遅延素子４０は図３の遅延列が遅延列４２およびに４３として用いられる場合、（ｔｕ−ｔｃ）／２を与える。
【００３１】
端子１２は、遅延列４２および４３のクロック入力４２ｂおよび４３ｂに直接接続される。遅延列４２および４３の出力は合成器４１で合成され、出力端子１９に与えられる。
【００３２】
次に、図５のフロー図を参照して図４の時間デジタル変換器の操作を説明する。図５のステップＳ１では、開始信号が端子１１に与えられ、これにより開始信号が遅延列４２および遅延素子４０に与えられる。遅延素子４０の遅延が経過すると、開始信号が遅延列４３にも与えられる。同様に、開始信号は同じ速さで遅延列４２および４３全体に伝播するが、開始信号は遅延列４３内で遅延素子４０の遅延で遅延またはオフセットされる。
【００３３】
図５のステップＳ２では、停止信号が端子１２に供給され、それにより遅延列４２および４３にも同時に与えられる。Ｓ３のように、図２および図３に関し上述したように各遅延列内の開始信号の位置が処理され、各遅延列４２および４３が対応する出力を合成器４１に与える。その後、合成器４１は遅延列４２および４３の出力をステップＳ４の時間デジタル変換器の全出力へと合成する。
【００３４】
次に、図６のタイミング図を説明する。図６は、図４および図５を参照して上述された処理のタイミング図である。図６では、遅延列４３がｔｕ／２後に開始信号６1を受信する一方、遅延列４２は遅延なく開始信号を受信する。開始信号６１が遅延列４２全体に伝播するので、各遅延素子ｂ１…ｂ８の出力はＬｏｗ状態からＨｉｇｈ状態へと移る。遅延素子４０により与えられた遅延ｔｕ／２後、開始信号６１ｂが遅延列４３全体に伝播し、各遅延列素子の出力ｂ９…ｂ１６をｌｏｗ状態からｈｉｇｈ状態へと移らせる。
【００３５】
所定の時間に、停止信号６０が停止端子１２に与えられる。停止信号６０は、遅延なく遅延列４２および４３へと直接与えられる。時間６５で、停止信号は、遅延列に遅延列素子ｂ１…ｂ１６各々の現在の値を「キャプチャ」させる。例えば、時間６５では、遅延列４２では、ｂ１…ｂ４がｈｉｇｈでｂ５…ｂ８がｌｏｗである一方、遅延列４３では、ｂ９…ｂ１１がｈｉｇｈでｂ１２…ｂ１６がｌｏｗである。よって、遅延列４２のキャプチャした列の値は「１１１１００００」または４であり、遅延列４３のキャプチャした値は「１１１０００００」または３である。演算時間の違いは、遅延素子４０により与えられた遅延で除算された値の和となる。
【００３６】
理解されるように、図６の遅延列４２、４３、開始信号６１、６１ｂ、および停止信号６０は一例であり、他の値や構成とすることができる。例えば、本発明の範囲から逸脱することなく、他のレベルおよび信号内での他の相対タイミングとすることができる。同様に、図６は正の論理で説明されており、大きい正の電圧が論理「ｈｉｇｈ」を表し、ゼロまたは小さな電圧は論理「ｌｏｗ」を表す。しかし、小さいまたはゼロの電圧が論理「ｈｉｇｈ」を意味し、正の電圧が論理「ｌｏｗ」を表す負の論理を用いることもできる。
【００３７】
次に、図７を参照し、実施形態に係るガンマ線検出システムを説明する。図７では、光電子倍増管１３５および１４０がライトガイド１３０全体に配置され、シンチレーション結晶アレイ１０５がライトガイド１３０の下に配置される。第２のシンチレーション結晶アレイ１２５がライトガイド１１５および光電子倍増管（ＰＭＴ：Photomultiplier  Tube）１９５および１１０とともにシンチレーション結晶１０５の反対に配置される。
【００３８】
図７では、被検体（不図示）からガンマ線が放出されると、ガンマ線は互いにおよそ１８０度反対の方向に進む。ガンマ線検出はシンチレーション結晶１００および１２０で同時に起こり、ガンマ線が所定の制限時間内にシンチレーション結晶１００および１２０で検出されるとシンチレーションイベントが決定される。これにより、ガンマ線タイミング検出システムは、シンチレーション結晶１１０および１２０で同時にガンマ線を検出する。しかし、簡潔にするため、シンチレーション結晶１００に関するガンマ線検出のみを説明する。しかし、当業者であれば、シンチレーション結晶１００についての説明がシンチレーション結晶１２０でのガンマ線検出に同等に適用されることがわかるだろう。
【００３９】
各光電子倍増管１１０、１３５、１４０および１９５は、それぞれ可変ゲイン増幅器、つまり、ＶＧＡ（Variable  Gain  Amplifier）１５０、１５２、１５４、および１５６に接続される。ＶＧＡ１５０、１５２、１５４、および１５６は、信号バッファとして機能し、例えば、ＰＭＴ製造工程の一部として起こる、または、ＰＭＴの劣化により起こるＰＭＴゲインの変化に対応するように取得システムを調整させる。ＶＧＡ１５０、１５２、１５４、および１５６各々からの信号出力は二つの独立した電子経路に分割される。
【００４０】
一つの電子経路がガンマ線の到達時間の測定に用いられる。この経路への信号は、通常、加算増幅器１８４または１８６内の同一検出部からの二つ以上の信号を加算することにより形成される。同一検出部からの複数の信号を加算することにより、タイミング試算のために信号対雑音比を改善し、必要となる電子部品の数を減らすことができる。加算後、信号は弁別器１８７または１８８へと通過する。通常調整可能な閾値を有する弁別器１８７または１８８は、加算後の信号が閾値設定を通過すると、正確に調整された電子パルスを生成する。弁別器の出力が時間デジタル変換器またはＴＤＣ１８９および１９０を始動させる。ＴＤＣ１８９または１９０は、システムクロック（不図示）に対する弁別器パルスの時間をコード化するデジタル出力を生成する。飛行時間ＰＥＴシステムでは、ＴＤＣ１８９または１９０は通常１５〜２５ｐｓの精度でタイムスタンプを生成する。
【００４１】
各ＰＭＴ１１０、１３５、１４０、および１９５は、各ＰＭＴ１１０、１３５、１４０、および１９５の信号の振幅の測定に用いられる独立した電子通路がある。この通路は、フィルター１６０、１６２、１６４、１６６およびアナログ・デジタル変換器、または、ＡＤＣ（Analog−to−Digital  Converter）１７６、１７７、１７８、１７９から構成される。通常、バンドパスフィルターであるフィルター１６０、１６２、１６４、または１６６は、測定の信号対雑音比を最適化するために用いられ、ＡＤＣ１７６、１７７、１７８、または１７９によるデジタル信号への変換前に、アンチエイリアス機能を行う。ＡＤＣ１７６、１７７、１７８、または１７９は、自走式で、１００ＭＨｚで可動とすることができ、例えば、その場合、中央演算処理部、つまりＣＰＵ（Central  Processing  Unit）、１７０がデジタル積分行う、または、ＡＤＣはピーク感知型としてもよい。ＡＤＣ出力およびＴＤＣ出力は、処理のため、ＣＰＵ１７０に与えられる。処理は、ＡＤＣ出力からのエネルギーおよび位置と、各イベントに対するＴＤＣ出力からの到達時間とを試算することを含み、また、エネルギー、位置、および時間の試算を向上させるために過去の校正に基づく多数の補正ステップの利用を処理に含めてもよい。
【００４２】
当業者であればわかるように、ＣＰＵ１７０は、ディスクリート論理ゲート、ＡＳＩＣ（Application  Specific  Integrated  Circuit）、ＦＰＧＡ（Field  Programmable  Gate  Array）、または他のＣＰＬＤ（Complex  Programmable  Logic  Device）として実装することができる。ＦＰＧＡやＣＰＬＤの実装は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、また他のハードウェア記述言語によりコード化されてもよく、このコードは、直接ＦＰＧＡやＣＰＬＤ内の電子メモリ、または、独立した電子メモリに記憶されてもよい。更に、電子メモリは、ＲＯＭ、ＥＰＥＯＭ、ＥＥＰＲＯＭ、またはＦＬＡＳＨメモリなどの不揮発性メモリであってもよい。電子メモリは、また、ダイナミックＲＡＭ、などの揮発性メモリであってもよく、マイクロコントローラやマイクロプロセッサなどのプロセッサを設けて電子メモリだけでなくＦＰＧＡまたはＣＰＬＤと電子メモリとの相互作用を制御してもよい。
【００４３】
代わりに、ＣＰＵ１７０は、上記した電子メモリおよび／またはハードディスクドライブ、ＣＤ（Compact  Disc）、ＤＶＤ（Digital  Versatile  Disc）、ＦＬＡＳＨドライブまたは他の公知のいずれかの記憶媒体にコンピュータ読み取り可能な一連の命令として実装されてもよい。更に、コンピュータ読み取り可能な命令は、実用用途、バックグラウンドデーモン、またはオペレーティングシステムのコンポーネントとして、または、それらの組み合わせとして与えられてもよく、米国のＩｎｔｅｌ社のＸｅｎｏｎ（登録商標）プロセッサや米国のＡＭＤ社のＯｐｔｅｒｏｎ（登録商標）プロセッサなどのプロセッサとマイクロソフト社のＶＩＳＴＡ（登録商標）、ＵＮＩＸ（登録商標）、Ｓｏｌａｒｉｓ（登録商標）、ＬＩＮＵＸ（登録商標）、Ａｐｐｌｅ社のＭＡＣ−ＯＳ（登録商標）および他の当業者に公知のオペレーティングシステムと合わせて実行する。
【００４４】
ＣＰＵ１７０により処理されると、処理信号は電子記憶部１８０に記憶および／または表示部１４５に表示される。当業者であればわかるように、電子記憶部１８０は、ハードディスクドライブ、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブ、ＦＬＡＳＨドライブ、ＲＡＭ、ＲＯＭ、または本技術分野で公知の他の記憶部であってもよい。表示部１４５はＬＣＤ（Liquid  Crystal  Display）ディスプレイ、ＣＲＴディスプレイ、プラズマディスプレイ、ＯＬＥＤ（Organic  light  Emitting  Diode）ディスプレイ、ＬＥＤ（Light  Emitting  Diode）ディスプレイまたは本技術分野で公知の他のディスプレイとして実装されてもよい。同様に、電子記憶部１８０および表示部１４５は単なる一例として説明されており、決して本発明の範囲を制限するものではない。
【００４５】
図７は、また、インターフェース１７５を含み、これを介してガンマ線検出システムは他の外部装置および／またはユーザーと接続する。例えば、インターフェース１７５は、ＵＳＢインターフェース、ＰＣＭＣＩＡ（Personal  Computer  Memory  Card  International  Association）インターフェース、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェース、または本技術分野で公知の他のインターフェースであってもよい。インターフェース１７５は、有線でも無線でもよく、キーボードおよび／またはマウスまたは他の本技術分野で公知のユーザーと接続するための他のヒューマンインターフェース装置を備えてもよい。
【００４６】
上記説明では、フロー図内のどんな処理、説明、またはブロックも、処理内の特定の論理機能またはステップを達成するための１以上の実行可能な命令を含むコードのモジュール、セグメント、または一部を示すものとして理解されるべきであり、実施形態の範囲内に代替的実施が含まれ、当業者に理解されるように、機能性に応じて、機能が上述の順番と異なる順番でほぼ同時にまたは反対の順番で実行されてもよい。
【００４７】
特定の実施形態を説明してきたが、これらの実施形態は例示を目的としたものにすぎず、発明の範囲を制限することを目的としていない。よって、ここで説明した新規の方法、装置、およびシステムが他の様々な形で具体化されてもよく、更に、本発明の主旨から逸脱せずに、ここに説明した方法、装置、およびシステムの形態に各種の削除や入れ替えや変更を行ってもよい。添付の請求項およびその均等物は、これらの形態や変形が本発明の範囲と主旨に当たるものとして対象となることを目的としている。
【符号の説明】
【００４８】
１３  遅延素子
１５、１６  遅延列
１８  合成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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