(57)【要約】【課題】容量素子を用いることなく、充放電電流を削減する。【解決手段】本発明の一形態に係る信号線駆動装置１００は、共通電源線１０２と、第１電位が供給される第１電源線との間の遮断と導通とを切り替える電源遮断スイッチ１０１と、共通電源線１０２と出力信号線ＳＥＬ０との間の遮断と導通とを切り替える第１電源スイッチ１３０と、共通電源線１０２と出力信号線ＳＥＬ１との間の遮断と導通とを切り替える第１電源スイッチ１３１と、制御回路１０３とを備える。制御回路１０３は、入力信号ＩＳＥＬ０が第１論理値から第２論理値に変更され、かつ、入力信号ＩＳＥＬ１が第２論理値から第１論理値に変更される場合に、電源遮断スイッチ１０１をオフ状態にするとともに、第１電源スイッチ１３０及び１３１を共にオン状態にし、その後、電源遮断スイッチ１０１、第１電源スイッチ１３１をオン状態にするとともに、第１電源スイッチ１３０をオフ状態にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の出力信号線に一対一で対応する複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第１電位又は第２電位に駆動する信号線駆動装置であって、
前記複数の入力信号及び前記複数の出力信号線の組みに一対一に対応して設けられ、前記入力信号が第１論理値の場合、当該入力信号に対応する前記出力信号線を前記第１電位に駆動し、前記入力信号が第２論理値の場合、当該入力信号に対応する前記出力信号線を前記第２電位に駆動する複数の信号線駆動回路と、
前記複数の信号線駆動回路に接続されている共通電源線と、
前記共通電源線と、前記第１電位が供給される第１電源線との間の遮断と導通とを切り替える電源遮断スイッチと、
前記電源遮断スイッチ及び前記複数の信号線駆動回路を制御する制御回路とを備え、
前記複数の信号線駆動回路の各々は、
前記共通電源線と、当該信号線駆動回路に対応する前記出力信号線との間の遮断と導通とを切り替える第１電源スイッチと、
当該信号線駆動回路に対応する前記出力信号線と、前記第２電位が供給される第２電源線との間の遮断と導通とを切り替える第２電源スイッチとを備え、
前記制御回路は、前記複数の入力信号のうちの少なくとも一つである第１入力信号が前記第１論理値から前記第２論理値に変更され、かつ、前記複数の入力信号のうちの少なくとも一つである第２入力信号が前記第２論理値から前記第１論理値に変更される場合に、
第１期間おいて、前記電源遮断スイッチをオフ状態にし、前記第１入力信号及び前記第２入力信号に対応する前記第１電源スイッチを共にオン状態にし、前記第１入力信号及び前記第２入力信号に対応する前記第２電源スイッチを共にオフ状態にし、
前記第１期間の後の第２期間において、前記電源遮断スイッチ、前記第２入力信号に対応する前記第１電源スイッチ、及び前記第１入力信号に対応する前記第２電源スイッチをオン状態にし、前記第１入力信号に対応する前記第１電源スイッチ及び前記第２入力信号に対応する前記第２電源スイッチをオフ状態にする
信号線駆動装置。
【請求項２】
前記制御回路は、前記第２期間において、前記複数の出力信号線のうち前記第１入力信号に対応する第１出力信号線の電位が、前記第１電位と前記第２電位との間の、予め定められた第３電位に達した時点で、前記第１出力信号線に対応する前記第１電源スイッチをオフ状態にする
請求項１記載の信号線駆動装置。
【請求項３】
前記第１電源スイッチは、単一のトランジスタである
請求項２記載の信号線駆動装置。
【請求項４】
前記第１電源スイッチは、並列に接続された第１スイッチと第２スイッチとを含み、
前記制御回路は、
前記入力信号が前記第１論理値の場合、当該入力信号に対応する前記第１スイッチをオン状態にし、前記入力信号が前記第２論理値の場合、当該入力信号に対応する前記第１スイッチをオフ状態にし、
前記出力信号線の電位が前記第３電位以上であるか否かに応じて、当該出力信号線に対応する前記第２スイッチのオン及びオフを制御する
請求項２記載の信号線駆動装置。
【請求項５】
前記電源遮断スイッチと前記第１電源スイッチとは、同一の極性のＭＯＳトランジスタであり、同一の拡散領域内に配置されている
請求項１〜４のいずれか１項に記載の信号線駆動装置。
【請求項６】
アドレス信号に応じて、複数の出力信号線を駆動するアドレスデコーダであって、
前記アドレス信号をデコードすることにより、前記複数の出力信号線に一対一で対応する複数の入力信号を生成するデコード回路と、
前記複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第１電位又は第２電位に駆動する、請求項１〜５のいずれか１項に記載の信号線駆動装置とを備える
アドレスデコーダ。
【請求項７】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルの行ごとに設けられた複数の第１信号線と、
前記複数のメモリセルの列ごとに設けられた複数の第２信号線と、
前記複数の第１信号線、及び前記複数の第２信号線の一方を、アドレス信号に応じて駆動する請求項６記載のアドレスデコーダとを備える
メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線駆動装置、アドレスデコーダ及びメモリに関し、特に、複数の出力信号線に一対一で対応する複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第１電位又は第２電位に駆動する信号線駆動装置に関するものである。
【背景技術】
【０００２】
各種電子機器の低消費電力化を目的に、それら機器に内蔵されるＬＳＩの低消費電力化の要求が高まってきている。また、機器の多機能化と取り扱うデータの増大とに伴い、ＬＳＩに内蔵されるメモリの記憶容量は増大してきている。それに伴い、メモリの消費電力は増大する傾向にある。そのため、メモリにおいても低消費電力化を図る技術が必要となってきている。
【０００３】
メモリの内部構造に着目してみると、アドレス信号に応じて、メモリのビット線、又はワード線を選択するアドレスデコーダは、必須でメモリに搭載される。
【０００４】
例えば、特許文献１に示されるように、アドレスデコーダは、入力側のプリデコーダと、メモリセルアレイ側のメインデコーダとを含む２段構成になっている。また、特許文献１に示されているように、半導体記憶装置の記憶容量の増大に伴いアドレス信号のビット数が増加する。これにより、プリデコーダとメインデコーダとの間の配線長が長くなる。プリデコーダとメインデコーダとの間の平均配線長が２倍となると配線容量も２倍になる。このような配線容量の増加は、配線駆動時の充放電電流を増加させる。その結果、ＬＳＩの消費電力が増大する。
【０００５】
特許文献１に記載の技術は、ＣＲ遅延に着目し、速度の改善を行うことで、メモリセル活性化時間の短縮を図っている。これにより、当該技術は、メモリセルにおける消費電力を低減している。
【０００６】
しかし、特許文献１の技術は、増加したプリデコーダとメインデコーダとの間の配線容量に対しては、消費電力削減の対策がされていない。よって、当該技術では、配線容量の充放電電流が配線容量に比例し増加するという問題がある。
【０００７】
これに対して、信号線の電荷を利用して予備昇圧を行うことにより、信号線の容量の充放電電流を低減する技術が特許文献２に記載されている。当該技術は、電荷保持手段、又は予備昇圧専用の接続トランジスタを設けることで予備昇圧を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１９５８８６号公報（図１４）
【特許文献２】特開平５−１０９２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に記載の電荷保持手段を用いる方法は、当該電荷保持手段として容量素子を形成する必要あるという課題がある。ここで、ある程度以上の容量を有する容量素子を形成するためには、通常のトランジスタに比べて大きな面積が必要になる。または、小面積で大容量の容量素子を形成するために、特別な製造プロセスを使用する必要がある。
【００１０】
また、特許文献２に記載の予備昇圧専用の接続トランジスタを用いる方法は、当該接続トランジスタの寄生容量がワード線に付加されることにより充放電電流が増加するという問題がある。
【００１１】
本発明は、このような問題に鑑み、容量素子を用いることなく、充放電電流を削減できる信号線駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一形態に係る信号線駆動装置は、複数の出力信号線に一対一で対応する複数の入力信号の各々に応じて、当該入力信号に対応する出力信号線を第１電位又は第２電位に駆動する信号線駆動装置であって、前記複数の入力信号及び前記複数の出力信号線の組みに一対一に対応して設けられ、前記入力信号が第１論理値の場合、当該入力信号に対応する前記出力信号線を前記第１電位に駆動し、前記入力信号が第２論理値の場合、当該入力信号に対応する前記出力信号線を前記第２電位に駆動する複数の信号線駆動回路と、前記複数の信号線駆動回路に接続されている共通電源線と、前記共通電源線と、前記第１電位が供給される第１電源線との間の遮断と導通とを切り替える電源遮断スイッチと、前記電源遮断スイッチ及び前記複数の信号線駆動回路を制御する制御回路とを備え、前記複数の信号線駆動回路の各々は、前記共通電源線と、当該信号線駆動回路に対応する前記出力信号線との間の遮断と導通とを切り替える第１電源スイッチと、当該信号線駆動回路に対応する前記出力信号線と、前記第２電位が供給される第２電源線との間の遮断と導通とを切り替える第２電源スイッチとを備え、前記制御回路は、前記複数の入力信号のうちの少なくとも一つである第１入力信号が前記第１論理値から前記第２論理値に変更され、かつ、前記複数の入力信号のうちの少なくとも一つである第２入力信号が前記第２論理値から前記第１論理値に変更される場合に、第１期間おいて、前記電源遮断スイッチをオフ状態にし、前記第１入力信号及び前記第２入力信号に対応する前記第１電源スイッチを共にオン状態にし、前記第１入力信号及び前記第２入力信号に対応する前記第２電源スイッチを共にオフ状態にし、前記第１期間の後の第２期間において、前記電源遮断スイッチ、前記第２入力信号に対応する前記第１電源スイッチ、及び前記第１入力信号に対応する前記第２電源スイッチをオン状態にし、前記第１入力信号に対応する前記第１電源スイッチ及び前記第２入力信号に対応する前記第２電源スイッチをオフ状態にする。
【００１３】
この構成によれば、本発明の一形態に係る信号線駆動装置は、容量素子を用いることなく、出力信号線の電荷をリサイクルすることができるので充放電電流を削減できる。
【００１４】
また、前記制御回路は、前記第２期間において、前記複数の出力信号線のうち前記第１入力信号に対応する第１出力信号線の電位が、前記第１電位と前記第２電位との間の、予め定められた第３電位に達した時点で、前記第１出力信号線に対応する前記第１電源スイッチをオフ状態にしてもよい。
【００１５】
この構成によれば、本発明の一形態に係る信号線駆動装置は、出力信号線の電位に応じて、第１電源スイッチのオン及びオフを制御することにより、制御回路の複雑化を低減できる。
【００１６】
また、前記第１電源スイッチは、単一のトランジスタであってもよい。
【００１７】
この構成によれば、本発明の一形態に係る信号線駆動装置は、一般的な構成から、出力信号線を駆動するためのトランジスタを追加することなく、電荷のリサイクル動作を実現できる。
【００１８】
また、前記第１電源スイッチは、並列に接続された第１スイッチと第２スイッチとを含み、前記制御回路は、前記入力信号が前記第１論理値の場合、当該入力信号に対応する前記第１スイッチをオン状態にし、前記入力信号が前記第２論理値の場合、当該入力信号に対応する前記第１スイッチをオフ状態にし、前記出力信号線の電位が前記第３電位以上であるか否かに応じて、当該出力信号線に対応する前記第２スイッチのオン及びオフを制御してもよい。
【００１９】
また、前記電源遮断スイッチと前記第１電源スイッチとは、同一の極性のＭＯＳトランジスタであり、同一の拡散領域内に配置されていてもよい。
【００２０】
この構成によれば、本発明の一形態に係る信号線駆動装置は、トランジスタを同一拡散領域に配置することで、当該トランジスタを個別の拡散領域に配置した場合に比べてレイアウト面積を縮小できる。
【００２１】
なお、本発明は、このような信号線駆動装置として実現できるだけでなく、信号線駆動装置に含まれる特徴的な手段をステップとする信号線駆動方法として実現できる。
【００２２】
さらに、本発明は、このような信号線駆動装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような信号線駆動装置を備えるアドレスデコーダとして実現したり、このようなアドレスデコーダを備えるメモリとして実現したりできる。
【発明の効果】
【００２３】
以上のように本発明は、容量素子を用いることなく、充放電電流を削減できる信号線駆動装置を提供できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るアドレスデコーダのブロック図である。
【図２】本発明の実施の形態１に係る信号線駆動装置の回路図である。
【図３】本発明の実施の形態１に係る制御回路の回路図である。
【図４】本発明の実施の形態１に係る信号線駆動装置のタイミングチャートである。
【図５】本発明の実施の形態１に係る信号線駆動装置の動作を示す図である。
【図６】本発明の実施の形態１に係る信号線駆動装置の動作を示す図である。
【図７】本発明の実施の形態１に係る信号線駆動装置の動作を示す図である。
【図８】本発明の実施の形態１に係る信号線駆動装置の動作を示す図である。
【図９】本発明の実施の形態１に係るデコード回路の回路図である。
【図１０】本発明の実施の形態１係る電源遮断スイッチ及び第１電源スイッチのレイアウト配置を示す図である。
【図１１】本発明の実施の形態２に係る信号線駆動装置の回路図である。
【図１２】本発明の実施の形態３に係る信号線駆動装置の回路図である。
【図１３】本発明の実施の形態３に係る信号線駆動装置のタイミングチャートである。
【図１４】本発明の実施の形態４に係るメモリのブロック図である。
【図１５】本発明の実施の形態４に係る半導体装置のブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２６】
（実施の形態１）
本発明の実施の形態１に係る信号線駆動装置は、共通電源線と、電源電圧が供給される電源線との間の遮断と導通とを切り替える電源遮断スイッチとを備える。そして、当該信号線駆動装置は、出力信号線の電位を切り替える場合に、当該電源遮断スイッチをオフしたうえで、当該共通電源線を介して、電荷をリサイクルする。
【００２７】
これにより、本発明の実施の形態１に係る信号線駆動装置は、容量素子を用いることなく、充放電電流を削減できる。
【００２８】
まず、本発明の実施の形態１に係る信号線駆動装置１００を備えるアドレスデコーダ５０の構成を説明する。
【００２９】
図１は、本発明の実施の形態１に係るアドレスデコーダ５０のブロック図である。このアドレスデコーダ５０は、アドレス信号ＡＤ０及びＡＤ１に応じて、複数の出力信号線ＳＥＬ０〜ＳＥＬ３を駆動する。また、アドレスデコーダ５０は、デコード回路６０と、信号線駆動装置１００とを備える。
【００３０】
デコード回路６０は、アドレス信号ＡＤ０及びＡＤ１をデコードすることにより、複数の出力信号線ＳＥＬ０〜ＳＥＬ３に一対一で対応する複数の入力信号ＩＳＥＬ０〜ＩＳＥＬ３を生成する。
【００３１】
信号線駆動装置１００は、複数の入力信号ＩＳＥＬ０の各々に応じて、当該入力信号に対応する出力信号線を電源電圧（以下、ＶＤＤ）又は接地電位（以下、ＧＮＤ）に駆動する。
【００３２】
なお、以下は、簡単化のため、アドレス信号が２ビットの場合を例に説明するが、アドレス信号が１ビット又は３ビット以上の場合にも本発明は適用できる。言い換えると、入力信号及び出力信号線の各々は２以上であればよい。また、以下では、信号線駆動装置１００が、出力信号線ＳＥＬ０〜ＳＥＬ３をＶＤＤ又はＧＮＤに駆動する例を述べるが、信号線駆動装置１００は、異なる二つの電位に出力信号線ＳＥＬ０〜ＳＥＬ３を駆動すればよい。
【００３３】
以下、信号線駆動装置１００の構成を説明する。
【００３４】
図２は、本発明の実施の形態１に係る信号線駆動装置１００の回路図である。この信号線駆動装置１００は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３に応じて、出力信号線ＳＥＬ０〜ＳＥＬ３をＶＤＤ又はＧＮＤに駆動する。
【００３５】
この信号線駆動装置１００は、４つの信号線駆動回路１２０〜１２３と、電源遮断スイッチ１０１と、共通電源線１０２と、制御回路１０３とを備える。
【００３６】
電源遮断スイッチ１０１は、ＶＤＤが供給されている電源電圧線と、共通電源線１０２との間の遮断（オフ）と導通（オン）とを切り替える。
【００３７】
信号線駆動回路１２０は、入力信号ＩＳＥＬ０がハイレベルの場合、出力信号線ＳＥＬ０をＶＤＤに駆動し、入力信号ＩＳＥＬ０がローレベルの場合、出力信号線ＳＥＬ０をＧＮＤに駆動する。同様に、信号線駆動回路１２１〜１２３の各々は、入力信号ＩＳＥＬ１〜ＩＳＥＬ３がハイレベルの場合、出力信号線ＳＥＬ１〜ＳＥＬ３をＶＤＤに駆動し、入力信号ＩＳＥＬ１〜ＩＳＥＬ３がローレベルの場合、出力信号線ＳＥＬ１〜ＳＥＬ３をＧＮＤに駆動する。
【００３８】
信号線駆動回路１２０は、第１電源スイッチ１３０と、第２電源スイッチ１４０とを備える。同様に、信号線駆動回路１２１〜１２３の各々は、第１電源スイッチ１３１〜１３３と、第２電源スイッチ１４１〜１４３とを備える。
【００３９】
第１電源スイッチ１３０は、共通電源線１０２と出力信号線ＳＥＬ０との間の遮断と導通とを切り替える。同様に、第１電源スイッチ１３１〜１３３は、共通電源線１０２と出力信号線ＳＥＬ１〜ＳＥＬ３との間の遮断と導通とを切り替える。
【００４０】
第２電源スイッチ１４０は、出力信号線ＳＥＬ０と、ＧＮＤが供給される接地電位線との間の遮断と導通とを切り替える。同様に、第２電源スイッチ１４１〜１４３は、出力信号線ＳＥＬ１〜ＳＥＬ３と、接地電位線との間の遮断と導通とを切り替える。
【００４１】
例えば、図２に示すように、電源遮断スイッチ１０１及び第１電源スイッチ１３０〜１３３は、ＰＭＯＳ型トランジスタである。また、第２電源スイッチ１４０〜１４３はＮＭＯＳ型トランジスタである。
【００４２】
制御回路１０３は、電源遮断スイッチ１０１及び信号線駆動回路１２０〜１２３を制御する。具体的には、制御回路１０３は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３及びクロック信号ＣＬＫ０を用いて、制御信号ＶＤＣ、ＶＮ０〜ＶＮ３及びＶＰ０〜ＶＰ３を生成する。制御信号ＶＤＣ、ＶＰ０〜ＶＰ３及びＶＮ０〜ＶＮ３はそれぞれ、電源遮断スイッチ１０１、第１電源スイッチ１３０〜１３３及び第２電源スイッチ１４０〜１４３のオン及びオフを制御するための信号である。
【００４３】
また、制御回路１０３は、複数の入力信号ＩＳＥＬ０〜ＩＳＥＬ３のうちの第１入力信号が第１論理値から第２論理値に変更され、かつ、第２入力信号が第２論理値から第１論理値に変更される場合に、以下の制御を行なう。
【００４４】
まず、制御回路１０３は、電源遮断スイッチ１０１をオフ状態にするとともに、第１入力信号及び第２入力信号に対応する第１電源スイッチを共にオン状態にする。その後、制御回路１０３は、電源遮断スイッチ１０１、及び第２入力信号に対応する第１電源スイッチをオン状態にするとともに、第１入力信号に対応する第１電源スイッチをオフ状態にする。
【００４５】
図３は、制御回路１０３の回路例を示す図である。例えば、図３に示す制御回路１０３を用いることで、以下に示す制御を実現できる。
【００４６】
以下、信号線駆動装置１００の動作を説明する。
【００４７】
図４は、信号線駆動装置１００のタイミングチャートである。図４の横軸は時間、縦軸は電圧である。
【００４８】
また、以下では、入力信号ＩＳＥＬ０〜ＩＳＥＬ３は、当該４つの入力信号のうち一つがハイレベルとなり、他の３つがローレベルとなる信号であるとする。言い換えると、入力信号ＩＳＥＬ０〜ＩＳＥＬ３により４つの出力信号線ＳＥＬ０〜ＳＥＬ３のうち一つが選択され、選択された出力信号線がＶＤＤに、それ以外がＧＮＤに駆動される。また、図４は、ハイレベルの信号が入力信号ＩＳＥＬ０からＩＳＥＬ２への遷移する時のタイミングチャートである。つまり、入力信号ＩＳＥＬ０がハイレベルからローレベルへ遷移するとともに、入力信号ＩＳＥＬ２がローレベルからハイレベルへ遷移している。
【００４９】
まず、時刻Ｔ１より前の期間では、制御回路１０３は、電源遮断スイッチ１０１をオン状態にするとともに、入力信号ＩＳＥＬ０〜ＩＳＥＬ３の論理値に応じて第１電源スイッチ１３０〜１３３及び第２電源スイッチ１４０〜１４３を制御する。ここでは、ＩＳＥＬ０がハイレベルであり、ＩＳＥＬ１〜３がローレベルなので、制御回路１０３は、第１電源スイッチ１３０及び第２電源スイッチ１４１〜１４３をオン状態にするとともに、第２電源スイッチ１４０及び第１電源スイッチ１３１〜１３３をオフ状態にする。これにより、図５に示すように、出力信号線ＳＥＬ０がＶＤＤに駆動され、出力信号線ＳＥＬ１〜ＳＥＬ３がＧＮＤに駆動される。なお、図５〜図８では、簡単化のため、電源遮断スイッチ１０１、信号線駆動回路１２０及び１２２を図示している。
【００５０】
次に、時刻Ｔ１において、制御回路１０３は、制御信号ＶＤＣをハイレベルにする。これにより、電源遮断スイッチ１０１は遮断状態となる。また、同時に、第２電源スイッチ１４１〜１４３がオフされる。
【００５１】
次に、時刻Ｔ２において、入力信号ＩＳＥＬ２がローレベルからハイレベルに変化するとともに、入力信号ＩＳＥＬ０がハイレベルからローレベルに変化する。このタイミングで制御回路１０３は、第１電源スイッチ１３２をオン状態にする。これにより、図６に示すように、電源遮断スイッチ１０１がオフするとともに、第１電源スイッチ１３０及び１３２が共にオンした状態となる。よって、出力信号線ＳＥＬ０と出力信号線ＳＥＬ２とは共通電源線１０２を通じて導通状態となる。これにより、出力信号線ＳＥＬ０にチャージされていた電荷が出力信号線ＳＥＬ２に流れ込むことにより、出力信号線ＳＥＬ２の電位がＧＮＤからから上昇するとともに、出力信号線ＳＥＬ０の電位がＶＤＤから低下する。
【００５２】
次に、時刻Ｔ３において、出力信号線ＳＥＬ０の電位が予め定められた電位（第３電位）に達する。これにより、図７に示すように、制御回路１０３は、第１電源スイッチ１３０をオフ状態にする。
【００５３】
次に、時刻Ｔ４において、制御回路１０３は、電源遮断スイッチ１０１をオン状態にするとともに、入力信号ＩＳＥＬ０〜ＩＳＥＬ３の論理値に応じて第１電源スイッチ１３０〜１３３及び第２電源スイッチ１４０〜１４３を制御する。ここでは、ＩＳＥＬ２がハイレベルであり、ＩＳＥＬ０、１及び３がローレベルなので、制御回路１０３は、第１電源スイッチ１３２と、第２電源スイッチ１４０、１４１及び１４３をオン状態にするとともに、第２電源スイッチ１４２と、第１電源スイッチ１３０、１３１及び１３３をオフ状態にする。これにより、図８に示すように、出力信号線ＳＥＬ２がＶＤＤに駆動され、出力信号線ＳＥＬ０、ＳＥＬ１及びＳＥＬ３がＧＮＤに駆動される。つまり、時刻Ｔ４の直前において、中間電位となっていた出力信号線ＳＥＬ２がＶＤＤに駆動され、中間電位となっていた出力信号線ＳＥＬ０がＧＮＤに駆動される。
【００５４】
以上のように、本発明の実施の形態１に係る信号線駆動装置１００では、新たに選択された出力信号線ＳＥＬ２に対しては、中間電位からＶＤＤまで駆動すればよい。よって、当該信号線駆動装置１００は、ＧＮＤからＶＤＤまで駆動する場合に比べて、消費電力を低減できる。
【００５５】
このように、信号線駆動装置１００は、出力信号線ＳＥＬ０の電荷を出力信号線ＳＥＬ２へリサイクルできる。また、信号線駆動装置１００は、容量素子を用いることなく、充放電電流を削減できる。
【００５６】
さらに、信号線駆動装置１００は、従来から用いられている電源線を共通電源線１０２として用いることができるので、回路面積の増加を抑制できるとともに、出力信号線ＳＥＬ０〜ＳＥＬ３に対する寄生容量の増加を最小限に抑えることができる。このように、信号線駆動装置１００は、回路面積の増加の抑制によるコスト削減をしつつ、効率的な消費電力削減を実現できる。また、当該信号線駆動装置１００は、電荷のリサイクルによりピーク電流を抑制できるのでＬＳＩの電源ノイズを低減できる。
【００５７】
さらに、信号線駆動装置１００は、出力信号線ＳＥＬ０〜ＳＥＬ３の電位に応じて、第１電源スイッチ１３０〜１３３のオン及びオフを制御する。これにより、制御回路１０３の複雑化を低減できる。
【００５８】
なお、図３に示す制御回路１０３の構成及び図４に示すタイミングチャートは一例であり、図示した構成及び制御以外で、同様の効果を実現できる場合も本発明に含まれる。
【００５９】
例えば、図４では、制御信号ＶＤＣ及びＮＣＬＫのハイレベルの区間とローレベルの区間との長さは等しいが、これらの区間の長さは異なってもよい。
【００６０】
また、時刻Ｔ１において、電源遮断スイッチ１０１と、第２電源スイッチ１４１〜１４３を同時にオフしているが、これらのスイッチは、異なるタイミングで切り替わってもよい。同様に、時刻Ｔ４において、電源遮断スイッチ１０１と、第２電源スイッチ１４０、１４１及び１４３とは同時にオンしているが、これらのスイッチは、異なるタイミングで切り替わってもよい。
【００６１】
また、上記説明では、制御回路１０３は、出力信号線ＳＥＬ０の電位に応じて第１電源スイッチ１３０をオフしているが、これ以外の制御方法を用いてもよい。例えば、制御回路１０３は、入力信号ＩＳＥＬ０が変化してから予め定められた時間分後の時刻、又は、電源遮断スイッチ１０１がオンする時刻（時刻Ｔ４）から予め定められた時間分前の時刻で第１電源スイッチ１３０をオフしてもよい。
【００６２】
以下、デコード回路６０の構成を説明する。
【００６３】
図９は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３を生成するデコード回路６０の回路図である。このデコード回路６０は、アドレス信号ＡＤ０及びＡＤ１に応じて、４つの信号のうち、一つがハイレベル、それ以外がローレベルになる入力信号ＩＳＥＬ０〜ＩＳＥＬ３を生成する。また、デコード回路６０は、クロック信号ＣＬＫ１に同期して動作する。
【００６４】
図１０は、電源遮断スイッチ１０１及び第１電源スイッチ１３０〜１３３がＰＭＯＳ型トランジスタである場合の半導体レイアウトの一例を示す図である。
【００６５】
図１０に示すように、例えば、電源遮断スイッチ１０１及び第１電源スイッチ１３０〜１３３は、同一サイズのＰＭＯＳ型トランジスタである。また、電源遮断スイッチ１０１及び第１電源スイッチ１３０〜１３３は、同一の拡散領域１８０に配置される。これにより、これらのトランジスタを、個別の拡散領域に配置した場合に比べてレイアウト面積を縮小できる。
【００６６】
なお、電源遮断スイッチ１０１と、第１電源スイッチ１３０〜１３３とは異なるサイズでもよい。
【００６７】
また、拡散領域１８０とは、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の絶縁領域により、他の領域と電気的に分離された一つの不純物拡散領域であり、例えば、一つのＮウェルである。
【００６８】
（実施の形態２）
本発明の実施の形態２では、上述した信号線駆動装置１００を、負論理回路に適用した例を説明する。
【００６９】
図１１は、本発明の実施の形態２に係る信号線駆動装置２００の回路図である。実施の形態２では、実施の形態１とは異なり、入力信号ＩＳＥＬ０〜ＩＳＥＬ３のうち一つのみがローレベルであり、それ以外がハイレベルである場合に適した回路である。
【００７０】
この信号線駆動装置２００は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３に応じて、出力信号線ＳＥＬ０〜ＳＥＬ３をＶＤＤ又はＧＮＤに駆動する。また、以下では、信号線駆動装置１００が４つの信号線（出力信号線ＳＥＬ０〜ＳＥＬ３）を駆動する例を説明するが、信号線駆動装置１００は２以上の信号線を駆動すればよい。
【００７１】
この信号線駆動装置２００は、４つの信号線駆動回路２２０〜２２３と、電源遮断スイッチ２０１と、共通電源線２０２と、制御回路２０３とを備える。
【００７２】
電源遮断スイッチ２０１は、ＧＮＤが供給されている接地電位線と、共通電源線２０２との間の遮断と導通とを切り替える。
【００７３】
信号線駆動回路２２０は、入力信号ＩＳＥＬ０がハイレベルの場合、出力信号線ＳＥＬ０をＶＤＤに駆動し、入力信号ＩＳＥＬ０がローレベルの場合、出力信号線ＳＥＬ０をＧＮＤに駆動する。同様に、信号線駆動回路２２１〜２２３の各々は、入力信号ＩＳＥＬ１〜ＩＳＥＬ３がハイレベルの場合、出力信号線ＳＥＬ１〜ＳＥＬ３をＶＤＤに駆動し、入力信号ＩＳＥＬ１〜ＩＳＥＬ３がローレベルの場合、出力信号線ＳＥＬ１〜ＳＥＬ３をＧＮＤに駆動する。
【００７４】
信号線駆動回路２２０は、第１電源スイッチ２４０と、第２電源スイッチ２３０とを備える。同様に、信号線駆動回路２２１〜２２３の各々は、第１電源スイッチ２４１〜２４３と、第２電源スイッチ２３１〜２３３とを備える。
【００７５】
第１電源スイッチ２４０は、共通電源線２０２と出力信号線ＳＥＬ０との間の遮断と導通とを切り替える。同様に、第１電源スイッチ２４１〜２４３は、共通電源線２０２と出力信号線ＳＥＬ１〜ＳＥＬ３との間の遮断と導通とを切り替える。
【００７６】
第２電源スイッチ２３０は、出力信号線ＳＥＬ０と、ＶＤＤが供給される電源電圧線との間の遮断と導通とを切り替える。同様に、第２電源スイッチ２３１〜２３３は、出力信号線ＳＥＬ１〜ＳＥＬ３と、電源電圧線との間の遮断と導通とを切り替える。
【００７７】
例えば、図１１に示すように、電源遮断スイッチ２０１及び第１電源スイッチ２４０〜２４３は、ＮＭＯＳ型トランジスタである。また、第２電源スイッチ２３０〜２３３はＰＭＯＳ型トランジスタである。
【００７８】
制御回路２０３は、電源遮断スイッチ２０１及び信号線駆動回路２２０〜２２３を制御する。具体的には、制御回路２０３は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３及びクロック信号ＣＬＫ０を用いて、制御信号ＶＤＣ、ＶＮ０〜ＶＮ３及びＶＰ０〜ＶＰ３を生成する。制御信号ＶＤＣ、ＶＮ０〜ＶＮ３及びＶＰ０〜ＶＰ３はそれぞれ、電源遮断スイッチ２０１、第１電源スイッチ２４０〜２４３及び第２電源スイッチ２３０〜２３３のオン及びオフを制御するための信号である。
【００７９】
また、制御回路２０３は、複数の入力信号ＩＳＥＬ０〜ＩＳＥＬ３のうちの第１入力信号が第１論理値から第２論理値に変更され、かつ、第２入力信号が第２論理値から第１論理値に変更される場合に、以下の制御を行なう。
【００８０】
まず、制御回路２０３は、電源遮断スイッチ２０１をオフ状態にするとともに、第１入力信号及び第２入力信号に対応する第１電源スイッチを共にオン状態にする。その後、制御回路２０３は、電源遮断スイッチ２０１、及び第２入力信号に対応する第１電源スイッチをオン状態にするとともに、第１入力信号に対応する第１電源スイッチをオフ状態にする。
【００８１】
なお、信号線駆動装置２００の具体的な動作は、上述した信号線駆動装置１００の動作から容易に導き出せるため、ここでは詳細な説明を省略する。
【００８２】
このように、本発明の実施の形態２に係る信号線駆動装置２００は、上述した信号線駆動装置１００と同様の効果を実現できる。
【００８３】
（実施の形態３）
本発明の実施の形態３では、上述した実施の形態１に係る信号線駆動装置１００の変形例について説明する。なお、以下では、実施の形態１との相違点を主に説明し、重複する説明は省略する。
【００８４】
図１２は、本発明の実施の形態３に係る信号線駆動装置３００の回路図である。図１２に示す信号線駆動装置３００は、図３に示す信号線駆動装置１００に対して、第１電源スイッチ１３０〜１３３の代わりに、第１電源スイッチ３３０〜３３３（第１スイッチ）及び第１電源スイッチ３５０〜３５３（第２スイッチ）を備える。また、当該信号線駆動装置３００は、制御回路１０３の代わりに制御回路３０３を備える。
【００８５】
第１電源スイッチ３３０と３５０とは、共通電源線１０２と出力信号線ＳＥＬ０との間に並列に接続されている。第１電源スイッチ３３０及び３５０は、共通電源線１０２と出力信号線ＳＥＬ０との間の遮断と導通とを切り替える。同様に、第１電源スイッチ３３１と３５１との組、第１電源スイッチ３３２と３５２との組、及び第１電源スイッチ３３３と３５３との組は、共通電源線１０２と出力信号線ＳＥＬ１〜ＳＥＬ３との間に並列に接続されている。
【００８６】
制御回路３０３は、電源遮断スイッチ１０１及び信号線駆動回路３２０〜３２３を制御する。具体的には、制御回路３０３は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３及びクロック信号ＣＬＫ０を用いて、制御信号ＶＤＣ、ＶＮ０〜ＶＮ３、ＶＰ０Ａ〜ＶＰ３Ａ及びＶＰ０Ｂ〜ＶＰ３Ｂを生成する。また、制御回路３０３は、出力信号線ＳＥＬ０〜ＳＥＬ３の電位に応じて制御信号ＶＰ０Ｂ〜ＶＰ３Ｂを生成する。制御信号ＶＤＣ、ＶＰ０Ａ〜ＶＰ３Ａ、ＶＰ０Ｂ〜ＶＰ３Ｂ及びＶＮ０〜ＶＮ３はそれぞれ、電源遮断スイッチ１０１、第１電源スイッチ３３０〜３３３、第１電源スイッチ３５０〜３５３及び第２電源スイッチ１４０〜１４３のオン及びオフを制御するための信号である。
【００８７】
具体的には、制御回路３０３は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３がハイレベルの場合、当該入力信号ＩＳＥＬ０〜ＩＳＥＬ３に対応する第１電源スイッチ３３０〜３３３をオン状態にする。また、制御回路３０３は、入力信号ＩＳＥＬ０〜ＩＳＥＬ３がローレベルの場合、当該入力信号ＩＳＥＬ０〜ＩＳＥＬ３に対応する第１電源スイッチ３３０〜３３３をオフ状態にする。
【００８８】
また、制御回路３０３は、出力信号線ＳＥＬ０〜ＳＥＬ３の電位が予め定められた第３電位以上であるか否かに応じて、当該出力信号線ＳＥＬ０〜ＳＥＬ３に対応する第１電源スイッチ３５０〜３５３のオン及びオフを制御する。具体的には、制御回路３０３は、出力信号線ＳＥＬ０〜ＳＥＬ３の電位が上記第３電位以上の場合、当該出力信号線ＳＥＬ０〜ＳＥＬ３に対応する第１電源スイッチ３５０〜３５３をオン状態にする。制御回路３０３は、出力信号線ＳＥＬ０〜ＳＥＬ３の電位が上記第３電位未満の場合、当該出力信号線ＳＥＬ０〜ＳＥＬ３に対応する第１電源スイッチ３５０〜３５３をオフ状態にする。
【００８９】
以下の信号線駆動装置３００の動作を説明する。
【００９０】
図１３は、信号線駆動装置３００のタイミングチャートである。なお、入力信号ＩＳＥＬ０〜ＩＳＥＬ３は、図４と同様である。また、入力信号ＩＳＥＬ３、出力信号線ＳＥＬ３の電位、制御信号ＶＰ３Ａ、ＶＰ３Ｂ及びＶＮ３は、入力信号ＩＳＥＬ１、出力信号線ＳＥＬ１の電位、制御信号ＶＰ１Ａ、ＶＰ１Ｂ及びＶＮ１と同様なので図１３には図示していない。
【００９１】
また、第１電源スイッチ３３０〜３３３及び３５０〜３５３の動作以外は実施の形態１と同様である。
【００９２】
まず、時刻Ｔ１より前の期間では、制御回路３０３は、電源遮断スイッチ１０１をオン状態にするとともに、入力信号ＩＳＥＬ０〜ＩＳＥＬ３の論理値に応じて第１電源スイッチ３３０〜３３３及び第２電源スイッチ１４０〜１４３を制御する。ここでは、ＩＳＥＬ０がハイレベルであり、ＩＳＥＬ１〜３がローレベルなので、制御回路３０３は、第１電源スイッチ３３０及び第２電源スイッチ１４１〜１４３をオン状態にするとともに、第２電源スイッチ１４０及び第１電源スイッチ３３１〜３３３をオフ状態にする。これにより、出力信号線ＳＥＬ０がＶＤＤに駆動され、出力信号線ＳＥＬ１〜ＳＥＬ３がＧＮＤに駆動される。また、出力信号線ＳＥＬ０がＶＤＤに駆動されることで、第１電源スイッチ３５０はオンする。また、出力信号線ＳＥＬ１〜３がＧＮＤに駆動されているため、第１電源スイッチ３５１〜３５３はオフしている。
【００９３】
次に、時刻Ｔ１において、制御回路３０３は、制御信号ＶＤＣをハイレベルにする。これにより、電源遮断スイッチ１０１は遮断状態となる。また、同時に、第２電源スイッチ１４１〜１４３がオフされる。
【００９４】
次に、時刻Ｔ２において、入力信号ＩＳＥＬ２がローレベルからハイレベルに変化するとともに、入力信号ＩＳＥＬ０がハイレベルからローレベルに変化する。このタイミングで制御回路３０３は、第１電源スイッチ３３０をオフ状態にするとともに、第１電源スイッチ３３２をオン状態にする。ここで、第１電源スイッチ３３０はオフされるが、出力信号線ＳＥＬ２の電位が予め定められた電位（第３電位）以上の状態では、第１電源スイッチ３５０がオンしている。つまり、電源遮断スイッチ１０１がオフするとともに、第１電源スイッチ３５０及び３３２が共にオンした状態となる。よって、出力信号線ＳＥＬ０と出力信号線ＳＥＬ２とは共通電源線１０２を通じて導通状態となる。これにより、出力信号線ＳＥＬ０にチャージされていた電荷が出力信号線ＳＥＬ２に流れ込むことにより、出力信号線ＳＥＬ２の電位がＧＮＤからから上昇するとともに、出力信号線ＳＥＬ０の電位がＶＤＤから低下する。
【００９５】
次に、時刻Ｔ３において、出力信号線ＳＥＬ０の電位が予め定められた電位（第３電位）に達する。これにより、制御回路３０３は、第１電源スイッチ３５０をオフ状態にする。
【００９６】
次に、時刻Ｔ４において、制御回路３０３は、電源遮断スイッチ１０１をオン状態にするとともに、入力信号ＩＳＥＬ０〜ＩＳＥＬ３の論理値に応じて第１電源スイッチ３３０〜３３３及び第２電源スイッチ１４０〜１４３を制御する。ここでは、ＩＳＥＬ２がハイレベルであり、ＩＳＥＬ０、１及び３がローレベルなので、制御回路３０３は、第１電源スイッチ３３２と、第２電源スイッチ１４０、１４１及び１４３をオン状態にするとともに、第２電源スイッチ１４２と、第１電源スイッチ３３０、３３１及び３３３をオフ状態にする。これにより、出力信号線ＳＥＬ２がＶＤＤに駆動され、出力信号線ＳＥＬ０、ＳＥＬ１及びＳＥＬ３がＧＮＤに駆動される。つまり、時刻Ｔ４の直前において、中間電位となっていた出力信号線ＳＥＬ２がＶＤＤに駆動され、中間電位となっていた出力信号線ＳＥＬ０がＧＮＤに駆動される。
【００９７】
以上のように、本発明の実施の形態３に係る信号線駆動装置３００は、上述した信号線駆動装置１００と同様の効果を実現できる。
【００９８】
なお、図３に示す信号線駆動装置１００と、図１２に示す信号線駆動装置３００とを比較した場合、信号線駆動装置１００では、第１電源スイッチ１３０〜１３３の各々が、単一のトランジスタで構成される。よって、信号線駆動装置１００は、一般的な駆動回路の構成に対して、出力信号線を駆動するためのトランジスタを追加することなく、電荷のリサイクル動作を実現できる。これにより、信号線駆動装置１００は、出力信号線の寄生容量の増加を抑制できるので、より好ましい。
【００９９】
（実施の形態４）
本発明の実施の形態４では、上述した信号線駆動装置１００を備えるメモリについて説明する。
【０１００】
図１４は、本発明の実施の形態４に係るメモリ５００のブロック図である。
【０１０１】
図１４に示すメモリ５００は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。このメモリ５００は、ロウアドレス５２０及びカラムアドレス５２１で指定されるアドレスに格納されているデータを読み出しデータ５２２として出力する。また、メモリ５００は、書き込みデータ５２３を、ロウアドレス５２０及びカラムアドレス５２１で指定されるアドレスに格納する。
【０１０２】
メモリ５００は、ロウデコーダ５０１と、メモリセルアレイ５０２と、カラムデコーダ５０３と、読み出し回路５０４と、書き込み回路５０５とを備える。
【０１０３】
メモリセルアレイ５０２は、行列状に配置された複数のメモリセル５１０と、行ごとに設けられた複数のワード線５１１と、列毎に設けられた複数のビット線５１２とを備える。
【０１０４】
ロウデコーダ５０１は、例えば、上述した実施の形態１に係るアドレスデコーダ５０である。なお、ロウデコーダ５０１は、実施の形態２又は３に係る信号線駆動装置２００又は３００を含むアドレスデコーダであってもよい。このロウデコーダ５０１は、ロウアドレス５２０で指定される行のワード線５１１を選択する。
【０１０５】
カラムデコーダ５０３は、カラムアドレス５２１で指定される行のビット線５１２を選択する。
【０１０６】
読み出し回路５０４は、ロウデコーダ５０１により選択された行、かつ、カラムデコーダ５０３により選択された列に配置されているメモリセル５１０に格納されているデータを読み出す。そして、読み出し回路５０４は、読み出したデータを読み出しデータ５２２として、メモリ５００の外部へ出力する。
【０１０７】
書き込み回路５０５は、書き込みデータ５２３を、ロウデコーダ５０１により選択された行、かつ、カラムデコーダ５０３により選択された列に配置されているメモリセル５１０に格納する。
【０１０８】
なお、本発明に係るアドレスデコーダ５０は、ＳＲＡＭ以外のメモリのロウデコーダ又はカラムデコーダにも適用できる。例えば、アドレスデコーダ５０をダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又はフラッシュメモリ等にも適用できる。また、本発明に係るアドレスデコーダ５０は、メモリのアドレスデコーダ、アドレスプリデコーダ、及びワード線を駆動するメインデコーダに適用できる。
【０１０９】
また、本発明に係るアドレスデコーダ及び信号線駆動装置は、メモリ以外の行列状に配置された複数のセルの、行又は列ごとに設けられた信号線を駆動するアドレスデコーダ又は信号線駆動装置にも適用できる。例えば、本発明に係るアドレスデコーダ及び信号線駆動装置は、表示デバイス又は撮像素子等にも適用できる。
【０１１０】
また、上記実施の形態では複数の出力信号線のうち１つのみが選択される場合を説明したが、２つ以上の出力信号線が選択される場合にも上述した回路構成で適用できる。
【０１１１】
さらに、本発明に係る信号線駆動装置は、上述したような、行又は列ごとに設けられた複数の信号線を駆動する回路に限らず、複数の信号を駆動する回路全般に適用できる。
【０１１２】
図１５は、本発明に係る信号線駆動装置１００を、半導体装置６００が備える出力回路６０１（出力バッファ）に適用した場合のブロック図である。図１５に示す半導体装置６００及び６１０は、それぞれ独立した半導体集積回路（ＬＳＩ）である。そして信号線駆動装置１００は、半導体装置６００の出力端子と、半導体装置６１０の入力端子（入力回路６１１）とを接続する複数の信号線を駆動する。このように、長配線である出力信号線を駆動する場合に、本発明に係る信号線駆動装置を用いることで、電流のバイパスができるため、配線抵抗におけるジュール熱の損失を軽減できる。
【０１１３】
なお、本発明に係る信号線駆動装置は、ＬＳＩの内部配線を駆動する回路としても適用できる。
【０１１４】
また、一般に、メモリでは、メモリセルアレイの行数又は列数に応じて、その消費電力は増加する。そしてメモリの容量、つまり、メモリセルアレイの行数及び列数は、増加する傾向にある。さらに、行数及び列数の増加にともない、ワード線及びビット線の寄生容量は増加するため、当該当該寄生容量の充放電電流は増加する。また、メモリでは、行ごと、又は、列ごとに、１本のワード線、又は１本のビット線を駆動する駆動回路を配置する必要があるため、レイアウトにおける駆動回路に対する面積の制約が厳しい。これに対して、本発明に係る信号線駆動装置は、上述したように、充放電電流の削減と、面積増加の抑制とを実現できる。よって、本発明は、メモリのアドレスデコーダに用いられる信号線駆動装置に、より好適であるといえる。
【０１１５】
また、本発明の信号駆動装置を２つ以上、直列に接続してもよい。すなわち、信号線駆動装置を複数用意し、第１の信号線駆動装置の出力端子と第２の信号線駆動装置の入力端子とを接続してもよい。
【０１１６】
また、上記各実施の形態では、ＭＯＳトランジスタを用いる例を示したが、ＭＯＳトランジスタの代わりに、他のスイッチング素子を用いてもよい。例えば、バイポーラトランジスタ等を用いてもよい。
【０１１７】
また、上記実施の形態に係る信号線駆動装置、アドレスデコーダ及びメモリは典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１１８】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１１９】
また、上記図１０において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１２０】
また、上記実施の形態１〜４に係る、信号線駆動装置、アドレスデコーダ、メモリ及びそれら変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１２１】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１２２】
その他、本発明は上記実施の形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【産業上の利用可能性】
【０１２３】
本発明は信号線駆動装置に適用できる。また、本発明は、信号線駆動装置を備えるアドレスデコーダ及びメモリに適用できる。
【符号の説明】
【０１２４】
５０  アドレスデコーダ
６０  デコード回路
１００、２００、３００  信号線駆動装置
１０１、２０１  電源遮断スイッチ
１０２、２０２  共通電源線
１０３、２０３、３０３  制御回路
１２０、１２１、１２２、１２３、２２０、２２１、２２２、２２３、３２０、３２１、３２２、３２３  信号線駆動回路
１３０、１３１、１３２、１３３、２４０、２４１、２４２、２４３、３３０、３３１、３３２、３３３、３５０、３５１、３５２、３５３  第１電源スイッチ
１４０、１４１、１４２、１４３、２３０、２３１、２３２、２３３  第２電源スイッチ
１８０  拡散領域
５００  メモリ
５０１  ロウデコーダ
５０２  メモリセルアレイ
５０３  カラムデコーダ
５０４  読み出し回路
５０５  書き込み回路
５１０  メモリセル
５１１  ワード線
５１２  ビット線
５２０  ロウアドレス
５２１  カラムアドレス
５２２  読み出しデータ
５２３  書き込みデータ
６００、６１０  半導体装置
６０１  出力回路
６１１  入力回路
ＡＤ０、ＡＤ１  アドレス信号
ＣＬＫ０、ＣＬＫ１  クロック信号
ＩＳＥＬ０、ＩＳＥＬ１、ＩＳＥＬ２、ＩＳＥＬ３  入力信号
ＮＣＬＫ、ＶＤＣ、ＶＮ０、ＶＮ１、ＶＮ２、ＶＮ３、ＶＰ０、ＶＰ１、ＶＰ２、ＶＰ３、ＶＰ０Ａ、ＶＰ１Ａ、ＶＰ２Ａ、ＶＰ３Ａ、ＶＰ０Ｂ、ＶＰ１Ｂ、ＶＰ２Ｂ、ＶＰ３Ｂ  制御信号
ＳＥＬ０、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３  出力信号線
【図１】
2012190496.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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