(57)【要約】【課題】電源電圧の変動を抑え、回路の動作に必要な電源電圧変動マージンを圧縮する。【解決手段】負荷電流安定化回路（１１５／２１５）は、ダミー負荷回路（１４２／２４２）と、ダミークロック生成回路（１２０／２２０）と、ダミードライバ回路（１５２／２５２）とを具備する。ダミー負荷回路（１４２／２４２）は、可変周波数の第１クロック信号（ＴＣＬＫ）に基づいて負荷ドライバ回路（１５１／２５１）によって駆動される負荷回路（１４１／２４１）を模擬する。ダミークロック生成回路（１２０／２２０）は、ダミー負荷回路（１４２／２４２）を駆動するためのダミークロック信号（ＤＣＬＫ）を生成する。ダミードライバ回路（１５２／２５２）は、負荷ドライバ回路（１５１／２５１）に電源を供給するレギュレータ（１１０／２１０）から電源を供給され、ダミークロック信号（ＤＣＬＫ）に基づいてダミー負荷回路（１４２／２４２）を駆動する。【選択図】図２
2012226558.tif 000002
【特許請求の範囲】
【請求項１】
可変周波数の第１クロック信号に基づいて負荷ドライバ回路によって駆動される負荷回路を模擬するダミー負荷回路と、
前記ダミー負荷回路を駆動するためのダミークロック信号を生成するダミークロック生成回路と、
前記負荷ドライバ回路に電源を供給するレギュレータから電源を供給され、前記ダミークロック信号に基づいて前記ダミー負荷回路を駆動するダミードライバ回路と
を具備する
負荷電流安定化回路。
【請求項２】
前記ダミークロック生成回路は、所定の期間内に前記第１クロック信号に含まれるパルスの数と、前記所定の期間内に前記ダミークロック信号に含まれるパルスの数との合計が一定になるように、前記ダミークロック信号を生成する
請求項１に記載の負荷電流安定化回路。
【請求項３】
前記第１クロック信号の最高周波数以上の周波数で発振する発振器をさらに具備し、
前記ダミークロック生成回路は、前記発振器から出力される第２クロック信号に基づいて前記ダミークロック信号を生成する
請求項１または請求項２に記載の負荷電流安定化回路。
【請求項４】
前記ダミークロック生成回路は、前記第１クロック信号のパルスの立ち上がり直後に立ち上がる前記第２クロック信号のパルスをマスクして前記ダミークロック信号を生成する
請求項３に記載の負荷電流安定化回路。
【請求項５】
前記ダミークロック生成回路は、周波数が前記第１クロック信号の最高周波数に固定される第３クロック信号を入力し、前記第３クロック信号に基づいて前記ダミークロック信号を生成する
請求項１または請求項２に記載の負荷電流安定化回路。
【請求項６】
前記ダミークロック生成回路は、
前記第１クロック信号の周波数が前記第３クロック信号の周波数に等しいときは、前記ダミークロック信号のパルスを生成せず、
前記第１クロック信号の周波数が前記第３クロック信号の周波数より低いときは、前記第１クロック信号のパルスの立ち上がり直後に立ち上がる前記第３クロック信号のパルスをマスクして前記ダミークロック信号を生成する
請求項５に記載の負荷電流安定化回路。
【請求項７】
前記ダミー負荷回路は、前記負荷回路が有する容量値に等しい容量値のキャパシタを備える
請求項１から請求項６のいずれかに記載の負荷電流安定化回路。
【請求項８】
請求項１〜請求項７のいずれかに記載の負荷電流安定化回路と、
前記負荷電流安定化回路のダミードライバ回路と前記負荷ドライバ回路とに電源を供給するレギュレータと
を具備する半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にレギュレータを内蔵する半導体集積回路装置、負荷電流安定化回路に関する。
【背景技術】
【０００２】
フラッシュマクロ回路のように、電源電圧の変動に敏感な回路に使用されるレギュレータは、動作周波数の変動時に現れる出力電圧への影響を考慮して電源電圧変動マージンを設定する必要がある。動作周波数変動時のレギュレータ出力電圧の変動を抑えることにより、回路面積の削減や性能・信頼性の向上に大きな効果がある。
【０００３】
例えば、電流消費が時間的に一定でない回路が接続される電源配線の電圧安定化を図る電源配線の電圧安定化回路は、特開２００６−３４３９３５号公報に開示されている。電源配線の電圧安定化回路は、本来の回路と同等の電流消費能力を持つ電流補償回路と、本来の回路が停止状態にある期間中、電流補償回路を有効状態にする制御回路とを備える。電源配線に接続される本来の回路が停止状態と動作状態との間を遷移する場合に、電流補償回路は、本来の回路と並列に電源配線に接続される。電流補償回路は、本来の回路が停止状態にある期間中、電源配線から電源の供給を受けて、本来の回路に代わって本来の回路と同等の電流消費を行い、本来の回路が停止状態にある期間に電源配線を流れる電流量を本来の回路が動作状態にある期間での電流量と同じにする。すなわち、本来の回路が停止状態の期間中、電流補償回路が本来の回路に代わって本来の回路と同等の電源電流消費を行い、これによって電源配線の電圧安定化が図られる。しかし、この電圧安定化回路は、停止状態と動作状態との２状態を遷移する場合にしか出力電圧の変動を抑えることが出来ない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４３９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電源電圧の変動を抑え、回路の動作に必要な電源電圧変動マージンを圧縮する負荷電流安定化回路を提供する。
【課題を解決するための手段】
【０００６】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明の観点では、負荷電流安定化回路（１１５／２１５）は、ダミー負荷回路（１４２／２４２）と、ダミークロック生成回路（１２０／２２０）と、ダミードライバ回路（１５２／２５２）とを具備する。ダミー負荷回路（１４２／２４２）は、可変周波数の第１クロック信号（ＴＣＬＫ）に基づいて負荷ドライバ回路（１５１／２５１）によって駆動される負荷回路（１４１／２４１）を模擬する。ダミークロック生成回路（１２０／２２０）は、ダミー負荷回路（１４２／２４２）を駆動するためのダミークロック信号（ＤＣＬＫ）を生成する。ダミードライバ回路（１５２／２５２）は、負荷ドライバ回路（１５１／２５１）に電源を供給するレギュレータ（１１０／２１０）から電源を供給され、ダミークロック信号（ＤＣＬＫ）に基づいてダミー負荷回路（１４２／２４２）を駆動する。
【０００８】
本発明の他の観点では、半導体集積回路装置は、上記負荷電流安定化回路（１１５／２１５）と、レギュレータ（１１０／２１０）とを具備する。レギュレータ（１１０／２１０）は、負荷電流安定化回路（１１５／２１５）のダミードライバ回路（１５２／２５２）と負荷ドライバ回路（１５１／２５１）とに電源を供給する。
【発明の効果】
【０００９】
本発明によれば、電源電圧の変動を抑え、回路の動作に必要な電源電圧変動マージンを圧縮する負荷電流安定化回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図２】図２は、第１の実施の形態に係るレギュレータの周辺部分の構成を示すブロック図である。
【図３】図３は、第１の実施の形態に係るダミークロック生成回路の構成を示すブロック図である。
【図４】図４は、第１の実施の形態に係る負荷電流安定化回路の動作を説明するタイミングチャートである。
【図５】図５は、負荷電流と出力電圧の関係を説明するための図である。
【図６】図６は、第２の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図７】図７は、第２の実施の形態に係るレギュレータの周辺部分の構成を示すブロック図である。
【図８】図８は、第２の実施の形態に係るダミークロック生成回路の構成を示すブロック図である。
【図９】図９は、第２の実施の形態に係る負荷電流安定化回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
図面を参照して、本発明を実施するための形態を説明する。
【００１２】
（第１の実施の形態）
図１に、本発明の第１の実施の形態に係る半導体集積回路装置の構成が示される。半導体集積回路装置は、ＣＰＵ１９０と、フラッシュメモリ部１００と、発振器１７０とを具備する。フラッシュメモリ部１００は、内部で使用される電源電圧を生成するレギュレータ１１０を含み、発振器１７０から供給されるクロック信号ＴＣＬＫに基づいて動作する。ＣＰＵ１９０は、発振器１７０から供給されるクロック信号ＴＣＬＫに基づいてプログラムを実行し、フラッシュメモリ部１００をアクセスする。発振器１７０は、ＣＰＵ１９０およびフラッシュメモリ部１００にクロック信号ＴＣＬＫを供給する。また、ＣＰＵ１９０は、動作状況に応じて発振器１７０の発振周波数を変更する。
【００１３】
図２は、フラッシュメモリ部１００に内蔵されるレギュレータ１１０の周辺の構成を示すブロック図である。フラッシュメモリ部１００は、レギュレータ１１０の周辺に、負荷回路１４１と、ドライバ回路１５１と、負荷電流安定化回路１１５とを備える。負荷電流安定化回路１１５は、ダミークロック生成回路１２０、ダミー負荷回路１４２、ドライバ回路１５２、発振器１３０を備える。
【００１４】
発振器１３０は、負荷回路１４１を駆動するクロック信号ＴＣＬＫの最高周波数以上の周波数のクロック信号ＣＬＫＨを出力する。ダミークロック生成回路１２０は、クロック信号ＴＣＬＫと、発振器１３０から出力されるクロック信号ＣＬＫＨとに基づいて、ダミー負荷回路１４２を駆動するクロック信号ＤＣＬＫを生成して出力する。レギュレータ１１０は、ドライバ回路１５１、１５２に電源を供給する。ドライバ回路１５１は、クロック信号ＴＣＬＫを入力して、負荷回路１４１を駆動する。ドライバ回路１５２は、クロック信号ＤＣＬＫを入力して、ダミー負荷回路１４２を駆動する。
【００１５】
負荷回路１４１は、フラッシュメモリ部１００における本来の負荷であり、フラッシュメモリセルのワード線等に例示される。すなわち、ドライバ回路１５１は、クロック信号ＴＣＬＫに基づいて、フラッシュメモリセルのワード線等の負荷回路１４１を充放電する。ダミー負荷回路１４２は、負荷回路１４１を模擬する回路である。負荷回路１４１が容量性の負荷であれば、ダミー負荷回路１４２も同じように容量性の回路とし、その容量値も同じ値になるように設定される。したがって、ドライバ回路１５２は、クロック信号ＤＣＬＫに基づいて負荷回路１４２を充放電する。
【００１６】
ダミークロック生成回路１２０は、図３に示されるように、非同期リセット入力を有するＤ型フリップフロップ１２１、１２２、１２３、１２４と、ＯＲ回路１２５と、ＮＯＴ回路１２６と、ＡＮＤ回路１２８とを備える。
【００１７】
フリップフロップ１２２は、データ入力ノードＤをＨレベル（電源電圧ＶＤＤ）に接続され、クロック信号ＴＣＬＫの立ち上がりに同期してＨレベルを取り込み、出力ノードＱから出力する。フリップフロップ１２３は、フリップフロップ１２２の出力をクロック信号ＣＬＫＨの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ１２４は、フリップフロップ１２３の出力をクロック信号ＣＬＫＨの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ１２１は、フリップフロップ１２３の出力をクロック信号ＴＣＬＫの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ１２１がＨレベルになると、フリップフロップ１２１は、リセットされてＬレベルの信号を出力する。
【００１８】
ＯＲ回路１２５は、フリップフロップ１２１の出力と、フリップフロップ１２４の出力との論理和を示す信号をフリップフロップ１２３、フリップフロップ１２４に供給し、フリップフロップ１２１、フリップフロップ１２４の少なくとも一方の出力がＨレベルになると、フリップフロップ１２３、フリップフロップ１２４をリセットする。また、フリップフロップ１２４の出力がＨレベルになると、フリップフロップ１２２はリセットされる。フリップフロップ１２２の出力は、ＮＯＴ回路１２６によって論理反転されてＡＮＤ回路１２８に入力される。ＡＮＤ回路１２８は、クロック信号ＣＬＫＨと論理反転されたフリップフロップ１２２の出力との論理積をクロック信号ＤＣＬＫとして出力する。
【００１９】
ダミークロック生成回路１２０は、クロック信号ＴＣＬＫの立ち上がりを検出し、クロック信号ＣＬＫＨをマスクしてクロック信号ＤＣＬＫのパルス生成を抑制する。クロック信号ＴＣＬＫの立ち上がりから２つ目のクロック信号ＣＬＫＨの立ち上がりを検出すると、抑制を解除してクロック信号ＤＣＬＫのパルスを生成する。したがって、クロック信号ＴＣＬＫの立ち上がり直後の１パルスが削除されたクロック信号ＤＣＬＫが生成される。
【００２０】
図４を参照して、負荷電流安定化回路１１５の動作を説明する。
【００２１】
発振器１３０は、所定の周波数で定常的に発振し、クロック信号ＣＬＫＨを出力する（図４（ａ））。一方、発振器１７０は、ＣＰＵ１９０の制御によって発振周波数を変えてクロック信号ＴＣＬＫを出力する（図４（ｂ））。ここでは、発振器１７０は、期間Ｔ１では発振停止状態、期間Ｔ２ではクロック信号ＣＬＫＨと同じ周波数で発振する。また、発振器１７０は、期間Ｔ５では１／２の周波数、期間Ｔ４では１／４の周波数、期間Ｔ３では１／８の周波数で発振して、クロック信号ＴＣＬＫを出力するものとする。
【００２２】
したがって、期間Ｔ１では、発振器１７０は停止しているため、クロック信号ＴＣＬＫにはパルスがなく（図４（ｂ））、ダミークロック生成回路１２０が生成するクロック信号ＤＣＬＫは、発振器１３０によって生成されるクロック信号ＣＬＫＨと同じ信号となる（図４（ｃ）期間Ｔ１）。したがって、クロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、クロック信号ＣＬＫＨのパルス数と同数になり、一定である。ここでは、クロック信号ＴＣＬＫに出現するパルスがないため、クロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じになってほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００２３】
期間Ｔ２では、発振器１７０は、発振器１３０と同じ周波数で発振するため、クロック信号ＴＣＬＫにはクロック信号ＣＬＫＨと同じ数のパルスが出現する（図４（ｂ））。ダミークロック生成回路１２０はパルスを出力せず、この期間のクロック信号ＤＣＬＫにパルスが出現しない（図４（ｃ）期間Ｔ２）。したがって、クロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、クロック信号ＣＬＫＨのパルス数と同数になり、一定である。ここでは、クロック信号ＤＣＬＫに出現するパルスがないため、クロック信号ＴＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００２４】
期間Ｔ３では、クロック信号ＣＬＫＨの８倍の周期のクロック信号ＴＣＬＫが入力される（図４（ｂ））。ダミークロック生成回路１２０は、クロック信号ＴＣＬＫの立ち上がり直後のパルスの１つを出力しないため、クロック信号ＴＣＬＫの１周期中に、クロック信号ＤＣＬＫには７個のパルスが出現する（図４（ｃ）期間Ｔ３）。したがって、クロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、クロック信号ＣＬＫＨのパルス数と同数になり、一定である。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００２５】
期間Ｔ４では、発振器１７０は、クロック信号ＣＬＫＨの周期の４倍のクロック信号ＴＣＬＫを出力する（図４（ｂ））。ダミークロック生成回路１２０は、クロック信号ＴＣＬＫの立ち上がり直後のパルスの１つを出力しないため、クロック信号ＴＣＬＫの１周期中に、クロック信号ＤＣＬＫには３個のパルスが出現する（図４（ｃ）期間Ｔ４）。したがって、クロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、クロック信号ＣＬＫＨのパルス数と同数になり、一定である。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００２６】
期間Ｔ５では、発振器１７０は、クロック信号ＣＬＫＨの周期の２倍のクロック信号ＴＣＬＫを出力する（図４（ｂ））。ダミークロック生成回路１２０は、クロック信号ＴＣＬＫの立ち上がり直後のパルスの１つを出力しないため、クロック信号ＴＣＬＫの１周期中に、クロック信号ＤＣＬＫには１個のパルスが出現する（図４（ｃ）期間Ｔ５）。したがって、クロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、クロック信号ＣＬＫＨのパルス数と同数になり、一定である。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００２７】
このように、ダミークロック生成回路１２０は、クロック信号ＤＣＬＫを生成し、ドライバ回路１５２は、クロック信号ＤＣＬＫによってダミー負荷回路１４２を駆動する。クロック信号ＴＣＬＫとクロック信号ＤＣＬＫの一定時間当たりのパルス数の合計は、クロック信号ＣＬＫＨのパルス数とほぼ一致する。このパルス数は、クロック信号ＴＣＬＫの周波数に依存せず一定になる。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。レギュレータ１１０の電流負荷は、クロック信号ＴＣＬＫによって本来の負荷である負荷回路１４１を駆動する電流と、クロック信号ＤＣＬＫによってダミー負荷回路１４２を駆動する電流との合計である。クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫの一定時間当たりのパルス数の合計（密度）が、クロック信号ＣＬＫＨのパルス数（密度）とほぼ一致するということは、クロック信号ＣＬＫＨにより本来の負荷である負荷回路１４１を駆動している場合と同じだけの電流負荷が、クロック信号ＴＣＬＫの周波数に関わらず常にレギュレータ１１０にかかっていることになる。これにより、クロック信号ＴＣＬＫの周波数変動があっても、レギュレータ１１０の電流負荷をほぼ一定に保つことが可能となる。
【００２８】
通常、レギュレータ１１０は、常に一定の電圧を出力しようとするが、電流負荷が変化した瞬間に応答が間に合わず、出力電圧が変動してしまう。そのため、クロックの周波数が変化した瞬間すなわちパルスの密度が変化した瞬間には、電流負荷の変化により過渡的に出力電圧が変動する。例えば、図５に示されるように、動作クロック（図５（ａ））に応答して負荷電流（図５（ｂ））が流れ、出力電圧（図５（ｃ））が変動する。すなわち、動作クロックが高速（周波数大）から低速（周波数小）に変化すると、負荷電流が減少する。負荷電流が減少した瞬間、レギュレータ１１０の応答が間に合わず、出力電圧が過渡的に上昇する。逆に、動作クロックが低速（周波数小）から高速（周波数大）に変化すると、負荷電流が増加する。負荷電流が増加した瞬間、レギュレータ１１０の応答が間に合わず、出力電圧が過渡的に低下する。
【００２９】
これに対して、本発明の負荷電流安定化回路１１５を備えると、クロックの周波数変動に対し、電流負荷を一定に保つことが可能であり、クロックの周波数が変動した瞬間も、出力電圧を一定に保つことが可能となる。この結果、回路設計において、レギュレータの出力電圧の変動への考慮が不要となる。電源電圧変動マージンを圧縮することが可能となり、回路性能の向上や回路面積の削減の効果が得られる。また、通常、レギュレータの出力電圧の変動を抑えるためには、電源に安定化容量を接続する必要がある。この安定化容量は、大きな面積を必要とする。本発明により、大きな安定化容量を接続する必要が無くなるため、面積削減の効果が得られる。
【００３０】
（第２の実施の形態）
図面を参照して、第２の実施の形態を説明する。
【００３１】
第２の実施の形態に係る半導体集積回路装置は、高速のクロック信号と低速のクロック信号との一方のクロック信号をスイッチによって選択して使用する。高速のクロック信号と低速のクロック信号とは、異なる発振器によって生成される。半導体集積回路装置は、スイッチの切り替えにより瞬時に動作周波数を切り替えることが可能となる。
【００３２】
高速のクロック信号ＣＬＫＨは、通常動作時に使用される。一定の精度が要求されるため、一般にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して生成される。ＰＬＬ回路は、発振安定時間が長いため、周波数を切り替える場合には必要な時間が長くなるが、一定の周波数のクロックを安定して出力することができる。一方、低速のクロックＣＬＫＬは、スタンバイ動作時などに使用される。精度はそれ程必要とされないため、一般にリングオシレータ等を使用して生成される。リングオシレータは、発振安定時間が短いため、周波数の切り替えに必要な時間が短くて済む。このような２種類のクロック信号を備える場合、高速のクロック信号ＣＬＫＨは、半導体集積回路装置の動作周波数に依らず常に発振しているため、第１の実施の形態における発振器１３０の代りに、ダミークロック信号ＤＣＬＫの生成に利用することが可能となる。
【００３３】
図６に、第２の実施の形態に係る半導体集積回路装置の構成が示される。第２の実施の形態に係る半導体集積回路装置は、ＣＰＵ２９０と、フラッシュメモリ部２００と、高い周波数の発振器２７０と、低い発振器２８０とを具備する。フラッシュメモリ部２００は、使用する電源電圧を生成するレギュレータ２１０を含み、発振器２７０、２８０から供給される高速クロック信号ＣＬＫＨ、低速クロック信号ＣＬＫＬに基づいて動作する。
【００３４】
ＣＰＵ２９０は、発振器２７０、２８０から供給される高速クロック信号ＣＬＫＨ、低速クロック信号ＣＬＫＬの一方を選択し、選択されたクロック信号に基づいてプログラムを実行し、フラッシュメモリ部２００をアクセスする。ＣＰＵ２９０は、使用する動作周波数を示す選択信号ＣＬＫＳＥＬをフラッシュメモリ部２００に与える。また、ＣＰＵ２９０は、動作状況に応じて発振器２８０の発振周波数を変更する。ここでは、選択信号ＣＬＫＳＥＬが“Ｈ”を示す場合、高速クロック信号ＣＬＫＨに基づいて動作し、選択信号ＣＬＫＳＥＬが“Ｌ”を示す場合、低速クロック信号ＣＬＫＬに基づいて動作するものとして説明する。
【００３５】
発振器２７０は、常時、一定の周波数で発振し、高速クロック信号ＣＬＫＨを出力する。この高速クロック信号ＣＬＫＨがフラッシュメモリ部２００の最高動作周波数を示す。発振器２８０は、ＣＰＵ２９０の指示に応答して発振する周波数を変更し、低速クロック信号ＣＬＫＬを出力する。したがって、低速クロック信号ＣＬＫＬの周波数は、０Ｈｚ〜最高動作周波数（ＣＬＫＨ）となる。
【００３６】
図７は、フラッシュメモリ部２００に内蔵されるレギュレータ２１０の周辺を示すブロック図である。フラッシュメモリ部２００は、レギュレータ２１０の周辺に、負荷回路２４１と、ドライバ回路２５１と、負荷電流安定化回路２１５と、クロック信号を切り替える選択回路２３０とを備える。負荷電流安定化回路２１５は、ダミークロック生成回路２２０と、ダミー負荷回路２４２と、ドライバ回路２５２とを備える。
【００３７】
選択回路２３０は、入力される高速クロック信号ＣＬＫＨと低速クロック信号ＣＬＫＬとのうちの一方を選択信号ＣＬＫＳＥＬに基づいて選択し、クロック信号ＴＣＬＫとして出力する。ダミークロック生成回路２２０は、選択信号ＣＬＫＳＥＬと高速クロック信号ＣＬＫＨと低速クロック信号ＣＬＫＬとに基づいてダミー負荷回路２４２を駆動するクロック信号ＤＣＬＫを生成して出力する。レギュレータ２１０は、ドライバ回路２５１、２５２に電源を供給する。ドライバ回路２５１は、クロック信号ＴＣＬＫを入力して、負荷回路２４１を駆動する。ドライバ回路２５２は、クロック信号ＤＣＬＫを入力して、負荷回路２４２を駆動する。
【００３８】
負荷回路２４１は、フラッシュメモリ部２００の本来の負荷であり、フラッシュメモリセルのワード線等に例示される。すなわち、ドライバ回路２５１は、クロック信号ＴＣＬＫに基づいて、フラッシュメモリセルのワード線等の負荷回路２４１を充放電する。ダミー負荷回路２４２は、負荷回路２４１を模擬する回路である。負荷回路２４１が容量性の負荷であれば、ダミー負荷回路２４２も同じように容量性の回路とし、その容量値も同じ値になるように設定される。したがって、ドライバ回路２５２は、クロック信号ＤＣＬＫに基づいて負荷回路２４２を充放電する。
【００３９】
ダミークロック生成回路２２０は、図８に示されるように、非同期リセット入力を有するＤ型フリップフロップ２２１、２２２、２２３、２２４と、ＯＲ回路２２５と、ＮＯＴ回路２２６、２２７と、ＡＮＤ回路２２８、２２９とを備える。
【００４０】
フリップフロップ２２２は、データ入力ノードＤをＨレベル（電源電圧ＶＤＤ）に接続され、クロック信号ＴＣＬＫの立ち上がりに同期してＨレベルを取り込み、出力ノードＱから出力する。フリップフロップ２２３は、フリップフロップ２２２の出力を高速クロック信号ＣＬＫＨの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ２２４は、フリップフロップ２２３の出力を高速クロック信号ＣＬＫＨの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ２２１は、フリップフロップ２２３の出力をクロック信号ＴＣＬＫの立ち上がりに同期して取り込み、出力ノードＱから出力する。フリップフロップ２２１がＨレベルになると、フリップフロップ２２１は、リセットされてＬレベルの信号を出力する。
【００４１】
ＯＲ回路２２５は、フリップフロップ２２１の出力と、フリップフロップ２２４の出力との論理和を示す信号をフリップフロップ２２３、フリップフロップ２２４に供給し、フリップフロップ２２１、フリップフロップ２２４の少なくとも一方の出力がＨレベルになると、フリップフロップ２２３、フリップフロップ２２４をリセットする。また、フリップフロップ２２４の出力がＨレベルになると、フリップフロップ２２２はリセットされる。フリップフロップ２２２の出力は、ＮＯＴ回路２２６によって論理反転されてＡＮＤ回路２２８に入力される。ＡＮＤ回路２２８は、高速クロック信号ＣＬＫＨと論理反転されたフリップフロップ２２２の出力との論理積を出力する。この信号は、第１の実施の形態において説明されたクロック信号ＴＣＬＫ（クロック信号ＣＬＫＬ相当）の立ち上がり直後のパルスを除いたクロック信号に相当し、選択信号ＣＬＫＳＥＬが“Ｌ”を示すときのクロック信号となる。したがって、ＡＮＤ回路２２９は、選択信号ＣＬＫＳＥＬをＮＯＴ回路２２７によって論理反転した信号とＡＮＤ回路２２８の出力との論理積をとり、ダミークロック信号ＤＣＬＫとして出力する。選択信号ＣＬＫＳＥＬが“Ｈ”を示すとき、負荷回路２４１に供給されるクロック信号ＴＣＬＫは、高速クロック信号ＣＬＫＨであり、ダミークロック信号ＤＣＬＫにパルスは必要ない。このように、高速クロック信号ＣＬＫＨが外部から供給されるため、第１の実施の形態で説明された発振器１３０が不要となる。
【００４２】
図９を参照して、負荷電流安定化回路２２５の動作を説明する。
【００４３】
ＣＰＵ２９０は、動作状況に応じてクロック信号を切り替えて使用する。その使用されるクロック信号を示す選択信号ＣＬＫＳＥＬがフラッシュメモリ部２００に供給される（図９（ａ））。期間Ｔ１および期間Ｔ３〜Ｔ５では、選択信号ＣＬＫＳＥＬは“Ｌ”を示し、低速クロック信号ＣＬＫＬが選択される。期間Ｔ２では、選択信号ＣＬＫＳＥＬは“Ｈ”を示し、高速クロック信号ＣＬＫＨが選択される。
【００４４】
高速クロック信号ＣＬＫＨは、所定の周波数でパルスを常時（期間Ｔ１〜Ｔ５）供給している（図９（ｂ））。低速クロック信号ＣＬＫＬは、ＣＰＵ２９０から制御を受けて、期間Ｔ１、Ｔ２では停止状態でパルスを供給しない。低速クロック信号ＣＬＫＬは、期間Ｔ３では高速クロック信号ＣＬＫＨの８倍の周期でパルスを供給し、期間Ｔ４では高速クロック信号ＣＬＫＨの４倍の周期でパルスを供給し、期間Ｔ５では高速クロック信号ＣＬＫＨの２倍の周期でパルスを供給する（図９（ｃ））。
【００４５】
期間Ｔ１では、選択信号ＣＬＫＳＥＬが“Ｌ”を示し、本来の負荷である負荷回路２４１には、停止中の低速クロック信号ＣＬＫＬが選択され、クロック信号ＴＣＬＫとして供給される（図９（ｄ））。また、ダミークロック生成回路２２０は、低速クロック信号ＣＬＫＬにパルスが含まれないため、高速クロック信号ＣＬＫＨをクロック信号ＤＣＬＫとしてダミー負荷回路２４２に供給する（図９（ｅ））。したがって、期間Ｔ１におけるクロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、高速クロック信号ＣＬＫＨに出現するパルス数と同数となり、一定である。ここでは、クロック信号ＤＣＬＫとして高速クロック信号ＣＬＫＨが供給されるため、クロック信号ＤＣＬＫに含まれるパルスと、高速クロック信号ＣＬＫＨに含まれるパルスとは、ほぼ同タイミングで出現する。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００４６】
期間Ｔ２では、選択信号ＣＬＫＳＥＬが“Ｈ”を示すため、高速クロック信号ＣＬＫＨが選択され、クロック信号ＴＣＬＫとして負荷回路２４１に供給される（図９（ｄ））。ダミークロック生成回路２２０は、選択信号ＣＬＫＳＥＬが“Ｈ”を示すため、ＡＮＤ回路２２９によってパルスを含まないクロック信号ＤＣＬＫを出力する（図９（ｅ））。したがって、期間Ｔ２におけるクロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、高速クロック信号ＣＬＫＨに出現するパルス数と同数となり、一定である。ここでは、クロック信号ＴＣＬＫとして高速クロック信号ＣＬＫＨが選択され、高速クロック信号ＣＬＫＨとほぼ同じタイミングでクロック信号ＴＣＬＫにパルスが出現し、クロック信号ＤＣＬＫにパルスは含まれない。したがって、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００４７】
期間Ｔ３〜Ｔ５では、選択信号ＣＬＫＳＥＬが“Ｌ”を示すため、低速クロック信号ＣＬＫＬが選択され、クロック信号ＴＣＬＫとして負荷回路２４１に供給される（図９（ｄ））。ダミークロック生成回路２２０は、低速クロック信号ＣＬＫＬの立ち上がりを検知して、高速クロック信号ＣＬＫＨの直後のパルスを削除したクロック信号ＤＣＬＫを生成してダミー負荷回路２４２に供給する（図９（ｅ））。したがって、期間Ｔ３〜Ｔ５におけるクロック信号ＴＣＬＫとクロック信号ＤＣＬＫとに出現するパルスの総数は、高速クロック信号ＣＬＫＨに出現するパルス数と同数となり、一定である。すなわち、クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫに含まれるパルスの立ち上がりエッジは、クロック信号ＣＬＫＨに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数（密度）は等しく一定になる。
【００４８】
このように、ダミークロック生成回路２２０は、クロック信号ＤＣＬＫを生成し、ドライバ回路２５２は、クロック信号ＤＣＬＫによってダミー負荷回路２４２を駆動する。クロック信号ＴＣＬＫとクロック信号ＤＣＬＫの一定時間当たりのパルス数の合計は、高速クロック信号ＣＬＫＨのパルス数と一致し、一定になる。レギュレータ２１０の電流負荷は、クロック信号ＴＣＬＫによって本来の負荷である負荷回路２４１を駆動する電流と、クロック信号ＤＣＬＫによってダミー負荷回路２４２を駆動する電流との合計である。クロック信号ＴＣＬＫおよびクロック信号ＤＣＬＫの一定時間当たりのパルス数の合計が、高速クロック信号ＣＬＫＨのパルス数と一致するということは、高速クロック信号ＣＬＫＨにより本来の負荷である負荷回路２４１を駆動している場合と同じだけの電流負荷が、クロック信号ＴＣＬＫの周波数に関わらず常にレギュレータ２１０にかかっていることになる。これにより、クロック信号ＴＣＬＫの周波数変動があっても、レギュレータ２１０の電流負荷をほぼ一定に保つことが可能となる。第１の実施の形態における発振器１３０に相当する発振器は不要となるため、さらに面積を小さくすることが可能である。
【００４９】
以上レギュレータを有する回路として、フラッシュマクロ回路を例として実施の形態について説明したが、内部にレギュレータを有する回路であれば、フラッシュマクロ回路に限定されない。このように、内部にレギュレータを有する回路において、動作クロックに基づいて負荷を駆動するドライバ回路の電源を供給するレギュレータの出力電圧は、動作クロックの周波数が変化すると、負荷電流が変化するため、過渡的に変動する。本発明の負荷電流安定化回路は、動作クロックの周波数変化における負荷電流の変化を抑制し、過渡的な出力電圧の変動を軽減する。
【００５０】
ドライバ回路が駆動する本来の負荷回路が容量性の負荷であれば、その負荷回路と同じ容量を有するダミー負荷回路を設け、そのダミー負荷回路は、本来の負荷回路を駆動するドライバ回路と同じ電源、同じサイズを有する別のドライバ回路によって駆動される。負荷電流安定化回路は、そのダミー負荷回路を駆動するダミークロック信号を生成するダミークロック生成回路と、ダミー負荷回路と、ドライバ回路とを含む。
【００５１】
ダミークロック信号は、動作クロック信号の最高周波数またはそれ以上の周波数のクロック信号に基づいて、動作クロック信号の立ち上がりを検出して直後のダミークロック信号のパルスの生成を抑制して生成される。したがって、一定時間当たりの動作クロック信号に含まれるパルス数とダミークロック信号に含まれるパルス数との合計は、動作クロック信号の周波数によらず一定となる。クロック信号の１パルスにおいて充放電される負荷電流は、動作クロック信号とダミークロック信号とでは、ほぼ同じになるようにダミー負荷回路が設定される。そのため、動作クロック信号の周波数の変化によらず、負荷電流は一定となる。このようにダミークロック信号を生成することによって、レギュレータの出力電圧の変動を抑えることができる。したがって、レギュレータを電源とする回路の動作に必要な電源電圧変動マージンを圧縮することが可能となり、回路性能の向上や、回路面積の削減の効果が得られる。また、電源電圧の変動を抑える安定化容量を削減することが可能となり、面積削減の効果が得られる。
【００５２】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５３】
１００  フラッシュメモリ部
１１０  レギュレータ
１１５  負荷電流安定化回路
１２０  ダミークロック生成回路
１２１、１２２、１２３、１２４  フリップフロップ
１２５  ＯＲ回路
１２６  ＮＯＴ回路
１２８  ＡＮＤ回路
１３０  発振器
１４１  負荷回路
１４２  ダミー負荷回路
１５１、１５２  ドライバ回路
１７０  発振器
１９０  ＣＰＵ
２００  フラッシュメモリ部
２１０  レギュレータ
２１５  負荷電流安定化回路
２２０  ダミークロック生成回路
２２１、２２２、２２３、２２４  フリップフロップ
２２５  ＯＲ回路
２２６、２２７  ＮＯＴ回路
２２８、２２９  ＡＮＤ回路
２３０  選択回路
２４１  負荷回路
２４２  ダミー負荷回路
２５１、２５２  ドライバ回路
２７０、２８０  発振器
２９０  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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