(57)【要約】【課題】アクティブマトリクス駆動の画像表示装置において、変調配線に印加する電圧を小さくでき、変調配線の静電容量に起因する充放電電力を低減することのできる技術を提供する。【解決手段】複数の走査配線と複数の変調配線との各交点に、表示素子を駆動する画素回路が配置されている。各画素回路は、ゲートに印加される電圧に応じて表示素子の駆動を行うトランジスタと、変調ドライバから変調配線に印加される変調電圧を昇圧してトランジスタのゲートに印加する昇圧回路と、を有している。この昇圧回路は、チャージポンプ回路であるとよい。【選択図】図１
2012145655.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査配線と複数の変調配線との各交点に、表示素子を駆動する画素回路が配置されている画像表示装置であって、
前記画素回路は、
ゲートに印加される電圧に応じて前記表示素子の駆動を行うトランジスタと、
前記変調配線に印加される変調電圧を昇圧して前記トランジスタのゲートに印加する昇圧回路と、
を有することを特徴とする画像表示装置。
【請求項２】
前記昇圧回路はチャージポンプ回路であることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記表示素子は前記トランジスタのソースに接続されており、
前記トランジスタは、前記昇圧回路から印加されるゲート電圧に応じたソース電圧により前記表示素子を駆動することを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記表示素子は前記トランジスタのドレインに接続されており、
前記トランジスタは、前記昇圧回路から印加されるゲート電圧に応じたドレイン電流により前記表示素子を駆動することを特徴とする請求項２に記載の画像表示装置。
【請求項５】
前記チャージポンプ回路は、前記変調配線に印加される変調電圧を保持するための複数のコンデンサを有しており、前記複数のコンデンサのそれぞれに保持された電圧が加算された電圧を前記トランジスタのゲートに印加する回路であることを特徴とする請求項２〜４のうちいずれか１項に記載の画像表示装置。
【請求項６】
前記チャージポンプ回路は、
前記複数のコンデンサを前記変調配線に対して並列に接続して、前記変調配線に印加されている変調電圧で前記複数のコンデンサを同時に充電するためのスイッチと、
前記複数のコンデンサが前記変調電圧を保持した後に、前記複数のコンデンサを前記トランジスタのゲートに対して直列に接続して、前記複数のコンデンサのそれぞれに保持された電圧が加算された電圧を前記トランジスタのゲートに印加するためのスイッチと、
を有することを特徴とする請求項５に記載の画像表示装置。
【請求項７】
前記チャージポンプ回路は、
前記複数のコンデンサを１つずつ順番に前記変調配線に接続して、前記変調配線に印加されている変調電圧で前記複数のコンデンサを時分割で充電するためのスイッチ
を有することを特徴とする請求項５に記載の画像表示装置。
【請求項８】
前記表示素子は、電子放出素子であることを特徴とする請求項１〜７のうちいずれか１項に記載の画像表示装置。
【請求項９】
複数の走査配線と複数の変調配線との各交点に、表示素子を駆動する画素回路が配置されている画像表示装置の制御方法であって、
前記画素回路に設けられた昇圧回路によって、前記変調配線に印加される変調電圧を昇圧するステップと、
前記昇圧回路によって昇圧された変調電圧がゲートに印加されるトランジスタによって、前記表示素子の駆動を行うステップと、
を有することを特徴とする画像表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式で駆動される画像表示装置及びその制御方法に関する。
【背景技術】
【０００２】
走査配線と変調配線の交点に表示素子を駆動する画素回路を設け、走査配線に印加した選択電圧により表示素子を選択し、選択された表示素子に変調配線から変調電圧を印加することにより当該表示素子を駆動する、アクティブマトリクス駆動の画像表示装置がある。この種の画像表示装置で用いられる画素回路としては、変調電圧でホールドコンデンサを充電し、そのコンデンサに保持された電圧を用いてソースフォロア回路によりＥＬ素子を駆動する構成の画素回路が知られている。この構成であると、変調ドライバは変調配線に対し、ＥＬ素子の駆動に必要な電圧を変調電圧として出力する必要がある。そのため大きな駆動電圧が必要な表示素子の場合、変調配線の静電容量に起因する充放電電力が大きくなるという課題がある。
【０００３】
変調配線の静電容量に起因する充放電電力を低減する方法については、特許文献１に示されている。特許文献１では、変調配線の中央部にスイッチを設け、変調配線の中央部より変調ドライバ側の表示素子が選択される際はスイッチを開き、変調ドライバより見た変調配線の静電容量をおおよそ半分にすることで、充放電電力を低減する方法を開示している。
【０００４】
しかしながら、近年の表示パネルの大面積化と表示リフレッシュレートの高周波数化によって、変調配線の静電容量に起因する充放電電力が増大している。それゆえ、消費電力低減のために、このような充放電電力の一層の低下が望まれている。また、変調ドライバから変調配線に出力する電圧が大きいと、変調ドライバＩＣの消費電力や製造コストの増大、ＥＭＩ（Electro Magnetic Interference）の増大という問題も生じる。
【０００５】
なお、特許文献２では、液晶表示装置（ＬＣＤ）の駆動回路において、走査ドライバと走査配線の間にチャージポンプ回路を追加し、走査ドライバの出力電圧を２倍に昇圧したものを選択電圧として走査配線に印加することが開示されている。仮にこの構成を変調ドライバに適用すれば、変調ドライバから出力する変調電圧を小さくすることは可能である。しかしながら、変調配線には昇圧した電圧が印加されるため、変調配線の静電容量に起因する充放電電力の問題や、ＥＭＩの問題は解決することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−０３７６４８号公報
【特許文献２】特開２００８−１９１３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記実情に鑑みてなされたものであり、その目的は、アクティブマトリクス駆動の画像表示装置において、変調配線に印加する電圧を小さくでき、変調配線の静電容量に起因する充放電電力を低減することのできる技術を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１態様は、複数の走査配線と複数の変調配線との各交点に、表示素子を駆動
する画素回路が配置されている画像表示装置であって、前記画素回路は、ゲートに印加される電圧に応じて前記表示素子の駆動を行うトランジスタと、前記変調配線に印加される変調電圧を昇圧して前記トランジスタのゲートに印加する昇圧回路と、を有する画像表示装置を提供する。
本発明の第２態様は、複数の走査配線と複数の変調配線との各交点に、表示素子を駆動する画素回路が配置されている画像表示装置の制御方法であって、前記画素回路に設けられた昇圧回路によって、前記変調配線に印加される変調電圧を昇圧するステップと、前記昇圧回路によって昇圧された変調電圧がゲートに印加されるトランジスタによって、前記表示素子の駆動を行うステップと、を有する画像表示装置の制御方法を提供する。
【発明の効果】
【０００９】
本発明によれば、アクティブマトリクス駆動の画像表示装置において、変調配線に印加する電圧を小さくでき、変調配線の静電容量に起因する充放電電力を低減することができる。また、変調ドライバの消費電力および製造コストの低下、並びに、ＥＭＩの低減も可能である。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る画素回路を示す図。
【図２】本発明の第２の実施形態に係る画素回路を示す図。
【図３】本発明の第３の実施形態に係る画素回路を示す図。
【図４】本発明の第４の実施形態に係る画素回路を示す図。
【図５】本発明の第１の実施形態のタイミング図。
【図６】本発明の第２の実施形態の第１及び第２の動作のタイミング図。
【図７】ＳＣＥ素子の特性の一例を示す図。
【図８】表示パネルと駆動回路の構成図。
【図９】従来の画素回路を示す図。
【図１０】変調配線び走査配線間の１画素あたりの容量を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の好適な実施形態を説明する。本発明は、複数の走査配線と複数の変調配線の各交点に画素回路がそれぞれ配置された表示パネルを有する、アクティブマトリクス駆動方式の画像表示装置に関し、表示素子として電子放出素子またはＥＬ素子を用いた画像表示装置に好適に適用される。尚、電子放出素子として、ＦＥ型電子放出素子、ＭＩＭ型電子放出素子、表面伝導型電子放出素子（Surface-Conduction Electron-emitter）などの冷陰極素子が好適に用いられる。
【００１２】
（表示素子の特性）
はじめに、本発明に好適である表面伝導型電子放出素子（以下、ＳＣＥ素子と称する）の特性について説明する。
図７はＳＣＥ素子の特性の一例を示す図である。図７のグラフにおいて横軸はＳＣＥ素子に印加する素子電圧Ｖｆ、縦軸はＳＣＥ素子から放出される放出電流Ｉｅを示す。ＳＣＥ素子の特性がアクティブ素子によるホールド駆動に適した特性になるよう、素子サイズ等の設計パラメータが調整されている。ただし、図７に示した特性の電圧値、電流値については一例であり、設計パラメータの変更により他の特性を得ることも可能である。
図７に示したＳＣＥ素子は、素子電圧１８［Ｖ］において１００％輝度に相当する放出電流１０［ｎＡ］を放出する。そして、素子電圧８［Ｖ］印加時には放出電流がほぼ０［ｎＡ］になりほとんど電子を放出しないので黒表示が行える。このようなＳＣＥ素子の特性を利用して、後述するようにアクティブマトリクス駆動を行うことができる。他のタイプの電子放出素子、ＥＬ素子についても同様の特性を持っており、後述するアクティブマトリクス駆動に好適である。
【００１３】
（表示パネルの駆動回路）
図８に表示パネルと駆動回路の構成図を示す。
図８において、１０１は、表示パネルを構成するアクティブマトリクスパネルを示している。アクティブマトリクスパネル１０１では、ガラス基板上に複数の変調配線１０２と複数の走査配線１０３がほぼ直交して配置され、変調配線１０２と走査配線１０３の交点付近にそれぞれ画素回路１０４が配置されている。尚、変調配線１０２と走査配線１０３の間は絶縁されている。不図示であるが、ＲＧＢの蛍光体やメタルバックなどが配置されたフェイスプレートがアクティブマトリクスパネル１０１に対向配置され、フェイスプレートとアクティブマトリクスパネル１０１の間は真空に維持されている。変調配線１０２には、画像データに応じて変調された変調電圧を出力する変調ドライバ１０５が接続される。また走査配線１０３には、選択信号を出力する走査ドライバ１０６が接続される。
【００１４】
図８において、走査ドライバ１０６により１つの走査配線１０３に選択電圧が供給され、選択電圧が供給された１行分の表示素子の画像データに対応する変調電圧が変調ドライバ１０５により各変調配線１０２に供給される。画素回路１０４は変調電圧を保持し表示素子（ＳＣＥ素子）を駆動する。駆動された表示素子から放出された電子は、メタルバックに印加された高圧により加速され、蛍光体に衝突して蛍光体を発光させる。そして走査ドライバ１０６が走査配線１０３を順次選択し、全走査配線１０３を選択することにより、１画面の画像を形成することができる。
【００１５】
（従来の画素回路）
従来の画素回路の具体的な回路図を図９に示す。画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１、コンデンサ１１２、ＦＥＴ（電界効果トランジスタ）１１３、ＳＣＥ素子１１４を有している。１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。
【００１６】
図９を用い回路動作の説明を行う。走査ドライバ１０６が走査配線１０３に選択電圧を印加すると、スイッチ１１１が導通し、変調配線１０２の変調電圧がコンデンサ１１２に充電される。ＳＣＥ素子１１４を駆動しているときのＦＥＴ１１３のゲート・ソース間電圧をＶｇｓとする。変調電圧で充電されたコンデンサ１１２はＦＥＴ１１３のゲートに接続されているので、ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４に（ゲート電圧−Ｖｇｓ）なる電圧が印加される。ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。選択電圧の印加が終わると、スイッチ１１１は絶縁状態になり、コンデンサ１１２に充電された電圧は、例えば、次のフレームで走査配線１０３に選択電圧が印加されるまで充電された電圧を保持し、ＳＣＥ素子１１４に電圧を印加し続ける。すなわち、１フレームの期間、変調電圧に従ってＳＣＥ素子１１４を駆動する振幅変調を行っている。
【００１７】
更に具体的に回路の動作を説明する。ＳＣＥ素子１１４の特性を図７に示した特性、共通ドレイン配線１１５の電圧Ｖｄｄを１０［Ｖ］、共通ソース配線１１６の電圧Ｖｓｓを−１０［Ｖ］、ＦＥＴ１１３のＶｇｓを２［Ｖ］、選択電圧を１２［Ｖ］、非選択電圧を−２［Ｖ］とする。
【００１８】
図７に示したＳＣＥ素子の特性から、ＳＣＥ素子１１４に印加する電圧は画像データに対応して８［Ｖ］から１８［Ｖ］の電圧を印加すると良い。すなわち、黒表示の場合、変調ドライバ１０５は０［Ｖ］の変調電圧を出力する。変調電圧０［Ｖ］でコンデンサ１１２は充電され、ＦＥＴ１１３のゲート電圧は０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は−２［Ｖ］となる。Ｖｓｓは−１０［Ｖ
］であるので、ＳＣＥ素子に８［Ｖ］が印加され、黒の表示が行える。一方、最大輝度の表示の場合、変調ドライバ１０５は１０［Ｖ］の変調電圧を出力する。変調電圧１０［Ｖ］でコンデンサ１１２は充電され、ＦＥＴ１１３のゲート電圧は１０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は８［Ｖ］となる。Ｖｓｓは−１０［Ｖ］であるので、ＳＣＥ素子に１８［Ｖ］が印加され、最大輝度の表示が行える。
このようにして、画像データに対応した変調電圧を印加することによって、黒から最大輝度まで、ＳＣＥ素子を駆動でき、画像を表示パネルに形成できる。
【００１９】
（配線容量）
次に、変調配線１０２の静電容量を図１０を用いて説明する。
図１０において１１７は１画素回路あたりの容量を示している。１画素回路あたりの容量１１７は、前述した画素回路自体の容量、および変調配線１０２と走査配線１０３の交差容量等の和である。
また、本実施形態で用いた表示パネルではごく小さい容量であったが、変調配線１０２と表示パネルを保持するシャーシとの間の静電容量も存在する。この静電容量が大きい場合は考慮する必要がある。
本実施形態で用いた表示パネルでは、１画素回路あたりの容量１１７は、交差容量が支配的であり約０．５［ｐＦ］程度の小さな値であった。
【００２０】
（充放電電力）
本実施形態の表示パネルでは、走査配線に順次選択電圧を印加し、選択されたＳＣＥ素子に対応する変調電圧を変調配線に印加し表示パネルに画像を形成する。走査配線に印加する選択電圧を切り換える際、変調電圧を一旦０［Ｖ］に戻してから、次の走査配線のＳＣＥ素子に対応する変調電圧を変調配線に印加する。このシーケンスによって変調配線を駆動する際に生じる変調配線の静電容量に起因する充放電電力について説明する。
【００２１】
例えば、表示パネルの全画素回路に変調電圧Ｖｘ［Ｖ］を印加する場合について具体的に計算する。変調電圧の値は走査配線の選択毎に０［Ｖ］とＶｘ［Ｖ］を交互に変化し、この変化が走査配線の数だけ繰り返される。
【００２２】
前述した様に、１画素回路あたりの容量１１７は、約０．５［ｐＦ］の小さな値である。しかしながら、フルＨＤの表示パネルでは、変調ドライバ１０５から見た容量は、１変調配線あたり走査配線数倍されるので、
１０８０×０．５［ｐＦ］＝５４０［ｐＦ］    ・・・式１）
程度になる。
変調ドライバ１０５が駆動するすべての変調配線１０２の容量の合計は、変調配線数倍されるので、フルＨＤの表示パネルでは、
１９２０×３×５４０［ｐＦ］≒３．１［ｕＦ］    ・・・式２）
と、とても大きな容量になる。
このフルＨＤの表示パネルをＦｖ［Ｈｚ］のリフレッシュレートで駆動した場合、変調電圧をＶｘ［Ｖ］とすれば、充放電電力は、
３．１［ｕＦ］×Ｖｘ［Ｖ］×Ｖｘ［Ｖ］×１０８０×Ｆｖ［Ｈｚ］
≒０．３４×Ｖｘ２×Ｆｖ［Ｗ］    ・・・式３）
になる。
【００２３】
この容量の充放電電力は、ＳＣＥ素子１１４の発光には直接関係の無い無駄な電力であり、この充放電電力の大部分は、変調ドライバ１０５、変調配線１０２の抵抗分で消費され発熱する。
【００２４】
前述した様に、変調電圧（Ｖｘ［Ｖ］）により充放電電力も変化する。最大の充放電電力を見積もる場合は、変調電圧が最大（１００％輝度相当の電圧）になった時を充放電電力の最大値として計算することができる。
例えば、リフレッシュレートが６０［Ｈｚ］、前述した様に全面を最大発光輝度である画像で表示するために変調電圧が１０［Ｖ］の場合は、式３）より、最大の充放電電力は２０［Ｗ］となる。もちろん、表示リフレッシュレートが１２０Ｈｚの場合は、充放電回数が倍になるので、２倍の充放電電力となり、この電力（４０［Ｗ］）は無駄な電力となる。
【００２５】
前述した変調配線の静電容量に起因する充放電電力の計算では、所望の変調電圧を印加し、次に選択される走査配線に選択電圧を切り換える際、変調電圧を一旦０［Ｖ］に戻してから、ＳＣＥ素子に必要な変調電圧を設定するシーケンスとした。もちろん、変調電圧を一旦０［Ｖ］に戻さず、連続的に変調電圧を印加する方法をとることによって、充放電電力を小さくすることができる。例えば、前述した条件である全面が最大発光輝度の画像については、全ての走査配線が選択される期間、変調電圧は最大輝度に必要な電圧（１０［Ｖ］）のまま変化しないため、充放電電力は０［Ｗ］となる。このシーケンスでは、充放電電力が最大になる画像は最大輝度のラインと黒ラインの縞模様のパターンである。この場合、最大輝度に必要な電圧（１０［Ｖ］）と黒表示の電圧（０［Ｖ］）の遷移が半分の回数になるので、充放電電力は、式３）で示した充放電電力の半分になる。
【００２６】
しかしながら、いずれの駆動方法であっても、発光に寄与しない無駄な電力が発生する。特に近年の表示パネルの大型化による変調配線の静電容量の増加、表示リフレッシュレートの上昇によって、変調配線の配線容量に起因する充放電電力は無視できない値となってきている。
【００２７】
＜第１の実施形態＞
（画素回路の構成）
本発明の第１の実施形態に係る画素回路を図１に示す。本実施形態の画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｄと、コンデンサ１１２ａ、１１２ｂと、ＦＥＴ１１３と、ＳＣＥ素子１１４を有している。図１において、１０２は変調配線、１０３は走査配線、１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。
【００２８】
ＦＥＴ１１３は、表示素子であるＳＣＥ素子１１４を駆動するための駆動トランジスタであり、ＳＣＥ素子１１４に対し直列に接続される。具体的には、ＦＥＴ１１３のドレインがドレイン側電源である共通ドレイン配線１１５、ソースがＳＣＥ素子１１４のプラス電極にそれぞれ接続され、そしてＳＣＥ素子Ｄ１のマイナス電極がソース側電源である共通ソース配線１１６に接続される。ＦＥＴ１１３のゲートには、コンデンサ１１２ｂのプラス電極が接続されている。ＦＥＴ１１３は、薄膜トランジスタ（ＴＦＴ）により実現されると好適である。
【００２９】
スイッチ１１１ａは、コンデンサ１１２ａに変調電圧を充電するためのスイッチであり、変調配線１０２とコンデンサ１１２ａのプラス電極の間に設けられる。コンデンサ１１２ａのマイナス電極は接地配線（Ｖｇｎｄ）に接続されている。スイッチ１１１ｂと１１１ｃは、コンデンサ１１２ｂに変調電圧を充電するためのスイッチである。スイッチ１１１ｂは変調配線１０２とコンデンサ１１２ｂのプラス電極の間に設けられ、スイッチ１１１ｃはコンデンサ１１２ｂのマイナス電極と接地配線（Ｖｇｎｄ）の間に設けられる。スイッチ１１１ｄは、２つのコンデンサ１１２ａと１１２ｂを直列に接続するためのスイッチであり、コンデンサ１１２ａのプラス電極とコンデンサ１１２ｂのマイナス電極の間に設けられている。スイッチ１１１ａ〜１１１ｄは選択電圧によりオン／オフが制御される
。ただし、スイッチ１１１ｄは他のスイッチ１１１ａ〜１１１ｃと逆の動作、すなわち選択時に開き、非選択時に閉じる特性を持つ。これらのスイッチ１１１ａ〜１１１ｄも薄膜トランジスタにより実現されると好適である。
【００３０】
（画素回路の動作）
次に、図５を参照して、第１の実施形態に係る画素回路の動作タイミングを説明する。図５において、横軸は時間を示す。各波形は、変調配線１０２の電圧、走査配線１０３の電圧、サイクル、ＦＥＴ１１３のゲート電圧、ＦＥＴ１１３のソース電圧、コンデンサ１１２ａの電圧、コンデンサ１１２ｂの電圧を示している。
【００３１】
第１の実施形態では１走査期間を２サイクルとして駆動タイミングを設計している。サイクル１は変調電圧を設定するサイクルであり、変調配線１０２の電圧は所望の電圧に安定していない。サイクル２は変調配線１０２の電圧が所望の電圧に安定している期間であり、走査配線１０３に選択電圧を印加する期間である。
【００３２】
サイクル２において、走査ドライバ１０６は走査配線１０３に選択電圧を印加し、スイッチ１１１ａ、１１１ｂ、１１１ｃが導通し、スイッチ１１１ｄが開く。これにより２つのコンデンサ１１２ａ、１１２ｂが変調配線１０２に対し並列に接続される。変調配線１０２の変調電圧Ｖｓｉｇは、コンデンサ１１２ａ、１１２ｂをそれぞれ充電する。ここで、スイッチ１１１ａのＯＮ抵抗とコンデンサ１１２ａの時定数、スイッチ１１１ｂ、１１１ｃのＯＮ抵抗の直列抵抗とコンデンサ１１２ｂで決まる時定数は選択電圧を印加する時間（選択時間）より十分に短く設計する。すなわち選択時間内でコンデンサ１１２ａ、１１２ｂに充電された電圧はほぼ変調配線の電圧Ｖｓｉｇと等しくなる。
【００３３】
続いて、次のサイクル１で走査配線１０３の電圧が非選択電圧になり、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａとコンデンサ１１２ｂは直列接続される。これによりコンデンサ１１２ａとコンデンサ１１２ｂにそれぞれ保持された変調電圧（Ｖｓｉｇ）が加算され、変調電圧の２倍の電圧（２×Ｖｓｉｇ）がＦＥＴ１１３のゲート電圧になる。そして次のフレームで走査配線１０３に選択電圧が印加されるまで、このゲート電圧が保持される。ここで、ＦＥＴ１１３のゲート容量に比べ、コンデンサ１１２ａ、１１２ｂの容量を大きく選ぶことは言うまでもない。
【００３４】
ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４には（ゲート電圧−Ｖｇｓ）なる電圧が印加される。そして、ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、所望の駆動電圧をＳＣＥ素子１１４に印加することができる。そして、次のフレームの走査配線１０３に選択電圧が印加されるまで、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。
【００３５】
更に、具体的に説明する。ＳＣＥ素子１１４の特性を図７に示した特性、共通ドレイン配線１１５の電圧Ｖｄｄを１０［Ｖ］、共通ソース配線１１６の電圧Ｖｓｓを−１０［Ｖ］、接地配線の電圧Ｖｇｎｄを０［Ｖ］とする。また、ＦＥＴ１１３のＶｇｓを２［Ｖ］、選択電圧を１２［Ｖ］、非選択電圧を−２［Ｖ］とする。
ＳＣＥ素子１１４の特性から、ＳＣＥ素子１１４に印加する電圧は画像データに対応して８［Ｖ］から１８［Ｖ］の電圧を印加すると良い。
【００３６】
黒表示（非発光）の場合の動作を初めに説明する。サイクル１において、変調ドライバ１０５は０［Ｖ］の変調電圧を変調配線１０２に出力する。次に、サイクル２において、走査ドライバ１０６が走査配線１０３に選択電圧（１２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが閉じ、スイッチ１１１ｄが開き、変調電圧０［Ｖ］でコ
ンデンサ１１２ａ、１１２ｂが充電される。次のサイクル１において、走査ドライバ１０６が走査配線１０３に非選択電圧（−２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａ、コンデンサ１１２ｂは直列接続され、ＦＥＴ１１３のゲート電圧は０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は−２［Ｖ］となる。共通ソース配線１１６の電圧Ｖｓｓは−１０［Ｖ］であるから、ＳＣＥ素子１１４に８［Ｖ］が印加され、黒の表示が行える。
【００３７】
一方、最大輝度の表示の場合、サイクル１において、変調ドライバ１０５は５［Ｖ］の変調電圧を出力する。サイクル２において、走査ドライバ１０６が走査配線１０３に選択電圧（１２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが閉じ、スイッチ１１１ｄが開き、変調電圧５［Ｖ］でコンデンサ１１２ａ、１１２ｂは充電される。次のサイクル１において、走査ドライバ１０６が走査配線１０３に非選択電圧（−２［Ｖ］）を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃが開き、スイッチ１１１ｄが閉じる。そして、コンデンサ１１２ａ、コンデンサ１１２ｂは直列接続され、ＦＥＴ１１３のゲート電圧は１０［Ｖ］となる。ＦＥＴ１１３のＶｇｓは２［Ｖ］であるので、ＦＥＴ１１３のソース電圧は８［Ｖ］となる。共通ソース配線１１６の電圧Ｖｓｓは−１０［Ｖ］であるので、ＳＣＥ素子１１４に１８［Ｖ］が印加され、最大輝度の表示が行える。
【００３８】
このようにして、変調ドライバ１０５が画像データに対応した変調電圧を変調配線１０２に印加することによって、黒から最大輝度までＳＣＥ素子１１４を駆動でき、画像を表示パネルに形成できる。この時、スイッチ１１１ａ〜１１１ｄとコンデンサ１１２ａ、１１２ｂでチャージポンプ回路を形成し、変調配線１０２の変調電圧を２倍にしてＦＥＴ１１３のゲートに印加するので、所望の駆動電圧に対して１／２倍に変調電圧を小さくすることができる。
【００３９】
ところで、本実施形態の画素回路１０４では、スイッチ１１１ａ、１１１ｂ、１１１ｃを介してコンデンサ１０２ａ、コンデンサ１０２ｂが並列に接続されているため、画素回路の容量が大きくなることが懸念される。しかしながらこの容量の増加は、走査配線１０３に選択電圧が印加された画素回路１０４のみで発生し、他の選択されていない画素回路１０４ではスイッチ１１１ａ、１１１ｂが開いているため、容量の増加はない。例えば走査配線１０３が１０８０本の表示パネルにおいては、１本の変調配線に接続された１０８０個の画素回路のうち１０７９個の画素回路の容量が変化なく、選択された１個の画素回路１０４の容量が増加するだけである。この大きさはとても小さくはほとんど無視できる。そのため、本実施形態の画素回路の場合でも、図９に示した従来の画素回路に比べて、変調配線の静電容量はほとんど増加しない。
【００４０】
以上述べた本実施形態の構成によれば、従来の画像表示装置に比べて、変調ドライバ１０５から変調配線１０２に出力する変調電圧の値を１／２倍にすることができる。式３）で示したように、変調配線１０２の静電容量に起因する充放電電力は変調電圧の２乗に比例するから、本実施形態によれば、充放電電力を１／４倍に小さくすることができる。
【００４１】
さらに、本実施形態によれば、変調電圧を小さくできるため変調ドライバ１０５をＩＣ化する場合、耐圧の低い微細化プロセスの使用が可能となる。従って、ＩＣ化した場合のダイサイズを小さくできる。それによりドライバＩＣのコストを下げることができる。
また、変調配線１０２の変調電圧を小さくできるので、ＥＭＩ（電磁妨害）を減少することができる。特に変調配線１０２が長い大面積表示パネルでは効果が大きい。
【００４２】
また、本実施形態ではチャージポンプ回路により昇圧回路を構成しているので、プロセス変動を受けにくい。すなわち、前述したように選択時間に対して十分短く時定数を定め
ておけば、昇圧後の電圧が、コンデンサ１１２ａ、１１２ｂの容量のばらつきやスイッチ１１１ａ〜１１１ｄのＯＮ抵抗のばらつきに影響を受けることはない。したがって、ＴＦＴ１１３のゲート電圧を安定化することができる。
【００４３】
＜第２の実施形態＞
次に本発明の第２の実施形態について図２、図６（ａ）、図６（ｂ）を基に説明する。
【００４４】
（画素回路の構成）
図２は、本発明の第２の実施形態に係る画素回路を示す。第１の実施形態では２つのコンデンサを同時に充電したのに対し、第２の実施形態は、２つのコンデンサを１つずつ順番に変調配線に接続することで２つのコンデンサを時分割で充電する構成である。これにより画素回路のトランジスタの数を減らしている。
【００４５】
本実施形態の画素回路１０４は、ＦＥＴ等で作成されたスイッチ１１１ｅ、１１１ｆ、１１１ｇと、コンデンサ１１２ｃ、１１２ｄと、ＦＥＴ１１３と、ＳＣＥ素子１１４を有している。図２において、１０２は変調配線、１０３ａは走査配線Ａ、１０３ｂは走査配線Ｂ、１１５は共通ドレイン配線（Ｖｄｄ）、１１６は共通ソース配線（Ｖｓｓ）である。スイッチ１１１ｅ、１１１ｆ、１１１ｇ、ＦＥＴ１１３は薄膜トランジスタ（ＴＦＴ）で実現されると好適である。第２の実施形態では画素回路のトランジスタの数を少なくする目的のため、走査配線の数を画素回路に対して２本にしている。
【００４６】
コンデンサ１１２ｃと１１２ｄは直列に接続され、コンデンサ１１２ｃのプラス電極がＦＥＴ１１３のゲートに、コンデンサ１１２ｄのマイナス電極が接地配線（Ｖｇｎｄ）に接続されている。スイッチ１１１ｅ、１１１ｆは、コンデンサ１１２ｃに変調電圧を充電するためのスイッチである。スイッチ１１１ｅは変調配線１０２とコンデンサ１１２ｃのプラス電極の間に設けられ、スイッチ１１１ｆはコンデンサ１１２ｃのマイナス電極と接地配線（Ｖｇｎｄ）の間に設けられる。スイッチ１１１ｅ、１１１ｆは走査配線Ａ１０３ａの電圧によりオン／オフが制御される。スイッチ１１１ｇは、コンデンサ１１２ｄに変調電圧を充電するためのスイッチであり、変調配線１０２とコンデンサ１１２ｄのプラス電極の間に設けられる。スイッチ１１１ｇは、走査配線Ｂ１０３ｂの電圧により、スイッチ１１１ｅ、１１１ｆとは独立に、オン／オフが制御される。
【００４７】
第１の実施形態同様に、スイッチ１１１ｅとスイッチ１１１ｆのＯＮ抵抗とコンデンサ１１２ｃの時定数、および、スイッチ１１１ｇのＯＮ抵抗とコンデンサ１１２ｄの時定数は、選択時間より十分短い時間となるように設計する。
【００４８】
（画素回路の第１の動作）
本発明の第２の実施形態においては、タイミングの変更により動作を変えることができる。初めに、第１の動作を、図６（ａ）で示したタイミング図を基に説明する。
【００４９】
図６（ａ）において横軸は時間を示す。各波形は、変調配線１０２の電圧、走査配線Ａ１０３ａの電圧、走査配線Ｂ１０３ｂの電圧、サイクル、ＦＥＴ１１３のゲート電圧、ＦＥＴ１１３のソース電圧、コンデンサ１１２ｃの電圧、コンデンサ１１２ｄの電圧を示している。第２の実施形態の第１の動作では１走査期間を３サイクルとして駆動タイミングを設計している。サイクル１は変調電圧を設定するサイクルであり、変調配線１０２の電圧は所望の電圧に安定していない。サイクル２およびＣは変調配線１０２の電圧が所望の電圧に安定している期間である。サイクル２は走査配線Ａに選択電圧を印加する期間であり、サイクル３は走査配線Ｂに選択電圧を印加する期間である。
【００５０】
初めに、サイクル１において変調ドライバ１０５は変調配線１０２に変調電圧を出力す
る。サイクル２において、走査ドライバ１０６が走査配線Ａ１０３ａに選択電圧を印加し、スイッチ１１１ｅ、１１１ｆが導通する（走査配線Ｂ１０３ｂは選択電圧を印加していないので、スイッチ１１１ｇは開いたままである）。そして、サイクル２では、変調配線１０２の変調電圧Ｖｓｉｇが、コンデンサ１１２ｃに充電される。サイクル２の終了時には、コンデンサ１１２ｃの電圧は、ほぼ変調電圧と等しくなる。次に、サイクル３において、走査ドライバ１０６が走査配線Ｂ１０３ｂに選択電圧を印加し、スイッチ１１１ｇが導通する（このとき、スイッチ１１１ｅ、１１１ｆは開く）。そして、変調配線１０２の変調電圧Ｖｓｉｇが、コンデンサ１１２ｄに充電される。サイクル３の終了時には、コンデンサ１１２ｄの電圧は、ほぼ変調電圧と等しくなる。このとき、ＦＥＴ１１３のゲート容量は小さく電流が流れ込まないため、コンデンサ１１２ｃに保持された変調電圧が維持されたまま、コンデンサ１１２ｃの各電極の電位が変調電圧分だけ上昇する。すなわち、両コンデンサに保持された電圧の合計値は変調電圧の２倍（２×Ｖｓｉｇ）となる。
【００５１】
続いて、次のサイクル１で走査配線Ａ、走査配線Ｂの電圧は非選択電圧になり、スイッチ１１１ｅ、１１１ｆ、１１１ｇは開き、コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧（２倍の変調電圧）は保持される。そして次のフレームで走査配線Ａ１０３ａ、走査配線Ｂ１０３ｂに選択電圧が印加されるまで、充電された電圧が保持される。コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧は、ＦＥＴ１１３のゲートに印加される。つまり、２倍の変調電圧がＦＥＴ１１３のゲート電圧となる。ＦＥＴ１１３のソースに接続されているＳＣＥ素子１１４には（ゲート電圧−Ｖｇｓ）なる電圧が印加される。そして、ＳＣＥ素子１１４のもう一方の電極は共通ソース配線（Ｖｓｓ）１１６に接続されているので、次のフレームの走査配線Ａ１０３ａ、走査配線Ｂ１０３ｂに選択電圧が印加されるまで、対応する電圧でＳＣＥ素子１１４は電子を放出し、不図示の対向する蛍光体が発光する。
【００５２】
（画素回路の第２の動作）
本発明の第２の実施形態における第２の動作を、図６（ｂ）で示したタイミングを基に説明する。図６（ｂ）の横軸、各波形は、図６（ａ）のものと同じである。
【００５３】
第２の実施形態の第２の動作では１走査期間を４サイクルとして駆動タイミングを設計している。サイクル１は第１の変調電圧を設定するサイクルであり、変調電圧は所望の電圧に安定していない。サイクル２は第１の変調電圧が所望の電圧に安定している期間である。さらに、サイクル３は第２の変調電圧を設定するサイクルであり、変調電圧は所望の電圧に安定していない。サイクル４は第２の変調電圧が所望の電圧に安定している期間である。
【００５４】
初めに、サイクル１において変調ドライバ１０５は変調配線１０２に第１の変調電圧を出力する。サイクル２において、走査ドライバ１０６が走査配線Ａ１０３ａに選択電圧を印加し、スイッチ１１１ｅ、１１１ｆが導通する（走査配線Ｂ１０３ｂには選択電圧が印加されていないので、スイッチ１１１ｇは開いたままである）。そして、変調配線１０２の第１の変調電圧が、コンデンサ１１２ｃに充電される。そして、サイクル２の終了時には、コンデンサ１１２ｃの電圧は、ほぼ第１の変調電圧と等しくなる。次に、サイクル３では、スイッチ１１１ｅ、１１１ｆ、１１１ｇが開き、コンデンサ１１２ｃ、１１２ｄは電圧を保持する。一方、変調ドライバ１０５は第２の変調電圧を変調配線１０２に出力する。サイクル４において、走査ドライバ１０６が走査配線Ｂ１０３ｂに選択電圧を印加し、スイッチ１１１ｇが導通する（走査配線Ａ１０３ａには選択電圧が印加されていないので、スイッチ１１１ｅ、１１１ｆは開いたままである）。そして、変調配線１０２の第２の変調電圧が、コンデンサ１１２ｄに充電される。そして、サイクル４の終了時には、コンデンサ１１２ｄの電圧は、ほぼ第２の変調電圧と等しくなり、コンデンサ１１２ｃ、１１２ｄが直列接続された電圧は（第１の変調電圧＋第２の変調電圧）となる。
【００５５】
続いて、次のサイクル１で走査配線Ａ１０３ａ、選択配線Ｂ１０３ｂの電圧は非選択電圧になり、スイッチ１１１ｅ、１１１ｆ、１１１ｇは開き、コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧（第１の変調電圧＋第２の変調電圧）は保持される。
【００５６】
そして次のフレームで走査配線Ａ１０３ａ、選択配線Ｂ１０３ｂに選択電圧が印加されるまで、充電された電圧が保持される。コンデンサ１１２ｃとコンデンサ１１２ｄの直列接続された電圧は、ＦＥＴ１１３のゲートに印加される。つまり、（第１の変調電圧＋第２の変調電圧）がＦＥＴ１１３のゲート電圧となる。以降の動作は第１の動作と同様である。
また、サイクル１，３の時間に対して、スイッチ１１１ｅと１１１ｆの直列抵抗とコンデンサ１１２ｃの時定数、およびスイッチ１１１ｇとコンデンサ１１２ｄの時定数を十分短く定めておけば、昇圧後の電圧が、コンデンサ１１２ｃ、１１２ｄの容量のばらつきやスイッチ１１１ｅ〜１１１ｇのＯＮ抵抗のばらつきに影響を受けることはない。したがって、ＴＦＴ１１３のゲート電圧を安定化することができる。
【００５７】
以上述べた本実施形態の第１および第２の動作によれば、変調配線１０２に出力する変調電圧の値を小さくすることができるため、充放電電力の低減、ＥＭＩの低減、ドライバＩＣのコスト削減など第１の実施形態と同様の効果を得ることができる。加えて、本実施形態の構成によれば、画素回路を構成するスイッチ（トランジスタ）の数を第１の実施形態よりも少なくできるという利点もある。
【００５８】
さらに、第２の動作の場合は、変調ドライバ１０５から２回に分けて変調電圧を出力するため、第１の変調電圧と第２の変調電圧の値を異ならせることもできる。例えばこれを利用し、第１の変調電圧と第２の変調電圧それぞれで階調を刻むようにすれば、階調数を増やすことも可能である。
【００５９】
＜第３の実施形態＞
上述した第１および第２の実施形態で、変調電圧を画素回路内で昇圧し、昇圧された電圧にしたがって表示素子を駆動することによって、変調配線の静電容量に起因する充放電電力を小さくできることを示した。第３の実施形態では、画素回路内に設けたチャージポンプ回路により変調電圧を３倍にする例について説明する。
【００６０】
第３の実施形態に係る画素回路を図３に示す。本実施形態の画素回路１０４では、第１の実施形態の画素回路（図１）にスイッチ１１１ｈ、１１１ｉ、１１１ｊ、コンデンサ１１２ｅを追加して、３倍に昇圧できるチャージポンプ回路が形成されている。スイッチ１１１ｊはスイッチ１１１ｄと同様に、選択電圧が印加された場合に開き、非選択時に閉じる特性を持つ。スイッチ１１１ｈ、１１１ｉのＯＮ抵抗の直列抵抗とコンデンサ１１２ｅで決まる時定数は、選択電圧を印加する時間（選択時間）より十分に短く設計される。
【００６１】
図３を用い回路動作の説明を行う。走査ドライバ１０６が走査配線１０３に選択電圧を印加すると、スイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｈ、１１１ｉが導通し、スイッチ１１１ｄ、１１１ｊが開く。これにより、コンデンサ１１２ａ、１１２ｂ、１１２ｅそれぞれに、変調配線１０２の変調電圧が充電される。
【００６２】
続いて、走査配線１０３に非選択電圧が印加されると、スイッチ１１１ａ、１１１ｂ、１１１ｃ、１１１ｈ、１１１ｉが開き、スイッチ１１１ｄ、１１１ｊが閉じる。そしてコンデンサ１１２ａとコンデンサ１１２ｂとコンデンサ１１２ｅは直列接続される。そして次のフレームで走査配線１０３に選択電圧が印加されるまで、充電された電圧を保持する。これにより変調電圧の３倍の電圧がＦＥＴ１１３のゲートに印加される。以降の動作は
前述した実施形態と同じである。
【００６３】
本発明の第３の実施形態では、変調配線１０２に出力する変調電圧を従来の回路に比べて１／３倍にすることができるため、充放電電力を１／９倍に小さくすることができる。また、第１および第２の実施形態よりも変調電圧をさらに小さくできるので、ドライバＩＣのコストをさらに下げることができるとともに、ＥＭＩをさらに低減することができる。
【００６４】
＜第４の実施形態＞
前述した実施形態では、チャージポンプ回路で昇圧した電圧をＦＥＴ１１３のゲートに印加し、ＦＥＴ１１３でソースフォロア回路を構成し、ＳＣＥ素子１１４を電圧で駆動する回路を示した。本発明の第４の実施形態では、表示素子を電流源で駆動する例を示す。
【００６５】
図４は、本発明の第４の実施形態に係る画素回路である。図４において、１１３ａはゲート電圧に従った電流で表示素子を電流駆動するＦＥＴ、１１４ａはＦＥＴ１１３ａにより構成される電流源で駆動されるＥＬ素子を代表とする表示素子である。他の構成要素、チャージポンプ等の回路の動作は第１の実施形態と同じであるので説明は省略する。
【００６６】
図４において、ＦＥＴ１１３ａはソースが共通ソース配線１１６に接続され、ドレインに表示素子１１４ａが接続されている。そして、ゲート電圧に従ってドレイン電流の制御を行う回路（電流駆動）が構成されている。すなわち、ＦＥＴ１１３ａのゲート電圧に従った電流値によって、表示素子１１４ａは駆動される。
【００６７】
このような構成において、表示素子１１４ａに流す電流（ドレイン電流）とＦＥＴ１１３ａの相互コンダクタンス（ｇｍ）により、必要なゲート電圧が決定する。一般的にこのような回路の場合、必要なドレイン電流に対して、ＦＥＴ１１３ａの相互コンダクタンス（ｇｍ）を大きくできるので、ゲート電圧は第１から第３の実施形態に比べ小さな値となる。しかし、第４の実施形態も第１の実施形態同様、チャージポンプ回路を用い変調電圧を昇圧しＦＥＴ１１３ａのゲート電圧とすることで、変調配線の静電容量に起因する充放電電力を小さくすることが可能である。
【００６８】
第４の実施形態では第１の実施形態同様、チャージポンプにより２倍の昇圧を行いゲート電圧としているので、所望の駆動電流に必要な変調電圧を１／２倍に小さくすることができる。
特に、ＦＥＴ１１３ａの相互コンダクタンスが小さくなるプロセスを使用する場合や、電流源の特性を良くするためにＦＥＴ１１３ａのソースと共通ソース配線１１６の間に抵抗を追加する場合は、ゲート電圧が大きくなるので、電力削減の効果が大きくなる。
【００６９】
以上述べたように、電流駆動する画素回路の場合も、変調電圧の低下、充放電電力の低減、ＥＭＩの低減、ドライバＩＣのコスト削減など第１の実施形態と同様の効果を得ることができる。なお、第２の実施形態や第３の実施形態のチャージポンプ回路を電流駆動の画素回路に適用することも可能である。
【００７０】
＜その他の実施形態＞
上述した実施形態は本発明の一具体例にすぎない。本発明は上述した実施形態の構成に限られず、その技術思想の範囲内でさまざまな構成を取り得る。
【００７１】
たとえば、上述した実施形態では昇圧回路としてチャージポンプ回路を用いる例を示したが、他の昇圧回路で画素回路を実現してもかまわない。例えば、オペレーションアンプ等の増幅器を用いても良い。通常これらの増幅器は、増幅器自体の動作のために電力が必
要である。消費電力低減のためには、選択電圧を印加する期間のみ増幅器の電源を投入し昇圧（増幅）し、昇圧（増幅）された電圧をコンデンサで１フレーム期間保持し、選択電圧を印加する期間以外は増幅器に電力を供給しない工夫を行うと良い。
【００７２】
上述した実施形態では、表示素子を駆動するトランジスタとしてＦＥＴを用いたが、バイポーラトランジスタであってもかまわない、この場合エミッタフォロア回路を構成し、ベース電流によるコンデンサの電圧減少が無視しうるように、コンデンサの容量を設計する。また第４の実施形態で説明したような電流駆動を行う場合、バイポーラトランジスタにエミッタ抵抗を追加して、コレクタ出力で表示素子を駆動しても良い。
【００７３】
上述した実施形態では、表示素子としてＳＣＥ素子を用い説明したが、もちろん他の電子放出素子、ＥＬ素子等を使用してもかまわない。もちろんＬＣＤの変調電圧についても本発明を適応可能である。
【００７４】
また、本発明は他の機能素子の駆動に応用することもできる。例えば、光導電性の膜に電子を放出して画像を撮像するビジコン等の撮像管の電子放出素子の駆動にも適応できる。撮像管では、真空容器内に設けられた光導電膜の撮像面に光学系により被写体の光学像を投影し、撮像面の画像を抵抗値の変化として出力する。光の強弱によるこの光導電膜の抵抗変化を、マトリクス配置された電子源により順次走査し読み出すときに、本発明の回路を電子源の走査に適応できる。
【符号の説明】
【００７５】
１０２：変調配線、１０３：走査配線、１０４：画素回路、１１１ａ〜１１１ｊ：スイッチ、１１２ａ〜１１２ｅ：コンデンサ、１１３：ＦＥＴ、１１４：ＳＣＥ素子
【図１】
2012145655.tif 000003
【図２】
2012145655.tif 000004
【図３】
2012145655.tif 000005
【図４】
2012145655.tif 000006
【図５】
2012145655.tif 000007
【図６】
2012145655.tif 000008
【図７】
2012145655.tif 000009
【図８】
2012145655.tif 000010
【図９】
2012145655.tif 000011
【図１０】
2012145655.tif 000012