(57)【要約】【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。【選択図】図１
2012226800.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を制御する同期信号である第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、
前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号と前記第２のクロック信号とを論理合成して、第２のチップ選択信号を生成する第１の論理回路と、
前記第２のチップ選択信号に基づいて活性化され、前記半導体装置の動作モードを定義する第１のコマンド信号に基づいて第２のコマンド信号を生成するコマンド生成回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記分周回路は、第１の動作モードにおいては前記第１のクロック信号を分周することによって前記第２のクロック信号を生成し、第２の動作モードにおいては、前記第１の論理回路が前記第１のチップ選択信号をスルーさせるように前記第２のクロック信号の論理レベルを固定する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の動作モードが設定されるモードレジスタを、さらに備える、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コマンド生成回路は、前記第１のコマンド信号をデコードすることによって前記第２のコマンド信号を生成する、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のクロック信号に同期して前記第２のコマンド信号を保持する第１の保持回路を、さらに備える、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のクロック信号に同期して前記第１のコマンド信号及び第１のチップ選択信号を保持する第２の保持回路を、さらに備える、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１のクロック信号に同期して前記第１のコマンド信号及び第２のチップ選択信号を保持する第３の保持回路を、さらに備える、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項８】
外部から供給される外部クロック信号を受けて前記第１のクロック信号を出力するクロックレシーバと、
外部から供給される外部チップ選択信号を受けて前記第１のチップ選択信号を出力するチップ選択レシーバと、
外部から供給される外部コマンド信号を受けて前記第１のコマンド信号を出力するコマンドレシーバと、をさらに備える、ことを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１のクロック信号に同期して前記第１のチップ選択信号を遅延させることにより第３のチップ選択信号を生成する遅延回路と、
前記第３のチップ選択信号と前記第２のクロック信号を論理合成することにより、前記第２のチップ選択信号を生成する第２の論理回路と、をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記遅延回路は、第３の動作モードにおいては前記第１のチップ選択信号を遅延させることによって前記第３のチップ選択信号を生成し、第４の動作モードにおいては前記第３のチップ選択信号の論理レベルを前記第１の論理回路が前記第１のチップ選択信号をスルーさせるように固定する、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の動作モードが選択されている場合には、
半導体装置を制御する同期信号である第１のクロック信号を分周して第２のクロック信号を生成し、
前記第２のクロック及び前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号の両方が活性化していることに応答して、第２のチップ選択信号を生成し、
前記第２のチップ選択信号が、コマンド生成回路を活性化させ、
第２の動作モードが選択されている場合には、前記第１及び第２のクロック信号に関わらず前記第１のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、
前記第１及び第２の動作モードにおいて、活性化された前記コマンド生成回路が、前記半導体装置の動作モードを定義する第１のコマンド信号から第２のコマンド信号を生成する、ことを特徴とする半導体装置の制御方法。
【請求項１２】
前記第１及び第２の動作モードのいずれか選択されているかにかかわらず、前記第１のクロック信号に基づいて前記第２のコマンド信号を保持する、ことを特徴とする請求項１１に記載の半導体装置の制御方法。
【請求項１３】
前記第１及び第２の動作モードのいずれか選択されているかにかかわらず、前記第１のクロック信号に基づいて前記第１のコマンド信号及び前記第１のチップ選択信号を保持する、ことを特徴とする請求項１１に記載の半導体装置の制御方法。
【請求項１４】
前記第１及び第２の動作モードのいずれか選択されているかにかかわらず、前記第１のクロック信号に基づいて前記第１のコマンド信号及び前記第２のチップ選択信号を保持する、ことを特徴とする請求項１１に記載の半導体装置の制御方法。
【請求項１５】
外部から供給される外部クロック信号を受けて前記第１のクロック信号を生成し、
外部から供給される外部チップ選択信号を受けて前記第１のチップ選択信号を生成し、
外部から供給される外部コマンド信号を受けて前記第１のコマンド信号を生成する、ことを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置の制御方法。
【請求項１６】
第３の動作モードが選択されている場合には、前記第１のチップ選択信号を遅延させることによって第３のチップ選択信号を生成し、
前記第３のチップ選択信号と前記第２のクロック信号の両方が活性化していることに応答して前記コマンド生成回路を活性化させる、ことを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置の制御方法。
【請求項１７】
第４の動作モードが選択されている場合には前記第３のチップ選択信号の論理レベルを、前記第１のチップ選択信号をスルーさせて前記第２のチップ選択信号とするように固定する、ことを特徴とする請求項１６に記載の半導体装置の制御方法。
【請求項１８】
前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第１及び第２の動作モードのいずれかを選択する、ことを特徴とする請求項１１乃至１７のいずれか一項に記載の半導体装置の制御方法。
【請求項１９】
請求項８に記載の半導体装置と、前記半導体装置に前記外部クロック信号、前記外部チップ選択信号及び前記外部コマンド信号を供給するコントローラと、を備えることを特徴とする情報処理システム。
【請求項２０】
前記コントローラは、前記半導体装置を前記第１及び第２の動作モードのいずれかに設定する、ことを特徴とする請求項１９に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、クロック信号に同期して動作を行う半導体装置及びその制御方法に関する。また、本発明は、このような半導体装置を用いた情報処理システムに関する。
【背景技術】
【０００２】
コンピュータのメインメモリとして広く使用されている同期型のＤＲＡＭ（Dynamic Random Access Memory）は、クロック信号に同期した動作を行う。このため、外部のコントローラからは、同期型のＤＲＡＭに対して外部クロック信号に同期した外部コマンド信号が供給される。ＤＲＡＭの内部においても、内部クロック信号に同期して内部コマンドのデコードやラッチが行われる（特許文献１，２参照）。
【０００３】
このように、外部のコントローラから供給される外部コマンド信号は、外部クロック信号に同期してＤＲＡＭに供給されるため、外部コマンド信号の全てのアクティブエッジ（例えば立ち上がりエッジ）に対して所定のセットアップマージン及びホールドマージンが必要となる。このため、周波数の高い外部クロック信号を用いると、外部コマンド信号のセットアップマージン及びホールドマージンが不足するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−５９２６３号公報
【特許文献２】特開２００３−３１７４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
外部コマンド信号のセットアップマージン及びホールドマージンを拡大する方法として、ＤＲＡＭの内部で外部クロック信号を分周することによって外部クロック信号よりも周波数の低い分周クロック信号を生成し、分周クロック信号に同期して外部コマンド信号のラッチ動作を行う方法が考えられる。この方法によれば、外部コマンド信号の全てのアクティブエッジに対してセットアップマージン及びホールドマージンを確保する必要はなく、外部コマンド信号のアクティブエッジのｎ回（ｎは２のべき乗）に１回ごとにセットアップマージン及びホールドマージンを確保すればよいことから、外部コマンド信号のセットアップマージン及びホールドマージンを拡大することが可能となる。このような動作、つまり、外部コマンド信号のアクティブエッジのｎ回に１回おきに外部コマンド信号の入力を有効とする動作モードは、本明細書において「ギアダウンモード」と呼ぶ。
【０００６】
しかしながら、ギアダウンモードのオン／オフを可能とする場合、ギアダウンモードオン時において単に外部クロック信号を分周するだけでは、ギアダウンモードオン時のラッチタイミングと、ギアダウンモードオフ時のラッチタイミングに大きなずれが生じてしまう。これは、ギアダウンモードオン時においては外部クロック信号が分周回路を通過するため、生成される分周クロック信号に所定の遅延が生じるのに対し、ギアダウンモードオフ時においては分周回路がバイパスされるため、分周回路による遅延が生じないからである。
【０００７】
このようなタイミングのずれをなくすためには、ギアダウンモードオフ時においてもギアダウンモードオン時と同等の遅延が生じるよう、遅延素子を用いて内部クロック信号を正確に遅延させる必要がある。しかしながら、この場合、タイミングのずれを正確に解消するための複雑な設計が必要となるため設計負担が増大するばかりでなく、遅延素子を形成するための素子領域が必要となり、チップ面積が増大するという問題も生じる。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、半導体装置を制御する同期信号である第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号と前記第２のクロック信号とを論理合成して、第２のチップ選択信号を生成する第１の論理回路と、前記第２のチップ選択信号に基づいて活性化され、前記半導体装置の動作モードを定義する第１のコマンド信号に基づいて第２のコマンド信号を生成するコマンド生成回路とを備えることを特徴とする。
【０００９】
本発明による半導体装置の制御方法は、第１の動作モードが選択されている場合には、半導体装置を制御する同期信号である第１のクロック信号を分周して第２のクロック信号を生成し、前記第２のクロック信号及び前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号の両方が活性化していることに応答して、第２のチップ選択信号を生成し、前記第２のチップ選択信号が、コマンド生成回路を活性化させ、第２の動作モードが選択されている場合には、前記第１及び第２のクロック信号に関わらず前記第１のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、前記第１及び第２の動作モードにおいて、活性化された前記コマンド生成回路が、前記半導体装置の動作モードを定義する第１のコマンド信号から第２のコマンド信号を生成することを特徴とする。
【００１０】
本発明による情報処理システムは、上記の半導体装置と、半導体装置に外部クロック信号、外部チップ選択信号及び外部コマンド信号を供給するコントローラとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明の一例によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。
【図面の簡単な説明】
【００１２】
【図１】本発明の原理を説明するための図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】半導体装置１０を用いた情報処理システム５０のブロック図である。
【図４】本発明の第１の実施形態によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図５】コマンドデコーダ１３０の回路図である。
【図６】コマンドデコーダ１３０の真理値表である。
【図７】図４に示す回路においてギアダウンモードがオフである場合の動作波形図である。
【図８】図４に示す回路においてギアダウンモードがオンである場合の動作波形図である。
【図９】比較例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図１０】図９に示す回路においてギアダウンモードがオンである場合の動作波形図である。
【図１１】第１の変形例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図１２】第２の変形例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図１３】ｔＣＡＬモードを備えたアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図１４】図１３に示す回路の動作を説明するための波形図である。
【図１５】ｔＣＡＬモードとギアダウンモードの両方を備えたアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【図１６】図１５に示す回路において、ｔＣＡＬモードがオフ、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。
【図１７】図１５に示す回路において、ｔＣＡＬモードがオフ、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。
【図１８】図１５に示す回路において、ｔＣＡＬモードがオン、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。
【図１９】図１５に示す回路において、ｔＣＡＬモードがオン、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、ギアダウンモードがオンの場合には、チップ選択信号及び分周されたクロック信号に基づいてコマンド生成回路を活性化させ、コマンド信号のラッチについては分周されていないクロック信号に同期して行うことを技術思想とする。これにより、ギアダウンモードがオンの場合、クロック信号の１周期おきにコマンド信号を有効とすることができるとともに、ギアダウンモードがオンの場合とオフの場合とでラッチタイミングにずれが生じることがない。
【００１４】
図１は、本発明の原理を説明するための図である。
【００１５】
図１に示すように、本発明による半導体装置は、第１のクロック信号ＣＬＫ１を分周することによって第２のクロック信号ＣＬＫ２を生成する分周回路２と、第１のチップ選択信号ＣＳ１と第２のクロック信号ＣＬＫ２を論理合成することにより第２のチップ選択信号ＣＳ２を生成する論理回路４と、第２のチップ選択信号ＣＳ２に基づいて活性化され、第１のコマンド信号ＣＭＤ１に基づいて第２のコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。
【００１６】
第１のクロック信号ＣＬＫ１は、半導体装置の外部から供給される外部クロック信号又はこれをバッファリングした信号であり、したがってその周波数は外部クロック信号の周波数と一致している。外部クロック信号は、半導体装置に接続されたコントローラから供給されるいわゆるシステムクロックである。したがって、本発明による半導体装置の動作は、外部クロック信号に同期して行われる。
【００１７】
第１のチップ選択信号ＣＳ１は、半導体装置の外部から供給される外部チップ選択信号又はこれをバッファリングした信号であり、第１のクロック信号ＣＬＫ１と同期している。外部チップ選択信号はコントローラから供給される信号であり、排他的に選択すべき複数の半導体装置が一つのコントローラに共通接続されている場合に、活性化すべき半導体装置を選択するために用いられる。
【００１８】
第１のコマンド信号ＣＭＤ１は、半導体装置の外部から供給される外部コマンド信号又はこれをバッファリングした信号であり、第１のクロック信号ＣＬＫ１と同期している。外部コマンド信号はコントローラから供給される信号であり、外部チップ選択信号によって選択された半導体装置の動作内容（例えばリード動作やライト動作）を指定するために用いられる。
【００１９】
本発明による半導体装置はギアダウンモードを備えており、そのオン／オフはモードレジスタ８に設定される。モードレジスタ８から出力されるギアダウン信号ＧＤは分周回路２に供給され、これがギアダウンモードオンを示していれば、分周回路２は第１のクロック信号ＣＬＫ１を分周することによって第２のクロック信号ＣＬＫ２を生成し、ギアダウンモードオフを示していれば、分周回路２は第２のクロック信号ＣＬＫ２の論理レベルを固定する。
【００２０】
ギアダウンモードがオフの状態では、第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１は、第１のクロック信号ＣＬＫ１の全てのアクティブエッジ（例えば全ての立ち上がりエッジ）において有効となる。これに対し、ギアダウンモードがオンの状態では、第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１は、第１のクロック信号ＣＬＫ１のｎ回（ｎは２のべき乗）に１回のアクティブエッジ（例えば２回に１回の立ち上がりエッジ）において有効となる。このため、ギアダウンモードをオンに設定すれば、第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１のセットアップマージン及びホールドマージンが拡大する。
【００２１】
ギアダウンモードがオフの場合、第２のクロック信号ＣＬＫ２の論理レベルが固定されるため、第２のチップ選択信号ＣＳ２の波形は第１のチップ選択信号ＣＳ１の波形と一致する。このため、コマンド生成回路６は、第１のチップ選択信号ＣＳ１に同期して活性化され、第１のコマンド信号ＣＭＤ１に基づいて第２のコマンド信号ＣＭＤ２を生成する。コマンド生成回路６は例えばデコーダであり、この場合、第１のコマンド信号ＣＭＤ１をデコードすることによって第２のコマンド信号ＣＭＤ２を生成する。第２のコマンド信号ＣＭＤ２は図示しない内部回路に供給され、その内容が示す動作（例えばリード動作やライト動作）を実行する。したがって、第２のコマンド信号ＣＭＤ２を例えば第１のクロック信号ＣＬＫ１に同期してラッチすれば、図示しない内部回路は、第１のクロック信号ＣＬＫ１の全てのアクティブエッジにおいて供給される第１のコマンド信号ＣＭＤ１に基づいた動作を行うことができる。
【００２２】
これに対し、ギアダウンモードがオンの場合、第２のチップ選択信号ＣＳ２は、分周された第２のクロック信号ＣＬＫ２と第１のチップ選択信号ＣＳ１とを論理合成した信号となる。このため、第１のチップ選択信号ＣＳ１は、第２のクロック信号ＣＬＫ２が一方の論理レベルである期間においてのみ有効となり、有効な期間に供給された第１のチップ選択信号ＣＳ１が第２のチップ選択信号ＣＳ２として出力され、コマンド生成回路６を活性化させる。したがって、第２のコマンド信号ＣＭＤ２を例えば第１のクロック信号ＣＬＫ１に同期してラッチすれば、図示しない内部回路は、第１のクロック信号ＣＬＫ１のｎ回に１回のアクティブエッジに同期して供給される第１のコマンド信号ＣＭＤ１に基づいた動作を行う。例えば、第１のクロック信号ＣＬＫ１の偶数番目のアクティブエッジに同期した第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１が有効となり、第１のクロック信号ＣＬＫ１の奇数番目のアクティブエッジに同期した第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１が無効となることから、セットアップマージン及びホールドマージンが拡大することになる。
【００２３】
このように、本発明による半導体装置では、ギアダウンモードによって第１のチップ選択信号ＣＳ１及び第１のコマンド信号ＣＭＤ１のセットアップマージン及びホールドマージンを拡大することができることから、外部クロック信号の周波数が高い場合であっても、セットアップマージン及びホールドマージンを十分に確保することが可能となる。しかも、分周された第２のクロック信号ＣＬＫ２をラッチタイミング信号として使用する必要がないことから、ギアダウンモードがオンの場合とオフの場合とでコマンド信号のラッチタイミングにずれが生じることがない。
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００２６】
本実施形態による半導体装置１０はＤＲＡＭであり、図２に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００２７】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１、チップ選択端子２２、コマンド端子２３及びクロック端子２４をそれぞれ介して、外部からアドレス信号ＡＤＤ、外部チップ選択信号ＣＳＢ、外部コマンド信号ＣＭＤ及び外部クロック信号ＣＫが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ、外部チップ選択信号ＣＳＢ、外部コマンド信号ＣＭＤ及び外部クロック信号ＣＫを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００２８】
具体的には、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００２９】
一方、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５を介してデータ端子２５から外部に出力される。また、ライト動作時においては、データ端子２５を介して外部から供給されたリードデータＤＱがアンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００３０】
アクセス制御回路２０の動作は、外部クロック信号ＣＫに同期して行われる。本実施形態による半導体装置１０はギアダウンモードを備えており、これがオフ状態（第２の動作モード）であれば外部クロック信号ＣＫの全ての立ち上がりエッジにおいて外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤが有効となる。これに対し、ギアダウンモードがオン状態（第１の動作モード）であれば外部クロック信号ＣＫの偶数番目の立ち上がりエッジにおいて外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤが有効となり、奇数番目の立ち上がりエッジにおいて入力された外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤは無効となる。
【００３１】
ギアダウンモードのオン／オフは、モードレジスタ４０によって設定される。モードレジスタ４０の設定値は、コマンド端子２３を介してモードレジスタセットコマンドを発行するとともに、アドレス端子２１を介して新たな設定値を入力することにより更新することができる。
【００３２】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図２に示す電源回路３０によって生成される。電源回路３０は、電源端子３１，３２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００３３】
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、センス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００３４】
図３は、本実施形態による半導体装置１０を用いた情報処理システム５０のブロック図である。
【００３５】
図３に示す情報処理システム５０は、２つのＤＲＡＭ１０ａ，１０ｂと、これらＤＲＡＭ１０ａ，１０ｂを制御するコントローラ６０からなる。これらＤＲＡＭ１０ａ，１０ｂ及びコントローラ６０はそれぞれ異なる半導体チップに集積されており、互いに同じ回路基板（例えばマザーボード）に実装されている。ＤＲＡＭ１０ａ，１０ｂは、それぞれ図２に示した半導体装置１０に相当し、互いに同じ回路構成を有している。
【００３６】
図３に示すように、ＤＲＡＭ１０ａ，１０ｂは外部チップ選択信号ＣＳＢａ，ＣＳＢｂが供給される配線を除き、コントローラ６０に共通接続されている。つまり、コントローラ６０が出力するアドレス信号ＡＤＤはＤＲＡＭ１０ａ，１０ｂのアドレス端子２１に共通に供給され、コントローラ６０が出力する外部コマンド信号ＣＭＤはＤＲＡＭ１０ａ，１０ｂのコマンド端子２３に共通に供給され、コントローラ６０が出力する外部クロック信号ＣＫはＤＲＡＭ１０ａ，１０ｂのクロック端子２４に共通に供給される。また、コントローラ６０が出力するライトデータＤＱはＤＲＡＭ１０ａ，１０ｂのデータ端子２５に共通に供給され、ＤＲＡＭ１０ａ，１０ｂのデータ端子２５から出力されるリードデータＤＱはいずれもコントローラ６０に入力される。
【００３７】
これに対し、コントローラ６０から出力される外部チップ選択信号ＣＳＢａ，ＣＳＢｂについては、ＤＲＡＭ１０ａ，１０ｂにそれぞれ個別に供給される。外部チップ選択信号ＣＳＢａはＤＲＡＭ１０ａを選択するための信号であり、外部チップ選択信号ＣＳＢｂはＤＲＡＭ１０ｂを選択するための信号である。これにより、ＤＲＡＭ１０ａ，１０ｂに対して共通に供給されるアドレス信号ＡＤＤや外部コマンド信号ＣＭＤなどは、ＤＲＡＭ１０ａ，１０ｂのいずれか一方に対してのみ有効となる。また、コントローラ６０は、２つのＤＲＡＭ１０ａ，１０ｂのそれぞれに対して、外部チップ選択信号ＣＳＢａ，ＣＳＢｂ、アドレス信号ＡＤＤ、外部コマンド信号ＣＭＤ、外部クロック信号ＣＫ、及びライトデータＤＱの少なくとも幾つかを用いて、ギアダウンモード及び後述するｔＣＡＬモードを、それぞれオン、オフに設定する。
【００３８】
次に、アクセス制御回路２０の主要部の回路構成について詳細に説明する。
【００３９】
図４は、本発明の第１の実施形態によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００４０】
図４に示す回路は、外部から供給される外部チップ選択信号ＣＳＢを受けて第１のチップ選択信号ＣＳ１を出力するチップ選択レシーバ１０１と、外部から供給される外部コマンド信号ＣＭＤを受けて第１のコマンド信号ＣＭＤ１を出力するコマンドレシーバ１０２と、外部から供給される外部クロック信号ＣＫを受けて第１のクロック信号ＣＬＫ１を出力するクロックレシーバ１０３とを備える。これらレシーバ１０１〜１０３は、いずれも入力信号の論理レベルを判定し、その結果に基づいて入力信号の論理レベルを反転させた出力信号を生成する。したがって、例えば第１のチップ選択信号ＣＳ１は外部チップ選択信号ＣＳＢの反転信号となる。
【００４１】
外部コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢからなる。これに対応して、第１のコマンド信号ＣＭＤ１も、ロウアドレスストローブ信号ＲＡＳ１、カラムアドレスストローブ信号ＣＡＳ１及びライトイネーブル信号ＷＥ１によって構成される。
【００４２】
図４に示す回路は、分周回路１１０をさらに備えている。分周回路１１０は、第１のクロック信号ＣＬＫ１を分周することによって第２のクロック信号ＣＬＫ２を生成する回路であり、フリップフロップ回路１１１と２入力のＮＡＮＤゲート回路１１２によって構成されている。ＮＡＮＤゲート回路１１２の一方の入力ノードにはギアダウン信号ＧＤが供給され、ＮＡＮＤゲート回路１１２の他方の入力ノードはフリップフロップ回路１１１の出力ノードＱに接続されている。ＮＡＮＤゲート回路１１２の出力ノードは、フリップフロップ回路１１１の入力ノードＤに接続されている。フリップフロップ回路１１１のクロックノードＣには第１のクロック信号ＣＬＫ１が供給されており、第１のクロック信号ＣＬＫ１の立ち下がりエッジに同期して入力ノードＤの論理レベルをラッチする。
【００４３】
このため、ギアダウン信号ＧＤがハイレベルである場合、第２のクロック信号ＣＬＫ２は第１のクロック信号ＣＬＫ１の立ち下がりエッジが到来するごとにその論理レベルが反転する。ここで、第２のクロック信号ＣＬＫ２を反転させるタイミングとして第１のクロック信号ＣＬＫ１の立ち下がりエッジを使用している点は重要である。つまり、第１のクロック信号ＣＬＫ１の立ち下がりエッジに同期して第２のクロック信号ＣＬＫ２を反転させることにより、第１のクロック信号ＣＬＫ１のアクティブエッジである立ち上がりエッジは、第２のクロック信号ＣＬＫ２がハイレベル（又はローレベル）である期間のほぼ真ん中のタイミングとすることができる。
【００４４】
さらに、フリップフロップ回路１１１にはセットノードｓｅｔが設けられており、ギアダウン信号ＧＤがローレベルである場合には出力ノードＱから出力される第２のクロック信号ＣＬＫ２の論理レベルがハイレベルに固定される。
【００４５】
ギアダウン信号ＧＤは、図２に示したモードレジスタ４０より供給される信号であり、ギアダウンモードのオン／オフを示す信号である。具体的には、ギアダウン信号ＧＤがハイレベルであればギアダウンモードがオンであることを示し、ギアダウン信号ＧＤがローレベルであればギアダウンモードがオフであることを示す。これにより、ギアダウンモードがオンである場合には、第２のクロック信号ＣＬＫ２が第１のクロック信号ＣＬＫ１の２倍の周期（１／２の周波数）となり、ギアダウンモードがオフである場合には、第２のクロック信号ＣＬＫ２がハイレベルに固定される。
【００４６】
第２のクロック信号ＣＬＫ２と第１のチップ選択信号ＣＳ１は、図４に示すＡＮＤゲート回路１２０（第１の論理回路）に供給される。ＡＮＤゲート回路１２０の出力である第２のチップ選択信号ＣＳ２は、コマンドデコーダ（コマンド生成回路）１３０に供給される。コマンドデコーダ１３０は第１のコマンド信号ＣＭＤ１をデコードする回路であり、第２のチップ選択信号ＣＳ２がハイレベルである場合に活性化される。
【００４７】
図５はコマンドデコーダ１３０の回路図であり、図６はコマンドデコーダ１３０の真理値表である。
【００４８】
図５に示すように、コマンドデコーダ１３０は３つのＡＮＤゲート回路を備えており、これら３つのＡＮＤゲート回路には全て第２のチップ選択信号ＣＳ２が入力されている。このため、第２のチップ選択信号ＣＳ２がローレベルである場合にはコマンドデコーダ１３０の出力であるリード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０（第２のコマンド信号）はいずれもローレベルに非活性化される。これに対し、第２のチップ選択信号ＣＳ２がハイレベルである場合には、第１のコマンド信号ＣＭＤ１を構成するロウアドレスストローブ信号ＲＡＳ１、カラムアドレスストローブ信号ＣＡＳ１及びライトイネーブル信号ＷＥ１の組み合わせによって、リード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０又はアクティブ信号ａｃｔ０がハイレベルに活性化する。第１のコマンド信号ＣＭＤ１の具体的な組み合わせについては図６に示すとおりである。
【００４９】
図４に戻って、コマンドデコーダ１３０によって生成されるリード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０は、それぞれ対応するフリップフロップ回路１４１〜１４３（第１の保持回路）に供給される。これらフリップフロップ回路１４１〜１４３は、遅延回路１１３によって遅延された第１のクロック信号ＣＬＫ１ａに同期してリード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０を取り込み、それぞれリード信号ｒｅａｄ１、ライト信号ｗｒｉｔｅ１及びアクティブ信号ａｃｔ１として出力する。遅延回路１１３は、コマンドデコーダ１３０による遅延と同じ遅延を第１のクロック信号ＣＬＫ１に与える回路であり、フリップフロップ回路１４１〜１４３によるラッチタイミングを調整する役割を果たす。具体的には、コマンドデコーダ１３０を構成する論理回路の論理段数と同数段の論理回路によって遅延回路１１３を構成することができる。したがって、遅延回路１１３の設計は非常に容易であり、また、チップ上の占有面積も最小限に抑えられる。
【００５０】
リード信号ｒｅａｄ１、ライト信号ｗｒｉｔｅ１及びアクティブ信号ａｃｔ１は、アクセス制御回路２０に含まれるコントロールロジック１５０に供給される。コントロールロジック１５０は、リード信号ｒｅａｄ１、ライト信号ｗｒｉｔｅ１及びアクティブ信号ａｃｔ１を受け、遅延回路１１４によって遅延された第１のクロック信号ＣＬＫ１ｂに同期して図２に示したロウデコーダ１２やカラムデコーダ１３などを制御する。遅延回路１１４は、フリップフロップ回路１４１〜１４３による遅延と同じ遅延を第１のクロック信号ＣＬＫ１ａに与える回路であり、コントロールロジック１５０の動作タイミングを調整する役割を果たす。具体的には、フリップフロップ回路１４１〜１４３を構成する論理回路の論理段数と同数段の論理回路によって遅延回路１１４を構成することができる。したがって、遅延回路１１４の設計は非常に容易であり、また、チップ上の占有面積も最小限に抑えられる。
【００５１】
以上が第１の実施形態によるアクセス制御回路２０の主要部の回路構成である。次に、第１の実施形態によるアクセス制御回路２０の動作について説明する。
【００５２】
図７は、ギアダウンモードがオフである場合の動作波形図である。
【００５３】
図７において（ａ）の領域に示す信号はレシーバ１０１〜１０３に入力される前の信号を示し、（ｂ）の領域に示す信号はレシーバ１０１〜１０３から出力された後、コマンドデコーダ１３０に入力される前の信号を示し、（ｃ）の領域に示す信号はコマンドデコーダ１３０以降で用いられる信号を示す。以降の波形図においても同様である。
【００５４】
図７に示す例では、外部クロック信号ＣＫの立ち上がりエッジ＃２に同期してアクティブコマンド（ＡＣＴ）が発行され、外部クロック信号ＣＫの立ち上がりエッジ＃６，＃８，＃１０に同期してリードコマンド（ＲＥＤ）が発行されている。アクティブコマンド（ＡＣＴ）とはアクティブ信号ａｃｔ０が生成されるべき外部コマンド信号ＣＭＤの組み合わせを指し、リードコマンド（ＲＥＤ）とはリード信号ｒｅａｄ０が生成されるべき外部コマンド信号ＣＭＤの組み合わせを指す。また、これらコマンドが発行される際には、当該半導体装置１０に対応する外部チップ選択信号ＣＳＢがローレベルに活性化される。
【００５５】
ギアダウンモードがオフである場合には、第１のチップ選択信号ＣＳ１と第２のチップ選択信号ＣＳ２は同じ波形となる。コマンドデコーダ１３０は、第２のチップ選択信号ＣＳ２がハイレベルとなるたびに活性化され、第２のチップ選択信号ＣＳ２がハイレベルとタイミングで供給される第１のコマンド信号ＣＭＤ１をデコードする。その結果、コマンドデコーダ１３０によってアクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０が生成される。第１のチップ選択信号ＣＳ１は外部クロック信号ＣＫの１クロックサイクルの期間に亘って活性化されるため、コマンドデコーダ１３０も１クロックサイクルの期間に亘って活性化される。したがって、アクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０の活性化期間も外部クロック信号ＣＫの１クロックサイクルの期間に相当する。
【００５６】
生成されたアクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０は、第１のクロック信号ＣＬＫ１ａに同期してフリップフロップ回路１４３又は１４１にラッチされ、アクティブ信号ａｃｔ１及びリード信号ｒｅａｄ１として出力される。アクティブ信号ａｃｔ１及びリード信号ｒｅａｄ１はコントロールロジック１５０に入力され、第１のクロック信号ＣＬＫ１ｂに同期して処理される。
【００５７】
このように、ギアダウンモードがオフである場合には、外部クロック信号ＣＫの立ち上がりエッジに同期して入力された外部コマンド信号ＣＭＤが全て有効となり、外部クロック信号ＣＫと同じ周波数でコマンドが処理されることになる。
【００５８】
図８は、ギアダウンモードがオンである場合の動作波形図である。
【００５９】
ギアダウンモードがオンである場合、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤに関しては、外部クロック信号ＣＫの偶数番目の立ち上がりエッジのみが有効となる。図８に示す例では、外部クロック信号ＣＫの立ち上がりエッジ＃２に同期してアクティブコマンド（ＡＣＴ）が発行され、外部クロック信号ＣＫの立ち上がりエッジ＃６，＃８，＃１０に同期してリードコマンド（ＲＥＤ）が発行されている。これらコマンドが発行される際には、当該半導体装置１０に対応する外部チップ選択信号ＣＳＢがローレベルに活性化される。このように、ギアダウンモードがオンである場合には、外部クロック信号ＣＫの偶数番目の立ち上がりエッジのみが有効となるため、実質的に外部クロック信号ＣＫの周波数が１／２に低減されたものと見なすことができる。このため、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤのパルス幅を長く取ることができ、その結果セットアップマージン及びホールドマージンを十分に確保することが可能となる。
【００６０】
ギアダウンモードがオンである場合、第２のチップ選択信号ＣＳ２は、第１のチップ選択信号ＣＳ１と第２のクロック信号ＣＬＫ２を論理積合成した信号となる。第２のクロック信号ＣＬＫ２がハイレベルである期間は、第１のクロック信号ＣＬＫ１のある立ち下がりエッジから次の立ち下がりエッジまでの期間に相当するため、上述の通り、第１のクロック信号ＣＬＫ１の立ち上がりエッジは、第２のクロック信号ＣＬＫ２がハイレベルである期間のほぼ真ん中のタイミングとなる。このため、外部クロック信号ＣＫの立ち上がりエッジに同期して入力された外部コマンド信号ＣＭＤは、第２のクロック信号ＣＬＫ２に同期してコマンドデコーダ１３０により確実にデコードされ、アクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０が生成される。
【００６１】
ここで、アクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０が既に外部クロック信号ＣＫの１クロックサイクルの期間とされている点が重要である。つまり、本実施形態では、ギアダウンモードのオン／オフに関わらず、アクティブ信号ａｃｔ０及びリード信号ｒｅａｄ０（もちろんライト信号ｗｒｉｔｅ０も同様）のパルス幅が１クロックサイクルとなるため、フリップフロップ回路１４１〜１４３に供給する第１のクロック信号ＣＬＫ１ａをギアダウンモードのオン／オフに基づいて切り替える必要がない。したがって、図８の領域（ｃ）に示す波形は、図７の領域（ｃ）に示す波形とほぼ一致することになる。
【００６２】
このように、ギアダウンモードがオンである場合には、外部クロック信号ＣＫの偶数番目の立ち上がりエッジに同期して入力された外部コマンド信号ＣＭＤのみが有効となるため、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤのセットアップマージン及びホールドマージンを十分に確保することが可能となる。
【００６３】
図９は、比較例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００６４】
図９に示す比較例では、コマンドデコーダ１３０の後段に配置されたフリップフロップ回路１８１〜１８３のラッチタイミングをギアダウンモードのオン／オフによって変化させている。具体的には、図４に示した分周回路１１０と類似の回路構成を有する分周回路１６０によって第１のクロック信号ＣＬＫ１を分周し、第１のクロック信号ＣＬＫ１の２倍の周期を有する第３のクロック信号ＣＬＫ３を生成する。分周回路１６０は、フリップフロップ回路１６１及びＮＡＮＤゲート回路１６２からなり、図４に示した分周回路１１０と同様の接続関係を有している。但し、フリップフロップ回路１６１は第１のクロック信号ＣＬＫ１の立ち下がりエッジではなく、立ち上がりエッジに同期して第３のクロック信号ＣＬＫ３を反転させる。
【００６５】
一方、分周されていない第１のクロック信号ＣＬＫ１は、遅延回路１７１によって分周回路１６０と同等の遅延が与えられ、第１のクロック信号ＣＬＫ１ｃが生成される。これら第１のクロック信号ＣＬＫ１ｃ及び第３のクロック信号ＣＬＫ３はセレクタ１７２に供給され、いずれか一方が出力される。セレクタ１７２による選択はギアダウン信号ＧＤに基づいて行われ、ギアダウン信号ＧＤがローレベル（ギアダウンモードオフ）であれば第１のクロック信号ＣＬＫ１ｃが選択され、ギアダウン信号ＧＤがハイレベル（ギアダウンモードオン）であれば第３のクロック信号ＣＬＫ３が選択される。そして、セレクタ１７２によって選択された第１のクロック信号ＣＬＫ１ｃ又は第３のクロック信号ＣＬＫ３がフリップフロップ回路１８１〜１８３にラッチタイミング信号として供給される。
【００６６】
さらに、セレクタ１７２によって選択されたクロック信号は、ＮＡＮＤゲート回路１７３を介してＡＮＤゲート回路１９１〜１９３にも供給される。ＡＮＤゲート回路１９１〜１９３は、フリップフロップ回路１８１〜１８３とコントロールロジック１５０との間に挿入されており、ギアダウンモードがオンである場合にコマンドのパルス幅を縮小する役割を果たす。ＮＡＮＤゲート回路１７３の他方の入力ノードにはギアダウン信号ＧＤが供給されているため、ギアダウン信号ＧＤがローレベル（ギアダウンモードオフ）である場合には、ＮＡＮＤゲート回路１７３の出力である第３のクロック信号ＣＬＫ３ａはハイレベルに固定される。これに対し、ギアダウン信号ＧＤがハイレベル（ギアダウンモードオン）である場合には、ＮＡＮＤゲート回路１７３の出力である第３のクロック信号ＣＬＫ３ａは、セレクタ１７２にから出力される第３のクロック信号ＣＬＫ３と同じ波形となる。
【００６７】
そして、ＡＮＤゲート回路１９１〜１９３を通過したリード信号ｒｅａｄ１Ａ、ライト信号ｗｒｉｔｅ１Ａ及びアクティブ信号ａｃｔ１Ａは、コントロールロジック１５０に供給される。コントロールロジック１５０は、遅延回路１１５によって遅延された第１のクロック信号ＣＬＫ１ｄに同期してこれらリード信号ｒｅａｄ１Ａ、ライト信号ｗｒｉｔｅ１Ａ及びアクティブ信号ａｃｔ１Ａを処理する。遅延回路１１５は、フリップフロップ回路１８１〜１８３及びＡＮＤゲート回路１９１〜１９３による遅延と同じ遅延を第１のクロック信号ＣＬＫ１ｃに与える回路である。しかしながら、第１のクロック信号ＣＬＫ１ｃのライン上にはセレクタ１７２などが配置されており、正確なタイミング調整は必ずしも容易ではない。
【００６８】
図１０は、図９に示す比較例の回路においてギアダウンモードがオンである場合の動作波形図である。
【００６９】
図１０に示す例では、外部チップ選択信号ＣＳＢ及び外部コマンド信号ＣＭＤの入力タイミングが図８に示した例と同じである。したがって、図１０の領域（ａ），（ｂ）に示した信号の波形は、図８の領域（ａ），（ｂ）に示した信号の波形とほぼ一致する。しかしながら、比較例においては、コマンドデコーダ１３０が第１のチップ選択信号ＣＳ１によって活性化されることから、ギアダウンモードがオンであるために外部チップ選択信号ＣＳＢのパルス幅が長い状況では、生成されるリード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０のパルス幅もこれに応じて長くなる。
【００７０】
これらリード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０は、ギアダウンモードがオンである場合には分周された第３のクロック信号ＣＬＫ３に同期してフリップフロップ回路１８１〜１８３にラッチされるため、外部クロック信号ＣＫの偶数番目の立ち上がりエッジに同期して入力された外部コマンド信号ＣＭＤのみが有効となる。但し、フリップフロップ回路１８１〜１８３から出力されるリード信号ｒｅａｄ１、ライト信号ｗｒｉｔｅ１及びアクティブ信号ａｃｔ１のパルス幅は１クロックサイクルを超えている（最長で２クロックサイクル）ため、ＡＮＤゲート回路１９１〜１９３によって１クロックサイクルのパルス幅に短縮されたのちに、コントロールロジック１５０に入力される。
【００７１】
このように、比較例の回路においてもギアダウンモードのオン／オフが可能である。しかしながら、比較例では分周された第３のクロック信号ＣＬＫ３の位相が第１のクロック信号ＣＬＫ１に対して遅れるため、ギアダウンモードがオンである場合もオフである場合も、コマンドデコーダ１３０の出力を同じタイミングでラッチするためには、メインのクロックラインに遅延回路１７１を挿入する必要が生じる。これにより、タイミングの調整が複雑となり設計に時間がかかるばかりでなく、セットアップマージン及びホールドマージンも減少する。さらには、遅延回路１７１を形成する分、チップ面積が増大するという問題も生じる。また、比較例ではギアダウンモードのオン／オフに基づいて切り替わるセレクタ１７２をメインのクロックラインに挿入する必要が生じ、これもセットアップマージン及びホールドマージンを減少させる原因となる。
【００７２】
これに対し、本実施形態においては、メインのクロックラインに遅延回路１７１などを挿入する必要がないことから、上記の問題を全て解消することが可能となる。
【００７３】
さらに、比較例では、ＡＮＤゲート回路１９１〜１９３を用いてリード信号ｒｅａｄ１、ライト信号ｗｒｉｔｅ１及びアクティブ信号ａｃｔ１のパルス幅を１クロックサイクルに短縮する必要があるため、これに伴ってアクセス速度の低下が生じるとともに、チップ面積の増大も生じる。
【００７４】
これに対し、本実施形態ではギアダウンモードのオン／オフに係わらずコマンドデコーダ１３０から出力される信号のパルス幅が１クロックサイクルとなることから、比較例のようにパルス幅の縮小を行う必要もない。
【００７５】
図１１は、第１の変形例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００７６】
図１１に示す変形例は、コマンドをラッチするフリップフロップ回路がコマンドデコーダ１３０の入力側に配置されている点において図４に示した回路と相違している。具体的には、図４に示したフリップフロップ回路１４１〜１４３が削除され、その代わりに、コマンドデコーダ１３０の前段にフリップフロップ回路１４４〜１４７（第３の保持回路）が配置されている。これらフリップフロップ回路１４４〜１４７は、それぞれ第２のチップ選択信号ＣＳ２、ロウアドレスストローブ信号ＲＡＳ１、カラムアドレスストローブ信号ＣＡＳ１及びライトイネーブル信号ＷＥ１を第１のクロック信号ＣＬＫ１に同期してラッチする。このような回路構成を用いても図４に示した回路と同じ効果を得ることが可能となる。
【００７７】
図１２は、第２の変形例によるアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００７８】
図１２に示す変形例は、フリップフロップ回路１４４がＡＮＤゲート回路１２０の前段に配置されている点において図１１に示した回路と相違している。これにより、フリップフロップ回路１４４〜１４７（第２の保持回路）は、それぞれ第１のチップ選択信号ＣＳ１、ロウアドレスストローブ信号ＲＡＳ１、カラムアドレスストローブ信号ＣＡＳ１及びライトイネーブル信号ＷＥ１を第１のクロック信号ＣＬＫ１に同期してラッチする。このような回路構成を用いても図４に示した回路と同じ効果を得ることが可能となる。
【００７９】
次に、本発明の第２の実施形態について説明する。
【００８０】
第２の実施形態による半導体装置は、ｔＣＡＬモードと呼ばれる動作モードを備えている。ｔＣＡＬモードとは、外部チップ選択信号ＣＳＢの入力タイミングと外部コマンド信号ＣＭＤの入力タイミングとの間にレイテンシを持たせることが可能な動作モードを指す。ｔＣＡＬモードがオフである場合（第４の動作モード）には、外部チップ選択信号ＣＳＢの入力タイミングと外部コマンド信号ＣＭＤの入力タイミングは同時に設定され、ｔＣＡＬモードがオンである場合（第３の動作モード）には、外部チップ選択信号ＣＳＢの入力タイミングと外部コマンド信号ＣＭＤの入力タイミングとの間に所定数のクロックサイクル分だけレイテンシが与えられる。したがって、ｔＣＡＬモードがオンである場合、コントローラはまず外部チップ選択信号ＣＳＢを発行し、その後、所定数のクロックサイクルだけ遅れたタイミングで外部コマンド信号ＣＭＤを発行する。これにより、コマンドレシーバ１０２を常時活性化させる必要が無くなり、必要な期間においてのみ活性化させることができることから、消費電流を削減することが可能となる。
【００８１】
図１３は、ｔＣＡＬモードを備えたアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００８２】
図１３に示す回路は、第１のクロック信号ＣＬＫ１に同期して第１のチップ選択信号ＣＳ１を遅延させる遅延回路２００を備えている。遅延回路２００は、縦続接続された複数のフリップフロップ回路２０１〜２０７，２０９を備えており、最終段のフリップフロップ回路２０９のセットノードｓｅｔにはｔＣＡＬモード信号ＣＡＬが供給される。ｔＣＡＬモード信号ＣＡＬは、ハイレベルであればｔＣＡＬモードのオンを示し、ローレベルであればｔＣＡＬモードのオフを示す。これにより、ｔＣＡＬモード信号ＣＡＬがハイレベル（ｔＣＡＬモードオン）である場合には、遅延回路２００からはフリップフロップ回路２０１，２０７，２０９の段数に等しいクロックサイクル分だけ遅延されたチップ選択信号ＣＳＤが出力される。これに対し、ｔＣＡＬモード信号ＣＡＬがローレベル（ｔＣＡＬモードオフ）である場合には、遅延回路２００の出力はハイレベルに固定される。
【００８３】
遅延されたチップ選択信号ＣＳＤは、ＡＮＤゲート回路１２０の一方の入力ノードに供給される。ＡＮＤゲート回路１２０の他方の入力ノードには、ＯＲゲート回路２１０の出力が供給される。ＯＲゲート回路２１０は、第１のチップ選択信号ＣＳ１とｔＣＡＬモード信号ＣＡＬを論理和合成する回路である。したがって、ｔＣＡＬモード信号ＣＡＬがハイレベル（ｔＣＡＬモードオン）である場合には、ＯＲゲート回路２１０の出力はハイレベルに固定される。
【００８４】
図１４は、図１３に示す回路の動作を説明するための波形図である。
【００８５】
図１４には、遅延回路２００による遅延量が５クロックサイクルに設定されている場合が示されている。この場合、外部クロック信号ＣＫの立ち上がりエッジ＃２に同期して外部チップ選択信号ＣＳＢが活性化すると、図示しない回路によってレシーバイネーブル信号ＥＮが活性化する。レシーバイネーブル信号ＥＮはコマンドレシーバ１０２を活性化させる信号であり、したがってエッジ＃２以前の期間においてはコマンドレシーバ１０２が非活性化されている。そして、外部チップ選択信号ＣＳＢの活性化から５クロックサイクルが経過すると、遅延回路２００からチップ選択信号ＣＳＤが出力される。一方、これに同期した立ち上がりエッジ＃７にて外部コマンド信号ＣＭＤが入力され、コマンドデコーダ１３０によってデコードされる。その結果、リード信号ｒｅａｄ０、ライト信号ｗｒｉｔｅ０及びアクティブ信号ａｃｔ０が生成される。その後、レシーバイネーブル信号ＥＮが非活性化し、コマンドレシーバ１０２の消費電流がカットされる。
【００８６】
このように、ｔＣＡＬモードがオンである場合、外部チップ選択信号ＣＳＢが入力される前の段階ではコマンドレシーバ１０２が非活性化されており、外部チップ選択信号ＣＳＢが入力されてからコマンドレシーバ１０２が活性化されることから、コマンドレシーバ１０２による消費電流が削減される。
【００８７】
但し、レシーバイネーブル信号ＥＮが活性化してから実際にコマンドレシーバ１０２が外部コマンド信号ＣＭＤを受け付け可能となるまでには所定の時間が必要である。同様に、レシーバイネーブル信号ＥＮが非活性化してから実際にコマンドレシーバ１０２が外部コマンド信号ＣＭＤを受け付け不可となるまでには所定の時間が必要である。このことは、特定のタイミングにおいてのみ外部コマンド信号ＣＭＤを受け付けることは不可能であることを意味し、その前後のタイミングにおいても外部コマンド信号ＣＭＤは受け付けられてしまう。図１４に示す例では、外部クロック信号ＣＫの立ち上がりエッジ＃７に同期して外部コマンド信号ＣＭＤが入力されているが、もし誤って立ち上がりエッジ＃６や＃８に同期して外部コマンド信号ＣＭＤが入力された場合であっても、これらのコマンドはコマンドレシーバ１０２によって受け付けられてしまう。しかしながら、コマンドデコーダ１３０は遅延されたチップ選択信号ＣＳＤが出力されるタイミングにおいてのみ活性化されるため、誤って受け付けられたコマンドは無効化される。
【００８８】
図１５は、ｔＣＡＬモードとギアダウンモードの両方を備えたアクセス制御回路２０の主要部の回路構成を示すブロック図である。
【００８９】
図１５に示す回路は、図４に示した回路に遅延回路２００ａ及びＯＲゲート回路２１０，２２０が追加された構成を有している。その他の構成は図４に示した回路と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９０】
遅延回路２００ａは、図１３に示した遅延回路２００にＡＮＤゲート回路２０８（第２の論理回路）が追加された構成を有している。ＡＮＤゲート回路２０８は最後から２段目のフリップフロップ回路２０７と最終段のフリップフロップ回路２０９との間に挿入されており、もう一方の入力ノードには第２のクロック信号ＣＬＫ２の反転信号が供給されている。また、フリップフロップ回路２０７のセットノードｓｅｔにはｔＣＡＬモード信号ＣＡＬが供給され、フリップフロップ回路２０９のセットノードｓｅｔにはＯＲゲート回路２２０の出力が供給されている。ＯＲゲート回路２２０は、ｔＣＡＬモード信号ＣＡＬとギアダウン信号ＧＤとを論理和合成する回路である。
【００９１】
図１５に示す回路は、ｔＣＡＬモードとギアダウンモードの両方を備えていることから、合計で４つの動作モードを有している。以下、各動作モードについて波形図を用いて説明する。
【００９２】
図１６は、ｔＣＡＬモードがオフ、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。
【００９３】
ｔＣＡＬモードがオフ、ギアダウンモードがオフである場合は、ｔＣＡＬモード信号ＣＡＬ及びギアダウン信号ＧＤがいずれもローレベルとなる。この場合、遅延回路２００ａの最終段であるフリップフロップ回路２０９がセットされるため、チップ選択信号ＣＳＤはハイレベルに固定される。このため、第２のチップ選択信号ＣＳ２の波形は、第１のチップ選択信号ＣＳ１の波形と一致する。その結果、図４に示した回路においてギアダウン信号ＧＤがローレベルである場合と同じ動作が行われることになる（図７参照）。
【００９４】
図１７は、ｔＣＡＬモードがオフ、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。
【００９５】
ｔＣＡＬモードがオフ、ギアダウンモードがオンである場合は、ｔＣＡＬモード信号ＣＡＬがローレベルとなり、ギアダウン信号ＧＤがハイレベルとなる。この場合、遅延回路２００ａに含まれるフリップフロップ回路２０７がセットされるため、フリップフロップ回路２０７の出力であるチップ選択信号ＣＳＤａ（第３のチップ選択信号）はハイレベルに固定される。一方、分周回路１１０によって分周された第２のクロック信号ＣＬＫ２がＡＮＤゲート回路２０８に入力されるため、遅延回路２００から出力されるチップ選択信号ＣＳＤは、第１のクロック信号ＣＬＫ１の立ち下がりエッジに同期して反転することになる。このようにして生成されるチップ選択信号ＣＳＤはＡＮＤゲート回路１２０に供給されるため、図４に示した回路においてギアダウン信号ＧＤがハイレベルである場合と同じ動作が行われることになる（図８参照）。
【００９６】
図１８は、ｔＣＡＬモードがオン、ギアダウンモードがオフである場合の動作を説明するための動作波形図である。
【００９７】
ｔＣＡＬモードがオン、ギアダウンモードがオフである場合は、ｔＣＡＬモード信号ＣＡＬがハイレベルとなり、ギアダウン信号ＧＤがローレベルとなる。この場合、ＯＲゲート回路２１０の出力はハイレベルに固定される。一方、第２のクロック信号ＣＬＫ２もハイレベルに固定されるため、遅延回路２００ａは入力された第１のチップ選択信号ＣＳ１をフリップフロップ回路の段数分だけ遅延させてチップ選択信号ＣＳＤとして出力する。これにより、コマンドデコーダ１３０はチップ選択信号ＣＳＤに同期して活性化されるので、当該タイミングで入力された第１のコマンド信号ＣＭＤ１がデコードされる。図１８に示す例では、遅延回路２００を構成するフリップフロップ回路の段数が６段である場合が示されており、外部チップ選択信号ＣＳＢが入力されるエッジ＃２から６クロックサイクル遅れたエッジ＃８にて入力された外部コマンド信号ＣＭＤが有効となる。
【００９８】
図１９は、ｔＣＡＬモードがオン、ギアダウンモードがオンである場合の動作を説明するための動作波形図である。
【００９９】
ｔＣＡＬモードがオン、ギアダウンモードがオンである場合は、ｔＣＡＬモード信号ＣＡＬ及びギアダウン信号ＧＤがいずれもハイレベルとなる。この場合、第２のクロック信号ＣＬＫ２が第１のクロック信号ＣＬＫ１の立ち下がりエッジに同期して反転するため、１クロックサイクルを超える第１のチップ選択信号ＣＳ１のパルス幅は、ＡＮＤゲート回路２０８によって１クロックサイクルのパルス幅に縮小される。その結果、遅延回路２００ａから出力されるチップ選択信号ＣＳＤの波形は、図１８に示したチップ選択信号ＣＳＤの波形と一致し、図１８に示す例と同様の動作を行うことが可能となる。
【０１００】
このように、本実施形態よれば、外部チップ選択信号ＣＳＢの入力タイミングと外部コマンド信号ＣＭＤの入力タイミングとの間にレイテンシを持たせることができるので、コマンドレシーバ１０２による消費電流を削減することが可能となる。しかも、図１５に示したように、ギアダウンモードを制御する回路とのマージが可能であることから、ｔＣＡＬモードとギアダウンモードの両方を備えた場合であっても、回路構成がさほど複雑化することもない。尚、図１５の第１の保持回路（コマンドデコーダ１３０とコントロールロジック１５０間に配置されるフリップフロップ回路）に代えて、図１２の第２の保持回路（フリップフロップ回路１４４〜１４７）または図１１の第３の保持回路（フリップフロップ回路１４４〜１４７）を適用しても良い。
【０１０１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０２】
例えば、本願の技術思想は、揮発性または不揮発性のメモリを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、上記実施形態にて開示する回路形式限られない。
【０１０３】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１０４】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１０５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１０６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０７】
また、本発明は下記の特徴をも有しているため、付記として示しておく。
【０１０８】
［付記１］
半導体装置を制御する同期信号である第１のクロック信号に同期して前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号を遅延させることにより第２のチップ選択信号を生成する遅延回路と、
前記半導体装置の動作モードを定義する第１のコマンド信号に基づいて第２のコマンド信号を生成するコマンド生成回路と、を備え、
前記コマンド生成回路は、
第３の動作モードにおいては前記第２のチップ選択信号に基づいて活性化され、第４の動作モードにおいては前記第１のチップ選択信号に基づいて活性化される、ことを特徴とする半導体装置。
［付記２］
更に、前記第１及び第２のチップ選択信号が供給され、前記第１及び第２のチップ選択信号のいずれか一つを、前記コマンド生成回路に供給する論理回路を備える、ことを特徴とする付記１に記載の半導体装置。
［付記３］
前記コマンド生成回路の動作モードが設定されるモードレジスタをさらに備える、ことを特徴とする付記１又は２に記載の半導体装置。
［付記４］
前記コマンド生成回路は、前記第１のコマンド信号をデコードすることによって前記第２のコマンド信号を生成する、ことを特徴とする付記１乃至３のいずれか一項に記載の半導体装置。
［付記５］
前記第１のクロック信号を分周することによって第２のクロック信号を生成する分周回路をさらに備え、
前記遅延回路は、
前記第３の動作モードにおいて第１の動作モードが選択されている場合には、前記第２のクロック信号に同期して前記第２のチップ選択信号を生成し、
前記第３の動作モードにおいて第２の動作モードが選択されている場合には、前記第１のクロック信号に同期して前記第２のチップ選択信号を生成する、ことを特徴とする付記１乃至４のいずれか一項に記載の半導体装置。
［付記６］
前記第１のクロック信号に同期して前記第２のコマンド信号を保持する第１の保持回路をさらに備える、ことを特徴とする付記５に記載の半導体装置。
［付記７］
前記第１のクロック信号に同期して前記第１のコマンド信号及び第１のチップ選択信号を保持する第２の保持回路をさらに備える、ことを特徴とする付記５に記載の半導体装置。
［付記８］
前記第１のクロック信号に同期して前記第１のコマンド信号及び第２のチップ選択信号を保持する第３の保持回路をさらに備える、ことを特徴とする付記５に記載の半導体装置。
［付記９］
外部から供給される外部クロック信号を受けて前記第１のクロック信号を出力するクロックレシーバと、
外部から供給される外部チップ選択信号を受けて前記第１のチップ選択信号を出力するチップ選択レシーバと、
外部から供給される外部コマンド信号を受けて前記第１のコマンド信号を出力するコマンドレシーバと、をさらに備える、ことを特徴とする付記３乃至８のいずれか一項に記載の半導体装置。
［付記１０］
第３の動作モードが選択されている場合には、
半導体装置を制御する同期信号である第１のクロック信号に同期して前記半導体装置へ供給されるコマンドを有効とするか否かを定義する第１のチップ選択信号を遅延させた第２のチップ選択信号を生成し、
前記第２のチップ選択信号の活性化に応答してコマンド生成回路を活性化させ、
第４の動作モードが選択されている場合には、前記第１のクロック信号に関わらず前記第１のチップ選択信号の活性化に応答して前記コマンド生成回路を活性化させ、
前記第１及び第２の動作モードにおいて、活性化された前記コマンド生成回路に前記半導体装置の動作モードを定義する第１のコマンド信号を供給することによって第２のコマンド信号を生成する、ことを特徴とする半導体装置の制御方法。
［付記１１］
外部から供給される外部クロック信号を受けて前記第１のクロック信号を生成し、
外部から供給される外部チップ選択信号を受けて前記第１のチップ選択信号を生成し、
外部から供給される外部コマンド信号を受けて前記第１のコマンド信号を生成する、ことを特徴とする付記１０に記載の半導体装置の制御方法。
［付記１２］
第１の動作モードが選択されている場合には、
第１のクロック信号よりも周波数の低い第２のクロック信号を生成し、
前記第２のクロック信号に同期して前記コマンド生成回路を活性化させ、
第２の動作モードが選択されている場合には、前記第１のクロック信号に同期して前記コマンド生成回路を活性化させる、ことを特徴とする付記１０又は１１に記載の半導体装置の制御方法。
［付記１３］
前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第３及び第４の動作モードのいずれか一つを選択する、ことを特徴とする付記１０乃至１２のいずれか一項に記載の半導体装置の制御方法。
［付記１４］
前記半導体装置に備えられたモードレジスタの設定値を変更することによって、前記第１及び第２の動作モードのいずれか一つを選択する、ことを特徴とする付記１２に記載の半導体装置の制御方法。
［付記１５］
付記９に記載の半導体装置と、前記半導体装置に前記外部クロック信号、前記外部チップ選択信号及び前記外部コマンド信号を供給するコントローラと、を備えることを特徴とする情報処理システム。
［付記１６］
前記コントローラは、前記半導体装置を前記第１及び第２の動作モードのいずれかに設定する、ことを特徴とする付記１５に記載の情報処理システム。
［付記１７］
前記コントローラは、前記半導体装置を前記第３及び第４の動作モードのいずれか一つに設定する、ことを特徴とする付記１５に記載の情報処理システム。
【符号の説明】
【０１０９】
２        分周回路
４        論理回路
６        コマンド生成回路
８        モードレジスタ
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１      アドレス端子
２２      チップ選択端子
２３      コマンド端子
２４      クロック端子
２５      データ端子
３０      電源回路
３１，３２    電源端子
４０      モードレジスタ
５０      情報処理システム
６０      コントローラ
１０１    チップ選択レシーバ
１０２    コマンドレシーバ
１０３    クロックレシーバ
１１０，１６０    分周回路
１１１，１６１    フリップフロップ回路
１１２，１６２    ＮＡＮＤゲート回路
１１３〜１１５    遅延回路
１２０    ＡＮＤゲート回路
１３０    コマンドデコーダ
１４１〜１４７    フリップフロップ回路
１５０    コントロールロジック
１７１    遅延回路
１７２    セレクタ
１７３    ＮＡＮＤゲート回路
１８１〜１８３    フリップフロップ回路
１９１〜１９３    ＡＮＤゲート回路
２００，２００ａ    遅延回路
２０１〜２０７，２０９    フリップフロップ回路
２０８    ＡＮＤゲート回路
２１０，２２０    ＯＲゲート回路
ＣＫ      外部クロック信号
ＣＬＫ１  第１のクロック信号
ＣＬＫ２  第２のクロック信号
ＣＭＤ    外部コマンド信号
ＣＭＤ１  第１のコマンド信号
ＣＭＤ２  第２のコマンド信号
ＣＳＢ    外部チップ選択信号
ＣＳ１    第１のチップ選択信号
ＣＳ２    第２のチップ選択信号
ＣＳＤ    遅延されたチップ選択信号
ＥＮ      レシーバイネーブル信号
ＧＤ      ギアダウン信号
【図１】
2012226800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012226800.tif 000008
【図７】
2012226800.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2012226800.tif 000015
【図１４】
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【図１５】
2012226800.tif 000017
【図１６】
2012226800.tif 000018
【図１７】
2012226800.tif 000019
【図１８】
2012226800.tif 000020
【図１９】
2012226800.tif 000021