(57)【要約】【課題】製造プロセスが複雑になるといったことを防ぎつつ、ｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させた半導体装置を提供する。【解決手段】半導体基板１の面内に、ｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備える半導体装置であって、ｎ型ＭＯＳ型トランジスタが形成される第１の拡散層２ａの間を絶縁分離する第１の絶縁層３ａと、ｐ型ＭＯＳ型トランジスタが形成される第２の拡散層２ｃの間を絶縁分離する第２の絶縁層３ｂとを備え、第１の絶縁層３ａは、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜５と、このシリコン窒化膜５の上にシリコン酸化膜６とを埋め込むことによって形成され、第２の絶縁層３ｂは、半導体基板１の表層に第１の溝部４ａよりも幅広となるように形成された第２の溝部４ｂに、シリコン酸化膜６を埋め込むことによって形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の面内に、一方の導電型を有する第１のＭＯＳトランジスタと、この第１のＭＯＳ型トランジスタとは反対の導電型を有する第２のＭＯＳトランジスタとを備える半導体装置であって、
前記第１のＭＯＳ型トランジスタが形成される第１の拡散層の間を絶縁分離する第１の絶縁層と、
前記第２のＭＯＳ型トランジスタが形成される第２の拡散層の間を絶縁分離する第２の絶縁層とを備え、
前記第１の絶縁層は、前記半導体基板の表層に形成された第１の溝部に、第１の絶縁膜と、この第１の絶縁膜の上に第２の絶縁膜とを埋め込むことによって形成され、
前記第２の絶縁層は、前記半導体基板の表層に前記第１の溝部よりも幅広となるように形成された第２の溝部に、前記第２の絶縁膜を埋め込むことによって形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳトランジスタがｎ型ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタがｐ型ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜がシリコン窒化膜であり、前記第２の絶縁膜がシリコン酸化膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の絶縁層は、前記第１の拡散層と、この第１の拡散層に隣接して設けられたダミー拡散層との間を絶縁分離するように設けられていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
半導体基板の面内に、一方の導電型を有する第１のＭＯＳトランジスタと、この第１のＭＯＳ型トランジスタとは反対の導電型を有する第２のＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記第１のＭＯＳ型トランジスタが形成される第１の拡散層の間を絶縁分離する第１の絶縁層と、前記第２のＭＯＳ型トランジスタが形成される第２の拡散層の間を絶縁分離する第２の絶縁層とを形成する際に、
前記半導体基板の面上にマスク層を形成し、このマスク層から露出した部分をエッチングにより除去することによって、前記半導体基板の表層に第１の溝部と、この第１の溝部よりも幅広となる第２の溝部とを形成する工程と、
前記半導体基板の面上を覆う第１の絶縁膜を、前記第１の溝部の内側に完全に埋め込まれた状態、且つ、前記第２の溝部の内側に完全に埋め込まれない状態となる厚みで形成する工程と、
前記第１の溝部の内側に前記第１の絶縁膜が残存した状態、且つ、前記第２の溝部の内側から前記第１の絶縁膜が完全に除去された状態となるまで、前記第１の絶縁膜をエッチバックにより除去する工程と、
前記半導体基板の面上を覆う第２の絶縁膜を、前記第１及び第２の溝部の内側に完全に埋め込まれた状態となる厚みで形成する工程と、
前記第２の絶縁膜が形成された面を研磨しながら、前記マスク層の表面が露出するまで平坦化する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１のＭＯＳトランジスタとしてｎ型ＭＯＳトランジスタを形成し、前記第２のＭＯＳトランジスタとしてｐ型ＭＯＳトランジスタを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜としてシリコン窒化膜を用い、前記第２の絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁層を、前記第１の拡散層と、この第１の拡散層に隣接して設けられたダミー拡散層との間を絶縁分離するように形成することを特徴とする請求項５〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記マスク層としてシリコン窒化膜を用いることを特徴とする請求項５〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記マスク層から露出した部分をドライエッチングにより除去することを特徴とする請求項５〜９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の溝部を形成した後に、熱酸化を行うことによって、前記第１及び第２の溝部の内面に酸化膜を形成する工程を含むことを特徴とする請求項５〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜が形成された面を化学的機械研磨により研磨することを特徴とする請求項５〜１１の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、素子分離の方法として、ＳＴＩ(Shallow Trench Isolation)と呼ばれる半導体基板の表層に溝部を形成し、この溝部に絶縁膜を埋め込むことによって、半導体基板の面内に、素子分離領域と、この素子分離領域によって絶縁分離された素子形成領域（活性領域、拡散層領域とも言う。）とを形成する方法が用いられている（例えば、特許文献１〜３を参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２０７５６４号公報
【特許文献２】特開２００８−１０７２４号公報
【特許文献３】特開２０１０−２７９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した溝部に埋め込まれたシリコン酸化膜（絶縁膜）の緻密化のため、熱処理を行った際に、素子形成領域内に形成されたｎ型ＭＯＳトランジスタに対して、ＭＯＳ界面に平行な方向の圧縮応力（歪み）が加わることで、電子の移動速度が低下し、トランジスタ特性の劣化を招くことが知られている。逆に、ｎ型ＭＯＳトランジスタに対して、ＭＯＳ界面に平行な方向の引張応力を加えることによって、電子（正孔）の移動速度（駆動力）を向上させることが可能である。
【０００５】
しかしながら、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタでは、導電型の違いによって、それぞれの素子形成領域において、互いに異なる応力（歪み）を発生させる必要がある。すなわち、これらｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させるためには、一般的にｎ型ＭＯＳトランジスタが形成される素子形成領域に引張応力（歪み）を発生させる一方、ｐ型ＭＯＳトランジスタが形成される素子形成領域に圧縮応力（歪み）を発生させる必要がある。このため、製造プロセスが複雑になるといった課題があった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板の面内に、一方の導電型を有する第１のＭＯＳトランジスタと、この第１のＭＯＳ型トランジスタとは反対の導電型を有する第２のＭＯＳトランジスタとを備える半導体装置であって、第１のＭＯＳ型トランジスタが形成される第１の拡散層の間を絶縁分離する第１の絶縁層と、第２のＭＯＳ型トランジスタが形成される第２の拡散層の間を絶縁分離する第２の絶縁層とを備え、第１の絶縁層は、半導体基板の表層に形成された第１の溝部に、第１の絶縁膜と、この第１の絶縁膜の上に第２の絶縁膜とを埋め込むことによって形成され、第２の絶縁層は、半導体基板の表層に第１の溝部よりも幅広となるように形成された第２の溝部に、第２の絶縁膜を埋め込むことによって形成されていることを特徴とする。
【０００７】
以上のような構造を有する半導体装置では、第１の溝部に第１の絶縁膜及び第２の絶縁膜を埋め込むことによって、第１のＭＯＳトランジスタが形成される第１の拡散層に引張応力を加える一方、この第１の溝部よりも幅広となる第２の溝部に第２の絶縁膜を埋め込むことによって、第２のＭＯＳトランジスタが形成される第２の拡散層に圧縮応力を加えることが可能である。
【０００８】
また、本発明に係る半導体装置の製造方法は、半導体基板の面内に、一方の導電型を有する第１のＭＯＳトランジスタと、この第１のＭＯＳ型トランジスタとは反対の導電型を有する第２のＭＯＳトランジスタとを備える半導体装置の製造方法であって、第１のＭＯＳ型トランジスタが形成される第１の拡散層の間を絶縁分離する第１の絶縁層と、第２のＭＯＳ型トランジスタが形成される第２の拡散層の間を絶縁分離する第２の絶縁層とを形成する際に、半導体基板の面上にマスク層を形成し、このマスク層から露出した部分をエッチングにより除去することによって、半導体基板の表層に第１の溝部と、この第１の溝部よりも幅広となる第２の溝部とを形成する工程と、半導体基板の面上を覆う第１の絶縁膜を、第１の溝部の内側に完全に埋め込まれた状態、且つ、第２の溝部の内側に完全に埋め込まれない状態となる厚みで形成する工程と、第１の溝部の内側に第１の絶縁膜が残存した状態、且つ、第２の溝部の内側から第１の絶縁膜が完全に除去された状態となるまで、第１の絶縁膜をエッチバックにより除去する工程と、半導体基板の面上を覆う第２の絶縁膜を、第１及び第２の溝部の内側に完全に埋め込まれた状態となる厚みで形成する工程と、第２の絶縁膜が形成された面を研磨しながら、マスク層の表面が露出するまで平坦化する工程とを含むことを特徴とする。
【０００９】
以上のような工程を含む半導体装置の製造方法では、第１の溝部に第１の絶縁膜及び第２の絶縁膜を埋め込むと共に、この第１の溝部よりも幅広となる第２の溝部に第２の絶縁膜を埋め込むことができ、これによって第１のＭＯＳトランジスタが形成される第１の拡散層に引張応力を加える一方、第２のＭＯＳトランジスタが形成される第２の拡散層に圧縮応力を加えることが可能である。
【発明の効果】
【００１０】
以上のように、本発明によれば、一方の導電型を有する第１のＭＯＳトランジスタと、この第１のＭＯＳ型トランジスタとは反対の導電型を有する第２のＭＯＳトランジスタとに対して、適切な応力を加えることができるため、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとのトランジスタ特性の向上を図ることが可能である。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）は、ｎ型ＭＯＳトランジスタが形成されるＳＴＩ領域を示す平面図、図１（ｂ）は、ｐ型ＭＯＳトランジスタが形成されるＳＴＩ領域を示す平面図である。
【図２】図２（ａ）は、図１（ａ）中に示す線分Ａ−Ａ’による断面図、図２（ｂ）は、図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図３】図３は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図４】図４は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図５】図５は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図６】図６は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図７】図７は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【図８】図８は、本発明を適用した半導体装置の製造工程を順に示し、（ａ）は、本工程における図１（ａ）中に示す線分Ａ−Ａ’による断面図、（ｂ）は、本工程における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
（半導体装置）
先ず、本発明を適用した半導体装置について説明する。
本発明を適用した半導体装置は、トランジスタ回路のレイアウトとして、半導体基板の面内に、一方の導電型を有するｎ型ＭＯＳトランジスタ（第１のＭＯＳトランジスタ）と、このｎ型ＭＯＳトランジスタとは反対の導電型を有するｐ型ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）とを備えた構造を有している。
【００１４】
これらｎ型及びｐ型ＭＯＳトランジスタを備える半導体装置では、素子分離の方法として、ＳＴＩ(Shallow Trench Isolation)と呼ばれる半導体基板の表層に溝部を形成し、この溝部に絶縁膜を埋め込むことによって、半導体基板の面内に、素子分離領域と、この素子分離領域によって絶縁分離された素子形成領域（活性領域、拡散層領域とも言う。）とを形成することが行われている。そして、ＳＴＩを形成した後は、素子形成領域に対してウェル及びチャネル形成のための不純物のイオン注入や、活性化のための熱処理等が行われる。
【００１５】
また、ｎ型及びｐ型ＭＯＳトランジスタは、素子形成領域に形成されたゲート絶縁膜を介して当該素子形成領域を跨ぐように形成されたゲート電極と、このゲート電極を挟んだ両側の素子形成領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備えた構造を有している。
【００１６】
ここで、本発明を適用した半導体装置において、ｎ型ＭＯＳトランジスタが形成されるＳＴＩ領域を図１（ａ）に示し、ｐ型ＭＯＳトランジスタが形成されるＳＴＩ領域を図１（ｂ）に示す。また、図１（ａ）中に示す線分Ａ−Ａ’による断面図を図２（ａ）に示し、図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図を図２（ｂ）に示す。
【００１７】
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）が形成されるＳＴＩ領域では、図１（ａ）に示すように、半導体基板１の面内において、第１の拡散層２ａの間を第１の絶縁層３ａが絶縁分離することによって、第１の絶縁層３ａの間で複数の第１の拡散層２ａが所定の間隔Ｘで並んで設けられている。また、ｎＭＯＳが形成されるＳＴＩ領域には、第１の拡散層２ａに隣接してダミー拡散層２ｂが設けられている。このダミー拡散層２ｂは、隣接する第１の拡散層２ａとの間の間隔を狭める（調整する）ためのものであり、第１の絶縁層３ａは、第１の拡散層２ａと、この第１の拡散層２ａに隣接するダミー拡散層２ｂとの間を絶縁分離するように設けられている。
【００１８】
第１の絶縁層３ａは、図２（ａ）に示すように、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜（第１の絶縁膜）５と、このシリコン窒化膜５の上にシリコン酸化膜（第２の絶縁膜）６とを埋め込むことによって形成されている。
【００１９】
一方、ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）が形成されるＳＴＩ領域では、図１（ｂ）に示すように、半導体基板１の面内において、第２の拡散層２ｃの間を第２の絶縁層３ｂが絶縁分離することによって、第２の絶縁層３ｂの間で複数の第２の拡散層２ｃが所定の間隔Ｙで並んで設けられている。
【００２０】
第２の絶縁層３ｂは、図２（ｂ）に示すように、半導体基板１の表層に第１の溝部４ａよりも幅広（Ｘ＜Ｙ）となるように形成された第２の溝部４ｂに、シリコン酸化膜（第２の絶縁膜）６を埋め込むことによって形成されている。すなわち、図１（ｂ）に示す第２の溝部４ｂの開口部の幅Ｙは、図１（ａ）に示す第１の溝部４ａの開口部の幅Ｘよりも広くなっている。
【００２１】
なお、半導体基板１の表面には、図２（ａ），（ｂ）に示すように、プロセス中で発生する熱的な歪みを緩和するためのシリコン酸化膜（パッド酸化膜）７と、シリコン窒化膜（マスク層）８とが順に積層されて形成されている。また、第１及び第２の溝部２ａ，２ｂを形成した後に、熱酸化を行うことによって、これら第１及び第２の溝部２ａ，２ｂの内面には、シリコン酸化膜（ライナー膜）９が形成されている。
【００２２】
以上のような構造を有する半導体装置では、第１の溝部４ａにシリコン窒化膜５及びシリコン酸化膜６を埋め込むことによって、ｎ型ＭＯＳトランジスタが形成される第１の拡散層２ａに引張応力を加える一方、この第１の溝部４ａよりも幅広となる第２の溝部４ｂにシリコン酸化膜６を埋め込むことによって、ｐ型ＭＯＳトランジスタが形成される第２の拡散層２ｃに圧縮応力を加えることが可能である。
【００２３】
具体的に、第１の溝部４ａにシリコン窒化膜５が埋め込まれた第１の絶縁層３ａは、第１の拡散層２ｂに形成されるｎ型ＭＯＳトランジスタに対して、ＭＯＳ界面に平行な方向の引張応力を加えることができ、これによってｎ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を向上させることが可能である。
【００２４】
一方、第２の溝部４ｂにシリコン窒化膜５が埋め込まれていない第２の絶縁層３ｂは、第２の拡散層２ｃに形成されるｐ型ＭＯＳトランジスタに対して、ＭＯＳ界面に平行な方向の引張応力を加えることがないため、このｐ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）が低下することを防ぐことができる。また、このｐ型ＭＯＳトランジスタに対して、ＭＯＳ界面に平行な方向の圧縮応力を加えることによって、ｐ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を向上させることも可能である。
【００２５】
したがって、本発明を適用した半導体装置では、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの導電型の違いに合わせて、それぞれのＭＯＳトランジスタに対して適切な応力（歪み）を加えることができるため、これらｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの両方において、電子（正孔）の移動速度（駆動力）を向上させることができ、これによって良好なトランジスタ特性を得ることが可能である。
【００２６】
（半導体装置の製造方法）
次に、上記半導体装置の製造方法について図３〜図８を参照しながら説明する。なお、図３〜図８の各図において、（ａ）は、各工程中における図１（ａ）中に示す線分Ａ−Ａ’による断面図を示し、（ｂ）は、各工程中における図１（ｂ）中に示す線分Ｂ−Ｂ’による断面図を示すものとする。
【００２７】
上記半導体装置の製造方法では、先ず、図３（ａ），（ｂ）に示すように、半導体基板１の面上に、シリコン酸化膜（パッド酸化膜）７と、シリコン窒化膜（マスク層）８とを順に積層する。
【００２８】
その後、図示を省略するものの、このシリコン窒化膜８の面上に、レジストを塗布し、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記第１及び第２の溝部４ａ，４ｂに対応した位置に開口部を有するレジストパターンを形成する。
【００２９】
そして、このレジストパターンをマスクとして、シリコン窒化膜８及びシリコン酸化膜７をドライエッチングによりパターニングする。さらに、このレジストパターンを除去した後、パターニングされたシリコン窒化膜８をマスクとして、半導体基板１の表層をドライエッチングによりパターニングする。
【００３０】
これにより、半導体基板１の表層に、上記第１の溝部４ａと、この第１の溝部４ａよりも幅広となる上記第２の溝部４ｂとを形成することができる。なお、本実施形態では、例えば、上記第１の溝部４ａの幅Ｘを８０ｎｍ、上記第２の溝部４ｂの幅Ｙを１３０ｎｍとした。
【００３１】
次に、図４（ａ），（ｂ）に示すように、上記第１及び第２の溝部４ａ，４ｂを形成した後に、上記シリコン酸化膜７及びシリコン窒化膜８の表面を含む上記第１及び第２の溝部４ａ，４ｂの内面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、これらの露出した表面にシリコン酸化膜９を形成する。このうち、シリコン窒化膜８の表面に形成されるシリコン酸化膜９は、後述する熱リン酸による処理の際に、マスクとしてシリコン窒化膜８を保護するのに用いられる。なお、本実施形態では、このシリコン酸化膜９の厚みを例えば上記第１及び第２の溝部４ａ，４ｂの内面において５ｎｍとした。
【００３２】
次に、図５（ａ），（ｂ）に示すように、半導体基板１の面上を覆うシリコン窒化膜５を形成する。このとき、上記第１の溝部４ａの内側には、シリコン窒化膜５が完全に埋め込まれた状態とする。一方、この第１の溝部４ａよりも幅広となる第２の溝部４ｂには、その内側にシリコン窒化膜５が完全に埋め込まれた状態とならないように、シリコン窒化膜５の厚みを調整する。これにより、第２の溝部４ｂには、その内側の形状に沿ってライナー状にシリコン窒化膜５が埋め込まれた状態となる。なお、本実施形態では、例えば厚み５０ｎｍのシリコン窒化膜５を形成した。
【００３３】
次に、図６（ａ），（ｂ）に示すように、シリコン窒化膜５を熱リン酸によりエッチバックしながら除去する。このとき、第２の溝部４ｂの内側からシリコン窒化膜５が完全に除去された状態となるまでエッチバックを行う。一方、第１の溝部４ａの内側（底部）にシリコン窒化膜５が残存するようにエッチバックを行う。また、上記シリコン窒化膜８は、その表面に形成されたシリコン酸化膜９によって保護されるため、熱リン酸によって除去されることはない。なお、本実施形態では、例えばエッチバックの際に熱リン酸の温度を１４０℃、処理時間を２０分とした。
【００３４】
次に、図７（ａ），（ｂ）に示すように、半導体基板１の面上を覆うシリコン酸化膜６を、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法を用いて、第１及び第２の溝部４ａ，４ｂの内側に完全に埋め込まれた状態となる厚みで形成する。このとき、第２の溝部４ｂは、第１の溝部４ａよりも幅広となるため、その内側にシリコン酸化膜６を容易に埋め込むことができる。一方、第１の溝部４ａは、第２の溝部４ｂよりも幅狭となるものの、その底部に埋め込まれたシリコン窒化膜５よって底上げされているため、第２の溝部４ｂと同様に、その内側にシリコン酸化膜６を容易に埋め込むことができる。
【００３５】
次に、図８（ａ），（ｂ）に示すように、シリコン酸化膜６が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、上記シリコン窒化膜８の表面が露出するまで平坦化を行う。
【００３６】
以上のようにして、上記半導体装置の製造方法では、第１の溝部４ａにシリコン窒化膜５及びシリコン酸化膜６を埋め込むと共に、この第１の溝部４ａよりも幅広となる第２の溝部４ｂにシリコン酸化膜６を埋め込むことができる。
【００３７】
ここで、上記ｎ型ＭＯＳトランジスタが形成される第１の拡散層２ａでは、第１の溝部４ａにシリコン窒化膜５を埋め込むことによって、ＭＯＳ界面に平行な方向に引張応力（歪み）を作用させることができる。そして、引張張力（歪み）が作用する第１の拡散層２ａでは、ｎ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を向上させることが可能である。
【００３８】
一方、上記ｐ型ＭＯＳトランジスタが形成される第２の拡散層２ｃでは、第２の溝部４ｂにシリコン窒化膜５が埋め込まれていないため、ＭＯＳ界面に平行な方向に引張応力（歪み）を作用させることがない。これにより、ｐ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）が低下することを防ぐことができる。
【００３９】
したがって、ｐ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を低下させることなく、ｎ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を向上させることが可能である。
【００４０】
また、上記ｐ型ＭＯＳトランジスタが形成される第２の拡散層２ｃでは、第２の溝部４ｂにシリコン酸化膜６を埋め込むことによって、ＭＯＳ界面に平行な方向に圧縮応力（歪み）を作用させることができる。そして、この圧縮張力（歪み）が作用する第２の拡散層２ｂでは、ｐ型ＭＯＳトランジスタの電子（正孔）の移動速度（駆動力）を向上させることも可能である。
【００４１】
以上のように、本発明を適用した半導体装置の製造方法では、製造プロセスが複雑になるといったことを防ぎつつ、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの両方において、電子（正孔）の移動速度（駆動力）を向上させた良好なトランジスタ特性を有する半導体装置を製造することが可能である。
【符号の説明】
【００４２】
１…半導体基板  ２ａ…第１の拡散層  ２ｂ…ダミー拡散層  ２ｃ…第２の拡散層  ３ａ…第１の絶縁層  ３ｂ…第２の絶縁層  ４ａ…第１の溝部  ４ｂ…第２の溝部  ５…シリコン窒化膜（第１の絶縁膜）  ６…シリコン酸化膜（第２の絶縁膜）  ７…シリコン酸化膜（パッド酸化膜）  ８…シリコン窒化膜（マスク層）  ９…シリコン酸化膜（ライナー膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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