(57)【要約】【課題】従来は、外部機器側で情報の書き込みが正常に成されたか否かを判断していた。また、半導体装置ないに大掛かりな回路を構成しなければ、正しく書き込みを判断できなかった。【解決手段】外部機器から入力される書込パルスのうち、そのパルス長で、搭載する不揮発性記憶手段に情報が正しく書き込まれたか否かの判定を行なう判断手段を設けた。判断手段は、書込パルスのパルス長が所定の範囲にあるか否かや、書込パルスの到来と同時に時間を計測する計時手段などを用いることで、パルス長が正しいか否かを判定する。これにより、簡便な構成で、正しい情報の書き込みを判断できる。【選択図】図１
2012208973.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶手段と、
前記不揮発性記憶手段に情報を書き込むために、外部機器で生成した書込パルスを入力する入力手段と、
を備える半導体装置において、
前記書込パルスのパルス長で、前記不揮発性記憶手段に前記情報が書き込まれたか否かの判定を行なう判定手段を設けたことを特徴とする半導体装置。
【請求項２】
前記判定手段は、
前記書込パルスのパルス長が所定の範囲にあるか否かで判定を行なうことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記書込パルスの時間を計測する計時手段を備え、
前記判定手段は、前記計時手段により計測された前記書込パルスのパルス長が所定の時間以上かつ所定の時間以下であることで前記判定を行なうことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記計時手段は、前記入力手段から前記書込パルスが入力されたときから前記不揮発性記憶手段に適正に情報が書き込まれるための適正書込時間まで時間計測を行ない、
前記判定手段は、前記書込パルスを計測した結果の計測時間と前記適正時間とを比較することで前記判定を行なうことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記書込パルスの終端部を検出する検出パルスを生成するパルス生成手段を有し、
前記判定手段は、前記書込パルスの前記終端部を所定の時間幅を有する検出パルスのパルス幅の期間内で前記書込パルスの終了の有無を調べることで前記判定を行なうことを特徴とする請求項２に記載の半導体装置。
【請求項６】
判定結果を出力する出力手段を有し、
前記判定手段は、前記出力手段を用いて前記外部機器に前記判定結果を出力することを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリを有する半導体装置に関し、特に、外部機器で生成した書込パルスを入力することで書き換え可能な不揮発性メモリを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載する不揮発性メモリ素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）型が広く使用されている。その理由は、通常のＭＯＳＦＥＴと構造が類似しており、製造し易いからである。
【０００３】
ＭＯＳＦＥＴ型の不揮発性メモリ素子は、通常のＭＯＳＦＥＴのゲート絶縁膜に相当する部分が、いくつかの膜を積層したメモリゲート絶縁膜となっている。そしてこのメモリゲート絶縁膜の内部に電荷蓄積層を備えている。
【０００４】
そのメモリゲート絶縁膜に特徴があるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性メモリ素子は、比較的低電圧で書き込みや消去ができることから、多くの提案を見るものである。
ＭＯＮＯＳ型の不揮発性メモリ素子は、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜を積層したメモリゲート絶縁膜を有しており、電荷蓄積層は絶縁性の膜で構成している点が特徴である。
【０００５】
ＭＯＮＯＳ型の不揮発性メモリ素子に代表される、不揮発性メモリ素子のデータの書き込み及び消去は、ゲート電極に所定の書込電圧を一定の時間印加することでデータの書き込みをし、所定の消去電圧を一定の時間印加することでデータの消去を行う。
所定の電圧を一定時間印加することから、それぞれ書込パルス、消去パルスと称するが、それらによって電荷蓄積層に電荷（電子や正孔）をトラップさせることで書込状態や消去状態となる。
【０００６】
不揮発性メモリ素子がデータの書込状態や消去状態になると、不揮発性メモリ素子の閾値が変化する。つまり、不揮発性メモリ素子は、その閾値の変化で状態を決めている。
不揮発性メモリ素子の閾値は、素子の状態を知り得る手段でもあり、データの書き込みや消去だけで変化するものでもない。図１２を用いて不揮発性メモリ素子の閾値の変化について説明する。
【０００７】
図１２は不揮発性メモリ素子の電気特性の変化模式的に示したものであって、図１２（ａ）は、閾値の変化を説明するもの、図１２（ｂ）は過剰な書込パルスによる状態変化を説明するものである。そして、図１２（ｃ）はデータの書き込み後に時間経過と共に徐々に閾値が変化する様子を示している。
【０００８】
図１２（ａ）に示すように、所定の書込電圧と一定の印加時間で構成する書込パルスを印加すると、不揮発性メモリ素子の閾値は変化する。この図の例では、データの書き込みによって、デプレッション特性を有する不揮発性メモリ素子がエンハンスメント特性に、その閾値が変化する様子を示している。
【０００９】
Ｐ型の不揮発性メモリ素子かＮ型の不揮発性メモリ素子か、また、書込状態を電子の注入によるものとするか正孔の注入によるものとするかのように、不揮発性メモリ素子の構
造や使用状態にもよるが、図１２（ａ）に示す例では、データが書き込まれていない状態では、ゲート電極が０Ｖであっても（ゼロバイアス）電流が流れるデプレッション特性を有している不揮発性メモリ素子が、データが書き込まれると閾値がエンハンスメント特性にシフトして、ゲート電極に０Ｖを印加しても電流は流れない状態となる。
例えば、ゲート電極に印加した０Ｖを読み出し電圧とすれば、この読出し電圧の印加によりソースとドレインとの間の通電の有無で書込状態か消去状態かが分かるのである。
【００１０】
図１２（ｂ）に示すように、通常の書込電圧や通常の印加時間を越えるような過剰な消去条件となる消去パルスを印加すると、不揮発性メモリ素子は、閾値の変化方向が反転することがある。図１２（ａ）を用いて説明した不揮発性メモリ素子の場合、書込パルスを構成する書込電圧の値や書込時間を変えていくと、デプレッション特性からエンハンスメント特性にシフトしていった特性が、あるところで閾値の変化方向が変わり、再びデプレッション特性の方向に戻ってしまうのである。つまり、書込パルスの条件には適する範囲があることを示している。
【００１１】
ところで、このような現象は、不揮発性メモリ素子の構造にもよるが、ゲート電極に印加する書込電圧が高すぎる場合や、書込時間が長すぎる場合に発生することがある。つまり、ゲート電極から電荷蓄積層へ予期せぬ電荷注入が発生し、電荷蓄積層にトラップされた電荷を追い出してしまい、書き込み中にも係らず消去のような現象が起こるためと考えている（もちろん逆に、消去中にも書き込みのような現象が起こることもある。）。
【００１２】
図１２（ｃ）に示すように、不揮発性メモリ素子は、データを書き込んで閾値が変化しても、時間の経過とともに変化前へ戻っていくことが一般的に知られている。不揮発性メモリ素子の電荷蓄積層にトラップされた電荷は、時間の経過と共に徐々に抜け出すためである。電荷蓄積層に電荷が何もトラップされていない状態の閾値を、熱平衡状態閾値と呼ぶ。電荷蓄積層にトラップされた電荷の抜け出しは、不揮発性メモリ素子の特性にもよるが、書き込み直後からもある一定の確率で起こり、１０年や１５年といった長期間を経て完全に抜け出して、熱平衡状態閾値に落ち着くのである。
【００１３】
また、電荷蓄積層にトラップされた電荷は、熱エネルギーなどを得ると活性化して、抜け出す量が増えることが知られている。したがって、半導体装置を加熱するなどすると、熱平衡状態閾値に、より短時間で到達する。
【００１４】
このような特性を有する不揮発性メモリ素子は、電気的な操作によってデータの書き込みや書き換えが可能であることや、電源供給を停止してもある期間においてデータの保持が可能であるという特徴によって、多くの半導体装置に搭載されている。
【００１５】
例えば、時計用の半導体装置にあっては、使用電池の容量低下を利用者に知らせるために、電源電圧低下検出回路を内蔵しているものがある。半導体装置の製造ロットによって検出する電源電圧がばらつくため、製造後に電気的に調整を行なえるように設計することあり、この調整データを半導体装置内の不揮発性メモリ素子に書き込むことが行われている。
【００１６】
また、太陽光発電エネルギーを蓄電池に充電して電源とした時計製品にあっては、蓄電池のエネルギー残存量の低下を利用者に知らせるなどの時計付加機能を有するものがある。その動作プログラムを半導体装置内の不揮発性メモリ素子に書き込むことが行われている。製造時に書き込むプログラム用メモリとして使用している。
【００１７】
ところで、不揮発性メモリの記憶内容の把握は、半導体装置に検査モードを持たせて、個々の不揮発性メモリ素子の記憶状態を読み出して行なうという方法が一般的である。
また、設計した不揮発性メモリの記憶内容の保持時間を見積もるとき、半導体装置を加熱した後に記憶状態を読みだすことを繰り返し、読み出した結果が変化したときの総過熱時間と過熱温度から計算するという方法が一般的である。
【００１８】
しかし、製造時に半導体装置を加熱することは、温度管理が難しく、また時間もかかるので、半導体装置の内部にテスト回路を設け、テストを行うことで不揮発性メモリ素子の閾値の変化量を取得する技術が広く提案されている（例えば、特許文献１参照。）。
【００１９】
特許文献１に示した従来技術は、内部テスト回路を含む基準電圧発生回路を有し、内部テスト回路に印加する高電位電圧ＶＰＰを変化させて不揮発性メモリが書込状態から非書込状態に変化したときの高電位電圧ＶＰＰを利用して閾値の変化量を知るものである。
このようにすれば、温度環境を変えることなく不揮発性メモリの状態把握を行なうことができる。
【００２０】
また、実際の半導体装置製造の検査時においては、汎用ロジックテスタなどの外部機器を用いて不揮発性メモリ素子の記憶内容を設定したり、読み出したり、閾値の変化量の把握を行なうテストプログラムを書き込んでテストするという技術が一般的となっている。（例えば、特許文献２参照。）。
【００２１】
特許文献２に示した従来技術では、検査プログラムや検査に必要な駆動用電源や、不揮発性メモリの記憶内容の設定に必要な高電位電圧の供給を外部機器である検査システムから受け、検査プログラムを半導体装置内部のＲＡＭに確保して検査を実施し、検査が終了後の電源供給停止をもってＲＡＭから検査プログラムを抹消する。
このようにすれば、不揮発性メモリ素子を搭載した半導体装置の仕様によって、目的に応じて検査内容をプログラムできるので、便利である。
【００２２】
以上、特許文献１及び特許文献２を用いて説明したように、半導体装置に搭載した不揮発性メモリ素子の状態把握においては、内部にテスト回路を設けるものや、外部機器から検査プログラムを入力するなどしている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特公平４−４４３６０公報（第３頁−５頁、図１）
【特許文献２】特開２０００−３０５７９９公報（第２頁−４頁、図１、図６）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
ところで、半導体装置の製造においては、不揮発性メモリの記憶状態と、記憶状態の保持時間が目的どおりであることに加え、生産性が高いことが重要である。
【００２５】
特許文献１に示した従来技術は、半導体装置内に内部テスト回路を付加しており、この内部テスト回路によって、不揮発性メモリ素子の数に応じてテストする必要があるため、テスト時間が不揮発性メモリ素子の数に比例し、生産性が高いとは言いがたい。
【００２６】
特許文献２によれば、検査プログラムを半導体装置内に転送し、複数の不揮発性メモリ素子をテストすることができるから、テスト時間の大幅な削減が行なえる。しかし、そもそも検査プログラム自体に制御ミス、例えば不揮発性メモリ素子の閾値の変化に必要な書き換え条件の過不足があった場合については、対応できない。
【００２７】
ところで、不揮発性メモリ素子への書き込みで問題となるのは、書込パルスの書込電圧
（パルスの波高値）ではなく、パルス長（パルスの長さ、つまり書込時間）である。
不揮発性メモリ素子へのデータ書き換えに用いられる昨今の書込手段を備える外部機器は、発生する書込電圧の管理は厳重である。書込電圧が過剰であったとすると、不揮発性メモリ素子を破壊してしまうからである。
【００２８】
一方、パルス長の管理はそれほど厳しいものとはしていない。なぜなら、外部機器からの配線や端子を辿って半導体装置に印加される書込パルスには多少の遅延が生じてしまうことが分かっているから、その遅延分の時間マージンを加味したパルス長としているためである。さらに、その時間マージンは、半導体装置間で書込パルスのパルス長にばらつきがあっても対処できるような意味合いも含まれている。
【００２９】
しかしながら、外部機器が発生する書込パルスのパルス長は、それを印加する半導体装置にとって問題となる場合がある。すなわち、図１２（ｂ）を用いてすでに説明したように、過剰な書き込み条件となる書込パルスを印加すると、データを書き込んでいるはずなのにデータ消去が起きてしまったりするからである。
【００３０】
このような問題は、ひとえに書込パルスを外部機器側の制御で行っているからであって、不揮発性メモリ素子を搭載する半導体機器側で、書込パルスを制御できればよいのである。
しかしながら、そのような対策のために、特許文献１及び特許文献２に示した従来技術を転用しようとすると、半導体装置が大掛かりになってしまい、コスト競争力にも不利である。そこで、より簡便な手法で、搭載する不揮発性メモリ素子に適する書き込みを実施できる手法が熱望されていたが、いまだそのような技術は提案されていない。
【００３１】
本発明の目的は、上記課題を解決するものである。外部機器から入力される書込パルスが、不揮発性メモリ素子のデータ書き込みに有効か否かを、より簡便に判定することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００３２】
上記課題を解決するため、本発明の半導体装置は下記記載の構成を採用する。
【００３３】
本発明の半導体装置は不揮発性記憶手段と、不揮発性記憶手段に情報を書き込むために、外部機器で生成した書込パルスを入力する入力手段と、を備える半導体装置において、書込パルスのパルス長で、不揮発性記憶手段に情報が書き込まれたか否かの判定を行なう判定手段を設けたことを特徴とする。
【００３４】
これにより、大掛かりな構成を必要とせず、正しく不揮発性メモリ素子にデータが書き込まれたか否かを判定できる。
【００３５】
また、本発明の半導体装置の判定手段は、書込パルスのパルス長が所定の範囲にあるか否かで判定を行なうようにしてもよい。
【００３６】
搭載する不揮発性記憶手段の適正なパルス長に対して、入力した書込パルスのパルス長が所定の範囲にあるか否かで判定することができる。このように、範囲を規定することにより、より正しく不揮発性記憶手段の書き込み状態を判定できる。
【００３７】
また、本発明の半導体装置は、書込パルスの時間を計測する計時手段を備え、判定手段は、その計時手段により計測された書込パルスのパルス長が所定の時間以上かつ所定の時間以下であることで判定を行なってもよい。
【００３８】
このような構成にすれば、計時手段は、所定の時間幅で見比べて判定することができる。
【００３９】
また、その計時手段は、入力手段から書込パルスが入力されたときから不揮発性記憶手段に適正に情報が書き込まれるための適正書込時間まで時間計測を行ない、判定手段は、書込パルスを計測した結果の計測時間と適正時間とを比較することで判定を行なってもよい。
【００４０】
このような構成にすれば、計時手段は、書込パルスが入力すると時間計測を開始し、書込パルスの終了時間が、搭載する不揮発性記憶手段の適正なパルス長に達していたかどうかを比較して判定することができる。
【００４１】
また、本発明の半導体装置は、書込パルスの終端部を検出する検出パルスを生成するパルス生成手段を有し、判定手段は、書込パルスの終端部を所定の時間幅を有する検出パルスのパルス幅の期間内で書込パルスの終了の有無を調べることで判定を行なってもよい。
【００４２】
このような構成にすれば、書込パルスの終端部分を所定の時間幅を有する検出パルスで判定することができる。
【００４３】
また、本発明の半導体装置は、判定結果を出力する出力手段を有し、判定手段は、出力手段を用いて外部機器に判定結果を出力するようにしてもよい。
【００４４】
これにより、外部装置の書込パルスに係わる設定過不足を発信することができ、例えば、外部機器へ書き換えの中止やリトライの機会を促すことができる。
【発明の効果】
【００４５】
本発明によれば、半導体装置側で書込パルスのパルス長で不揮発性記憶手段に情報が書き込まれたか否かの判定を行なうので、簡便に情報の書き込みの可否を判定できる。
【図面の簡単な説明】
【００４６】
【図１】本発明による半導体装置の第１の実施形態の機能ブロック図である。
【図２】本発明による半導体装置の第１の実施形態の波形図である。
【図３】本発明による半導体装置の第２の実施形態の機能ブロック図である。
【図４】本発明による半導体装置の第２の実施形態のタイミングチャートである。
【図５】本発明による半導体装置の第２の実施形態のフローチャートである。
【図６】本発明による半導体装置の第３の実施形態の機能ブロック図である。
【図７】本発明による半導体装置の第３の実施形態のタイミングチャート図である。
【図８】本発明による半導体装置の第３の実施形態のフローチャートである。
【図９】本発明による半導体装置の第４の実施形態の機能ブロック図である。
【図１０】本発明による半導体装置の第４の実施形態のタイミングチャート図である。
【図１１】本発明による半導体装置の第４の実施形態のフローチャートである。
【図１２】不揮発性メモリの特性を説明するために模式的に示した図である。
【発明を実施するための形態】
【００４７】
本発明の半導体装置は、搭載する不揮発性記憶手段に対して外部機器で生成した書込パルスを印加して情報を書き込むとき、その書込パルスのパルス長が適正であったか否かを判定する判定手段を設けている。
半導体装置側に判定手段を設けているため、共に搭載する不揮発性記憶手段に適したパルス長であったか否かを半導体装置側で判定できる。これにより、不揮発性記憶手段に適
する書き込みを実施できる。そして何よりも、書込パルスのパルス長が適正であったか否かで判定するため、大掛かりな構成が必要ではなく、正しく不揮発性メモリ素子にデータが書き込まれたか否かを判定できる。
【００４８】
判定手段によるパルス長（書込パルスが印加されている時間）の計測は、パルスを発生させてそれをカウントすることや、計時手段を備えて実際に不揮発性記憶手段に印加されている書込パルスの時間計測を行うようにしてもよい。これにより、不揮発性記憶手段に適正な書き込みが実施されたかどうかを判定することができる。
【００４９】
以下、本発明の半導体装置を４つの実施形態に分けて説明する。
第１の実施形態は、外部機器から入力された書込パルスのパルス長を、カウンタ回路でカウントした個数から演算して求め、内蔵する不揮発性記憶手段に適正な書き込みがなされたか否かを判定するものである。
第２の実施形態は、計時手段を備え、これにより書込パルスのパルス長（印加時間）を計測し、所定の時間以上であり所定の時間以下であることを判定するものである。
第３の実施形態は、計時手段により書込パルスが印加されてから時間計測を開始し、適正時間までパルス長（書込時間）の計測を行い、計測時間と適正時間とを比較判定するものである。
第４の実施形態は、パルス生成手段により書込パルスの終端部を検出する検出パルスを生成し、検出パルス幅の間に書込パルスの終端部があるかないかを判定するものである。
【００５０】
各実施形態の説明にあっては、主にその実施形態の特徴を説明し、重複する部分の説明は省略する。半導体装置に搭載する不揮発性記憶手段は、特に限定しないがＭＯＮＯＳ型の不揮発性メモリ素子であれば、比較的低電圧で書き込み及び消去ができるので、好ましい。したがって、パルス長（書込時間）の数値の例示は、ＭＯＮＯＳ型の不揮発性メモリ素子の例を記載している。
そして、実施形態の説明は図面を指示して説明を行うが、指示していない図面も適宜参照されたい。また、図面はすでに説明した構成には同一の番号を付与するものとする。
【実施例１】
【００５１】
［第１の実施形態の説明：図１、図２］
まず、図１と図２とを用いて半導体装置の第１の実施形態を詳述する。
図１は半導体装置の第１の実施形態である機能ブロック図であり、図２は書込パルスの波形を模式的に示す波形図である。
第１の実施形態の特徴は、外部機器から印加された書込パルスのパルス長を調べることで、不揮発性記憶手段に情報が適正に書き込まれたか否かを判断するものである。
【００５２】
図１において、１は外部機器、２は半導体装置、５は入力手段、６は出力手段、７は不揮発性記憶手段、８は適正な書き込みが成されたか否かを判定する判断手段、１０は不揮発性メモリ素子への適正な書き込み時間情報である適正書込時間情報を記憶する時間情報記憶手段、１１はパルス長演算手段である。３は書込パルス、４は判定信号である。
図２において、２３は書き込み開始時の波形エッジ、２４は書き込み終了時の波形エッジである。この２つの波形エッジ間が書込パルスのパルス長、つまり書込時間となる。
【００５３】
図１に示すように、外部機器１から半導体装置２の入力手段５を介して、不揮発性記憶手段７と判断手段８とに書込パルス３が入力している。
【００５４】
判断手段８には、書込パルス３のパルス長を演算するパルス長演算手段１１が設けてある。外部機器１から書込パルス３が入力されると、パルス長演算手段１１は、例えば、書込パルス３の書き込み開始時の波形エッジ２３を捉える。その後、書込パルス３の書き込
み終了時の波形エッジ２２を捉える。このエッジ間をカウンタ回路を用いて算出する。
【００５５】
パルス長演算手段１１には、知られているカウンタ回路を設けており、書き込み開始時の波形エッジ２３が現れたとき、カウントを開始する。そして、書き込み終了時の波形エッジ２４が現れたとき、そのカウントを終了する。
【００５６】
カウンタ回路は、例えば、０．１ｍｓを１カウントとするような動作を行う、知られているカウンタ回路である。つまりこの例では、カウンタ回路が１０カウントすると時間に換算すると１ｍｓとなり、１００カウントで１０ｍｓとなる。
パルス長演算手段１１は、このカウンタ回路がカウントした回数から、半導体装置２に印加した書込パルスのパルス長の実時間を調べる。例えば、不揮発性メモリ素子へ印加している時間（波形エッジ間）、カウンタ回路が１００カウントしたとすると、パルス長の実時間は１０ｍｓである。
【００５７】
判断手段８は、搭載する不揮発性記憶手段７を構成する不揮発性メモリ素子への適正な書き込み時間を示す適正書込時間情報を、時間情報記憶手段１０に記憶している。
時間情報記憶手段１０は、例えば、不揮発性メモリ素子やワンタイム型ＰＲＯＭなどで構成することができる。これに不揮発性メモリ素子への適正な書き込み時間を示す適正書込時間情報を電子データとして記憶している。
【００５８】
そして、パルス長演算手段１１が演算して求めたパルス長の実時間と、時間情報記憶手段１０に記憶している適正書込時間情報とを比較して、不揮発性記憶手段７を構成する不揮発性メモリ素子への適正な書き込みが行われたか否かを判断するのである。
【００５９】
例えば、適正書込時間情報の内容が１０ｍｓであったとする。このままこの１０ｍｓという値と入力された書込パルス３とを比較してもよいが、通常は若干のマージンを取った値と比較する。この適正書込時間（１０ｍｓ）に最小限のマージンを加えた余裕を持った書き込み時間が、１０ｍｓ±０．５ｍｓとする。
このとき、書き込み開始時の波形エッジ２３から書き込み終了時の波形エッジ２４までのカウントが９０カウントであったとし、カウンタ回路のカウント数が１カウント０．１ｍｓであったとすると、書込パルスの実時間は９ｍｓと計算できる。これでは、最小のマージンを加えた余裕を持った書き込み時間１０ｍｓ±０．５ｍｓの範囲には入っておらず、この場合は正しい書き込みがなされなかったことになる。もちろん、適正書込時間である１０ｍｓと比較したとしても、１ｍｓの差があるため、正しい書き込みがなされなかったことになる。
【００６０】
判断手段８は、このような適正な書き込みがなされなかったとき、エラー信号を発生することができる。図１に示す例では、出力手段６を介して判定信号４を出力し、外部機器１にその情報を送信するようにしてもよい例が記載されている。
【００６１】
時間情報記憶手段１０に記憶している適正書込時間情報は、半導体装置を製造するときの製造プロセス情報や、製造直後にテスターなどで動作検証を行う際に調べることができ、そしてその際に記憶させればよい。また、過去に製造した半導体装置の情報から適正書込時間情報を決定してもよい。いずれの場合も、すでに説明したように、時間情報記憶手段１０に事前に記憶させておくのである。
【実施例２】
【００６２】
［第２の実施形態の説明：図３、図４、図５］
次に、図３と図４と図５とを用いて半導体装置の第２の実施形態を詳述する。
図３は半導体装置の第２の実施形態である機能ブロック図であり、図４はタイミングチ
ャートであり、図５はフローチャートである。
第２の実施形態の特徴は、計時手段を備え、この計時手段により書込パルスのパルス長（書込時間）を計測し、所定の時間以上であり所定の時間以下であるか否かを判定するものである。
【００６３】
図３において、９は計時手段、１２は制御信号群、１３は最小所定時間判定回路、１４は最大所定時間判定回路、１５は総合判定信号生成回路である。
【００６４】
図３に示すように、外部機器１から半導体装置２の入力手段５を介して、不揮発性記憶手段７と計時手段９とに書込パルス３が入力している。計時手段９から判断手段８に制御信号群１２が入力している。判断手段８から出力手段６を介して、外部機器１に判定信号４が入力している。
【００６５】
計時手段９は、図示しないが知られている発振回路と分周回路と組合せ回路とからなり、これらの回路で、適性書込時間という時間を作り出す、いわゆるストップウォッチのように動作する時計回路である。そして、この適正書込時間から、最小の所定時間と最大の所定時間とを作り出す。
【００６６】
例えば、作り出した適正書込時間を１０ｍｓとすると、これを元にこの時間を含む下限と上限との時間を生成する。例えば、最小の所定時間を９．５ｍｓ、最大の所定時間を１０．５ｍｓとするのである。
【００６７】
そして、作り出した最小及び最大の所定時間と書込パルス３とを用いて、それぞれに対応するタイミング信号を生成する。
【００６８】
計時手段９は、外部機器１から書込パルス３が入力されると、常時、書込パルス３を計時する。分周信号と、組合せ回路によって書込パルス３が入力した直後のタイミングでリセット信号を生成する。この信号は、判断手段８に入力する制御信号群１２を構成する１つである。
【００６９】
次に、最小の所定時間と書込パルス３とを組合せて、書込パルス３が終了していないときに最小所定タイミング信号を生成する。この信号も、判断手段８に入力する制御信号群１２を構成する１つである。
【００７０】
次に、最大の所定時間と書込パルス３とを組合せて、書込パルス３が終了しているときに最大所定タイミング信号を生成する。この信号が最後の判断手段８に入力する制御信号群１２を構成する信号である。
【００７１】
判断手段８は、最小所定時間判定回路１３と最大所定時間判定回路１４と総合判定信号生成回路１５とからなる。
最小所定時間判定回路１３には、制御信号群１２からリセット信号と最小所定タイミング信号が入力され、書込パルス３が所定のタイミング以上であるか否かの情報を含んだ出力信号を生成し、総合判定信号生成回路１５に入力する。
【００７２】
最大所定時間判定回路１４には、制御信号群１２からリセット信号と最大所定タイミング信号が入力され、書込パルス３が所定のタイミング以上であるか否かの情報を含んだ出力信号を生成し、総合判定信号生成回路１５に入力する。
【００７３】
総合判定信号生成回路１５は、最小所定時間判定回路１３と最大所定時間判定回路１４とからの出力信号から、書込パルス３が所定のタイミング以上かつ所定のタイミング以下
であるか否かを判定した結果を判定信号４として出力手段６を介し外部機器１へ出力する。
【００７４】
最小所定時間判定回路１３は、例えば、データ型フリップフロップで構成できる。リセット端子に制御信号群１２を構成するリセット信号を接続し、データ端子にハイレベルの信号線を接続し、制御端子に最小所定タイミング信号を接続している。
【００７５】
書込パルス３が入力した直後のリセット信号を受けて出力をリセットし、最小所定タイミング信号の入力を受けてデータ端子の信号レベルを出力し、書込パルス３の入力後、最小所定タイミング信号がない場合、つまり、所定の時間以前に書込パルス３が終了した場合は、リセット時の出力レベルを出力する。
【００７６】
最大所定時間判定回路１４も、例えば、データ型フリップフロップ構成できる。リセット端子に制御信号群１２を構成するリセット信号を接続し、データ端子にハイレベルの信号線を接続し、制御端子に最大所定タイミング信号を接続している。
【００７７】
書込パルス３が入力した直後のリセット信号を受けて出力をリセットし、最大所定タイミング信号の入力を受けてデータ端子の信号レベルを出力し、書込パルス３の入力後、最小所定タイミング信号がない場合、つまり、所定の時間以降に書込パルス３が終了した場合は、リセット時の出力レベルを出力する。
【００７８】
総合判定信号生成回路１５は、例えば、２入力ＡＮＤ回路で構成できる。最小所定時間判定回路１３の出力信号と最大所定時間判定回路１４の出力信号とをＡＮＤ演算し結果を出力する。
【００７９】
上述の例と同じく、例えば、適正書込パルスのパルス長が１０ｍｓとする。そして、最小の所定時間を９．５ｍｓ、最大の所定時間を１０．５ｍｓとする。
図４のタイミングチャートと図５のフローチャートとを参照しつつ、書込パルス３の状態に応じた判定を説明する。
例えば、書込パルス３のパルス長が１０．３ｍｓであったとする。この場合、最小所定タイミングで書込パルス３が終了していないので、最小所定タイミング信号が発生し、最大所定タイミングでは書込パルス３が終了しているので最大所定タイミング信号も発生し、総合判定生成回路１５は、正しい書き込みがなされたことをあらわす判定信号４を出力する。
【００８０】
また、例えば、書込パルス３のパルス長が１０．６ｍｓであったとする。この場合、最小所定タイミングで書込パルス３が終了していないので最小所定タイミング信号を発生するが、最大所定タイミングでも書込パルス３が終了していないので最大所定タイミング信号が発生せず、総合判定生成回路は、正しい書き込みがなされなかったことをあらわす判定信号４を出力する。
【００８１】
第２の実施形態は、第１の実施形態が有する時間情報記憶手段１０を有さない。計時回路９がロジカルに時間を生成する。そしてその生成した時間を基にして書込パルス３のパルス長が所定の範囲にあるか否かを判断するのである。
計時回路９が生成する時間は、事前に試作品などの半導体装置を製造するなどして適する時間を生成できるように回路設計すればよい。また、過去に製造した半導体装置の情報や、回路シミュレータなどを用いて回路設計してもよい。
【実施例３】
【００８２】
［第３の実施形態の説明：図６、図７、図８］
次に、図６と図７と図８とを用いて半導体装置の第３の実施形態を詳述する。
図６は半導体装置の第３の実施形態である機能ブロック図であり、図７はタイミングチャートであり、図８はフローチャートである。
第３の実施形態の特徴は、書込パルスが印加される計時手段が時間計測を開始してから所定の時間までパルス長（書込時間）の計測を行い、計測した時間と適正時間とを比較して判定するものである。
【００８３】
図６において、１７は計時信号、１６は比較回路である。時間情報記憶手段１０は第１の実施形態と同様な構成である。
【００８４】
図６に示すように、外部機器１から半導体装置２の入力手段５を介して、不揮発性記憶手段７と計時手段９とに書込パルス３が入力している。計時手段９から判断手段８に計時信号１７が入力している。判断手段８から出力手段６を介して、外部機器１に判定信号４が入力している。
【００８５】
計時手段９は、図示しないが知られている発振回路と分周回路と組合せ回路とからなり、書込パルスが印加されてから所定の時間のパルス長を計測し、計測時間を計時信号１７として生成し、判断手段８へ入力する。
【００８６】
発振回路と分周回路とは、すでに説明した例と同じく、公知の回路である。
組合せ回路は、分周回路が出力する分周信号を元に目的のタイミング信号を生成したり、書込パルス３の入力タイミングから基準クロックを分周回路に伝達する制御信号を生成する。
【００８７】
外部機器１から書込パルス３が入力されると、計時手段９は組み合わせ回路によって基準クロックを分周回路への伝達を開始し、書込パルス３の計時を開始する。つまり、図２に示す波形エッジ２３を検出して時間計測を開始する。組み合わせ回路は、波形エッジ２４を検出すると書込パルス３の計時を終了する。
【００８８】
この計測した時間は、組合せ回路によって保持され、そして計時信号１７として出力する。組み合せ回路は、計時が終了すると組合せ回路が生成したリセット信号によって分周回路をリセットする。
【００８９】
判断手段８は、時間情報記憶手段１０と比較回路１６とからなる。比較回路１６には、計時信号１７と時間情報記憶手段１０に記憶している適性書込時間情報とを入力し、夫々比較する。その比較結果を判定信号４として出力手段６を介し外部機器１へ出力する。
【００９０】
比較回路１６は、入力信号と比較基準信号との大小を判定する良く知られた回路であり、時間情報記憶手段１０が記憶している適性書込時間情報を満足しているかどうかで判定信号４のレベルを変えて出力する。
【００９１】
図７のタイミングチャートと図８のフローチャートとを参照しつつ、書込パルス３の状態に応じた判定を説明する。
例えば、書込パルス３のパルス長が１０．３ｍｓであったとする。計時手段９は、この１０．３ｍｓという時間を計測する。適正書込時間情報である適正書込時間が１０ｍｓとすると、０．３ｍｓずれているので、比較回路１６は正しい書き込みがなされなかったことをあらわす判定信号を出力する。また、適正書込時間である１０ｍｓにマージンを加味した余裕を持った書き込み時間を比較対象にするようにしているときは、比較基準の最小値と比較基準の最大値との範囲に入っているため、比較回路１６は正しい書き込みがなされたことをあらわす判定信号を出力する。
【００９２】
また、例えば、書込パルス３のパルス長が１０．６ｍｓであったとする。この場合、余裕を持った書き込み時間を比較対象にするようにしているときは、比較基準の最小値を満足しているが、比較基準の最大値を満足していないので、比較回路１６は、正しい書き込みがなされなかったことをあらわす判定信号を出力する。
【実施例４】
【００９３】
［第４の実施形態の説明：図９、図１０、図１１］
次に、図９と図１０と図１１とを用いて半導体装置の第４の実施形態を詳述する。
図９は半導体装置の第４の実施形態である機能ブロック図であり、図１０はタイミングチャートであり、図１１はフローチャートである。
第４の実施形態の特徴は、パルス生成手段により書込パルスの終端部を検出する検出パルスを生成し、検出パルス幅の間に書込パルスの終端部があるかないかを判定するものである。
【００９４】
図９において、２０はパルス生成手段、１８は検出パルス、２２はリセット信号、１９はデータ型フリップフロップ、２１は２入力ＡＮＤ回路である。
【００９５】
図９に示すように、外部機器１から半導体装置２の入力手段５を介して、不揮発性記憶手段７とパルス生成手段２０とに書込パルス３が入力している。パルス生成手段２０から判断手段８に検出パルス１８とリセット信号２２とが入力している。
【００９６】
パルス生成手段２０は、図示しないが例えば、発振回路と分周回路と組合せ回路とからなり、書込パルス３が印加されてから計時し、書込パルス３の印加直後のタイミングにリセット信号２２と書込パルスの終端部を検出する検出パルス１８とを生成し、判断手段８へ出力する。
【００９７】
発振回路と分周回路とは、すでに説明した実施形態と同様な回路である。
組合せ回路は、分周回路が出力する分周信号を元に適正な書込パルスを検出するための所定の時間幅を有する検出パルス１８と、判断手段をリセットするリセット信号２２を生成する。
【００９８】
外部機器１から書込パルス３が入力されると、直後にパルス生成手段２０は組み合わせ回路によって基準クロックを分周回路への伝達を開始し、書込パルス３の印加直後にリセット信号２２を生成し、書込パルス３の終端部（図２に示す書き込み終了時の波形エッジ２４）を検出するための、所定のパルス幅（時間幅）を有する検出パルス１８を生成する。
【００９９】
判断手段８は、例えば、２入力ＡＮＤ回路２１とデータ型フリップフロップ１９とで構成することができる。パルス生成手段２０が生成するリセット信号２２と検出パルス１８と書込パルス３とを入力し、判定信号４を出力する。
【０１００】
２入力ＡＮＤ回路２１は、書込パルス３と検出パルス１８とをＡＮＤ演算してデータ型フリップフロップ１９の制御端子に接続し、検出パルス１８の入力の間のみ書込パルス３を制御端子に伝達する。
データ型フリップフロップ１９は、リセット端子にパルス生成手段２０が生成するリセット信号２２をリセット端子に接続し、リセット信号の入力で出力をリセットし、ローレベルを出力し、リセット信号の入力以外でフリップフロップ動作を行う。
【０１０１】
データ型フリップフロップ１９のデータ端子は、ハイレベルの信号線を接続し、制御端
子に書込パルス３の終端（図２に示す書き込み終了時の波形エッジ２４）を受け付けたとき、適正な書込時間の終端を含む所定のパルス幅を有する検出パルス１８の間に書込パルス３の終端があったときのみデータ端子のレベルをデータ型フリップフロップ１９の出力端子に伝達し、判定信号４として出力手段６を介し外部機器１へ出力する。
【０１０２】
また、検出パルス１８の間に書込パルス３の終端がない場合は、リセット時の出力レベルを判定信号４として出力手段６を介し外部機器１へ出力する。
【０１０３】
例えば、適正書込パルスのパルス長が１０ｍｓであったとする。また、この適正書込時間に最小限のマージンを加えた余裕を持った書き込み時間が、１０ｍｓ±０．５ｍｓとする。このとき、適正な書き込み時間の最小値は９．５ｍｓとなり適正な書き込み時間の最大値は１０．５ｍｓとなり、検出パルス１８の所定のパルス幅（時間幅）は、９．５ｍｓから１０．５ｍｓの１ｍｓとなる。
【０１０４】
図１０のタイミングチャートと図１１のフローチャートとを参照しつつ、書込パルス３の状態に応じた判定を説明する。
例えば、書込パルスのパルス長が１０．３ｍｓであったとする。この場合、書込パルス３の終了は検出パルス１８の間にあるため、データ型フリップフロップ１９の制御端子に制御信号が入力し、データ型フリップフロップ１９は正しい書き込みがなされたことをあらわす判定信号４を出力する。
【０１０５】
また、例えば、書込パルスのパルス長が１０．６ｍｓであったとする。この場合、書込パルス３の終了は検出パルス１８の外にあるため、データ型フリップフロップ１９の制御端子に制御信号は入力せず、データ型フリップフロップ１９は正しい書き込みがなされなかったことをあらわす判定信号４を出力する。
【０１０６】
［全体説明まとめ］
以上述べたように、本発明の半導体装置によれば、書込パルスのパルス長で不揮発性記憶手段に情報が書き込まれたか否かの判定を行なうので、半導体装置側で簡便に情報の書き込みの可否を判定でき、さらには、外部装置の誤設定を半導体装置内部の基準に基づいて半導体装置の外部に発信できる。
なお、以上説明した実施形態は、これに限定されるものではなく、本発明の要旨を満たすものであれば任意に変更することができる。
【産業上の利用可能性】
【０１０７】
本発明は、電気的に書き換え可能な不揮発性メモリに正しく情報を書き込めるので、組み込まれたシステムが誤動作することはない。よって、精密な制御を行うシステム用の半導体装置として好適である。
【符号の説明】
【０１０８】
１  外部機器
２  半導体装置
３  書込パルス
４  判定信号
５  入力手段
６  出力手段
７  不揮発性記憶手段
８  判断手段
９  計時手段
１０  時間情報記憶手段
１１  パルス長演算手段
１２  制御信号群
１３  最小所定時間判定回路
１４  最大所定時間判定回路
１５  総合判定信号生成回路
１６  比較回路
１７  計時信号
１８  検出パルス
１９  データ型フリップフロップ
２０  パルス生成手段
２１  ２入力ＡＮＤ回路
２２  リセット信号
２３  書き込み開始時の波形エッジ
２４  書き込み終了時の波形エッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012208973.tif 000009
【図８】
2012208973.tif 000010
【図９】
2012208973.tif 000011
【図１０】
2012208973.tif 000012
【図１１】
2012208973.tif 000013
【図１２】
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