(57)【要約】【課題】実動作周波数を用いて半導体集積回路をテストする際のテスト時間を短縮すること。【解決手段】複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、置換されたデータ群内の各データをシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。【選択図】図１
2012168141.tif 000002
【特許請求の範囲】
【請求項１】
複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、
前記置換されたデータ群内の各データをシリアル出力する差分吸収部
を備える半導体集積回路のテスト回路。
【請求項２】
前記差分吸収部は、当該半導体集積回路のクロック信号のサイクルに応じて、前記置換されたデータ群内の各データをシフトさせることにより前記シリアル出力を行う
ことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記テストにおけるテスト項目ごとの期待値を記憶する記憶部と、
前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とする判定部をさらに備え、
前記差分吸収部は、
前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、
前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、
前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行う
ことを特徴とする請求項１又は２に記載の半導体集積回路のテスト回路。
【請求項４】
前記テストの実行状況に応じて、前記差分吸収部に対して、
前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、
前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替える切替制御部をさらに備える
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のテスト回路。
【請求項５】
前記切替制御部は、前記テストのために生成されたテストパタン数に応じて前記切り替えを行うことを特徴とする請求項４に記載の半導体集積回路のテスト回路。
【請求項６】
前記所定数は、前記差分吸収部によりシリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路のテスト回路。
【請求項７】
Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、Ｍ個（Ｍは、Ｎ未満の自然数）を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のＭ個のデータを前記エラー値が残るように圧縮し、
当該圧縮した値をＭ個のデータに拡張し、
当該拡張した値をシリアル出力する差分吸収部
を備える半導体集積回路のテスト回路。
【請求項８】
半導体集積回路のテストの制御方法であって、
複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、
前記置換されたデータ群内の各データをシリアル出力する
ことを特徴とする半導体集積回路のテストの制御方法。
【請求項９】
前記半導体集積回路のクロック信号のサイクルに応じて、前記置換されたデータ群内の各データをシフトさせることにより前記シリアル出力を行う
ことを特徴とする請求項８に記載の半導体集積回路のテストの制御方法。
【請求項１０】
前記半導体集積回路は、前記テストにおけるテスト項目ごとの期待値を記憶する記憶部を備え、
前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とし、
前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、
前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、
前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行う
ことを特徴とする請求項８又は９に記載の半導体集積回路のテストの制御方法。
【請求項１１】
前記テストの実行状況に応じて、
前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、
前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替える
ことを特徴とする請求項８乃至１０のいずれか１項に記載の半導体集積回路のテストの制御方法。
【請求項１２】
前記テストのために生成されたテストパタン数に応じて前記切り替えを行うことを特徴とする請求項１１に記載の半導体集積回路のテストの制御方法。
【請求項１３】
前記所定数は、前記シリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値であることを特徴とする請求項８乃至１２のいずれか１項に記載の半導体集積回路のテストの制御方法。
【請求項１４】
半導体集積回路のテストの制御方法であって、
Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、Ｍ個（Ｍは、Ｎ未満の自然数）を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のＭ個のデータを前記エラー値が残るように圧縮し、
当該圧縮した値をＭ個のデータに拡張し、
当該拡張した値をシリアル出力する
ことを特徴とする半導体集積回路のテストの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト回路及び半導体集積回路のテストの制御方法に関し、特に、ＬｏｇｉｃＢＩＳＴ等の実動作周波数を用いて半導体集積回路をテストする半導体集積回路のテスト回路及び半導体集積回路のテストの制御方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の機能の複雑化および回路規模の増大によって、ＬＳＩのテスト時間が増大している。そこで、半導体集積回路の故障診断の技術においては、ＬＳＩのテストコスト上昇を押さえるＬｏｇｉｃＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）等の技術導入に伴い、ＬＳＩのテスト時間縮小によるコスト低減の必要性が高まってきた。
【０００３】
特許文献１には、テスト時間の短縮を目的とした半導体集積回路のテスト回路に関する技術が開示されている。特許文献１にかかるテスト回路は、入力するテストパタンを発生するテストパタン発生手段と、入力されたテストパタンから出力された出力信号値の圧縮値を保持する保持手段と、入力されたテストパタンから出力された出力信号値が正常である場合に期待される圧縮値であるシグネチャを保持するシグネチャ保持手段と、保持手段に保持された出力信号値の圧縮値と前記シグネチャ保持手段に保持されたシグネチャとを比較及び判定する比較判定手段と、前記テストパタン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを具備する特徴を有する。そして、当該テスト回路は、入力するテストパタンによって検査対象の回路から出力される値を圧縮した値と圧縮された値の期待値を検査の途中段階で比較判定し、不良と判定した場合は、テストを終了する。
【０００４】
図８は、特許文献１にかかる半導体集積回路のテスト回路１０の概略構成を示すブロック図である。テスト回路１０は、ＰＲＰＧ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）１１と、Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３と、ＭＩＳＲ（Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）１４と、Ｃｏｍｐａｒａｔｏｒ１５と、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８と、Ｓｉｇｎａｔｕｒｅ２１とを備える。
【０００５】
Ｓｉｇｎａｔｕｒｅ２１は、Ｃｏｍｐａｒａｔｏｒ１５でＭＩＳＲ１４の値と比較するためのＳｉｇｎａｔｕｒｅを外部から入力し、この入力された信号値を保持する。ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８の制御によりＰＲＰＧ１１が発生する擬似ランダムテストパタンがｎビット束線１２を通じてテスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３に入力される。Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３は、擬似ランダムテストパタンを入力し、出力信号をＭＩＳＲ１４に出力する。ＭＩＳＲ１４は、この出力信号を圧縮し、この圧縮した値を保持する。
【０００６】
ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８は、信号Ａ（Ｃｏｍｐａｒａｔｏｒイネーブル信号）により、Ｃｏｍｐａｒａｔｏｒ１５をイネーブル状態にする。Ｓｉｇｎａｔｕｒｅ２１には、図示しない外部入力端子からの信号Ｂ（Ｓｉｇｎａｔｕｒｅ入力信号）が入力され、Ｓｉｇｎａｔｕｒｅが保持される。このイネーブル状態のときに、ＭＩＳＲ１４から出力される圧縮値とＳｉｇｎａｔｕｒｅ２１によって保持されるＳｉｇｎａｔｕｒｅの出力値との比較を行い、テスト対象回路の良品／不良品の判定を行う。
【０００７】
前述のテストでテスト対象回路が不良品と判定されればテストを終了する。一方、テスト対象回路が良品と判定されればテストが継続される。その後の動作は、図示しないテストピンからの信号Ｂ（Ｓｉｇｎａｔｕｒｅ入力信号）により、Ｓｉｇｎａｔｕｒｅ２１のＳｉｇｎａｔｕｒｅが更新され、上述したような良品／不良品の判定が繰り返し行われる。つまり、異なる複数のテストパタンにそれぞれ対応した複数のシグネチャを都度、Ｓｉｇｎａｔｕｒｅ２１に入力していき、テストの中間段階で判定（以下、中間判定という）を行うため、最後までテストを行う前に、不良品の検出が可能となる。
【０００８】
尚、半導体集積回路のテスト回路に関する技術は、特許文献２〜４にも開示されている。特許文献２に開示されたテスト回路は、試験対象となる半導体集積回路にストローブ発生回路と、ストローブ発生回路の出力に応じて、内部回路の出力と、内部回路の出力を分周した出力とを切り替えて出力するフリップフロップとを備え、上記ストローブ発生回路は、テストモードの時、上記内部回路からの出力信号を分周した出力信号を選択して出力する。
【０００９】
特許文献３に開示された半導体集積回路のテスト装置は、実動作周波数を用いて被テスト回路をテストするものである。当該テスト装置は、被テスト回路内に設けられ、テストを実行するスキャンパスと、テスト終了後、実動作周波数に比して低い周波数のＴＣＫ信号のエッジに同期してテスト結果をスキャンアウトさせるＨＬＤ信号を生成してスキャンパスに出力するテストパタン発生回路とを備える。
【００１０】
特許文献４に開示された半導体集積回路は、外部からの制御信号により一定の回数だけクロック信号を出力するＰＬＬ回路、テスタから外部クロック信号Ｂを入力する入力手段、テスタからの外部クロック信号ＢとＰＬＬ回路からのクロック信号Ａとの切り替え手段を半導体集積回路の内部に設け、ＰＬＬ回路から所望の回数だけクロック信号Ａを実使用と同じスピードで供給しテストを行う。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−５３２６１号公報
【特許文献２】特開２００３−２１５２０４号公報
【特許文献３】特開２００２−０７１７５８号公報
【特許文献４】特開２００２−１９６０４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１にかかる技術には、テスト時間の削減が不十分であるという問題がある。特許文献１では、中間判定を行なうたびにＬｏｇｉｃＢｉｓｔの特徴である高速動作を中断し、低速動作をさせる必要がある。その理由は、Ｃｏｍｐａｒａｔｏｒの出力を保持せず、直接出力するからである。もし、中間判定の際に高速動作を継続すると、高速クロックが入力される。この場合、検査対象回路が動作し、チェックすべき結果を破壊してしまう恐れがある。このため、テスタでの出力判定（出力負荷による遅延）を行うにあたって、テスタで比較及び判定する期間は、検査対象用の高速動作クロックを止めて、低速動作をさせる必要がある。よって、中間判定中には、次のテストパタンのテストに移行できず、テスト時間が長くなってしまう。
【００１３】
尚、特許文献２〜４にかかる技術は、中間判定を行うものではなく、上述した課題を解決することはできない。
【課題を解決するための手段】
【００１４】
本発明の第１の態様にかかる半導体集積回路のテスト回路は、
複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、
前記置換されたデータ群内の各データをシリアル出力する差分吸収部
を備える。
【００１５】
本発明の第２の態様にかかる半導体集積回路のテスト回路は、
Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、Ｍ個（Ｍは、Ｎ未満の自然数）を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のＭ個のデータを前記エラー値が残るように圧縮し、
当該圧縮した値をＭ個のデータに拡張し、
当該拡張した値をシリアル出力する差分吸収部
を備える。
【００１６】
本発明の第３の態様にかかる半導体集積回路のテストの制御方法は、
複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、
前記置換されたデータ群内の各データをシリアル出力する
ことを特徴とする。
【００１７】
本発明の第４の態様にかかる半導体集積回路のテストの制御方法は、
Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、Ｍ個（Ｍは、Ｎ未満の自然数）を単位とする複数のデータ群に組分けし、
当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のＭ個のデータを前記エラー値が残るように圧縮し、
当該圧縮した値をＭ個のデータに拡張し、
当該拡張した値をシリアル出力する
ことを特徴とする。
【００１８】
上述した本発明の第１乃至第４の態様により、半導体集積回路に対する複数のテスト項目を含むテストを連続して実行しつつ、各テストの結果をテスタに判定させる場合であっても、特許文献１に比べてテスト時間を短縮することができる。その理由は、一部のテスト項目の成否の判定結果にエラー値が含まれていた場合に、当該エラー値を所定数に拡張した上で、各エラー値を連続して外部に出力するためである。つまり、高速動作に合わせてエラー値が維持されることとなる。そのため、低速動作するテスタ等であっても、連続して出力されたエラー値を検出することが可能となる。よって、中間判定のために高速動作を停止する必要がなくなり、高速動作を継続してテストを進めることができ、全体のテスト時間を短縮できる。
【発明の効果】
【００１９】
本発明により、実動作周波数を用いて半導体集積回路をテストする際のテスト時間を短縮するための半導体集積回路のテスト回路及び半導体集積回路のテストの制御方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態に係る半導体集積回路のテストシステムの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路の期待値比較部の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る半導体集積回路の差分吸収部の構成を示す回路図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路の圧縮分配部の構成を示す回路図である。
【図５】本発明の第１の実施の形態に係る半導体集積回路の一時記憶部の構成を示す回路図である。
【図６】本発明の第１の実施の形態に係るタイミングチャートを示す図である。
【図７】本発明の第２の実施の形態に係る半導体集積回路のテストシステムの構成を示すブロック図である。
【図８】関連技術の実施の形態に係る回路構成の概略図である。
【発明を実施するための形態】
【００２１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００２２】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１に係る半導体集積回路１１０のテストシステム１００の構成を示すブロック図である。テストシステム１００は、テスタ１０００と、半導体集積回路１１０とを含む。テスタ１０００は、テストパタンを入力し、また、テスト結果を期待値と比較して良品又は不良品の判定を行なう。
【００２３】
半導体集積回路１１０は、ＰＲＰＧ（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）部２０００と、ＳＣＡＮ群部３０００と、ＭＩＳＲ（Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｇｎａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）部４０００と、期待値比較部５０００と、差分吸収部６０００と、一時記憶部７０００と、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）制御部８０００とを備える。
【００２４】
ＰＲＰＧ部２０００は、擬似乱数テストパタンを発生させる。ＳＣＡＮ群部３０００は、半導体集積回路１１０のうち検査対象となる回路である。ＭＩＳＲ部４０００は、ＳＣＡＮ群部３０００からの出力を圧縮記憶する。期待値比較部５０００は、ＭＩＳＲ部４０００の出力と一時記憶部７０００の出力を比較する。差分吸収部６０００は、テスタ１０００の動作周波数とＳＣＡＮ群部３０００の動作周波数の差分を吸収する。一時記憶部７０００は、テスタ１０００よりシリアル入力された期待値を一時記憶し、また、差分吸収部６０００の出力を一時記憶する。ＢＩＳＴ制御部８０００は、ＰＲＰＧ部２０００とＳＣＡＮ群部３０００とＭＩＳＲ部４０００を制御する。
【００２５】
クロック信号ＣＬＫは、半導体集積回路１１０の動作を制御する信号である。クロック信号ＣＬＫは、テスタ１０００から出力され、ＰＲＰＧ部２０００とＳＣＡＮ群部３０００とＭＩＳＲ部４０００とＢＩＳＴ制御部８０００に接続される。クロック信号ＣＬＫは、さらに一時記憶部７０００に接続される。シリアル入力信号ＳＩは、テスタ１０００から出力され、ＰＲＰＧ部２０００に接続される。シリアル入力信号ＳＩは、さらに差分吸収部６０００に接続される。また、シリアル入力信号ＳＩは、ＢＩＳＴ制御部８０００に接続される。シフトロード信号ＳＦ＿ＬＯは、テスタ１０００から出力され、差分吸収部６０００に接続される。
【００２６】
擬似乱数テストパタン信号ＰＲ［７：０］は、ＰＲＰＧ部２０００から出力され、ＳＣＡＮ群部３０００に接続される。ＳＣＡＮ出力信号ＳＣ［７：０］は、ＳＣＡＮ群部３０００から出力され、ＭＩＳＲ部４０００に接続される。圧縮値信号ＭＲ［７：０］は、ＭＩＳＲ部４０００から出力され、期待値比較部５０００に接続される。期待値比較結果信号ＣＭＰ［７：０］は、期待値比較部５０００から出力され、差分吸収部６０００に接続される。期待吸収信号ＣＦＱ［７：０］は、差分吸収部６０００から出力され、一時記憶部７０００に接続される。
【００２７】
判定結果信号ＳＯは、一時記憶部７０００から出力され、テスタ１０００に接続される。一時記憶信号ＳＦ＿ＦＢＫ［７：０］は、一時記憶部７０００から出力され、期待値比較部５０００に接続される。また、一時記憶信号ＳＦ＿ＦＢＫ［６：０］は、差分吸収部６０００に接続される。
【００２８】
ＰＲＰＧ制御信号ＰＲＰＧ＿Ｃは、ＢＩＳＴ制御部８０００から出力され、ＰＲＰＧ部２０００に接続される。ＳＣＡＮ制御信号ＳＣＡＮ＿Ｃは、ＢＩＳＴ制御部８０００から出力され、ＳＣＡＮ群部３０００に接続される。ＭＩＳＲ制御信号ＭＩＳＲ＿Ｃは、ＢＩＳＴ制御部８０００から出力され、ＭＩＳＲ部４０００に接続される。
【００２９】
図２は、本発明の実施の形態１に係る半導体集積回路１１０の期待値比較部５０００の構成を示すブロック図である。期待値比較部５０００の下位階層は、排他的論理和５１００〜５８００で構成する。排他的論理和５１００〜５８００は、それぞれ入力端子に圧縮値信号ＭＲ［７：０］と一時記憶信号ＳＦ＿ＦＢＫ［７：０］が入力され、期待値比較結果信号ＣＭＰ［７：０］が出力される。
【００３０】
図３は、本発明の実施の形態１に係る半導体集積回路１１０の差分吸収部６０００の構成を示す回路図である。差分吸収部６０００は、圧縮分配部６１００〜６２００で構成する。
【００３１】
圧縮分配部６１００の各入出力は下記のように接続される。入力端子ＳＩＮには、シリアル入力信号ＳＩが入力される。入力端子ＳＦＢＫ［２：０］には、一時記憶信号ＳＦ＿ＦＢＫ［２：０］が入力される。入力端子ＣＰ［３：０］には、期待値比較結果信号ＣＭＰ［３：０］が入力される。入力端子ＳＦＬＯには、シフトロード信号ＳＦ＿ＬＯが入力される。出力端子ＣＨＧ［３：０］からは、期待吸収信号ＣＦＱ［３：０］が出力される。
【００３２】
また、圧縮分配部６２００の各入出力は下記のように接続される。入力端子ＳＩＮには、一時記憶信号ＳＦ＿ＦＢＫ［３］が入力される。入力端子ＳＦＢＫ［２：０］には、一時記憶信号ＳＦ＿ＦＢＫ［６：４］が入力される。入力端子ＣＰ［３：０］には、期待値比較結果信号ＣＭＰ［７：４］が入力される。入力端子ＳＦＬＯには、シフトロード信号ＳＦ＿ＬＯが入力される。出力端子ＣＨＧ［３：０］からは、期待吸収信号ＣＦＱ［７：４］が出力される。
【００３３】
図４は、本発明の実施の形態１に係る半導体集積回路１１０の圧縮分配部６１００の構成を示す回路図である。尚、圧縮分配部６２００の構成は、圧縮分配部６１００と同等であるため、図示及び説明を省略する。
【００３４】
圧縮分配部６１００は、セレクタ６０１０〜６０４０と論理和６０５０で構成する。入力端子ＳＩＮからの信号は、セレクタ６０１０のデータ入力端子Ａに入力される。入力端子ＳＦＢＫ［０］からの信号は、セレクタ６０２０のデータ入力端子Ａに入力される。入力端子ＳＦＢＫ［１］からの信号は、セレクタ６０３０のデータ入力端子Ａに入力される。入力端子ＳＦＢＫ［２］からの信号は、セレクタ６０４０のデータ入力端子Ａに入力される。入力端子ＳＦＬＯからの信号は、セレクタ６０１０〜６０４０の選択信号入力端子Ｓに入力される。入力端子ＣＰ［３：０］からの各信号は、論理和６０５０に入力される。
【００３５】
論理和６０５０からの出力であるｂｉｔ圧縮信号ＲＥＳは、セレクタ６０１０〜６０４０のデータ入力端子Ｂに入力される。セレクタ６０１０からの出力信号は、出力端子ＣＨＧ［０］へ出力される。セレクタ６０２０からの出力信号は、出力端子ＣＨＧ［１］へ出力される。セレクタ６０３０からの出力信号は、出力端子ＣＨＧ［２］へ出力される。セレクタ６０４０からの出力信号は、出力端子ＣＨＧ［３］へ出力される。
【００３６】
セレクタ６０１０〜６０４０は、選択信号入力端子Ｓに入力された選択信号が"０"である場合、データ入力端子Ａに入力された信号を選択して、それぞれ出力端子ＣＨＧ［３：０］から出力する。また、セレクタ６０１０〜６０４０は、選択信号入力端子Ｓに入力された選択信号が"１"である場合、データ入力信号Ｂに入力された信号を選択して、それぞれ出力端子ＣＨＧ［３：０］から出力する。
【００３７】
図５は、本発明の実施の形態１に係る半導体集積回路１１０の一時記憶部７０００の構成を示す回路図である。一時記憶部７０００は、フリップフロップ７１００〜７８００で構成する。期待吸収信号ＣＦＱ［７：０］は、フリップフロップ７８００〜７１００に入力される。クロック信号ＣＬＫは、フリップフロップ７８００〜７１００に入力される。一時記憶信号ＳＦ＿ＦＢＫ［７：０］は、フリップフロップ７８００〜７１００から出力される。判定結果信号ＳＯは、フリップフロップ７８００から出力される。つまり、判定結果信号ＳＯは、期待吸収信号ＣＦＱ［７］である。
【００３８】
ここで、ＰＲＰＧ部２０００、ＳＣＡＮ群部３０００及びＭＩＳＲ部４０００は、当分野においては一般的な回路と動作であるため、詳細な図示及び説明は省略する。
【００３９】
続いて、本発明の実施の形態１に係る半導体集積回路１１０の第１の動作〜第４の動作について、図１〜図５を用いて説明する。まず、第１の動作は、ＰＲＰＧ部２０００から乱数テストパタンが供給され、ＭＩＳＲ部４０００から圧縮値が供給されるまでの動作である。以下にその第１の動作について説明する。
【００４０】
まず、テスタ１０００は、シリアル入力信号ＳＩからＰＲＰＧ部２０００に擬似乱数の初期値を設定する。次に、ＢＩＳＴ制御部８０００は、ＰＲＰＧ制御信号ＰＲＰＧ＿Ｃをアクティブレベル"１"に設定し、ＰＲＰＧ部２０００をテストモードにする。同様に、ＢＩＳＴ制御部８０００は、ＳＣＡＮ制御信号ＳＣＡＮ＿Ｃをアクティブレベル"１"に設定し、ＳＣＡＮ群部３０００をテストモードにする。また、ＢＩＳＴ制御部８０００は、ＭＩＳＲ制御信号ＭＩＳＲ＿Ｃをアクティブレベル"１"に設定し、ＭＩＳＲ部４０００をテストモードにする。
【００４１】
続いて、ＰＲＰＧ部２０００は、設定された擬似乱数の初期値に従って、擬似乱数テストパタン信号ＰＲ［７：０］からＳＣＡＮ群部３０００に擬似乱数テストパタンを供給する。次に、ＢＩＳＴ制御部８０００は、ＳＣＡＮ制御信号ＳＣＡＮ＿Ｃをインアクティブレベル"０"に設定し、ＳＣＡＮ群部３０００を通常モードにしてキャプチャ動作を行う。また次に、ＢＩＳＴ制御部８０００は、ＳＣＡＮ制御信号ＳＣＡＮ＿Ｃをアクティブレベル"１"に設定し、ＳＣＡＮ群部３０００をテストモードにする。その後、ＳＣＡＮ群部３０００は、擬似乱数テストパタン信号ＰＲ［７：０］から供給された擬似乱数テストパタンがキャプチャ動作によって変化した結果を、ＳＣＡＮ動作を行いＳＣＡＮ出力信号ＳＣ［７：０］からＭＩＳＲ部４０００にＳＣＡＮ結果をシフト出力する。ＭＩＳＲ部４０００は、ＳＣＡＮ出力信号ＳＣ［７：０］から供給されたＳＣＡＮ結果のシフト出力を圧縮する。そして、ＭＩＳＲ部４０００は、当該シフト出力を圧縮した結果である圧縮値を記憶する。その後、ＭＩＳＲ部４０００は、記憶された圧縮値を圧縮値信号ＭＲ［７：０］から期待値比較部５０００に供給する。
【００４２】
このように、第１の動作が行われる。そして、当該第１の動作と並行して、第２の動作が行われる。第２の動作は、テスタ１０００からシリアル入力信号ＳＩとして出力された圧縮値の期待値を、差分吸収部６０００を介してシフト入力で一時記憶部７０００に記憶するまでの動作である。以下に第２の動作について説明する。
【００４３】
まず、テスタ１０００は、シフトロード信号ＳＦ＿ＬＯをシフト動作モード"０"に設定し、差分吸収部６０００に供給する。次に、テスタ１０００は、シリアル入力信号ＳＩから圧縮値の期待値を差分吸収部６０００に供給する。
【００４４】
そして、差分吸収部６０００のセレクタ６０１０〜６０４０は、シフトロード信号ＳＦ＿ＬＯがシフト動作モード"０"である為、データ入力端子Ａに入力された信号を選択する。その結果、差分吸収部６０００は、シリアル入力信号ＳＩを期待吸収信号ＣＦＱ［０］から出力する。同様に、差分吸収部６０００は、一時記憶信号ＳＦ＿ＦＢＫ［６：０］について、それぞれ期待吸収信号ＣＦＱ［７：１］に１ビットずつシフトさせて出力する。また、一時記憶部７０００は、期待吸収信号ＣＦＱ［７：０］を一時記憶して、一時記憶信号ＳＦ＿ＦＢＫ［７：０］から出力する。
【００４５】
このようにして、一時記憶部７０００への圧縮値の期待値の供給、すなわち、第２の動作が終了する。そして、第２の動作が終了すると同時に、第３の動作が行われる。第３の動作は、一時記憶部７０００への期待値比較結果信号ＣＭＰ［７：０］の圧縮値をロードする動作である。以下に第３の動作について説明する。
【００４６】
テスタ１０００は、シフトロード信号ＳＦ＿ＬＯをロード動作モード"１"に設定し、差分吸収部６０００に供給する。期待値比較部５０００は、圧縮値信号ＭＲ［７：０］と一時記憶信号ＳＦ＿ＦＢＫ［７：０］を比較した結果を、期待値比較結果信号ＣＭＰ［７：０］から出力する。
【００４７】
差分吸収部６０００の圧縮分配部６１００及び６２００のそれぞれのセレクタ６０１０〜６０４０は、シフトロード信号ＳＦ＿ＬＯがロード動作モード"１"である為、データ入力端子Ｂに入力された信号を選択する。その結果、差分吸収部６０００の圧縮分配部６１００は、期待値比較結果信号ＣＭＰ［３：０］を下位階層の論理和６０５０でｂｉｔ圧縮してｂｉｔ圧縮信号ＲＥＳを出力する。さらに、圧縮分配部６１００は、ｂｉｔ圧縮した値（ｂｉｔ圧縮信号ＲＥＳ）を圧縮前のｂｉｔ長に拡張した拡張値をＣＦＱ［３：０］から出力する。
【００４８】
ここで、論理和６０５０で圧縮するｂｉｔ長は、式（１）で算出したものとする。
圧縮Ｂｉｔ数  ≧  テスタ負荷時の最大のｔｒ及びｔｆ時間  ／  動作周期（サイクル時間）・・・式（１）
※  圧縮Ｂｉｔ数は自然数
例えば、ｔｒ（立ち上がり）時間＝ｔｆ（立下り）時間＝１８０ｎＳ、動作周期（サイクル時間）＝５０ｎＳの場合、
圧縮Ｂｉｔ数  ≧  １８０ｎＳ／５０ｎＳ
圧縮Ｂｉｔ数  ≧  ３．６
圧縮ｂｉｔ数は自然数であるため、４となる。
【００４９】
同様に、差分吸収部６０００の圧縮分配部６２００は、期待値比較結果信号ＣＭＰ［７：４］を下位階層の論理和６０５０でｂｉｔ圧縮する。さらに、圧縮分配部６２００は、ｂｉｔ圧縮した値を圧縮前のｂｉｔ長に拡張した拡張値をＣＦＱ［７：４］から出力する。
【００５０】
その後、一時記憶部７０００は、期待吸収信号ＣＦＱ［７：０］を一時記憶して、一時記憶信号ＳＦ＿ＦＢＫ［７：０］を出力する。また、一時記憶部７０００は、一時記憶された期待吸収信号ＣＦＱ［７］を判定結果信号ＳＯから出力する。
【００５１】
このように、一時記憶部７０００への期待値比較結果信号ＣＭＰ［７：０］の圧縮値をロードする第３の動作が終了する。そして、第３の動作の終了と同時に、第４の動作が行われる。第４の動作は、一時記憶部７０００に一次記憶された期待吸収信号ＣＦＱ［７］からＣＦＱ［０］について、この順序でテスタ１０００へシフト出力する動作である。以下に第４の動作について説明する。
【００５２】
まず、テスタ１０００は、シフトロード信号ＳＦ＿ＬＯをシフト動作モード"０"に設定し、差分吸収部６０００に供給する。これにより、クロック信号ＣＬＫのサイクルに応じて、期待値比較結果信号ＣＭＰ［３：０］の圧縮値を連続して４ｂｉｔ分シフト動作して判定結果信号ＳＯから出力することが可能となる。
【００５３】
ここで、クロック信号ＣＬＫは、ＳＣＡＮ群部３０００等に供給され、ＳＣＡＮテスト等を高速動作により実行させる周波数である。そして、上記の例では、テスタ１０００は、クロック信号ＣＬＫの４サイクル分の時間を要することにより、期待値の比較結果を認識することができることを示す。そのため、クロック信号ＣＬＫの４サイクル分の時間で連続して同じ値を出力し続けることで、テスタ１０００は、期待値の比較結果の成否を認識できる。よって、テストの動作周波数を落とすことなくテスタ負荷時の最大のｔｒおよびｔｆ時間を越え、出力が安定したパタンで良品／不良品の判定が可能となる。
【００５４】
上記一連の第１の動作〜第４の動作を繰り返すことで、良品／不良品の判定時にもテストを一時停止することなく並行して次のテストを開始することが可能となる為、良品の場合のテスト時間の短縮が可能となる。
【００５５】
続いて、差分吸収部６０００の下位階層の動作について図３〜図４を用いて説明する。
【００５６】
（１）シフト動作モード時の動作（ＳＦ＿ＬＯ＝"０"）
差分吸収部６０００は、下位階層の圧縮分配部６１００〜６２００の入力端子ＳＦＬＯにシフト動作モード"０"を示すシフトロード信号ＳＦ＿ＬＯを供給する。また、差分吸収部６０００は、下位階層の圧縮分配部６１００の入力端子ＳＩＮに圧縮値の期待値を示すシリアル入力信号ＳＩを供給する。さらに、差分吸収部６０００は、下位階層の圧縮分配部６１００の入力端子ＳＦＢＫ［２：０］に一時記憶値を示す一時記憶信号ＳＦ＿ＦＢＫ［２：０］を供給する。
【００５７】
圧縮分配部６１００の下位階層のセレクタ６０１０〜６０４０は、選択信号入力端子Ｓにシフト動作モード"０"が供給されている。そのため、セレクタ６０１０のデータ入力端子Ａに接続されているシリアル入力信号ＳＩの値が出力端子ＣＨＧ［０］から出力される。同様に、セレクタ６０２０〜６０４０のデータ入力端子Ａに接続されている入力端子ＳＦＢＫ［２：０］の値が出力端子ＣＨＧ［３：１］から出力される。
【００５８】
また、差分吸収部６０００は、下位階層の圧縮分配部６２００の入力端子ＳＩＮに一時記憶値を示す一時記憶信号ＳＦ＿ＦＢＫ［３］を供給する。さらに、差分吸収部６０００は、下位階層の圧縮分配部６２００の入力端子ＳＦＢＫ［２：０］に一時記憶値を示す一時記憶信号ＳＦ＿ＦＢＫ［６：４］を供給する。
【００５９】
圧縮分配部６２００の下位階層のセレクタ６０１０〜６０４０は、選択信号入力端子Ｓにシフト動作モード"０"が供給されている。そのため、セレクタ６０１０〜６０４０のデータ入力端子Ａに接続されている一時記憶信号ＳＦ＿ＦＢＫ［６：３］の値が出力端子ＣＨＧ［３：０］から出力される。
【００６０】
圧縮分配部６１００の出力端子ＣＨＧ［３：０］からの信号は、上位階層において期待吸収信号ＣＦＱ［３：０］に供給される。また、圧縮分配部６２００の出力端子ＣＨＧ［３：０］からの信号は、上位階層において期待吸収信号ＣＦＱ［７：４］に供給される。つまり、一時記憶信号ＳＦ＿ＦＢＫ［６：０］が期待吸収信号ＣＦＱ［７：１］として１ビット分シフトして出力される。
【００６１】
以上説明したように、シリアル入力信号ＳＩから圧縮値の期待値を一時記憶７０００へシフト動作が可能となる。
【００６２】
（２）ロード動作モード時の動作（ＳＦ＿ＬＯ＝"１"）
差分吸収部６０００は、下位階層の圧縮分配部６１００〜６２００の入力端子ＳＦＬＯにロード動作モード"１"を示すシフトロード信号ＳＦ＿ＬＯを供給する。また、差分吸収部６０００は、下位階層の圧縮分配部６１００の入力端子ＣＰ［３：０］に期待値比較結果信号ＣＭＰ［３：０］を供給する。同様に、差分吸収部６０００は、下位階層の圧縮分配部６２００の入力端子ＣＰ［３：０］に期待値比較結果信号ＣＭＰ［７：４］を供給する。
【００６３】
圧縮分配部６１００の下位階層の論理和６０５０は、入力端子ＣＰ［３：０］からの４ｂｉｔの信号を１ｂｉｔにｂｉｔ圧縮をする。ここで、論理和６０５０が４入力であるのは、式（１）で算出した圧縮ｂｉｔ数に基づく。つまり、テストに用いるテスタ１０００の負荷による出力（Ｔｒ／Ｔｆ）時間の鈍りと、半導体集積回路１１０のクロック信号ＣＬＫの動作周期とに基づいて、予め式（１）により圧縮ｂｉｔ数を算出しておき、当該圧縮ｂｉｔ数を満たすように論理和６０５０を用いて圧縮分配部６１００を設計する。
【００６４】
圧縮分配部６１００の下位階層のセレクタ６０１０〜６０４０は、選択信号入力端子Ｓにロード動作モード"１"が供給されている。そのため、セレクタ６０１０〜６０４０のデータ入力端子Ｂに共通に接続されているｂｉｔ圧縮した値が出力端子ＣＨＧ［３：０］に出力されることで、ｂｉｔ圧縮した値を圧縮前のｂｉｔ長すなわち４ｂｉｔに拡張する。
【００６５】
同様に、圧縮分配部６２００の下位階層の論理和６０５０は、入力端子ＣＰ［３：０］からの４ｂｉｔの信号を１ｂｉｔにｂｉｔ圧縮をする。そして、圧縮分配部６２００の下位階層のセレクタ６０１０〜６０４０は、選択信号入力端子Ｓにロード動作モード"１"が供給されている。そのため、セレクタ６０１０〜６０４０のデータ入力端子Ｂに共通に接続されているｂｉｔ圧縮した値が出力端子ＣＨＧ［３：０］に出力されることで、ｂｉｔ圧縮した値を圧縮前のｂｉｔ長すなわち４ｂｉｔに拡張する。
【００６６】
圧縮分配部６１００の出力端子ＣＨＧ［３：０］からの信号は、上位階層において期待吸収信号ＣＦＱ［３：０］に供給される。また、圧縮分配部６２００の出力端子ＣＨＧ［３：０］からの信号は、上位階層において期待吸収信号ＣＦＱ［７：４］に供給される。
【００６７】
以上説明したように、期待値比較結果信号ＣＭＰ［７：０］を４ｂｉｔ単位でｂｉｔ圧縮した値を圧縮前のｂｉｔ長に拡張することが可能となり、４ｂｉｔ同じ値を一時記憶７０００へロードすることが可能となる。
【００６８】
図６は、本発明の実施の形態１に係るタイミングチャートを示す図である。以下では、本発明の実施の形態１に係る動作の内、上述した第３の動作及び第４の動作までのタイミングについて図６を用いて説明する。つまり、期待値比較結果信号ＣＭＰ［７：０］の出力から論理和６０５０での圧縮し、圧縮した値を圧縮前のｂｉｔ長に拡張し、一時記憶部７０００へのロードする第３の動作、及び、一時記憶部７０００からテスタ１０００へのシフト出力まで第４の動作について説明する。
【００６９】
ここで、テスタ１０００の負荷時の最大のｔｒ及びｔｆ時間と動作周期（サイクル時間）の関係は、式（２）で示す。
テスタ負荷時の最大のｔｒ及びｔｆ時間  ≧  動作周期（サイクル時間）・・・式（２）
テスタ負荷時の最大のｔｒおよびｔｆ時間＝１８０ｎＳ
動作周期（サイクル時間）＝５０ｎＳとする。
【００７０】
また、タイミングｔ０〜ｔ８は、クロックＣＬＫの立ち上がりのエッジのタイミングを示す。尚、以下の説明では、期待値比較結果信号ＣＭＰ［７］＝"１"であり、期待値比較結果信号ＣＭＰ［６：０］については、全て"０"であるものとする。
【００７１】
まず、タイミングｔ０で下記の信号が変化する。期待値比較結果信号ＣＭＰ［７：０］が"０ｘ８０"（以下１６進数の表記の先頭に"０ｘ"を記載）に変化する。
【００７２】
そして、テスタ１０００により、シフトロード信号ＳＦ＿ＬＯがロード動作モード"１"に変化する。ここでは、期待値比較結果信号ＣＭＰ［７：４］に不一致を示す"１"が一箇所以上ある。そのため、シフトロード信号ＳＦ＿ＬＯがロード動作モード"１"により、圧縮分配部６２００のｂｉｔ圧縮信号ＲＥＳが"１"に変化する。さらに、ｂｉｔ圧縮した値をｂｉｔ圧縮前のｂｉｔに拡張する為、期待吸収信号ＣＦＱ［７：４］が"０ｘＦ"に変化する。
【００７３】
また、期待値比較結果信号ＣＭＰ［３：０］には、不一致を示す"１"が一箇所も無い。そのため、シフトロード信号ＳＦ＿ＬＯがロード動作モード"１"により、圧縮分配部６１００のｂｉｔ圧縮信号ＲＥＳが"０"に変化する。さらに、ｂｉｔ圧縮した値をｂｉｔ圧縮前のｂｉｔに拡張する為、期待吸収信号ＣＦＱ［３：０］が"０ｘ０"に変化する。
【００７４】
次に、タイミングｔ１で下記の信号が変化する。シフトロード信号ＳＦ＿ＬＯのロード動作モード"１"により、一時記憶部７０００は、期待吸収信号ＣＦＱ［７：０］をロードする。
【００７５】
ここで、テスタ１０００により、シフトロード信号ＳＦ＿ＬＯがシフト動作モード"０"に変化する。そして、一時記憶信号ＳＦ＿ＦＢＫ［７］が"１"であるため、判定結果信号ＳＯが"１"に変化する。
【００７６】
判定結果信号ＳＯの"１"に変化することより、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'が立ち上がり始める。ここでは、テスタ１０００の負荷が大きいため波形が鈍り、判定結果信号ＳＯ'が"１"に達していないので、タイミングｔ０より高い中間レベルになる。
【００７７】
続いて、タイミングｔ２で下記の信号が変化する。シフトロード信号ＳＦ＿ＬＯのシフト動作モード"０"により、期待吸収信号ＣＦＱ［７：０］を下位側から"０"をシフトするため、一時記憶信号ＳＦ＿ＦＢＫ［７：０］が"０ｘＥ０"に変化する。そして、一時記憶信号ＳＦ＿ＦＢＫ［７］が"１"と変化しないため、判定結果信号ＳＯは、"１"を保持する。
【００７８】
ここでは、判定結果信号ＳＯが"１"と変化しないため、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'は、タイミングｔ１より高い中間レベルになる。
【００７９】
そして、タイミングｔ３で下記の信号が変化する。シフトロード信号ＳＦ＿ＬＯのシフト動作モード"０"により、期待吸収信号ＣＦＱ［７：０］を下位側から"０"をシフトするため、一時記憶信号ＳＦ＿ＦＢＫ［７：０］が"０ｘＣ０"に変化する。そして、一時記憶信号ＳＦ＿ＦＢＫ［７］が"１"と変化しないため、判定結果信号ＳＯは、"１"を保持する。
【００８０】
ここでは、判定結果信号ＳＯが"１"と変化しないため、テスタの負荷の影響を考慮した判定結果信号ＳＯ'は、タイミングｔ２より高い中間レベルになる。
【００８１】
そして、タイミングｔ４で下記の信号が変化する。シフトロード信号ＳＦ＿ＬＯのシフト動作モード"０"により期待吸収信号ＣＦＱ［７：０］を下位側から"０"をシフトするため、一時記憶信号ＳＦ＿ＦＢＫ［７：０］が"０ｘ８０"に変化する。そして、一時記憶信号ＳＦ＿ＦＢＫ［７］が"１"と変化しないため、判定結果信号ＳＯは、"１"を保持する。
【００８２】
ここでは、判定結果信号ＳＯが"１"と変化しないため、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'は、タイミングｔ３より高い中間レベルになる。
【００８３】
タイミングｔ５の直前で漸くテスタ１０００の負荷で状態での立ち上がり時間に達し、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'は、"１"に変化する為、テスタ１０００での判定（ストローブ：↑）が可能となる。
【００８４】
続いて、タイミングｔ５で下記の信号が変化する。シフトロード信号ＳＦ＿ＬＯのシフト動作モード"０"により期待吸収信号ＣＦＱ［７：０］を下位側から"０"をシフトするため、一時記憶信号ＳＦ＿ＦＢＫ［７：０］が"０ｘ００"に変化する。そして、一時記憶信号ＳＦ＿ＦＢＫ［７］が"０"に変化したため、判定結果信号ＳＯは、"０"に変化する。
【００８５】
判定結果信号ＳＯが"０"に変化するため、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'は、立下り始める。ここでは、テスタ１０００の負荷が大きい為、波形が鈍り、判定結果信号ＳＯ'が"０"に達していないのでタイミングｔ４より低い中間レベルになる。同様に、タイミングｔ６〜ｔ８においても動作する。
【００８６】
タイミングｔ９の直前で漸くテスタ１０００の負荷で状態での立下り時間に達し、テスタ１０００の負荷の影響を考慮した判定結果信号ＳＯ'は、"０"に変化する為、テスタ１０００での判定（ストローブ：↑）が可能となる。
【００８７】
上述したように本発明の実施の形態１では、圧縮Ｂｉｔ数を予め式（１）で算出して、圧縮ｂｉｔ数に従って期待値比較結果をｂｉｔ圧縮した値を圧縮前のｂｉｔ長に拡張して一時記憶する。さらに、一時記憶した値をシフト出力することで、一度ｂｉｔ圧縮した値を連続して出力することが可能となる。そのため、出力の変化が見かけ上、テスタ負荷時の最大のｔｒ及びｔｆ時間より大きくすることが可能となる。このことから、テストの途中での良品／不良品の判定時にも、テストを一時停止することなく並行して次のテストを開始することが可能となる。よって、テスト時間の短縮が可能となる。
【００８８】
また、本発明の実施の形態１は、少なくとも以下の構成を有していればよい。すなわち、複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、前記置換されたデータ群内の各データをシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。
【００８９】
ここで、「複数のテスト項目を含むテスト」とは、例えば、ＰＲＰＧ部２０００により生成される擬似乱数テストパタンによる１回当たりのテストに対応する。そして、「テスト項目ごとの成否の判定結果」とは、例えば、期待値比較部５０００により出力される期待値比較結果信号ＣＭＰ［７：０］であり、ＣＭＰ［０］からＣＭＰ［７］のそれぞれが各テスト項目における判定結果に対応する。
【００９０】
また、「所定数を単位とする複数のデータ群に組分け」するとは、期待値比較結果信号ＣＭＰ［７：０］をＣＭＰ［３：０］とＣＭＰ［７：４］という２つのデータ群に分けて、それぞれ圧縮分配部６１００及び６２００に入力することに対応する。この場合、データ群は、所定数として"４"を単位としている。但し、所定数は、上述した式（１）により算出された圧縮ｂｉｔ数に対応する。そのため、所定数は、"４"に限定されない。
【００９１】
つまり、所定数は、差分吸収部によりシリアル出力された値に基づき前記テストの成否を判定するテスタにおける負荷時の最大の立ち上がり時間及び立下り時間と、当該半導体集積回路を動作させるクロック信号のサイクル時間に基づいて算出された値である。
【００９２】
また、「データ群内に前記判定結果がエラーを示すデータが含まれる」とは、例えば、図６で示したように、データ群ＣＭＰ［７：４］内に不一致を示す"１"、すなわちエラー値が一箇所以上あることに対応する。
【００９３】
また、「データ群内の全てのデータを当該エラー値に置換」とは、例えば、圧縮分配部６２００がデータ群ＣＭＰ［７：４］をＣＰ［３：０］として入力し、論理和６０５０により１ビットに圧縮した際に、圧縮値がＣＰ［３：０］のうち１つであるエラー値"１"とされ、その後、当該圧縮値がセレクタ６０１０〜６０４０に分配して入力されることにより、４つのエラー値として置換されたことに対応する。
【００９４】
また、「置換されたデータ群内の各データをシリアル出力する」とは、例えば、４ビットが全てエラー値"１"に置換された期待吸収信号ＣＦＱ［７：４］について、ＣＦＱ［７］からＣＦＱ［４］の順序でテスタ１０００に対してシリアルに出力されることに対応する。
【００９５】
本発明の実施の形態１は、さらに次の構成を有することが望ましい。差分吸収部は、当該半導体集積回路のクロック信号のサイクルに応じて、置換されたデータ群内の各データをシフトさせることによりシリアル出力を行う。これにより、クロック信号ＣＬＫの高速な周波数を維持したまま連続して、期待吸収信号ＣＦＱ［７：０］を１ビットずつテスタ１０００へ出力することができる。よって、テスタ１０００は、当該テストパタンにおけるテスト結果について、不良の有無を正確に検出できる。
【００９６】
また、本発明の実施の形態１は、さらに次の構成を有することが望ましい。前記テストにおけるテスト項目ごとの期待値を記憶する記憶部と、前記記憶部に記憶された期待値と、当該テストのテスト結果とを対応するテスト項目ごとに比較して当該テスト結果の成否を判定して前記判定結果とする判定部をさらに備え、前記差分吸収部は、前記テストが終了するまでに、前記テストの期待値を入力として選択して前記記憶部に格納し、前記テストの終了後、後続のテスト実行中に、前記判定部による判定結果を入力として選択して前記組分け及び前記置換を行い、当該置換されたデータ群を前記記憶部に格納し、前記組分け及び前記置換が終了した後に、前記記憶部に格納されたデータに対して前記シリアル出力を行う。
【００９７】
ここで、記憶部は、一時記憶部７０００に対応する。判定部は、期待値比較部５０００に対応する。そして、「テストが終了するまで」とは、第１の動作と並行して第２の動作を行うことに対応する。「テストの終了後、後続のテスト実行中に」とは、第３の動作に対応する。「組分け及び置換が終了した後に」とは、第４の動作に対応する。
【００９８】
または、本発明の実施の形態１は、次のように言い換えることもできる。すなわち、Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、Ｍ個（Ｍは、Ｎ未満の自然数）を単位とする複数のデータ群に組分けし、当該データ群内に前記判定結果がエラーを示すデータが含まれる場合、当該データ群内のＭ個のデータを前記エラー値が残るように圧縮し、当該圧縮した値をＭ個のデータに拡張し、当該拡張した値をシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。
【００９９】
ここで、「Ｎ個（Ｎは、２以上の自然数）のテスト項目を含むテスト」とは、例えば、ＰＲＰＧ部２０００により生成される擬似乱数テストパタンによる１回当たりのテストに対応する。上述した例では、Ｎ＝８、Ｍ＝４であるが、これに限定されない。
【０１００】
＜発明の実施の形態２＞
続いて、本発明の実施の形態１に改良を加えた本発明の実施の形態２について説明する。上述した発明の実施の形態１にかかるテストシステム１００では、半導体集積回路１１０の外部に接続されたテスタ１０００が、シフトロード信号ＳＦ＿ＬＯをシフト動作モード"０"又はロード動作モード"１"に切り替えて、差分吸収部６０００に入力していた。そのため、半導体集積回路１１０に、テスタ１０００からシフトロード信号ＳＦ＿ＬＯを受け付ける外部端子が必要であった。
【０１０１】
そこで、本発明の実施の形態２にかかるテストシステム１００ａでは、半導体集積回路１１０ａの内部にシフトロード信号ＳＦ＿ＬＯを切り替えて差分吸収部６０００を制御するテスト制御部９０００を追加した。これにより、上述した外部端子を削減することができる。
【０１０２】
図７は、本発明の実施の形態２に係る半導体集積回路のテストシステム１００ａの構成を示すブロック図である。テストシステム１００ａは、テスタ１０００ａと半導体集積回路１１０ａとを備える。テスタ１０００ａは、テスタ１０００に比べてシフトロード信号ＳＦ＿ＬＯを切り替える処理を不要としたものである。つまり、テスタ１０００ａは、テスタ１０００に比べて低機能なものでも適用が可能である。そのため、テストのコストを削減できる。
【０１０３】
半導体集積回路１１０ａは、半導体集積回路１１０の構成に加えて、テスト制御部９０００をさらに備える。また、ＢＩＳＴ制御部８０００ａは、ＢＩＳＴ制御部８０００に改良を加え、ＰＲＰＧ部２０００により生成されるテストパタン数をカウントする機能を有する。尚、発明の実施の形態１と同一の機能を有する構成については、同一の符号を付し、説明を省略する。
【０１０４】
パタンカウンタ信号Ｐ＿ＣＮＴは、ＢＩＳＴ制御部８０００ａから出力され、テスト制御部９０００に入力される。パタンカウンタ信号Ｐ＿ＣＮＴは、ＰＲＰＧ部２０００により生成されるテストパタン数を示す。シフトロード信号ＳＦ＿ＬＯは、テスト制御部９０００から出力され、差分吸収部６０００に入力される。
【０１０５】
ＢＩＳＴ制御部８０００ａは、テストモード時にＰＲＰＧ部２０００から出力される擬似乱数テストパタン信号ＰＲ［７：０］のパタン数をカウントしてテスト制御部９０００に出力する。
【０１０６】
テスト制御部９０００は、予め設定したパタン数とＢＩＳＴ制御部８０００ａから出力されたパタンカウンタ信号Ｐ＿ＣＮＴが一致した場合、シフトロード信号ＳＦ＿ＬＯをロード動作モード"１"に変化させる。
【０１０７】
一方、テスト制御部９０００は、予め設定したパタン数とＢＩＳＴ制御部８０００ａから出力されたパタンカウンタ信号Ｐ＿ＣＮＴが不一致である場合、シフトロード信号ＳＦ＿ＬＯをシフト動作モード"０"に変化させる。
【０１０８】
尚、上記以外の動作は、本発明の実施の形態１と同様である為説明は省略する。
【０１０９】
このように、本発明の実施の形態２により、予め設定したパタン数とＢＩＳＴ制御部で管理しているテストパタンのカウント値を比較し一致した場合に期待値との比較結果を一時記憶部にロードさせ、不一致した場合に期待値入力の為のシフト動作をさせることが可能となる。このことから、期待値を入力する為のシフト動作と、期待値との比較結果の一時保管の切り換え制御が半導体集積回路内で可能となる為、テスト端子の削減が可能となる。
【０１１０】
また、本発明の実施の形態２は、少なくとも以下の構成を有していればよい。すなわち、テストの実行状況に応じて、差分吸収部に対して、前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作と、前記置換されたデータ群内の各データをシリアル出力させる動作とを切り替える切替制御部をさらに備える。
【０１１１】
ここで、「切替制御部」とは、例えば、テスト制御部９０００に対応する。また、「前記判定結果を受け付けて、当該受け付けた判定結果における前記組分け及び前記置換を行わせる動作」とは、例えば、実施の形態１の第３の動作に対応する。「前記置換されたデータ群内の各データをシリアル出力させる動作」とは、例えば、実施の形態１の第４の動作に対応する。
【０１１２】
さらに、次の構成を有していることが望ましい。すなわち、切替制御部は、前記テストのために生成されたテストパタン数に応じて前記切り替えを行う。ここで、「テストのために生成されたテストパタン数」とは、パタンカウンタ信号Ｐ＿ＣＮＴに対応する。
【０１１３】
＜その他の発明の実施の形態＞
尚、本発明の実施の形態１は、以下のように言い換えることもできる。すなわち、半導体集積回路のテストに関し、特に、ＬｏｇｉｃＢＩＳＴなどの実動作周波数を用いて半導体集積回路をテストする半導体集積回路のテスト回路であって、テスタよりシリアル入力された初期値に基づいて検査対象の回路に入力値を供給するＰＲＰＧ部と、ＳＣＡＮ構成された検査対象のＳＣＡＮ群部と、ＳＣＡＮ群部の出力を圧縮するＭＩＳＲ部と、ＭＩＳＲ部で圧縮された値と一時記憶部に格納された期待値と比較する期待値比較部と、テスタ負荷による出力  （Ｔｒ／Ｔｆ）時間の鈍りのために低速で動作させたテスタの動作周波数とＳＣＡＮ群部の動作周波数の差分を吸収する差分吸収部と、テスタよりシリアル入力された期待値を一時記憶する。あるいは、テスタの動作周波数とＳＣＡＮ群部の動作周波数の差分を吸収した結果を一時記憶する一時記憶部と、ＰＲＰＧ部とＳＣＡＮ群部とＭＩＳＲ部を制御する制御部とを、有する。これにより、テスタでの出力判定（出力負荷による遅延）を行うにあたって、テスタで比較・判定する期間クロックを止めずに引き続き次のテストパタンのテストに移行することが可能となる。
【０１１４】
または、本発明の実施の形態１は、以下のように言い換えることもできる。すなわち、テスト結果と期待値を比較する期待値比較回路と、テスト結果と期待値との比較結果をｂｉｔ圧縮する回路と、前記ｂｉｔ圧縮した値を圧縮前のｂｉｔに拡張する回路と、前記ｂｉｔ拡張した値と期待値のシフト入力を選択する回路と、期待値と前記ｂｉｔ拡張した値のいずれかを一時記憶する回路とを有することを特徴とするＬｏｇｉｃＢＩＳＴ（論理回路用自己診断回路）による半導体集積回路のテスト回路。
【０１１５】
さらに、本発明の実施の形態２は、以下のように言い換えることもできる。すなわち、テスト結果と期待値を比較する期待値比較回路と、テスト結果と期待値との比較結果をｂｉｔ圧縮するｂｉｔ圧縮回路と、前記関係式でｂｉｔ圧縮した値を圧縮前のｂｉｔに拡張する回路と、前記ｂｉｔ拡張した値と期待値のシフト入力を選択する回路と、期待値と前記ｂｉｔ拡張した値のいずれかを一時記憶する回路と、パタンカウンタ値と予め設定したパタンカウンタ値を比較する回路とを有することを特徴とするＬｏｇｉｃＢＩＳＴ（論理回路用自己診断回路）による半導体集積回路のテスト回路。
【０１１６】
そして、上記において、ｂｉｔ圧縮は、例えば、圧縮Ｂｉｔ数  ≧  テスタ負荷時の最大のｔｒ及びｔｆ時間  ／  動作周期（サイクル時間）の関係式を満たすｂｉｔ圧縮回路を特徴とする、ＬｏｇｉｃＢＩＳＴ（論理回路用自己診断回路）による半導体集積回路のテスト回路である。
【０１１７】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【０１１８】
１０  テスト回路
１１  ＰＲＰＧ
１２  ｎビット束線
１３  Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ
１４  ＭＩＳＲ
１５  Ｃｏｍｐａｒａｔｏｒ
１８  ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ
２１  Ｓｉｇｎａｔｕｒｅ
１００  テストシステム
１００ａ  テストシステム
１１０  半導体集積回路
１１０ａ  半導体集積回路
１０００  テスタ
１０００ａ  テスタ
２０００  ＰＲＰＧ部
３０００  ＳＣＡＮ群部
４０００  ＭＩＳＲ部
５０００  期待値比較部
５１００〜５８００  排他的論理和
６０００  差分吸収部
６１００  圧縮分配部
６２００  圧縮分配部
６０１０〜６０４０  セレクタ
６０５０  論理和
７０００  一時記憶部
７１００〜７８００  フリップフロップ
８０００  ＢＩＳＴ制御部
８０００ａ  ＢＩＳＴ制御部
９０００  テスト制御部
ＳＩ  シリアル入力信号
ＳＯ  判定結果信号
ＳＦ＿ＬＯ  シフトロード信号
ＣＬＫ  クロック信号
ＰＲ［７：０］  擬似乱数テストパタン信号
ＳＣ［７：０］  ＳＣＡＮ出力信号
ＭＲ［７：０］  圧縮値信号
ＣＭＰ［７：０］  期待値比較結果信号
ＣＦＱ［７：０］  期待吸収信号
ＳＦ＿ＦＢＫ［７：０］  一時記憶信号
ＰＲＰＧ＿Ｃ  ＰＲＰＧ制御信号
ＳＣＡＮ＿Ｃ  ＳＣＡＮ制御信号
ＭＩＳＲ＿Ｃ  ＭＩＳＲ制御信号
Ｐ＿ＣＮＴ信号  パタンカウンタ信号
ＳＯ'  判定結果信号
ＳＩＮ  入力端子
ＳＦＢＫ［２：０］  入力端子
ＣＰ［３：０］  入力端子
ＳＦＬＯ  入力端子
ＣＨＧ［３：０］  出力端子
Ａ  データ入力端子
Ｂ  データ入力端子
Ｓ  選択信号入力端子
ＲＥＳ  ｂｉｔ圧縮信号
ｔ０〜ｔ８  タイミング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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