(57)【要約】【課題】前工程においてトランジスタごとに不純物の種類や量を変えることによる、製造コストや製造時間の増大を抑制する。【解決手段】本発明による半導体装置の製造方法は、第１の閾値電圧及び第１のドレイン・ソース間電流を呈するようなデバイスパラメータをもって設計された第１のトランジスタを含む半導体回路を形成する半導体回路形成工程（ステップＳ１１）と、第１のトランジスタにストレス電圧を印加して第１の閾値電圧とは異なる第２の閾値電圧及び前記第１のドレイン・ソース間電流とは異なる第２のドレイン・ソース間電流の少なくとも一方を第１のトランジスタが呈するようにする特性制御工程（ステップＳ１４）と、第１のトランジスタが第２の閾値電圧及び第２のドレイン・ソース間電流の少なくとも一方を呈する状態で出荷する出荷工程（ステップＳ１６）とを備える。【選択図】図４
2012059996.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値電圧及び第１のドレイン・ソース間電流を呈するようなデバイスパラメータをもって設計された第１のトランジスタを含む半導体回路を形成する半導体回路形成工程と、
前記第１のトランジスタにストレス電圧を印加して前記第１の閾値電圧とは異なる第２の閾値電圧及び前記第１のドレイン・ソース間電流とは異なる第２のドレイン・ソース間電流の少なくとも一方を前記第１のトランジスタが呈するようにする特性制御工程と、
前記第１のトランジスタが前記第２の閾値電圧及び前記第２のドレイン・ソース間電流の少なくとも一方を呈する状態で出荷する出荷工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体回路は、前記デバイスパラメータをもって設計された第２のトランジスタを含み、
前記特性制御工程は、前記第１及び第２のトランジスタのうち前記第１のトランジスタに選択的に前記ストレス電圧を印加する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記特性制御工程により、少なくとも前記第１のトランジスタの閾値電圧が前記第２の閾値電圧に変更され、
前記第２の閾値電圧の絶対値は前記第１の閾値電圧の絶対値より大きい
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記特性制御工程により、少なくとも前記第１のトランジスタのドレイン・ソース間電流が前記第２のドレイン・ソース間電流に変更され、
前記第２のドレイン・ソース間電流の経年変化の割合は前記第１のドレイン・ソース間電流の経年変化の割合より小さい
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体回路のバーンインテストを行う試験工程をさらに備え、
前記試験工程は、前記特性制御工程の終了後前記出荷工程の開始前に実施される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
所定の特性が互いに同一となるよう設計された第１及び第２のトランジスタを含む半導体回路を形成する半導体回路形成工程と、
前記第１のトランジスタに対して第１のストレス電圧を印加して、前記第１及び第２のトランジスタの前記所定の特性を互いに異ならせる特性制御工程と、
前記第１及び第２のトランジスタの両方に対して第２のストレス電圧を印加することによりバーンインテストを行う試験工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記所定の特性は、閾値電圧及びドレイン・ソース間電流のうちの少なくとも一方である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２のトランジスタはＮチャンネル型ＭＯＳトランジスタであり、
前記第１のストレス電圧は、前記第１のトランジスタのドレイン・ソース間電圧である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２のトランジスタはＰチャンネル型ＭＯＳトランジスタであり、
前記第１のストレス電圧は、前記第１のトランジスタのゲート・ソース間電圧である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記特性制御工程は、所定時間にわたって前記第１のトランジスタに前記第１のストレス電圧を印加し、
前記第１のストレス電圧は、前記所定時間にわたって前記一部のトランジスタに該第１のストレス電圧を印加した場合に、前記所定の特性が所望の目標値となるように決定される
ことを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、多様なトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスは、大きく分けて、拡散工程及びウェハ試験工程からなる前工程と、組立・仕上工程及び試験工程からなる後工程とに分けられる。前工程には、半導体基板上に薄膜を堆積し、所望の形状に加工する工程や、半導体基板や堆積した薄膜に不純物を注入する工程が含まれる。前工程が終了すると、ウェハ状態の半導体装置が完成する。後工程では、前工程を経たウェハのダイシング、及びダイシングによって個片化されたチップのパッケージングが行われ、さらにパッケージ化された半導体装置の試験も行われる。この試験で良品と判断された半導体装置は出荷される。
【０００３】
特許文献１には、後工程で行われる試験の一種であるバーンインテストに関する技術が開示されている。バーンインテストは、出荷後の通常動作中に不良となる可能性が高い部位を事前に発見することを目的とするもので、半導体装置の内部回路にストレス電圧を印加し、その結果から半導体装置の不良を検出するテストである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２６２７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年の半導体装置ではトランジスタの役割が多様化しており、それに応じて、トランジスタに求められる閾値電圧Ｖｔｈやドレイン・ソース間電流Ｉｄｓの値も多様化している。このように多様な値は、従来、前工程において、チャネル部分に注入する不純物の種類や量をトランジスタごとに変えることによって実現されている。
【０００６】
しかしながら、前工程においてトランジスタごとに不純物の種類や量を変えることは、製造コストや製造時間を増大させる原因となる。そこで、これらの増大を抑制するための対策が求められている。
【０００７】
また、トランジスタの閾値電圧Ｖｔｈやドレイン・ソース間電流Ｉｄｓの絶対値は、経年変化により次第に大きくなることが知られている。このような変化は半導体装置の設計を困難にするので、変化を抑制するための対策が求められている。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置の製造方法は、第１の閾値電圧及び第１のドレイン・ソース間電流を呈するようなデバイスパラメータをもって設計された第１のトランジスタを含む半導体回路を形成する半導体回路形成工程と、前記第１のトランジスタにストレス電圧を印加して前記第１の閾値電圧とは異なる第２の閾値電圧及び前記第１のドレイン・ソース間電流とは異なる第２のドレイン・ソース間電流の少なくとも一方を前記第１のトランジスタが呈するようにする特性制御工程と、前記第１のトランジスタが前記第２の閾値電圧及び前記第２のドレイン・ソース間電流の少なくとも一方を呈する状態で出荷する出荷工程とを備えることを特徴とする。
【０００９】
本発明の他の一側面による半導体装置の製造方法は、所定の特性が互いに同一となるよう設計された第１及び第２のトランジスタを含む半導体回路を形成する半導体回路形成工程と、前記第１のトランジスタに対して第１のストレス電圧を印加して、前記第１及び第２のトランジスタの前記所定の特性を互いに異ならせる特性制御工程と、前記第１及び第２のトランジスタの両方に対して第２のストレス電圧を印加することによりバーンインテストを行う試験工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体回路形成工程において同一種類の不純物を同一量チャネル部分に注入したトランジスタの特性を、特性制御工程によって互いに異ならせることができる。したがって、製造コストの低減や製造時間の短縮を実現できる。
【００１１】
また、ストレス電圧の印加によって特性を制御することは経年変化を疑似的に発生させることでもあるので、経年変化を飽和状態に近づけ、出荷後の経年変化を抑制することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）及び（ｂ）はそれぞれ、Ｎチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタを示す図である。
【図２】式（１）においてｎ＝０．５、Ａ＝１０−５とした場合の閾値電圧変化量の時間変化をプロットした図である。
【図３】閾値電圧変化量の時間変化の具体的な例を示す図である。
【図４】（ａ）及び（ｂ）は、本発明の好ましい実施の形態による半導体装置の製造方法の処理フローを示す図である。
【図５】印加時間を２００秒とした場合の、Ｎチャンネル型ＭＯＳトランジスタのドレイン・ソース間電圧と閾値電圧変化量の関係を示す図である。
【図６】印加時間を２００秒とした場合の、Ｐチャンネル型ＭＯＳトランジスタのゲート・ソース間電圧と閾値電圧変化量の関係を示す図である。
【図７】本発明の好ましい実施の形態による半導体装置の製造方法に対応する半導体装置の回路構成を示す図である。
【図８】本発明の好ましい実施の形態による半導体装置の製造方法に対応する半導体装置の変形例を示す図である。
【図９】本発明の好ましい実施の形態による半導体装置の製造方法に対応する半導体装置の他の変形例を示す図である。
【図１０】本発明の好ましい実施の形態による半導体装置の製造方法に対応する半導体回路を複数個備える半導体装置の回路構成を示す図である。
【図１１】式（２）に示される、ドレイン・ソース間電流の正規化変化量の時間変化の一例をプロットした図である。
【図１２】トランジスタに一般的な動作電圧を印加し続けたと仮定した場合の、ドレイン・ソース間電流の正規化変化量の時間変化の一例を示す図である。
【図１３】図１（ａ）に示したＮチャンネル型ＭＯＳトランジスタについて、印加時間を２００秒とした場合の、ドレイン・ソース間電圧とドレイン・ソース間電流の正規化変化量との関係を示す図である。
【図１４】図１（ａ）に示したＮチャンネル型ＭＯＳトランジスタについて、ドレイン・ソース間電圧を２．０［Ｖ］とした場合の、ドレイン・ソース間電流の正規化変化量の時間変化を示す図である。
【図１５】図１（ｂ）に示したＰチャンネル型ＭＯＳトランジスタについて、印加時間を２００秒とした場合の、ゲート・ソース間電圧とドレイン・ソース間電流の正規化変化量との関係を示す図である。
【図１６】図１（ｂ）に示したＮチャンネル型ＭＯＳトランジスタについて、ゲート・ソース間電圧を−２．４［Ｖ］とした場合の、ドレイン・ソース間電流の正規化変化量の時間変化を示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。以下の説明では、まず初めに、図１〜図６を参照しながら、本実施の形態による半導体装置の製造方法の原理並びに処理フローについて、説明する。その後、本実施の形態による半導体装置の製造方法に対応する半導体装置の具体例を挙げる。
【００１４】
図１（ａ）及び（ｂ）はそれぞれ、Ｎチャンネル型ＭＯＳトランジスタ１０Ｎ及びＰチャンネル型ＭＯＳトランジスタ１０Ｐを示している。以下の説明では、同図に示すように、トランジスタ１０Ｎのドレイン・ソース間電圧及びゲート・ソース間電圧をそれぞれＶＮｄｓ，ＶＮｇｓと表し、トランジスタ１０Ｐのドレイン・ソース間電圧及びゲート・ソース間電圧をそれぞれＶＰｄｓ，ＶＰｇｓと表す。また、各トランジスタのドレイン・ソース間電流をＩｄｓと表す。本発明はＮチャンネル型ＭＯＳトランジスタ１０Ｎ、Ｐチャンネル型ＭＯＳトランジスタ１０Ｐのいずれにも適用可能であるが、以下では、Ｎチャンネル型ＭＯＳトランジスタ１０Ｎを例にとって説明する。
【００１５】
トランジスタ１０Ｎは、使用に伴って閾値電圧Ｖｔｈの絶対値が大きくなっていくという性質を有する。これはホットキャリア劣化と呼ばれるもので、閾値電圧Ｖｔｈと時間ｔとの間に次の式（１）の関係が成り立つことが知られている。ただし、式（１）中のΔＶｔｈは、閾値電圧Ｖｔｈの初期値Ｖｔｈ０からの変化量の絶対値（＝｜Ｖｔｈ−Ｖｔｈ０｜）である。また、ｎは０より大きく１より小さい実数である。したがって、ｔｎの対時間増加率は、時間の経過に伴って次第に小さくなる。また、Ａは、少なくともトランジスタ１０Ｎのドレイン・ソース間電圧ＶＮｄｓ、ゲート・ソース間電圧ＶＮｇｓ、及びチャネル長によって決まる定数である。Ａは、ドレイン・ソース間電圧ＶＮｄｓに比例する。
【００１６】
【数１】
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【００１７】
図２は、式（１）においてｎ＝０．５、Ａ＝１０−５とした場合の変化量ΔＶｔｈの時間変化をプロットした図である。同図では、縦軸・横軸をともに対数軸としている。
【００１８】
式（１）及び図２から理解されるように、変化量ΔＶｔｈは、ドレイン・ソース間電圧ＶＮｄｓが一定であるという条件の下では、時間のｎ乗に比例して増加する。一度大きくなった変化量ΔＶｔｈは、その後ドレイン・ソース間電圧ＶＮｄｓがゼロとなっても、再び小さくなることはない。また、定数Ａがドレイン・ソース間電圧ＶＮｄｓに比例することから、図２にも示すように、変化量ΔＶｔｈは、ドレイン・ソース間電圧ＶＮｄｓが大きいほど大きい値となる。
【００１９】
以上のようなホットキャリア劣化は、Ｎチャンネル型ＭＯＳトランジスタの設計を難しくすることから、一般には好ましくない特性であるとされている。しかし、本実施の形態による半導体装置の製造方法では、この性質を積極的に利用し、多様な閾値電圧Ｖｔｈを有するトランジスタを実現する。
【００２０】
具体的な例を挙げて説明する。図３は、変化量ΔＶｔｈの時間変化の具体的な例を示す図である。同図に示すように、この例では、２．０［Ｖ］のドレイン・ソース間電圧ＶＮｄｓが２０秒間印加された場合、閾値電圧Ｖｔｈは０．０１［Ｖ］上昇する（ΔＶｔｈ＝０．０１［Ｖ］。ポイントＡ）。また、２．０［Ｖ］のドレイン・ソース間電圧ＶＮｄｓが１３０秒間印加された場合、閾値電圧Ｖｔｈは０．０５［Ｖ］上昇する（ΔＶｔｈ＝０．０５Ｖ。ポイントＢ）。また、２．５［Ｖ］のドレイン・ソース間電圧ＶＮｄｓが３５秒間印加された場合、閾値電圧Ｖｔｈは０．１［Ｖ］上昇する（ΔＶｔｈ＝０．１［Ｖ］。ポイントＣ）。
【００２１】
逆に言えば、２．０［Ｖ］のドレイン・ソース間電圧ＶＮｄｓを２０秒間印加すれば、閾値電圧Ｖｔｈを０．０１［Ｖ］上昇させることができる。同様に、２．０［Ｖ］のドレイン・ソース間電圧ＶＮｄｓを１３０秒間印加すれば、閾値電圧Ｖｔｈを０．０５［Ｖ］上昇させることができ、２．５［Ｖ］のドレイン・ソース間電圧ＶＮｄｓを３５秒間印加すれば、閾値電圧Ｖｔｈを０．１［Ｖ］上昇させることができる。
【００２２】
本実施の形態では、初めにある一定の閾値電圧Ｖｔｈ０で複数のトランジスタを形成する。そして、トランジスタごとに、閾値電圧Ｖｔｈの目標値に応じたドレイン・ソース間電圧ＶＮｄｓ（ストレス電圧Ｖｓｔｒｅｓｓ）を、目標値に応じた時間（印加時間ｔｓｔｒｅｓｓ）だけ与える。これにより、多様な閾値電圧Ｖｔｈを実現する。
【００２３】
図４（ａ）及び（ｂ）は、本実施の形態による半導体装置の製造方法の処理フローを示す図である。
【００２４】
まず初めに、事前準備として、図４（ａ）に示すように、特性（ここでは閾値電圧Ｖｔｈ）の目標値ごとに、ストレス電圧Ｖｓｔｒｅｓｓ（ドレイン・ソース間電圧ＶＮｄｓ）とその印加時間ｔｓｔｒｅｓｓを決定する（ステップＳ１）。具体的な例を図３に即して説明すると、次の表１のようになる。
【００２５】
【表１】
2012059996.tif 000004
【００２６】
ステップＳ１の処理を行うにあたっては、本実施の形態による処理のターゲットとなるトランジスタ１０Ｎと同一のデバイスパラメータ（構成薄膜の導電型（Ｐ型又はＮ型）、チャネル部分及びソース・ドレイン領域に注入する不純物の種類及び量、チャネル長、ゲート幅、ゲート膜厚など）で設計したサンプルトランジスタを複数作成することが好ましい。そして、それぞれに異なるドレイン・ソース間電圧ＶＮｄｓを与えて図３に示すようなグラフを作成し、このグラフからストレス電圧Ｖｓｔｒｅｓｓと印加時間ｔｓｔｒｅｓｓを決定することが好ましい。
【００２７】
或いは、印加時間ｔｓｔｒｅｓｓを先に決めてもよい。この場合、複数のサンプルトランジスタに、先に決定した印加時間ｔｓｔｒｅｓｓにわたってそれぞれ異なるドレイン・ソース間電圧ＶＮｄｓを与え、その結果からストレス電圧Ｖｓｔｒｅｓｓを決定することが好ましい。
【００２８】
図５は、印加時間ｔｓｔｒｅｓｓを２００秒とした場合の、ドレイン・ソース間電圧ＶＮｄｓと変化量ΔＶｔｈの関係を示す図である。この例では、ゲート・ソース間電圧ＶＮｇｓを１．５［Ｖ］としている。同図から、印加時間ｔｓｔｒｅｓｓを２００秒とする前提の下で例えば閾値電圧Ｖｔｈの目標値をＶｔｈ０＋０．１［Ｖ］（変化量ΔＶｔｈ＝０．１［Ｖ］）に設定するのであれば、ストレス電圧Ｖｓｔｒｅｓｓ（ドレイン・ソース間電圧ＶＮｄｓ）を１／０．５＝２．０［Ｖ］とすればよいことが理解される。
【００２９】
なお、ストレス電圧Ｖｓｔｒｅｓｓと印加時間ｔｓｔｒｅｓｓを決定するにあたっては、トランジスタ１０Ｎのゲート・ソース間電圧ＶＮｇｓ及び動作温度を予め決定しておくことが好ましい。トランジスタ１０Ｎのドレイン−ソース間の抵抗はゲート・ソース間電圧ＶＮｇｓ及び動作温度によって大きく異なるため、実質的なドレイン・ソース間電圧ＶＮｄｓがゲート・ソース間電圧ＶＮｇｓ及び動作温度に大きく依存するからである。
【００３０】
また、半導体装置内に含まれるトランジスタ間での閾値電圧Ｖｔｈの差がある程度以上大きい場合には、出発点としての閾値電圧の初期値Ｖｔｈ０を異ならせてもよい。この場合、ストレス電圧Ｖｓｔｒｅｓｓ及び印加時間ｔｓｔｒｅｓｓは、初期値Ｖｔｈ０ごとに決定することが好ましい。
【００３１】
さらに、所望の目標特性を得るためのストレス電圧Ｖｓｔｒｅｓｓ及び印加時間ｔｓｔｒｅｓｓは、チャネル長、ゲート幅、ゲート膜厚、ソース・ドレイン領域に注入する不純物の種類及び量など、チャネル部分に注入する不純物の種類及び量以外のデバイスパラメータによっても異なる場合がある。そのような場合、ストレス電圧Ｖｓｔｒｅｓｓ及び印加時間ｔｓｔｒｅｓｓは、これらのデバイスパラメータの組み合わせごとに決定することが好ましい。
【００３２】
次に、製造段階での処理について、図４（ｂ）を参照しながら説明する。製造段階では、まず初めに、シリコン基板上に半導体回路を形成する（半導体回路形成工程。ステップＳ１１）。具体的な例を挙げると、製造する半導体装置がＤＲＡＭ(Dynamic Random Access Memory)である場合、ここで形成する半導体回路には、メモリセルアレイやその周辺回路が含まれる。
【００３３】
半導体回路内には多数のトランジスタが含まれるが、用途によって求められる閾値電圧Ｖｔｈ（目標値。第２の閾値電圧）はまちまちである。しかし、半導体回路形成工程では、これらのトランジスタを同一のデバイスパラメータをもって設計する。具体的には、閾値電圧Ｖｔｈが共通の初期値Ｖｔｈ０（第１の閾値電圧）を呈するようなデバイスパラメータをもって設計する。これは、各トランジスタのチャネル部分に注入する不純物の種類及び量を互いに同一とすることで実現できる。これにより、形成された各トランジスタの閾値電圧Ｖｔｈは、互いに同一の初期値Ｖｔｈ０となる。初期値Ｖｔｈ０は、各トランジスタの目標値より小さい値とする。ホットキャリア劣化による閾値電圧Ｖｔｈの変化は、上昇のみであるからである。
【００３４】
なお、半導体回路に含まれるすべてのトランジスタの初期値Ｖｔｈ０を、ステップＳ１１の段階で必ずしも同一にしなければならないわけではない。上述したように、トランジスタ間での閾値電圧Ｖｔｈの差がある程度以上大きい場合には、初期値Ｖｔｈ０を異ならせてもよい。また、トランジスタのチャネル長、ゲート幅、ゲート膜厚、ソース・ドレイン領域に注入する不純物の種類及び量などの各種デバイスパラメータについても、トランジスタごとに異なっていてもよい。これらの場合、上述したように、ステップＳ１の処理の際、初期値Ｖｔｈ０を含むデバイスパラメータの組み合わせごとに、ストレス電圧Ｖｓｔｒｅｓｓ及び印加時間ｔｓｔｒｅｓｓを決定しておけばよい。
【００３５】
シリコン基板上に半導体回路を形成したら、次にウェハ試験を実施し（ステップＳ１２）、その後、組立・仕上工程を実施する（ステップＳ１３）。組立・仕上工程には、ウェハのダイシング、及びダイシングによって個片化されたチップのパッケージングなどが含まれる。
【００３６】
次に、テスタを用いて、形成した半導体回路内の各トランジスタに対して選択的に、ステップＳ１の処理で決定したストレス電圧Ｖｓｔｒｅｓｓを、決定した印加時間ｔｓｔｒｅｓｓにわたって印加する（特性制御工程。ステップＳ１４）。この印加は、トランジスタごとに行ってもよいし、特性の目標値が互いに同一である複数のトランジスタ（トランジスタグループ）ごとに行うこととしてもよい。この工程により各トランジスタの特性が制御され、各トランジスタは、それぞれの目標値（第２の閾値電圧）に等しい閾値電圧Ｖｔｈを呈するようになる。
【００３７】
次に、半導体回路の試験工程を行う（ステップＳ１５）。試験工程では、通常どおりのバーンインテストを含む各種の試験を行う。バーンインテストでは、各トランジスタにストレス電圧を与えることで、出荷後の通常動作中に不良となる可能性が高い部位を発見する。ここで与えられるストレス電圧は、半導体回路内の各トランジスタに対して一斉に与えられる点、及び印加時間が極めて短く、実質的に閾値電圧Ｖｔｈに影響を及ぼさない点で、特性制御工程のストレス電圧とは全く異なっている。
【００３８】
試験工程において良品と判定された半導体装置は、梱包のうえ出荷される（ステップＳ１６）。この出荷の時点において、半導体装置内の各トランジスタはそれぞれの目標値（第２の閾値電圧）に等しい閾値電圧Ｖｔｈを呈する。出荷された半導体装置は他の工場に運ばれ、そこで必要に応じてモジュール化される。一方、試験工程において不良品と判定された半導体装置は廃棄される（ステップＳ１７）。
【００３９】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、半導体回路形成工程において同一種類の不純物を同一量チャネル部分に注入したトランジスタの特性を、特性制御工程によって互いに異ならせることができる。したがって、製造コストの低減や製造時間の短縮を実現できる。
【００４０】
また、本実施の形態による半導体装置の製造方法によれば、閾値電圧Ｖｔｈの経年変化を抑制することも可能になる。以下、詳しく説明する。
【００４１】
初めに、経年変化について説明する。特性制御工程において印加するストレス電圧は、半導体回路を通常動作させる場合のドレイン・ソース間電圧ＶＮｄｓに比べて相当大きい値である。本実施の形態において、短時間で閾値電圧Ｖｔｈを目立って変化させられるのは、極めて大きい値のストレス電圧をトランジスタに印加しているからである。通常動作中は、ドレイン・ソース間電圧ＶＮｄｓが小さいため、このようにドラスティックな変化は現れない。しかしながら、通常動作中においても閾値電圧Ｖｔｈは少しずつ変化する。これが、上記経年変化である。
【００４２】
ここで、式（１）において０＜ｎ＜１であることからも明らかなように、閾値電圧Ｖｔｈの対時間増加率は、変化量ΔＶｔｈが大きくなるにつれて次第に小さくなっていく（飽和していく）。逆に言えば、初めから変化量ΔＶｔｈが大きければ、そこからの変化は変化量ΔＶｔｈが０である状態からの変化に比べて小さくなる。
【００４３】
本実施の形態による半導体装置の製造方法では、特性制御工程において、変化量ΔＶｔｈを０より大きくしている。別の言い方をすれば、経年変化を疑似的に発生させている。したがって、特性制御工程を経たトランジスタの経年変化は、特性制御工程を経ないトランジスタのそれに比べて小さくなる。つまり、出荷後の経年変化が抑制される。
【００４４】
ここまで、Ｎチャンネル型ＭＯＳトランジスタであるトランジスタ１０Ｎ（図１（ａ））に着目して説明してきたが、Ｐチャンネル型ＭＯＳトランジスタであるトランジスタ１０Ｐ（図１（ｂ））についても、同様の特性制御工程によって同様の効果を得ることができる。ただし、Ｐチャンネル型ＭＯＳトランジスタでは、ホットキャリア劣化ではなく、ＮＢＴＩ(Negative Bias Temperature Instability)と呼ばれる現象を利用する。ＮＢＴＩも、ホットキャリア劣化と同様、使用に伴ってトランジスタ１０Ｐの閾値電圧Ｖｔｈが大きくなっていくという現象である。ＮＢＴＩは、変化量ΔＶｔｈが上記式（１）で表される点でホットキャリア劣化と共通している一方、定数Ａが、ドレイン・ソース間電圧ＶＰｄｓではなくゲート・ソース間電圧ＶＰｇｓに比例するという点で、ホットキャリア劣化と相違している。このため、トランジスタ１０Ｐの閾値電圧Ｖｔｈを制御するためのストレス電圧Ｖｓｔｒｅｓｓは、ドレイン・ソース間電圧ＶＰｄｓではなくゲート・ソース間電圧ＶＰｇｓとなる。
【００４５】
図６は、印加時間ｔｓｔｒｅｓｓを２００秒とした場合の、ゲート・ソース間電圧ＶＰｇｓと変化量ΔＶｔｈの関係を示す図である。ドレイン・ソース間電圧ＶＰｄｓは０［Ｖ］としている。同図と図５を比較すると理解されるように、トランジスタ１０Ｎ（図５）とトランジスタ１０Ｐ（図６）とでは、横軸に示すストレス電圧の種類及びその符号が異なる他は、同様の特性が示される。図６から、印加時間ｔｓｔｒｅｓｓを２００秒とする前提の下で例えば閾値電圧Ｖｔｈの目標値をＶｔｈ０＋０．１［Ｖ］に設定するのであれば、ストレス電圧Ｖｓｔｒｅｓｓ（ゲート・ソース間電圧ＶＰｇｓ）を１／（−０．４２）≒−２．４［Ｖ］とすればよいことが理解される。
【００４６】
また、本実施の形態による半導体装置の製造方法によれば、トランジスタ１０Ｎ，１０Ｐのドレイン・ソース間電流Ｉｄｓについても、閾値電圧Ｖｔｈと同様に制御することが可能である。この点については、後ほどまとめて説明する。
【００４７】
図７は、本実施の形態による半導体装置の製造方法に対応する半導体装置１の回路構成を示す図である。同図に示すように、半導体装置１は、トランジスタ１０Ｎ，１０Ｐ（第１のトランジスタ）からなるＣＭＯＳ１０−１を有する半導体回路２を備える。具体的な例を挙げると、半導体装置１は例えばＤＲＡＭであり、ＣＭＯＳ１０−１は例えばワード線を制御するためのワードドライバである。半導体回路２は、これらトランジスタ１０Ｎ，１０Ｐの閾値電圧Ｖｔｈを、上述した特性制御工程において制御できるように構成されている。
【００４８】
半導体回路２は、図７に示すように、ＣＭＯＳ１０−１の他、それぞれ第２のトランジスタ（Ｎチャンネル型ＭＯＳトランジスタ又はＰチャンネル型トランジスタ若しくはその両方）を含む回路１０−２，１０−３を備えている。回路１０−２，１０−３の内部構成はどのようなものであっても構わないが、例えばＣＭＯＳ１０−１と同様のＣＭＯＳであってよい。以下では、完成品としての回路１０−２，１０−３内部のＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型トランジスタはそれぞれ、トランジスタ１０Ｎ，１０Ｐとは異なる閾値電圧Ｖｔｈを有するものとして説明する。ただし一方で、それぞれのデバイスパラメータは、半導体回路形成工程の終了時点ではそれぞれトランジスタ１０Ｎ，１０Ｐと同一の特性を有するよう、設計される。
【００４９】
ＣＭＯＳ１０−１、回路１０−２，１０−３はいずれも、グランド電位が供給されるグランド配線に接続されている。また、ＣＭＯＳ１０−１の一方の被制御端子（トランジスタ１０Ｐのソース）及び回路１０−２は、グランド電位より高い電源電位ＶＤＤが供給される電源配線(Power Rail)ＰＲに、共通に接続されている。回路１０−３は、他の電源配線に接続されている。また、ＣＭＯＳ１０−１の入出力端子及び回路１０−３は、共通の信号配線ＳＬに接続されている。ＣＭＯＳ１０−１がワードドライバの一部である場合、信号配線ＳＬはワード線である。
【００５０】
電源配線ＰＲのうちＣＭＯＳ１０−１と回路１０−２との間の部分には、スイッチとしてのＮチャンネル型ＭＯＳトランジスタ２０が設けられる。図７ではトランジスタ２０をＮチャンネル型ＭＯＳトランジスタとしているが、他の種類のトランジスタであってもよい。トランジスタ２０を設置する目的は、特性制御工程においてトランジスタ１０Ｎの特性を制御するために後述するストレス電圧Ｖｄｓｔｒｅｓｓを電源配線ＰＲに印加する際、制御対象でない回路１０−２にストレス電圧Ｖｄｓｔｒｅｓｓが印加されないようにすることにある。したがって、トランジスタ２０は、ストレス電圧Ｖｄｓｔｒｅｓｓ印加時にオフ（非導通）となり、それ以外のときにオン（導通）となる必要がある。このようなオンオフ制御は、外部（テスタ）からトランジスタ２０のゲートに電圧ＶＳＥＬ１を供給することによって実現される。
【００５１】
なお、図７では、トランジスタ２０をもう１つ描いているが、これは、電源配線ＰＲのうちＣＭＯＳ１０−１と図示しない他の回路との間の部分に設けられているものである。このように、トランジスタ２０は複数設けられていてもよい。この場合、電圧ＶＳＥＬ１は各トランジスタ２０のゲートに共通に供給される。
【００５２】
信号配線ＳＬのうちＣＭＯＳ１０−１と回路１０−３との間の部分には、スイッチとしてのトランジスタ２１が設けられる。図７ではトランジスタ２１をＮチャンネル型ＭＯＳトランジスタとしているが、他の種類のトランジスタであってもよい。トランジスタ２１を設置する目的は、特性制御工程においてトランジスタ１０Ｐの特性を制御するために後述するストレス電圧Ｖｇｓｔｒｅｓｓを信号配線ＳＬに印加する際、制御対象でない回路１０−３にストレス電圧Ｖｇｓｔｒｅｓｓが印加されないようにすることにある。したがって、トランジスタ２１は、ストレス電圧Ｖｇｓｔｒｅｓｓ印加時にオフ（非導通）となり、それ以外のときにオン（導通）となる必要がある。このようなオンオフ制御は、外部（テスタ）からトランジスタ２１のゲートに電圧ＶＳＥＬ２を供給することによって実現される。
【００５３】
図示していないが、トランジスタ２１についても、必要に応じ、複数設けてもよい。この場合、電圧ＶＳＥＬ２は各トランジスタ２１のゲートに共通に供給される。
【００５４】
なお、以上説明したトランジスタ２０，２１の代替として、アンチヒューズ素子を用いることも可能である。アンチヒューズ素子は、初期状態では非導通であり、一定以上の電圧をかけると非可逆的に導通する素子である。この場合、電圧ＶＳＥＬ１，ＶＳＥＬ２は、非導通状態のアンチヒューズ素子を導通させる目的で外部（テスタ）から供給される。
【００５５】
電源配線ＰＲのうちトランジスタ２０とＣＭＯＳ１０−１の間の部分には、第１の電圧受入配線Ｌ１の一端が接続される。第１の電圧受入配線Ｌ１の他端には図示しないテストパッドが形成されており、このパッドを通じて、外部（テスタ）からストレス電圧Ｖｄｓｔｒｅｓｓが供給される。第１の電圧受入配線Ｌ１の一端と他端の間には、スイッチ１１が設けられる。
【００５６】
同様に、信号配線ＳＬのうちトランジスタ２１とＣＭＯＳ１０−１の間の部分には、第２の電圧受入配線Ｌ２の一端が接続される。第２の電圧受入配線Ｌ２の他端には図示しないテストパッドが形成されており、このパッドを通じて、外部（テスタ）からストレス電圧Ｖｇｓｔｒｅｓｓが供給される。第２の電圧受入配線Ｌ２の一端と他端の間には、スイッチ１２が設けられる。
【００５７】
図示していないが、スイッチ１１，１２も、トランジスタ２０などと同様に、外部（テスタ）からオンオフ制御可能に構成される。具体的なスイッチ１１，１２としては、ＮチャンネルＭＯＳトランジスタなどのトランジスタを用いてもよいし、ヒューズ素子を用いてもよい。ヒューズ素子は、初期状態では導通状態であり、一定以上の電圧をかけると非可逆的に非導通となる素子である。
【００５８】
以下、以上説明した回路構成を有する半導体装置１において、トランジスタ１０Ｎ，１０Ｐの閾値電圧Ｖｔｈを制御する手順について、図４も再度参照しながら説明する。
【００５９】
初めに、閾値電圧Ｖｔｈの目標値に基づき、トランジスタ１０Ｎ，１０Ｐに印加すべきストレス電圧Ｖｓｔｒｅｓｓとその印加時間ｔｓｔｒｅｓｓとを決定する（ステップＳ１）。決定方法の詳細は、上述したとおりである。そして、半導体基板上に、図７に示す半導体装置１を形成する（ステップＳ１１）。この時点におけるトランジスタ１０Ｎ，１０Ｐそれぞれの閾値電圧Ｖｔｈ０の絶対値は、それぞれの目標値の絶対値を下回る値となる。半導体基板上に半導体装置１を形成した後には、ウェハ試験（ステップＳ１２）及び組立・仕上工程（ステップＳ１３）を順次行う。
【００６０】
次に、トランジスタ１０Ｎ，１０Ｐそれぞれに対して、ステップＳ１で決定した印加時間ｔｓｔｒｅｓｓにわたって、ストレス電圧Ｖｓｔｒｅｓｓを印加する特性制御工程を実行する（ステップＳ１４）。特性制御工程では、以下に詳しく説明するように、他の回路１０−２，１０−３にはストレス電圧Ｖｓｔｒｅｓｓは印加されず、トランジスタ１０Ｎ，１０Ｐのみにストレス電圧Ｖｓｔｒｅｓｓが印加される。したがって、特性制御工程が完了すると、トランジスタ１０Ｎの閾値電圧Ｖｔｈと回路１０−２，１０−３内部のＮチャンネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈとは互い異なる値となる。同様に、トランジスタ１０Ｐの閾値電圧Ｖｔｈと回路１０−２，１０−３内部のＰチャンネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈとは互いに異なる値となる。
【００６１】
以下、ステップＳ１４（特性制御工程）における処理について、詳しく説明する。以下の説明ではトランジスタ１０Ｎの処理を先に行うとして説明するが、トランジスタ１０Ｐの処理を先に行うこととしてもよい。
【００６２】
まず初めに、テスタから、電圧ＶＳＥＬ１，ＶＳＥＬ２をともに非活性（ロウ）とする。これにより、トランジスタ２０，２１がともに非導通となる。なお、トランジスタ２０，２１がアンチヒューズ素子である場合、この作業は不要である。そして、テスタから第１の電圧受入配線Ｌ１にストレス電圧Ｖｄｓｔｒｅｓｓを印加し、さらにスイッチ１１をオンとする。同時に、テスタから第２の電圧受入配線Ｌ２にストレス電圧Ｖｇｓｔｒｅｓｓを印加し、さらにスイッチ１２をオンとする。これにより、トランジスタ１０Ｎのドレイン・ソース間電圧ＶＮｄｓはＶｄｓｔｒｅｓｓ−ＶＰｄｓに等しくなる。ＶＰｄｓは、トランジスタ１０Ｐのドレイン・ソース間電圧である。
【００６３】
ここで印加するストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓの具体的な値は、トランジスタ１０Ｎのドレイン・ソース間電圧ＶＮｄｓ＝Ｖｄｓｔｒｅｓｓ−ＶＰｄｓが、トランジスタ１０Ｎについて決定されたストレス電圧Ｖｓｔｒｅｓｓに等しくなるように決定する。実際には、サンプルトランジスタとして実際の回路と同様のＣＭＯＳを用い、適宜ストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓを調節しながら最適値を見つければよい。
【００６４】
ストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓの最適値について、具体的な数値例を挙げて説明する。例えば、トランジスタ１０Ｎに対するストレスとして、トランジスタ１０Ｎに印加すべきストレス電圧Ｖｓｔｒｅｓｓとして２．０［Ｖ］が必要とすると、かかるストレス電圧はトランジスタ１０Ｐを介して与えられることから、両トランジスタをオンとする必要がある。ここで、ストレス電圧Ｖｇｓｔｒｅｓｓを１．５［Ｖ］とすると、トランジスタ１０Ｎのゲート・ソース間電圧ＶＮｇｓは１．５［Ｖ］となり、トランジスタ１０Ｐのゲート・ソース間電圧ＶＰｇｓおよびドレイン・ソース間電圧ＶＰｄｓはそのドレイン電圧に依存する。その依存性は、トランジスタのデバイスパラメータに応じてシミュレーションにて得られる。例えば、トランジスタ１０Ｐのゲート・ソース間電圧ＶＰｇｓが−１．０［Ｖ］、すなわち、そのドレイン電圧が２．５［Ｖ］の下では、トランジスタ１０Ｐのドレイン・ソース間電圧ＶＰｄｓは０．５［Ｖ］となる。したがって、トランジスタ１０Ｎのドレイン・ソース間電圧ＶＮｄｓは２．０［Ｖ］となり、これは所望のストレス電圧と一致する。トランジスタ１０Ｐのドレイン電圧はストレス電圧Ｖｄｓｔｒｅｓｓと略同じであるので、ストレス電圧Ｖｄｓｔｒｅｓｓは２．５［Ｖ］となる。
【００６５】
なお、ストレス電圧Ｖｇｓｔｒｅｓｓは、トランジスタ１０Ｎ，１０Ｐがともにオン状態となる値とすることが好ましい。また、トランジスタ１０Ｐのゲート・ソース間電圧ＶＰｇｓがストレス電圧Ｖｇｓｔｒｅｓｓ，Ｖｄｓｔｒｅｓｓの差Ｖｇｓｔｒｅｓｓ−Ｖｄｓｔｒｅｓｓに等しくなることから、トランジスタ１０Ｐの閾値電圧Ｖｔｈに大きな影響を与えないよう、差Ｖｇｓｔｒｅｓｓ−Ｖｄｓｔｒｅｓｓの絶対値があまり大きな値とならないようにすることが好ましい。
【００６６】
スイッチ１１をオンとしてから印加時間ｔｓｔｒｅｓｓが経過すると、トランジスタ１０Ｎの閾値電圧Ｖｔｈは目標値に等しくなる。ここまでの処理で、トランジスタ１０Ｎの特性制御は終了する。
【００６７】
次に、テスタから、ストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓを変更する。変更後のストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓの具体的な値は、トランジスタ１０Ｐのゲート・ソース間電圧ＶＰｇｓ＝Ｖｇｓｔｒｅｓｓ−Ｖｄｓｔｒｅｓｓが、トランジスタ１０Ｐについて決定されたストレス電圧Ｖｓｔｒｅｓｓに等しくなるように決定する。
【００６８】
より具体的には、Ｖｄｓｔｒｅｓｓは０［Ｖ］とすればよい。この場合、ＶｇｓｔｒｅｓｓをＶｓｔｒｅｓｓと等しくすれば、トランジスタ１０Ｐに適切なストレス電圧Ｖｓｔｒｅｓｓを印加することが可能になる。なお、このようにＶｄｓｔｒｅｓｓを０［Ｖ］とする場合、トランジスタ２０はオンとしてもよい。電源配線ＰＲを通じて他の回路１０−２に０［Ｖ］が印加されても、特に問題は生じないからである。
【００６９】
ストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓの最適値について、具体的な数値例を挙げて説明する。例えば図６に示した例で閾値電圧Ｖｔｈの目標値をＶｔｈ０＋０．１［Ｖ］（変化量ΔＶｔｈ＝０．１［Ｖ］）に設定する場合、ステップＳ１で決定されるストレス電圧Ｖｓｔｒｅｓｓは−２．４［Ｖ］となる。これは、ストレス電圧Ｖｄｓｔｒｅｓｓを０［Ｖ］、Ｖｇｓｔｒｅｓｓを−２．４［Ｖ］とすれば実現できる。
【００７０】
なお、同様のストレス電圧Ｖｓｔｒｅｓｓ＝−２．４［Ｖ］は、例えば、ストレス電圧Ｖｄｓｔｒｅｓｓを２．４［Ｖ］、Ｖｇｓｔｒｅｓｓを０［Ｖ］として実現してもよい。この場合、トランジスタ１０Ｎがオフ状態となるので、信号配線ＳＬの電圧が２．４［Ｖ］程度まで上昇する可能性がある。この電圧上昇を避ける必要がある場合、ＣＭＯＳ１０−１の出力端子に、図８に示す例のようにトランジスタ２２を追加し、トランジスタ２０と同時にオンオフ制御することとしてもよい。
【００７１】
また、図６では、ドレイン・ソース間電圧ＶＰｄｓを０［Ｖ］としていた。こうすることは特性制御の観点からは必須ではないが、ドレイン・ソース間電圧ＶＰｄｓの電圧が不定になることは好ましくないという観点に立てば、図９に示す例のように、第１の電圧受入配線Ｌ１と信号配線ＳＬとを接続する配線Ｌ３を設けることも考えられる。配線Ｌ３の途中にスイッチ１３を設け、トランジスタ１０Ｐの特性制御時にオン、それ以外のときにオフとなるように制御することで、ドレイン・ソース間電圧ＶＰｄｓを確実に０［Ｖ］とすることが可能になる。
【００７２】
図４に戻る。特性制御工程（ステップＳ１４）が終了したら、次に半導体回路の試験工程を行う（ステップＳ１５）。試験工程の詳細は、上述したとおりである。バーンインテストで印加されるストレス電圧は、トランジスタ１０Ｎ，１０Ｐだけでなく、他の回路１０−２，１０−３内のトランジスタにも印加される。
【００７３】
試験工程（ステップＳ１５）が終了したら、その結果に応じて、出荷（ステップＳ１６）又は廃棄（ステップＳ１７）の処理を行い、一連の工程を完了する。
【００７４】
以上説明したように、本実施の形態による半導体装置１によれば、ＣＭＯＳを構成するＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタそれぞれの特性を個別に制御することが可能になる。
【００７５】
なお、上記実施の形態では１つの半導体回路２のみに着目して説明したが、半導体装置１が複数の半導体回路２を備える場合には、これら複数の半導体回路２に対してパラレルに特性制御工程を実行することも可能である。
【００７６】
図１０は、本実施の形態による半導体装置の製造方法に対応する半導体回路２を複数個備える半導体装置１の回路構成を示している。この半導体装置１では、同図に示すように、上述したストレス電圧Ｖｄｓｔｒｅｓｓ，Ｖｇｓｔｒｅｓｓ及び電圧ＶＳＥＬ１，ＶＳＥＬ２が、各半導体回路２にパラレルに供給される。半導体回路２内のスイッチ１１〜１３の制御信号についても、同様に各半導体回路２にパラレルに供給する（不図示）。これにより、各半導体回路２の内部のトランジスタに、選択的に、印加時間ｔｓｔｒｅｓｓにわたってストレス電圧Ｖｓｔｒｅｓｓを印加することが可能になる。
【００７７】
以下、トランジスタ１０Ｎ，１０Ｐのドレイン・ソース間電流Ｉｄｓを制御対象とする例について、詳しく説明する。
【００７８】
初めに、図１に示したトランジスタ１０Ｎ，１０Ｐのドレイン・ソース間電流特性について説明する。ドレイン・ソース間電流Ｉｄｓには、閾値電圧Ｖｔｈとは逆に、使用に伴って小さくなっていくという性質がある。これも、ＮチャンネルＭＯＳトランジスタではホットキャリア劣化、ＰチャンネルＭＯＳトランジスタではＮＢＴＩによるものである。
【００７９】
ドレイン・ソース間電流Ｉｄｓとと時間ｔとの間には、次の式（２）の関係が成り立つ。ただし、式（２）中のΔＩｄｓは、ドレイン・ソース間電流Ｉｄｓの初期値Ｉｄｓ０からの変化量の絶対値（＝｜Ｉｄｓ−Ｉｄｓ０｜）である。左辺のΔＩｄｓ／Ｉｄｓ０は、変化量ΔＩｄｓを初期値Ｉｄｓ０で正規化したものである。また、ｎは０より大きく１より小さい実数であり、Ｂは、式（３）で表される定数である。式（３）中のＣ１，ｎ，ＢＢは、実験によって決まる定数である。Ｖｄｓは、トランジスタ１０Ｎ，１０Ｐそれぞれのドレイン・ソース間電圧である。
【００８０】
【数２】
2012059996.tif 000005
【００８１】
図１１は、式（２）に示される正規化変化量ΔＩｄｓ／Ｉｄｓ０の時間変化の一例をプロットした図である。式（２）及び図１１から理解されるように、正規化変化量ΔＩｄｓ／Ｉｄｓ０は、閾値電圧Ｖｔｈと同様の性質を有する。すなわち、正規化変化量ΔＩｄｓ／Ｉｄｓ０は、時間のｎ乗に比例して増加する。また、正規化変化量ΔＩｄｓ／Ｉｄｓ０の対時間増加率は、正規化変化量ΔＩｄｓ／Ｉｄｓ０が大きくなるにつれて次第に小さくなる。
【００８２】
したがって、ドレイン・ソース間電流Ｉｄｓについても、閾値電圧Ｖｔｈと同様の特性制御工程を行うことで上昇させることができ、半導体装置内に形成した複数のトランジスタの特性を、特性制御工程によって互いに異ならせることができる。また、ドレイン・ソース間電流Ｉｄｓの経年変化を抑制することも可能になる。
【００８３】
経年変化の抑制について、具体的な例を挙げて説明する。図１２は、トランジスタに一般的な動作電圧を印加し続けたと仮定した場合の、正規化変化量ΔＩｄｓ／Ｉｄｓ０の時間変化の一例を示している。同図に示すように、正規化変化量ΔＩｄｓ／Ｉｄｓ０は、印加を開始してから約１０年間で、０から０．１８０まで上昇している。これは、この１０年間でドレイン・ソース間電流Ｉｄｓが１８％上昇したことを示している。一方、例えば図示したポイントＤ（正規化変化量ΔＩｄｓ／Ｉｄｓ０＝０．２５０）から１０年間だと、正規化変化量ΔＩｄｓ／Ｉｄｓ０の上昇は０．０６０（６％）に留まっている。したがって、製造時の特性制御工程によって正規化変化量ΔＩｄｓ／Ｉｄｓ０を０．２５０まで上昇させておくことで、ドレイン・ソース間電流Ｉｄｓの１０年間の経年変化を１２％抑制できることになる。
【００８４】
図１３は、図１（ａ）に示したトランジスタ１０Ｎ（Ｎチャンネル型ＭＯＳトランジスタ）について、印加時間ｔｓｔｒｅｓｓを２００秒とした場合の、ドレイン・ソース間電圧ＶＮｄｓと正規化変化量ΔＩｄｓ／Ｉｄｓ０との関係を示す図である。また、図１４は、トランジスタ１０Ｎについて、ドレイン・ソース間電圧ＶＮｄｓを２．０［Ｖ］とした場合の、正規化変化量ΔＩｄｓ／Ｉｄｓ０の時間変化を示す図である。いずれの図でも、ゲート・ソース間電圧ＶＮｇｓは１．５［Ｖ］としている。これらの図から、例えば、印加時間ｔｓｔｒｅｓｓを２００秒、ストレス電圧Ｖｓｔｒｅｓｓを２．０［Ｖ］とすれば、特性制御工程において、トランジスタ１０Ｎのドレイン・ソース間電流ＩｄｓをＩｄｓ−０．１Ｉｄｓ０まで引き下げられることが理解される。
【００８５】
図１５は、図１（ｂ）に示したトランジスタ１０Ｐ（Ｐチャンネル型ＭＯＳトランジスタ）について、印加時間ｔｓｔｒｅｓｓを２００秒とした場合の、ゲート・ソース間電圧ＶＰｇｓと正規化変化量ΔＩｄｓ／Ｉｄｓ０との関係を示す図である。また、図１６は、トランジスタ１０Ｐについて、ゲート・ソース間電圧ＶＰｇｓを−２．４［Ｖ］とした場合の、正規化変化量ΔＩｄｓ／Ｉｄｓ０の時間変化を示す図である。いずれの図でも、ドレイン・ソース間電圧ＶＮｄｓは０．０［Ｖ］としている。これらの図から、例えば、印加時間ｔｓｔｒｅｓｓを２００秒、ストレス電圧Ｖｓｔｒｅｓｓ（ゲート・ソース間電圧ＶＰｇｓ）を−２．４［Ｖ］とすれば、特性制御工程において、トランジスタ１０Ｐのドレイン・ソース間電流ＩｄｓをＩｄｓ−０．１Ｉｄｓ０まで引き下げられることが理解される。
【００８６】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、トランジスタ１０Ｎ，１０Ｐのドレイン・ソース間電流Ｉｄｓについても、閾値電圧Ｖｔｈと同様に制御できる。
【００８７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８８】
例えば、図７に示した半導体装置１についての説明では閾値電圧Ｖｔｈを制御する場合についてのみ説明したが、同様の構成及び処理により、各トランジスタのドレイン・ソース間電流Ｉｄｓを制御することももちろん可能である。
【００８９】
また、図７では、１つのＣＭＯＳ１０−１のみを制御対象としたが、半導体回路２内にＣＭＯＳ１０−１と並列に接続される他のＣＭＯＳが存在する場合、これらを同時に制御することとしてもよい。
【００９０】
また、上記実施の形態では本発明の適用例としてＤＲＡＭを挙げたが、本発明はＤＲＡＭ以外の各種半導体記憶装置を含むその他の半導体装置にも適用可能である。
【符号の説明】
【００９１】
１          半導体装置
２          半導体回路
１０−１    ＣＭＯＳ
１０Ｎ       Ｎチャンネル型ＭＯＳトランジスタ
１０Ｐ       Ｐチャンネル型トランジスタ
１０−２，１０−３  他の回路
１１〜１３  スイッチ
２０〜２２  トランジスタ
Ｌ１        第１の電圧受入配線
Ｌ２        第２の電圧受入配線
Ｌ３        配線
ＰＲ        電源配線
ＳＬ        信号配線
【図１】
2012059996.tif 000006
【図２】
2012059996.tif 000007
【図３】
2012059996.tif 000008
【図４】
2012059996.tif 000009
【図５】
2012059996.tif 000010
【図６】
2012059996.tif 000011
【図７】
2012059996.tif 000012
【図８】
2012059996.tif 000013
【図９】
2012059996.tif 000014
【図１０】
2012059996.tif 000015
【図１１】
2012059996.tif 000016
【図１２】
2012059996.tif 000017
【図１３】
2012059996.tif 000018
【図１４】
2012059996.tif 000019
【図１５】
2012059996.tif 000020
【図１６】
2012059996.tif 000021