(57)【要約】【課題】耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供する。【解決手段】制御回路２４は、記憶回路２３の次の読出しアドレスを先に記憶回路２３から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能である。正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。【選択図】図２
2012168705.tif 000002
【特許請求の範囲】
【請求項１】
記憶回路と制御回路とを有する複数の機能再構成セルと、
アクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路と、
ユーザから認証コードの入力を受付け、前記入力された認証コードに基づいて、ユーザのアクセスが正当か否かを判定し、正当な場合にイネーブル信号を活性化する中央処理装置とを備え、
前記記憶回路は、メモリアレイを有し、
前記メモリアレイは、複数個の正規メモリセルと、複数個の冗長メモリセルとを有し、
前記メモリアレイは、データフィールドと、制御フィールドに分割され、
前記制御回路は、前記記憶回路の次の読出しアドレスを先に前記記憶回路から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能であり、
前記記憶回路は、
前記制御回路から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する正規デコーダと、
前記イネーブル信号が活性化された場合に限り、前記制御回路から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、前記正規デコーダによる選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する冗長制御回路とを含む、半導体装置。
【請求項２】
前記制御回路は次の読出しアドレスとして、前記アクセス要求に伴ってインタフェース制御回路に供給されるアドレス情報、所定の外部イベント入力を条件に前記制御回路が決定するアドレス情報、先に記憶回路のデータフィールドから読み出された情報、または先に前記記憶回路に出力したアドレス情報のアドレス演算により得られるアドレス情報を出力する、請求項１記載の半導体装置。
【請求項３】
記憶回路と制御回路を有する複数の機能再構成セルと、
アクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路と、
ユーザから認証コードの入力を受付け、前記入力された認証コードに基づいて、ユーザのアクセスが正当か否かを判定し、正当な場合にイネーブル信号を活性化する中央処理装置とを備え、
前記記憶回路は、メモリアレイを有し、
前記メモリアレイは、複数個の正規メモリセルと、複数個の冗長メモリセルとを有し、
前記メモリアレイは、データフィールドと、制御フィールドに分割され、
前記制御回路は、前記データフィールド及び制御フィールドから同期的に読み出された情報を帰還入力し、制御フィールドからの帰還入力情報に基づいて、データフィールドからの帰還入力情報又は別の情報をデータフィールド及び制御フィールドを次に同期的に読み出し制御するためのアドレス情報とすることが可能であり、
前記記憶回路は、
前記制御回路から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する正規デコーダと、
前記イネーブル信号が活性化された場合に限り、前記制御回路から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、前記正規デコーダによる選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する冗長制御回路とを含む、半導体装置。
【請求項４】
前記制御回路は、前記制御フィールドからの帰還入力情報に基づいて、データフィールドからの帰還入力情報または別の情報をアドレス情報として選択するセレクタを有する、請求項３記載の半導体装置。
【請求項５】
前記別の情報は、前記アクセス要求に伴ってインタフェース制御回路に供給されるアドレス情報、所定の外部イベント入力を条件に前記制御回路が決定するアドレス情報、または先に前記記憶回路に出力したアドレス情報のアドレス演算により得られるアドレス情報である、請求項４記載の半導体装置。
【請求項６】
前記冗長制御回路は、前記イネーブル信号が活性化されない場合、前記指定されたアドレスと、所定の正規メモリセルのアドレスとが一致したときに、アラーム信号を前記中央処理装置へ出力する、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記冗長制御回路は、前記イネーブル信号が活性化されない場合、前記指定されたアドレスと、所定の正規メモリセルのアドレスとが一致したときに、アラーム信号を出力し、
前記制御回路は、前記冗長制御回路から前記アラーム信号が出力された回数をカウントするカウンタを備える、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
記憶回路と制御回路を有する複数の機能再構成セルと、
前記複数の機能再構成セルの間を可変化能に接続する接続経路選択回路と、
アクセス要求に応答して前記機能再構成セル及び接続経路選択回路を制御するインタフェース制御回路と、
ユーザから認証コードの入力を受付け、前記入力された認証コードに基づいて、ユーザのアクセスが正当か否かを判定し、正当な場合にイネーブル信号を活性化する中央処理装置とを備え、
前記記憶回路は、メモリアレイを有し、
前記メモリアレイは、複数個の正規メモリセルと、複数個の冗長メモリセルとを有し、
前記メモリアレイは、データフィールドと、制御フィールドに分割され、
前記制御回路は、前記データフィールド及び制御フィールドから同期的に読み出された情報を帰還入力し、制御フィールドからの帰還入力情報に基づいて、データフィールドからの帰還入力情報又は別の情報をデータフィールド及び制御フィールドを次に同期的に読み出し制御するためのアドレス情報とすることが可能であり、
前記接続経路選択回路は、一の機能再構成セルにおけるデータフィールドからの出力と制御フィールドからの出力とを他の機能再構成セルの制御回路に選択的に接続するスイッチ回路と、前記スイッチ回路のスイッチ制御情報を保持する接続用記憶回路とを有し、
前記複数個の機能再構成セルの記憶回路には第１のアドレス範囲のアドレスがマッピングされ、
前記複数個の機能再構成セルには第２のアドレス範囲のアドレスがマッピングされ、
前記接続用記憶回路には第３のアドレス範囲のアドレスがマッピングされ、
前記インタフェース制御回路は、第１のアドレス範囲に対するアクセス要求に応答して、当該アドレスが割り当てられた機能再構成セルの前記記憶回路をランダムアクセス可能とし、第２のアドレス範囲に対するリードアクセス要求に応答して、当該アドレスの制御回路がそのとき記憶回路に出力させている情報を読み出し、第３のアドレス範囲に対するライトアクセス要求に応答して、当該アドレスが割り当てられた前記接続用記憶回路をランダムアクセス可能とし、
前記記憶回路は、
前記制御回路から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する正規デコーダと、
前記イネーブル信号が活性化された場合に限り、前記制御回路から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、前記正規デコーダによる選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する冗長制御回路とを含む、半導体装置。
【請求項９】
前記冗長制御回路は、前記イネーブル信号が活性化されない場合、前記指定されたアドレスと、所定の正規メモリセルのアドレスとが一致したときに、アラーム信号を出力し、
前記半導体装置は、
前記複数の機能再構成セルの記憶回路内の冗長制御回路から前記アラーム信号が出力された回数をカウントするカウンタを備える、請求項８記載の半導体装置。
【請求項１０】
前記所定の正規メモリセルは、不良メモリセルであり、
前記冗長メモリセルは、前記不良メモリセルに本来格納されるべき、秘匿を要するデータを記憶する、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記所定の正規メモリセルは、ドントケア値が記憶された仮想不良メモリセルであり、
前記冗長メモリセルは、前記仮想不良メモリセルに本来格納されるべき、秘匿を要するデータを記憶する、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１２】
記憶回路と制御回路とを有する複数の機能再構成セルと、
アクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路と、
ユーザから認証コードの入力を受付け、前記入力された認証コードに基づいて、ユーザのアクセスが正当か否かを判定し、正当な場合にイネーブル信号を活性化する中央処理装置とを備え、
前記記憶回路は、メモリアレイを有し、
前記メモリアレイは、複数個の正規メモリセルと、複数個の冗長メモリセルとを有し、
前記メモリアレイは、データフィールドと、制御フィールドに分割され、
前記制御回路は、前記記憶回路の次の読出しアドレスを先に前記記憶回路から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能であり、
前記記憶回路は、
前記制御回路から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する正規デコーダと、
前記イネーブル信号が活性化された場合に限り、前記制御回路から出力されるアドレスと、不良の正規メモリセルのアドレスとが一致したときに、前記正規デコーダによる選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する冗長制御回路とを含み。
前記冗長制御回路は、前記イネーブル信号が活性化されない場合、前記指定されたアドレスと、前記不良の正規メモリセルのアドレスとが一致したときに、アラーム信号を出力し、
前記制御回路は、前記アラーム信号に応じて、ダミー処理の開始アドレスである所定のアドレスを前記記憶回路へ出力する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、記憶回路を用いて可変可能に論理機能を実現することができる半導体装置に関する。
【背景技術】
【０００２】
可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができる半導体装置を提供することにある。
【０００３】
たとえば、特許文献１（国際公開第２００８／１４３２８５号パンフレット）に記載の半導体装置は、可変論理機能を実現するためにそれぞれ記憶回路と制御回路を有する複数の機能再構成セルを備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルそれ自体で自律的に制御する。たとえば、制御回路は、記憶回路のデータフィールドおよび制御フィールドから同期的に読み出された情報を帰還入力し、制御フィールドからの帰還入力情報に基づいて、データフィールドからの帰還入力情報または別の情報をデータフィールドおよび制御フィールドを次に同期的に読み出し制御するためのアドレス情報とする。
【０００４】
機能再構成セルは、アクセス要求主体からのアクセス要求に応答するインタフェース制御回路の制御を受ける。
【０００５】
これによって、真理値データを格納する記憶回路の読み出しを機能再構成セルそれ自体で自律的に制御することができるから、可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができる。したがって、実現可能な論理構成や論理規模に融通性を得ることができ、また、小さなチップ占有面積で大きな論理規模にも対応可能な可変論理機能が実現可能になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００８／１４３２８５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、機能再構成セルの記憶回路のデータフィールドおよび制御フィールドの情報が不正アクセスによって読み出されたり、改竄されたりすると、それは、機能再構成セルで実現される可変論理機能を実行する回路が盗まれたり、破壊されたりすることと同じ結果となり、その損害は計り知れない。
【０００８】
それゆえに、本発明の目的は、耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施形態の半導体装置は、記憶回路と制御回路とを有する複数の機能再構成セルと、アクセス要求に応答して機能再構成セルを制御するインタフェース制御回路と、ユーザから認証コードの入力を受付け、入力された認証コードに基づいて、ユーザのアクセスが正当か否かを判定し、正当な場合にイネーブル信号を活性化する中央処理装置とを備える。記憶回路は、メモリアレイを有し、メモリアレイは、複数個の正規メモリセルと、複数個の冗長メモリセルとを有する。メモリアレイは、データフィールドと、制御フィールドに分割される。制御回路は、記憶回路の次の読出しアドレスを先に記憶回路から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能である。記憶回路は、制御回路から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する正規デコーダと、イネーブル信号が活性化された場合に限り、制御回路から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダによる選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する冗長制御回路とを含む。
【発明の効果】
【００１０】
本発明の一実施形態によれば、可変論理機能を実現するための記憶回路に耐タンパ性を持たせることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態のデータプロセッサの構成を表わす図である。
【図２】第１の実施形態の機能再構成セルの一例を表わす図である。
【図３】冗長制御回路の構成を表わす図である。
【図４】この冗長制御回路によって、実現される動作を説明するための図である。
【図５】ＭＣＵの処理手順を表わすフローチャートである。
【図６】第２の実施形態の機能再構成セルの一例を表わす図である。
【図７】第３の実施形態に係る複数の機能再構成セルのアレイ構成を表わす図である。
【図８】機能再構成メモリ８の全体的な構成を表わす図である。
【図９】機能再構成セルと経路選択回路のアドレスマッピングを例示する図である。
【図１０】第３の実施形態の変形例に係る複数の機能再構成セルのアレイ構成を例示する図である。
【図１１】第４の実施形態の機能再構成セルの一例を表わす図である。
【図１２】冗長制御回路６５１と、アクセス制御デコーダ（ＡＣＤＥＣ）２３２と、正規アドレスデコーダ６２８によって実現される動作を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（データプロセッサ）
図１は、本発明の実施形態のデータプロセッサ１の構成を表わす図である。
【００１３】
同図に示されるデータプロセッサ（ＭＣＵ：Micro Control Unit）は、特に制限されないが、相補型ＭＯＳ集積回路製造技術により単結晶シリコンのような１個の半導体基板に形成されている。
【００１４】
データプロセッサ１は、プログラムに従って命令をフェッチして実行する中央処理装置（ＣＰＵ）２、ＣＰＵ２が実行するプログラム等が格納されたリード・オンリ・メモリ（ＲＯＭ）３、ＣＰＵ２のワーク領域等に用いられるランダム・アクセス・メモリ（ＲＡＭ）４、およびＣＰＵ２による初期設定に従ってデータ転送を制御するダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）５を備える。ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、ＤＭＡＣ５は、システムバス（第１バス）ＳＢＵＳに接続される。
【００１５】
システムバスＳＢＵＳは、バスステートコントローラ（ＢＳＣ）６を介して周辺バス(第２バス)ＰＢＵＳに接続する。システムバスＳＢＵＳはＣＰＵ２の動作周波数に同期してデータ、アドレスおよびバスコマンドなどが伝送される高速バスとして位置付けられる。これに対して、周辺バスＰＢＵＳは動作速度の遅い周辺回路が接続され、データなどが低速で伝送される。ＣＰＵ２などが周辺回路に対するアクセス要求を発行すると、ＢＳＣ６は、そのアクセス要求に係る周辺回路のマッピングアドレスに応じて、周辺バスを介するアクセスに必要なバスサイクル数や並列データビット数等のバス制御を行なう。
【００１６】
システムバスＳＢＵＳと周辺バスＰＢＵＳの双方には機能再構成メモリ（ＲＣＦＧＭ）８が接続される。機能再構成メモリ８は、ＣＰＵ２などによってシステムバスＳＢＵＳから書込まれた論理機能設定情報（コンフィグレーション情報）に従って可変可能に論理機能が設定され、設定された論理機能に対して周辺バスＰＢＵＳ経由でデータの入出力が可能にされる。
【００１７】
また、ＣＰＵ２は、ユーザから認証コードの入力を受付ける。認証コードとしては、たとえば、ユーザのパスワード、内蔵ＳＲＡＭ２のデバイスＩＤ、ユーザの指紋情報のいずれか、またはこれらを組合せたものが用いられる。ＣＰＵ２は、入力された認証コードと予め記憶している認証コードとを照合することによって、ユーザのアクセスが正当か否かを判定する。ＣＰＵ２は、アクセスが正当な場合にイネーブル信号ＥＢを「Ｈ」レベルに活性化し、アクセスが正当でない場合にイネーブル信号ＥＢを「Ｌ」レベルに非活性化する。
【００１８】
データプロセッサ１は、さらに、周辺バスＰＢＵＳに接続された周辺回路として、ディジタル信号をアナログ信号に変換して外部に出力するディジタル・アナログ・コンバータ（ＤＡＣ）１０、ＣＰＵ２の命令実行状態等を監視するウォッチドッグタイマ（ＷＤＴ）１１、インプットキャプチャおよびコンペアマッチ等のタイマ・カウンタ動作可能なタイマ（ＴＭＲ）１２、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）１３、パルス幅変調回路（ＰＷＭ）１５、および割込みコントローラ（ＩＮＴＣ）１６を備える。
【００１９】
図１には、割込み信号としてＩＮＴａ，ＩＮＴｂが代表的に示される。割込みコントローラ１６は、割込み信号に対する割り込みマスク制御や優先レベル制御を行って割込み信号を受け付け、受付けた割込み信号に応ずるベクタを発行するととともに、ＣＰＵ２に割込み要求信号ＩＲＱを発行し、ベクタが示す割込み処理プログラムをＣＰＵ２に実行させる。周辺回路として、その他に図示を省略するＩＯポートなどが設けられている。
【００２０】
機能再構成メモリ８は、複数の機能再構成セル（Ｓ−ＡＣＭＵ）２０、および外部からのアクセス要求に応答して機能再構成セル２０を制御するインタフェース制御回路（ＩＦＣＮＴ）２１などを備える。
【００２１】
機能再構成セル２０は、ＣＰＵ２などによってシステムバスＳＢＵＳから書込まれたコンフィグレーション情報に従って可変可能に論理機能が設定される。
【００２２】
図１において、その一部には、ＦＩＦＯバッファ（ＦＩＦＯ＿Ｂ）、１６ビットパルス幅変調回路（ＰＷＭ＿１６ｂ）、８ビットパルス幅変調回路（ＰＷＭ＿８ｂ）、シリアル送信ユニット（ＳＣＩ＿Ｔｘ）、シリアル受信ユニット（ＳＣＩ＿Ｒｘ）、２４ビットタイマ（ＴＭＲ＿２４ｂ）、および３２ビットタイマ（ＴＭＲ＿３２ｂ）の論理機能が設定されている。残りの機能再構成セル２０は、システムバスＳＢＵＳを介してランダムアクセス可能な内部メモリ（ＩＴＮＲ＿ＲＡＭ）として利用可能にされる。設定された論理動作に用いるデータの書込み、論理動作の開始の指示、および論理動作結果のデータリードは周辺バスＰＢＵＳ経由で行われる。
【００２３】
（機能再構成セル）
図２は、第１の実施形態の機能再構成セル２０の一例を表わす図である。
【００２４】
機能再構成セル２０は、記憶回路（ＭＲＹ）２３と、制御回路（ＭＣＮＴ）２４を備える。
【００２５】
記憶回路２３は、たとえばシングルポートのスタティック・ランダム・アクセスメモリ（ＳＲＡＭ）２５と、アドレスラッチ回路（ＡＤＲＬＡＴ）２６とによって構成される。
【００２６】
ＳＲＡＭ２５は、メモリアレイ２７、正規アドレスデコーダ２８、およびタイミングコントローラ（ＴＭＣＮＴ）２９を備える。
【００２７】
メモリアレイ２７は、アドレスラッチ回路２６から供給されるアドレス信号によってアクセスされるデータフィールド（ＤＦＬＤ）２７＿Ｄと制御フィールド（ＣＦＬＤ）２７＿Ｃを有する。つまり、メモリアレイ２７の各行のメモリセルの一部は、データフィールド（ＤＦＬＤ）２７＿Ｄの情報を記憶し、残りの一部は、制御フィールド（ＣＦＬＤ）２７＿Ｃの情報を記憶する。
【００２８】
正規アドレスデコーダ２８は、アドレスラッチ回路（ＡＤＲＬＡＴ）２６から出力されるアドレス信号をデコードして、デコード結果に応じた行のメモリセル（つまり、データフィールド（ＤＦＬＤ）２７＿Ｄの情報を記憶する複数のメモリセルと、制御フィールド（ＣＦＬＤ）２７＿Ｃの情報を記憶する複数のメモリセルからなる）を選択する。
【００２９】
タイミングコントローラ（ＴＭＣＮＴ）２９は、選択されたアクセス単位のメモリセルに対してリード・ライト信号ＲＷ＿ｊ（ｊ＝０〜ｍ）で指示されたリード動作またはライト動作を制御する。
【００３０】
制御回路２４は、アドレスラッチ回路２６にアドレス信号を供給するセレクタ（ＡＤＲＳＬ）３０、アドレスラッチ回路２６がラッチしたアドレス信号を＋１づつインクリメントするアドレスインクリメンタ（ＩＣＲＭ）３１、およびアクセス制御デコーダ（ＡＣＤＥＣ）３２を有する。
【００３１】
セレクタ３０には、データフィールド２７＿Ｄから読み出された情報ＤＡＴ＿Ｄ、アドレスインクリメンタ３１の出力、およびバスＳＢＵＳ，ＰＢＵＳから供給されたアクセスアドレス情報の一部のアドレス情報ＡＤＲ＿ＥＸＴが入力される。
【００３２】
アクセス制御デコーダ３２には、制御フィールド２７＿Ｃから読み出された制御情報ＤＡＴ＿Ｃ、外部イベント信号ＥＸＥＶＴ、機能再構成セル２０に対するランダムアクセス選択信号ＲＤＭＡＥ＿ｊ、ロジックイネーブル信号ＬＯＧＥ＿ｊ、およびＩＯアクセス選択信号ＩＯＡＥ＿ｊが供給される。アクセス制御デコーダ３２は、これらに基づいてセレクタ３０の出力動作などを制御する。
【００３３】
メモリアレイ２７には、図示しないアドレスフィールド（ＡＦＬＤ）とアドレスフィールドの出力をセレクタ３０への入力とするパス（ＤＡＴ＿Ａ）をさらに有する。メモリアレイ２７にアクセスしアドレスフィールドからの出力をアクセス制御デコーダによりメモリアレイ２７の次のアクセスアドレスとすることも可能である。
【００３４】
ランダムアクセス選択信号ＲＤＭＡＥ＿ｊがアクティブにされたとき、アクセス制御デコーダ３２は、セレクタ３０にアドレス情報ＡＤＲ＿ＥＸＴを選択させ、そのアドレス情報ＡＤＲ＿ＥＸＴに従ってタイミングコントローラ２９にリード／ライト信号ＲＷ＿ｊに従ったアクセス動作を指示する。これによってＳＲＡＭ２５はアドレス情報ＡＤＲ＿ＥＸＴで指定されるアドレスに対してランダムアクセス可能になる。
【００３５】
ＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされ、リード／ライト信号ＲＷ＿ｊによりリード動作が指示されたとき、アクセス制御デコーダ３２は、そのときのアドレスラッチ回路２６のアドレスラッチ状態を維持したまま、そのラッチアドレス情報に従ってタイミングコントローラ２９にリードアクセス動作を指示する。これにより、機能再構成セル２０のＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされると、そのときＳＲＡＭ２５で選択されている記憶領域に対してアクセス可能になり、ＳＲＡＭ２５に対して一つのメモリマップドＩＯデータレジスタに対する読出しと等価なアクセス動作が可能になる。
【００３６】
また、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされ、リード・ライト信号ＲＷ＿ｊによりライト動作が指示されたとき、アクセス制御デコーダ３２はアドレス情報ＡＤＲ＿ＥＸＴをアドレスセレクタ３０に選択させ、そのアドレス情報ＡＤＲ＿ＥＸＴをアドレスラッチ２６にセットして、ＳＲＡＭ２５に対する読出しアドレスを初期設定することができる。
【００３７】
このように、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがイネーブルにされたとき書込み対象とされるアドレスラッチ回路２６は書込み対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをスタートアドレス設定用等価ＩＯレジスタと称する。また、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがイネーブルにされたとき読出し対象とされるＳＲＡＭのメモリ領域は読出し対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをデータリード用等価ＩＯレジスタと称する。
【００３８】
ロジックイネーブル信号ＬＯＧＥ＿ｊがアクティブにされたとき、アクセス制御デコーダ３２はそのときアドレスラッチ２６が保持しているアドレスをスタートアドレスとして、そのアクティブ期間にＳＲＡＭ２５のメモリリードサイクルを繰り返し起動し、サイクル毎に、制御フィールド２７＿Ｃから読み出される制御情報ＤＡＴ＿Ｃに従ってセレクタ３０の選択動作を制御する。
【００３９】
外部イベント信号ＥＸＥＶＴがイネーブルにされたとき、アクセス制御デコーダ３２は、メモリリードサイクルにおいてアドレスセレクタ３０に特定のアドレス（例えばＳＲＡＭ２５の先頭アドレス）を出力させる。
【００４０】
ロジックイネーブル信号ＬＯＧＥ＿ｊがイネーブルにされたときスタートアドレスを保持するアドレスラッチ２６は、ロジック動作の開始を指示するイネーブルビットの書込み対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをロジックイネーブル用等価ＩＯレジスタと称する。
【００４１】
メモリアレイ２７は、複数個のＳＲＡＭセル２５を含み、正規メモリセルアレイ３９と、冗長メモリセル行５４からなる。
【００４２】
正規メモリセルアレイ３９は、行列状に配置された複数個の正規メモリセルを含む。正規メモリセルアレイ３９は、不良メモリセル行５３を含む。不良メモリセル行５３は、少なくとも１つのビット不良メモリを含む。出荷前のテスト時に、正規メモリセルアレイ３９内の不良な行を発見して、その行が不良メモリセル行に設定される。正規メモリセルアレイ３９の行は、正規アドレスデコーダ２８によって選択される。
【００４３】
冗長メモリセル行５４は、１行に配置され複数個の冗長メモリセルを含む。冗長メモリセル行５４のメモリセルは、アドレスの順序に従えば不良メモリセル行のメモリセルに本来格納されるべき秘匿を要するデータを記憶する。冗長メモリセル行５４は、アクセス信号ＡＣによって選択される。
【００４４】
（冗長制御回路）
図３は、冗長制御回路の構成を表わす図である。
【００４５】
図４は、この冗長制御回路によって、実現される動作を説明するための図である。
図３を参照して、冗長制御回路５１は、冗長ロウデコーダ部６１を含む。
【００４６】
冗長ロウデコーダ部６１は、プログラム回路６２と、比較器６３とを含む。
プログラム回路６２は、複数個のヒューズ素子を含む。複数個のヒューズ素子のうちのいくつかが、出荷前のテスト時に、テスタによって、ブローされることによって、不良メモリセル行のロウアドレスがプログラムされる。
【００４７】
比較器６３は、アドレス信号のうちのロウアドレスがプログラム回路６２でプログラムされた不良メモリセル行のロウアドレスとが一致するときに、「Ｈ」レベルの信号を出力  する。
【００４８】
ＡＮＤ回路６５は、ＣＰＵ２から送られてくるイネーブル信号ＥＢが「Ｈ」レベルであり（つまり、ユーザのアクセスが正当な場合に）、かつ比較器６３から一致を示す「Ｈ」レベルの信号を受けたときに限り、正規アドレスデコーダ２８および冗長メモリセル行５４に出力するアクセス信号ＡＣを「Ｈ」レベルに活性化する。
【００４９】
インバータＩＶ６４およびＡＮＤ回路６６は、ＣＰＵ２から送られてくるイネーブル信号ＥＢが「Ｌ」レベルであり（つまり、ユーザのアクセスが不当な場合に）、かつ比較器６３から一致を示す「Ｈ」レベルの信号を受けたときに限り、ＣＰＵ２へ出力するアラーム信号ＡＲを「Ｈ」レベルに活性化する。
【００５０】
正規アドレスデコーダ２８は、アクセス信号ＡＣが「Ｈ」レベルに活性化すると、正規メモリセルの選択を禁止する。正規アドレスデコーダ２８は、アクセス信号ＡＣが「Ｈ」レベルに活性化されないときには、正規メモリセルの選択が禁止されない。
【００５１】
アクセス信号ＡＣが「Ｈ」レベルに活性化されると、冗長メモリセル行に配置された冗長メモリセルが選択される。アクセス信号ＡＣが「Ｈ」レベルに活性化されないときには、冗長メモリセル行に配置された冗長メモリセルが選択されない。
【００５２】
したがって、アクセス信号ＡＣが「Ｈ」レベルに活性化された場合には、冗長メモリセル行に対してアクセスが行なわれることになる。リードアクセスの場合には、冗長メモリセル行に記憶された秘匿を要するデータが読み出される。ライトアクセスの場合には、冗長メモリセル行にデータが書込まれるので、秘匿を要するデータが変更される。
【００５３】
また、アクセス信号ＡＣが「Ｈ」レベルに活性化されない場合には、不良メモリセル行に対してアクセスが行なわれることになる。リードアクセスの場合には、不良メモリセル行から読み出しエラーが発生するだけであって、秘匿を要するデータが読み出されない。ライトアクセスの場合には、不良メモリセル行へのデータの書込みを実行するだけであって、秘匿を要するデータが改竄されない。
【００５４】
ＣＰＵ２は、アラーム信号ＡＲが「Ｈ」レベルにアサートされると、強制終了、またはメモリアレイ２７のＳＲＡＭセルをリセットする。たとえば、ＣＰＵ２は、アラーム信号ＡＲが「Ｈ」レベルにアサートされたときに、メモリアレイ２７のＳＲＡＭセルの記憶データをすべて「０」に初期化する。
【００５５】
なお、ＣＰＵ２は、冗長制御回路５１からのアラーム信号ＡＲが「Ｈ」レベルにアサートされるたびに、カウント値をインクリメントし、カウンタ値が所定値に達したときに、
強制終了、またはメモリアレイ２７のＳＲＡＭセルをリセットすることとしてもよい。
【００５６】
（ＭＣＵ１の処理手順）
図５は、ＭＣＵ１の処理手順を表わすフローチャートである。
【００５７】
まず、ＣＰＵ２は、初期化指示を発行する（ステップＳ１０１）。
次に、Ｓ−ＡＣＭＵ２０は、初期化指示を受領し（ステップＳ１０２）、初期化処理を実行し（ステップＳ１０３）、初期化完了通知を発行する（ステップＳ１０４）。
【００５８】
次に、ＣＰＵ２は、初期化完了通知を受領し（ステップＳ１０５）、イネーブル信号ＥＢを活性化する（ステップＳ１０７）。
【００５９】
Ｓ−ＡＣＭＵ２０は、活性化されたイネーブル信号ＥＢを受領する（ステップＳ１０８）。
【００６０】
次に、ＣＰＵ２は、Ｓ−ＡＣＭＵ２０のメモリアレイに書込みコードを転送する（ステップＳ１１０）。
【００６１】
Ｓ−ＡＣＭＵ２０は、コードを受領し、メモリアレイに書込む（ステップＳ１１１）。
次に、Ｓ−ＡＣＭＵ２０は、メモリアレイを選択するアドレスと、イネーブル信号ＥＢの論理を判定し（ステップＳ１１２）、正常動作（ステップＳ１１３）、または異常対応処理を実行する（ステップＳ１１４）。Ｓ−ＡＣＭＵ２０は、異常対応処理では、活性化されたアラーム信号ＡＲを通知する（ステップＳ１１５）。
【００６２】
ＣＰＵ２は、活性化されたアラーム信号ＡＲを受領すると、必要な処理を行なって（ステップＳ１１７）、リセットなどの処理を指示する（ステップＳ１１８）。
【００６３】
Ｓ−ＡＣＭＵ２０は、指示を受領すると（ステップＳ１１９）、指示に応じてリセットなどの処理を実行する（ステップＳ１２０）。
【００６４】
以上のように、この機能再構成セル２０によれば、記憶回路２３の読み出しを機能再構成セル２０それ自体で自律的に制御することができる。たとえば、制御回路２４はＳＲＡＭ２５の次の読出しアドレスを先にＳＲＡＭ２５から読出した制御フィールドＣＦＬＤの情報ＤＡＴ＿Ｃやアクセス制御デコーダ３２に供給される外部イベント信号ＥＸＥＶＴの入力に基づいて自律的に制御することが可能である。これにより、可変論理機能を実現するための記憶回路２３を論理回路と等価な回路として扱うことができる。したがって、実現可能な論理構成や論理規模に融通性を得ることができ、また、小さなチップ占有面積で大きな論理規模にも対応可能な可変論理機能を実現可能になる。また、記憶回路２３内のメモリセルに耐タンパ性を持たせることによって、メモリセルに記憶された情報が盗まれたり、改竄されたりするのを防止することができる。
【００６５】
［第２の実施形態］
図６は、第２の実施形態の機能再構成セルの一例を表わす図である。
【００６６】
この機能再構成セル５２０が、図２の機能再構成セル２０と相違する点は、ＡＲカウンタ１５３を備える点である。
【００６７】
ＡＲカウンタ１５３は、冗長制御回路５１からアラーム信号ＡＲを受ける。ＡＲカウンタ１５３は、冗長制御回路５１からのアラーム信号ＡＲが「Ｈ」レベルにアサートされるたびに、カウント値をインクリメントする。
【００６８】
ＡＲカウンタ１５３は、カウンタ値が所定値に達したら、ＣＰＵ２を介さずに、アクセス制御デコーダ３２に指示を送る。アクセス制御デコーダ３２は、ＡＲカウンタ１５３の指示に応じて、メモリアレイ２７のＳＲＡＭセルをリセットする。たとえば、ＡＲカウンタ１５３は、カウンタ値が所定値に達したら、メモリアレイ２７のＳＲＡＭセルの記憶データをすべて「０」に初期化するように、アクセス制御デコーダ３２に指示を送る。
【００６９】
［第３の実施形態］
図７には、第３の実施形態に係る複数の機能再構成セル２０のアレイ構成が例示される。
【００７０】
複数の機能再構成セル（Ｓ−ＡＣＭＵ）２０はマトリクス配置され、左右に隣接する機能再構成セル２０の間には接続経路選択回路（ＲＳＷ）３５が配置される。機能再構成セル２０および接続経路選択回路３５は、行単位で内部バスＩＢＵＳ＿ｉ（ｉ＝０，１，…）に接続される。内部バスＩＢＵＳ＿ｉはアドレスバスＩＡＢＵＳ＿ｉとデータバスＩＤＢＵＳ＿ｉに大別される。内部アドレスバスＩＡＢＵＳ＿ｉは、制御回路２４に前記アドレスＡＤＲ＿ＥＸＴを供給する。内部データバスＩＤＢＵＳ＿ｉは、記憶回路２３との間で情報ＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを伝達する。接続経路選択回路３５は、機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄの伝達経路を上下または左右に隣接する機能再構成セル２０の間で選択的に接続するスイッチ回路３６と、スイッチ回路３６のスイッチ制御情報を保持するための接続用記憶回路３７とを有する。接続用記憶回路３７は内部バスＩＡＢＵＳ＿ｉ，ＩＤＢＵＳ＿ｉを介してランダムアクセスさせることによって所要のスイッチ制御情報が設定される。
【００７１】
一の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを他の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄに伝達することが可能であるから、複数の機能再構成セル２０間でそれぞれの前記自律制御を連動させることが可能になる。複数の機能再構成セル２０を直列的に動作させ、あるいは並列的に動作させて、一単位の論理機能を実現することが可能になる。具体例は後で詳述する。
【００７２】
機能再構成セル２０の記憶回路２３には論理機能を定義するためのコンフィギュレーション情報がランダムアクセス設定され、接続経路選択回路３５の接続用記憶回路３７には接続経路を定義するためのコンフィグレーション情報がランダムアクセスによって設定される。論理機能が設定された機能再構成セル２０に論理動作の開始が指示されると、その論理動作によって得られる情報は左右または上下に配置された別の機能再構成セル２０に接続経路選択回路３５を介して伝達可能にされ、また、機能再構成セル２０の論理動作による情報は前記メモリマップドＩＯレジスタに対する読出しと等価なアクセス動作により対応するバスＩＢＵＳ＿ｉを介して外部に読み出し可能にされる。
【００７３】
ＣＰＵ２は、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）にイネーブル信号ＥＢを出力する。イネーブル信号ＥＢの論理は、第１の実施形態で説明したものと同様である。
【００７４】
機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）の冗長制御回路５１は、アラーム信号ＡＲをＣＰＵ２へ出力する。アラーム信号ＡＲの論理は、第１の実施形態で説明したものと同様である。
【００７５】
ＣＰＵ２は、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）の冗長制御回路５１のうちの少なくとも１つから「Ｈ」レベルのアラーム信号ＡＲを受けたときには、強制終了、または機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）のメモリアレイ２７のＳＲＡＭセルをリセットする。たとえば、ＣＰＵ２は、少なくとも１つのアラーム信号ＡＲが「Ｈ」レベルにアサートされたときに、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）のメモリアレイ２７のＳＲＡＭセルの記憶データをすべて「０」に初期化する。
【００７６】
なお、ＣＰＵ２は、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）の冗長制御回路５１から「Ｈ」レベルのアラーム信号ＡＲを受けたときに、強制終了、または機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）のメモリアレイ２７のＳＲＡＭセルをリセットすることとしてもよい。
【００７７】
また、ＣＰＵ２は、「Ｈ」レベルのアラーム信号ＡＲを出力したＳ−ＡＣＭＵ（２０）についてだけ、メモリアレイ２７のＳＲＡＭセルをリセットすることとしてもよい。
【００７８】
図８には機能再構成メモリ８の全体的な構成が例示される。
バスＳＢＵＳ，ＰＢＵＳからのアクセス要求に応答して、図７で説明した複数個の機能再構成セル２０と接続経路選択回路３５のアレイに対する制御を行なうインタフェース制御回路として、バスインタフェース回路（ＢＵＳＩＦ）４０、アドレスデコーダ（ＡＤＥＣ）４１、および内部バス選択回路（ＩＢＳＬ）４２を有する。
【００７９】
複数個の機能再構成セル２０の記憶回路２３のメモリエリア（ＳＲＡＭ２５の記憶領域）には、図９に例示されるように、第１のアドレス範囲ＡＡ１のアドレスがマッピングされる。第１のアドレス範囲ＡＡ１はシステムバスＳＢＵＳに接続するメモリ空間の一部のアドレス空間とされる。また、前記夫々の機能再構成セル２０のための等価的なメモリマップドＩＯレジスタとして把握することができるスタートアドレス設定用等価ＩＯレジスタ、データリード用等価ＩＯレジスタおよびロジックイネーブル用等価ＩＯレジスタには第２のアドレス範囲ＡＡ２のアドレスがマッピングされる。図９において１個の機能再構成セルにおけるＳＲＡＭのアドレスは２５６ワード分のアドレスとされ、１個の機能再構成セルにおける３個の等価的なメモリマップドＩＯレジスタのアドレスは３ワード分のアドレスとされる。
【００８０】
第２のアドレス範囲ＡＡ２は周辺バスＰＢＵＳに接続される周辺回路のレジスタ等に割り当てられるメモリマップドＩＯアドレス空間の一部のアドレス空間とされる。
【００８１】
接続用記憶回路３７の記憶領域には第３のアドレス範囲ＡＡ３のアドレスがマッピングされる。第３のアドレス範囲ＡＡ３はシステムバスＳＢＵＳ若しくは周辺バスＰＢＵＳに接続するメモリ空間の一部のアドレス空間とされる。
【００８２】
バスステートコントローラ６は、第１または第３のアドレス範囲ＡＡ１，ＡＡ３へのアクセス要求があったときデータプロセッサのアドレス空間中のメモリアドレス空間へのアクセスとしてアクセス制御を行い、第２のアドレス空間ＡＡ２へのアクセス要求があった時はデータプロセッサのアドレス空間中のＩＯアドレス空間へのアクセスとしてアクセス制御を行なう。第１乃至第３のいずれのアドレス範囲へのアクセスであったとしても機能再構成メモリ８のバスインタフェース回路４０がアクセスの受付をする。第１または第３のアドレス範囲ＡＡ１，ＡＡ３へのアクセス要求があったとき、バスインタフェース回路４０はメモリウインドウイネーブル信号ＣＭＥをアクティブとし、第２のアドレス範囲ＡＡ２のアクセス要求があったときバスインタフェース回路４０はロジックウインドウイネーブル信号ＣＲＥをアクティブとする。アクセス要求に係るデータの方向はアクセス要求元から発行されるリード信号ＲＤおよびライト信号ＷＴによって判別される。尚、メモリウインドウイネーブル信号ＣＭＥおよびロジックウインドウイネーブル信号ＣＲＥは例えばアドレスデコーダ４１に供給される。
【００８３】
アドレスデコーダ４１はアクセス要求に係るアドレス信号の上位側ビットをデコードして、アレイ状に配置された機能再構成セル２０と接続経路選択回路３５のうち何れの回路が指定されているかを判別する。接続経路選択回路３５が指定されているときは当該回路の接続用記憶回路３７をイネーブルとし、対応する内部バスＩＢＵＳ＿ｉをバス選択回路４２に選択させてシステムバスＳＢＵＳに接続し、そのアクセス要求に伴うアドレス信号の下位側アドレス情報を用いて当該接続用記憶回路３７をランダムアクセス可能にする。これにより、ＣＰＵ２等は第３のアドレス範囲ＡＡ３のアドレスを指定するランダムアクセスにより接続用記憶回路３７に書き込みを行って機能再構成セル２０間の接続を任意に定義することができる。
【００８４】
また、アドレスデコーダ４１は、アドレスデコードにより、アドレス範囲ＡＡ１のアドレスにより機能再構成セル２０が指定されていることを判別したときは、当該機能再構成セルに割り当てられたＲＤＭＡＥ＿ｊをアクティブとし、対応する内部バスＩＢＵＳ＿ｉをバス選択回路４２に選択させてシステムバスＳＢＵＳに接続し、そのアクセス要求に伴うアドレス信号の下位側アドレス情報を用いて当該接続用記憶回路３７をランダムアクセス可能にする。これにより、ＣＰＵ２等は第１のアドレス範囲ＡＡ１のアドレスを指定するランダムアクセスによって記憶回路２３のＳＲＡＭ２５に書き込みを行って当該機能再構成セル２０の論理構成を任意に定義することができる。
【００８５】
アドレスデコーダ４１は、アドレスデコードにより、アドレス範囲ＡＡ２のアドレスにより機能再構成セル２０の等価的なメモリマップドＩＯレジスタが指定されていることを判別したときは、指定された等価的なメモリマップドＩＯレジスタに応じて、ＩＯＡＥ＿ｊまたはＬＯＧＥ＿ｊをアクティブとし、リード・ライト信号ＲＷ＿ｊを生成する。
【００８６】
すなわち、そのとき、周辺バスＰＢＵＳからスタートアドレス設定用等価ＩＯレジスタを指定してライト信号ＷＴにより書き込み動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＩＯＡＥ＿ｊをアクティブとする。更に、リード・ライト信号ＲＷ＿ｊによってライト動作を指定する。これによって当該機能再構成セル２０のＡＤＲＳＥＬ３０を経由してＡＤＲＬＡＴ２６に書き込みデータがセットされる。
【００８７】
また、そのとき、周辺バスＰＢＵＳからロジックイネーブル用等価ＩＯレジスタを指定してリード信号ＲＤにより読み出し動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＬＯＧＥ＿ｊをアクティブとする。更に、リード・ライト信号ＲＷ＿ｊによってリード動作を指定する。これによって当該機能再構成セル２０のアクセス制御デコーダ３２はそのときアドレスラッチ２６が保持しているアドレスをスタートアドレスとしてそのアクティブ期間にＳＲＡＭ２５のメモリリードサイクルを繰り返し起動し、サイクル毎にデータフィールド２７＿Ｄから読み出されるデータ情報ＤＡＴ＿Ｄをセレクタに帰還させ、サイクル毎に、制御フィールド２７＿Ｃから読み出される制御情報ＤＡＴ＿Ｃに従ってセレクタ３０の選択動作を制御して、論理動作を実現する。
【００８８】
また、そのとき、周辺バスＰＢＵＳからデータリード用等価ＩＯレジスタを指定してリード信号ＲＤにより読み出し動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＩＯＡＥ＿ｊをアクティブとする。更に、バスインタフェース回路４０はリード・ライト信号ＲＷ＿ｊによってリード動作を指定する。これによって当該機能再構成セル２０のＡＤＲＬＡＴ２６が保持しているアドレス情報によって選択されるＳＲＡＭ２５の記憶領域からリードされる情報をバスインタフェース回路４０が受け取って周辺バスＰＢＵＳにリードデータとして出力する。これにより、ＣＰＵ２等は論理機能が設定された機能再構成セル２０による論理動作の結果を第２のアドレス範囲ＡＡ２のアドレスを指定するリードアクセスによって任意に取得することができる。バスインタフェース回路４０は論理動作の結果の一つとして論理動作完了のような要求を認識すると、割り込み信号を割り込みコントローラ１６に供給することができる。これによる割り込みが与えられたＣＰＵ２は例えばデータリード用等価ＩＯレジスタに対するリード動作を指定することによって当該論理動作を終了した機能再構成セル２０から論理動作の結果を取得する動作ルーチンに移行したりすることが可能になる。
【００８９】
上述のように、記憶回路に対するランダムアクセス用のアドレスマッピング(第１のアドレス範囲)に対し、機能設定された機能再構成セルによる論理動作結果を取得するために機能再構成セルに割り当てたメモリマップドＩ／Ｏアドレスのようなアドレス（第２のアドレス範囲のアドレス）を個別化することにより、機能再構成セルに対する論理機能をダイナミックに再構成してもそれによる論理動作結果を取得するためのリードアドレスに変更を生ぜず、機能再構成セルに対する論理機能をダイナミックに再構成することが容易になる。また、記憶回路２３内のメモリセルに耐タンパ性を持たせることによって、メモリセルに記憶された情報が盗まれたり、改竄されたりするのを防止することができる。
【００９０】
［第３の実施形態の変形例］
図１０は、第３の実施形態の変形例に係る複数の機能再構成セルのアレイ構成を例示する図である。
【００９１】
図１０に示すように、このＭＣＵ１は、ＡＲカウンタ８９を備える。
ＡＲカウンタ８９は、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）の冗長制御回路５１のうちの少なくとも１つから「Ｈ」レベルのアラーム信号ＡＲを受けるたびに、カウント値をインクリメントする。
【００９２】
ＡＲカウンタ８９は、カウンタ値が所定値に達したら、ＣＰＵ２を介さずに、リセット信号ＲＳを出力して、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）のメモリアレイ２７のＳＲＡＭセルをリセットする。たとえば、ＡＲカウンタ８９は、カウンタ値が所定値に達したら、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）のメモリアレイ２７のＳＲＡＭセルの記憶データをすべて「０」に初期化する。
【００９３】
なお、ＡＲカウンタ８９は、機能再構成メモリ８内のすべてのＳ−ＡＣＭＵ（２０）の冗長制御回路５１から「Ｈ」レベルのアラーム信号ＡＲを受けたときに、カウント値をインクリメントすることとしてもよい。
【００９４】
また、ＡＲカウンタ８９は、Ｓ−ＡＣＭＵ（２０）ごとに、「Ｈ」レベルのアラーム信号ＡＲを出力した回数をカウントすることとしてもよい。
【００９５】
［第４の実施形態］
第１の実施形態では、アクセス信号ＡＣが「Ｈ」レベルに活性化されない場合には、プログラムされたロウアドレスと、指定されたロウアドレスが一致したときには、不良メモリセル行に対してアクセスが行なわれることになる。リードアクセスの場合には、不良メモリセル行から読み出しエラーが発生するので、不正アクセス者に対して、不正なアクセスを検知したことが知られてしまう。
【００９６】
本実施の形態では、不正なアクセスを検知したことが知られないようにする手段を提供する。
【００９７】
図１１は、第４の実施形態の機能再構成セルの一例を表わす図である。
この機能再構成セル２２０が、図２の機能再構成セル２０と相違する点は、冗長制御回路６５１と、アクセス制御デコーダ（ＡＣＤＥＣ）２３２と、正規アドレスデコーダ６２８である。
【００９８】
図１２は、冗長制御回路６５１と、アクセス制御デコーダ（ＡＣＤＥＣ）２３２と、正規アドレスデコーダ６２８によって実現される動作を説明するための図である。
【００９９】
冗長制御回路６５１は、アラーム信号ＡＲをアクセス制御デコーダ２３２と、正規アドレスデコーダ６２８へ出力する。冗長制御回路６５１の入力および出力の論理は、第１の実施形態で説明したものと同様である。
【０１００】
正規アドレスデコーダ６２８は、アクセス信号ＡＣが「Ｈ」レベルに活性化すると、正規メモリセルの選択を禁止する。
【０１０１】
正規アドレスデコーダ６２８は、アクセス信号ＡＣが「Ｈ」レベルに活性化されず、かつ条件信号ＣＯＮＤが「Ｈ」レベルに活性化されないときには、正規メモリセルの選択を禁止しない。
【０１０２】
正規アドレスデコーダ６２８は、アクセス信号ＡＣが「Ｈ」レベルに活性化されず、かつ条件信号ＣＯＮＤが「Ｈ」レベルに活性化された場合には、アラーム信号ＡＲが「Ｈ」レベルに活性化されたときには、正規メモリセルの選択を禁止し、アラーム信号ＡＲが「Ｈ」レベルに活性化されないときには、正規メモリセルの選択を禁止しない。
【０１０３】
アクセス制御デコーダ２３２は、条件信号ＣＯＮＤが「Ｈ」レベルに活性化され、かつアラーム信号ＡＲが「Ｈ」レベルに活性化されたときには、ダミー処理の開始アドレスである所定のアドレスを出力する。これによって、所定のアドレスへ無条件ジャンプし、所定のアドレスからのダミー処理が開示されるので、不正アクセス者に対して、不正なアクセスを検知したことが知られるのを防止できる。
【０１０４】
（変形例）
本発明は、上記の実施形態に限定されるものではなく、以下のような変形例も含む。
【０１０５】
（１）  カラム冗長
本発明の実施形態では、メモリアレイが、不良メモリセルが含まれる不良メモリセル行、および不良メモリセル行を置換する冗長メモリセル行を備える構成について説明したが、これに限定するものではない。
【０１０６】
メモリアレイが、不良メモリセルが含まれる不良メモリセル列、および不良メモリセル列を置換する冗長メモリセル列を備えるものであってもよい。この場合、冗長制御回路のプログラム回路は、複数個のヒューズ素子によって、不良メモリセル列のカラムアドレスをプログラムする。比較器は、アドレス信号のうちのカラムアドレスがプログラム回路でプログラムされた不良メモリセル列のカラムアドレスとが一致するときに、「Ｈ」レベルの信号を出力する。
【０１０７】
また、不良メモリセル行および冗長メモリセル行が１行であるとして説明したが、不良メモリセル行と冗長メモリセル行がそれぞれ複数行であるとしてもよい。また、同様に、不良メモリセル列と冗長メモリセル列がそれぞれ複数行であるとしてもよい。
【０１０８】
（２）  仮想不良
正規メモリアレイは、不良メモリセル行または不良メモリ列に代えて、少なくとも１つの仮想不良メモリ含む仮想不良メモリセル行または仮想不良メモリセル列を備えることとしてもよい。仮想不良メモリには、テスタによって、ドントケア（don't care）値、つまりダミー値が書込まれる。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１０】
１  データプロセッサ、２  中央処理装置（ＣＰＵ）、４  ランダム・アクセス・メモリ（ＲＡＭ）、５  ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）、ＳＢＵＳ  システムバス（第１バス）、６  バスステートコントローラ（ＢＳＣ）、ＰＢＵＳ  周辺バス(第２バス)、８  機能再構成メモリ（ＲＣＦＧＭ）、１６  割込みコントローラ（ＩＮＴＣ）、２０  機能再構成セル（ＡＣＭＵ）、２１  インタフェース制御回路（ＩＦＣＮＴ）、２３  記憶回路（ＭＲＹ）、２４  制御回路（ＭＣＮＴ）、２５  スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）、２６  アドレスラッチ回路（ＡＤＲＬＡＴ）、２７  メモリアレイ、２８，６２８  正規アドレスデコーダ（ＳＤＥＣ）、２９  タイミングコントローラ（ＴＭＣＮＴ）、２７＿Ｄ  データフィールド（ＤＦＬＤ）、２７＿Ｃ  制御フィールド（ＣＦＬＤ）、３０  セレクタ（ＡＤＲＳＬ）、３１  アドレスインクリメンタ（ＩＣＲＭ）、３２，１３２，２３２  アクセス制御デコーダ（ＡＣＤＥＣ）、３５  接続経路選択回路、３６  スイッチ回路、３７  接続用記憶回路、３９  正規メモリセルアレイ、４０  バスインタフェース回路（ＢＵＳＩＦ）、４１  アドレスデコーダ（ＡＤＥＣ）、４２  内部バス選択回路（ＩＢＳＬ）、５１，６５１  冗長制御回路、５３  不良メモリセル行、５４  冗長メモリセル行、６１  冗長ロウデコーダ部、６２  プログラム回路、６３  比較器、６４  インバータ、６５，６６  ＡＮＤ回路、８９，１５３  ＡＲカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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