(57)【要約】【課題】デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なＳｉＣ系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なＳｉＣ系酸化膜電界効果トランジスタの製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１は、ｎ＋ＳｉＣ基板１０と、ｎ−ＳｉＣ層２０と、ｐウェル２１と、ｎ＋ソース領域２２と、絶縁層３５とを備えている。一方のｐウェル２１１および他方のｐウェル２１２においては、ｐウェル２１の中に配置される第１ｎ＋ソース領域２２１と、ｐウェル２１の内部からｐウェル２１の外部にまで延在する第２ｎ＋ソース領域２２２とが、チャネル領域２９を挟んで互いに対向するように配置されている。絶縁層３５の厚みは、ｐウェル２１の内部に位置するチャネル領域２９上よりも、ウインドウ領域２８上において大きくなっている。【選択図】図１
2012124536.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された前記第１導電型のＳｉＣ層と、
前記ＳｉＣ層において、前記ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成された、前記第１導電型とは導電型の異なる第２導電型の第２導電型領域と、
前記ＳｉＣ層において、前記第２の主面を含むように、前記第２導電型領域とは離れて形成された前記第２導電型の他の第２導電型領域と、
前記ＳｉＣ層の前記第２の主面を含む領域に形成され、前記ＳｉＣ層よりも高濃度の前記第１導電型の不純物を含む複数の高濃度第１導電型領域と、
前記第２の主面に接触するように前記ＳｉＣ層上に形成され、絶縁体からなる絶縁層とを備え、
前記第２導電型領域においては、前記複数の高濃度第１導電型領域のうちの一対の組であって、前記第２導電型領域の中に配置される前記組のうちの一方の高濃度第１導電型領域と、前記第２導電型領域の内部から前記第２導電型領域の外部にまで延在する前記組のうちの他方の高濃度第１導電型領域とが、前記第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置され、
前記他の第２導電型領域においては、前記複数の高濃度第１導電型領域のうちの、一対の前記組を構成する領域と異なる領域を少なくとも１つ含む一対の他の組であって、前記他の第２導電型領域の中に配置される前記他の組のうちの一方の高濃度第１導電型領域と、前記他の第２導電型領域の内部から前記他の第２導電型領域の外部にまで延在する前記他の組のうちの他方の高濃度第１導電型領域とが、前記他の第２導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置され、
前記絶縁層は、前記チャネル領域上および前記他のチャネル領域上から前記第２導電型領域と前記他の第２導電型領域とに挟まれた領域であるウインドウ領域上にまで延在し、
前記絶縁層の厚みは、前記チャネル領域上および前記他のチャネル領域上よりも、前記ウインドウ領域上において大きくなっている、酸化膜電界効果トランジスタ。
【請求項２】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、高融点金属または高融点金属の珪化物からなっている、請求項１に記載の酸化膜電界効果トランジスタ。
【請求項３】
前記チャネル領域および前記他のチャネル領域上の前記絶縁層上に、前記絶縁層に接触するように形成され、導電体からなる電極をさらに備え、
前記電極は、
ポリシリコンからなるポリシリコン層と、
高融点金属からなる高融点金属層とを有している、請求項１に記載の酸化膜電界効果トランジスタ。
【請求項４】
前記チャネル領域上の電極と、前記他のチャネル領域上の電極とは、分離して形成されている、請求項２または３に記載の酸化膜電界効果トランジスタ。
【請求項５】
前記複数の高濃度第１導電型領域は、前記第１導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含んでいる、請求項１〜４のいずれか１項に記載の酸化膜電界効果トランジスタ。
【請求項６】
第１導電型のＳｉＣ基板が準備される工程と、
前記ＳｉＣ基板上に、前記第１導電型のＳｉＣ層が形成される工程と、
前記ＳｉＣ層において、前記ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、前記第１導電型とは導電型の異なる第２導電型の第２導電型領域が形成される工程と、
前記第２の主面に接触するように、前記ＳｉＣ層上に、絶縁体からなる絶縁層が形成される工程と、
前記第２の主面上にマスクが形成される工程と、
前記ＳｉＣ層の前記第２の主面を含む領域に、前記ＳｉＣ層よりも高濃度の前記第１導電型の不純物を含む複数の高濃度第１導電型領域が形成される工程と、
前記絶縁層に接触するように、前記第２導電型領域の内部に位置するチャネル領域上の前記絶縁層上に、導電体からなる電極が形成される工程とを備え、
前記複数の高濃度第１導電型領域が形成される工程においては、前記マスクを用いることにより、前記第２導電型領域の中に配置される第１の高濃度第１導電型領域と、前記第２導電型領域の内部から前記第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域とが、前記チャネル領域を挟んで互いに対向するように形成される、酸化膜電界効果トランジスタの製造方法。
【請求項７】
前記チャネル領域となるべき領域上に形成された前記絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、
前記複数の高濃度第１導電型領域が形成される工程よりも後において、前記耐酸化マスクが形成された状態で、前記絶縁層が形成された前記ＳｉＣ層の前記第２の主面が酸化される工程とをさらに備えた、請求項６に記載の酸化膜電界効果トランジスタの製造方法。
【請求項８】
第２導電型領域が形成される工程よりも後に、前記第２導電型領域が第１アニール温度に加熱される工程と、
前記第２導電型領域が第１アニール温度に加熱される工程および前記複数の高濃度第１導電型領域が形成される工程よりも後に、前記複数の高濃度第１導電型領域が、前記第１アニール温度よりも低い温度である第２アニール温度に加熱される工程とをさらに備えた、請求項６または７に記載の酸化膜電界効果トランジスタの製造方法。
【請求項９】
前記複数の高濃度第１導電型領域が形成される工程では、前記第１導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む前記高濃度第１導電型領域が形成される、請求項７または８に記載の酸化膜電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は酸化膜電界効果トランジスタおよびその製造方法に関し、より特定的には、デバイス特性のばらつきを抑制することが可能なＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ドリフト層等がＳｉ（珪素）からなるＳｉ系ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）においては、製造コストを抑制しつつデバイス特性のばらつきを抑制可能なＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＯＳＦＥＴが提案されている（たとえば、非特許文献１参照）。
【０００３】
すなわち、ＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴにおいては、Ｓｉ層中にｐ型不純物（導電型がｐ型である不純物）とｎ型不純物（導電型がｎ型である不純物）とを同時に拡散させ、その拡散係数の差を利用してチャネル領域が形成される。ここで、ｐ型不純物としてＳｉ層中に添加されるＢ（ホウ素）や、ｎ型不純物としてＳｉ層中に添加されるＡｓ（ヒ素）などの元素のＳｉ中における拡散係数は十分に大きく、かつ上記ｐ型不純物とｎ型不純物との拡散係数の差も十分に大きい。そのため、ＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴは、ｐ型不純物とｎ型不純物とを同時に拡散させることにより、チャネル領域の形状を安定して制御することができる。
【０００４】
チャネル領域の形状、特にゲート電極に沿った方向におけるチャネル領域の長さ（チャネル長）は、ＭＯＳＦＥＴのデバイス特性（閾値電流、オン抵抗など）に大きな影響を与える。これに対し、上記従来のＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴによれば、ｐ型不純物およびｎ型不純物を同時に拡散させることにより、チャネル長を精度よく制御し、デバイス特性のばらつきを抑制することができる。
【０００５】
一方、Ｓｉ系ＭＯＳＦＥＴにおいては、バンドギャップの大きさなどのＳｉの物性に起因して、素子としての動作に限界が存在する。すなわち、高温環境下において使用されるＭＯＳＦＥＴや、高耐圧、高速動作、低損失化が要求されるＭＯＳＦＥＴとしては、Ｓｉ系ＭＯＳＦＥＴは十分な特性を有しているとはいえない。
【０００６】
これに対し、ＭＯＳＦＥＴを含む半導体素子の材料として、Ｓｉよりもバンドギャップの大きいＳｉＣ（炭化珪素）を採用することが提案されている。これにより、高温環境下において使用されるＭＯＳＦＥＴや、高耐圧、高速動作、低損失化が要求されるＭＯＳＦＥＴとして十分な特性を得ることが可能となる（たとえば非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｓ．Ｍ．Ｓｚｅ、“Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ”、Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｉｎｃ、１９８１年、ｐ．４８９−４９０
【非特許文献２】四戸孝、「ＳｉＣパワーデバイス」、東芝レビュー、株式会社東芝、２００４年、Ｖｏｌ．５９、Ｎｏ．２、ｐ４９−５３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＭＯＳＦＥＴの素材としてＳｉＣを採用した場合、上述のＤＭＯＳ構造を有するＳｉ系ＭＯＳＦＥＴの構成をそのまま採用し、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴ（ドリフト層等がＳｉＣ（炭化珪素）からなるＭＯＳＦＥＴ）を構成することは、以下に説明するように困難である。
【０００９】
図１５は、ＤＭＯＳ構造を有する従来のＳｉＣ系ＭＯＳＦＥＴの一例を示す概略断面図である。図１５を参照して、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴの一例について説明する。
【００１０】
図１５を参照して、従来のＳｉＣ系ＭＯＳＦＥＴ１００は、ｎ＋ＳｉＣ基板１１０と、ｎ−ＳｉＣ層１２０と、一対のｐウェル１２１と、一対のｎ＋ソース領域１２２と、一対のｐ＋領域１２３とを備えている。ｎ＋ＳｉＣ基板１１０は、ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層１２０は、ｎ＋基板１１０の一方の主面上に形成され、ｎ型不純物を含んでいる。一対のｐウェル１２１は、ｎ−ＳｉＣ層１２０において、ｎ＋ＳｉＣ基板１１０側の主面である第１の主面１２０Ａとは反対側の主面である第２の主面１２０Ｂを含むように形成され、ｐ型不純物（導電型がｐ型である不純物）を含んでいる。一対のｎ＋ソース領域１２２は、第２の主面１２０Ｂを含み、かつｐウェル１２１に取り囲まれるように一対のｐウェル１２１のそれぞれの内部に形成され、高濃度のｎ型不純物を含んでいる。一対のｐ＋領域１２３は、一対のｎ＋ソース領域１２２のうち一方のｎ＋ソース領域１２２から見て他方のｎ＋ソース領域１２２の側とは反対側のそれぞれに第２の主面１２０Ｂを含むように形成され、高濃度のｐ型不純物を含んでいる。
【００１１】
さらに、図１５を参照して、ＳｉＣ系ＭＯＳＦＥＴ１００は、ゲート酸化膜１３０と、ゲート電極１４０と、層間絶縁膜１５０と、オーミックコンタクト層１８０と、ソース電極１６０と、ドレイン電極１７０とを備えている。ゲート酸化膜１３０は、第２の主面１２０Ｂに接触するようにｎ−ＳｉＣ層１２０上に形成され、絶縁体からなっている。ゲート電極１４０は、ゲート酸化膜１３０に接触するようにゲート酸化膜１３０上に形成され、導電体からなっている。層間絶縁膜１５０は、第２の主面１２０Ｂ上にゲート電極１４０を取り囲むように形成され、絶縁体からなっている。ソース電極１６０は、第２の主面１２０Ｂ上において、層間絶縁膜１５０を取り囲み、ｎ＋ソース領域１２２およびｐ＋領域１２３の上部表面上にまで延在するとともに、オーミックコンタクト層１８０を介してｎ＋ソース領域１２２と電気的に接続されており、導電体からなっている。ドレイン電極１７０は、ｎ＋ＳｉＣ基板１１０においてｎ−ＳｉＣ層１２０が形成される側とは反対側の主面に接触して形成され、導電体からなっている。
【００１２】
次に、ＳｉＣ系ＭＯＳＦＥＴ１００の動作について説明する。図１５を参照して、ゲート電極１４０の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜１３０の直下に位置するｐウェル１２１とｎ−ＳｉＣ層１２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１４０に正の電圧を印加していくと、ｐウェル１２１のゲート酸化膜１３０と接触する付近であるチャネル領域１２９において、反転層が形成される。その結果、ｎ＋ソース領域１２２とｎ−ＳｉＣ層１２０とが電気的に接続され、ソース電極１６０とドレイン電極１７０との間に電流が流れる。
【００１３】
ここで、図１５を参照して、チャネル領域１２９のゲート電極１４０に沿った長さであるチャネル長Ｌは、上述のように動作するＳｉＣ系ＭＯＳＦＥＴ１００のデバイス特性に大きく影響する。
【００１４】
しかし、ＳｉＣ系ＭＯＳＦＥＴ１００においては、上述のＳｉ系ＭＯＳＦＥＴの場合とは異なり、ｐ型不純物としてＳｉＣ層中に添加されるＢ、Ａｌ（アルミニウム）や、ｎ型不純物としてＳｉＣ層中に添加されるＮ（窒素）、Ｐ（リン）などの元素のＳｉＣ中における拡散係数は非常に小さい。そのため、ＳｉＣ系ＭＯＳＦＥＴ１００においては、ＳｉＣ層中にｐ型不純物とｎ型不純物とを同時に拡散させ、その拡散係数の差を利用してチャネル領域を形成することは困難である。
【００１５】
そのため、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴは、レジストや酸化膜などをマスクとして用いたイオン注入やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相蒸着法）などが実施されて、チャネル領域が形成される。その結果、チャネル領域を形成する際のマスクの位置合わせの精度が、チャネル長の精度にそのまま影響する。そのため、ＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴにおいては、マスクの位置合わせのばらつきに起因したデバイス特性のばらつきが問題となる。
【００１６】
さらに、上述のように、ＳｉＣ系ＭＯＳＦＥＴ１００は、同様の構造を有するＳｉ系ＭＯＳＦＥＴに比べて耐圧が高い。そのため、図１５を参照して、ＳｉＣ系ＭＯＳＦＥＴ１００がオフ状態である場合、一対のｐウェル１２１に挟まれた領域であるウインドウ領域１２８上に形成されたゲート酸化膜１３０に、強い電界が印加される場合がある。その結果、ウインドウ領域１２８上において、ゲート酸化膜１３０が破壊されてＳｉＣ系ＭＯＳＦＥＴ１００が正常に動作しなくなる可能性があり、耐久性が不十分となるおそれがある。
【００１７】
そこで、本発明の目的は、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なＳｉＣ系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なＳｉＣ系酸化膜電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明に従った酸化膜電界効果トランジスタは、第１導電型のＳｉＣ基板と、ＳｉＣ基板上に形成された第１導電型のＳｉＣ層と、第１導電型とは導電型の異なる第２導電型の第２導電型領域と、第２導電型の他の第２導電型領域と、複数の高濃度第１導電型領域と、絶縁体からなる絶縁層とを備えている。第２導電型領域は、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成されている。他の第２導電型領域は、ＳｉＣ層において、第２の主面を含むように、第２導電型領域とは離れて形成されている。高濃度第１導電型領域は、ＳｉＣ層の第２の主面を含む領域に形成され、ＳｉＣ層よりも高濃度の第１導電型の不純物を含んでいる。絶縁層は、第２の主面に接触するようにＳｉＣ層上に形成されている。
【００１９】
第２導電型領域においては、上記複数の高濃度第１導電型領域のうちの一対の組であって、第２導電型領域の中に配置される当該組のうちの一方の高濃度第１導電型領域と、第２導電型領域の内部から第２導電型領域の外部にまで延在する当該組のうちの他方の高濃度第１導電型領域とが、第２導電型領域の内部に位置するチャネル領域を挟んで互いに対向するように配置されている。一方、他の第２導電型領域においては、上記複数の高濃度第１導電型領域のうちの、一対の上記組を構成する領域と異なる領域を少なくとも１つ含む一対の他の組であって、他の第２導電型領域の中に配置される当該他の組のうちの一方の高濃度第１導電型領域と、他の第２導電型領域の内部から他の第２導電型領域の外部にまで延在する当該他の組のうちの他方の高濃度第１導電型領域とが、他の第２導電型領域の内部に位置する他のチャネル領域を挟んで互いに対向するように配置されている。
【００２０】
絶縁層は、上記チャネル領域上および他のチャネル領域上から第２導電型領域と他の第２導電型領域とに挟まれた領域であるウインドウ領域上にまで延在している。そして、当該絶縁層の厚みは、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。
【００２１】
本発明の酸化膜電界効果トランジスタにおいては、上述のように、チャネル領域を挟んで一対の高濃度第１導電型領域が互いに対向している。したがって、チャネル長は、当該一対の高濃度第１導電型領域間の距離により決定される。そのため、第２導電型領域を形成する際のマスキングの位置合わせにばらつきがあり、第２導電型領域の位置や形状に多少のばらつきが生じたとしても、第２導電型領域の内部において一対の高濃度第１導電型領域が互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。
【００２２】
さらに、本発明の酸化膜電界効果トランジスタにおいては、上記チャネル領域上および他のチャネル領域上からウインドウ領域上にまで延在している絶縁層の厚みが、チャネル領域上および他のチャネル領域上よりも、ウインドウ領域上において大きくなっている。これにより、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、ウインドウ領域上に形成された酸化膜に強い電界が印加された場合でも、当該酸化膜の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、本発明の酸化膜電界効果によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なＳｉＣ系酸化膜電界効果トランジスタを提供することができる。
【００２３】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、高融点金属または高融点金属の珪化物からなっている。
【００２４】
抵抗率の小さい高融点金属または高融点金属の珪化物を電極の素材として採用することにより、酸化膜電界効果トランジスタの高周波特性が向上する。ここで、高融点金属とは、融点が７００℃以上の金属であって、たとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｐｔ（白金）などをいう。
【００２５】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域および他のチャネル領域上の絶縁層上に、絶縁層に接触するように形成され、導電体からなる電極をさらに備えている。そして、当該電極は、ポリシリコンからなるポリシリコン層と、高融点金属からなる高融点金属層とを有している。
【００２６】
これにより、上述の場合と同様に、酸化膜電界効果トランジスタの高周波特性が向上する。さらに、このような多層（２層）構造の電極を採用することにより、電極の素材の組合せを適切に選択し、酸化膜電界効果トランジスタの閾値電圧を調整することが可能となる。なお、高融点金属としては、上述の場合と同様にＷ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどを採用することができる。
【００２７】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記チャネル領域上の電極と、他のチャネル領域上の電極とは、分離して形成されている。これにより、上記電極が単一の電極から構成される場合に比べて、電極の帰還容量成分が小さくなり、酸化膜電界効果トランジスタの高周波特性が向上する。
【００２８】
上記酸化膜電界効果トランジスタにおいて好ましくは、上記複数の高濃度第１導電型領域は、第１導電型の不純物としてヒ素（Ａｓ）およびリン（Ｐ）の少なくともいずれか一方を含んでいる。
【００２９】
比較的低い温度での活性化アニールが可能なＡｓやＰを第１導電型の不純物として選択することにより、高濃度第１導電型領域が形成された後に実施される第１導電型不純物の活性化アニールが容易となる。その結果、酸化膜電界効果トランジスタの製造工程を簡略化することが可能となり、製造コストが抑制された酸化膜電界効果トランジスタを提供することができる。
【００３０】
本発明に従った酸化膜電界効果トランジスタの製造方法は、基板が準備される工程と、ＳｉＣ層が形成される工程と、第２導電型領域が形成される工程と、絶縁層が形成される工程と、マスクが形成される工程と、高濃度第１導電型領域が形成される工程と、電極が形成される工程とを備えている。
【００３１】
基板が準備される工程では、第１導電型のＳｉＣ基板が準備される。ＳｉＣ層が形成される工程では、ＳｉＣ基板上に、第１導電型のＳｉＣ層が形成される。第２導電型領域が形成される工程では、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、第１導電型とは導電型の異なる第２導電型の第２導電型領域が形成される。絶縁層が形成される工程では、上記第２の主面に接触するように、ＳｉＣ層上に、絶縁体からなる絶縁層が形成される。マスクが形成される工程では、上記第２の主面上にマスクが形成される。高濃度第１導電型領域が形成される工程では、ＳｉＣ層の第２の主面を含む領域に、当該ＳｉＣ層よりも高濃度の第１導電型の不純物を含む複数の高濃度第１導電型領域が形成される。電極が形成される工程では、上記絶縁層に接触するように、第２導電型領域の内部に位置するチャネル領域上の当該絶縁層上に、導電体からなる電極が形成される。
【００３２】
そして、複数の高濃度第１導電型領域が形成される工程においては、上記マスクを用いることにより、第２導電型領域の中に配置される第１の高濃度第１導電型領域と、第２導電型領域の内部から第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域とが、チャネル領域を挟んで互いに対向するように形成される。
【００３３】
本発明の酸化膜電界効果トランジスタの製造方法では、高濃度第１導電型領域が形成される工程において、ＳｉＣ層の第２の主面上に形成されたマスクを用いて、チャネル領域を挟んで互いに対向する第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが形成される。したがって、チャネル長は、電極に沿った方向における第１の高濃度第１導電型領域と第２の高濃度第１導電型領域との距離により決定される。そのため、第２導電型領域が形成される工程において第２導電型領域の位置や形状に多少のばらつきが生じたとしても、第２導電型領域の内部において第１の高濃度第１導電型領域と第２の高濃度第１導電型領域とが互いに対向している限り、当該ばらつきはチャネル長のばらつきの直接の原因とはならない。その結果、本発明の酸化膜電界効果トランジスタの製造方法によれば、デバイス特性のばらつきを抑制したＳｉＣ系酸化膜電界効果トランジスタを製造することができる。
【００３４】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記チャネル領域となるべき領域上に形成された絶縁層に接触するように、酸素の透過を抑制する耐酸化マスクが形成される工程と、上記複数の高濃度第１導電型領域が形成される工程よりも後において、当該耐酸化マスクが形成された状態で、絶縁層が形成されたＳｉＣ層の第２の主面が酸化される工程とをさらに備えている。
【００３５】
チャネル領域となるべき領域上に耐酸化マスクが形成された上で、ＳｉＣ層の第２の主面が酸化されることにより、チャネル領域上以外の第２の主面上の領域における絶縁層の厚みを大きくしつつ、チャネル領域上の領域における絶縁層の厚みの増加が抑制される。その結果、酸化膜電界効果トランジスタのオン抵抗を抑制しつつ、チャネル領域上以外の第２の主面上の領域における絶縁層に強い電界が印加された場合でも、当該絶縁層の破壊が抑制され、十分な耐久性を確保することが可能なＳｉＣ系酸化膜電界効果トランジスタを製造することができる。
【００３６】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、第２導電型領域が形成される工程よりも後に、第２導電型領域が第１アニール温度に加熱される工程と、第２導電型領域が第１アニール温度に加熱される工程および複数の高濃度第１導電型領域が形成される工程よりも後に、当該複数の高濃度第１導電型領域が、第１アニール温度よりも低い温度である第２アニール温度に加熱される工程とをさらに備えている。
【００３７】
第２導電型領域に導入された不純物を活性化するために必要なアニール温度（第１アニール温度）が高濃度第１導電型領域に導入された不純物を活性化するために必要なアニール温度（第２アニール温度）よりも高い場合、上記プロセスを採用することにより、第１アニール温度に加熱される工程よりも後で形成された領域に対する、高濃度第１導電型領域のアニールによる悪影響を抑制することができる。
【００３８】
上記酸化膜電界効果トランジスタの製造方法において好ましくは、上記複数の高濃度第１導電型領域が形成される工程では、第１導電型の不純物としてヒ素およびリンの少なくともいずれか一方を含む高濃度第１導電型領域が形成される。
【００３９】
比較的低い温度での活性化アニールが可能なＡｓやＰを第１導電型の不純物として選択することにより、高濃度第１導電型領域を形成した後、当該領域の第１導電型の不純物をアニールにより活性化させることが容易となる。
【発明の効果】
【００４０】
以上の説明から明らかなように、本発明の酸化膜電界効果トランジスタおよびその製造方法によれば、デバイス特性のばらつきを抑制しつつ、耐久性を向上可能なＳｉＣ系酸化膜電界効果トランジスタ、およびデバイス特性のばらつきを抑制することが可能なＳｉＣ系酸化膜電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ｐ＋領域を形成するイオン注入の手順を説明するための図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ｐウェルを形成するイオン注入の手順を説明するための図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ｎ＋ソース領域を形成するイオン注入の手順を説明するための図である。
【図１０】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１２】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【図１４】実施の形態３におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【図１５】ＤＭＯＳ構造を有する従来のＳｉＣ系ＭＯＳＦＥＴの一例を示す概略断面図である。
【発明を実施するための形態】
【００４２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００４３】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。図１を参照して、実施の形態１におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴ（酸化膜電界効果トランジスタ）について説明する。
【００４４】
図１を参照して、ＭＯＳＦＥＴ１は、導電型がｎ型（第１導電型）であるｎ＋ＳｉＣ基板１０と、ｎ−ＳｉＣ層２０と、一対のｐウェル２１と、ｎ＋ソース領域２２と、一対のｐ＋領域２３とを備えている。ｎ＋ＳｉＣ基板１０は、ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物は、たとえばＮであり、１×１０１９／ｃｍ３程度の高い濃度で含まれている。また、ｎ＋ＳｉＣ基板１０の厚みは、たとえば４００μｍ程度である。
【００４５】
ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５／ｃｍ３程度の濃度で含まれている。また、ｎ−ＳｉＣ層２０の厚みは、ｎ＋ＳｉＣ基板１０の厚みより小さく、たとえば１４μｍ程度である。
【００４６】
一対のｐウェル２１は、一方のｐウェル２１１と他方のｐウェル２１２とを含んでいる。そして、一方のｐウェル２１１と他方のｐウェル２１２とは、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐウェル２１に含まれるｐ型不純物は、たとえばＡｌ、Ｂなどであり、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１６／ｃｍ３程度の濃度で含まれている。また、ｐウェル２１の厚みは、ｎ−ＳｉＣ層２０の厚みより小さく、たとえば１．５μｍ程度である。
【００４７】
ｎ＋ソース領域２２は、一対のｐウェル２１の内部のそれぞれに形成された一対の第１ｎ＋ソース領域２２１と、当該一対の第１ｎ＋ソース領域２２１の間に形成された第２ｎ＋ソース領域２２２とを含んでいる。第２ｎ＋ソース領域２２２は、第２の主面２０Ｂに沿った方向において、一方のｐウェル２１１の内部から他方のｐウェル２１２の内部にまで延在するように、かつ第２の主面２０Ｂを含むように形成されている。一対の第１ｎ＋ソース領域２２１は、第２の主面２０Ｂを含み、かつｐウェル２１に取り囲まれるように一対のｐウェル２１のそれぞれの内部に形成されている。そして、一対の第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とは、一方のｐウェル２１１の内部および他方のｐウェル２１２の内部にそれぞれ位置するチャネル領域２９を挟んで互いに対向している。
【００４８】
第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度の濃度で含んでいる。また、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の厚みはｐウェル２１の厚みより小さく、たとえば０．３μｍ程度である。
【００４９】
一対のｐ＋領域２３は、一対の第１ｎ＋ソース領域２２１のうち一方の第１ｎ＋ソース領域２２１から見て他方の第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の側とは反対側のそれぞれに、第２の主面２０Ｂを含むように形成されている。ｐ＋領域２３は、ｐ型不純物、たとえばＡｌなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度の濃度で含んでいる。また、ｐ＋領域２３の厚みは、第１ｎ＋ソース領域２２１および第２ｎ＋ソース領域２２２の厚みとほぼ同等であって、たとえば０．３μｍ程度である。
【００５０】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート酸化膜３０および局所酸化膜９５からなる絶縁層３５と、ゲート電極４０と、層間絶縁膜５０と、オーミックコンタクト層８０と、ソース電極６０と、ドレイン電極７０とを備えている。
【００５１】
絶縁層３５は、第２の主面２０Ｂに接触し、かつ一方の第１ｎ＋ソース領域２２１の上部表面から他方の第１ｎ＋ソース領域２２１の上部表面にまで延在するようにｎ−ＳｉＣ層２０上に形成され、たとえば絶縁体であるＳｉＯ２（二酸化珪素）からなっている。そして、絶縁層３５の厚みは、一方のｐウェル２１１内のチャネル領域２９上および他方のｐウェル２１２内のチャネル領域２９上よりも、一方のｐウェル２１１と他方のｐウェル２１２とに挟まれた領域であるウインドウ領域２８上において大きくなっている。より具体的には、チャネル領域２９上における絶縁層３５を構成するゲート酸化膜３０の厚みは、たとえば１０ｎｍ以上１００ｎｍ以下であり、チャネル領域２９上以外の領域における絶縁層３５を構成する局所酸化膜９５の厚み、たとえばウインドウ領域２８上の領域における局所酸化膜９５の厚みは、たとえば０．２μｍ以上０．８μｍ以下である。ゲート酸化膜３０には高電界が印可されるため、良質かつ均一な膜が必要であり、通常１０ｎｍ以上の厚さが必要である。一方、ゲート酸化膜３０の厚さが大きくなりすぎると、デバイス特性に影響を与える可能性があるため、通常１００ｎｍ以下とされる。また、局所酸化膜９５の厚みは、０．２μｍ未満では、耐久性向上の効果が小さいため、０．２μｍ以上される。一方、局所酸化膜９５の厚みを０．８μｍよりも大きくすると、チャネル領域２９の端部における酸化膜の厚みが大きくなり、デバイス特性に影響を与える可能性がある。また、局所酸化膜９５の厚みを０．８μｍよりも大きくするためには、局所酸化膜９５を形成するための工程に長時間を要する。そのため、局所酸化膜９５の厚みは、通常０．８μｍ以下とされる。また、絶縁層３５は、一方のｐウェル２１１内のチャネル領域２９上および他方のｐウェル２１２内のチャネル領域２９上において、当該チャネル領域２９上の中央部から離れるに従って、厚みが増加する領域を有している。
【００５２】
ゲート電極４０は、ゲート酸化膜３０に接触するようにゲート酸化膜３０上に形成され、一方のｐウェル２１１内のチャネル領域２９上から他方のｐウェル２１２内のチャネル領域２９上にまで延在している。また、ゲート電極の素材には、ポリシリコン、またはＷ、Ｔｉ、Ｎｉ、Ｍｏ、Ｐｔなどの高融点金属および／またはこれらの珪化物を採用することができる。
【００５３】
層間絶縁膜５０は、第２の主面２０Ｂ上においてゲート電極４０を取り囲み、かつ一方のｐウェル２１１上から他方のｐウェル２１２上にまで延在するように形成され、たとえば絶縁体であるＳｉＯ２からなっている。層間絶縁膜５０の厚みは、たとえば０．４μｍ程度である。
【００５４】
オーミックコンタクト層８０は、一方のｐウェル２１１内の第１ｎ＋ソース領域２２１上および他方のｐウェル２１２内の第１ｎ＋ソース領域２２１上のそれぞれに、一方のｐウェル２１１内の第１ｎ＋ソース領域２２１および他方のｐウェル２１２内の第１ｎ＋ソース領域２２１のそれぞれに接触するように形成され、ｐ＋領域２３にまで延在している。オーミックコンタクト層８０は、第１ｎ＋ソース領域２２１とオーミック接触可能な材料であるＮｉ、Ｔｉまたはこれらの珪化物、たとえばＮｉＳｉ（珪化ニッケル）などからなっている。
【００５５】
ソース電極６０は、第２の主面２０Ｂ上において、層間絶縁膜５０を取り囲み、かつｎ＋ソース領域２２、オーミックコンタクト層８０およびｐ＋領域２３の上部表面上にまで延在している。また、ソース電極６０は、導電体からなり、オーミックコンタクト層８０を介してｎ＋ソース領域２２と電気的に接続されている。ソース電極６０の厚みは、たとえば２μｍ以上５μｍ以下である。
【００５６】
ドレイン電極７０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。このドレイン電極７０は、たとえばｎ＋ＳｉＣ基板１０上に形成されたｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料、具体的にはＮｉ、Ｔｉまたはこれらの珪化物などからなるオーミックコンタクト電極と、当該オーミックコンタクト電極上に形成され、ダイボンドが容易なＡｇ（銀）などからなるボンディング電極とを含む多層（２層）構造を有している。
【００５７】
すなわち、実施の形態１におけるＭＯＳＦＥＴ１は、第１導電型である導電型がｎ型のＳｉＣ基板としてのｎ＋ＳｉＣ基板１０と、ｎ＋ＳｉＣ基板１０上に形成された導電型がｎ型のｎ−ＳｉＣ層２０と、第２導電型である導電型がｐ型の一方のｐウェル２１１と、導電型がｐ型の他方のｐウェル２１２と、複数の高濃度第１導電型領域としてのｎ＋ソース領域２２と、絶縁体からなる絶縁層３５とを備えている。
【００５８】
一方のｐウェル２１１は、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成されている。他方のｐウェル２１２は、ｎ−ＳｉＣ層２０において、第２の主面２０Ｂを含むように、一方のｐウェル２１１とは離れて形成されている。ｎ＋ソース領域２２は、ｎ−ＳｉＣ層２０の第２の主面２０Ｂを含む領域に形成され、ｎ−ＳｉＣ層２０よりも高濃度のｎ型不純物を含んでいる。絶縁層３５は、第２の主面２０Ｂに接触するようにｎ−ＳｉＣ層２０上に形成されている。
【００５９】
第２導電型領域としての一方のｐウェル２１１においては、上記複数のｎ＋ソース領域２２のうちの一対の組であって、一方のｐウェル２１１の中に配置される当該組のうちの一方のｎ＋ソース領域２２である第１ｎ＋ソース領域２２１と、一方のｐウェル２１１の内部から一方のｐウェル２１１の外部にまで延在する当該組のうちの他方のｎ＋ソース領域２２である第２ｎ＋ソース領域２２２とが、一方のｐウェル２１１の内部に位置するチャネル領域２９を挟んで互いに対向するように配置されている。一方、他の第２導電型領域としての他方のｐウェル２１２においては、上記複数のｎ＋ソース領域２２のうちの、一対の上記組を構成する領域と異なる領域（他方のｐウェル２１２の中に配置される第１ｎ＋ソース領域２２１）を含む一対の他の組であって、他の第２導電型領域である他方のｐウェル２１２の中に配置される当該他の組のうちの一方の高濃度第１導電型領域である第１ｎ＋ソース領域２２１と、他方のｐウェル２１２の内部から他方のｐウェル２１２の外部にまで延在する当該他の組のうちの他方の高濃度第１導電型領域である第２ｎ＋ソース領域２２２とが、他方のｐウェル２１２の内部に位置する他のチャネル領域２９を挟んで互いに対向するように配置されている。
【００６０】
絶縁層３５は、一方のｐウェル２１１の内部に位置するチャネル領域２９上および他方のｐウェル２１２の内部に位置する他のチャネル領域２９上からウインドウ領域２８上にまで延在している。そして、絶縁層３５の厚みは、一方のｐウェル２１１の内部に位置するチャネル領域２９上および他方のｐウェル２１２の内部に位置する他のチャネル領域２９上よりも、ウインドウ領域２８上において大きくなっている。
【００６１】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が０Ｖの状態すなわちオフ状態では、絶縁層３５の直下に位置するｐウェル２１と第２ｎ＋ソース領域２２２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐウェル２１の絶縁層３５と接触する付近であるチャネル領域２９において、反転層が形成される。その結果、第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。
【００６２】
実施の形態１におけるＭＯＳＦＥＴ１においては、チャネル領域２９を挟んで第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが互いに対向している。したがって、チャネル長Ｌは、第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２との距離により決定される。そのため、ｐウェル２１を形成する際のマスキングの位置合わせにばらつきがあり、ｐウェル２１の位置や形状に多少のばらつきが生じたとしても、ｐウェル２１の内部において第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが互いに対向している限り、当該ばらつきはチャネル長Ｌのばらつきの直接の原因とはならない。
【００６３】
さらに、実施の形態１におけるＭＯＳＦＥＴ１においては、一方のｐウェル２１１の内部に位置するチャネル領域２９上および他方のｐウェル２１２の内部に位置する他のチャネル領域２９上からウインドウ領域２８上にまで延在している絶縁層３５の厚みが、一方のｐウェル２１１の内部に位置するチャネル領域２９上および他方のｐウェル２１２の内部に位置する他のチャネル領域２９上よりも、ウインドウ領域２８上において大きくなっている。これにより、ＭＯＳＦＥＴ１のオン抵抗を抑制しつつ、ウインドウ領域２８上に形成された絶縁層３５に強い電界が印加された場合でも、絶縁層３５の破壊が抑制され、十分な耐久性を確保することが可能となる。以上のように、実施の形態１におけるＭＯＳＦＥＴ１は、デバイス特性のばらつきを抑制しつつ、耐久性が向上したＳｉＣ系酸化膜電界効果トランジスタとなっている。
【００６４】
次に、本発明に従った酸化膜電界効果トランジスタの製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示す流れ図である。また、図３、図５、図７、図８および図１０〜図１２は、ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。また、図４は、ｐ＋領域を形成するイオン注入の手順を説明するための図である。また、図６は、ｐウェルを形成するイオン注入の手順を説明するための図である。また、図９は、ｎ＋ソース領域を形成するイオン注入の手順を説明するための図である。図４、図６および図９において、横軸は表面からの距離、縦軸は不純物濃度を示している。また、図４、図６および図９においては、複数回に分けて実施されるイオン注入の各回の注入によって導入される不純物の分布（１ｓｔ〜８ｔｈ）、およびそれらを合計した不純物の分布（Ｔｏｔａｌ）が表示されている。
【００６５】
図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、基板準備工程が実施される。この工程では、第１導電型のＳｉＣ基板が準備される。具体的には、図３を参照して、たとえばＳｉＣからなり、４００μｍ程度の厚みを有し、ｎ型不純物であるＮを１×１０１９／ｃｍ３程度の高い濃度で含むｎ＋ＳｉＣ基板１０が準備される。
【００６６】
次に、図２を参照して、ＳｉＣ層形成工程が実施される。この工程では、上記ＳｉＣ基板上に第１導電型のＳｉＣ層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０上にｎ−ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用し、基板温度１５００℃の条件下で、１４μｍ程度の膜厚のエピタキシャル膜を形成するように実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５／ｃｍ３程度のｎ型不純物を含むｎ−ＳｉＣ層２０を形成することができる。
【００６７】
次に、図２を参照して、高濃度第２導電型領域形成工程が実施される。この工程では、ＳｉＣ層において、ＳｉＣ基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、第１導電型とは導電型の異なる第２導電型の高濃度第２導電型領域が形成される。具体的には、図３を参照して、まず、熱酸化（ドライ酸化）が実施されることにより、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂ上に厚み５０ｎｍ程度の熱酸化膜９１が形成される。さらに、ＣＶＤが実施されることにより、熱酸化膜９１上にＳｉＯ２などからなる厚み２．０μｍ程度の酸化膜９２が形成される。
【００６８】
次に、酸化膜９２上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第２導電型領域としてのｐ＋領域２３の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜９１および酸化膜９２がエッチングされ、所望のｐ＋領域２３の形状に応じた開口が熱酸化膜９１および酸化膜９２に形成される。エッチングは、たとえばＣＦ４（四フッ化炭素）およびＣＨＦ３（三フッ化メタン）を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により実施することができる（Ｓｉ−ＲＩＥ）。その後、Ｏ２（酸素）を用いたアッシング（Ｏ２アッシング）によりレジストが除去された上で、上記Ｓｉ−ＲＩＥによりエッチングされた熱酸化膜９１および酸化膜９２の領域から露出しているｎ−ＳｉＣ層２０の表面がドライ酸化されることにより、当該表面に熱酸化膜９１が形成される。ドライ酸化は、たとえば１２００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００６９】
以上の手順で形成されたｎ−ＳｉＣ層２０上の酸化膜９２をマスクとして用いてイオン注入が実施され、一対のｐ＋領域２３が形成される。イオン注入は以下のように実施することができる。
【００７０】
【表１】
2012124536.tif 000003
【００７１】
ｐ＋領域２３を形成するための具体的なイオン注入条件を表１に示す。ｐ＋領域２３を形成するためのｐ型不純物の導入は、図４および表１に示すように、複数回、たとえば４回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図４に示すような所望の不純物分布を有するｐ＋領域２３が形成される。イオン注入の際の基板温度は、たとえば１０００℃とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度のｐ型不純物を含み、厚み０．３μｍ程度のｐ＋領域２３が形成される。
【００７２】
次に、図２を参照して、第２導電型領域形成工程が実施される。この工程では、ＳｉＣ層の第２の主面を含むように、第２導電型の第２導電型領域が、上記高濃度第２導電型領域を含むように形成される。具体的には、図３および図５を参照して、まず、酸化膜９２上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐウェル２１の形状に応じた開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、熱酸化膜９１および酸化膜９２がエッチングされ、所望のｐウェル２１の形状に応じた開口が熱酸化膜９１および酸化膜９２に形成される。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（Ｓｉ−ＲＩＥ）。
【００７３】
その後、Ｏ２アッシングによりレジストが除去された上で、上記Ｓｉ−ＲＩＥによりエッチングされた熱酸化膜９１および酸化膜９２の領域から露出しているｎ−ＳｉＣ層２０の表面がドライ酸化されることにより、当該表面に熱酸化膜が形成される。ドライ酸化は、たとえば１２００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００７４】
以上の手順で形成されたｎ−ＳｉＣ層２０上の酸化膜９２をマスクとして用いてイオン注入が実施され、ｐウェル２１が形成される。イオン注入は以下のように実施することができる。
【００７５】
【表２】
2012124536.tif 000004
【００７６】
ｐウェル２１を形成するための具体的なイオン注入条件を表２に示す。ｐウェル２１を形成するためのｐ型不純物の導入は、図６および表２に示すように、複数回、たとえば８回のイオン注入により実施することができる。より具体的には、表面から近い領域に注入されるイオン種（ｐ型不純物）としてＡｌが採用され、Ａｌが注入される領域よりも表面から遠い領域に注入されるイオン種としてＢが採用される。そして、加速電圧およびドーズ量が制御されることにより、図６に示すような所望の不純物分布を有するｐウェル２１が形成される。イオン注入の際の基板温度は、たとえば１０００℃とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高く、ｐ＋領域２３に含まれるｐ型不純物よりも低い濃度、たとえば２×１０１６／ｃｍ３程度のｐ型不純物を含み、厚み１．５μｍ程度の一対のｐウェル２１（一方のｐウェル２１１および他方のｐウェル２１２）が形成される。一方のｐウェル２１１および他方のｐウェル２１２は、その領域内にそれぞれｐ＋領域２３を含むように形成される。
【００７７】
次に、図２を参照して、第１アニール工程が実施される。この工程では、ＳｉＣ基板、および高濃度第２導電型領域と第２導電型領域とが形成されたＳｉＣ層が第１アニール温度に加熱される。具体的には、ｎ＋ＳｉＣ基板１０、およびｐ＋領域２３とｐウェル２１とが形成されたｎ−ＳｉＣ層２０が第１アニール温度、たとえば１８００℃に加熱され、３０分間程度保持される。これにより、ｐ＋領域２３およびｐウェル２１に導入されたｐ型不純物が活性化する。
【００７８】
次に、図２を参照して、絶縁層形成工程が実施される。この工程では、ＳｉＣ層の第２の主面に接触するように、ＳｉＣ層上に、絶縁体からなる絶縁層が形成される。具体的には、図５を参照して、たとえばＨＦ（フッ酸）などを用いたエッチングにより、熱酸化膜９１および酸化膜９２が除去された後、図７を参照して、ｎ−ＳｉＣ層２０の第２の主面２０Ｂがドライ酸化されることにより、第２の主面２０Ｂに熱酸化膜９１が形成される。ドライ酸化は、たとえば１３００℃程度の温度で実施され、これにより５０ｎｍ程度の厚みを有する熱酸化膜９１が形成される。
【００７９】
次に、図２を参照して、高濃度第１導電型領域形成マスク形成工程が実施される。この工程では、第２の主面２０Ｂ上の熱酸化膜９１上に、熱酸化膜９１に接触するように、チャネル領域２９となるべき領域上を覆うマスクが形成される。具体的には、図７を参照して、まず、熱酸化膜９１上に耐酸化性に優れた素材からなる膜、たとえば窒化珪素（Ｓｉ３Ｎ４）膜９４が、熱酸化膜９１を覆うように、０．１μｍ程度の厚みに蒸着される。蒸着は、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ；低圧化学蒸着）により実施することができる。その後、当該窒化珪素膜９４上にレジスト９３が塗布された後、露光および現像が行なわれ、所望のチャネル領域２９の形状に応じた領域上にレジスト９３が残存するマスクパターンが形成される。このマスクパターンに成形されたレジスト９３は、後述する高濃度第１導電型領域形成工程におけるマスクとして用いられる。
【００８０】
次に、図２を参照して、耐酸化マスク形成工程が実施される。この工程では、チャネル領域２９となるべき領域上の熱酸化膜９１に接触するように、酸素の透過を抑制する耐酸化マスクが形成される。具体的には、図７を参照して、上述のようにマスクパターンが形成されたレジスト９３がマスクとして用いられて、窒化珪素膜９４がエッチングされ、所望のチャネル領域２９の形状に応じた領域上に窒化珪素膜９４が残存する。エッチングは、たとえばＣＦ４およびＯ２を用いたＲＩＥにより実施することができる。このマスクパターンに成形された窒化珪素膜９４は、後述する局所酸化工程における耐酸化マスクとして用いられる。
【００８１】
次に、図２を参照して、高濃度第１導電型領域形成工程が実施される。この工程では、ＳｉＣ層の第２の主面を含む領域に、ＳｉＣ層よりも高濃度の第１導電型の不純物を含む複数の高濃度第１導電型領域が形成される。また、この工程では、上述の高濃度第１導電型領域形成マスク形成工程において形成されたレジストからなるマスクを用いることにより、第２導電型領域の中に配置される第１の高濃度第１導電型領域（一方の高濃度第１導電型領域）と、第２導電型領域の内部から第２導電型領域の外部にまで延在するように配置される第２の高濃度第１導電型領域（他方の高濃度第１導電型領域）とが、チャネル領域を挟んで互いに対向するように形成される。具体的には、図７および図８を参照して、高濃度第１導電型領域形成マスク形成工程および耐酸化マスク形成工程においてマスク形状に成形されたレジスト９３および窒化珪素膜９４がマスクとして用いられてイオン注入が実施され、高濃度第１導電型領域としてのｎ＋ソース領域２２が形成される。イオン注入は以下のように実施することができる。
【００８２】
【表３】
2012124536.tif 000005
【００８３】
ｎ＋ソース領域２２を形成するための具体的なイオン注入条件を表３に示す。ｎ＋ソース領域２２を形成するためのｐ型不純物の導入は、図９および表３に示すように、複数回、たとえば３回のイオン注入により実施することができる。そして、加速電圧およびドーズ量が制御されることにより、図９に示すような所望の不純物分布を有するｎ＋ソース領域２２が形成される。イオン注入の際の基板温度は、たとえば室温とすることができる。これにより、ｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度、たとえば１×１０１９／ｃｍ３程度のｎ型不純物（たとえばＰ）を含み、厚み０．３μｍ程度のｎ＋ソース領域２２（第１ｎ＋ソース領域２２１、および第２ｎ＋ソース領域２２２）が形成される。
【００８４】
このとき、マスク形状に形成されたレジスト９３および窒化珪素膜９４からなる単一のマスクが用いられて、第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とは形成される。そのため、ｐウェル２１の位置が多少ばらついた場合でも、チャネル長Ｌは精度よく制御される。
【００８５】
その後、レジスト９３が、たとえばＯ２およびＣＦ４を用いたアッシング（雰囲気温度：３００℃）により除去される。以上の手順により、高濃度第１導電型領域形成工程が完了する。
【００８６】
次に、図２を参照して、局所酸化工程が実施される。この工程では、上記耐酸化マスクである窒化珪素膜９４が形成された状態で、熱酸化膜９１が形成されたｎ−ＳｉＣ層２０の第２の主面２０Ｂが酸化される処理、すなわちＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセスが実施される。具体的には、図８および図１０を参照して、チャネル領域２９上に窒化珪素膜９４が形成された状態で、ｎ−ＳｉＣ層２０の第２の主面２０Ｂが熱酸化される。これにより、チャネル領域２９上以外の領域（ウインドウ領域２８上の領域を含む）における熱酸化膜９１の厚みが、たとえば０．２μｍ程度にまで増加する。
【００８７】
次に、図２を参照して、第２アニール工程が実施される。この工程では、高濃度第１導電型領域が、上述の第１アニール温度よりも低い温度である第２アニール温度に加熱される。具体的には、図１０を参照して、ｎ＋ＳｉＣ基板１０、およびｎ＋ソース領域２２が形成されたｎ−ＳｉＣ層２０が第２アニール温度、たとえば１３００℃に加熱され、３０分間程度保持される。これにより、ｎ＋ソース領域２２に導入されたｎ型不純物が活性化する。ここで、第２アニール温度（１３００℃）は、第１アニール温度（１８００℃）よりも低い温度となっている。
【００８８】
次に、図２を参照して、電極形成工程が実施される。この工程では、上記絶縁層上に、導電体からなる電極が当該絶縁層に接触するように形成される。具体的には、図１０および図１１を参照して、まず、Ｈ３ＰＯ３（亜リン酸）などを用いたエッチングにより窒化珪素膜９４が除去された後、熱酸化膜９１がライトエッチングされ、熱酸化膜９１の表面からたとえば０．１μｍ程度の厚みの領域が除去される。これにより、チャネル領域２９上の領域の中央部においてｐウェル２１の上部表面が露出するとともに、当該領域以外の領域に局所酸化膜９５が残存する。その後、ｎ−ＳｉＣ層２０の第２の主面２０Ｂがドライ酸化されることにより、露出したｐウェル２１の上部表面にゲート酸化膜３０が形成される。さらに、ゲート酸化膜３０および局所酸化膜９５を含む絶縁層３５上にたとえばＰなどの不純物を高濃度に添加したゲート電極４０となるべき導電性のポリシリコン膜が、０．５μｍ程度の厚みに蒸着される。蒸着は、たとえばＬＰＣＶＤにより実施することができる。その後、当該ポリシリコン膜上にレジスト９３が塗布された後、露光および現像が行なわれ、一方のｐウェル２１１内のチャネル領域２９上から他方のｐウェル２１２内のチャネル領域２９上にまで延在する所望のゲート電極４０の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極４０が形成される。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（Ｓｉ−ＲＩＥ）。
【００８９】
その後、たとえばＨ２ＳＯ４（硫酸）およびＨ２Ｏ２（過酸化水素）が用いられてレジスト９３が除去される。これにより、一方のｐウェル２１１内のチャネル領域２９上から他方のｐウェル２１２内のチャネル領域２９上にまで延在するゲート電極４０が形成される。
【００９０】
次に、図２を参照して、層間絶縁膜形成工程が実施される。この工程では、絶縁体からなる層間絶縁膜が、上記絶縁層３５上において電極を取り囲み、かつ一方の第２導電型領域上から他方の第２導電型領域上にまで延在するように形成される。具体的には、図１２を参照して、絶縁層３５およびゲート電極４０上に、層間絶縁膜５０となるべき絶縁体膜である酸化膜（たとえばＳｉＯ２膜）が蒸着される。蒸着は、たとえば常圧ＣＶＤ、ＬＰＣＶＤ、ＰＣＶＤ（Ｐｌａｓｍａ  ＣＶＤ；プラズマＣＶＤ）などにより実施することができる。また、酸化膜９２の厚みは、たとえば０．４μｍ程度とすることができる。
【００９１】
次に、図２を参照して、オーミックコンタクト層形成工程が実施される。この工程では、高濃度第１導電型領域とオーミック接触可能な素材からなるオーミックコンタクト層が、高濃度第１導電型領域上に、高濃度第１導電型領域と接触するように形成される。具体的には、図１２を参照して、上記酸化膜上にレジストが塗布された後、露光および現像が行なわれ、所望のオーミックコンタクト層８０の形状に応じた領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、絶縁層３５および上記酸化膜がエッチングされ、オーミックコンタクト層８０（図１参照）が形成されるべきｎ＋ソース領域２２およびｐ＋領域２３の上部表面が露出する。エッチングは、たとえばＣＦ４およびＣＨＦ３を用いたＲＩＥにより実施することができる（ＳｉＯ２−ＲＩＥ）。さらに、露出したｎ＋ソース領域２２およびｐ＋領域２３の上部表面上およびレジスト９３上に、たとえばＮｉが蒸着されて０．１μｍ程度の厚みを有するＮｉ膜８５が形成される。その後、アセトンなどの有機溶剤により、レジスト９３がレジスト９３上のＮｉ膜８５とともに除去される（リフトオフ）。さらに、ｎ＋ＳｉＣ基板１０、およびＮｉ膜８５が形成されたｎ−ＳｉＣ層２０が１０００℃に加熱され、１０分間保持されることにより、Ｎｉがシリサイド化されて、オーミックコンタクト層８０が形成される。
【００９２】
次に、図２を参照して、ソース電極形成工程が実施される。この工程では、ＳｉＣ層の第２の主面上において層間絶縁膜を取り囲み、かつ第１の高濃度第１導電型領域および高濃度第２導電型領域の上部表面上にまで延在するとともに、第１の高濃度第１導電型領域と電気的に接続される導電体からなるソース電極が形成される。具体的には、図１２および図１を参照して、オーミックコンタクト層８０が形成されたｎ−ＳｉＣ層２０の第２の主面２０Ｂ上に、Ａｌなどの導電体が、ｎ−ＳｉＣ層２０の第２の主面２０Ｂ上において層間絶縁膜５０を取り囲み、かつ第１ｎ＋ソース領域２２１およびｐ＋領域２３の上部表面上にまで延在するとともに、オーミックコンタクト層８０を介して第１ｎ＋ソース領域２２１と電気的に接続されるように蒸着されて、ソース電極６０が形成される。
【００９３】
そして、上記工程が実施された後、パッシベーション処理および蒸着によるドレイン電極７０の形成等が実施されることにより、図１に示す実施の形態１におけるＭＯＳＦＥＴ１が完成する。
【００９４】
なお、上記実施の形態１におけるＭＯＳＦＥＴの製造方法では、ポリシリコンからなるゲート電極４０が形成される場合について説明したが、ゲート電極４０がＷ、Ｔｉ、Ｎｉなどからなる場合、ゲート電極形成工程においてポリシリコンに代えてＷ、Ｔｉ、Ｎｉなどを蒸着すればよい。また、ゲート電極４０がＴｉ、Ｎｉなどのシリサイド（珪化物）からなる場合、これらを蒸着した上で、所定温度に加熱することによりシリサイド化させればよい。
【００９５】
上記実施の形態１におけるＭＯＳＦＥＴの製造方法では、高濃度第１導電型領域形成工程において、ｎ−ＳｉＣ層２０の第２の主面２０Ｂ上に形成された単一のマスクを用いて、チャネル領域２９を挟んで互いに対向する第１ｎ＋ソース領域２２１と第２ｎ＋ソース領域２２２とが形成される。その結果、実施の形態１におけるＭＯＳＦＥＴの製造方法によれば、デバイス特性のばらつきを抑制したＭＯＳＦＥＴ１を製造することができる。さらに、実施の形態１におけるＭＯＳＦＥＴの製造方法では、チャネル領域２９となるべき領域上に耐酸化マスクとしての窒化珪素膜９４が形成された上で、ｎ−ＳｉＣ層２０の第２の主面２０Ｂが酸化されることにより、ウインドウ領域２８上の領域における絶縁層３５の厚みを大きくしつつ、チャネル領域２９上の領域における絶縁層３５の厚みの増加が抑制される。その結果、ＭＯＳＦＥＴ１のオン抵抗を抑制しつつ、ウインドウ領域２８上の絶縁層３５に強い電界が印加された場合でも、絶縁層３５の破壊が抑制され、十分な耐久性を確保することが可能なＭＯＳＦＥＴ１を製造することができる。
【００９６】
（実施の形態２）
次に、本発明の実施の形態２について説明する。図１３は、本発明の一実施の形態である実施の形態２におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【００９７】
図１３を参照して、実施の形態２におけるＭＯＳＦＥＴ１と、図１に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極４０の構成において、実施の形態２におけるＭＯＳＦＥＴ１は、図１の実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【００９８】
すなわち、図１３を参照して、実施の形態２におけるＭＯＳＦＥＴ１においては、一方のｐウェル２１１の内部に位置するチャネル領域２９上のゲート電極４０と、他方のｐウェル２１２の内部に位置するチャネル領域２９上のゲート電極４０とが分離して形成されている。別の観点から説明すると、実施の形態２におけるＭＯＳＦＥＴ１においては、ウインドウ領域２８上の領域に、ゲート電極４０が形成されていない。これにより、ゲート電極４０が、一方のｐウェル２１１の内部に位置するチャネル領域２９上から他方のｐウェル２１２の内部に位置するチャネル領域２９上にまで延在している実施の形態１の構成に比べて、ゲート電極４０とドレイン電極７０とで形成される帰還容量成分が小さくなる。その結果、実施の形態２のＭＯＳＦＥＴ１は、高周波特性が向上している。
【００９９】
なお、実施の形態２におけるＭＯＳＦＥＴ１は、実施の形態１の場合と基本的には同様に製造することができるが、電極形成工程において、実施の形態１の場合とは製造プロセスが一部異なっている。すなわち、図２、図１１および図１３を参照して、絶縁層３５上のポリシリコン膜上にレジスト９３が塗布された後、露光および現像が行なわれる。これにより、一方のｐウェル２１１内のチャネル領域２９上と他方のｐウェル２１２内のチャネル領域２９上とに分離した所望のゲート電極４０の形状に応じた領域以外の領域に開口を有するマスクパターンが形成される。その後、マスクパターンが形成されたレジストがマスクとして用いられて、ポリシリコン膜がエッチングされ、所望の形状を有するゲート電極４０が形成される。その他の工程については、実施の形態１の場合と同様に実施されることにより、実施の形態２におけるＭＯＳＦＥＴ１を製造することができる。
【０１００】
（実施の形態３）
次に、本発明の実施の形態３について説明する。図１４は、本発明の一実施の形態である実施の形態３におけるＤＭＯＳ構造を有するＳｉＣ系ＭＯＳＦＥＴを示す概略断面図である。
【０１０１】
図１４を参照して、実施の形態３におけるＭＯＳＦＥＴ１と、図１に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、ゲート電極４０の構成において、実施の形態３におけるＭＯＳＦＥＴ１は、図１の実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。
【０１０２】
すなわち、図１４を参照して、実施の形態３におけるＭＯＳＦＥＴ１のゲート電極４０は、複数層（２層）構造を有している。より具体的には、ゲート電極４０は、上部層４０１と下部層４０２とを含んでいる。下部層４０２は、たとえばポリシリコンからなっており、上部層４０１はＷ、Ｔｉ、Ｎｉなどの高融点金属またはこれらのシリサイドからなっている。これにより、ゲート電極４０の抵抗成分が小さくなり、ＭＯＳＦＥＴ１の高周波特性が向上する。さらに、このような多層（２層）構造のゲート電極４０を採用することにより、ゲート電極４０の素材の組合せを適切に選択し、ＭＯＳＦＥＴ１の閾値電圧を調整することが可能となる。
【０１０３】
なお、実施の形態３のＭＯＳＦＥＴ１は、ゲート電極形成工程以外の工程において、実施の形態１の場合と同様の製造工程により製造することができる。実施の形態３のゲート電極製造工程は、まず下部層４０２をＣＶＤなどの蒸着等により形成した上で、下部層４０２上に上部層４０１をＣＶＤなどの蒸着等により形成し、必要に応じてこれらを加熱して下部層４０２および上部層４０１の少なくともいずれか一方をシリサイド化（珪化）させることにより実施することができる。
【０１０４】
また、本実施の形態においては、図１に基づいて説明した実施の形態１のＭＯＳＦＥＴ１の構成において、ゲート電極４０を多層構造とする場合について説明したが、図１３に基づいて説明した実施の形態２のＭＯＳＦＥＴ１の構成において、ゲート電極４０を多層構造としてもよい。
【０１０５】
上記実施の形態１〜３においては、第２の高濃度第１導電型領域が一方の第２導電型領域から他方の第２導電型領域にまで延在する場合について説明したが、本発明のＭＯＳＦＥＴはこれに限られない。第２の高濃度第１導電型領域は第２導電型領域の内部から外部にまで延在して形成されていればよく、第２導電型領域の外部において分離して形成されていてもよい。
【０１０６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０７】
本発明の酸化膜電界効果トランジスタおよびその製造方法は、デバイス特性のばらつきの抑制が要求されるＳｉＣ系酸化膜電界効果トランジスタおよびその製造方法に、特に有利に適用され得る。
【符号の説明】
【０１０８】
１  ＭＯＳＦＥＴ、１０  ｎ＋ＳｉＣ基板、２０  ｎ−ＳｉＣ層、２０Ａ  第１の主面、２０Ｂ  第２の主面、２１  ｐウェル、２１１  一方のｐウェル、２１２  他方のｐウェル、２２  ｎ＋ソース領域、２２１  第１ｎ＋ソース領域、２２２  第２ｎ＋ソース領域、２３  ｐ＋領域、２８  ウインドウ領域、２９  チャネル領域、３０  ゲート酸化膜、３５  絶縁層、４０  ゲート電極、４０１  上部層、４０２  下部層、５０  層間絶縁膜、６０  ソース電極、７０  ドレイン電極、８０  オーミックコンタクト層、８５  Ｎｉ膜、９１  熱酸化膜、９２  酸化膜、９３  レジスト、９４  窒化珪素膜、９５  局所酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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