(57)【要約】【課題】本発明は、配線基板上に３つの半導体チップを積層した際、データ信号の品質劣化を抑制可能な半導体装置を提供することを課題とする。【解決手段】第１の面１８ａに、ｎ個の第１の外部データ端子２９及びｎ個の第２の外部データ端子を有する第１の配線基板１１を備え、ｎ個の第１の外部データ端子２９、及びｎ個の第２の外部データ端子のそれぞれと電気的に接続される２ｎ個の第１のデータパッド６９を有する第１の半導体チップ１４を、ｎ個の第１の外部データ端子２９のそれぞれと電気的に接続されるｎ個の第２のデータパッド６１を有する第２の半導体チップ１３−１と、ｎ個の第２の外部データ端子のそれぞれと電気的に接続されるｎ個の第３のデータパッド７７を有する第３の半導体チップ１３−２と、の間に配置して第１の配線基板１１に搭載した。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面に、ｎ個の第１の外部データ端子及びｎ個の第２の外部データ端子を有する第１の配線基板と、
前記ｎ個の第１の外部データ端子、及び前記ｎ個の第２の外部データ端子のそれぞれと電気的に接続される２ｎ個の第１のデータパッドを有する第１の半導体チップと、
前記ｎ個の第１の外部データ端子のそれぞれと電気的に接続されるｎ個の第２のデータパッドを有する第２の半導体チップと、
前記ｎ個の第２の外部データ端子のそれぞれと電気的に接続されるｎ個の第３のデータパッドを有する第３の半導体チップと、
を備え、
前記第１乃至第３の半導体チップは、前記第１の面の反対側に位置する前記第１の配線基板の第２の面に、前記第２の半導体チップ、前記第１の半導体チップ、前記第３の半導体チップの順で搭載されており、
前記第１の半導体チップを、前記第２の半導体チップと前記第３の半導体チップとの間に配置したことを特徴とする半導体装置。
【請求項２】
前記ｎ個の第２のデータパッドは、前記ｎ個の第２の外部データ端子とは電気的に独立した構成とされており、
前記ｎ個の第３のデータパッドは、前記ｎ個の第１の外部データ端子とは電気的に独立した構成であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｎは、２以上の整数であって、
前記第１の配線基板の前記第２の面は、中央領域と、該中央領域を挟む第１及び第２の周辺領域と、を有し、
前記中央領域、及び前記第１及び第２の周辺領域は、第１の方向に並んで配置され、
前記中央領域には、前記第１の外部データ端子と電気的に接続される一方のｎ個の前記第１のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続されるｎ個の第１の内部データ端子と、前記ｎ個の第２のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるｎ個の第２の内部データ端子と、が設けられており、
前記ｎ個の第１の内部データ端子は、前記第１の方向に延在する第１の直線上に配列され、前記ｎ個の第２の内部データ端子は、前記第１の方向に延在し、かつ前記第１の直線と並走する第２の直線上に配列されており、
前記第１及び第２の周辺領域には、他方のｎ個の前記第１のデータパッドのうち、ｎ／２個の第１のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第１の線上に配列されるｎ／２個の第３の内部データ端子と、前記ｎ個の第３のデータパッドのうち、ｎ／２個の第３のデータパッドのぞれぞれとボンディングワイヤを介して電気的に接続され、かつ前記第１の線と並走し、前記第２の線との間に前記第１の線を配置する第３の線上に配列されるｎ／２個の第４の内部データ端子と、がそれぞれ設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ｎは、２以上の整数であって、
前記第１の配線基板の前記第２の面は、中央領域と、該中央領域を挟む第１及び第２の周辺領域と、を有し、
前記中央領域と対向するように、前記第１の方向に延在する第４の線上に配列されたｎ個の第１のパッドと、前記第４の線上であって前記ｎ個の第１のパッドの両側にｎ／２個ずつ配列された第２のパッドと、前記第１のパッドと前記第２のパッドとを電気的に接続する配線と、が主面に設けられた第２の配線基板を有し、
前記中央領域、及び前記第１及び第２の周辺領域は、第１の方向に並んで配置され、
前記中央領域には、前記第１の外部データ端子と電気的に接続される一方のｎ個の前記第１のデータパッドのそれぞれとボンディングワイヤを介して電気的に接続されるｎ個の第１の内部データ端子と、前記ｎ個の第１のパッドのそれぞれとボンディングワイヤを介して電気的に接続されるｎ個の第２の内部データ端子と、が設けられており、
前記ｎ個の第１の内部データ端子は、前記第１の方向に延在する第１の直線上に配列され、前記ｎ個の第２の内部データ端子は、前記第１の方向に延在し、かつ前記第１の直線と並走する第２の直線上に配列されており、
前記第１及び第２の周辺領域には、他方のｎ個の前記第１のデータパッドのうち、ｎ／２個の第１のデータパッドのそれぞれと、ボンディングワイヤを介して電気的に接続され、かつ前記第１の線上に配列されるｎ／２個の第３の内部データ端子と、前記ｎ／２個の第２のパッドのそれぞれとボンディングワイヤを介して電気的に接続され、前記第１の線と並走し、かつ前記第２の線との間に前記第１の線を配置する第３の線上に配列されるｎ／２個の第４の内部データ端子と、がそれぞれ設けられており、
ボンディングワイヤを介して、前記ｎ個の第１のパッドのそれぞれと前記ｎ個の第３のデータパッドとを電気的に接続したことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記第２の半導体チップのうち、前記中央領域と対向する部分に前記ｎ個の第２のデータパッドを配置し、
前記第３の半導体チップのうち、前記中央領域と対向する部分に前記ｎ個の第３のデータパッドを配置したことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第２の半導体チップのうち、前記中央領域と対向する部分に前記ｎ個の第２のデータパッドを配置し、
前記第３の半導体チップのうち、前記第１の周辺領域と対向する部分に、一方のｎ／２個の前記第３のデータパッドを配置し、前記第２の周辺領域と対向する部分に、他方のｎ／２個の前記第３のデータパッドを配置したことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第１の半導体チップには、第１のチップセレクト信号が入力され、
前記第２及び第３の半導体チップには、前記第１のチップセレクト信号とは異なる共通の第２チップセレクト信号が入力されることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第１の配線基板は、前記第１の内部データ端子、前記第２の内部データ端子、及び前記第１の外部データ端子を電気的に接続する第１の配線パターンと、
前記第３の内部データ端子、前記第４の内部データ端子、及び前記第２の外部データ端子を電気的に接続する第２の配線パターンと、を有し、
前記第１及び第２の配線パターンは、実質的に分岐していないことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第１の配線パターンは、第１の貫通電極と、前記第２の面に設けられ、前記第１の内部データ端子、前記第２の内部データ端子、及び前記第１の貫通電極の一端と接続された第１の配線と、前記第１の面に設けられ、前記第２の外部データ端子、及び前記第１の貫通電極の他端と接続された第２の配線と、を有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２の配線パターンは、第２の貫通電極と、前記第１の面に設けられ、前記第２の外部データ端子、及び前記第２の貫通電極の一端と接続された第３の配線と、前記第２の面に設けられ、前記第３の内部データ端子、前記第４の内部データ端子、及び前記第２の貫通電極の他端と接続された第４の配線と、を有することを特徴とする請求項８または９記載の半導体装置。
【請求項１１】
第１の面に配置されたｎ個の第１の外部データ端子及びｎ個の第２の外部データ端子、前記第１の面の反対側に位置する第２の面に設けられ、かつ前記ｎ個の第１の外部データ端子のぞれぞれと電気的に接続されたｎ個の第１の内部データ端子、及び前記第２の面に設けられ、かつ前記ｎ個の第２の外部データ端子のぞれぞれと電気的に接続されたｎ個の第２の内部データ端子を有する配線基板と、
２ｎ個の第１のデータパッドを有する第１の半導体チップと、
ｎ個の第２のデータパッドを有する第２の半導体チップと、
ｎ個の第３のデータパッドを有する第３の半導体チップと、
を備え、
前記第１乃至第３の半導体チップは、前記第１の配線基板の第２の面に、前記第１の半導体チップ、前記第２の半導体チップ、前記第３の半導体チップの順で搭載されており、
ボンディングワイヤを介して、前記ｎ個の第２のデータパッドのそれぞれと一方のｎ個の前記第１のデータパッドとを電気的に接続し、
ボンディングワイヤを介して、前記ｎ個の第３のデータパッドのそれぞれと他方のｎ個の前記第１のデータパッドとを電気的に接続し、
ボンディングワイヤを介して、前記ｎ個の第１の内部データ端子のぞれぞれと前記一方のｎ個の第１のデータパッドを電気的に接続し、
ボンディングワイヤを介して、前記ｎ個の第２の内部データ端子のぞれぞれと前記他方のｎ個の第１のデータパッドを電気的に接続したことを特徴とする半導体装置。
【請求項１２】
前記配線基板の前記第２の面は、中央領域と、該中央領域を挟む第１及び第２の周辺領域と、を有し、
前記中央領域、及び前記第１及び第２の周辺領域は、第１の方向に並んで配置され、
前記中央領域に前記ｎ個の第１の内部データ端子を設け、
前記第１及び第２の周辺領域のそれぞれにｎ／２個の前記第２の内部データ端子を設け、
前記ｎ個の第１の内部データ端子、及び前記ｎ個の第２の内部データ端子を、前記第１の方向に延在する第１の直線上に配列させたことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記中央領域と対向するように、前記一方のｎ個の第１のデータパッドを配置し、
前記第１及び第２の周辺領域と対向するように、前記他方のｎ個の第１のデータパッドを配置することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記配線基板は、前記第１の内部データ端子、及び前記第１の外部データ端子を電気的に接続する第１の配線パターンと、
前記第２の内部データ端子、及び前記第２の外部データ端子を電気的に接続する第２の配線パターンと、を有し、
前記第１及び第２の配線パターンは、実質的に分岐していないことを特徴とする請求項１１ないし１３のうち、いずれか１項記載の半導体装置。
【請求項１５】
前記第１の配線パターンは、第１の貫通電極と、前記第１の面に設けられ、前記第１の外部データ端子、及び前記第１の貫通電極の一端と接続された第１の配線と、前記第２の面に設けられ、前記第１の内部データ端子、及び前記第１の貫通電極の他端と接続された第２の配線と、を有することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第２の配線パターンは、第２の貫通電極と、前記第１の面に設けられ、前記第２の外部データ端子、及び前記第２の貫通電極の一端と接続された第３の配線と、前記第２の面に設けられ、前記第２の内部データ端子、及び前記第２の貫通電極の他端と接続された第４の配線と、を有することを特徴とする請求項１４または１５記載の半導体装置。
【請求項１７】
前記第２の半導体チップのうち、前記中央領域と対向する部分に前記ｎ個の第２のデータパッドを配置し、
前記第３の半導体チップのうち、前記第１及び第２の周辺領域と対向する部分に前記ｎ個の第３のデータパッドを配置したことを特徴とする請求項１１ないし１６のうち、いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化、高密度化、及び多機能化を実現するために、配線基板上に複数の半導体チップを積層して搭載したＣｈｉｐ ｏｎ Ｃｈｉｐ（以下、ＣｏＣ）技術の研究開発が行なわれている。なお、ＣｏＣ技術は、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（以下、ＭＣＰ）技術とも呼ばれる。
【０００３】
上記ＭＣＰ技術を用いた半導体装置（以下、「ＭＣＰ型半導体装置」という）は、配線基板と、配線基板上に積み重ねられて実装された複数の半導体チップと、を有する。上記複数の半導体チップは、フリップチップ接続、或いはワイヤボンディング接続（例えば、特許文献１参照。）されている。
【０００４】
通常、ＭＣＰ型半導体装置では、メモリ用半導体チップを積層する場合、２〜４個のメモリ用半導体チップが積層される。例えば、配線基板上に、メモリ用半導体チップを２つ積み重ねて実装した場合、単体のメモリ容量の２倍で機能する。
【０００５】
積層するメモリ用半導体チップの数を増加させると、ＭＣＰ型半導体装置の高さが高くなるため、メモリ容量の大容量化と半導体装置の高さを低くすることとは、トレードオフの関係にある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４５１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、半導体装置の高さを低くする要求と、半導体装置の抵コスト化及び大容量化の要求と、を満たすために、配線基板上に３個のメモリ用半導体チップを積み重ねて実装する場合がある。
【０００８】
この場合、例えば、２つのメモリ用半導体チップのＩ／Ｏ（入出力）数を３２ｂｉｔモードから１６ｂｉｔモードに変更し、該２つのメモリ用半導体チップを制御信号ＣＳ０でコントロールすることで、Ｉ／Ｏ３２ｂｉｔとして機能させて、メモリ容量を単体の２倍にすると共に、別の制御信号ＣＳ１でコントロールされるＩ／Ｏ３２ｂｉｔのメモリ用半導体チップを積み重ねて実装することで、メモリ容量を単体のチップの３倍とする。
【０００９】
しかしながら、上記ＭＣＰ型半導体装置を設計する際、配線基板上に２つのＩ／Ｏ１６ｂｉｔのメモリ用半導体チップを積み重ねて実装し、最上層に配置されたＩ／Ｏ１６ｂｉｔのメモリ用半導体チップ上に、Ｉ／Ｏ３２ｂｉｔのメモリ用半導体チップを実装するか、或いは、配線基板上に、Ｉ／Ｏ３２ｂｉｔのメモリ用半導体チップを実装し、該Ｉ／Ｏ３２ｂｉｔのメモリ用半導体チップ上に２つのＩ／Ｏ１６ｂｉｔのメモリ用半導体チップを積み重ねて実装していた。
【００１０】
一般的に、ＭＣＰ型半導体装置に使用される配線基板は、基板本体と、基板本体の一方の面に配置され、ボンディングワイヤを介して、メモリ用半導体チップと電気的に接続される第１の配線パターンと、基板本体の他方の面に配置され、外部接続端子（例えば、はんだボール）が配置される第２の配線パターン（配線及びラウンド部等により構成されるパターン）と、基板本体を貫通し、第１及び第２の配線パターンと接続される貫通電極と、を有する。
【００１１】
このような構成とされた配線基板上に、複数のメモリ用半導体チップを積み重ねて実装した場合、Ｉ／Ｏ等の信号用の配線を分岐する必要がある。このため、多重反射等の影響により、データ信号の波形の品質が劣化する。
つまり、上記説明したＭＣＰ型半導体装置では、配線基板に対する半導体チップの積層順や配線基板の配線トポロジによって、データ信号の品質劣化が生じてしまうという問題があった。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、第１の面に、ｎ個の第１の外部データ端子及びｎ個の第２の外部データ端子を有する第１の配線基板と、前記ｎ個の第１の外部データ端子、及び前記ｎ個の第２の外部データ端子のそれぞれと電気的に接続される２ｎ個の第１のデータパッドを有する第１の半導体チップと、前記ｎ個の第１の外部データ端子のそれぞれと電気的に接続されるｎ個の第２のデータパッドを有する第２の半導体チップと、前記ｎ個の第２の外部データ端子のそれぞれと電気的に接続されるｎ個の第３のデータパッドを有する第３の半導体チップと、を備え、前記第１乃至第３の半導体チップは、前記第１の面の反対側に位置する前記第１の配線基板の第２の面に、前記第２の半導体チップ、前記第１の半導体チップ、前記第３の半導体チップの順で搭載されており、前記第１の半導体チップを、前記第２の半導体チップと前記第３の半導体チップとの間に配置したことを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、第１の面に、ｎ個の第１の外部データ端子及びｎ個の第２の外部データ端子を有する第１の配線基板と、ｎ個の第１の外部データ端子、及びｎ個の第２の外部データ端子のそれぞれと電気的に接続される２ｎ個の第１のデータパッドを有する第１の半導体チップと、ｎ個の第１の外部データ端子のそれぞれと電気的に接続されるｎ個の第２のデータパッドを有する第２の半導体チップと、ｎ個の第２の外部データ端子のそれぞれと電気的に接続されるｎ個の第３のデータパッドを有する第３の半導体チップと、を備え、第１乃至第３の半導体チップを、第１の面の反対側に位置する第１の配線基板の第２の面に、第２の半導体チップ、第１の半導体チップ、第３の半導体チップの順で搭載して、第２の半導体チップと第３の半導体チップとの間に第１の半導体チップを配置することにより、ワイヤボンディングを介して、第２のデータパッドと電気的に接続される第２データパッド用内部データ端子と第１の外部データ端子とを電気的に接続する第１の配線パターン上に、ワイヤボンディングを介して、一方の第１のデータパッドと電気的に接続される内部データ端子を配置することが可能になると共に、ワイヤボンディングを介して、第３のデータパッドと電気的に接続される第３データパッド用内部データ端子と第２の外部データ端子とを電気的に接続する第２の配線パターン上に、ワイヤボンディングを介して、他方の第１のデータパッドと電気的に接続される内部データ端子を配置することが可能となる。
【００１４】
これにより、上記第１及び第２の配線パターンが実質的に分岐しないように配線基板に設けることが可能となり、スタブがほとんどなくなるため、半導体装置のデータ信号の品質劣化を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図２】図１に示す配線基板をＡ視した平面図である。
【図３】図１に示す封止樹脂を取り除いた状態の第１の実施の形態の半導体装置をＡ視した平面図である。
【図４】図２に示す第１の外部データ端子、第１の配線パターン、第１の内部データ端子、及び第２の内部データ端子を模式的に示す図である。
【図５】図１に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。
【図６】図１に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。
【図７】図１に示す第３の半導体チップに設けられた第３のデータパッドの配設位置を説明するための平面図である。
【図８】図１に示す第１の実施の形態の半導体装置に入力されるチップセレクト信号を説明するための図である。
【図９】図４に示す構造体におけるＤＱ信号のシミュレーション結果を示す図である。
【図１０】本発明の第１の実施の形態の変形例に係る半導体装置の概略構成を示す断面図である。
【図１１】図１０に示す封止樹脂を取り除いた状態の第１の実施の形態の変形例に係る半導体装置の主要部をＡ視した平面図である。
【図１２】図１０に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。
【図１３】図１０に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。
【図１４】図１０に示す第３の半導体チップに設けられた第３のデータパッドの配設位置を説明するための平面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図１６】図１５に示す封止樹脂を取り除いた状態の第２の実施の形態の半導体装置の主要部をＡ視した平面図である。
【図１７】図１５に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。
【図１８】図１５に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。
【図１９】図１５に示す第３のデータパッド、第１のパッド、第２のパッド、及び配線を説明するための平面図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図２１】図２０に示す配線基板をＡ視した平面図である。
【図２２】図２１に示す封止樹脂を取り除いた状態の第３の実施の形態の半導体装置の主要部をＡ視した平面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示す断面図である。図１に示す第１の実施の形態の半導体装置１０の切断面は、後述する図２に示すＢ−Ｂ線断面に対応している。
図１を参照するに、第１の実施の形態の半導体装置１０は、第１の配線基板１１と、第２の半導体チップ１３−１と、第１の半導体チップ１４と、第３の半導体チップ１３−２と、第１のスペーサー１５−１と、第２のスペーサー１５−２と、封止樹脂１７と、を有する。
【００１８】
図２は、図１に示す配線基板をＡ視した平面図である。図２に示す方向Ｄは、第１の方向を示している。図２において、図１に示す半導体装置１０と同一構成部分には、同一符号を付す。
【００１９】
図１及び図２を参照するに、第１の配線基板１１は、基板本体１８と、ｎ（２以上の整数）個の第１の内部データ端子２１と、ｎ個の第２の内部データ端子２２と、ｎ個の第３の内部データ端子２３と、ｎ個の第４の内部データ端子２４と、第１の配線パターン２６と、第２の配線パターン２７と、ｎ個の第１の外部データ端子２９と、ｎ個の第２の外部データ端子３１と、複数の内部ＣＡ（コマンド／アドレス）端子３３と、第３の配線パターン３４と、外部ＣＡ端子３６と、外部接続端子３７と、を有する。第１の実施の形態では、一例として、上記ｎが８の場合を例に挙げて、以下の説明を行う。
【００２０】
図１を参照するに、基板本体１８は、板状とされた絶縁基板である。基板本体１８は、第１の面１８ａ（第１の配線基板１１の第１の面に相当する面）と、第１の面１８ａの反対側に設けられた第２の面１８ｂ（第１の配線基板１１の第２の面に相当する面）と、を有する。
【００２１】
図２を参照するに、基板本体１８の第２の面１８ｂは、チップ搭載領域Ｃと、中央領域Ｅと、第１の周辺領域Ｆ１と、第２の周辺領域Ｆ２と、を有する。
チップ搭載領域Ｃは、第２の面１８ｂの中央部に配置された矩形の領域である。チップ搭載領域Ｃは、第１乃至第３の半導体チップ１４，１３−１，１３−２が積み重ねられて搭載される領域である。
【００２２】
中央領域Ｅ、及び第１及び第２の周辺領域Ｆ１，Ｆ２は、チップ搭載領域Ｃの一方の側に、Ｄ方向に並んで配置されている。第１及び第２の周辺領域Ｆ１，Ｆ２は、中央領域Ｅを挟むように配置されている。
上記基板本体１８としては、例えば、ガラスエポキシ基板を用いることができる。
【００２３】
図３は、図１に示す封止樹脂を取り除いた状態の第１の実施の形態の半導体装置をＡ視した平面図である。図３では、図２に示す第１及び第２の配線パターン２６，２７の図示を省略する。また、図３において、図１及び図２に示す構造体と同一構成部分には、同一符号を付す。
【００２４】
図３を参照するに、ｎ個の第１の内部データ端子２１は、中央領域Ｅに設けられている。ｎ個の第１の内部データ端子２１は、中央領域Ｅを通過し、かつＤ方向に延在する第１の直線Ｌ１上に配列されている。
図３を参照するに、ｎ個の第２の内部データ端子２２は、中央領域Ｅに設けられている。ｎ個の第２の内部データ端子２２は、Ｄ方向に延在し、かつ第１の直線Ｌ１と並走する第２の直線Ｌ２上に配列されている。第２の直線Ｌ２は、第１の直線Ｌ１と第３の半導体チップ１３−２との間に位置する第２の面１８ｂ上に配置されている。
【００２５】
図３を参照するに、ｎ個の第３の内部データ端子２３のうち、一方のｎ／２個の第３の内部データ端子２３は、第１の周辺領域Ｆ１に設けられており、他方のｎ／２個の第３の内部データ端子２３は、第２の周辺領域Ｆ２に設けられている。上記ｎ個の第３の内部データ端子２３は、第１の直線Ｌ１上に配列されている。
【００２６】
図３を参照するに、ｎ個の第４の内部データ端子２４のうち、一方のｎ／２個の第４の内部データ端子２４は、第１の周辺領域Ｆ１に設けられており、他方のｎ／２個の第４の内部データ端子２４は、第２の周辺領域Ｆ２に設けられている。上記ｎ個の第４の内部データ端子２４は、第１の線Ｌ１と並走し、第２の線Ｌ２との間に第１の線Ｌ１を配置する第３の線Ｌ３上に配列されている。
【００２７】
図２を参照するに、第１の配線パターン２６は、ｎ個設けられており、第１の貫通電極４１と、第１の配線４２と、第２の配線４４と、を有する。
第１の貫通電極４１は、基板本体１８を貫通するように配置されている。第１の配線４２は、基板本体１８の第２の面１８ｂに設けられている。第１の配線４２は、第１の内部データ端子２１、第２の内部データ端子２２、及び第１の貫通電極４１の一端と接続されている。
【００２８】
これにより、第１の配線４２は、第１の内部データ端子２１、第２の内部データ端子２２、及び第１の貫通電極４１を電気的に接続している。
第２の配線４４は、第１の外部データ端子２９が配置されるランド部を有しており、基板本体１８の第１の面１８ａに設けられている。第２の配線４４は、第１の貫通電極４１の他端と接続されている。これにより、第２の配線４４は、第１の貫通電極４１を介して、第１の配線４２と電気的に接続されている。
【００２９】
図４は、図２に示す第１の外部データ端子、第１の配線パターン、第１の内部データ端子、及び第２の内部データ端子を模式的に示す図である。
図４を参照するに、上記構成とされた第１の配線パターン２６は、実質的に分岐していない配線パターンである。よって、第１の配線パターン２６を用いることで、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
【００３０】
図２を参照するに、第２の配線パターン２７は、ｎ個設けられており、第２の貫通電極４６と、第３の配線４７と、第４の配線４９と、を有する。
第２の貫通電極４６は、基板本体１８を貫通するように設けられている。第３の配線４７は、基板本体１８の第２の面１８ｂに設けられている。第３の配線４７は、第３の内部データ端子２３、第４の内部データ端子２４、及び第２の貫通電極４６の一端と接続されている。これにより、第３の配線４７は、第３の内部データ端子２３、第４の内部データ端子２４、及び第２の貫通電極４６を電気的に接続している。
【００３１】
第４の配線４９は、第２の外部データ端子３１が配置されるランド部を有しており、基板本体１８の第１の面１８ａに設けられている。第４の配線４９は、第２の貫通電極４６の他端と接続されている。これにより、第４の配線４９は、第２の貫通電極４６を介して、第３の配線４７と電気的に接続されている。上記構成とされた第２の配線パターン２７は、実質的に分岐していない配線パターンである。
【００３２】
図２を参照するに、ｎ個の第１の外部データ端子２９は、第２の配線４４のランド部に設けられている。これにより、第１の外部データ端子２９は、第１の配線パターン２６を介して、それぞれ１つの第１及び第２の内部データ端子２１，２２と電気的に接続されている。第１の外部データ端子２９としては、例えば、はんだボールを用いることができる。
【００３３】
図２を参照するに、ｎ個の第２の外部データ端子３１は、第４の配線４９のランド部に設けられている。これにより、第２の外部データ端子３１は、第２の配線パターン２７を介して、それぞれ１つの第３及び第４の内部データ端子２３，２４と電気的に接続されている。第２の外部データ端子３１としては、例えば、はんだボールを用いることができる。
【００３４】
図２を参照するに、複数の内部ＣＡ端子３３は、チップ搭載領域Ｃの他方の側に位置する第２の面１８ｂに設けられている。複数の内部ＣＡ端子３３は、Ｄ方向に対して１列で配列されている。
【００３５】
図２を参照するに、第３の配線パターン３４は、ｎ個設けられており、第３の貫通電極５２と、第５の配線５３と、第６の配線５５と、を有する。
第３の貫通電極５２は、基板本体１８を貫通するように設けられている。第５の配線５３は、基板本体１８の第２の面１８ｂに設けられている。第５の配線５３は、内部ＣＡ端子３３、及び第３の貫通電極５２の一端と接続されている。これにより、第５の配線５３は、内部ＣＡ端子３３と第３の貫通電極５２とを電気的に接続している。
【００３６】
図１を参照するに、第６の配線５５は、外部ＣＡ端子３６が配置されるランド部を有しており、基板本体１８の第１の面１８ａに設けられている。図２を参照するに、第６の配線５５は、第３の貫通電極５２の他端と接続されている。これにより、第６の配線５５は、第３の貫通電極５２を介して、第５の配線５３と電気的に接続されている。
【００３７】
図１及び図２を参照するに、外部ＣＡ端子３６は、第６の配線５５のランド部に設けられている。これにより、第２の外部データ端子３１は、第３の配線パターン３４を介して、内部ＣＡ端子３３と電気的に接続されている。外部ＣＡ端子３６としては、例えば、はんだボールを用いることができる。
【００３８】
図２に示す外部接続端子３７は、基板本体１８の第１の面１８ａ（図２には図示せず）に複数設けられている。外部接続端子３７は、電源やクロック等が入力される端子である。外部接続端子３７としては、例えば、はんだボールを用いることができる。
【００３９】
図１を参照するに、第２の半導体チップ１３−１は、エッジパッド構造とされており、半導体基板５８と、回路素子層５９と、ｎ個の第２のデータパッド６１と、複数のＣＡ用パッド６３と、を有する。第２の半導体チップ１３−１は、第２のデータパッド６１及びＣＡ用パッド６３が上側となるようにチップ搭載領域Ｃに接着されている。
回路素子層５９は、半導体基板５８（例えば、シリコン基板）の表面５８ａに設けられており、図示していない回路素子（例えば、トランジスタ等）を有する。
【００４０】
図５は、図１に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。図５では、説明の便宜上、第１の実施の形態の半導体装置１０を構成する第２の半導体チップ１３−１、及び第１の配線基板１１の構成要素の一部（具体的には、基板本体１８及び第２の内部データ端子２２）のみを図示する。また、図５において、図１及び図３に示す構造体と同一構成部分には、同一符号を付す。
【００４１】
図５を参照するに、ｎ個の第２のデータパッド６１は、回路素子層５９の表面５９ａの一方の側に設けられており、Ｄ方向に配列されている。ｎ個の第２のデータパッド６１は、平面視した状態において、中央領域Ｅと対向するように配置されている。第２のデータパッド６１は、回路素子層５９に設けられた図示していない回路素子と電気的に接続されている。
【００４２】
図１及び図５を参照するに、ｎ個の第２のデータパッド６１は、第２の内部データ端子２２と接続されたボンディングワイヤ６４とそれぞれ接続されている。これにより、第２のデータパッド６１は、ボンディングワイヤ６４及び第１の配線パターン２６を介して、第１の外部データ端子２９と電気的に接続されている（図２参照）。
また、図２を参照するに、ｎ個の第２のデータパッド６１は、ｎ個の第２の外部データ端子３１とは電気的に独立した構成（電気的に絶縁された構成）とされている。
【００４３】
図１を参照するに、複数のＣＡ用パッド６３は、回路素子層５９の表面５９ａの他方の側（第２のデータパッド６１が配列された側とは反対側）に設けられている。図示してはいないが、複数のＣＡ用パッド６３は、図５に示すＤ方向に配列されている。ＣＡ用パッド６３は、回路素子層５９に設けられた図示していない回路素子と電気的に接続されている。
【００４４】
複数のＣＡ用パッド６３は、内部ＣＡ端子３３と接続されたボンディングワイヤ６６とそれぞれ接続されている。これにより、ＣＡ用パッド６３は、ボンディングワイヤ６６及び第３の配線パターン３４を介して、外部ＣＡ端子３６と電気的に接続されている（図２参照）。
【００４５】
上記構成とされた第２の半導体チップ１３−１としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（相変化メモリ）、フラッシュメモリ等を用いることができる。
第１の実施の形態では、第２の半導体チップ１３−１の一例として、Ｉ／Ｏ数１６ｂｉｔのＤＲＡＭ（容量値２Ｇｂｉｔ）を用いた場合を例に挙げて以下の説明を行う。
【００４６】
図１を参照するに、第１の半導体チップ１４は、エッジパッド構造とされており、第２の半導体チップ１３−１に設けられた回路素子層５９、ｎ個の第２のデータパッド６１、及び複数のＣＡ用パッド６３の替わりに、回路素子層６８、２ｎ個の第１のデータパッド６９、及び複数のＣＡ用パッド７１を備えた以外は、第２の半導体チップ１３−１と同様に構成される。回路素子層６８は、図示していない回路素子（例えば、トランジスタ等）を有する。
【００４７】
第１の半導体チップ１４は、第２の半導体チップ１３−１を構成する回路素子層５９の表面５９ａに接着された第１のスペーサー１５−１上に、第１のデータパッド６９及びＣＡ用パッド７１が上側となるように接着されている。
第１のスペーサー１５−１は、第１の半導体チップ１４とボンディングワイヤ６４，６６とが接触しないようにするための部材である。第１の半導体チップ１４は、第２の半導体チップ１３−１と第３の半導体チップ１３−２との間に配置されている。
【００４８】
図６は、図１に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。図６では、説明の便宜上、第１の実施の形態の半導体装置１０を構成する第１の半導体チップ１４、及び第１の配線基板１１の構成要素の一部（具体的には、基板本体１８、第１の内部データ端子２１、及び第３の内部データ端子２３）のみを図示する。また、図６において、図１及び図３に示す構造体と同一構成部分には、同一符号を付す。
【００４９】
図６を参照するに、２ｎ個の第１のデータパッド６９は、回路素子層６８の表面６８ａの一方の側に設けられており、Ｄ方向に配列されている。２ｎ個の第１のデータパッド６９のうち、一方のｎ個の第１のデータパッド６９は、中央領域Ｅと対向するように配置されており、他方のｎ個の第１のデータパッド６９は、第１及び第２の周辺領域Ｅ１，Ｅ２と対向するように配置されている。第１のデータパッド６９は、回路素子層５９に設けられた図示していない回路素子と電気的に接続されている。
【００５０】
図１及び図６を参照するに、一方のｎ個の第１のデータパッド６９は、第１の内部データ端子２１と接続されたボンディングワイヤ７３とそれぞれ接続されている。これにより、一方の第１のデータパッド６９は、ボンディングワイヤ７３及び第１の配線パターン２６を介して、第１の外部データ端子２９と電気的に接続されている（図２参照）。
【００５１】
図１及び図６を参照するに、他方のｎ個の第１のデータパッド６９は、第３の内部データ端子２３と接続されたボンディングワイヤ７４とそれぞれ接続されている。これにより、他方の第１のデータパッド６９は、ボンディングワイヤ７４及び第２の配線パターン２７を介して、第２の外部データ端子３１と電気的に接続されている（図２参照）。
【００５２】
図１を参照するに、複数のＣＡ用パッド７１は、回路素子層６８の表面６８ａの他方の側に設けられている。図示してはいないが、複数のＣＡ用パッド７１は、図６に示すＤ方向に配列されている。ＣＡ用パッド７１は、回路素子層６８に設けられた図示していない回路素子と電気的に接続されている。
【００５３】
複数のＣＡ用パッド７１は、内部ＣＡ端子３３と接続されたボンディングワイヤ７５とそれぞれ接続されている。これにより、ＣＡ用パッド７１は、ボンディングワイヤ７５及び第３の配線パターン３４を介して、外部ＣＡ端子３６と電気的に接続されている（図２参照）。
【００５４】
上記構成とされた第１の半導体チップ１４としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等を用いることができる。
第１の実施の形態では、第１の半導体チップ１４の一例として、Ｉ／Ｏ数３２ｂｉｔのＤＲＡＭ（容量値２Ｇｂｉｔ）を用いた場合を例に挙げて以下の説明を行う。
【００５５】
図１を参照するに、第３の半導体チップ１３−２は、エッジパッド構造とされており、第１の半導体チップ１３−１に設けられたｎ個の第２のデータパッド６１、及び複数のＣＡ用パッド６３の替わりに、ｎ個の第３のデータパッド７７、及び複数のＣＡ用パッド７８を設けた以外は、第１の半導体チップ１３−１と同様に構成される。
【００５６】
第３の半導体チップ１３−２は、第１の半導体チップ１４を構成する回路素子層６８の表面６８ａに接着された第２のスペーサー１５−２上に、第３のデータパッド７７及びＣＡ用パッド７８が上側となるように接着されている。第２のスペーサー１５−２は、第３の半導体チップ１３−２とボンディングワイヤ７３，７４，７５とが接触しないようにするための部材である。
【００５７】
図７は、図１に示す第３の半導体チップに設けられた第３のデータパッドの配設位置を説明するための平面図である。
図７では、説明の便宜上、第１の実施の形態の半導体装置１０を構成する第３の半導体チップ１３−２、及び第１の配線基板１１の構成要素の一部（具体的には、基板本体１８及び第４の内部データ端子２４）のみを図示する。また、図７において、図１及び図３に示す構造体と同一構成部分には、同一符号を付す。
【００５８】
図７を参照するに、ｎ個の第３のデータパッド７７は、回路素子層５９の表面５９ａの一方の側に設けられており、Ｄ方向に配列されている。ｎ個の第３のデータパッド７７は、平面視した状態において、中央領域Ｅと対向するように配置されている。第３のデータパッド７７は、回路素子層５９に設けられた図示していない回路素子と電気的に接続されている。
【００５９】
図１及び図７を参照するに、ｎ個の第３のデータパッド７７は、第４の内部データ端子２４と接続されたボンディングワイヤ８１とそれぞれ接続されている。これにより、第３のデータパッド７７は、ボンディングワイヤ８１及び第２の配線パターン２７を介して、第２の外部データ端子３１と電気的に接続されている（図２参照）。
また、図２を参照するに、ｎ個の第３のデータパッド７７は、ｎ個の第１の外部データ端子２９とは電気的に独立した構成（電気的に絶縁された構成）とされている。
【００６０】
図１を参照するに、複数のＣＡ用パッド７８は、回路素子層５９の表面５９ａの他方の側に設けられている。図示してはいないが、複数のＣＡ用パッド７８は、図７に示すＤ方向に配列されている。ＣＡ用パッド７８は、回路素子層５９に設けられた図示していない回路素子と電気的に接続されている。
複数のＣＡ用パッド７８は、内部ＣＡ端子３３と接続されたボンディングワイヤ８２とそれぞれ接続されている。これにより、ＣＡ用パッド７８は、ボンディングワイヤ８２及び第３の配線パターン３４を介して、外部ＣＡ端子３６と電気的に接続されている（図２参照）。
【００６１】
上記構成とされた第３の半導体チップ１３−２としては、例えば、メモリ用半導体チップ、或いはメモリ以外のコントローラ等を用いることができる。メモリ用半導体チップとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等を用いることができる。
第１の実施の形態では、第３の半導体チップ１３−２の一例として、第２の半導体チップ１３−１と同じＩ／Ｏ数１６ｂｉｔのＤＲＡＭ（容量値２Ｇｂｉｔ）を用いた場合を例に挙げて以下の説明を行う。
【００６２】
図１を参照するに、封止樹脂１７は、基板本体１８の第２の面１８ｂに設けられており、第１乃至第３の半導体チップ１４，１３−１，１３−２、第１及び第２のスペーサー１５−１，１５−２、及びボンディングワイヤ６４，６６，７３，７４（図１には図示せず），７５，８１，８２を封止している。封止樹脂１７としては、例えば、モールド樹脂を用いることができる。
【００６３】
図８は、図１に示す第１の実施の形態の半導体装置に入力されるチップセレクト信号を説明するための図である。図８において、図１及び図２に示す構造体と同一構成部分には同一符号を付す。
【００６４】
図８を参照するに、第１の半導体チップ１４には、第１のチップセレクト信号ＣＳ１が入力され、第２及び第３の半導体チップ１３−１，１３−２には、第１のチップセレクト信号ＣＳ１とは異なる共通の第２チップセレクト信号ＣＳ０が入力される。
つまり、第１の実施の形態の半導体装置１０では、第１のチップセレクト信号ＣＳ１で第１の半導体チップ１４が選択され、第２チップセレクト信号ＣＳ０で第２及び第３の半導体チップ１３−１，１３−２が選択される。
【００６５】
つまり、第１の実施の形態の半導体装置１０は、２ｎ個の第１のデータパッド６９を有し、かつ第１のチップセレクト信号ＣＳ１が入力される第１の半導体チップ１４と、ｎ個の第２のデータパッド６１を有する第２の半導体チップ１３−１と、第２の半導体チップ１３−１と共通の第２チップセレクト信号ＣＳ０が入力され、かつｎ個の第３の半導体チップ１３−２と、を備える。
【００６６】
図９は、図４に示す構造体におけるＤＱ信号のシミュレーション結果を示す図である。
図9に示す波形はアイパターンと呼ばれる波形表示手法で信号波形の遷移を多数サンプリングし、重ね合わせてグラフィカルに表示したものである。
波形が同じ位置(タイミング・電圧)で複数重ね合っていれば、品質の良い波形であり、逆に、波形の位置(タイミング・電圧)がずれている場合は、品質の悪い波形であり、ジッターが悪くなる。
アイパターンを確認することにより、縦軸（電圧）や横軸（時間）からタイミングマージンや電圧マージンを一度に評価できる。
【００６７】
図９を参照するに、第１の実施の形態（図２）におけるデータ信号のアイパターンは、複数のデータ信号の波形がずれることなく、重なり合っているため、信号品質が良好であることを示している。
【００６８】
第１の実施の形態の半導体装置によれば、第１の面１８ａに、ｎ個の第１の外部データ端子２９及びｎ個の第２の外部データ端子３１を有する第１の配線基板１１と、ｎ個の第１の外部データ端子２９、及びｎ個の第２の外部データ端子３１のそれぞれと電気的に接続される２ｎ個の第１のデータパッド６９を有する第１の半導体チップ１４と、ｎ個の第１の外部データ端子２９のそれぞれと電気的に接続されるｎ個の第２のデータパッド６１を有する第２の半導体チップ１３−１と、ｎ個の第２の外部データ端子３１のそれぞれと電気的に接続されるｎ個の第３のデータパッド７７を有する第３の半導体チップ１３−２と、を備え、第１乃至第３の半導体チップ１３，１４−１，１４−２を、第１の面１８ａの反対側に位置する第１の配線基板１１の第２の面１８ｂに、第２の半導体チップ１３−１、第１の半導体チップ１４、第３の半導体チップ１３−２の順で搭載して、第１の半導体チップ１４を、第２の半導体チップ１３−１と第３の半導体チップ１３−２との間に配置する。
【００６９】
これにより、ワイヤボンディング６４を介して、第２のデータパッド６１と電気的に接続される第２の内部データ端子２２と第１の外部データ端子２９とを電気的に接続する第１の配線パターン２６上に、ワイヤボンディング７３を介して、一方のｎ個の第１のデータパッド６９と電気的に接続される第１の内部データ端子２１を配置することが可能になる。
【００７０】
また、ワイヤボンディング８１を介して、第３のデータパッド７７と電気的に接続される第４の内部データ端子２４と第２の外部データ端子３１とを電気的に接続する第２の配線パターン２７上に、ワイヤボンディング７４を介して、他方のｎ個の第１のデータパッド６９と電気的に接続される第３の内部データ端子２３を配置することが可能となる。
【００７１】
したがって、第１の内部データ端子２１、及び第２の内部データ端子２２、及び第１の外部データ端子２９を電気的に接続する第１の配線パターン２６、及び第３の内部データ端子２３、第４の内部データ端子２４、第２の外部データ端子３１を電気的に接続する第２の配線パターン２７を、実質的に分岐しないように配線基板１１に設けることが可能となる。
これにより、スタブがほとんどなくなるため、半導体装置１０のデータ信号の品質劣化を抑制できる。
【００７２】
図１０は、本発明の第１の実施の形態の変形例に係る半導体装置の概略構成を示す断面図である。図１１は、図１０に示す封止樹脂を取り除いた状態の第１の実施の形態の変形例に係る半導体装置の主要部をＡ視した平面図である。
図１２は、図１０に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。図１３は、図１０に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。図１４は、図１０に示す第３の半導体チップに設けられた第３のデータパッドの配設位置を説明するための平面図である。
図１０乃至図１４において、先に説明した図１乃至図７に示す構造体と同一構成部分には、同一符号を付す。
【００７３】
図１０乃至図１４を参照するに、第１の実施の形態の変形例に係る半導体装置９０は、第１の実施の形態の半導体装置１０に設けられた第３の半導体チップ１３−２のｎ個の第３のデータパッド７７の配設位置を変えた以外は、半導体装置１０と同様に構成される。
【００７４】
図１４を参照するに、第３の半導体チップ１３−２では、第３の半導体チップ１３−２のうち、第１の周辺領域Ｆ１と対向する部分に一方のｎ／２個の第３のデータパッド７７を配置し、第２の周辺領域Ｆ２と対向する部分に他方のｎ／２個の第３のデータパッド７７が配置されている。
【００７５】
このように、第１及び第２の周辺領域Ｆ１，Ｆ２と対向するように第３のデータパッド７７を配置することにより、第４の内部データ端子２４と第３のデータパッド７７とを電気的に接続するワイヤボンディング８１の角度（具体的には、平面視した状態において、方向Ｄと直交する線とワイヤボンディング８１とが成す角度）を、図７に示すワイヤボンディング８１の角度と比較して小さくすることが可能となる。
これにより、図示していないボンディング装置により、ワイヤボンディング８１を容易に形成することができる。
【００７６】
また、上記構成とされた第１の実施の形態の変形例に係る半導体装置９０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、半導体装置９０のデータ信号の品質劣化を抑制できる。
【００７７】
（第２の実施の形態）
図１５は、本発明の第２の実施の形態に係る半導体装置の概略構成を示す断面図であり、図１６は、図１５に示す封止樹脂を取り除いた状態の第２の実施の形態の半導体装置の主要部をＡ視した平面図である。
図１７は、図１５に示す第２の半導体チップに設けられた第２のデータパッドの配設位置を説明するための平面図である。図１８は、図１５に示す第１の半導体チップに設けられた第１のデータパッドの配設位置を説明するための平面図である。
図１９は、図１５に示す第３のデータパッド、第１のパッド、第２のパッド、及び配線を説明するための平面図である。
【００７８】
図１５において、図１に示す第１の実施の形態の変形例に係る半導体装置９０と同一構成部分には、同一符号を付す。また、図１５では、第２の配線基板１０１の構成要素である後述する図１６に示す配線１０９の図示を省略する。また、図１６〜図１９において、先に説明した図１１〜図１４に示す構造体と同一構成部分には、同一符号を付す。
【００７９】
図１５〜図１９を参照するに、第２の実施の形態の半導体装置１００は、第１の実施の形態の変形例に係る半導体装置９０に設けられたボンディングワイヤ８１を構成要素から除くと共に、第２の配線基板１０１、及びボンディングワイヤ１０２，１０３を設けた以外は、半導体装置９０と同様に構成される。
【００８０】
図１５及び図１９を参照するに、第２の配線基板１０１は、基板本体１０５と、ｎ個（ｎは２以上の整数）の第１のパッド１０６と、ｎ個の第２のパッド１０７と、ｎ個の配線１０９と、を有する。第２の配線基板１０１は、第１のパッド１０６、第２のパッド１０７、及び配線１０９が上面側となるように、第３の半導体チップ１３−２（最上層に配置された半導体チップ）を構成する回路素子層５９の上面５９ａに接着されている。
【００８１】
基板本体１０５は、矩形とされた絶縁基板であり、第３の半導体チップ１３−２（最上層に配置された半導体チップ）に設けられた回路素子層５９の上面５９ａに載置可能な大きさとされている。
基板本体１０５の主面１０５ａ（第２の配線基板１０１の主面）の反対側の面１０５ｂは、第３の半導体チップ１３−２を構成する回路素子層５９の上面５９ａに接着されている。基板本体１０５としては、例えば、ガラスエポキシ基板を用いることができる。
【００８２】
図１９を参照するに、ｎ個の第１のパッド１０６は、基板本体１０５の主面１０５ａに設けられている。ｎ個の第１のパッド１０６は、中央領域Ｅと対向するように、Ｄ方向に延在する第４の線Ｌ４上に配列されている。
【００８３】
図１９を参照するに、ｎ個の第２のパッド１０７は、基板本体１０５の主面１０５ａに設けられている。ｎ個の第２のパッド１０７のうち、一方のｎ／２個の第２のパッド１０７は、第１の周辺領域Ｆ１と対向するように第４の線Ｌ４上に配列されており、他方のｎ／２個の第２のパッド１０７は、第２の周辺領域Ｆ２と対向するように第４の線Ｌ４上に配列されている。
つまり、第２のパッド１０７は、第４の線Ｌ４上であってｎ個の第１のパッド１０６の両側にｎ／２個ずつ配列されている。
【００８４】
図１９を参照するに、ｎ個の配線１０９は、基板本体１０５の主面１０５ａに設けられている。配線１０９は、その一方の端が第１のパッド１０６と接続されており、他方の端が第２のパッド１０７と接続されている。これにより、配線１０９は、第１のパッド１０６と第２のパッド１０７とを電気的に接続している。
【００８５】
図１９を参照するに、ボンディングワイヤ１０２は、一方の端が第３のデータパッド７７と接続されており、他方の端が第１のパッド１０６と接続されている。これにより、ボンディングワイヤ１０２は、第３のデータパッド７７と第１のパッド１０６とを電気的に接続している。
【００８６】
図１９を参照するに、ボンディングワイヤ１０３は、一方の端が第４の内部データ端子２４と接続されており、他方の端が第２のパッド１０７と接続されている。これにより、ボンディングワイヤ１０３は、第４の内部データ端子２４と第２のパッド１０７とを電気的に接続している。
【００８７】
第２の実施の形態の半導体装置によれば、中央領域Ｅと対向するｎ個の第３のデータパッド７７を有する第３の半導体チップ１３−２を最上層に配置する場合において、中央領域Ｅと対向するようにＤ方向に延在する第４の線Ｌ４上に配列されたｎ個の第１のパッド１０６と、第４の線Ｌ４上であってｎ個の第１のパッド１０６の両側にｎ／２個ずつ配列された第２のパッド１０７と、第１のパッド１０６と第２のパッド１０７とを電気的に接続する配線１０９と、が主面１８ｂに設けられた第２の配線基板１０１を第３の半導体チップ１３−２上に設け、ボンディングワイヤ１０２を介して、第３のデータパッド７７と第１のパッド１０６とを電気的に接続すると共に、ボンディングワイヤ１０３を介して、第４の内部データ端子２４と第２のパッド１０７とを電気的に接続することにより、第１の実施の形態の半導体装置１０に設けられた図７に示すボンディングワイヤ８１を形成する場合と比較して、容易にボンディングワイヤ１０２，１０３を形成することができる。
【００８８】
また、上記構成とされた第２の実施の形態の半導体装置１００は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、具体的には、半導体装置１００のデータ信号の品質劣化を抑制できる。
【００８９】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る半導体装置の概略構成を示す断面図であり、図２１は、図２０に示す配線基板をＡ視した平面図である。
図２０に示す第３の実施の形態の半導体装置１２０の切断面は、図２１に示すＧ−Ｇ線断面に対応している。また、図２０において、先に説明した第１の実施の形態の変形例に係る半導体装置９０と同一構成部分には、同一符号を付す。また、図２１において、先に説明した図２０に示す構造体と同一構成部分には同一符号を付す。
【００９０】
図２０及び図２１を参照するに、第３の実施の形態の半導体装置１２０は、第１の実施の形態の変形例に係る半導体装置９０に設けられた第１の配線基板１１及びボンディングワイヤ６４，７３〜７５，８１の替わりに、配線基板１２１及びボンディングワイヤ１２４〜１２７を設けると共に、配線基板１２１上（基板本体１８の第２の面１８ｂ）に、第１の半導体チップ１４、第２の半導体チップ１３−１、第３の半導体チップ１３−２の順に搭載した以外は半導体装置９０と同様に構成される。
【００９１】
図２０を参照するに、第２の半導体チップ１３−１は、第１の半導体チップ１４に対して内部ＣＡ端子３３側に少しずらした状態で搭載されている。また、第３の半導体チップ１３−２は、第２の半導体チップ１３−１に対して内部ＣＡ端子３３側に少しずらした状態で搭載されている。
【００９２】
図２０及び図２１を参照するに、配線基板１２１は、第１の実施の形態で説明した第１の配線基板１１に設けられた第１乃至第４の内部データ端子２１〜２４の替わりに、ｎ個の第１の内部データ端子１３１、及びｎ個の第２の内部データ端子１３２を設けた以外は、第１の配線基板１１と同様な構成とされている。
【００９３】
図２２は、図２１に示す封止樹脂を取り除いた状態の第３の実施の形態の半導体装置の主要部をＡ視した平面図である。図２２において、図１１及び図２０に示す構造体と同一構成部分には同一符号を付す。
図２２を参照するに、ｎ個の第１の内部データ端子１３１は、中央領域Ｅに設けられており、Ｄ方向に延在する第１の直線Ｌ１上に配列されている。
ｎ個の第２の内部データ端子１３２は、第１及び第２の周辺領域のそれぞれにｎ／２個ずつ設けられている。ｎ個の第２の内部データ端子１３２は、ｎ個の第１の内部データ端子１３１を挟み込むように、第１の直線Ｌ１上に配列されている。
【００９４】
図２０及び図２１を参照するに、第１の配線パターン２６は、一方の端が第１の内部データ端子１３１と接続され、他方の端が第１の外部データ端子２９と接続されている。これにより、第１の配線パターン２６は、第１の内部データ端子１３１と第１の外部データ端子２９とを電気的に接続している。
上記構成とされた第１の配線パターン２６は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
【００９５】
図２１を参照するに、第２の配線パターン２７は、一方の端が第２の内部データ端子１３２と接続され、他方の端が第２の外部データ端子３１と接続されている。これにより、第２の配線パターン２７は、第２の内部データ端子１３２と第２の外部データ端子３１とを電気的に接続している。
上記構成とされた第２の配線パターン２７は、実質的に分岐していない配線パターンであり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
【００９６】
図２２を参照するに、ボンディングワイヤ１２４は、一方の端が第１の内部データ端子１３１と接続されており、他方の端が中央領域Ｅと対向配置された第１のデータパッド６９（一方のｎ個の第１のデータパッド６９）と接続されている。これにより、ボンディングワイヤ１２４は、第１の内部データ端子１３１と中央領域Ｅと対向配置された第１のデータパッド６９とを電気的に接続している。
【００９７】
図２２を参照するに、ボンディングワイヤ１２５は、一方の端が第２の内部データ端子１３２と接続されており、他方の端が第１及び第２の周辺領域Ｆ１，Ｆ２と対向配置された第１のデータパッド６９（他方のｎ個の第１のデータパッド６９）と接続されている。これにより、ボンディングワイヤ１２５は、第２の内部データ端子１３２と第１及び第２の周辺領域Ｆ１，Ｆ２と対向配置された第１のデータパッド６９とを電気的に接続している。
【００９８】
図２２を参照するに、ボンディングワイヤ１２６は、一方の端が第２のデータパッド６１と接続されており、他方の端が中央領域Ｅと対向配置された第１のデータパッド６９と接続されている。これにより、ボンディングワイヤ１２６は、第２のデータパッド６１と中央領域Ｅと対向配置された第１のデータパッド６９とを電気的に接続している。
【００９９】
図２２を参照するに、ボンディングワイヤ１２７は、一方の端が第３のデータパッド７７と接続されており、他方の端が第１及び第２の周辺回路領域Ｆ１，Ｆ２と対向配置された第１のデータパッド６９と接続されている。
これにより、ボンディングワイヤ１２７は、第３のデータパッド７７と、第１及び第２の周辺回路領域Ｆ１，Ｆ２と対向配置された第１のデータパッド６９と、を電気的に接続している。
【０１００】
第３の実施の形態の半導体装置によれば、第１の面１８ａに配置されたｎ個の第１の外部データ端子２９及びｎ個の第２の外部データ端子３１、第１の面１８ａの反対側に位置する第２の面１８ｂに設けられ、かつｎ個の第１の外部データ端子２９のぞれぞれと電気的に接続されたｎ個の第１の内部データ端子１３１、及び第２の面１８ｂに設けられ、かつｎ個の第２の外部データ端子３１のぞれぞれと電気的に接続されたｎ個の第２の内部データ端子１３２を有する配線基板１２１と、２ｎ個の第１のデータパッド６９を有する第１の半導体チップ１４と、ｎ個の第２のデータパッド６１を有する第２の半導体チップ１３−１と、ｎ個の第３のデータパッド７７を有する第３の半導体チップ１３−２と、を備え、第１乃至第３の半導体チップ１４，１３−１，１３−２は、第１の配線基板の第２の面に、第１の半導体チップ１４、第２の半導体チップ１３−１、第３の半導体チップ１３−２の順で搭載されており、ボンディングワイヤ１２６を介して、ｎ個の第２のデータパッド６１のそれぞれと一方のｎ個の第１のデータパッド６９とを電気的に接続し、ボンディングワイヤ１２７を介して、ｎ個の第３のデータパッド７７のそれぞれと他方のｎ個の第１のデータパッド６９とを電気的に接続し、ボンディングワイヤ１２４を介して、ｎ個の第１の内部データ端子１３１のぞれぞれと一方のｎ個の第１のデータパッド６９を電気的に接続し、ボンディングワイヤ１２５を介して、ｎ個の第２の内部データ端子１３２のぞれぞれと他方のｎ個の第１のデータパッド６９を電気的に接続する。
【０１０１】
これにより、第１の内部データ端子１３１と第１の外部データ端子２９とを電気的に接続する第１の配線パターン２６、及び第２の内部データ端子１３２と第２の外部データ端子３１とを電気的に接続する第２の配線パターン２７を、実質的に分岐していない配線パターンにすることが可能となり、スタブがほとんどなくなるため、信号の品質の劣化を抑制できる。
【０１０２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１０３】
例えば、第１乃至第３の実施の形態の半導体装置１０，９０，１００，１２０では、第１の半導体チップ１４の一例として、Ｉ／Ｏ数３２ｂｉｔのメモリ用半導体チップを用いた場合を例に挙げて説明したが、第１の半導体チップ１４として、例えば、Ｉ／Ｏ数６４ｂｉｔのメモリ用半導体チップを用いてもよい。
【０１０４】
また、第１の半導体チップ１４に設けられた第１のデータパッド６９の配設位置、第２の半導体チップ１３−１に設けられた第２のデータパッド６１の配設位置、及び第３の半導体チップ１３−２に設けられた第３のデータパッド７７の配設位置は、第１乃至第３の実施の形態で説明した第１乃至第３のデータパッド６９，６１，７７の配設位置に限定されない。
【産業上の利用可能性】
【０１０５】
本発明は、半導体装置に適用可能である。
【符号の説明】
【０１０６】
１０，９０，１００，１２０…半導体装置、１１…第１の配線基板、１３−１…第２の半導体チップ、１３−２…第３の半導体チップ、１４…第１の半導体チップ、１５−１…第１のスペーサー、１５−２…第２のスペーサー、１７…封止樹脂、１８，１０５…基板本体、１８ａ…第１の面、１８ｂ…第２の面、２１，１３１…第１の内部データ端子、２２，１３２…第２の内部データ端子、２３…第３の内部データ端子、２４…第４の内部データ端子、２６…第１の配線パターン、２７…第２の配線パターン、２９…第１の外部データ端子、３１…第２の外部データ端子、３３…内部ＣＡ端子、３４…第３の配線パターン、３６…外部ＣＡ端子、３７…外部接続端子、４１…第１の貫通電極、４２…第１の配線、４４…第２の配線、４６…第２の貫通電極、４７…第３の配線４９…第４の配線、５２…第３の貫通電極、５３…第５の配線、５５…第６の配線、５８…半導体基板、５８ａ，５９ａ，６８ａ…表面、５９，６８…回路素子層、６１…第２のデータパッド、６３，７１，７８…ＣＡ用パッド、６４，６６，７３，７４，７５，８１，８２，１０２，１０３，１２４〜１２７…ボンディングワイヤ、６９…第１のデータパッド、７７…第３のデータパッド、１０１…第２の配線基板、１０５ａ…主面、１０５ｂ…面、１０６…第１のパッド、１０７…第２のパッド、１０９…配線、１２１…配線基板、Ｃ…チップ搭載領域、Ｅ…中央領域、Ｆ１…第１の周辺領域、Ｆ２…第２の周辺領域、Ｌ１…第１の直線、Ｌ２…第２の直線、Ｌ３…第３の直線、Ｌ４…第４の直線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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