(57)【要約】【課題】静電容量が大きく、リーク特性に優れたキャパシタを容易に形成する。これにより、データ保持特性にすぐれ、集積度の高いＤＲＡＭ等の半導体装置を容易に形成する。【解決手段】キャパシタの容量絶縁膜は、第１領域と第２領域を有する。第１領域は、Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる。第２領域は、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
下部電極と、
Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる第1領域と、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる第２領域と、を有する容量絶縁膜と、
上部電極と、
をこの順に有するキャパシタ。
【請求項２】
前記容量絶縁膜は、下部電極に接する前記第1領域、前記第２領域、及び、上部電極に接する前記第1領域、をこの順に有する、請求項１に記載のキャパシタ。
【請求項３】
前記容量絶縁膜は、下部電極に接する前記第２領域、前記第１領域、及び、上部電極に接する前記第２領域、をこの順に有する、請求項１に記載のキャパシタ。
【請求項４】
前記容量絶縁膜は、複数の前記第１領域、及び複数の前記第２領域を有し、
前記第1領域と前記第２領域は交互に積層されている、請求項１に記載のキャパシタ。
【請求項５】
前記容量絶縁膜の膜厚に対する、前記第１領域の膜厚の占める割合は、０．５以下である、請求項１〜４の何れか1項に記載のキャパシタ。
【請求項６】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタの第1不純物拡散層に電気的に接続された、請求項１〜５の何れか1項に記載の前記キャパシタと、
前記ＭＯＳトランジスタの第２不純物拡散層に電気的に接続されたビット線と、
を有し、
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する、半導体装置。
【請求項７】
下部電極を形成する工程と、
１回以上の下記工程（１）と、１回以上の下記工程（２）とを有する、第１領域及び第２領域を形成する工程と、
（１）ＡＬＤ法により、チタン酸ストロンチウムからなる第1領域を形成する工程、
（２）ＡＬＤ法により、チタン酸ストロンチウムからなると共に前記第1領域よりもＳｒ／Ｔｉの原子組成比が小さい第２領域を形成する工程、
前記第1と第２の領域に対してアニール処理を行うことにより、第1と第２の領域を有する容量絶縁膜を形成する工程と、
上部電極を形成する工程と、
を有し、
前記アニール処理後において、前記第1領域のＳｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲となり、前記第２領域のＳｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲となるように、前記工程（１）の第1領域の形成、前記工程（２）の第２領域の形成、及び前記アニール処理を行う、キャパシタの製造方法。
【請求項８】
前記工程（１）の第1領域を形成する工程は、
下記工程（ａ１）〜（ａ４）からなる第1のサイクルを行う工程と、
（ａ１）Ｓｒ原料ガスを供給することにより、Ｓｒ原料を堆積させる工程、
（ａ２）前記Ｓｒ原料ガスをパージする工程、
（ａ３）第１の酸化ガスを供給することにより、前記Ｓｒ原料を酸化する工程、
（ａ４）前記第１の酸化ガスをパージする工程、
下記工程（ｂ１）〜（ｂ４）からなる第２のサイクルを行う工程と、
（ｂ１）Ｔｉ原料ガスを供給することにより、Ｔｉ原料を堆積させる工程、
（ｂ２）前記Ｔｉ原料ガスをパージする工程、
（ｂ３）第２の酸化ガスを供給することにより、前記Ｔｉ原料を酸化する工程、
（ｂ４）前記第２の酸化ガスをパージする工程、
を有し、
前記第２のサイクルのサイクル数に対する前記第１のサイクルのサイクル数の比が０．５５〜０．７５である、請求項７に記載のキャパシタの製造方法。
【請求項９】
前記工程（２）の第２領域を形成する工程は、
下記工程（ｃ１）〜（ｃ４）からなる第３のサイクルを行う工程と、
（ｃ１）Ｓｒ原料ガスを供給することにより、Ｓｒ原料を堆積させる工程、
（ｃ２）前記Ｓｒ原料ガスをパージする工程、
（ｃ３）第３の酸化ガスを供給することにより、前記Ｓｒ原料を酸化する工程、
（ｃ４）前記第３の酸化ガスをパージする工程、
下記工程（ｄ１）〜（ｄ４）からなる第４のサイクルを行う工程と、
（ｄ１）Ｔｉ原料ガスを供給することにより、Ｔｉ原料を堆積させる工程、
（ｄ２）前記Ｔｉ原料ガスをパージする工程、
（ｄ３）第４の酸化ガスを供給することにより、前記Ｔｉ原料を酸化する工程、
（ｄ４）前記第４の酸化ガスをパージする工程、
を有し、
前記第４のサイクルのサイクル数に対する前記第３のサイクルのサイクル数の比が０．４０〜０．５５である、請求項７又は８に記載のキャパシタの製造方法。
【請求項１０】
前記第１領域及び第２領域を形成する工程は、前記工程（１）、前記工程（２）、
前記工程（１）をこの順に有する、請求項７〜９の何れか１項に記載のキャパシタの製造方法。
【請求項１１】
前記第１領域及び第２領域を形成する工程は、前記工程（２）、前記工程（１）、前記工程（２）をこの順に有する、請求項７〜９の何れか１項に記載のキャパシタの製造方法。
【請求項１２】
前記第１領域及び第２領域を形成する工程は、複数の前記工程（１）と、複数の前記工程（２）を交互に有する、請求項７〜９の何れか１項に記載のキャパシタの製造方法。
【請求項１３】
前記第１領域及び第２領域を形成する工程において、前記第１領域の膜厚の占める割合は０．５以下となるように前記第１領域と第２領域を形成する、請求項７〜１２の何れか1項に記載のキャパシタの製造方法。
【請求項１４】
全ての前記工程（１）及び（２）を終了した後に、前記アニール処理を行う、請求項７〜１３の何れか1項に記載のキャパシタの製造方法。
【請求項１５】
前記工程（１）及び（２）をそれぞれ終了する度に、前記アニール処理を行う、請求項７〜１３の何れか1項に記載のキャパシタの製造方法。
【請求項１６】
前記容量絶縁膜を形成する工程において、５００〜７００℃の温度で前記アニール処理を行う、請求項７〜１５の何れか１項に記載のキャパシタの製造方法。
【請求項１７】
前記容量絶縁膜を形成する工程において、酸素ガスの存在下で、前記アニール処理を行う、請求項７〜１６の何れか１項に記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、キャパシタの製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭでは微細化が進んでおり、設計ルール４０ｎｍ以降の世代では、キャパシタ用の誘電体膜として誘電率の高い絶縁膜が必要となっている。現在、その候補の１つとしてＳｒＴｉＯx（チタン酸ストロンチウム；以下、「ＳＴＯ」と記載）の利用が検討されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１１１０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＴＯ膜は１００ｎｍ程度の厚膜では高い誘電率を示すが、薄膜化するに従い誘電率の低下することが知られている。これは薄膜化することによって、結晶化に必要な温度が上昇して十分な結晶化が進行せず、ＳＴＯ膜の改質が十分に行われないためと考えられる。また、薄膜化するに従いキャパシタのリーク電流も増加してしまう。このため、微細化したＤＲＡＭのメモリセルに適した誘電体膜としての利用が困難であった。
【課題を解決するための手段】
【０００５】
一実施形態は、
下部電極と、
Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる第1領域と、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる第２領域と、を有する容量絶縁膜と、
上部電極と、
をこの順に有するキャパシタに関する。
【０００６】
他の実施形態は、
下部電極を形成する工程と、
１回以上の下記工程（１）と、１回以上の下記工程（２）とを有する、第１領域及び第２領域を形成する工程と、
（１）ＡＬＤ法により、チタン酸ストロンチウムからなる第1領域を形成する工程、
（２）ＡＬＤ法により、チタン酸ストロンチウムからなると共に前記第1領域よりもＳｒ／Ｔｉの原子組成比が小さい第２領域を形成する工程、
前記第1と第２の領域に対してアニール処理を行うことにより、第1と第２の領域を有する容量絶縁膜を形成する工程と、
上部電極を形成する工程と、
を有し、
前記アニール処理後において、前記第1領域のＳｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲となり、前記第２領域のＳｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲となるように、前記工程（１）の第1領域の形成、前記工程（２）の第２領域の形成、及び前記アニール処理を行う、キャパシタの製造方法に関する。
【発明の効果】
【０００７】
ＳＴＯ膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク特性に優れたキャパシタを容易に形成できる。これにより、データ保持特性にすぐれ、集積度の高いＤＲＡＭ等の半導体装置を容易に形成することができる。
【図面の簡単な説明】
【０００８】
【図１】第1実施例のキャパシタを表す図である。
【図２】第1実施例の容量絶縁膜のＳｒ／Ｔｉ比と膜厚の関係を表す図である。
【図３】第1実施例の容量絶縁膜の成膜シーケンスを表すフローチャートである。
【図４】容量絶縁膜の結晶化温度とＳｒ／Ｔｉ比の関係を表す図である。
【図５】容量絶縁膜のリーク電流とＳｒ／Ｔｉ比の関係を表す図である。
【図６】容量絶縁膜の比誘電率とＳｒ／Ｔｉ比の関係を表す図である。
【図７】第1実施例の変形例のキャパシタを表す図である。
【図８】第1実施例の変形例の容量絶縁膜のＳｒ／Ｔｉ比と膜厚の関係を表す図である。
【図９】第1実施例の変形例のキャパシタを表す図である。
【図１０】第1実施例の変形例の容量絶縁膜のＳｒ／Ｔｉ比と膜厚の関係を表す図である。
【図１１】電流比とＥＯＴ比の関係を表す図である。
【図１２】第２実施例の半導体装置を表す図である。
【図１３】第２実施例の半導体装置を表す図である。
【図１４】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第２実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１０】
（第1実施例）
図１に、本実施例のキャパシタの断面模式図を示す。ルテニウム（Ｒｕ）等の金属膜からなる下部電極１および上部電極２の間に、ＳＴＯ膜３を挟んでキャパシタが形成されている。ＳＴＯ膜３は、含有されているＳｒ元素のＴｉ元素に対する組成比（Ｓｒ／Ｔｉ）が異なる第１領域３ａと第２領域３ｂとから構成されている。
【００１１】
第１領域３ａは、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている領域である。本実施例では、主として組成比（Ｓｒ／Ｔｉ）が１．５５となるように形成した。第２領域３ｂは、第１領域３ａとは異なる組成比（Ｓｒ／Ｔｉ）に設定され、その組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている領域である。本実施例では、主として組成比（Ｓｒ／Ｔｉ）が１．０となるように形成した。
【００１２】
具体的なＳＴＯ膜の組成比を図２に示す。図２は１０ｎｍの膜厚のＳＴＯ膜を形成した場合の組成比（Ｓｒ／Ｔｉ）を、膜厚方向の位置依存を示したものである。第１領域３ａと第２領域３ｂの境界部分では、組成比（Ｓｒ／Ｔｉ）がなだらかに変化する。この例では、膜厚０ｎｍ以上３ｎｍ以下の部分が第１領域３ａで、膜厚３ｎｍを超え１０ｎｍ以下の部分が第２領域３ｂとなっている。
【００１３】
本実施例のキャパシタで用いるＳＴＯ膜の具体的な製造方法を説明する。まず、ルテニウム等の金属膜を用いて、半導体基板（図示せず）上に下部電極１を形成する。下部電極としてはルテニウムの他に、白金（Ｐｔ）や、窒化チタン（ＴｉＮ）等も使用可能である。
【００１４】
次にＡＬＤ法を用いて、下部電極１上にＳＴＯ膜の第１領域３ａとなる部分の形成を行う。図３にＡＬＤ法のシーケンスを示す。
【００１５】
工程Ｓ１：
ＡＬＤ装置の反応室の温度を３００℃に設定し、Ｓｒ原料ガスを１０秒間、供給する。Ｓｒ原料ガスとしては、Ｓｒ（ＤＰＭ）2を例示できる。他のＳｒ原料ガスとして、Ｓｒ（Ｃ5（ＣＨ3）5）2、Ｓｒ（ＭＥＴＨＤ）2、Ｓｒ（Ｏｅｔ）2、Ｓｒ（Ｏｐｒ）2、Ｓｒ（ＨｆＡ）2等を用いることもできる。供給されたＳｒ原料は、下部電極１の表面に化学的に吸着し、概略Ｓｒ原子１層分の薄膜が形成される。
【００１６】
工程Ｓ２：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ１で吸着せずに残存しているＳｒ原料ガスを反応室から排出する。
【００１７】
工程Ｓ３：
反応室の温度を３００℃に設定したまま、酸化ガスとしてオゾン（Ｏ3）（第１の酸化ガスに相当する）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ１で下部電極表面に吸着しているＳｒ原子が酸化される。
【００１８】
工程Ｓ４：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ３で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００１９】
工程Ｓ５：
反応室の温度を３００℃に設定したまま、Ｔｉ原料ガスを１０秒間、供給する。Ｔｉ原料ガスとしては、Ｔｉ（ＯＣＨ（ＣＨ3）2）4を例示できる。他のＴｉ原料ガスとして、Ｔｉ（ＭＭＰ）4［テトラキス（１−メトキシ−２−エチル−２−プロポキシ）チタン］、ＴｉＯ（ｔｍｈｄ）2［ｔｍｈｄは２，２，６，６−テトラメチルヘブタン−３，５−ジオシを示す］、Ｔｉ（ｄｅｐｄ）（ｔｍｈｄ）2［ｄｅｐｄはジエチルペンタジオールを示す］等を用いることもできる。供給されたＴｉ原料は、下地の表面に化学的に吸着し、概略Ｔｉ原子１層分の薄膜が形成される。
【００２０】
工程Ｓ６：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ５で吸着せずに残存しているＴｉ原料ガスを反応室から排出する。
【００２１】
工程Ｓ７：
反応室の温度を３００℃に設定したまま、酸化ガスとしてオゾン（Ｏ3）（第２の酸化ガスに相当する）を反応室に１０秒間程度供給する。供給されたオゾンによって、工程Ｓ５で表面に吸着しているＴｉ原子が酸化される。
【００２２】
工程Ｓ８：
反応室にパージガスとして窒素（Ｎ2）を供給し、工程Ｓ７で酸化反応に寄与せずに残存しているオゾンガスを反応室から排出する。
【００２３】
本実施例では、工程Ｓ１〜Ｓ８を連続して１回実施することにより、約０．０５ｎｍ程度の膜厚を有するＳＴＯ膜が形成される。また、工程Ｓ１〜Ｓ４を１サイクルとして、そのサイクルをＬ回（Ｌは１以上の整数）実施し、工程Ｓ５〜Ｓ８を１サイクルとして、そのサイクルをＭ回（Ｍは１以上の整数）実施し、各サイクルの回数（ＬとＭ）を変更することで、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を変更することができる。最終的に成膜されるＳＴＯの膜厚は、全体のサイクルをＮ回（Ｎは１以上の整数）実施するとして、各サイクルの実施回数Ｌ、Ｍ、Ｎを変更することで調節することができる。本実施例では、第１領域３ａの組成比（Ｓｒ／Ｔｉ）が主として約１．５５となるようにし、膜厚が約３ｎｍとなるように形成した。なお、第１領域３ａを形成する際の工程Ｓ１〜Ｓ４を第1のサイクル、工程Ｓ５〜Ｓ８を第２のサイクルとしたとき、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を１．２以上１．６以下の範囲とするためには、第２のサイクルのサイクル数に対する第１のサイクルのサイクル数の比が０．５５〜０．７５であることが好ましい。
【００２４】
ＳＴＯ膜の第１領域３ａの堆積後に、引き続き、第２領域３ｂの形成を行う。第２領域３ｂの形成時に工程Ｓ３及びＳ７で使用するオゾン（Ｏ3）はそれぞれ、第３及び第４の酸化ガスに相当する。第２領域３ｂの形成は、第１領域３ａと同様にＡＬＤ法を用いて、サイクル数の設定を調節して組成比（Ｓｒ／Ｔｉ）の設定を行う。本実施例では、第２領域３ｂの組成比（Ｓｒ／Ｔｉ）が主として約１．０となるようにし、第２領域３ｂ部分の膜厚が約７ｎｍとなるように形成した。なお、第２領域３ｂを形成する際の工程Ｓ１〜Ｓ４を第３のサイクル、工程Ｓ５〜Ｓ８を第４のサイクルとしたとき、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）を０．８以上１．２未満の範囲とするためには、第４のサイクルのサイクル数に対する第３のサイクルのサイクル数の比が０．４０〜０．５５であることが好ましい。
【００２５】
以上の工程により堆積されたＳＴＯ膜３は非晶質状態であり、引き続き結晶化のアニールを行う。結晶化のアニール処理には、ファーネス型の熱処理装置を用い、６００℃の窒素雰囲気で１０分間の処理を例示できる。アニール温度は５００〜７００℃の範囲で設定が可能である。
【００２６】
結晶化のアニール処理には、ランプアニール装置を用いることも可能であり、５００〜７００℃の窒素雰囲気で１０秒〜１０分間の範囲の加熱処理を行えばよく、好ましいアニール条件として、６００℃の窒素雰囲気で１分間の処理を例示できる。
【００２７】
また、結晶化のアニール処理に際しては、下部電極として耐酸化性を備えた材料（例えば白金、ルテニウム等）を用いている場合には、酸素ガスを含有した雰囲気でアニール処理を実施してもよい。酸素ガスを含有した雰囲気でアニール処理を実施することにより、ＳＴＯ膜が改質されてリーク特性をさらに改善（リーク電流を低減）することが可能となるため好ましい。
【００２８】
アニール処理によって第１領域３ａおよび第２領域３ｂのＳＴＯ膜が結晶化すると共に、第１領域３ａと第２領域３ｂの境界部分でも反応が生じ、図２に示したように組成比（Ｓｒ／Ｔｉ）がなだらかに変化する領域が形成される。以上の工程により、トータルで１０ｎｍの厚さを有するＳＴＯ膜３が形成される。
【００２９】
なお、アニール処理は、第１領域３ａの形成後と、第２領域３ｂの形成後に、それぞれ独立して２回実施してもよい。独立してアニール処理を実施する場合には、必ずしも同じ条件でアニールを行わなくてもよい。
【００３０】
ＳＴＯ膜３上に、金属膜を用いて上部電極２を形成すればキャパシタが完成する。上部電極２としては、ルテニウム、白金（Ｐｔ）、窒化チタン（ＴｉＮ）等を使用可能である。また下部電極１と上部電極２は必ずしも同じ金属材料でなくてもかまわない。
【００３１】
以下では、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている、第１領域３ａの特性について説明する。図４にＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対する結晶化温度を示す。測定は、各組成比のＳＴＯ膜を用意し、窒素雰囲気でのアニールを各設定温度の条件で１０分間、実施（昇温速度は１０℃／分に設定）して、Ｘ線回折法を用いて結晶化の有無を判定した。電極にはルテニウムを用いた。
【００３２】
ＳＴＯ膜厚が３ｎｍの場合には、Ｓｒ／Ｔｉ＝１．０の試料では約６５０℃から結晶化し、Ｓｒ／Ｔｉ＝１．６の試料では約５４０℃で結晶化する。膜厚を５ｎｍまで厚くすると、どの組成比においても結晶化温度は下がり、Ｓｒの含有比が多い（Ｓｒリッチ）ほど、結晶化温度の下がる傾向も維持される。すなわち、ＳＴＯの膜厚を薄くした場合でも、Ｓｒの含有比を増やすことで、結晶化温度を低下させることが可能となる。なお、Ｓｒ／Ｔｉ＝１．６以上では、ほぼ一定の結晶化温度となる。
【００３３】
図５にＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対するリーク特性を示す。縦軸は、キャパシタ電極間に１Ｖの電圧を印加した場合の、単位面積あたりのリーク電流の測定値を示す。キャパシタの電極にはルテニウムを用いた。測定には膜厚２０ｎｍのＳＴＯ膜を用い、結晶化アニールは６５０℃の窒素雰囲気で１０分間、実施した。図５より、Ｓｒの含有比を増やすに従ってリーク電流が低下し、Ｓｒ／Ｔｉ＝１．６以上では、ほぼ一定のリーク電流値となる。ＳＴＯ膜に含有されるＳｒ比を増加させるに従い、結晶化温度が低下し、リーク電流の少ない良好な特性の誘電体膜を容易に形成することが可能となる。
【００３４】
図６に、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）に対する比誘電率を示す。ＳＴＯの結晶化アニールは６５０℃の窒素雰囲気で１０分間、実施した。キャパシタの電極にはルテニウムを用いた。図６より、Ｓｒ／Ｔｉ＝１．０以上では誘電率が低下し、Ｓｒ／Ｔｉ＝１．６以上ではほぼ一定の誘電率となることが分かる。
【００３５】
図５、図６より、ＳＴＯ膜に含有されるＳｒ比を増加させるに従い、リーク電流は低下するものの、誘電率も低下してしまう。このため例えば、Ｓｒ／Ｔｉ＝１．６となる組成比のＳＴＯを単層で用いた場合には、キャパシタの静電容量が低下してしまうため、例えば設計ルール４０ｎｍ世代以降の微細化したＤＲＡＭのメモリセルに用いることはできない。
【００３６】
そこで、本発明者はＳｒ／Ｔｉの組成比を変えた少なくとも２つ以上の領域の積層構造でＳＴＯ膜を形成することを検討した。この結果、組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている領域と、ＳＴＯ膜の組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている少なくとも２つの領域を有するように形成することで、静電容量とリーク特性の双方で必要な特性を満たすことが可能なＳＴＯ膜を形成することができた。
【００３７】
本実施例で用いるＳＴＯ膜は、Ｓｒ／Ｔｉの組成比を変えた少なくとも２つ以上の領域を有していればよい。別の例として、図７にＳＴＯ膜３の中央部に組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている第２領域３ｂを備え、その上下に組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域３ａを備えた場合を示す。
【００３８】
図８に、このＳＴＯ膜中の組成比（Ｓｒ／Ｔｉ）の分布を示す。下部電極の界面から膜厚３ｎｍまでの範囲が第１領域３ａであり、膜厚３ｎｍを超え７ｎｍ未満までの範囲が第２領域３ｂであり、膜厚７ｎｍ以上１０ｎｍ以下までの範囲が第１領域３ａとなっている。３層の領域を有する場合にも、先に説明したＡＬＤ法を用いて、異なる組成比の領域を順次堆積して行くことでＳＴＯ膜３が形成される。
【００３９】
さらに別の例として、図９に、ＳＴＯ膜３の中央部に組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域３ａを備え、その上下に組成比（Ｓｒ／Ｔｉ）が０．８以上１．２未満の範囲に設定されている第２領域３ｂを備えた場合を示す。
【００４０】
図１０に、このＳＴＯ膜中の組成比（Ｓｒ／Ｔｉ）の分布を示す。下部電極の界面から膜厚３ｎｍ未満の範囲が第２領域３ｂであり、膜厚３ｎｍ以上７ｎｍ以下までの範囲が第１領域３ａであり、膜厚７ｎｍを超え１０ｎｍ以下までの範囲が第２領域３ｂとなっている。この場合にも、先に説明したＡＬＤ法を用いて、異なる組成比の領域を順次堆積して行くことでＳＴＯ膜３が形成される。
【００４１】
さらに、第１領域３ａおよび第２領域３ｂを、それぞれ２つ以上の複数層、設けるようにＳＴＯ膜を形成してもよい。ＳＴＯ膜の結晶化アニールは、ＳＴＯ膜の全体が形成された後に１回だけ実施、または各領域の形成後にそれぞれ独立して実施のいずれでもよい。
【００４２】
また、図１に示した第１領域３ａおよび第２領域３ｂが１つずつの場合には、どちらの領域を下方に配置してもよい。すなわち、第２領域の上方に第１領域が配置された膜構造としてもよい。また、組成比（Ｓｒ／Ｔｉ）が１．２以上１．６以下の範囲に設定されている第１領域の膜厚を厚くするほどＳＴＯ膜全体の誘電率が低下するため、ＳＴＯ膜中の第１領域のトータル膜厚は全体の膜厚中の５０％以下とすることが好ましく、３０％以下とすることがさらに好ましい。
【００４３】
図１１に、図１、７、９で示した構造のＳＴＯ膜を用いたキャパシタで測定した静電容量とリーク電流の特性を示す。キャパシタの電極にはルテニウムを用いた。横軸および縦軸は、設計ルール４０ｎｍ世代のＤＲＡＭで想定されるＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：ＳｉＯ２膜換算膜厚）およびリーク電流の許容値で規格化した値を示す。破線で示した四角内が、静電容量およびリーク電流の双方共に許容範囲内である領域を示す。比較例１として、Ｓｒ／Ｔｉ＝１．２の単層構造のＳＴＯ膜の場合を示す。比較例２として、Ｓｒ／Ｔｉ＝１．６の単層構造のＳＴＯ膜の場合を示す。
【００４４】
本実施例のＳＴＯ膜を用いたキャパシタでは、図１、７、９のいずれの構造でも、静電容量およびリーク電流の双方共に許容範囲内である良好な特性が得られている。これに対して、従来の単層構造のＳＴＯ膜の場合には、規格範囲外であり、設計ルール４０ｎｍ世代のＤＲＡＭのメモリセル用のキャパシタとして用いることができないことが分かる。
【００４５】
（第２実施例）
本実施例を半導体デバイスに適用した具体例として、ＤＲＡＭ素子のメモリセルを構成するキャパシタ素子の容量絶縁膜に用いた場合について説明する。図１２は、本発明を適用した半導体装置であるＤＲＡＭ素子について、メモリセル部の平面レイアウトを示す概念図である。図１２の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図５においては省略し、断面図（図１３）にのみ記載した。
【００４６】
図１３は、メモリセル部（図１２）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。メモリセル部は、図１３に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。
【００４７】
図１２、図１３において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００４８】
本実施例では、図１２に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
【００４９】
図１２の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１２の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１２の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図１３に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００５０】
図１３の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００５１】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００５２】
また、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００５３】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図１２に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００５４】
図１３に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００５５】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００５６】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００５７】
キャパシタ素子Ｃａｐは下部電極１１３と上部電極１１５の間に、第１実施例で詳細に説明した方法を用いて容量絶縁膜１１４を形成する。すなわち、ルテニウム膜を用いて下部電極を１１３と上部電極１１５を形成し、ＳＴＯ膜を容量絶縁膜１１４として挟んだ構造となっている。下部電極１１３が容量コンタクトプラグ１０７Ａと導通している。
【００５８】
第４の層間絶縁膜１１２上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。キャパシタ素子の上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【００５９】
次に、キャパシタ素子Ｃａｐの具体的な形成方法について説明する。図１４〜１６に、第３の層間絶縁膜１１１から上の部分のみを断面図として記載した。まず、図１４に示したように、第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を、所定の膜厚で堆積した後に、フォトリソグラフィ技術を用いて、キャパシタ素子を形成するための開孔１１２Ａを形成する。ドライエッチング技術またはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いて、下部電極１１３を開孔１１２Ａの内壁部分にのみ残すように形成する。下部電極の材料としては、ルテニウムを用いたが、他の金属膜でもよい。
【００６０】
次に、図１５に示したようにＡＬＤ法を用いて、組成比（Ｓｒ／Ｔｉ）の異なる領域を少なくとも２つ以上有するＳＴＯ膜を堆積して容量絶縁膜１１４を形成する。ＳＴＯ膜の膜厚は７〜１０ｎｍ程度となるようにする。例えば、ＳＴＯ膜の膜厚が７ｎｍの場合は、第１領域が３ｎｍ、第２領域が４ｎｍになるようにするのが好ましい。
【００６１】
次に、図１６に示したように、容量絶縁膜１１４の表面を覆い、開孔（１１２Ａ）内を充填するように、下部電極と同じ金属膜を堆積して、上部電極１１５を形成する。上部電極１１５の材料は下部電極１１３と異なっていてもよい。また、下部および上部電極は複数の金属の積層膜で形成してもよい。これにより、キャパシタ素子Ｃａｐが完成する。
【００６２】
本実施例を適用することにより、リーク電流値が少なく、静電容量値の大きいキャパシタ素子を形成することが可能となる。本実施例を用いてＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を容易に形成できる。
【符号の説明】
【００６３】
１  下部電極
３  ＳＴＯ膜
３ａ  第１領域
３ｂ  第２領域
１０１  半導体基板
１０３  素子分離領域
１０４  第１の層間絶縁膜
１０４Ａ  ビット線コンタクトプラグ
１０５  ゲート電極
１０５ａ  ゲート絶縁膜
１０５ｂ  サイドウォール
１０５ｃ  絶縁膜
１０６  ビット配線
１０７  第２の層間絶縁膜
１０７Ａ  容量コンタクトプラグ
１０８  不純物拡散層
１０９  基板コンタクトプラグ
１１１  第３の層間絶縁膜
１１２  第４の層間絶縁膜
１１２Ａ  開孔
１１３  下部電極
１１４  容量絶縁膜
１１５  上部電極
１２０  第５の層間絶縁膜
１２１  配線層
１２２  表面保護膜
２０５ａ、２０５ｂ、２０５ｃ  基板コンタクト部
Ｃａｐ  キャパシタ素子
Ｋ  活性領域
Ｔｒ１  ＭＯＳトランジスタ
Ｗ  ワード配線
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図２】
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【図８】
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【図１０】
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