(57)【要約】【課題】アナログ出力に変換すべき１ビットディジタルデータが切り替わるときの応答性を向上させ且つリップルの抑制を図る。【解決手段】抵抗Ｒ１１および容量Ｃ１１から構成されるＲＣローパスフィルタＦ１１を１段目とし、抵抗Ｒ１１よりも抵抗値が十分大きい抵抗Ｒ２１および容量Ｃ２１から構成されるＲＣローパスフィルタＦ２１を２段目とし、且つ抵抗Ｒ２１の両端に短絡用のスイッチＳＷ２１を設ける。１ビットディジタルデータのＤｕｔｙ比が変化したとき、スイッチＳＷ２１を閉操作して抵抗Ｒ２１、容量Ｃ２１、Ｃ２２からなる時定数τの小さなＲＣローパスフィルタを形成し、アナログ出力Ｖｏｕｔが十分セトリングした状態であり且つ１ビットディジタルデータのハイレベル区間の中間時点でスイッチＳＷ２１を開操作し、２段のＲＣローパスフィルタを形成する。【選択図】          図１
2012124669.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル値に応じたデューティ比のパルス信号からなるディジタルデータを、前記ディジタル値に応じたアナログ電圧として出力するＤ／Ａ変換器であって、
前記ディジタルデータを入力とし且つ第１の抵抗素子および第１の容量素子からなる第１のローパスフィルタと、
当該第１のローパスフィルタに縦続接続され、第２の抵抗素子および第２の容量素子からなる第２のローパスフィルタと、
前記第２の抵抗素子の両端を接続する短絡用の第１スイッチと、
前記ディジタルデータのデューティ比の切り替わりをトリガとして前記第１スイッチの切り替え制御を行うスイッチ制御手段と、を備えることを特徴とするＤ／Ａ変換器。
【請求項２】
前記第１の抵抗素子は、前記第２の抵抗素子よりも抵抗値が小さいことを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記スイッチ制御手段は、前記第１スイッチを制御することにより、前記ディジタルデータのデューティ比が切り替わるタイミングで前記第２の抵抗素子の両端を短絡し、当該短絡後、前記アナログ電圧がセトリングした状態にあるときに前記短絡を解除することを特徴とする請求項１または請求項２記載のＤ／Ａ変換器。
【請求項４】
前記スイッチ制御手段は、前記ディジタルデータのハイレベル区間の中間時点で、前記短絡を解除することを特徴とする請求項３記載のＤ／Ａ変換器。
【請求項５】
前記スイッチ制御手段は、
前記ディジタルデータの立ち下がりエッジを検出するエッジ検出回路と、
前記ディジタルデータのハイレベル区間でカウントアップしローレベルへの切り替わりタイミングでリセットされる第１カウンタ回路および前記エッジ検出回路での立ち下がりエッジの検出タイミング毎に前記第１カウンタ回路のカウンタ値を更新記憶するレジスタ回路を有するデューティ検出回路と、
前記第１カウンタ回路のカウンタ値と前記レジスタ回路のレジスタ値とを比較しこれらが不一致であるか否かを表すデューティ変化検出信号を生成するデューティ比較回路と、
前記デューティ変化検出信号が前記不一致を表すときリセットされ、一致を表すときカウントアップする第２カウンタ回路と、
前記レジスタ回路のレジスタ値の１／２の値を演算する１／２演算回路と、
前記第１カウンタ回路および前記第２カウンタ回路のカウンタ値と、前記１／２演算回路の１／２演算値と、前記デューティ変化検出信号とに基づき前記第１スイッチを制御するスイッチ制御信号を生成するスイッチ切り替えタイミング制御回路と、
を備えることを特徴とする請求項１から請求項４のいずれか１項に記載のＤ／Ａ変換器。
【請求項６】
前記スイッチ制御手段は、
前記ディジタルデータの周期および当該ディジタルデータのハイレベル区間と当該ディジタルデータに対応するディジタル値の切り替わりタイミングとを入力する手段と、
前記ディジタルデータの立ち下がりエッジを検出するエッジ検出回路と、
前記ディジタルデータに対応する前記ディジタル値の切り替わりタイミングでリセットされ且つ前記エッジ検出回路での立ち下がりエッジの検出タイミング毎にカウントアップする第３カウンタ回路と、
当該第３カウンタ回路のカウンタ値および前記立ち下がりエッジの検出タイミングと、前記ディジタルデータの前記周期および前記ハイレベル区間とに基づき前記第１スイッチを制御するスイッチ制御信号を生成するスイッチ切り替えタイミング制御回路と、
を備えることを特徴とする請求項１から請求項４の何れか１項に記載のＤ／Ａ変換器。
【請求項７】
前記第１の抵抗素子および前記第２の抵抗素子は直列接続されて第１ポリシリコン層に実装され、
前記第１の容量素子および前記第２の容量素子はそれぞれ前記第１ポリシリコン層と当該第１ポリシコン層の上層に形成された第２ポリシリコン層とで構成されることを特徴とする請求項１から請求項６の何れか１項に記載のＤ／Ａ変換器。
【請求項８】
前記第１の抵抗素子および前記第２の抵抗素子は直列接続されて、第１ポリシリコン層の上層に形成された第２ポリシリコン層に実装され、
前記第１の容量素子および前記第２の容量素子はそれぞれ前記第１ポリシリコン層と前記第２ポリシリコン層とで構成されることを特徴とする請求項１から請求項６のいずれか１項に記載のＤ／Ａ変換器。
【請求項９】
前記第１の容量素子および前記第２の容量素子の一方の電極は、共通の前記第１ポリシコン層で形成され、
前記第１の容量素子の他方の電極は、前記第２ポリシリコン層の一部からなるとともに前記第１および第２の抵抗素子の共通接続点に接続され、
前記第２の容量素子の他方の電極は、前記第２ポリシリコン層の他部からなると共に、前記第２の抵抗素子に接続されることを特徴とする請求項７または請求項８記載のＤ／Ａ変換器。
【請求項１０】
第３の抵抗素子および第３の容量素子からなる第３のローパスフィルタと、
前記第３の抵抗素子の両端を接続する短絡用の第２スイッチとからなるＮ個（Ｎは正の整数）のフィルタ回路をさらに有し、
これらＮ個のフィルタ回路は前記第２のローパスフィルタに縦続接続されて多段のローパスフィルタを構成し、
前記スイッチ制御手段は、ディジタルデータのデューティ比の切り替わりをトリガとして前記第１スイッチおよび前記第２スイッチの切り替え制御を行うことを特徴とする請求項１から請求項６の何れか１項に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル値に応じたデューティ比のパルス信号からなるディジタルデータを、前記ディジタル値に応じたアナログ信号に変換するＤ／Ａ変換器に関する。
【背景技術】
【０００２】
従来、１ビットのディジタルデータ（例えばＰＷＭ：Ｐｕｌｓｅ−Ｗｉｄｔｈ−Ｍｏｄｕlａｔｉｏｎ）をアナログ電圧として出力させるＤ／Ａ（ディジタル／アナログ）変換器が知られている。
図１１は抵抗Ｒ１０１と容量Ｃ１０１とで構成されるＲＣローパスフィルタを用いた一般的なＤ／Ａ変換器１０１の構成を示したものである。また、図１２は図１１に示すＤ／Ａ変換器１０１に、１ビットディジタルデータＰＷＭ１を入力したときの、Ｄ／Ａ変換器１０１から出力されるアナログ出力Ｖｏｕｔの様子を示したものである。
【０００３】
図１１および図１２に示すように、１ビットディジタルデータＰＷＭ１とアナログ出力Ｖｏｕｔとの関係は、１ビットディジタルデータＰＷＭ１の周期をＴ１、ハイレベル電圧Ｖｈが出力されるハイレベル区間をＴ２とすると、Ｖｏｕｔ＝（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌで表すことができる。ここでＶｌは、１ビットディジタルデータＰＷＭ１のローレベル電圧である。
【０００４】
また、抵抗Ｒ１０１と容量Ｃ１０１との積で決定される、ＲＣローパスフィルタの時定数τが大きい場合は、図１２中に破線Ｌ３で示すように、アナログ出力Ｖｏｕｔのリップルは小さいが、所望のアナログ出力Ｖｏｕｔ（＝（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌ）に到達するまでに時間がかかる。
一方、ＲＣローパスフィルタの時定数τが小さい場合は、図１２中に実線Ｌ２で示すように、時定数τが大きい場合に比較して、所望のアナログ出力Ｖｏｕｔ（＝（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌ）に到達するまでの到達時間は短くなるが、アナログ出力Ｖｏｕｔのリップルが大きくなる。
【０００５】
上述したように、ＲＣローパスフィルタを用いたＤ／Ａ変換器１０１は構成が簡単であり、安価であるというメリットがある。しかしながら、アナログ出力Ｖｏｕｔのリップルが発生し、アナログ出力Ｖｏｕｔのリップルを抑制するために時定数τを大きくすると応答速度が遅くなるというデメリットがある。
そこで、従来から、アナログ出力Ｖｏｕｔのリップルの抑制と応答性の向上との両立を図る方式が提案されており、例えば、時定数τが異なる２つのＲＣローパスフィルタを切り替えて用いることにより、アナログ出力Ｖｏｕｔに変換すべきディジタルデータを切り替えた時の、アナログ出力Ｖｏｕｔの応答性を向上させ且つ、ディジタルデータ切り替え後のリップルを抑制し安定した出力が可能な方式が提案されている（例えば、特許文献１参照）。
【０００６】
図１３はＲＣローパスフィルタを切り替えてアナログ出力への変換を行うようにした切り替え方式のＤ／Ａ変換器２０１の構成を表すものである。また、図１４は図１３に示す切り替え方式のＤ／Ａ変換器２０１に、１ビットディジタルデータＰＷＭ１を入力したときのアナログ出力Ｖｏｕｔの様子を示したものである。
図１３に示すように切り替え方式のＤ／Ａ変換器２０１は、抵抗Ｒ２０１と抵抗Ｒ２０２とを並列に接続し、小さな時定数τを実現するための抵抗Ｒ２０１と容量Ｃ２０１とで構成されるＲＣローパスフィルタの経路と、大きな時定数τを実現するための抵抗Ｒ２０２と容量Ｃ２０１とで構成されるＲＣローパスフィルタの経路とを、抵抗Ｒ２０１の経路を遮断するスイッチＳＷ２０１および抵抗Ｒ２０２の経路を遮断するスイッチＳＷ２０２のオンオフ状態を制御することにより切り替え、これによって時定数が異なるＲＣローパスフィルタを使い分ける構成となっている。なお、抵抗Ｒ２０１は、抵抗Ｒ２０２に比較してその抵抗値は十分小さい（Ｒ２０１≪Ｒ２０２）。
【０００７】
具体的には、１ビットディジタルデータをアナログ電圧へ変換する時には、まず、スイッチＳＷ２０１を閉、スイッチＳＷ２０２を開とすることで時定数τの小さいＲＣローパスフィルタの経路側を使用し、応答特性を早くする。そして、このスイッチＳＷ２０１を閉およびスイッチＳＷ２０２を開とした時点から所定の時間が経過した後、スイッチＳＷ２０１を開、スイッチＳＷ２０２を閉とすることで、今度は時定数τの大きいＲＣローパスフィルタの経路側を使用し、アナログ出力Ｖｏｕｔのリップルを抑制する。
【０００８】
このように、スイッチＳＷ２０１およびスイッチＳＷ２０２のスイッチ操作のタイミングを最適に設定することで、ディジタルデータ切り替え時のアナログ出力Ｖｏｕｔの応答時間を短縮することができる。すなわち、図１１に示す一般的なＤ／Ａ変換器１０１では、図１４中に破線Ｌ３で示すように“時間Ｔ４”を必要としていた応答時間を、図１３に示す切り替え方式のＤ／Ａ変換器２０１では、図１４中に実線Ｌ４で示すように、ＲＣローパスフィルタを切り換えた後はリップルを抑制することができるため、一般的なＤ／Ａ変換器１０１と同等のリップルの抑制を維持したまま“時間Ｔ３”まで早めることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１０１４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の切り替え方式のＤ／Ａ変換器２０１は、以下のような問題がある。
すなわち、上記の切り替え方式のＤ／Ａ変換器２０１を集積回路上に実装する場合、一般的に抵抗Ｒ２０１および抵抗Ｒ２０２はポリシリコンで形成される。図１５にシリコン基板上にポリシリコン抵抗を形成した場合の断面図の一例を示す。
【００１１】
図１５に示すようにシリコン基板３０１とポリシリコン抵抗３０２との間には例えば二酸化シリコンなどからなるフィールド酸化膜３０３があり、ポリシリコン抵抗３０２には意図しない寄生容量Ｃ′が存在する。
図１６に、図１３に示す切り替え方式のＤ／Ａ変換器２０１の回路構成にこの寄生容量を付加した場合の回路構成を示す。ただし、説明簡略化のため寄生容量は抵抗Ｒ２０１の入力側に見える寄生容量Ｃ２０１′−１および出力側に見える寄生容量Ｃ２０１′−２、抵抗Ｒ２０２の入力側に見える寄生容量Ｃ２０２′−１および出力側に見える寄生容量Ｃ２０２′−２のみを図示する。
【００１２】
また、図１７には図１６の回路構成においてスイッチＳＷ２０１およびスイッチＳＷ２０２の切り替え操作を行ったときの、切り替え前（図１７（ａ））および切り替え後（図１７（ｂ））の状態を示す。また、図１８および図１９にはこのスイッチ切り替え操作時の１ビットディジタルデータＰＷＭ１およびアナログ出力Ｖｏｕｔの様子を示す。
なお、図１８は、図１９において、スイッチＳＷ２０１およびスイッチＳＷ２０２の切り替え操作時におけるアナログ出力Ｖｏｕｔの状態を拡大表示したものである。また、図１８中の実線Ｌ４は寄生容量が生じていないときの切り替え方式のＤ／Ａ変換器２０１によるアナログ出力Ｖｏｕｔを表し、図１９中の破線Ｌ３は、一般的なＤ／Ａ変換器１０１によるアナログ出力Ｖｏｕｔを表す。
【００１３】
図１７（ａ）に示すように、スイッチ切り替え操作前（スイッチＳＷ２０１が閉）の状態では、容量Ｃ２０１と寄生容量Ｃ２０１′−１、Ｃ２０１′−２、Ｃ２０２′−１、Ｃ２０２′−２とに電荷が流れ込む。しかしながら、容量Ｃ２０１に流れ込む電荷Ｑ２０１と寄生容量Ｃ２０１′−２、Ｃ２０２′−１、Ｃ２０２′−２に流れ込む電荷Ｑ２０１−２、Ｑ２０２−１、Ｑ２０２−２とは、抵抗Ｒ２０１によって制限される。このため抵抗Ｒ２０１の入力側の電圧Ｖｙと出力側つまりアナログ出力Ｖｏｕｔとの間には、“Ｖｏｕｔ−Ｖｙ”の電位差が生じる。
【００１４】
この状態においてスイッチ切り替え操作を行い図１７（ｂ）の状態（スイッチＳＷ２０２が閉）に移行すると、抵抗Ｒ２０１の入力側の電圧Ｖｙと出力側のアナログ出力Ｖｏｕｔとが等しくなるように、寄生容量Ｃ２０１′−１にチャージされていた電荷Ｑ２０１−１が容量Ｃ２０１および寄生容量Ｃ２０１′−２、Ｃ２０２′−２に再分配されるため、実線Ｌ４′で示すように、アナログ出力Ｖｏｕｔの電圧は上昇する。なお、電荷再分配が生じている状態において、抵抗Ｒ２０２の入力側から寄生容量Ｃ２０２'−２に流れ込む電荷量はＲ２０１≪Ｒ２０２（Ｒ２０１はＲ２０２よりも十分小さい）を考慮すると無視できる程度である。
【００１５】
以上のように寄生容量が存在する場合、図１８に示すようにスイッチ切り替え操作を、１ビットディジタルデータＰＷＭ１に対応する真の電圧値である“（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌ”との電圧誤差が小さくなる１ビットディジタルデータＰＷＭ１のハイレベル電圧Ｖｈの出力区間の中間付近のタイミングで行ったとしても、スイッチ操作後もアナログ出力Ｖｏｕｔは、図１８中に実線Ｌ４′で示すように上昇する。
【００１６】
このとき、スイッチ切り替え操作後の時定数τは大きくなるため応答性は遅く、図１９に実線Ｌ４′で示すように、真の電圧値に収束するまでの所要時間は“Ｔ５”となり、前記図１４の実線Ｌ４で示す寄生容量が無い場合の応答時間Ｔ３よりも遅くなる。
また、スイッチ操作後のアナログ出力Ｖｏｕｔの上昇は容量Ｃ２０１と寄生容量Ｃ２０１'−１との比およびスイッチ操作直前の抵抗Ｒ２０１の入力側の電圧Ｖｙとアナログ出力Ｖｏｕｔとの電圧差によって決定され、スイッチ操作後の応答性は抵抗Ｒ２０２と容量Ｃ２０１とで決まる時定数τによって決定されるため、条件によっては一般的なＤ／Ａ変換器１０１（応答時間Ｔ４）よりも応答性が遅くなる場合もある。
【００１７】
そこで本発明は、上述の事情に鑑みてなされたものであり、その目的は、集積回路上に実装し寄生容量が存在した場合でも、アナログ出力へ変換されるべきディジタルデータが切り替わった時の応答性を向上させ且つリップルを抑制し安定した出力が可能なＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の請求項１にかかるＤ／Ａ変換器は、ディジタル値に応じたデューティ比のパルス信号からなるディジタルデータを、前記ディジタル値に応じたアナログ電圧として出力するＤ／Ａ変換器であって、前記ディジタルデータを入力とし且つ第１の抵抗素子および第１の容量素子からなる第１のローパスフィルタと、当該第１のローパスフィルタに縦続接続され、第２の抵抗素子および第２の容量素子からなる第２のローパスフィルタと、前記第２の抵抗素子の両端を接続する短絡用の第１スイッチと、前記ディジタルデータのデューティ比の切り替わりをトリガとして前記第１スイッチの切り替え制御を行うスイッチ制御手段と、を備えることを特徴としている。
【００１９】
請求項２に係るＤ／Ａ変換器は、前記第１の抵抗素子は、前記第２の抵抗素子よりも抵抗値が小さいことを特徴としている。
請求項３に係るＤ／Ａ変換器は、前記スイッチ制御手段は、前記第１スイッチを制御することにより、前記ディジタルデータのデューティ比が切り替わるタイミングで前記第２の抵抗素子の両端を短絡し、当該短絡後、前記アナログ電圧がセトリングした状態にあるときに前記短絡を解除することを特徴としている。
請求項４に係るＤ／Ａ変換器は、前記スイッチ制御手段は、前記ディジタルデータのハイレベル区間の中間時点で、前記短絡を解除することを特徴としている。
【００２０】
請求項５に係るＤ／Ａ変換器は、前記スイッチ制御手段は、前記ディジタルデータの立ち下がりエッジを検出するエッジ検出回路と、前記ディジタルデータのハイレベル区間でカウントアップしローレベルへの切り替わりタイミングでリセットされる第１カウンタ回路および前記エッジ検出回路での立ち下がりエッジの検出タイミング毎に前記第１カウンタ回路のカウンタ値を更新記憶するレジスタ回路を有するデューティ検出回路と、前記第１カウンタ回路のカウンタ値と前記レジスタ回路のレジスタ値とを比較しこれらが不一致であるか否かを表すデューティ変化検出信号を生成するデューティ比較回路と、前記デューティ変化検出信号が前記不一致を表すときリセットされ、一致を表すときカウントアップする第２カウンタ回路と、前記レジスタ回路のレジスタ値の１／２の値を演算する１／２演算回路と、前記第１カウンタ回路および前記第２カウンタ回路のカウンタ値と、前記１／２演算回路の１／２演算値と、前記デューティ変化検出信号とに基づき前記第１スイッチを制御するスイッチ制御信号を生成するスイッチ切り替えタイミング制御回路と、を備えることを特徴としている。
【００２１】
請求項６に係るＤ／Ａ変換器は、前記スイッチ制御手段は、前記ディジタルデータの周期および当該ディジタルデータのハイレベル区間と当該ディジタルデータに対応するディジタル値の切り替わりタイミングとを入力する手段と、前記ディジタルデータの立ち下がりエッジを検出するエッジ検出回路と、前記ディジタルデータに対応する前記ディジタル値の切り替わりタイミングでリセットされ且つ前記エッジ検出回路での立ち下がりエッジの検出タイミング毎にカウントアップする第３カウンタ回路と、当該第３カウンタ回路のカウンタ値および前記立ち下がりエッジの検出タイミングと、前記ディジタルデータの前記周期および前記ハイレベル区間とに基づき前記第１スイッチを制御するスイッチ制御信号を生成するスイッチ切り替えタイミング制御回路と、を備えることを特徴としている。
【００２２】
請求項７に係るＤ／Ａ変換器は、前記第１の抵抗素子および前記第２の抵抗素子は直列接続されて第１ポリシリコン層に実装され、前記第１の容量素子および前記第２の容量素子はそれぞれ前記第１ポリシリコン層と当該第１ポリシコン層の上層に形成された第２ポリシリコン層とで構成されることを特徴としている。
請求項８に係るＤ／Ａ変換器は、前記第１の抵抗素子および前記第２の抵抗素子は直列接続されて、第１ポリシリコン層の上層に形成された第２ポリシリコン層に実装され、前記第１の容量素子および前記第２の容量素子はそれぞれ前記第１ポリシリコン層と前記第２ポリシリコン層とで構成されることを特徴としている。
【００２３】
請求項９に係るＤ／Ａ変換器は、前記第１の容量素子および前記第２の容量素子の一方の電極は、共通の前記第１ポリシコン層で形成され、前記第１の容量素子の他方の電極は、前記第２ポリシリコン層の一部からなるとともに前記第１および第２の抵抗素子の共通接続点に接続され、前記第２の容量素子の他方の電極は、前記第２ポリシリコン層の他部からなると共に、前記第２の抵抗素子に接続されることを特徴としている。
【００２４】
請求項１０に係るＤ／Ａ変換器は、第３の抵抗素子および第３の容量素子からなる第３のローパスフィルタと、前記第３の抵抗素子の両端を接続する短絡用の第２スイッチとからなるＮ個（Ｎは正の整数）のフィルタ回路をさらに有し、これらＮ個のフィルタ回路は前記第２のローパスフィルタに縦続接続されて多段のローパスフィルタを構成し、前記スイッチ制御手段は、ディジタルデータのデューティ比の切り替わりをトリガとして前記第１スイッチおよび前記第２スイッチの切り替え制御を行うことを特徴としている。
【発明の効果】
【００２５】
本発明によれば、ディジタルデータの切り替わり時には、小さな時定数のＲＣローパスフィルタを構成してアナログ出力の応答性を向上させ、その後、アナログ出力がセトリング状態となった時点で、２段のＲＣローパスフィルタを構成してリップルの抑制を図るため、アナログ出力の応答性の向上とリップルの抑制との両立を図ることができる。このとき、縦続接続した２段のローパスフィルタを構成し、２段目のローパスフィルタを構成する第２の抵抗素子の両端を短絡することにより小さな時定数のＲＣローパスフィルタを構成し、短絡を解除することにより２段のＲＣローパスフィルタを構成するようにしたため、短絡を解除することによって寄生容量による電荷の移動は生じない。このため、短絡解除のスイッチ操作に伴う寄生容量の影響によるアナログ出力の変動を回避することができる。よって、アナログ出力の収束をより早めることができ、応答性をより向上させることができる。
【００２６】
特に、請求項７から請求項９にかかる発明では、第１ポリシリコン層と第２ポリシリコン層とにより、第１の容量素子および第２の容量素子をそれぞれ形成し、さらに第１ポリシリコン層または第２ポリシリコン層の一方に、第１の抵抗素子および第２の抵抗素子を実装する構成としたため、第１の抵抗素子および第２の抵抗素子に寄生容量を積極的に利用することができる。そのため、その分、第１の容量素子および第２の容量素子の容量を小さくすることができ、より安価な回路構成で実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換器の構成図である。
【図２】図１中のＳＷ制御回路の構成を示すブロック図である。
【図３】ＳＷ制御回路の動作説明に供するタイミングチャートである。
【図４】ＳＷ制御回路のその他の例を示す構成図である。
【図５】寄生容量による影響を説明するための説明図である。
【図６】スイッチ切り替え操作時のアナログ出力Ｖｏｕｔの変化状況を示すタイミングチャートである。
【図７】第１の実施の形態におけるＤ／Ａ変換器の応答特性を示す特性図である。
【図８】第１の実施の形態におけるＤ／Ａ変換器のレイアウト構成の一例である。
【図９】第１の実施の形態におけるＤ／Ａ変換器のレイアウト構成の一例である。
【図１０】第２の実施の形態におけるＤ／Ａ変換器の構成図である。
【図１１】一般的なＤ／Ａ変換器の構成図である。
【図１２】一般的なＤ／Ａ変換器の出力特性の一例である。
【図１３】切り替え方式のＤ／Ａ変換器の一例を示す構成図である。
【図１４】切り替え方式のＤ／Ａ変換器の出力特性の一例である。
【図１５】シリコン基板上にポリシリコン抵抗を形成した場合の断面図である。
【図１６】寄生容量を含む切り替え方式のＤ／Ａ変換器の構成図である。
【図１７】寄生容量による影響を説明するための説明図である。
【図１８】切り替え方式のＤ／Ａ変換器において切り替え操作を行ったときのアナログ出力Ｖｏｕｔの変化状況を示すタイミングチャートである。
【図１９】切り替え方式のＤ／Ａ変換器の出力特性の一例である。
【発明を実施するための形態】
【００２８】
以下、本発明の一実施の形態を、図面を参照して説明する。
まず、第１の実施の形態を説明する。
図１は、本発明の第１の実施の形態におけるＤ／Ａ変換器１の一例を示す構成図である。
図１に示すように本発明の第１実施形態におけるＤ／Ａ変換器１は抵抗Ｒ１１と容量Ｃ１１とで構成されるＲＣローパスフィルタＦ１１からなるフィルタ回路ｍ１１と、抵抗Ｒ２１と容量Ｃ２１とで構成されるＲＣローパスフィルタＦ２１および前記抵抗Ｒ２１の両端に接続された短絡用のスイッチＳＷ２１からなるフィルタ回路ｍ２１と、スイッチＳＷ２１のオンオフ切り替え制御を行うＳＷ制御回路３０とから構成される。
【００２９】
また、抵抗Ｒ１１およびＲ２１は、Ｒ１１≪Ｒ２１の関係（抵抗Ｒ１１は抵抗Ｒ２１に比較して十分小さい）とし、抵抗Ｒ１１と容量Ｃ１１とで構成されるＲＣローパスフィルタＦ１１が１段目、抵抗Ｒ２１と容量Ｃ２１とで構成されるＲＣローパスフィルタＦ２１が２段目となる２段構成のＲＣローパスフィルタを形成することが可能に構成されている。
【００３０】
図２は、図１中に示すＳＷ制御回路３０の一例を示す構成図である。
ＳＷ制御回路３０は、１ビットディジタルデータＰＷＭ１の立下りエッジを検出するエッジ検出回路３１と、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比を検出するＤｕｔｙ検出回路３２と、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比の変化を検出するＤｕｔｙ比較回路３３と、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比が同一状態である区間を検出するカウンタ回路３４と、１ビットディジタルデータＰＷＭ１のハイレベル区間の長さの１／２を演算する１／２演算回路３５と、ＳＷ切り替えタイミング制御回路３６と、を備える。
【００３１】
エッジ検出回路３１は、１ビットディジタルデータＰＷＭ１の立下りエッジを検出したときワンショットパルスからなるエッジ検出信号Ｓ１１を出力する。
Ｄｕｔｙ検出回路３２は、カウンタ回路３２ａとレジスタ回路３２ｂとを備える。カウンタ回路３２ａは、１ビットディジタルデータＰＷＭ１がハイレベル区間となる毎に、初期値（零）からカウントアップし、ローレベルとなったときカウンタ値Ｓ１２を、初期値にリセットする。
【００３２】
レジスタ回路３２ｂは、エッジ検出回路３１からエッジ検出信号Ｓ１１が入力される毎に、カウンタ回路３２ａの値を更新記憶する。
Ｄｕｔｙ比較回路３３は、エッジ検出回路３１からのエッジ検出信号Ｓ１１とカウンタ回路３２ａのカウンタ値Ｓ１２とレジスタ回路３２ｂのレジスタ値Ｓ１３とを入力し、カウンタ値Ｓ１２とレジスタ値Ｓ１３との比較を、エッジ検出信号Ｓ１１を入力する毎に行い、これらの値が不一致となったとき、ワンショットパルスからなるＤｕｔｙ変化検出信号Ｓ１４を出力する。
カウンタ回路３４は、Ｄｕｔｙ比較回路３３からのＤｕｔｙ変化検出信号Ｓ１４によりリセットされ、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比が同一である間、カウントアップする。
【００３３】
１／２演算回路３５は、レジスタ回路３２ｂのレジスタ値Ｓ１３の１／２の値を演算する。つまり、１ビットディジタルデータＰＷＭ１のハイレベル区間の１／２の値を演算し、１／２信号Ｓ１５を出力する。
ＳＷ切り替えタイミング制御回路３６は、カウンタ回路３２ａのカウンタ値Ｓ１２と、カウンタ回路３４のカウンタ値Ｓ１６と、Ｄｕｔｙ比較回路３３からのＤｕｔｙ変化検出信号Ｓ１４と、１／２演算回路３５からの１／２信号Ｓ１５とをもとに、スイッチＳＷ２１のオンオフ切り替え制御を行うＳＷ制御信号Ｓ１７を生成する。
【００３４】
図３は、ＳＷ切り替えタイミング制御回路３６の動作概要を説明するための、各信号の状態を表すタイミングチャートである。図３において、（ａ）は１ビットディジタルデータＰＷＭ１、（ｂ）はエッジ検出信号Ｓ１１、（ｃ）はカウンタ回路３２ａのカウンタ値Ｓ１２、（ｄ）はレジスタ回路３２ｂのレジスタ値Ｓ１３、（ｅ）は１／２演算回路３５で演算されるレジスタ値Ｓ１３の１／２信号Ｓ１５、（ｆ）はＤｕｔｙ変化検出信号Ｓ１４、（ｇ）はカウンタ回路３４のカウンタ値Ｓ１６、（ｈ）はＳＷ制御信号Ｓ１７の状態を表す。
【００３５】
図３（ｂ）に示すように、エッジ検出回路３１は、エッジ検出信号Ｓ１１として１ビットディジタルデータＰＷＭ１の立ち下がりエッジ毎にエッジ検出信号Ｓ１１を出力する。
カウンタ回路３２ａは、１ビットディジタルデータＰＷＭ１がハイレベルである間、初期値からカウントアップする。つまり、カウンタ値Ｓ１２は、図３（ｃ）に示すように、１ビットディジタルデータＰＷＭ１がハイレベル区間となる毎に、初期値からハイレベル区間の長さに応じた値までカウントアップし、１ビットディジタルデータＰＷＭ１がローレベルとなるとカウンタ値Ｓ１２を初期値にリセットする。
【００３６】
このため、カウンタ値Ｓ１２は、例えば、１ビットディジタルデータＰＷＭ１がハイレベル区間（ｔ１〜ｔ２、ｔ３〜ｔ４）にあるときには、その区間の長さに応じて零から例えば“４”までカウントアップし、時点ｔ２、ｔ４でローレベルとなるとカウンタ値Ｓ１２は零となる。また、１ビットディジタルデータＰＷＭ１がハイレベル区間（ｔ５〜ｔ６、ｔ７〜ｔ８）にあるときにはその区間の長さに応じて零から例えば“２”までカウントアップし、１ビットディジタルデータＰＷＭ１がローレベルとなる時点ｔ６、ｔ８でカウンタ値Ｓ１２は零となる。
【００３７】
レジスタ回路３２ｂは、エッジ検出信号Ｓ１１が入力される毎にカウンタ回路３２ａのカウンタ値Ｓ１２を格納更新する。このため、図３（ｄ）に示すように、時点ｔ２では、ハイレベル区間（ｔ１〜ｔ２）相当のカウンタ値“４”が格納更新され、同様に、時点ｔ４ではハイレベル区間（ｔ３〜ｔ４）相当のカウンタ値“４”、時点ｔ６ではハイレベル区間（ｔ５〜ｔ６）相当のカウンタ値“２”、時点ｔ８ではハイレベル区間（ｔ７〜ｔ８）相当のカウンタ値“２”がそれぞれ格納更新されることになる。つまり、レジスタ値Ｓ１３は、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比が切り換わる時点ｔ６までは“４”を維持し、Ｄｕｔｙ比が切り換わった後は“２”となる。
【００３８】
そして、レジスタ値Ｓ１３の更新に伴い、１／２演算回路３５で演算される１／２信号Ｓ１５（図３（ｅ））は、時点ｔ６で“２”から“１”に切り換わる。
Ｄｕｔｙ比較回路３３は、エッジ検出信号Ｓ１１を入力する毎に、最新のＤｕｔｙ比情報となるカウンタ値Ｓ１２と１周期前のＤｕｔｙ比情報となるレジスタ値Ｓ１３とを比較し、両者が異なる場合に、ワンショットパルスからなるＤｕｔｙ変化検出信号Ｓ１４（図３（ｆ））を出力する。つまり、図３（ａ）に示すように、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比が時点ｔ６で変化すると、変化前の１ビットディジタルデータのハイレベル区間のカウンタ値、つまり、１周期前のＤｕｔｙ比情報となるレジスタ値Ｓ１３（“４”）と、変化後の１ビットディジタルデータＰＷＭ１のハイレベル区間のカウンタ値、つまり、最新のＤｕｔｙ比情報となるカウンタ値Ｓ１２（“２”）とが不一致となるため、この時点でＤｕｔｙ変化検出信号Ｓ１４を出力する。
【００３９】
このように、Ｄｕｔｙ検出回路３２は、１ビットディジタルデータＰＷＭ１のハイレベル区間をカウントすることでＤｕｔｙ比の検出を簡易的に実施し、そのカウンタ値Ｓ１２をエッジ検出信号Ｓ１１毎にレジスタ回路３２ｂへ格納更新することで、１周期前のＤｕｔｙ比と最新のＤｕｔｙ比とを比較することが可能である。
そして、カウンタ回路３４は、図３（ｇ）に示すように、Ｄｕｔｙ変化検出信号Ｓ１４を入力する毎に、初期値（例えば、“１”）にリセットされた後、カウントアップする。このとき、カウンタ値Ｓ１６がカウンタ上限値（例えば“２０”）に達したときには、以後、このカウンタ上限値を維持する。そして、次に、Ｄｕｔｙ変化検出信号Ｓ１４を入力したとき、初期値にリセットした後、カウントアップを開始する。
【００４０】
このため、図３（ｇ）に示すように、時点ｔ６で、Ｄｕｔｙ変化検出信号Ｓ１４が出力されたタイミングで、カウンタ回路３４は初期値にリセットされ、初期値からカウントアップし、カウンタ上限値（“２０”）に達すると以後、カウンタ上限値（“２０”）を維持する。
そして、ＳＷ切り替えタイミング制御回路３６は、図３（ｈ）に示すように、Ｄｕｔｙ変化検出信号Ｓ１４を入力したとき、ＳＷ制御信号Ｓ１７を、スイッチＳＷ２１を閉状態とするローレベル信号に切り替え、その後、カウンタ回路３４のカウンタ値Ｓ１６がカウンタ上限値“２０”に到達し、且つカウンタ回路３２ａのカウンタ値Ｓ１２が１／２演算回路３５の１／２信号Ｓ１５と等しくなったときに、ＳＷ制御信号Ｓ１７を、スイッチＳＷ２１を開状態とするハイレベルに切り換える。
【００４１】
つまり、ＳＷ切り替えタイミング制御回路３６は、１ビットディジタルデータＰＷＭ１のＤｕｔｙ比が変化した時点からカウンタ上限値相当の時間が経過し、且つ、１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点で、ＳＷ制御信号Ｓ１７を閉状態から開状態に切り換える。
したがって、カウンタ回路３４のカウンタ上限値を、アナログ出力Ｖｏｕｔが十分セトリングしたとみなすことの可能な値に設定することによって、アナログ出力Ｖｏｕｔが十分セトリングした状態であり、且つ、１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点で、スイッチＳＷ２１を切り換えることができる。つまり、スイッチ切り替え操作を、１ビットディジタルデータＰＷＭ１に対応する真の電圧値である“（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌ”との電圧誤差が小さくなる１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点で行うため、スイッチ操作前後でのアナログ出力Ｖｏｕｔの差異を小さくする事が可能となる。
【００４２】
なお、上述した図２のＳＷ制御回路３０の回路構成は、入力される１ビットディジタルデータＰＷＭ１の周期Ｔ１および１ビットディジタルデータＰＷＭ１のハイレベル区間Ｔ２と、１ビットディジタルデータＰＷＭ１に対応するディジタルデータ値が変化するタイミングとが任意に設定されている場合は、Ｄｕｔｙ検出回路３２とＤｕｔｙ比較回路３３と１／２演算回路３５とは不要である。また、カウンタ回路３４も１ビットディジタルデータＰＷＭ１の周期Ｔ１のサイクルをカウントする構成とすることによって、小規模のカウンタ回路を用いることができる。そのため、より安価な回路構成で実現することができる。
【００４３】
具体的には、図４に示すように、１ビットディジタルデータＰＷＭ１の立ち下がりエッジを検出するエッジ検出回路３１と、１ビットディジタルデータＰＷＭ１に対応するディジタルデータ値の値が変化するときに初期値にリセットされ、且つエッジ検出回路３１のエッジ検出信号Ｓ１１が入力される毎に、カウントアップするカウンタ回路３４ａと、ＳＷ切り替えタイミング制御回路３６ａとから構成される。
【００４４】
また、例えば前記１ビットディジタルデータＰＷＭ１を出力する上位装置において、エッジ検出回路３１に出力する１ビットディジタルデータＰＷＭ１を生成するとともに、この１ビットディジタルデータＰＷＭ１に対応するディジタル値が切り替わるタイミングすなわち１ビットディジタルデータＰＷＭ１のデューティ比が切り替わるタイミングと、１ビットディジタルデータＰＷＭ１の周期Ｔ１と、１ビットディジタルデータＰＷＭ１のハイレベル区間Ｔ２とを設定する。
【００４５】
そして、上位装置において、変換対象の１ビットディジタルデータＰＷＭ１の周期Ｔ１と、１ビットディジタルデータＰＷＭ１のハイレベル区間Ｔ２とをＰＷＭデータ情報としてＳＷ切替タイミング制御回路３６ａに出力するとともに、変換対象の１ビットディジタルデータＰＷＭ１に対応するディジタル値が切り替わるタイミングでリセット信号をカウンタ回路３４ａに出力する。
【００４６】
そして、ＳＷ切り替えタイミング制御回路３６ａは、カウンタ回路３４ａのカウンタ値Ｓ１６ａが、アナログ出力Ｖｏｕｔがセトリング状態であるとみなすことの可能な所定のカウンタ値に到達し、且つ、１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点でスイッチＳＷ２１の切り替え操作を行うＳＷ制御信号Ｓ１７ａを生成する。
ここで、ＳＷ切り替えタイミング制御回路３６ａは、１ビットディジタルデータＰＷＭ１は、周期Ｔ１およびハイレベル区間Ｔ２をＰＷＭデータ情報として上位装置から入力するため既知である。１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点は、例えば、エッジ検出信号Ｓ１１を基準としてハイレベル区間Ｔ２から演算されるハイレベル区間の中間時点のタイミングを演算することによって容易に特定することができる。
【００４７】
図５は、図１に示す本発明におけるＤ／Ａ変換器１において、寄生容量を含んだ場合の回路構成を示す。ただし、ＳＷ制御回路３０は省略する。また、図５（ａ）はスイッチＳＷ２１の切り替え操作前の状態（スイッチＳＷ２１が閉状態）、図５（ｂ）はスイッチＳＷ２１の切り替え操作後の状態（スイッチＳＷ２１が開状態）を示す。
図５（ａ）に示すように１ビットディジタルデータＰＷＭ１の値が変化したとき、まず、スイッチＳＷ２１を閉状態とする（図３の時点ｔ６）。
【００４８】
これによって、抵抗Ｒ２１の両端は短絡される。したがって、この状態における、Ｄ／Ａ変換器１を構成するＲＣローパスフィルタの時定数τは、容量Ｃ１１、Ｃ２１と寄生容量Ｃ１１′−２、Ｃ２１′−１、Ｃ２１′−２の和と抵抗Ｒ１１との積で決まる。よって抵抗Ｒ１１≪Ｒ２１（抵抗Ｒ１１は抵抗Ｒ２１よりも十分小さい）とすると、小さな時定数τのＲＣローパスフィルタが形成されるため、アナログ出力Ｖｏｕｔのリップルは大きいが応答性は速くなる。
【００４９】
この状態から、アナログ出力Ｖｏｕｔが十分セトリングしたとみなすことの可能な状態であり且つ、１ビットディジタルデータＰＷＭ１のハイレベル区間の中間時点（図３の時点ｔ１０）でスイッチＳＷ２１を開状態に切り替える。
これにより、図５（ｂ）の状態となると、抵抗Ｒ１１および、容量Ｃ１１と寄生容量Ｃ１１′−２、Ｃ２１′−１とで構成されるＲＣローパスフィルタＦ１１′が１段目、抵抗Ｒ２１および、容量Ｃ２１と寄生容量Ｃ２１′−２とで構成されるＲＣローパスフィルタＦ２１′が２段目となる２段構成のＲＣローパスフィルタが形成される。このため、アナログ出力Ｖｏｕｔのリップルが抑制され安定したアナログ出力Ｖｏｕｔを出力することになる。
【００５０】
ここで、前述のように、図１３に示す切り替え方式のＤ／Ａ変換器２０１では、スイッチ操作時に寄生容量の影響があり十分な特性を得られない場合があるが、本発明におけるＤ／Ａ変換器１の場合、図５（ａ）に示すように、スイッチＳＷ２１の切り替え前の状態（スイッチＳＷ２１は閉状態）では抵抗Ｒ２１の両端が短絡されているため、抵抗Ｒ２１の両端の電圧ＶｘおよびＶｏｕｔは等しい。したがって、スイッチＳＷ２１の切り替え操作後となる図５（ｂ）の状態（スイッチＳＷ２１は開状態）に移行しても、容量および寄生容量間の電荷の移動は発生しない。
【００５１】
図６および図７はＤ／Ａ変換器１における、スイッチＳＷ２１の切り替え操作時の１ビットディジタルデータＰＷＭ１およびアナログ出力Ｖｏｕｔの様子を示したものである。なお、図６は、図７において、スイッチＳＷ２１、ＳＷ２２の切り替え操作時におけるアナログ出力Ｖｏｕｔを拡大したものである。図６および図７において、実線Ｌ４′は切り替え方式のＤ／Ａ変換器２０１によるアナログ出力Ｖｏｕｔを表し、図７中の破線Ｌ３は一般的なＤ／Ａ変換器１０１によるアナログ出力Ｖｏｕｔを表す。
【００５２】
前述のように、本発明のＤ／Ａ変換器１では、スイッチＳＷ２１の切り替え操作前後で、寄生容量の影響を抑制できる。そのため、図６中に１点鎖線Ｌ１で示すように、スイッチＳＷ２１を切り換えた時点ｔ１０で、アナログ出力Ｖｏｕｔを速やかにアナログ出力Ｖｏｕｔの真値“（Ｔ２／Ｔ１）・（Ｖｈ−Ｖｌ）＋Ｖｌ”に収束させることができる。
【００５３】
したがって、図７に示すように応答時間を、一般的なＤ／Ａ変換器１０１における応答時間Ｔ４（Ｌ３）や、切り替え方式のＤ／Ａ変換器２０１における応答時間Ｔ５（Ｌ４′）よりも一層短い“Ｔ３”まで短縮することができる。すなわち、寄生容量が生じない場合と同等の応答時間まで短縮することができる。
さらに、本発明の実施形態におけるＤ／Ａ変換器１は、集積回路上に実装する場合のレイアウト構成においても小規模で実現でき安価である。
【００５４】
図８は、Ｄ／Ａ変換器を集積回路上に実装する場合のレイアウト構成例を示したものである。図８において（ａ）は、図１１に示す一般的な回路構成のＤ／Ａ変換器１０１の場合のレイアウト構成、図８（ｂ）は図１３に示す切り替え方式のＤ／Ａ変換器２０１の場合のレイアウト構成、図８（ｃ）は図１に示す本発明におけるＤ／Ａ変換器１の場合のレイアウト構成、図８（ｄ）は、本発明におけるＤ／Ａ変換器１の場合のその他のレイアウト構成の一例を示したものである。
【００５５】
各Ｄ／Ａ変換器において、上述のようにアナログ出力Ｖｏｕｔのリップルを抑制する場合を考えると、抵抗Ｒ１１、Ｒ２１、Ｒ１０１、Ｒ２０１、Ｒ２０２間の関係は、Ｒ１０１＝Ｒ１１＋Ｒ２１となり、Ｒ１０１＝Ｒ２０２、Ｒ２０１＝Ｒ１１となる。また、容量Ｃ１１、Ｃ２１、Ｃ１０１、Ｃ２０１間の関係は、Ｃ１０１＝Ｃ１１＋Ｃ２１となり、Ｃ１０１＝Ｃ２０１となる。
【００５６】
したがって、一般的なＤ／Ａ変換器１０１（図１１）に対して、リップルの改善を図った場合、切り替わり方式のＤ／Ａ変換器２０１（図１３）の場合には、図８（ｂ）に示すように、容量はＣ２０１であり、図８（ａ）の場合の容量Ｃ１０１と同一であるが、抵抗は、Ｒ２０１＋Ｒ２０２となり、図８（ａ）の場合の抵抗Ｒ１０１（＝Ｒ２０２）に比較して、抵抗Ｒ２０１を設ける分だけ面積が増加することになる。
【００５７】
これに対し、本願実施形態のＤ／Ａ変換器１（図１）の場合には、図８（ｃ）に示すように、抵抗はＲ１１＋Ｒ２１であり、且つ、容量はＣ１１＋Ｃ２１である。そして、Ｒ１１＋Ｒ２１＝Ｒ１０１であり、且つ、Ｃ１１＋Ｃ２１＝Ｃ１０１であるため、図８（ａ）に示す一般的なＤ／Ａ変換器１０１と同等の実装面積で実現することができる。
また、例えば図８（ｄ）および図９（ａ）に示すように、容量Ｃ１１およびＣ２１の一方の電極をポリシリコン第１層５０３に形成する。さらに、ポリシリコン第１層５０３の上層に設けたポリシリコン第２層５０５に抵抗Ｒ１１およびＲ２１を直列接続して実装し、容量Ｃ１１の他方の電極を、ポリシリコン第１層５０３の上層に設けたポリシリコン第２層５０５に形成すると共に、直列接続した抵抗Ｒ１１およびＲ２１の共通接続点ｋ１に接続する。また容量Ｃ２１の他方の電極をポリシリコン第２層５０５に形成するとともに、抵抗Ｒ２１の前記共通接続点ｋ１とは逆側の担部ｋ２に接続する。
【００５８】
このようにすることによって、寄生容量を積極的に使用することが可能となるため、その分、容量Ｃ１１およびＣ２１を小さくすることができ、その結果安価な構成とすることができる。
なお、図９（ａ）において、５０１はシリコン基板、５０２はフィールド酸化膜、５０３はポリシリコン第１層、５０４は絶縁膜、５０５はポリシリコン第２層、５０６は絶縁膜、５０７はメタル配線である。
【００５９】
また、図９（ａ）では、抵抗Ｒ１１およびＲ２１を上層側のポリシリコン第１層５０５に実装しているが、例えば、図９（ｂ）に示すように、Ｄ／Ａ変換器１において、ポリシリコン第１層６０３およびこのポリシリコン第１層６０３の上層に設けたポリシリコン第２層６０５に容量Ｃ１１およびＣ２１の電極を形成すると共に、抵抗Ｒ１１およびＲ２１を直列に接続して、ポリシリコン第１層６０３に実装することも可能である。この場合も図９（ａ）と同等の作用効果を得ることができる。なお、図９（ｂ）において、６０１はシリコン基板、６０２はフィールド酸化膜、６０３はポリシリコン第１層、６０４は絶縁膜、６０５はポリシリコン第２層、６０６は絶縁膜、６０７はメタル配線である。
【００６０】
なお、上記実施の形態では、ポリシリコン抵抗および、ポリシリコン−ポリシリコン容量を用いた場合について説明したがこれに限るものでない。例えば、抵抗として、拡散抵抗或いはウェル抵抗を用いた場合であっても上記と同等の作用効果を得ることができる。また、容量として、ポリシリコン−メタル容量、メタル−メタル容量、ＭＯＳゲート容量を用いた場合であっても上記と同等の作用効果を得ることができる。
【００６１】
次に、本発明の第２の実施の形態を説明する。
図１０は、第２の実施の形態における、Ｄ／Ａ変換器２の一例を示す構成図である。
なお、図１０において、上記第１の実施の形態における図１のＤ／Ａ変換器１と同一部には同一符号を付与し、その詳細な説明は省略する。
上述のように、第１の実施の形態におけるＤ／Ａ変換器１は、ＲＣローパスフィルタＦ１１とこれに縦続接続されたＲＣローパスフィルタＦ２１とからなる２段のローパスフィルタからＤ／Ａ変換器１を構成しているが、第２の実施の形態におけるＤ／Ａ変換器２は、図１０に示すように、３段のローパスフィルタＦ１１、Ｆ２１およびＦ３１から構成される。
【００６２】
具体的には、抵抗Ｒ１１および容量Ｃ１１を備えたＲＣローパスフィルタＦ１１からなるフィルタ回路ｍ１１と、抵抗Ｒ２１および容量Ｃ２１を備えたＲＣローパスフィルタＦ２１と抵抗Ｒ２１の両端を短絡するスイッチＳＷ２１とからなるフィルタ回路ｍ２１と、抵抗Ｒ３１および容量Ｃ３１を備えたＲＣローパスフィルタＦ３１と抵抗Ｒ３１の両端を短絡するスイッチＳＷ３１とからなるフィルタ回路ｍ３１と、から構成される。各ＲＣローパスフィルタＦ１１〜Ｆ３１の抵抗Ｒ１１〜Ｒ３１の大小関係は、Ｒ１１≪Ｒ２１≪Ｒ３１となり、Ｄ／Ａ変換器２の出力側にいくほど抵抗値が大きくなるように設定される。
【００６３】
そして、ＳＷ制御回路３０ａは、１ビットディジタルデータのデューティ比の切り替わりタイミングでスイッチＳＷ２１およびＳＷ３１を閉状態に切り替える。そして、アナログ出力Ｖｏｕｔがセトリング状態となり且つ１ビットディジタルデータのハイレベル区間の中間時点で各フィルタ回路のスイッチを開状態に切り替える。このとき、Ｄ／Ａ変換器２の入力側から順次切り換える。すなわち、１段のローパスフィルタからなるＤ／Ａ変換器（以下、１段のＤ／Ａ変換器ともいう）２を形成している状態において、アナログ出力Ｖｏｕｔが、１段のＤ／Ａ変換器２におけるセトリング状態となるときに１ビットディジタルデータのハイレベル区間の中間時点でスイッチＳＷ２１のみを開状態に切り替える。これにより、ローパスフィルタＦ１１と、容量Ｃ２１およびＣ３１と抵抗Ｒ２１とで決定される時定数τのローパスフィルタとの２段のローパスフィルタからなるＤ／Ａ変換器（以下、２段のＤ／Ａ変換器ともいう）２が形成される。
【００６４】
そして、この状態で、アナログ出力Ｖｏｕｔが、２段のＤ／Ａ変換器２におけるセトリング状態となるときに１ビットディジタルデータのハイレベル区間の中間時点でスイッチＳＷ３１を開状態に切り替える。これによって、ローパスフィルタＦ１１、Ｆ２１、Ｆ３１の、３段のローパスフィルタからなるＤ／Ａ変換器２が形成される。
このような構成とすることによっても、寄生容量の影響を除去することができ、上記と同等の作用効果を得ることができる。
【００６５】
なお、第２の実施の形態では、３段のＲＣローパスフィルタＦ１１〜Ｆ３１からＤ／Ａ変換器２を構成した場合について説明したが、３段に限るものではなく、４段以上のＲＣローパスフィルタからなるＤ／Ａ変換器とすることもできる。具体的には、フィルタ回路Ｆ２１と同様に、抵抗と容量と、抵抗の両端に設けたスイッチＳＷとからなる複数のフィルタ回路をフィルタ回路Ｆ２１に縦続接続して、多段のＲＣローパスフィルタからなるＤ／Ａ変換器を構成する。このとき、Ｄ／Ａ変換器の出力側にいくほど、ＲＣローパスフィルタの抵抗値が大きくなるように設定する。
【００６６】
そして、各フィルタ回路に設けられたスイッチＳＷをＳＷ制御回路３０ａにより切り換える。すなわち、１ビットディジタルデータのデータ値が切り替わるタイミングで各スイッチＳＷを閉状態に切り替え、１段目の抵抗Ｒ１１と各段の容量や寄生容量の和とから決定される、比較的時定数τの小さなＲＣローパスフィルタを形成し、アナログ出力Ｖｏｕｔの応答性の向上を図る。
【００６７】
そして、これ以後、アナログ出力Ｖｏｕｔが現在のＤ／Ａ変換器の構成に応じたセトリング状態となったときに１ビットディジタルデータのハイレベル区間の中間時点でＤ／Ａ変換器の最も入力側に位置するフィルタ回路のスイッチＳＷから順に開状態に切り替えることで、Ｄ／Ａ変換器を構成するローパスフィルタの段数を変更し、以後、各段数のローパスフィルタからなるＤ／Ａ変換器がセトリング状態となり且つ１ビットディジタルデータのハイレベル区間の中間時点でスイッチＳＷを開状態に切り替えてローパスフィルタの段数を増加させる。
【００６８】
ここで、上記実施の形態において、ＲＣローパスフィルタＦ１１が第１のローパスフィルタに対応し、ＲＣローパスフィルタＦ２１が第２のローパスフィルタに対応し、スイッチＳＷ２１が第１スイッチに対応し、ＳＷ制御回路３０がスイッチ制御手段に対応し、カウンタ回路３２ａが第１カウンタ回路に対応し、Ｄｕｔｙ検出回路３２がデューティ検出回路に対応し、Ｄｕｔｙ比較回路３３がデューティ比較回路に対応し、カウンタ回路３４が第２カウンタ回路に対応し、ＳＷ切り替えタイミング制御回路３６がスイッチ切り替えタイミング制御回路に対応している。
【００６９】
また、カウンタ回路３４ａが第３カウンタ回路に対応し、ＳＷ切り替えタイミング制御回路３６ａがスイッチ切り替えタイミング制御回路に対応している。
また、ポリシリコン第１層５０３、６０３が第１ポリシリコン層に対応し、ポリシリコン第２層５０５、６０５が第２ポリシリコン層に対応している。
また、ＲＣローパスフィルタＦ３１が第３のローパスフィルタに対応し、スイッチＳＷ２１が第２スイッチに対応している。
【符号の説明】
【００７０】
１、２  Ｄ／Ａ変換器
３０  ＳＷ制御回路
３１  エッジ検出回路
３２  Ｄｕｔｙ検出回路
３２ａ  カウンタ回路
３２ｂ  レジスタ回路
３３  Ｄｕｔｙ比較回路
３４  カウンタ回路
３５  １／２演算回路
３６、３６ａ  ＳＷ切り替えタイミング制御回路
ＳＷ２１  スイッチ
Ｒ１１、Ｒ２１  抵抗
Ｃ１１、Ｃ２１  容量
Ｃ１１′−１、Ｃ１１′−２、Ｃ２１′−１、Ｃ２１′−２  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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