(57)【要約】【課題】空間解像度および感度の低下を抑えつつ、露光時間を増大することができる固体撮像装置を得る。【解決手段】複数の画素を行列状に配列してなるセンサーアレイ１１０を有するＣＭＯＳイメージセンサ１００において、センサーアレイ１１０を構成する画素行を選択する行選択部１３０と、該センサーアレイを構成する画素列を選択する列選択部１４０と、該行選択部および該列選択部を制御するタイミング制御部１５０とを備え、該タイミング制御部１５０は、該センサーアレイを構成する複数の画素をグループ分けして得られる第１および第２の画素群から、各画素群毎に異なるタイミングで画素信号が読み出されるよう該行選択部および列選択部を制御する。【選択図】図１
2012222632.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を行列状に配列してなる画素アレイを有する固体撮像装置であって、
該画素アレイを構成する画素行を選択する行選択部と、
該画素アレイを構成する画素列を選択する列選択部と、
該行選択部および該列選択部を制御する制御部とを備え、
該制御部は、該画素アレイを構成する複数の画素をグループ分けして得られる複数の画素群から、各画素群毎に異なるタイミングで画素信号が読み出されるよう該行選択部および列選択部を制御する、固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
前記複数の画素群は、前記画素アレイを構成する複数の画素を２つのグループに分割して得られる第１および第２の画素群であり、
該制御部は、奇数フレームで該第１の画素群の画素の画素信号が読み出され、偶数フレームで該第２の画素群の画素の画素信号が読み出されるよう、前記行選択部および前記列選択部を制御する、固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
前記第１の画素群は、隣接する２行２列の４つの画素を単位画素群として、前記画素アレイ内の画素を行方向および列方向に１単位画素群置きに選択して得られる画素群であり、
前記第２の画素群は、該画素アレイにおける、前記第１の画素群に含まれる単位画素群以外の単位画素群からなる画素群である、固体撮像装置。
【請求項４】
請求項１に記載の固体撮像装置において、
前記複数の画素群は、前記画素アレイを構成する複数の画素を４つのグループに分割して得られる第１〜第４の画素群であり、
該制御部は、（４ｎ−３）番目（ｎは整数）のフレームで該第１の画素群の画素の画素信号が読みだれ、（４ｎ−２）番目のフレームで該第２の画素群の画素の画素信号が読みだれ、（４ｎ−１）番目のフレームで該第３の画素群の画素の画素信号が読み出され、（４ｎ）番目のフレームで該第４の画素群の画素の画素信号が読み出されるよう、前記行選択部および前記列選択部を制御する、固体撮像装置。
【請求項５】
請求項４に記載の固体撮像装置において、
前記第１の画素群は、前記画素アレイにおける隣接する２行２列の４つの画素を単位画素群として、前記画素アレイにおける奇数行および奇数列の単位画素群を選択して得られる画素群であり、
前記第２の画素群は、前記画素アレイにおける奇数行および偶数列の単位画素群を選択して得られる画素群であり、
前記第３の画素群は、前記画素アレイにおける偶数行および偶数列の単位画素群を選択して得られる画素群であり、
前記第４の画素群は、前記画素アレイにおける偶数行および奇数列の単位画素群を選択して得られる画素群である、固体撮像装置。
【請求項６】
請求項１に記載の固体撮像装置において、
前記制御部は、前記複数の画素群のうちの異なる画素群で露光時間が異なるよう、前記行選択部および前記列選択部を制御する、固体撮像装置。
【請求項７】
請求項６に記載の固体撮像装置において、
前記画素は、
入射光を光電変換して信号電荷を生成する光電変換部と、
該光電変換部で生成された信号電荷を蓄積して、該信号電荷の蓄積量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
該電荷蓄積部で発生する信号電圧を増幅して前記画素信号として読み出す増幅トランジスタとを有し、
前記制御部は、
前記複数の画素群のうちの異なる画素群では、該画素群を構成する画素の電荷蓄積部に蓄積された信号電荷をリセットするリセットタイミングが異なり、かつ該画素群を構成する画素から画素信号を読み出す読み出しタイミングが同一になるよう、前記行選択部を制御する、固体撮像装置。
【請求項８】
請求項７に記載の固体撮像装置において、
前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換するＡＤ変換部と、
前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較する画素比較処理部とを備えた、固体撮像装置。
【請求項９】
請求項８に記載の固体撮像装置において、
前記画素比較処理部は、前記互いに近接した複数の単位画素群の間で同色画素のデジタル画素値を比較する、固体撮像装置。
【請求項１０】
請求項９に記載の固体撮像装置において、
前記画素比較処理部は、前記デジタル画素値の比較結果に基づいて入射光量に適した最適デジタル画素値を判定し、該最適デジタル画素値を有する画素が属する画素群のデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力する、固体撮像装置。
【請求項１１】
請求項９に記載の固体撮像装置において、
前記画素比較処理部は、前記デジタル画素値の比較結果と入射光量とに基づいて、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素値に対する演算処理を行い、この演算処理により得られるデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力する、固体撮像装置。
【請求項１２】
複数の画素を行列状に配列してなる画素アレイを有する固体撮像装置を駆動する方法であって、
該画素アレイを構成する複数の画素をグループ分けして得られる複数の画素群の画素を該画素群毎に独立したタイミングで駆動し、
各画素群毎に異なるタイミングで画素信号を読み出す、固体撮像装置の駆動方法。
【請求項１３】
請求項１２に記載の固体撮像装置の駆動方法において、
前記複数の画素群のうちの異なる画素群で露光時間が異なるよう該複数の画素群を駆動する、固体撮像装置の駆動方法。
【請求項１４】
請求項１３に記載の固体撮像装置の駆動方法において、
前記画素を、
入射光を光電変換して信号電荷を生成する光電変換部と、
該光電変換部で生成された信号電荷を蓄積して、該信号電荷の蓄積量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
該電荷蓄積部で発生する信号電圧を増幅して前記画素信号として読み出す増幅トランジスタとを有するものとし、
前記複数の画素群のうちの異なる画素群では、該画素群を構成する画素の電荷蓄積部に蓄積された信号電荷をリセットするリセットタイミングが異なり、かつ該画素群を構成する画素から画素信号を読み出す読み出しタイミングが同一になるよう、該複数の画素群を駆動する、固体撮像装置の駆動方法。
【請求項１５】
請求項１４に記載の固体撮像装置の駆動方法において、
前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換し、
前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較し、
前記デジタル画素値の比較結果に基づいて入射光量に適した最適デジタル画素値を判定し、
該最適デジタル画素値を有する画素が属する画素群のデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力する、固体撮像装置の駆動方法。
【請求項１６】
請求項１４に記載の固体撮像装置の駆動方法において、
前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換し、
前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較し、
前記デジタル画素値の比較結果と入射光量とに基づいて、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素値に対する演算処理を行い、
この演算処理により得られるデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力する、固体撮像装置の駆動方法。
【請求項１７】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１に記載の固体撮像装置である電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、その駆動方法および電子情報機器に関し、特に、動画などの連続撮影時に最大露光時間がフレームレートにより制限されるのを回避できる固体撮像装置、その駆動方法および電子情報機器に関するものである。
【背景技術】
【０００２】
従来から被写体を撮影するデジタルカメラには、光を電気信号に変換して画像信号を出力する固体撮像装置が用いられている。この固体撮像装置の分野では、近年、画素数の増加や高フレームレート化に伴い、高速読み出しを実現する技術や低消費電力化を図る技術が必須の技術になっている。
【０００３】
このような固体撮像装置の１つとして、ＣＭＯＳ集積回路と同様のプロセスで製造できる特徴を活かしたＣＭＯＳ（ＭＯＳを含む）型イメージセンサ（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。ＣＭＯＳイメージセンサは、画素ごとに、光電変換により得られた信号電荷を電気信号に変換し、各画素に対応する電気信号（画素信号）を複数の画素列に対して並列に処理する構成を採っている。このような画素信号の並列処理により、画素信号の読み出し速度を向上させることができる。
【０００４】
図２４は、このような画素信号の並列処理を行う従来のＣＭＯＳイメージセンサを説明する図である。
【０００５】
このＣＭＯＳイメージセンサ２０は、１つの半導体チップとして構成されており、該半導体チップを構成する半導体基板（図示せず）上に画素をマトリクス状に配列してなり、各画素にて光電変換により信号電荷を生成するセンサーアレイ２１と、該センサーアレイ２１と同じ半導体チップ上に集積され、該センサーアレイ２１の各画素で生成された信号電荷を画素信号として読み出すための周辺回路部とを有している。
【０００６】
ここでは、周辺回路部は、例えば、センサーアレイ２１における複数の画素行（水平方向の画素列）から所定の画素行を選択する行選択部２３と、選択された画素行の各画素から各画素列に対応する読出し信号線（図示せず）に出力されたアナログ画素信号をＡＤ変換してデジタル画素信号を画素出力ＯＵＴとして出力するＡＤ変換部２２と、該各画素列に対応する読出し信号線を列選択信号Ｃｏｌに基づいて選択して、該読出し信号線からＡＤ変換部２２へのアナログ画素信号の出力を行う列選択部２５と、行選択部２３、ＡＤ変換部２２、および列選択部２４の動作タイミングを制御信号ＴＣ１およびＴＣ２により制御するタイミング制御部２５とを有している。
【０００７】
図２５は、上記ＣＭＯＳイメージセンサ２０のセンサーアレイ２１の構成を示すブロック図であり、図２６は、上記画素の構成を示す図である。
【０００８】
画素Ｐは、図２６に示すように、光電変換素子であるフォトダイオード（ＰＤ）ＰＤと、４つの画素トランジスタ、具体的には転送トランジスタＴｔ、増幅トランジスタＡＭＰ、選択トランジスタＴｓ、リセットトランジスタＴｒとを有している。
【０００９】
ここで、フォトダイオードＰＤは、光電変換によって信号電荷を生成して蓄積し、転送トランジスタＴｒは、行選択部２３からの転送信号Ｔｒａｎｓに基づいて、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョン（電荷蓄積部）ＦＤに転送するものである。また、増幅トランジスタＡＭＰは、ゲートが電荷蓄積部ＦＤとつながっており、転送されてくる信号電荷の量に応じて変動する電荷蓄積部ＦＤの電位を電気信号（画素信号）に変換するものである。選択トランジスタＴｓは、行選択部２３からの行選択信号Ｒｏｗに基づいて、画素信号を読み出すべき画素を行単位で選択するものである。また、リセットトランジスタＴｒは、行選択部２３からのリセット信号Ｒｅｓｅｔに基づいて、電荷蓄積部ＦＤの電位をＶＤＤ（電源電圧）にリセットするものである。
【００１０】
そして、センサーアレイ２１では、このような画素Ｐがｍ行ｎ列（図２５では５行×４列）のマトリクス状に配列されている。例えば、第１行目の画素行には、赤色画素（Ｒ）と緑色画素（Ｇ）とが交互に配列されており、また、第２行目の画素行には、緑色画素（Ｇ）と青色画素（Ｂ）とが交互に配列されている。ここで、奇数行の画素行の画素配列は第１行目の画素行の画素配列と同じであり、偶数行の画素行の画素配列は、第２行目の画素行の画素配列と同じである。なお、図２５中、画素Ｐｍｎ（ｍ：１〜５、ｎ：１〜４）は、第ｍ行第ｎ列の画素を示している。
【００１１】
また、各画素列毎に読出し信号線Ｌ１〜Ｌ４が設けられており、各画素列の選択トランジスタＴｓからの画素信号ｏｕｔｐｕｔが、対応する読出し信号線Ｌ１〜Ｌ４に読み出されるようになっている。
【００１２】
また、各画素行の画素には、同一のリセット信号Ｒｅｓｅｔ、転送信号Ｔｒａｎｓ、選択信号Ｒｏｗが供給されるようになっており、例えば、第１行目の画素Ｐ１１〜Ｐ１４には、行選択部２３からリセット信号Ｒｅｓｅｔ１、転送信号Ｔｒａｎｓ１、選択信号Ｒｏｗ１が供給され、他の第２行目から第５行目の画素行の画素にも同様にこれらの信号Ｒｅｓｅｔ２〜５、Ｔｒａｎｓ２〜５が供給される。
【００１３】
また、各読出し信号線Ｌ１〜Ｌ４は、列選択トランジスタＣＴｒ１〜ＣＴｒ４の一端に接続され、この列選択トランジスタＣＴｒ１〜ＣＴｒ４の他端ｏｕｔ１〜ｏｕｔ４は、ＡＤ変換部２２の各読出し信号線に対応するＡＤ変換器に接続されている。また、列選択トランジスタＣＴｒ１〜ＣＴｒ４のゲートは、列選択信号ｃｏｌ１〜ｃｏｌ４に接続されている。
【００１４】
次に動作について説明する。
【００１５】
このような従来のＣＭＯＳイメージセンサ２０では、タイミング制御部２５からの制御信号ＴＣ１およびＴＣ２により行選択部２３、列選択部２４およびＡＤ変換部２２が動作して、センサーアレイ２１の各画素から画素信号が読み出される。
【００１６】
図２７は、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。なお、図２７では、複数の画素行（水平方向の画素列）を１行目〜ｎ行目の画素列として示している。
【００１７】
例えば、行選択部１３０からのリセット信号Ｒｅｓｅｔ１により、第１行目の画素列の画素のリセットトランジスタＴｒがオンすると（タイミングＳ１）、電荷蓄積部ＦＤがリセットされ、さらに、その後、選択信号Ｒｏｗにより選択トランジスタＴｓがオンすると（タイミングＥ１）、電荷蓄積部に蓄積された信号電荷に応じた信号電圧（画素信号）が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ１に読み出される。なお、ここでは、説明の都合上、画素の転送トランジスタは選択トランジスタと同期したタイミングでオンするものとする。
【００１８】
このとき、タイミングＳ１からタイミングＥ１までの期間が露光時間Ｔｅであり、またリセット信号Ｒｅｓｅｔ１により、第１行目の画素列の画素のリセットトランジスタＴｒがオンしてから、次にオンするまでの間が１フレーム期間（フレームの時間差）Ｔとなる。
【００１９】
つまり、図２５に示す第１行目の画素行から、該画素行における各画素の画素信号が対応する読出し信号線Ｌ１〜Ｌ４に読み出され、各読出し信号線に読み出された画素信号が、列選択信号ｃｏｌ１〜ｃｏｌ４により列選択トランジスタＣＴｒ１〜ＣＴｒ４を介してＡＤ変換部２２に出力される。ＡＤ変換部２２では、読出し信号線から入力されたアナログ画素信号をデジタル画素信号に変換して画素信号ＯＵＴとして出力する。
【００２０】
このように１行目の画素列の各画素に対応する画素信号を読み出す動作は、２行目以降も同様に行われ、ｎ行目の画素列の各画素に対応する画素信号が読み出されると、ｍ行×ｎ列の画素かならるセンサアレイ全面の画素信号が読み出されることとなる。
【００２１】
なお、上記のようなＣＭＯＳイメージセンサは、例えば、特許文献１には開示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２０１０−２６３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
ところで、このような従来のＣＭＯＳイメージセンサでは、動画像などの撮像時には、読み出し速度を上げるため、画素を間引いて画素信号を読み出す間引き処理や、複数の画素の画素信号を同時に読み出して画素値を加算する画素加算などの処理が行われる。
【００２４】
図２８はこのような読み出し速度を上げるための対策を説明する図であり、図２８（ａ）は画素の間引き処理を示し、図２８（ｂ）は画素加算処理を示している。
【００２５】
例えば、図２８（ａ）は、８行８列の画素の配列、つまり、奇数行では左から緑色画素ＰＧａと赤色画素ＰＲが交互に配列され、偶数行では、左から青色画素ＰＢと緑色画素ＰＧｂが交互に配列されている配列を示している。
【００２６】
このような画素配列において、第１行目および第２行目の画素行における第１列目、第２列目の画素、つまり４つの画素ＰＧａ、ＰＲ、ＰＢ、ＰＧｂを１つのグループとして、８行８列の画素の配列の画素から、４つのグループＧ１〜Ｇ４を選択することで、読み出し画素数を減らして、センサーアレイ全体の読み出し速度を高めている。この場合、感度については通常の全画素読み出しと同じである。
【００２７】
また、図２８（ｂ）は、図２８（ａ）に示す８行８列の画素の配列のうちの、４行４列の画素の配列を示している。
【００２８】
ここで、第２行第１列の画素Ｐ２１、第２行第３列の画素Ｐ２３、第４行第１列の画素Ｐ４１、第４行第３列の画素Ｐ４３の画素値を加算して、図２５（ｂ）で示す４行４列の画素領域の青画素出力データとしている。ここで、画素Ｐ２１、Ｐ２３、Ｐ４１、Ｐ４３はすべて青色画素である。
【００２９】
このように４つの画素を同時に選択し１回で読み出すことで、読み出し回数を減らし、センサーアレイ全体の読み出し速度を高めている。
【００３０】
この場合、感度については４画素の電荷を集積するため、４倍の感度を得ることができる。
【００３１】
このように動画撮影時に間引き処理や画素加算処理を行うことで、読み出し速度が高められるが、露光時間の上限がフレームレートによって制約されてしまうという問題がある。
【００３２】
また、間引き処理では、露光時間の上限が制約されることによって、低照度時に露光時間が不足して画質が劣化する問題が生じる。
【００３３】
一方、画素加算処理では感度が４倍になるため、間引き処理に比べて露光時間が問題になることは少ないが、複数の画素の画素値を加算するため、空間解像度が劣化する問題が生じる。
【００３４】
本発明は、上記のような問題点を解決するためになされたものであり、空間解像度および感度の低下を抑えつつ、露光時間を増大することができる固体撮像装置およびその駆動方法、並びに電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００３５】
本発明による固体撮像装置は、複数の画素を行列状に配列してなる画素アレイを有する固体撮像装置であって、該画素アレイを構成する画素行を選択する行選択部と、該画素アレイを構成する画素列を選択する列選択部と、該行選択部および該列選択部を制御する制御部とを備え、該制御部は、該画素アレイを構成する複数の画素をグループ分けして得られる複数の画素群から、各画素群毎に異なるタイミングで画素信号が読み出されるよう該行選択部および列選択部を制御するものであり、そのことにより上記目的が達成される。
【００３６】
本発明は、上記固体撮像装置において、前記複数の画素群は、前記画素アレイを構成する複数の画素を２つのグループに分割して得られる第１および第２の画素群であり、該制御部は、奇数フレームで該第１の画素群の画素の画素信号が読み出され、偶数フレームで該第２の画素群の画素の画素信号が読み出されるよう、前記行選択部および前記列選択部を制御することが好ましい。
【００３７】
本発明は、上記固体撮像装置において、前記第１の画素群は、隣接する２行２列の４つの画素を単位画素群として、前記画素アレイ内の画素を行方向および列方向に１単位画素群置きに選択して得られる画素群であり、前記第２の画素群は、該画素アレイにおける、前記第１の画素群に含まれる単位画素群以外の単位画素群からなる画素群であることが好ましい。
【００３８】
本発明は、上記固体撮像装置において、前記複数の画素群は、前記画素アレイを構成する複数の画素を４つのグループに分割して得られる第１〜第４の画素群であり、該制御部は、（４ｎ−３）番目（ｎは整数）のフレームで該第１の画素群の画素の画素信号が読みだれ、（４ｎ−２）番目のフレームで該第２の画素群の画素の画素信号が読みだれ、（４ｎ−１）番目のフレームで該第３の画素群の画素の画素信号が読み出され、（４ｎ）番目のフレームで該第４の画素群の画素の画素信号が読み出されるよう、前記行選択部および前記列選択部を制御することが好ましい。
【００３９】
本発明は、上記固体撮像装置において、前記第１の画素群は、前記画素アレイにおける隣接する２行２列の４つの画素を単位画素群として、前記画素アレイにおける奇数行および奇数列の単位画素群を選択して得られる画素群であり、前記第２の画素群は、前記画素アレイにおける奇数行および偶数列の単位画素群を選択して得られる画素群であり、前記第３の画素群は、前記画素アレイにおける偶数行および偶数列の単位画素群を選択して得られる画素群であり、前記第４の画素群は、前記画素アレイにおける偶数行および奇数列の単位画素群を選択して得られる画素群であることが好ましい。
【００４０】
本発明は、上記固体撮像装置において、前記制御部は、前記複数の画素群のうちの異なる画素群で露光時間が異なるよう、前記行選択部および前記列選択部を制御することが好ましい。
【００４１】
本発明は、上記固体撮像装置において、前記画素は、入射光を光電変換して信号電荷を生成する光電変換部と、該光電変換部で生成された信号電荷を蓄積して、該信号電荷の蓄積量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、該電荷蓄積部で発生する信号電圧を増幅して前記画素信号として読み出す増幅トランジスタとを有し、前記制御部は、前記複数の画素群のうちの異なる画素群では、該画素群を構成する画素の電荷蓄積部に蓄積された信号電荷をリセットするリセットタイミングが異なり、かつ該画素群を構成する画素から画素信号を読み出す読み出しタイミングが同一になるよう、前記行選択部を制御することが好ましい。
【００４２】
本発明は、上記固体撮像装置において、前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換するＡＤ変換部と、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較する画素比較処理部とを備えていることが好ましい。
【００４３】
本発明は、上記固体撮像装置において、前記画素比較処理部は、前記互いに近接した複数の単位画素群の間で同色画素のデジタル画素値を比較することが好ましい。
【００４４】
本発明は、上記固体撮像装置において、前記画素比較処理部は、前記デジタル画素値の比較結果に基づいて入射光量に適した最適デジタル画素値を判定し、該最適デジタル画素値を有する画素が属する画素群のデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力することが好ましい。
【００４５】
本発明は、上記固体撮像装置において、前記画素比較処理部は、前記デジタル画素値の比較結果と入射光量とに基づいて、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素値に対する演算処理を行い、この演算処理により得られるデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力することが好ましい。
【００４６】
本発明に係る固体撮像装置の駆動方法は、複数の画素を行列状に配列してなる画素アレイを有する固体撮像装置を駆動する方法であって、該画素アレイを構成する複数の画素をグループ分けして得られる複数の画素群の画素を該画素群毎に独立したタイミングで駆動し、各画素群毎に異なるタイミングで画素信号を読み出すものであり、そのことにより上記目的が達成される。
【００４７】
本発明は、上記固体撮像装置の駆動方法において、前記複数の画素群のうちの異なる画素群で露光時間が異なるよう該複数の画素群を駆動することが好ましい。
【００４８】
本発明は、上記固体撮像装置の駆動方法において、前記画素を、入射光を光電変換して信号電荷を生成する光電変換部と、該光電変換部で生成された信号電荷を蓄積して、該信号電荷の蓄積量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、該電荷蓄積部で発生する信号電圧を増幅して前記画素信号として読み出す増幅トランジスタとを有するものとし、前記複数の画素群のうちの異なる画素群では、該画素群を構成する画素の電荷蓄積部に蓄積された信号電荷をリセットするリセットタイミングが異なり、かつ該画素群を構成する画素から画素信号を読み出す読み出しタイミングが同一になるよう、該複数の画素群を駆動することが好ましい。
【００４９】
本発明は、上記固体撮像装置の駆動方法において、前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換し、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較し、前記デジタル画素値の比較結果に基づいて入射光量に適した最適デジタル画素値を判定し、該最適デジタル画素値を有する画素が属する画素群のデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力することが好ましい。
【００５０】
本発明は、上記固体撮像装置の駆動方法において、前記画素信号として読み出されるアナログ画素信号をデジタル画素値に変換し、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素信号を、異なる画素群の間で比較し、前記デジタル画素値の比較結果と入射光量とに基づいて、前記複数の画素群のうちの異なる画素群を構成する単位画素群である、互いに近接した単位画素群からのデジタル画素値に対する演算処理を行い、この演算処理により得られるデジタル画素値を、前記互いに近接した単位画素群の代表デジタル画素値として出力することが好ましい。
【００５１】
本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、上述した本発明に係る固体撮像装置であり、そのことにより上記目的が達成される。
【００５２】
次に作用について説明する。
【００５３】
本発明においては、複数の画素を行列状に配列してなるセンサーアレイを有する固体撮像装置において、画素アレイを構成する画素行を選択する行選択部と、該画素アレイを構成する画素列を選択する列選択部と、該行選択部および該列選択部を制御するタイミング制御部とを備え、該タイミング制御部は、該画素アレイを構成する複数の画素をグループ分けして得られる複数の画素群から、各画素群毎に異なるタイミングで画素信号が読み出されるよう該行選択部および列選択部を制御するので、空間解像度および感度の低下を抑えつつ、露光時間を増大することができる。
【００５４】
また、本発明においては、分割した領域、つまり各画素群ごとに異なる露光時間で撮影を行うので、露光時間がオーバーラップするため、得られる画素情報の同時性を高くすることができる。
【００５５】
また、本発明においては、上記固体撮像装置において、リセットのみを各画素群で分割して行い、画像の読み込みを各画素群で同時に行うので、画素アレイの領域（画素群）によってリセットタイミングが異なることで、読み込みは同時でも露光時間は領域ごとに変えることができ、また、各画素群から得られる画素情報の同時性を高くすることができる。
【００５６】
また、本発明においては、上記固体撮像装置において、各画素群から取得した画素情報を決められた計算式に基き演算して出力するので、異なる露光時間の画素値の合成によりダイナミックレンジを広げることもできる。
【発明の効果】
【００５７】
以上のように、本発明によれば、空間解像度および感度の低下を抑えつつ、露光時間を増大することができる固体撮像装置およびその駆動方法、並びに電子情報機器を得ることができる効果がある。
【図面の簡単な説明】
【００５８】
【図１】図１は、本発明の実施形態１によるＣＭＯＳイメージセンサの概略構成を示す図である。
【図２】図２は、本発明の実施形態１によるＣＭＯＳイメージセンサのセンサーアレイの構成を示すブロック図である。
【図３】図３は、本発明の実施形態１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図４】図４は、本発明の実施形態１によるＣＭＯＳイメージセンサの動作を説明する図であり、図４（ａ）および（ｂ）は、センサーアレイにおける画素のグループ（Ａ群およびＢ群）を示している。
【図５】図５は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図６】図６は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図６（ａ））、および制御信号の波形（図６（ｂ））を示している。
【図７】図７は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、センサーアレイにおける画素のグループ（Ａ群〜Ｄ群）（図７（ａ）〜（ｄ））を示している。
【図８】図８は、本発明の実施形態１の変形例２によるＣＭＯＳイメージセンサの動作を説明する図であり、センサーアレイにおける画素のグループ（Ａ群〜Ｄ群）（図８（ａ）〜（ｄ））を示している。
【図９】図９は、本発明の実施形態２によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図９（ｂ））を、比較例のもの（図９（ａ））とともにそれぞれ●印および○印で示している。
【図１０】図１０は、本発明の実施形態２の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図１１】図１１は、本発明の実施形態２の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図１１（ａ））、および制御信号の波形（図１１（ｂ））を示している。
【図１２】図１２は、本発明の実施形態３によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図１３】図１３は、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図１４】図１４、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図１４（ａ））、および制御信号の波形（図１４（ｂ））を示している。
【図１５】図１５は、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各群の画素値レベルを示している。
【図１６】図１６は、本発明の実施形態４によるＣＭＯＳイメージセンサの概略構成を示す図である。
【図１７】図１７は、本発明の実施形態４によるＣＭＯＳイメージセンサを説明する図であり、各群の画素値レベルを示している。
【図１８】図１８は、本発明の実施形態４によるＣＭＯＳイメージセンサを説明する図であり、入力光量と画素出力値との関係（図１８（ａ））、画素出力値の選択処理（図１８（ｂ）、図１８（ｃ））を示している。
【図１９】図１９は、本発明の実施形態４の変形例１によるＣＭＯＳイメージセンサを説明する図であり、画素出力値に対する演算処理を示している。
【図２０】図２０は、本発明の実施形態５によるＣＭＯＳイメージセンサを説明する図である。
【図２１】図２１は、本発明の実施形態５によるＣＭＯＳイメージセンサの動作を説明する図である。
【図２２】図２２は、本発明の実施形態５の変形例１によるＣＭＯＳイメージセンサを説明する図であり、その動作における画素の電荷リセットおよび読み出しタイミングを示している。
【図２３】図２３は、本発明の実施形態６として、上記実施形態１ないし５のいずれかの固体撮像装置を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図２４】図２４は、従来のＣＭＯＳイメージセンサの概略構成を説明する図である。
【図２５】図２５は、上記ＣＭＯＳイメージセンサのセンサーアレイの構成を示すブロック図である。
【図２６】図２６は、ＣＭＯＳイメージセンサを構成する画素の構成を示す図である。
【図２７】図２７は、従来のＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【図２８】図２８は、従来のＣＭＯＳイメージセンサにおける読み出し速度を上げるための対策を説明する図であり、図２８（ａ）は画素の間引き処理を示し、図２８（ｂ）は画素加算処理を示している。
【発明を実施するための形態】
【００５９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００６０】
（実施形態１）
図１は、本発明の実施形態１によるＣＭＯＳイメージセンサの概略構成を示す図である。
【００６１】
この実施形態１のＣＭＯＳイメージセンサ（固体撮像装置）１００は、複数の画素を行列状に配列してなるセンサーアレイ（画素アレイ）１１０と、該センサーアレイ１１０を構成する画素行を選択する行選択部１３０と、該画素アレイを構成する画素列を選択する列選択部１４０と、該センサーアレイ１１０から読み出されるアナログ画素信号をデジタル画素値（画素出力）ＯＵＴに変換して出力するＡＤ変換部１２０と、該行選択部１３０および該列選択部１４０をそれぞれ制御信号ＴＣ１、ＴＣ２により制御するタイミング制御部１５０とを備えている。
【００６２】
ここで、該タイミング制御部１５０は、該センサーアレイ１１０を構成する複数の画素をグループ分けして得られる複数の画素群から、各画素群毎に異なるタイミングで画素信号が読み出されるよう該行選択部１３０および列選択部１４０を制御するよう構成されている。
【００６３】
図４は、本発明の実施形態１によるＣＭＯＳイメージセンサの動作を説明する図であり、図４（ａ）および（ｂ）は、センサーアレイにおける画素のグループ（Ａ群およびＢ群）を示している。
【００６４】
具体的には、この実施形態１では、タイミング制御部１５０は、奇数フレームで第１の画素群（図４（ａ）に示すＡ群）の画素の画素信号が読み出され、偶数フレームで第２の画素群（図４（ｂ）に示すＢ群）の画素の画素信号が読み出されるよう、前記行選択部１３０および前記列選択部１４０を制御する。前記複数の画素群は、前記画素アレイを構成する複数の画素を２つのグループに分割して得られる第１および第２の画素群（Ａ群およびＢ群）である（図４（ａ）および（ｂ）参照）。
【００６５】
ここで第１の画素群（Ａ群）は、隣接する２行２列の４つの画素を単位画素群として、前記画素アレイ内の画素を行方向および列方向に１単位画素群置きに選択して得られる画素群であり、前記第２の画素群（Ｂ群）は、該画素アレイにおける、前記第１の画素群に含まれる単位画素群以外の単位画素群からなる画素群である。
【００６６】
図４（ａ）は、８行８列の画素アレイにおける第１の画素群（Ａ群）を示し、第１の画素群（Ａ群）は、画素Ｐ１１、Ｐ１２、Ｐ１５、Ｐ１６、Ｐ２１、Ｐ２２、Ｐ２５、Ｐ２６、Ｐ３３、Ｐ３４、Ｐ３７、Ｐ３８、Ｐ４３、Ｐ４４、Ｐ４７、Ｐ４８、Ｐ５１、Ｐ５２、Ｐ５５、Ｐ５６、Ｐ６１、Ｐ６２、Ｐ６５、Ｐ６６、Ｐ７３、Ｐ７４、Ｐ７７、Ｐ７８、Ｐ８３、Ｐ８４、Ｐ８７、Ｐ８８であり、図中、右上がりのハッチングを付した画素は赤色画素であり、左上がりのハッチングを付した画素は青色画素であり、ドットを付した画素は緑色画素である。
【００６７】
図４（ｂ）は、８行８列の画素アレイにおける第２の画素群（Ｂ群）を示し、第２の画素群（Ｂ群）は、画素Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２３、Ｐ２４、Ｐ２７、Ｐ２８、Ｐ３１、Ｐ３２、Ｐ３５、Ｐ３６、Ｐ４１、Ｐ４２、Ｐ４５、Ｐ４６、Ｐ５３、Ｐ５４、Ｐ５７、Ｐ５８、Ｐ６３、Ｐ６４、Ｐ６７、Ｐ６８、Ｐ７１、Ｐ７２、Ｐ７５、Ｐ７６、Ｐ８１、Ｐ８２、Ｐ８５、Ｐ８６であり、図中、右上がりのハッチングを付した画素は赤色画素であり、左上がりのハッチングを付した画素は青色画素であり、ドットを付した画素は緑色画素である。
【００６８】
図２は、上記ＣＭＯＳイメージセンサ１００のセンサーアレイ１１０の構成を示すブロック図である。
【００６９】
本実施形態１のセンサーアレイ１１０においても、画素Ｐ（図２ではＰｍｎ（ｍ：１〜５、ｎ：１〜４））は図２６に示す従来のＣＭＯＳイメージセンサにおけるものと同一の構成となっている。
【００７０】
そして、本実施形態１のセンサーアレイ１１０では、このような画素Ｐがｍ行ｎ列（図２では５行×４列）のマトリクス状に配列されている。例えば、第１行目の画素行には、赤色画素（Ｒ）と緑色画素（Ｇ）とが交互に配列されており、また、第２行目の画素行には、緑色画素（Ｇ）と青色画素（Ｂ）とが交互に配列されている。ここで、奇数行の画素行の画素配列は第１行目の画素行（紙面では最も上の画素行）の画素配列と同じであり、偶数行の画素行の画素配列は、第２行目の画素行の画素配列と同じである。なお、図２２中、画素Ｐｍｎ（ｍ：１〜５、ｎ：１〜４）は、第ｍ行第ｎ列の画素を示している。
【００７１】
また、各画素列毎に読出し信号線Ｌ１〜Ｌ４が設けられており、各画素列の選択トランジスタＴｓからの画素信号ｏｕｔｐｕｔが、対応する読出し信号線Ｌ１〜Ｌ４に読み出されるようになっている。
【００７２】
また、各画素行の画素には、リセット信号ＲｅｓｅｔＡおよびＲｅｓｅｔＢのいずれか、転送信号Ｔｒａｎｓ、選択信号Ｒｏｗが供給されるようになっている。
【００７３】
つまり、この実施形態１では、例えば、第１行目の画素Ｐ１１〜Ｐ１４のうち、第１列および第２列の画素Ｐ１１およびＰ１２には、第１のリセット信号ＲｅｓｅｔＡ１が供給され、第１行目の画素Ｐ１１〜Ｐ１４のうち、第３列および第４列の画素Ｐ１３およびＰ１４には、第２のリセット信号ＲｅｓｅｔＢ１が供給されている。
【００７４】
つまり、センサーアレイ１１０の全体では、第（４ｋ−３）列、第（４ｋ−２）列の画素には、第１のリセット信号ＲｅｓｅｔＡｍが供給され、第（４ｋ−１）列、第（４ｋ）列の画素には、第２のリセット信号ＲｅｓｅｔＢｍが供給され、ここでｋは自然数である。
【００７５】
また、各読出し信号線Ｌ１〜Ｌ４は、列選択トランジスタＣＴｒ１〜ＣＴｒ４の一端に接続され、これらの列選択トランジスタＣＴｒ１〜ＣＴｒ４の他端ｏｕｔ１〜ｏｕｔ４は、ＡＤ変換部２２の各読出し信号線に対応するＡＤ変換器に接続されている。また、列選択トランジスタＣＴｒ１〜ＣＴｒ４のゲートは、列選択部１４０から出力される列選択信号ｃｏｌ１〜ｃｏｌ４（図１では、列選択信号ｃｏｌ）に接続されている。なお、各読出し信号線に対応するＡＤ変換器は、前記ＡＤ変換部１２０の内部に設けられている。
【００７６】
次に動作について説明する。
【００７７】
このような構成の従来のＣＭＯＳイメージセンサ１００では、タイミング制御部１５０からの制御信号ＴＣ１およびＴＣ２により行選択部１３０、列選択部１４０およびＡＤ変換部１２０が動作して、センサーアレイ１１０の各画素から画素信号が読み出される。
【００７８】
図３は、本発明の実施形態１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングＳａ１、・・・、Ｓａｎ、Ｓｂ１、・・・、Ｓｂｎ、および画素の電荷を読み出すタイミングＥａ１、・・・、Ｅａｎ、Ｅｂ１、・・・、Ｅｂｎをそれぞれ●印および○印で示している。
【００７９】
例えば、図２に示すセンサーアレイの第１行目の画素列については、リセット信号ＲｅｓｅｔＡ１により、画素Ｐ１１およびＰ１２のリセットトランジスタＴｒがオンし（タイミングＳａ１）、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ１により選択トランジスタＴｓがオンし（タイミングＥａ１）、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ１およびＬ２に読み出される。ここでは、説明の簡略化のため、画素内の転送トランジスタの動作は省略しているが、選択トランジスタがオンする前には、電荷蓄積部ＦＤに信号電荷が転送されるように動作するものとする（図２６参照）。
【００８０】
このとき、列選択部１４０の制御により列選択トランジスタＣＴｒ１、ＣＴｒ２がオン状態となり、画素Ｐ１１、Ｐ１２の画素信号はＡＤ変換部に出力され、一方、列選択部１４０の制御により列選択トランジスタＣＴｒ３、ＣＴｒ４がオフ状態となり、画素Ｐ１３、Ｐ１４の画素信号はＡＤ変換部には出力されない。
【００８１】
また、第２行目の画素列においても、リセット信号ＲｅｓｅｔＡ２により、画素Ｐ２１およびＰ２２のリセットトランジスタＴｒがオンすると、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ２により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ１およびＬ２に読み出される。
【００８２】
このとき、第１行目の画素列からの画素信号の読み出しと同様、画素Ｐ２１、Ｐ２２の画素信号はＡＤ変換部に出力されるが、画素Ｐ２３、Ｐ２４の画素信号はＡＤ変換部には出力されない。
【００８３】
また、第３行目の画素列においては、リセット信号ＲｅｓｅｔＢ３により、画素Ｐ３３およびＰ３４のリセットトランジスタＴｒがオンし、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ３により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ３およびＬ４に読み出される。
【００８４】
このとき、列選択部１４０の制御により列選択トランジスタＣＴｒ３、ＣＴｒ４がオン状態となり、画素Ｐ３３、Ｐ３４の画素信号はＡＤ変換部に出力され、一方、列選択部１４０の制御により列選択トランジスタＣＴｒ１、ＣＴｒ２がオフ状態となり、画素Ｐ３１、Ｐ３２の画素信号はＡＤ変換部には出力されない。
【００８５】
また、第４行目の画素列においては、リセット信号ＲｅｓｅｔＢ４により、画素Ｐ４３およびＰ４４のリセットトランジスタＴｒがオンし、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ４により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ３およびＬ４に読み出される。
【００８６】
このとき、第３行目の画素列からの画素信号の読み出しと同様、画素Ｐ４３、Ｐ４４の画素信号はＡＤ変換部に出力されるが、画素Ｐ４１、Ｐ４２の画素信号はＡＤ変換部には出力されない。
【００８７】
このような画素信号の読み出し動作が第１行目から第ｎ行目の画素列まで繰り返し行われることにより、センサーアレイにおけるＡ群の画素から画素信号が読み出される。
【００８８】
また、このようなセンサーアレイにおけるＡ群の画素から画素信号の読み出し動作と平行して、Ｂ群の画素から画素信号の読み出し動作が行われる。Ｂ群からの読み出し動作では、Ａ群の画素から画素信号の読み出し動作とは、リセット信号ＲｅｓｅｔＡとリセット信号ＲｅｓｅｔＢとによる読み出し動作が逆になる。
【００８９】
つまり、図２に示すセンサーアレイの第１行目の画素列については、リセット信号ＲｅｓｅｔＢ１により、画素Ｐ１３およびＰ１４のリセットトランジスタＴｒがオンし（タイミングＳｂ１）、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ１により選択トランジスタＴｓがオンし（タイミングＥｂ１）、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ３およびＬ４に読み出される。
【００９０】
このとき、列選択部１４０の制御により列選択トランジスタＣＴｒ３、ＣＴｒ４がオン状態となり、画素Ｐ１３、Ｐ１４の画素信号はＡＤ変換部に出力され、一方、列選択部１４０の制御により列選択トランジスタＣＴｒ１、ＣＴｒ２がオフ状態となり、画素Ｐ１１、Ｐ１２の画素信号はＡＤ変換部には出力されない。
【００９１】
また、第２行目の画素列においても、リセット信号ＲｅｓｅｔＢ２により、画素Ｐ２３およびＰ２４のリセットトランジスタＴｒがオンすると、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ２により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ３およびＬ４に読み出される。
【００９２】
このとき、第１行目の画素列からの画素信号の読み出しと同様、画素Ｐ２３、Ｐ２４の画素信号はＡＤ変換部に出力されるが、画素Ｐ２１、Ｐ２２の画素信号はＡＤ変換部には出力されない。
【００９３】
また、第３行目の画素列においては、リセット信号ＲｅｓｅｔＡ３により、画素Ｐ３１およびＰ３２のリセットトランジスタＴｒがオンし、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ３により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ１およびＬ２に読み出される。
【００９４】
このとき、列選択部１４０の制御により列選択トランジスタＣＴｒ１、ＣＴｒ２がオン状態となり、画素Ｐ３１、Ｐ３２の画素信号はＡＤ変換部に出力され、一方、列選択部１４０の制御により列選択トランジスタＣＴｒ３、ＣＴｒ４がオフ状態となり、画素Ｐ３３、Ｐ３４の画素信号はＡＤ変換部には出力されない。
【００９５】
また、第４行目の画素列においては、リセット信号ＲｅｓｅｔＡ４により、画素Ｐ４１およびＰ４２のリセットトランジスタＴｒがオンし、電荷蓄積部ＦＤがリセットされ、さらに、その後、行選択信号Ｒｏｗ４により選択トランジスタＴｓがオンし、電荷蓄積部に蓄積された信号電荷が増幅トランジスタＡＭＰにより増幅されて選択トランジスタＴｓを介して読出し信号線Ｌ１およびＬ２に読み出される。
【００９６】
このとき、第３行目の画素列からの画素信号の読み出しと同様、画素Ｐ４１、Ｐ４２の画素信号はＡＤ変換部に出力されるが、画素Ｐ４３、Ｐ４４の画素信号はＡＤ変換部には出力されない。
【００９７】
このような画素信号の読み出し動作が第１行目から第ｎ行目の画素列まで繰り返し行われることにより、センサーアレイにおけるＢ群の画素から画素信号が読み出される。
【００９８】
このように本実施形態１では、センサーアレイにおける画素がＡ群およびＢ群の２つのグループに分けて読み出され、しかもこれら２群の読み出しはオーバーラップして行うことが可能であり、フレームレートの高速化に対しても十分な露光時間を確保することが可能となる。
（実施形態１の変形例１）
図５は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングＳａ１、・・・、Ｓａｎ−２、Ｓｂ１、・・・、Ｓｂｎ−２、Ｓｃ１、・・・、Ｓｃｎ、Ｓｄ１、・・・、Ｓｄｎおよび画素の電荷を読み出すタイミングＥａ１、・・・、Ｅａｎ−２、Ｅｂ１、・・・、Ｅｂｎ−２、Ｅｃ１、・・・、Ｅｃｎ、Ｅｄ１、・・・、Ｅｄｎをそれぞれ●印および○印で示している。
【００９９】
図６は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図６（ａ））、および制御信号の波形（図６（ｂ））を示している。なお、図６では、図５に示すＡ群〜Ｄ群の最初の画素行での画素の電荷リセットを行うタイミングＳａ１、Ｓｂ１、Ｓｃ１、Ｓｄ１および画素の電荷を読み出すタイミングＥａ１、Ｅｂ１を示している。
【０１００】
図７は、本発明の実施形態１の変形例１によるＣＭＯＳイメージセンサの動作を説明する図であり、センサーアレイにおける画素のグループ（Ａ群〜Ｄ群）を示している。
【０１０１】
この実施形態１の変形例１では、センサーアレイにおける画素がＡ群〜Ｄ群の４つのグループに分けて読み出されるものであり、しかもこれら４群の読み出しはオーバーラップして行うことが可能であり、フレームレートの高速化に対しても十分な露光時間を確保することが可能となる。
【０１０２】
つまり、図７に示す８行８列画素アレイでは、Ａ群の画素として、第１行目、第２行目、第５行目、第６行目の画素列において、それぞれ第１列、第２列、第５列、第６列の画素を選択する。このときのリセット信号ＲｅｓｅｔＡ１、行選択信号Ｒｏｗ１、および列選択信号ＣｏｌＡ、ＣｏｌＢは、図６（ｂ）に示すとおりである。ここで、列選択信号ＣｏｌＡは、Ａ群およびＤ群を選択する列選択信号であり、列選択信号ＣｏｌＢは、Ｂ群およびＣ群を選択する列選択信号である。
【０１０３】
以下、図７（ａ）に示す８行８列の画素アレイにおけるＡ郡の画素からの画素信号の読み出しについて具体的に説明する。
【０１０４】
８行８列の画素アレイの第１行目（最初の行）の画素列における画素Ｐ１１、Ｐ１２、Ｐ１５、Ｐ１６の電荷蓄積部ＦＤの電位が、リセット信号ＲｅｓｅｔＡ１によりリセットされ（タイミングＳａ１）、その後、行選択信号Ｒｏｗ１により、これらの画素の電荷蓄積部に蓄積された信号電荷が対応する読出し信号線に読み出される（タイミングＥａ１）。このとき、列選択信号ＣｏｌＡにより、これらの第１、第２、第５、第６列目の画素列の列選択トランジスタがオン状態となり、画素Ｐ１１、Ｐ１２、Ｐ１５、Ｐ１６の画素信号はＡＤ変換部に出力され、一方、列選択信号ＣｏｌＢにより、第３、第４、第７、第８列目の画素列の列選択トランジスタがオフ状態となり、画素Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８の画素信号はＡＤ変換部には出力されない。
【０１０５】
この第１行目の画素列における電荷リセットおよび電荷読み出しと同様にして、第２行、第５行、第６行の画素列における電荷リセットおよび電荷読み出しが行われて、Ａ群における画素Ｐ１１、Ｐ１２、Ｐ１５、Ｐ１６、Ｐ２１、Ｐ２２、Ｐ２５、Ｐ２６、Ｐ５１、Ｐ５２、Ｐ５５、Ｐ５６、Ｐ６１、Ｐ６２、Ｐ６５、Ｐ６６の画素信号がＡＤ変換部に出力される。
【０１０６】
また、Ｂ群の画素として、第１行目、第２行目、第５行目、第６行目の画素列において、それぞれ第３列、第４列、第７列、第８列の画素を選択する。このときのリセット信号ＲｅｓｅｔＢ１、行選択信号Ｒｏｗ１、および列選択信号ＣｏｌＡ、ＣｏｌＢは、図６（ｂ）に示すとおりである。
【０１０７】
８行８列の画素アレイの第１行目（最初の行）の画素列における画素Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８の電荷蓄積部ＦＤの電位が、リセット信号ＲｅｓｅｔＢ１によりリセットされ（タイミングＳｂ１）、その後、行選択信号Ｒｏｗ１により、これらの画素の電荷蓄積部に蓄積された信号電荷が、対応する読出し信号線に読み出される（タイミングＥｂ１）。このとき、列選択信号ＣｏｌＢにより、これらの第３、第４、第７、第８列目の画素列の列選択トランジスタがオン状態となり、画素Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８の画素信号はＡＤ変換部に出力され、一方、列選択信号ＣｏｌＡにより、第１、第２、第５、第６列目の画素列の列選択トランジスタがオフ状態となり、画素Ｐ１１、Ｐ１２、Ｐ１５、Ｐ１６の画素信号はＡＤ変換部には出力されない。
【０１０８】
この第１行目の画素列における電荷リセットおよび電荷読み出しと同様にして、第２行、第５行、第６行の画素列における電荷リセットおよび電荷読み出しが行われて、Ｂ群における画素Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２３、Ｐ２４、Ｐ２７、Ｐ２８、Ｐ５３、Ｐ５４、Ｐ５７、Ｐ５８、Ｐ６３、Ｐ６４、Ｐ６７、Ｐ６８の画素信号がＡＤ変換部に出力される。
【０１０９】
また、Ｃ群の画素として、第３行目、第４行目、第７行目、第８行目の画素列において、それぞれ第３列、第４列、第７列、第８列の画素を選択する。このときのリセット信号ＲｅｓｅｔＢ１、行選択信号Ｒｏｗ３、および列選択信号ＣｏｌＡ、ＣｏｌＢは、図６（ｂ）に示すとおりである。
【０１１０】
８行８列の画素アレイの第３行目の画素列における画素Ｐ３３、Ｐ３４、Ｐ３７、Ｐ３８の電荷蓄積部ＦＤの電位が、リセット信号ＲｅｓｅｔＢ３によりリセットされ（タイミングＳｃ１）、その後、行選択信号Ｒｏｗ３により、これらの画素の電荷蓄積部に蓄積された信号電荷が、対応する読出し信号線に読み出される。このとき、列選択信号ＣｏｌＢにより、第３、第４、第７、第８列目の画素列の列選択トランジスタがオン状態となり、画素Ｐ３３、Ｐ３４、Ｐ３７、Ｐ３８の画素信号はＡＤ変換部に出力され、一方、列選択信号ＣｏｌＡにより、第１、第２、第５、第６列目の画素列の列選択トランジスタがオフ状態となり、画素Ｐ３１、Ｐ３２、Ｐ３５、Ｐ３６の画素信号はＡＤ変換部には出力されない。
【０１１１】
この第３行目の画素列における電荷リセットおよび電荷読み出しと同様にして、第４行、第７行、第８行の画素列における電荷リセットおよび電荷読み出しが行われて、Ｂ群における画素Ｐ３３、Ｐ３４、Ｐ３７、Ｐ３８、Ｐ４３、Ｐ４４、Ｐ４７、Ｐ４８、Ｐ７３、Ｐ７４、Ｐ７７、Ｐ７８、Ｐ８３、Ｐ８４、Ｐ８７、Ｐ８８の画素信号がＡＤ変換部に出力される。
【０１１２】
また、Ｄ群の画素として、第３行目、第４行目、第７行目、第８行目の画素列において、それぞれ第１列、第２列、第５列、第６列の画素を選択する。このときのリセット信号ＲｅｓｅｔＡ１、行選択信号Ｒｏｗ３、および列選択信号ＣｏｌＡ、ＣｏｌＢは、図６（ｂ）に示すとおりである。
【０１１３】
８行８列の画素アレイの第３行目の画素列における画素Ｐ３１、Ｐ３２、Ｐ３５、Ｐ３６の電荷蓄積部ＦＤの電位が、リセット信号ＲｅｓｅｔＡ３によりリセットされ（タイミングＳｄ１）、その後、行選択信号Ｒｏｗ３により、これらの画素の電荷蓄積部に蓄積された信号電荷が対応する読出し信号線に読み出される。このとき、列選択信号ＣｏｌＡにより、これらの第１、第２、第５、第６列目の画素列の列選択トランジスタがオン状態となり、画素Ｐ３１、Ｐ３２、Ｐ３５、Ｐ３６の画素信号はＡＤ変換部に出力され、一方、列選択信号ＣｏｌＢにより、第３、第４、第７、第８列目の画素列の列選択トランジスタがオフ状態となり、画素Ｐ３３、Ｐ３４、Ｐ３７、Ｐ３８の画素信号はＡＤ変換部には出力されない。
【０１１４】
この第３行目の画素列における電荷リセットおよび電荷読み出しと同様にして、第４行、第７行、第８行の画素列における電荷リセットおよび電荷読み出しが行われて、Ｄ群における画素Ｐ３１、Ｐ３２、Ｐ３５、Ｐ３６、Ｐ４１、Ｐ４２、Ｐ４５、Ｐ４６、Ｐ７１、Ｐ７２、Ｐ７５、Ｐ７６、Ｐ８１、Ｐ８２、Ｐ８５、Ｐ８６の画素信号がＡＤ変換部に出力される。
【０１１５】
このように本実施形態１の変形例１では、センサーアレイにおける画素がＡ群〜Ｄ群の４つのグループに分けて読み出され、しかもこれら４群の読み出しはオーバーラップして行うことが可能であり、フレームレートの高速化に対しても十分な露光時間を確保することが可能となる。
（実施形態１の変形例２）
図８は、本発明の実施形態１の変形例２によるＣＭＯＳイメージセンサの動作を説明する図であり、センサーアレイにおける画素のグループ（Ａ群〜Ｄ群）を示している。
【０１１６】
この実施形態１の変形例２では、実施形態１の変形例１とは、センサーアレイにおける画素のグループ（Ａ群〜Ｄ群）における各画素の位置が異なるのみである。
【０１１７】
なお、センサーアレイを構成する複数の画素を４つのグループに分割する場合は、タイミング制御部は、（４ｎ−３）番目（ｎは整数）のフレームで該第１の画素群の画素の画素信号が読みだれ、（４ｎ−２）番目のフレームで該第２の画素群の画素の画素信号が読みだれ、（４ｎ−１）番目のフレームで該第３の画素群の画素の画素信号が読みだされ、（４ｎ）番目のフレームで該第４の画素群の画素の画素信号が読みだれるよう、前記行選択部および前記列選択部を制御する。
（実施形態２）
図９は、本発明の実施形態２によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図９（ｂ））を、比較例のもの（図９（ａ））とともにそれぞれ●印および○印で示している。
【０１１８】
この実施形態２のＣＭＯＳイメージセンサは、前記実施形態１のＣＭＯＳイメージセンサにおいて、制御部が、第１および第２の画素群ＡおよびＢのうちの異なる画素群で露光時間が異なるよう、前記行選択部および前記列選択部を制御するようにしたものである。
【０１１９】
以下、この実施形態２のＣＭＯＳイメージセンサの動作を、従来のＣＭＯＳイメージセンサの動作（図９（ａ））と対比して、図９（ｂ）を用いて説明する。
【０１２０】
同じ被写体を２種類の露光時間ＥＬｔ,ＥＳｔで撮影する場合、従来のＣＭＯＳイメージセンサでは、フレームごとに露光時間を変えて連続して撮影する。
【０１２１】
例えば、１行目の画素列については、タイミングＳ１でリセットし、タイミングＥ１で読み出し、さらに、このタイミングＥ１ではリセットを兼ねるため、その後のタイミングＥａ１で読み出しを行うことで、図９（ａ）に示すように、長い露光時間ＥＬｔと短い露光時間ＥＳｔとが生ずる。同様に各行の画素を読み出すことで、フレームごとに露光時間を変えて撮影することができるが、電荷読み出しを電荷リセットの代用としても２つの画像には短い露光時間ＥＳｔ分の時間差が生じる。
【０１２２】
一方、本発明の実施形態２では、Ａ群で長い露光時間ＥＬｔとＢ群で短い露光時間ＥＳｔというように、露光時間を変えて撮影することにより、Ｂ群の露光時間分をオーバーラップさせることができるため、２つの画像の時間差はＡ群の画素読み込み時間まで小さくすることができる。
【０１２３】
このように従来技術でもフレーム単位で露光時間を変えて撮影できるが、本実施形態２では、分割した領域ごとに異なる露光時間で撮影を行うことで、露光時間がオーバーラップするため、撮像信号の同時性が高くなる。
（実施形態２の変形例１）
図１０は、本発明の実施形態２の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングＳａ１、・・・、Ｓａｎ−２、Ｓｂ１、・・・、Ｓｂｎ−２、Ｓｃ１、・・・、Ｓｃｎ、Ｓｄ１、・・・、Ｓｄｎおよび画素の電荷を読み出すタイミングＥａ１、・・・、Ｅａｎ−２、Ｅｂ１、・・・、Ｅｂｎ−２、Ｅｃ１、・・・、Ｅｃｎ、Ｅｄ１、・・・、Ｅｄｎをそれぞれ●印および○印で示している。
【０１２４】
図１１は、本発明の実施形態２の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図１１（ａ））、および制御信号の波形（図１１（ｂ））を示している。なお、図１１では、図１０に示すＡ群〜Ｄ群の最初の画素行での画素の電荷リセットを行うタイミングＳａ１、Ｓｂ１、Ｓｃ１、Ｓｄ１および画素の電荷を読み出すタイミングＥａ１、Ｅｂ１を示している。
【０１２５】
この実施形態２の変形例１では、実施形態２のＣＭＯＳイメージセンサにおいて、センサーアレイにおける画素がＡ群〜Ｄ群の４つのグループに分けて読み出されるようにしたものである。
【０１２６】
ここでは、Ａ群とＣ群とでは露光時間ＥＬｔを長くとり、Ｂ群とＤ群とでは露光時間ＥＳｔを短くしている。
【０１２７】
この実施形態２の変形例１によるＣＭＯＳイメージセンサにおけるその他の構成は、実施形態２のＣＭＯＳイメージセンサと同様である。
（実施形態３）
図１２は、本発明の実施形態３によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングＳａ１、・・・、Ｓａｎ、Ｓｂ１、・・・、Ｓｂｎおよび画素の電荷を読み出すタイミングＥａ１、・・・、Ｅａｎをそれぞれ●印および○印で示している。
【０１２８】
この実施形態３のＣＭＯＳイメージセンサは、前記実施形態１のＣＭＯＳイメージセンサ１００において、タイミング制御部１５０が、第１および第２の画素群ＡおよびＢで、リセットだけが別々に、つまりタイミングＳａ１、・・・、Ｓａｎ、Ｓｂ１、・・・、Ｓｂｎで行われ、電荷読み出しは同時に、つまりタイミングＥａ１、・・・、Ｅａｎで行われるよう、前記行選択部および前記列選択部を制御するようにしたものである。
【０１２９】
つまり、本発明の実施形態３では、図１２に示すように、第１および第２の画素群ＡおよびＢで、リセットだけが別々のタイミング（例えば１行目の画素列ではタイミングＳａ１とＳｂ１）で行われ、電荷読み出しは同時（例えば１行目の画素列ではタイミングＥａ１）に行われる。
【０１３０】
このように本実施形態３では、リセットのみを各画素群ＡおよびＢで分割して行い、画像の読み込みを、従来と同じように各行の画素列で同時に行う。
【０１３１】
このため、センサーアレイの領域によってリセットタイミングが異なることで、読み込みは同時でも露光時間は領域ごとに変えることができ、さらに画素信号の同時性を高めることができる。
（実施形態３の変形例１）
図１３は、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミングをそれぞれ●印および○印で示している。
【０１３２】
図１４は、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各画素行の画素の電荷リセットを行うタイミングおよび画素の電荷を読み出すタイミング（図１４（ａ））、および制御信号の波形（図１４（ｂ））を示している。
【０１３３】
この実施形態３の変形例１では、実施形態３のＣＭＯＳイメージセンサにおいて、センサーアレイにおける画素がＡ群〜Ｄ群の４つのグループに分けて読み出されるようにしたものである。ここで、Ａ群〜Ｄ群は、図７（ａ）〜（ｄ）に示すＡ群〜Ｄ群と同一である。
【０１３４】
ここで、図１４（ａ）に示すタイミングは、図１３に示すＡ，Ｂ，Ｃ，Ｄ群の最初の行のタイミングを取り出したものであり、図１４（ｂ）は、図１４（ａ）に示すタイミングを行選択信号および列選択信号のタイミングに置き換えたものである。
【０１３５】
また、ここでは、全画素読み出しを行うため、列選択信号ＣｏｌＡ，ＣｏｌＢは同時にＨｉｇｈになる。
【０１３６】
また、画素の電荷読み出しを１行目から４ｎ行目まで飛ばさずに行っているので、画素群Ａ〜Ｄの画素の電荷を、センサアレイの同じ画素行では同時のタイミングで読み出しており、露光時間は、Ａ群の画素が一番長くＤ群の画素が一番短くなるようにしている。つまり、Ａ群〜Ｄ群の画素の露光時間ＥＡ〜ＥＤとすると、ＥＡ＞ＥＢ＞ＥＣ＞ＥＤとなる。但し、露光時間の短くする順はこれに限るものではない。
【０１３７】
この実施形態３の変形例１によるＣＭＯＳイメージセンサにおけるその他の構成は、実施形態３のＣＭＯＳイメージセンサと同様である。
【０１３８】
また、図１５は、本発明の実施形態３の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各群の画素値レベルを示している。
【０１３９】
この実施形態３の変形例１のＣＭＯＳイメージセンサでは、図１５に示すように、１画面に相当する画素情報は、４種類の露光時間の画素情報が混ざった状態で出力される。
【０１４０】
なお、図１５で示す画素群Ｇａは、図７に示すＡ群（図７（ａ））を構成する単位画素群であり、隣接する４つの画素（左上の緑色画素、右上の赤色画素、左下の青色画素、右下の緑色画素）から構成されている。
【０１４１】
同様に、図１５で示す画素群Ｇｂ〜Ｇｄは、図７に示すＢ群〜Ｄ群（図７（ｂ）〜図７（ｄ））を構成する単位画素群であり、それぞれの単位画素群は、隣接する４つの画素（左上の緑色画素、右上の赤色画素、左下の青色画素、右下の緑色画素）から構成されている。
【０１４２】
つまりＡ群を構成する単位画素群Ｇａの画素は、露光時間が最も長く、Ｂ群を構成する単位画素群Ｃｂの画素は、露光時間が２番目に長く、Ｃ群を構成する単位画素群Ｇｃの画素は露光時間が２番目に短く、Ｄ群を構成する単位画素群Ｃｄの画素は露光時間が最も短い。
【０１４３】
このような異なる露光時間を有する複数群の画素値レベルの情報を処理することで、ダイナミックレンジを拡大することも可能である。
（実施形態４）
図１６は、本発明の実施形態４によるＣＭＯＳイメージセンサの概略構成を示す図である。図１７は、本発明の実施形態４によるＣＭＯＳイメージセンサを説明する図であり、各群の画素値レベルを示している。
【０１４４】
この実施形態４のＣＭＯＳイメージセンサ４００は、実施形態３の変形例１のＣＭＯＳイメージセンサ１００において、複数の画素群のうちの異なる画素群（つまり、図７に示すＡ群〜Ｄ群）を構成する単位画素群である、互いに近接した単位画素群Ｇａ〜Ｇｄからのデジタル画素信号を、異なる画素群の間で比較する画素比較処理部４６７を追加し、センサーアレイにおける画素の左右上下に隣接する４つの単位画素群からなる隣接画素領域ＲＧの画素信号として、Ａ群〜Ｄ群の４つの組の１つの組の単位画素群の画素信号を選択してＡＤ変換部へ読み出すようにしたものである。
【０１４５】
ここで、画素比較処理部４６７は、画素比較部４６０とラインメモリー４７０とを有し、Ａ群およびＢ群からの画素情報をラインメモリー４７０に記憶し、Ｃ群とＤ群からの画素情報がセンサーアレイから得られると、画素比較部４６０にてＡ〜Ｄの４群の画素情報を同色画素間で比較するものである。
【０１４６】
なお、ラインメモリーは行方向に画素群を分割しない場合は不要である。つまり、行方向に画素分割を行わない場合、比較を行う画素が同一行内の近接した場所に出現するので、Ｒ、Ｇｒ、Ｂ、Ｇｂ各色について、分割数分の記憶領域を持てば比較を行うことができる。
【０１４７】
図７を用いて具体的に示すと、行方向に画素群を分割しない場合は、Ａ群（図７（ａ））とＤ群（図７（ｄ））とが分割されておらず１つの群（第１群）を形成しており、Ｂ群（図７（ｂ））とＣ群（図７（ｃ））とが分割されておらず１つの群（第２群）を形成している場合であり、この場合は、異なる画素行の画素（例えば画素Ｐ１１に対する画素Ｐ３１）は、画素Ｐ１１との比較の対象とはならず、比較の対象となる画素（画素Ｐ１１に対する画素Ｐ１３）は、画素Ｐ１１と同じ行（第１行）内の近接した場所に出現する。従って、例えば、上記第１群の画素Ｐ１１と比較すべき第２群の画素Ｐ１３の画素信号が出力されるまで、画素Ｐ１１の画素信号を保持するには、分割数分の記憶領域を持てば、画素信号の比較が可能となる。この場合は、ラインメモリーは不要である。一方、図７（ａ）〜（ｄ）に示すように、行方向に画素群を分割している場合は、異なる画素行の画素（例えば画素Ｐ１１に対する画素Ｐ３１、Ｐ３３）も、画素Ｐ１１との比較の対象となり、比較の対象となる画素（画素Ｐ１１に対する画素Ｐ３１、Ｐ３３）は、画素Ｐ１１と異なる行（第３行）に出現する。従って、上記Ａ群の画素Ｐ１１と比較すべきＣ群の画素Ｐ３３の画素信号が出力されるまで、画素Ｐ１１、Ｐ１３の画素信号を保持するのに、ラインメモリーが必要となる。
【０１４８】
図１８は、入力光量と画素出力値との関係（図１８（ａ））、画素出力値の選択処理（図１８（ｂ））、入力光量に応じた画素出力値の選択方法（図１８（ｃ））を説明する図である。
【０１４９】
このようなＣＭＯＳイメージセンサでは、画素比較部４６０で得られる各群の画素出力値と、撮影状況での入力光量との関係に基づいて、図１８（ａ）に示すように入力光量に応じて適切な群の画素出力値を、図１８（ｂ）に示す選択式に基づいて選択することが可能となる。
【０１５０】
例えば、図１８（ｃ）に示すように入力光量が入力光量ＩｎＡである場合を考えると、、Ａ群およびＢ群の画素では露光時間が長いため、画素出力値が飽和レベルに達してしまい、入力光量ＩｎＡの信号量を正しく測定することができない。
【０１５１】
一般的に入力光量ＩｎＡの信号量を精度良く測定するには、測定範囲内でできるだけ信号レベル（画素出力値）が大きくなる方がよい。
【０１５２】
ただし、画素出力値が飽和レベルに近すぎるとリニアリティが失われる場合があるため、図１８（ｂ）に示す選択式では、実際の飽和レベルの９０％を飽和レベルの判断基準とみなしている。
【０１５３】
図１８（ｃ）に示すように、Ｃ群とＤ群の画素ではいずれも入力光量ＩｎＡの信号量を正しく測定できているが、上記の理由からＣ群の画素の画素信号を選択し、この画素信号に、このＣ群に対応するゲイン（ｇａｉｎＣ）をかけた値を画素出力値として出力する。
【０１５４】
このように画素情報にゲインをかけた値を画素出力値とするのは、いずれの群を選択しても、出力される画素出力値は同じレベルとなるようにするためである。
【０１５５】
具体的には、入力光量ＩｎＢに注目すると、Ａ群〜Ｄ群の画素のＡＤ変換部からのデジタル画素信号ｏｕｔＡ〜ｏｕｔＤをそのまま画素出力値にした場合、各群の露光時間の違いにより、同じ入力光量Ｉｎに対して画素出力値Ｏｕｔが異なってしまう。
【０１５６】
そこで、各信号にｇａｉｎＡ〜Ｄをそれぞれかけることで、どの信号を選択しても同じ画素出力ＩｎＢが得られるように補正を行っている。
【０１５７】
例えば、各群の画素からの画素信号の信号レベルの比率が、それぞれの群の露光時間の差に応じて、８（Ａ群）：４（Ｂ群）：２（Ｃ群）：１（Ｄ群）に設定されている場合、上記ｇａｉｎＡ〜Ｄを、例えば上記信号レベルの比率に応じた値、つまり、ｇａｉｎＡ＝１．５、ｇａｉｎＢ＝３、ｇａｉｎＣ＝６、ｇａｉｎＤ＝１２と設定する。
【０１５８】
この場合、入力光量ＩｎＢに対するＡ群、Ｂ群、Ｃ群、Ｄ群の画素の画素出力値がそれぞれ、８、４、２、１であるとすると、それぞれの群の画素出力値に対応するｇａｉｎをかけることで、入力光量ＩｎＢに対する各群の画素出力値は、以下のとおり一定値となる。
【０１５９】
Ａ群の画素出力値＝ｏｕｔＡ×ｇａｉｎＡ＝８×１．５＝１２
Ｂ群の画素出力値＝ｏｕｔＢ×ｇａｉｎＢ＝４×３＝１２
Ｃ群の画素出力値＝ｏｕｔＣ×ｇａｉｎＣ＝２×６＝１２
Ｄ群の画素出力値＝ｏｕｔＤ×ｇａｉｎＤ＝１×１２＝１２
（実施形態４の変形例１）
図１９は、本発明の実施形態４の変形例１によるＣＭＯＳイメージセンサを説明する図であり、画素出力値に対する演算処理を示している。
【０１６０】
この実施形態４の変形例１は、実施形態４のように４群の画素出力値から適切な画素情報が得られる群を選択するのではなく、４群の画素出力値に対して所定の演算処理を行って得られる画素値を出力する点であり、その他の構成は実施形態４と同一である。
【０１６１】
また、前記各実施形態では、各群での露光時間は、撮像状況に応じてフィードバック制御するようにしてもよい。
（実施形態５）
図２０は、本発明の実施形態５によるＣＭＯＳイメージセンサの概略構成を示す図である。図２１は、本発明の実施形態５によるＣＭＯＳイメージセンサの動作を説明する図である。
【０１６２】
この実施形態５のＣＭＯＳイメージセンサ５００は、実施形態１のＣＭＯＳイメージセンサ１００において、ＡＤ変換部５２０から出力される画素出力値に基づいて露光時間を制御するようにしたものである。
【０１６３】
つまり、この実施形態５のＣＭＯＳイメージセンサ５００は、被写体の撮像を行う撮像部５００ａと、該撮像部５００から出力されるデジタル画素信号（画素出力値）に基づいて被写体の輝度レベルを判定し、判定結果に基づいてＡ群の画素およびＢ群の画素の露光時間を制御するデジタル信号処理部（ＤＳＰ）５００ｂとを備えている。
【０１６４】
上記撮像部５００ａは、実施形態１のＣＭＯＳイメージセンサ１００と同様、複数の画素を行列状に配列してなるセンサーアレイ（画素アレイ）５１０と、該センサーアレイ５１０を構成する画素行を選択する行選択部５３０と、該画素アレイを構成する画素列を選択する列選択部５４０と、該センサーアレイ５１０から読み出されるアナログ画素信号をデジタル画素値（画素出力）ＯＵＴに変換して出力するＡＤ変換部５２０と、該行選択部５３０および該列選択部５４０をそれぞれ制御信号ＴＣ１、ＴＣ２により制御するタイミング制御部５５０とを備えている。
【０１６５】
ここで、センサーアレイ（画素アレイ）５１０、行選択部５３０、列選択部５４０、およびＡＤ変換部５２０は、実施形態１のＣＭＯＳイメージセンサにおけるものと同一のものであり、また、タイミング制御部は、デジタル信号処理部５００ｂからの露光時間を制御するための露光時間データＴｅｘに基づいて、Ａ群およびＢ群の画素のリセットタイミングが変更されるよう上記行選択部５３０を制御する構成となっている。
【０１６６】
また、上記デジタル信号処理部５００ｂは、上記デジタル画素信号に基づいて輝度情報を算出する輝度積算部５０１と、該輝度積算部により得られた輝度情報に基づいて露光時間が変更されるようタイミング制御部５５０に露光時間データＴｅｘを出力する露光制御部５０２とを有している。
【０１６７】
なお、露光時間の制御はこのように一般的にデジタル信号処理部（ＤＳＰ）５００ｂなどにより行われるが、該ＤＳＰ５００ｂは、センサー（撮像部）５００ａと同じチップに搭載される場合もある。また、露光時間の制御にはパーソナルコンピュータなど汎用コンピュータのＣＰＵが使用される場合もある。
【０１６８】
上記輝度積算部５０１は、画像処理の過程で、Ａ群の全画素情報から、Ａ群の輝度情報を算出し、輝度値の分布（輝度ヒストグラム）を求めるよう構成されており、また、露光制御部５０２は、輝度値の分布が目標の分布になっているか否かを評価し、輝度分布が高輝度側に寄っている場合は露光時間が短くなり、一方、その逆の場合は露光時間が長くなるよう、タイミング制御部５５０に対して露光時間の設定を行う構成となっている。
【０１６９】
次に動作について説明する。
【０１７０】
図２１は、本発明の実施形態５によるＣＭＯＳイメージセンサの動作を説明する図であり、各画素行の画素の電荷リセットを行うタイミングＳａ１、・・・、Ｓａｎ、Ｓｂ１、・・・、Ｓｂｎ、および画素の電荷を読み出すタイミングＥａ１、・・・、Ｅａｎ、Ｅｂ１、・・・、Ｅｂｎをそれぞれ●印および○印で示している。
【０１７１】
本実施形態５のＣＭＯＳイメージセンサでは、画素信号をＡ群およびＢ群の２つのグループに分けて読み出す動作は実施形態１のＣＭＯＳイメージセンサと同様に行われる。
【０１７２】
そして、本実施形態５では、デジタル信号処理部５００ｂにより、Ａ群の画素出力値に基づいてセンサアレイにおける露光時間のフィードバック制御が行われる。
【０１７３】
つまり、タイミングＴａで、ＤＳＰ部５００ｂは、Ａ群の画像情報（つまり、Ａ群のすべての画素の画素信号）を全て読み込む。ＤＳＰ部５００ｂは、読み込んだ画像情報から輝度の積算を行い、画像情報を読み込んだＡ群の画像ＦＡ１の露光時間の評価を、上記のとおり、輝度の積算のより得られた輝度情報が目標輝度より高いか低いかによって行う。
【０１７４】
そして、このような輝度判定処理が完了したタイミングＴｂで、必要に応じて露光時間データＴｅｘにより露光時間をタイミング制御部５５０に設定する。なお、タイミングＴａとＴｂの時間差はＤＳＰ部での処理時間に相当する。
【０１７５】
ところが、このタイミングＴｂでは、既にＡ群の画像ＦＡ２（つまり、Ａ群の画像ＦＡ１の次のフレームの画像）の先頭行の画素は、露光を開始してしまっている（タイミングＴｃ）。つまり、タイミングＴｃは、Ａ群の第１行の画素列のリセットタイミングＳａ１である。
【０１７６】
このため、Ａ群については、Ａ群画像ＦＡ２の次のフレームから、撮像時の露光時間にＡ群の画像ＦＡ１の露光時間の評価結果が反映されることとなる。
【０１７７】
また、Ｂ群については、タイミングＴｂは、Ｂ群画像ＦＢ１が出力開始、つまり読み込み（タイミングＴｄ）の直前のタイミングであるため、Ａ群の画像ＦＡ１の露光時間の評価結果をＢ群の画像ＦＢ１へ反映することはできず、Ｂ群の画像ＦＡ１の次のフレームの画像ＦＢ２から反映される。
【０１７８】
また、仮にＤＳＰ部の処理が遅く、Ａ群画像ＦＡ１の露光時間の評価完了がタイミングＴｂからタイミングＴｂ’まで遅れた場合、Ａ群については、上記同様に、Ａ群画像ＦＡ２の次のフレームから、撮像時の露光時間にＡ群画像ＦＡ１の露光時間の評価結果が反映されることとなるが、Ｂ群については、Ａ群画像ＦＡ１の露光時間の評価結果は、Ｂ群画像ＦＢ２の次のフレームの画像（図示せず）から反映されることとなる。
【０１７９】
これは、タイミングＴｂ’はＢ群画像ＦＢ２の露光開始タイミングＴｅより前にあるが、タイミングＴｅは露光時間の設定によっては、タイミングＴｄまで前倒しされる可能性があるためである。
【０１８０】
なお、上記実施形態５では、Ａ群，Ｂ群で同じ露光時間を設定する場合における、露光時間のフィードバック制御について示したが、Ａ群，Ｂ群（あるいはＡ群，Ｂ群，Ｃ群，Ｄ群）で異なる露光時間を設定する場合には、ＤＳＰ部５００ｂは、Ａ群，Ｂ群（あるいはＡ群，Ｂ群，Ｃ群，Ｄ群）の画像をそれぞれ評価し、Ａ群，Ｂ群（あるいはＡ群，Ｂ群，Ｃ群，Ｄ群）のそれぞれの露光時間に反映するようにしてもよい。
（実施形態５の変形例１）
図２２は、本発明の実施形態５の変形例１によるＣＭＯＳイメージセンサを説明する図であり、各群の画素値レベルを示している。
【０１８１】
この実施形態５のＣＭＯＳイメージセンサ５００は、図１３に示す実施形態３の変形例１のＣＭＯＳイメージセンサにおいて、ＡＤ変換部から出力される画素出力値に基づいて露光時間を制御するようにしたものである。
【０１８２】
この実施形態５の変形例１によるＣＭＯＳイメージセンサは、上記実施形態５によるＣＭＯＳイメージセンサと同様なデジタル信号処理部（ＤＳＰ）を備えており、該撮像部５００から出力されるデジタル画素信号（画素出力値）に基づいて被写体の輝度レベルを判定し、判定結果に基づいてＡ群〜Ｄ群の画素での露光時間を制御する構成となっている。
【０１８３】
次に動作について説明する。
【０１８４】
本実施形態５の変形例１によるＣＭＯＳイメージセンサでは、画素信号をＡ群〜Ｄ群の４つのグループに分けて読み出す動作は、実施形態３の変形例１のＣＭＯＳイメージセンサと同様に行われる。
【０１８５】
そして、本実施形態５の変形例１では、デジタル信号処理部（ＤＳＰ部）により、Ａ群の画素出力値に基づいてセンサアレイにおける露光時間のフィードバック制御が行われる。
【０１８６】
以下、ＤＳＰ部が、Ａ群画像Ｆ１の評価結果をフィードバックする場合の動作について具体的に説明する。
【０１８７】
ＤＳＰ部は画像Ｆ１のデータを読み込み（タイミングＴａ）、読み込んだ画像データから露光時間の評価を行う。
【０１８８】
タイミングＴｂで評価結果に基づいて露光時間データをＣＭＯＳイメージセンサのタイミング制御部に設定する。ここで、タイミングＴａとＴｂの時間差は、ＤＳＰ部での露光時間評価の処理時間に相当する。
【０１８９】
このタイミングＴｂでは、画像Ｆ２におけるＡ群の画素により構成される部分は、露光を開始（タイミングＴｃ）しているため、ＣＭＯＳイメージセンサのタイミング制御部は、ＤＳＰ部からの露光時間データにより設定された露光時間を、画像Ｆ２の次のフレームの画像から反映させる。
【０１９０】
Ａ群の露光を開始するタイミングＴｃは、最も露光時間を長くした場合、タイミングＴｃ’の位置まで前倒しされるため、基本的には、露光時間の設定は、露光時間評価を行ったフレームの２つ後のフレームに反映されることとなる。
【０１９１】
ただし、ＤＳＰ部の処理が遅く、タイミングＴａ〜Ｔｂが１フレーム時間以上かかる場合、露光時間の評価結果を反映可能なフレームは、露光時間評価を行ったフレームからさらに離れることとなる。
【０１９２】
なお、上記実施形態５の変形例１では、露光時間データの設定は、Ａ〜Ｄ群それぞれについて行ってもよいが、あらかじめＡ群の露光時間：Ｂ群の露光時間：Ｃ群の露光時間：Ｄ群の露光時間＝４：３：２：１のように、各群での露光時間の比率を決めておくことで、１つの露光時間を、設定することで４群の露光時間を同時に設定変更することも可能となる。
【０１９３】
さらに、上記実施形態１ないし５では、特に説明しなかったが、上記実施形態１ないし５あるいはこれらの実施形態の変形例による固体撮像装置の少なくともいずれかを撮像部に用いた、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器について以下簡単に説明する。
（実施形態６）
図２３は、本発明の実施形態６として、上記実施形態１ないし５あるいはその変形例によるＣＭＯＳイメージセンサ（固体撮像装置）を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【０１９４】
図２３に示す本発明の実施形態６による電子情報機器９０は、本発明の上記実施形態１ないし５あるいはその変形例による固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１９５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１９６】
本発明は、固体撮像装置、その駆動方法および電子情報機器の分野において、空間解像度および感度の低下を抑えつつ、露光時間を増大することができる固体撮像装置を提供することができる。
【符号の説明】
【０１９７】
９０  電子情報機器
９１  撮像部
９２  メモリ部
９３  表示手段
９４  通信手段
９５  画像出力手段
１００、４００、５００  ＣＭＯＳイメージセンサ（固体撮像装置）
１１０、４１０、５１０  センサーアレイ
１２０、４２０、５２０  ＡＤ変換部
１３０、４３０、５３０  行選択部
１４０、４４０、５４０  列選択部
１５０、４５０、５５０  タイミング制御部
４６７  画素比較処理部
４６０  画素比較部
４７０  ラインメモリー
５０１  撮像部
５０２  デジタル信号処理部（ＤＳＰ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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