(57)【要約】【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。【選択図】図６
2012059961.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート層を形成する工程と、
前記第１ゲート層上に第２ゲート層を積層する工程と、
前記第２ゲート層を複数の積層ゲートに対応した所定のゲートパターンにエッチングする工程と、
前記第１ゲート層を前記所定のゲートパターンにエッチングする工程と、
前記ゲートパターンにエッチングされた前記第１ゲート層および前記第２ゲート層をそれぞれ含む複数の積層ゲートの側壁にそれぞれサイドウォールを形成する工程と、
隣り合う前記積層ゲートのサイドウォール間に層間絶縁膜を埋め込む工程と、
前記サイドウォールの形成よりも前に、前記第２ゲート層の側壁を前記第１ゲート層の側壁よりも後退させる側壁後退工程とを含む、半導体装置の製造方法。
【請求項２】
前記第２ゲート層がタングステンシリサイドからなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート層がポリシリコンからなる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記側壁後退工程が、前記第１ゲート層のエッチングよりも前に行われる、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記側壁後退工程が、前記第１ゲート層のエッチングの後に行われる、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２ゲート層の側壁面を窒化させる工程をさらに含む、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
第１ゲート層と、
前記第１ゲート層に積層され、前記第１ゲートの側壁面と面一に形成された側壁面に窒素を含有している第２ゲート層とを含む、半導体装置。
【請求項８】
前記第１ゲート層および前記第２ゲート層の側壁面に形成されたサイドウォールと、
前記サイドウォールに接する層間絶縁膜とをさらに含む、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図８Ａおよび図８Ｂは、半導体メモリの製造工程の一部を模式的に示す断面図である。図８Ａは、シリコン基板１０２上に２つのゲート部１０３が間隔をおいて形成された状態を示している。各ゲート部１０３は、シリコン基板１０２上に形成されたゲート酸化膜１０６と、ゲート酸化膜１０６上に形成されたゲート電極１０７と、ゲート電極１０７上に形成された絶縁膜１０８とを含む。ゲート酸化膜１０６は、ＳｉＯ２からなる。ゲート電極１０７は、ゲート酸化膜１０６上に形成されたポリシリコン層１０９と、ポリシリコン層１０９上に積層されたタングステンシリサイド層１１０とを含む。つまり、ゲート電極１０７は、いわゆるポリサイド構造とされている。絶縁膜１０８は、たとえば、ＳｉＮからなる。
【０００３】
ゲート部１０３が形成されると、図８Ｂに示すように、シリコン基板１０２の表層部のうち、各ゲート部１０３の直下のチャネル領域を挟む領域に、ＬＤＤ（Lightly Doped Drain）構造を作製するための不純物が注入される。これにより、シリコン基板１０２の表層部にＬＤＤ部１０４が形成される。その後、各ゲート部３の両側壁に電荷蓄積部として機能するサイドウォール１１２ａ，１１２ｂが形成される。
【０００４】
サイドウォール部１１２ａ，１１２ｂは、ゲート部１０３の側壁面に形成された内側酸化膜と、内側酸化膜の表面に形成された窒化膜と、窒化膜の表面に形成された外側酸化膜の３層積層構造となっている。内側酸化膜は熱酸化処理により形成される。窒化膜は、減圧ＣＶＤ（化学的気相成長）法によって形成される。ゲート部１０３のタングステンシリサイド層１１０は、熱酸化処理による内側酸化膜形成時および減圧ＣＶＤによる外側酸化膜形成時において膨張し、ポリシリコン層１０９に対して外方に突出した形状となる。
【０００５】
その後、シリコン基板１０２の表層部のうち、サイドウォール１１２ａ，１１２ｂの間の部分に、ドレイン領域およびソース領域を形成するための不純物がイオン注入される。これにより、ドレイン領域１０５ａおよびソース領域１０５ｂが形成され、ＬＤＤ部１０４がドレン領域１０５ａ側およびソース領域１０５ｂ側の２つの領域１０４ａ，１０４ｂに分離される。そして、シリコン基板１０２、ゲート部１０３およびサイドウォール１１２ａ，１１２ｂの表面上に、層間絶縁膜１１８が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2000-68393号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
層間絶縁膜１１８を形成する前には、ゲート部１０３のタングステンシリサイド層１１０は、ポリシリコン層１０９に対して外方に張り出した形状となっている。したがって、と、隣り合うゲート部１０３のサイドウォールの間隔が局所的に狭くなっている。このため、層間絶縁膜１１８を形成した場合に、層間絶縁膜１１８の埋め込み不良によるボイド１１９が発生しやすくなる。また、ドレイン領域およびソース領域の形成のための不純物注入時に、シリコン基板１０２の表層部におけるサイドウォール１１２ａ，１１２ｂの近傍に不純物イオンが注入されにくくなる。このため、半導体メモリの駆動電流の低下や、動作速度の低下を招くおそれがある。つまり、設計どおりの特性を実現し難くなる。
【０００８】
この発明の目的は、サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
この発明の半導体装置の製造方法は、第１ゲート層を形成する工程と、前記第１ゲート層上に第２ゲート層を積層する工程と、前記第２ゲート層を複数の積層ゲートに対応した所定のゲートパターンにエッチングする工程と、前記第１ゲート層を前記所定のゲートパターンにエッチングする工程と、前記ゲートパターンにエッチングされた前記第１ゲート層および前記第２ゲート層をそれぞれ含む複数の積層ゲートの側壁にそれぞれサイドウォールを形成する工程と、隣り合う前記積層ゲートのサイドウォール間に層間絶縁膜を埋め込む工程と、前記サイドウォールの形成よりも前に、前記第２ゲート層の側壁を前記第１ゲート層の側壁よりも後退させる側壁後退工程とを含む（請求項１）。
【００１０】
この半導体装置の製造方法では、サイドウォールの形成よりも前に、第２ゲート層の側壁が第１ゲート層の側壁よりも後退させられる。このため、サイドウォール形成時に第２ゲート層が膨張することにより、たとえば、第２ゲート層の側壁面が第１ゲート層の側壁面とほぼ面一となる。したがって、サイドウォール間に層間絶縁膜を埋め込む工程において、埋め込み不良が発生するのを防止できる。
【００１１】
この発明の一実施形態では、前記第２ゲート層がタングステンシリサイド（ＷＳｉ）からなる（請求項２）。
この発明の一実施形態では、前記第１ゲート層がポリシリコンからなる（請求項３）。
この発明の一実施形態では、前記側壁後退工程が、前記第１ゲート層のエッチングよりも前に行われる（請求項４）。
【００１２】
この発明の一実施形態では、前記側壁後退工程が、前記第１ゲート層のエッチングの後に行われる（請求項５）。
この発明の一実施形態に係る方法は、前記第２ゲート層の側壁面を窒化させる工程をさらに含む（請求項６）。これにより、第２ゲート層の側壁面に窒化膜が形成されるので、その後の工程で第２ゲート層が膨張するのを抑制することができる。
【００１３】
この発明の半導体装置は、第１ゲート層と、前記第１ゲート層に積層され、前記第１ゲートの側壁面と面一に形成された側壁面に窒素を含有している第２ゲート層とを含む（請求項７）。
この発明の一実施形態に係る半導体装置は、前記第１ゲート層および前記第２ゲート層の側壁面に形成されたサイドウォールと、前記サイドウォールに接する層間絶縁膜とをさらに含む（請求項８）。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係る半導体装置に形成されたメモリセルの構造を模式的に示す断面図である。
【図２】図２は、メモリセル領域の一部を示す模式的な平面図である。
【図３】図３は、図２のIII-III線に沿う断面図である。
【図４】図４は、図２のIV-IV線に沿う断面図である。
【図５Ａ】図５Ａは、図２〜図４に示す半導体装置の製造方法を説明するための模式的な斜視図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す模式的な斜視図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す模式的な斜視図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す模式的な斜視図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す模式的な斜視図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す模式的な斜視図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。
【図６】図６Ａ〜図６Ｅは、図５Ｄに示されるゲート部の形成工程の一例を模式的に示す断面図である。
【図７】図７Ａ〜図７Ｅは、図５Ｄに示されるゲート部の形成工程の他の例を模式的に示す断面図である。
【図８】図８Ａおよび図８Ｂは、従来におけるゲート部の製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【００１５】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置に設けられたメモリセルの構造を模式的に示す断面図である。
この半導体装置は、シリコン基板２を備えている。シリコン基板２には、メモリセル領域が設定されている。メモリセル領域には、図１に示すようなメモリセル１が複数個アレイ状に形成されている。メモリセル１は、シリコン基板２に形成されたＭＯＳ型電界効果トランジタ（Metal-Oxide-Semiconductor Field Effect Transistor。以下、「ＭＯＳトランジスタ」という。）と、電荷蓄積部として機能する第１および第２のサイドウォール１２ａ，１２ｂとを含む。ＭＯＳトランジスタは、ゲート部３と、第１および第２のＬＤＤ（Lightly Doped Drain）領域４ａ，４ｂと、第１および第２の不純物拡散領域５ａ，５ｂとを備えている。
【００１６】
ゲート部３は、シリコン基板２の一主面上に形成されたゲート酸化膜６と、ゲート酸化膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁層８とを含む積層ゲートを構成している。ゲート酸化膜６は、ＳｉＯ２からなる。ゲート電極７は、ゲート酸化膜６上に形成されたポリシリコン層９と、ポリシリコン層９上に積層されたタングステンシリサイド層１０からなる。つまり、ゲート電極７は、いわゆるポリサイド構造とされている。絶縁層８は、ＳｉＮからなる。
【００１７】
第１および第２のＬＤＤ領域４ａ，４ｂは、シリコン基板２の表層部のうち、ゲート部３直下のチャネル領域を挟む領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、それぞれ、シリコン基板２の表層部のうちの第１および第２のＬＤＤ部４ａ，４ｂの外側領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、ＭＯＳトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第１の不純物拡散領域５ａがドレイン領域として使用され、第２の不純物拡散領域５ｂがソース領域として使用されてもよい。以下、第１の不純物拡散領域５ａを「ドレイン領域５ａ」といい、第２の不純物拡散領域５ｂを「ソース領域５ｂ」という場合がある。
【００１８】
第１および第２のＬＤＤ領域４ａ，４ｂの深さおよび不純物濃度は、第１および第２の不純物拡散領域５ａ，５ｂの深さおよび不純物濃度よりも小さくされている。つまり、このＭＯＳトランジスタでは、ＬＤＤ（Lightly Doped Drain）構造が採用されている。
第１のサイドウォール１２ａおよび第２のサイドウォール１２ｂは、ゲート部３の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域５ａ側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域５ｂ側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第１のサイドウォール１２ａ（ドレイン側サイドウォール）は、第１のＬＤＤ領域４ａ上に設けられている。第２のサイドウォール１２ｂ（ソース側サイドウォール）は、第２のＬＤＤ領域４ｂ上に設けられている。
【００１９】
各サイドウォール１２ａ，１２ｂは、内側酸化膜１３と、内側窒化膜１４と、外側酸化膜１５と、外側窒化膜１６をゲート部３の側面に順に積層したＯＮＯＮ（Oxide-Nitride-Oxide-Nitride）層構造を有している。内側窒化膜１４は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜１３および外側酸化膜１５は、たとえば、ＳｉＯ２からなる。内側窒化膜（電荷蓄積膜）１４および外側窒化膜１６は、たとえば、ＳｉＮからなる。
【００２０】
内側酸化膜１３は、ゲート部３の側壁面における下端部を除いた部分に形成されている。電荷蓄積膜１４は、内側酸化膜１３の外側面とゲート部３の側壁面の下端部に形成されている。電荷蓄積膜１４の下端部は、ゲート部３の下端部の側壁内に入り込んでいる。電荷蓄積膜１４におけるゲート部３の側壁内に入り込んでいる部分の長さは、たとえば、１〜５ｎｍ程度である。外側酸化膜１５は、電荷蓄積膜１４の外側面に形成されている。シリコン基板２の露出面には、外側酸化膜１５の下端部と繋がる酸化膜１９が形成されている。外側窒化膜１６は、外側酸化膜１５の外側面と、酸化膜１９におけるゲート部３の近傍部分とを覆うように形成されている。
【００２１】
この実施形態では、電荷蓄積膜１４の下端部がゲート部３の側壁内に入り込んでいるので、電荷蓄積膜１４にホットエレクトロンが捕捉されやすくなる。なお、ゲート部３の上側に、ゲート部３の上面、内側酸化膜１３の上端、電荷蓄積膜１４の上端および外側酸化膜１５の上端を覆うトップ酸化膜を形成してもよい。
メモリセル１への書き込み動作、読み出し動作および消去動作について説明する。メモリセル１への書き込み動作は、たとえば、第１の書き込み動作と、第２の書き込み動作とを含む。また、メモリセル１の読み出し動作は、たとえば、第１の読み出し動作と、第２の読み出し動作とを含む。以下、これらの各動作について説明する。
(ａ)第１の書き込み動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ドレイン領域５ａにたとえば６Ｖの電圧（ソースより高い電圧）を印加する。これにより、ソース領域５ｂからドレイン領域５ａへと電子が向かい、ドレイン領域５ａの近傍で生じたホットエレクトロンがドレイン側サイドウォール１２ａ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｂ)第２の書き込み動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ソース領域５ｂにたとえば６Ｖの電圧（ドレインより高い電圧）を印加する。これにより、ドレイン領域５ａからソース領域５ｂへと電子が向かい、ソース領域５ｂの近傍で生じたホットエレクトロンがソース側サイドウォール１２ｂ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｃ)第１の読み出し動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ソース領域５ｂにたとえば２Ｖの電圧（ドレインよりも高い電圧）を印加する。これにより、ソース領域５ｂ近傍に大きな電界がかかる。したがって、ソース側サイドウォール１２ｂの直下に電位障壁があっても（ソース側サイドウォール１２ｂに電子が捕捉されていても）、電子は移動できる。しかし、ドレイン領域５ａ側には大きな電界がかからないので、ドレイン側サイドウォール１２ａの直下に電位障壁があると（ドレイン側サイドウォール１２ａに電子が捕捉されていると）電子が移動できず、電流が流れない。ドレイン側サイドウォール１２ａの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール１２ａの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
(ｄ)第２の読み出し動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ドレイン領域５ａにたとえば２Ｖの電圧（ソースよりも高い電圧）を印加する。これにより、ドレイン領域５ａ近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール１２ａの直下に電位障壁があっても（ドレイン側サイドウォール１２ａに電子が捕捉されていても）、電子は移動できる。しかし、ソース領域５ｂ側には大きな電界がかからないので、ソース側サイドウォール１２ｂの直下に電位障壁があると（ソース側サイドウォール１２ｂに電子が捕捉されていると）電子が移動できず、電流が流れない。ソース側サイドウォール１２ｂの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール１２ｂの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
（ｅ）消去動作
シリコン基板２を接地し、ゲート電極７にたとえば−６Ｖの負電圧（消去電圧）を印加し、ドレイン領域５ａに−６Ｖの負電圧を印加し、ソース領域５ｂに６Ｖの正電圧を印加する。これにより、ソース領域５ｂおよびドレイン領域５ａの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極７側に引かれて両サイドウォール１２ａ，１２ｂに入る。各サイドウォール１２ａ，１２ｂに入った正孔によって、そのサイドウォール１２ａ，１２ｂ内のマイナス電荷（捕捉電子）が打ち消される。
【００２２】
図２は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図３は、図２のIII-III線に沿う断面図である。図４は、図２のIV-IV線に沿う断面図である。
シリコン基板２の表層部には、直線状に延びた複数の素子分離部２０が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極７は、平面視において素子分離部２０に直交する方向に、直線状に素子分離部２０の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部２０の間の領域がアクティブ領域（活性領域）３０となる。各素子分離部２０の上方には、平面視において素子分離部２０の長手方向に延びた直線状のビットライン２５が配置されている。素子分離部２０は、シリコン基板２の表層部に形成された素子分離トレンチ２１と、素子分離トレンチ２１の内面に形成されたライナー酸化膜２２と、素子分離トレンチ２１間のアクティブ領域３０が突出するように、素子分離トレンチ２１の深さ方向途中まで埋め込まれた絶縁物（たとえば酸化膜）２３とを含む。
【００２３】
絶縁物２３は、素子分離トレンチ２１内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部２０間のアクティブ領域３０の上部の表面積を大きくできる。これにより、ゲート電極７は、平面視におけるアクティブ領域３０との重なり領域の面積よりも大きな面積でアクティブ領域３０に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル１に含まれるＭＯＳトランジスタがフィン型トランジスタ構造とされている。
【００２４】
メモリセル領域において、シリコン基板２上には、図４に示すように、複数のメモリセル１（ゲート部３）が２５０ｎｍ以下（たとえば、２４０ｎｍ）の一定ピッチで形成されている。ゲート部３の長さ（チャネル幅方向の長さ）は、たとえば、９０ｎｍ〜１００ｎｍ程度である。ゲート電極７と直交する方向に隣り合う一対のメモリセル１においては、ゲート部３（ゲート電極７）を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル１のドレイン領域と、他方のメモリセル１のソース領域とは共通の不純物拡散領域５ａ，５ｂからなる。したがって、隣り合う２つのメモリセル１においては、ドレイン側サイドウォール１２ａどうしまたはソース側サイドウォール１２ｂどうしが向かい合っている。
【００２５】
シリコン基板２上の酸化膜１９の表面、サイドウォール１２ａ，１２ｂの表面およびゲート部３の表面には、たとえばＳｉＮからなる窒化膜１７が形成されている。窒化膜１７の表面上には、たとえばＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、隣り合う２つのメモリセル１によって共有される不純物拡散領域（ドレイン領域５ａまたはソース領域５ｂ）をビットライン２５に電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。
【００２６】
コンタクトプラグ４０は、バリアメタル膜４３と金属プラグ４４とを含む。層間絶縁膜１８を貫通して形成されたコンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２によって覆われている。バリアメタル膜４３は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されている。金属プラグ４４は、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれている。
【００２７】
シール膜４２は、たとえばＳｉＮからなり、厚さは５ｎｍ〜１０ｎｍ程度であってもよい。この実施形態では、シール膜４２の厚さは約７ｎｍである。バリアメタル膜４３は、Ｔｉ／ＴｉＮの２層構造膜からなっていてもよい。Ｔｉ層は、シール膜４２に接し、その厚さは３０ｎｍ程度であってもよい。ＴｉＮ層は、Ｔｉ層上に積層され、その厚さは５ｎｍ〜１００ｎｍ程度、より好ましくは１０ｎｍ〜２０ｎｍ程度であってもよい。金属プラグ４４は、たとえばタングステン（Ｗ）からなる。金属プラグ４４は、たとえば、フッ素を含む原料ガスを用いて、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。フッ素を含む原料ガスは、ＢＰＳＧからなる層間絶縁膜１８に対する腐食性を有しているけれども、シール膜４２により、層間絶縁膜１８の腐食が回避される。
【００２８】
この実施形態では、コンタクト孔４１の側壁を覆うように、層間絶縁膜１８より緻密なシール膜４２が形成されているので、その表面が滑らかである。したがって、バリアメタル膜４３をシール膜４２に密着させることができ、かつバリアメタル膜４３は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール４１内に金属プラグ４４を堆積させるときに、原料ガスがバリアメタル膜４３およびシール膜４２を透過して、層間絶縁膜１８に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜１８が腐食したり、金属プラグ４４の材料であるタングステンが層間絶縁膜１８内に染み出したりするのを防止できる。つまり、層間絶縁膜１８とコンタクトプラグ４０との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。
【００２９】
図５Ａ〜図５Ｆは、図２〜図４に示す半導体装置の製造工程の一例を示す模式的な斜視図である。図５Ｇ〜図５Ｉは、図５Ｆに続く製造工程を順に示す模式的な断面図である。
まず、熱酸化法により、シリコン基板２上に、図示しないＳｉＯ２からなるパッド酸化膜（たとえば、１０ｎｍ厚）が形成される。次に、パッド酸化膜上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図示しないマスク用窒化膜（たとえば、８０ｎｍ厚）が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板２に素子分離トレンチ２１を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、図５Ａに示すように、複数本の直線状素子分離トレンチ２１（たとえば、深さ１８０ｎｍ）がストライプ状に形成される。
【００３０】
次に、素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２（図３参照。図５には図示せず。）が形成される。続いて、シリコン基板２が窒素雰囲気中で熱処理される。この後、ライナー酸化膜２２が薄膜化される。そして、たとえば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により、ＳｉＯ２からなる絶縁物（酸化膜）２３が素子分離トレンチ２１を含むシリコン基板２上に堆積される。この後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、絶縁物２３がその表面から研削される。この絶縁物２３の研削は、絶縁物２３の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図５Ｂに示すように、素子分離トレンチ２１内に絶縁物２３が埋め込まれた状態となる。
【００３１】
この後、エッチングにより、シリコン基板２上のマスク用窒化膜５１が除去される。続いて、エッチングにより、シリコン基板２上のパッド酸化膜５２が除去される。そして、図５Ｃに示すように、エッチングにより、素子分離トレンチ２１内の絶縁物２３が掘り下げられる。シリコン基板２の表面から素子分離トレンチ２１内の絶縁物２３の表面までの深さ（掘り込み量）は、たとえば、２６ｎｍ程度である。これにより、素子分離部２０が形成される。シリコン基板２の表層部における隣り合う素子分離部２０の間の領域がアクティブ領域３０となる。すなわち、素子分離部２０を形成することにより、複数の直線状アクティブ領域３０がストライプ状に形成されることになる。
【００３２】
次に、図５Ｄを参照して、シリコン基板２の表面に、たとえば熱酸化法によって、ＳｉＯ２からなるゲート酸化膜６（たとえば、７〜１０ｎｍ厚）が形成される。それから、ＣＶＤ法により、ゲート酸化膜６上に、ポリシリコン層９（たとえば、７０ｎｍ厚）が形成される。その後、イオン注入法により、ポリシリコン層９に不純物（たとえばＰ（リン））が導入される。そして、ＣＶＤ法により、ポリシリコン層９上に、タングステンシリサイド層１０（たとえば、１００ｎｍ厚）が積層される。続いて、ＣＶＤ法により、タングステンシリサイド層１０上に、ＳｉＮからなる絶縁層８（たとえば、１８０ｎｍ厚）が形成される。
【００３３】
その後、フォトリソグラフィおよびエッチングにより、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８を含む積層体がパターニングされる。これにより、図５Ｄに示すように、複数本の直線状ゲート部３がストライプ状に形成される。ゲート部３は、ゲート酸化膜６と、ポリシリコン層９およびタングステンシリサイド層１０からなるゲート電極７と、絶縁層８とを含む。図５Ｄに示されるゲート部３の形成工程の具体例については、後述する。
【００３４】
次に、図５Ｅに示すように、イオン注入法により、アクティブ領域３０の表層部のうち、各ゲート部３の直下のチャネル領域を挟む領域に、ＬＤＤ構造を作製するための不純物が導入される。これにより、ＬＤＤ部４が形成される。その後、各ゲート部３の側壁面およびシリコン基板２の表面を覆うように、たとえばＣＶＤ法により、ＳｉＯ２からなる内側酸化膜１３が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部３の側壁面上の酸化膜１３を残して、シリコン基板２上の酸化膜１３が除去される。ゲート部３の側壁面上の酸化膜１３が内側酸化膜１３となる。エッチングによってシリコン基板２上の酸化膜１３が除去される際に、ゲート部３の側壁の下端部表面の酸化膜１３およびゲート部３の側壁の下端部の表層部が除去される。これにより、ゲート部３の側壁面の下端部にゲート電極７方向に延びた凹部が形成される。そして、たとえば、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition:減圧ＣＶＤ)法により、内側酸化膜１３上およびゲート部３の側壁面の下端部上に、ＳｉＮからなる電荷蓄積膜１４が形成される。電荷蓄積膜１４の下端部は、ゲート部３の側壁面の下端部の凹部に入り込んでいる。
【００３５】
次に、図５Ｆに示すように、たとえばＣＶＤ法により、電荷蓄積膜１４の側壁面に外側酸化膜１５が形成されると同時にシリコン基板２の表面に酸化膜１９が形成される。そして、たとえばＣＶＤ法により、メモリセル領域の表面全体にＳｉＮからなる窒化膜が形成される。この窒化膜の一部（より具体的には、隣り合うゲート部３の間から露出する酸化膜１９の幅方向中央部）がエッチングによって除去されることにより、外側酸化膜１５の表面および酸化膜１９のゲート部３近傍部分の表面を覆う外側窒化膜１６が形成される。これにより、ゲート部３の両側壁には、ＯＮＯＮ構造のドレイン側サイドウォール１２ａおよびソース側サイドウォール１２ｂがそれぞれ形成される。
【００３６】
その後、アクティブ領域３０の表層部のうち、外側窒化膜１６から酸化膜１９が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域５ａおよびソース領域５ｂが形成され、ＬＤＤ部４がＬＤＤ部４ａ，４ｂに分けられる。続いて、ドレイン領域５ａおよびソース領域５ｂならびにＬＤＤ部４ａ，４ｂに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル１が形成される。
【００３７】
次に、図５Ｇに示すように、たとえば減圧ＣＶＤ法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜１７が形成される。この後、ＣＶＤ法により、窒化膜１７上に、ＢＰＳＧからなる層間絶縁膜１８が形成される。そして、ＣＭＰ法により、層間絶縁膜１８が平坦化される。
次に、図５Ｈに示すように、たとえばプラズマエッチング法により、層間絶縁膜１８における隣り合うゲート部３の間に対応する領域に、層間絶縁膜１８を貫通するコンタクト孔４１が形成される。それから、図５Ｉに示すように、たとえば減圧ＣＶＤ法により、コンタクト孔４１の側壁を覆うようにＳｉＮからなるシール膜４２（たとえば、７ｎｍ厚）が形成される。続いて、コンタクト孔内のシール膜４２の表面およびコンタクト孔４１の底面部を覆うように、Ｔｉ／ＴｉＮからなる２層構造のバリアメタル層４３（たとえば、Ｔｉ層は３０ｎｍ厚、ＴｉＮ層は５ｎｍ〜１００ｎｍ厚、より好ましくは１０ｎｍ〜２０ｎｍ厚）が形成される。Ｔｉ層は、たとえばスパッタ法により形成され、ＴｉＮ層はたとえばＣＶＤ法で形成される。そして、ＷＦ６ガスを用いたＣＶＤ法により、バリアメタル層４３に包囲されたコンタクト孔４１内を含む表面全域に、タングステン（Ｗ）が成長される。その後、ＣＭＰ法によって、コンタクト孔４１外のタングステン、バリアメタル層４３およびシール膜４２が除去される。
【００３８】
これにより、バリアメタル層４３に包囲された状態で、コンタクト孔４１内にタングステンからなる金属プラグ４４が埋め込まれた構造が得られる。このようにして、層間絶縁膜１８内に、層間絶縁膜１８を貫通するコンタクトプラグ４０が形成される。なお、図５Ｉは、２つのゲート部３の間のソース領域（一対のメモリセル１によって共通なソース領域）５ｂに電気的に接続されるコンタクトプラグ４０の例を示している。
【００３９】
図６Ａ〜図６Ｆは、図５Ｄに示されるゲート部３の形成工程の一例を示す断面図である。
まず、シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。この後、図６Ａに示すように、フォトリソグラフィとエッチングにより、絶縁層８が所定のゲートパターンにエッチングされる。ゲートパターンは、複数のゲート部３に対応するパターンである。したがって、図６Ａに示す絶縁層８は、実際には、複数のゲート部３に対応して複数個形成される。
【００４０】
次に、絶縁層８をハードマスクとして用い、たとえば、塩素ガス（Ｃｌ２）と酸素ガス（Ｏ２）の混合ガスを用いたプラズマエッチングにより、図６Ｂに示すように、タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。この場合、たとえば、塩素ガス（Ｃｌ２）の流量は２４０ｓｃｃｍとされ、酸素ガス（Ｏ２）の流量は１４ｓｃｃｍとされる。
【００４１】
次に、エッチングガスにおける塩素ガス（Ｃｌ２）と酸素ガス（Ｏ２）の流量比が変更される。たとえば、塩素ガス（Ｃｌ２）の流量は１６０ｓｃｃｍとされ、酸素ガス（Ｏ２）の流量が５０ｓｃｃｍとされる。つまり、酸素ガス（Ｏ２）の流量比が高くされる。これにより、タングステンシリサイドのエッチングレートが高くなるので、図６Ｃに示すように、タングステンシリサイド層１０の側壁が後退される。
【００４２】
次に、たとえば、エッチングガスを臭化水素ガス（ＨＢｒ）と酸素ガス（Ｏ２）との混合ガスに切り換えてプラズマエッチングが行われることにより、図６Ｄに示すように、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。この場合、たとえば、臭化水素ガス（ＨＢｒ）の流量は２６４ｓｃｃｍとされ、酸素ガス（Ｏ２）の流量は４ｓｃｃｍとされる。この後、窒素雰囲気中での熱処理により、タングステンシリサイド層１０の表面（側面）が窒化される。これは、タングステンシリサイド層１０の表面に窒化膜を形成して、タングステンシリサイド層１０の膨張を抑制するために行われる。したがって、タングステンシリサイド層１０は、側壁面に窒素を含有している。
【００４３】
この後、図６Ｅに示すように、ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。これにより、ゲート部３が形成される。
ゲート部３が形成されると、図５Ｅを用いて説明したように、アクティブ領域３０の表層部にＬＤＤ部４が形成される。この後、図５Ｅおよび図５Ｆを用いて説明したように、ゲート部３の両側面にサイドウォール１２ａ，１２ｂが形成される。具体的には、シリコン基板２表面におけるＬＤＤ部４の両側縁の上方部分および各ゲート部３の側壁面を覆うように、ＳｉＯ２からなる内側酸化膜１３が形成される。そして、ＬＰ−ＣＶＤ法により、内側酸化膜１３の表面に、ＳｉＮからなる内側窒化膜（電荷蓄積膜）１４が形成される。また、内側窒化膜１４の表面に外側酸化膜１５が形成される。さらに、外側酸化膜１５の表面に外側窒化膜１６が形成される。これにより、ゲート部３の両側壁面にＯＮＯＮの４層構造を有するサイドウォール１２ａ，１２ｂがそれぞれ形成される。
【００４４】
内側酸化膜１３を形成するための熱酸化処理時およびＬＰ−ＣＶＤ法により外側酸化膜１５を形成する際に、ゲート部３のタングステンシリサイド層１０が膨張する。しかし、この実施形態では、タングステンシリサイド層１０は、前述したように、その側面が予め後退させられているので、タングステンシリサイド層１０が膨張することにより、タングステンシリサイド層１０の側壁面がポリシリコン層９の側壁面とほぼ面一となる。言い換えれば、タングステンシリサイド層１０の側壁面がポリシリコン層９の側壁面より外方に張り出さなくなる。これにより、隣り合うメモリセル１のサイドウォールの間隔が局所的に狭くなるのを防止でき、層間絶縁膜１８の埋め込み不良の発生を防止できるようになる。また、ドレイン領域５ａおよびソース領域５ｂを形成するための不純物イオン注入時に、シリコン基板１０２の表層部におけるサイドウォールの近傍にも不純物が注入されやすくなる。これにより、半導体メモリの駆動電流の低下や動作速度の低下を招くことがなくなるから、設計どおりのデバイス特性を得やすくなる。
【００４５】
図７Ａ〜図７Ｆは、図５Ｄに示されるゲート部３の形成工程の他の例を示す断面図である。
まず、シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。この後、図７Ａに示すように、フォトリソグラフィとエッチングにより、絶縁層８が所定のゲートパターンにエッチングされる。ゲートパターンは、複数のゲート部３に対応するパターンである。したがって、図７Ａに示す絶縁層８は、実際には、複数のゲート部３に対応して複数個形成される。
【００４６】
次に、絶縁層８をハードマスクとして用い、たとえば、塩素ガス（Ｃｌ２）と酸素ガス（Ｏ２）の混合ガスを用いたプラズマエッチングにより、図７Ｂに示すように、タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。
この後、たとえば、エッチングガスを臭化水素ガス（ＨＢｒ）と酸素ガス（Ｏ２）との混合ガスに切り換えてプラズマエッチングが行われることにより、図７Ｃに示すように、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。
【００４７】
次に、たとえばアンモニア過水（ＡＰＭ）をエッチング液として用いたウエットエッチングにより、図７Ｄに示すように、タングステンシリサイド層１０の側壁が後退させられる。この後、窒素雰囲気中での熱処理により、タングステンシリサイド層１０の表面（側面）が窒化される。これは、タングステンシリサイド層１０の表面に窒化膜を形成して、タングステンシリサイド層１０の膨張を抑制するために行われる。したがって、タングステンシリサイド層１０は、側壁面に窒素を含有している。
【００４８】
そして、図７Ｅに示すように、ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。これにより、積層ゲートとしてのゲート部３が形成される。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、図６または図７を用いて説明したゲート部３の製造方法においては、タングステンシリサイド層１０およびポリシリコン層９をエッチングする際のマスクとして、絶縁層８からなるハードマスクが用いられているが、ＴＥＯＳ／ＳｉＮマスク、ＴＥＯＳマスク、レジストマスク等を用いてもよい。また、図７を用いて説明したゲート部３の製造方法においては、ウエットエッチングによってタングステンシリサイド層１０を後退させているが、ドライエッチングによってタングステンシリサイド層１０を後退させてもよい。また、前述の実施形態では、第２ゲート層をタングステンシリサイド層で形成したが、第２ゲート層をタングステンで構成できる。また、この発明は、メモリセル以外の半導体素子が形成される半導体装置にも適用することができる。
【００４９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５０】
１  メモリセル
２  シリコン基板
３  ゲート部
６  ゲート酸化膜
７  ゲート電極
８  絶縁層
９  ポリシリコン層（第１ゲート層）
１０  タングステンシリサイド層（第２ゲート層）
１２ａ，１２ｂ  サイドウォール
１８  層間絶縁膜
【図１】
2012059961.tif 000003
【図２】
2012059961.tif 000004
【図３】
2012059961.tif 000005
【図４】
2012059961.tif 000006
【図５Ａ】
2012059961.tif 000007
【図５Ｂ】
2012059961.tif 000008
【図５Ｃ】
2012059961.tif 000009
【図５Ｄ】
2012059961.tif 000010
【図５Ｅ】
2012059961.tif 000011
【図５Ｆ】
2012059961.tif 000012
【図５Ｇ】
2012059961.tif 000013
【図５Ｈ】
2012059961.tif 000014
【図５Ｉ】
2012059961.tif 000015
【図６】
2012059961.tif 000016
【図７】
2012059961.tif 000017
【図８】
2012059961.tif 000018