(57)【要約】【課題】オーバーシュート特性を改善した、ボルテージレギュレータの提供。【解決手段】出力トランジスタと直列に、例えば定電流源などで構成した電流制限回路を設けて、出力過電流を制限する構成とした。また、出力端子に、例えばダイオードなどで構成した電圧制限回路を設けて、出力電圧を制限する構成とした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路を有するボルテージレギュレータであって、
前記出力トランジスタと直列に接続された、前記出力トランジスタの出力電流を制限する電流制限回路を備えたことを特徴とするボルテージレギュレータ。
【請求項２】
更に、出力端子に接続された、前記出力トランジスタの出力電圧を制限する電圧制限回路を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記電流制限回路は、定電流源を備えていることを特徴とする請求項１または２に記載のボルテージレギュレータ。
【請求項４】
前記電圧制限回路は、１つ以上のダイオード素子で構成されることを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータのオーバーシュート特性の改善に関する。
【背景技術】
【０００２】
従来のボルテージレギュレータは、図１１のブロック図に示すように、基準電圧回路１１０１と、分圧抵抗１１０３及び１１０４と、エラーアンプ１１０５と、出力トランジスタ１１０６と、から構成されている。
【０００３】
基準電圧回路１１０１は、基準電圧ＶＲＥＦを出力する。分圧抵抗１１０３及び１１０４は、ボルテージレギュレータの出力端子１１０２の出力電圧ＶＯＵＴを分圧し、分圧電圧ＶＡを出力する。エラーアンプ１１０５は、基準電圧ＶＲＥＦと分圧電圧ＶＡとの差電圧を増幅するし、出力電圧ＶＥＲＲによって出力トランジスタ１１０６のゲートを制御する。出力トランジスタ１１０６は、電圧源１１０７の電源電圧ＶＤＤと出力電圧ＶＥＲＲによって、出力端子１１０２の出力電圧ＶＯＵＴを一定に保つ。ボルテージレギュレータは、電源電圧ＶＤＤにより動作する。
【０００４】
ボルテージレギュレータは、以下のように動作して出力電圧ＶＯＵＴを一定に保つ（例えば、特許文献１参照）。
【０００５】
出力電圧ＶＯＵＴが低くなると、エラーアンプ１１０５の出力電圧ＶＥＲＲが低くなり、出力トランジスタ１１０６のゲート・ソース間電圧は大きくなる。従って、出力トランジスタ１１０６のＯＮ抵抗が小さくなり、出力電圧ＶＯＵＴは高くなる。出力電圧ＶＯＵＴが高くなると、エラーアンプ１１０５の出力電圧ＶＥＲＲが高くなり、出力トランジスタ１１０６のゲート・ソース間電圧は小さくなる。従って、出力トランジスタ１１０６のＯＮ抵抗が大きくなり、出力電圧ＶＯＵＴは低くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−１９５６１３号公報（第１−３頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来のボルテージレギュレータでは、電源起動時や電源変動時など電源電圧ＶＤＤがパルス的に変化したときや、ボルテージレギュレータの出力端子１１０２に接続された負荷が急激に変化したときに、出力電圧ＶＯＵＴにオーバーシュートが発生するといった問題点があった。
【課題を解決するための手段】
【０００８】
本発明は、上記の様な問題点を解決するために考案されたものであり、オーバーシュート特性を改善したボルテージレギュレータを実現するものである。
【０００９】
本発明のボルテージレギュレータは、基準電圧回路と、前記基準電圧回路の基準電圧に基づいた出力電圧を出力する出力端子と、前記出力電圧を分圧する分圧回路と、出力トランジスタと、前記分圧回路の出力と、前記基準電圧に基づいて、前記出力トランジスタの制御信号を出力するエラーアンプと、を有するボルテージレギュレータであって、前記ボルテージレギュレータは、更に、電圧制限回路と、電流制限回路と、を有することを特徴とするボルテージレギュレータ、とした。
【発明の効果】
【００１０】
本発明のボルテージレギュレータによれば、出力電圧の過大なオーバーシュートを起こさず動作させることが可能となり、オーバーシュート特性を改善したボルテージレギュレータを提供することが出来る。
【図面の簡単な説明】
【００１１】
【図１】本実施形態のボルテージレギュレータを示すブロック図である。
【図２】本実施形態のボルテージレギュレータの電流制限回路の一例を示すブロック図である。
【図３】本実施形態のボルテージレギュレータの電流制限回路の他の例を示すブロック図である。
【図４】本実施形態のボルテージレギュレータの電流制限回路の他の例を示すブロック図である。
【図５】本実施形態のボルテージレギュレータの電圧制限回路の一例を示すブロック図である。
【図６】本実施形態のボルテージレギュレータの電圧制限回路の他の例を示すブロック図である。
【図７】他の実施形態のボルテージレギュレータを示すブロック図である。
【図８】他の本実施形態のボルテージレギュレータを示すブロック図である。
【図９】他の本実施形態のボルテージレギュレータを示すブロック図である。
【図１０】他の実施形態のボルテージレギュレータを示すブロック図である。
【図１１】従来のボルテージレギュレータのブロック図である。
【発明を実施するための形態】
【００１２】
図１は、本実施形態のボルテージレギュレータを示すブロック図である。
本実施形態のボルテージレギュレータは、基準電圧回路１１０１と、分圧抵抗１１０３及び１１０４と、エラーアンプ１１０５と、出力トランジスタ１１０６と、電流制限回路１０１と、電圧制限回路１０２と、を備えている。
【００１３】
電流制限回路１０１は、電圧源１１０７と出力トランジスタ１１０６の間に設けられている。電圧制限回路１０２は、出力端子１１０２と接地端子の間に設けられている。
【００１４】
電流制限回路１０１は、出力トランジスタ１１０６が流す電流の最大値を制限する機能を備えている。電流制限回路１０１は、例えば、図２に示す定電流源２０１とトランジスタ２０２及び２０３からなるカレントミラー回路に依るものや、図３に示すデプレッション型のトランジスタ３０１に依るものや、図４に示す抵抗４０１に依るもので、構成される。
【００１５】
電圧制限回路１０２は、出力電圧ＶＯＵＴが所望の電圧より高くなると、インピーダンスが小さくなる。電圧制限回路１０２は、例えば、図５に示す様なダイオード５０１と基準電圧回路５０２（基準電圧回路５０２は、ダイオードであっても良い）に依るものや、図６に示すような飽和接続されたトランジスタ６０１に依るもので、構成される。
【００１６】
以下に、本実施形態のボルテージレギュレータの動作について説明する。
電源起動時や電源変動時などの電源電圧ＶＤＤがパルス的に変化しとき、またはボルテージレギュレータの出力端子１１０２に接続された負荷が急激に変化したときに、電圧カップリングの影響や、出力トランジスタ１１０６の負荷への電流供給能力を超えることなどで、出力電圧ＶＯＵＴが低下する。出力電圧ＶＯＵＴを分圧する分圧電圧ＶＡも低下するので、エラーアンプ１１０５の出力電圧ＶＥＲＲが低くなる。従って、出力トランジスタ１１０６は、ＯＮ抵抗が小さくなるので、瞬時に大きな電流を流そうとする。
【００１７】
このとき、出力トランジスタ１１０６と電圧源１１０７の間に設けられた電流制限回路１０１に依って、出力トランジスタ１１０６の駆動電流は制限される。例えば、図２の電流制限回路１０１の場合は、電流源２０１が流す電流を制限する。
【００１８】
また、出力トランジスタ１１０６の駆動電流が増加すると、出力電圧ＶＯＵＴも高くなる。このとき、出力端子１１０２に設けられた電圧制限回路１０２によって、出力電圧ＶＯＵＴは制限される。例えば、図５の電圧制限回路１０２の場合は、出力端子１１０２と接地端子の間に順バイアス接続したダイオード５０１によって、出力端子１１０２の電圧が大きくなるとインピーダンスが小さくなる。更に、出力トランジスタ１１０６の駆動電流はダイオード５０１によっても制限されるので、出力電圧ＶＯＵＴは過大なオーバーシュートを起こさず動作させることが可能となる。
【００１９】
従って、本実施形態のボルテージレギュレータは、出力電圧の過大なオーバーシュートを起こさず動作させることが可能となり、オーバーシュート特性を改善したボルテージレギュレータを提供することが出来る。
【００２０】
本実施形態のボルテージレギュレータでは、分圧抵抗１１０３、分圧抵抗１１０４によって、出力電圧ＶＯＵＴを分圧するものとして説明したが、これらの抵抗値は、ゼロまたは過大な値として構成しても、所望の分圧比が得られれば、同様の効果が得られる。
【００２１】
本実施形態のボルテージレギュレータでは、電流制限回路１０１が出力トランジスタ１１０６にとってハイサイドに設けられているとして説明したが、図７及び図８に示すようにロウサイドに設けられても同様の効果が得られる。図８は、電流制限回路１０１をデプレッション型トランジスタ８０１で構成した例を示したものである。図８において、出力電圧ＶＯＵＴが高くなるほど、デプレッション型トランジスタ８０１はバックゲート電圧降下により閾値電圧が高くなり、電流をより制限するように動作する。従って、ボルテージレギュレータが安定動作しているときは、出力トランジスタ１１０６の駆動電流を大きくし、出力電圧ＶＯＵＴが高くなったときのみ、電流をより制限することが出来るといった、更なるメリットが得られる。
【００２２】
本実施形態のボルテージレギュレータでは、電流制限回路１０１が、図２、図３、図４、図７に示すようなものとして説明したが、同様の機能を有することが可能な、その他の構成でも同様な効果が得られる。
【００２３】
本実施形態のボルテージレギュレータでは、電圧制限回路１０２が、図５、図６に示す様なものとして説明したが、これらを構成するダイオードまたはトランジスタは、出力電圧ＶＯＵＴによって、適切に直列させても良い。また、同様の機能を有することが可能な、その他の構成でも同様な効果が得られる。例えば、ダイオードの代わりに、ダイオード接続させたトランジスタを設けても良い。
【００２４】
本実施形態のボルテージレギュレータでは、出力トランジスタがＰ型であるとして説明したが、Ｎ型であるとしても同様な効果が得られる。この場合のブロック図の例を図９及び図１０に示す。出力トランジスタは、エンハンスメント型であるか、デプレッション型であるか、その形態は限定されない。
【符号の説明】
【００２５】
１０１  電流制限回路
１０２  電圧制限回路
２０１  電流源
５０２、１１０１  基準電圧回路
１１０５  エラーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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