(57)【要約】【課題】レプリカセルを選択するレプリカワード線とメモリセルを選択するワード線とに一定の差分を有した電圧を用いて昇圧させる。【解決手段】駆動電圧供給回路１０と、レプリカワード線駆動ドライバ１０と、レプリカワード線ＷＬｄと、レプリカセルアレイ２１と、レプリカビット線ＲＥＰ−ＢＬと、センスアンプイネーブル出力回路２３と、ワード線駆動ドライバ３０と、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞と、メモリセルアレイ３１と、ビット線ＢＬおよびＢＬＢと、センスアンプ３３とを設ける。【選択図】      図１
2012059341.tif 000002
【特許請求の範囲】
【請求項１】
外部からの信号に応じて第１の電圧を用いて駆動電圧を出力する駆動電圧供給回路と、
前記駆動電圧供給回路と第２の電圧との間に接続され、前記駆動電圧が供給されて、第１の選択信号に応じてレプリカワード線を所定の値に昇圧するレプリカワード線駆動ドライバと、
前記第１の電位にプリチャージされるレプリカビット線と前記レプリカワード線とに接続され、前記所定の値に応じたレプリカセル電流を前記レプリカビット線に出力するレプリカセルアレイと、
前記レプリカビット線に接続され、前記レプリカセル電流に応じてセンスアンプイネーブル信号を出力するセンスアンプイネーブル出力回路と、
前記第１の電圧と前記第２の電圧との間に接続され、第２の選択信号に応じてワード線を昇圧する複数のワード線駆動ドライバと、
前記第１の電位にプリチャージされる第１のビット線および第２のビット線と、前記複数のワード線駆動ドライバとに接続されるメモリセルアレイと、
前記第１のビット線および前記第２のビット線に接続され、前記センスアンプイネーブル信号に応じて、前記メモリセルアレイから前記第１のビット線または前記第２のビット線上に読み出された信号を増幅する複数のセンスアンプと、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記駆動電圧供給回路は、
第１の抵抗、第２の抵抗、および第１のトランジスタとが、前記第１の電圧と前記第２の電圧との間に直列に接続され、
前記第１のトランジスタのゲートに、前記外部からの信号が接続され、
前記第１の抵抗と前記第２の抵抗との共通接続点が前記レプリカワード線駆動ドライバに接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイは複数のメモリセルを有し、
前記所定の値が、前記第１の電圧から前記メモリセルの閾値の５σ相当の値を減算した値となるように、前記第１の抵抗と前記第２の抵抗との分圧比が構成されことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記レプリカセルアレイは１つ以上のレプリカセルを有し、
前記レプリカセルは第１の負荷トランジスタと第２の負荷トランジスタ、第１の駆動トランジスタと第２の駆動トランジスタ、および、第１の伝送トランジスタと第２の伝送トランジスタを有し、
前記第１の伝送トランジスタのゲートに前記レプリカワード線が接続され、前記第１の伝送トランジスタのソースに前記レプリカビット線が接続され、
前記第２の伝送トランジスタのゲートとソースとが前記第２の電源に接続されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
複数のメモリセルが行列状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続されたワード線と、
前記ワード線を第１の電圧に至るまで昇圧するワード線駆動回路と、
前記メモリセルと略同一の構成を有したレプリカセルを、少なくとも１つ以上有するレプリカセルアレイと、
前記レプリカセルに接続されたレプリカワード線と、
前記レプリカワード線を前記第１の電圧に一定の差分を有した第２の電圧に至るまで昇圧するレプリカワード線駆動回路と、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、特にＳＲＡＭのセンスアンプのタイミングを律する回路に関するものである。
【背景技術】
【０００２】
ＳＲＡＭのセンスアンプのタイミングを律するためにレプリカセルの電流を用いることが行われている。（特許文献１）。
【０００３】
しかしながら、特許文献１に開示された方法では、電源電圧を変えた場合のＳＲＡＭセルの動作ばらつきまでは考慮していない問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６６３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、電源電圧を変えた場合の、ＳＲＡＭセルの動作ばらつきを補正したセンスアンプのタイミングを律する回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、外部からの信号に応じて第１の電圧を用いて駆動電圧を出力する駆動電圧供給回路と、前記駆動電圧供給回路と第２の電圧との間に接続され前記駆動電圧が供給されて第１の選択信号に応じてレプリカワード線を所定の値に昇圧するレプリカワード線駆動ドライバと、前記第１の電位にプリチャージされるレプリカビット線と前記レプリカワード線とに接続され前記所定の値に応じたレプリカセル電流を前記レプリカビット線に出力するレプリカセルアレイと、前記レプリカビット線に接続され前記レプリカセル電流に応じてセンスアンプイネーブル信号を出力するセンスアンプイネーブル出力回路と、前記第１の電圧と前記第２の電圧との間に接続され第２の選択信号に応じてワード線を昇圧する複数のワード線駆動ドライバと、前記第１の電位にプリチャージされる第１のビット線および第２のビット線と前記複数のワード線駆動ドライバとに接続されるメモリセルアレイと、前記第１のビット線および前記第２のビット線に接続され前記センスアンプイネーブル信号に応じて前記メモリセルアレイから前記第１のビット線または前記第２のビット線上に読み出された信号を増幅する複数のセンスアンプとを有する半導体記憶装置を提供する。
【発明の効果】
【０００７】
本発明の実施形態によれば、電源電圧を変えた場合において、ＳＲＡＭのセンスアンプのタイミングを律することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、本発明の第１実施形態に係るレプリカセルの概略構成を示す図である。
【図３】図３は、本発明の第１実施形態に係るメモリセルの概略構成を示す図である。
【図４】図４は、本発明の第１実施形態に係るレプリカワード線駆動ドライバおよびワード線駆動ドライバの概略構成を示す図である。
【図５】図５は、本発明の第１実施形態に係るセンスアンプの概略構成を示す図である。
【図６】図６は、本発明の第１実施形態に係る駆動電圧供給回路の概略構成を示す図である。
【図７】図７は、本発明の第１実施形態に係る駆動電圧供給回路のセル電流の出現確率を示す分布図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る回路について図面を参照しながら説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態に係る駆動電圧供給回路が適用された半導体記憶装置１の概略構成を示すブロック図である。尚、本実施形態の半導体記憶装置１は、ＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００１１】
図１において、半導体記憶装置１には、駆動電圧供給回路１０、レプリカワード線駆動ドライバ２０、レプリカセルアレイ２１、センスアンプイネーブル出力回路２２、ワード線駆動ドライバ３０、メモリセルアレイ３１、センスアンプ３３が設けられている。
【００１２】
ここで、レプリカセルアレイ２１は複数のレプリカセル２２を有する。複数のレプリカセル２２にはレプリカワード線ＷＬｄが接続される。このレプリカセル２２の個数は任意に決めることができる。例えば、後に説明するレプリカセル出力電流Ｉ−ＲＥＰに応じて、レプリカセル２２の個数を決める。
【００１３】
ここで、図２に示されるように、レプリカセル２２は、一対の駆動トランジスタＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２、一対の負荷トランジスタＲＥＰ−Ｌ１、ＲＥＰ−Ｌ２、一対の伝送トランジスタＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２が設けられる。なお、負荷トランジスタＲＥＰ−Ｌ１、ＲＥＰ−Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２および伝送トランジスタＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。負荷トランジスタＲＥＰ−Ｌ１とＲＥＰ−Ｌ２のソースには電源電圧ＶＤＤ（第１の電源）が接続される。駆動トランジスタＲＥＰ−Ｄ１とＲＥＰ−Ｄ２のソースにはグランド電圧ＶＳＳ（第２の電源）が接続される。
【００１４】
駆動トランジスタＲＥＰ−Ｄ１と負荷トランジスタＲＥＰ−Ｌ１とは互いに直列接続され、第１のＣＭＯＳインバータが構成される。駆動トランジスタＲＥＰ−Ｄ２と負荷トランジスタＲＥＰ−Ｌ２とは互いに直列接続され、第２のＣＭＯＳインバータが構成される。そして、これら一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。そして、レプリカワード線ＷＬｄが伝送トランジスタＲＥＰ−Ｆ２のゲートに接続される。以上のフリップフロップの構成に基づき、駆動トランジスタＲＥＰ−Ｄ１のドレインと負荷トランジスタＲＥＰ−Ｌ１のドレインとの接続点は記憶ノードＲＥＰ−ｎを構成し、駆動トランジスタＲＥＰ−Ｄ２のドレインと負荷トランジスタＲＥＰ−Ｌ２のドレインとの接続点は記憶ノードＲＥＰ−ｎｂを構成する。ここで、レプリカセル２２には常時“１（略電源電圧ＶＤＤと同一）”の信号が保持される。尚、負荷トランジスタＲＥＰ−Ｌ１および駆動トランジスタＲＥＰ−Ｄ１のゲートを０にすることで、レプリカセル２２へ、１が書き込まれる。
【００１５】
また、伝送トランジスタＲＥＰ−Ｆ１のゲートおよびドレインはグランド電圧ＶＳＳに接続される。レプリカワード線ＷＬｄは伝送トランジスタＲＥＰ−Ｆ２のゲートに接続される。レプリカビット線ＲＥＰ−ＢＬは、伝送トランジスタＲＥＰ−Ｆ２を介して、駆動トランジスタＲＥＰ−Ｄ１のゲート、負荷トランジスタＲＥＰ−Ｌ１のゲート、駆動トランジスタＲＥＰ−Ｄ２のドレインおよび負荷トランジスタＲＥＰ−Ｌ２のドレインに接続される。
【００１６】
メモリセルアレイ３１は複数のメモリセル３２を有し、ロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルアレイ３１には、メモリセル３２のロウ選択を行うワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞（ｍは２以上の整数）が接続される。
【００１７】
次に、図３に示されるように、メモリセル３２は、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられる。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。負荷トランジスタＬ１とＬ２のソースには電源電圧ＶＤＤ（第１の電源）が接続される。駆動トランジスタＤ１とＤ２のソースにはグランド電圧ＶＳＳ（第２の電源）が接続される。
【００１８】
駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続され、第３のＣＭＯＳインバータが構成される。駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続され、第４のＣＭＯＳインバータが構成される。そして、これら一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞のうちのいずれかのひとつのワード線が、伝送トランジスタＦ１およびＦ２のゲートに接続される。以上のフリップフロップの構成に基づき、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成する。
【００１９】
また、ビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続される。また、ビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続される。
【００２０】
レプリカワード線駆動ドライバ２０は、図示しないロウデコーダから出力された選択信号に応じて、レプリカワード線ＷＬｄを駆動する。この駆動するとは、所定値の電圧を出力することであり、本実施形態では、レプリカワード線駆動ドライバ２０は所定値のレプリカワード線駆動電圧を出力する。尚、このレプリカワード線駆動電圧は、電源電圧ＶＤＤよりも小さい場合や、電源電圧ＶＤＤよりも大きい場合でも用いることができる。ワード線駆動ドライバ３０は、ワード線の本数ｍに応じて複数設けられる。そして、ワード線駆動ドライバ３０は、図示しないロウデコーダから出力された選択信号に応じて、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞を個別に駆動する。
【００２１】
また、図４に示されるように、レプリカワード線駆動ドライバ２０およびワード線駆動ドライバ３０は、インバータ構造を有し、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２が設けられる。そして、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２は互いに直列接続され、Ｐチャンネル電界効果トランジスタＭ２１のドレインおよびＮチャンネル電界効果トランジスタＭ２２のドレインはレプリカワード線ＷＬｄもしくはワード線ＷＬ＜０＞〜＜ｍ＞に接続されている。また、Ｐチャンネル電界効果トランジスタＭ２１のゲートおよびＮチャンネル電界効果トランジスタＭ２２のゲートは共通に接続されている。このゲートの共通接続点は、図示されないロウデコーダからの選択信号が入力される。
【００２２】
ここで、レプリカワード線駆動ドライバ２０においては、Ｐチャンネル電界効果トランジスタＭ２１のソースには、電圧供給回路１０が接続される。ここで、電圧供給回路１０は、電源電圧ＶＤＤを用いてレプリカ電圧ＶＤＤ−ＲＥＰを出力する。従って、レプリカワード線駆動ドライバ２０のＰチャンネル電界効果トランジスタＭ２１のソースには、レプリカ電圧ＶＤＤ−ＲＥＰが印加される。尚、この電圧供給回路１０の構造は後に詳述する。また、レプリカワード線駆動ドライバ２０においてはＮチャンネル電界効果トランジスタＭ２２のソースにはグランド電圧ＶＳＳが接続される。
【００２３】
一方、ワード線駆動ドライバ３０においては、Ｐチャンネル電界効果トランジスタＭ２１のソースには電源電圧ＶＤＤが接続され、Ｎチャンネル電界効果トランジスタＭ２２のソースにはグランド電圧ＶＳＳが接続される。尚、本実施形態では、ワード線駆動ドライバ３０においては、Ｐチャンネル電源効果トランジスタＭ２１のソースに電源電圧ＶＤＤに接続される構成を有するが、特に電源電圧ＶＤＤに限定する必要は無く、グランド電圧ＶＳＳよりも大きい電圧に接続される構成を有していても構わない。
【００２４】
センスアンプイネーブル出力回路２３は、レプリカビット線ＲＥＰ−ＢＬに接続され、センスアンプイネーブル信号ＳＡＥを出力する。本実施形態では、センスアンプイネーブル駆動回路２３はインバータ構成であり、レプリカビット線ＲＥＰ−ＢＬ上に流れるレプリカセル電流ＲＥＰ−Ｉに応じたタイミングで、グランド電圧ＶＳＳより大きい信号としてセンスアンプイネーブル信号ＳＡＥを出力する。
【００２５】
センスアンプ３３は、メモリセル３２からビット線ＢＬ、ＢＬＢ上に読み出された信号に基づいて、メモリセル３２に記憶されているデータを検知する。この検知するとは、所定の期間、メモリセル３２に記憶されているデータを増幅し、保持することである。また、センスアンプ３３は、センスアンプイネーブル出力回路２３に接続され、センスアンプイネーブル信号ＳＡＥが入力される。尚、この所定の期間は、センスアンプイネーブル信号ＳＡＥに応じて決まる。
【００２６】
このセンスアンプ３３は、例えば、図５に示されるような構造を有する。すなわち、一対の駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、一対の負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２、スイッチングトランジスタＳＡ−ＳＷが設けられる。なお、負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２としてはＰチャンネル電界効果トランジスタを用いることが出来る。駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、スイッチングトランジスタＳＡ−ＳＷとしては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２７】
負荷トランジスタＳＡ−Ｌ１のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとが接続される。駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ１と負荷トランジスタＳＡ−Ｌ１とが互いに直列接続されることでＣＭＯＳインバータが構成される。同様に、負荷トランジスタＳＡ−Ｌ２のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとが接続される。駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ２と負荷トランジスタＳＡ−Ｌ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。
【００２８】
また、駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートの共通接続点はビット線ＢＬに接続される。同様に、駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとの共通接続点はビット線ＢＬＢに接続される。
【００２９】
また、駆動トランジスタＳＡ−Ｄ１のソース、および、駆動トランジスタＳＡ−Ｄ２のソースにはスイッチングトランジスタＳＡ−ＳＷのドレインが接続される。スイッチングトランジスタＳＡ−ＳＷのソースにはグランド電圧ＶＳＳが入力される。そして、スイッチングトランジスタＳＡ−ＳＷのゲートにはセンスアンプイネーブル信号ＳＡＥが入力される。従って、センスアンプイネーブル信号ＳＡＥがグランドＶＳＳより高い電圧の場合に導通し（ハイイネーブル）、ビット線ＢＬ、ＢＬＢから入力された信号が増幅されて、保持される。
【００３０】
次に電圧供給回路１０について説明する。電圧供給回路１０は、半導体記憶装置１の外部から入力されたリードイネーブル信号ＲＥに応じて、電源電圧ＶＤＤを用いて、所定の値のレプリカ電圧ＶＤＤ−ＲＥＰをレプリカワード線駆動回路２０に印加する回路である。本実施形態では、例えば、図６に示される回路を有する。すなわち、電圧供給回路１０は、第１の抵抗Ｒ１、第２の抵抗Ｒ２、および、第１のトランジスタＮ１を有する。第１のトランジスタＮ１はＮチャンネル電界効果トランジスタを用いることができる。第１の抵抗Ｒ１および第２の抵抗Ｒ２とは直列接続され、その１端は電源電圧ＶＤＤに接続される。もう残りの１端は、第１のトランジスタＮ１のドレインに接続される。第１のトランジスタＮ１のゲートにはリードイネーブル信号ＲＥが接続される。第１のトランジスタＮ１のソースにはグランド電圧ＶＳＳが接続される。
【００３１】
ここで、第１のトランジスタＮ１は、リードイネーブル信号ＲＥが第１のトランジスタＮ１の閾値より高い電圧（オン状態）の場合に、導通する。第１のトランジスタＮ１が導通した場合に、第１の抵抗Ｒ１および第２の抵抗Ｒ２の共通接続点から、第１の抵抗Ｒ１の抵抗値と第２の抵抗Ｒ２の値に応じた分圧比に応じた電圧が出力される。すなわち、レプリカ電圧ＶＤＤ−ＲＥＰは次の式（１）の値と略等しい電圧値となる。
【００３２】
ＶＤＤ−ＲＥＰ  ＝  ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）    ………  （１）
従って、レプリカ電圧ＶＤＤ−ＲＥＰは、電源電圧ＶＤＤより低い値となる。
【００３３】
リードイネーブル信号ＲＥがオン状態で、レプリカワード線駆動回路２０が動作する場合は、レプリカワード線駆動回路２０の出力はレプリカ電圧ＶＤＤ−ＲＥＰと略等しくなる。次に、伝送トランジスタＲＥＰ−Ｆ２のゲートにレプリカ電圧ＶＤＤ−ＲＥＰが入力され、伝送トランジスタＲＥＰ−Ｆ２がオン状態になる。その結果、レプリカビット線ＲＥＰ−ＢＬはプリジャージされたＨｉｇｈからＬｏに遷移し、レプリカ電流ＲＥＰ−Ｉが流れる。尚、リードイネーブル信号ＲＥがオン状態であるがレプリカワード線駆動回路２０が動作しない場合（選択信号が入力されない場合）、あるいは、リードイネーブル信号ＲＥがオフ状態である場合は、レプリカワード線駆動回路２０の出力はグランド電圧ＶＳＳに略等しい。その結果、伝送トランジスタＲＥＰ−Ｆ２はオフ状態であり、レプリカビット線ＲＥＰ−ＢＬもＨｉｇｈのままで、レプリカ電流ＲＥＰ−Ｉが流れない。
【００３４】
次に、半導体記憶装置１の読み出し時の動作を説明する。
【００３５】
まず、リードイネーブル信号ＲＥに応じて、電圧供給回路１０から、レプリカ電圧ＶＤＤ−ＲＥＰがレプリカワード線駆動回路２０に印加される。次に、レプリカビット線ＲＥＰ−ＢＬ、ビット線ＢＬおよびＢＬＢがプリチャージされる。そして、図示されないロウデコーダにてロウ選択が行われ、選択信号が出力されて、レプリカワード線駆動回路２０がレプリカワード線ＷＬｄを駆動し、選択されたワード線駆動回路３０がワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞を駆動する。
【００３６】
この駆動の際に、レプリカワード線駆動回路２０からレプリカワード線駆動電圧が出力され、レプリカワード線ＷＬｄが昇圧される。レプリカワード線ＷＬｄが昇圧されると、伝送トランジスタＲＥＰ−Ｆ２が飽和領域に入り、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂがレプリカビット線ＲＥＰ−ＢＬと導通する。そして、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂがレプリカレプリカビット線ＲＥＰ−ＢＬと導通すると、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂの“１”の電位に応じてレプリカレプリカビット線ＲＥＰ−ＢＬの電位が変化し、レプリカレプリカビット線ＲＥＰ−ＢＬ上に、レプリカセル電流ＲＥＰ−Ｉが流れる。
【００３７】
次にこのレプリカセル電流ＲＥＰ−Ｉに応じて、センスアンプイネーブル回路２３からセンスアンプイネーブル信号ＳＡＥが出力される時間が決まる。
【００３８】
同時に、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞の電位が昇圧されると、メモリセル３２においても、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通する。そして、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通すると、記憶ノードｎ、ｎｂの電位に応じてビット線ＢＬ、ＢＬＢの電位が変化し、選択されたメモリセル３２に記憶されたデータがセル電流Ｉｃｅｌｌとしてビット線ＢＬ、ＢＬＢにながれ、センスアンプ３４に流入する。センスアンプイネーブル信号ＳＡＥがハイに立ち上がると、センスアンプ３４が動作し、このメモリセル３２から出力された電流を検知し、いわゆる検知動作を実行する。
【００３９】
ここで、ＳＲＡＭセルの読み出し性能について、本実施形態を用いて説明する。まず、レプリカセル電流ＲＥＰ−Ｉについて説明する。レプリカビット線ＲＥＰ−ＢＬＢがプリチャージされる。次に、レプリカワード線ＷＬｄが駆動され、レプリカワード線駆動電圧まで上昇した場合に、伝送トランジスタＲＥＰ−Ｆ２が導通する。ここで、レプリカセル２２は“１”の値が保持されているため、レプリカセル２２からレプリカビット線ＲＥＰ−ＢＬに電流が流れる。この電流がレプリカセル電流ＲＥＰ−Ｉである。すなわち、レプリカセル電流ＲＥＰ−Ｉとは、レプリカセル２２からレプリカビット線ＲＥＰ−ＢＬに流れる電流である。このレプリカセル電流ＲＥＰ−Ｉは、伝送トランジスタＲＥＰ−Ｆ２および駆動トランジスタＲＥＰ−Ｄ２とで決まる。本実施形態では、駆動トランジスタＲＥＰ−Ｄ２のチャネル幅が伝送トランジスタＲＥＰ−Ｆ２のチャネル幅よりも大きいため、レプリカ電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２のデバイス特性により大きく依存する。すなわち、レプリカセル電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２のオン電流Ｉｏｎ−ＲＥＰ−Ｆ２に依存する。
【００４０】
メモリセル３２からビット線ＢＬもしくはＢＬＢに流れる電流がセル電流Ｉｃｅｌｌである。セル電流Ｉｃｅｌｌは、メモリセル３２に保持されているデータに応じて、伝送トランジスタＦ１を介してビット線ＢＬに流れるか、もしくは、伝送トランジスタＦ２を介してビット線ＢＬＢにながれるか、いずれを取りうる。ここでは、説明の簡略化のため、セル電流Ｉｃｅｌｌは、伝送トランジスタＦ１を介してビット線ＢＬに流れる電流として説明する。このセル電流Ｉｃｅｌｌについても、レプリカセル電流ＲＥＰ−Ｉ同様のメカニズムである。すなわち、メモリセル３２においては、駆動トランジスタＤ１のチャネル幅が伝送トランジスタＦ１のチャネル幅よりも大きいため、セル電流Ｉｃｅｌｌは伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１に依存する。
【００４１】
次に、ＳＲＡＭセルの読み出し性能はセンスアンプ３３の検知時間で決まる。例えば、セル電流Ｉｃｅｌｌが相対的に多い場合は、センスアンプ３３に流入する電流が多いことを意味する。センスアンプ３３に流入する電流が多い程、センスアンプ３３におけるデータでの検知時間が早くなる。セル電流Ｉｃｅｌｌが相対的に少ない場合は、逆にセンスアンプ３３における検知時間が長くなる。従って、ＳＲＡＭセルの読み出し性能は、セル電流Ｉｃｅｌｌと相関を有し、ひいては、伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１に依存する。
【００４２】
以上から、ＳＲＡＭセルの読み出し特性は、伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１が相対的に大きいか小さいかで決まる。
【００４３】
ここで、ゲート電圧Ｖｇｓを印加することで発生するオン電流Ｉｏｎ（Ｖｇｓ）は一般的に以下の式で表される。
【００４４】
Ｉｏｎ（Ｖｇｓ）  ∝  （Ｖｇｓ−Ｖｔｈ）α        ………（２）
Ｖｇｓ  ：  トランジスタのゲートとソース間の電圧
Ｖｔｈ  ：  トランジスタの閾値
α      ：  所定の係数
また、上記の閾値Ｖｔｈのばらつきは以下の式で表される。
【００４５】
σＶｔｈ＝Ａｖｔ／（Ｗ×Ｌ）１／２                ………（３）
Ａｖｔ  ：  トランジスタ固有の係数
Ｗ      ：  トランジスタのチャネル幅
Ｌ      ：  トランジスタのチャネル長
Ｗ×Ｌ  ：  トランジスタのチャネル面積
尚、Ａｖｔはデバイス固有の係数であり、例えば、デバイス製造のプロセスや酸化膜の膜厚等々で決まる固定値である。さらに、同一プロセスで形成されたデバイスであれば、このＡｖｔは略同一である。例えば、１枚のウェハーで形成されたデバイスであれば、Ａｖｔは略同一と言える。
【００４６】
ここで、デバイスの微細化の進捗に伴い、式（３）に示されるＷやＬ（或いはチャネル面積）は小さくなる。例えば、転写等のデバイス製造上の精度の影響を受けやすくなるなど、ＷやＬの相対的なばらつきも大きくなる。従って、微細化の進捗に伴い、Ｖｔｈのばらつきが大きくなり、結果としてＩｏｎのばらつきも大きくなる。ただし、Ａｖｔが略同一の条件においては、Ｖｔｈセンター値とσ値との間には一定の相関関係を有する。同様に、Ｉｏｎのセンター値とσ値との間には一定の相関関係を有する。従って、Ｉｏｎのセンター値がわかれば、σ値も推測可能である。
【００４７】
ＩｏｎとＶｔｈとは式（２）に示される関係を有することから、Ｖｔｈが相対的に大きいメモリセルが読み出し時間が遅いメモリセルとなる。ＳＲＡＭセルの全体の読み出し特性は読み出し時間が遅いメモリセルに合わせるため、センスアンプの読み出し時間は、この読み出し時間の遅いメモリセルに合わせた時間とすれば良い。
【００４８】
ここで、読み出し時間の遅さを示すディレイ時間ｄｅｌａｙは、次の式で表される。
【００４９】
ｄｅｌａｙ  ∝  １／Ｉｏｎ（Ｖｇｓ）        ………（４）
従って、式（４）と式（２）から、ディレイ時間ｄｅｌａｙは、次の式の関係を有することになる。
【００５０】
ｄｅｌａｙ  ∝  １／（Ｖｇｓ−Ｖｔｈ）α      ………（５）
式（５）より、Ｖｔｈがばらつきを有し、Ｖｔｈが相対的に大きい場合は、次の式で示されるｄｅｌａｙとなる。（標準偏差をσとする）
ｄｅｌａｙ  ∝  １／（Ｖｇｓ−（Ｖｔｈ＋５σＶｔｈ））α      ………（６）
５σＶｔｈ  ：  トランジスタの閾値Ｖｔｈにおける５σ相当のばらつき値
この式（６）を組み替えると、以下の式となる。
【００５１】
ｄｅｌａｙ  ∝  １／（（Ｖｇｓ−５σＶｔｈ）−Ｖｔｈ）α      ………（７）
従って、式（７）と式（２）から、ディレイ時間ｄｅｌａｙは、次の式の関係を有することになる。
【００５２】
ｄｅｌａｙ  ∝  １／Ｉｏｎ（Ｖｇｓ−５σＶｔｈ）              ………（８）
この式（８）は、ディレイ時間ｄｅｌａｙは、Ｖｇｓが５σＶｔｈ相当の値低い場合のＩｏｎに反比例することを示している。
【００５３】
本実施形態では、センスアンプ３３の読み出し時間は、レプリカセル電流ＲＥＰ−Ｉに応じて決まる。従って、本実施形態では、レプリカセル電流ＲＥＰ−Ｉが、この式（８）で示されるＩｏｎになるように構成する。レプリカ電流ＲＥＰ−Ｉは、レプリカセル２２の伝送トランジスタＲＥＰ−Ｆ２と駆動トランジスタＲＥＰ−Ｄ２とで決まる。一般に、ＳＲＡＭにおいては、伝送トランジスタＲＥＰ−Ｆ２に比べて、駆動トランジスタＲＥＰ−Ｄ２のトランジスタサイズ（チャネル幅Ｗ×チャネル長Ｌ）が大きくなるように構成する。従って、レプリカ電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２でその上限が決まる。すなわち、伝送トランジスタＲＥＰ−Ｆ２のＶｇｓが５σＶｔｈ低い値になるように構成すれば良い。
【００５４】
伝送トランジスタＲＥＰ−Ｆ２のソースにはレプリカビット線ＲＥＰ−ＢＬが接続されており、伝送トランジスタＲＥＰ−Ｆ２のゲートにはレプリカワード線ＷＬｄが接続されている。従って、Ｖｇｓはプリチャージされたレプリカビット線ＲＥＰ−ＢＬの電圧とレプリカワード線ＷＬｄに印加されるレプリカ駆動電圧ＶＤＤ−ＲＥＰとの差である。本実施形態では、駆動電圧供給回路１０における第１の抵抗Ｒ１と第２の抵抗Ｒ２との分圧比を調整し、レプリカ駆動電圧ＶＤＤ−ＲＥＰがＶＤＤ−５σＶｔｈとなるように構成している。具体的には式（１）を用いて、式（９）となるように構成する。従って、センスアンプ３３の読み出し時間を、最も読み出し速度の遅いメモリセル３２に合わせた時間になるように実現することが可能になる。
【００５５】
ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）  ＝  ＶＤＤ−５σＶｔｈ    ………  （９）
以上に示す通り、本実施形態の半導体記憶装置１について、図面を用いて説明したが、次の効果を有する。まず、従来の半導体記憶装置のセンスアンプの動作タイミングは、図７に示すレプリカセル電流のセンター値を用いていた。しかしながら、このセンター値は動作電圧で異なり、またそのばらつきも考慮しないものとなっていた。例えば、図７に示すように、ＶＤＤ＝１．１Ｖで−５σの値としたとしても、ＶＤＤ＝０．９Ｖでは、むしろ＋５σ近傍の良い値であり、ＶＤＤ＝０．９Ｖにおける−５σであるワースト値を考慮しない値であった。この結果、ＶＤＤ＝０．９Ｖにおける−５σであるワースト値を読み出すには早いタイミングとなるため、読み出しエラーとなるものであった。本実施形態では、レプリカワード線を駆動する電圧を変えることで、このセンスするタイミングを遅くしている。メモリセルに応じた擬似的にタイミングとし、十分なセンス時間を確保することが可能であり、さらには、読み出しタイミングの早いセルの動作も最適化することが出来る。
【００５６】
尚、本実施形態ではレプリカセル２２の個数は複数である例を示したが、必要となるレプリカセル電流ＲＥＰ−Ｉ応じて任意にレプリカセルの個数を決めることが可能である。例えば、レプリカセル電流値を増やしたい場合はレプリカセルの個数を増やせばよい。一般に、メモリセルの個数に比べてレプリカセルの個数は少ないため、レプリカセル自体がワースト値のＩｏｎを有するセルとなることは考慮する必要はない。
【００５７】
また、本実施形態では５σＶｔｈを実現する構成としているが、この５σに限定する必要はない。例えば、他の標準偏差の値をとることや、５σに近い値、或いは、他の所定の値等、任意の値とすることが可能である。
【００５８】
また、本実施形態では、第１の抵抗Ｒ１と第２の抵抗Ｒ２の分圧比は所定の固定の値であるが、第１の抵抗Ｒ１と第２の抵抗Ｒ２を可変にして、分圧比を変える構成とすることができる。例えば、セル電流Ｉｃｅｌｌの値をモニターし、その値の履歴を保持し、この履歴に応じて分圧比を可変にする構成とすることが可能である。
【００５９】
また、本実施形態では図示されていないが、行列状のメモリセルを選択するために、ワード線の選択を行うロウデコーダとビット線の選択を行うカラムセレクタを有する。このロウデコーダとカラムセレクタを用いても、第１の抵抗Ｒ１と第２の抵抗Ｒ２の分圧比を変える構成を取ることが可能である。具体的には、まず、ロウデコーダおよびカラムセレクタから出力されたメモリセルの選択履歴と、読み出しエラーの有無の情報を保持する履歴保持回路を具備する。次に、この履歴保持回路の情報を基に、読み出しエラーが生じたメモリセルを読み出す場合には、読み出しタイミングを遅くするように、分圧比を可変にする構成も可能である。読み出しタイミングを遅くするステップも一度に実行するのではなく、数度に分けるなど、読み出しが可能になるまでの段階を踏む構成も可能である。
【００６０】
また、本実施形態では、第１の抵抗Ｒ１の１端側に電源電圧ＶＤＤが接続され、第１のトランジスタＮ１のソース側にグランド電圧ＶＳＳが接続される例を示したが他の構成も可能である。例えば、電源電圧ＶＤＤにそのソースが接続された第２のトランジスタＰ１を有し、第２のトランジスタＰ１と第１の抵抗Ｒ１と第２の抵抗Ｒ２とが直列に接続される構成も可能である。この場合は、第２のトランジスタＰ１はＰチャンネル電界効果トランジスタを用いることができる。また、第２の抵抗Ｒ２の１端にはグランド電圧ＶＳＳが接続される。
【００６１】
以上のように、本実施形態について説明をしたが、本明細書に開示の範囲でその他の任意の構成を取ることが可能である。
【符号の説明】
【００６２】
１  半導体記憶装置
１０  駆動電圧供給回路
２０  レプリカワード線駆動ドライバ
２１  レプリカセルアレイ
２２  レプリカセル
２３  センスアンプイネーブル出力回路
３０  ワード線駆動ドライバ
３１  メモリセルアレイ
３２  メモリセル
３３  センスアンプ
ＷＬｄ  レプリカワード線
ＷＬ＜０＞〜ＷＬ＜ｍ＞  ワード線
ＲＥＰ−ＢＬ  レプリカビット線
ＢＬ、ＢＬＢ  ビット線
ＲＥＰ−Ｌ１、ＲＥＰ−２、Ｌ１、Ｌ２  負荷トランジスタ
ＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２、Ｄ１、Ｄ２  駆動トランジスタ
ＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２、Ｆ１、Ｆ２  伝送トランジスタ
Ｍ２１  Ｐチャンネル電界効果トランジスタ
Ｍ２２、Ｎ１  Ｎチャンネル電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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