(57)【要約】【課題】エミュレーション時に、プログラム実行を停止させることなくレジスタ情報を外部に読み出し、且つ、エミュレーション対象と同じプログラム動作を実現すること。【解決手段】インサーキットエミュレータは、プログラムを実行するプロセッサをエミュレートするメインプロセッサと、周辺機能をエミュレートする第１、第２周辺プロセッサと、外部と通信可能なエミュレーション制御回路と、アクセス制御回路と、を備える。第１周辺プロセッサは、メインプロセッサによってアクセスされる第１周辺レジスタを備え、第２周辺プロセッサは、第１周辺レジスタと内容が同期した第２周辺レジスタを備える。アクセス制御回路は、エミュレーション制御回路によって発行される読み出し要求に応答して、バイパス処理を実行する。そのバイパス処理において、アクセス制御回路は、第２周辺レジスタからデータを読み出し、当該読み出しデータをメインプロセッサを介することなくエミュレーション制御回路に出力する。【選択図】図３
2012118769.tif 000002
【特許請求の範囲】
【請求項１】
プログラムを実行するプロセッサをエミュレートするメインプロセッサと、
周辺機能をエミュレートする第１周辺プロセッサと、
前記第１周辺プロセッサと同期して前記周辺機能をエミュレートする第２周辺プロセッサと、
外部のホストマシンと通信するエミュレーション制御回路と、
前記エミュレーション制御回路と前記第２周辺プロセッサとの間に介在するアクセス制御回路と
を備え、
前記第１周辺プロセッサは、前記メインプロセッサによってアクセスされる第１周辺レジスタを備え、
前記第２周辺プロセッサは、前記第１周辺レジスタと内容が同期した第２周辺レジスタを備え、
前記アクセス制御回路は、前記エミュレーション制御回路によって発行される読み出し要求に応答して、バイパス処理を実行し、
前記バイパス処理において、前記アクセス制御回路は、前記第２周辺レジスタに対する読み出し要求を前記第２周辺プロセッサに送信し、前記第２周辺レジスタから読み出される読み出しデータを受け取り、前記読み出しデータを前記メインプロセッサを介することなく前記エミュレーション制御回路に出力する
インサーキットエミュレータ。
【請求項２】
請求項１に記載のインサーキットエミュレータであって、
前記メインプロセッサは、前記第１周辺レジスタに対するアクセス要求である第１アクセス要求を、第１周辺アクセスバスを介して前記第１周辺プロセッサに送信し、
前記アクセス制御回路は、前記第１周辺アクセスバスにも接続されており、前記第１アクセス要求の有無及び内容に応じて前記バイパス処理の可否を決定する
インサーキットエミュレータ。
【請求項３】
請求項２に記載のインサーキットエミュレータであって、
前記第１アクセス要求が発行されていない期間、前記アクセス制御回路は、前記バイパス処理を許可する
インサーキットエミュレータ。
【請求項４】
請求項２又は３に記載のインサーキットエミュレータであって、
読み出し処理によって記憶値が変化するようなレジスタ領域に対する読み出し要求は、特殊読み出し要求であり、
前記第１アクセス要求が前記特殊読み出し要求以外の読み出し要求である期間、前記アクセス制御回路は、前記バイパス処理を許可する
インサーキットエミュレータ。
【請求項５】
請求項４に記載のインサーキットエミュレータであって、
前記第１アクセス要求が前記特殊読み出し要求である場合、前記アクセス制御回路は、前記バイパス処理を禁止し、且つ、前記特殊読み出し要求を前記第２周辺プロセッサに送信し、
前記第２周辺プロセッサは、前記特殊読み出し要求に応答して、前記第２周辺レジスタ中の指定アドレスからデータを読み出す
インサーキットエミュレータ。
【請求項６】
請求項２乃至５のいずれか一項に記載のインサーキットエミュレータであって、
前記第１アクセス要求が書き込み要求である場合、前記アクセス制御回路は、前記バイパス処理を禁止し、且つ、前記書き込み要求を前記第２周辺プロセッサに送信し、
前記第２周辺プロセッサは、前記書き込み要求に応答して、前記第２周辺レジスタ中の指定アドレスに書き込みデータを書き込む
インサーキットエミュレータ。
【請求項７】
請求項５又は６に記載のインサーキットエミュレータであって、
前記バイパス処理が禁止されている期間、前記アクセス制御回路は、前記読み出し要求の発行を禁止する読み出し保留要求を、前記エミュレーション制御回路に出力する
インサーキットエミュレータ。
【請求項８】
請求項１乃至７のいずれか一項に記載のインサーキットエミュレータであって、
更に、ユーザシステムと接続されるユーザインタフェースを備え、
前記第１周辺プロセッサは、前記ユーザインタフェースと接続され、
前記第２周辺プロセッサは、遮断回路を介して、前記ユーザインタフェースと接続され、
前記遮断回路は、前記第２周辺プロセッサから前記ユーザインタフェースへのデータの流れを遮断する
インサーキットエミュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のエミュレーションを行うインサーキットエミュレータに関する。
【背景技術】
【０００２】
マイクロプロセッサ用のプログラムを解析・デバッグするために、一般的に、インサーキットエミュレータ（“Ｉｎ−Ｃｉｒｃｕｉｔ  Ｅｍｕｌａｔｏｒ”及び“ＩＣＥ”は登録商標）が用いられている。近年、マイクロプロセッサが搭載される半導体集積回路に実装される機能も複雑になってきており、それら機能を制御するためのプログラムの量も増加している。そのため、インサーキットエミュレータを用いてプログラムをデバッグするための時間も増加している。
【０００３】
また、エミュレーションの最中にプログラム実行を途中で停止させると、周辺機器が破損する可能性があるようなシステムもある。例えば、モータ制御を行うシステムを考える。エミュレーションの最中にモータ制御用のプログラムの実行を途中で停止させた場合、モータの焼付き等のシステム障害が発生する可能性がある。
【０００４】
このようなことから、マイクロプロセッサによるプログラム実行を停止させることなく、マイクロプロセッサ内部の情報を外部から参照することができる技術が望まれる。
【０００５】
特許文献１（特開平７−９３１８０号公報）に記載された技術によれば、マイクロプロセッサが命令実行する通常バスサイクルの間に、追加バスサイクルが挿入される。そして、この追加バスサイクルにおいて、マイクロプロセッサは、自身の内部状態を示す情報を外部メモリに出力する。これにより、マイクロプロセッサによるプログラム実行を停止させることなく、マイクロプロセッサ内部の情報を外部から参照することが可能となる。
【０００６】
図１は、特許文献１に記載されているエミュレータの構成を示すブロック図である。当該エミュレータは、状態監視機能を有するエミュレーション用のマイクロプロセッサ（ＭＰＵ）１を備えている。更に、エミュレータは、マイクロプロセッサ１にエミュレーションバス２を介して接続された、エミュレーション制御部３、メモリ４、トレースメモリ５、ブレーク検出回路６、エミュレーションメモリ７、ＭＰＵ内部情報レジスタ８、ユーザインタフェース部９、及びユーザインタフェースソケット１０を備えている。エミュレータは、ユーザインタフェースソケット１０を介して、ユーザシステム上のマイクロプロセッサ部（図示されない）に接続される。
【０００７】
また、ホストＣＰＵ１１は、エミュレータ全体の動作を制御する。このホストＣＰＵ１１は、システムバス１２を介して、システムメモリ１３及びＩ／Ｏインタフェース部１４に接続されている。Ｉ／Ｏインタフェース部１４には、マンマシンインタフェース用のＣＲＴ１５及びディスク１６が接続されている。
【０００８】
マイクロプロセッサ１は、エミュレーション対象のマイクロプロセッサと同等の機能を有する。また、マイクロプロセッサ１は、エミュレーション用に内部情報を出力する追加バスサイクルを示す内部情報出力ストローブ信号（／ＳＴＲ）１７を出力する。この追加バスサイクルにおいて、マイクロプロセッサ１は、内部情報をエミュレーションバス２に出力する。このエミュレーション実行中のマイクロプロセッサ１の内部情報は、ＭＰＵ内部情報レジスタ８に保持される。そして、ホストＣＰＵ１１は、システムバス１２を介してＭＰＵ内部情報レジスタ８にアクセス可能である。
【０００９】
図２は、図１で示されたエミュレータにおけるバスサイクル動作を示すタイミングチャートである。マイクロプロセッサ１の通常動作のバスサイクルでは、ストローブ信号（／ＡＳ）が出力される。それに対し、マイクロプロセッサ１の内部情報出力用の追加バスサイクルでは、ストローブ信号（／ＡＳ）は出力されず、その代わりに、内部情報出力ストローブ信号（／ＳＴＲ）１７が出力される。出力される内部情報の内容は、マイクロプロセッサ１の内部の汎用レジスタ、ステータスレジスタ、内蔵周辺Ｉ／Ｏレジスタの内容である。その内部情報は、通常の命令、ライトデータ、リードデータ等の他のデータの場合と同様に、データ信号（Ｄａｔａ）としてデータバスに出力される。また、その出力内容を示す出力内容コードが、アドレス信号（Ａｄｄｒｅｓｓ）としてアドレスバスに出力される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−９３１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の特許文献１に記載された技術によれば、エミュレーション時、データライトサイクルあるいはデータリードサイクルと次命令のプログラムフェッチサイクルとの間に、内部情報出力用のバスサイクルが追加的に挿入されている。このエミュレーション時の動作は、エミュレーション対象のマイクロプロセッサの動作と異なっており、問題である。
【課題を解決するための手段】
【００１２】
本発明の１つの観点において、インサーキットエミュレータが提供される。そのインサーキットエミュレータは、プログラムを実行するプロセッサをエミュレートするメインプロセッサと、周辺機能をエミュレートする第１周辺プロセッサと、第１周辺プロセッサと同期して周辺機能をエミュレートする第２周辺プロセッサと、外部のホストマシンと通信するエミュレーション制御回路と、エミュレーション制御回路と第２周辺プロセッサとの間に介在するアクセス制御回路と、を備える。第１周辺プロセッサは、メインプロセッサによってアクセスされる第１周辺レジスタを備える。第２周辺プロセッサは、第１周辺レジスタと内容が同期した第２周辺レジスタを備える。アクセス制御回路は、エミュレーション制御回路によって発行される読み出し要求に応答して、バイパス処理を実行する。そのバイパス処理において、アクセス制御回路は、第２周辺レジスタに対する読み出し要求を第２周辺プロセッサに送信し、第２周辺レジスタから読み出される読み出しデータを受け取り、当該読み出しデータをメインプロセッサを介することなくエミュレーション制御回路に出力する。
【発明の効果】
【００１３】
本発明によれば、エミュレーション時に、プログラム実行を停止させることなく、周辺レジスタの内容を外部に読み出すことが可能である。更に、その読み出しを実現するために、メインプロセッサの通常バスサイクル間に、情報出力用の特別なバスサイクルを追加的に挿入する必要も無い。すなわち、エミュレーション対象のマイクロプロセッサによるプログラム動作と同じプログラム動作を、エミュレーション時に実現することが可能である。
【図面の簡単な説明】
【００１４】
【図１】図１は、特許文献１に記載されているエミュレータの構成を示すブロック図である。
【図２】図２は、図１に示されたエミュレータにおけるバスサイクル動作を示すタイミングチャートである。
【図３】図３は、本発明の実施の形態に係るインサーキットエミュレータの構成を示すブロック図である。
【図４】図４は、本発明の実施の形態におけるアクセス制御回路の構成例を示す回路図である。
【図５】図５は、本発明の実施の形態に係るインサーキットエミュレータの動作例を示すタイミングチャートである。
【図６】図６は、本発明の実施の形態に係るインサーキットエミュレータの動作例を説明するための回路図である。
【図７】図７は、本発明の実施の形態に係るインサーキットエミュレータの動作例を説明するための回路図である。
【図８】図８は、本発明の実施の形態に係るインサーキットエミュレータの動作例を説明するための回路図である。
【図９】図９は、本発明の実施の形態に係るインサーキットエミュレータの動作例を説明するための回路図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、本発明の実施の形態を説明する。
【００１６】
１．全体構成及び動作
図３は、本発明の実施の形態に係るインサーキットエミュレータ１００の構成を示すブロック図である。このインサーキットエミュレータ１００は、ホストマシン１０１、及びエミュレーション対象であるユーザシステム（図示されない）と接続される。ホストマシン１０１としては、ワークステーションやパーソナルコンピュータが例示される。開発者は、このホストマシン１０１を利用することにより、インサーキットエミュレータ１００に対して種々のコマンドを送信し、また、インサーキットエミュレータ１００から種々のデータを受信することができる。
【００１７】
図３に示されるように、インサーキットエミュレータ１００は、ＣＰＵエバチップ（Ｅｖａｌｕａｔｉｏｎ  Ｃｈｉｐ）１０３及び周辺エミュレータ１０４を備えている。
【００１８】
ＣＰＵエバチップ１０３は、ユーザシステムにおいてプログラムを実行するプロセッサ（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の動作をエミュレートする。つまり、ＣＰＵエバチップ１０３は、主動作を行う「メインプロセッサ」である。
【００１９】
一方、周辺エミュレータ１０４は、ＣＰＵの機能とは異なる周辺機能をエミュレートする。つまり、周辺エミュレータ１０４は、周辺機能の動作を行う「周辺プロセッサ」である。この周辺エミュレータ１０４は、周辺レジスタ１１７（第１周辺レジスタ）を備えている。後に説明されるように、この周辺レジスタ１１７は、ＣＰＵエバチップ１０３によりアクセスされる。
【００２０】
更に、本実施の形態に係るインサーキットエミュレータ１００は、周辺エミュレータ１０４（第１周辺プロセッサ）の他に、周辺エミュレータ１０８（第２周辺プロセッサ）を備えている。この周辺エミュレータ１０８は、周辺エミュレータ１０４と同期して、同じ周辺機能のエミュレーションを行う。つまり、周辺エミュレータ１０４、１０８は、ペアを構成しており、互いに同期しながら動作する。周辺エミュレータ１０４と同様に、周辺エミュレータ１０８は周辺レジスタ１１８（第２周辺レジスタ）を備えている。後に説明されるように、周辺レジスタ１１８の内容は、周辺レジスタ１１７の内容と同期する。
【００２１】
より詳細には、インサーキットエミュレータ１００は、図３に示されるように、エミュレーション制御回路１０２、ＣＰＵエバチップ１０３、周辺エミュレータ１０４、ユーザインタフェース１０５、バッファ１０６、アクセス制御回路１０７、周辺エミュレータ１０８、コントロールバス１０９、エミュレーションバス１１０、周辺アクセスバス１１１、ユーザインタフェースバス１１２、エミュレーションバス１１３及び周辺アクセスバス１１４を備えている。
【００２２】
エミュレーション制御回路１０２は、外部のホストマシン１０１と通信可能に接続されており、ホストマシン１０１からのコマンドに応じてエミュレーション動作を制御する。より詳細には、エミュレーション制御回路１０２は、コントロールバス１０９を介して、外部のホストマシン１０１に接続されている。また、エミュレーション制御回路１０２は、エミュレーションバス１１０を介して、ＣＰＵエバチップ１０３に接続されている。更に、エミュレーション制御回路１０２は、エミュレーションバス１１３を介して、アクセス制御回路１０７に接続されている。
【００２３】
エミュレーション制御回路１０２は、ホストマシン１０１からコントロールバス１０９を介してコマンドを受け取り、そのコマンドに応じたコマンドをエミュレーションバス１１０を介してＣＰＵエバチップ１０３に送信する。そして、エミュレーション制御回路１０２は、エミュレーションバス１１０を介してＣＰＵエバチップ１０３から処理結果を受け取り、その処理結果をコントロールバス１０９を介して外部のホストマシン１０１に出力する。また、エミュレーション制御回路１０２は、ホストマシン１０１からコントロールバス１０９を介してコマンドを受け取り、そのコマンドに応じた“読み出し要求”をエミュレーションバス１１３を介してアクセス制御回路１０７に送信する。そして、エミュレーション制御回路１０２は、エミュレーションバス１１３を介してアクセス制御回路１０７から処理結果を受け取り、その処理結果をコントロールバス１０９を介して外部のホストマシン１０１に出力する。
【００２４】
ＣＰＵエバチップ１０３は、エミュレーションバス１１０を介して、エミュレーション制御回路１０２に接続されている。また、ＣＰＵエバチップ１０３は、周辺アクセスバス１１１を介して、周辺エミュレータ１０４に接続されている。ＣＰＵエバチップ１０３は、エミュレーション制御回路１０２からエミュレーションバス１１０を介してコマンドを受け取り、そのコマンドに応じて周辺レジスタ１１７に対するアクセス要求（読み出し要求、書き込み要求）を周辺アクセスバス１１１を介して周辺エミュレータ１０４に送信する。そして、ＣＰＵエバチップ１０３は、周辺アクセスバス１１１を介して周辺エミュレータ１０４から処理結果を受け取り、その処理結果をエミュレーションバス１１０を介してエミュレーション制御回路１０２に出力する。
【００２５】
周辺エミュレータ１０４は、周辺アクセスバス１１１を介して、ＣＰＵエバチップ１０３に接続されている。また、周辺エミュレータ１０４は、ユーザインタフェースバス１１２を介して、ユーザインタフェース１０５に接続されている。周辺エミュレータ１０４は、ＣＰＵエバチップ１０３から周辺アクセスバス１１１を介して、周辺レジスタ１１７に対するアクセス要求（読み出し要求、書き込み要求）を受け取る。そのアクセス要求が書き込み要求の場合、周辺エミュレータ１０４は、周辺レジスタ１１７中の指定されたアドレスに書き込みデータを書き込む。一方、そのアクセス要求が読み出し要求の場合、周辺エミュレータ１０４は、周辺レジスタ１１７中の指定されたアドレスからデータを読み出し、当該読み出しデータを周辺アクセスバス１１１を介してＣＰＵエバチップ１０３に出力する。また、周辺エミュレータ１０４は、ユーザインタフェースバス１１２を介して、ユーザインタフェース１０５に接続されるユーザシステムとデータのやりとりを行う。
【００２６】
ユーザインタフェース１０５は、エミュレーション対象であるユーザシステムと接続される。
【００２７】
周辺エミュレータ１０８は、周辺アクセスバス１１４を介して、アクセス制御回路１０７に接続されている。周辺エミュレータ１０８は、アクセス制御回路１０７から周辺アクセスバス１１４を介して、周辺レジスタ１１８に対するアクセス要求（読み出し要求、書き込み要求）を受け取る。そのアクセス要求が書き込み要求の場合、周辺エミュレータ１０８は、周辺レジスタ１１８中の指定されたアドレスに書き込みデータを書き込む。一方、そのアクセス要求が読み出し要求の場合、周辺エミュレータ１０８は、周辺レジスタ１１８中の指定されたアドレスからデータを読み出し、当該読み出しデータを周辺アクセスバス１１４を介してアクセス制御回路１０７に出力する。
【００２８】
また、周辺エミュレータ１０８は、ユーザインタフェースバス１１２を介して、ユーザインタフェース１０５に接続されている。但し、周辺エミュレータ１０８とユーザインタフェース１０５との間のユーザインタフェースバス１１２上には、バッファ１０６が設けられている。つまり、周辺エミュレータ１０８は、バッファ１０６を介して、ユーザインタフェース１０５と接続されている。このバッファ１０６は、ユーザシステムからユーザインタフェース１０５を通してユーザインタフェースバス１１２に入力されたデータを、周辺エミュレータ１０８に転送する。これにより、周辺エミュレータ１０８は周辺エミュレータ１０４と同期する。その一方で、バッファ１０６は、周辺エミュレータ１０８からユーザインタフェース１０５へのデータの流れを遮断する“遮断回路”としても機能する。これにより、周辺エミュレータ１０８からユーザシステムへの出力信号が、周辺エミュレータ１０４からユーザシステムへの出力信号と衝突することが防止される。
【００２９】
アクセス制御回路１０７は、エミュレーション制御回路１０２と周辺エミュレータ１０８との間に介在している。具体的には、アクセス制御回路１０７は、エミュレーションバス１１３を介して、エミュレーション制御回路１０２に接続されている。また、アクセス制御回路１０７は、周辺アクセスバス１１４を介して、周辺エミュレータ１０８に接続されている。
【００３０】
このアクセス制御回路１０７は、周辺エミュレータ１０８に対するアクセスを制御する。より詳細には、まず、エミュレーション制御回路１０２が、周辺レジスタ１１８に対する読み出し要求を、エミュレーションバス１１３を介してアクセス制御回路１０７に送信する。その読み出し要求に応答して、アクセス制御回路１０７は、周辺レジスタ１１８に対する読み出し要求を、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送信する。その読み出し要求に応答して、周辺エミュレータ１０８は、周辺レジスタ１１８中の指定されたアドレスからデータを読み出し、当該読み出しデータを周辺アクセスバス１１４を介してアクセス制御回路１０７に出力する。アクセス制御回路１０７は、周辺レジスタ１１８から読み出された読み出しデータを受け取り、当該読み出しデータをエミュレーションバス１１３を介してエミュレーション制御回路１０２に出力する。
【００３１】
ここで、周辺レジスタ１１８から読み出された読み出しデータは、プログラムを実行するＣＰＵエバチップ１０３を介することなく、エミュレーション制御回路１０２に伝達されていることに留意されたい。また、周辺レジスタ１１８の内容は、周辺レジスタ１１７の内容と同期していることに留意されたい。すなわち、エミュレーション制御回路１０２は、プログラムを実行するＣＰＵエバチップ１０３を介することなく、周辺レジスタ１１７の値を読み出し可能である。言い換えれば、ＣＰＵエバチップ１０３によるプログラム実行を停止させることなく、また、ＣＰＵエバチップ１０３のバスサイクルに情報出力用の特別なバスサイクルを追加することなく、周辺レジスタ値を外部に読み出すことが可能である。
【００３２】
エミュレーション制御回路１０２と周辺エミュレータ１０８との間に介在するアクセス制御回路１０７は、周辺レジスタ値の読み出しに関して“バイパス”を提供していると言える。その意味で、エミュレーション制御回路１０２によって発行される読み出し要求に応答して実行される上記処理は、以下「バイパス処理」と参照される。バイパス処理において、アクセス制御回路１０７は、周辺レジスタ１１８に対する読み出し要求を、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送信する。更に、アクセス制御回路１０７は、周辺レジスタ１１８から読み出された読み出しデータを、周辺アクセスバス１１４を介して周辺エミュレータ１０８から受け取る。そして、アクセス制御回路１０７は、当該読み出しデータを、ＣＰＵエバチップ１０３を介することなく、エミュレーション制御回路１０２に出力する。このようなバイパス処理により、ＣＰＵエバチップ１０３によるプログラム実行を停止させることなく、また、ＣＰＵエバチップ１０３のバスサイクルに情報出力用の特別なバスサイクルを追加することなく、周辺レジスタ値を外部に読み出すことが可能である。
【００３３】
但し、バイパス処理以外の要求により周辺アクセスバス１１４が使用されている場合、バイパス処理を実行することはできない。例えば、ＣＰＵエバチップ１０３から周辺レジスタ１１７に対する書き込み要求が発行されている場合、周辺レジスタ１１７、１１８を互いに同期させるために、周辺レジスタ１１８にも同じ書き込み処理を実行する必要がある。周辺アクセスバス１１４を用いて周辺レジスタ１１８に対して書き込み処理を実行する必要があるため、その間、バイパス処理を実行することはできない。
【００３４】
従って、本実施の形態によれば、アクセス制御回路１０７は、周辺アクセスバス１１４の使用状況に応じて、バイパス処理の可否を決定する。周辺アクセスバス１１４の使用状況を把握するために、ＣＰＵエバチップ１０３によって発行される周辺レジスタ１１７に対するアクセス要求（例えば書き込み要求）の状況をモニタすることが考えられる。そのために、図３に示されるように、アクセス制御回路１０７は、周辺レジスタ１１７に対するアクセス要求が出力される周辺アクセスバス１１１にも接続されている。そして、アクセス制御回路１０７は、周辺レジスタ１１７に対するアクセス要求の有無及び内容に応じて、バイパス処理の実行可否を決定する。以下、具体的なケースを説明する。
【００３５】
まず、ＣＰＵエバチップ１０３が周辺レジスタ１１７に対して書き込み要求を発行する場合を考える。アクセス制御回路１０７は、周辺アクセスバス１１１から当該書き込み要求を受け取る。この場合、周辺レジスタ１１８の内容を周辺レジスタ１１７と同期させる必要があるため、アクセス制御回路１０７は、周辺レジスタ１１８に対する書き込み処理を実行する。具体的には、アクセス制御回路１０７は、周辺レジスタ１１７に対する書き込み要求と同じものを、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送信する。当該書き込み要求に応答して、周辺エミュレータ１０８は、周辺レジスタ１１８中の指定されたアドレスに書き込みデータを書き込む。このようにして、周辺レジスタ１１７、１１８中の同じアドレスに、同じ書き込みデータが書き込まれる。その結果、周辺レジスタ１１７、１１８が互いに同期する。
【００３６】
この書き込み処理によって周辺アクセスバス１１４が使用されるため、その間、バイパス処理を実行することはできない。従って、ＣＰＵエバチップ１０３が周辺レジスタ１１７に対する書き込み要求を発行した場合、アクセス制御回路１０７は、バイパス処理を禁止する。更に、アクセス制御回路１０７は、読み出し要求の発行を禁止する「読み出し保留要求」を、エミュレーションバス１１３を介してエミュレーション制御回路１０２に出力する。読み出し保留要求を受け取っている間、エミュレーション制御回路１０２は、周辺レジスタ１１８に対する読み出し要求を発行しない。従って、バイパス処理が実行されなくなる。
【００３７】
次に、ＣＰＵエバチップ１０３が周辺レジスタ１１７に対して「特殊読み出し要求」を発行する場合を考える。ここで、特殊読み出し要求とは、読み出し処理によって記憶値が変化するようなレジスタ領域に対する読み出し要求である。この場合も周辺レジスタ１１７の値が変化してしまうため、周辺レジスタ１１８をそれに同期させる必要がある。アクセス制御回路１０７は、周辺アクセスバス１１１から当該特殊読み出し要求を受け取ると、周辺レジスタ１１８に対して特殊読み出し処理を実行する。具体的には、アクセス制御回路１０７は、周辺レジスタ１１７に対する特殊読み出し要求と同じものを、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送信する。当該特殊読み出し要求に応答して、周辺エミュレータ１０８は、周辺レジスタ１１８中の指定されたアドレスからデータを読み出す。このようにして、周辺レジスタ１１７、１１８中の同じアドレスからデータが読み出さる。その結果、周辺レジスタ１１７、１１８が互いに同期する。
【００３８】
この特殊読み出し処理によって周辺アクセスバス１１４が使用されるため、その間、バイパス処理を実行することはできない。従って、ＣＰＵエバチップ１０３が周辺レジスタ１１７に対する特殊読み出し要求を発行した場合、アクセス制御回路１０７は、バイパス処理を禁止する。更に、アクセス制御回路１０７は、読み出し要求の発行を禁止する「読み出し保留要求」を、エミュレーションバス１１３を介してエミュレーション制御回路１０２に出力する。読み出し保留要求を受け取っている間、エミュレーション制御回路１０２は、周辺レジスタ１１８に対する読み出し要求を発行しない。従って、バイパス処理が実行されなくなる。
【００３９】
次に、ＣＰＵエバチップ１０３が周辺レジスタ１１７に対して通常の読み出し要求（上記特殊読み出し要求以外の読み出し要求）を発行する場合を考える。この場合、周辺レジスタ１１７の内容は書き換えられないため、周辺レジスタ１１８の内容も書き換える必要はない。周辺アクセスバス１１４が空くため、アクセス制御回路１０７は、周辺アクセスバス１１４を利用したバイパス処理を許可する。つまり、周辺レジスタ１１７に対して通常の読み出し要求が発行されている期間、アクセス制御回路１０７は、バイパス処理を許可する。
【００４０】
アクセス制御回路１０７は、周辺レジスタ１１７に対する読み出し要求を周辺アクセスバス１１１から受け取るが、それを無視する。その一方で、エミュレーション制御回路１０２から周辺レジスタ１１８に対する読み出し要求を受け取った場合、アクセス制御回路１０７は、バイパス処理を実行する。このように、ＣＰＵエバチップ１０３が周辺レジスタ１１７を読み出している期間であっても、エミュレーション制御回路１０２は、周辺レジスタ１１７と同じ値である周辺レジスタ１１８を読み出すことで、周辺レジスタ１１７の値を得ることができる。
【００４１】
次に、ＣＰＵエバチップ１０３から周辺レジスタ１１７に対するアクセス要求が発行されていない期間を考える。この期間は、ＣＰＵエバチップ１０３が演算を実行している期間に相当する。この場合においても、周辺アクセスバス１１４が空くため、アクセス制御回路１０７は、周辺アクセスバス１１４を利用したバイパス処理を許可する。エミュレーション制御回路１０２から周辺レジスタ１１８に対する読み出し要求を受け取った場合、アクセス制御回路１０７は、バイパス処理を実行する。このように、ＣＰＵエバチップ１０３が演算実行中であっても、エミュレーション制御回路１０２は、周辺レジスタ１１７と同じ値である周辺レジスタ１１８を読み出すことで、周辺レジスタ１１７の値を得ることができる。
【００４２】
以上に説明されたように、本実施の形態に係るインサーキットエミュレータ１００は、バイパス処理の機能を備えている。これにより、エミュレーション時に、ＣＰＵエバチップ１０３によるプログラム実行を停止させることなく、周辺レジスタの内容を外部に読み出すことが可能である。更に、その読み出しを実現するために、ＣＰＵエバチップ１０３の通常バスサイクル間に、情報出力用の特別なバスサイクルを追加的に挿入する必要も無い。すなわち、エミュレーション対象のマイクロプロセッサによるプログラム動作と同じプログラム動作を、エミュレーション時に実現することが可能である。
【００４３】
２．アクセス制御回路の構成例
次に、上述のアクセス制御回路１０７の機能を実現するための回路構成の一例を説明する。図４は、本実施の形態におけるアクセス制御回路１０７の構成例を示す回路図である。まず、アクセス制御回路１０７につながる各バスの信号構成を説明する。
【００４４】
ＣＰＵエバチップ１０３に接続された周辺アクセスバス１１１の信号構成は、次の通りである。
・周辺レジスタ１１７中のアクセス対象アドレスを示す「Ａｄｄｒｅｓｓ」
・Ａｄｄｒｅｓｓが有効である期間を示す「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」
・周辺レジスタ１１７への書き込みデータ、または、周辺レジスタ１１７からの読み出しデータである「Ｄａｔａ」
・Ｄａｔａが有効である期間を示す「Ｄａｔａ−ｓｔａｔｅ」
・周辺レジスタ１１７に対するアクセス要求が読み出し要求か書き込み要求を示す「ＲＷ−ｓｔａｔｅ」（ＲＷ−ｓｔａｔｅ＝“０”が読み出し要求を意味し、ＲＷ−ｓｔａｔｅ＝“１”が書き込み要求を意味する。）
・特殊読み出し要求か否かを示す「Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ」（Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ＝“１（Ａｃｔｉｖｅ）”が特殊読み出し要求を意味し、Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ＝“０”が通常読み出し要求を意味する。）
【００４５】
エミュレーション制御回路１０２に接続されたエミュレーションバス１１３の信号構成は、次の通りである。
・周辺レジスタ１１８中のアクセス対象アドレスを示す「ＡＤＤＲＥＭ」
・ＡＤＤＲＥＭが有効である期間を示す「ＡＤＤＲＥＭ−ｓｔａｔｅ」
・周辺レジスタ１１８からの読み出しデータである「ＤＡＴＡＥＭ」
・ＤＡＴＡＥＭが有効である期間を示す「ＤＡＴＡＥＭ−ｓｔａｔｅ」
・読み出し保留要求を示す「ＥＭＷＡＩＴ」（ＥＭＷＡＩＴ＝“１”が読み出し保留要求の活性化を意味する。）
【００４６】
周辺エミュレータ１０８に接続された周辺アクセスバス１１４の信号構成は、次の通りである。
・周辺レジスタ１１８中のアクセス対象アドレスを示す「ＡＤＤＲＥＭ２」
・ＡＤＤＲＥＭ２が有効である期間を示す「ＡＤＤＲＥＭ２−ｓｔａｔｅ」
・周辺レジスタ１１８への書き込みデータ、または、周辺レジスタ１１８からの読み出しデータである「ＤＡＴＡＥＭ２」
・ＤＡＴＡＥＭ２が有効である期間を示す「ＤＡＴＡＥＭ２−ｓｔａｔｅ」
・周辺レジスタ１１８に対するアクセス要求が読み出し要求か書き込み要求を示す「ＲＷＥＭ−ｓｔａｔｅ」（ＲＷＥＭ−ｓｔａｔｅ＝“０”が読み出し要求を意味し、ＲＷＥＭ−ｓｔａｔｅ＝“１”が書き込み要求を意味する。）
【００４７】
図４に示される例において、アクセス制御回路１０７は、ＯＲ回路２０１、ＡＮＤ回路２０２、２０３、スイッチ回路２０４、ＯＲ回路２０５、２０６、及びスイッチ回路２０７を備えている。
【００４８】
ＯＲ回路２０１には、「Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ」及び「ＲＷ−ｓｔａｔｅ」が入力される。特殊読み出し要求（Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ＝“１”）あるいは書き込み要求（ＲＷ−ｓｔａｔｅ＝“１”）の場合、ＯＲ回路２０１は“１”を出力する。
【００４９】
ＡＮＤ回路２０２には、ＯＲ回路２０１の出力信号及び「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」が入力される。ＯＲ回路２０１の出力信号＝“１”、且つ、Ａｄｄｒｅｓｓ−ｓｔａｔｅ＝“１”の場合、ＡＮＤ回路２０２は“１”を出力する。このＡＮＤ回路２０２の出力信号が、読み出し保留要求（ＥＭＷＡＩＴ）として用いられる。読み出し保留要求が活性化される（ＥＭＷＡＩＴ＝“１”）のは、少なくともＯＲ回路２０１の出力信号が“１”になる特殊読み出し要求あるいは書き込み要求の場合に限られる。それ以外の場合、読み出し保留要求は非活性（ＥＭＷＡＩＴ＝“０”）のままである。
【００５０】
ＡＮＤ回路２０３には、ＯＲ回路２０１の出力信号及び「Ｄａｔａ−ｓｔａｔｅ」が入力される。
【００５１】
スイッチ回路２０４には、「Ａｄｄｒｅｓｓ」、「ＡＤＤＲＥＭ」、及びＡＮＤ回路２０２の出力信号が入力される。スイッチ回路２０４は、ＡＮＤ回路２０２の出力信号に応じて「Ａｄｄｒｅｓｓ」あるいは「ＡＤＤＲＥＭ」のいずれか一方を選択し、選択した一方を「ＡＤＤＥＲＭ２」として出力する。
【００５２】
ＯＲ回路２０５には、「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」及び「ＡＤＤＲＥＭ−ｓｔａｔｅ」が入力される。ＯＲ回路２０５は、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」を出力する。
【００５３】
ＯＲ回路２０６には、ＡＮＤ回路２０３の出力信号及び「ＤＡＴＡＥＭ−ｓｔａｔｅ」が入力される。ＯＲ回路２０６は、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」を出力する。
【００５４】
スイッチ回路２０７には、「ＲＷ−ｓｔａｔｅ」が入力される。スイッチ回路２０７は、「ＲＷ−ｓｔａｔｅ」に応じて、「Ｄａｔａ」、「ＤＡＴＡＥＭ」、及び「ＤＡＴＡＥＭ２」間の接続を制御する。具体的には、読み出し要求（ＲＷ−ｓｔａｔｅ＝“０”）の場合、スイッチ回路２０７は、周辺レジスタ１１８からの読み出しデータ「ＤＡＴＡＥＭ２」を「ＤＡＴＡＥＭ」として出力する。一方、書き込み要求（ＲＷ−ｓｔａｔｅ＝“１”）の場合、スイッチ回路２０７は、ＣＰＵエバチップ１０３からの書き込みデータ「Ｄａｔａ」を、周辺レジスタ１１８に対する書き込みデータ「ＤＡＴＡＥＭ２」として出力する。
【００５５】
また、「ＲＷ−ｓｔａｔｅ」がそのまま「ＲＷＥＭ−ｓｔａｔｅ」として出力される。
【００５６】
３．動作例
次に、図４で示された構成のアクセス制御回路１０７の動作例を説明する。図５は、動作例を示すタイミングチャートである。図５には、期間ＴＷ０〜ＴＷ７における各信号の状態が示されている。
【００５７】
３−１．ＣＰＵエバチップ１０３による演算期間（ＴＷ０、ＴＷ２、ＴＷ５、ＴＷ６）
期間ＴＷ０、ＴＷ２、ＴＷ５及びＴＷ６において、ＣＰＵエバチップ１０３は演算を実行しており、ＣＰＵエバチップ１０３から周辺レジスタ１１７に対するアクセス要求は発行されない。図６は、これら期間において実施されるバイパス処理を概念的に示している。図５及び図６を参照して、これら期間において実施されるバイパス処理を説明する。尚、図６において、太線は、活性化される信号を表している。
【００５８】
エミュレーション制御回路１０２は、周辺レジスタ１１８に対する読み出し要求をエミュレーションバス１１３に出力する。これにより、「ＡＤＤＲＥＭ」及び「ＡＤＤＲＥＭ−ｓｔａｔｅ」が活性化される。その一方で、「Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ」及び「ＲＷ−ｓｔａｔｅ」は共に非活性（“０”）のままであり、ＡＮＤ回路２０２の出力信号は“０”となる。この場合、スイッチ回路２０４は、「ＡＤＤＲＥＭ」を選択し、その「ＡＤＤＲＥＭ」を「ＡＤＤＲＥＭ２」として出力する。すなわち、「ＡＤＤＲＥＭ２」は「ＡＤＤＲＥＭ」と同じになる。また、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」は「ＡＤＤＲＥＭ−ｓｔａｔｅ」と同じになる。また、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」は「ＤＡＴＡＥＭ−ｓｔａｔｅ」と同じになる。このように、エミュレーションバス１１３を介してエミュレーション制御回路１０２から受け取った読み出し要求と同じものが、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送られる。
【００５９】
周辺エミュレータ１０８は、「ＡＤＤＲＥＭ２」、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」、「ＤＡＴＡＥＭ２−ｓａｔａｔｅ」及び「ＲＷＥＭ−ｓｔａｔｅ＝“０”」に基づいて、読み出し処理を実行する。具体的には、周辺エミュレータ１０８は、周辺レジスタ１１８中の「ＡＤＤＲＥＭ２」で指定されるアドレスからデータを読み出す。「ＤＡＴＡＥＭ２−ｓｔａｔｅ」が活性化されると、読み出しデータ「ＤＡＴＡＥＭ２」が、周辺アクセスバス１１４を介してアクセス制御回路１０７に送られる。「ＲＷ−ｓｔａｔｅ」が非活性（“０”）であるため、スイッチ回路２０７は、読み出しデータ「ＤＡＴＡＥＭ２」を「ＤＡＴＡＥＭ」としてエミュレーション制御回路１０２に出力する。このようにして、バイパス処理が実現される。
【００６０】
３−２．通常読み出し期間（ＴＷ１）
期間ＴＷ１において、ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対して通常の読み出し要求を発行する。図７は、この期間ＴＷ１において実施されるバイパス処理を概念的に示している。図５及び図７を参照して、この期間ＴＷ１において実施されるバイパス処理を説明する。尚、図７において、太線は、活性化される信号を表している。
【００６１】
ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対する読み出し要求を周辺アクセスバス１１１に出力する。これにより、「Ａｄｄｒｅｓｓ」及び「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」が活性化される。但し、「Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ」及び「ＲＷ−ｓｔａｔｅ」は共に非活性（“０”）のままであり、ＡＮＤ回路２０２の出力信号は“０”となる。この場合、スイッチ回路２０４は、ＣＰＵエバチップ１０３からの「Ａｄｄｒｅｓｓ」を選択しない。すなわち、アクセス制御回路１０７は、ＣＰＵエバチップ１０３からの読み出し要求を無視する。尚、周辺エミュレータ１０４は、ＣＰＵエバチップ１０３からの読み出し要求に応答して、周辺レジスタ１１７からデータ読み出しを実施することに留意されたい。
【００６２】
その一方で、エミュレーション制御回路１０２は、周辺レジスタ１１８に対する読み出し要求をエミュレーションバス１１３に出力する。これにより、「ＡＤＤＲＥＭ」及び「ＡＤＤＲＥＭ−ｓｔａｔｅ」が活性化される。スイッチ回路２０４は、「ＡＤＤＲＥＭ」を選択し、その「ＡＤＤＲＥＭ」を「ＡＤＤＲＥＭ２」として出力する。すなわち、「ＡＤＤＲＥＭ２」は「ＡＤＤＲＥＭ」と同じになる。また、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」は「ＡＤＤＲＥＭ−ｓｔａｔｅ」と同じになる。また、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」は「ＤＡＴＡＥＭ−ｓｔａｔｅ」と同じになる。このように、エミュレーションバス１１３を介してエミュレーション制御回路１０２から受け取った読み出し要求と同じものが、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送られる。
【００６３】
周辺エミュレータ１０８は、「ＡＤＤＲＥＭ２」、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」、「ＤＡＴＡＥＭ２−ｓａｔａｔｅ」及び「ＲＷＥＭ−ｓｔａｔｅ＝“０”」に基づいて、読み出し処理を実行する。具体的には、周辺エミュレータ１０８は、周辺レジスタ１１８中の「ＡＤＤＲＥＭ２」で指定されるアドレスからデータを読み出す。「ＤＡＴＡＥＭ２−ｓｔａｔｅ」が活性化されると、読み出しデータ「ＤＡＴＡＥＭ２」が、周辺アクセスバス１１４を介してアクセス制御回路１０７に送られる。「ＲＷ−ｓｔａｔｅ」が非活性（“０”）であるため、スイッチ回路２０７は、読み出しデータ「ＤＡＴＡＥＭ２」を「ＤＡＴＡＥＭ」としてエミュレーション制御回路１０２に出力する。このようにして、バイパス処理が実現される。
【００６４】
３−３．特殊読み出し期間（ＴＷ３）
期間ＴＷ３において、ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対して特殊読み出し要求を発行する。図８は、この期間ＴＷ３における状況を概念的に示している。図５及び図８を参照して、期間ＴＷ３における処理を説明する。尚、図８において、太線は、活性化される信号を表している。
【００６５】
ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対する特殊読み出し要求を周辺アクセスバス１１１に出力する。これにより、「Ａｄｄｒｅｓｓ」及び「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」が活性化される。また、「Ｅｘｃｅｐｔｉｏｎ−ｓｔａｔｅ」が活性化（“１”）されるため、ＡＮＤ回路２０２の出力信号は“１”となる。この場合、スイッチ回路２０４は、「Ａｄｄｒｅｓｓ」を選択し、その「Ａｄｄｒｅｓｓ」を「ＡＤＤＲＥＭ２」として出力する。すなわち、「ＡＤＤＲＥＭ２」は「Ａｄｄｒｅｓｓ」と同じになる。また、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」は「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」と同じになる。また、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」は「Ｄａｔａ−ｓｔａｔｅ」と同じになる。このように、周辺アクセスバス１１１を介してＣＰＵエバチップ１０３から受け取った読み出し要求と同じものが、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送られる。
【００６６】
また、ＡＮＤ回路２０２の出力信号が“１”であるため、読み出し保留要求が活性化される（ＥＭＷＡＩＴ＝“１”）。アクセス制御回路１０７は、その読み出し保留要求ＥＭＷＡＩＴを、エミュレーションバス１１３を介してエミュレーション制御回路１０２に出力する。この場合、エミュレーション制御回路１０２は、周辺レジスタ１０８に対する読み出し要求を発行しない。すなわち、バイパス処理は実行されない。
【００６７】
周辺エミュレータ１０８は、「ＡＤＤＲＥＭ２」、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」、「ＤＡＴＡＥＭ２−ｓａｔａｔｅ」及び「ＲＷＥＭ−ｓｔａｔｅ＝“０”」に基づいて、読み出し処理を実行する。具体的には、周辺エミュレータ１０８は、周辺レジスタ１１８中の「ＡＤＤＲＥＭ２」で指定されるアドレスからデータを読み出す。「ＤＡＴＡＥＭ２−ｓｔａｔｅ」が活性化されると、読み出しデータ「ＤＡＴＡＥＭ２」が、周辺アクセスバス１１４を介してアクセス制御回路１０７に送られる。「ＲＷ−ｓｔａｔｅ」が非活性（“０”）であるため、スイッチ回路２０７は、読み出しデータ「ＤＡＴＡＥＭ２」を「ＤＡＴＡＥＭ」としてエミュレーション制御回路１０２に出力する。但し、エミュレーション制御回路１０２はＥＭＷＡＩＴにより読み出し保留中であるので、「ＤＡＴＡＥＭ」は無視される。
【００６８】
尚、周辺エミュレータ１０４は、ＣＰＵエバチップ１０３からの特殊読み出し要求に応答して、周辺レジスタ１１７からデータ読み出しを実施する。このように、周辺レジスタ１１７及び１１８に対して共通の特殊読み出し処理が実施される。その結果、周辺レジスタ１１７及び１１８が互いに同期する。
【００６９】
３−４．書き込み期間（ＴＷ４、ＴＷ７）
期間ＴＷ４及びＴＷ７において、ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対して書き込み要求を発行する。図９は、これら書き込み期間における状況を概念的に示している。図５及び図９を参照して、書き込み期間における処理を説明する。尚、図９において、太線は、活性化される信号を表している。
【００７０】
ＣＰＵエバチップ１０３は、周辺レジスタ１１７に対する書き込み要求を周辺アクセスバス１１１に出力する。これにより、「Ａｄｄｒｅｓｓ」及び「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」が活性化される。また、「ＲＷ−ｓｔａｔｅ」が活性化（“１”）されるため、ＡＮＤ回路２０２の出力信号は“１”となる。この場合、スイッチ回路２０４は、「Ａｄｄｒｅｓｓ」を選択し、その「Ａｄｄｒｅｓｓ」を「ＡＤＤＲＥＭ２」として出力する。すなわち、「ＡＤＤＲＥＭ２」は「Ａｄｄｒｅｓｓ」と同じになる。また、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」は「Ａｄｄｒｅｓｓ−ｓｔａｔｅ」と同じになる。また、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」は「Ｄａｔａ−ｓｔａｔｅ」と同じになる。また、「ＲＷ−ｓｔａｔｅ」が活性化（“１”）されるため、スイッチ回路２０７は、ＣＰＵエバチップ１０３からの書き込みデータ「Ｄａｔａ」を、周辺レジスタ１１８に対する書き込みデータ「ＤＡＴＡＥＭ２」として出力する。このように、周辺アクセスバス１１１を介してＣＰＵエバチップ１０３から受け取った書き込み要求と同じものが、周辺アクセスバス１１４を介して周辺エミュレータ１０８に送られる。
【００７１】
また、ＡＮＤ回路２０２の出力信号が“１”であるため、読み出し保留要求が活性化される（ＥＭＷＡＩＴ＝“１”）。アクセス制御回路１０７は、その読み出し保留要求ＥＭＷＡＩＴを、エミュレーションバス１１３を介してエミュレーション制御回路１０２に出力する。この場合、エミュレーション制御回路１０２は、周辺レジスタ１０８に対する読み出し要求を発行しない。すなわち、バイパス処理は実行されない。
【００７２】
周辺エミュレータ１０８は、「ＡＤＤＲＥＭ２」、「ＡＤＤＲＥＭ２−ｓｔａｔｅ」、「ＤＡＴＡＥＭ２−ｓａｔａｔｅ」、「ＤＡＴＡＥＭ２」及び「ＲＷＥＭ−ｓｔａｔｅ＝“１”」に基づいて、書き込み処理を実行する。具体的には、「ＤＡＴＡＥＭ２−ｓｔａｔｅ」が活性化されると、周辺エミュレータ１０８は、周辺レジスタ１１８中の「ＡＤＤＲＥＭ２」で指定されるアドレスに書き込みデータ「ＤＡＴＡＥＭ２」を書き込む。
【００７３】
尚、周辺エミュレータ１０４は、ＣＰＵエバチップ１０３からの書き込み要求に応答して、周辺レジスタ１１７に対してデータ書き込みを実施する。このように、周辺レジスタ１１７及び１１８に対して共通のデータ書き込み処理が実施される。その結果、周辺レジスタ１１７及び１１８が互いに同期する。
【００７４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００７５】
１００    インサーキットエミュレータ
１０１    ホストマシン
１０２    エミュレーション制御回路
１０３    ＣＰＵエバチップ（メインプロセッサ）
１０４    周辺エミュレータ（第１周辺プロセッサ）
１０５    ユーザインタフェース
１０６    バッファ
１０７    アクセス制御回路
１０８    周辺エミュレータ（第２周辺プロセッサ）
１０９    コントロールバス
１１０    エミュレーションバス
１１１    周辺アクセスバス
１１２    ユーザインタフェースバス
１１３    エミュレーションバス
１１４    周辺アクセスバス
１１７    周辺レジスタ（第１周辺レジスタ）
１１８    周辺レジスタ（第２周辺レジスタ）
【図１】
2012118769.tif 000003
【図２】
2012118769.tif 000004
【図３】
2012118769.tif 000005
【図４】
2012118769.tif 000006
【図５】
2012118769.tif 000007
【図６】
2012118769.tif 000008
【図７】
2012118769.tif 000009
【図８】
2012118769.tif 000010
【図９】
2012118769.tif 000011