(57)【要約】【課題】めっき膜の成膜が進んでも、被めっき面の表面電位と所望する表面電位との誤差が生じることを抑制できる半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、半導体基板１に形成されたシード膜２０を、めっき液３２に接触させる工程と、シード膜２０にカソード電極５４を接続し、シード膜２０とめっき液３２中のアノード電極４０との間で電流を流すことにより、シード膜２０上にめっき膜２２を形成する工程と、を備え、めっき膜２２を形成する工程において、めっき液２０中に挿入された参照電極３４とカソード電極５４との間の電位差、またはカソード電極５４とアノード電極４０の電位差を、時間の経過と共に徐々に下げる工程を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程を備え、
前記めっき膜を形成する工程において、前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、時間の経過と共に徐々に下げる工程を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程において、前記電位差を時間の一次関数に従って下げる半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記半導体基板は絶縁膜と、前記絶縁膜に形成された開口パターンと、を備え、
前記シード膜は、前記絶縁膜上並びに前記開口パターンの側壁及び底面に形成されている半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程は、通電開始直後に開始し、前記めっき膜が前記開口パターン内を埋める以降に終了する半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記めっき膜を形成する工程において、
前記電位差を徐々に下げる工程は、通電開始直後から開始し、前記めっき膜が前記開口パターン内を埋める前に終了し、
その後、前記めっき膜が前記開口パターン内を埋めるまで前記電位差を一定値に制御する記載の半導体装置の製造方法。
【請求項６】
請求項３乃至５に記載の半導体装置の製造方法において、
前記開口パターンは幅０．３μｍ以下であり、
前記電位差を徐々に下げる工程における前記電位差の降下量の総量は０．１Ｖ以上１Ｖ以下である半導体装置の製造方法。
【請求項７】
めっき液を収容するめっき槽と、
めっき膜が形成される半導体基板に接続されるカソード電極と、
前記めっき液に浸漬されるアノード電極と、
前記アノード電極と前記カソード電極の間に電圧を印加する電源と、
前記めっき液に浸漬される参照電極と、
前記電源を制御する制御部と、
を備え、
前記制御部は、前記めっき膜の少なくとも一部を形成している間に、前記参照電極の電位と、前記カソード電極の電位との電位差が時間の経過と共に徐々に下がるように前記電源を制御するめっき装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電解めっき法により金属膜を形成する工程を有する半導体装置の製造方法及びめっき装置に関する。
【背景技術】
【０００２】
ＬＳＩのＣｕ多層配線の形成方法として、ダマシン法がある。ダマシン法においては、トランジスタを具備したＳｉウェハ上に、単層または多層の絶縁膜を形成し、絶縁膜を選択的に除去することにより、配線形状の溝、及び多層配線の層間を電気的に結ぶビアを形成する。次に、バリアメタルとなる高融点金属を含む材料を化学気相成長法や物理気相成長法により堆積する。つづいて、シード膜となるＣｕ薄膜を化学気相成長法や物理気相成長法にて堆積する。さらに、シード膜をカソードとした電解めっき法によりＣｕ膜をシード膜上に成膜して、溝やビアをＣｕにより埋設する。その後、溝やビアの外に位置するバリアメタル、シード膜、及びＣｕ膜を化学機械研磨法により除去する。これらの工程を繰り返すことにより、Ｃｕ多層配線が形成される。電解めっきによってＣｕ膜を埋設する場合、Ｃｕ膜の埋設不良が生じないようにする必要がある。
【０００３】
電解めっき法によるＣｕ膜の埋設に関する技術としては、例えば特許文献１乃至３の技術がある。特許文献１には、カソード−アノード間の電圧を一定として、そのときの電流をモニタしてめっきの終点を検知する手法、およびカソード−アノード間の電流を一定として、そのときの電圧をモニタしてめっきの終点を検知する手法が開示されている。このときの電圧値、或いは、電流値はパターン埋設中には変化するが、埋設が終了すると一定となるので、それを以ってめっきの終点を検知する、としている。
【０００４】
特許文献２においては、カソードまたはアノードを含む回路に流れる電流または電圧をモニタすることにより、めっき成膜の終点を検知する方法が開示されている。詳細には、電流一定の場合、めっき初期にはめっき電圧は下がっていき、次いでほぼ一定となるので、それを以ってめっきの終点を検知する、としている。
【０００５】
特許文献３には、めっき液中のウェハの近傍に参照電極を設置し、この参照電極から得られるウェハの表面電位に基づいて、印加電圧を制御して成膜する方法が開示されている。参照電極はアノードよりもカソード側にある。このため、従来と比較してウェハの表面電位を正確に測定することができる。従って、カソード-アノード間の電圧を基に印加電圧を制御するよりも、ウェハの表面電位の制御性が良くなり、めっき膜の成膜不良を防止することができる、としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２１３５９６号公報
【特許文献２】特開２００３−０１３２９７号公報
【特許文献３】特開２００２−３２２５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記した特許文献１及び２に記載のようにアノード−カソード間の電流を一定にした場合、めっき液が新しいうちはめっき膜の埋設不良を発生することを防止できたが、めっき液の使用期間が長くなるにつれて、めっき膜の埋設不良が発生しやすくなっていた。また、特許文献３に記載の技術でも、めっき膜の埋設不良が発生することがあった。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程において、前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、時間の経過と共に徐々に下げる工程を有する半導体装置の製造方法が提供される。
【０００９】
また本発明によれば、めっき液を収容するめっき槽と、
めっき膜が形成される半導体基板に接続されるカソード電極と、
前記めっき液に浸漬されるアノード電極と、
前記アノード電極と前記カソード電極の間に電流を流す電源と、
前記めっき液に浸漬される参照電極と、
前記電源を制御する制御部と、
を備え、
前記制御部は、前記めっき膜の少なくとも一部を形成している間に、前記参照電極の電位と、前記カソード電極の電位との電位差が時間の経過と共に徐々に下がるように前記電源を制御するめっき装置が提供される。
【発明の効果】
【００１０】
本発明によれば、めっき膜の埋設不良が発生することを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかるめっき装置の構成を示す概略図である。
【図２】参照電極を用いてウェハ上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。
【図３】参照電極を用いてウェハ上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。
【図４】ＶＲ（ｔ）を一定値に制御した場合の被めっき面の表面電位VI（ｔ）の変動を示す図である。
【図５】カソード電極と参照電極との間に成り立つ等価回路を示す図である。
【図６】制御部による電源の制御を説明するためのグラフである。
【図７】めっき膜が形成された後のウェハの断面図を示す図である。
【図８】配線溝にめっき膜が埋め込まれる様子を説明する断面図である。
【図９】第２の実施形態にかかるめっき装置における、制御部による電源の制御を説明するためのグラフである。
【図１０】制御部による電源の制御の変形例を説明するためのグラフである。
【図１１】制御部による電源の制御の変形例を説明するためのグラフである。
【図１２】電解めっき法により、絶縁膜に形成された凹部にＣｕ膜を埋設する際において、VI＞VI(ideal)となった場合を示す図である。
【図１３】電解めっき法により、絶縁膜に形成された凹部にＣｕ膜を埋設する際において、VI＜VI(ideal)となった場合を示す図である。
【図１４】めっき電流Ｉ（ｔ）が時間ｔによらず一定値Ｉをとる場合の、カソード−アノード間の電圧Ｖ０（ｔ）の変動を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
【００１３】
図１は、第１実施形態にかかるめっき装置の構成を示す概略図である。このめっき装置は、  ウェハ１（半導体基板）に形成されたシード膜２０にカソード電極５４を接続し、シード膜２０とめっき液３２中のアノード電極４０との間で電流を流すことにより、シード膜２０上にめっき膜２２を形成する工程を行う装置である。めっき膜２２を形成する工程は、めっき液３２中に挿入された参照電極３４とカソード電極５４との間の電位差を、時間の経過と共に徐々に下げる工程を有する。このため、被めっき面であるめっき膜２２の表面電位と所望する表面電位との誤差が小さくなる。ここで電位差には、ハンチングが生じてもよい。以下、詳細に説明する。
【００１４】
図１に示すめっき装置は、めっき槽３０、参照電極３４、アノード電極４０、カソード電極５４、電源５０、及び制御部５２を有する。めっき槽３０はめっき液３２を収容する。アノード電極４０はめっき液３２に浸漬される。カソード電極５４は、ウェハ１のシード膜２０に接続される。本図においてカソード電極５４は、ウェハ１の右端側のみに接続しているが、ウェハ１の外周部の略全周に接続されていてもよい。電源５０は、アノード電極４０とカソード電極５４の間に電流を流す。このとき電源５０は、電流を制御する場合もあるし、電圧を制御する場合もある。参照電極３４は、めっき液３２に浸漬される。参照電極３４は、めっき液３２のうち、アノード電極４０とシード膜２０の間に位置するが、好ましくはシード膜２０の近傍に位置する。制御部５２は、カソード電極５４と参照電極３４の間の電位差ＶＲ（ｔ）に基づいて、電源５０を制御する。例えば制御部５２は、めっき膜２２の少なくとも一部を形成している間に、電位差ＶＲ（ｔ）が時間の経過と共に徐々に下がるように電源５０を制御する。この制御は、例えばアノード電極４０とカソード電極５４の電位差Ｖ０（ｔ）が徐々に下がるように電源５０を制御することにより、行える。
【００１５】
また、ウェハ１には絶縁膜１０が形成されている。絶縁膜１０は、例えば配線層間を絶縁するための膜であり、表面に微細な溝パターンが形成されている。めっき膜２２は、この微細パターンに埋設される。ウェハ１は、例えば直径が３００ｍｍのウェハである。
【００１６】
次に、本実施の形態に至った経緯について説明する。埋設不良を抑制するために、めっき液には硫酸銅水溶液の他に塩酸と添加剤と呼ばれる複数種類の有機物が加わっている。この有機物によって、溝およびビアにおいては、側壁や間口よりも底部のめっき速度が高い、所謂ボトムアップ成膜を行うことができる。ボトムアップ成膜を行うためには、添加剤の濃度と基板に吸着した添加剤の活性度が重要である。
【００１７】
添加剤の活性度はめっき液に対する被めっき面の表面電位によって決まるため、被めっき面の電位の制御がCu埋め込みを良好にするためには重要である。添加剤のうち成膜を加速する成分は、表面電位が高いほど活性化する。
【００１８】
一方、パターンの間口での電界集中による成膜速度の増加も、被めっき面の表面電位が高いほど加速する。添加剤によって加速されたパターン底部での成膜速度が、パターン間口での成膜速度よりも十分速い場合にボトムアップにより埋設が成立する。このため、被めっき面の表面電位VIには、理想的な埋設をするための値VI(ideal)が存在する。
【００１９】
図１２は、電解めっき法により、絶縁膜１１０に形成された凹部１１２にＣｕ膜を埋設する際において、VI＞VI(ideal)となった場合を示している。まず図１２（ａ）に示すように、絶縁膜１１０上及び凹部１１２内にシード膜１２０を形成する。ついで、図１２（ｂ）及び図１２（ｃ）に示すように、シード膜１２０をカソードとして、シード膜１２０とめっき液中に設けられたアノードとの間にバイアス電圧を印加することにより、凹部１１２内にＣｕ膜１２２を形成する。VI＞VI(ideal)であるため、凹部１１２の間口における成膜速度が速くなりすぎる。このため、図１２（ｃ）に示すように、Ｃｕ膜１２２には埋設不足が生じ、ボイド１１２ａが生成する。
【００２０】
図１３は、電解めっき法により、絶縁膜１１０に形成された凹部１１２にＣｕ膜を埋設する際において、VI＜VI(ideal)となった場合を示している。図１３（ａ）乃至図１３（ｃ）に示す各工程は、図１２（ａ）乃至図１２（ｃ）に示す各工程とほぼ同様である。VI＜VI(ideal)であるため、凹部１１２の底部における成膜速度が遅くなりすぎる。このため、図１３（ｃ）に示すように、Ｃｕ膜１２２には埋設不足が生じ、ボイド１１２ａが生成する。
【００２１】
このため、電解めっき法により、凹部内へめっき膜を埋設する場合は、めっき開始からの時間ｔによらず、被めっき面の表面電位VIをVI(ideal)に制御することが望ましい。
【００２２】
図１４は、めっき電流Ｉ（ｔ）が時間ｔによらず一定値Ｉをとる場合の、カソード−アノード間の電圧Ｖ０（ｔ）の変動を示している。カソード-アノード間の電流を一定としてめっき膜を成膜した場合、めっき液抵抗及びアノード抵抗の成膜中の変化は無視できるから、表面電位VIは時間ｔによって変化はない。なお、シード膜抵抗の抵抗は下がるため、印加電圧Ｖ０（ｔ）は時間ｔとともに減少する。
【００２３】
しかしながら、めっき液抵抗及びアノード抵抗は長期的には変化する。従って、めっき電流Ｉ（ｔ）を時間ｔによらず一定値Ｉに制御するのみでは、長期的にはVIが変化する。なお、めっき液抵抗が変化する理由は、めっき液の長時間の使用により添加剤の分解生成物が蓄積することなどである。また、アノード抵抗が変化する理由は、ブラックフィルムの変化、及び長時間の使用によりアノード厚さが元の厚みに対して大きく変化するため、などである。
【００２４】
また、参照電極の電位をVIと見なした場合、めっき膜が成膜されるにつれて、参照電極の電位と実際のVIの誤差が大きくなってしまうことがわかった。その理由を図２及び図３を用いて説明する。
【００２５】
図２、及び図３は、参照電極３４を用いてウェハ１上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。図４は、カソード電極５４と参照電極３４の間の電位差ＶＲ（ｔ）を一定に制御した場合におけるめっき膜２２の表面電位VI（ｔ）の変化を示すグラフである。図２は、めっき開始直後のめっき槽３０の断面を示しており、図３は、めっき膜２２がある程度成長した後のめっき槽３０の断面を示している。また本図においては、ケーブル抵抗や接触抵抗は無視しており、めっき液抵抗ＲＥにはアノード、カソードでの分極抵抗等を含めており、アノード抵抗ＲＡにはブラックフィルム（図示せず）等の抵抗も含めている。また、被めっき面と参照電極３４の間の電位差を、被めっき面の表面電位VI（ｔ）とする。
【００２６】
ウェハ１へ電解めっきを行う場合、ウェハ１の外周に位置するシード膜２０にカソード電極５４を接続し、カソード電極５４とアノード電極４０の間に電圧Ｖ０（ｔ）を印加する。するとめっき電流Ｉ（ｔ）は、アノード電極４０、めっき液３２、及びカソードであるシード膜２０を流れ、シード膜２０の中心から外周に向かって流れる。このため、参照電極３４とカソード電極５４の電位差ＶＲ（ｔ）は、シード膜抵抗Ｒｃ（ｔ）によって変動する。一方、図３に示すようにシード膜２０上にめっき膜２２が成長すると、シード膜２０を流れていた電流はシード膜２０及びめっき膜２２それぞれに分かれて流れるため、シード膜抵抗Ｒｃ（ｔ）は低下する。
【００２７】
このため、図４に示すように、ＶＲ（ｔ）を一定値に制御しても、被めっき面の表面電位VI（ｔ）はΔVI（ｔ）ほど大きくなる。
【００２８】
以上のことから、ＶＲ（ｔ）を初期値に対してΔVI（ｔ）ほど小さくすると、被めっき面の表面電位VI（ｔ）の変動量（誤差）を小さくすることができる。ΔVI（ｔ）は、時間ｔが経過するにつれて大きくなる。従って、本実施形態のように、制御部５２が、めっき膜２２の少なくとも一部を形成している間に、電位差ＶＲ（ｔ）が徐々に下がるように電源５０を制御すると、成膜中に生じるめっき膜２２の表面電位と所望する表面電位との誤差を小さくすることができる。電位差ＶＲ（ｔ）の降下量ΔＶＲ（ｔ）は、好ましくはΔVI（ｔ）に等しい。また、本実施形態では電流ではなく電圧を制御しているため、長期的な使用によりめっき液の質が変化した場合でも、めっき膜２２の表面電位と所望する表面電位との誤差が大きくなることを抑制できる。
【００２９】
次に、ΔVI（ｔ）の求め方について説明する。カソード-アノード間の電流を一定としてテスト用のウェハにめっき膜２２の成膜を行い、この成膜における初期電圧、及び成膜中における電圧を測定し、電圧降下量を所定時間ごとに算出する。この電圧降下量がΔVI（ｔ）に相当する。
【００３０】
また、以下に説明するように、ΔVI（ｔ）は、一次関数で近似することもできる。
【００３１】
図５は、カソード電極５４と参照電極３４との間に成り立つ等価回路を示す図である。参照電極３４とめっき膜２２の表面の間の抵抗値をＲ１、シード膜２０単体の抵抗をＲ０（＝Ｒｃ（０））、めっき膜２２単体の抵抗をＲ（ｔ）とする。ΔVI（ｔ）の初期値VI（０）に対するΔVI（ｔ）の理論比は、以下の（１）式で求めることができる。
【数１】
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【００３２】
一方、成膜初期にはＲ（ｔ）≫Ｒ０であるため、（Ｒ（ｔ）＋Ｒ０）をＲ（ｔ）に近似できる。また、１／Ｒ（ｔ）はめっき膜２２の膜厚に比例し、さらにこの膜厚は成膜時間にほぼ比例する。このため、（１）式は成膜時間の一次関数に近似される。従って、ΔVI（ｔ）及びVI（ｔ）は、成膜時間の一次関数に近似される。VI（ｔ）を近似する一次関数は、テスト用のウェハを用いて測定されたVI（０）、及びΔVI（ｔ）を用いて求めることができる。
【００３３】
図６は、制御部５２による電源５０の制御を説明するためのグラフである。このグラフの縦軸はVＲ（ｔ）及びVI（ｔ）であり、横軸は時間（ｔ）である。上記したように、電位差ＶＲ（ｔ）の降下量ΔＶＲ（ｔ）は、好ましくはΔVI（ｔ）に等しい。またΔVI（ｔ）は時間の一次関数で近似できる。このため、制御部５２は、例えば実線で示すように、VＲ（ｔ）＝−Ａｔ＋Ｂという時間の一次関数に従うように電源５０を制御してもよい。ただし、Ａ，Ｂはともに正数である。また制御部５２は、点線で示すように、VＲ（ｔ）の降下量がΔVI（ｔ）の実測値に従うように電源５０を制御してもよい。
【００３４】
図７は、めっき膜２２が形成された後のウェハ１の断面図を示す。ウェハ１には複数の半導体装置が形成されている。この半導体装置は、ウェハ１に形勢されたトランジスタ等と、ウェハ１上に形成された第１の層間絶縁膜４と、その上に形成された絶縁膜１０とを含む。本図に示す例において、絶縁膜１０は第２の層間絶縁膜である。第１の層間絶縁膜４および絶縁膜１０中には、配線やビアが形成されている。また絶縁膜１０には、複数の凹部が形成されており、これら凹部にはめっき膜２２が埋設される。めっき膜２２は、例えばＣｕ膜である。ここで凹部は例えば配線溝であるが、これに限らず、コンタクトホール、ビアホール等であってもよい。配線溝には、微細パターンである配線溝（例えば配線溝１４）と、微細パターンである上記配線溝より幅広である配線溝（例えば配線溝１２）と、の少なくとも２種類がある。微細パターンである配線溝の幅は、例えば０．３μｍ以下であり、アスペクト比は１以上である。これら配線溝にはめっき膜２２が埋設されている。
【００３５】
図８は、配線溝にめっき膜２２が埋め込まれる様子を説明する断面図である。本図は、配線溝を代表して配線溝１２，１４を示す。配線溝は、絶縁膜１０を選択的にエッチングすることにより形成されている。
【００３６】
まず、図８（ａ）に示すように、絶縁膜１０上ならびに配線溝１２，１４の側壁及び底面に、バリアメタル膜（図示せず）及びシード膜２０を形成する。バリアメタル膜は、例えばＴａＮ膜上へＴａ膜が形成された積層膜である。めっき膜２２がＣｕ膜である場合、シード膜２０は、例えばＣｕ膜である。シード膜２０には、Ｃｕ以外にも、W、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、およびＴｃからなる群より選択される少なくとも１種を主成分として含む材料を用いてもよい。またバリアメタル膜をシード膜２０として使用できる場合もある。バリアメタル膜及びシード膜２０は、例えばスパッタリング法等により形成される。
【００３７】
ついで、図１に示しためっき装置を用いて電解めっきを行い、図８（ｂ）に示すように、シード膜２０上にめっき膜２２を形成する。図１に示した制御部５２は、めっき膜２２の表面電位が、理想的な埋設を行うための表面電位になるように、電位差ＶＲ（ｔ）を制御する。例えば制御部５２は、通電開始直後から少なくともめっき膜２２が微細パターンの配線溝１２に埋設されるまで、電位差ＶＲ（ｔ）が徐々に下がるように電源５０を制御する。このため、めっき膜２２が成長しても、めっき膜２２の表面電位と、理想的な埋設を行うための表面電位との誤差は小さくなる。従って、配線溝に埋設されためっき膜２２に埋設不良が生じることを抑制できる。
【００３８】
なお、通電開始直後の電位差ＶＲ（ｔ）は、例えば３Ｖ以上５Ｖ以下である。この場合、電位差ＶＲ（ｔ）を徐々に下げる工程における電位差ＶＲ（ｔ）の降下量の総量は、例えば０．１Ｖ以上１Ｖ以下である。
【００３９】
その後、図８（ｃ）に示すように、制御部５２は、めっき膜２２が幅広の配線溝（例えば配線溝１４）に埋設され、その後一定の厚さになるまで、めっき電流Ｉ（ｔ）が一定値となるように電源５０を制御する。ここでの電流値は、例えば２０Ａ以上５０Ａ以下である。
【００４０】
電解めっき工程の終了後、ウェハ１はアニール処理される。そしてＣＭＰにより、配線溝外部に露出しためっき膜、シード膜、及びバリアメタル膜は除去される。本実施の形態の半導体装置は平坦化後における欠陥数が低減されている。この後、さらに層間絶縁膜形成、凹部形成、および金属膜形成を繰り返すことにより、多層配線構造が得られる。
（第２実施形態）
【００４１】
次に、第２実施形態にかかるめっき装置について説明する。このめっき装置は、制御部５２による電源５０の制御を除いて、第１実施形態にかかるめっき装置と同様である。以下、制御部５２による電源５０の制御を除いて説明を省略する。
【００４２】
図９は、本実施形態において制御部５２は、通電開始直後から電位差ＶＲ（ｔ）が徐々に下がるように電源５０を制御するが、微細パターンの配線溝１２に対するめっき膜２２の埋設が完了する前に、電位差ＶＲ（ｔ）の降下を終了する。この間、制御部５２は、例えば一次関数ＶＲ（ｔ）＝−Ａｔ＋Ｂに従って電位差ＶＲ（ｔ）を徐々に下げる。なお、Ａ，Ｂはともに正数である。
【００４３】
その後、制御部５２は、配線溝１２に対するめっき膜２２の埋設が完了するまで、電位差ＶＲ（ｔ）が一定値Ｃとなるように電源５０を制御する。その後、制御部５２は、めっき膜２２が幅広の配線溝１４に埋設され、その後一定の厚さになるまで、電流値が一定値となるように電源５０を制御する。
【００４４】
例えばシード膜抵抗の初期値Ｒ０が大きい場合、通電開始直後における被めっき面の表面電位の降下量ΔVI（ｔ）は大きいが、その後の降下量ΔVI（ｔ）は小さくなる。このような場合、電位差ＶＲ（ｔ）を一種類の一次関数のみで近似すると誤差が大きくなる。これに対して制御部５２が本実施形態のような制御を行うと、電位差ＶＲ（ｔ）を近似しても誤差の発生を抑制できる。ウェハ１の表面積に対する、絶縁膜１０に形成された凹部の総面積の比が大きい場合も、同様である。
【００４５】
以上、図面を参照して実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４６】
例えば、第１及び第２の実施形態において制御部５２は、ΔVI（ｔ）を２次以上の高次関数で近似し、この関数に従って電位差ＶＲ（ｔ）を制御してもよい。また、通電開始から所定時間までは電位差ＶＲ（ｔ）を一定にして、その後電位差ＶＲ（ｔ）を徐々に下げ始めてもよい。
【００４７】
また、第１の実施形態において制御部５２は、図１０に示すように、階段状に電位差ＶＲ（ｔ）を徐々に下げてもよい。また第１及び第２の実施形態において制御部５２は、電位差ＶＲ（ｔ）が徐々に下がるように電源５０を制御する場合に、図１１に示すように、通電開始直後の期間である第１の期間には第１の一次関数ＶＲ（ｔ）＝−Ａ１ｔ＋Ｂ１に従って電位差ＶＲ（ｔ）を徐々に下げ、第２の期間には第２の一次関数ＶＲ（ｔ）＝−Ａ２ｔ＋Ｂ２に従って電位差ＶＲ（ｔ）を徐々に下げてもよい。ただしＡ１、Ａ２、Ｂ１、及びＢ２はすべて正数であり、Ａ１＞Ａ２、かつＢ１＞Ｂ２である。
【００４８】
このように、必要に応じて微細パターンである配線溝１２の埋設終了までの区間を更に細かく分割し、それぞれの区間ごとに近似して精度を上げることは当該技術者であれば容易にできる。
【００４９】
また第１及び第２の実施形態にかかるめっき装置において、制御部５２は、Ｖ０（ｔ）が徐々に下がるように電源５０を制御してもよい。これは、Ｖ０（ｔ）が徐々に下がると電位差ＶＲ（ｔ）も徐々に下がるためである。Ｖ０（ｔ）の具体的な制御方法は、第１及び第２の実施形態に示した電位差ＶＲ（ｔ）の制御方法と同様である。なおこの場合、めっき装置に参照電極３４を設けなくてもよい。
【符号の説明】
【００５０】
１...ウェハ、１０...絶縁膜、１２，１４...配線溝、２０...シード膜、２２...めっき膜、３０...めっき槽、３２...めっき液、３４...参照電極、４０...アノード電極、５０...電源、５２...制御部、５４...カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成24年6月11日(2012.6.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程を備え、
前記めっき膜を形成する工程において前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、通電開始直後から、時間の経過と共に徐々に下げる工程を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板は絶縁膜と、前記絶縁膜に形成された開口パターンと、を備え、
前記シード膜は、前記絶縁膜上並びに前記開口パターンの側壁及び底面に形成されている半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程は、前記めっき膜が前記開口パターン内を埋める以降に終了する半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記めっき膜を形成する工程において、
前記電位差を徐々に下げる工程は、前記めっき膜が前記開口パターン内を埋める前に終了し、
その後、前記めっき膜が前記開口パターン内を埋めるまで前記電位差を一定値に制御する半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
前記開口パターンは幅０．３μｍ以下であり、
前記電位差を徐々に下げる工程における前記電位差の降下量の総量は０．１Ｖ以上１Ｖ以下である半導体装置の製造方法。
【請求項６】
めっき液を収容するめっき槽と、
めっき膜が形成される半導体基板に接続されるカソード電極と、
前記めっき液に浸漬されるアノード電極と、
前記アノード電極と前記カソード電極の間に電圧を印加する電源と、
前記めっき液に浸漬される参照電極と、
前記電源を制御する制御部と、
を備え、
前記制御部は、前記めっき膜の少なくとも一部を形成している間に、前記参照電極の電位と、前記カソード電極の電位との電位差を、通電開始直後から、時間の経過と共に徐々に下がるように前記電源を制御するめっき装置。
【請求項７】
請求項６に記載のめっき装置において、
前記制御部は、前記電位差を一次関数に従って下げるめっき装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
また第１及び第２の実施形態にかかるめっき装置において、制御部５２は、Ｖ０（ｔ）が徐々に下がるように電源５０を制御してもよい。これは、Ｖ０（ｔ）が徐々に下がると電位差ＶＲ（ｔ）も徐々に下がるためである。Ｖ０（ｔ）の具体的な制御方法は、第１及び第２の実施形態に示した電位差ＶＲ（ｔ）の制御方法と同様である。なおこの場合、めっき装置に参照電極３４を設けなくてもよい。
本発明は、以下の構成を適用することも可能である。
（１）
半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程を備え、
前記めっき膜を形成する工程において、前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、時間の経過と共に徐々に下げる工程を有する半導体装置の製造方法。
（２）
（１）に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程において、前記電位差を時間の一次関数に従って下げる半導体装置の製造方法。
（３）
（１）又は（２）に記載の半導体装置の製造方法において、
前記半導体基板は絶縁膜と、前記絶縁膜に形成された開口パターンと、を備え、
前記シード膜は、前記絶縁膜上並びに前記開口パターンの側壁及び底面に形成されている半導体装置の製造方法。
（４）
（３）に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程は、通電開始直後に開始し、前記めっき膜が前記開口パターン内を埋める以降に終了する半導体装置の製造方法。
（５）
（３）に記載の半導体装置の製造方法において、
前記めっき膜を形成する工程において、
前記電位差を徐々に下げる工程は、通電開始直後から開始し、前記めっき膜が前記開口パターン内を埋める前に終了し、
その後、前記めっき膜が前記開口パターン内を埋めるまで前記電位差を一定値に制御する記載の半導体装置の製造方法。
（６）
（３）乃至（５）に記載の半導体装置の製造方法において、
前記開口パターンは幅０．３μｍ以下であり、
前記電位差を徐々に下げる工程における前記電位差の降下量の総量は０．１Ｖ以上１Ｖ以下である半導体装置の製造方法。
（７）
めっき液を収容するめっき槽と、
めっき膜が形成される半導体基板に接続されるカソード電極と、
前記めっき液に浸漬されるアノード電極と、
前記アノード電極と前記カソード電極の間に電圧を印加する電源と、
前記めっき液に浸漬される参照電極と、
前記電源を制御する制御部と、
を備え、
前記制御部は、前記めっき膜の少なくとも一部を形成している間に、前記参照電極の電位と、前記カソード電極の電位との電位差が時間の経過と共に徐々に下がるように前記電源を制御するめっき装置。