(57)【要約】【課題】電源電圧線とグランド線の両方を外部サージから保護することができる半導体集積回路を提供する。【解決手段】ＧＣＮＭＯＳ回路７０は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、サージ電圧を放電する。スイッチ７２は、内部回路と電源電圧線６３およびグランド線６４とを接続または分離する。制御回路７１は、スイッチ７２を制御する。ＧＣＮＭＯＳ回路７０、スイッチ７２、および制御回路７２のトランジスタは、厚膜トランジスタで構成され、コア領域６１の内部回路のトランジスタは、薄膜トランジスタで構成される。制御回路７１は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、スイッチ７２をオフにする。【選択図】図２
2012186332.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧線またはグランド線にサージ電圧が加えられたときに、前記サージ電圧を放電する保護回路と、
内部回路と電源電圧線およびグランド線とを接続または分離するためのスイッチと、
前記スイッチを制御する制御回路とを備え、
前記保護回路、前記スイッチ、および前記制御回路は、厚膜トランジスタで構成され、前記内部回路は、薄膜トランジスタで構成され、
前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記スイッチをオフにする、半導体集積回路。
【請求項２】
前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記保護回路が前記放電動作をする前に前記スイッチをオフにする、請求項１記載の半導体集積回路。
【請求項３】
前記制御回路は、前記電源電圧線または前記グランド線にサージ電圧が加えられたときに、前記保護回路が前記放電動作を完了した後に前記スイッチをオンにする、請求項２記載の半導体集積回路。
【請求項４】
前記スイッチは、
前記電源電圧線に接続され、前記電源電圧線に加えられたサージ電圧から前記内部回路を保護するための第１導電型の第１のＭＯＳトランジスタと、
前記グランド線に接続され、前記グランド線に加えられたサージ電圧から前記内部回路を保護するための第２導電型の第２のＭＯＳトランジスタとを含む、請求項１記載の半導体集積回路。
【請求項５】
前記保護回路は、
前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、
前記電源電圧線と前記グランド線との間に設けられ、第２導電型の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲート電圧を制御する第１のインバータとを含み、
前記第１のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、
前記制御回路は、
前記第１のＭＯＳトランジスタのゲート電圧を制御する第２のインバータと、
前記第２のＭＯＳトランジスタのゲート電圧を制御する第３のインバータとを含み、
前記第２のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記接続ノードと接続し、
前記第３のインバータは、前記電源電圧線と前記グランド線の間に接続され、前記第２のインバータの出力と接続する、請求項４記載の半導体集積回路。
【請求項６】
前記第２のインバータの閾値は、前記第１のインバータの閾値よりも小さい、請求項５記載の半導体集積回路。
【請求項７】
前記保護回路は、
前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、
前記電源電圧線と前記グランド線との間に設けられ、第２導電型の第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲート電圧を制御する第１のインバータとを含み、
前記第１のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、
前記制御回路は、
前記第１のＭＯＳトランジスタのゲート電圧を制御するシュミットトリガ回路と、
前記第２のＭＯＳトランジスタのゲート電圧を制御する第２のインバータとを含み、
前記シュミットトリガ回路は、前記電源電圧線と前記グランド線の間に接続され、入力が前記接続ノードと接続し、
前記第２のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記シュミットトリガ回路の出力と接続する、請求項４記載の半導体集積回路。
【請求項８】
前記保護回路は、
前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、
前記制御回路は、
前記第１のＭＯＳトランジスタのゲート電圧を制御する第１のインバータと、
前記第２のＭＯＳトランジスタのゲート電圧を制御する第２のインバータとを含み、
前記第１のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、
前記第２のインバータは、厚膜トランジスタ領域で用いられる相対的に高電圧が供給される電源端子と前記グランド線の間に接続され、前記第１のインバータの出力と接続される、請求項４記載の半導体集積回路。
【請求項９】
前記制御回路は、さらに、
前記第１のＭＯＳトランジスタのウエル電圧を制御するウエル電位制御回路を含み、
前記ウエル電位制御回路は、前記第１のＭＯＳトランジスタをオフにするときには、前記第１のＭＯＳトランジスタのウエルと前記電源電圧線とを接続させ、前記第１のＭＯＳトランジスタをオンにするときには、前記第１のＭＯＳトランジスタのウエルと前記電源端子とを接続させる、請求項８記載の半導体集積回路。
【請求項１０】
前記スイッチは、
前記電源電圧線に接続され、前記電源電圧線に加えられたサージ電圧から前記内部回路を保護するための、第１導電型の第１のＭＯＳトランジスタおよび第２導電型の第２のＭＯＳトランジスタで構成されるトランスファゲートと、
前記グランド線に接続され、前記グランド線に加えられたサージ電圧から前記内部回路を保護するための第２導電型の第３のＭＯＳトランジスタとを含む、請求項１記載の半導体集積回路。
【請求項１１】
前記保護回路は、
前記電源電圧線と前記グランド線との間に接続され、抵抗素子および容量素子が直列接続された時定数回路と、
前記制御回路は、
前記第１のＭＯＳトランジスタのゲート電圧を制御する第１のインバータと、
前記第２のＭＯＳトランジスタのゲートおよび前記第３のＭＯＳトランジスタのゲート電圧を制御する第２のインバータとを含み、
前記第１のインバータは、前記電源電圧線と前記グランド線の間に接続され、入力が前記時定数回路の前記抵抗素子と前記容量素子の接続ノードと接続し、
前記第２のインバータは、厚膜トランジスタ領域で用いられる相対的に高電圧が供給される電源端子と前記グランド線の間に接続され、入力が前記第１のインバータの出力と接続される、請求項１０記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、サージ電圧から内部回路を保護する保護回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
従来から、半導体チップに外部から電圧を供給するために、半導体チップ周辺部に電源セルを配置し、電源セルを介してＩＰセル領域やコア領域に電圧を供給している。電源セルには外部からのサージ電圧からチップを保護するため、保護回路が搭載されることがある。
【０００３】
たとえば、特許文献１（特開２００３−３０３８９０号公報）には、電圧保護回路は、外部から電源電圧が供給される外部電源端子と、外部から接地電位が供給される接地端子と、外部から供給される電源電圧を被保護対象である集積回路に供給する内部電源端子と、外部電源端子と接地端子との間に接続され、かつ外部電源端子から供給される電圧を分圧する分圧手段と、外部電源端子と接地端子との間に接続され、かつ分圧手段の分圧点の電圧に応じて、電源電圧または接地電圧のいずれか一方の電圧を出力する信号発生手段と、外部電源端子と内部電源端子との間に接続され、かつ信号発生手段の出力に応じてオン／オフの切り替え動作をおこなうスイッチング手段とを具備する。分圧手段は、抵抗素子にツェナーダイオードが直列に接続された直列接続体であり、分圧手段、信号発生手段およびスイッチング手段は被保護対象の集積回路と同一半導体基板上に形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３０３８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、電源電圧線のみが外部サージから保護され、電源電圧線とグランド線の両方を保護することができない。
【０００６】
それゆえに、本発明の目的は、電源電圧線とグランド線の両方を外部サージから保護することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態の半導体集積回路は、電源電圧線またはグランド線にサージ電圧が加えられたときに、サージ電圧を放電する保護回路と、内部回路と電源電圧線およびグランド線とを接続または分離するためのスイッチと、スイッチを制御する制御回路とを備え、保護回路、スイッチ、および制御回路は、厚膜トランジスタで構成され、内部回路は、薄膜トランジスタで構成される。制御回路は、電源電圧線またはグランド線にサージ電圧が加えられときに、スイッチをオフにする。
【発明の効果】
【０００８】
本発明の一実施形態によれば、電源電圧線とグランド線の両方を外部サージから保護することができる。
【図面の簡単な説明】
【０００９】
【図１】半導体チップの全体の構成を表わす図である。
【図２】電源セル６７の構成を説明するための図である。
【図３】図２のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【図４】ＮＭＯＳトランジスタＮ６による放電動作を説明するための図である。
【図５】第２の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【図６】シュミットトリガ回路のヒステリシス特性を説明するための図である。
【図７】第３の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【図８】第４の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（全体構成）
図１は、半導体チップの全体の構成を表わす図である。
【００１１】
半導体チップは、コア領域６１とＩＯ領域６２で構成される。
ＩＯ領域６２には、電源セル６７および電源セル６８が配置される。
【００１２】
電源セル６７は、外部から電圧ＶＤＤ（たとえば、１．０Ｖ）およびＶＳＳ（０Ｖ）を受けて、電源電圧線６３およびグランド線６４を通じて薄膜トランジスタで構成されるコア領域（内部領域）６１内の内部回路に供給する。
【００１３】
電源セル６８は、外部から与えられる電圧ＶＣＣ（たとえば、３．０Ｖ）およびＶＳＳＱ（０Ｖ）を受けて、電源電圧線６６およびグランド線６５を通じて厚膜トランジスタで構成されるＩＯ領域６２内の回路に供給する。
【００１４】
図２は、電源セル６７の構成を説明するための図である。
電源セル６７は、ＧＣＮＭＯＳ（Gate-Coupled-NMOS）回路７０と、制御回路７１と、スイッチ７２とを含む。
【００１５】
ＧＣＮＭＯＳ回路７０は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、サージ電圧を放電する。
【００１６】
スイッチ７２は、電源電圧線６３およびグランド線６４とコア領域６１内の内部回路とを接続または分離する。
【００１７】
制御回路７１は、スイッチ７２の導通を制御する。制御回路７１は、サージ電圧が電源電圧線６３またはグランド線６４に加えられたときに、スイッチ７２をオフにして、コア領域６１の内部回路を保護するために、電源電圧線６３およびグランド線６４とコア領域６１の内部回路とを分離する。スイッチ７２は、サージ電圧が電源電圧線６３またはグランド線６４に加えられていないときに、スイッチ７２をオンにしてコア領域６１の内部回路に電圧を供給するために、電源電圧線６３およびグランド線６４とコア領域６１の内部回路とを接続する。
【００１８】
（構成）
図３は、図２に示すＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【００１９】
図３を参照して、ＧＣＮＭＯＳ回路１は、時定数回路１１、サージ放電用ＮＭＯＳトランジスタＮ６、サージ放電用ＮＭＯＳトランジスタＮ６のゲート制御用インバータ１２、サージ放電用ＮＭＯＳトランジスタＮ６のウエル制御用インバータ１３、および保護ダイオードＤ１で構成される。
【００２０】
時定数回路１１は、電源電圧線６３とグランド線６４の間に設けられ、直列接続された抵抗素子Ｒ１と容量素子Ｃ１で構成される。なお、抵抗素子はＭＯＳ抵抗、容量素子はＭＯＳ容量でよい。
【００２１】
ゲート制御用インバータ１２は、ＰＭＯＳトランジスタＰ１とＮＮＯＳトランジスタＮ１で構成される。ゲート制御用インバータ１２の入力であるＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートは、時定数回路１１の抵抗素子Ｒ１と容量素子Ｃ１との接続ノードＮＤ１に接続される。ＰＭＯＳトランジスタＰ１のソースおよびウエルが、電源電圧線６３に接続される。ＮＭＯＳトランジスタＮ１のソースおよびウエルがグランド線６４に接続される。ゲート制御用インバータ１２の出力であるＰＭＯＳトランジスタＰ１のドレインおよびＮＭＯＳトランジスタＮ１のドレインは、ＮＭＯＳトランジスタＮ６のゲートに接続される。
【００２２】
ウエル制御用インバータ１３は、ＰＭＯＳトランジスタＰ２とＮＮＯＳトランジスタＮ２で構成される。ウエル制御用インバータ１３の入力であるＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ１のゲートは、時定数回路１１のノードＮＤ１に接続される。ＰＭＯＳトランジスタＰ２のソースおよびウエルが、電源電圧線６３に接続される。ＮＭＯＳトランジスタＮ２のソースおよびウエルがグランド線６４に接続される。ウエル制御用インバータ１３の出力であるＰＭＯＳトランジスタＰ２のドレインおよびＮＭＯＳトランジスタＮ２のドレインは、ＮＭＯＳトランジスタＮ６のウエルに接続される。
【００２３】
ＮＭＯＳトランジスタＮ６は、ドレインが電源電圧線６３に接続され、ソースがグランド線６４に接続され、ゲートがゲート制御用インバータ１２の出力に接続され、ウエルがウエル制御用インバータ１３の出力に接続される。
【００２４】
保護ダイオードＤ１は、電源電圧線６３とグランド線６４の間に接続される。
制御回路７１は、ゲート制御用インバータ４およびゲート制御用インバータ５で構成される。
【００２５】
ゲート制御用インバータ４は、ＰＭＯＳトランジスタＰ３とＮＮＯＳトランジスタＮ３で構成される。ゲート制御用インバータ４の入力であるＰＭＯＳトランジスタＰ３のゲートおよびＮＭＯＳトランジスタＮ３のゲートは、時定数回路１１のノードＮＤ１に接続される。ＰＭＯＳトランジスタＰ３のソースおよびウエルが、電源電圧線６３に接続される。ＮＭＯＳトランジスタＮ３のソースおよびウエルがグランド線６４に接続される。ゲート制御用インバータ４の出力であるＰＭＯＳトランジスタＰ３のドレインおよびＮＭＯＳトランジスタＮ３のドレインは、ＰＭＯＳトランジスタＰ５のゲートと、ゲート制御用インバータ５の入力であるＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートに接続される。
【００２６】
ゲート制御用インバータ５は、ＰＭＯＳトランジスタＰ４とＮＮＯＳトランジスタＮ４で構成される。ゲート制御用インバータ５の入力であるＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のゲートは、ゲート制御用インバータ４の出力であるＰＭＯＳトランジスタＰ３のドレインおよびＮＭＯＳトランジスタＮ３のドレインに接続される。ＰＭＯＳトランジスタＰ４のソースおよびウエルが、電源電圧線６３に接続される。ＮＭＯＳトランジスタＮ４のソースおよびウエルがグランド線６４に接続される。ゲート制御用インバータ５の出力であるＰＭＯＳトランジスタＰ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインは、ＮＭＯＳトランジスタＮ５のゲートに接続される。
【００２７】
スイッチ７２は、電源側サージ保護用ＰＭＯＳトランジスタＰ５およびＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５で構成される。
【００２８】
サージ保護用ＰＭＯＳトランジスタＰ５のドレイン、ソースおよびウエルは、電源電圧線６３に接続され、ゲートがインバータ４の出力に接続される。
【００２９】
サージ保護用ＮＭＯＳトランジスタＮ５のドレイン、ソースおよびウエルは、グランド線６４に接続され、ゲートがインバータ５の出力に接続される。
【００３０】
ＧＣＮＭＯＳ回路１、制御回路７１、およびスイッチ７２を構成するトランジスタは、厚膜トランジスタで構成される。
【００３１】
電源端子Ａは、外部から入力される電源電圧ＶＤＤを電源電圧線６３に供給する。
ＧＮＤ端子Ｂは、外部から入力される接地電圧ＶＳＳをグランド線６４に供給する。
【００３２】
電源電圧線６３とグランド線６４は、スイッチ７２を介して薄膜トランジスタで構成されるコア領域６１の内部回路２１に電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給する。
【００３３】
ゲート制御用インバータ４の閾値は、ゲート制御用インバータ１２およびウエル制御用インバータ１３の閾値よりも小さく設定される。これによって、電源電圧線６３にサージ電圧が加えられたときに、ＮチャネルＭＯＳトランジスタＮ６がオンとなる前に、ＰチャネルＭＯＳトランジスタＰ５をオフにし、ＮチャネルＭＯＳトランジスタＮ５をオフにすることができるので、ＮチャネルＭＯＳトランジスタＮ６を通じてサージ電圧が電源電圧線６３からグランド線６４に放電する前に、電源電圧線６３およびグランド線６４と内部回路２１とを分離することができる。
【００３４】
また、サージ電圧が放電された後、ＮチャネルＭＯＳトランジスタＮ６がオフとなった後で、ＰチャネルＭＯＳトランジスタＰ５をオンにし、ＮチャネルＭＯＳトランジスタＮ５をオンにすることができるので、ＮチャネルＭＯＳトランジスタＮ６を通じてサージ電圧が電源電圧線６３からグランド線６４に放電された後に、電源電圧線６３およびグランド線６４と内部回路２１とを接続することができる。
【００３５】
（電源端子Ａに正電圧のサージが印加された場合の動作）
電源端子Ａに正のサージ電圧が印加された場合、図４（ａ）に示すように、電源電圧線６３の電圧は増加する。サージ電圧によって時定数回路１１のノードＮＤ１の電圧は、電源電圧線６３に対してＣ×Ｒ分だけ遅れて増加する。ここで、Ｃは、容量Ｃ１の容量値であり、Ｒは、抵抗Ｒ１の抵抗値である。その結果、電源電圧線６３の電圧（図４（ｂ）の（１）に示す）とノードＮＤ１の電圧（図４（ｂ）の（２）に示す）との間の電圧差ΔＶが大きくなる。電圧差ΔＶが大きくなると、インバータ１２を構成するＰＭＯＳトランジスタＰ１がオンになる。
【００３６】
ＰＭＯＳトランジスタＰ１がオンになると、インバータ１２の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧は、図４（ｃ）に示すように、増加する。
【００３７】
同様に、電圧差ΔＶが大きくなると、インバータ１３を構成するＰＭＯＳトランジスタＰ２がオンになる。ＰＭＯＳトランジスタＰ２がオンになると、インバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のウエル電圧は、増加する。
【００３８】
以上の結果、図４（ｄ）に示すように、電源電圧線６３からグランド線６４へＮＭＯＳトランジスタＮ６を通じて電流が流れる。これによって、電源電圧線６３に印加されたサージ電圧が放電される。
【００３９】
同様に、電圧差ΔＶが大きくなると、インバータ４を構成するＰＭＯＳトランジスタＰ３がオン、ＮＭＯＳトランジスタＮ３がオフになり、インバータ５を構成するＮＭＯＳトランジスタＮ４がオン、ＰＭＯＳトランジスタＰ４がオフになる。
【００４０】
その結果、電源側サージ保護用ＰＭＯＳトランジスタＰ５がオフ、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオフとなり、サージ電圧が薄膜トランジスタ領域６に流入するのが防止される。
【００４１】
サージ電圧の放電が完了すると、電圧差ΔＶが減少し、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２はオフになる。その結果、インバータ１２の出力電圧およびインバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧およびウエル電圧は、減少し、ＮＭＯＳトランジスタＮ６がオフとなる。
【００４２】
また、電圧差ΔＶが減少すると、ＰＭＯＳトランジスタＰ３がオフ、ＮＭＯＳトランジスタＮ３がオンとなり、ＮＭＯＳトランジスタＮ４がオフ、ＰＭＯＳトランジスタＰ４がオンとなる。
【００４３】
その結果、電源側サージ保護用ＰＭＯＳトランジスタＰ５がオン、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオンとなり、薄膜トランジスタ領域６へ電源電圧ＶＤＤとグランド電圧ＶＳＳが供給される。
【００４４】
（電源端子Ａに負のサージ電圧が印加された場合の動作）
電源端子Ａに負のサージ電圧が印加された場合は、ＧＣＮＭＯＳ回路１内の保護ダイオードＤ１を介してグランド線６４へ放電する。
【００４５】
（ＧＮＤ端子Ｂに正電圧のサージが印加された場合の動作）
ＧＮＤ端子Ｂに正のサージ電圧が印加された場合は、電源端子Ａに負のサージ電圧が印加された場合と同様に、保護ダイオードＤ１を介して電源電圧線６３へ放電する。
【００４６】
（ＧＮＤ端子Ｂに負電圧のサージが印加された場合の動作）
ＧＮＤ端子Ｂに負のサージ電圧が印加された場合は、電源端子Ａに正のサージ電圧が印加された場合と同様の動作によって、薄膜トランジスタ領域６へのサージ流入を防ぐ。
【００４７】
（効果）
以上のように、本実施の形態によれば、従来薄膜トランジスタで構成されていたＧＣＮＭＯＳ回路を厚膜トランジスタに変更したことによって、サージ電圧が高い電圧の場合でも、ＧＣＭＯＳ回路内のトランジスタが破壊されないようにすることができる。さらに、厚膜トランジスタで構成したＧＣＮＭＯＳ回路をそのまま薄膜トランジスタ領域に接続したのでは、耐圧の低い薄膜トランジスタ領域６がサージ電圧によって破壊されるため、本実施の形態では、厚膜トランジスタのサージ保護用ＭＯＳトランジスタ２および３をＧＣＮＭＯＳ回路１と薄膜トランジスタで構成されるコア領域６１の間に配置することとした。
【００４８】
また、サージ保護用ＭＯＳトランジスタ２および３の動作をＧＣＮＭＯＳ回路１と連動させることにより、ＧＣＮＭＯＳ回路１がサージを放電している間は、サージ保護用ＭＯＳトランジスタ２および３がオフとなり、薄膜トランジスタ領域にサージ流入を確実に防ぐことができる。
【００４９】
また、サージ保護用ＭＯＳトランジスタ２および３のゲート電圧制御用に独立してインバータ４および５を配置することにより、これらのインバータの閾値を調整することによって、サージ保護用ＭＯＳトランジスタ２および３をサージ放電用ＮＭＯＳトランジスタＮ６よりも早くオフにさせ、かつ遅くオンさせることができる。
【００５０】
また、本実施の形態では、電源端子ＡおよびＧＮＤ端子Ｂのどちらの端子にサージが流入してもサージを防ぐことができる。
【００５１】
［第２の実施形態］
（構成）
図５は、第２の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【００５２】
図５の構成が図３の構成と相違する点は、制御回路７１を制御隘路１７１に変更した点である。具体的には、ＰＭＯＳトランジスタＰ５のゲート制御用インバータ４をヒステリシス特性を持つシュミットトリガ回路５４に変更した点である。
【００５３】
シュミットトリガ回路５４は、接続関係および入出力の論理は、インバータ４と同様である。インバータ４の閾値は、入力電圧の大きさが増加する時と減少する時とで同一であったが、シュミットトリガ回路５４の閾値は、入力電圧の大きさが増加する時と減少する時とで異なる。
【００５４】
図６は、シュミットトリガ回路のヒステリシス特性を説明するための図である。
図６（ａ）は、電源電圧線６３にサージ電圧が加わったときの電源電圧線６３の電圧（（１）に示す）と、ノードＮＤ１の電圧（（２）に示す）の電圧差ΔＶを表わす図である。
【００５５】
図６（ｂ）は、インバータ１２の入出力特性を表わす図である。
図６（ｂ）に示すように、インバータ１２では、出力電圧Ｖｏｕｔが「Ｌ」レベルのときに、入力電圧Ｖｉｎ（＝ΔＶ）が増加して閾値Ｖｔ１を越えたときに、出力電圧Ｖｏｕｔが「Ｈ」レベルとなる。また、出力電圧Ｖｏｕｔが「Ｈ」レベルのときに、入力電圧Ｖｉｎ（＝ΔＶ）が減少して閾値Ｖｔ１を越えたときに、出力電圧Ｖｏｕｔが「Ｌ」レベルとなる。
【００５６】
図６（ｃ）は、シュミットトリガ回路５４の入出力特性を表わす図である。
図６（ｃ）に示すように、シュミットトリガ回路５４では、出力電圧Ｖｏｕｔが「Ｌ」レベルのときに、入力電圧Ｖｉｎ（＝ΔＶ）が増加して閾値Ｖｔ２ａを越えたときに、出力電圧Ｖｏｕｔが「Ｈ」レベルとなる。また、出力電圧Ｖｏｕｔが「Ｈ」レベルのときに、入力電圧Ｖｉｎ（＝ΔＶ）が減少して閾値Ｖｔ２ｂを越えたときに、出力電圧Ｖｏｕｔが「Ｌ」レベルとなる。
【００５７】
図６（ｄ）は、閾値Ｖｔ１、Ｖｔ２ａ、Ｖｔ２ｂと、ＮＭＯＳトランジスタＮ６がオンする時間およびＰＭＯＳトランジスタＰ５がオフする時間を説明するための図である。
【００５８】
図６（ｄ）に示すように、ΔＶは急峻に立ち上がるため、閾値Ｖｔ１とＶｔ２ａが多少相違していても、ＮＭＯＳトランジスタＮ６がオンになるタイミングおよびＰＭＯＳトランジスタＰ５のオフになるタイミングはほぼ同じである。したがって、閾値Ｖｔ２ａをＶｔ１と同じ値にする。
【００５９】
一方、閾値Ｖｔ２ｂは閾値Ｖｔ１よりも低く設定することによって、ＰＭＯＳトランジスタＰ５がオンになるタイミングをＮＭＯＳトランジスタＮ６がオフになるタイミングよりも後にする。これによって、コア領域６の内部回路２１へのサージ電圧の流入を確実に防止する。
【００６０】
（効果）
以上のように、本実施の形態では、電源側サージ保護用ＰＭＯＳトランジスタＰ５のゲート制御用インバータ４をヒステリシス特性をもつシュミットトリガ回路５４に変更することにより、ＰＭＯＳトランジスタＰ５がオンになるタイミングをＮＭＯＳトランジスタＮ６がオフになるタイミングよりも後にすることによって、サージ電圧の流入を確実に防ぐことができる。
【００６１】
また、第１の実施形態では、インバータ５の閾値をインバータ１２の閾値よりも低くすることによって、サージ電圧の流入を防止することとしたが、雑音による誤動作が起こり、通常動作時に、コア領域の内部回路へ電源電圧および接地電圧を正常に供給することができなくなる可能性があるが、本実施の形態では、そのような誤動作を排除することができる。
【００６２】
［第３の実施形態］
（構成）
図７は、第３の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【００６３】
図７の構成が図３の構成と相違する点は、以下である。
図７では、制御回路７１とスイッチ７２をそれぞれ、制御回路２７１とスイッチ２７２に変更している。具体的には、電源側サージ保護用素子をトランスファゲート５２に変更し、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５のゲート制御用インバータ５５のソース側電源を厚膜トランジスタ領域で使用する高電圧（ＶＣＣ）に変更する。
【００６４】
以下、トランスファゲート５２およびゲート制御用インバータ５５について説明する。
トランスファゲート５２は、図３のＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ７で構成される。
【００６５】
ＮＭＯＳトランジスタＮ７のドレインおよびソースは、電源電圧線６３に接続され、ウエルがグランド線６４に接続され、ゲートがインバータ５５の出力であるＰＭＯＳトランジスタＰ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインに接続される。
【００６６】
ゲート制御用インバータ５５は、ＰＭＯＳトランジスタＰ４とＮＮＯＳトランジスタＮ４で構成される。ゲート制御用インバータ５５の入力であるＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートは、ゲート制御用インバータ４の出力であるＰＭＯＳトランジスタＰ３のドレインおよびＮＭＯＳトランジスタＮ３のドレインに接続される。ＰＭＯＳトランジスタＰ４のソースおよびウエルが、電源端子Ｃに接続される。ＮＭＯＳトランジスタＮ４のソースおよびウエルがグランド線６４に接続される。ゲート制御用インバータ５５の出力であるＰＭＯＳトランジスタＰ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインは、ＮＭＯＳトランジスタＮ５のゲートおよびＮＭＯＳトランジスタＮ７のゲートに接続される。ここで、電源端子Ｃには、厚膜トランジスタ領域で使用する高電圧（すなわち、ＶＣＣ）が供給される。
【００６７】
（電源端子Ａに正電圧のサージが印加された場合の動作）
電源端子Ａに正のサージ電圧が印加された場合、電源電圧線６３の電圧は増加する。サージ電圧によって時定数回路１１のノードの電圧は、電源電圧線６３に対してＣ×Ｒ分だけ遅れて増加する。その結果、電源電圧線６３の電圧とノードＮＤ１の電圧との間の、電圧差ΔＶが大きくなる。電圧差ΔＶが大きくなると、インバータ１２を構成するＰＭＯＳトランジスタＰ１がオンになる。
【００６８】
ＰＭＯＳトランジスタＰ１がオンになると、インバータ１２の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧は、増加する。
【００６９】
同様に、電圧差ΔＶが大きくなると、インバータ１３を構成するＰＭＯＳトランジスタＰ２がオンになる。ＰＭＯＳトランジスタＰ２がオンになると、インバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のウエル電圧は、増加する。
【００７０】
以上の結果、電源電圧線６３からグランド線６４へＮＭＯＳトランジスタＮ６を通じて電流が流れる。これによって、電源電圧線６３に印加されたサージ電圧が放電される。
【００７１】
同様に、電圧差ΔＶが大きくなると、インバータ４を構成するＰＭＯＳトランジスタＰ３がオン、ＮＭＯＳトランジスタＮ３がオフになり、インバータ５を構成するＮＭＯＳトランジスタＮ４がオン、ＰＭＯＳトランジスタＰ４がオフになる。
【００７２】
その結果、トランスファゲート５２を構成するＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ７がオフ、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオフとなり、サージ電圧が薄膜トランジスタ領域６に流入するのを防ぐ。
【００７３】
サージ電圧の放電が完了すると、電圧差ΔＶは減少し、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２はオフになる。その結果、インバータ１２の出力電圧およびインバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧およびウエル電圧は、減少し、ＮＭＯＳトランジスタＮ６がオフとなる。
【００７４】
また、電圧差ΔＶが減少すると、ＰＭＯＳトランジスタＰ３がオフ、ＮＭＯＳトランジスタＮ３がオンとなり、ＮＭＯＳトランジスタＮ４がオフ、ＰＭＯＳトランジスタＰ４がオンとなる。
【００７５】
その結果、トランスファゲート５２を構成するＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ７がオンとなり、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオンとなり、薄膜トランジスタ領域６へ電源電圧ＶＤＤとグランド電圧ＶＳＳが供給される。
【００７６】
ここで、インバータ５５の出力は、電源端子Ｃと接続されるので、インバータ５５から高電圧ＶＣＣがＮＭＯＳトランジスタＮ５およびＮＭＯＳトランジスタＮ７に供給されるので、ＮＭＯＳトランジスタＮ５およびＮＭＯＳトランジスタＮ７のオン抵抗を小さくすることができる。
【００７７】
（効果）
以上のように、本実施の形態によれば、薄膜トランジスタ領域に電源電圧とＧＮＤ電圧を供給する際に、電源側サージ保護用トランスファゲート５２のＮＭＯＳトランジスタＮ７とＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５のゲート電位を厚膜トランジスタ領域で使用する高電位に設定することにより、トランジスタＮ５，Ｎ７のオン抵抗を下げることができる。その結果、電源電圧とＧＮＤ電圧の供給を容易にする。
【００７８】
［第４の実施形態］
（構成）
図８は、第４の実施形態のＧＣＮＭＯＳ回路、制御回路、およびスイッチの詳細な構成を表わす図である。
【００７９】
図８の構成が図３の構成と相違する点は、以下である。
図８では、制御回路７１とスイッチ７２をそれぞれ、制御回路３７１とスイッチ３７２に変更している。具体的には、電源側サージ保護用ＰＭＯＳトランジスタＰ５のウエルにウエル電位を制御するウエル電位制御回路７を接続し、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５のゲート制御用インバータ５５のソース側電源を厚膜トランジスタ領域で使用する高電圧（ＶＣＣ）に変更する。
【００８０】
以下、ゲート制御用インバータ５５およびウエル電位制御回路７について説明する。
ゲート制御用インバータ５５は、ＰＭＯＳトランジスタＰ４とＮＮＯＳトランジスタＮ４で構成される。ゲート制御用インバータ５５の入力であるＰＭＯＳトランジスタＰ４のゲートおよびＮＭＯＳトランジスタＮ４のゲートは、ゲート制御用インバータ４の出力であるＰＭＯＳトランジスタＰ３のドレインおよびＮＭＯＳトランジスタＮ３のドレインに接続される。ＰＭＯＳトランジスタＰ４のソースおよびウエルが、電源端子Ｃに接続される。ＮＭＯＳトランジスタＮ４のソースおよびウエルがグランド線６４に接続される。ゲート制御用インバータ５５の出力であるＰＭＯＳトランジスタＰ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインは、ＮＭＯＳトランジスタＮ５のゲートおよびＮＭＯＳトランジスタＮ７のゲートに接続される。ここで、電源端子Ｃには、厚膜トランジスタ領域で使用する高電圧（すなわち、ＶＣＣ）が供給される。
【００８１】
ウエル電位制御回路７は、ＰＭＯＳトランジスタＰ６およびＰＭＯＳトランジスタＰ７で構成される。
【００８２】
ＰＭＯＳトランジスタＰ７は、ＰＭＯＳトランジスタＰ５のウエルと、電源端子Ｃとの間に設けられる。ＰＭＯＳトランジスタＰ７のゲートは、ゲート制御用インバータ４の出力に接続され、ウエルが電源端子Ｃに接続される。
【００８３】
ＰＭＯＳトランジスタＰ６は、ＰＭＯＳトランジスタＰ５のウエルと、電源電圧線６３との間に設けられる。ＰＭＯＳトランジスタＰ６のゲートは、ゲート制御用インバータ５５の出力に接続され、ウエルが電源端子Ｃに接続される。
【００８４】
このような構成によって、ウエル電位制御回路７は、ＰＭＯＳトランジスタＰ５がオンになるとき（すなわち、インバータ４の出力が「Ｌ」レベルで、インバータ５５の出力が「Ｈ」レベル）には、ＰＭＯＳトランジスタＰ５のウエルと電源端子Ｃとを接続させる。また、ウエル電位制御回路７は、ＰＭＯＳトランジスタＰ５がオフになる（すなわち、インバータ４の出力が「Ｈ」レベルで、インバータ５５の出力が「Ｌ」レベル）ときには、ＰＭＯＳトランジスタＰ５のウエルと電源電圧線６３とを接続させる。
【００８５】
（電源端子Ａに正電圧のサージが印加された場合の動作）
電源端子Ａに正のサージ電圧が印加された場合、電源電圧線６３の電圧は増加する。サージ電圧によって時定数回路１１のノードの電圧は、電源電圧線６３に対してＣ×Ｒ分だけ遅れて増加する。その結果、電源電圧線６３の電圧とノードＮＤ１の電圧との間の、電圧差ΔＶが大きくなる。電圧差ΔＶが大きくなると、インバータ１２を構成するＰＭＯＳトランジスタＰ１がオンになる。
【００８６】
ＰＭＯＳトランジスタＰ１がオンになると、インバータ１２の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧は、増加する。
【００８７】
同様に、電圧差ΔＶが大きくなると、インバータ１３を構成するＰＭＯＳトランジスタＰ２がオンになる。ＰＭＯＳトランジスタＰ２がオンになると、インバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のウエル電圧は、増加する。
【００８８】
以上の結果、電源電圧線６３からグランド線６４へＮＭＯＳトランジスタＮ６を通じて電流が流れる。これによって、電源電圧線６３に印加されたサージ電圧が放電される。
【００８９】
同様に、電圧差ΔＶが大きくなると、インバータ４を構成するＰＭＯＳトランジスタＰ３がオン、ＮＭＯＳトランジスタＮ３がオフになり、インバータ５を構成するＮＭＯＳトランジスタＮ４がオン、ＰＭＯＳトランジスタＰ４がオフになる。
【００９０】
その結果、ＰＭＯＳトランジスタＰ５がオフ、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオフとなり、サージ電圧が薄膜トランジスタ領域６に流入するのを防ぐ。また、ＰＭＯＳトランジスタＰ７がオフ、ＰＭＯＳトランジスタＰ６がオンとなるので、ＰＭＯＳトランジスタＰ５のウエルは、第１の実施形態と同様に、電源電圧線６３と接続する。
【００９１】
サージ電圧の放電が完了すると、電圧差ΔＶは減少し、ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２はオフになる。その結果、インバータ１２の出力電圧およびインバータ１３の出力電圧、すなわち、ＮＭＯＳトランジスタＮ６のゲート電圧およびウエル電圧は、減少し、ＮＭＯＳトランジスタＮ６がオフとなる。
【００９２】
また、電圧差ΔＶが減少すると、ＰＭＯＳトランジスタＰ３がオフ、ＮＭＯＳトランジスタＮ３がオンとなり、ＮＭＯＳトランジスタＮ４がオフ、ＰＭＯＳトランジスタＰ４がオンとなる。
【００９３】
その結果、ＰＭＯＳトランジスタＰ５がオンとなり、ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５がオンとなり、薄膜トランジスタ領域６へ電源電圧ＶＤＤとグランド電圧ＶＳＳが供給される。
【００９４】
ここで、インバータ５５の出力は、電源端子Ｃと接続されるので、インバータ５５から高電圧ＶＣＣがＮＭＯＳトランジスタＮ５に供給されるので、ＮＭＯＳトランジスタＮ５のオン抵抗を小さくすることができる。
【００９５】
また、ＰＭＯＳトランジスタＰ６がオフで、ＰＭＯＳトランジスタＰ７がオンとなるので、ＰＭＯＳトランジスタＰ５のウエルに電源端子Ｃからの高電圧ＶＣＣが供給され、ＰＭＯＳトランジスタＰ５のオン抵抗を小さくすることができる。
【００９６】
（効果）
以上のように、本実施の形態によれば、ウエル電位制御回路７によって、サージ電圧が印加してサージ放電用ＮＭＯＳトランジスタＮ６が動作している間は、電源側サージ保護用ＰＭＯＳトランジスタＰ５のウエル電位は、電源電圧線６３の電位になる。その結果、電源側サージ保護用ＰＭＯＳトランジスタＰ５のゲートとウエルが同電位になり、薄膜トランジスタ領域にサージが流入されるのを防ぐことができる。
【００９７】
また、サージ放電用ＮＭＯＳトランジスタＮ６がオフとなり、電源端子Ａから薄膜トランジスタ領域に電位を供給する場合は、電源側サージ保護用ＰＭＯＳトランジスタＰ５のウエル電位を従来の厚膜トランジスタ領域で使用する高電圧（ＶＣＣ）にすることにより、電源側サージ保護用ＰＭＯＳトランジスタＰ５のオン抵抗を下げ、電源電圧の供給を容易にすることができる。
【００９８】
ＧＮＤ側サージ保護用ＮＭＯＳトランジスタＮ５とゲート制御用インバータ５５については、第３の実施形態と同様である。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１００】
４，５，１１，１２，５５  インバータ、７  ウエル電位制御回路、１１  時定数回路、１２  シュミットトリガ回路、２１  内部回路、５２  トランスファゲート、６１  コア領域、６２  ＩＯ領域、６３，６６  電源電圧線、６４，６５  グランド線、６７，６８  電源セル、１，７０  ＧＣＭＯＳ回路、７１，１７１，２７１，３７１  制御回路、７２，２７２，３７２  スイッチ、Ｎ１〜Ｎ７  ＮＭＯＳトランジスタ、Ｐ１〜Ｐ７  ＰＭＯＳトランジスタ、Ｄ１  ダイオード、Ｒ１  抵抗素子、Ｃ１  抵抗素子、Ａ，Ｃ  電源端子、Ｂ  ＧＮＤ端子。
【図１】
2012186332.tif 000003
【図２】
2012186332.tif 000004
【図３】
2012186332.tif 000005
【図４】
2012186332.tif 000006
【図５】
2012186332.tif 000007
【図６】
2012186332.tif 000008
【図７】
2012186332.tif 000009
【図８】
2012186332.tif 000010