(57)【要約】【課題】ショート時に流れる電流を遮断することができ、しかも、ショート状態の再発を防止することができる、積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサ１０は、直方体状のセラミック素体１２を含む。セラミック素体１２の第１の端面２０ａ上には、第１の内部電極２６ａと電気的に接続される第１の外部電極３４ａの導電性高分子膜３６が、第１の内部電極２６ａの第１の露出部３２ａを被覆するようにして形成される。導電性高分子膜３６は、それ自体で導電性を有する導電性高分子を含む。第１の内部電極２６ａと第２の内部電極２６ｂとの間でショートが発生した場合、導電性高分子膜３６においてショートした第１の内部電極２６ａと接触する部分３７が絶縁化する。【選択図】図２
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【特許請求の範囲】
【請求項１】
積層された複数のセラミック層からなり、第１の端面および第２の端面を有するセラミック素体と、
前記セラミック素体の内部に配置され、前記第１の端面に露出する第１の露出部を有する第１の内部電極と、
前記セラミック素体の内部に配置され、前記第２の端面に露出する第２の露出部を有する第２の内部電極と、
前記セラミック素体の外表面に配置され、前記第１の内部電極と電気的に接続された第１の外部電極と、
前記セラミック素体の外表面に配置され、前記第２の内部電極と電気的に接続された第２の外部電極とを備えた積層セラミックコンデンサにおいて、
前記第１の外部電極は、
前記第１の露出部を被覆するようにして、前記セラミック素体の外表面上に形成された導電性高分子膜と、
前記導電性高分子膜を被覆するようにして形成された導電膜とを含み、
前記導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、
前記第１の内部電極と前記第２の内部電極との間でショートが発生した場合、前記導電性高分子膜においてショートした前記第１の内部電極と接触する部分が絶縁化することを特徴とする、積層セラミックコンデンサ。
【請求項２】
積層された複数のセラミック層からなり、第１の端面および第２の端面を有するセラミック素体と、
前記セラミック素体の内部に配置され、前記第１の端面に露出する第１の露出部を有する第１の内部電極と、
前記セラミック素体の内部に配置され、前記第２の端面に露出する第２の露出部を有する第２の内部電極と、
前記セラミック素体の外表面に配置され、前記第１の内部電極と電気的に接続された第１の外部電極と、
前記セラミック素体の外表面に配置され、前記第２の内部電極と電気的に接続された第２の外部電極とを備えた積層セラミックコンデンサにおいて、
前記第１の外部電極は、
前記第１の露出部を被覆するようにして、前記セラミック素体の外表面上に形成された第１の導電性高分子膜と、
前記第１の導電性高分子膜を被覆するようにして形成された第１の導電膜とを含み、
前記第１の導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、
前記第２の外部電極は、
前記第２の露出部を被覆するようにして、前記セラミック素体の外表面上に形成された第２の導電性高分子膜と、
前記第２の導電性高分子膜を被覆するようにして形成された第２の導電膜とを含み、
前記第２の導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、
前記第１の内部電極と前記第２の内部電極との間でショートが発生した場合、前記第１の導電性高分子膜においてショートした前記第１の内部電極と接触する部分および前記第２の導電性高分子膜においてショートした前記第２の内部電極と接触する部分のうちの少なくとも一方の部分が絶縁化することを特徴とする、積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミックコンデンサに関し、特に、積層された複数のセラミック層からなるセラッミック素体と、セラミック素体の内部に配置された内部電極と、セラミック素体の外表面に配置され、内部電極に電気的に接続された外部電極とを備えた積層セラミックコンデンサに関する。
【背景技術】
【０００２】
近年、電子機器の小型化・高機能化が急速に進んでおり、電子機器に搭載される積層セラミックコンデンサについて、小型化・大容量化が要求されている。
積層セラミックコンデンサを小型化・大容量化するためには、積層セラミックコンデンサの内部において、異なる電位に接続される一対の内部電極の間に挟まれたセラミック層を薄層化することが有効である。なぜなら、コンデンサの静電容量は、電極板間の距離に反比例するからである。
しかしながら、セラミック層を薄層化すると、例えば、半田付け時の熱衝撃により実装基板にたわみが生じた場合、セラミック層に微小なクラックが生じることがある。そして、このクラックが生じた箇所において絶縁抵抗が低下し、ショートが起こるおそれがある。
これを受けて、特開平１１−１７６６９５号公報では、積層セラミックコンデンサにおいて外部電極にＰＴＣ特性を有する保護素子を直列接続することにより、ショート時に流れる電流を遮断することが提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特開平１１−１７６６９５号公報において提案されている技術では、発熱が収まった後に保護素子が導体化し、再び電流が流れてショート状態が再発してしまうおそれがある。
【０００５】
それゆえに、この発明の主たる目的は、ショート時に流れる電流を遮断することができ、しかも、ショート状態の再発を防止することができる、積層セラミックコンデンサを提供することである。
【課題を解決するための手段】
【０００６】
この発明にかかる積層セラミックコンデンサは、積層された複数のセラミック層からなり、第１の端面および第２の端面を有するセラミック素体と、セラミック素体の内部に配置され、第１の端面に露出する第１の露出部を有する第１の内部電極と、セラミック素体の内部に配置され、第２の端面に露出する第２の露出部を有する第２の内部電極と、セラミック素体の外表面に配置され、第１の内部電極と電気的に接続された第１の外部電極と、セラミック素体の外表面に配置され、第２の内部電極と電気的に接続された第２の外部電極とを備えた積層セラミックコンデンサにおいて、第１の外部電極は、第１の露出部を被覆するようにして、セラミック素体の外表面上に形成された導電性高分子膜と、導電性高分子膜を被覆するようにして形成された導電膜とを含み、導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、第１の内部電極と第２の内部電極との間でショートが発生した場合、導電性高分子膜においてショートした第１の内部電極と接触する部分が絶縁化することを特徴とする、積層セラミックコンデンサである。
また、この発明にかかる他の積層セラミックコンデンサは、積層された複数のセラミック層からなり、第１の端面および第２の端面を有するセラミック素体と、セラミック素体の内部に配置され、第１の端面に露出する第１の露出部を有する第１の内部電極と、セラミック素体の内部に配置され、第２の端面に露出する第２の露出部を有する第２の内部電極と、セラミック素体の外表面に配置され、第１の内部電極と電気的に接続された第１の外部電極と、セラミック素体の外表面に配置され、第２の内部電極と電気的に接続された第２の外部電極とを備えた積層セラミックコンデンサにおいて、第１の外部電極は、第１の露出部を被覆するようにして、セラミック素体の外表面上に形成された第１の導電性高分子膜と、第１の導電性高分子膜を被覆するようにして形成された第１の導電膜とを含み、第１の導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、第２の外部電極は、第２の露出部を被覆するようにして、セラミック素体の外表面上に形成された第２の導電性高分子膜と、第２の導電性高分子膜を被覆するようにして形成された第２の導電膜とを含み、第２の導電性高分子膜は、それ自体で導電性を有する導電性高分子を含み、第１の内部電極と第２の内部電極との間でショートが発生した場合、第１の導電性高分子膜においてショートした第１の内部電極と接触する部分および第２の導電性高分子膜においてショートした第２の内部電極と接触する部分のうちの少なくとも一方の部分が絶縁化することを特徴とする、積層セラミックコンデンサである。
【０００７】
この発明にかかる積層セラミックコンデンサでは、第１の内部電極と第２の内部電極との間でショートが発生した場合、導電性高分子膜においてショートした第１の内部電極と接触する部分が絶縁化する。
また、この発明にかかる他の積層セラミックコンデンサでは、第１の内部電極と第２の内部電極との間でショートが発生した場合、第１の導電性高分子膜においてショートした第１の内部電極と接触する部分および第２の導電性高分子膜においてショートした第２の内部電極と接触する部分のうちの少なくとも一方の部分が絶縁化する。
そのため、この発明にかかる積層セラミックコンデンサおよびこの発明にかかる他の積層セラミックコンデンサでは、それぞれ、ショート時に流れる電流を遮断することができ、しかも、ショート状態の再発を防止することができる。
【発明の効果】
【０００８】
この発明によれば、ショート時に流れる電流を遮断することができ、しかも、ショート状態の再発を防止することができる、積層セラミックコンデンサが得られる。そのため、この発明によれば、積層セラミックコンデンサのショートによる外部への影響を抑えることができる。
【０００９】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１０】
【図１】この発明にかかる積層セラミックコンデンサの一例を示す斜視図である。
【図２】図１の線ＩＩ−ＩＩにおける断面図解図である。
【図３】図１に示す積層セラミックコンデンサにおいてショート状態の再発を防止する原理を示す図解図である。
【図４】この発明にかかる積層セラミックコンデンサの他の例を示す断面図解図である。
【発明を実施するための形態】
【００１１】
図１は、この発明にかかる積層セラミックコンデンサの一例を示す斜視図であり、図２は、図１の線ＩＩ−ＩＩにおける断面図解図である。図１に示す積層セラミックコンデンサ１０は、例えば直方体状のセラミック素体１２を含む。
【００１２】
セラミック素体１２は、積層された複数のセラミック層１４からなり、互いに対向する第１の主面１６ａおよび第２の主面１６ｂと、互いに対向する第１の側面１８ａおよび第２の側面１８ｂと、互いに対向する第１の端面２０ａおよび第２の端面２０ｂとを有する。セラミック素体１２は、角部２２および稜部２４にそれぞれ丸みがつけられていることが好ましい。
【００１３】
セラミック素体１２を形成するためのセラミック層１４のセラミック材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、セラミック層１４のセラミック材料としては、それらの主成分にＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を添加したものが用いられてもよい。セラミック素体１２の各セラミック層１４の厚みは、０．５μｍ〜１０μｍであることが好ましい。
【００１４】
セラミック素体１２の内部には、セラミック層１４間に、複数の第１の内部電極２６ａおよび複数の内部電極２６ｂが交互に配置される。第１の内部電極２６ａおよび第２の内部電極２６ｂの材料としては、それぞれ、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを用いることができる。各第１の内部電極２６ａの厚みまたは各第２の内部電極２６ｂの厚みは、それぞれ、０.３μｍ〜２.０μｍであることが好ましい。
【００１５】
第１の内部電極２６ａは、第１の対向部２８ａと、第１の引出し部３０ａと、第１の露出部３２ａとを有する。第１の対向部２８ａは、第２の内部電極２６ｂと対向する。第１の引出し部３０ａは、第１の対向部２８ａからセラミック素体１２の第１の端面２０ａに引出される。第１の露出部３２ａは、セラミック素体１２の第１の端面２０ａに露出する。
【００１６】
第２の内部電極２６ｂは、第１の内部電極２６ａと同様に、第１の内部電極２６ａと対向する第２の対向部２８ｂと、第２の対向部２８ｂからセラミック素体１２の第２の端面２０ｂに引出された第２の引出し部３０ｂと、セラミック素体１２の第２の端面２０ｂに露出する第２の露出面３２ｂとを有する。
【００１７】
セラミック素体１２の外表面には、第１の外部電極３４ａおよび第２の外部電極３４ｂが配置される。
【００１８】
第１の外部電極３４ａは、導電性高分子膜３６および第１の導電膜３８ａを含む。導電性高分子膜３６は、第１の内部電極２６ａの第１の露出部３２ａを被覆するようにして、セラミック素体１２の外表面上である特に第１の端面２０ａ上に形成される。また、第１の導電膜３８ａは、導電性高分子膜３６を被覆するようにして、セラミック素体１２の外表面上である第１の主面１６ａ、第２の主面１６ｂ、第１の側面１８ａおよび第２の側面１８ｂのそれぞれの一端部分上にも形成される。
【００１９】
また、第２の外部電極３４ｂは、第２の導電膜３８ｂを含む。第２の導電膜３８ｂは、第２の内部電極２６ｂの第２の露出部３０ｂを被覆するようにして、セラミック素体１２の外表面上である第２の端面２０ｂ上と第１の主面１６ａ、第２の主面１６ｂ、第１の側面１８ａおよび第２の側面１８ｂのそれぞれの他端部分上とに形成される。
【００２０】
第１の外部電極３４ａの導電性高分子膜３６は、それ自体で導電性を有する導電性高分子を含む。導電性高分子膜３６中の導電性高分子は、比較的大きな電流が流れた場合、自己発熱を生じ、分子構造が変化して部分的に絶縁化する。この導電性高分子の絶縁抵抗は、常温（例えば２０℃）を基準として、およそ２５０℃で１桁上がり、およそ３００℃で３桁以上上がる。このような導電性高分子としては、例えば、ポリピロール、ポリチオフェン、ポリアニリンなどを用いることができる。導電性高分子膜３６の厚みは、０．０１μｍ〜２０μｍであることが好ましい。
【００２１】
第１の導電膜３８ａおよび第２の導電膜３８ｂは、それぞれ、絶縁性樹脂および金属フィラーを含む導電性樹脂、または、めっきによって構成され得る。
上述の絶縁性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂などの熱硬化性樹脂を用いることができる。
また、上述の金属フィラーとしては、例えば、Ａｇ、Ｃｕ、ＡｕおよびＳｎからなる群から選ばれる１種の金属、または、当該金属を含む合金を用いることができる。
さらに、上述のめっきの材料としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ａｌ、ＢｉおよびＺｎからなる群から選ばれる１種の金属、または、当該金属を含む合金を用いることができる。
第１の導電膜３８ａの厚みおよび第２の導電膜３８ｂの厚みは、それぞれ、５μｍ〜２００μｍであることが好ましい。
【００２２】
次に、図１に示す積層セラミックコンデンサ１０の製造方法の一例について説明する。
【００２３】
まず、セラミックグリーンシート、内部電極用導電性ペーストおよび外部電極用導電性ペーストを準備する。セラミックグリーンシートや各種導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
【００２４】
次に、セラミックグリーンシート上に、例えば、スクリーン印刷などにより所定のパターンで内部電極用導電性ペーストを印刷し、内部電極パターンを形成する。
【００２５】
そして、内部電極パターンが印刷されていない外層用セラミックグリーンシートを所定枚数積層し、その上に内部電極パターンが印刷されたセラミックグリーンシートを順次積層し、その上に外層用セラミックグリーンシートを所定枚数積層することによって、マザー積層体を作製する。
【００２６】
それから、マザー積層体を静水圧プレスなどの手段により積層方向にプレスする。
【００２７】
そして、プレスしたマザー積層体を所定のサイズにカットし、生のセラミック積層体を切り出す。このとき、バレル研磨などにより生のセラミック積層体の角部や稜部に丸みをつけてもよい。
【００２８】
それから、生のセラミック積層体を焼成する。この場合、焼成温度は、セラミック素体や内部電極の材料にもよるが、９００℃〜１３００℃であることが好ましい。焼成後のセラミック積層体は、積層セラミックコンデンサ１０のセラミック素体１２、第１の内部電極２６ａおよび第２の内部電極２６ｂとなる。
【００２９】
焼成後のセラミック積層体の第１の端面上に導電性高分子膜３６を付与する。具体的には、導電性高分子を有機溶剤に溶かしたペーストを浸漬法により、セラミック積層体の第１の端面に塗布する。その後、導電性高分子が絶縁化しない温度、例えば１５０℃でそのペーストを乾燥させる。
【００３０】
そして、金属フィラーを含む導電性樹脂をセラミック積層体の第１の端面（第１の導電性高分子膜３６の表面）および第２の端面に塗布し、１５０〜２００℃で硬化させる。これにより、セラミック積層体の第１の端面上の第１の導電性高分子膜３６上に第１の導電膜３８ａを形成するとともに、セラミック積層体の第２の端面上に第２の導電膜３８ｂを形成する。
【００３１】
なお、第１の導電膜３８ａおよび第２の導電膜３８ｂをめっきにより形成する場合、めっき後、めっきの材料に対して２００℃以下の温度で焼き付けを行ってもよい。
【００３２】
上述のようにして、図１に示す積層セラミックコンデンサ１０が製造される。
【００３３】
図１に示す積層セラミックコンデンサ１０では、特に、第１の内部電極２６ａの第１の露出部３２ａを被覆するようにして、導電性高分子膜３６が配置されている。そのため、図３に示すように、特定の第１の内部電極２６ａおよび第２の内部電極２６ｂ間でショートが発生して電流が集中した場合、ショートした第１の内部電極２６ａと接触する部分３７において、導電性高分子膜３６が自己発熱を起こして絶縁化する。この場合、導電性高分子膜３６中の特に導電性高分子が絶縁化する。これにより、積層セラミックコンデンサ１０の第１の内部電極２６ａおよび第２の内部電極２６ｂ間のショートによる外部への影響を抑えることができる。
【００３４】
さらに、図１に示す積層セラミックコンデンサ１０では、複数の第１の内部電極２６ａおよび複数の第２の内部電極２６ｂを有するので、１組の第１の内部電極２６ａおよび第２の内部電極２６ｂ間でショートが発生して導電性高分子膜３６の１つの部分３７が絶縁化しても、他の組の第１の内部電極２６ａおよび第２の内部電極２６ｂ間において静電容量が有効に維持され得る。
【００３５】
図４は、この発明にかかる積層セラミックコンデンサの他の例を示す断面図解図である。図４に示す積層セラミックコンデンサ１０は、図１に示す積層セラミックコンデンサ１０と比べて、導電性高分子膜３６と同じ構造の第１の導電性高分子膜３６ａのほかに、第２の導電性高分子膜３６ｂも形成される。
【００３６】
すなわち、図４に示す積層セラミックコンデンサ１０において、第２の外部電極３４ｂは、第２の導電性高分子膜３６ｂおよび第２の導電膜３８ｂを含む。第２の導電性高分子膜３６ｂは、第２の内部電極２６ｂの第２の露出部３２ｂを被覆するようにして、セラミック素体１２の外表面上である特に第２の端面２０ｂ上に形成される。また、第２の導電膜３８ｂは、第２の導電性高分子膜３６ｂを被覆するようにして、セラミック素体１２の外表面上である第１の主面１６ａ、第２の主面１６ｂ、第１の側面１８ａおよび第２の側面１８ｂのそれぞれの他端部分上にも形成される。
【００３７】
第２の導電性高分子膜３６ｂの構成は、第１の導電性高分子膜３６ａ（導電性高分子膜３６）の構成と同じである。そのため、第２の導電性高分子膜３６ｂは、第１の導電性高分子膜３６ａ（導電性高分子膜３６）と同様に作用する。
【００３８】
図４に示す積層セラミックコンデンサ１０を製造するための製造方法は、図１に示す積層セラミックコンデンサ１０を製造するための上述の製造方法とほぼ同じであり、セラミック積層体の第２の端面にも、導電性高分子を有機溶剤に溶かしたペーストを塗布する点が異なる。
【００３９】
図４に示す積層セラミックコンデンサ１０では、第１の内部電極２６ａおよび第２の内部電極２６ｂ間でショートが発生した場合、第１の導電性高分子膜３６ａにおいてショートした第１の内部電極２６ａに接触する部分および第２の導電性高分子膜３６ｂにおいてショートした第２の内部電極２６ｂに接触する部分のうちの少なくとも一方の部分が絶縁化し、どちらか一方の部分が絶縁化した段階で双方の部分の自己発熱が収まる。
【００４０】
そのため、図４に示す積層セラミックコンデンサ１０でも、図１に示す積層セラミックコンデンサ１０と同様に、第１の内部電極２６ａおよび第２の内部電極２６ｂ間のショートによる外部への影響を抑えることができるとともに、１組の第１の内部電極２６ａおよび第２の内部電極２６ｂ間でショートが発生して導電性高分子膜３６の１つの部分３７が絶縁化しても、他の組の第１の内部電極２６ａおよび第２の内部電極２６ｂ間において静電容量が有効に維持され得る。
【００４１】
上述の各積層セラミックコンデンサ１０では、導電性高分子膜３６、第１の導電性高分子膜３６ａおよび第２の導電性高分子膜３６ｂが、それぞれ、セラミック素体１２の１つの端面２０ａまたは２０ｂに全面に形成されているが、それらの導電性高分子膜は、それぞれ、内部電極の露出部を覆うようにして、セラミック素体１２の端面に部分的に形成されてもよく、または、セラミック素体１２の端面以外にセラミック素体１２の主面や側面にも形成されてもよい。
【００４２】
また、上述の各積層セラミックコンデンサ１０では、各外部電極３４ａおよび３４ｂがそれぞれ１層の導電膜３８ａまたは３８ｂを含むが、各外部電極は、それぞれ、複数層の導電膜を含んでもよい。
【産業上の利用可能性】
【００４３】
この発明にかかる積層セラミックコンデンサは、特に小型化・高性能化が急速に進んでいる電子機器に好適に搭載され得る。
【符号の説明】
【００４４】
１０  積層セラミックコンデンサ
１２  セラミック素体
１４  セラミック層
１６ａ  第１の主面
１６ｂ  第２の主面
１８ａ  第１の側面
１８ｂ  第２の側面
２０ａ  第１の端面
２０ｂ  第２の端面
２２  隅部
２４  稜部
２６ａ  第１の内部電極
２６ｂ  第２の内部電極
２８ａ  第１の対向部
２８ｂ  第２の対向部
３０ａ  第１の引出し部
３０ｂ  第２の引出し部
３２ａ  第１の露出部
３２ｂ  第２の露出部
３４ａ  第１の外部電極
３４ｂ  第２の外部電極
３６  導電性高分子膜
３６ａ  第１の導電性高分子膜
３６ｂ  第２の導電性高分子膜
３７  導電性高分子膜の絶縁化した部分
３８ａ  第１の導電膜
３８ｂ  第２の導電膜
【図１】
2012059911.tif 000003
【図２】
2012059911.tif 000004
【図３】
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【図４】
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