(57)【要約】【課題】送信機の変調器のキャリアリークを従来よりも高精度に抑制する。【解決手段】半導体装置１０において、信号分配部３７は、発振器２６によって生成されて入力部ＩＮ１に入力された高周波信号を第１および第２の信号に分配し、第１および第２の出力部ＯＡ１，ＯＢ１からそれぞれ出力する。変調器３０は、ベースバンド信号を第１の信号で変調して出力する。オフセット調整部９０は、第２の信号と変調器３０の出力から漏洩した第１の信号とを比較することによってベースバンド信号のオフセットを調整する。上記の信号分配部３７は、入力部ＩＮ１と第１の出力部ＯＡ１との間に設けられた第１の容量素子Ｃｃａｐと、第１の出力部ＯＡ１と第２の出力部ＯＢ１との間に設けられた第２の容量素子Ｃｐとを含む。第１の容量素子Ｃｃａｐの静電容量は、第２の容量素子Ｃｐの静電容量よりも大きい。【選択図】図２
2012124737.tif 000002
【特許請求の範囲】
【請求項１】
局部発振信号を生成する発振器と、
入力部、第１の出力部、および第２の出力部を有し、前記入力部に入力された前記局部発振信号を第１および第２の信号に分配し、前記第１の信号を前記第１の出力部から出力し、前記第２の信号を前記第２の出力部から出力する信号分配部と、
ベースバンド信号を前記第１の信号で変調して出力する変調器と、
前記第２の信号と前記変調器の出力から漏洩した前記第１の信号とを比較することによって前記ベースバンド信号のオフセットを調整するオフセット調整部とを備え、
前記信号分配部は、
前記入力部と前記第１の出力部との間に設けられた第１の容量素子と、
前記第１の出力部と前記第２の出力部との間に設けられた第２の容量素子とを含む半導体装置。
【請求項２】
局部発振信号を生成する発振器と、
入力部、第１の出力部、および第２の出力部を有し、前記入力部に入力された前記局部発振信号を第１および第２の信号に分配し、前記第１の信号を前記第１の出力部から出力し、前記第２の信号を前記第２の出力部から出力する信号分配部と、
ベースバンド信号を前記第１の信号で変調して出力する変調器と、
前記第２の信号と前記変調器の出力から漏洩した前記第１の信号とを比較することによって前記ベースバンド信号のオフセットを調整するオフセット調整部とを備え、
前記信号分配部は、
前記入力部と前記第１の出力部との間に設けられた第１の容量素子と、
前記入力部と前記第２の出力部との間に設けられた第２の容量素子とを含む半導体装置。
【請求項３】
局部発振信号を生成する発振器と、
入力部、第１の出力部、および第２の出力部を有し、前記入力部に入力された前記局部発振信号を第１および第２の信号に分配し、前記第１の信号を前記第１の出力部から出力し、前記第２の信号を前記第２の出力部から出力する信号分配部と、
ベースバンド信号を前記第１の信号で変調して出力する変調器と、
前記第２の信号と前記変調器の出力から漏洩した前記第１の信号とを比較することによって前記ベースバンド信号のオフセットを調整するオフセット調整部とを備え、
前記信号分配部は、
前記入力部と前記第１の出力部との間に設けられた第１の容量素子と、
前記入力部と前記第２の出力部との間に設けられた第２の容量素子と、
前記第１の出力部と前記第２の出力部との間に設けられた第３の容量素子とを含む半導体装置。
【請求項４】
前記半導体装置は、半導体基板上に形成され、
前記信号分配部は、
前記入力部と接続される第１の金属膜と、
前記第１の金属膜と対向するように前記第１の金属膜と前記半導体基板との間に設けられ、前記第１の出力部と接続され、前記第１の金属膜とともに前記第１の容量素子を構成する第２の金属膜と、
前記第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続され、前記第２の金属膜とともに前記第２の容量素子を構成する第３の金属膜とを含む、請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、半導体基板上に形成され、
前記信号分配部は、
前記第１の出力部と接続される第１の金属膜と、
前記第１の金属膜と対向するように前記第１の金属膜と前記半導体基板との間に設けられ、前記入力部と接続され、前記第１の金属膜とともに前記第１の容量素子を構成する第２の金属膜と、
前記第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続され、前記第２の金属膜とともに前記第２の容量素子を構成する第３の金属膜とを含む、請求項２に記載の半導体装置。
【請求項６】
前記半導体装置は、半導体基板上に形成され、
前記信号分配部は、各々が櫛型形状部を有し、前記第１の容量素子としてインターディジタルキャパシタを構成する第１および第２の金属膜を含み、
前記第１および第２の金属膜は、前記入力部および前記第１の出力部とそれぞれ接続され、
前記信号分配部は、前記第１および第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続され、前記第１の金属膜とともに前記第２の容量素子を構成し、前記第２の金属膜とともに前記第３の容量素子を構成する第３の金属膜をさらに含む、請求項３に記載の半導体装置。
【請求項７】
前記第１の容量素子の静電容量は、前記第２の容量素子の静電容量よりも大きい請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上に形成された半導体装置であって、
局部発振信号が入力される入力部と、
前記入力部に入力された前記局部発振信号を出力するための第１および第２の出力部と、
前記入力部と接続される第１の金属膜と、
前記第１の金属膜と対向するように前記第１の金属膜と前記半導体基板との間に設けられ、前記第１の出力部と接続される第２の金属膜と、
前記第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続される第３の金属膜とを備え、
前記第２の金属膜と前記第３の金属膜との間隔は、前記第１の金属膜と前記第２の金属膜との間隔より大きい半導体装置。
【請求項９】
半導体基板上に形成された半導体装置であって、
局部発振信号が入力される入力部と、
前記入力部に入力された前記局部発振信号を出力するための第１および第２の出力部と、
前記第１の出力部と接続される第１の金属膜と、
前記第１の金属膜と対向するように前記第１の金属膜と前記半導体基板との間に設けられ、前記入力部と接続される第２の金属膜と、
前記第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続される第３の金属膜とを備え、
前記第２の金属膜と前記第３の金属膜との間隔は、前記第１の金属膜と前記第２の金属膜との間隔より大きい半導体装置。
【請求項１０】
半導体基板上に形成された半導体装置であって、
局部発振信号が入力される入力部と、
前記入力部に入力された前記局部発振信号を出力するための第１および第２の出力部と、
各々が櫛型形状部を有し、インターディジタルキャパシタを構成する第１および第２の金属膜とを備え、
前記第１および第２の金属膜は、前記入力部および前記第１の出力部とそれぞれ接続され、
前記半導体装置は、前記第１および第２の金属膜と前記半導体基板との間に設けられ、前記第２の出力部と接続される第３の金属膜をさらに備え、
前記第１および第２の金属膜と前記第３の金属膜との間隔は、前記第１の金属膜と前記第２の金属膜との間隔より大きい半導体装置。
【請求項１１】
前記第３の金属膜には、切込みおよび開口の少なくとも一方が複数形成される、請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体装置は、前記第３の金属膜と前記半導体基板との間に設けられ、ビアホールを介して前記第３の金属膜と接続される第４の金属膜をさらに備え、
前記第４の金属膜には、前記半導体基板に垂直な方向から見て前記第３の金属膜に形成された切込みおよび開口のいずれとも重ならない位置に、切込みおよび開口の少なくとも一方が複数形成される、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に送信機に用いられる半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話向けの従来の通信規格であるＧＳＭ（Global  System  for  Mobile  Communications）／ＷＣＤＭＡ（Wideband  Code  Division  Multiple  Access）と次世代高速データ通信規格である３．９世代移動通信システム（ＬＴＥ：Long  Term  Evolution）とに対応したマルチモードのＲＦＩＣ（Radio  Frequency  Integrated  Circuit）の開発が進められている。マルチモード送信機で問題となるのが、局部発振信号の漏洩（キャリアリーク）とイメージ（サイドバンド）信号である。
【０００３】
特にＷＣＤＭＡでは、送信と受信が同時に動作するＦＤＤ（Frequency  Division  Duplex）方式を採用している。そのため、送信出力の受信帯雑音がデュプレクサを介して受信側に漏れこむことで受信感度を悪化させる問題を生じる。通常はＳＡＷ（Surface  Acoustic  Wave）フィルタを送信機出力に挿入して受信帯雑音を抑圧するが、ＳＡＷフィルタはコストが高いため、補正回路によって送信雑音を低減することでＳＡＷフィルタレスを目指した検討が盛んに行われている。
【０００４】
たとえば、ＭｉｒａｚｅｉとＤａｒａｂｉは以下のように構成されたＳＡＷフィルタレスの低雑音送信機について報告している（非特許文献１参照）。この文献に記載の送信機では、ＬＰＦ（低域通過フィルタ：Low  Pass  Filter）、直交変調器、および電力増幅器（ＰＡ：Power  Amplifier）用のドライバ（ＰＡドライバとも称する）の順に主信号が伝送される。ＰＡドライバの入出力にはフィードバック回路が接続されており、フィードバック回路は、検出回路、ダウンミキサ、ＬＰＦ、およびアップミキサから構成されている。ソースフォロアで構成された検出回路は、ＰＡドライバから出力される送信主信号とＲＸ帯雑音とを含んだＲＦ信号を検出し、検出したＲＦ信号をダウンミキサへ伝送する。ダウンミキサは、受信局部発振信号を用いてこのＲＦ信号を周波数変換し、周波数変換された信号からＬＰＦにより受信帯雑音のみが抽出される。この受信帯雑音はアップミキサに入力されて再び受信局部発振信号により周波数変換されてＰＡドライバの入力に負帰還される。この負帰還されたＲＸ帯雑音はＰＡドライバの出力の受信帯雑音をキャンセルする。
【０００５】
ダイレクトアップコンバージョン方式の送信機では、直交変調器において局部発振信号（搬送波）でベースバンド信号を変調するとき、ＬＯ信号が送信信号に漏れるキャリアリークを引き起こすことが問題となる。キャリアリークによって、送信信号の品質指標であるＥＶＭ（Error  Vector  Magnitude）が劣化してしまう。キャリアリークは直交変調器のベースバンド信号の入力端子におけるＤＣ（直流）オフセットが主原因で発生する。このため、送信ＥＶＭを確保するために、変調器のベースバンド信号の入力端子におけるＤＣオフセットを調整することでキャリアリークを小さくする手法が従来から採られている。
【０００６】
たとえば、特開２００９−２１２８６９号公報（特許文献１）に開示された送信装置は、第１変調器と第２変調器とを含む送信変調器、位相比較器、およびコントローラを具備する。第１および第２変調器にそれぞれ供給される第１ローカル信号と第２ローカル信号とは、所定の位相差（９０°）に設定される。キャリアリークを低減するためのキャリブレーション動作では、第１ローカル信号または第２ローカル信号と送信変調器の出力に漏洩されるキャリア信号とが位相比較器に供給される。位相比較器が所定の位相差（９０°）を検出するまで、コントローラは各変調器を構成する各ペアトランジスタのＤＣバイアス電流を調整する。
【０００７】
次に、上記とは直接的には関係しないが、本願発明に関係するＭＩＭ（Metal-Insulator-Metal）容量について説明する。ＭＩＭ容量は金属より成る一対の電極間に容量絶縁層を挟んで構成された容量素子である。従来は、ポリシリコン層や不純物拡散層などを電極として用いて容量素子が構成されていたが、近時では、容量精度の向上や周波数特性の向上を図ることが可能であるためＭＩＭ容量が注目されている。
【０００８】
特開２００３−１５２０８５号公報（特許文献２）は、ＭＩＭ容量へのノイズの結合を防止し得る半導体装置について開示する。この文献に記載の半導体装置は、半導体基板と、半導体基板の上方に形成され、下部電極、下部電極上に形成された容量絶縁膜、および容量絶縁膜上に形成された上部電極を有する容量素子と、少なくとも容量素子の上方又は下方に形成されたシールド層と、容量素子とシールド層との間に形成され、下部電極又は上部電極に電気的に接続された引き出し配線層とを有する。シールド層及び引き出し配線層には、それぞれ複数の孔が形成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２１２８６９号公報
【特許文献２】特開２００３−１５２０８５号公報
【非特許文献】
【００１０】
【非特許文献１】I.A.  Mirzaei，H.  Darabi，“A  Low-Power  WCDMA  Transmitter  with  an  Integrated  Notch  Filter”，ISSCC  Dig.  Tech.  Papers，  pp.212-213，Feb.  2008.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＲＦＩＣ単体で局部発振信号の漏洩やイメージ信号を自動補正するためには、局部発振信号やイメージ信号などの非補正信号を検知して、フィードバックする必要がある。そのため、被補正信号の検出回路の搭載が必須となる。検出回路はメインの回路の性能に影響を与えないように設計する必要があり、接続するノードのインピーダンスより検出回路の入力インピーダンスは十分高い必要がある。
【００１２】
従来は高入力インピーダンスであるアクティブ回路で検出回路を構成するのが一般的であり、上述のＭｉｒａｚｅｉおよびＤａｒａｂｉによる非特許文献１に記載された低雑音送信機には、ソースフォロアで構成された検出回路が設けられている。この場合、検出回路は、ＰＡドライバから出力される送信主信号とＲＸ帯雑音とを含んだＲＦ出力信号を歪み無く低雑音でダウンミキサへ伝送する必要がある。そのため、アクティブ素子で構成した検出回路は線形性の要求から大きな電流を必要とするという問題がある。さらに、入出力間の線形性を得るために、ダウンミキサには送信主信号をそのまま入力することができないので、検出回路の出力に減衰器を設ける必要があり、この減衰器を設置するのに比較的大きな面積必要とするという問題がある。
【００１３】
上記の特開２００９−２１２８６９号公報（特許文献１）に開示された送信装置では、前述のように位相比較器が、直交変調器の出力のキャリアリークと第１および第２の局部発振信号との位相検出を行なう。ＭＯＳ（Metal  Oxide  Semiconductor）プロセスを用いた直交変調器では、バイポーラプロセスを用いた直交変調器の場合に比べて大きな局部発振信号の入力を必要とする。これに対して、直交変調器から出力されるキャリアリークは直交変調器に入力される局部発振信号と比較して−４０ｄＢ（約１／１００倍）から−６０ｄＢ（約１／１０００倍）程度低い。検出された局部発振信号と検出された直交変調器の出力信号とは、位相比較器に入力されるので、少なくとも位相比較器の入力付近では両信号の配線が比較的近接している。このため、位相比較器に入力付近では、局部発振信号が直交変調器の出力信号に重畳されるためにキャリアリークの補正精度を悪化させるという問題が生じる。したがって、局部発振信号を検出する検出回路では、局部発振信号を減衰させる必要があるが、検出回路にアクティブ素子を用いている場合には、信号を減衰させるにも関わらず、電流を必要とするという問題がある。
【００１４】
この発明の目的は、消費電力を抑えながら局部発振信号を減衰させた検出信号を取り出すことができる半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明の実施の一形態による半導体装置は、発振器と、信号分配部と、変調器と、オフセット調整部とを備える。発振器は局部発振信号を生成する。信号分配部は、入力部、第１の出力部、および第２の出力部を有し、入力部に入力された局部発振信号を第１および第２の信号に分配し、第１の信号を第１の出力部から出力し、第２の信号を第２の出力部から出力する。変調器は、ベースバンド信号を第１の信号で変調して出力する。オフセット調整部は、第２の信号と変調器の出力から漏洩した第１の信号とを比較することによってベースバンド信号のオフセットを調整する。上記の信号分配部は、入力部と第１の出力部との間に設けられた第１の容量素子と、第１の出力部と第２の出力部との間に設けられた第２の容量素子とを含む。
【００１６】
この発明の実施の他の形態による半導体装置は、半導体基板上に形成され、入力部と、第１および第２の出力部と、第１〜第３の金属膜とを備える。入力部には、高周波信号が入力される。第１および第２の出力部は、入力部に入力された高周波信号を出力するために設けられる。第１の金属膜は、入力部と接続される。第２の金属膜は、第１の金属膜と対向するように第１の金属膜と半導体基板との間に設けられ、第１の出力部と接続される。第３の金属膜は、第２の金属膜と半導体基板との間に設けられ、第２の出力部と接続される。ここで、第２の金属膜と第３の金属膜との間隔は、第１の金属膜と第２の金属膜との間隔より大きい。
【発明の効果】
【００１７】
上記の実施の一形態による半導体装置によれば、容量素子を有する信号分配部を用いることによって、消費電力を抑えながら局部発振信号を減衰させた信号を検出することができる。この減衰した信号と変調器の出力信号とを比較することによって変調器のキャリアリークを従来よりも高精度に抑制することができる。
【００１８】
上記の実施の他の形態による半導体装置によれば、入力部から入力され第１の出力部に出力される局部発振信号の減衰を少なくする一方、より減衰した高周波信号を検出信号として第２の出力部を介して取り出すことができる。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態１によるＲＦＩＣ１０を搭載した通信機１の全体構成を示すブロック図である。
【図２】図１のＲＦＩＣ１０のうち直交変調器３０のキャリアリーク補正に関わる部分をさらに詳しく示したブロック図である。
【図３】検出器３７の詳細な構成を示すブロック図である。
【図４】各容量部（４０〜４３）の構造を模式的に示す平面図である（金属配線層Ｍ５の平面図）。
【図５】各容量部（４０〜４３）の構造を模式的に示す平面図である（金属配線層Ｍ３の平面図）。
【図６】各容量部（４０〜４３）の構造を模式的に示す平面図である（金属配線層Ｍ２の平面図）。
【図７】図４〜図６のＶＩＩ−ＶＩＩ線に沿った断面を模式的に示した図である。
【図８】図４〜図７に示す各容量部（４０〜４３）の等価回路図である。
【図９】端子ＮＤ１から端子ＮＤ２への利得Ｇａｉｎ２１、端子ＮＤ１から端子ＮＤ３への利得Ｇａｉｎ３１を示す図である。
【図１０】直交変調器３０の出力信号とセレクタ７０の出力信号との電気的結合αとキャリアリーク量との関係を示す図である。
【図１１】図２の制御部１２によるＤＣオフセット補正の手順を示すフローチャートである。
【図１２】図２のスイッチＳＷ１，ＳＷ２の構成の一例を示す回路図である。
【図１３】図２のセレクタ７０の構成の一例を示す回路図である。
【図１４】図３に示す各容量部（４０〜４３）とその変形例（４０Ａ〜４３Ａ）の等価回路図である。
【図１５】この発明の実施の形態２によるＲＦＩＣで用いられる容量部の構造を模式的に示す平面図である（金属配線層Ｍ４，Ｍ３の平面図）。
【図１６】この発明の実施の形態２によるＲＦＩＣで用いられる容量部の構造を模式的に示す平面図である（金属配線層Ｍ２の平面図）。
【図１７】図１５、図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面を模式的に示した図である。
【図１８】図１５〜図１７に示す容量部の等価回路図である。
【発明を実施するための形態】
【００２０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００２１】
＜実施の形態１＞
［通信機１の全体構成］
図１は、この発明の実施の形態１によるＲＦＩＣ１０を搭載した通信機１の全体構成を示すブロック図である。通信機１は、ベースバンド回路２（ＢＢＩＣ：Baseband  IC）と、ＲＦＩＣ１０と、差動信号のインピーダンスを変換するとともに差動信号をシングルエンド信号に変換する変換器３と、電力増幅器４（ＨＰＡ：High  Power  Amplifier）と、フロントエンドモジュール５（ＦＥＭ：Front-End  Module）と、アンテナ６と、シングルエンド信号を差動信号に変換して、差動信号のインピーダンスを変換する変換器７とを含む。
【００２２】
以下、送信時および受信時に分けて各部の動作について簡単に説明する。以下の説明では、差動信号ＸＸを構成する非反転信号と反転信号を区別するときには、参照符号ＸＸの末尾にＴ（非反転信号）、Ｂ（反転信号）をそれぞれ付して、ＸＸ＿Ｔ、ＸＸ＿Ｂのように記載する。送信をＴＸ、受信をＲＸと記載する場合がある。
【００２３】
まず、送信時には、ベースバンド回路２は、送信データに基づいてＩ信号と直交位相成分であるＱ信号とを生成する。生成されたＩ信号およびＱ信号は、ＲＦＩＣ１０への制御信号とともに、シリアル差動信号Ｓ＿ＴＸに変換されて、ＬＶＤＳ（Low  Voltage  Differential  Signaling）でＲＦＩＣ１０に出力される。シリアル差動信号Ｓ＿ＴＸは、ＲＦＩＣ１０のインターフェース部１１でシリアル−パラレル変換されてＩ信号Ｄｉ、Ｑ信号ＤｑとＲＦＩＣ１０への制御信号に分離される。
【００２４】
ＲＦＩＣ１０は、送信装置の構成として、補正値加算部２１と、ＤＡＣ２２，２３（ＤＡＣ：Digital-to-Analog  Converter）と、ＬＰＦ２４，２５（ＬＰＦ：Low  Pass  Filter）と、局部発振器２６と、移相器２７と、直交変調器３０と、送信パワーを制御するＴＸＰＧＡ３１（ＰＧＡ：Programmable  Gain  Amplifier)とを含む。ＲＦＩＣ１０は、動作モードとして送信モードとキャリアリーク較正モードを含む。
【００２５】
インターフェース部１１から出力されたデジタルのＩ信号ＤｉおよびＱ信号Ｄｑは、補正値加算部２１によって第１および第２のオフセット補正値がそれぞれ付加される。オフセット補正値は、直交変調器３０のキャリアリークを抑制するためのものであり、キャリアリーク較正モード時にその値が決定される。
【００２６】
ＤＡＣ２２，２３は、オフセット補正されたＩ信号ＤｉおよびＱ信号Ｄｑをそれぞれアナログ差動信号に変換する。アナログ変換されたオフセット補正後のＩ信号およびＱ信号は、ＬＰＦ２４，２５をそれぞれ通過した後、それぞれ差動信号ＢＢ＿Ｉ、ＢＢ＿Ｑとして直交変調器３０に入力される。
【００２７】
直交変調器３０には、さらに、局部発振器２６の出力信号に基づいて移相器２７にて生成されたアナログ差動信号である局部発振信号ＬＯ＿Ｉと局部発振信号ＬＯ＿Ｑとが入力される。ここで、局部発振信号ＬＯ＿ＩとＬＯ＿Ｑの位相差は９０度であり、ＬＯ＿Ｑの位相が遅れている。移相器２７に代えて、１／２分周器によって局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑを生成してもよい。
【００２８】
直交変調器３０は、ＢＢ＿Ｉ信号とＬＯ＿Ｉ信号とを乗算するとともに、ＢＢ＿Ｑ信号とＢＢ＿Ｑ信号とを乗算し、それらの乗算結果を減算することによって、送信周波数帯域の送信変調信号を生成してＴＸＰＧＡ３１に出力する。
【００２９】
ＴＸＰＧＡ３１に入力された送信変調信号は、制御信号に応じて送信パワー調整された後、変換器３によって差動信号からシングルエンド信号に変換される。
【００３０】
電力増幅器４は、変換器３から出力された送信信号を増幅する。増幅された送信信号はフロントエンドモジュール５を介してアンテナ６に供給され、アンテナ６から放射される。フロントエンドモジュール５は、送信信号と受信信号を分離するデュプレクサと、送受信周波数帯ごとに用意されたデュプレクサとアンテナ６との接続を切替えるスイッチとを含むモジュールである。
【００３１】
次に、受信時には、アンテナ６で受信した受信信号は、フロントエンドモジュール５を介して変換器７に入力される。変換器７は、単相信号である受信信号を差動信号に変換するとともにインピーダンス変換を行ってＲＦＩＣ１０に伝送する。
【００３２】
ＲＦＩＣ１０は、受信装置の構成として、ＬＮＡ８０（ＬＮＡ：Low  Noise  Amplifier）と、直交復調器８１と、局部発振器８２と、移相器８３と、ＲＸＰＧＡ８４，８５と、ＬＰＦ８６，８７と、ＡＤＣ８８，８９（ＡＤＣ：Analog-to-Digital  Converter）とを含む。
【００３３】
変換器７から入力された受信信号は、ＬＮＡ８０によって増幅された後、直交復調器８１に入力される。直交復調器８１には、ＬＮＡ８０の受信信号に加えて、局部発振器８２の出力信号に基づいて移相器８３にて生成されたアナログ差動信号である局部発振信号ＲＸＬＯ＿Ｉおよび局部発振信号ＲＸＬＯ＿Ｑが入力される。ここで、局部発振信号ＲＸＬＯ＿ＩとＲＸＬＯ＿Ｑとの位相差は９０度であり、ＲＸＬＯ＿Ｑの位相が遅れている。移相器８３に代えて、１／２分周器によって局部発振信号ＲＸＬＯ＿Ｉ，ＲＸＬＯ＿Ｑを生成してもよい。
【００３４】
直交復調器８１は、受信信号と局部発振信号ＲＸＬＯ＿Ｉとを乗算することによってベースバンドＩ信号を生成し、受信信号と局部発振信号ＲＸＬＯ＿Ｑとを乗算することによってベースバンドＱ信号を生成する。
【００３５】
直交復調器８１によって生成されたベースバンドＩ信号とベースバンドＱ信号とは、ＬＰＦ８４，８５によって不要波が除去された後にＲＸＰＧＡ８６，８７によってそれぞれレベル調整される。ＲＸＰＧＡ８６，８７を通過したＩ信号およびＱ信号は、ＡＤＣ８８，８９によってそれぞれデジタル変換される。その後、ベースバンドＩ信号およびベースバンドＱ信号は、インターフェース部１１によってシリアル差動信号Ｓ＿ＲＸに変換されてＬＶＤＳにてベースバンド回路２に出力される。ベースバンド回路２は、受信したＩ信号およびＱ信号を含むシリアル差動信号Ｓ＿ＲＸに基づいて受信信号を復調する。
【００３６】
ＲＦＩＣ１０は制御部１２をさらに含む。制御部１２は、インターフェース部１１で分離されたベースバンド回路２からの制御信号を受け、上述の送信装置および受信装置の各要素を制御する。
【００３７】
図２は、図１のＲＦＩＣ１０のうち直交変調器３０のキャリアリーク補正に関わる部分をさらに詳しく示したブロック図である。ＲＦＩＣ１０は、既に説明した制御部１２、補正値加算部２１、ＤＡＣ２２，２３、ＬＰＦ２４，２５、直交変調器３０、局部発振器２６、および移相器２７に加えて、スイッチＳＷ１，ＳＷ２、検出器３７（信号分配部）、セレクタ７０、位相比較器７１（ＰＤ：Phase  Detector）、および比較器７２をさらに含む。図２には、直交変調器３０および補正値加算部２１のさらに詳しい構成も示される。位相比較器７１、比較器７２、制御部１２、および補正値加算部２１によって、キャリアリーク較正モード時にベースバンド信号Ｄｉ，Ｄｑのオフセット調整を行なうオフセット調整部９０が構成される。
【００３８】
［直交変調器３０の構成］
図２に示すように、直交変調器３０は、第１および第２のミキサ（混合器）３４，３５と、減算器３６とを含む。送信時には、スイッチＳＷ１，ＳＷ２はともにオン状態になるように制御される。このとき、第１のミキサ３４は、Ｉ信号ＢＢ＿Ｉと第１の局部発振信号ＬＯ＿Ｉとを乗算する。第２のミキサ３５は、Ｑ信号ＢＢ＿Ｑと第２の局部発振信号ＬＯ＿Ｑとを乗算する。減算器３６は、第１のミキサ３４から出力された差動信号と第２のミキサ３５から出力された差動信号とを減算することによって送信信号を生成する。ミキサ３４，３５は、たとえば、ギルバートセル回路によって構成することができる。
【００３９】
［キャリアリークの原因と補正方法］
次に、キャリアリークの主要因であるＤＣオフセットについて説明する。第１の局部発振信号ＬＯ＿Ｉの周波数ｆLOとすると、ＬＯ＿Ｉ信号は時間ｔを用いてｃｏｓ（２πｆLO×ｔ）で表される（ただし、ｃｏｓは余弦関数、πは円周率）。ここで、ミキサ３４のベースバンドＩ信号の入力端子間（非反転信号の入力端子と反転信号の入力端子との間）にＤＣオフセットＶｉが含まれていると、ミキサ３４からは、
Ｇc×Ｖi×cos(２πｆLO×ｔ)                                          …(1)
という局部発振信号ＬＯ＿Ｉに基づいた周波数ｆLOのキャリアリーク成分が出力される。ここで、Ｇｃはミキサ３４の変換利得を表す。
【００４０】
Ｑ信号側についても同様に、第２の局部発振信号ＬＯ＿Ｑの周波数ｆLOとすると、ＬＯ＿Ｑ信号は時間ｔを用いてｓｉｎ（２πｆLO×ｔ）で表される（ただし、ｓｉｎは正弦関数）。ミキサ３５のＱ信号ＢＢ＿Ｑの入力端子間（非反転信号の入力端子と反転信号の入力端子の間）にＤＣオフセットＶｑが含まれていると、ミキサ３５からは、
Ｇc×Ｖq×sin(２πｆLO×ｔ)                                          …(2)
という局部発振信号ＬＯ＿Ｑに基づいた周波数ｆLOのキャリアリーク成分が出力される。ここで、Ｇｃはミキサ３５の変換利得を表わす。発生したキャリアリーク成分は、送信変調信号の変調信号コンスタレーションを原点に対してシフトさせるため、送信信号の品質指標であるＥＶＭ（Error  Vector  Magnitude）が劣化するので問題となる。
【００４１】
キャリアリークの主要因である、このＤＣオフセットＶｉおよびＶｑは、それぞれＤＡＣ２２からミキサ３４までと、ＤＡＣ２３からミキサ３５までの、差動回路を構成する素子のばらつきと、それらの素子間を接続する配線の寄生抵抗差などによって確率的もしくはシステム的に生じる。ミキサ３４，３５の出力のキャリアリークはＤＣオフセットＶｉ，Ｖｑが０のとき最小になることから、ＤＣオフセットＶｉ，Ｖｑを打ち消すために、ＲＦＩＣ１０には補正値加算部２１が設けられている。補正値加算部２１は、加算器３２，３３を含み、−Ｖｉ，−Ｖｑの電圧がミキサ３４，３５の入力端子間にそれぞれ印加されるように、オフセット補正値Ｍｉ，ＭｑをデジタルのＩ信号ＤｉおよびＱ信号Ｄｑにそれぞれ加算する。この操作によりＤＣオフセットＶｉ，Ｖｑが０に調整されてキャリアリークが最良に補正される。
【００４２】
［制御部１２について］
次にＤＣオフセット補正に関わる構成要素を説明する。
【００４３】
上記のオフセット補正値Ｍｉ，Ｍｑの調整は、データ送信前のキャリアリーク較正モード時に行なわれる。キャリアリーク較正モード時には、図１のインターフェース部１１は送信信号（Ｉ信号ＤｉおよびＱ信号Ｄｑ）を出力しない。したがって、直交変調器３０の差動入力端子には、オフセット補正値Ｍｉ，Ｍｑに基づいてアナログ信号に変換された信号と、ＤＡＣ２２からミキサ３４までと、ＤＡＣ２３からミキサ３５までのＤＣオフセットＶｉおよびＶｑとに基づいた、ＤＣオフセット補正信号ＯＳ＿Ｉ，ＯＳ＿Ｑのみが入力されることになる。
【００４４】
制御部１２は、オフセット補正値Ｍｉ，Ｍｑを変化させながら、すなわち、ＤＣオフセット補正信号ＯＳ＿Ｉ，ＯＳ＿Ｑを変化させながら、直交変調器３０の出力キャリアリーク信号をモニターする。モニターした出力キャリアリーク信号に基づいて、制御部１２は、キャリアリーク量が最小となるようなオフセット補正値Ｍｉ，Ｍｑを決定する。このオフセット補正を行なうために、ＲＦＩＣ１０には、スイッチＳＷ１，ＳＷ２、検出器３７セレクタ７０、位相比較器７１、および比較器７２が設けられている。
【００４５】
［スイッチＳＷ１，ＳＷ２について］
第１のスイッチＳＷ１は、移相器２７と検出器３７との間の第１の局部発振信号ＬＯ＿Ｉの伝送経路上に設けられ、制御部１２から出力された制御信号ＣＴＲＬ１が活性化されたときオン状態になり、非活性化されたときオフ状態になる。第２のスイッチＳＷ２は、移相器２７と検出器３７との間の第２の局部発振信号ＬＯ＿Ｑの伝送経路上に設けられ、制御部１２から出力された制御信号ＣＴＲＬ２が活性化されたときオン状態になり、非活性化されたときオフ状態に切替わる。
【００４６】
スイッチＳＷ１，ＳＷ２は送信時にはいずれもオン状態になるように制御される。一方、実施の形態１の場合、第１のオフセット補正値Ｍｉのキャリブレーション中には、制御部１２は、第１のスイッチＳＷ１をオン状態し、第２のスイッチＳＷ２をオフ状態にする。この結果、第２のミキサ３５の出力差動信号が０になるので、減算器３６からは、第１のＤＣオフセット補正信号ＯＳ＿Ｉと第１の局部発振信号ＬＯ＿Ｉとが第１のミキサ３４によって周波数変換された信号が出力される。第２のオフセット補正値Ｍｑのキャリブレーション中には、制御部１２は、第１のスイッチＳＷ１をオフ状態にし、第２のスイッチＳＷ２をオン状態にする。この結果、第１のミキサ３４の出力差動信号が０になるので、減算器３６からは、第２のＤＣオフセット補正信号ＯＳ＿Ｑと第２の局部発振信号ＬＯ＿Ｑとが第２のミキサ３５によって周波数変換された信号が出力される。
【００４７】
［検出器３７について］
図３は検出器３７の詳細な構成を示すブロック図である。検出器３７は端子ＮＤ１，ＮＤ２，ＮＤ３を有する同じ特性を持つ容量部４０，４１，４２，４３で構成される。端子ＮＤ１は容量素子Ｃｃａｐの一端とスイッチＳＷ１またはＳＷ２とに接続され、端子ＮＤ２は容量素子Ｃｃａｐの他方端とミキサ３４または３５とに接続されている。また、端子ＮＤ３は端子ＮＤ２，ＮＤ３と電磁気的に結合している端子である。実施の形態１の場合、容量素子ＣｃａｐはＭＩＭ容量によって構成される。
【００４８】
容量部４０，４１の端子ＮＤ１，ＮＤ２，ＮＤ３によってそれぞれ入力部ＩＮ１、出力部ＯＡ１、出力部ＯＢ１が構成される。入力部ＩＮ１には、スイッチＳＷ１を介して局部発振信号ＬＯ＿Ｉが入力される。入力部ＩＮ１に入力された局部発振信号ＬＯ＿Ｉの大部分は出力部ＯＡ１からミキサ３４へ出力される。入力部ＩＮ１に入力された局部発振信号ＬＯ＿Ｉの振幅を減衰させた検出信号が出力部ＯＢ１からセレクタ７０に出力される。容量部４２，４３についても同様に、容量部４２，４３の端子ＮＤ１，ＮＤ２，ＮＤ３によってそれぞれ入力部ＩＮ２、出力部ＯＡ２、出力部ＯＢ２が構成される。入力部ＩＮ２に入力された局部発振信号ＬＯ＿Ｉの大部分は出力部ＯＡ２からミキサ３４へ出力される。入力部ＩＮ２に入力された局部発振信号ＬＯ＿Ｉの振幅を減衰させた検出信号が出力部ＯＢ２からセレクタ７０に出力される。
【００４９】
図４〜図６は、各容量部（４０〜４３）の構造を模式的に示す平面図である。各容量部は、第２、第３、および第５の金属配線層Ｍ２，Ｍ３，Ｍ５に形成された複数の金属電極膜と、第４の金属配線層Ｍ４と第５の金属配線層Ｍ５との間に形成されたＭＩＭ容量と、これらを接続するためのビアホールによって構成される。図４には第５の金属配線層Ｍ５の平面図が示され、図５には第３の金属配線層Ｍ３の平面図が示され、図６には第２の金属配線層Ｍ２の平面図が示される。
【００５０】
図７は、図４〜図６のＶＩＩ−ＶＩＩ線に沿った断面を模式的に示した図である。図７には、半導体基板ＳＵＢに近接するほうから順番に第１〜第６の金属配線層Ｍ１〜Ｍ６が示される。図４〜図６において図解を容易にするために、同一の金属配線層には同一のハッチングを付し、金属電極膜５２を一点鎖線で示し、金属電極膜５４を破線で示している。金属配線層間および金属配線層と半導体基板ＳＵＢとの間には、層間絶縁膜ＩＬＩ０〜ＩＬＩ６が設けられる。実際には第７以降の金属配線層も設けられているが、図７では図示が省略されている。金属配線層Ｍ１，Ｍ４，Ｍ６、半導体基板ＳＵＢに形成されたＭＯＳ（Metal  Oxide  Semiconductor）トランジスタＴｒ１，Ｔｒ２、素子分離膜ＩＳＯは容量部４０〜４３には含まれないが、便宜的に示している。以下、図４〜図７を参照して、容量部４０〜４３の各々の構造を説明する。
【００５１】
各容量部（４０〜４３）は、金属電極膜５０，５１，５５，５６と、ＭＩＭ容量を構成する上層側の金属電極膜５２および下層側の金属電極膜５４と、これらの金属電極膜５２，５４に挟まれた容量絶縁膜５３とを含む。
【００５２】
金属電極膜５０は第５の金属配線層Ｍ５に形成され、ビアホール５７を介してＭＩＭ容量の上層側の金属電極膜５２と接続される。金属電極膜５０とビアホール５７内の金属膜とは、たとえば、デュアルダマシン（Dual  Damascene）プロセスによって一体形成される。図４に示すように金属電極膜５０は端子ＮＤ１と直結される。
【００５３】
金属電極膜５１は第５の金属配線層Ｍ５に形成され、ビアホール５８を介してＭＩＭ容量の下層側の金属電極膜５４と接続される。金属電極膜５１とビアホール５８内の金属膜とは、たとえば、デュアルダマシンプロセスによって一体形成される。図４に示すように金属電極膜５１は端子ＮＤ２と直結される。
【００５４】
ＭＩＭ容量に用いられる金属電極膜５２は、下層側の金属電極膜５４に対向する位置に設けられる。容量絶縁膜５３は、これらの金属電極膜５２，５４に挟まれた領域に形成される。容量絶縁膜５３には、望ましくは層間絶縁膜ＩＬＩ０〜ＩＬＩ６よりも誘電率の高い材料が用いられる。
【００５５】
金属電極膜５５は、ＭＩＭ容量を構成する下層側の金属電極膜５４と半導体基板ＳＵＢとの間に第３の金属配線層Ｍ３を利用して形成される。図５に示すように、金属電極膜５５は、複数のスリット状の開口部５５Ａを有し、全体として梯子状の形状を有する。開口の形状は図５に示すものに限らず、任意の形状であってもよい。各開口が金属電極膜５５の端部に達するような切込みとして形成され、金属電極膜５５が全体として櫛形状の形状を有していてもよい。金属電極膜５５は端子ＮＤ３と直結される。金属電極膜５５は、さらに、下層に設けられた金属電極膜５６とビアホール５９を介して接続される。金属電極膜５５とビアホール５９内の金属膜とは、たとえば、デュアルダマシンプロセスによって一体形成される。
【００５６】
金属電極膜５６は、金属電極膜５５と半導体基板ＳＵＢとの間に第２の金属配線層Ｍ２を利用して形成される。図６に示すように、複数のスリット状の開口部５６Ａを有し、全体として梯子状の形状を有する。金属電極膜５６の開口部５６Ａは、半導体基板ＳＵＢに垂直な方向から見て、金属電極膜５５の開口部５５Ａと重ならない位置に設けられる。すなわち、半導体基板ＳＵＢに垂直な方向から見て、ＭＩＭ容量を構成する下層側の金属電極膜５４と半導体基板ＳＵＢとの間には、金属電極膜５５，５６が隙間無く配置されている。これによって、金属電極膜５０，５１，５２，５４と半導体基板ＳＵＢとの電気的・磁気的結合による損失を小さくしている。開口の形状は図６に示すものに限らず、任意の形状であってもよい。各開口が金属電極膜５６の端部に達するような切込みとして形成され、金属電極膜５６が全体として櫛形状の形状を有していてもよい。
【００５７】
ＭＩＭ容量を構成する金属電極膜５２，５４間の間隔に比べて金属電極膜５４と金属電極膜５５との間隔はかなり大きい。このように金層電極膜間の間隔を設定するとともに、容量絶縁膜５３の比誘電率を層間絶縁膜ＩＬＩ１〜ＩＬＩ６の比誘電率に比べてできるだけ大きくすれば、ＭＩＭ容量を構成する金属電極膜５２，５４間の静電容量を金属電極膜５４，５５間の静電容量の１００倍〜１０００倍にすることができる。すなわち、金属電極膜５５は、ＭＩＭ容量を構成する下層側の金属電極膜５４と容量結合しているが、その静電容量の大きさはＭＩＭ容量に比べるとわずかである。なお、金属電極膜５５はＭＩＭ容量を構成する上層側の金属電極膜５２ともわずかに容量結合していると考えられるが、下層側の金属電極膜５４との容量結合に比べてさらに小さく無視できる。すなわち、端子ＮＤ３は、端子ＮＤ１よりも端子ＮＤ２と電気的に強く結合している。
【００５８】
図５では、金属電極膜５５と端子ＮＤ３とが直結されていたが、金属電極膜５５に代えて金属電極膜５６と端子ＮＤ３とが直結されるようにしてもよい。すなわち、金属電極膜５５は金属電極膜５６の少なくとも一部を介して端子ＮＤ３と接続されていてもよい。
【００５９】
上記の金属配線層Ｍ１〜Ｍ６およびビアホール５７，５８，５９内の金属膜の材料として、たとえば銅が用いられる。ただし、ビアホール５７，５８，５９内の金属膜をデュアルダマシンプロセスによって作製しない場合には、金属配線層と異なる材料をビアホール内の金属膜に用いることもできる。
【００６０】
容量部４０〜４３の近傍に設けられる層間絶縁膜ＩＬＩ１〜ＬＩＬ６には、炭素含有シリコン酸化膜（ＳｉＯＣ）など、二酸化ケイ素（ＳｉＯ2）よりも比誘電率が小さい材料を用いることが望ましい。層間絶縁膜ＩＬＩ０や金属配線層Ｍ６よりも上層の層間絶縁膜の材料には、たとえば、ＳｉＯＣよりも誘電率の大きいＴＥＯＳ膜（テトラエトキシシランと酸素を原料ガスとしてＣＶＤ（Chemical  Vapor  Deposition）によって生成されたＳｉＯ2膜）が用いられる。図５において金属配線層Ｍ１〜Ｍ６の上部にはデュアルダマシンプロセス時のエッチングストッパＥＳ２〜ＥＳ６が形成される。エッチングストッパＥＳ２〜ＥＳ６の材料として、炭窒化シリコン膜（ＳｉＣＮ）、炭酸化シリコン膜（ＳｉＣＯ）またはこれらを積層した膜などが用いられる。
【００６１】
ＭＩＭ容量を構成する金属電極膜５２，５４の材料には、たとえばタングステン、ルテニウム、チタン窒化膜、チタン、チタン−チタン窒化膜、タンタル膜、タンタル窒化膜、アルミニウム−銅、銅、アルミニウム、またはこれらの組み合わせが用いられる。容量絶縁膜５３については、ＳｉＯＣやＳｉＯ2膜などのシリコン、炭素などを含む誘電体材料または、ＴａＯ２、ＢＳＴ[(Ｂａ，Ｓr)ＴｉＯ３−ｘ] 等のＢａ、Ｓｒ、Ｐｂ、Ｚｒ、Ｔｉ、Ｔａなどを含む誘電体材料が用いられる。
【００６２】
図７の場合には、層間絶縁膜ＩＬＩ２，ＩＬＩ３，ＩＬＩ４は等しい厚みで形成され、層間絶縁膜ＩＬＩ５は層間絶縁膜ＩＬＩ２〜ＩＬＩ４よりも大きな厚みで形成される。しかしながら、厚みの関係は必ずしも図７に示すとおりでなくてよく、たとえば、層間絶縁膜ＩＬＩ２〜ＩＬＩ５が等しい厚みであってもよい。
【００６３】
図８は、図４〜図７に示す各容量部（４０〜４３）の等価回路図である。図８を参照して、端子ＮＤ３と端子ＮＤ１との電気的結合を無視すると、各容量部（４０〜４３）の等価回路は、ＭＩＭ容量（金属電極膜５２，５４および容量絶縁膜５３）に対応する容量素子Ｃｃａｐと、端子ＮＤ２およびＮＤ３間の電気的結合を表した容量素子Ｃｐとで記述できる。したがって、端子ＮＤ３に現れる電圧は、端子ＮＤ２に現れる電圧が、容量素子Ｃｐと端子ＮＤ３に接続した回路のインピーダンスとで分圧されることにより減衰された電圧に等しい。
【００６４】
図９は、端子ＮＤ１から端子ＮＤ２への利得Ｇａｉｎ２１、端子ＮＤ１から端子ＮＤ３への利得Ｇａｉｎ３１を示す図である。図９において横軸は周波数を表わす。
【００６５】
図８、図９を参照して、端子ＮＤ１に印加された信号は容量Ｃｃａｐと端子ＮＤ２に接続した回路インピーダンスで分圧される。したがって、Ｇａｉｎ２１は容量Ｃｃａｐのインピーダンスが高くなるＤＣ近傍で大きな減衰となる特性を持ち、入力信号が高周波になるほど容量Ｃｃａｐのインピーダンスが小さくなるため、小さい減衰特性となる。
【００６６】
一方、前述のように端子ＮＤ３に現れる信号は、端子ＮＤ２に現れる信号が、さらに容量Ｃｐと端子ＮＤ３に接続した回路インピーダンスとで分圧されることにより減衰された信号である。したがって、Ｇａｉｎ３１は、Ｇａｉｎ２１の特性カーブに類似した特性となるが、より減衰された特性をとる。Ｇａｉｎ２１がほぼ平坦になる領域が回路的に望ましいため、入力信号周波数は図９のＡ点以上の周波数であることが好ましい。特に、容量素子Ｃｐの静電容量を容量素子Ｃｃａｐの静電容量よりも小さくするため、端子ＮＤ２の信号に比べ端子ＮＤ３の信号はより一層減衰している。
【００６７】
以上のように、検出器３７は、スイッチＳＷ１およびスイッチＳＷ２からそれぞれ出力された第１の局部発振信号ＬＯ＿Ｉおよび第２の局部発振信号ＬＯ＿Ｑを受けて、それらを減衰させた検出信号をセレクタ７０に供給するとともに、この検出信号よりも減衰がはるかに小さい信号をミキサ３４、３５に供給する。局部発振信号ＬＯ＿Ｉ，ＬＯ＿Ｑを減衰させた検出信号を取出すために、ＭＩＭ容量の下層に設けられた金属電極膜５５，５６とＭＩＭ容量電極との電磁気的結合を利用している。アクティブ素子を用いないため、入出力間の線形性が非常に良く、なおかつ電力を消費しない。このため、被検出信号である局部発振信号はほとんど損失無くＭＩＭ容量を伝送させてミキサ３４，３５に供給することができるともに、局部発振信号を減衰させた検出信号をセレクタ７０に供給することができる。
【００６８】
また図４〜図７に示すとおり、容量素子ＣｃａｐをＭＩＭ構造とし、容量素子ＣｐをＭＩＭ構造の一方の電極（金属配線層５４）及びその一方の電極と半導体基板との間の配線層（Ｍ３，Ｍ２）とにより構成したため、容量素子Ｃｃａｐ、Ｃｐを構成するレイアウトの面積を削減することができる。
【００６９】
通常、基板は導電性を持つので、高周波の信号を伝送する際には電気的誘導電流と磁気的誘導電流が伝導性を持つ基板に発生する。この電流が基板の抵抗成分により、熱エネルギーに変化することにより伝送エネルギーの損失を招くことが問題となる。ＭＩＭ容量の下層に設けられた金属電極膜５５，５６に開口および切込みの少なくとも一方を複数設けることによって、基板とＭＩＭ容量との電気的、磁気的結合を遮断することができる。そのため、基板による信号伝送損失を小さくすることができる。
【００７０】
［セレクタ７０について］
再び図２を参照して、セレクタ７０は、減衰した第１の局部発振信号ＬＯ＿Ｉおよび第２の局部発振信号ＬＯ＿Ｑを受け、キャリブレーション時に、制御部１２から出力された制御信号ＣＴＲＬ３に従って、第１の局部発振信号ＬＯ＿Ｉおよび第２の局部発振信号ＬＯ＿Ｑの一方を選択して出力する。制御部１２は、Ｉ信号Ｄｉに対応するオフセット補正値Ｍｉを調整する場合には第１の局部発振信号ＬＯ＿Ｉがセレクタ７０から出力されるようにし、Ｑ信号Ｄｑに対応するオフセット補正値Ｍｑを調整する場合には第２の局部発振信号ＬＯ＿Ｑがセレクタ７０から出力されるようにする。
【００７１】
［位相比較器７１、比較器７２について］
位相比較器７１は、直交変調器３０の出力信号の位相とセレクタ７０の出力信号の位相とを比較し、位相差に応じた差動信号を出力する。実施の形態１の場合、位相比較器７１は乗算器とローパスフィルタとによって構成され、検出した位相差が９０°のとき０を出力する。
【００７２】
比較器７２は、制御部１２からのタイミング信号に従って、位相比較器７１の出力と所定の基準値とを比較し、比較結果に応じてハイ（Ｈ）またはロー（Ｌ）の論理レベルの信号を制御部１２に出力する。実施の形態１の場合、比較器７２は、位相比較器７１の差動出力が正値のときＨレベルの信号を出力し、負値のときＬレベルの信号を出力する。制御部１２は、比較器７２の出力電圧に応じてオフセット補正値ＭｉまたはＭｑを増減し、最終的に正値から負値もしくは負値から正値に変化するときのオフセット補正値ＭｉまたはＭｑを送信時に用いるオフセット補正値とする。
【００７３】
［検出器３７の効果について］
上記のように、検出器３７によって減衰させた局部発振信号ＬＯ＿ＩおよびＬＯ＿Ｑを位相比較器７１に供給することで、ＤＣオフセット補正の精度を高めることができる。この理由を次に説明する。
【００７４】
一般に、ＭＯＳプロセスを用いた直交変調器では、バイポーラプロセスの場合に比べて大きな振幅の局部発振信号の入力を必要とする。一方、出力キャリアリークは直交変調器に入力される局部発振信号と比較して−４０ｄＢ（１／１００倍）から−６０ｄＢ（１／１０００倍）程度低い。図２において、セレクタ７０から出力された局部発振信号と直交変調器３０から出力されたＲＦ信号とは位相比較器７１に入力されるので、これらの信号の配線は互いに近接して配置する必要がある。そのために、位相比較器７１へ入力される局部発振信号用の配線とＲＦ出力信号用の配線は電気的に結合している。つまり、セレクタ７０によって検出された局部発振信号と直交変調器３０のＲＦ出力信号とが干渉して、局部発振信号がＲＦ出力信号の配線に漏れこむ。実施の形態１のＤＣオフセット補正機構は、直交変調器出力のキャリアリークと局部発振信号ＬＯ＿ＩもしくはＬＯ＿Ｑとの位相検出を行なうことでＤＣオフセットを補正しているので、ＲＦ出力信号用の配線に局部発振信号が漏れ込むとＤＣオフセットの補正精度が悪化する。
【００７５】
以下、数式を用いて詳しく説明する。初めにＩ信号Ｄｉ、Ｑ信号Ｄｑ、およびオフセット補正値Ｍｉ、Ｍｑはいずれも０であるとする。第１のオフセット補正値Ｍｉのキャリブレーション中にはスイッチＳＷ１がオン状態、ＳＷ２がオフ状態になっており、式（１）で示した差動入力端子間（非反転入力端子と反転入力端子との間）のＤＣオフセットＶｉに起因したキャリアリークが直交変調器３０から出力されている。一方、セレクタ７０の出力Ｖsel,outには、
Ｖsel,out＝Ａ×cos(２πｆLO×ｔ＋Δθ)                                …(3)
で与えられる局部発振信号ＬＯ＿Ｉが制御信号ＣＴＲＬ３により選択されて出力されている。ここで、式（３）のＡはセレクタ７０から出力される局部発振信号ＬＯ＿Ｉの振幅である。位相Δθは、ミキサ３４，３５、減算器３６、検出器３７、セレクタ７０および配線寄生などにより発生した直交変調器３０の出力とセレクタ７０の出力との位相差である。セレクタ７０の出力振幅Ａは直交変調器３０の出力振幅より十分大きく、直交変調器３０の出力信号とセレクタ７０の出力信号とが利得αで電気的に結合しているとすると、位相比較器７１には直交変調器からの第１の入力信号Ｖｉｎ１として、
Ｖin1＝Ｇc×Ｖi×cos(２πｆLO×ｔ)＋Ａ×α×cos(２πｆLO×ｔ＋Δθ)    …(4)
で与えられる信号が入力される。また、位相比較器７１にはセレクタ７０からの第２の入力信号Ｖｉｎ２として、
Ｖin2＝Ｇc×Ｖi×α×cos(２πｆLO×ｔ)＋Ａ×cos(２πｆLO×ｔ＋Δθ)
〜Ａ×cos(２πｆLO×ｔ＋Δθ）                                  …(5)
で与えられる信号が入力される。
【００７６】
位相比較器７１が乗算器とローパスフィルタによって構成されているとすると、位相比較器７１は、第１の入力信号Ｖｉｎ１と第２の入力信号Ｖｉｎ２とを乗算した信号うちの直流成分を出力する。今、セレクタ７０によって局部発振信号ＬＯ＿Ｉが選択されているので、位相比較器７１の出力電圧ＶＰＤｉは、式（４）の右辺と式（５）の右辺とを乗算することによって、
ＶＰＤi＝ＡV,PD×［Ｇc×Ｖi×cosΔθ＋Ａ×α］                        …(6)
と表わされる。ここで位相比較器７１の変換利得をＡV,PDとしている。上式（６）の計算においては角周波数が２×２πｆLOの項も生じるが、この項は、ローパスフィルタによって除去される。式（６）の第１項はオフセット補正値に基づいて変化する量であるが、第２項は直交変調器３０出力とセレクタ７０出力が電気的に結合していることによる局部発振信号ＬＯ＿Ｉの直交変調器３０出力信号への漏れ込みに起因した固定的な量である。
【００７７】
図１０は、直交変調器３０の出力信号とセレクタ７０の出力信号との電気的結合αとキャリアリーク量との関係を示す図である。図１０では上から順に、キャリアリーク量とＤＣオフセット補正値Ｍｉとの関係、位相比較器７１の入力信号の位相差とＤＣオフセット補正値Ｍｉとの関係、および位相比較器７１の出力電圧の符号とＤＣオフセット補正値Ｍｉとの関係が示される。位相比較器７１の入出力信号は、α＝０の場合（理想状態）とα≠０（現実の回路）の場合とが対比して示される。
【００７８】
図１０を参照して、α＝０（理想状態）の場合、オフセット補正値Ｍｉを変化させることによって位相比較器７１の出力の符号が反転したときに、直交変調器３０の差動入力端子間（非反転入力端子と反転入力端子との間）のＤＣオフセット電圧が０になり、このときにキャリアリーク量が最小値ＣＬｍｉｎ１をとる。一方、α≠０（現実の回路）の場合、式（６）に示すように位相比較器７１の出力の符号が反転する点が（−Ａ×α）だけシフトするため、補正後のキャリアリーク量はＣＬｍｉｎ２となり最良の値とならない。
【００７９】
この問題を解決するには式（６）から明らかなように、セレクタ７０の出力振幅Ａを減衰させるか、直交変調器３０の出力とセレクタ７０の出力との電気的結合αを小さくするかのいずれかを行なうことが必要である。しかし、電気的結合αを小さくすることは、直交変調器３０の出力配線とセレクタ７０の出力配線をレイアウト的に離すことを意味しており、面積が増大するためにコストが大きくなる。したがって、セレクタ７０の出力振幅Ａが直交変調器３０の出力に影響を及ぼさないぐらいに十分小さくなるように調整することが重要である。
【００８０】
実施の形態１のＲＦＩＣ１０で用いられる検出器３７は、伝送信号への影響を抑制して、減衰した信号（すなわち、出力振幅Ａを小さくした信号）を取り出すことができる。したがって、この検出器３７を用いることで高精度のオフセット補正を行なうことができる。
【００８１】
［ＤＣオフセット補正の手順］
以下、図１１のフローチャートを参照して、図２の制御部１２によるＤＣオフセット補正の手順について総括する。
【００８２】
図１１は、図２の制御部１２によるＤＣオフセット補正の手順を示すフローチャートである。図２、図１１を参照して、ステップＳ１で、制御部１２は、Ｉ信号側およびＱ信号側とも、図２のＤＣオフセット補正値Ｍｉ，Ｍｑを初期値（０）に設定する。
【００８３】
次のステップＳ２で、制御部１２は、スイッチＳＷ１をオン状態にし、スイッチＳＷ２をオフ状態にすることによって、局部発振信号ＬＯ＿ＩがＩ信号側のミキサ３４に出力され、局部発振信号ＬＯ＿ＱがＱ信号側のミキサ３５に出力されないようにする。すなわち、制御部１２は、Ｉ信号側のミキサ３４のみに混合信号を出力させる。
【００８４】
次にステップＳ３で、制御部１２は、セレクタ７０によってＩ信号側の局部発振信号ＬＯ＿Ｉを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑにおける位相比較器７１の出力を検知する。Ｑ信号側のＤＣオフセット補正値Ｍｑは初期値（０）で一定である。Ｉ信号側のＤＣオフセット補正値Ｍｉは、初期値（０）に設定された後は、後述するステップＳ５で増減された値に設定される。
【００８５】
次のステップＳ４で、制御部１２は、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数（図１１の場合は９回）に達したか否かを判定する。所定回数に達していない場合（ステップＳ４でＮＯ）には、制御部１２は処理をステップＳ５に進める。
【００８６】
ステップＳ５で、制御部１２は、位相比較器７１の出力電圧の正負に応じてＩ信号側のＤＣオフセット補正値Ｍｉを増減する。制御部１２は、位相比較器７１の出力電圧が負の場合はＩ信号側のＤＣオフセット補正値Ｍｉを増加させ、位相比較器７１の出力電圧が正の場合はＩ信号側のＤＣオフセット補正値Ｍｉを減少させる。このとき、たとえば、１回目の増減量は２進数で「１０００００００」（２の７乗）であり、２回目の増減量は２進数で「１００００００」（２の６乗）のように回数ごとに増減量を半減させる。したがって、８回目の増減量は２進数で「１」となって最小ビットまで調整することができる。Ｉ信号側のＤＣオフセット補正値Ｍｉが増減後の値に設定された後、再びステップＳ３が実行される。
【００８７】
ステップＳ４で、ＤＣオフセット補正値Ｍｉの増減の回数が所定回数に達した場合（ステップＳ４でＹＥＳ）には、制御部１２は処理をステップＳ６に進める。ステップＳ６で、制御部１２は、ステップＳ５で増減したときの最終のＩ信号側のＤＣオフセット補正値Ｍｉを保持する。Ｑ信号側のＤＣオフセット補正値Ｍｑは初期値（０）に設定されている。
【００８８】
次にステップＳ７で、制御部１２は、スイッチＳＷ１をオフ状態にし、スイッチＳＷ２をオン状態にすることによって、局部発振信号ＬＯ＿ＱがＱ信号側のミキサ３５に出力され、局部発振信号ＬＯ＿ＩがＩ信号側のミキサ３４に出力されないようにする。すなわち、制御部１２は、Ｑ信号側のミキサ３５のみに混合信号を出力させる。
【００８９】
次のステップＳ８で、制御部１２は、セレクタ７０によってＱ信号側の局部発振信号ＬＯ＿Ｑを選択して、設定されたＤＣオフセット補正値Ｍｉ，Ｍｑのときの位相比較器７１の出力を検知する。Ｉ信号側のＤＣオフセット補正値ＭｉはステップＳ６で保持された最終のオフセット補正値に設定され変化しない。Ｑ信号側のＤＣオフセット補正値Ｍｑの初期値は０であり、その後の値は後述するステップＳ１０で増減された値に設定される。
【００９０】
次のステップＳ９で、制御部１２は、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数（図１１の場合は９回）に達したか否かを判定する。所定回数に達していない場合（ステップＳ９でＮＯ）には、制御部１２は処理をステップＳ１０に進める。
【００９１】
ステップＳ１０で、制御部１２は、位相比較器７１の出力電圧の正負に応じてＱ信号側のＤＣオフセット補正値Ｍｑを増減する。制御部１２は、位相比較器７１の出力電圧が負の場合はＱ信号側のＤＣオフセット補正値Ｍｑを増加させ、位相比較器７１の出力が正の場合はＱ信号側のＤＣオフセット補正値Ｍｑを減少させる。このとき、ステップＳ５の場合と同様に、回数ごとに増減量を半減させることによって最小ビットまで調整することができる。Ｑ信号側のＤＣオフセット補正値Ｍｑが増減後の値に設定された後、再びステップＳ８が実行される。
【００９２】
ステップＳ９で、Ｑ信号側のＤＣオフセット補正値Ｍｑの増減の回数が所定回数に達した場合（ステップＳ９でＹＥＳ）には、制御部１２は処理をステップＳ１１に進める。
【００９３】
ステップＳ１１で、制御部１２は、ステップＳ１０で増減したときの最終のＱ信号側のＤＣオフセット補正値Ｍｑを保持する。このとき、Ｉ信号側は、ステップＳ５で増減されたときの最終のＤＣオフセット値が保持されている。以上によって、制御部１２によるオフセット補正手順が終了する。
【００９４】
［スイッチＳＷ１，ＳＷ２およびセレクタ７０の詳細構成の一例］
図１２は、図２のスイッチＳＷ１，ＳＷ２の構成の一例を示す回路図である。
【００９５】
図１２を参照して、スイッチＳＷ１は、ＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタＱ１，Ｑ２とＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタＱ３〜Ｑ５とを含む。ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３は、インバータを構成し、この順で電源ラインＶＤＤとノードＮＤ１１との間に直列に接続される。トランジスタＱ１，Ｑ３のゲートに局部発振信号ＬＯ＿ＩＴが入力される。同様に、ＰＭＯＳトランジスタＱ２およびＮＭＯＳトランジスタＱ４は、インバータを構成し、この順で電源ラインＶＤＤとノードＮＤ１１との間に直列に接続される。トランジスタＱ２，Ｑ４のゲートに局部発振信号ＬＯ＿ＩＢが入力される。
【００９６】
ＮＭＯＳトランジスタＱ５は、ノードＮＤ１１と接地ラインＧＮＤとの間に接続される。トランジスタＱ５のゲートには図２の制御部１２からの制御信号ＣＴＲＬ１が入力される。制御信号ＣＴＲＬ１がハイ（Ｈ）レベルのときトランジスタＱ５が導通するので、トランジスタＱ１，Ｑ３によって構成されるインバータおよびトランジスタＱ２，Ｑ４によって構成されるインバータが動作する。この結果、トランジスタＱ１，Ｑ３の接続ノードから局部発振信号ＬＯ＿ＩＴが出力され、トランジスタＱ２，Ｑ４の接続ノードから局部発振信号ＬＯ＿ＩＢが出力される。制御信号ＣＴＲＬ１がロー（Ｌ）レベルのときトランジスタＱ５がオフ状態になるので、トランジスタＱ１，Ｑ３によって構成されるインバータおよびトランジスタＱ２，Ｑ４によって構成されるインバータはいずれも動作しない。この結果、局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが遮断される。その際に局部発振信号ＬＯ＿ＩＴ、ＬＯ＿ＩＢ、ＬＯ＿ＱＴ、ＬＯ＿ＱＢの周期に同期してそれぞれトランジスタＱ１，Ｑ２，Ｑ６、Ｑ７はオンオフを繰返すので、それぞれのインバータの出力はほぼ一定電圧（電源電圧）に固定される。なお、図１２では図示を省略しているがスイッチＳＷ１の出力側にバッファ用のインバータがさらに設けられる。
【００９７】
スイッチＳＷ２の構成および動作は、スイッチＳＷ１の構成および動作と同様なので説明を繰返さない。上記のスイッチＳＷ１の説明において、トランジスタＱ１〜Ｑ５がトランジスタＱ６〜Ｑ１０にそれぞれ対応し、ノードＮＤ１１がノードＮＤ１２に対応し、局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢにそれぞれ対応する。
【００９８】
図１３は、図２のセレクタ７０の構成の一例を示す回路図である。図１３を参照して、セレクタ７０は、ＮＭＯＳトランジスタＱ１１〜Ｑ２１、Ｑ３０と、トランスミッションゲートＴＧ１〜ＴＧ３と、抵抗素子Ｒ１，Ｒ２とを含む。まず、これらの構成要素間の接続について説明する。
【００９９】
抵抗素子Ｒ２とトランジスタＱ１１，Ｑ１２とは、電源ラインＶＤＤとノードＮＤ１３との間にこの順で直列に接続される。抵抗素子Ｒ１とトランジスタＱ１３，Ｑ１４とは、電源ラインＶＤＤとノードＮＤ１３との間にこの順で直列に接続される。トランジスタＱ１７はノードＮＤ１３と接地ラインＧＮＤとの間に接続され、電流源として用いられる。上記の抵抗素子Ｒ１，Ｒ２とトランジスタＱ１１〜Ｑ１４，Ｑ１７とによってカスコード増幅回路が構成される。差動対Ｑ１２，Ｑ１４のゲートには局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢがそれぞれ入力される。トランジスタＱ１３，Ｑ１１のドレインは、出力ノードＯＵＴ１，ＯＵＴ２として用いられる。
【０１００】
トランジスタＱ１５はトランジスタＱ１１，Ｑ１２の接続ノードＮＤ１５とノードＮＤ１４との間に接続され、トランジスタＱ１６はトランジスタＱ１３，Ｑ１４の接続ノードＮＤ１６とノードＮＤ１４との間に接続される。トランジスタＱ１８はノードＮＤ１４と接地ラインＧＮＤとの間に接続され、電流源として用いられる。差動対Ｑ１６，Ｑ１５のゲートには局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢがそれぞれ入力される。差動対Ｑ１６，Ｑ１５は、負荷抵抗としての抵抗素子Ｒ１，Ｒ２およびトランジスタＱ１１，Ｑ１３を差動対Ｑ１２，Ｑ１４と共有する。差動対Ｑ１６，Ｑ１５および差動対Ｑ１２，Ｑ１４のバックゲートには所定のバイアス電圧ＶＲ１が与えられる。
【０１０１】
ダイオード接続されたトランジスタＱ３０のドレインおよびゲートは、トランスミッションゲートＴＧ１を介してトランジスタＱ１８のゲートと接続されるとともに、トランスミッションゲートＴＧ２を介してトランジスタＱ１７のゲートと接続される。さらに、トランジスタＱ１７，Ｑ１８のゲートは、それぞれトランジスタＱ１９，Ｑ２０を介して接地される。トランジスタＱ１７〜Ｑ２０のバックゲートは接地される。
【０１０２】
上記の回路構成において、制御部１２から出力された制御信号ＣＴＲＬ３がＨレベルのときは、トランスミッションゲートＴＧ１がオン状態になり、トランスミッションゲートＴＧ２がオフ状態になり、トランジスタＱ２０がオフ状態になり、トランジスタＱ１９がオン状態になる。これによって、トランジスタＱ１８には、トランジスタＱ３０のドレインに供給される参照電流ＩＲ１が流れる。一方、トランジスタＱ１７はオフ状態になる。この結果、差動対Ｑ１６，Ｑ１５のゲートにそれぞれ供給された局部発振信号ＬＯ＿ＩＴ，ＬＯ＿ＩＢが、出力ノードＯＵＴ１，ＯＵＴ２から出力される。
【０１０３】
制御信号ＣＴＲＬ３がＬレベルのときは、オンおよびオフの状態が上記と逆になり、差動対Ｑ１２，Ｑ１４のゲートにそれぞれ供給された局部発振信号ＬＯ＿ＱＴ，ＬＯ＿ＱＢが、出力ノードＯＵＴ１，ＯＵＴ２から出力される。
【０１０４】
なお、セレクタ７０の選択動作を停止させるために、トランジスタＱ１１，Ｑ１３のゲートには、トランスミッションゲートＴＧ３を介して所定のバイアス電圧ＶＲ２が与えられるともに、トランジスタＱ２１を介して接地される。さらに、トランジスタＱ１１，Ｑ１３のバックゲートには所定のバイアス電圧ＶＲ３が与えられる。したがって、制御信号ＣＴＲＬ５がＨレベルのとき、トランスミッションゲートＴＧ３はオン状態になり、トランジスタＱ２１はオフ状態になるので、セレクタ７０は選択動作を行なう。制御信号ＣＴＲＬ５がＬレベルのときは、トランジスタＱ１１，Ｑ１３がオフ状態になるので、出力ノードＯＵＴ１，ＯＵＴ２はＨレベルに固定され、セレクタ７０は選択動作を停止する。
【０１０５】
［変形例］
図４、図７では、局部発振信号が入力される端子ＮＤ１とＭＩＭ容量を構成する上層側の金属電極膜５２とが接続され、ミキサ３４または３５に接続される端子ＮＤ２とＭＩＭ容量を構成する下層側の金属電極膜５４とが接続される例について説明した。ＭＩＭ容量電極と端子ＮＤ１，ＮＤ２との接続関係は図４、図７に示した例と逆でもよい。すなわち、局部発振信号が入力される端子ＮＤ１とＭＩＭ容量を構成する下層側の金属電極膜５４とが接続され、ミキサ３４または３５に接続される端子ＮＤ２とＭＩＭ容量を構成する上層側の金属電極膜５２とが接続されるようにしてもよい。この場合、端子ＮＤ３は、端子ＮＤ２よりも端子ＮＤ１と電気的に強く結合している。
【０１０６】
図１４は、図３に示す各容量部（４０〜４３）とその変形例（４０Ａ〜４３Ａ）の等価回路図である。図１４（Ａ）に上記の変形例の容量部（４０Ａ〜４３Ａ）の等価回路図が示され、図１４（Ｂ）に図３に示す各容量部（４０〜４３）の等価回路図（図８と同じ）が示される。図１４（Ａ），（Ｂ）において、ＮＤ４は容量部の端子ＮＤ２に接続される後段の回路（図２のミキサ３４または３５）の入力ノードを示し、Ｃｉｎは後段の回路の入力容量を示す。図１４（Ａ），（Ｂ）において端子ＮＤ１，ＮＤ２間のＭＩＭ容量をＣｃａｐとし、図１４（Ａ）において端子ＮＤ１，ＮＤ３間の結合容量をＣｐとし、図１４（Ｂ）において端子ＮＤ２，ＮＤ３間の結合容量をＣｐとする。
【０１０７】
図１４（Ａ）の場合、端子ＮＤ１に入力される信号の電圧をＶｉｎとすると、後段の回路の入力ノードＮＤ４に現れる電圧Ｖｏｕｔは、
Ｖout＝Ｖin×Ｃcap／（Ｃcap＋Ｃin）                                  …(7)
と表わされる。図１４（Ｂ）の場合、端子ＮＤ１に入力される信号の電圧をＶｉｎとすると、後段の回路の入力ノードＮＤ４に現れる電圧Ｖｏｕｔは、
Ｖout＝Ｖin×Ｃcap／（Ｃcap＋Ｃp＋Ｃin）                             …(8)
と表わされる。上式（７）と（８）とを比較すると、図１４（Ａ）に示した変形例の場合のほうが、図１４（Ｂ）の場合に比べて、出力電圧Ｖｏｕｔが大きくなるのでより望ましいことがわかる。また、容量素子Ｃｐの静電容量は容量素子Ｃｃａｐの静電容量より小さいので、端子ＮＤ２に現れる検出信号に比べ端子ＮＤ３に現れる検出信号を減衰させることができる。
【０１０８】
実施の形態１で示した検出器３７は、その他の適用例として、入出力間で良好な線形性を有するという特徴を生かして、ＭｉｒａｚｅｉおよびＤａｒａｂｉによって報告された送信機（非特許文献１参照）のフィードバック回路で用いられる検出回路として使用することができる。
【０１０９】
＜実施の形態２＞
図１５、図１６は、この発明の実施の形態２によるＲＦＩＣで用いられる容量部の構造を模式的に示す平面図である。図１５には第４の金属配線層Ｍ４の平面図と第３の金属配線層Ｍ３の平面図とが重ねて示され、図１６には第２の金属配線層Ｍ２の平面図が示される。
【０１１０】
図１７は、図１５、図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面を模式的に示した図である。図１５〜図１７において、図４〜図７と同一または相当する部分については同一の参照符号を付して説明を繰返さない。図４〜図７の場合と同様に、図解を容易にするために、同一の金属配線層には同一のハッチングを付している。
【０１１１】
図１５〜図１７を参照して、実施の形態２による容量部は図４〜図７で示した容量部に代えて使用される。具体的に実施の形態２による容量部は、第４の金属配線層Ｍ４に形成された金属電極膜６０，６１と、第３の金属配線層Ｍ３に形成された金属電極膜５５と、第２の金属配線層Ｍ２に形成された金属電極膜５６とを含む。
【０１１２】
金属電極膜６０，６１は、各々が櫛型形状部を有し、これらの櫛型形状部が互いに組み合うように配置されることによってインターディジタルキャパシタを構成する。金属電極膜６０は端子ＮＤ１と直結され、金属電極膜６１は端子ＮＤ２と直結される。プロセスの微細化に伴って配線ピッチが狭ピッチとなっているため、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）プロセスではインターディジタル容量とＭＩＭ容量とが併用される場合がある。ＭＩＭ容量に代えてインターディジタル容量を用いて容量部を構成することによってコストの削減が可能になる。
【０１１３】
金属電極膜６０，６１と半導体基板ＳＵＢとの間に設けられた金属電極膜５５，５６の構造は、図４〜図７の場合と同じであるので詳しい説明を繰返さない。インターディジタル容量を構成する金属電極膜６０，６１と金属電極膜５５との間の間隔は、金属電極膜６０，６１間の間隔よりもかなり大きい。このように金層電極膜間の間隔を設定するとともに、インターディジタル容量を構成する金属電極膜６０，６１の膜厚を十分に大きくすれば、インターディジタル容量を構成する金属電極膜６０，６１間の静電容量を金属電極膜６０，６１と金属電極膜５５との間の静電容量の１００倍〜１０００倍にすることができる。なお、図１５では端子ＮＤ３は金属電極膜５５と直結されているが、金属電極膜５６と直結されていてもよい。
【０１１４】
図１８は、図１５〜図１７に示す容量部の等価回路図である。図１８を参照して、容量部の等価回路は、インターディジタル容量（金属電極膜６０，６１）に対応する容量素子Ｃｃａｐと、端子ＮＤ１，ＮＤ３間（金属電極膜６０，５５間）の電気的結合を表わした容量素子Ｃｐ１と、端子ＮＤ２，ＮＤ３間（金属電極膜６１，５５間）の電気的結合を表わした容量素子Ｃｐ２とで記述できる。容量素子Ｃｃａｐは、容量素子Ｃｐ１および容量Ｃｐ２の合成容量よりも大きい。また容量素子Ｃｃａｐの静電容量は、容量素子Ｃｐ１、Ｃｐ２の各々の静電容量よりも大きいとも言える。
【０１１５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１６】
１  通信機、２  ベースバンド回路、１０  ＲＦＩＣ、１１  インターフェース部、１２  制御部、２１  補正値加算部、２６，８２  局部発振器、２７，８３  移相器、３０  直交変調器、３４，３５  ミキサ、３７  検出器、４０〜４３  容量部、５０，５１，５２，５４，５５，５６，６０，６１  金属電極膜、５３  容量絶縁膜、７０  セレクタ、７１  位相比較器、７２  比較器、８１  直交復調器、９０  オフセット調整部、Ｃｃａｐ，Ｃｐ，Ｃｐ１，Ｃｐ２  容量素子、ＩＮ１，ＩＮ２  入力部、ＮＤ１，ＮＤ２，ＮＤ３  端子、ＯＡ１，ＯＡ２，ＯＢ１，ＯＢ２  出力部、ＳＵＢ  半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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