(57)【要約】【課題】  ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。【解決手段】  ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの直下にこれらの底面より小さい第１ｐ＋＋型不純物領域と第２ｐ＋＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。【選択図】    図１
2012059978.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板の一主面上に設けられた一導電型半導体層と、
該一導電型半導体層の表面に互いに離間して設けられた第１逆導電型不純物領域および第２逆導電型不純物領域と、
該第１逆導電型不純物領域および第２逆導電型不純物領域の底面より小さく、それぞれの該底面に接して設けられた、高濃度の第１一導電型不純物領域および高濃度の第２一導電型不純物領域と、
前記第１逆導電型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、
前記第２逆導電型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極と、
を具備することを特徴とする保護装置。
【請求項２】
該第１逆導電型不純物領域および第２逆導電型不純物領域の不純物濃度はそれぞれ前記一導電型半導体層より高濃度であることを特徴とする請求項１に記載の保護装置。
【請求項３】
該第１逆導電型不純物領域および第２逆導電型不純物領域の不純物濃度はそれぞれ１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３であることを特徴とする請求項２に記載の保護装置。
【請求項４】
前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、前記一導電型半導体基板の一の対角線に沿って配置されることを特徴とする請求項１から請求項３のいずれかに記載の保護装置。
【請求項５】
前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、１４０μｍ以上の距離で離間されることを特徴とする請求項１から請求項４のいずれかに記載の保護装置。
【請求項６】
平面視において、前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、角部が湾曲した四角形状であることを特徴とする請求項１から請求項５のいずれかに記載の保護装置。
【請求項７】
前記前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、互いに前記四角形状の一の辺が対向するように配置されることを特徴とする請求項６に記載の保護装置。
【請求項８】
前記第１逆導電型不純物領域と前記第２逆導電型不純物領域は、表面の不純物濃度が最も高く、深さ方向に沿って低くなる不純物濃度勾配を有することを特徴とする請求項１から請求項７のいずれかに記載の保護装置。
【請求項９】
前記第１電極が電気的に接続する第１の導電部材と、前記第２電極が電気的に接続する第２の導電部材と、これらを被覆して支持する樹脂層とを具備することを特徴とする請求項１から請求項８のいずれかに記載の保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気破壊保護用途の保護装置に係り、特に高い静電気破壊耐量と低容量を兼ね備えた保護装置に関する。
【背景技術】
【０００２】
近年、コンピュータなどのホストと各種の周辺機器とを接続するインターフェイスとして、いわゆるホットスワップ（活線挿抜）の機能を有するものが多様されているが、その代表的なものに、ＵＳＢ（Universal  Serial  Bus）規格の接続端子（以下、ＵＳＢコネクタと称する。）がある。ＵＳＢコネクタは外部に露出している機会が多く、例えば利用者の接触放電など、外部からＵＳＢコネクタを介してデータの信号ラインに静電気が印加されると、信号ラインに接続する部品（例えばＵＳＢコネクタを制御するＩＣ）が破壊するおそれがある。これを防止するために、ＵＳＢコネクタと被保護部品間の信号ラインには、静電気放電（ＥＳＤ：Electrostatic  Discharge）破壊を防ぐ保護装置が接続されている。保護装置は例えば、ｐｎ接合ダイオードであり、これを信号ラインと接地間に接続することによって静電気を吸収させることができる（例えば特許文献１参照。）。
【０００３】
図６は、従来の双方向ｐｎ接合ダイオードを用いた保護装置の一例を示す断面概要図である。
【０００４】
図６（Ａ）は、２つのｐｎ接合を基板の厚み方向に複数形成した、いわゆる縦型の双方向ｐｎ接合ダイオードによる保護装置１００である。
【０００５】
詳細には、ｐ＋型半導体基板１０１上にｐ型半導体層１０２を積層し、ｐ型半導体層１０２表面に、下方からｐ＋型半導体領域１０３、ｎ＋型半導体領域１０４を設け、表面に再びｐ＋型半導体領域１０５を設けた構成である。基板表面を覆う絶縁膜１１１を開口して最表面のｐ＋型半導体領域１０５を露出させ、これとコンタクトする第１電極１０６を形成し、裏面には金属の蒸着などによって第２電極１０７を設ける。
【０００６】
第１電極１０６は、導電部材（例えばリードフレームのリード）１０９ａに金属細線１０８などによって固着され、第２電極１０７は他の導電部材（例えばリードフレームのアイランド）１０９ｂに固着される。これらは樹脂層１１０で一体的に被覆、支持され、保護装置１００が構成される。
【０００７】
保護装置１００は、ｐ＋型半導体領域１０５とｎ型半導体領域１０４からなる第１ダイオードＤ１１と、ｎ型半導体領域１０４とｐ＋型半導体領域１０３からなる第２ダイオードＤ１２の互いのｎ型領域同士が直列に接続され、導電部材１０９ａ、１０９ｂの一端は、樹脂層１１０から外部に導出してそれぞれ入力端子ＩＮ、接地端子ＧＮＤとなり、例えばＵＳＢコネクタ（不図示）からの信号ライン（不図示）と接地間に接続される。
【０００８】
図６（Ｂ）は、２つのｐｎ接合ダイオードのチップを、組み立て工程にて接続した双方向ｐｎ接合ダイオードである。
【０００９】
詳細には、ｐ＋型半導体基板２０１ａ表面にｎ＋型半導体領域２０２ａを設け、基板表面を覆う絶縁膜２０３ａを開口してｎ＋型半導体領域２０２ａを露出させ、これとコンタクトする第１電極２０６ａを形成し、裏面には第２電極２０７ａを設け、第１ダイオードＤ２１のチップを形成する。また、これと同様の構成のｐ＋型半導体基板２０１ｂ、ｎ＋型半導体領域２０２ｂ、絶縁膜２０３ｂ、第１電極２０６ｂ、第２電極２０７ｂによって第２ダイオードＤ２２のチップを形成し、これらの第２電極２０７ａ、２０７ｂをそれぞれ異なる導電部材（例えばリードフレームのアイランド）２０９ａ、２０９ｂ上に固着する。第１電極２０６ａ、２０６ｂは互いに金属細線２０８などによって電気的に接続され、これらが樹脂層２１０で一体的に被覆、支持され、保護装置２００が構成される。
【００１０】
保護装置２００は第１ダイオードＤ２１と、第２ダイオードＤ２２は互いのｎ型領域が直列に接続され、導電部材２０９ａ、２０９ｂの一端は、樹脂層２１０から外部に導出してそれぞれ入力端子ＩＮ、接地端子ＧＮＤとなり、例えばＵＳＢコネクタ（不図示）からの信号ライン（不図示）と接地間に接続される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１１２８９１号公報  （第１１頁  第６図）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＥＳＤ破壊対策の保護装置１００を、信号ラインに接続して使用する場合、所定のＥＳＤ破壊耐量を保持し、且つ保護装置１００の全体としての合計容量（以下、部品容量と称する。）が小さいことが望まれる。
【００１３】
これは、例えば、ＵＳＢ規格のインターフェイスなど、差動信号を用いるインターフェイスの場合、保護装置１００の部品容量などのデータの信号ラインに存在する寄生容量が大きいと、差動信号の信号波形であるアイパターンが違反ゾーンにかかる、いわゆる波形のなまり（歪み）が生じるためである。このため、信号ラインに存在する寄生容量を許容値まで低減しなくてはならないのであるが、データ転送速度を高速化するほど、その許容値は小さな値となる。
【００１４】
具体的な一例として、データ転送速度の速いＵＳＢ２．０規格のハイスピードモード（最大データ転送速度：４８０Ｍｂｐｓ）の場合、部品容量は最大でも５ｐＦ、好適には３ｐＦ程度以下にしなければならない。
【００１５】
一方で、ＵＳＢ規格のインターフェイスに採用する場合のＥＳＤ破壊耐量としては、ＩＥＣ（International  Electrotechnical  Commission：国際電気標準会議）の規格に基づき、接触放電では８ｋＶの耐性を有することが必要とされている。
【００１６】
この様な制約がある中で、１つのｐｎ接合ダイオード（例えば、図６（Ａ）の第１ダイオードＤ１１）のみで保護装置を構成し、部品容量を３ｐＦ程度まで低減しようとすると、ＥＳＤ破壊耐量としては４ｋＶ〜５ｋＶ程度にしかならず、必要なＥＳＤ破壊耐量を得ることができない。
【００１７】
そこで、保護装置１００では、同じｐｎ接合容量の第１ダイオードＤ１１、第２ダイオードＤ１２を直列接続し、双方向ｐｎ接合ダイオードを形成している。これにより、例えば１つのｐｎ接合ダイオード（第１ダイオードＤ１１）のみを用いた保護装置と比較して、ＥＳＤ破壊耐量は同等を維持しつつ、第１ダイオードＤ１１および第２ダイオードＤ１２の接合容量の直列接続によって部品容量を半減することができ、低い容量と高いＥＳＤ破壊耐量を実現できる。これは、図６（Ｂ）の保護装置２００についても、同様である。
【００１８】
しかし、従来の保護装置１００、２００はいずれも、製造工数が多かったり、製造工程上の管理が煩雑であることから保護装置の低コスト化が進まず、また耐圧（逆方向降伏電圧）の制御が困難、あるいは耐圧制御の汎用性に限界が有るなどの問題があった。
【００１９】
具体的に説明すると、図６（Ａ）の保護装置１００は、縦型（深さ方向）の２つのｐｎ接合を実現するために、不純物濃度が低いｎ＋型半導体領域１０４の上下を、不純物濃度が高いｐ＋型半導体領域１０３、１０５で挟む構造としている。つまりこの構造では、特に、ｎ＋型半導体領域１０４とｐ＋型半導体領域１０３を不純物の拡散にて形成するのが困難である。すなわち、第１の拡散領域（ｎ＋型半導体領域１０４）を形成する場合の下地となる第２の拡散領域（ｐ＋型半導体領域１０３）は、形成される第１の拡散領域（ｎ＋型半導体領域１０４）より不純物濃度を低くする必要があり、ｐ＋型半導体領域１０３の不純物濃度を高めるかあるいは、ｎ＋型半導体領域１０４の不純物濃度を低下させるにも限界がある。
【００２０】
ｎ＋型半導体領域１０４の不純物濃度は、保護装置１００の耐圧を決定する要因となるため、構造的にｐｎ接合が形成されるだけではなく、所望の耐圧が得られるようにしなければならず、耐圧の制御が困難となる。
【００２１】
また、ｐ＋型半導体領域１０３を埋め込みによって形成した場合には、ｐ型半導体層１０２表面にｐ＋型不純物をイオン注入し、更にｎ＋型半導体層（エピタキシャル層）１０４を積層する必要があり、コストがかかる。
【００２２】
更に、エピタキシャル層であるｐ型半導体層１０２上にｐ＋型半導体領域１０３、ｎ＋型半導体領域１０４、ｐ＋型半導体領域１０５を順次形成するので、工数およびマスク枚数が増えるなどしてコストかかる。
【００２３】
また、図６（Ｂ）の保護装置２００は、個別の２つのｐｎ接合ダイオード（第１ダイオードＤ２１と第２ダイオードＤ２２）のチップが必要であり、１本の金属細線２０８の両端をこれらの表面に設けられた第１電極２０６ａ、２０６ｂにそれぞれワイヤーボンディングする必要がある。このため、表面電極同士の接続についてワイヤーボンドの精度やボンディング強度について特別な管理が必要であり、製造工程が煩雑となる。更にこの構造では、それぞれの耐圧に応じたｐ＋型半導体基板２０１ａ、２０１ｂを準備しなければならず、シリーズ化した複数の耐圧の製品を揃える場合に汎用的でない問題もあった。
【課題を解決するための手段】
【００２４】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該一導電型半導体基板の一主面上に設けられた一導電型半導体層と、該一導電型半導体層の表面に互いに離間して設けられた第１逆導電型不純物領域および第２逆導電型不純物領域と、該第１逆導電型不純物領域および第２逆導電型不純物領域の底面より小さく、それぞれの該底面に接して設けられた、高濃度の第１一導電型不純物領域および高濃度の第２一導電型不純物領域と、前記第１逆導電型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、前記第２逆導電型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極と、を具備することにより解決するものである。
【発明の効果】
【００２５】
本発明によれば、以下の効果が得られる。
【００２６】
第１に、所定のＥＳＤ破壊耐量を維持しつつ部品容量を低減できる双方向ｐｎ接合ダイオードを用いた保護装置を、少ない製造工程によって１つのチップで実現でき、保護装置のコストを低減できる。
【００２７】
すなわち、保護装置はｐ＋型半導体基板上にｐ型半導体層を積層し、ｐ型半導体層の表面に高濃度の第１ｐ＋＋型不純物領域、第２ｐ＋＋型不純物領域を横並びで離間して配置し、それぞれの上に高濃度の第１ｎ＋型不純物領域、第２ｎ＋型不純物領域を横並びで離間して配置して、主な電流経路が基板水平方向に形成される横型の双方向ｐｎ接合ダイオードとする。つまり、２枚のマスクで２つのｐｎ接合を形成できるので、複数のｐｎ接合を基板の厚み方向に積層する縦型の双方向ｐｎ接合ダイオードの製造工程と比較して、マスク枚数を削減できる。また、２つのダイオードのチップを組立工程における表面電極同士の接続によって双方向ｐｎ接合ダイオードとする構成と比較して、ワイヤーボンドの精度やボンディング強度等についての特別な管理が不要となる。
【００２８】
このときｐ＋型半導体基板上に第１、第２ｐ＋＋型不純物領域より低濃度のｐ型半導体層を設けることにより、耐圧（逆方向降伏電圧）の制御が容易となる。本発明の保護装置の耐圧は、第１、第２ｐ＋＋型不純物領域の不純物濃度により決定されるが、これを低濃度のｐ型半導体層へのイオン注入で形成することにより、耐圧に応じて、第１、第２ｐ＋＋型不純物領域の不純物濃度が適宜選択可能となる。
【００２９】
これにより、耐圧設計の自由度が広がる。またｐ＋型半導体基板とｐ型半導体層の基板を共通として、第１、第２ｐ＋＋型不純物領域、および第１、第２ｎ＋型不純物領域の不純物濃度を変更させることにより、シリーズ化した複数の耐圧の製品を低コストで揃えることができるので、汎用性が向上する。
【００３０】
また、第１、第２ｎ＋型不純物領域の形状、すなわちｐｎ接合面の面積及び形状によって、保護装置の部品容量およびＥＳＤ破壊耐量を決定でき、特に、第１、第２ｎ＋型不純物領域の距離と面積を適切に選択することで、所望のＥＳＤ破壊耐量を得ることができる。具体的には、ｎ＋型不純物領域の面積を例えば約５０００μｍ２とし、且つ第１、第２ｎ＋型不純物領域の対向面間の距離を１４０μｍ以上離間する。これにより保護装置は３ｐＦ以下の部品容量と、１０ｋＶ以上のＥＳＤ破壊耐量を実現できる。そして、第１、第２ｎ＋型不純物領域および第１、第２ｐ＋＋型不純物領域の形状はそれぞれのマスクのパターンを変更するだけで、変更できる利点を有する。
【００３１】
更に、第１ｎ＋型不純物領域と第２ｎ＋型不純物領域の直下にそれぞれ、高濃度の第１ｐ＋＋型不純物領域および第２ｐ＋＋型不純物領域を設けることにより、このｐｎ接合における空乏層の広がりを抑えることができるので、低耐圧（例えば５Ｖ以下）で且つ、高濃度のｐｎ接合によって、ＥＳＤ破壊耐量の向上を図ることができる
また、第１ｐ＋＋型不純物領域および第２ｐ＋＋型不純物領域を、第１、第２ｎ＋型不純物領域の底面積より小さくすることにより、ｐｎ接合が高濃度接合となる領域（面積）を低減し、低耐圧であってもリーク電流の発生を押さえることができる。この保護装置の実装において、所定の電流の範囲で双方向ダイオードが定電圧にならないと、実装後に動作しない等の問題が発生する。本発明ではリーク電流を低減し、すなわち逆方向の電流ＩＲ−電圧ＶＲ特性をハード波形にすることができ、定電圧特性を維持することができる。
【００３２】
第２に、第１、第２ｎ＋型不純物領域を、チップの対角線に沿って配置することで、両者の離間距離を１４０μｍ離間した場合であっても、チップサイズの増大を抑制できる。
【００３３】
第３に、第１、第２ｎ＋型不純物領域の平面視における形状を、角部に曲率を有する四角形状（角丸四角形状）とすることにより、ｐｎ接合面積を確保しつつ、角部に電界が集中することを防止し、ＥＳＤ破壊耐量の向上に寄与できる。角部の電界集中を回避するには、一般的には、平面視において円形状が最も有効であるが、横型の双方向ｐｎ接合ダイオードを保護装置として用いる場合、第１、第２ｎ＋型不純物領域の面積（ｐ＋型不純物層とのｐｎ接合面積）だけでなく、第１、第２ｎ＋型不純物領域の対向面の面積も大きく確保することが望ましいことが判った。第１、第２ｎ＋型不純物領域の平面視における形状を、角丸四角形状として一つの辺同士を対向配置させることで、ｎ＋型不純物領域を円形にした場合と比較して、対向面の面積を確保できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態の保護装置を説明する（Ａ）断面図、（Ｂ）等価回路図である。
【図２】本発明の実施形態の保護装置を説明する平面図である。
【図３】本発明の実施形態の保護装置を説明するための（Ａ）特性図、（Ｂ）比較例の断面図、（Ｃ）本実施形態の断面図である。
【図４】本発明の実施形態の保護装置の接続例を示す回路概要図である。
【図５】本発明の実施形態の保護装置の接続例を示す回路概要図である。
【図６】従来技術を説明するための断面図である。
【発明を実施するための形態】
【００３５】
本発明の実施の形態について、図１から図５を参照して説明する。
【００３６】
図１は、保護装置１０の構造を説明するための図であり、図１（Ａ）が断面図であり、図１（Ｂ）が保護装置１０の等価回路図である。
【００３７】
保護装置１０は、ｐ＋型半導体基板１と、ｐ型半導体層２と、第１ｎ＋型不純物領域４と、第２ｎ＋型不純物領域５と、第１電極６と、第２電極７と、第１ｐ＋＋型不純物領域１４と、第２ｐ＋＋型不純物領域１５と、を具備する。
【００３８】
図１（Ａ）を参照して、ｐ＋型半導体基板１は、双方向ｐｎ接合ダイオードＤｉのチップを構成し、例えば不純物濃度が４Ｅ１８ｃｍ−３〜５Ｅ１８ｃｍ−３程度、厚みが１００μｍ〜２００μｍ程度のシリコン半導体基板である。
【００３９】
ｐ型半導体層２は、ｐ＋型半導体基板１の一主面上に積層され、一例として不純物濃度が１Ｅ１６ｃｍ−３〜２Ｅ１６ｃｍ−３、厚みが５μｍ〜１０μｍ程度のエピタキシャル層である。
【００４０】
第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５は、ｐ型半導体層２の表面に互いに距離Ｌ（例えば１４０μｍ以上）で離間して設けられる。いずれも、一例として不純物濃度が７Ｅ１９ｃｍ-３〜８Ｅ１９ｃｍ-３の高濃度のｎ型不純物のイオン注入及び拡散によって形成される。尚、チップ端部となるｐ型半導体層２の外周端にも、高濃度のｎ＋型不純物領域９が設けられる。
【００４１】
第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５は、それぞれ第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５の直下に設けられる。詳細には、第１ｐ＋＋型不純物領域１４は第１ｎ＋型不純物領域４の底面と接して、当該底面より小さい面積で設けられ、底面付近の角部および側面には設けられない。同様に第２ｐ＋＋型不純物領域１５は第２ｎ＋型不純物領域５の底面と接して、当該底面より小さい面積で設けられ、底面付近の角部および側面には設けられない。第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５の不純物濃度はそれぞれｐ型半導体層２より高く、一例として、１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３である。
【００４２】
第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５は、不純物イオン注入領域であり、不純物濃度は、双方向ｐｎ接合ダイオードの耐圧（逆方向降伏電圧）、およびＥＳＤ（Electrostatic Discharge）破壊耐量、保護装置１０全体の合計容量（部品容量）を決定する要因となる。本実施形態では、低濃度のｐ型半導体層２を設けることにより、第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５の不純物濃度を適宜選択できるので、耐圧、ＥＳＤ破壊耐量および部品容量の制御が容易となる。
【００４３】
ｐ型半導体層２の表面には絶縁膜（例えば酸化膜など）１１が設けられ、第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５上が開口される。第１型不純物領域４および第２ｎ＋型不純物領域５上に、例えばアルミニウム（Ａｌ）またはこれを主成分とする金属層による第１電極６および第２電極７が設けられる。第１電極６は、第１ｎ＋型不純物領域４とほぼ重畳する大きさと形状に設けられ、第１ｎ＋型不純物領域４とコンタクトする。第２電極７は、第２ｎ＋型不純物領域５とほぼ重畳する大きさと形状に設けられ、第２ｎ＋型不純物領域５とコンタクトする。
【００４４】
最表面には他の絶縁膜（例えば窒化膜など）１２が設けられ、第１電極６および第２電極７上が開口される。
【００４５】
第１ｎ＋型不純物領域４は底面において、第１ｐ＋＋型不純物領域１４と高濃度のｐｎ接合Ｊ１１を形成し、底面付近の角部および側面はｐ型半導体層２と接して高濃度のｐｎ接合Ｊ１１より低濃度のｐｎ接合Ｊ１２を形成して、第１ダイオードＤ１となる。以下、高濃度のｐｎ接合Ｊ１１と低濃度のｐｎ接合Ｊ１２を第１ｐｎ接合Ｊ１と総称する。
【００４６】
また第２ｎ＋型不純物領域５は底面において、第２ｐ＋＋型不純物領域１５と高濃度のｐｎ接合Ｊ１２を形成し、底面付近の角部および側面はｐ型半導体層２と接して高濃度のｐｎ接合Ｊ１２より低濃度のｐｎ接合Ｊ２２を形成して、第２ダイオードＤ２となる。以下、高濃度のｐｎ接合Ｊ１２と低濃度のｐｎ接合Ｊ２２を第２ｐｎ接合Ｊ２と総称する。
【００４７】
これによって、互いのｐ型領域同士を直接に接続し、第１ｎ＋型不純物領域４から第２ｎ＋型不純物領域５までの、主にｐ型半導体層２の主面に水平方向に電流経路が形成される、横型の双方向ｐｎ接合ダイオードＤｉのチップが構成される。
【００４８】
双方向ｐｎ接合ダイオードＤｉのチップは、例えば、支持基板２６を用いたチップサイズパッケージとして実装される。
【００４９】
支持基板２６は例えばセラミック基板などの絶縁性基板であり、その一主面に例えば導電ペーストの印刷、焼結した金メッキ層などによって第１導電パターン２１、第２導電パターン２２、第３導電パターン２３が設けられる。たとえば、厚膜印刷を使用してメッキパターンを形成することにより、スタンピングによる打ち抜きフレーム（リードフレーム）にチップを実装する場合と比較して、パッケージの小型化に寄与できる。第３導電パターン２３上に双方向ｐｎ接合ダイオードＤｉが固着材（不図示）にて固着され、第１電極６が、金属細線２４ａなどの接続手段によって、第１導電パターン２１と接続され、第２電極７は、金属細線２４ｂなどの接続手段によって、第２導電パターン２２と接続される。
【００５０】
支持基板２６には、第１導電パターン２１、第２導電パターン２２に対応した位置にスルーホールＴＨが設けられている。スルーホールＴＨは支持基板２６を貫通し、内部はタングステンなどの導電材料によって埋設されている。
【００５１】
支持基板２６の他の主面には、第１導電パターン２１、第２導電パターン２２と同様の方法によって、これらに対応する外部接続電極２７、２８が設けられる。
【００５２】
外部接続電極２７、２８はそれぞれ、入力端子ＩＮ、接地端子ＧＮＤとなり、第１導電パターン２１と外部接続電極２７はスルーホールＴＨを介して接続され、第２導電パターン２２と接地端子ＧＮＤはスルーホールＴＨを介して接続される。
【００５３】
また、双方向ｐｎ接合ダイオードＤｉ（ｐ＋型半導体基板）１の裏面は、第３導電パターン２３と固着材にて固着されるが、チップの裏面は電極として機能しないため固着材は導電性固着材であっても絶縁性固着材のいずれであってもよい。
【００５４】
双方向ｐｎ接合ダイオードＤｉのチップ、金属細線２４ａ、２４ｂおよび支持基板２６は、樹脂層２５により一体で被覆、支持されて保護装置１０が構成される。樹脂層２５はパッケージ外形を構成する。樹脂層２５の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。また、樹脂層２５は放熱性を向上させるために粒子状または繊維状のフィラーが混入されても良い。パッケージの周囲４側面は、樹脂層２５と支持基板２６の切断面で形成され、パッケージの上面は平坦化した樹脂層２５の表面で形成され、パッケージの下面は支持基板２６の裏面側で形成される。
【００５５】
なおパッケージ表面側は全面樹脂層２５であり、裏面側の支持基板２６の外部接続電極２７、２８、左右（上下）対称となるパターンで配置されており、電極の極性判別が困難になるので、樹脂層２５の表面側に凹部を形成するか印刷するなどして、極性を表示するマークを刻印するのが好ましい。
【００５６】
このように保護装置１０は、いずれも同条件で形成された、第１ダイオードＤ１と第２ダイオードＤ２とを直列接続した横方向の双方向ｐｎ接合ダイオードＤｉにより構成される（図１（Ｂ））。
【００５７】
本実施形態では、例えば第１ダイオードＤ１と同じ形成条件の１つのｐｎ接合ダイオードのみを用いた保護装置と比較して、保護装置１０の部品容量を半減することができる。すなわち、部品容量は保護装置１０全体の容量（合計容量）であり、第１ダイオードＤ１の接合容量（第１ｐｎ接合Ｊ１の接合容量）Ｃ１、および第２ダイオードＤ２の接合容量（第２ｐｎ接合Ｊ２の接合容量）Ｃ２の直列接続によって、合計容量はＣ１×Ｃ２／（Ｃ１＋Ｃ２）となる。つまりそれぞれの接合容量Ｃ１、Ｃ２が同等な場合には、合計容量を接合容量Ｃ１（Ｃ２）の２分の１の値にすることができ、第１ダイオードＤ１（第２ダイオードＤ２）の接合面積と比較して合計容量を小さくすることができる。
【００５８】
一方で、ＥＳＤ破壊耐量はｐｎ接合面積が大きく影響するが、保護装置１０が第１ダイオードＤ１の第１ｐｎ接合Ｊ１、および第２ダイオードＤ２の第２ｐｎ接合Ｊ２を有している場合であっても、これらの接合面積が同等であればＥＳＤ破壊耐量は半減することはなく、それぞれのｐｎ接合が有するＥＳＤ破壊耐量と同等を維持できる。従って、保護装置１０は、第１ダイオードＤ１と同じ条件で形成された１つのｐｎ接合ダイオードのみを用いた保護装置と比較して、ＥＳＤ破壊耐量を同等に維持しつつ、部品容量を半減できる。
【００５９】
図２は、本実施形態の保護装置１０の一例を説明するための平面図であり、図２（Ａ）が全体の平面図、図２（Ｂ）が保護装置１０を構成する双方向ｐｎ接合ダイオードＤｉの平面図である。尚、図１（Ａ）は図２（Ａ）のａ−ａ線の断面に相当する。
【００６０】
図２（Ａ）を参照して、双方向ｐｎ接合ダイオードＤｉのｐ型半導体層２は、ここでは不図示のｐ＋型半導体基板の上に設けられる。一例としてｐ型半導体層２は、エピタキシャル層である。
【００６１】
第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５は、ｐ型半導体層２の表面に互いに離間して設けられる。いずれも、一例としてドーズ量が１Ｅ１６ｃｍ−２〜２Ｅ１６ｃｍ−２程度の高濃度のｎ型不純物（例えばリン（Ｐ））のイオン注入及び拡散によって形成され、第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５の対向する側面（対向面）間の距離Ｌは、１４０μｍ以上離間される。尚、チップ端部となるｐ型半導体層２の外周端にも、高濃度のｎ＋型不純物領域９が設けられる。
【００６２】
ｐ型半導体層２の表面にはここでは不図示の絶縁膜が設けられ、第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５上が破線の如く開口される。第１型不純物領域４および第２ｎ＋型不純物領域５上に、これと略重畳する大きさの第１電極６および第２電極７が設けられる。第１電極６および第２電極７はそれぞれ、第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５とコンタクトする。
【００６３】
双方向ｐｎ接合ダイオードＤｉは例えば支持基板２６の中央部分に設けた第３導電パターン２３上に実装される。双方向ｐｎ接合ダイオードＤｉを挟んで支持基板２６の例えば短辺側の両端には、短辺に沿って、矩形状の第１導電パターン２１、第２導電パターン２２が設けられる。第１導電パターン２１、第２導電パターン２２はそれぞれ、近接する第１電極６、第２電極７と金属細線２４ａ、２４ａなどの接続手段によって電気的に接続される。
【００６４】
樹脂層２５は、双方向ｐｎ接合ダイオードＤｉ、接続手段２４ａ、２４ｂ、支持基板２６を一括して被覆してパッケージ外形を構成する。平面視における樹脂層２５の４側面は、支持基板２６の４側面と一致する。
【００６５】
図２（Ｂ）を参照して、双方向ｐｎ接合ダイオードＤｉについて更に説明する。尚、図２（Ｂ）では第１電極６、第２電極７を省略している。
【００６６】
第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５は、平面視において矩形状のｐ型半導体層２（ｐ＋型半導体基板に同じ）の一の対角線に沿って配置され、１４０μｍ以上の距離Ｌで離間される。より詳細には、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５は、平面視において、正四角形の４つの角部ｒをそれぞれ同じ曲率で湾曲した形状（以下角丸四角形状と称する）であり、互いに角丸四角形状の一の辺（直線部ｅ）が略平行で対向するように、ｐ型半導体層２の対角線に沿って配置される。そして、対向する一の辺間の距離Ｌが１４０μｍ以上離間される。
【００６７】
第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５はそれぞれ、ここでは一点鎖線で示すが、実際の平面視においては、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５下方に完全に隠れている。
【００６８】
このように保護装置１０は、ｐ型半導体層２表面に、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５のパターンが形成されたマスクを介してｐ型不純物をイオン注入し、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５のパターンが形成されたマスクを介してｎ型不純物をイオン注入することによって、２つのｐｎ接合を形成できる。従って、ｐｎ接合を基板の厚み方向に積層する縦型の双方向ｐｎ接合ダイオード（図６（Ａ））の製造工程と比較してマスク枚数を削減でき、製造工程の短縮化が図れる。また、２つのダイオードのチップを組立工程における表面電極同士の接続によって双方向ｐｎ接合ダイオード（図６（Ｂ））とする構成と比較して、ワイヤーボンドの精度やボンディング強度等についての特別な管理が不要となる。そしてこれらによって、保護装置１０の製品コストを削減することができる。
【００６９】
更に本実施形態では、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５と第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５のそれぞれの不純物濃度や形状を適宜選択することにより、低い部品容量と高いＥＳＤ破壊耐量が得られ、さらに耐圧の制御も容易となる。この点について図１（Ａ）および図２（Ｂ）を参照して、以下に説明する。
【００７０】
保護装置１０の部品容量は、第１ダイオードＤ１と第２ダイオードＤ２の接合容量であるので、これらを直接接続した合計容量が特性を満足する所望の値となるように、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の不純物濃度、およびこれらの面積と深さ（第１ｐｎ接合Ｊ１と第２ｐｎ接合Ｊ２のｐｎ接合面積）、更に第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の不純物濃度が適宜選択される。
【００７１】
まず、第１ｐ＋＋型不純物領域１４は第１ｎ＋型不純物領域４のイオン注入以前に、ドーズ量が例えば１Ｅ１９ｃｍ−２〜１Ｅ２０ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入し、一例として平面視における面積を例えば１５００μｍ２〜２５００μｍ２程度、ｐ型半導体層２の表面から３μｍ〜４μｍ程度の深さ（第１ｎ＋型不純物領域４底面と接する深さ）に拡散して形成する。尚、第２ｐ＋＋型不純物領域１５の形成条件（平面視における形状を含む）は、第１ｐ＋＋型不純物領域１４と同様であり、ここでの記載は省略する。
【００７２】
そして第１ｎ＋型不純物領域４は、ドーズ量が１Ｅ１６ｃｍ−２〜２Ｅ１６ｃｍ−２のｎ型不純物（例えばリン（Ｐ））をイオン注入及び拡散して、平面視における面積を例えば５０００μｍ２程度、深さを２μｍ〜３μｍ程度に形成する。尚、第２ｎ＋型不純物領域５の形成条件（平面視における形状を含む）は、第１ｎ＋型不純物領域４と同様であり、記載は省略する。
【００７３】
これにより、第１ダイオードＤ１と第２ダイオードＤ２の合計容量、すなわち保護装置１０の部品容量は、２ｐＦ〜３ｐＦ程度となる。
【００７４】
次にＥＳＤ破壊耐量と、第１ｐｎ接合Ｊ１および第２ｐｎ接合Ｊ２との関係を説明する。第１ｐｎ接合Ｊ１および第２ｐｎ接合Ｊ２のｐｎ接合面積、およびそれぞれの不純物濃度は、ＥＳＤ破壊耐量を決定する要因ともなり、これらの値は上述の通りである。
【００７５】
本実施形態ではこれに加えて、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の平面視における形状、および離間して配置されるこれらの距離Ｌを適切に選択することにより、高いＥＳＤ破壊耐量を実現できる。
【００７６】
図２（Ｂ）を参照して具体的に説明すると、第１ｎ＋型不純物領域４（第２ｎ＋型不純物領域５）は、例えば角部ｒの曲率が５μｍ〜１５μｍ程度、四辺（直線部ｅ）の長さがそれぞれ６０μｍ〜８０μｍ程度の角丸四角形状であり、平面視において１つ辺（直線部ｅ）が平行するように対向配置される。第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の対向する辺（対向面）間の距離Ｌは１４０μｍ以上である。距離Ｌを１４０μｍ以上離間することにより、浅いｐｎ接合の横方向の双方向ｐｎ接合ダイオードＤｉであっても十分なＥＳＤ破壊耐量を得られる。具体的には上記の通り部品容量が２ｐＦ〜３ｐＦ程度と低い保護装置１０でありながら、約１１ｋＶ〜１３ｋＶのＥＳＤ破壊耐量を実現できる。
【００７７】
尚、実験によると、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の距離Ｌが１４０μｍを越えると、ＥＳＤ破壊耐量はほぼ一定となることが判った。第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の距離Ｌの拡大は、チップサイズの拡大に直結する。従って、ＥＳＤ破壊耐量が変わらないのであれば、その距離Ｌは最小値である１４０μｍ程度で十分である。
【００７８】
更に本実施形態では、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５を、平面視においてチップの一の対角線に沿って配置する。より詳細には、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の各辺（直線部ｅ）がチップの対角線と略平行になるように配置する。これにより、所定の距離Ｌを確保した場合であっても、チップサイズの増大を回避できる。
【００７９】
また、第１ｎ＋型不純物領域４の形状を角部ｒを湾曲させた角丸四角形状とすることで、角部ｒの電界集中を回避し、ＥＳＤ破壊耐量を向上できる。角部ｒの電界集中を回避するには、一般的には平面視において円形状が最も有効であるが、本実施形態では実験により、ｐｎ接合面積だけでなく、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の対向面の面積も大きく確保することがＥＳＤ破壊耐量の向上に有効であることが判った。第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５を角丸四角形状として１つの辺（直線部ｅ）同士を対向配置させることで、両者を円形状にした場合と比較して、対向面の面積を確保できる。
【００８０】
同様の理由から、第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５の形状も、角丸四角形状とし、平面視において１つ辺が平行するように第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域５の直下に対向配置する。
【００８１】
再び図１（Ａ）を参照して、第１ｎ＋型不純物領域４（第２ｎ＋型不純物領域５）は、表面の不純物濃度が最も高く、深さ方向に低くなる不純物濃度勾配を有しており、これによっても、ＥＳＤ破壊耐量の向上に寄与できる。一例として第１ｎ＋型不純物領域４は、ｎ型不純物をイオン注入した後、短い熱処理時間（例えば９０分程度）で拡散して形成される。
【００８２】
更に、保護装置１０の耐圧（逆方向降伏電圧）は、第１ｎ＋型不純物領域４と第２ｎ＋型不純物領域４が第１ｐｎ接合Ｊ１、第２ｐｎ接合Ｊ２を形成するｐ型領域（ｐ型半導体層２、第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５）の不純物濃度によって決定される。本実施形態では、ｐ＋型半導体基板１上に第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５より低濃度のｐ型半導体層２を設けることにより、耐圧の制御が容易となる。
【００８３】
市販されている一般的なｐ＋型半導体基板１は、そのままでは不純物濃度が高すぎるため、本実施形態では、ｐ＋型半導体基板１の上に、低濃度のｐ型半導体層２を設ける。そして、ｐ型半導体層２に所望の不純物濃度のｐ型不純物を注入及び拡散して、第１ｐ＋＋型不純物領域１４および第２ｐ＋＋型不純物領域１５を設ける。
【００８４】
第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５より十分に低濃度（例えば不純物濃度が１Ｅ１６ｃｍ−３〜２Ｅ１６ｃｍ−３程度）のｐ型半導体層２をｐ＋型半導体基板１上に設けることにより、ｐ型半導体層２以上の不純物濃度であれば自由に調節して第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５を形成できる。すなわち、第１ダイオードＤ１、第２ダイオードＤ２を構成し、耐圧を決定する第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の選択できる不純物濃度の許容範囲が広がる。特に、図６（Ａ）の如く縦型に複数のｐｎ接合を形成する場合と比較して、不純物濃度の制御が容易であり、耐圧設計の自由度も大きくなる。更に、ｐ＋型半導体基板１とｐ型半導体層２の基板を共通として、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５、第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５の不純物濃度を変更させることにより、シリーズ化した複数の耐圧の製品を低コストで揃えることができるので、汎用性が向上する。
【００８５】
尚、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の不純物濃度はＥＳＤ破壊耐量にも影響するので、この制御についても、同様に容易であるといえる。
【００８６】
特に、本実施形態では、双方向ダイオードＤｉの耐圧が５Ｖ以下のいわゆる低耐圧の保護装置１０であっても、リーク電流を低減し、逆方向の電流ＩＲ−電圧ＶＲ特性における定電圧特性を維持でき、ＥＳＤ破壊耐量を高めることができる。
【００８７】
図３を参照して説明する。図３（Ａ）は、逆方向の電流ＩＲ−電圧ＶＲ特性を示す図であり、破線がリーク電流が大きく、定電圧特性を有さない、いわゆるソフト波形の特性であり、実線が、リーク電流が小さく、定電圧特性を有する、いわゆるハード波形の特性である。図３（Ｂ）は、比較のための構造を示す図であり、全面にｐ＋型不純物層３を設け、その表面に第１ｎ＋型不純物領域４および第２ｎ＋型不純物領域５を設けた場合の第１ダイオードＤ１’、第２ダイオードＤ２’付近の拡大断面図である。図３（Ｃ）は、本実施形態の拡大断面図である。
【００８８】
図３（Ａ）を参照して、双方向ダイオードＤｉの耐圧を決定するのは、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５とｐｎ接合を形成するｐ型領域の不純物濃度である。そして、保護装置をセットに実装する場合、セットで流れる所定の逆方向電流ＩＲの範囲（たとえばＩＲ１〜ＩＲ２）において、逆方向降伏電圧ＶＲ１において定電圧となる特性でないと、セットが動作しないなどの問題が発生する。従って、必要な耐圧（逆方向降伏電圧ＶＲ１）において、リーク電流が小さくなるように、すなわち逆方向の電流ＩＲ−電圧ＶＲ特性がいわゆるハード波形を維持するように、上記のｐ型領域の不純物濃度を選択する必要がある。
【００８９】
図３（Ｂ）の如く、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５に代えて全面にｐ＋型不純物層３を設けた場合、双方向ダイオードＤｉ’の耐圧を決定するのは、ｐ＋型不純物層３の不純物濃度である。一例として、ｐ＋型不純物層３の不純物濃度が、部品容量やＥＳＤ破壊耐量も考慮して例えば５Ｅ１８ｃｍ−３〜６Ｅ１８ｃｍ−３程度の場合、リーク電流が小さく定電圧動作が可能な（ハード波形が維持できる）最小の耐圧は例えば、６Ｖとなる。
【００９０】
この構造で、耐圧を例えば５Ｖ以下と低くする場合には、ｐ＋型不純物層３の不純物濃度を高めて、空乏層５０の広がりを抑制する必要がある。しかし、ｐ＋型不純物層３の不純物濃度を高めると、ｐｎ接合Ｊ１’、Ｊ２’全体が高濃度接合となる。すなわち、高濃度のｐｎ接合面積が増加するので、耐圧（ＶＲ１）が５Ｖで、図３（Ａ）の実線の波形となるように不純物濃度を調整しても、実際にはリーク電流が増え、破線の如く、リーク電流の波形がいわゆるソフト波形となり、セットで流れる逆方向電流ＩＲの範囲において定電圧動作できなくなる問題がある。
【００９１】
そこで、本実施形態では図３（Ｃ）の如く、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５底面のみとそれぞれ接し、底面より小さい面積の、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５を設ける。高濃度のｐｎ接合Ｊ１１、Ｊ１２によって空乏層の広がりを抑制し、耐圧の低減が可能となる。そして、高濃度のｐｎ接合Ｊ１１、Ｊ１２のｐｎ接合面積を、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５の底面より小さくすることで、高濃度のｐｎ接合Ｊ１１、Ｊ１２の接合面積の増加を防ぎ、リーク電流の増加を抑制できる。
【００９２】
特に、横方向に動作する双方向ｐｎ接合ダイオードＤｉであるので、第１ｎ＋型不純物領域４、第２ｎ＋型不純物領域５のそれぞれの側面は、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５を設けず、ｐ型半導体層２と低濃度のｐｎ接合Ｊ１２、Ｊ２２を形成させることによって、第１ｎ＋型不純物領域４の側面から第２ｎ＋型不純物領域５の側面に流れる逆方向電流のリーク電流を低減できる。
【００９３】
つまり、第１ダイオードＤ１と第２ダイオードＤ２のｐ型領域の不純物濃度を高めた低い耐圧の双方向ｐｎ接合ダイオードＤｉでありながら、図３（Ａ）の実線の如く、ハード波形を維持できる。
【００９４】
また、静電気はキャリアが多いほど分散するため、高濃度のｐｎ接合Ｊ１１、Ｊ１２において、ＥＳＤ破壊耐量を向上させることができる。
【００９５】
尚、上記の本実施形態では支持基板を用いたチップサイズパッケージに実装した場合を例に説明した。しかし、双方向ｐｎ接合ダイオードの実装方法葉これに限らず、例えば、リードフレームを用いて実装してもよい。
【００９６】
図示を省略して説明すると、銅などの導電材料の打ち抜き（スタンピング）によって、リードとアイランドが形成されたリードフレームを準備し、アイランドに双方向ｐｎ接合ダイオードを固着する。第１電極と第２電極を金属細線などによってそれぞれ、入力端子となるリードおよび接地端子となるリードを接続する。各リードの一部、アイランドおよびチップを樹脂層にて一体で被覆・支持する。リードの他端は、樹脂層より外部に導出する。これにより、保護装置が構成される。
【００９７】
図４および図５は、保護装置１０の接続例の一例を示す概要図であり、保護装置１０をＵＳＢコネクタ３１の信号ラインに接続して用いる場合を示している。
【００９８】
図４（Ａ）（Ｂ）は、いずれもホスト端末３５とクライアント端末３６とがケーブル３０とＵＳＢコネクタ３１を介して接続する場合であって、ＵＳＢコネクタ３１をホスト端末３５側のＵＳＢソケット３２に接続する場合の保護装置１０の接続例を示している。図４（Ａ）は、ホスト端末３５が例えばコンピュータであり、クライアント端末３６が例えばプリンタやイメージスキャナ、外付型ハードディスクなどの周辺機器の場合である。また、図４（Ｂ）は、ホスト端末３５に相当する機器が携帯電話などの携帯機器であり、クライアント端末３６に相当する機器がその充電器の場合である。
【００９９】
図４（Ａ）（Ｂ）を参照して、ＵＳＢ規格のインターフェイスでは、ホスト端末３５側に、ＵＳＢコネクタ３１を制御するためのＩＣ（以下ＵＳＢコントローラ３３）を備えている。
【０１００】
ＵＳＢコネクタ３１が挿抜されるＵＳＢソケット３２は、例えばホスト端末３５のマザーボード（不図示）などに設けられる。マザーボードには信号ラインとなる配線３８が設けられ、配線３８はＵＳＢコネクタ３１を制御するＵＳＢコントローラ３３に接続する。
【０１０１】
そして、利用者がＵＳＢコネクタ３１に接触することによって利用者に帯電した静電気が配線３８を介してＵＳＢコントローラ３３に印加されることを防止するため、ＵＳＢコネクタ３１とＵＳＢコントローラ３３間のデータ信号用の信号ライン（配線３８）と接地間に保護装置１０が接続される。
【０１０２】
詳細には、ＵＳＢコネクタ３１は例えば、電源供給のためのＶｂｕｓ信号用ピン、＋データ（Ｄ＋）信号用ピン、−データ（Ｄ−）信号用ピン、ＧＮＤ信号用ピンの４つを有しており、保護装置１０は、ＵＳＢソケット３２とＵＳＢコントローラ３３の間のＤ＋信号用ピンが接続する配線３８と接地間、およびＤ−信号用ピンが接続する配線３８と接地間にそれぞれ（またはいずれかに）接続される。
【０１０３】
尚、図クライアント端末３６にも保護装置１０を接続してもよい。例えば、図４（Ａ）のように、クライアント端末３６側となるケーブル３０の他端にもＵＳＢコネクタ３１’が設けられ、クライアント端末３６においてもＵＳＢコントローラ３３’を有する場合には、クライアント端末３６のＵＳＢソケット３２’（ＵＳＢコネクタ３１’）とＵＳＢコントローラ３３’の間のＤ＋信号用ピン、Ｄ−信号用ピンに接続する配線３８’と接地間に保護装置１０を接続する。
【０１０４】
更に、図５はＵＳＢメモリ４０に保護装置１０を接続する場合を示している。ＵＳＢメモリ４０は、ＵＳＢコネクタ３１を有する外部補助記憶装置（フラッシュメモリ）であって、一般的にはＵＳＢコネクタ３１がケーブルを介さずに、フラッシュメモリチップが収納される筐体４１に直接設けられているものをいう。
【０１０５】
詳細には、マザーボード４２に、フラッシュメモリチップ４３やＵＳＢコントローラ３３などが集積化され、筐体４１内に収められる。筐体４１の一端はＵＳＢコネクタ３１が設けられ、ＵＳＢコネクタ３１の４つのピン（Ｖｂｕｓ信号用ピン、Ｄ＋信号用ピン、Ｄ−信号用ピン、ＧＮＤ信号用ピン）が配線３８を介して、ＵＳＢコントローラ３３に接続する。
【０１０６】
そして、保護装置１０はＤ＋信号用ピンが接続する配線３８と接地間、およびＤ−信号用ピンが接続する配線３８と接地間にそれぞれ（またはいずれかに）接続される。
【０１０７】
図４および図５に示したようなＵＳＢ規格のインターフェイスでは、対をなす２本の信号線に逆位相の信号（Ｄ＋信号、Ｄ−信号）を送る差動伝送方式を用いている。そして、これらの信号波形であるアイパターンの形状（波形の振幅や周期）は、データ転送速度ごとに所定の許容範囲内に収まるパターンとなるよう規格で定められている。すなわち、データの信号ラインに付加される容量の増加などで、アイパターンの波形に歪み（なまり）が生じるとデータ転送エラーが生じるため、波形のなまりが許容範囲を超える違反ゾーンを定め、当該違反ゾーンにかからないアイパターンの波形にするよう規格されている。
【０１０８】
違反ゾーンは、データ転送速度が高くなるほど小さく（シビアに）なり、これに伴いデータの信号ライン上に許容される容量も上限が厳しくなっている。
【０１０９】
またＵＳＢ規格のインターフェイスについては、ＩＥＣ（International  Electrotechnical  Commission：国際電気標準会議）の規格に基づき、ＥＳＤ破壊耐量も定められている。
【０１１０】
このように、ＵＳＢ規格のインターフェイスのＥＳＤ破壊対策の保護装置として例えばｐｎ接合ダイオードを採用する場合、単にｐ＋型半導体基板にｎ型不純物領域を設けてｐｎ接合ダイオードを構成するだけではこの条件を満たす保護装置を得ることはできない。すなわち、例えば一般的に市販されているｐ＋型半導体基板の不純物濃度は高く、これにｎ型不純物領域を設けて構造上ｐｎ接合ダイオードを形成しても、例えば部品容量を５ｐＦ以下にはできない。つまり、ＵＳＢインターフェイスの保護装置となる（双方向）ｐｎ接合ダイオードには、そのために要求される所定の条件を満たすよう、適切な条件で形成されなければならない。
【０１１１】
本実施形態では、ＵＳＢ規格インターフェイスに代表される、いわゆるホットスワップの機能を有するインターフェイスを静電破壊から保護する保護装置において、所望のＥＳＤ破壊耐量を確保しつつ、データ転送速度の高速化に伴って要求される低容量化を実現できるものである。
【０１１２】
すなわち、保護装置１０（双方向ｐｎ接合ダイオードＤｉ）を構成する第１ｎ＋型不純物領域４、第２ｎ型不純物領域５の形状とこれらを離間する距離Ｌ、およびこれらの不純物濃度、更には第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の不純物濃度を、上述の実施形態で説明した条件で形成することにより、当該インターフェイスの保護装置として許容される部品容量と十分なＥＳＤ破壊耐量を得ることができる。
【０１１３】
具体的には、ＵＳＢ２．０規格のハイスピードモード（最大データ転送速度：４８０Ｍｂｐｓ）に用いる保護装置では、部品容量が５ｐＦ（望ましくは３ｐＦ）以下、ＥＳＤ破壊耐量が８ｋＶ以上と決まっているところ、本実施形態の保護装置１０は、２ｐＦ〜３ｐＦの部品容量と１１ｋＶ〜１３ｋＶ程度のＥＳＤ破壊耐量を実現できる。
【０１１４】
更に、２つのｐｎ接合を横方向に形成することで、製造工程の複雑化、煩雑化を回避し、低コスト化も実現でき、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の不純物濃度の制御が容易なので耐圧制御も容易となる。
【０１１５】
尚、双方向ｐｎ接合ダイオードＤｉの形成条件（第１ｎ＋型不純物領域４、第２ｎ型不純物領域５の形状とこれらを離間する距離Ｌと不純物濃度、および、第１ｐ＋＋型不純物領域１４、第２ｐ＋＋型不純物領域１５の形状と不純物濃度）を適宜選択することにより、上記の例に限らず、ロースピードモード（最大データ転送速度：１．５Ｍｂｐｓ）、フルスピードモード（最大データ転送速度：１２Ｍｂｐｓ）、ＵＳＢ３．０規格のスーパースピードモード（最大データ転送速度：５Ｇｂｐｓ）などの保護装置１０としても採用可能である。
【０１１６】
更に、ＵＳＢ規格のインターフェイスに採用する場合を例に説明したが、これに限らず、例えばＨＤＭＩ（High Definition Multimedia Interface）規格など、他の規格のインターフェイスにも採用できる。
【符号の説明】
【０１１７】
１      ｐ＋型半導体基板
２      ｐ型半導体層
３      ｐ＋型不純物層
４      第１ｎ＋型不純物領域
５      第２ｎ＋型不純物領域
６      第１電極
７      第２電極
１０    保護装置
１４    第１ｐ＋＋型不純物領域
１５    第２ｐ＋＋型不純物領域
２１    第１リード
２２    第２リード
３１    ＵＳＢコネクタ
３３    ＵＳＢコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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