(57)【要約】【課題】アナログゲインを上げたときに、情報の損失を防ぎ、高S/Nの画像を得る。【解決手段】CMOSイメージセンサは、物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD変換を行うAD変換回路と、画素信号のゲイン設定に応じて、AD変換部によるAD変換の量子化単位を設定する制御回路とを備え、制御回路は、画素信号のゲイン設定に応じて、少なくとも１系統の画素信号に対するAD変換のデジタル出力の階調数を決定する。本技術は、例えば、感度の異なる複数の信号を得てダイナミックレンジを拡大するCMOSイメージセンサに適用することができる。【選択図】図４
2012222529.tif 000002
【特許請求の範囲】
【請求項１】
物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、
前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、
前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部と
を備え、
前記制御部は、前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する
固体撮像素子。
【請求項２】
前記制御部は、前記画素信号のゲインを上げるときに、前記AD変換部によるAD変換の量子化単位を小さくするとともに、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を大きくする
請求項１に記載の固体撮像素子。
【請求項３】
前記AD変換部は、感度の異なる複数の系統の前記画素信号に対してAD変換を行い、
前記制御部は、前記画素信号のゲインを上げるときに、前記AD変換部によるAD変換の量子化単位を小さくするとともに、感度が高い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を大きくする
請求項２に記載の固体撮像素子。
【請求項４】
前記制御部は、前記画素信号のゲインを上げるときに、感度が低い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を変化させない
請求項３に記載の固体撮像素子。
【請求項５】
前記制御部は、前記画素信号のゲインを上げる前の、感度が高い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を、感度が低い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数より小さくさせる
請求項３に記載の固体撮像素子。
【請求項６】
前記AD変換部は、前記画素が物理量を検知する検知時間を異ならせることによって感度の異なる複数の系統の前記画素信号に対してAD変換を行う
請求項３に記載の固体撮像素子。
【請求項７】
物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、
前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、
前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部と
を備える固体撮像素子の駆動方法であって、
前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する制御ステップを
含む駆動方法。
【請求項８】
物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、
前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、
前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部と
を備え、
前記制御部は、前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する固体撮像素子
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子および駆動方法、並びに電子機器に関し、特に、感度の異なる複数の信号を得てダイナミックレンジを拡大することができるようにする固体撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像素子において入射光量に対して出力される信号量のダイナミックレンジを拡大する手法として、同一の画素を、露光時間を異ならせて複数回読み出し、読み出された感度の異なる信号を後段で合成する手法が知られている（例えば、特許文献１および非特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３６８０３６６号公報
【非特許文献】
【０００４】
【非特許文献１】Orly Yadid-Pecht and Eric R. Fossum, “Wide Intrascene Dynamic Range CMOS APS Using Dual Sampling”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 44, NO. 10, pp.1721-1723, OCTOBER 1997.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した手法において、画面の低照度部分の情報は露光時間の長い信号から、高照度部分の情報は露光時間の短い信号から得られる。しかしながら、被写体が低照度のときは、少なくとも長い方の露光時間を延ばす必要があるが、長い方の露光時間を延ばすには限界がある。例えば、動画では、通常、最大1/30秒までしか露光時間を取ることができない。また、静止画の場合でも、手ぶれや被写体ぶれを抑えるために、一定時間以上露光時間を延ばすことは避けたい。
【０００６】
このような場合、露光時間の長い方の信号でも信号量が小さいため、固体撮像素子のゲイン設定を上げる必要がある。ゲイン設定を上げるには、AD（Analog to Digital）変換前のアナログゲインを上げる手法と、AD変換後のデジタルゲインを上げる手法との２通りの手法がある。
【０００７】
デジタルゲインを上げる手法では、デジタルゲインを上げることにより画像の階調が荒くなる。また、アナログゲインを上げる手法では、画面の一部分が明るい場合に、その明るい部分の信号がAD変換を行うAD変換回路の入力レンジを超えてしまい、本来は信号があるのにもかかわらず、それを捨ててしまうことになる。もちろん、その明るい部分の信号は、露光時間の短い信号から得ることができるが、露光時間の長い信号と比較してS/N（Signal/Noise）が低いので、得られる画像のS/Nが低くなってしまう恐れがあった。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、感度の異なる複数の信号を得てダイナミックレンジを拡大する場合、アナログゲインを上げたときに、感度の高い信号と低い信号と接続する部分の情報の損失を防ぎ、高S/Nの画像を得ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面の固体撮像素子は、物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部とを備え、前記制御部は、前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する。
【００１０】
前記制御部には、前記画素信号のゲインを上げるときに、前記AD変換部によるAD変換の量子化単位を小さくするとともに、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を大きくさせることができる。
【００１１】
前記AD変換部には、感度の異なる複数の系統の前記画素信号に対してAD変換を行わせ、前記制御部には、前記画素信号のゲインを上げるときに、前記AD変換部によるAD変換の量子化単位を小さくさせるとともに、感度が高い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を大きくさせることができる。
【００１２】
前記制御部には、前記画素信号のゲインを上げるときに、感度が低い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を変化させないようにできる。
【００１３】
前記制御部には、前記画素信号のゲインを上げる前の、感度が高い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を、感度が低い少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数より小さくさせることができる。
【００１４】
前記AD変換部には、前記画素が物理量を検知する検知時間を異ならせることによって感度の異なる複数の系統の前記画素信号に対してAD変換を行わせることができる。
【００１５】
本技術の一側面の駆動方法は、物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部とを備える固体撮像素子の駆動方法であって、前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する制御ステップを含む。
【００１６】
本技術の一側面の電子機器は、物理量を検知する画素が行列状に２次元に配置されてなる画素アレイ部と、前記画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD（Analog to Digital）変換を行うAD変換部と、前記画素信号のゲイン設定に応じて、前記AD変換部によるAD変換の量子化単位を設定する制御部とを備え、前記制御部は、前記画素信号のゲイン設定に応じて、少なくとも１系統の前記画素信号に対するAD変換のデジタル出力の階調数を決定する固体撮像素子を備える。
【００１７】
本技術の一側面においては、画素アレイ部から読み出したアナログの複数の系統の画素信号に対してAD変換が行われ、画素信号のゲイン設定に応じて、AD変換部によるAD変換の量子化単位が設定され、画素信号のゲイン設定に応じて、少なくとも１系統の画素信号に対するAD変換のデジタル出力の階調数が決定される。
【発明の効果】
【００１８】
本技術の一側面によれば、感度の異なる複数の信号を得てダイナミックレンジを拡大する場合、アナログゲインを上げたときに、情報の損失を防ぎ、高S/Nの画像を得ることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本技術を適用した固体撮像素子の一実施の形態の構成例を示す図である。
【図２】単位画素の回路構成例を示す図である。
【図３】感度の異なる２系統の信号を得るためのシャッタ走査および２系統の読み出し走査を説明する図である。
【図４】カラム信号処理回路の構成例を示すブロック図である。
【図５】入射光量に対する低照度信号および高照度信号のダイナミックレンジを示す図である。
【図６】低照度信号と高照度信号との合成に用いられる係数について説明する図である。
【図７】アナログゲインとAD変換回路の入力レンジとの関係を示す図である。
【図８】アナログゲインとAD変換回路の入力レンジとの関係を示す図である。
【図９】アナログゲインとAD変換回路の階調数との関係を示す図である。
【図１０】アナログゲインとAD変換回路の階調数との関係を示す図である。
【図１１】アナログゲインとAD変換回路の階調数との関係を示す図である。
【図１２】信号出力処理について説明するフローチャートである。
【図１３】低照度信号のAD変換処理について説明するフローチャートである。
【図１４】本技術を適用した電子機器の一実施の形態の構成例を示す図である。
【図１５】ゲイン設定処理について説明するフローチャートである。
【発明を実施するための形態】
【００２０】
以下、本技術の実施の形態について図を参照して説明する。
【００２１】
［固体撮像素子の構成］
図１は、本技術の一実施形態に係る固体撮像素子の構成を示す図である。本実施形態では、固体撮像素子として、可視光の光量に応じた電荷量を物理量として画素単位で検知する、例えばCMOS（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明するものとする。
【００２２】
図１に示すように、本実施形態に係るCMOSイメージセンサ１０は、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素１１（以下、単に、画素１１ともいう）が行列状（マトリックス状）に２次元配置されてなる画素アレイ部１２を有する。
【００２３】
CMOSイメージセンサ１０は、画素アレイ部１２に加えて、CMOSイメージセンサ１０全体の制御を行う制御回路１３、画素アレイ部１２の各画素１１を駆動する垂直駆動回路１４、各画素１１から出力される信号を処理するｎ系統（ｎは２以上の整数、本例ではｎ＝２）のカラム信号処理回路１５，１６、水平駆動回路１７，１８、水平信号線１９，２０および出力回路２１，２２を備える。
【００２４】
具体的には、CMOSイメージセンサ１０は、２系統の信号処理手段、すなわち、カラム信号処理回路１５、水平駆動回路１７、水平信号線１９、および出力回路２１と、カラム信号処理回路１６、水平駆動回路１８、水平信号線２０、および出力回路２２とが、画素アレイ部１２の上下両側にそれぞれ配置されたシステム構成となっている。
【００２５】
このシステム構成において、制御回路１３は、CMOSイメージセンサ１０の動作モードなどを指令するデータを外部から受け取り、また、CMOSイメージセンサ１０の情報を含むデータを外部に出力する。
【００２６】
さらに、制御回路１３は、垂直同期信号Vsync、水平同期信号HsyncおよびマスタクロックMCKに基づいて、垂直駆動回路１４、カラム信号処理回路１５，１６および水平駆動回路１７，１８などの回路動作の基準となるクロック信号や制御信号などを生成する。制御回路１３で生成されたクロック信号や制御信号などは、垂直駆動回路１４、カラム信号処理回路１５，１６および水平駆動回路１７，１８などに対して与えられる。
【００２７】
画素アレイ部１２には、単位画素１１が行列状に２次元配置されている。図１に示すように、単位画素１１は、ほぼ正方格子に並んで配置されている。これは、光電変換素子や金属配線などによって規定される光学的開口がほぼ正方格子に並んで配置されているという意味であり、単位画素１１の回路部分はこの限りでない。すなわち、単位画素１１の後述する回路部分については、必ずしも、ほぼ正方格子に並んで配置されている必要はない。
【００２８】
さらに、画素アレイ部１２には、単位画素１１の行列状配列に対して画素行ごとに画素駆動配線２３が図の左右方向（画素行の画素の配列方向）に沿って形成され、画素列ごとに垂直信号線２４が図の上下方向（画素列の画素の配列方向）に沿って形成されている。この画素駆動配線２３の一端は、垂直駆動回路１４の各画素行に対応した出力端に接続されている。
【００２９】
垂直駆動回路１４は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択走査し、その選択行の各画素に対して画素駆動配線２３を通して必要な駆動パルス（制御パルス）を供給する。
【００３０】
垂直駆動回路１４は、具体的な構成については図示を省略するが、信号を読み出す画素１１を行単位で順に選択走査を行うための読み出し走査系と、当該読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して当該読み出し行の画素１１の光電変換素子から不要な電荷を掃き出す（リセットする）掃き出し走査を行うための掃き出し走査系とを有する構成となっている。
【００３１】
この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。以下では、掃き出し走査系を電子シャッタ走査系と呼ぶ。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨て、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３２】
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素１１における光電荷の蓄積時間（露光時間）となる。
【００３３】
選択行の各画素１１から出力される信号は、垂直信号線２４の各々を通してカラム信号処理回路１５またはカラム信号処理回路１６に供給される。カラム信号処理回路１５，１６は、画素アレイ部１２の例えば画素列ごとに、すなわち、画素列に対して１対１の対応関係をもって画素アレイ部１２の上下にそれぞれ配置されている。
【００３４】
これらカラム信号処理回路１５，１６は、画素アレイ部１２の画素行ごとに、選択行の各画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling；相関二重サンプリング）処理や信号増幅処理、AD変換処理などの信号処理を行う。
【００３５】
なお、ここでは、カラム信号処理回路１５，１６を画素列に対して１対１の対応関係をもって配置した構成を採る場合を例に挙げて示しているが、この構成に限られるものではなく、例えば、複数の画素列（垂直信号線２４）ごとにカラム信号処理回路１５，１６を１個ずつ配置し、これらカラム信号処理回路１５，１６を複数の画素列間で時分割にて共用する構成などを採ることも可能である。
【００３６】
水平駆動回路１７は、シフトレジスタやアドレスデコーダなどによって構成され、水平走査パルスを順次出力することによってカラム信号処理回路１５を順番に選択する。水平駆動回路１８も、水平駆動回路１７と同様に、シフトレジスタやアドレスデコーダなどによって構成され、水平走査パルスを順次出力することによってカラム信号処理回路１６を順番に選択する。
【００３７】
なお、図示を省略するが、カラム信号処理回路１５，１６の各出力段には、水平選択スイッチが水平信号線１９，２０との間に接続されて設けられている。水平駆動回路１７，１８から順次出力される水平走査パルスφＨ１〜φＨｘは、カラム信号処理回路１５，１６の各出力段に設けられた水平選択スイッチを順番にオンさせる。これら水平選択スイッチは、水平走査パルスに応答して順にオンすることで、画素列ごとにカラム信号処理回路１５，１６で処理された画素信号を水平信号線１９，２０に順番に出力させる。
【００３８】
出力回路２１，２２は、カラム信号処理回路１５，１６の各々から水平信号線１９，２０を通して順に供給される画素信号に対して種々の信号処理を施して出力する。これら出力回路２１，２２での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。
【００３９】
［単位画素の回路構成］
図２は、単位画素１１の回路構成の一例を示す図である。図２に示される単位画素１１は、光電変換素子であるフォトダイオード４１、転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、および選択トランジスタ４５を有する。
【００４０】
ここでは、転送トランジスタ４２乃至選択トランジスタ４５の４つのトランジスタとして、例えばＮチャネルのMOSトランジスタを用いている。ただし、ここでの転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、および選択トランジスタ４５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４１】
また、図２に示されるように、単位画素１１に対しては、画素駆動配線２３として、例えば、転送配線２３ａ、リセット配線２３ｂ、および選択配線２３ｃの３本の駆動配線が同一画素行の各画素について共通に設けられている。転送配線２３ａ、リセット配線２３ｂ、および選択配線２３ｃの各一端は、垂直駆動回路１４の各画素行に対応した出力端に、画素行単位で接続されている。
【００４２】
フォトダイオード４１は、アノードが負側電源、例えばグランドに接続されており、受光した光をその光量（物理量）に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード４１のカソードは、転送トランジスタ４２を介して増幅トランジスタ４４のゲートと電気的に接続されている。この増幅トランジスタ４４のゲートと電気的に繋がったノード４６をFD（フローティングディフュージョン）部と呼ぶ。
【００４３】
転送トランジスタ４２は、フォトダイオード４１のカソードとFD部４６との間に接続され、高レベル（例えば、Vddレベル）がアクティブ（以下、「Highアクティブ」と記述する）の転送パルスφTRFが転送配線２３ａを介してゲートに与えられることによってオン状態となり、フォトダイオード４１で光電変換された光電荷をFD部４６に転送する。
【００４４】
リセットトランジスタ４３は、ドレインが画素電源Vddに、ソースがFD部４６にそれぞれ接続され、HighアクティブのリセットパルスφRSTがリセット配線２３ｂを介してゲートに与えられることによってオン状態となり、フォトダイオード４１からFD部４６への信号電荷の転送に先立って、FD部４６の電荷を画素電源Vddに捨てることによってFD部４６をリセットする。
【００４５】
増幅トランジスタ４４は、ゲートがFD部４６に、ドレインが画素電源Vddにそれぞれ接続され、リセットトランジスタ４３によってリセットした後のFD部４６の電位をリセットレベルとして出力し、さらに転送トランジスタ４２によって信号電荷を転送した後のFD部４６の電位を信号レベルとして出力する。
【００４６】
選択トランジスタ４５は、例えば、ドレインが増幅トランジスタ４４のソースに、ソースが垂直信号線２４にそれぞれ接続され、Highアクティブの選択パルスφSELが選択配線２３ｃを介してゲートに与えられることによってオン状態となり、単位画素１１を選択状態として増幅トランジスタ４４から出力される信号を垂直信号線２４に中継する。
【００４７】
なお、選択トランジスタ４５については、画素電源Vddと増幅トランジスタ４４のドレインとの間に接続した回路構成を採ることも可能である。
【００４８】
また、単位画素１１としては、上記構成の４トランジスタ構成のものに限られるものではなく、増幅トランジスタ４４と選択トランジスタ４５を兼用した３トランジスタ構成のものなどであっても良く、その回路構成は問わない。
【００４９】
［感度の異なる複数の系統の信号を得る例］
上記構成の本実施形態に係るCMOSイメージセンサ１０では、広ダイナミックレンジ化を図るために、画素アレイ部１２の各画素１１から感度の異なる複数の系統、本例では２系統の信号を得るようにしている。
【００５０】
垂直駆動回路１４は、画素アレイ部１２の各画素１１に対し、電子シャッタ走査系によるシャッタ走査と、読み出し走査系による２系統の読み出し走査とを実行し、画素１１が物理量として光量を検知する検知時間、すなわち露光時間を異ならせることにより、感度の異なる２系統の信号を得る（２系統の信号の感度を異ならせる）ようにしている。この露光時間（検知時間）の長さは、２系統の読み出し走査の間隔で調整される。以下に、具体的に説明する。
【００５１】
読み出し走査では、図３の左側に示すように、２つの画素行を２系統の読み出し行１，２としてそれぞれ走査を行い、これら２行の読み出し行１，２から各画素の信号を垂直信号線２４の各々に読み出す。なお、２系統のカラム信号処理回路１５，１６は、この２系統の読み出し走査に対応して設けられている。
【００５２】
この垂直走査により、図３の右側に示すように、シャッタ行から１回目の読み出し走査が行われる読み出し行１まで走査する時間が露光時間１となり、読み出し行１から２回目の読み出し走査が行われる読み出し行２まで走査する時間が露光時間２となるために、これら連続する２つの露光時間（蓄積時間）１，２を異ならせることにより、同じ画素から感度の異なる２つの信号、すなわち、短い方の露光時間１に基づく低感度の信号と、長い方の露光時間２に基づく高感度の信号とが連続して得られる。露光時間１，２の設定は、制御回路１３によって行われる。
【００５３】
この感度の異なる２つの信号、すなわち、低感度の信号と高感度の信号とを、後段の合成回路（図示せず）で合成することにより、ダイナミックレンジの広い画像信号を得ることができる。このようにして得られる画像信号の高照度部分の情報は、短い方の露光時間１に基づく低感度の信号から得られ、得られる画像信号の低照度部分の情報は、長い方の露光時間２に基づく高感度の信号から得られる。以下においては、低感度の信号を高照度信号といい、高感度の信号を低照度信号ということとする。
【００５４】
ちなみに、上述したシャッタ走査および読み出し走査については、次のような構成によって実現することができる。
【００５５】
すなわち、先述したように、読み出し走査系と電子シャッタ走査系（掃き出し走査系）とを有する垂直駆動回路１４において、電子シャッタ走査系については、例えばシフトレジスタで構成し、シフトレジスタから電子シャッタパルスを１行目から画素行単位で順番に出力することにより、１行目から順にシャッタ走査を行ういわゆるローリングシャッタ動作（または、フォーカルプレーンシャッタ動作）を行うことができる。
【００５６】
一方、読み出し走査系については、２本のシフトレジスタで構成し、この２本のシフトレジスタから読み出し行１，２を選択する走査パルス１，２を順に出力することによって２系統の読み出し走査を行うことができる。また、読み出し走査系をアドレスデコーダで構成し、当該アドレスデコーダによる読み出し行１，２の各行アドレスの指定によっても２系統の読み出し走査を行うことができる
【００５７】
このようにして、電子シャッタ走査系によるシャッタ走査と、読み出し走査系による２系統の読み出し走査とを実行することにより、感度の異なる２系統の信号を得ることができる。
【００５８】
具体的には、図３の左側に示すように、まずシャッタ行を走査し、その後で２つの読み出し行１，２を走査する。例えば、読み出し行１の各画素から出力された信号はカラム信号処理回路１５に、読み出し行２の各画素から出力された信号はカラム信号処理回路１６にそれぞれ読み出すことができる。読み出し行１，２とカラム信号処理回路１５，１６との組み合わせは違えることもできる。
【００５９】
読み出し行１，２のどちらの行の信号をカラム信号処理回路１５，１６のどちらの回路に読み出すかは、カラム信号処理回路１５，１６の各々の動作タイミングで決まる。すなわち、読み出し行１の走査タイミングでカラム信号処理回路１５（１６）が動作すれば、読み出し行１の各画素の信号がカラム信号処理回路１５（１６）に読み出され、読み出し行２の走査タイミングでカラム信号処理回路１６（１５）が動作すれば、読み出し行２の各画素の信号がカラム信号処理回路１６（１５）に読み出される。
【００６０】
図３の右側では、横軸に時間をとって、走査の様子を示している。ここでは、読み出し行１を短い露光時間１とし、読み出し行２を長い露光時間２とし、理解を容易にするために、一例として、露光時間１を２行分の時間２Ｈ（Ｈは水平期間）とし、露光時間２を８行分の時間８Ｈとしている。よって、読み出し行１の各画素の感度が低く、読み出し行２の各画素は読み出し行１の各画素の４倍感度が高い。
【００６１】
［カラム信号処理回路の構成］
図４は、カラム信号処理回路１５，１６の構成の一例を示すブロック図である。ここでは、説明の都合上、カラム信号処理回路１５，１６ともに信号が左から右に流れる向きに図示している。
【００６２】
カラム信号処理回路１５は、CDS処理回路５１、AD変換回路５２、およびラッチ回路５３から構成される。
【００６３】
CDS処理回路５１は、画素アレイ部１２を構成する画素１１から垂直信号線２４を通して供給される先述したリセットレベルと信号レベルとの差分をとるCDS処理を行うことにより、入射光の光量に応じた信号レベル（高照度信号）から画素固有の固定パターンノイズを除去する。AD変換回路５２は、制御回路１３の制御に基づいて、CDS処理回路５１においてノイズ除去されたアナログ信号（高照度信号）をデジタル信号に変換する。ラッチ回路５３は、AD変換回路５２からAD変換されて出力されるデジタル信号を格納する。
【００６４】
カラム信号処理回路１６も、基本的に、カラム信号処理回路１５と同じ構成となっている。具体的には、カラム信号処理回路１６は、CDS処理回路６１、AD変換回路６２、およびラッチ回路６３から構成される。
【００６５】
すなわち、CDS処理回路６１は、画素アレイ部１２を構成する画素１１から垂直信号線２４を通して供給される先述したリセットレベルと信号レベルとの差分をとるCDS処理を行うことにより、入射光の光量に応じた信号レベル（低照度信号）から画素固有の固定パターンノイズを除去する。AD変換回路６２は、制御回路１３の制御に基づいて、CDS処理回路６１においてノイズ除去されたアナログ信号（低照度信号）をデジタル信号に変換する。ラッチ回路６３は、AD変換回路６２からAD変換されて出力されるデジタル信号を格納する。
【００６６】
このようにしてラッチ回路５３に格納された高照度信号に対応するデジタル信号DHは、水平信号線１９を通して、水平駆動回路１７による水平走査によって読み出され、ラッチ回路６３に格納された低照度信号に対応するデジタル信号DLは、水平信号線２０を通して、水平駆動回路１８による水平走査によって読み出される。
【００６７】
そして、合成回路７１は、ラッチ回路５３から読み出された高照度信号に対応するデジタル信号DHと、ラッチ回路６３から読み出された低照度信号に対応するデジタル信号DLとを合成し、合成信号Ｄとして出力する。なお、合成回路７１は、複数行分の信号を保持するメモリを備えており、読み出し行１からの信号を一時的に保持しておき、読み出し行２から同一画素の信号が読み出された時に、それぞれの信号を合成するようになされる。
【００６８】
なお、図４においては、出力回路２１，２２の図示を省略しているが、実際には、図１を参照して説明したように、カラム信号処理回路１５からの画素信号は出力回路２１に供給され、カラム信号処理回路１６からの画素信号は出力回路２２に供給される。すなわち、合成回路７１は、出力回路２１から出力されるデジタル信号DHと、出力回路２２から出力されるデジタル信号DLとを合成する。
【００６９】
［低照度信号と高照度信号との合成］
ここで、図５，６を参照して、合成回路７１による高照度信号に対応するデジタル信号DHと、低照度信号に対応するデジタル信号DLとの合成処理について説明する。
【００７０】
なお、以下においては、高照度信号に対応するデジタル信号DH、および、低照度信号に対応するデジタル信号DLを、それぞれ、単に、高照度信号DH、および、低照度信号DLということとする。
【００７１】
図５は、CMOSイメージセンサ１０の入射光量に対する低照度信号DLおよび高照度信号DHのダイナミックレンジを示している。
【００７２】
ここで、アナログの低照度信号と高照度信号の感度の比（感度比）、言い換えると、単位光量当たりの画素１１のアナログ出力の比が４：１である場合、低照度信号と高照度信号の1mV当たりの光量の比（光量比）は１：４となり、AD変換の量子化単位（1LSB）当たりの低照度信号DLと高照度信号DHについて、以下の式（１）に示す関係が成り立つ。
低照度信号DL＝高照度信号DH×４                            ・・・（１）
【００７３】
このとき、合成回路７１は、画面の低照度部分については低照度信号DLをそのまま合成信号Ｄとして出力し、画面の高照度部分については高照度信号DHを４倍して合成信号Ｄとして出力する。すなわち、合成回路７１は、低照度信号DLまたは高照度信号DHのいずれかを選択的に合成信号Ｄとして出力する。これにより、ダイナミックレンジを拡大することができる。
【００７４】
しかしながら、実際には、式（１）に示される関係には誤差が含まれるため、低照度信号DLまたは高照度信号DHのいずれかを選択する際の境界となる光量付近において、正確なデジタル信号を出力できなかった。
【００７５】
そこで、合成回路７１は、光量が、図５に示されるLa乃至Lbの範囲の低照度側である場合には、低照度信号DLに重み付けし、La乃至Lbの範囲の高照度側である場合には、高照度信号DHに重み付けする（加重平均する）ようして、以下の式（２）に示す合成信号Ｄを出力する。
合成信号Ｄ＝低照度信号DL×α＋高照度信号DH×４×（１−α）  ・・・（２）
【００７６】
なお、式（２）において、係数αは、図６に示されるような値をとる。すなわち、係数αは、低照度信号DLが光量Laに対応する値ａより小さい場合には１をとり、低照度信号DLが光量Lbに対応する値ｂより大きい場合には０をとる。また、低照度信号DLが光量Laに対応する値ａより大きく、光量Lbに対応する値ｂより小さい場合には、低照度信号DLの値の増加に応じて、係数αは１から０へと変化する。なお、式（２）における値４は、量子化単位当たりの低照度信号と高照度信号の光量比による値である。
【００７７】
これにより、合成回路７１は、光量がLaより小さい場合には低照度信号DL（図５中、低照度信号の太線部分）を合成信号Ｄとして出力し、光量がLbより大きい場合には高照度信号DH（図５中、高照度信号の太線部分）を４倍して合成信号Ｄとして出力するのに加え、光量がLaより大きくLbにより小さい場合には、上述の式（２）に示される加重平均された合成信号Ｄを出力する。
【００７８】
以上のようにして、合成回路７１は、ダイナミックレンジを拡大しつつ、正確なデジタル信号を出力することができる。
【００７９】
ところで、本実施形態に係るCMOSイメージセンサ１０のゲイン設定を上げる場合、アナログゲインを上げる手法がとられる。具体的には、制御回路１３が、アナログゲインのゲイン設定に応じて、AD変換回路５２，６２によるAD変換の量子化単位（1LSB）を設定することで、アナログゲインが上げられる。具体的には、例えば、合成回路７１から出力されるデジタル信号、言い換えれば、カラム信号処理回路１５，１６から出力される低照度信号DLおよび高照度信号DHのゲインを２倍にするには、AD変換回路５２，６２によるAD変換の量子化単位が１／２倍されるようになる。
【００８０】
ここで、図４において、画素アレイ部１２の画素１１からの信号（アナログ信号）が最大で400mV出力され、AD変換回路５２，６２それぞれの入力レンジが０乃至500mVであるとする。アナログゲインのゲイン設定が１倍（×１）である場合には、図７に示されるように、低照度信号および高照度信号はともに画素１１の出力最大値（400mV）までAD変換される。しかしながら、アナログゲインのゲイン設定が２倍（×２）である場合には、AD変換の量子化単位が１／２倍されるため、相対的にAD変換回路５２，６２それぞれの入力レンジは０乃至250mVとなる。したがって、図７に示されるように、低照度信号および高照度信号はともに250mVまでの信号分しかAD変換されなくなり、250乃至400mVの信号に対応する情報を損失してしまうことになる。
【００８１】
この場合、例えば図５の低照度信号において、合成信号Ｄとしてそのまま出力される太線部分で示される信号のうちの、光量La近傍で得られる信号に対応する情報を損失してしまうことになる。この損失された情報を高照度信号から得るようにすることもできるが、高照度信号は低照度信号と比較してS/Nが低いので、得られる画像のS/Nが低くなってしまう恐れがある。
【００８２】
そこで、制御回路１３は、アナログゲインのゲイン設定に応じて、AD変換回路６２による低照度信号に対するAD変換のデジタル出力の階調数を決定するようにする。具体的には、制御回路１３は、アナログゲインを上げるとき、AD変換回路６２による低照度信号に対するAD変換のデジタル出力の階調数、すなわち出力bit数を大きくするようにする。ここで、階調数とは、10bitであれば1024、12bitであれば4096等の、２の累乗となるAD変換の階調の数である。なお、AD変換回路の種類によっては、２の累乗ではない、例えば3000等の階調数でAD変換を行うようにすることもできる。
【００８３】
［アナログゲインと低照度信号に対するAD変換の階調数との関係］
ここで、図８および図９を参照して、ゲイン設定とAD変換の階調数との関係について説明する。図８は、アナログゲインと低照度信号および高照度信号に対するAD変換の階調数との関係を示しており、図９は、アナログゲインに対する低照度信号および高照度信号のAD変換の階調数、入力レンジ、量子化単位（1LSB）、および1LSBあたりの光量比を示している。
【００８４】
なお、AD変換回路５２，６２はそれぞれ、最大12bitのデジタル出力のAD変換を行うことができ、その出力bit数（階調数）は可変であるものとする。
【００８５】
具体的には、例えば、AD変換回路５２，６２が、参照電圧をスイープしながら、参照電圧と入力電圧を比較する構成を有する場合、または、デルタシグマ型AD変換回路である場合、カウンタの動作周波数を変えるか、または、AD変換にかける時間を変えることで、階調数を可変とすることができる。また、AD変換回路５２，６２が、逐次比較型AD変換回路である場合、比較回数によって階調数を可変とすることができる。さらに、AD変換回路５２，６２が、フラッシュ型AD変換回路である場合には、不要な比較器をスタンバイ状態とすることで、階調数を可変とすることができ、AD変換回路５２，６２が、パイプライン型AD変換回路である場合には、使用する段数によって階調数を可変とすることができる。
【００８６】
なお、AD変換回路５２，６２は、上述した構成に限らず、その階調数が可変である構成であればよい。
【００８７】
（１）ゲイン設定を行わない通常ゲイン（ゲイン設定が１倍）の場合
まず、図８上段に示されるように、低照度信号および高照度信号はともに、画素アレイ部１２の画素１１の出力最大値（例えば400mV）までAD変換される。このとき、制御回路１３によって、AD変換回路６２による低照度信号に対するAD変換のデジタル出力は最大10bitとされ、AD変換回路５２による高照度信号に対するAD変換のデジタル出力は最大12bitとされている。
【００８８】
この場合、図９に示されるように、AD変換回路５２，６２それぞれの入力レンジは、０乃至500mVであり、AD変換回路５２，６２によるAD変換の量子化単位は、それぞれおよそ0.13mV，0.5mVとなる。また、低照度信号と高照度信号の感度比、すなわち、単位光量当たりの画素１１のアナログ出力の比が１６：１であるものとすると、低照度信号と高照度信号の1mV当たりの光量比は１：１６となるので、低照度信号と高照度信号の量子化単位（1LSB）当たりの光量比は１：４となる（図９においては、量子化単位当たりの低照度信号の光量の大きさを１としたときの、高照度信号の光量の大きさを表す値４が記されている）。また、低照度信号の量子化単位（1LSB）を基準にすると、高照度信号についてのAD変換回路５２の入力レンジは、14bit分となる。よって、合成信号Ｄは14bitとなる。
【００８９】
（２）ゲイン設定が２倍の場合
この場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、通常ゲインの場合の値に対して１／２倍される。このとき、制御回路１３によって、図８中段に示されるように、AD変換回路６２による低照度信号に対するAD変換のデジタル出力は最大11bitとされ、AD変換回路５２による高照度信号に対するAD変換のデジタル出力は最大12bitのままとされる。これにより、高照度信号は250mVまでの信号分しかAD変換されなくなり、250乃至400mVの信号に対応する情報を損失してしまうが、低照度信号は画素１１の出力最大値までAD変換される。
【００９０】
すなわち、図９に示されるように、AD変換回路５２，６２の入力レンジは、それぞれ250mV，500mVとなり、AD変換回路５２，６２によるAD変換の量子化単位は、それぞれおよそ0.063mV，0.25mVとなる。また、低照度信号と高照度信号の感度比が１６：１であるものとすると、低照度信号と高照度信号の1mV当たりの光量比は１：１６となるので、通常ゲインの場合と同様に、低照度信号と高照度信号の量子化単位（1LSB）当たりの光量比は１：４となる。また、低照度信号の量子化単位（1LSB）を基準にすると、高照度信号についてのAD変換回路５２の入力レンジは、14bit分となる。よって、合成信号Ｄは14bitとなる。
【００９１】
（３）ゲイン設定が４倍の場合
この場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、ゲイン設定が２倍の場合の値に対して１／２倍される。このとき、制御回路１３によって、図８下段に示されるように、AD変換回路６２による低照度信号に対するAD変換のデジタル出力は最大12bitとされ、AD変換回路５２による高照度信号に対するAD変換のデジタル出力は最大12bitのままとされる。これにより、高照度信号は125mVまでの信号分しかAD変換されなくなり、125乃至400mVの信号に対応する情報を損失してしまうが、低照度信号は画素１１の出力最大値までAD変換される。
【００９２】
すなわち、図９に示されるように、AD変換回路５２，６２の入力レンジは、それぞれ125mV，500mVとなり、AD変換回路５２，６２によるAD変換の量子化単位は、それぞれおよそ0.031mV，0.13mVとなる。また、低照度信号と高照度信号の感度比が１６：１であるものとすると、低照度信号と高照度信号の1mV当たりの光量比は１：１６となるので、通常ゲインの場合と同様に、低照度信号と高照度信号の量子化単位（1LSB）当たりの光量比は１：４となる。また、低照度信号の量子化単位（1LSB）を基準にすると、高照度信号についてのAD変換回路５２の入力レンジは、14bit分となる。よって、合成信号Ｄは14bitとなる。
【００９３】
（４）ゲイン設定が８倍の場合
この場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、ゲイン設定が４倍の場合の値に対して１／２倍される。ここで、AD変換回路５２，６２はそれぞれ、最大12bitまでのデジタル出力のAD変換を行うので、制御回路１３によって、AD変換回路６２による低照度信号に対するAD変換のデジタル出力も、AD変換回路５２による高照度信号に対するAD変換のデジタル出力も最大12bitのままとされる。これにより、高照度信号は63mVまでの信号分しかAD変換されなくなり、63乃至400mVの信号に対応する情報を損失してしまい、さらに、低照度信号は250mVまでの信号分しかAD変換されなくなり、250乃至400mVの信号に対応する情報を損失してしまうことになる。
【００９４】
すなわち、図９に示されるように、AD変換回路５２，６２の入力レンジは、それぞれ63mV，250mVとなり、AD変換回路５２，６２によるAD変換の量子化単位は、それぞれおよそ0.016mV，0.063mVとなる。また、低照度信号と高照度信号の感度比が１６：１であるものとすると、低照度信号と高照度信号の1mV当たりの光量比は１：１６となるので、通常ゲインの場合と同様に、低照度信号と高照度信号の量子化単位（1LSB）当たりの光量比は１：４となる。また、低照度信号の量子化単位（1LSB）を基準にすると、高照度信号についてのAD変換回路５２の入力レンジは、14bit分となる。よって、合成信号Ｄは14bitとなる。
【００９５】
（５）ゲイン設定が１６倍の場合
この場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、ゲイン設定が８倍の場合の値に対して１／２倍される。ここで、AD変換回路５２，６２はそれぞれ、最大12bitまでのデジタル出力のAD変換を行うので、ゲイン設定が８倍の場合と同様、制御回路１３によって、AD変換回路６２による低照度信号に対するAD変換のデジタル出力も、AD変換回路５２による高照度信号に対するAD変換のデジタル出力も最大12bitのままとされる。これにより、高照度信号は31mVまでの信号分しかAD変換されなくなり、31乃至400mVの信号に対応する情報を損失してしまい、さらに、低照度信号は125mVまでの信号分しかAD変換されなくなり、125乃至400mVの信号に対応する情報を損失してしまうことになる。
【００９６】
すなわち、図９に示されるように、AD変換回路５２，６２の入力レンジは、それぞれ31mV，125mVとなり、AD変換回路５２，６２によるAD変換の量子化単位は、それぞれおよそ0.008mV，0.031mVとなる。また、低照度信号と高照度信号の感度比が１６：１であるものとすると、低照度信号と高照度信号の1mV当たりの光量比は１：１６となるので、通常ゲインの場合と同様に、低照度信号と高照度信号の量子化単位（1LSB）当たりの光量比は１：４となる。また、低照度信号の量子化単位（1LSB）を基準にすると、高照度信号についてのAD変換回路５２の入力レンジは、14bit分となる。よって、合成信号Ｄは14bitとなる。
【００９７】
以上のように、通常ゲインの場合には、制御回路１３は、AD変換回路６２による低照度信号に対するAD変換の階調数を、AD変換回路５２による高照度信号に対するAD変換の階調数より小さいbit数に決定し、ゲイン設定を上げる毎に、AD変換回路６２による低照度信号に対するAD変換の階調数を大きくする（bit数を増やす）ことで、量子化単位が小さくなっても、AD変換回路６２の入力レンジを、通常ゲインの場合と同様に維持することができる。
【００９８】
また、AD変換回路６２は、最大12bitまでのデジタル出力のAD変換を行うので、上述した例では、ゲイン設定が８倍以上の場合には、AD変換回路６２による低照度信号に対するAD変換の階調数を大きくする（bit数を増やす）ことはできなくなる。この場合、AD変換されない低照度信号に対応する情報は損失されることになる。
【００９９】
このように、図９の例においては、４倍のゲイン設定まで、AD変換回路６２の入力レンジを、通常ゲインの場合と同様に維持することができる。
【０１００】
ここで、AD変換回路６２を、最大14bitまでのデジタル出力のAD変換を行えるようにした場合には、さらに高いゲイン設定まで、AD変換回路６２の入力レンジを、通常ゲインの場合と同様に維持することができるようになる。
【０１０１】
すなわち、図１０に示されるように、ゲイン設定が８倍の場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、ゲイン設定が４倍の場合の値に対して１／２倍される。このとき、制御回路１３によって、AD変換回路６２による低照度信号に対するAD変換のデジタル出力は最大13bitとされ、AD変換回路５２による高照度信号に対するAD変換のデジタル出力は最大12bitのままとされる。これにより、高照度信号は63mVまでの信号分しかAD変換されなくなり、63乃至400mVの信号に対応する情報を損失してしまうが、低照度信号は画素１１の出力最大値までAD変換される。
【０１０２】
また、ゲイン設定が１６倍の場合、制御回路１３によって、AD変換回路５２，６２によるAD変換の量子化単位が、ゲイン設定が８倍の場合の値に対して１／２倍される。このとき、制御回路１３によって、AD変換回路６２による低照度信号に対するAD変換のデジタル出力は最大14bitとされ、AD変換回路５２による高照度信号に対するAD変換のデジタル出力は最大12bitのままとされる。これにより、高照度信号は31mVまでの信号分しかAD変換されなくなり、31乃至400mVの信号に対応する情報を損失してしまうが、低照度信号は画素１１の出力最大値までAD変換される。
【０１０３】
このように、図１０の例においては、１６倍のゲイン設定まで、AD変換回路６２の入力レンジを、通常ゲインの場合と同様に維持することができる。
【０１０４】
また、図１０の例において、感度比が１６倍で、ゲイン設定が１６倍である場合には、低照度信号の500mV分と高照度信号の31mV分は、実質同じ光量に相当するので、高照度信号は不要になる。このような条件では、図１１に示されるように、高照度信号を「非使用」とするようにしてもよい。
【０１０５】
なお、上述した説明においては、AD変換回路５２，６２それぞれについて、AD変換の出力bit数（階調数）が可変であるものとしたが、AD変換回路５２の出力bit数を12bit固定として、AD変換回路６２の出力bit数のみを可変とするようにしてもよい。
【０１０６】
また、上述した説明において、高照度信号の階調数をゲインによらず一定としたのは、合成信号Ｄのbit数を例えば14等の一定の値にするためである。これにより、後段のシステムにおいては、前段の、本技術を適用した構成を意識することなく、一般的な14bit信号処理を行うことが可能となる。合成信号Ｄのbit数が一定でなくてもよいシステムにおいては、ゲインを上げるとともに、高照度信号の階調数を増加させることで、合成信号Ｄのbit数が変化するが、特定の手段でその情報を参照しながら信号処理を行うことで、最大限の情報を得ることが可能となる。
【０１０７】
［信号出力処理について］
次に、図１２を参照して、CMOSイメージセンサ１０において、画素アレイ部１２からの低照度信号と高照度信号とを合成してデジタル信号として出力する信号出力処理について説明する。
【０１０８】
ステップＳ１１において、カラム信号処理回路１５は、画素アレイ部１２からの高照度信号をAD変換する。
【０１０９】
具体的には、カラム信号処理回路１５において、CDS処理回路５１は、画素アレイ部１２の画素１１からの信号（高照度信号）に対してCDS処理を行い、AD変換回路５２に供給する。AD変換回路５２は、制御回路１３の制御に基づいて、CDS処理回路５１からのアナログの高照度信号をAD変換する。ここで、アナログゲインのゲイン設定が指示されている場合、制御回路１３は、指示されているアナログゲインのゲイン設定に応じて、AD変換回路５２によるAD変換の量子化単位を設定する。AD変換回路５２によってAD変換されたデジタルの高照度信号DHは、ラッチ回路５３に格納される。
【０１１０】
ステップＳ１２において、カラム信号処理回路１６は、画素アレイ部１２からの低照度信号をAD変換する低照度信号AD変換処理を実行する。低照度信号AD変換処理の詳細は、図１３を参照して後述するが、低照度信号AD変換処理の結果得られたデジタルの低照度信号DLは、ラッチ回路６３に格納される。
【０１１１】
ステップＳ１３において、合成回路７１は、上述した式（２）に基づいて、ラッチ回路５３に格納されている高照度信号DHと、ラッチ回路６３に格納されている低照度信号DLとを合成し、合成信号Ｄとして出力する。
【０１１２】
［低照度信号AD変換処理について］
次に、図１３を参照して、図１２のフローチャートのステップＳ１２において実行される低照度信号AD変換処理の詳細について説明する。
【０１１３】
ステップＳ３１において、制御回路１３は、ゲインアップが指示されたか、すなわち、アナログゲインのゲイン設定を上げる旨の指示がされたか否かを判定する。
【０１１４】
ステップＳ３１において、ゲインアップが指示されたと判定された場合、処理はステップＳ３２に進み、制御回路１３は、指示されたゲインに応じて、AD変換回路６２によるAD変換の階調数を決定する。例えば、ゲイン設定を２倍にする旨の指示がされた場合、上述した図９の例においては、AD変換回路６２によるAD変換の階調数は、11bitに決定される。
【０１１５】
ステップＳ３３において、AD変換回路６２は、制御回路１３によって決定された階調数で低照度信号をAD変換する。
【０１１６】
具体的には、CDS処理回路６１は、画素アレイ部１２の画素１１からの信号（低照度信号）に対してCDS処理を行い、AD変換回路６２に供給する。AD変換回路６２は、アナログゲインのゲイン設定に応じて制御回路１３によって設定されるAD変換の量子化単位、および、制御回路１３によって決定されたAD変換の階調数に基づいて、CDS処理回路６１からのアナログの低照度信号をAD変換する。AD変換回路６２によってAD変換されたデジタルの低照度信号DLは、ラッチ回路６３に格納される。
【０１１７】
一方、ステップＳ３１において、ゲインアップが指示されていないと判定された場合、処理はステップＳ３４に進む。
【０１１８】
ステップＳ３４において、AD変換回路６２は、制御回路１３によって既に決定された、既定の階調数でCDS処理回路６１からのアナログの低照度信号をAD変換する。AD変換回路６２によってAD変換されたデジタルの低照度信号DLは、ラッチ回路６３に格納される。
【０１１９】
以上の処理によれば、ゲイン設定を上げるときに、AD変換回路６２による低照度信号に対するAD変換の階調数を大きくする（bit数を増やす）ことで、量子化単位が小さくなっても、AD変換回路６２の入力レンジを、ゲイン設定を上げる前と同様に維持することができる。したがって、感度の異なる複数の信号を得てダイナミックレンジを拡大する場合に、例えば図５の低照度信号において、合成信号Ｄとしてそのまま出力される太線部分で示される信号のうちの、光量La近傍で得られる信号に対応する情報の損失を防ぎ、高S/Nの画像を得ることが可能となる。
【０１２０】
また、AD変換回路６２は、高い出力bit数（階調数）でAD変換を行うことが可能であるが、ゲイン設定が低い場合には、出力bit数を低くしてAD変換を行うように制御（駆動）されるので、低ゲイン設定時には、AD変換回路６２のAD変換に要する消費電力を抑えることが可能となる。
【０１２１】
さらに、図９を参照して説明したように、ゲイン設定を変化させても、低照度信号と高照度信号の量子化単位当たりの光量比は１：４で変化しない。したがって、式（２）で示される合成信号Ｄの計算式を変える必要がないので、合成回路７１における演算の負荷増大を避けることが可能となる。
【０１２２】
なお、以上においては、本技術を、露光時間を異ならせることにより、感度の異なる複数の信号を得てダイナミックレンジを拡大する構成に対して適用した例について説明したが、本技術は、感度の異なる複数の信号を得るその他の構成に対しても適用することができる。すなわち、例えば、本技術を、画素内の読み出し部の容量差により、感度の異なる複数の信号を得てダイナミックレンジを拡大する構成に対して適用するようにしてもよい。
【０１２３】
また、以上においては、カラム信号処理回路が１列に２つ（画素アレイ部１２の上下に２つ）設けるようにしたが、例えば、カラム信号処理回路を１列に１つ設けて、その１つのカラム信号処理回路で複数行の各画素の信号を順に処理するようにしてもよい。
【０１２４】
さらに、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１２５】
［本技術を適用した電子機器の構成例］
図１４は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１２６】
図１４の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１１の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP（Digital Signal Processor）回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、電源部３０８、およびCPU３０９も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、電源部３０８、およびCPU３０９は、バスライン３１０を介して相互に接続されている。
【０１２７】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１０等の固体撮像素子、すなわちダイナミックレンジの拡大を実現できる固体撮像素子を用いることができる。
【０１２８】
表示部３０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやDVD（Digital Versatile Disk）等の記録媒体に記録する。
【０１２９】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。CPU３０９は、撮像装置３００全体の動作を制御する。
【０１３０】
なお、撮像装置３００においては、図４で説明した合成回路７１は、固体撮像素子３０２の出力側に含まれるようにしてもよいし、DSP回路３０３が、合成回路７１における演算を行うようにしてもよい。また、固体撮像素子３０２とDSP回路３０３とを１つの固体撮像素子とみなして、DSP回路３０３が、低照度信号および高照度信号のAD変換を行い、合成信号の演算を行うようにしてもよい。
【０１３１】
ここで、図１５のフローチャートを参照して、撮像装置３００におけるゲイン設定処理について説明する。図１５のゲイン設定処理は、例えば、撮像装置３００における撮影モードが自動撮影モードに設定されている場合等に実行される。
【０１３２】
ステップＳ５１において、DSP回路３０３は、固体撮像素子３０２で撮像された画像の輝度が十分であるか否かを判定する。具体的には、DSP回路３０３は、固体撮像素子３０２からの画素信号の輝度値が所定の値より大きいか否かを判定する。
【０１３３】
ステップＳ５１において、輝度が十分でないと判定された場合、ステップＳ５２において、DSP回路３０３は、固体撮像素子３０２に対してゲインアップを指示する。具体的には、DSP回路３０３は、固体撮像素子３０２の制御回路（例えば、CMOSイメージセンサ１０の制御回路１３に対応する）に対してアナログゲインのゲイン設定を上げる旨の指示をする。これにより、固体撮像素子３０２は、ゲインアップされたデジタル信号（画素信号）を出力することができる。
【０１３４】
一方、ステップＳ５１において、輝度が十分であると判定された場合、処理は終了する。
【０１３５】
以上の処理が、所定の間隔で実行されることにより、暗い場所であっても明るく見える画像を表示または記録することが可能となる。
【０１３６】
また、上述したように、固体撮像素子３０２として、上述した実施の形態に係るCMOSイメージセンサ１０を用いることで、ダイナミックレンジを拡大することができるとともに、高いS/Nを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１３７】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１３８】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を電気信号に変え時間積分して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１３９】
なお、本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる場合はもちろん、必ずしも時系列的に処理されなくとも、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで実行されてもよい。
【０１４０】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１４１】
１０  CMOSイメージセンサ，  １１  単位画素，  １２  画素アレイ部，  １３  制御回路，  １５  カラム信号処理回路，  １６  カラム信号処理回路，  ５２  AD変換回路，  ６２  AD変換回路，  ７１  合成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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