(57)【要約】【課題】リニアリティ補正回路を設けなくてもＡ／Ｄ変換特性のリニアリティを向上することができるＡ／Ｄ変換回路を提供する。【解決手段】Ｖ／Ｉ変換回路１０１は、アナログ入力電圧Ｖｉｎを、アナログ入力電圧Ｖｉｎに正比例する動作電流Ｉｒｅｆに変換する。パルス走行回路１０２は、動作電流Ｉｒｅｆが供給され、入力されるパルス信号の走行時間がアナログ入力電圧Ｖｉｎに反比例する複数のトランスコンダクタンス回路が連結されて構成されている。パルスセレクタ１０３及びエンコーダ１０４は、パルス走行回路１０２を走行するパルス信号の走行位置を検出し、走行位置に応じた第１の論理信号を生成する。信号処理回路１０７は、第１の論理信号に基づいて、アナログ入力電圧Ｖｉｎの大きさに応じたデジタル信号を生成する。【選択図】図１
2012222662.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧を、前記アナログ入力電圧に正比例する第１の電流信号に変換する第１のＶ／Ｉ変換回路と、
前記第１の電流信号が動作電流として供給され、入力されるパルス信号の走行時間が前記アナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路と、
前記パルス走行回路を走行するパルス信号の走行位置を検出し、前記走行位置に応じた第１の論理信号を生成する第１のパルス走行位置検出回路と、
前記第１のパルス走行位置検出回路から出力される前記第１の論理信号に基づいて、前記アナログ入力電圧の大きさに応じたデジタル信号を生成するデジタル信号生成回路と、
を有することを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路のうち最終段の前記トランスコンダクタンス回路から出力される前記パルス信号の数を検出し、前記パルス信号の数に応じた第２の論理信号を生成する第２のパルス走行位置検出回路をさらに有し、
前記デジタル信号生成回路は、前記第１のパルス走行位置検出回路及び前記第２のパルス走行位置検出回路から出力される前記第１の論理信号及び前記第２の論理信号を合成し、前記アナログ入力電圧の大きさに応じたデジタル信号を生成する
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路は、パルス信号が入力される第１の入力端子と、前記パルス信号が出力される出力端子とを有しており、１つのトランスコンダクタンス回路はさらに、前記第１の入力端子とは異なる第２の入力端子を有しており、
複数の前記トランスコンダクタンス回路の連結の順番に応じて初段の前記トランスコンダクタンス回路から最終段の前記トランスコンダクタンス回路までを定義したとき、最終段の前記トランスコンダクタンス回路を除く任意の段の前記トランスコンダクタンス回路の前記出力端子が、１段後の前記トランスコンダクタンス回路の前記第１の入力端子に接続されると共に、最終段の前記トランスコンダクタンス回路の前記出力端子が初段の前記トランスコンダクタンス回路の前記第１の入力端子に接続され、
さらに、前記第２の入力端子を有する前記トランスコンダクタンス回路の前記第２の入力端子が、当該トランスコンダクタンス回路の偶数段前の前記トランスコンダクタンス回路の前記出力端子に接続される
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路の数が２のべき乗であることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項５】
前記パルス走行回路は、前記トランスコンダクタンス回路の出力に負荷される容量値が一定となるように構成されることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項６】
調整電圧を、前記調整電圧に正比例する第２の電流信号に変換する第２のＶ／Ｉ変換回路をさらに有し、
前記第１の電流信号と前記第２の電流信号の和を、前記パルス走行回路の前記動作電流として供給する
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来から、入力されるパルス信号に与える遅延時間が、電源電圧として与えられるアナログ電圧の大きさに応じて変化する論理素子からなる論理回路が複数段連結されたパルス周回回路におけるパルス信号の走行位置および周回数を検出し、検出したパルス信号の走行位置および周回数からアナログ電圧の大きさに応じたデジタル信号を生成するＡ／Ｄ変換回路が開示されている（例えば特許文献１参照）。
【０００３】
まず、Ａ／Ｄ変換回路の構成及び動作について説明する。図１２はＡ／Ｄ変換回路の構成を示している。図１２に示すＡ／Ｄ変換回路２は、パルス周回回路１０と、パルスセレクタ１６と、エンコーダ１８と、カウンタ１２と、ラッチ１４と、信号処理回路１９とから構成されている。
【０００４】
パルス周回回路１０は、複数の論理回路（ＮＡＮＤ、ＩＮＶ）がリング状に接続されて構成されている。初段の論理回路（ＮＡＮＤ）の一方の入力端子には、制御回路４から供給される制御信号ＰＡが接続され、他方の入力端子には、最終段の論理回路（ＩＮＶ）からの出力が接続され、全ての論理回路の最高電圧にアナログ入力信号Ｖｉｎが印加され、最低電圧にグランドＧＮＤが印加される。
【０００５】
パルスセレクタ１６は、パルス周回回路１０を走行するパルス信号の走行位置を、制御回路４から供給される制御信号ＰＢに同期して検出する。エンコーダ１８は、パルスセレクタ１６によって検出された、パルス周回回路１０を走行するパルス信号の走行位置をエンコードする。カウンタ１２は、パルス周回回路１０を走行するパルス信号の周回数を検出する。
【０００６】
ラッチ１４は、カウンタ１２が検出したパルス信号の周回数を、制御回路４から供給される制御信号ＰＢに同期して保持する。信号処理回路１９は、エンコーダ１８によってエンコードされたパルス信号の走行位置を下位ビットとし、ラッチ１４によって検出されたパルス信号の周回数を上位ビットとして、下位ビット及び上位ビットを合成し、アナログ入力信号Ｖｉｎの大きさに応じたデジタル信号Ｄ０１を生成する。
【０００７】
図１３（ａ）に示すように、ＮＡＮＤを構成する論理回路は４つのトランジスタＴＲ２１〜ＴＲ２４から構成され、図１３（ｂ）に示すように、ＩＮＶを構成する論理回路は２つのトランジスタＴＲ２５、ＴＲ２６から構成されている。また、Ａ／Ｄ変換回路２は、制御信号ＰＡが「Ｈ」レベルになると、アナログ入力信号Ｖｉｎに応じてパルス信号の走行を開始させ、制御信号ＰＡが「Ｌ」レベルになるとパルス信号の走行を停止させる。また、Ａ／Ｄ変換回路２は、制御信号ＰＢが「Ｌ」レベルから「Ｈ」レベルに変位するタイミングで、アナログ入力信号Ｖｉｎに応じたデジタル信号Ｄ０１を生成し、Ａ／Ｄ変換動作を行う。
【０００８】
次に、Ａ／Ｄ変換回路２の特徴的な動作について説明する。アナログ入力信号Ｖｉｎが上昇すると、パルス周回回路１０を構成する論理回路の動作電圧（ゲートソース間電圧：ＶＧＳ）の増加に比例して、論理回路から出力されるパルス信号の走行速度も上がる。また、アナログ入力信号Ｖｉｎが下降すると、論理回路の動作電圧（ゲートソース間電圧：ＶＧＳ）の減少に比例して、論理回路から出力されるパルス信号の走行速度も下がる。ここで、論理回路を構成するＮＡＮＤ（図１３（ａ））とＩＮＶ（図１３（ｂ））のそれぞれにおけるパルス信号のパルス走行時間Ｔｐは，出力電流をＩｓ、出力電圧をＶｏｕｔ、負荷容量をＣＬとすると、（１）式で表される。
【０００９】
【数１】
2012222662.tif 000003
【００１０】
また、ＮＡＮＤとＩＮＶの各入力端子（ＩＮ，ＩＮ１，ＩＮ２）に「Ｈ」レベル又は「Ｌ」レベルの電圧が入力されることにより、入力端子（ＩＮ，ＩＮ１，ＩＮ２）と電源電圧（ＶＤＤ）又は最低電圧（ＶＳＳ）間に生じるゲートソース間電圧を｜ＶＧＳ｜、しきい値電圧を｜ＶＴＨ｜、チャネル長をＬ、チャネル幅をＷ、移動度をμ、ゲート酸化膜圧をＣＯＸとすると、出力電流Ｉｓは（２）式で表される。
【００１１】
【数２】
2012222662.tif 000004
【００１２】
また、（２）式を（１）式に代入すると、パルス走行時間Ｔｐは（３）式で表される。
【００１３】
【数３】
2012222662.tif 000005
【００１４】
また、ＮＡＮＤとＩＮＶの出力電圧Ｖｏｕｔとゲートソース間電圧｜ＶＧＳ｜はアナログ入力電圧Ｖｉｎと等しい。例えば、ＩＮＶの場合、入力端子ＩＮに「Ｌ」レベルの電圧が入力されると、電源電圧（ＶＤＤ）であるアナログ入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとして出力される。このときの出力電圧ＶｏｕｔとトランジスタＴＲ２５のゲートソース間電圧｜ＶＧＳ｜はアナログ入力電圧Ｖｉｎと等しい。このため、パルス走行時間Ｔｐは（４）式で表される。
【００１５】
【数４】
2012222662.tif 000006
【００１６】
図１４はアナログ入力信号Ｖｉｎとパルス走行時間Ｔｐの関係を示している。（４）式に示す関係から、図１４の実線Ｓ２が示すように、チャネル長Ｌ、チャネル幅Ｗ、移動度μ、ゲート酸化膜圧ＣＯＸ、負荷容量ＣＬ、しきい値電圧｜ＶＴＨ｜が一定値であるため、パルス走行時間Ｔｐは、（４）式の左項となるＶｉｎ／（Ｖｉｎ−｜ＶＴＨ｜）２に比例して変動する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第３０６４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、パルス走行時間Ｔｐの逆数１／Ｔｐとアナログ入力電圧Ｖｉｎの関係が、図１４の破線Ｄ２に示すような正比例とはならない（言い換えると、パルス走行時間Ｔｐとアナログ入力電圧Ｖｉｎの関係が反比例とはならない）ため、Ａ／Ｄ変換回路２のＡ／Ｄ変換特性（変換前のアナログ入力信号の電圧と変換後のデジタル値との関係）のリニアリティが悪い。なお、パルス走行時間ＴｐとＡ／Ｄ変換後のデジタル値の関係が反比例となるので、パルス走行時間Ｔｐとアナログ入力電圧Ｖｉｎの関係が反比例でないと、アナログ入力電圧ＶｉｎとＡ／Ｄ変換後のデジタル値の関係が正比例とはならず、リニアリティが悪化する。また、このリニアリティの悪化を補正するためには、Ａ／Ｄ変換回路２の後段に別途リニアリティ補正回路を設けなければならない。
【００１９】
本発明は、上述した課題に鑑みてなされたものであって、リニアリティ補正回路を設けなくてもＡ／Ｄ変換特性のリニアリティを向上することができるＡ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記の課題を解決するためになされたもので、アナログ入力電圧を、前記アナログ入力電圧に正比例する第１の電流信号に変換する第１のＶ／Ｉ変換回路と、前記第１の電流信号が動作電流として供給され、入力されるパルス信号の走行時間が前記アナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路と、前記パルス走行回路を走行するパルス信号の走行位置を検出し、前記走行位置に応じた第１の論理信号を生成する第１のパルス走行位置検出回路と、前記第１のパルス走行位置検出回路から出力される前記第１の論理信号に基づいて、前記アナログ入力電圧の大きさに応じたデジタル信号を生成するデジタル信号生成回路と、を有することを特徴とするＡ／Ｄ変換回路である。
【００２１】
また、本発明のＡ／Ｄ変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路のうち最終段の前記トランスコンダクタンス回路から出力される前記パルス信号の数を検出し、前記パルス信号の数に応じた第２の論理信号を生成する第２のパルス走行位置検出回路をさらに有し、前記デジタル信号生成回路は、前記第１のパルス走行位置検出回路及び前記第２のパルス走行位置検出回路から出力される前記第１の論理信号及び前記第２の論理信号を合成し、前記アナログ入力電圧の大きさに応じたデジタル信号を生成することを特徴とする。
【００２２】
また、本発明のＡ／Ｄ変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路は、パルス信号が入力される第１の入力端子と、前記パルス信号が出力される出力端子とを有しており、１つのトランスコンダクタンス回路はさらに、前記第１の入力端子とは異なる第２の入力端子を有しており、複数の前記トランスコンダクタンス回路の連結の順番に応じて初段の前記トランスコンダクタンス回路から最終段の前記トランスコンダクタンス回路までを定義したとき、最終段の前記トランスコンダクタンス回路を除く任意の段の前記トランスコンダクタンス回路の前記出力端子が、１段後の前記トランスコンダクタンス回路の前記第１の入力端子に接続されると共に、最終段の前記トランスコンダクタンス回路の前記出力端子が初段の前記トランスコンダクタンス回路の前記第１の入力端子に接続され、さらに、前記第２の入力端子を有する前記トランスコンダクタンス回路の前記第２の入力端子が、当該トランスコンダクタンス回路の偶数段前の前記トランスコンダクタンス回路の前記出力端子に接続されることを特徴とする。
【００２３】
また、本発明のＡ／Ｄ変換回路において、前記パルス走行回路を構成する複数の前記トランスコンダクタンス回路の数が２のべき乗であることを特徴とする。
【００２４】
また、本発明のＡ／Ｄ変換回路において、前記パルス走行回路は、前記トランスコンダクタンス回路の出力に負荷される容量値が一定となるように構成されることを特徴とする。
【００２５】
また、本発明のＡ／Ｄ変換回路は、調整電圧を、前記調整電圧に正比例する第２の電流信号に変換する第２のＶ／Ｉ変換回路をさらに有し、前記第１の電流信号と前記第２の電流信号の和を、前記パルス走行回路の前記動作電流として供給することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、アナログ入力電圧に正比例する第１の電流信号が動作電流として供給され、入力されるパルス信号の走行時間がアナログ入力電圧に反比例する複数のトランスコンダクタンス回路が連結されたパルス走行回路を使用することによって、パルス走行時間とアナログ入力電圧の関係が反比例となるため、リニアリティ補正回路を設けなくてもＡ／Ｄ変換特性のリニアリティを向上することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態によるＡ／Ｄ変換回路の構成を示すブロック図である。
【図２】本発明の一実施形態によるＶ／Ｉ変換回路の構成を示す回路図である。
【図３】本発明の一実施形態によるパルス走行回路の構成を示す回路図である。
【図４】本発明の一実施形態によるトランスコンダクタンス回路の構成を示す回路図である。
【図５】本発明の一実施形態によるトランスコンダクタンス回路の構成を示す回路図である。
【図６】本発明の一実施形態によるトランスコンダクタンス回路の特性を示すタイミングチャートである。
【図７】本発明の一実施形態によるＡ／Ｄ変換回路の動作を示すタイミングチャートである。
【図８】本発明の一実施形態によるパルス周回回路におけるアナログ入力信号とパルス走行時間の関係を示すグラフである。
【図９】本発明の一実施形態によるＡ／Ｄ変換回路の他の構成を示すブロック図である。
【図１０】本発明の一実施形態によるＶ／Ｉ変換回路の他の構成を示す回路図である。
【図１１】本発明の一実施形態によるパルス走行回路の他の構成を示す回路図である。
【図１２】従来のＡ／Ｄ変換回路の構成を示すブロック図である。
【図１３】従来のパルス周回回路を構成する論理回路の構成を示す回路図である。
【図１４】従来のパルス周回回路におけるアナログ入力信号とパルス走行時間の関係を示すグラフである。
【発明を実施するための形態】
【００２８】
＜Ａ／Ｄ変換回路の構成概要＞
以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の一実施形態によるＡ／Ｄ変換回路の構成を示している。図１に示すＡ／Ｄ変換回路１００は、Ｖ／Ｉ変換回路１０１と、パルス走行回路１０２と、パルスセレクタ１０３と、エンコーダ１０４と、信号処理回路１０７とから構成されている。
【００２９】
Ｖ／Ｉ変換回路１０１は、アナログ入力電圧Ｖｉｎと駆動制御信号Ｓｔａｒｔが印加され、アナログ入力電圧Ｖｉｎに正比例する動作電流Ｉｒｅｆを生成する。パルス走行回路１０２は、Ｖ／Ｉ変換回路１０１が生成した動作電流Ｉｒｅｆに応じた時間間隔でパルス信号を走行させる。パルスセレクタ１０３（第１のパルス走行位置検出回路）は、パルス走行回路１０２を走行するパルス信号の走行位置（Ｄ１〜Ｄ１６）を、外部から供給される制御信号ＣＬＫと同期して検出する。エンコーダ１０４（第１のパルス走行位置検出回路）は、パルスセレクタ１０３が検出したパルス信号の走行位置（Ｄ１〜Ｄ１６）をデジタル信号（ＤＬ）としてエンコードする。信号処理回路１０７（デジタル信号生成回路）は、エンコーダ１０４がエンコードしたデジタル信号（ＤＬ）に基づいて、外部から供給される制御信号ＣＬＫと同期して、アナログ入力信号Ｖｉｎの大きさに応じたデジタル信号（ＤＴ）を生成し、図示しない後段回路へ出力する。
【００３０】
図２はＶ／Ｉ変換回路１０１の構成を示している。図２に示すように、Ｖ／Ｉ変換回路１０１は、Ｖ／Ｉ回路１１１（第１のＶ／Ｉ変換回路）と、カレントミラー１１３とから構成されている。Ｖ／Ｉ回路１１１は、外部から供給される制御信号Ｓｔａｒｔが印加され、アナログ入力電圧Ｖｉｎに正比例する動作電流ＩｒｅｆＶを生成する。カレントミラー１１３は、複数のトランジスタで構成され、Ｖ／Ｉ回路１１１が生成した動作電流ＩｒｅｆＶから動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６を生成し、パルス走行回路１０２へ供給する。
【００３１】
図３はパルス走行回路１０２の構成を示している。図３に示すように、パルス走行回路１０２は、入力電圧に応じた電流を出力するトランスコンダクタンス回路ＴＣ１〜ＴＣ１６が多段に連結（接続）されて構成されている。トランスコンダクタンス回路ＴＣ１〜ＴＣ１６には、動作電流としてカレントミラー１１３からＩｒｅｆ１〜Ｉｒｅｆ１６（図３ではＩｒｅｆとしてまとめて図示している）が供給され、基準電圧としてＶｒｅｆ（例えばＶＤＤ／２）が供給され、動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６に応じた時間間隔でパルス信号（Ｄ１〜Ｄ１６）を走行させる。
【００３２】
図３に示すように、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６には接続の順番に応じた符号（ＴＣ１〜ＴＣ１６）が付与されている。トランスコンダクタンス回路ＴＣ１を初段のトランスコンダクタンス回路と定義し、接続の順番に応じて、トランスコンダクタンス回路ＴＣ２を２段目、トランスコンダクタンス回路ＴＣ３を３段目、・・・、トランスコンダクタンス回路ＴＣ１６を１６段目（最終段）のトランスコンダクタンスと定義する。
【００３３】
トランスコンダクタンス回路ＴＣ１は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１６の出力信号（Ｄ１６）が印加され、パルスセレクタ１０３に出力信号（Ｄ１）を出力する。トランスコンダクタンス回路ＴＣ２は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１の出力信号（Ｄ１）が印加され、パルスセレクタ１０３に出力信号（Ｄ２）を出力する。
【００３４】
トランスコンダクタンス回路ＴＣ３は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ２の出力信号（Ｄ２）が印加され、パルスセレクタ１０３に出力信号（Ｄ３）を出力する。トランスコンダクタンス回路ＴＣ４は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ３の出力信号（Ｄ３）が印加され、パルスセレクタ１０３に出力信号（Ｄ４）を出力する。
【００３５】
トランスコンダクタンス回路ＴＣ５は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ４の出力信号（Ｄ４）が印加され、パルスセレクタ１０３に出力信号（Ｄ５）を出力する。トランスコンダクタンス回路ＴＣ６は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ５の出力信号（Ｄ５）が印加され、パルスセレクタ１０３に出力信号（Ｄ６）を出力する。
【００３６】
トランスコンダクタンス回路ＴＣ７は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ６の出力信号（Ｄ６）が印加され、パルスセレクタ１０３に出力信号（Ｄ７）を出力する。トランスコンダクタンス回路ＴＣ８は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ７の出力信号（Ｄ７）が印加され、パルスセレクタ１０３及びトランスコンダクタンス回路ＴＣ１６の第２の負入力端子に出力信号（Ｄ８）を出力する。
【００３７】
トランスコンダクタンス回路ＴＣ９は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ８の出力信号（Ｄ８）が印加され、パルスセレクタ１０３に出力信号（Ｄ９）を出力する。トランスコンダクタンス回路ＴＣ１０は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ９の出力信号（Ｄ９）が印加され、パルスセレクタ１０３に出力信号（Ｄ１０）を出力する。
【００３８】
トランスコンダクタンス回路ＴＣ１１は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１０の出力信号（Ｄ１０）が印加され、パルスセレクタ１０３に出力信号（Ｄ１１）を出力する。トランスコンダクタンス回路ＴＣ１２は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１１の出力信号（Ｄ１１）が印加され、パルスセレクタ１０３に出力信号（Ｄ１２）を出力する。
【００３９】
トランスコンダクタンス回路ＴＣ１３は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１２の出力信号（Ｄ１２）が印加され、パルスセレクタ１０３に出力信号（Ｄ１３）を出力する。トランスコンダクタンス回路ＴＣ１４は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１３の出力信号（Ｄ１３）が印加され、パルスセレクタ１０３に出力信号（Ｄ１４）を出力する。
【００４０】
トランスコンダクタンス回路ＴＣ１５は、正入力端子に基準電圧Ｖｒｅｆが印加され、負入力端子にトランスコンダクタンス回路ＴＣ１４の出力信号（Ｄ１４）が印加され、パルスセレクタ１０３に出力信号（Ｄ１５）を出力する。トランスコンダクタンス回路ＴＣ１６は、正入力端子に基準電圧Ｖｒｅｆが印加され、第１の負入力端子にトランスコンダクタンス回路ＴＣ１５の出力信号（Ｄ１５）が印加され、第２の負入力端子にトランスコンダクタンス回路ＴＣ８の出力信号（Ｄ８）が印加され、パルスセレクタ１０３及びトランスコンダクタンス回路ＴＣ１の負入力端子に出力信号（Ｄ１６）を出力する。
【００４１】
＜トランスコンダクタンス回路の構成及び動作＞
図４はトランスコンダクタンス回路ＴＣ１〜ＴＣ１５の構成を示している。図４に示すように、トランスコンダクタンス回路ＴＣ１〜ＴＣ１５は、トランジスタＴＲ１〜ＴＲ８で構成されている。トランジスタＴＲ３のゲートはドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ４のゲートはトランジスタＴＲ３のゲート及びドレインに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタＴＲ１のゲートは正入力端子ＩＮＰに接続され、ドレインはトランジスタＴＲ３のゲート及びドレインに接続される。
【００４２】
トランジスタＴＲ５のゲートはドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ６のゲートはトランジスタＴＲ５のゲート及びドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ２のゲートは負入力端子ＩＮＭに接続され、ドレインはトランジスタＴＲ５のゲート及びドレインに接続され、ソースはトランジスタＴＲ１のソースに接続される。トランジスタＴＲ１のソース及びトランジスタＴＲ２のソースには、Ｖ／Ｉ変換回路１０１から動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１５が供給される。
【００４３】
トランジスタＴＲ７のゲート及びドレインはトランジスタＴＲ６のドレインに接続され、ソースはグランドＧＮＤに接続される。トランジスタＴＲ８のゲートはトランジスタＴＲ７のゲート及びドレインに接続され、ソースはグランドＧＮＤに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタＴＲ３とトランジスタＴＲ４、トランジスタＴＲ５とトランジスタＴＲ６、トランジスタＴＲ７とトランジスタＴＲ８はそれぞれカレントミラーを構成する。
【００４４】
トランスコンダクタンス回路ＴＣ１〜ＴＣ１５は、正入力端子ＩＮＰに印加される電圧（Ｖｒｅｆ）と、負入力端子ＩＮＭに印加される電圧（前段のトランスコンダクタンス回路ＴＣ１〜ＴＣ１６の出力信号Ｄ１〜Ｄ１６）との大小関係に基づいて、出力端子ＯＵＴから動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１５に等しい電流を吸い込む（ＩｒｅｆＳＩＮＫ）、又は吐き出す（ＩｒｅｆＳＯＵＲＣＥ）ことにより、パルスセレクタ１０３に出力信号（Ｄ１〜Ｄ１５）を出力する。
【００４５】
以下、トランスコンダクタンス回路ＴＣ１〜ＴＣ１５のより具体的な動作を説明する。正入力端子ＩＮＰに印加される電圧Ｖｒｅｆよりも、負入力端子ＩＮＭに印加される電圧の方が大きい場合、Ｖ／Ｉ変換回路１０１から供給される動作電流は全てトランジスタＴＲ２、ＴＲ５に流れる。トランジスタＴＲ５とトランジスタＴＲ６がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ６、ＴＲ７に流れる。また、トランジスタＴＲ７とトランジスタＴＲ８がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ８に流れる。この結果、出力端子ＯＵＴから電流ＩｒｅｆＳＩＮＫが吸い込まれる。したがって、負入力端子ＩＮＭに「Ｈ」レベルの信号が印加される場合、出力端子ＯＵＴから「Ｌ」レベルの信号が出力される。
【００４６】
また、正入力端子ＩＮＰに印加される電圧Ｖｒｅｆよりも、負入力端子ＩＮＭに印加される電圧の方が小さい場合、Ｖ／Ｉ変換回路１０１から供給される動作電流は全てトランジスタＴＲ１、ＴＲ３に流れる。トランジスタＴＲ３とトランジスタＴＲ４がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ４に流れる。この結果、出力端子ＯＵＴに電流ＩｒｅｆＳＯＵＲＣＥが吐き出される。したがって、負入力端子ＩＮＭに「Ｌ」レベルの信号が印加される場合、出力端子ＯＵＴから「Ｈ」レベルの信号が出力される。
【００４７】
図５はトランスコンダクタンス回路ＴＣ１６の構成を示している。図５に示すように、トランスコンダクタンス回路ＴＣ１６は、トランジスタＴＲ１１〜ＴＲ１９で構成されている。トランジスタＴＲ１３のゲートはドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ１４のゲートはトランジスタＴＲ１３のゲート及びドレインに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタＴＲ１１のゲートは正入力端子ＩＮＰに接続され、ドレインはトランジスタＴＲ１３のゲート及びドレインに接続される。
【００４８】
トランジスタＴＲ１５のゲートはドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ１６のゲートはトランジスタＴＲ１５のゲート及びドレインに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＴＲ１２のゲートは第１の負入力端子ＩＮＭ１に接続され、ドレインはトランジスタＴＲ１５のゲート及びドレインに接続され、ソースはトランジスタＴＲ１１のソースに接続される。トランジスタＴＲ１９のゲートは第２の負入力端子ＩＮＭ２に接続され、ドレインはトランジスタＴＲ１５のゲート及びドレインに接続され、ソースはトランジスタＴＲ１１のソース及びトランジスタＴＲ１２のソースに接続される。トランジスタＴＲ１１のソース、トランジスタＴＲ１２のソース、及びトランジスタＴＲ１９のソースには、Ｖ／Ｉ変換回路１０１から動作電流Ｉｒｅｆ１６が供給される。
【００４９】
トランジスタＴＲ１７のゲート及びドレインはトランジスタＴＲ１６のドレインに接続され、ソースはグランドＧＮＤに接続される。トランジスタＴＲ１８のゲートはトランジスタＴＲ１７のゲート及びドレインに接続され、ソースはグランドＧＮＤに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタＴＲ１３とトランジスタＴＲ１４、トランジスタＴＲ１５とトランジスタＴＲ１６、トランジスタＴＲ１７とトランジスタＴＲ１８はそれぞれカレントミラーを構成する。
【００５０】
トランスコンダクタンス回路ＴＣ１６は、正入力端子ＩＮＰに印加される電圧（Ｖｒｅｆ）と、第１の負入力端子ＩＮＭ１に印加される電圧（トランスコンダクタンス回路ＴＣ１５の出力信号Ｄ１５）と、第２の負入力端子ＩＮＭ２に印加される電圧（トランスコンダクタンス回路ＴＣ８の出力信号Ｄ８）との大小関係に基づいて、出力端子ＯＵＴから動作電流Ｉｒｅｆ１６に等しい電流を吸い込む（ＩｒｅｆＳＩＮＫ）、又は吐き出す（ＩｒｅｆＳＯＵＲＣＥ）ことにより、パルスセレクタ１０３に出力信号（Ｄ１６）を出力する。
【００５１】
以下、トランスコンダクタンス回路ＴＣ１６のより具体的な動作を説明する。正入力端子ＩＮＰに印加される電圧Ｖｒｅｆよりも、負入力端子ＩＮＭ１、ＩＮＭ２の少なくとも一方に印加される電圧の方が大きい場合、Ｖ／Ｉ変換回路１０１から供給される動作電流は全てトランジスタＴＲ１２又はトランジスタＴＲ１９とトランジスタＴＲ１５に流れる。トランジスタＴＲ１５とトランジスタＴＲ１６がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ１６、ＴＲ１７に流れる。また、トランジスタＴＲ１７とトランジスタＴＲ１８がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ１８に流れる。この結果、出力端子ＯＵＴから電流ＩｒｅｆＳＩＮＫが吸い込まれる。したがって、負入力端子ＩＮＭ１、ＩＮＭ２の少なくとも一方に「Ｈ」レベルの信号が印加される場合、出力端子ＯＵＴから「Ｌ」レベルの信号が出力される。
【００５２】
また、正入力端子ＩＮＰに印加される電圧Ｖｒｅｆよりも、負入力端子ＩＮＭ１、ＩＮＭ２に印加される電圧の方が小さい場合、Ｖ／Ｉ変換回路１０１から供給される動作電流は全てトランジスタＴＲ１１、ＴＲ１３に流れる。トランジスタＴＲ１３とトランジスタＴＲ１４がカレントミラーを構成するため、この動作電流と同等の電流がトランジスタＴＲ１４に流れる。この結果、出力端子ＯＵＴに電流ＩｒｅｆＳＯＵＲＣＥが吐き出される。したがって、負入力端子ＩＮＭ１、ＩＮＭ２に「Ｌ」レベルの信号が印加される場合、出力端子ＯＵＴから「Ｈ」レベルの信号が出力される。
【００５３】
図６に示すように、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６がパルスセレクタ１０３に出力するパルス信号（Ｄ１〜Ｄ１６）の時間間隔をほぼ等しくするため、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６間の配線長を調整することにより、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６間の負荷容量がそれぞれ等しく設定されている。これにより、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６において、入力信号が「Ｈ」レベルから中点電位となった後、出力信号が「Ｌ」レベルから中点電位となるまでの時間（ＴｐｄＬＨ）と、入力信号が「Ｌ」レベルから中点電位となった後、出力信号が「Ｈ」レベルから中点電位となるまでの時間（ＴｐｄＨＬ）がほぼ等しく設定されている。このような設定によって、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６がパルスセレクタ１０３に出力するパルス信号（Ｄ１〜Ｄ１６）の時間間隔がほぼ等しくなり、パルス周回回路１０を走行するパルス信号の走行位置の検出精度、ひいてはＡ／Ｄ変換の分解能が向上する。
【００５４】
＜Ａ／Ｄ変換回路の動作＞
次に、Ａ／Ｄ変換回路１００の動作例を説明する。図７は、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６の出力信号の状態を示している。
【００５５】
（時刻Ｔ０：パルス走行回路１０２のスタンバイ期間）
Ｖ／Ｉ変換回路１０１に「Ｌ」レベルの駆動制御信号Ｓｔａｒｔが印加され続けることにより、Ｖ／Ｉ変換回路１０１は動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６をパルス走行回路１０２に供給しないため、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６の出力信号（Ｄ１〜Ｄ１６）は不定状態となる。また、パルスセレクタ１０３、信号処理回路１０７に「Ｌ」レベルの制御信号ＣＬＫが印加され続けることにより、Ａ／Ｄ変換回路１００は動作をスタンバイする。
【００５６】
（時刻Ｔ１：パルス走行回路１０２の動作開始）
Ｖ／Ｉ変換回路１０１に「Ｈ」レベルの駆動制御信号Ｓｔａｒｔが印加されることにより、Ｖ／Ｉ変換回路１０１は、アナログ入力電圧Ｖｉｎに正比例する動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６をパルス走行回路１０２に供給し、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６は、動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６に応じたパルス信号（Ｄ１〜Ｄ１６）を走行させ始める。また、パルスセレクタ１０３、信号処理回路１０７に「Ｈ」レベルの制御信号ＣＬＫが印加されることにより、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６の出力信号（Ｄ１〜Ｄ１６）が変位し始め、Ａ／Ｄ変換回路１００は動作を開始する。
【００５７】
Ａ／Ｄ変換回路１００は、時刻Ｔ１以降、Ｖ／Ｉ変換回路１０１に「Ｈ」レベルの駆動制御信号Ｓｔａｒｔが印加され続ける限り、動作を継続する。また、Ａ／Ｄ変換回路１００は、制御信号ＣＬＫが再度「Ｌ」レベルから「Ｈ」レベルに変位するタイミングでパルス信号（Ｄ１〜Ｄ１６）をデジタル信号（ＶＴ）に変換する。また、トランスコンダクタンス回路ＴＣ１には外部から基準電圧Ｖｒｅｆが入力されると共に、トランスコンダクタンス回路ＴＣ１６から「不定」レベルの出力信号（Ｄ１６）が入力されるため、トランスコンダクタンス回路ＴＣ１の出力信号（Ｄ１）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ０の論理を保持する。
【００５８】
（時刻Ｔ２：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ２にはトランスコンダクタンス回路ＴＣ１から「Ｈ」レベルの出力信号（Ｄ１）が入力されるため、トランスコンダクタンス回路ＴＣ２の出力信号（Ｄ２）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ１の論理を保持する。
【００５９】
（時刻Ｔ３：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ３にはトランスコンダクタンス回路ＴＣ２から「Ｌ」レベルの出力信号（Ｄ２）が入力されるため、トランスコンダクタンス回路ＴＣ３の出力信号（Ｄ３）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ２の論理を保持する。
【００６０】
（時刻Ｔ４：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ４にはトランスコンダクタンス回路ＴＣ３から「Ｈ」レベルの出力信号（Ｄ３）が入力されるため、トランスコンダクタンス回路ＴＣ４の出力信号（Ｄ４）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ３の論理を保持する。
【００６１】
（時刻Ｔ５：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ５にはトランスコンダクタンス回路ＴＣ４から「Ｌ」レベルの出力信号（Ｄ４）が入力されるため、トランスコンダクタンス回路ＴＣ５の出力信号（Ｄ５）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ４の論理を保持する。
【００６２】
（時刻Ｔ６：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ６にはトランスコンダクタンス回路ＴＣ５から「Ｈ」レベルの出力信号（Ｄ５）が入力されるため、トランスコンダクタンス回路ＴＣ６の出力信号（Ｄ６）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ５の論理を保持する。
【００６３】
（時刻Ｔ７：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ７にはトランスコンダクタンス回路ＴＣ６から「Ｌ」レベルの出力信号（Ｄ６）が入力されるため、トランスコンダクタンス回路ＴＣ７の出力信号（Ｄ７）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ６の論理を保持する。
【００６４】
（時刻Ｔ８：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ８にはトランスコンダクタンス回路ＴＣ７から「Ｈ」レベルの出力信号（Ｄ８）が入力されるため、トランスコンダクタンス回路ＴＣ８の出力信号（Ｄ８）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ７の論理を保持する。
【００６５】
（時刻Ｔ９：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ９にはトランスコンダクタンス回路ＴＣ８から「Ｌ」レベルの出力信号（Ｄ８）が入力されるため、トランスコンダクタンス回路ＴＣ９の出力信号（Ｄ９）は「Ｈ」レベルとなる。また、トランスコンダクタンス回路ＴＣ１６にはトランスコンダクタンス回路ＴＣ８から「Ｌ」レベルの出力信号が入力されるため、トランスコンダクタンス回路ＴＣ１６の出力信号（Ｄ１６）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ８の論理を保持する。
【００６６】
（時刻Ｔ１０：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１０にはトランスコンダクタンス回路ＴＣ９から「Ｈ」レベルの出力信号（Ｄ９）が入力されるため、トランスコンダクタンス回路ＴＣ１０の出力信号（Ｄ１０）は「Ｌ」レベルとなる。また、トランスコンダクタンス回路ＴＣ１にはトランスコンダクタンス回路ＴＣ１６から「Ｈ」レベルの出力信号（Ｄ１６）が入力されるため、トランスコンダクタンス回路ＴＣ１の出力信号（Ｄ１）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ９の論理を保持する。
【００６７】
（時刻Ｔ１１：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１１にはトランスコンダクタンス回路ＴＣ１０から「Ｌ」レベルの出力信号（Ｄ１０）が入力されるため、トランスコンダクタンス回路ＴＣ１１の出力信号（Ｄ１１）は「Ｈ」レベルとなる。また、トランスコンダクタンス回路ＴＣ２にはトランスコンダクタンス回路ＴＣ１から「Ｌ」レベルの出力信号（Ｄ１）が入力されるため、トランスコンダクタンス回路ＴＣ２の出力信号（Ｄ２）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ１０の論理を保持する。
【００６８】
（時刻Ｔ１２：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１２にはトランスコンダクタンス回路ＴＣ１１から「Ｈ」レベルの出力信号（Ｄ１１）が入力されるため、トランスコンダクタンス回路ＴＣ１２の出力信号（Ｄ１２）は「Ｌ」レベルとなる。また、トランスコンダクタンス回路ＴＣ３にはトランスコンダクタンス回路ＴＣ２から「Ｈ」レベルの出力信号（Ｄ２）が入力されるため、トランスコンダクタンス回路ＴＣ３の出力信号（Ｄ３）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ１１の論理を保持する。
【００６９】
（時刻Ｔ１３：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１３にはトランスコンダクタンス回路ＴＣ１２から「Ｌ」レベルの出力信号（Ｄ１２）が入力されるため、トランスコンダクタンス回路ＴＣ１３の出力信号（Ｄ１３）は「Ｈ」レベルとなる。また、トランスコンダクタンス回路ＴＣ４にはトランスコンダクタンス回路ＴＣ３から「Ｌ」レベルの出力信号（Ｄ３）が入力されるため、トランスコンダクタンス回路ＴＣ４の出力信号（Ｄ４）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ１２の論理を保持する。
【００７０】
（時刻Ｔ１４：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１４にはトランスコンダクタンス回路ＴＣ１３から「Ｈ」レベルの出力信号（Ｄ１３）が入力されるため、トランスコンダクタンス回路ＴＣ１４の出力信号（Ｄ１４）は「Ｌ」レベルとなる。また、トランスコンダクタンス回路ＴＣ５にはトランスコンダクタンス回路ＴＣ４から「Ｈ」レベルの出力信号（Ｄ４）が入力されるため、トランスコンダクタンス回路ＴＣ５の出力信号（Ｄ５）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ１３の論理を保持する。
【００７１】
（時刻Ｔ１５：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１５にはトランスコンダクタンス回路ＴＣ１４から「Ｌ」レベルの出力信号（Ｄ１４）が入力されるため、トランスコンダクタンス回路ＴＣ１５の出力信号（Ｄ１５）は「Ｈ」レベルとなる。また、トランスコンダクタンス回路ＴＣ６にはトランスコンダクタンス回路ＴＣ５から「Ｌ」レベルの出力信号（Ｄ５）が入力されるため、トランスコンダクタンス回路ＴＣ６の出力信号（Ｄ６）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ１４の論理を保持する。
【００７２】
（時刻Ｔ１６：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ１６にはトランスコンダクタンス回路ＴＣ１５から「Ｈ」レベルの出力信号（ＴＣ１５）が入力されるため、トランスコンダクタンス回路ＴＣ１６の出力信号（Ｄ１６）は「Ｌ」レベルとなる。また、トランスコンダクタンス回路ＴＣ７にはトランスコンダクタンス回路ＴＣ６から「Ｈ」レベルの出力信号（Ｄ６）が入力されるため、トランスコンダクタンス回路ＴＣ７の出力信号（Ｄ７）は「Ｌ」レベルとなり、他の出力信号は時刻Ｔ１５の論理を保持する。
【００７３】
時刻Ｔ１７以降は、時刻Ｔ１〜時刻Ｔ１６までの動作が繰り返し行われるため、時刻Ｔ１７〜時刻Ｔ２００までの説明は省略する。また、時刻Ｔ１７以降の任意の時刻（本実施形態では時刻Ｔ２００の半分となる時刻Ｔ１００）に、制御信号ＣＬＫは「Ｈ」レベルから「Ｌ」レベルへ変化するが、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６の各出力信号（Ｄ１〜Ｄ１６）には影響しない。
【００７４】
（時刻Ｔ２０１：パルス走行回路１０２の動作期間）
トランスコンダクタンス回路ＴＣ９にはトランスコンダクタンス回路ＴＣ８から「Ｌ」レベルの出力信号（Ｄ８）が入力されるため、トランスコンダクタンス回路ＴＣ９の出力信号（Ｄ９）は「Ｈ」レベルとなる。また、トランスコンダクタンス回路ＴＣ１６にはトランスコンダクタンス回路ＴＣ８及びトランスコンダクタンス回路ＴＣ１５から「Ｌ」レベルの出力信号（Ｄ１５）が入力されるため、トランスコンダクタンス回路ＴＣ１６の出力信号（Ｄ１６）は「Ｈ」レベルとなり、他の出力信号は時刻Ｔ２００の論理を保持する。
【００７５】
また、Ａ／Ｄ変換回路１００は、制御信号ＣＬＫが再度「Ｌ」レベルから「Ｈ」レベルに変位するため、パルス信号（Ｄ１〜Ｄ１６）をデジタル信号（ＶＴ）に変換する。より具体的には、パルスセレクタ１０３は、パルス走行回路１０２のトランスコンダクタンス回路ＴＣ１〜ＴＣ１６の各出力信号（Ｄ１〜Ｄ１６）の論理を保持し、エンコーダ１０４へ出力する。エンコーダ１０４は、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６の１６個の出力信号（Ｄ１〜Ｄ１６）を４ビットのデジタル信号（ＤＬ）に変換および保持し、信号処理回路１０７へ出力する。
【００７６】
信号処理回路１０７は、エンコーダ１０４からのデジタル信号（ＤＬ）に基づいたデジタル信号（ＤＴ）を生成し、図示しない後段回路へ出力する。なお、時刻Ｔ２０１以降は、上記と同様、制御信号ＣＬＫが再度「Ｌ」レベルから「Ｈ」レベルへ変化するまで繰り返し行われるため、説明を省略する。
【００７７】
アナログ入力信号Ｖｉｎが上昇すると、動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６の増加に比例して、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６から出力されるパルス信号の走行速度も上がる。また、アナログ入力信号Ｖｉｎが下降すると、動作電流Ｉｒｅｆ１〜Ｉｒｅｆ１６の減少に比例して、トランスコンダクタンス回路ＴＣ１〜ＴＣ１６から出力されるパルス信号の走行速度も下がる。
【００７８】
具体的には、出力電流をＩｓ、出力電圧をＶｏｕｔ、負荷容量をＣＬとすると、図４及び図５に示すトランスコンダクタンス回路におけるパルス信号のパルス走行時間Ｔｐは（５）式で表される。
【００７９】
【数５】
2012222662.tif 000007
【００８０】
さらに、アナログ入力電圧をＶｉｎ、Ｖ／Ｉ変換回路１０１における電圧電流変換係数をＲとすると、出力電流Ｉｓは（６）式で表される。
【００８１】
【数６】
2012222662.tif 000008
【００８２】
また、（６）式を（５）に代入すると、パルス走行時間Ｔｐは（７）式で表される。
【００８３】
【数７】
2012222662.tif 000009
【００８４】
また、トランスコンダクタンス回路の出力電圧Ｖｏｕｔは電源電圧ＶＤＤと等しいため、パルス走行時間Ｔｐは（８）式で表される。
【００８５】
【数８】
2012222662.tif 000010
【００８６】
ここで、Ｖ／Ｉ変換回路１０１における電圧電流変換係数Ｒは、図４及び図５に示すトランスコンダクタンス回路の場合、入力差動対を構成するトランジスタＴＲ１、ＴＲ２ＴＲ１１、ＴＲ１２、ＴＲ１９のトランスコンダクタンスｇｍの逆数である１／ｇｍで定義される。このため、パルス走行時間Ｔｐは（９）式で表される。
【００８７】
【数９】
2012222662.tif 000011
【００８８】
ここで、負荷容量ＣＬ、電源電圧ＶＤＤ、電圧電流変換係数Ｒが一定値であるため、図８に示すように、パルス走行時間Ｔｐの逆数１／Ｔｐは、アナログ入力電圧Ｖｉｎに比例して変動する（言い換えると、パルス走行時間Ｔｐは、アナログ入力電圧Ｖｉｎに反比例して変動する）。このため、Ａ／Ｄ変換回路１００のリニアリティが向上する。
【００８９】
上述したように、本実施形態によるＡ／Ｄ変換回路１００は、Ｖ／Ｉ変換回路１０１により、アナログ入力電圧Ｖｉｎに正比例する動作電流ＩｒｅｆＶを生成し、パルス走行回路１０２の動作電流（Ｉｒｅｆ１〜Ｉｒｅｆ１６）として供給する。これにより、アナログ入力電圧Ｖｉｎと、パルス走行回路１０２から出力されるパルス信号（Ｄ１〜Ｃ１６）の走行速度Ｔｐとの関係が反比例となるため、Ａ／Ｄ変換回路１００のリニアリティを向上させることができる。
【００９０】
次に、本実施形態の変形例を説明する。図９は、Ａ／Ｄ変換回路１００の変形例であるＡ／Ｄ変換回路１００ａの構成を示している。図９において、図１に示した構成に対して、カウンタ１０５（第２のパルス走行位置検出回路）とラッチ１０６（第２のパルス走行位置検出回路）が追加されている。カウンタ１０５は、パルス走行回路１０２を走行するパルス信号の周回数（出力信号Ｄ１６から検出するパルス信号の数）を制御信号ＣＬＫと同期して検出する。ラッチ１０６は、カウンタ１０５が検出したパルス信号の周回数をデジタル信号（ＤＨ）として保持する。
【００９１】
図９に示すＡ／Ｄ変換回路１００ａは、エンコーダ１０４が検出した、パルス信号の走行位置を示すデジタル信号（ＤＬ）を下位ビットとし、ラッチ１０６が検出した、パルス信号の周回数を示すデジタル信号（ＤＨ）を上位ビットとし、信号処理回路１０７により下位ビット及び上位ビットを合成し、アナログ入力電圧Ｖｉｎの大きさに応じたデジタル信号（ＤＴ）を生成し、図示しない後段回路へ出力する。Ａ／Ｄ変換回路１００ａをこのように構成することにより、パルス走行回路１０２の回路規模を抑制しつつ、デジタル信号（ＤＴ）の分解能をさらに向上することができる。
【００９２】
図１０は、Ｖ／Ｉ変換回路１０１の変形例であるＶ／Ｉ変換回路１０１ａの構成を示している。図１０において、図２に示した構成と比較して、Ｖ／Ｉ回路１１２（第２のＶ／Ｉ変換回路）が追加されている。Ｖ／Ｉ回路１１２は、駆動制御信号Ｓｔａｒｔが印加され、調整電圧Ｖａｄｊに正比例する動作電流ＩｒｅｆＡを生成する。Ｖ／Ｉ回路１１１が生成した動作電流ＩｒｅｆＶと、Ｖ／Ｉ回路１１２が生成した動作電流ＩｒｅｆＡとを合成した動作電流（動作電流ＩｒｅｆＶと動作電流ＩｒｅｆＡの和）がカレントミラー１１３に供給される。
【００９３】
Ｖ／Ｉ変換回路１０１ａをこのように構成し、動作電流ＩｒｅｆＶと動作電流ＩｒｅｆＡの和をパルス走行回路１０２の動作電流（Ｉｒｅｆ１〜Ｉｒｅｆ１６）として供給することにより、アナログ入力電圧Ｖｉｎの電圧値が極小値であってもパルス信号（Ｄ１〜Ｄ１６）を生成することが可能となるため、Ａ／Ｄ変換回路１００の入力電圧範囲を拡大することができる。
【００９４】
図１１は、パルス走行回路１０２の変形例であるパルス走行回路１０２ａの構成を示している。図１１において、図３に示したトランスコンダクタンス回路ＴＣ１６をトランスコンダクタンス回路ＴＣ１等と同様の入力端子が２つのトランスコンダクタンス回路で構成し、代わりに、図３に示したトランスコンダクタンス回路ＴＣ１４を入力端子が３つのトランスコンダクタンス回路で構成している。また、トランスコンダクタンス回路ＴＣ１０の出力信号（Ｄ１０）がトランスコンダクタンス回路ＴＣ１１の負入力端子とトランスコンダクタンス回路ＴＣ１４の第２の負入力端子の双方へ入力される。また、これに限定しなくても、本実施形態と同等の効果を得ることができる。入力端子が３つのトランスコンダクタンス回路の第２の負入力端子は、その偶数段前のトランスコンダクタンス回路の出力端子と接続されていればよい。
【００９５】
また、図示しないが、説明を簡略化するため、本実施形態のパルス走行回路１０２が有するトランスコンダクタンス回路の数を１６段のみとしたが、トランスコンダクタンス回路の数は３段以上であればよく、トランスコンダクタンス回路の数が２のべき乗段、偶数段、奇数段のいずれであっても、本実施形態と同等の効果を得ることができる。なお、トランスコンダクタンス回路の数が奇数段の場合には、パルス走行回路を構成する全てのトランスコンダクタンス回路を同一の回路で構成することが可能である。また、トランスコンダクタンス回路の数が偶数段の場合には、パルス走行回路を走行するパルス信号を発振させるため、図３のトランスコンダクタンス回路ＴＣ１６のような回路が設けられる。
【００９６】
また、図７に示したように、本実施形態のＡ／Ｄ変換回路の動作は、駆動制御信号Ｓｔａｒｔ及び制御信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変位する時に開始されるとしたが、図７に示した動作の限りではなく、論理が反転しても本実施形態と同等の効果を得ることができる。
【００９７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００９８】
１００，１００ａ・・・Ａ／Ｄ変換回路、１０１，１０１ａ・・・Ｖ／Ｉ変換回路、１０２，１０２ａ・・・パルス走行回路、１０３・・・パルスセレクタ、１０４・・・エンコーダ、１０５・・・カウンタ、１０６・・・ラッチ、１０７・・・信号処理回路、１１１，１１２・・・Ｖ／Ｉ回路、１１３・・・カレントミラー
【図１】
2012222662.tif 000012
【図２】
2012222662.tif 000013
【図３】
2012222662.tif 000014
【図４】
2012222662.tif 000015
【図５】
2012222662.tif 000016
【図６】
2012222662.tif 000017
【図７】
2012222662.tif 000018
【図８】
2012222662.tif 000019
【図９】
2012222662.tif 000020
【図１０】
2012222662.tif 000021
【図１１】
2012222662.tif 000022
【図１２】
2012222662.tif 000023
【図１３】
2012222662.tif 000024
【図１４】
2012222662.tif 000025