(57)【要約】【課題】端子切替時の歪みの増加を抑制した半導体スイッチ及び無線機器を提供する。【解決手段】実施形態によれば、電源回路と、駆動回路と、スイッチ部と、補正回路と、を備えた半導体スイッチが供給される。前記電源回路は、電源電位と異なる第１の電位を生成する。前記駆動回路は、前記第１の電位と異なる第２の電位と前記第１の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて共通端子と高周波端子との接続を切り替える。前記補正回路は、前記端子切替信号の変化を検出し、前記第１の電位の極性と等しい極性の電荷を前記駆動回路に供給して前記第１の電位を補正する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電位と異なる第１の電位を生成する電源回路と、
前記第１の電位と異なる第２の電位と前記第１の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、
前記駆動回路の出力に応じて共通端子と高周波端子との接続を切り替えるスイッチ部と、
前記端子切替信号の変化を検出し、前記第１の電位の極性と等しい極性の電荷を前記駆動回路に供給して前記第１の電位を補正する補正回路と、
を備えたことを特徴とする半導体スイッチ。
【請求項２】
前記補正回路は、
前記端子切替信号の変化を検出してパルス信号を生成するパルス発生回路と、
前記パルス信号を増幅する増幅回路と、
前記増幅回路と前記駆動回路との間に接続された容量性素子と、
を有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記パルス発生回路は、前記端子切替信号が規定値のとき前記パルス信号を生成することを特徴とする請求項１または２に記載の半導体スイッチ。
【請求項４】
前記第１の電位は、負であり、
前記増幅回路は、前記パルス信号を入力したときハイレベルからローレベルに相対的に速く低下して、前記パルス信号のパルス幅経過後にローレベルからハイレベルに相対的に遅く上昇する負パルスを生成することを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記第１の電位は、正であり、
前記第２の電位は、前記第１の電位よりも低く、
前記増幅回路は、前記パルス信号を入力したときローレベルからハイレベルに相対的に早く上昇して、前記パルス信号のパルス幅経過後にハイレベルからローレベルに相対的に遅く低下する正パルスを生成することを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項６】
電波を放射し受信するアンテナと、
送信信号を変調して前記アンテナを介して送信する送信回路と、
前記アンテナを介して受信した高周波信号を復調する受信回路と、
前記アンテナと前記送信回路と前記受信回路とがそれぞれ端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項１〜５のいずれか１つに記載の半導体スイッチと、
前記半導体スイッチに端子切替信号を出力する無線制御回路と、
を備えたことを特徴とする無線機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチ及び無線機器に関する。
【背景技術】
【０００２】
回路の開閉を実行する半導体スイッチは、各種の電子機器に用いることができる。例えば、携帯電話機の高周波回路部においては、送信回路及び受信回路が高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。このような高周波スイッチ回路のスイッチ素子には、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。
ＦＥＴは半導体素子であるために非線形性を有しており、歪みを低減させるためには、入力電力の振幅に対して適正な電圧を与える必要がある。しかし、小型化の観点から、オン電圧またはオフ電圧を内部で生成する場合の電源回路の電流供給能力には限界がある。そのため、スイッチ切替動作において、電圧の絶対値が低下し、スイッチ切替直後の歪みが大きくなる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２９４７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、端子切替時の歪みの増加を抑制した半導体スイッチ及び無線機器を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路と、駆動回路と、スイッチ部と、補正回路と、を備えた半導体スイッチが供給される。前記電源回路は、電源電位と異なる第１の電位を生成する。前記駆動回路は、前記第１の電位と異なる第２の電位と前記第１の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて共通端子と高周波端子との接続を切り替える。前記補正回路は、前記端子切替信号の変化を検出し、前記第１の電位の極性と等しい極性の電荷を前記駆動回路に供給して前記第１の電位を補正する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図２】図１に表した半導体スイッチのスイッチ部の構成を例示する回路図。
【図３】図２に表したスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を表す特性図。
【図４】図１に表した半導体スイッチのインタフェース回路及び駆動回路の構成を例示する回路図。
【図５】レベルシフト回路の構成を例示する回路図。
【図６】図１に表した半導体スイッチの電源回路の構成を例示する回路図。
【図７】図１に表した半導体スイッチの補正回路の構成を例示する回路図。
【図８】図７に表したエッジ検出回路の構成を例示する回路図。
【図９】図８に表したエッジ検出回路の主要な信号の波形図であり、（ａ）は入力信号ＩＮ、（ｂ）は遅延信号Ｖａ、（ｃ）は出力信号ＥＧを表す。
【図１０】図７に表した増幅回路の構成を例示する回路図。
【図１１】第１の実施形態に係る半導体スイッチの第１の電位Ｖｎの時間変化を表す波形図。
【図１２】第２の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図１３】第３の実施形態に係る半導体スイッチの構成を例示するブロック図。
【図１４】図１３に表した半導体スイッチの補正回路の構成を例示する回路図。
【図１５】図１４に表した増幅回路の構成を例示する回路図。
【図１６】第４の実施形態に係る無線機器の構成を例示するブロック図。
【図１７】比較例の第１の電位Ｖｎの変動を説明する等価回路図。
【図１８】比較例の半導体スイッチの第１の電位Ｖｎの時間変化を表す波形図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表したように、半導体スイッチ１においては、ＳＯＩ基板２上に、共通端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６と、の端子間の接続を切り替えるスイッチ部３が設けられている。スイッチ部３は、駆動回路４から出力される制御信号に応じて端子間の接続を切り替える。なお、スイッチ部３は、例えばＭＯＳＦＥＴにより構成することができる。
【０００９】
インタフェース回路５は、端子切替信号ＩＮをデコードして、デコードされた信号を駆動回路４に出力する。なお、インタフェース回路５に入力する端子切替信号ＩＮは、パラレルデータ及びシリアルデータのいずれでもよい。
【００１０】
駆動回路４は、インタフェース回路５を介して入力された端子切替信号ＩＮに応じて、制御信号を生成する。駆動回路４には、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ、オン電位Ｖｏｎとして第２の電位が供給される。ここで、オン電位Ｖｏｎは、制御信号のハイレベルの電位である。オン電位Ｖｏｎは、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。
【００１１】
また、オフ電位Ｖｏｆｆは、制御信号のローレベルの電位である。オフ電位は、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。
【００１２】
半導体スイッチ１においては、第２の電位は、電源端子８に供給される正の電源電位Ｖｄｄが、高電位電源端子９を介して駆動回路４に供給される。第１の電位Ｖｎは、ＳＯＩ基板２上に設けられた電源回路７から低電位電源端子９ａを介して供給される。電源回路７は、電源電位Ｖｄｄから負の第１の電位Ｖｎを生成する。
【００１３】
図１１において説明するように、端子切替信号ＩＮの変化に応じて、スイッチ部３が端子間の接続を切り替えたとき、第１の電位Ｖｎは変動する。第１の電位Ｖｎの定常値は、上記のオフ電位Ｖｏｆｆに等しく設定される。
【００１４】
低電位電源端子９ａには、補正回路６が接続されている。図６において説明するように、補正回路６は、端子切替信号ＩＮの変化を検出し、第１の電位Ｖｎの極性と等しい極性の電荷を駆動回路４に供給して第１の電位Ｖｎを補正する。図１においては、第１の電位Ｖｎは負である。補正回路６は、負の極性の電荷を駆動回路４に供給する。
【００１５】
半導体スイッチ１は、端子切替信号ＩＮに応じて、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole ６-Throw）のスイッチである。スイッチ部３は、多ポートを有し、マルチモード・マルチバンドの無線機器などに用いることができる。なお、以下の説明においては、ＳＰ６Ｔスイッチの構成を例示して説明するが、他の構成のスイッチに対しても同様に適用でき、ｌＰｋＴ（ｌは自然数、ｋは２以上の自然数）スイッチを構成することもできる。
次に各部について説明する。
【００１６】
図２は、図１に表した半導体スイッチのスイッチ部の構成を例示する回路図である。
図２に表したように、スイッチ部３ａにおいては、ＳＰ６Ｔスイッチの構成を例示している。共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間には、それぞれ第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆが接続されている。第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをそれぞれオンさせることにより、共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間が導通する。
【００１７】
第１のスイッチ素子１３ａにおいては、ｎ段（ｎは自然数）のスルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎが直列に接続されている。スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ａが入力される。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆは、それぞれ第１のスイッチ素子１３ａと同一構成である。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆには、それぞれ制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａが入力される。
【００１８】
各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間には、それぞれ第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆが接続されている。第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆがそれぞれオフのときに各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６に流れる漏洩電流を接地ＧＮＤに逃がして、各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６間のアイソレーションを改善する。
【００１９】
第２のスイッチ素子１４ａにおいては、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍが直列に接続されている。シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ｂが入力される。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、それぞれ第２のスイッチ素子１４ａと同一構成である。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆには、それぞれ制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂが入力される。
【００２０】
例えば、以下のように制御すると、高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通する。高周波端子ＲＦ１と共通端子ＡＮＴとの間の第１のスイッチ素子１３ａをオンとし、高周波端子ＲＦ１と接地ＧＮＤとの間の第２のスイッチ素子１４ａをオフとする。すなわち、第１のスイッチ素子１３ａの各スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎをすべてオンとし、第２のスイッチ素子１４ａの各シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍをすべてオフとする。
【００２１】
同時に、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と共通端子ＡＮＴとの間の第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをすべてオフとし、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間の第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆをすべてオンとする。すなわち、第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆの各スルーＦＥＴをすべてオフとし、第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆの各シャントＦＥＴをすべてオンとする。
【００２２】
上記の場合、制御信号Ｃｏｎ１ａはオン電位Ｖｏｎ、制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂはオン電位Ｖｏｎ、制御信号Ｃｏｎ１ｂはオフ電位Ｖｏｆｆ、制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａはオフ電位Ｖｏｆｆに設定される。
【００２３】
上記のとおり、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位である。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位である。
【００２４】
オン電位Ｖｏｎが所望の電位（例えば、２．４Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。
また、オフ電位Ｖｏｆｆが所望の電位よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで生成する歪（オフ歪）が増大する。しかし、オフ電位Ｖｏｆｆが負側に大きすぎてもオフ歪が劣化する。オフ電位Ｖｏｆｆには、最適点が存在する。
【００２５】
半導体スイッチ１のような多ポートスイッチにおいては、オン状態の第１のスイッチ素子は１つであるのに対し、オフ状態の第１のスイッチ素子は（ポート数−１）個だけ存在するためオフ歪が問題となる。例えば、ＧＳＭ方式においては、入力電力の許容最大値は３５ｄＢｍと大きく、この時の高調波歪を抑制することは重要である。高調波歪の規定値として例えば、−８０ｄＢｃ以下であることが要求される。
【００２６】
図３は、図２に表したスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を表す特性図である。
図３においては、入力電力が３５ｄＢｍ、スイッチ部３のスルーＦＥＴ及びシャントＦＥＴの段数がｎ＝ｍ＝１６のときの３次高調波歪のオフ電位Ｖｏｆｆ依存性を表している。
【００２７】
オフ電位Ｖｏｆｆが−１．４Ｖのとき、３次高調波歪は最小値(−８１ｄＢｃ）になる。オフ電位Ｖｏｆｆが最適値から変動すると、３次高調波歪などのオフ歪は劣化する。
スイッチ部３ａの各ＦＥＴのゲート電位を上記のオフ電位Ｖｏｆｆまたはオン電位Ｖｏｎに制御する制御信号は、図１に表わした駆動回路４で生成される。
【００２８】
図４は、図１に表した半導体スイッチのインタフェース回路及び駆動回路の構成を例示する回路図である。
図４に表したように、インタフェース回路５ａは、入力された端子切替信号ＩＮをデコードする。半導体スイッチ１においては、ＳＰ６Ｔのスイッチ部３を備えている。そのため、インタフェース回路５ａは、３ビットの端子切替信号ＩＮをデコードしている。ここで、端子切替信号ＩＮは、ＬＳＢ側から、それぞれＩＮ１、ＩＮ２、ＩＮ３の３ビットで構成されている。また、インタフェース回路５ａは、６ビットの信号Ｄ１（ＬＳＢ）、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６（ＭＳＢ）を出力する。
【００２９】
なお、端子切替信号ＩＮとして、６ビットの信号が入力される場合、またはスイッチ部３の端子数が２つの場合は、インタフェース回路５ａは不要である。また、図４においては、端子切替信号ＩＮがパラレル信号の場合の構成を例示しているが、シリアル信号の場合についても同様に構成することができる。なお、インタフェース回路５ａには電源電位Ｖｄｄが供給される。
【００３０】
インタフェース回路５ａでデコードされた信号（デコード信号）Ｄ１〜Ｄ６は、駆動回路４に入力される。
駆動回路４は、６つのレベルシフト回路１２ａ〜１２ｆで構成される。図１に表したように駆動回路４の高電位電源端子９は電源端子８に接続されている。そのため、駆動回路４には、高電位電源端子９を介して、第２の電位として電源電位Ｖｄｄが供給される。また、駆動回路４には、低電位電源端子９ａを介して、負の第１の電位Ｖｎが供給される。
【００３１】
レベルシフト回路１２ａ〜１２ｆは、デコード信号Ｄ１〜Ｄ６を入力し、ハイレベルが電源電位Ｖｄｄ（第２の電位）、ローレベルが第１の電位Ｖｎにレベルシフトして制御信号Ｃｏｎ１〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂとして出力する。
レベルシフト回路１２ａは、デコード信号Ｄ１〜Ｄ６のＬＳＢである信号Ｄ１を入力して、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂを出力する。レベルシフト回路１２ｂ〜１２ｆは、それぞれ、デコード信号Ｄ１〜Ｄ６の１ビットを入力して、制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する。
【００３２】
図５は、レベルシフト回路の構成を例示する回路図である。
図５においては、駆動回路４を構成するレベルシフト回路１２ａの構成を例示している。駆動回路４を構成する他のレベルシフト回路１２ｂ〜１２ｆは、レベルシフト回路１２ａと同様に構成される。
【００３３】
レベルシフト回路１２ａにおいては、ＣＭＯＳ（complementary metal oxide semiconductor）のインバータ１５は、デコード信号のＬＳＢである信号Ｄ１の反転信号Ｄ１−を生成する。信号Ｄ１、Ｄ１−は、差動信号として、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２に入力される。
【００３４】
ＰＭＯＳ Ｐ１１、Ｐ１２のゲートには、それぞれ信号Ｄ１−、Ｄ１が入力される。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源端子９を介して、電源電位Ｖｄｄが供給される。
また、ＰＭＯＳ Ｐ１１のドレインは、ＮＭＯＳ Ｎ１１のドレインと接続される。ＰＭＯＳ Ｐ１１のドレイン及びＮＭＯＳ Ｎ１１のドレインから、制御信号Ｃｏｎ１ａが出力される。ＰＭＯＳ Ｐ１２のドレインは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＰＭＯＳ Ｐ１２のドレイン及びＮＭＯＳ Ｎ１２のドレインから、制御信号Ｃｏｎ１ｂが出力される。制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂは、差動信号として、レベルシフト回路１２ａから出力される。
【００３５】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ低電位電源端子９ａに接続されている。ＮＭＯＳ Ｎ１１のゲートは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＮＭＯＳ Ｎ１２のゲートは、ＮＭＯＳ Ｎ１１のドレインと接続される。
【００３６】
制御信号Ｃｏｎ１ａは、第１のスイッチ素子１３ａのスルーＦＥＴの各ゲートに供給される。制御信号Ｃｏｎ１ｂは、第２のスイッチ素子１４ａのシャントＦＥＴの各ゲートに供給される。各ゲートは、端子切替信号ＩＮ（ＩＮ１〜ＩＮ３）に応じて、オン電位Ｖｏｎまたはオフ電位Ｖｏｆｆになる。
【００３７】
例えば、信号Ｄ１がローレベル（０Ｖ）とすると、制御信号Ｃｏｎ１ｂの電位は、電源電位Ｖｄｄと等しくなり（例えば、２．４Ｖ）、制御信号Ｃｏｎ１ａの電位は、第１の電位Ｖｎと等しくなる（例えば、−１．５Ｖ）。レベルシフト回路１２ａは、オン電位Ｖｏｎとして電源電位Ｖｄｄ（例えば、２．４Ｖ）、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ（例えば、−１．５Ｖ）を出力する。
【００３８】
なお、レベルシフト回路１２ａとしては、ハイレベルが電源電圧Ｖｄｄ、ローレベルが０Ｖであるデコード信号Ｄ１、Ｄ１−を、ハイレベルが電源電位Ｖｄｄ、ローレベルが第１の電位Ｖｎの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂにレベルシフトできればよい。レベルシフト回路１２ａは、図５に表した構成でなくてもよく、他の構成でもよい。レベルシフト回路１２ｂ〜１２ｆについても同様である。
【００３９】
図６は、図１に表した半導体スイッチの電源回路の構成を例示する回路図である。
図６に表したように、電源回路７においては、発振回路１６、チャージポンプ１７、ローパスフィルタ１８、クランプ回路１９が設けられている。
【００４０】
発振回路１６は、奇数段のインバータで構成されたリングオシレータ４１、出力バッファ４２、バイアス回路４３とで構成され、差動クロックＣＫ、ＣＫ−を出力する。
バイアス回路４３は、リングオシレータ４１及び出力バッファ４２にバイアスを供給する。バイアス回路４３の抵抗Ｒ２は、リングオシレータ４１及び出力バッファ４２に流れる電流を規定している。
【００４１】
チャージポンプ１７は、直列接続した３つのダイオードと、各ダイオード間に一端が接続された２つの容量とを有する。直列接続した３つのダイオードのカソード側は、接地ＧＮＤに接続され、アノード側は、ローパスフィルタ１８に接続されている。各容量の他端には、発振回路１６から差動クロックＣＫ、ＣＫ−が交互に供給されている。
【００４２】
差動クロックＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１７に負の電圧が生成される。ローパスフィルタ１８は、抵抗と容量で構成され、チャージポンプ１７の出力のノイズを除去する。低電位電源端子９ａに接続されたローパスフィルタ１８の出力容量Ｃｎの接地ＧＮＤに対する端子電圧が、第１の電位Ｖｎになる。
なお、負の第１の電位Ｖｎを生成する電源回路７について説明したが、同様に電源電位Ｖｄｄよりも高い正の電位を生成する電源回路を構成することもできる。
【００４３】
クランプ回路１９は、低電位電源端子９ａと接地ＧＮＤとの間に接続され、第１の電位Ｖｎを安定化する。図５においては、クランプ回路１９として、ダイオード接続した２段のＮＭＯＳクランプ回路による構成を例示している。各ＮＭＯＳのしきい値電圧は、例えば、−０．７Ｖであり、第１の電圧Ｖｎは、−１．４Ｖにクランプされる。しかし、クランプ回路１９は、第１の電位Ｖｎを安定化できればよく、他の構成も可能である。例えば、バンドギャップリファレンス回路を用いたレギュレータ回路で構成してもよい。この場合、温度や素子特性のばらつきによる第１の電位Ｖｎの変動を抑制することもできる。
【００４４】
図７は、図１に表した半導体スイッチの補正回路の構成を例示する回路図である。
図７に表したように、補正回路６においては、パルス発生回路２０は、端子切替信号ＩＮの各ビットの信号ＩＮ１（ＬＳＢ）、ＩＮ２、ＩＮ３（ＭＳＢ）のそれぞれの変化をエッジ検出回路２２ａ、２２ｂ、２２ｃで検出している。そして、論理和回路（ＯＲ）２３は、エッジ検出回路２２ａ、２２ｂ、２２ｃのそれぞれの出力の論理和を生成し、パルス信号Ｖｇとして出力する。
【００４５】
エッジ検出回路２２ａは、例えば、図８に表したように構成することができる。また、図９は、図８に例示したエッジ検出回路２２ａの主要な信号のタイミングチャートを表している。また、エッジ検出回路２２ｂ、２２ｃは、エッジ検出回路２２ａと同一構成である。
【００４６】
エッジ検出回路２２ａにおいては、インバータ２４は、１ビットの端子切替信号ＩＮ１（ＬＳＢ）（図９（ａ））の否定を生成し、遅延回路２５で遅延させ、バッファ２６で波形整形した信号Ｖａ（図９（ｂ））を生成している。排他的論理和の否定回路（ＥＸＮＯＲ）２７は、端子切替信号ＩＮ１と信号Ｖａとの排他的論理和の否定を生成する。ＥＸＮＯＲ２７の出力信号ＥＧには、端子切替信号ＩＮ１の変化が検出される（図９（ｃ））。
【００４７】
このように、パルス発生回路２０は、端子切替信号ＩＮ（ＩＮ１〜ＩＮ３）の変化を検出して、パルス幅Ｔ１のパルス信号Ｖｇを生成する。ここで、パルス幅Ｔ１は、１μｓ以上で、１０μｓ程度が望ましい。
なお、パルス発生回路２０は、図７及び図８に表した構成に限らず、端子切替信号ＩＮ（ＩＮ１〜ＩＮ３）の変化を検出して、パルス幅Ｔ１のパルス信号Ｖｇを生成できればよい。
【００４８】
増幅回路２１は、パルス信号Ｖｇを反転増幅する。容量性素子Ｃ１は、増幅回路２１と、低電位電源端子９ａを介して駆動回路４と、増幅回路２１との間に接続されている。増幅回路２１は、容量性素子Ｃ１を充電または放電する。容量性素子Ｃ１が充電または放電されるとき、低電位電源端子９ａを介して、駆動回路４及び電源回路７との間で電荷が移動する。
【００４９】
増幅回路２１は、パルス信号Ｖｇを入力したときハイレベルからローレベルに相対的に速く低下して、パルス信号Ｖｇのパルス幅Ｔ１経過後にローレベルからハイレベルに相対的に遅く上昇する負パルスを生成し、出力信号Ｖｃ−として出力する。
【００５０】
例えば、出力信号Ｖｃ−の電位（出力電位）が上昇するときの出力抵抗を出力信号Ｖｃ−の電位が低下するときの出力抵抗よりも大きくすることにより、上記の負パルスを生成することができる。すなわち、端子切替信号ＩＮが変化してパルス信号Ｖｇが上昇するときは、増幅回路２１の出力抵抗が小さい。そのため、出力信号Ｖｃ−は、急峻に低下する。しかし、パルス信号Ｖｇが低下するときは、増幅回路２１の出力抵抗が大きく、信号Ｖｃ−は、緩やかに時定数Ｔ２で上昇する。ここで、時定数Ｔ２としては、上記のパルス幅Ｔ１よりも長く、例えば、１０μｓ以上で、１００μｓ程度が望ましい。
【００５１】
増幅回路２１は、例えば、図１０に表したように構成することができる。３段のインバータで構成され、出力段のＰＭＯＳのドレインと出力端子との間に抵抗Ｒ３が接続されている。なお、図１０においては、インバータ３段の構成を例示しているが、奇数段であれば任意である。
抵抗Ｒ３と容量性素子Ｃ１とで定まる時定数は、上記のとおり、１０μｓ以上で、１００μｓ程度が望ましい。例えば、抵抗Ｒ３の抵抗値を１ＭΩ、容量性素子Ｃ１の静電容量を１００ｐＦとして、時定数は１００μｓになる。
【００５２】
（比較例）
補正回路６の動作は、補正回路６がない場合と比較することにより明確になる。
図１７は、比較例の第１の電位Ｖｎの変動を説明する等価回路図である。
図１７においては、スイッチ部３を、抵抗Ｒｇと、ゲート容量Ｃｇで表している。駆動回路４のレベルシフタをハイサイドスイッチＨＳ及びローサイドスイッチＬＳで表している。また、電源回路７を出力容量Ｃｎで表している。
【００５３】
また、図１７は、ハイサイドスイッチＨＳがオン、ローサイドスイッチＬＳがオフの状態から、ハイサイドスイッチＨＳがオフ、ローサイドスイッチＬＳがオンの状態にスイッチ部の接続が切り替わった瞬間を表している。
【００５４】
ここで、駆動回路４には、高電位電源端子９を介して電源電位Ｖｄｄ、低電位電源端子９ａを介して、電源回路７から第１の電位Ｖｎが供給されている。駆動回路４の負荷は、スイッチ部３を構成する各ＦＥＴのゲートであり、ゲートに接続された抵抗Ｒｇとゲート容量Ｃｇでモデル化されている。
【００５５】
例えばアンテナスイッチにおいては、大電力の信号を低ロスで通過させる必要があるため、スイッチ部３のＦＥＴの総ゲート幅は大きく、かつ、ＦＥＴの接続段数も大きい。そのため、駆動すべきゲート容量Ｃｇの総和は、数十ｐＦ以上にもなる。
一方、一般に、ＩＣ内蔵のチャージポンプの電流供給能力は数μＡ程度と低く、数十ｐＦの容量を高速に充放電する能力を持たない。そのため、過渡的な電流を供給するために出力容量Ｃｎが設けられている。出力容量Ｃｎの静電容量には、数百ｐＦあるいはそれ以上が必要となる。
【００５６】
図１８は、比較例の半導体スイッチの第１の電位Ｖｎの時間変化を表す波形図である。
図１８においては、縦軸に第１の電位Ｖｎ、横軸に時間をとり、時刻＝４００μｓにおいて、比較例の半導体スイッチのスイッチ部が切り替わった際の第１の電位Ｖｎの波形を表している。ここで、比較例の半導体スイッチは、図１に表した第１の実施形態に係る半導体スイッチ１から補正回路６を取り除いた構成である。また、出力容量Ｃｎの静電容量は、１５０ｐＦとしている。
【００５７】
スイッチ部の接続が切り替わった瞬間、電源電位Ｖｄｄに充電されていたゲート容量Ｃｇは、低電位電源端子９ａを介して電源回路７で充電されるため、瞬時的に第１の電位Ｖｎが上昇（絶対値は低下）する。その後、電源回路７のチャージポンプの電流能力に応じた時定数で定常値に漸近する。
【００５８】
例えば、ＧＳＭ方式においては、スイッチを切り替えてから１８μｓ後に高周波電力が入力される可能性がある。その時点（図１８のｍ４点）における第１の電位Ｖｎは、−１．１５Ｖであり、図３からその時の３次高調波歪は−７７ｄＢｃである。３次高調波歪の規定値を−８０ｄＢｃとすると、規定値を満たさないことになる。
【００５９】
出力容量Ｃｎの静電容量をさらに大きい値にできれば、切替時の第１の電位Ｖｎの瞬時上昇は抑制できる。しかし、その効果を得るためには、１ｎＦを超える大容量が必要となる。それはＩＣのチップ面積を増大させてしまうと共に、電源を投入してから第１の電位Ｖｎが所望の値に到達する時間が長くなる。例えば、規定時間（例えば５００μｓ）を超えてしまう可能性がある。
【００６０】
次に、補正回路６の動作を説明する。端子切替信号ＩＮの変化がない定常状態では、パルス発生回路２０は、ローレベルのパルス信号Ｖｇを出力している。増幅回路２１は、定常状態において、ハイレベルの信号Ｖｃ−を出力している。ハイレベルは、電源電位Ｖｄｄ、ローレベルは接地電位０Ｖである。ここで、電源電位Ｖｄｄ＝２．７Ｖ、第１の電位Ｖｎ＝−１．４Ｖとする。
容量性素子Ｃ１には、定常状態において、出力電位Ｖｃ−＝２．７Ｖと第１の電位Ｖｎ＝−１．４Ｖとの電位差で電荷が充電されている。
【００６１】
次に、端子切替信号ＩＮが変化してスイッチ部３ａの切替動作が起こる状況を考える。
上記のとおり、端子切替信号ＩＮの変化時、パルス発生回路２０は、パルス幅Ｔ１のパルス信号Ｖｇを発生し、同時に端子切替時刻において、増幅回路２１の出力信号Ｖｃ−は、ハイレベルからローレベルに急峻に低下する。それと同時に、上記のとおり電源回路７から出力される第１の電位Ｖｎは、急峻に上昇（絶対値は低下）しようとする。
【００６２】
しかし、補正回路６においては、容量性素子Ｃ１の一端は低電位電源端子９ａに接続され、他端は、増幅回路２１に接続されている。容量性素子Ｃ１の他端の電位（出力信号Ｖｃ−）が急峻に低下しているので、容量性素子Ｃ１の一端の電位である第１の電位Ｖｎの上昇が抑制されることになる。すなわち、増幅回路２１の出力信号Ｖｃ−が急峻に低下しているので、容量性素子Ｃ１は、低電位電源端子９ａを介して、正の電荷を駆動回路４から吸い込む。
このように、容量性素子Ｃ１は、駆動回路４に第１の電位Ｖｎと等しい極性の電荷（負の電荷）を供給して、第１の電位Ｖｎを補正する。
【００６３】
また、切替動作が生じてから時間Ｔ１経過後、増幅回路２１の出力信号Ｖｃ−は、ハイレベルに戻ろうとする。しかし、その時定数Ｔ２は、１００μｓ程度と長く設定されているので、チャージポンプの作用により第１の電位Ｖｎが所望の値に漸近するのを妨げることはない。
【００６４】
図１１は、第１の実施形態に係る半導体スイッチの第１の電位Ｖｎの時間変化を表す波形図である。
図１１においては、半導体スイッチ１の回路シミュレーションによる結果を表している。
切替後１８μｓの時点（図１１のｍ４点）での第１の電位Ｖｎは、−１．３５２Ｖであり、図３のグラフから３次高調波歪は、−８０ｄＢｃ以下となることが分かる。
【００６５】
なお、シミュレーションは、出力容量Ｃｎの静電容量は５０ｐＦ、容量性素子Ｃ１の静電容量は、１００ｐＦとしている。出力容量Ｃｎと容量性素子Ｃ１との合成容量は、図１７に表した比較例における出力容量Ｃｎの静電容量１５０ｐＦと等しい。
このように、半導体スイッチ１によれば、端子切替時の歪みの増加を抑制することができる。また、大容量を内蔵することによるチップ面積の増加を抑え、小型化することができる。
【００６６】
なお、半導体スイッチ１においては、駆動回路４の高電位電源端子９には、電源端子８を介して電源電位Ｖｄｄが供給されている。しかし、電源電位Ｖｄｄとしては、電源端子８を介して外部から供給される電源電位に限定されず、外部電源電位を安定化した電位でも良い。また、電源回路７の回路構成は、図６に示したものでなくても、負電位を生成する回路であれば良い。さらに、半導体スイッチのポート構成は、ＳＰ６Ｔには限定されず、ｌＰｋＴ（ｌは自然数、ｋは２以上の自然数）であってもよい。
【００６７】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１２に表したように、半導体スイッチ１ａにおいては、端子切替信号ＩＮをインタフェース回路５でデコードしたデコード信号Ｄ１〜Ｄ４を補正回路６に入力している。補正回路６は、端子切替信号ＩＮが規定値のとき、端子切替信号ＩＮの変化を検出する。これ以外の点については、図１に表した半導体スイッチ１と同様である。図１２においては、規定値として端子切替信号ＩＮが１〜４の場合の構成を例示している。
【００６８】
このように、補正回路６には、デコード信号Ｄ１〜Ｄ６の一部のビットのみを入力してもよい。例えば、図１２に表したように、補正回路６には、ＧＳＭ方式など入力電力の大きい高周波信号に対応するデコード信号Ｄ１〜Ｄ６のビットＤ１〜Ｄ４を入力することができる。大電力の高周波信号の端子に切り替わったときのオフ歪みの増加を抑制することができる。
また、補正回路６には、送信信号に対応するデコード信号のビットを入力することができる。受信信号に比較して大電力の送信信号に切り替わったときのオフ歪みの増加を抑制することができる。
【００６９】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１３に表したように、半導体スイッチ１ｂにおいては、電源回路７ａは、正の電源電位Ｖｄｄよりも高い第１の電位Ｖｐを生成する。駆動回路４ａには、高電位電源端子９を介して、オン電位Ｖｏｎとして第１の電位Ｖｐが供給される。また、低電位電源端子９ａを介して、オフ電位Ｖｏｆｆとして第２の電位が供給される。なお、図１３においては、第２の電位として、接地電位０Ｖを供給しているが、負の電位を供給してもよい。
【００７０】
駆動回路４ａは、インタフェース回路５でデコードされた信号（デコード信号）を、ハイレベルが第１の電位Ｖｐ、ローレベルが接地電位（第２の電位）にレベルシフトした制御信号を生成する。
なお、駆動回路４ａは、例えば、図５に表したレベルシフト回路１２ａと同様に構成することができる。
【００７１】
端子切替信号ＩＮの変化に応じて、スイッチ部３が端子間の接続を切り替えたとき、第１の電位Ｖｐは変動する。第１の電位Ｖｐの定常値は、上記のオン電位Ｖｏｎに等しく設定される。
なお、第１の電位Ｖｐを生成する電源回路７ａは、例えば、図６に表した電源回路７のチャージポンプ１７におけるダイオードを逆方向にして構成することができる。
【００７２】
補正回路６ａは、高電位電源端子９に接続されている。したがって、補正回路６ａは、端子切替信号ＩＮの変化を検出して、駆動回路４ａに第１の電位Ｖｐと等しい極性の電荷を供給して、第１の電位Ｖｐを補正する。図１３においては、第１の電位Ｖｐは正である。補正回路６ａは、正の電荷を駆動回路４ａに供給する。
【００７３】
図１４は、図１３に表した半導体スイッチの補正回路の構成を例示する回路図である。
図１４に表したように、補正回路６ａは、図７に表した補正回路６の増幅回路２１、容量性素子Ｃ１をそれぞれ増幅回路２８、容量性素子Ｃ２に置き換えた構成である。パルス発生回路２０については、補正回路６と同様である。
パルス発生回路２０は、端子切替信号ＩＮ（ＩＮ１、ＩＮ２、ＩＮ３）の変化を検出して、パルス信号Ｖｇとして出力する。
【００７４】
増幅回路２８は、パルス信号Ｖｇを同相で増幅する。容量性素子Ｃ２は、増幅回路２８と、高電位電源端子９を介して駆動回路４ａとの間に接続される。増幅回路２８は、容量性素子Ｃ２を充電または放電する。容量性素子Ｃ２が充電または放電されるとき、高電位電源端子９を介して、駆動回路４ａ及び電源回路７ａとの間で電荷が移動する。
【００７５】
増幅回路２８は、パルス信号Ｖｇを入力したときローレベルからハイレベルに相対的に速く上昇して、パルス信号Ｖｇのパルス幅Ｔ１経過後にハイレベルからローレベルに相対的に遅く低下する正パルスを生成し、出力信号Ｖｃとして出力する。
【００７６】
例えば、出力信号Ｖｃの電位（出力電位）が低下するときの出力抵抗が出力信号Ｖｃの電位が上昇するときの出力抵抗よりも大きくすることにより、上記の正パルスを生成することができる。すなわち、端子切替信号ＩＮが変化してパルス信号Ｖｇが上昇するときは、増幅回路２８の出力抵抗が小さい。そのため、増幅回路２８の出力信号Ｖｃは、急峻に上昇する。しかし、パルス信号Ｖｇが低下するときは、増幅回路２８の出力抵抗が大きく、信号Ｖｃは、緩やかに時定数Ｔ２で低下する。ここで、時定数Ｔ２としては、上記のパルス幅Ｔ１よりも長く、例えば、１０μｓ以上で、１００μｓ程度が望ましい。
【００７７】
増幅回路２８は、例えば、図１５に表したように構成することができる。２段のインバータで構成され、出力段のＮＭＯＳのドレインと出力端子との間に抵抗Ｒ４が接続されている。なお、図１５においては、インバータ２段の構成を例示しているが、偶数段であれば任意である。
【００７８】
抵抗Ｒ４と容量性素子Ｃ２とで定まる時定数は、上記のとおり、１０μｓ以上で、１００μｓ程度が望ましい。例えば、抵抗Ｒ４の抵抗値を１ＭΩ、容量性素子Ｃ２の静電容量を１００ｐＦとして、時定数は１００μｓになる。
補正回路６ａの動作は、スイッチ部の接続が切り替わった瞬間に第１の電位Ｖｐが低下するするため、第１の電位Ｖｐが高くなる方向に補正する点を除いて補正回路６と同様である。
【００７９】
端子切替信号ＩＮの変化がない定常状態では、パルス発生回路２０は、ローレベルのパルス信号Ｖｇを出力している。増幅回路２８は、定常状態において、ローレベルの信号Ｖｃを出力している。ローレベルは接地電位０Ｖ、ハイレベルは、電源電位Ｖｄｄである。
容量性素子Ｃ２には、定常状態において、出力電位Ｖｃ＝０Ｖと第１の電位Ｖｐとの電位差で電荷が充電されている。
【００８０】
端子切替信号ＩＮの変化時、パルス発生回路２０は、パルス幅Ｔ１のパルス信号Ｖｇを発生し、同時に端子切替時刻において、増幅回路２１の出力信号Ｖｃは、ローレベルからハイレベルに急峻に上昇する。それと同時に、上記のとおり電源回路７ａから出力される第１の電位Ｖｐは、急峻に低下しようとする。
【００８１】
しかし、補正回路６ａにおいては、容量性素子Ｃ２の一端は高電位電源端子９を介して駆動回路４ａに接続され、他端は、増幅回路２８に接続されている。容量性素子Ｃ２の他端の電位（出力信号Ｖｃ）が急峻に上昇しているので、容量性素子Ｃ２の一端の電位である第１の電位Ｖｐの上昇が抑制されることになる。すなわち、増幅回路２８の出力信号Ｖｃが急峻に上昇しているので、容量性素子Ｃ２は、高電位電源端子９を介して、正の電荷を駆動回路４に供給する。
このように、容量性素子Ｃ２は、駆動回路４ａに第１の電位Ｖｐと等しい極性の電荷（正の電荷）を供給して、第１の電位Ｖｐを補正することになる。
【００８２】
また、切替動作が生じてから時間Ｔ１経過後、増幅回路２８の出力信号Ｖｃは、ローレベルに戻ろうとする。しかし、その時定数Ｔ２は、１００μｓ程度と長く設定されているので、チャージポンプの作用により第１の電位Ｖｐが所望の値に漸近するのを妨げることはない。
【００８３】
このように、半導体スイッチ１ｂによれば、端子切替時のオン歪みの増加を抑制することができる。また、大容量を内蔵することによるチップ面積の増加を抑え、小型化することができる。
【００８４】
なお、半導体スイッチ１ｂにおいては、電源回路７ａには電源端子８を介して電源電位Ｖｄｄが供給されている。しかし、電源回路７ａに供給する電源としては、電源端子８を介して外部から供給される電源電位に限定されず、外部電源電位を安定化した電位でも良い。また、電源回路７の回路構成は、図６に例示した回路のチャージポンプ１７におけるダイオードを逆向きにしたものでなくても、正電位を生成する回路であれば良い。さらに、半導体スイッチのポート構成は、ＳＰ６Ｔには限定されず、ｌＰｋＴ（ｌは自然数、ｋは２以上の自然数）であってもよい。
【００８５】
（第４の実施形態）
図１６は、第４の実施形態に係る無線機器の構成を例示するブロック図である。
図１６に表したように、無線機器３０は、半導体スイッチ１ａ、アンテナ３１、送受信回路３２ａ、３２ｂ、無線制御回路３３を備える。
半導体スイッチ１ａについては、図１２に表した半導体スイッチ１ａと同様であり、端子切替信号ＩＮにより共通端子ＡＮＴと、８つの高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替える。
【００８６】
また、上記のとおり半導体スイッチ１ａにおいては、補正回路６には、端子切替信号ＩＮのデコード信号Ｄ１〜Ｄ６のうちＬＳＢ側のＤ１〜Ｄ４のみが入力される。したがって、補正回路６は、端子切替信号ＩＮが１〜４の規定値のときに動作し、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ４との間の接続が切り替わったときのオフ歪みの増加が抑制される。
【００８７】
共通端子ＡＮＴは、アンテナ３１に接続される。高周波端子ＲＦ１〜ＲＦ６は、送受信回路３２ａ、３２ｂに接続される。
アンテナ３１は、携帯電話の無線通信、例えばＧＳＭ方式及びＵＭＴＳ方式に対応した帯域、例えば、８００Ｍ〜２ＧＨｚの高周波信号を送受信する。
【００８８】
送受信回路３２ａは、送信回路３４ａ、３４ｂ、受信回路３５ａ、３５ｂを有し、ＧＳＭ方式の高周波信号を送受信する。送信回路３４ａは、音声信号、映像信号、２値データなどの情報からなる送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ａの高周波端子ＲＦ１に出力する。送信回路３４ｂは、送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ａの高周波端子ＲＦ２に出力する。
【００８９】
受信回路３５ａは、高周波端子ＲＦ３から入力されるＧＳＭ方式の高周波信号を受信して、音声信号、映像信号、２値データなどの情報からなる受信信号に復調する。受信回路３５ｂは、高周波端子ＲＦ４から入力されるＧＳＭ方式の高周波信号を受信して、受信信号を復調する。
【００９０】
送受信回路３２ｂは、送信回路３６ａ、３６ｂ、受信回路３７ａ、３７ｂ、デュプレクサ３８ａ、３８ｂを有し、ＵＭＴＳ方式の高周波信号を送受信する。
送信回路３６ａは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ａを介して高周波端子ＲＦ５に出力する。受信回路３７ａは、デュプレクサ３８ａを介して高周波端子ＲＦ５から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【００９１】
送信回路３６ｂは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｂを介して高周波端子ＲＦ６に出力する。受信回路３７ｂは、デュプレクサ３８ｂを介して高周波端子ＲＦ６から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【００９２】
無線制御回路３３は、半導体スイッチ１ａに端子切替信号ＩＮを出力して半導体スイッチ１ａの端子間の接続を制御する。また、送受信回路３２ａ、３２ｂを制御する。すなわち、送信回路３４ａ、３４ｂ、３６ａ、３６ｂ、受信回路３５ａ、３５ｂ、３７ａ、３７ｂを制御する。
【００９３】
例えば、送受信回路３２ａの送信回路３４ａを用いて送信する場合、無線制御回路３３は、半導体スイッチ１ａに端子切替信号ＩＮを出力して、共通端子ＡＮＴと半導体スイッチ１ａの高周波端子ＲＦ１とを接続する。
上記のとおり、半導体スイッチ１ａにおいては、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ４との間の接続が変化した場合に、補正回路６は、第１の電位Ｖｎを補正する。そのため、電力が大きいＧＳＭ方式に最適な第１の電位Ｖｎに補正され、オフ歪みの増加が抑制される。
【００９４】
また、半導体スイッチ１ａにおいては、共通端子ＡＮＴと高周波端子ＲＦ５、ＲＦ６とが導通状態になった場合、補正回路６は動作しない。そのため、補正回路６の影響を受けずに、電力の比較的小さいＵＭＴＳ方式に最適なＧＳＭ方式よりも高い（絶対値は小さい）第１の電位Ｖｎになる。
そのため、無線機器３０によれば、半導体スイッチ１ａのオフ歪みを低減して、ＧＳＭ方式、ＵＭＴＳ方式の高周波信号をそれぞれアンテナ３１から送信することができる。
【００９５】
なお、図１６においては、半導体スイッチ１ａをＧＳＭ方式及びＵＭＴＳ方式に用いた構成について説明した。しかし、他の半導体スイッチ１、１ｂ、１ｃを用いてもよい、また、他の無線通信の方式に用いることもできる。
また、図１６に表した無線機器３０においては、変調及び復調が、それぞれ送信回路３４ａ、３４ｂ、３６ａ、３６ｂ及び受信回路３５ａ、３５ｂ、３７ａ、３７ｂで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１、１ａ…半導体スイッチ、  ２…ＳＯＩ基板、  ３、３ａ…スイッチ部、  ４、４ａ…駆動回路、  ５、５ａ…インタフェース回路、  ６、６ａ…補正回路、  ７、７ａ…電源回路、  ８…電源端子、  ９…高電位電源端子、  ９ａ…低電位電源端子、  １２ａ〜１２ｆ…レベルシフト回路、  １３ａ〜１３ｆ…第１のスイッチ素子、  １４ａ〜１４ｆ…第２のスイッチ素子、  １５、２４…インバータ、  １６…発振回路、  １７…チャージポンプ、  １８…ローパスフィルタ、  １９…クランプ回路、  ２０…パルス発生回路、  ２１、２８…増幅回路、  ２２ａ〜２２ｃ…エッジ検出回路、  ２３…論理和回路（ＯＲ）、  ２５…遅延回路、  ２６…バッファ、  ２７…排他的論理和の否定回路（ＥＸＮＯＲ）、３０…無線機器、  ３１…アンテナ、  ３２ａ、３２ｂ…送受信回路、  ３３…無線制御回路、  ３４ａ、３４ｂ、３６ａ、３６ｂ…送信回路、  ３５ａ、３５ｂ、３７ａ、３７ｂ…受信回路、  ３８ａ、３８ｂ…デュプレクサ、  ４１…リングオシレータ、  ４２…出力バッファ、  ４３…バイアス回路、  ＡＮＴ…共通端子、  Ｃ１、Ｃ２…容量性素子、  Ｃｎ…出力容量、  Ｎ１１、Ｎ１２…Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）、  Ｐ１１、Ｐ１２…Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）、  Ｒ２、Ｒ３、Ｒ４…抵抗、  ＲＦ１〜ＲＦ６…高周波端子、  Ｓ１１〜Ｓ１ｍ…シャントＦＥＴ、  Ｔ１１〜Ｔ１ｎ…スルーＦＥＴ
【図１】
2012186618.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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