(57)【要約】      （修正有）【課題】パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知する技術の提供。【解決手段】半導体素子の製造方法では、複数の半導体素子部アレイを基板上に形成（Ｓ１）し、半導体素子部の外観検査（Ｓ２）を行う。外観検査後、半導体素子部上に絶縁膜を形成（Ｓ３）し、絶縁膜上に第一レジスト膜を形成（Ｓ４）する。第一レジスト膜をパターニングして開口のアレイを有する第一レジストマスクを形成（Ｓ５）する。第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成（Ｓ６）する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜を形成（Ｓ７）する。保護膜及び半導体素子部上に電極を形成（Ｓ８）し、電気特性の検査（Ｓ９）を行う。【選択図】図１
2012059729.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子部のアレイを基板上に形成する工程と、
前記半導体素子部の外観検査を行う工程と、
前記外観検査の後、前記半導体素子部上に絶縁膜を形成する工程と、
前記絶縁膜上に第一レジスト膜を形成する工程と、
前記第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、
第二レジストを前記第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、
前記第一レジストマスク及び前記第二レジストマスクを用いたエッチングにより、前記絶縁膜から保護膜を形成する工程と、
前記保護膜及び前記半導体素子部上に電極を形成する工程と、
前記電極と前記半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備え、
前記第二レジストは、前記外観検査の前記結果によって示される前記アレイ内の前記第一レジスト開口に形成される、半導体素子の製造方法。
【請求項２】
前記複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、
前記検査は、前記半導体チップに対して行われる、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第二レジストマスクを形成する工程では、前記第二レジストの形成が、レジストの吐出によって行われる、請求項１又は請求項２に記載の半導体素子の製造方法。
【請求項４】
前記外観検査の結果は前記アレイ内の前記半導体素子部の位置情報に関連付けて記録され、
前記位置情報に基づいて前記第二レジストが前記第一レジスト開口に形成される、請求項１〜請求項３のいずれか一項に記載の半導体素子の製造方法。
【請求項５】
前記第二レジストマスクを形成する工程では、
前記第二レジストは、前記アレイの単一の半導体素子部のエリア内に形成される、請求項１〜請求項４のいずれか一項に記載の半導体素子の製造方法。
【請求項６】
前記保護膜は、前記第一レジストマスクにより規定される第一保護膜開口と、前記第一レジストマスク及び前記第二レジストマスクにより規定される第二保護膜開口とを有し、
前記第一保護膜開口の面積は、前記第二保護膜開口の面積より大きい、請求項１〜請求項５のいずれか一項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１にはマーキング装置が記載されている。このマーキング装置では、プローブカードを用いて半導体チップが検査される。プローブ検査で不良と判断された半導体チップの位置は、ＸＹ座標データとして記憶される。このＸＹ座標データに基づいて不良の半導体チップにインクを吐出する。その後、半導体チップ毎に分離し、光学装置を用いて半導体チップ毎にインクの有無を識別する。以上のようにして、不良の半導体チップを識別できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３９２２２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＭＯＣＶＤ法などを用いて半導体層を結晶成長させる際、例えば反応生成物や塵埃などのパーティクルが半導体ウェハ上に付着する場合や、半導体ウェハ上に双晶などの結晶欠陥が生じる場合がある。これらのパーティクルや結晶欠陥は、半導体素子の信頼性に悪影響を与える。例えば光学顕微鏡などを用いて半導体素子の外観不良を識別する場合、電極の下に隠れたパーティクルや結晶欠陥は見えなくなるおそれがある。
【０００５】
また、特許文献１では、プローブ検査が電極形成の後に行われる。しかしながら、パーティクルや結晶欠陥は微小なので、多くの場合これらをプローブ検査で検知することはできず、パーティクルや結晶欠陥を含む半導体チップの全てを検知することができなかった。
【０００６】
本発明は、上記問題点を解消する為になされたものであり、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子の製造方法は、複数の半導体素子部のアレイを基板上に形成する工程と、半導体素子部の外観検査を行う工程と、外観検査の後、半導体素子部上に絶縁膜を形成する工程と、絶縁膜上に第一レジスト膜を形成する工程と、第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、第一レジストマスク及び第二レジストマスクを用いたエッチングにより、絶縁膜から保護膜を形成する工程と、保護膜及び半導体素子部上に電極を形成する工程と、電極と半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備える。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。
【０００８】
本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部の外観が検査される。外観検査の後、半導体素子部上に第一レジスト膜が形成される。この第一レジスト膜のパターニングにより、開口のアレイを有する第一レジストマスクが形成される。外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを形成して、第二レジストマスクが形成される。故に、第二レジストの形成の有無に起因して、開口の形状に差異が生じることとなる。このような第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜が形成される。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いが検知される。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することができる。
【０００９】
また、複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、電気特性の検査は半導体チップに対して行われることが好ましい。このような半導体素子部の分離により、半導体チップ毎に電気特性を測定できる。
【００１０】
また、第二レジストを形成する工程では、第二レジストの形成が、レジストの吐出によって行われることが好ましい。この方法では、外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを容易に形成できる。
【００１１】
また、外観検査の結果はアレイ内の半導体素子部の位置情報に関連付けて記録され、該位置情報に基づいて第二レジストが第一レジスト開口に形成されることが好ましい。このように位置情報を用いることにより、外観検査の結果によって示されるアレイ内の第一レジスト開口の部分に、第二レジストを適切に形成できる。
【００１２】
また、第二レジストを形成する工程において、第二レジストは、アレイの単一の半導体素子部のエリア内に形成することが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部のエリアからはみ出ることがない。故に、当該単一の半導体素子部に隣接する半導体素子部のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【００１３】
また、保護膜は、第一レジストマスクにより規定される第一保護膜開口と、第一レジストマスク及び第二レジストマスクにより規定される第二保護膜開口とを有し、第一保護膜開口の面積は第二保護膜開口の面積よりも大きいことが好ましい。このような面積の大小関係である場合、第一保護膜開口に対応する半導体素子部の電気特性が、第二保護膜開口に対応する半導体素子部の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【発明の効果】
【００１４】
本発明によれば、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本実施形態に係る半導体素子の製造方法の工程を示すフローチャートである。
【図２】図２（ａ）は、半導体素子部形成工程を示す上面図である。図２（ｂ）は、図２（ａ）におけるIIB−IIB線に沿った断面図である。
【図３】図３（ａ）は、外観検査工程を示す上面図である。図３（ｂ）は、図３（ａ）におけるIIIB−IIIB線に沿った断面図である。
【図４】図４（ａ）は、絶縁膜形成工程を示す上面図である。図４（ｂ）は、図４（ａ）におけるIVB−IVB線に沿った断面図である。
【図５】図５（ａ）は、第一レジスト膜形成工程を示す上面図である。図５（ｂ）は、図５（ａ）におけるVB−VB線に沿った断面図である。
【図６】図６（ａ）は、第一レジストマスク形成工程を示す上面図である。図６（ｂ）は、第一レジストマスク形成工程を示す斜視図である。
【図７】図７（ａ）は、第二レジストマスク形成工程を示す上面図である。図７（ｂ）は、第二レジストマスク形成工程を示す斜視図である。
【図８】図８（ａ）は、保護膜形成工程を示す上面図である。図８（ｂ）は、保護膜形成工程を示す斜視図である。
【図９】図９（ａ）は、電極形成工程を示す上面図である。図９（ｂ）は、電極形成工程を示す斜視図である。
【図１０】図１０（ａ）は、外観検査工程を示す上面図である。図１０（ｂ）は、絶縁膜形成工程を示す上面図である。図１０（ｃ）は、第一レジスト膜形成工程を示す上面図である。図１０（ｄ）は、第一レジストマスク形成工程を示す上面図である。図１０（ｅ）は、第二レジストマスク形成工程を示す上面図である。図１０（ｆ）は、保護膜形成工程を示す上面図である。図１０（ｇ）は、電極形成工程を示す上面図である。
【図１１】図１１は、半導体素子の電気特性を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付す。必要な図面には、ＸＹＺ直交座標系Ｓが示されている。
【００１７】
図１に示すフローチャートのように、本実施形態に係る半導体素子の製造方法では、半導体素子部形成工程（ステップＳ１）、外観検査工程（ステップＳ２）、絶縁膜形成工程（ステップＳ３）、第一レジスト膜形成工程（ステップＳ４）、第一レジストマスク形成工程（ステップＳ５）、第二レジストマスク形成工程（ステップＳ６）、保護膜形成工程（ステップＳ７）、電極形成工程（ステップＳ８）、電気特性検査工程（ステップＳ９）を順に行う。以下、各ステップについて説明する。
【００１８】
ステップＳ１では、図２（ａ）に示すように、複数の半導体素子部Ｄ１のアレイを基板１１上に形成する（半導体素子部形成工程）。基板１１上における半導体素子部Ｄ１の数は、例えば１００００個である。単一の半導体素子部Ｄ１は、例えば０．２ｍｍ×０．２ｍｍの大きさである。
【００１９】
具体的に半導体素子部形成工程では、図２（ｂ）に示すように、例えば成長炉５１を用いて、下部クラッド層１２、活性層１３、及び第一上部クラッド層１４を基板１１上にこの順に成長する。次いで、例えば酸化珪素膜などの絶縁膜を第一上部クラッド層１４上に成長する。当該絶縁膜をフォトリソグラフィ法を用いて加工することにより、絶縁マスクを形成する。絶縁マスクは例えばストライプ形状に形成される。このストライプ幅は例えば１μｍ程度である。絶縁マスクを用いて、下部クラッド層１２、活性層１３、及び第一上部クラッド層１４をエッチングすることにより、半導体ストライプＴを形成する。エッチングには、例えばＳｉＣｌ４などのエッチングガスを用いる。次いで、ウェットエッチングを用いて、ドライエッチングによって形成された変成層を除去する。その後、第一埋め込み層２１、第二埋め込み層２２、及び第三埋め込み層２３を成長することにより、半導体ストライプＴの側面が埋め込まれる。絶縁マスクを例えばフッ化水素を用いて除去した後に、基板１１の全面に第二上部クラッド層１５及びコンタクト層１６を成長する。このような成長の工程により、図２（ｂ）に示すように、複数の半導体素子部Ｄ１のアレイが形成される。半導体素子部Ｄ１の各々は、下部クラッド層１２、活性層１３、第一上部クラッド層１４、第二上部クラッド層１５、コンタクト層１６、第一埋め込み層２１、第二埋め込み層２２、及び第三埋め込み層２３を備えることとなる。下部クラッド層１２、活性層１３、及び第一上部クラッド層１４は、半導体ストライプＴを構成する。半導体ストライプＴは所定の軸方向（図２（ｂ）に示す例ではＹ軸方向）に延びる。第一埋め込み層２１、第二埋め込み層２２、及び第三埋め込み層２３は、埋め込み部２０を構成する。
【００２０】
基板１１として例えば半導体基板などが用いられる。1つの半導体素子部Ｄ１において、基板１１の表面は、第一表面部１１Ａ、第二表面部１１Ｂ、及び第三表面部１１Ｃを含む。第一表面部１１Ａ、第二表面部１１Ｂ、及び第三表面部１１Ｃは、この順に、半導体ストライプＴの延在方向（図１に示す例ではＹ軸方向）と直交する方向（図１に示す例ではＸ軸方向）に配列される。
【００２１】
半導体ストライプＴは、基板１１の第二表面部１１Ｂ上に設けられている。下部クラッド層１２、第一上部クラッド層１４、及び第二上部クラッド層１５は例えばIII-V族化合物半導体からなる。下部クラッド層１２は第一導電型を有する。第一上部クラッド層１４及び第二上部クラッド層１５は、第一導電型とは異なる第二導電型を有する。活性層１３は、下部クラッド層１２及び第一上部クラッド層１４の間に配置される。
【００２２】
埋め込み部２０は半導体ストライプＴの側面を埋め込んでいる。埋め込み部２０は電流ブロック層として機能する。埋め込み部２０は、基板１１の第一表面部１１Ａ及び第三表面部１１Ｃ上に設けられている。第一埋め込み層２１、第二埋め込み層２２、及び第三埋め込み層２３は例えばIII-V族化合物半導体からなる。第一埋め込み層２１及び第三埋め込み層２３は第一導電型を有する。第二埋め込み層２２は第二導電型を有する。
【００２３】
第二上部クラッド層１５は、半導体ストライプＴ上及び埋め込み部２０上に設けられている。コンタクト層８は、第二上部クラッド層１５上に設けられている。コンタクト層８は例えばIII-V族化合物半導体からなり、第二導電型を有する。
【００２４】
半導体素子部Ｄ１の構成例を以下に示す。
基板１１：ｐ型ＩｎＰ基板。
下部クラッド層１２：ｐ型ＩｎＰ。
活性層１３：ＡｌＧａＩｎＡｓ。
第一上部クラッド層１４：ｎ型ＩｎＰ。
第二上部クラッド層１５：ｎ型ＩｎＰ。
第一埋め込み層２１：ｐ型ＩｎＰ。
第二埋め込み層２２：ｎ型ＩｎＰ。
第三埋め込み層２３：ｐ型ＩｎＰ。
コンタクト層１６：ｎ型ＩｎＧａＡｓ。
【００２５】
ステップＳ２では、基板１１上の複数の半導体素子部Ｄ１の外観検査を行う（外観検査工程）。図３（ａ）は、アレイ内の単一の半導体素子部Ｄ１（以下、半導体素子部Ｄ１（Ａ）ともいう）の上面図を示す。図１０（ａ）は、半導体素子部Ｄ１（Ａ）とは異なる半導体素子部Ｄ１（以下、半導体素子部Ｄ１（Ｂ）ともいう）の上面図を示す。半導体素子部Ｄ１（Ａ）には、パーティクルＰや結晶欠陥Ｑなどの不良が含まれている。対して、半導体素子部Ｄ１（Ｂ）には、パーティクルや結晶欠陥などの不良が含まれていない。図３（ｂ）は、図３（ａ）におけるIIIB−IIIB線に沿った断面図である。外観検査工程では、例えば光学式の外観検査装置５２を用いて、半導体素子部Ｄ１におけるパーティクルＰや結晶欠陥Ｑなどの有無を検査する。外観検査の後、外観検査の結果を記録する。外観検査の結果は例えば外観検査装置５２に含まれる記録部に記録される。
【００２６】
ステップＳ３では、半導体素子部Ｄ１上に絶縁膜１７を形成する（絶縁膜形成工程）。図４（ａ）は半導体素子部Ｄ１（Ａ）における絶縁膜形成工程を示す上面図である。絶縁膜１７は半導体素子部Ｄ１（Ａ）上に形成されている。対して、図１０（ｂ）は、半導体素子部Ｄ１（Ｂ）における絶縁膜形成工程を示す上面図である。絶縁膜１７は半導体素子部Ｄ１（Ｂ）上にも形成されている。このように、基板１１上において、不良を含む半導体素子部Ｄ１（Ａ）上と、不良を含まない半導体素子部Ｄ１（Ｂ）上に、絶縁膜１７が形成される。図４（ｂ）は、図４（ａ）におけるIVB−IVB線に沿った断面図である。絶縁膜形成工程では、例えばＣＶＤ装置などの成長炉５３を用いて、絶縁膜１７を基板１１上の全面に堆積する。故に、パーティクルＰや結晶欠陥Ｑは絶縁膜１７に覆われる。絶縁膜１７は例えば酸化珪素膜である。絶縁膜１７の厚みは例えば０．４μｍである。
【００２７】
ステップＳ４では、絶縁膜１７上に第一レジスト膜１８を形成する（第一レジスト膜形成工程）。図５（ａ）は半導体素子部Ｄ１（Ａ）における第一レジスト膜形成工程を示す上面図である。第一レジスト膜１８は半導体素子部Ｄ１（Ａ）上に形成されている。対して、図１０（ｃ）は、半導体素子部Ｄ１（Ｂ）における第一レジスト膜形成工程を示す上面図である。第一レジスト膜１８は半導体素子部Ｄ１（Ｂ）上にも形成されている。図５（ｂ）は、図５（ａ）におけるVB−VB線に沿った断面図である。図５（ｂ）に示すように、例えば塗布装置５４を用いて、第一レジスト膜１８を基板１１上の全面に塗布することにより、第一レジスト膜１８が絶縁膜１７上に形成される。第一レジスト膜１８は、例えば溶剤、溶媒、及び感光剤などを含む。溶剤として、例えばメチル−ノルマル−ペンチルケトン（Ｃ７Ｈ１４Ｏ）、プロピレングリコールモノエチルエーテルアセテート（Ｃ７Ｈ１４Ｏ３）、又はアニソール（Ｃ６Ｈ５ＯＣＨ３）などを用いる。溶媒として、例えばノボラック樹脂などを用いる。感光剤として、例えばナフトキノンジアジドなどを用いる。
【００２８】
ステップＳ５では、第一レジスト膜１８をパターニングして、開口のアレイを有する第一レジストマスク１８ｂを形成する（第一レジストマスク形成工程）。図６（ａ）は半導体素子部Ｄ１（Ａ）における第一レジストマスク形成工程を示す上面図である。第一レジストマスク１８ｂは、半導体素子部Ｄ１（Ａ）上に形成されている。アレイ内の単一の半導体素子部Ｄ１のエリア（図２（ａ）に破線で示す各半導体素子部Ｄ１の区画）内には、第一レジストマスク１８ｂの開口１８ａが形成されている。図１０（ｄ）は、半導体素子部Ｄ１（Ｂ）における第一レジストマスク形成工程を示す上面図である。第一レジストマスク１８ｂは、半導体素子部Ｄ１（Ｂ）上にも形成されている。図６（ｂ）は、第一レジストマスク形成工程を示す斜視図である。図６（ｂ）に示すように、例えばフォトリソグラフィ装置５５を用いて、開口１８ａのアレイを有する第一レジストマスク１８ｂをパターニングする。この際、開口１８ａが半導体ストライプＴの延在方向に沿って形成されるようなパターンを用いて露光し、現像する。その後、例えば１００℃で２分間のベークを行い、第一レジストマスク１８ｂを構成するレジスト材料を固める。開口１８ａは例えばストライプ形状であり、ストライプ幅（図６（ａ）の例ではＸ軸方向の長さ）は例えば４μｍである。なお、第一レジストマスク１８ｂの開口１８ａにより、絶縁膜１７の表面の一部が露出する。
【００２９】
図７（ａ）は、半導体素子部Ｄ１（Ａ）における第二レジストマスク形成工程を示す上面図である。ステップＳ６では、第一レジスト膜１８の第一レジスト開口１８ａ（Ａ）に第二レジストを形成して、第二レジストマスク１９を形成する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口１８ａ（Ａ）に形成される。より具体的に第二レジストマスク形成工程では、まず、第二レジストマスク１９の形成の前に、外観検査の結果に基づいて、個々の半導体素子部Ｄ１の外観の不良・良好を判断する。外観検査の結果に基づいて、外観不良であると判断された半導体素子部Ｄ１（Ａ）上に、第二レジストマスク１９を形成する。図１０（ｅ）は、第二レジストマスク形成工程における半導体素子部Ｄ１（Ｂ）上の上面図である。外観検査の結果に基づいて、外観良好であると判断された半導体素子部Ｄ１（Ｂ）上には、第二レジストマスク１９を形成しない。よって、半導体素子部Ｄ１（Ｂ）上の第二レジスト開口１８ａ（Ｂ）は、第二レジストマスク１９によって塞がれていない。図７（ｂ）は、半導体素子部Ｄ１（Ａ）における第二レジストマスク形成工程を示す斜視図である。パーティクルＰや結晶欠陥Ｑなどの不良を含む半導体素子部Ｄ１（Ａ）上の第一レジスト開口１８ａ（Ａ）には、第二レジストマスク１９が形成される。図７（ｂ）に示す例では、第二レジストマスク１９が第一レジスト開口１８ａ（Ａ）の一部と第一レジストマスク１８ｂを覆うように形成される。第二レジストマスク１９を形成した後、例えば１５０℃で３分間のベークを行うことにより、第二レジストマスク１９を固めることが好ましい。
【００３０】
ステップＳ７では、第一レジストマスク１８ｂ及び第二レジストマスク１９を用いたエッチングにより、絶縁膜１７から保護膜１７ｂを形成する（保護膜形成工程）。図８（ａ）は、半導体素子部Ｄ１（Ａ）における保護膜形成工程を示す上面図である。外観検査の結果に基づいて、外観が不良であると判断された半導体素子部Ｄ１（Ａ）上では、図７（ｂ）に示したように第一レジスト開口１８ａ（Ａ）の一部が第二レジストマスク１９によって覆われているので、絶縁膜１７のエッチング後には、図８（ｂ）に示すように、保護膜１７ｂの第一保護膜開口１７ａ（Ａ）内に絶縁膜１７の一部（開口埋め部１７ｄ）が残る。図８（ａ）や図８（ｂ）に示す例では、半導体素子部Ｄ１（Ａ）上において、保護膜１７ｂは、周囲部１７ｃ，１７ｃと開口埋め部１７ｄとから構成される。周囲部１７ｃ，１７ｃは、所定の間隔を置いて埋め込み部２０上に形成されている。第一保護膜開口１７ａ（Ａ）は、周囲部１７ｃ，１７ｃの間に形成されており、半導体ストライプＴ上に配置されている。開口埋め部１７ｄは第一保護膜開口１７ａ（Ａ）の少なくとも一部に形成される。開口埋め部１７ｄは、周囲部１７ｃ，１７ｃに連結しており、半導体ストライプＴ上に配置されている。なお、絶縁膜１７のエッチングには、例えばフッ化アンモニウム（ＮＨ４Ｆ）とフッ酸（ＨＦ）を混合させたバッファード弗酸を用いることができる。第二保護膜開口１７ａにより半導体素子部Ｄ１のコンタクト層１６が露出する。エッチング後、例えばアセトンを用いて、第一レジストマスク１８ｂ及び第二レジストマスク１９を剥離する。
【００３１】
対して、図１０（ｆ）は、半導体素子部Ｄ１（Ｂ）における保護膜形成工程を示す上面図である。半導体素子部Ｄ１（Ｂ）上では、図１０（ｅ）に示したように第二レジスト開口１８ａ（Ｂ）は第二レジストマスク１９によって塞がれていないので、絶縁膜１７のエッチング後には、図１０（ｆ）に示すように保護膜１７ｂの第二保護膜開口１７ａ（Ｂ）内に絶縁膜１７は残らない。よって、半導体素子部Ｄ１（Ｂ）上では、保護膜１７ｂは、第二保護膜開口１７ａ（Ｂ）を囲う周囲部１７ｃ，１７ｃから構成されることとなる。半導体素子部Ｄ１（Ｂ）上における第二保護膜開口１７ａ（Ｂ）は、半導体ストライプＴの延在方向に沿うストライプ形状に形成される。
【００３２】
ステップＳ８では、保護膜１７ｂ及び半導体素子部Ｄ１上に電極Ｅ１を形成する（電極形成工程）。図９（ａ）は半導体素子部Ｄ１（Ａ）における電極形成工程を示す上面図である。保護膜１７ｂ及び半導体素子部Ｄ１（Ａ）上に電極Ｅ１を形成する。図１０（ｇ）は、半導体素子部Ｄ１（Ｂ）における電極形成工程を示す上面図である。保護膜１７ｂ及び半導体素子部Ｄ１（Ｂ）上に、電極Ｅ１を形成する。図７（ｂ）は、電極形成工程を示す斜視図である。電極Ｅ１はコンタクト層１６を覆うように形成される。また、基板１１の裏面に電極Ｅ２を形成する。
【００３３】
電極形成工程の後、複数の半導体素子部Ｄ１を分離して複数の半導体チップを形成する（チップ工程）。半導体素子部Ｄ１の分離は、基板１１を例えばへき開することによって行われる。
【００３４】
ステップＳ９では、電極Ｅ１と半導体素子部Ｄ１との電気的接続を示す電気特性の検査を行う（電気特性検査工程）。これ故、複数の半導体素子部Ｄ１に対応する複数の半導体チップの電気特性が検査される。例えば、電極Ｅ１及び電極Ｅ２を電気特性測定器に接続し、複数の半導体チップの微分抵抗を測定する。図１１に、電気特性検査の結果の一例を示す。図１１におけるデータＧ１の微分抵抗は、データＧ２の微分抵抗よりも高い。この結果は、データＧ１に対応する半導体チップには、保護膜１７ｂの開口埋め部１７ｄが形成されている一方、データＧ２に対応する半導体チップには、保護膜１７ｂの開口埋め部１７ｄが形成されていないことに起因する。このような電気特性の結果により、半導体素子部Ｄ１（Ａ）に対応する半導体チップと、半導体素子部Ｄ１（Ｂ）に対応する半導体チップとを容易に検知できる。
【００３５】
以下のように、本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部Ｄ１の外観が検査される。外観検査の後に半導体素子部Ｄ１上に絶縁膜１７が形成される。絶縁膜１７上には第一レジスト膜１８が形成される。この第一レジスト膜１８をパターニングすることにより、開口のアレイを有する第一レジストマスク１８ｂが形成される。第一レジスト膜１８の第一レジスト開口１８ａ（Ａ）に、第二レジストを形成して、第二レジストマスク１９が形成される。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口１８ａ（Ａ）に形成される。第一レジストマスク１８ｂ及び第二レジストマスク１９を用いた絶縁膜１７のエッチングにより、絶縁膜１７から保護膜１７ｂが形成される。保護膜１７ｂ及び半導体素子部Ｄ１上に電極Ｅ１が形成される。電極Ｅ１と半導体素子部Ｄ１との電気的接続を示す電気特性が検査される。外観検査の後に形成される第二レジストマスク１９は、外観検査の結果によって示される第一レジスト開口１８ａ（Ａ）に形成される。半導体素子部Ｄ１（Ａ）上には、第二レジストマスク１９が形成された領域が含まれる。一方、半導体素子部Ｄ１（Ｂ）上には、第二レジストマスク１９が形成された領域が含まれない。よって、半導体素子部Ｄ１（Ａ）に対応する半導体チップの電気特性が、半導体素子部Ｄ１（Ｂ）に対応する半導体チップの電気特性と異なることとなる。よって、パーティクルＰや結晶欠陥Ｑなどの不良を含む半導体チップを容易に検知することができる。
【００３６】
以上、好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。上記実施形態では、第二レジストマスク形成工程の直前に、外観検査の結果に基づいて、個々の半導体素子部Ｄ１の外観の不良・良好を判断する例を示した。しかし、外観検査の結果に基づく半導体素子部Ｄ１の外観の不良・良好の判断は、外観検査工程の後であって第二レジストマスク形成工程の前であればどの時に行ってもよい。
【００３７】
また、外観検査の結果はアレイ内の半導体素子部Ｄ１の位置情報（アレイ位置情報）に関連付けて記録されることが好ましい。位置情報（アレイ位置情報）に基づいて第二レジストマスク１９が第一レジスト開口１８ａ（Ａ）に形成される。より具体的には、外観検査の結果に基づいて、半導体素子部Ｄ１（Ａ）の外観が不良であると判断された場合、外観不良との判断結果が、アレイ内の単一の半導体素子部Ｄ１（Ａ）の位置情報とともに記録される。あるいは、外観検査の結果に基づいて、半導体素子部Ｄ１（Ｂ）の外観が良好であると判断された場合、外観良好との判断結果が、アレイ内の単一の半導体素子部Ｄ１（Ｂ）の位置情報とともに記録される。このように位置情報を用いることにより、外観検査の結果に基づき特定される半導体素子部Ｄ１（Ａ）上における第一レジスト開口１８ａ（Ａ）の部分に、第二レジストマスク１９を適切に形成できる。さらにこの際、アレイ位置情報とともに、外観検査の結果に基づき特定される半導体素子部Ｄ１（Ａ）のエリア内における第一レジスト開口１８ａ（Ａ）の位置情報（開口位置情報）に基づいて、第二レジストマスク１９が第一レジスト開口１８ａ（Ａ）に形成されることが好ましい。このように、アレイ位置情報に加えて、その特定の半導体素子部Ｄ１（Ａ）のエリア内における第一レジスト開口１８ａ（Ａ）の開口位置情報に基づいて、第二レジストマスク１９を形成することにより、第二レジストマスク１９を第一レジスト開口１８ａ（Ａ）内に精度よく形成できる。
【００３８】
また、第二レジストマスク１９を形成する工程では、第二レジストマスク１９は、アレイの単一の半導体素子部Ｄ１（Ａ）のエリア内に形成されることが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部Ｄ１（Ａ）のエリアからはみ出ることがない。故に、単一の半導体素子部Ｄ１（Ａ）に隣接する半導体素子部Ｄ１（Ｂ）のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【００３９】
また、保護膜１７ｂは、第一レジストマスク１８ｂにより規定される第一保護膜開口１７ａ（Ａ）と、第一レジストマスク１８ｂ及び第二レジストマスク１９により規定される第二保護膜開口１７ａ（Ｂ）とを有し、第一保護膜開口１７ａ（Ａ）の面積は第二保護膜開口１７ａ（Ｂ）の面積よりも大きいことが好ましい。この面積の大小関係は、図８（ａ）に示すように、半導体素子部Ｄ１（Ａ）における第一保護膜開口１７ａ（Ａ）には開口埋め部１７ｄが存在するに対し、図１０（ｆ）に示すように、半導体素子部Ｄ１（Ｂ）における第二保護膜開口１７ａ（Ｂ）には開口埋め部１７ｄが存在していないことに起因する。このような面積の大小関係である場合、第一保護膜開口１７ａ（Ａ）に対応する半導体素子部Ｄ１（Ａ）の電気特性が、第二保護膜開口１７ａ（Ｂ）に対応する半導体素子部Ｄ１（Ｂ）の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【００４０】
第二レジストマスク１９を形成する工程では、第二レジストマスク１９の形成が、レジスト材料ＲＭを第一レジスト開口１８ａ（Ａ）に吐出することによって行われることが好ましい。この方法では、外観検査の結果に基づき指定される第一レジスト開口１８ａ（Ａ）に、第二レジストマスク１９を容易に形成できる。図７（ｂ）に示すように、レジスト材料ＲＭは、例えば吐出装置のノズルＮから吐出することができる。このノズルＮは、第二レジストマスク１９を第一レジスト開口１８ａ（Ａ）に形成する際に、位置決めのために基板上を移動する。より具体的には、ノズルＮは、アレイ位置情報や開口位置情報に基づいて、半導体素子部Ｄ１のエリア間を移動する。このような位置決め移動により、第二レジストマスク１９をアレイ内の単一の半導体素子部Ｄ１（Ａ）のエリア内の第一レジスト開口１８ａ（Ａ）に、的確に形成できる。また、ノズルＮのノズル径は例えば１０μｍ〜７０μｍである。
【００４１】
第二レジストマスク１９が例えば略円形の場合、第二レジストマスク１９の直径は、例えば２０μｍ以上１００μｍ以下とすることが好ましい。第二レジストマスク１９の直径が２０μｍ以上である場合、不良を含まない半導体素子の抵抗値に対して、不良を含む半導体素子の抵抗値の増加分を大きくすることができる。よって、不良の半導体チップの判別を容易にできる。また、第二レジストマスク１９の直径を１００μｍ以下とすることによって、単一の半導体素子部Ｄ１（Ａ）のエリアの大きさが例えば０．２ｍｍ×０．２ｍｍである場合であっても、当該エリアからはみ出すことなく、第二レジストマスク１９を第一レジスト開口１８ａ（Ａ）内に形成できる。
【００４２】
また、半導体チップのサイズは例えば０．２ｍｍ×０．２ｍｍと小さい。よって、半導体素子部Ｄ１（Ａ）に隣接する半導体素子部Ｄ１（Ｂ）に影響を及ぼさず、半導体素子部Ｄ１（Ａ）のエリア内に収まるように第二レジストマスク１９を形成するには、レジスト材料ＲＭを工夫することが好ましい。レジスト材料ＲＭには、溶液として例えばテトラエチレングリコールジメチルエーテルを混合させて沸点を上昇させたメチル-ノルマル-ペンチルケトンを用い、溶媒としてノボラック樹脂を用いることができる。この際、テトラエチレングリコールジメチルエーテルとメチル-ノルマル−ペンチルケトンは例えば１：５の割合で混合させ、沸点を例えば２００℃、表面張力を例えば２６．２ｍＮ／ｍ、２０℃における粘度を例えば９ｍＰａ・ｓ、固体含有量を例えば７．４重量％（ｗｔ％）となるように調合することができる。
【００４３】
また、レジスト材料ＲＭに含まれる溶剤の沸点は２００℃以上であることが好ましい。例えば、ジエチレングリコールブチルメチルエーテル（沸点２１２℃）：Ｃ４Ｈ９Ｏ（ＣＨ２ＣＨ２Ｏ）２ＣＨ３、テトラエチレングリコールジメチルエーテル（沸点２７５℃）：ＣＨ３Ｏ（ＣＨ２ＣＨ２Ｏ）４ＣＨ３、ポリエチレングリコールジメチルエーテル（沸点２８０℃）：ＣＨ３Ｏ（ＣＨ２ＣＨ２Ｏ）ｎＣＨ３などの高沸点溶剤を混合し、混合液全体の沸点が１８０℃以上であることが好ましい。このように沸点が２００℃以上の溶剤を混合して混合液全体の沸点を１８０℃以上に上げることによって、ノズルＮのノズル径が例えば１０μｍ〜７０μｍである場合であっても、ノズルＮの目詰まりを抑制できる。よって、安定した第二レジストマスク１９の吐出を行える。なお、従来の半導体素子形成に用いられるフォトレジストは、溶剤にノボラック樹脂を溶かしたものであり、ナフトキノンジアジドなどの感光剤を若干混ぜたものである。従来の半導体素子形成に用いられる溶剤としては、メチル-ノルマル-ペンチルケトン（Ｃ７Ｈ１４Ｏ）、プロピレングリコールモノエチルエーテルアセテート（Ｃ７Ｈ１４Ｏ３）、アニソール（Ｃ６Ｈ５ＯＣＨ３）といった沸点が１４５〜１５５℃程度の溶剤が用いられている。しかし、沸点が１８０℃未満の溶剤を用いた場合、ノズルＮでレジスト材料が乾燥して目詰まりを起こしてしまい、安定に吐出することができない。
【００４４】
また、レジスト材料ＲＭの表面張力は２５〜３５ｍＮ／ｍであることが好ましく、レジスト材料ＲＭを安定して吐出できる。さらに、レジスト材料ＲＭの２０℃における粘度は５〜１５ｍＰａ・ｓであることが好ましく、レジスト材料ＲＭをさらに安定して吐出できる。また、レジスト材料ＲＭの固体含有量は１０重量％（ｗｔ％）以下であることが好ましく、レジスト材料ＲＭをさらにより安定して吐出できる。
【符号の説明】
【００４５】
Ｄ１…半導体素子部、１１…基板、１２…下部クラッド層、１３…活性層、１４…第一上部クラッド層、１５…第二上部クラッド層、１６…コンタクト層、１７…絶縁膜、１７ａ（Ａ）…第一保護膜開口、１７ａ（Ｂ）…第二保護膜開口、１７ｂ…保護膜、１７ｃ…周囲部、１７ｄ…開口埋め部、１８…第一レジスト膜、１８ａ…開口、１８ａ（Ａ）…第一レジスト開口、１８ａ（Ｂ）…第二レジスト開口、１８ｂ…第一レジストマスク、１９…第二レジストマスク、２０…埋め込み部、２１…第一埋め込み層、２２…第二埋め込み層、２３…第三埋め込み層、Ｅ１，Ｅ２…電極、Ｐ…パーティクル、Ｑ…双晶。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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