(57)【要約】      （修正有）【課題】磁気抵抗素子の寿命を改善する。【解決手段】磁気メモリは、磁化方向が可変である記録層と、磁化方向が不変である参照層と、記録層及び参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、磁気抵抗素子に第１及び第２のデータをそれぞれ書き込むための第１及び第２の書き込み電圧を用いて、磁気抵抗素子にデータを書き込む書き込み回路とを含む。書き込み回路は、磁気抵抗素子に第１の書き込み電圧Ｖ０、Ｖ１を印加する前に、第１の書き込み電圧と逆極性のダミー電圧ＤＶ１、ＤＶ０を印加する。【選択図】図７
2012248240.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、
前記磁気抵抗素子に第１及び第２のデータをそれぞれ書き込むための第１及び第２の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路と、
を具備し、
前記書き込み回路は、前記磁気抵抗素子に前記第１の書き込み電圧を印加する前に、前記第１の書き込み電圧と逆極性のダミー電圧を印加することを特徴とする磁気メモリ。
【請求項２】
前記ダミー電圧は、前記第２の書き込み電圧以下であることを特徴とする請求項１に記載の磁気メモリ。
【請求項３】
磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、
前記磁気抵抗素子に第１及び第２のデータをそれぞれ書き込むための第１及び第２の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路と、
を具備し、
前記書き込み回路は、前記磁気抵抗素子に前記第１の書き込み電圧を印加した後に、前記第１の書き込み電圧と逆極性のダミー電圧を印加することを特徴とする磁気メモリ。
【請求項４】
前記ダミー電圧は、前記第２の書き込み電圧より小さいことを特徴とする請求項３に記載の磁気メモリ。
【請求項５】
前記第１の書き込み電圧を用いた第１の書き込み動作は、前記第２の書き込み電圧を用いた第２の書き込み動作に比べて、前記磁気抵抗素子の絶縁破壊寿命又は抵抗変動寿命が短いことを特徴とする請求項１乃至４のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）は、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。ＭＴＪ素子は、参照層と、記録層と、参照層及び記録層に挟まれ、トンネル障壁を作る絶縁層との３層構造を持つ。参照層の磁化は一方向に固着されており、書き込み動作を行っても反転しない。一方、記録層の磁化は書き込み動作によって外部から与えられるトルクによって磁化が反転する。
【０００３】
ＭＴＪ素子に直接に電流を流して書き込みを行うスピン注入書き込み方式を用いたＭＲＡＭが知られている。ＭＴＪ素子に書き込み電流を流した場合、ＭＴＪ素子の抵抗値は２つの磁性層の相対的な方向に依存して変化する。つまり、ＭＴＪ素子の抵抗値は、記録層と参照層との磁化の方向が平行の場合に低抵抗になり、反平行の場合に高抵抗になる。ＭＴＪ素子の低抵抗状態と高抵抗状態とを２値データに対応付けることで、ＭＴＪ素子を記憶素子として用いることができる。
【０００４】
スピン注入ＭＲＡＭでは、書き込みの際にトンネル障壁を作る絶縁層に例えばＭＡ／ｃｍ２オーダーの高い電流密度の書き込み電流を通電させる。このため、１つのＭＴＪ素子に対してスピン注入書き込みを何度も繰り返すと、トンネル障壁が劣化し、トンネル抵抗の変動や、最終的には絶縁破壊が起こる場合があり、メモリとして十分なＭＴＪ素子の信頼性が得られない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１０９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁気抵抗素子の寿命を改善することが可能な磁気メモリを提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気メモリは、磁化方向が可変である記録層と、磁化方向が不変である参照層と、前記記録層及び前記参照層に挟まれたトンネルバリア層とを有する磁気抵抗素子と、前記磁気抵抗素子に第１及び第２のデータをそれぞれ書き込むための第１及び第２の書き込み電圧を用いて、前記磁気抵抗素子にデータを書き込む書き込み回路とを具備する。前記書き込み回路は、前記磁気抵抗素子に前記第１の書き込み電圧を印加する前に、前記第１の書き込み電圧と逆極性のダミー電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＭＲＡＭの構成を示すブロック図。
【図２】メモリセルアレイの回路図。
【図３】ＭＴＪ素子の断面図。
【図４】ＭＴＪ素子の磁化状態を説明する模式図。
【図５】ＭＴＪ素子の絶縁破壊寿命を示すワイブル分布。
【図６】ＭＴＪ素子に印加される通常の書き込み電圧を説明する図。
【図７】第１の実施形態に係るＭＴＪ素子に印加される書き込み電圧を説明する図。
【図８】データ“０００”をＭＴＪ素子に書き込む場合の書き込み電圧を説明する図。
【図９】データ“１１１”をＭＴＪ素子に書き込む場合の書き込み電圧を説明する図。
【図１０】データ“０１０”をＭＴＪ素子に書き込む場合の書き込み電圧を説明する図。
【図１１】第２の実施形態に係るＭＴＪ素子に印加される書き込み電圧を説明する図。
【図１２】ＭＴＪ素子に書き込み電圧を印加した場合のトンネルバリア層２１Ｂの状態を説明する模式図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
［１．磁気メモリの構成］
図１は、第１の実施形態に係るＭＲＡＭ（磁気メモリ）１０の構成を示すブロック図である。メモリセルアレイ１１は、ＭＴＪ素子（磁気抵抗素子）を含むメモリセルがマトリクス状に配列されて構成されている。メモリセルアレイ１１には、それぞれが第１の方向に延在するｍ本のワード線ＷＬ１〜ＷＬｍ、及びそれぞれが第１の方向と交差する第２の方向に延在するｎ本のビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎが配設されている。ｍ及びｎはそれぞれ、１以上の整数である。
【００１１】
ワード線ＷＬ１〜ＷＬｍには、ロウデコーダ１２が接続されている。ロウデコーダ１２は、ロウアドレスに基づいて、ｍ本のワード線ＷＬのいずれか１本を選択する。
【００１２】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎには、カラム選択回路１３を介して、読み出し回路（センスアンプ）１５及び書き込み回路（ライトドライバ）１６が接続されている。カラム選択回路１３は、例えば、全ビット線に対応する数のＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えており、カラムデコーダ１４の指示に応じて、動作に必要なビット線対ＢＬ，／ＢＬを選択する。カラムデコーダ１４は、カラムアドレスをデコードし、このデコード信号をカラム選択回路１３に送る。
【００１３】
読み出し回路１５は、読み出し対象である選択メモリセルに読み出し電圧を印加する。そして、選択メモリセルに流れる読み出し電流に基づいて、選択メモリセルに記憶されたデータを検知する。読み出し回路１５によって読み出されたデータは、入出力バッファ（Ｉ／Ｏバッファ）１９を介して外部に出力される。
【００１４】
書き込み回路１６は、Ｉ／Ｏバッファ１９を介して、外部から書き込みデータを受ける。書き込み回路１６は、書き込み対象である選択メモリセルに接続されたビット線対ＢＬ，／ＢＬに書き込み電圧を印加する。そして、選択メモリセルに書き込み電流を流すことで、選択メモリセルにデータを書き込む。
【００１５】
アドレスバッファ１７は、外部からアドレスを受ける。そして、アドレスバッファ１７は、ロウアドレスをロウデコーダ１２に送り、カラムアドレスをカラムデコーダ１４に送る。制御信号バッファ１８は、外部から制御信号を受け、この制御信号を読み出し回路１５及び書き込み回路１６に送る。
【００１６】
図２は、メモリセルアレイ１１の回路図である。図２では、（２×２）個のメモリセルＭＣを一例として示している。メモリセルＭＣは、１個のＭＴＪ素子２１と、１個の選択トランジスタ２２とを備えている。選択トランジスタ２２としては、例えば、ＮチャネルＭＯＳＦＥＴが用いられる。ＭＴＪ素子２１の一端は、ビット線ＢＬに接続され、ＭＴＪ素子２１の他端は、選択トランジスタ２２の電流経路の一端に接続されている。選択トランジスタ２２の電流経路の他端は、ビット線／ＢＬに接続されている。選択トランジスタ２２のゲートは、ワード線ＷＬに接続されている。
【００１７】
図３は、ＭＴＪ素子２１の断面図である。ＭＴＪ素子２１は、記録層（記憶層、自由層ともいう）２１Ａ、非磁性層（トンネルバリア層）２１Ｂ、参照層（固定層ともいう）２１Ｃが順に積層されて構成されている。なお、積層順序は逆転していても構わない。記録層２１Ａ及び参照層２１Ｃはそれぞれ、強磁性材料からなる。トンネルバリア層２１Ｂとしては、ＭｇＯなどの絶縁層が用いられる。
【００１８】
記録層２１Ａ及び参照層２１Ｃはそれぞれ、膜面に垂直な方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。なお、記録層２１Ａ及び参照層２１Ｃの磁化方向は、膜面に平行であってもよい。
【００１９】
記録層２１Ａは、磁化（或いはスピン）方向が可変である（反転する）。参照層２１Ｃは、磁化方向が不変である（固定されている）。参照層２１Ｃは、記録層２１Ａよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記録層２１Ａの磁化反転電流を小さくし、参照層２１Ｃの磁化反転電流を記録層２１Ａのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記録層２１Ａと磁化方向が不変の参照層２１Ｃとを備えたＭＴＪ素子２１を実現できる。
【００２０】
図４は、ＭＴＪ素子２１の磁化状態を説明する模式図である。本実施形態では、ＭＴＪ素子２１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子２１の磁化状態を制御するスピン注入書き込み方式を採用する。ＭＴＪ素子２１は、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００２１】
図４（ａ）に示すように、ＭＴＪ素子２１に対して、記録層２１Ａから参照層２１Ｃへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子２１の抵抗値は最も低くなり、ＭＴＪ素子２１は低抵抗状態に設定される。ＭＴＪ素子２１の低抵抗状態を、例えばデータ“０”と規定する。このような動作を０書き込みと呼ぶ。
【００２２】
一方、図４（ｂ）に示すように、ＭＴＪ素子２１に対して、参照層２１Ｃから記録層２１Ａへ向かう書き込み電流を流すと、記録層２１Ａと参照層２１Ｃとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子２１の抵抗値は最も高くなり、ＭＴＪ素子２１は高抵抗状態に設定される。ＭＴＪ素子２１の高抵抗状態を、例えばデータ“１”と規定する。このような動作を１書き込みと呼ぶ。
【００２３】
これにより、ＭＴＪ素子２１を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子２１の抵抗状態とデータとの割り当ては任意に設定可能である。
【００２４】
ＭＴＪ素子２１からデータを読み出す場合、読み出し回路１５は、ＭＴＪ素子２１に読み出し電圧を印加し、この時にＭＴＪ素子２１に流れる読み出し電流に基づいてＭＴＪ素子２１の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００２５】
［２．書き込み方式］
図５は、ＭＴＪ素子に電圧パルスを印加した場合におけるＭＴＪ素子（具体的には、トンネルバリア層）の絶縁破壊寿命を示すワイブル分布である。図５の横軸は、絶縁破壊寿命（ｓ）、図５の縦軸は、ln(-ln(1-F(t)))を表している。“F(t)”は累積故障確率を表しており、“ln”は自然対数を表している。図５には、（１）片側の電圧パルス、例えば１書き込み用の電圧パルスを印加した場合の絶縁破壊寿命と、（２）両側の電圧パルス、すなわち１書き込み用の電圧パルスと０書き込み用の電圧パルスとを交互に印加した場合の絶縁破壊寿命とを比較して示している。図５の実験に使用したＭＴＪ素子は、記録層にＦｅ系のＬ１０構造を有する垂直磁化膜、参照層にフェリ磁性体を含む垂直磁化膜、トンネルバリア層にＭｇＯを用いている。電圧パルスのパルス幅は３０ｎｓ程度、パルス周期は１００ｎｓ程度で実験を行った。印加電圧は０．９２Ｖ程度に設定した。なお、この実験で用いた電圧パルスは、加速試験用であり、実際の書き込み動作時に使用する電圧パルスよりも条件を厳しくしている。
【００２６】
図５において、１書き込み用の電圧パルスを連続して印加した場合の累積故障確率F(t)＝６３％に相当する時間（Ｔ６３）は約１０ｓであり、１書き込み用の電圧パルスと０書き込み用の電圧パルスとを交互に印加した場合のそれは約１０００ｓである。この数値から、極性の異なる電圧パルスを交互にＭＴＪ素子に印加する場合は、同じ極性の電圧パルスを連続して印加する場合に比べて、約１００倍の寿命の改善が見込まれる。この結果から、同じ極性の電圧パルスを連続して印加させない書き込みアルゴリズムを構築することによって、ＭＴＪ素子の絶縁破壊寿命を改善することができる。
【００２７】
図６は、ＭＴＪ素子に印加される通常の書き込み電圧を説明する図である。図６（ａ）は０書き込み用の電圧パルスを説明する図、図６（ｂ）は１書き込み用の電圧パルスを説明する図である。図６では、０書き込み用の電圧パルスＶ０を負の極性で表し、１書き込み用の電圧パルスＶ１を正の極性で表している。図６に示すように、通常の書き込み動作では、所定の大きさの電圧パルスを１パルスだけＭＴＪ素子に印加する。なお、０書き込み用の電圧パルスＶ０及び１書き込み用の電圧パルスＶ１の絶対値及びパルス幅は同じである必要はなく、ＭＴＪ素子の特性に応じて０書き込み動作及び１書き込み動作がそれぞれ最適に行えるように適宜設定される。
【００２８】
図７は、ＭＴＪ素子に印加される本実施形態の書き込み電圧を説明する図である。図７（ａ）は０書き込み動作時の書き込み電圧を説明する図、図７（ｂ）は１書き込み動作時の書き込み電圧を説明する図である。
【００２９】
図７（ａ）に示すように、０書き込み動作では、書き込み回路１６は、０書き込み用の電圧パルスＶ０をＭＴＪ素子に印加する前に、０書き込み用の電圧パルスＶ０とは逆極性のダミー電圧パルスＤＶ１をＭＴＪ素子に印加する。ダミー電圧パルスＤＶ１は、ＭＴＪ素子に同じ極性の電圧パルスが連続して印加されるのを防ぐためのものであり、その大きさは、１書き込み用の電圧パルスＶ１の大きさと同じかそれよりも小さな電圧に設定する。具体的には、ダミー電圧パルスＤＶ１の大きさは、１書き込み用の電圧パルスＶ１と同程度から半分程度の範囲で設定可能である。なお、ダミー電圧パルスＤＶ１によってＭＴＪ素子の磁化状態が変化する可能性があるが、最終的には０書き込み用の電圧パルスＶ０によってＭＴＪ素子が低抵抗状態に設定されるので問題ない。
【００３０】
図７（ｂ）に示すように、１書き込み動作では、書き込み回路１６は、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加する前に、１書き込み用の電圧パルスＶ１とは逆極性のダミー電圧パルスＤＶ０をＭＴＪ素子に印加する。ダミー電圧パルスＤＶ０は、ＭＴＪ素子に同じ極性の電圧パルスが連続して印加されるのを防ぐためのものであり、その大きさは、０書き込み用の電圧パルスＶ０の大きさと同じかそれよりも小さな電圧に設定する。具体的には、ダミー電圧パルスＤＶ０の大きさは、０書き込み用の電圧パルスＶ０と同程度から半分程度の範囲で設定可能である。なお、ダミー電圧パルスＤＶ０によってＭＴＪ素子の磁化状態が変化する可能性があるが、最終的には１書き込み用の電圧パルスＶ１によってＭＴＪ素子が高抵抗状態に設定されるので問題ない。
【００３１】
本実施形態による書き込みシーケンスは、以下のＡ〜Ｃの３通りが考えられる。  
（Ａ）  ０書き込み動作は図７（ａ）で行い、１書き込み動作は図７（ｂ）で行う
（Ｂ）  ０書き込み動作は図７（ａ）で行い、１書き込み動作は図６（ｂ）で行う
（Ｃ）  ０書き込み動作は図６（ａ）で行い、１書き込み動作は図７（ｂ）で行う
ＭＴＪ素子は、上側が参照層か記録層かの違いや、材料や成膜プロセス条件の違いによって、１書き込みによるトンネルバリア層の絶縁破壊寿命が短い場合と、０書き込みによるトンネルバリア層の絶縁破壊寿命が短い場合とがある。１書き込みによるトンネルバリア層の絶縁破壊寿命が０書き込みに比べて短い場合には、少なくとも１書き込み用の電圧パルスＶ１と同じ極性の電圧パルスが連続して印加されることを避ける書き込みシーケンスであることが好ましいので、（Ａ）或いは（Ｃ）の書き込み条件を採用することが好ましい。一方、０書き込みによるトンネルバリア層の絶縁破壊寿命が１書き込みに比べて短い場合には、少なくとも０書き込み用の電圧パルスＶ０と同じ極性の電圧パルスが連続して印加されることを避ける書き込みシーケンスであることが好ましいので、（Ａ）或いは（Ｂ）の書き込み条件を採用することが好ましい。
【００３２】
スピン注入書き込みは一般的には１書き込みの方が０書き込みよりも大きな電流が必要になるため、１書き込みの方が０書き込みよりも大きな電流値が設定される。そのため、同じ電流値に対してトンネルバリア層の絶縁破壊寿命が１書き込みと０書き込みとの両方で同等であるならば、実際に使用した場合にトンネルバリア層の絶縁破壊寿命は１書き込みが０書き込みよりも短くなると考えられる。この場合、（Ｃ）の書き込み条件を採用することで、弱い側の１書き込みの絶縁破壊寿命を改善することができる。
【００３３】
次に、データを連続してＭＴＪ素子に書き込む動作について説明する。図８は、データ“０００”をＭＴＪ素子に書き込む動作における書き込み電圧を説明する図である。データ“０００”、すなわちデータ“０”を３回連続してＭＴＪ素子に書き込む場合、通常では図８（ａ）に示すように、０書き込み用の電圧パルスＶ０が連続して印加される。一方、本実施形態の０書き込み動作を採用した場合、図８（ｂ）に示すように、ダミー電圧パルスＤＶ１と０書き込み用の電圧パルスＶ０という極性の異なる電圧パルスが交互にＭＴＪ素子に印加されることになり、０書き込み用の電圧パルスＶ０が連続してＭＴＪ素子に印加されるのを防ぐことができる。
【００３４】
図９は、データ“１１１”をＭＴＪ素子に書き込む動作における書き込み電圧を説明する図である。データ“１１１”、すなわちデータ“１”を３回連続してＭＴＪ素子に書き込む場合、通常では図９（ａ）に示すように、１書き込み用の電圧パルスＶ１が連続して印加される。一方、本実施形態の１書き込み動作を採用した場合、図９（ｂ）に示すように、ダミー電圧パルスＤＶ０と１書き込み用の電圧パルスＶ１という極性の異なる電圧パルスが交互にＭＴＪ素子に印加されることになり、１書き込み用の電圧パルスＶ１が連続してＭＴＪ素子に印加されるのを防ぐことができる。
【００３５】
図１０は、データ“０１０”をＭＴＪ素子に書き込む動作における書き込み電圧を説明する図である。データ“０１０”、すなわちデータ“０”とデータ“１”とを交互にＭＴＪ素子に書き込む場合、通常では図１０（ａ）に示すように、０書き込み用の電圧パルスＶ０と１書き込み用の電圧パルスＶ１とが交互にＭＴＪ素子に印加される。一方、本実施形態の０書き込み動作及び１書き込み動作を採用した場合、図１０（ｂ）に示すように、同じ極性の電圧パルスがＭＴＪ素子に２回ずつ印加される。
【００３６】
図８〜図１０から理解できるように、図７に示した本実施形態の書き込み動作を採用した場合、同じ極性の電圧パルスが連続してＭＴＪ素子に印加される回数は最大２回であり、それ以上連続して同じ極性の電圧パルスがＭＴＪ素子に印加されるのを防ぐことができる。
【００３７】
なお、本実施形態の書き込み動作は、図１に示した書き込み回路１６によって制御される。０書き込み用の電圧パルスＶ０をＭＴＪ素子に印加する場合は、ビット線ＢＬに接地電圧ＶＳＳを印加した状態で、ビット線／ＢＬに電圧パルスＶ０を印加する。また、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加する場合は、ビット線／ＢＬに接地電圧ＶＳＳを印加した状態で、ビット線ＢＬに電圧パルスＶ１を印加する。ダミー電圧パルスＤＶ０及びＤＶ１についても同様である。
【００３８】
［３．効果］
以上詳述したように第１の実施形態では、ＭＲＡＭ１０は、ＭＴＪ素子にデータ“０”を書き込む０書き込み動作と、ＭＴＪ素子にデータ“１”を書き込む１書き込み動作とを実行する書き込み回路１６を備えている。そして、０書き込み動作において、書き込み回路１６は、０書き込み用の電圧パルスＶ０をＭＴＪ素子に印加する前に、０書き込み用の電圧パルスＶ０とは逆極性のダミー電圧パルスＤＶ１をＭＴＪ素子に印加する。また、１書き込み動作において、書き込み回路１６は、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加する前に、１書き込み用の電圧パルスＶ１とは逆極性のダミー電圧パルスＤＶ０をＭＴＪ素子に印加する。
【００３９】
従って第１の実施形態によれば、ＭＴＪ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐことができる。これにより、トンネルバリア層が劣化するのを抑制できるので、ＭＴＪ素子の絶縁破壊寿命を改善することが可能となる。この結果、メモリとしての信頼性が高いＭＲＡＭ１０を実現することができる。
【００４０】
なお、ＭＴＪ素子は、書き込み回数が増えるに伴い、その抵抗値（例えばデータ“０”を記憶している時の抵抗値）が変動する場合がある。具体的には、ＭＴＪ素子は、書き込み回数が増えるに伴い、その抵抗値が低下していく。ＭＴＪ素子に記憶されたデータは、読み出し回路１５によってＭＴＪ素子に書き込み電流よりも十分小さい読み出し電流を流し、この時のＭＴＪ素子の抵抗値を検知することで読み出される。従って、ＭＴＪ素子の抵抗値が規定値よりも低下してしまうと、回路設計上、ＭＴＪ素子に記憶されたデータを正確に読み出すことができなくなる。このような読み出し動作の不具合を回避するため、ＭＴＪ素子の抵抗値が変動した際の下限値を規定し、ＭＴＪ素子の抵抗値が下限値を下回った時点をＭＴＪ素子の抵抗変動寿命とする。ＭＴＪ素子の絶縁破壊寿命をＭＴＪ素子の抵抗変動寿命に置き換えてもよい。すなわち、絶縁破壊寿命を抵抗変動寿命と読み替えても、本実施形態は、同様に成り立つ。
【００４１】
［第２の実施形態］
第２の実施形態では、０書き込み動作において、０書き込み用の電圧パルスＶ０をＭＴＪ素子に印加した後に、０書き込み用の電圧パルスＶ０とは逆極性のダミー電圧パルスＤＶ１をＭＴＪ素子に印加する。また、１書き込み動作において、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加した後に、１書き込み用の電圧パルスＶ１とは逆極性のダミー電圧パルスＤＶ０をＭＴＪ素子に印加する。これによって、ＭＴＪ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐようにしている。
【００４２】
図１１は、第２の実施形態に係るＭＴＪ素子に印加される書き込み電圧を説明する図である。図１１（ａ）は０書き込み用の書き込み電圧を説明する図、図１１（ｂ）は１書き込み用の書き込み電圧を説明する図である。
【００４３】
図１１（ａ）に示すように、０書き込み動作では、書き込み回路１６は、０書き込み用の電圧パルスＶ０をＭＴＪ素子に印加した後に、０書き込み用の電圧パルスＶ０とは逆極性のダミー電圧パルスＤＶ１をＭＴＪ素子に印加する。ダミー電圧パルスＤＶ１の大きさは、１書き込み用の電圧パルスＶ１の大きさより小さく設定される。具体的には、ダミー電圧パルスＤＶ１で記録層の磁化が反転してしまうことがないように、ダミー電圧パルスＤＶ１の大きさは、ＭＴＪ素子の磁化配列が平行状態から反平行状態へ反転する確率が十分に小さくなるように設定される。例えば、１書き込み方向の読み出し電圧をＭＴＪ素子に印加して読み出しを行う場合には、ダミー電圧パルスは、読み出し電圧程度に設定する。
【００４４】
図１１（ｂ）に示すように、１書き込み動作では、書き込み回路１６は、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加した後に、１書き込み用の電圧パルスＶ１とは逆極性のダミー電圧パルスＤＶ０をＭＴＪ素子に印加する。ダミー電圧パルスＤＶ０の大きさは、０書き込み用の電圧パルスＶ０の大きさより小さく設定される。具体的には、ダミー電圧パルスＤＶ０で記録層の磁化が反転してしまうことがないように、ダミー電圧パルスＤＶ０の大きさは、ＭＴＪ素子の磁化配列が反平行状態から平行状態へ反転する確率が十分に小さくなるように設定される。例えば、０書き込み方向の読み出し電圧をＭＴＪ素子に印加して読み出しを行う場合には、ダミー電圧パルスは、読み出し電圧程度に設定する。
【００４５】
なお、本実施形態では、ダミー電圧パルスＤＶ１の大きさは、１書き込み用の電圧パルスＶ１の大きさより小さく設定されるので、ダミー電圧パルスＤＶ１によってＭＴＪ素子に流れる電流は、１書き込み用の電圧パルスＶ１によってＭＴＪ素子に流れる電流よりも小さくなる。よって、ダミー電圧パルスＤＶ１のパルス幅は、１書き込み用の電圧パルスＶ１のパルス幅より大きいことが好ましい。これにより、ダミー電圧パルスＤＶ１によってＭＴＪ素子に流れる積算電流を１書き込み用の電圧パルスＶ１によってＭＴＪ素子に流れる積算電流と同程度に設定することが可能となる。この結果、ダミー電圧パルスＤＶ１をＭＴＪ素子に印加した場合と、１書き込み用の電圧パルスＶ１をＭＴＪ素子に印加した場合とで、ＭＴＪ素子にかかる負荷が同程度となるため、ＭＴＪ素子の絶縁破壊寿命又は抵抗変動寿命がより改善することが期待される。同様に、ダミー電圧パルスＤＶ０のパルス幅は、０書き込み用の電圧パルスＶ０のパルス幅より大きいことが好ましい。このようなダミー電圧パルスのパルス幅の設定手法は、第１の実施形態に適用することも可能である。
【００４６】
以上詳述したように第２の実施形態によれば、ＭＴＪ素子に同じ極性の書き込み電圧が何回も連続して印加されるのを防ぐことができる。これにより、トンネルバリア層が劣化するのを抑制できるので、ＭＴＪ素子の絶縁破壊寿命を改善することが可能となる。この結果、メモリとしての信頼性が高いＭＲＡＭ１０を実現することができる。
【００４７】
なお、第１の実施形態と同様に、０書き込み動作及び１書き込み動作のうちＭＴＪ素子の絶縁破壊寿命或いは抵抗変動寿命が短い書き込み動作にのみダミー電圧パルスを印加するようにしてもよい。
【００４８】
以下に、交互書き込みによってＭＴＪ素子の絶縁破壊寿命又は抵抗変動寿命が改善する理由について考察する。図１２は、ＭＴＪ素子２１に書き込み電圧を印加した場合のトンネルバリア層２１Ｂの状態を説明する模式図である。
【００４９】
図１２（ａ）は、ＭＴＪ素子２１の初期状態、すなわち書き込み動作が行われていない状態を示している。トンネルバリア層２１Ｂのうち参照層２１Ｃに近い側には、複数の格子欠陥（酸素欠損を含む）が形成されている。
【００５０】
図１２（ｂ）は、例えば参照層２１Ｃを接地しかつ記録層２１Ａに正の書き込み電圧を印加する書き込み動作、すなわちＭＴＪ素子２１に片側書き込み動作を連続して行う場合の格子欠陥の様子を示している。トンネルバリア層２１Ｂの格子欠陥は、それに印加される電界によって移動する。このため、片側書き込みでは、トンネルバリア層２１Ｂに連続して一方向の電界が印加されるので、格子欠陥が記録層２１Ａ側に移動する。この時、トンネルバリア層２１Ｂ内には、格子欠陥を通るリークパスが発生する確率が上がる。このリークパスが原因となって、ＭＴＪ素子２１の絶縁破壊が進行したり、ＭＴＪ素子の抵抗変動が大きくなったりするものと考えられる。
【００５１】
図１２（ｃ）は、ＭＴＪ素子２１に極性の異なる電圧パルスを交互に印加する書き込み動作、すなわちＭＴＪ素子２１に交互書き込み動作を連続して行う場合の格子欠陥の様子を示している。交互書き込みでは、格子欠陥の移動方向がパルス毎に変わるので、格子欠陥の状態が図１２（ａ）の初期状態とあまり変化せず、リークパスが発生する確率が低下する。このため、ＭＴＪ素子２１の絶縁破壊寿命又は抵抗変動寿命が改善するものと考えられる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラム選択回路、１４…カラムデコーダ、１５…読み出し回路、１６…書き込み回路、１７…アドレスバッファ、１８…制御信号バッファ、１９…入出力バッファ、２１…ＭＴＪ素子、２１Ａ…記録層、２１Ｂ…トンネルバリア層、２１Ｃ…参照層、２２…選択トランジスタ。
【図１】
2012248240.tif 000003
【図２】
2012248240.tif 000004
【図３】
2012248240.tif 000005
【図４】
2012248240.tif 000006
【図５】
2012248240.tif 000007
【図６】
2012248240.tif 000008
【図７】
2012248240.tif 000009
【図８】
2012248240.tif 000010
【図９】
2012248240.tif 000011
【図１０】
2012248240.tif 000012
【図１１】
2012248240.tif 000013
【図１２】
2012248240.tif 000014