(57)【要約】【課題】シミュレーション実行時間の長大化を抑えつつ、回路動作に不具合を生じさせる可能性の高いハイインピーダンス状態のみを効率的に検出する。【解決手段】ハイインピーダンス回路構成抽出部１０１ではハイインピーダンス回路構成候補情報ＤＡＴＡ２に対してハイインピーダンス除外回路データＤＡＴＡ７に該当する候補を除外して得られたハイインピーダンス回路構成情報ＤＡＴＡ３を生成し、このハイインピーダンス回路構成情報ＤＡＴＡ３に対してハイインピーダンス状態検出部１０２でシミュレーションを実行してハイインピーダンス検出結果ＤＡＴＡ５を取得し、ハイインピーダンス検出結果表示部１０３で表示することで、ハイインピーダンス状態を効率よく検証する。【選択図】図２
2012133588.tif 000002
【特許請求の範囲】
【請求項１】
回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を抽出するハイインピーダンス回路構成抽出部と、
前記ハイインピーダンス回路構成抽出部により抽出されたハイインピーダンス回路構成のうち、ハイインピーダンス状態が成立した場合に回路動作に影響を与える第１回路構成と、回路動作に影響を与えない第２回路構成を判別する回路判別手段と、
前記第１回路構成に対するシミュレーション実行中に前記ハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、
前記ハイインピーダンス状態検出部により検出された前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、
を備えたことを特徴とする半導体集積回路のハイインピーダンス検出装置。
【請求項２】
請求項１記載の半導体集積回路のハイインピーダンス検出装置において、
前記回路判別手段は、予め登録された前記第２回路構成と、抽出された前記ハイインピーダンス回路構成とを比較して当該第２回路構成に該当する前記ハイインピーダンス回路構成を識別することで、前記第１回路構成を選択することを特徴とする半導体集積回路のハイインピーダンス検出装置。
【請求項３】
回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出部と、
前記ハイインピーダンス回路構成抽出部により自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、
前記ハイインピーダンス状態が発生した時刻と前記ハイインピーダンス状態が解消された時刻から、前記ハイインピーダンス状態が継続した継続時間を計算し、前記継続時間を、回路動作に影響を与える第１継続時間と、回路動作に影響を与えない第２継続時間とに判別するハイインピーダンス状態判別手段と、
前記第１継続時間に該当する前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、
を備えたことを特徴とする半導体集積回路のハイインピーダンス検出装置。
【請求項４】
請求項３記載の半導体集積回路のハイインピーダンス検出装置において、
前記ハイインピーダンス検出結果出力部は、さらに、前記回路動作に影響を与える前記ハイインピーダンス状態と、回路動作に影響を与えない前記ハイインピーダンス状態を、前記ハイインピーダンス状態の発生時刻を基に判別する前記フィルタリング機能を備えたこと、を特徴とする半導体集積回路のハイインピーダンス検出装置。
【請求項５】
請求項４記載の半導体集積回路のハイインピーダンス検出装置において、
前記フィルタリング機能は、一旦設定入力された前記第１継続時間および前記第２継続時間または前記発生時刻のフィルタリング条件を記憶し、次回シミュレーション時には、設定済みの前記フィルタリング条件を適用することを特徴とする半導体集積回路のハイインピーダンス検出装置。
【請求項６】
回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を抽出するハイインピーダンス回路構成抽出ステップと、
前記ハイインピーダンス回路構成抽出ステップにより抽出されたハイインピーダンス回路構成のうち、ハイインピーダンス状態が成立した場合に回路動作に影響を与える第１回路構成と、回路動作に影響を与えない第２回路構成を判別する回路判別ステップと、
前記第１回路構成に対するシミュレーション実行中に前記ハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出ステップと、
前記ハイインピーダンス状態検出ステップにより検出された前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力ステップと、
を含むことを特徴とする半導体集積回路のハイインピーダンス検出方法。
【請求項７】
請求項６記載の半導体集積回路のハイインピーダンス検出方法において、
前記回路判別ステップは、予め登録された前記第２回路構成と、抽出された前記ハイインピーダンス回路構成とを比較して当該第２回路構成に該当する前記ハイインピーダンス回路構成を識別することで、前記第１回路構成を選択することを特徴とする半導体集積回路のハイインピーダンス検出方法。
【請求項８】
回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出ステップと、
前記ハイインピーダンス回路構成抽出ステップにより自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出ステップと、
前記ハイインピーダンス状態が発生した時刻と前記ハイインピーダンス状態が解消された時刻から、前記ハイインピーダンス状態が継続した継続時間を計算し、前記継続時間を、回路動作に影響を与える第１継続時間と、回路動作に影響を与えない第２継続時間とに判別する判別ステップと、
前記第１継続時間に該当する前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力ステップと、
を含むことを特徴とする半導体集積回路のハイインピーダンス検出方法。
【請求項９】
請求項８記載の半導体集積回路のハイインピーダンス検出方法において、
前記ハイインピーダンス検出結果出力ステップでは、前記回路動作に影響を与える前記ハイインピーダンス状態と、回路動作に影響を与えない前記ハイインピーダンス状態を、前記ハイインピーダンス状態の発生時刻を基に判別すること、を特徴とする半導体集積回路のハイインピーダンス検出方法。
【請求項１０】
請求項８または請求項９記載の半導体集積回路のハイインピーダンス検出方法において、
前記ハイインピーダンス検出結果出力ステップでは、一度設定した前記第１継続時間および前記第２継続時間または前記発生時刻のフィルタリング条件を記憶し、次回シミュレーション時には、設定済みの前記フィルタリング条件を適用することを特徴とする半導体集積回路のハイインピーダンス検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ等の半導体素子で構成される半導体集積回路の設計において、ハイインピーダンス状態を検出する検証技術に関する。
【背景技術】
【０００２】
半導体集積回路の開発過程においては、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）を用いた半導体集積回路の設計、およびＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）に代表される回路シミュレータを用いた回路動作の確認を行う。
【０００３】
しかし、回路シミュレータにはハイインピーダンス状態を表現できないという技術的課題がある。
ハイインピーダンス状態とは、図２２に示すようなＭＯＳＦＥＴで構成されたインバータ回路において、対象ノードに電圧が印加されていない状態を指す。このような状態においては、電荷のリークや外部ノイズの影響により、ハイインピーダンス状態のノード電位が電源電位から接地電位までの任意の電位になることがある。このとき、ハイインピーダンス状態のノード電位が、図２２のインバータを構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが共にオンとなるような中間電位となった場合、電源ノードから接地ノードに向かって貫通電流が生じる。
【０００４】
しかしながら、回路シミュレータでは、ハイインピーダンス状態での電荷リークや外部ノイズの影響を考慮できないため、ハイインピーダンス状態のノード電位は中間電位とはならない。加えて、回路シミュレータが計算を継続させるために内部的にハイインピーダンス状態のノード電位を電源電位もしくは接地電位に固定する。そのためハイインピーダンス状態を表現することができない。
【０００５】
そこで、特許文献１では図２３に示すように、シミュレーション回路内を検索し、任意のノードを起点として、電源ノードまでと接地ノードまでの接続が、ＭＯＳＦＥＴのソース端子（以下、ｓ端子と呼ぶ）またはドレイン端子（以下、ｄ端子と呼ぶ）のみで接続されているものを、ハイインピーダンス状態と成り得る回路構成として全て抽出し、前記回路を構成するＭＯＳＦＥＴのオン／オフ状態をシミュレーション実行中に監視し、前記回路を構成するＭＯＳＦＥＴが全てオフとなった場合をハイインピーダンス状態が発生したと検知する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１３４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、ハイインピーダンス状態となる回路構成を抽出する方法において、前記回路を構成するＭＯＳＦＥＴのゲート端子（以下、ｇ端子と呼ぶ）の接続状態まで考慮していないため、例えば、インバータ回路のような構成的にハイインピーダンス状態が発生しない回路のＭＯＳＦＥＴのオン／オフ状態までも監視することとなり、シミュレーション実行時間が長くなるという技術的課題がある。
【０００８】
また、特許文献１では、ハイインピーダンス状態となる回路構成を対象に、シミュレーション実行中に、前記回路を構成するＭＯＳＦＥＴを監視して、前記ＭＯＳＦＥＴが全てオフとなった時刻をハイインピーダンス状態として検出している。
【０００９】
この特許文献１の方法は、ハイインピーダンス状態が発生したことを検出する方法としては有効であるが、周辺回路の動作に起因するノイズによる、瞬間的なハイインピーダンス状態も検出する。
【００１０】
しかしながら、瞬間的なハイインピーダンス状態は擬似エラーとして無視でき、検証作業の効率化の観点からは検出されるべきではない。また、半導体集積回路によってはハイインピーダンス状態が特定時間以内であれば回路動作に影響を与えない場合もあり、その場合も、やはり検出されるべきではない。
【００１１】
本発明の目的は、シミュレーション実行時間の長大化を抑えつつ、回路動作に不具合を生じさせる可能性の高いハイインピーダンス状態のみを効率的に検出することが可能な半導体集積回路のハイインピーダンス検出技術を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の観点は、回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を抽出するハイインピーダンス回路構成抽出部と、
前記ハイインピーダンス回路構成抽出部により抽出されたハイインピーダンス回路構成のうち、ハイインピーダンス状態が成立した場合に回路動作に影響を与える第１回路構成と、回路動作に影響を与えない第２回路構成を判別する回路判別手段と、
前記第１回路構成に対するシミュレーション実行中に前記ハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、
前記ハイインピーダンス状態検出部により検出された前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、
を備えた半導体集積回路のハイインピーダンス検出装置を提供する。
【００１３】
本発明の第２の観点は、回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出部と、
前記ハイインピーダンス回路構成抽出部により自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、
前記ハイインピーダンス状態が発生した時刻と前記ハイインピーダンス状態が解消された時刻から、前記ハイインピーダンス状態が継続した継続時間を計算し、前記継続時間を、回路動作に影響を与える第１継続時間と、回路動作に影響を与えない第２継続時間とに判別するハイインピーダンス状態判別手段と、
前記第１継続時間に該当する前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、
を備えた半導体集積回路のハイインピーダンス検出装置を提供する。
【００１４】
本発明の第３の観点は、回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を抽出するハイインピーダンス回路構成抽出ステップと、
前記ハイインピーダンス回路構成抽出ステップにより抽出されたハイインピーダンス回路構成のうち、ハイインピーダンス状態が成立した場合に回路動作に影響を与える第１回路構成と、回路動作に影響を与えない第２回路構成を判別する回路判別ステップと、
前記第１回路構成に対するシミュレーション実行中に前記ハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出ステップと、
前記ハイインピーダンス状態検出ステップにより検出された前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力ステップと、
を含む半導体集積回路のハイインピーダンス検出方法を提供する。
【００１５】
本発明の第４の観点は、回路図接続情報を入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出ステップと、
前記ハイインピーダンス回路構成抽出ステップにより自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出ステップと、
前記ハイインピーダンス状態が発生した時刻と前記ハイインピーダンス状態が解消された時刻から、前記ハイインピーダンス状態が継続した継続時間を計算し、前記継続時間を、回路動作に影響を与える第１継続時間と、回路動作に影響を与えない第２継続時間とに判別する判別ステップと、
前記第１継続時間に該当する前記ハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力ステップと、
を含む半導体集積回路のハイインピーダンス検出方法を提供する。
【発明の効果】
【００１６】
本発明によれば、シミュレーション実行時間の長大化を抑えつつ、回路動作に不具合を生じさせる可能性の高いハイインピーダンス状態のみを効率的に検出することが可能な半導体集積回路のハイインピーダンス検出技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の構成例を示す概念図である。
【図２】図１のハイインピーダンス検出装置の具体的な構成および作用の一例を示す概念図である。
【図３】本発明の一実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の解析対象回路の一例を示す回路図である。
【図４】本発明の一実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の解析対象回路の一例を示す回路図情報（ネットリスト）である。
【図５】除外可能なハイインピーダンス構成回路の回路図の例（ｉｎｖ回路）を示す回路図である。
【図６】除外可能なハイインピーダンス構成回路の回路図の例（保護回路）を示す回路図である。
【図７】除外可能なハイインピーダンス構成回路の回路図の例（ｉｎｖ入力を含む同一極性回路）を示す回路図である。
【図８】除外可能なハイインピーダンス構成回路の回路図の例（レベルシフト回路）を示す回路図である。
【図９】除外可能なハイインピーダンス構成回路の回路図の例（差動入力回路）を示す回路図である。
【図１０】除外可能なハイインピーダンス構成回路の回路図の例（ｄ端子接続の回路構成）を示す回路図である。
【図１１】図４のネットリストを基にしたハイインピーダンス回路構成候補情報(ＤＡＴＡ２)のデータベース構造の例を示す概念図である。
【図１２】図４のネットリストを基にしたハイインピーダンス回路構成情報(ＤＡＴＡ３)のデータベース構造の例を示す概念図である。
【図１３】回路シミュレーションを基にしたＭＯＳＦＥＴオン／オフ状態監視結果(ＤＡＴＡ４)のデータベース構造の例を示す概念図である。
【図１４】回路シミュレーションを基にしたハイインピーダンス検出結果(ＤＡＴＡ５)のデータベース構造の例を示す概念図である。
【図１５】ハイインピーダンス構成回路素子のオン／オフ状態遷移の一例を示す線図である。
【図１６】ハイインピーダンス検出結果を表示するインターフェイスの一例を示す説明図である。
【図１７】本発明の他の実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の具体的な構成例を示す概念図である。
【図１８】擬似エラーを削除したハイインピーダンス検出結果を表示するインターフェイスの一例を示す概念図である。
【図１９】本発明のさらに他の実施の形態の半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の具体的な構成を示す概念図である。
【図２０】ハイインピーダンス・フィルタリング情報(ＤＡＴＡ６)のデータベース構造の例を示す概念図である。
【図２１】ハイインピーダンス検出結果をフィルタリングする仕組みとインターフェイスの一例を示す概念図である。
【図２２】ＭＯＳＦＥＴで構成されたインバータ回路を示す回路図である。
【図２３】従来のハイインピーダンス回路構成の検出手順を示す概念図である。
【発明を実施するための形態】
【００１８】
本実施の形態の第１態様では、一例として、ネットリスト（回路図接続情報）を入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出部と、前記手段により自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、前記手段により検出されたハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、を備えた半導体集積回路のハイインピーダンス検出装置において、ハイインピーダンス回路構成抽出部により抽出されたハイインピーダンス回路構成のうち、ハイインピーダンス状態となった場合に回路動作に影響を与える回路構成と回路動作に影響を与えない回路構成を、ｇ端子の接続状態や周辺回路構成を基に判別し、前記、回路動作に影響を与える回路構成に対してハイインピーダンス状態の発生有無を監視することで、シミュレーション実行時間を短縮する技術を例示する。
【００１９】
また、第２態様では、一例として、ネットリストを入力として、ハイインピーダンスと成り得る回路構成を自動抽出するハイインピーダンス回路構成抽出部と、前記手段により自動抽出された回路構成においてシミュレーション実行中にハイインピーダンス状態の発生有無を検出するハイインピーダンス状態検出部と、前記手段により検出されたハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部と、を備えた半導体集積回路のハイインピーダンス検出装置において、ハイインピーダンス状態が発生した時刻とハイインピーダンス状態が解消された時刻からハイインピーダンス状態が継続した時間（期間）を計算し、前記手段により計算されたハイインピーダンス状態継続時間を、回路動作に影響を与えるハイインピーダンス状態継続時間と回路動作に影響を与えないハイインピーダンス状態継続時間に判別し、前記、回路動作に影響を与えるハイインピーダンス状態の結果を出力することで、擬似エラーの出力を防止する技術を開示する。
【００２０】
第３態様では、上述の第２態様のハイインピーダンス状態の結果を出力するハイインピーダンス検出結果出力部において、回路動作に影響を与えるハイインピーダンス状態と、回路動作に影響を与えないハイインピーダンス状態を、ハイインピーダンス状態継続時間またはシミュレーション解析時刻を基にフィルタリングする機能、および一度設定したフィルタリング条件を保持することで、次回シミュレーション時には、前記、フィルタリング条件を適用し自動フィルタリングする機能を備えた技術を開示する。
【００２１】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
［実施の形態１］
図１は本発明の一実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の構成例を示す概念図である。
【００２２】
図２は図１のハイインピーダンス検出装置の具体的な構成および作用の一例を示す概念図である。
図３は本実施の形態の解析対象回路の一例を示す回路図である。
【００２３】
図４は本実施の形態の解析対象回路の一例を示す回路図情報（ネットリスト）である。
図５は、除外可能なハイインピーダンス構成回路の回路図の例（ｉｎｖ回路）を示す回路図である。
【００２４】
図６は、除外可能なハイインピーダンス構成回路の回路図の例（保護回路）を示す回路図である。
図７は、除外可能なハイインピーダンス構成回路の回路図の例（ｉｎｖ入力を含む同一極性回路）を示す回路図である。
【００２５】
図８は、除外可能なハイインピーダンス構成回路の回路図の例（レベルシフト回路）を示す回路図である。
図９は、除外可能なハイインピーダンス構成回路の回路図の例（差動入力回路）を示す回路図である。
【００２６】
図１０は、除外可能なハイインピーダンス構成回路の回路図の例（ｄ端子接続の回路構成）を示す回路図である。
図１１は、図４のネットリストを基にしたハイインピーダンス回路構成候補情報(ＤＡＴＡ２)のデータベース構造の例を示す概念図である。
【００２７】
図１２は、図４のネットリストを基にしたハイインピーダンス回路構成情報(ＤＡＴＡ３)のデータベース構造の例を示す概念図である。
図１３は、回路シミュレーションを基にしたＭＯＳＦＥＴオン／オフ状態監視結果(ＤＡＴＡ４)のデータベース構造の例を示す概念図である。
【００２８】
図１４は、回路シミュレーションを基にしたハイインピーダンス検出結果(ＤＡＴＡ５)のデータベース構造の例を示す概念図である。
図１５は、ハイインピーダンス構成回路素子のオン／オフ状態遷移の図である。
【００２９】
図１６は、ハイインピーダンス検出結果を表示するインターフェイスの一例を示す説明図である。
本実施の形態のハイインピーダンス検出装置１００は、例えば、ＣＰＵ、記憶装置、およびディスプレイや、キーボードやポインティング等のユーザインターフェース、さらには通信インターフェース等を備えたコンピュータシステムで構成することができる。
【００３０】
そして、以下に例示するハイインピーダンス検出装置１００のハイインピーダンス回路構成抽出部１０１、ハイインピーダンス状態検出部１０２、ハイインピーダンス検出結果表示部１０３等の各部の機能は、たとえば、コンピュータシステムのハードウェアや、ＣＰＵによって実行されるプログラムやソフトウェア等によって実現され得る。
【００３１】
本実施の形態のハイインピーダンス検出装置１００は、ｄ端子−ｄ端子接続回路抽出部Ｓ１、ハイインピーダンス回路構成除外部Ｓ２（回路判別手段）、で構成されている。
ｄ端子−ｄ端子接続回路抽出部Ｓ１は、ネットリストＤＡＴＡ１を入力し、ハイインピーダンス回路構成候補情報ＤＡＴＡ２を出力する。
【００３２】
ハイインピーダンス回路構成除外部Ｓ２は、ハイインピーダンス回路構成候補情報ＤＡＴＡ２とハイインピーダンス除外回路データＤＡＴＡ７からハイインピーダンス回路構成情報ＤＡＴＡ３を出力する。
【００３３】
ハイインピーダンス状態検出部１０２は、ＭＯＳＦＥＴオン／オフ状態監視部Ｓ３と、ハイインピーダンス検出部Ｓ４で構成されている。
ＭＯＳＦＥＴオン／オフ状態監視部Ｓ３は、ハイインピーダンス回路構成情報ＤＡＴＡ３を入力して、ＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４を出力する。
【００３４】
ハイインピーダンス検出部Ｓ４は、ＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４を入力し、ハイインピーダンス検出結果ＤＡＴＡ５を出力する。
ハイインピーダンス検出結果表示部１０３は、ハイインピーダンス検出結果表示部Ｓ５を備え、このハイインピーダンス検出結果表示部Ｓ５は、ハイインピーダンス検出結果ＤＡＴＡ５をディスプレイ等に可視化して出力する。
【００３５】
以下、具体的な実施の形態として図３の回路を使用した場合の図１によるハイインピーダンス検出装置１００を用いた検証動作を説明する。
尚、図３の回路図中のＭＯＳＦＥＴシンボルには、Ｍ１〜Ｍ４等のシンボル名と呼ばれる情報、およびソース（ｓ）、ゲート（ｇ）、ドレイン（ｄ）の各端子名が付加される。また端子間を結ぶ配線をネットと呼び、各ネットにはネット名（例えば、図３の０１〜０８）と呼ばれる情報が付加される。更に各シンボルには回路シミュレーションに用いるシミュレーションモデル名（例えば、図３のｐｍｏｓ）が付加される。
【００３６】
ｄ端子−ｄ端子接続回路抽出部Ｓ１は、図３の回路を基に出力される図４に示すようなテキストファイルであるネットリストＤＡＴＡ１から、ＭＯＳＦＥＴのシンボル名、端子名と端子間を接続しているネット名、およびシミュレーションモデル名を抽出する。
【００３７】
ここで図４に例示されるように、ネットリストＤＡＴＡ１では、シンボル名２０１の各々に対応して、ｓ端子接続ネット名２０２、ｇ端子接続ネット名２０３、ｄ端子接続ネット名２０４、モデル名２０５の各々が対応付けられて格納されている。
【００３８】
続いて、全てのネット名をハイインピーダンス対象ネットとして設定し、前記ハイインピーダンス対象として設定したネットに接続されているＭＯＳＦＥＴの接続端子を抽出し、前記接続端子がｄ端子またはｓ端子であるＭＯＳＦＥＴが２個以上の場合を、ハイインピーダンス条件を満たす回路構成と判定し、ハイインピーダンスとなるネット名およびハイインピーダンス状態を発生させるＭＯＳＦＥＴの情報を、図１１のデータ構造でハイインピーダンス回路構成候補情報ＤＡＴＡ２へ出力する。
【００３９】
ハイインピーダンス回路構成除外部Ｓ２は、ｄ端子−ｄ端子接続回路抽出部Ｓ１で抽出したハイインピーダンス回路構成候補情報ＤＡＴＡ２に対して、ハイインピーダンス除外回路データＤＡＴＡ７に保持されている図５から図９に示すようなハイインピーダンス状態と為り得ない回路構成、および図１０に示すようなハイインピーダンス状態が発生しても問題とならない回路構成を検索、除外し、ハイインピーダンス回路構成情報として図１２のデータ構造でＤＡＴＡ３へ出力する。
【００４０】
図３の回路の場合、ハイインピーダンス回路構成情報として検出されたネット名０７のノードを構成するＭ３およびＭ４のＭＯＳＦＥＴは、図５に示すインバータ回路を構成しているため除外される。
【００４１】
ハイインピーダンス除外回路データＤＡＴＡ７に保持されている回路構成例は次のとおりである。
図５は、ハイインピーダンス対象ノードに接続されているＭＯＳＦＥＴがインバータ回路を構成している。
【００４２】
図６は、ハイインピーダンス対象ノードに接続されているＭＯＳＦＥＴがそれぞれプルアップ／プルダウンされて保護回路を構成している。
図７は、ハイインピーダンス対象ノードに接続されているＭＯＳＦＥＴが同一極性で、且つ、そのＭＯＳＦＥＴのｇ端子がインバータの入出力ノードとなる構成である。
【００４３】
図８は、ハイインピーダンス対象ノードがレベルシフト回路で、その入力ノードがインバータ回路に接続された構成である。
図９は、ハイインピーダンス対象ノードが差動入力回路で構成された回路である。
【００４４】
以上、図５から図９までの回路は、ハイインピーダンス対象ノードに接続されている全てのＭＯＳＦＥＴが同時にオフ状態とはならず、ハイインピーダンス状態となり得ない回路構成（第２回路構成）である。
【００４５】
また、図１０は、ハイインピーダンス対象ノードがｄ端子またはｓ端子のみでＭＯＳＦＥＴと接続された構成であり、ハイインピーダンス対象ノードがＭＯＳＦＥＴのｇ端子に接続されていないため、ハイインピーダンス状態が発生しても回路動作に影響を与えない構成（第２回路構成）である。
【００４６】
ＭＯＳＦＥＴオン／オフ状態監視部Ｓ３は、回路シミュレーション実行時に、ハイインピーダンス回路構成情報ＤＡＴＡ３に格納されている各ＭＯＳＦＥＴのオン／オフ状態を監視し、監視結果をＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４に出力する。
【００４７】
例えば、図３におけるハイインピーダンス状態と成り得るネット名０１のネットを構成する回路素子、Ｍ１およびＭ２（第１回路構成）のオン／オフ状態遷移（オン状態からオフ状態への遷移、またはオフ状態からオン状態への遷移）が図１５のような場合、ＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４へは、図１３に示すデータ構造で出力する。
【００４８】
回路シミュレーションが終了した後、ハイインピーダンス検出部Ｓ４がＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４とハイインピーダンス回路構成情報ＤＡＴＡ３を基に、ハイインピーダンス状態となったネット名、前記ネットにおいてハイインピーダンス状態が発生した時刻、ハイインピーダンス状態が解消された時刻、およびハイインピーダンス状態が継続した時間を抽出し、図１４に示すデータ構造で、ハイインピーダンス検出結果ＤＡＴＡ５へ出力する。
【００４９】
例えば、ＭＯＳＦＥＴオン／オフ状態遷移が図１５の線図のような場合、前記ハイインピーダンス状態が発生した時刻をｔ０、ｔ４、ｔ６、ｔ８、ｔ１０、ハイインピーダンス状態が解消された時刻をｔ１、ｔ５、ｔ７、ｔ９、ｔ１１、ハイインピーダンス状態が継続した時間をｔ１−ｔ０、ｔ５−ｔ４、ｔ７−ｔ６、ｔ９−ｔ８、ｔ１１−ｔ１０として抽出する。
【００５０】
ハイインピーダンス状態の検出が終了した後、ハイインピーダンス検出結果表示部Ｓ５によって、ハイインピーダンス検出結果ＤＡＴＡ５の内容を図１６に示すようなインターフェイス（例えば、ディスプレイ画面）に表示する。
【００５１】
図１６の表示画面３００の例では、ハイインピーダンス状態として検出されたネット名を表示する画面領域３０１と、対応する発生時刻、終了時刻、継続時間の情報が表示される画面領域３０２が設けられている。
【００５２】
以上の本実施の形態１のハイインピーダンス検出装置１００においては、ハイインピーダンス回路構成除外部Ｓ２により、回路動作に影響を与えないハイインピーダンス状態を除外して、回路検証に有効なハイインピーダンス状態を効率よく検出することができ、ＭＯＳＦＥＴ等のトランジスタを含むアナログ回路のシミュレーションにおいて、短いシミュレーション時間で、回路動作に影響を与えるハイインピーダンス状態を効率良く検出することが可能となる。
【００５３】
すなわち、この実施の形態１によれば、構成的に従来は除外されなかったハイインピーダンス状態と成りえない回路構成、およびハイインピーダンス状態が発生した場合でも回路動作に影響を与えない回路構成を予め除外して回路シミュレーションを実行することが可能となり、回路シミュレーション実行時間の長大化を抑え、ハイインピーダンス状態の検証を高速に実行することが可能となる。尚、本実施の形態１の技術の適用により回路シミュレーション実行時間は約４０％短縮可能である。
【００５４】
［実施の形態２］
図１７は本発明の他の実施の形態である半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の具体的な構成例を示す概念図である。
図１８は、本実施の形態において、擬似エラーを削除したハイインピーダンス検出結果を表示するインターフェイスの一例を示す概念図である。
【００５５】
本実施の形態のハイインピーダンス検出装置１００Ａでは、ハイインピーダンス回路構成抽出部１０１のハイインピーダンス回路構成除外部Ｓ２を省略し、代わりに、ハイインピーダンス状態検出部１０２に擬似ハイインピーダンス状態除外部Ｓ６（ハイインピーダンス状態判別手段）を設けている。
【００５６】
すなわち、本実施の形態２のハイインピーダンス回路構成抽出部１０１ではハイインピーダンス回路構成除外部Ｓ２での除外をせず、ｄ端子−ｄ端子接続回路抽出部Ｓ１で抽出した結果をハイインピーダンス回路構成情報ＤＡＴＡ３とする。
【００５７】
上述の実施の形態１と同様に、ＭＯＳＦＥＴオン／オフ状態監視部Ｓ３で、回路シミュレーション実行時にハイインピーダンス回路構成情報ＤＡＴＡ３に格納されている各ＭＯＳＦＥＴのオン／オフ状態を監視し、監視結果をＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４に出力する。
【００５８】
回路シミュレーション終了後、ハイインピーダンス検出部Ｓ４は実施の形態１と同様に、ＭＯＳＦＥＴオン／オフ状態監視結果ＤＡＴＡ４とハイインピーダンス回路構成情報ＤＡＴＡ３を基に、ハイインピーダンス状態となったネット名、前記ネットにおいてハイインピーダンス状態が発生した時刻、ハイインピーダンス状態が解消された時刻、およびハイインピーダンス状態が継続した時間を抽出する。
【００５９】
その後、本実施の形態２の場合には、擬似ハイインピーダンス状態除外部Ｓ６によって、上述の図１５のｔ０〜ｔ１に示すように回路シミュレーション開始時におけるＭ１およびＭ２の初期状態（オフ状態）によるハイインピーダンス状態の成立、またｔ１１〜ｔ１０に示すように周辺回路のノイズなどが原因でＭ１が瞬間的にオフ状態になることでハイインピーダンス状態が成立する箇所を擬似エラーとして除外した上でハイインピーダンス検出結果ＤＡＴＡ５へ出力する。
【００６０】
尚、擬似ハイインピーダンス状態除外部Ｓ６における瞬間的なハイインピーダンス状態の判断基準としては、例えば、前記ハイインピーダンス状態が継続した時間Ｔが回路シミュレータの最小解析時間Ｔｍｉｎ（タイムステップ：例えば５ｎｓ）の２倍以下とする。
【００６１】
すなわち、一例として、本実施の形態の場合、擬似ハイインピーダンス状態除外部Ｓ６は、Ｔ＝第１継続時間Ｔｃ１≦（２×Ｔｍｉｎ）、の場合のハイインピーダンス状態を除外する。
【００６２】
また、Ｔ＝第２継続時間Ｔｃ２＞（２×Ｔｍｉｎ）、の場合のハイインピーダンス状態を検出する。
ハイインピーダンス状態の検出が終了した後、ハイインピーダンス検出結果表示部Ｓ５によって、ハイインピーダンス検出結果ＤＡＴＡ５の内容を図１８に示すようなインターフェイス（表示画面）に表示する。
【００６３】
以上の本実施の形態２のハイインピーダンス検出装置１００Ａでは、擬似ハイインピーダンス状態除外部Ｓ６により、ハイインピーダンス状態の継続時間の長短に応じて、検出されるべきでない疑似ハイインピーダンス状態を除外できるので、ＭＯＳＦＥＴ等のトランジスタを含むアナログ回路のシミュレーションにおいて、周辺回路の動作に起因するノイズによる、瞬間的なハイインピーダンス状態を除外することが可能となり、擬似エラーのないハイインピーダンス状態の検出が可能となる。
この結果、検証作業の効率化を実現できる。
【００６４】
［実施の形態３］
図１９は、本発明のさらに他の実施の形態の半導体集積回路のハイインピーダンス検出方法を実施するハイインピーダンス検出装置の具体的な構成を示す概念図である。
【００６５】
図２０は、ハイインピーダンス・フィルタリング情報(ＤＡＴＡ６)のデータベース構造の例を示す概念図である。
図２１は、ハイインピーダンス検出結果をフィルタリングする仕組みとインターフェイスの一例を示す概念図である。
【００６６】
本実施の形態３のハイインピーダンス検出装置１００Ｂは、ハイインピーダンス検出装置１００Ａの変形例であり、ハイインピーダンス回路構成抽出部１０１およびハイインピーダンス状態検出部１０２のフローは実施の形態２と同様である。
【００６７】
この実施の形態３のハイインピーダンス検出装置１００Ｂの場合、ハイインピーダンス検出結果表示部１０３では、ハイインピーダンス検出結果表示部Ｓ５は、ハイインピーダンス・フィルタリング情報ＤＡＴＡ６を使用して表示情報の選別（フィルタリング）を行う前記フィルタリング機能を備えている。
【００６８】
すなわち、ハイインピーダンス状態の検出が終了した後、ハイインピーダンス検出結果表示部Ｓ５によって、ハイインピーダンス検出結果ＤＡＴＡ５とハイインピーダンス・フィルタリング情報ＤＡＴＡ６をつき合わせて、ハイインピーダンス検出結果をフィルタリングして表示画面３００Ａに表示する。
【００６９】
ハイインピーダンス・フィルタリング情報ＤＡＴＡ６には、回路シミュレーション実行者（ユーザ）が任意に設定した、半導体集積回路ごとに特有のハイインピーダンス発生時刻の許容範囲４０１、およびハイインピーダンス状態継続時間の許容範囲４０２が、図２０に示すデータ構造で保存されており、ハイインピーダンス検出結果ＤＡＴＡ５に保存されているデータのうち、前記許容範囲４０１および４０２内に収まるデータをフィルタリングする。
【００７０】
ただし、初めて回路シミュレーションを実行するときなど、ハイインピーダンス・フィルタリング情報ＤＡＴＡ６が無い場合は、ハイインピーダンス検出結果ＤＡＴＡ５のハイインピーダンス検出結果を全て表示する。
【００７１】
図２１には、本実施の形態３のハイインピーダンス検出装置１００Ｂのインターフェイスとしての表示画面３００Ａが例示されている。
この表示画面３００Ａの例では、ハイインピーダンス検出結果を表示するフィールド（画面領域３０１、画面領域３０２）に加え、フィルタリング設定フィールド３０３が設けられている。
【００７２】
このフィルタリング設定フィールド３０３には、条件選択部３０４、条件値入力部３０５、実行ボタン３０６が設けられている。
そして、ユーザは、このフィルタリング設定フィールド３０３に、条件選択部３０４と条件値入力部３０５を操作して、ハイインピーダンス発生時刻の許容範囲、またはハイインピーダンス状態継続時間の許容範囲を設定し、フィルタリングの実行ボタン３０６を押す。
【００７３】
このとき、フィルタリング設定フィールド３０３に設定されたハイインピーダンス・フィルタリング情報がハイインピーダンス・フィルタリング情報ＤＡＴＡ６に許容範囲４０１および４０２として格納され、ハイインピーダンス検出結果ＤＡＴＡ５との比較を行い、合致しているハイインピーダンス検出結果をＤＡＴＡ５から削除して、表示する。
【００７４】
本変形例の表示画面３００Ａのインターフェイスを用いることで、回路動作に影響を与えないハイインピーダンス状態を削除できるため、確度の高いハイインピーダンス状態の検証が可能となる。
【００７５】
また、フィルタリング設定フィールド３０３に設定した値は、ハイインピーダンス・フィルタリング情報ＤＡＴＡ６に自動で格納する機能を有しており、同一のネットリストによる回路シミュレーション時には、フィルタリング設定フィールド３０３を操作するフィルタリング設定を施すことなく、ハイインピーダンス・フィルタリング情報ＤＡＴＡ６の設定情報を用いてハイインピーダンス検出結果表示部１０３で自動フィルタリングが可能となる。
【００７６】
すなわち、本実施の形態３のハイインピーダンス検出装置１００Ｂの技術によれば、検出されたハイインピーダンス状態を任意にフィルタリングすることが可能となり、回路動作に不具合を生じさせるハイインピーダンス状態のみを効率的に検証することが可能となる。
【００７７】
以上説明したように、本発明の各実施の形態によれば、シミュレーション実行時間の長大化を抑えつつ、回路動作に不具合を生じさせる可能性の高いハイインピーダンス状態のみを効率的に検出することが可能な半導体集積回路のハイインピーダンス検出技術を提供することができる。
【００７８】
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００７９】
１００  ハイインピーダンス検出装置
１００Ａ  ハイインピーダンス検出装置
１００Ｂ  ハイインピーダンス検出装置
１０１  ハイインピーダンス回路構成抽出部
１０２  ハイインピーダンス状態検出部
１０３  ハイインピーダンス検出結果表示部
Ｓ１  ｄ端子−ｄ端子接続回路抽出部
Ｓ２  ハイインピーダンス回路構成除外部
Ｓ３  ＭＯＳＦＥＴオン／オフ状態監視部
Ｓ４  ハイインピーダンス検出部
Ｓ５  ハイインピーダンス検出結果表示部
Ｓ６  擬似ハイインピーダンス状態除外部
ＤＡＴＡ１  回路図情報（ネットリスト）
ＤＡＴＡ２  ハイインピーダンス回路構成候補情報
ＤＡＴＡ３  ハイインピーダンス回路構成情報
ＤＡＴＡ４  ＭＯＳＦＥＴオン／オフ状態監視結果
ＤＡＴＡ５  ハイインピーダンス検出結果
ＤＡＴＡ６  ハイインピーダンス・フィルタリング情報
ＤＡＴＡ７  ハイインピーダンス除外回路情報
Ｍ１  Ｐ型ＭＯＳトランジスタのシンボル名
Ｍ２  Ｎ型ＭＯＳトランジスタのシンボル名
Ｍ３  Ｐ型ＭＯＳトランジスタのシンボル名
Ｍ４  Ｎ型ＭＯＳトランジスタのシンボル名
０１  Ｍ１のｄ端子、Ｍ２のｄ端子、Ｍ３のｇ端子、Ｍ４のｇ端子を接続するネット名
０２  Ｍ１のｇ端子を接続するネット名
０３  Ｍ２のｇ端子を接続するネット名
０４  Ｍ１のｓ端子を接続するネット名
０５  Ｍ２のｓ端子を接続するネット名
０６  Ｍ３のｓ端子を接続するネット名
０７  Ｍ３のｄ端子、Ｍ４のｄ端子を接続するネット名
０８  Ｍ４のｓ端子を接続するネット名
２０１  シンボル名
２０２  ｓ端子接続ネット名
２０３  ｇ端子接続ネット名
２０４  ｄ端子接続ネット名
２０５  モデル名
３００  表示画面
３００Ａ  表示画面
３０１  画面領域
３０２  画面領域
３０３  フィルタリング設定フィールド
３０４  条件選択部
３０５  条件値入力部
３０６  実行ボタン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２３】
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【図２１】
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