(57)【要約】【課題】マルチフェーズ型電源装置における信頼性の向上を実現する。【解決手段】例えば、複数のインダクタＬ［１］〜Ｌ［ｍ］と、これらを駆動する複数の駆動ユニットＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］を備える。各駆動ユニットＤＲＩＣ［ｎ］は、短絡検出回路ＳＤＥＴＣ［ｎ］を備え、ＳＤＥＴＣ［ｎ］は、ハイサイドのトランジスタＱＨ［ｎ］（又はロウサイドのトランジスタＱＬ［ｎ］）に過大な電流が流れた際に、短絡検出出力回路ＳＤＥＴＩＦ［ｎ］を介して外部端子（ＳＤＥＴ［ｎ］）を駆動する。各ＤＲＩＣ［ｎ］の外部端子（ＳＤＥＴ［ｎ］）は、バスＳＢＳに共通接続されており、各ＤＲＩＣ［ｎ］は、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］のいずれかにおいて短絡が検出されたことをＳＢＳを介して認識できる。【選択図】図１
2012120355.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２駆動ユニットと、
バスと、
一端が共通に結合される第１および第２インダクタと、
前記第１および第２駆動ユニットにそれぞれ異なる位相を持つ第１および第２パルス幅変調信号を出力するＰＷＭ制御ユニットと、
インダクタ駆動用の電源電圧を生成する電源供給ブロックとを備え、
前記第１駆動ユニットは、
前記インダクタ駆動用の電源電圧が供給される第１電源端子と、
前記第１インダクタの他端に結合される第１スイッチ端子と、
接地電源電圧が供給される第１接地端子と、
前記バスに接続される第１検出端子と、
前記第１電源端子と前記第１スイッチ端子の間に電流経路が形成される第１ハイサイドトランジスタと、
前記第１スイッチ端子と前記第１接地端子の間に電流経路が形成される第１ロウサイドトランジスタと、
前記第１パルス幅変調信号に応じて前記第１ハイサイドトランジスタおよび前記第１ロウサイドトランジスタのオン・オフを制御する第１ドライバ回路と、
前記第１ハイサイドトランジスタに流れる電流が所定の電流よりも大きい場合に前記第１検出端子を介して前記バスを第２電圧レベルから第１電圧レベルに駆動する第１ハイサイド検出回路とを備え、
前記第２駆動ユニットは、
前記インダクタ駆動用の電源電圧が供給される第２電源端子と、
前記第２インダクタの他端に結合される第２スイッチ端子と、
前記接地電源電圧が供給される第２接地端子と、
前記バスに接続される第２検出端子と、
前記第２電源端子と前記第２スイッチ端子の間に電流経路が形成される第２ハイサイドトランジスタと、
前記第２スイッチ端子と前記第２接地端子の間に電流経路が形成される第２ロウサイドトランジスタと、
前記第２パルス幅変調信号に応じて前記第２ハイサイドトランジスタおよび前記第２ロウサイドトランジスタのオン・オフを制御する第２ドライバ回路と、
前記第２ハイサイドトランジスタに流れる電流が所定の電流よりも大きい場合に前記第２検出端子を介して前記バスを前記第２電圧レベルから前記第１電圧レベルに駆動する第２ハイサイド検出回路とを備え、
前記第１駆動ユニットは、１個の半導体パッケージで構成され、
前記第２駆動ユニットは、１個の半導体パッケージで構成され、
前記バスは、前記第１および第２検出端子のワイヤードオア論理で駆動されることを特徴とする電源装置。
【請求項２】
請求項１記載の電源装置において、
前記第１ドライバ回路は、前記バスが前記第１電圧レベルの際に前記第１ハイサイドトランジスタをオフに制御し、
前記第２ドライバ回路は、前記バスが前記第１電圧レベルの際に前記第２ハイサイドトランジスタをオフに制御することを特徴とする電源装置。
【請求項３】
請求項２記載の電源装置において、
前記電源供給ブロックは、前記バスを監視し、前記バスが前記第１電圧レベルとなった際には前記インダクタ駆動用の電源電圧の生成を停止することを特徴とする電源装置。
【請求項４】
請求項１記載の電源装置において、
前記ＰＷＭ制御ユニットは、前記バスを監視し、前記バスが前記第１電圧レベルとなった際には前記第１および第２パルス幅変調信号を一定の電圧レベルに固定することを特徴とする電源装置。
【請求項５】
請求項１記載の電源装置において、
前記第１駆動ユニットは、更に、前記第１ロウサイドトランジスタに流れる電流が所定の電流よりも大きい場合に前記第１検出端子を介して前記バスを前記第２電圧レベルから前記第１電圧レベルに駆動する第１ロウサイド検出回路を備え、
前記第２駆動ユニットは、更に、前記第２ロウサイドトランジスタに流れる電流が所定の電流よりも大きい場合に前記第２検出端子を介して前記バスを前記第２電圧レベルから前記第１電圧レベルに駆動する第２ロウサイド検出回路を備えることを特徴とする電源装置。
【請求項６】
１個の半導体パッケージで構成され、
インダクタ駆動用の電源電圧が供給される第１ダイパッドと、
外部のインダクタに電気的に接続される第２ダイパッドと、
第３ダイパッドと、
前記第１ダイパッドに搭載されると共に裏面が前記第１ダイパッドと電気的に接続される第１半導体チップと、
前記第２ダイパッドに搭載されると共に裏面が前記第２ダイパッドと電気的に接続される第２半導体チップと、
前記第３ダイパッドに搭載される第３半導体チップと、
接地電源電圧が供給される第１リードと、
前記第１半導体チップの表面と前記第２ダイパッドとを電気的に接続する第１接続部と、
前記第２半導体チップの表面と前記第１リードとを電気的に接続する第２接続部と、
外部バスに接続される第２リードと、
第１〜第４ボンディングワイヤとを備え、
前記第１半導体チップには、裏面にドレイン電極を持ち、表面にゲート電極とソース電極を持つｎチャネル型のハイサイドトランジスタが形成され、
前記第２半導体チップには、裏面にドレイン電極を持ち、表面にゲート電極とソース電極を持つｎチャネル型のロウサイドトランジスタが形成され、
前記第１接続部は、前記ハイサイドトランジスタのソース電極と前記第２ダイパッドとを接続し、
前記第２接続部は、前記ロウサイドトランジスタのソース電極と前記第１リードとを接続し、
前記第３半導体チップには、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのゲート電極を前記第１および第２ボンディングワイヤを介してそれぞれ制御するドライバ回路と、
前記ハイサイドトランジスタのソース電極から前記第３ボンディングワイヤを介して取り出した第１電圧と、前記第２ダイパッドから前記第４ボンディングワイヤを介して取り出した第２電圧との間の第１電位差を検出し、前記第１電位差が所定の値よりも大きい場合に前記第２リードを介して前記外部バスを第２論理レベルから第１論理レベルに駆動するハイサイド検出回路とが形成されることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ハイサイド検出回路は、第１期間が設定される遅延回路を含み、前記第１電位差が前記所定の値よりも大きい期間が前記第１期間の間継続した場合に前記外部バスを前記第２論理レベルから前記第１論理レベルに駆動することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記ハイサイド検出回路は、ソースに前記第２電圧が印加され、ゲートに前記第１電圧に比例した電圧が印加される検出トランジスタを含み、前記第１電位差が前記所定の値よりも大きいことを前記検出トランジスタのしきい値電圧を利用して検出することを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記ハイサイド検出回路は、前記第１電位差が前記所定の値よりも大きい場合に、前記ドライバ回路を介して前記ハイサイドトランジスタをオフに制御することを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記ドライバ回路は、前記外部バスが前記第１電圧レベルの際に前記第１ハイサイドトランジスタをオフに制御することを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記半導体装置は、更に、第５ボンディングワイヤを備え、
前記第３半導体チップには、更に、前記ロウサイドトランジスタがオンの期間で、前記第２ダイパッドから前記第４ボンディングワイヤを介して取り出した前記第２電圧と、前記ロウサイドトランジスタのソース電極から前記第５ボンディングワイヤを介して取り出した第３電圧との間の第２電位差を検出し、前記第２電位差が所定の値よりも大きい場合に前記第２リードを介して前記外部バスを前記第２論理レベルから前記第１論理レベルに駆動するロウサイド検出回路が形成されることを特徴とする半導体装置。
【請求項１２】
１個の半導体パッケージで構成され、
インダクタ駆動用の電源電圧が供給される第１ダイパッドと、
外部のインダクタに電気的に接続される第２ダイパッドと、
第３ダイパッドと、
前記第１ダイパッドに搭載されると共に裏面が前記第１ダイパッドと電気的に接続される第１半導体チップと、
前記第２ダイパッドに搭載されると共に裏面が前記第２ダイパッドと電気的に接続される第２半導体チップと、
前記第３ダイパッドに搭載される第３半導体チップと、
接地電源電圧が供給される第１リードと、
前記第１半導体チップの表面と前記第２ダイパッドとを電気的に接続する第１接続部と、
前記第２半導体チップの表面と前記第１リードとを電気的に接続する第２接続部と、
外部バスに接続される第２リードと、
第１〜第４ボンディングワイヤとを備え、
前記第１半導体チップには、裏面にドレイン電極を持ち、表面にゲート電極とソース電極を持つｎチャネル型のハイサイドトランジスタが形成され、
前記第２半導体チップには、裏面にドレイン電極を持ち、表面にゲート電極とソース電極を持つｎチャネル型のロウサイドトランジスタが形成され、
前記第１接続部は、前記ハイサイドトランジスタのソース電極と前記第２ダイパッドとを接続し、
前記第２接続部は、前記ロウサイドトランジスタのソース電極と前記第１リードとを接続し、
前記第３半導体チップには、
前記ハイサイドトランジスタおよび前記ロウサイドトランジスタのゲート電極を前記第１および第２ボンディングワイヤを介してそれぞれ制御するドライバ回路と、
前記ハイサイドトランジスタがオンの期間で、前記第１ダイパッドから前記第３ボンディングワイヤを介して取り出した第１電圧と、前記ハイサイドトランジスタのソース電極から前記第４ボンディングワイヤを介して取り出した第２電圧との間の第１電位差を検出し、前記第１電位差が所定の値よりも大きい場合に前記第２リードを介して前記外部バスを第２論理レベルから第１論理レベルに駆動するハイサイド検出回路とが形成されることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記ハイサイド検出回路は、第１期間が設定される遅延回路を含み、前記第１電位差が前記所定の値よりも大きい期間が前記第１期間の間継続した場合に前記外部バスを前記第２論理レベルから前記第１論理レベルに駆動することを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記ハイサイド検出回路は、前記第１電位差が前記所定の値よりも大きい場合に、前記ドライバ回路を介して前記ハイサイドトランジスタをオフに制御することを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記ドライバ回路は、前記外部バスが前記第１電圧レベルの際に前記第１ハイサイドトランジスタをオフに制御することを特徴とする半導体装置。
【請求項１６】
請求項１２記載の半導体装置において、
前記半導体装置は、更に、第５および第６ボンディングワイヤを備え、
前記第３半導体チップには、更に、前記ロウサイドトランジスタがオンの期間で、前記第２ダイパッドから前記第５ボンディングワイヤを介して取り出した第３電圧と、前記ロウサイドトランジスタのソース電極から前記第６ボンディングワイヤを介して取り出した第４電圧との間の第２電位差を検出し、前記第２電位差が所定の値よりも大きい場合に前記第２リードを介して前記外部バスを前記第２論理レベルから前記第１論理レベルに駆動するロウサイド検出回路が形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置および半導体装置に関し、例えば高電圧を低電圧に変換するマルチフェーズ型のスイッチング電源装置およびその構成部品の一つとなる半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、パワーＭＯＳＦＥＴと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが１つのパッケージ内に搭載された半導体装置が記載されている。この半導体装置は、マルチフェーズ動作が可能となっている。また、特許文献２には、負荷短絡保護機能付きＭＯＳ形パワー素子が示されている。また、特許文献３には、ソレノイド負荷の駆動用ドライバ素子が故障したとき、当該ドライバへの電源供給を遮断する構成が示されている。ドライバ素子の故障診断に際しては、ドライバ素子の駆動制御信号と出力とを比較し、予め定められた対応関係に基づいて診断が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７６２０号公報
【特許文献２】特開平５−３２７４４２号公報
【特許文献３】特開２００３−４７１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、パーソナルコンピュータ（以下、ＰＣ）等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧（例えば１００Ｖ等）から所望の直流電圧（例えば１２Ｖ、５Ｖ、３．３Ｖ等）を生成するＡＣ／ＤＣコンバータが備わっている。また、ノート型のＰＣ等では、バッテリによって特定値の直流電圧が供給される。ＰＣ等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このＡＣ／ＤＣコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型ＤＣ／ＤＣコンバータ（バックコンバータ）によって所定の電圧（例えば１．０Ｖ等）および安定した電圧に変換された上でＣＰＵ（Central Processing Unit）等の各種負荷回路に供給される。これらは、一般的にＰＯＬ（point of load）コンバータ等と呼ばれ、例えば、ＰＣの場合には、マザーボード等のＰＣＢ（Printed Circuit Board）上で各種負荷回路の近傍に実装される。
【０００５】
近年、このようなＰＯＬコンバータには、各種負荷回路の低電圧化ならびに高速化に伴い、大電流化、高速応答化、ならびに安定化への要求が高まっている。このような要求を満たすため、例えば特許文献１等に示されるように、負荷回路に対して複数のインダクタからそれぞれ異なるフェーズで電力を供給するマルチフェーズ技術を用いることが有益となる。図２０は、本発明の前提として検討したマルチフェーズ型の電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の概略的な動作例を示す波形図である。図２０（ａ）に示す電源装置は、ＰＷＭ（Pulse Width Modulation）制御ユニットＰＣＴＬＩＣと、複数（ここでは４個）の駆動ユニットＤＲＩＣ’［１］〜ＤＲＩＣ’［４］と、複数のインダクタＬ［１］〜Ｌ［４］を備えている。これらの各部品は、例えば、同一のＰＣＢ上に適宜実装される。
【０００６】
ＰＷＭ制御ユニットＰＣＴＬＩＣは、各駆動ユニットＤＲＩＣ’［ｎ］（ｎ＝１〜４）に対して、ＰＷＭ信号（パルス幅変調信号）ＰＷＭ［ｎ］を出力する。図２０（ｂ）に示すように、ＰＷＭ［ｎ］とＰＷＭ［ｎ＋１］は、位相（フェーズ）が９０度異なっている。これにより、ＤＲＩＣ’［ｎ］は、対応するインダクタＬ［ｎ］を介してそれぞれ異なるフェーズ（マルチフェーズ）で負荷回路ＬＯＤ（および出力容量Ｃｌｄ）に対して電力を分散して供給する。また、ＰＣＴＬＩＣは、Ｌ［ｎ］に流れる電流情報やＬＯＤに接続される出力電源ノードＶＯの電圧情報等をフィードバック信号ＦＢとして受け、これに基づいて、ＬＯＤ（Ｃｌｄ）への供給電力を各フェーズで均一に分散できるようにＰＷＭ［ｎ］のデューティを適宜制御する。
【０００７】
図２１（ａ）、（ｂ）は、図２０における各駆動ユニットＤＲＩＣ’［ｎ］の内部構成例ならびにその問題点の一例を示す図である。図２２は、図２１（ａ）、（ｂ）の補足図であり、各駆動ユニットＤＲＩＣ’［ｎ］のパッケージ構成例を示す上面図である。図２１（ａ）、（ｂ）に示すように、ＤＲＩＣ’［ｎ］は、トランジスタＱＨ［ｎ］，ＱＬ［ｎ］と、制御ユニットＣＴＬＵ’［ｎ］を備えている。ＱＨ［ｎ］は、電源電圧ＶＩＮ（例えば１２Ｖや１９Ｖ等）と外部出力端子（スイッチ信号ＶＳＷＨ［ｎ］）の間に設けられ、ＱＬ［ｎ］は、外部出力端子（ＶＳＷＨ［ｎ］）と接地電源電圧ＰＧＮＤの間に設けられる。外部出力端子（ＶＳＷＨ［ｎ］）は、図２０に示すように対応するインダクタＬ［ｎ］に接続される。ＣＴＬＵ’［ｎ］は、ＰＣＴＬＩＣからのＰＷＭ［ｎ］に応じて、ＱＨ［ｎ］，ＱＬ［ｎ］のオン・オフを相補的に制御する。
【０００８】
このような構成において、図２１（ａ）に示すように、例えば外部出力端子（ＶＳＷＨ［ｎ］）と接地電源電圧ＰＧＮＤが故障経路ＦＰ１によって短絡した場合、ＱＨ［ｎ］がオンに制御された際にＶＩＮ→ＱＨ［ｎ］→ＦＰ１の経路で貫通電流が流れ、ＱＨ［ｎ］が熱破壊される恐れがある。同様に、図２１（ｂ）に示すように、例えば電源電圧ＶＩＮと外部出力端子（ＶＳＷＨ［ｎ］）が故障経路ＦＰ２によって短絡した場合、ＱＬ［ｎ］がオンに制御された際にＶＩＮ→ＦＰ２→ＱＬ［ｎ］の経路で貫通電流が流れ、ＱＬ［ｎ］が熱破壊される恐れがある。また、この場合、ＱＬ［ｎ］がオフの際に、ＶＩＮ→ＦＰ２の経路で負荷回路に対して過大な電力が供給され、負荷回路が破壊される恐れもある。
【０００９】
ここで、このような故障経路ＦＰ１，ＦＰ２は、例えば、図２２に示すように、互いに隣接するＶＩＮ用外部端子Ｐ１４とＶＳＷＨ用外部端子Ｐ１５の間の半田ブリッジ（ＦＰ２）や、互いに隣接するＶＳＷＨ用外部端子Ｐ２９とＰＧＮＤ用外部端子Ｐ２８の間の半田ブリッジ（ＦＰ１）などで生じ得る。このような外部端子の割り付け方は、ある程度普遍的に定められているため、外部端子の割り付け方を工夫することによる対策は行い難い。また、図示はしないが、各駆動ユニットＤＲＩＣ’［ｎ］上には、例えば、ヒートシンク等が搭載される場合があり、このヒートシンクの位置ズレ等によって故障経路ＦＰ１，ＦＰ２が生じることも考えられる。
【００１０】
仮にこのような故障経路ＦＰ１，ＦＰ２が生じた場合、例えば、駆動ユニットＤＲＩＣ’［ｎ］が、自身の故障を検出してトランジスタＱＨ［ｎ］，ＱＬ［ｎ］をオフに制御することで自身の保護を図ること等が考えられる。しかしながら、図２０に示したようなマルチフェーズ型の電源装置の場合、ＰＷＭ制御ユニットＰＣＴＬＩＣが各フェーズに均等に出力電流が流れるように制御を行っているため、1つまたは複数のＤＲＩＣ’［ｎ］で前述したような保護が行われた場合、次のようなことが懸念される。まず、保護されたＤＲＩＣ’［ｎ］以外のＤＲＩＣ’［ｎ］において、出力電流が増加することから、過電流状態になり当該ＤＲＩＣ’［ｎ］内のＱＨ［ｎ］，ＱＬ［ｎ］が破壊される恐れがある。また、保護されたＤＲＩＣ’［ｎ］以外のＤＲＩＣ’［ｎ］において、出力電流が不均一となり、ＰＣＴＬＩＣからのＰＷＭ［ｎ］に誤動作が生じ、出力電源ノードＶＯの電圧を所望の値に制御できない恐れがある。なお、このような事態に伴い、最悪の場合、負荷回路が破壊される恐れもある。
【００１１】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信頼性の向上が実現可能なマルチフェーズ型の電源装置、ならびにその部品の一つとなる半導体装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１３】
本実施の形態による電源装置は、複数のインダクタと、それぞれ位相が異なる複数のパルス幅変調信号を生成するＰＷＭ制御ユニットと、複数のパルス幅変調信号に応じて複数のインダクタをそれぞれ異なる位相で駆動する複数の駆動ユニットと、複数の駆動ユニットにインダクタ駆動用の電源電圧を供給する電源供給ユニットと、共通バスとを備える。そして、各駆動ユニットは、インダクタの一端をインダクタ駆動用の電源電圧に接続するハイサイドトランジスタと、インダクタの一端を接地電源電圧に接続するロウサイドトランジスタと、ハイサイドトランジスタに流れる電流が所定の値よりも大きい場合に外部端子を介して共通バスを第１論理レベルに駆動する短絡検出回路とを備える。
【００１４】
このような構成例を用いると、各駆動ユニットは、複数の駆動ユニットのいずれかにおいて短絡が生じたことを共通バスのワイヤードオア論理を介して認識することができ、例えば、自身のハイサイドトランジスタをオフに制御する等の適切な保護を行うことが可能になる。また、電源供給ユニットも、共通バスのワイヤードオア論理を介して各駆動ユニットにおける短絡の有無を認識することができ、インダクタ駆動用の電源電圧の供給を停止する等の適切な保護を行うことが可能になる。また、各駆動ユニットは、それぞれ１個の半導体パッケージで構成されているため、短絡検出回路の判定条件となる所定の値を高精度に設定することができる。これらのことから、マルチフェーズ型電源装置における信頼性の向上が実現可能になる。
【００１５】
また、本実施の形態による半導体装置は、１個の半導体パッケージ内に、前述したハイサイドトランジスタが形成される第１チップと、ロウサイドトランジスタが形成される第２チップと、短絡検出回路やドライバ回路等が形成される第３チップと、第１〜第３チップがそれぞれ搭載される第１〜第３ダイパッドと、第１接続部などを備えている。ハイサイドトランジスタおよびロウサイドトランジスタは縦構造のＭＩＳＦＥＴで形成され、ハイサイドトランジスタは、第１ダイパッドから供給されたインダクタ駆動用の電源電圧を裏面電極（ドレイン電極）で受け、ドライバ回路によってオンに駆動された際に当該電源電圧を表面電極（ソース電極）に接続する。第１接続部は、この表面電極を第２ダイパッドに接続し、第２ダイパッドからインダクタに対してインダクタ駆動用の電源電圧が供給される。ここで、短絡検出回路は、ハイサイドトランジスタの表面電極（ソース電極）からボンディングワイヤを介して引き出した電圧と、第２ダイパッドからボンディングワイヤを介して引き出した電圧との電位差を監視することで短絡検出を行う。
【００１６】
このような構成例を用いると、特に第２ダイパッドの面積が通常大きいことからボンディングワイヤの実装が容易となる。また、第１接続部および第２ダイパッドの寄生成分（寄生抵抗、寄生インダクタ）を用いて短絡検出を行うため、例えば、寄生インダクタによる過渡状態等を利用して検出を行うことができ、寄生抵抗が小さい場合（すなわち電力損失が小さい場合）でも十分に対応可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、マルチフェーズ型電源装置における信頼性の向上が実現可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１による電源装置を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）は（ａ）における各駆動ユニットの構成例を示す概略図である。
【図２】（ａ）、（ｂ）は、図１の電源装置を拡張した構成例を示すものであり、図１での短絡検出に応じたＰＷＭ制御ユニットの処理の一例を示す概略図である。
【図３】（ａ）は、図２（ａ）におけるＰＷＭ制御ユニットの構成例を示す概略図であり、（ｂ）は図３（ａ）の動作例を示す波形図である。
【図４】本発明の実施の形態２による電源装置において、図１の電源装置を拡張した構成例を示すものであり、図１での短絡検出に応じた電源供給ユニットの処理の一例を示す概略図である。
【図５】図４における電源供給ユニットの詳細な構成例を示すブロック図である。
【図６】本発明の実施の形態３による電源装置において、その全体構成の一例を示すブロック図である。
【図７】図６における各駆動ユニットの詳細な構成例を示すブロック図である。
【図８】図７の駆動ユニットの詳細なパッケージ構成例を示すものであり、（ａ）はその上面図、（ｂ）は（ａ）の内部構成例を示す上面図、（ｃ）は（ｂ）における各半導体チップのパッド配置例を示す上面図である。
【図９】図７および図８において、ハイサイドのトランジスタが形成された半導体チップのデバイス構造例を示す断面図である。
【図１０】図７の駆動ユニットにおけるハイサイドのドライバ回路および短絡検出回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。
【図１１】図１０の補足図であり、図１０の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。
【図１２】本発明の実施の形態４による電源装置において、図７の駆動ユニットにおけるハイサイドのドライバ回路および短絡検出回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）における遅延回路の構成例を示す回路図、（ｃ）は（ａ）の動作例を示す波形図である。
【図１３】本発明の実施の形態５による電源装置において、図７の駆動ユニットにおけるハイサイドのドライバ回路および短絡検出回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図１４】本発明の実施の形態６による電源装置において、図７の駆動ユニットにおけるハイサイドのドライバ回路および短絡検出回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。
【図１５】図１４の補足図であり、図１４の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。
【図１６】本発明の実施の形態７による電源装置において、図７の駆動ユニットにおけるロウサイドのドライバ回路および短絡検出回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）および（ｃ）は（ａ）の動作例を示す波形図である。
【図１７】図１６の補足図であり、図１６の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。
【図１８】本発明の実施の形態８による電源装置において、その一部の基板レイアウトの構成例を示す平面図である。
【図１９】図１８を拡張して形成したマルチフェーズ型電源装置の基板レイアウトの構成例を示す平面図である。
【図２０】本発明の前提として検討したマルチフェーズ型の電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）の概略的な動作例を示す波形図である。
【図２１】（ａ）、（ｂ）は、図２０における各駆動ユニットの内部構成例ならびにその問題点の一例を示す図である。
【図２２】図２１（ａ）、（ｂ）の補足図であり、各駆動ユニットのパッケージ構成例を示す上面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（又はＭＯＳトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
<<電源装置（主要部）の基本構成>>
図１は、本発明の実施の形態１による電源装置を示すものであり、図１（ａ）はその主要部の構成例を示す概略図、図１（ｂ）は図１（ａ）における各駆動ユニットの構成例を示す概略図である。図１（ａ）に示す電源装置は、ｍ個（ｍは２以上の整数）の駆動ユニットＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］と、一端が出力電源ノードＶＯに共通接続されたｍ個のインダクタＬ［１］〜Ｌ［ｍ］と、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に共通に接続されたバスＳＢＳと、ＳＢＳを電源電圧ＶＣＣにプルアップする抵抗Ｒｐとを備えている。Ｌ［１］〜Ｌ［ｍ］は、それぞれ、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］によって異なるフェーズ（マルチフェーズ）で駆動され、ＶＯを介して異なるフェーズで負荷回路（図示せず）に電力を供給する。ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］は、ここでは、それぞれ独立した半導体パッケージで実現され、Ｌ［１］〜Ｌ［ｍ］と共にマザーボード等の配線基板（ＰＣＢ）上に実装される。また、ＳＢＳは、ＰＣＢ上の配線パターンで実現される。
【００２４】
各駆動ユニット（半導体装置）ＤＲＩＣ［ｎ］（ｎ＝１，２，…，ｍ）は、図１（ｂ）に示すように、トランジスタ（パワートランジスタ）ＱＨ［ｎ］，ＱＬ［ｎ］と、ドライバ回路ＤＶ［ｎ］と、短絡検出回路ＳＤＥＴＣ［ｎ］と、短絡検出出力回路ＳＤＥＴＩＦ［ｎ］を備えている。ＱＨ［ｎ］，ＱＬ［ｎ］は、ここではｎチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が用いられる。ＱＨ［ｎ］は電源電圧ＶＩＮと外部出力端子（スイッチ信号ＶＳＷＨ［ｎ］）の間にソース・ドレイン経路が形成され、ＱＬ［ｎ］は外部出力端子（ＶＳＷＨ［ｎ］）と接地電源電圧ＰＧＮＤの間にソース・ドレイン経路が形成される。ＤＶ［ｎ］は、ＱＨ［ｎ］，ＱＬ［ｎ］のオン・オフを制御する。
【００２５】
短絡検出出力回路ＳＤＥＴＩＦ［ｎ］は、抵抗Ｒ１［ｎ］およびｎチャネル型ＭＯＳトランジスタＭＮｄ［ｎ］を備えている。短絡検出回路ＳＤＥＴＣ［ｎ］は、図２１（ａ）、（ｂ）に示したような故障経路（短絡経路）ＦＰ１，ＦＰ２の有無を判別し、故障経路が有ると判別した場合にはＭＮｄ［ｎ］をオンに制御する。ＭＮｄ［ｎ］は、ソースが接地電源電圧ＧＮＤに、ドレインがＲ１［ｎ］（なおＲ１［ｎ］は省略することも可能）を介して外部端子（短絡検出信号ＳＤＥＴ［ｎ］）に接続される。外部端子（ＳＤＥＴ［ｎ］）は、図１（ａ）に示すようにバスＳＢＳに共通に接続されている。したがって、１個以上のＤＲＩＣ［ｎ］が短絡を検出した際（各ＤＲＩＣ［ｎ］内のＭＮｄ［ｎ］の内、１個以上がオンに制御された際）には、当該ＤＲＩＣ［ｎ］のＳＤＥＴ［ｎ］がＧＮＤレベルに駆動され、これに伴いＳＢＳがＶＣＣレベルからＧＮＤレベルにプルダウンされる。
【００２６】
このバスＳＢＳ上に出力された各ＤＲＩＣ［ｎ］からの短絡検出結果は、イネーブル信号ＥＮとして後述するＰＷＭ制御ユニットＰＣＴＬＩＣや電源供給ユニットＰＷＲＣＴＬ等で使用される。また、このＥＮは、ＤＲＩＣ［ｎ］自身の制御信号として使用することも可能である。例えば、図１（ｂ）に示すように、各ＤＲＩＣ［ｎ］は、ＥＮをドライバイネーブル信号ＥＮ＿Ｄ［ｎ］として受け、各ＤＲＩＣ［ｎ］内のＤＶ［ｎ］は、ＥＮ＿Ｄ［ｎ］がＧＮＤレベルとなった際にＱＨ［ｎ］，ＱＬ［ｎ］を共にオフに制御すること等でＱＨ［ｎ］，ＱＬ［ｎ］の保護を図る。この場合、少なくとも１個以上のＤＲＩＣ［ｎ］で短絡が検出された際に、全てのＤＲＩＣ［ｎ］は、この検出結果をバスＳＢＳを介して早期に認識できると共に自身のＱＨ［ｎ］，ＱＬ［ｎ］を保護することが可能となる。なお、各ＤＲＩＣ［ｎ］が、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］全体の動作活性化・非活性化を制御するための外部端子（ＤＲＩＣイネーブル端子）を備えている場合には、当該外部端子を、短絡検出用の外部端子（ＳＤＥＴ［ｎ］）と兼用することも可能である。
【００２７】
このように各ＤＲＩＣ［ｎ］における短絡有無の検出結果がワイヤードオア論理によってバスＳＢＳ上出力される構成を用いることで、少なくとも１個以上のＤＲＩＣ［ｎ］で短絡が検出されたことを少ない配線本数（小面積）で全てＤＲＩＣ［ｎ］やＰＷＭ制御ユニットＰＣＴＬＩＣや電源供給ユニットＰＷＲＣＴＬに通知することが可能となる。例えば、あるフェーズで故障を検出した場合、図２０〜図２２で述べたように当該フェーズ以外の他のフェーズにも破壊等の悪影響が生じる恐れがあるが、図１のような構成例を用いることで、破壊等が生じる前の早い段階で全てのフェーズに短絡の発生を認識させることができる。その結果、全てのフェーズにおいて適切な保護を図ることができ、マルチフェーズ型電源装置の信頼性を向上させることが可能となる。
【００２８】
なお、ここでは、ワイヤードオア論理として、ＭＮｄ［ｎ］をスイッチとしたプルダウン型の構成を用いたが、同様にｐチャネル型のＭＯＳトランジスタ等を用いたプルアップ型の構成とすることも可能である。ただし、通常、放電速度を早める方が充電速度を早めるよりも容易に実現可能であるため、イネーブル信号ＥＮの応答速度を早める（早期に保護を図る）観点等からはプルダウン型の構成の方が望ましい。また、ここでは、各ＤＲＩＣ［ｎ］を独立した半導体パッケージで構成したが、場合によっては、例えば２個のＤＲＩＣ［ｎ］を１個の半導体パッケージで構成するようなことも可能である。
【００２９】
<<短絡検出時の処理内容［１］>>
図２（ａ）、（ｂ）は、図１の電源装置を拡張した構成例を示すものであり、図１での短絡検出に応じたＰＷＭ制御ユニットＰＣＴＬＩＣの処理の一例を示す概略図である。図２（ａ）の電源装置は、図１の電源装置に対して、ＰＷＭ制御ユニットＰＣＴＬＩＣが加わった構成となっている。ＰＣＴＬＩＣは、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に対してそれぞれＰＷＭ信号（パルス幅変調信号）ＰＷＭ［１］〜ＰＷＭ［ｍ］を出力する。ただし、ＰＣＴＬＩＣは、図１で説明したようなバスＳＢＳを介して出力されたイネーブル信号ＥＮｐのＧＮＤレベルを検出した際に、ＰＷＭ［１］〜ＰＷＭ［ｍ］を全てオフレベルに固定する。一方、図２（ｂ）の電源装置は、図２（ａ）の電源装置に加えて、更に、ＰＣＴＬＩＣを制御するＣＰＵ（Central Processing Unit）（又はＡＳＩＣ（Application Specific Integrated Circuit））等が加わった構成となっている。ＣＰＵ（又はＡＳＩＣ）は、バスＳＢＳを介して出力されたイネーブル信号ＥＮｃのＧＮＤレベルを検出した際に、ＰＣＴＬＩＣのイネーブル信号ＥＮｐをオフレベルに制御し、これに応じてＰＣＴＬＩＣは、ＰＷＭ［１］〜ＰＷＭ［ｍ］を全てオフレベルに固定する。
【００３０】
これらの構成例を用いると、ＰＣＴＬＩＣからＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に向けたＰＷＭ［ｎ］の出力が停止し、ＰＣＴＬＩＣおよびＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］を含めた電源装置全体としての動作を非活性化することができる。これによって、マルチフェーズ型の電源装置の信頼性を更に向上させることが可能となる。
【００３１】
図３（ａ）は、図２（ａ）におけるＰＷＭ制御ユニットＰＣＴＬＩＣの構成例を示す概略図であり、図３（ｂ）は図３（ａ）の動作例を示す波形図である。図３（ａ）に示すＰＷＭ制御ユニットＰＣＴＬＩＣは、コンパレータ回路ＣＭＰｅｎと、パルス幅変調回路ＰＷＭＭＯＤを備えている。ＣＭＰｅｎは、外部端子（イネーブル信号ＥＮｐ）の電圧が比較電圧Ｖｒ（例えば１．０Ｖ）より低下した際にＰＷＭイネーブル信号ＥＮ＿ＰＷＭを‘Ｈ’レベルに駆動する。ここで、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］のいずれにおいても短絡が検出されていない場合には、外部端子（ＥＮｐ）は、抵抗Ｒｐを介して電源電圧ＶＣＣ（例えば３．３Ｖ）にプルアップされている。この場合、ＥＮ＿ＰＷＭが‘Ｌ’レベルに駆動され、これに応じてＰＷＭＭＯＤは、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に向けてそれぞれ異なるフェーズでパルス幅変調信号ＰＷＭ［１］〜ＰＷＭ［ｍ］を出力する。一方、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］のいずれかにおいて短絡が検出された場合には、外部端子（ＥＮｐ）がＧＮＤレベル（０Ｖ）にプルダウンされる。この場合、ＥＮ＿ＰＷＭが‘Ｈ’レベルに駆動され、これに応じてＰＷＭＭＯＤは、ＰＷＭ［１］〜ＰＷＭ［ｍ］を全て‘Ｌ’レベル（オフレベル）に固定する。
【００３２】
以上、本実施の形態１の電源装置を用いることで、代表的には、１以上のフェーズの故障を早期に全フェーズに通知することが可能となり、マルチフェーズ型電源装置の信頼性の向上が実現可能となる。また、この故障の通知に伴う面積オーバヘッドは小さいため、マルチフェーズ型電源装置の小型化も図れる。
【００３３】
（実施の形態２）
本実施の形態２では、短絡検出時に行われる前述した図２（ａ）、（ｂ）とは異なる処理内容について説明する。
【００３４】
<<短絡検出時の処理内容［２］>>
図４は、本発明の実施の形態２による電源装置において、図１の電源装置を拡張した構成例を示すものであり、図１での短絡検出に応じた電源供給ユニットＰＷＲＣＴＬの処理の一例を示す概略図である。図４の電源装置は、図１の電源装置に対して、電源供給ユニットＰＷＲＣＴＬが加わった構成となっている。ＰＷＲＣＴＬはレギュレータ回路ＶＲＥＧを備える。ＶＲＥＧは、図１で説明したようなバスＳＢＳを介して出力されたイネーブル信号ＥＮｖがＶＣＣレベルの場合には、駆動ユニットＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に向けて電源電圧ＶＩＮを供給する。一方、ＶＲＥＧは、ＥＮｖのＧＮＤレベルを検出した際にはＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に向けたＶＩＮの供給動作を停止する。
【００３５】
図５は、図４における電源供給ユニットＰＷＲＣＴＬの詳細な構成例を示すブロック図である。図５に示す電源供給ユニットＰＷＲＣＴＬは、ＡＣ／ＤＣコンバータとなっている。ＰＷＲＣＴＬは、１００Ｖｒｍｓ等の商用電源ＶＡＣを力率改善（ＰＦＣ：Power Factor Correction）等を行いながらＤＣ電源に変換する。また、このＤＣ電源を入力として、複数のレギュレータ回路ＶＲＥＧ１，ＶＲＥＧ２，ＶＲＥＧ３を用いてそれぞれ電圧値が異なる電源電圧を生成する。この例では、ＶＲＥＧ１がＤＲＩＣ［ｎ］（ｎ＝１，２，…，ｍ）に向けてスイッチ用の電源電圧ＶＩＮ（例えば１２Ｖ）を供給し、ＶＲＥＧ２がＤＲＩＣ［ｎ］に向けて内部動作用の電源電圧ＶＣＩＮ（例えば５Ｖ）を供給している。また、この例では、ＶＲＥＧ３が前述したバスＳＢＳのプルアップ電圧として電源電圧ＶＣＣ（例えば３．３Ｖ）を生成している。ここで、ＶＲＥＧ１は、バスＳＢＳ上に出力されたイネーブル信号ＥＮｖのＧＮＤレベルを検出した際に、ＶＩＮの供給動作を停止する。その他のレギュレータ回路ＶＲＥＧ２，ＶＲＥＧ３は、ＥＮｖの状態を維持し、これによりＶＲＥＧ１の停止状態を維持するため、電源供給動作を継続する。
【００３６】
このような構成例を用いると、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］のいずれかで短絡が生じた際に、スイッチ用の電源電圧ＶＩＮを遮断できることから、マルチフェーズ型電源装置の更なる信頼性の向上が実現可能となる。すなわち、例えば図２１（ｂ）に示したような故障経路ＦＰ２が生じた場合、図１で述べたようにＱＨ［ｎ］，ＱＬ［ｎ］をオフに制御すること等で各ＤＲＩＣ［ｎ］の保護は図れるが、出力電源ノードＶＯに接続される負荷回路ＬＯＤへの電力供給が継続するため、ＬＯＤの保護が十分に図れない恐れがある。そこで、ＶＩＮの遮断を行うことで、ＬＯＤの保護も十分に図ることが可能となる。なお、図４の構成例は、図２の構成例と併用して用いることも可能である。
【００３７】
（実施の形態３）
本実施の形態３では、図１の電源装置を含む電源装置全体の詳細について説明する。
【００３８】
<<電源装置（全体）の構成>>
図６は、本発明の実施の形態３による電源装置において、その全体構成の一例を示すブロック図である。図６に示す電源装置は、ＰＷＭ制御ユニットＰＣＴＬＩＣ、電源供給ユニットＰＷＲＣＴＬ、ｍ個の駆動ユニットＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］、およびｍ個のインダクタＬ［１］〜Ｌ［ｍ］を備えている。Ｌ［１］〜Ｌ［ｍ］は、一端が共通に出力電源ノードＶＯに接続される。各ＤＲＩＣ［ｎ］（ｎ＝１，２，…，ｍ）は、トランジスタＱＨ［ｎ］，ＱＬ［ｎ］と、ＱＨ［ｎ］，ＱＬ［ｎ］のオン・オフを制御する制御ユニットＣＴＬＵ［ｎ］を備え、パルス幅変調信号ＰＷＭ［ｎ］に応じてＱＨ［ｎ］，ＱＬ［ｎ］をスイッチング制御する。そして、このスイッチング制御を用いて、Ｌ［ｎ］およびＶＯを介して負荷回路ＬＯＤ（および出力容量Ｃｌｄ）に電力を供給する。なお、各ＤＲＩＣ［ｎ］には、ＱＨ［ｎ］を十分にオンに駆動するためのブートストラップ容量Ｃｂ［ｎ］が外部接続されている。
【００３９】
ＰＣＴＬＩＣは、パルス幅変調回路ＰＷＭＭＯＤと、電流検出回路ＣＳＤＥＴと、デジタル・アナログ変換回路ＤＡＣと、エラーアンプ回路ＥＡを備えている。ＤＡＣは、例えばＣＰＵ等の負荷回路ＬＯＤから電源電圧の設定値を表すデジタル信号を受け、これをアナログ信号に変換してＥＡにおける２入力の一方に出力する。ＥＡの２入力の他方には、出力電源ノードＶＯの電圧が外部に設けられた位相補償回路ＰＨＣを介してフィードバック信号ＦＢとして入力される。ＥＡは、この２入力の電位差を増幅し、エラーアンプ信号ＥＯを出力する。ＣＳＤＥＴは、例えば、Ｌ［１］〜Ｌ［ｍ］に流れる電流をそれぞれ検出し、その検出結果をＰＷＭＭＯＤに出力する。ＰＷＭＭＯＤは、ＥＯとＣＳＤＥＴからの出力信号を受け、ＶＯの電圧が前述した設定値となり、かつＬ［１］〜Ｌ［ｍ］に流れる電流が均等となるようなディーティを定め、それぞれ異なる位相を持つＰＷＭ［１］〜ＰＷＭ［ｍ］を出力する。ＰＷＲＣＴＬは、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］に向けてスイッチ用の電源電圧ＶＩＮ（例えば１２Ｖ）と、内部動作用の電源電圧ＶＣＩＮ（例えば５Ｖ）を供給し、ＰＣＴＬＩＣに向けて電源電圧ＶＤＤ（例えば３．３Ｖ）を供給する。
【００４０】
このような構成において、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］は、前述したように短絡検出用のバスＳＢＳに共通接続される。ＳＢＳは、抵抗Ｒｐを介してＰＷＲＣＴＬから供給された電源電圧ＶＣＣ（例えば３．３Ｖ）でプルアップされる。ここで、ＤＲＩＣ［１］〜ＤＲＩＣ［ｍ］のいずれかが短絡を検出した場合には、ＳＢＳがＧＮＤレベルにプルダウンされる。各ＤＲＩＣ［ｎ］は、このＳＢＳのＧＮＤレベルを受けて、図１で述べたように例えばＱＨ［ｎ］，ＱＬ［ｎ］を共にオフに制御する。また、ＰＷＲＣＴＬは、ＳＢＳの電圧をイネーブル信号ＥＮｖとして受け、ＥＮｖのＧＮＤレベルを検出した際には、図４で述べたように電源電圧ＶＩＮを遮断する。更に、ＰＣＴＬＩＣは、ＳＢＳの電圧をイネーブル信号ＥＮｐとして受け、ＥＮｐのＧＮＤレベルを検出した際には、図２で述べたようにＰＷＭ［１］〜ＰＷＭ［ｍ］を‘Ｌ’レベル（オフレベル）に固定する。これによって、実施の形態１および２で述べたように、マルチフェーズ型電源装置の信頼性を向上させることが可能となる。
【００４１】
<<駆動ユニットＤＲＩＣの詳細回路構成>>
図７は、図６における各駆動ユニットＤＲＩＣ［ｎ］（ＤＲＩＣ）の詳細な構成例を示すブロック図である。図７に示す駆動ユニット（半導体装置）ＤＲＩＣは、ここでは８個の外部端子を含み、内部に、制御ユニットＣＴＬＵと、トランジスタＱＨ，ＱＬおよびダイオードＤ１，Ｄ２を備えている。８個の外部端子は、それぞれ、電源電圧ＶＩＮ用、スイッチ信号ＶＳＷＨ用と、接地電源電圧ＰＧＮＤ用、接地電源電圧ＣＧＮＤ用、パルス幅変調信号ＰＷＭ用、短絡検出信号ＳＤＥＴ用、電源電圧ＶＣＩＮ用、昇圧電圧ＢＯＯＴ用である。ＱＨ，ＱＬは、ここではｎチャネル型のＭＯＳトランジスタとなっており、ＱＨは、ドレインが外部端子（ＶＩＮ）に、ソースが外部端子（ＶＳＷＨ）にそれぞれ接続され、ＱＬは、ドレインが外部端子（ＶＳＷＨ）に、ソースが外部端子（ＰＧＮＤ）にそれぞれ接続される。Ｄ１，Ｄ２はＭＯＳトランジスタのボディダイオードであり、Ｄ１はアノードがＱＨのソースに、カソードがＱＨのドレインにそれぞれ接続され、Ｄ２は、アノードがＱＬのソースに、カソードがＱＬのドレインにそれぞれ接続される。
【００４２】
制御ユニットＣＴＬＵは、電源電圧ＶＣＩＮと接地電源電圧ＣＧＮＤによって動作し、２組のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ，ＤＶｌ＆ＳＤＥＴＣｌと、短絡検出出力回路ＳＤＥＴＩＦと、レベルシフト回路ＬＳと、ＰＷＭ制御回路ＰＷＭＣＴＬと、貫通防止回路ＤＴＣＴＬを備えている。ＰＷＭＣＴＬは、外部端子（ＰＷＭ）からのＶＤＤ（例えば３．３Ｖ）／ＧＮＤレベルのパルス幅変調信号を受けて、ＶＣＩＮ（例えば５Ｖ）／ＣＧＮＤレベルの相補信号を出力する。相補信号の一方は、パルス幅変調信号ＰＷＭｌとしてＤＶｌ＆ＳＤＥＴＣｌに出力され、他方は、パルス幅変調信号ＰＷＭｈとしてＬＳを介してＤＶｈ＆ＳＤＥＴＣｈに出力される。この際に、ＰＷＭＣＴＬは、ＤＴＣＴＬを介して、ＰＷＭｈとＰＷＭｌが同時にオンレベルとならないように（すなわちＱＨ，ＱＬに貫通電流が流れないように）、ＰＷＭｈの遷移タイミングとＰＷＭｌの遷移タイミングに差を持たせるような制御を行う。ＬＳは、ＰＷＭＣＴＬからのＶＣＩＮ／ＣＧＮＤレベルの信号を、ＢＯＯＴ／ＶＳＷＨレベルの信号に変換する。
【００４３】
ドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈは、ＰＷＭｈに応じてＢＯＯＴ／ＶＳＷＨレベルのゲート信号でＱＨのオン・オフを制御する。この際に、ＤＶｈ＆ＳＤＥＴＣｈは、ＶＩＮ−ＶＳＷＨ間に流れる電流値を監視し、それが所定の値よりも大きい場合にＱＨをオフに固定すると共に、短絡検出信号ＳＤＥＴｈを出力する。ドライバ回路および短絡検出回路ＤＶｌ＆ＳＤＥＴＣｌは、ＰＷＭｌに応じてＶＣＩＮ／ＣＧＮＤレベルのゲート信号でＱＬのオン・オフを制御する。この際に、ＤＶｌ＆ＳＤＥＴＣｌは、ＶＳＷＨ−ＰＧＮＤ間に流れる電流値を監視し、それが所定の値よりも大きい場合に、ＱＬを例えばオフに固定すると共に、短絡検出信号ＳＤＥＴｌを出力する。なお、例えば図２１（ｂ）に示したような場合にＱＬに過大な電流が流れることが想定されるため、負荷回路ＬＯＤを保護する観点からは、ＱＬをオフに固定せずにオンに固定することも考えられる。
【００４４】
短絡検出出力回路ＳＤＥＴＩＦは、短絡検出信号ＳＤＥＴｈ，ＳＤＥＴｌのいずれか一方でも出力された際に、図１（ｂ）等で述べたようにして短絡検出信号ＳＤＥＴをＣＧＮＤレベルにプルダウンする。特に限定はされないが、例えば、図１（ｂ）においてスイッチ（ＭＮｄ［ｎ］）を並列に設け、その一方をＳＤＥＴｈで、他方をＳＤＥＴｌで制御する方式等が挙げられる。また、図７では、ＳＤＥＴは、ドライバイネーブル信号ＥＮ＿Ｄと兼用されており、ＰＷＭ制御回路ＰＷＭＣＴＬは、このＥＮ＿ＤのＣＧＮＤレベルを受けた際に、出力信号（ＰＷＭｈ，ＰＷＭｌ）を共にオフレベルに固定する。したがって、図１でも述べたように、このＥＮ＿Ｄを介して、自身の短絡検出時のみならず、自身以外の駆動ユニットにおける短絡検出時にも適切な保護を図ることが可能となる。なお、ここでは、ハイサイドとロウサイドの両方に短絡検出回路を備える構成としたが、場合によっては、その一方のみを備える構成とすることも可能である。
【００４５】
<<駆動ユニットＤＲＩＣの詳細パッケージ構成>>
図８は、図７の駆動ユニットの詳細なパッケージ構成例を示すものであり、図８（ａ）はその上面図、図８（ｂ）は図８（ａ）の内部構成例を示す上面図、図８（ｃ）は図８（ｂ）における各半導体チップのパッド配置例を示す上面図である。図８（ａ）に示すように、駆動ユニット（半導体装置）ＤＲＩＣは、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージ（封止体）ＰＫＧを有している。ＰＫＧの材料は、例えばエポキシ系の樹脂等である。図８（ｂ）に示すように、ＰＫＧの内部には、例えば銅等の金属を主材料とする３個のダイパッドＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴが備わり、各ダイパッド上にそれぞれ異なる半導体チップＣＰ１〜ＣＰ３が搭載されている。すなわち、図８に示す駆動ユニットＤＲＩＣは、所謂ＭＣＰ（Multi Chip Package）で構成される。
【００４６】
ＤＰ＿ＨＳは、電源電圧ＶＩＮ用の外部端子（リード）と一体化された構造となっており、図７におけるトランジスタＱＨが形成された半導体チップＣＰ１が搭載される。ＤＰ＿ＬＳは、スイッチ信号ＶＳＷＨ用の外部端子（リード）と一体化された構造となっており、図７におけるトランジスタＱＬが形成された半導体チップＣＰ２が搭載される。ＤＰ＿ＣＴは、接地電源電圧ＣＧＮＤ用の外部端子（リード）と一体化された構造となっており、図７における制御ユニットＣＴＬＵが形成された半導体チップＣＰ３が搭載される。ＤＰ＿ＨＳとＤＰ＿ＣＴは、ＰＫＧの約半分の領域に並んで配置され、ＤＰ＿ＬＳは、ＰＫＧの残りの約半分の領域に配置される。ＰＯＬコンバータでは、通常、ＱＨよりもＱＬの方がオン期間が数倍長くなるため、ここでは、ＣＰ２（ＱＬ）をＣＰ１（ＱＨ）の２倍程度のサイズに形成することでオン抵抗による損失の低減等を図っている。
【００４７】
半導体チップＣＰ１では、トランジスタＱＨが縦型のＭＯＳトランジスタとして形成されている。ＣＰ１の裏面は、ＱＨのドレイン電極となっており、このドレイン電極に、ＶＩＮ用の外部端子ならびにＤＰ＿ＨＳを介してＶＩＮが供給される。また、ＣＰ１の表面には、図８（ｃ）に示すように、ＱＨのソース電極となるパッドＰＤ＿Ｈ＿Ｓ１〜ＰＤ＿Ｈ＿Ｓ４とゲート電極となるパッドＰＤ＿Ｈ＿Ｇが形成されている。図８（ｂ）に示すように、ＰＤ＿Ｈ＿Ｓ１，ＰＤ＿Ｈ＿Ｓ２は、例えば銅等の導電性および熱伝導性の高い材料を持つ金属板ＭＢ１の一部に上部から接続される。ＰＤ＿Ｈ＿Ｓ３は、ボンディングワイヤを介してＤＰ＿ＨＳ周りに配置されたＶＳＷＨ用の外部端子（リード）に接続される。ＰＤ＿Ｈ＿Ｓ４は、ボンディングワイヤＢＷ３を介して半導体チップＣＰ３（ＣＴＬＵ）上のパッドに接続され、ＰＤ＿Ｈ＿Ｇは、ボンディングワイヤＢＷ１を介してＣＰ３（ＣＴＬＵ）上のパッドに接続される。
【００４８】
半導体チップＣＰ２では、トランジスタＱＬが縦型のＭＯＳトランジスタとして形成されている。ＣＰ２の裏面は、ＱＬのドレイン電極となっており、このドレイン電極が、ＤＰ＿ＬＳを介してＶＳＷＨ用の外部端子に接続されている。また、ＣＰ２の表面には、図８（ｃ）に示すように、ＱＬのソース電極となるパッドＰＤ＿Ｌ＿Ｓ１〜ＰＤ＿Ｌ＿Ｓ４とゲート電極となるパッドＰＤ＿Ｌ＿Ｇが形成されている。図８（ｂ）に示すように、ＰＤ＿Ｌ＿Ｓ１〜ＰＤ＿Ｌ＿Ｓ３は、例えば銅等の導電性および熱伝導性の高い材料を持つ金属板ＭＢ２の一部に上部から接続される。ＰＤ＿Ｌ＿Ｓ４は、ボンディングワイヤＢＷ４を介して半導体チップＣＰ３（ＣＴＬＵ）上のパッドに接続され、ＰＤ＿Ｌ＿Ｇは、ボンディングワイヤＢＷ２を介してＣＰ３（ＣＴＬＵ）上のパッドに接続される。また、前述した金属板ＭＢ１の他の一部はＤＰ＿ＬＳに接続され、金属板ＭＢ２の他の一部は、ＤＰ＿ＬＳ周りに配置されたＰＧＮＤ用の外部端子に接続されている。
【００４９】
半導体チップＣＰ３（ＣＴＬＵ）の裏面には、ＣＧＮＤ用の外部端子およびＤＰ＿ＣＴを介してＣＧＮＤが供給される。ＣＰ３（ＣＴＬＵ）の表面には、複数のパッドが形成され、その一部は、前述したＢＷ１〜ＢＷ４を介してＣＰ１（ＱＨ）およびＣＰ（ＱＬ）に接続され、他の一部は、ボンディングワイヤを介してＤＰ＿ＣＴ周りに配置されたＣＴＬＵ用の各種外部端子（リード）に接続されている。このＣＴＬＵ用の各種外部端子の中には、図７に示したように、短絡検出信号ＳＤＥＴ用の外部端子（リード）が含まれている。なお、図示はしないが、ＤＰ＿ＨＳ，ＤＰ＿ＬＳ，ＤＰ＿ＣＴの裏面は、ＰＫＧ（樹脂）から露出した構成となっており、それぞれ外部端子（リード）に加えた外部電極として使用可能となっている。前述したように、ＤＰ＿ＨＳはＶＩＮ用の外部電極となり、ＤＰ＿ＬＳはＶＳＷＨ用の外部電極となり、ＤＰ＿ＣＴはＣＧＮＤ用の外部電極となる。
【００５０】
<<駆動ユニットのデバイス構造>>
図９は、図７および図８において、ハイサイドのトランジスタＱＨが形成された半導体チップＣＰ１のデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタ（パワートランジスタ）ＱＨを例とするが、ロウサイドのトランジスタＱＬも同様の構造となる。トランジスタＱＨは、ｎ＋型の単結晶シリコンなどからなる基板本体２１ａとｎ−型のシリコン単結晶からなるエピタキシャル層２１ｂとを有した半導体基板２１の主面に形成される。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
【００５１】
このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＱＨを構成する複数の単位トランジスタセルが形成されている。ＱＨは、これら複数の単位トランジスタセルが並列に接続されることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳトランジスタで形成されている。基板本体２１ａおよびエピタキシャル層２１ｂは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板２１の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。図８に示したＤＲＩＣにおいては、この裏面電極ＢＥは、接着層を介してＤＰ＿ＨＳに接合されて電気的に接続される。
【００５２】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板２１には、その主面から半導体基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。
【００５３】
溝２５内には、ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物が添加された多結晶シリコン膜からなる。ゲート電極２７は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図９の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【００５４】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜（例えばアルミニウム膜）を形成し、この金属膜をパターニングすることにより形成することができる。
【００５５】
ゲート配線３０Ｇおよびソース配線３０Ｓは、ポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＣＰ１の最上層の膜（絶縁膜）である。保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分が前述したゲート電極であり、開口部３３から露出するソース配線３０Ｓ部分が前述したソース電極である。このようにソース電極は、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。
【００５６】
ゲート電極およびソース電極の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。
【００５７】
このようなハイサイドのトランジスタＱＨにおける単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板２１の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【００５８】
<<ハイサイドのドライバ回路および短絡検出回路の詳細構成［１Ａ］>>
図１０は、図７の駆動ユニットＤＲＩＣにおけるハイサイドのドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈの詳細を示すものであり、図１０（ａ）はその構成例を示す回路図、図１０（ｂ）および図１０（ｃ）は図１０（ａ）の動作例を示す波形図である。図１１は、図１０の補足図であり、図１０の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。図１０（ａ）に示すドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ１は、コンパレータ回路ＣＭＰ１０、抵抗Ｒ１０，Ｒ１１，Ｒ２０，Ｒ２１、およびアンド演算回路ＡＤ１０，ＡＤ１１を備えている。ＣＭＰ１０は、例えば電源ノードが昇圧電圧ＢＯＯＴに、接地ノードがスイッチ信号ＶＳＷＨに接続され、ＶＳＷＨのノード内の異なる２箇所から２本のボンディングワイヤＢＷ３，ＢＷ５を介して取り出した各電圧の電位差を検出する。ここでは、ＣＭＰ１０は、ＢＷ３とＢＷ５間をＲ１０とＲ１１で抵抗分圧した電圧値が、ＢＷ５の電圧に比較電圧Ｖｒ１０を加算した電圧値を超えた際に‘Ｌ’レベルを出力する。
【００５９】
ボンディングワイヤＢＷ３は、図８（ｂ）に示したように、半導体チップＣＰ１（トランジスタＱＨ）のソースパッド（ＰＤ＿Ｈ＿Ｓ４）と半導体チップＣＰ３（ＣＴＬＵ）上のパッドとを接続するものである。一方、ボンディングワイヤＢＷ５は、図１１に示すように、ＣＰ３（ＣＴＬＵ）上のパッドとダイパッドＤＰ＿ＬＳとを接続するものである。ＰＤ＿Ｈ＿Ｓ４とＤＰ＿ＬＳは、共にスイッチ信号ＶＳＷＨ用のノードとなるが、厳密には、ＰＤ＿Ｈ＿Ｓ４からＤＰ＿ＬＳ（ＢＷ５の一端）までの経路に寄生成分（寄生抵抗Ｒｍや寄生インダクタＬｍ）が存在する。この寄生成分は、特に金属板ＭＢ１やＤＰ＿ＬＳによって生じる。したがって、図１０において、実際には、この寄生成分（Ｒｍ，Ｌｍ）に伴い、ＶＩＮ−ＶＳＷＨ間（ＱＨのソース・ドレイン間）に流れる電流の大きさに比例した電位差がＢＷ３とＢＷ５の間に生じる。例えば、説明を簡単にするためＬｍを無視してＲｍ＝２ｍΩとし、比較電圧Ｖｒ１０＝０．２Ｖとし、Ｒ１０，Ｒ１１をそれぞれ１０ｋΩ（Ｒ１０，Ｒ１１は高抵抗であるための当該経路に流れる電流は無視できる）とすると、ＣＭＰ１０は、ＶＩＮ−ＶＳＷＨ間の電流が２００Ａを超えた際に短絡有りと判断して‘Ｌ’レベルを出力する。
【００６０】
抵抗Ｒ２０，Ｒ２１は、昇圧電圧ＢＯＯＴとＣＭＰ１０の出力ノードの間を抵抗分圧し、この抵抗分圧ノードＮａが、ＡＤ１１における２入力の一方と、ＡＤ１０における２入力の一方に接続される。ただし、ＡＤ１０側においては、Ｎａの反転信号が入力される。Ｒ２０，Ｒ２１の抵抗値は、例えばＲ２０≫Ｒ２１となっており、Ｎａは、ＣＭＰ１０が‘Ｈ’レベルを出力している際にはＢＯＯＴレベル（‘Ｈ’レベル）となり、ＣＭＰ１０が‘Ｌ’レベルを出力している際にはほぼＶＳＷＨレベル（‘Ｌ’レベル）となる。なお、Ｒ２１は、省略することも可能である。ＡＤ１１は、例えば電源ノードがＢＯＯＴに、接地ノードがＶＳＷＨに接続され、２入力の他方にパルス幅変調信号ＰＷＭｈが入力され、Ｎａとのアンド演算結果に基づいてＱＨのゲートを駆動する。ＡＤ１１は、ドライバ回路ＤＶｈに該当する。ＡＤ１０は、例えば電源ノードがＢＯＯＴに、接地ノードがＶＳＷＨに接続され、２入力の他方にＰＷＭｈが入力され、Ｎａの反転信号とのアンド演算結果に基づいて短絡検出信号ＳＤＥＴｈを出力する。
【００６１】
図１０（ａ）のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ１は、通常動作時（故障経路（短絡経路）が存在しない場合）、図１０（ｂ）に示すような動作を行う。まず、ＰＷＭｈがＶＳＷＨレベル（‘Ｌ’レベル又はオフレベル）の際には、ＡＤ１１を介してＱＨのゲート電圧がＶＳＷＨレベルに駆動され、ＱＨはオフ状態となる。この際、ＱＨに流れる電流はゼロであるため、ＣＭＰ１０は‘Ｈ’レベルを出力し、Ｎａの電圧は‘Ｈ’レベル（ＢＯＯＴレベル）となる。また、ＡＤ１０の出力（短絡検出信号ＳＤＥＴｈ）は‘Ｌ’レベルとなる。なお、ＱＨがオフ状態の際、図１０（ａ）に示すように、ＶＳＷＨの電圧値はＱＬのオンに伴いほぼＰＧＮＤレベルとなり、ＢＯＯＴの電圧値はブートストラップ容量Ｃｂによって、「ＶＳＷＨ＋ＶＣＩＮ」レベル（ほぼＶＣＩＮレベル）となる。
【００６２】
ここで、ＰＷＭｈがＢＯＯＴレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、Ｎａの電圧も‘Ｈ’レベルであるため、ＡＤ１１を介してＱＨのゲート電圧がＢＯＯＴレベルに駆動され、ＱＨはオン状態となる。この際、ＱＨには負荷回路に応じた電流が流れ、これに伴いＢＷ３−ＢＷ５間の電位差は、「Ｒｍ×（ＱＨの電流）」（Ｌｍはゼロと仮定）だけ上昇するが、ＣＭＰ１０の判定レベルには到達しない。したがって、ＣＭＰ１０の出力は‘Ｈ’レベルを維持し、ＡＤ１０からの短絡検出信号ＳＤＥＴｈは‘Ｌ’レベルを維持する。なお、ＱＨがオン状態の際、ＶＳＷＨの電圧値はＱＨを介してＶＩＮレベルとなり、ＢＯＯＴの電圧値はＶＳＷＨに予めＣｂに蓄積されたＶＣＩＮレベルを加算した「ＶＳＷＨ＋ＶＣＩＮ」レベル（ＶＩＮ＋ＶＣＩＮレベル）となる。
【００６３】
一方、図１０（ａ）のＤＶｈ＆ＳＤＥＴＣｈ１は、短絡検出時（例えば図１０（ａ）に示す故障経路ＦＰ１が存在する場合）、図１０（ｃ）に示すような動作を行う。まず、ＰＷＭｈがＶＳＷＨレベル（‘Ｌ’レベル又はオフレベル）の際には、ＡＤ１１を介してＱＨのゲート電圧がＶＳＷＨレベルに駆動され、ＱＨはオフ状態となる。この際、ＱＨに流れる電流はゼロであるため、ＣＭＰ１０は‘Ｈ’レベルを出力し、Ｎａの電圧は‘Ｈ’レベル（ＢＯＯＴレベル）となる。また、ＡＤ１０の出力（短絡検出信号ＳＤＥＴｈ）は‘Ｌ’レベルとなる。ここで、ＰＷＭｈがＢＯＯＴレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、当初Ｎａの電圧も‘Ｈ’レベルであるため、ＡＤ１１を介してＱＨのゲート電圧がＢＯＯＴレベルに駆動され、ＱＨはオン状態となる。この際、ＱＨに短絡電流Ｉｓが流れ、これに伴いＢＷ３−ＢＷ５間の電位差は、「Ｒｍ×Ｉｓ」（Ｌｍはゼロと仮定）だけ上昇する。
【００６４】
ここでは、故障経路ＦＰ１が有るため、大きなＩｓが流れ、これに伴いＢＷ３−ＢＷ５間の電位差がＣＭＰ１０の判定レベルを超え、ＣＭＰ１０の出力は‘Ｌ’レベルに遷移し、Ｎａの電圧も‘Ｌ’レベルに遷移する。これにより、ＡＤ１０を介してＳＤＥＴｈが‘Ｈ’レベルに遷移する。また、ＡＤ１１を介してＱＨのゲート電圧がＶＳＷＨレベルに遷移し、ＱＨはオフに駆動され、ＱＨの保護が図られる。ＳＤＥＴｈが‘Ｈ’レベルになると、図２等で述べたＰＷＭ制御ユニットＰＣＴＬＩＣを介して、あるいは図７等で述べたドライバイネーブル信号ＥＮ＿Ｄに基づいてＰＷＭｈが‘Ｌ’レベル（オフレベル）に固定される。なお、ＱＨがオフ状態になると、ＢＷ３−ＢＷ５間の電位差が低下するため、ＰＷＭｈが‘Ｌ’レベルに固定されるまでの間、ＣＭＰ１０の出力が再び‘Ｈ’レベルに戻り、ＱＨが再びオンに駆動される恐れがある。ただし、この場合も、同様の検出動作を経て再びＱＨがオフに駆動されるため、特に問題は生じないが、このような検出動作の繰り返しを避けるために、ＣＭＰ１０の出力にラッチ回路等を挿入することも可能である。
【００６５】
図１０および図１１のような構成例を用いると、例えば次のような効果が得られる。第１に、短絡検出の精度を向上させることが可能となる。これは、まず、図１１や図８に示したように、トランジスタＱＨ，ＱＬや制御ユニットＣＴＬＵが一つの半導体パッケージに搭載されていることから得られる。この場合、ＱＨ，ＱＬの耐久性や、ダイパッドＤＰ＿ＨＳならびに金属板ＭＢ１の寄生成分の大きさは、設計段階で予め高精度で見積れるため、短絡を判定する条件（Ｒ１０，Ｒ１１の抵抗値やＶｒ１０の値）も高精度に定めることが可能となる。その比較例として、例えばＱＨ，ＱＬとＣＴＬＵを個別の半導体パッケージで実現する場合には、その組み合わせや実装状態等に応じてこのような高精度化が図れない恐れがある。また、図１０（ａ）は短絡電流Ｉｓを検出する（厳密にはＩｓを検出して電圧に変換する）方式となっているため、この方式からも短絡検出の精度を向上させることが可能となる。その比較例として、例えばＶＳＷＨの電圧値を１点で検出し、本来ＶＩＮであるべきところがＰＧＮＤ寄りのレベルになっている場合等を検出する電圧検出方式を用いることが考えられる。しかしながら、このような電圧検出方式では、例えば故障経路ＦＰ１が低抵抗ではなく若干高抵抗で短絡しているような場合に、ＱＨの非常に小さいオン抵抗とＦＰ１の高抵抗との抵抗分圧によりＶＳＷＨには本来の値（ＶＩＮレベル）に近い値が得られるため、ＦＰ１を検出できない恐れがある。
【００６６】
第２に、小面積（低コスト）での短絡検出が実現可能になる。これは、実装の観点では例えば図１１に示したように、ボンディングワイヤＢＷ３，ＢＷ５を設ければよい（実際上はＢＷ５を追加すればよい）ことから得られる。特に図１１や図８のような半導体パッケージを用いる場合には、図１１から判るように、ＢＷ５周りには広い実装スペースが確保できるため、実装が容易である。また、回路の観点では、図１０（ａ）に示したように、ダイパッドや金属板を利用しているため、電流検証用の直列抵抗（損失を招く）を別途設ける必要がなく、更に検出回路自体もさほど大きな面積オーバヘッドを招かないことから得られる。比較例として、例えば半導体チップＣＰ１（ＱＨ）内にＱＨとカレントミラーを構成するセンス用ＭＯＳトランジスタを設け、このＭＯＳトランジスタの電流を検出するような方式が考えられる（例えば特許文献１等）。ただし、当該方式では、電流値を検出するコンパレータ回路以外にも、センス用ＭＯＳトランジスタのソース・ドレイン間電圧をＱＨのソース・ドレイン間電圧と等しくするための各種アンプ回路等が必要とされ、回路面積が増大する恐れがある。
【００６７】
以上、本実施の形態３の電源装置を用いることで、代表的には、実施の形態１および２で述べた各種効果に加えて、更に、高精度な短絡検出または小面積での短絡検出が実現可能になる。なお、ここでは、金属板ＭＢ１，ＭＢ２を用いて、半導体チップと外部端子間または半導体チップとダイパッド間の接続を行ったが、場合によっては金（Ａｕ）等のボンディングワイヤで代用すること等も可能である。
【００６８】
（実施の形態４）
本実施の形態４では、実施の形態３の図１０で述べたドライバ回路および短絡検出回路の変形例について説明する。
【００６９】
<<ハイサイドのドライバ回路および短絡検出回路の詳細構成［１Ｂ］>>
図１２は、本発明の実施の形態４による電源装置において、図７の駆動ユニットＤＲＩＣにおけるハイサイドのドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈの詳細を示すものであり、図１２（ａ）はその構成例を示す回路図、図１２（ｂ）は図１２（ａ）における遅延回路の構成例を示す回路図、図１２（ｃ）は図１２（ａ）の動作例を示す波形図である。図１２（ａ）に示すドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ２は、図１０（ａ）に示したドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ１に対して遅延回路ＤＬＹが加わった構成となっている。それ以外の構成に関しては、図１０（ａ）と同様であるため詳細な説明は省略する。
【００７０】
遅延回路ＤＬＹは、抵抗Ｒ２０と抵抗Ｒ２１の接続ノードＮａを入力とし、アンド演算回路ＡＤ１１の２入力の一方ならびにアンド演算回路ＡＤ１０の２入力の一方となるノードＮｂを出力として動作する。なお、ＡＤ１０側に関しては、図１０（ａ）の場合と同様に、Ｎｂにおける信号の反転信号が入力される。ＤＬＹは、図１２（ｂ）に示すように、偶数段のインバータ回路ブロックＩＶＢＫと、ノア演算回路ＮＲ１０を備え、入力信号と当該入力信号をＩＶＢＫで遅延させた信号とをＮＲ１０でノア演算した結果を出力する。この場合、ＤＬＹは、入力信号が‘Ｈ’レベルから‘Ｌ’レベルに遷移したのち、その状態がＩＶＢＫによって定められる遅延時間（Ｔｄｌｙ）以上の期間で継続した際に出力を‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。このようなＤＶｈ＆ＳＤＥＴＣｈ２を用いると、短絡検出時に図１２（ｃ）に示すような動作が行われる。
【００７１】
図１２（ｃ）では、図１０（ｃ）と異なり、短絡検出に伴いノードＮａの電圧がＢＯＯＴレベル（‘Ｈ’レベル）からＶＳＷＨレベル（‘Ｌ’レベル）に遷移し、その状態がＤＬＹの遅延時間（Ｔｄｌｙ）の間で継続した後にノードＮｂが‘Ｈ’レベルから‘Ｌ’レベルに遷移する。このＮｂの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて、ＡＤ１１はトランジスタＱＨをオフに駆動し、ＡＤ１０は短絡検出信号ＳＤＥＴｈを出力する。これ以降の動作は、図１０（ｃ）と同様である。遅延時間（Ｔｄｌｙ）は特に限定はされないが、例えば２０ｎｓ等である。
【００７２】
図１２のような短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ２を用いると、図１０のＤＶｈ＆ＳＤＥＴＣｈ１で述べた各種効果に加えて、更に、より高精度な短絡検出が実現可能になる。例えば、故障経路ＦＰ１が存在しない場合でも、電源ノイズや寄生インダクタ（Ｌｍ）の影響等により瞬間的にボンディングワイヤＢＷ３の電圧がコンパレータ回路ＣＭＰ１０の判定レベルを超える場合が考えられる。この場合、図１０（ａ）の構成例では、ＱＨが瞬間的にオフに駆動され、またＳＤＥＴｈに瞬間的な‘Ｈ’パルスが出力されることにより、誤動作を招く恐れがある。そこで、図１２（ａ）の構成例を用いると、短絡検出とみなすためにはＣＭＰ１０の判定レベルを超える期間がＴｄｌｙ以上必要とされるため、このような誤動作を防止することが可能となる。なお、Ｔｄｌｙの長さは、予め設計段階で判明しているＱＨの耐久性に応じて適宜定められる。一例として、例えば、オン状態のＱＨのソース・ドレイン間にＶＩＮ（＝１２Ｖ）の電圧を印加した際に、４５ｎｓの時間でＱＨが熱破壊に到る場合がある。このような場合、Ｔｄｌｙ＝２０ｎｓ等に設定することで、前述した誤動作の防止と共にＱＨの熱破壊も防止できる。
【００７３】
（実施の形態５）
本実施の形態５では、実施の形態４の図１２で述べたドライバ回路および短絡検出回路の変形例について説明する。
【００７４】
<<ハイサイドのドライバ回路および短絡検出回路の詳細構成［１Ｃ］>>
図１３は、本発明の実施の形態５による電源装置において、図７の駆動ユニットＤＲＩＣにおけるハイサイドのドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈの詳細を示すものであり、図１３（ａ）はその構成例を示す回路図、図１３（ｂ）は図１３（ａ）の動作例を示す波形図である。図１３に示すドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ３は、図１２（ａ）のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ２と比較して、図１２（ａ）の抵抗Ｒ１０，Ｒ１１およびコンパレータ回路ＣＭＰ１０が、図１３の抵抗Ｒ３０，Ｒ３１およびｎチャネル型ＭＯＳトランジスタＭＮ１０に置き換わった構成となっている。それ以外の構成に関しては図１２（ａ）と同様であるため、詳細な説明は省略する。
【００７５】
抵抗Ｒ３０，Ｒ３１は、前述した抵抗Ｒ１０，Ｒ１１と同様に、ボンディングワイヤＢＷ３とボンディングワイヤＢＷ５の間を抵抗分圧する。ＭＮ１０は、ゲートがＲ３０，Ｒ３１によって抵抗分圧された電圧で駆動され、ソースがＢＷ５に、ドレインが抵抗Ｒ２１の一端に接続される。この場合、ＭＮ１０は、Ｒ３０，Ｒ３１による抵抗分圧値がＭＮ１０のしきい値電圧Ｖｔｈを超えた際にＲ２１を介してノードＮａをプルダウンする。このように、図１２（図１０）の構成例では、コンパレータ回路ＣＭＰ１０が比較電圧Ｖｒ１０を用いて判定を行っていたのに対して、図１３の構成例では、ＭＮ１０が自身のしきい値電圧Ｖｔｈを用いて判定を行っている。これによって、ＣＭＰ１０をＭＮ１０に置き換えることが可能になるため回路面積（コスト）の低減等が可能となる。
【００７６】
ところで、前述した図１０では、説明を容易にするためパッケージの寄生インダクタＬｍをゼロとしたが、実際にはＬｍの影響が無視できない場合がある。この場合、トランジスタＱＨがオンに駆動された過渡期においてＢＷ３−ＢＷ５間の電位差ｖｓは、「ｖｓ＝（Ｒｍ×ｉｓ）＋（Ｌｍ×ｄ（ｉｓ）／ｄｔ）」で定められる。「ｉｓ」は、ＱＨ（およびＬｍ，Ｒｍ）に流れる過渡電流であり、Ｒｍはパッケージの寄生抵抗である。仮に故障経路ＦＰ１が存在しない場合には、スイッチ信号ＶＳＷＨのノードに負荷駆動用の比較的インダクタンス値が大きなインダクタ（図１等のＬ［ｎ］）が接続されるため、ＱＨがオンに駆動されたのちの電位差ｖｓの値はほぼ０Ｖに近いレベルとなる。一方、仮に０Ωの故障経路ＦＰ１が存在するものとすると、図１３（ｂ）に示すような動作となる。
【００７７】
まず、ＱＨがオンに駆動されたのち、一定時間経過した後の定常状態の短絡電流をＩｓとすると、過渡電流「ｉｓ」は、０ＡからＩｓに向けて指数関数的に上昇し、逆にＢＷ３−ＢＷ５間の電位差ｖｓは、ＱＨがオンに駆動された瞬間にほぼＶＩＮ（＝１２Ｖ）となり、その後、（Ｉｓ×Ｒｍ）の電圧に向けて指数関数的に減少することになる。この際の時定数は、Ｌｍの大きさに比例する。例えばＬｍ＝０．４２ｎＨ、Ｒｍ＝０．１５ｍΩとし、故障経路ＦＰ１が存在する場合には、前述した過渡期において１．２Ｖ以上の電位差ｖｓが２０ｎｓ以上継続することになる。そこで、図１３の例では、例えば、抵抗Ｒ３０を１ｋΩ、抵抗Ｒ３１を５０ｋΩ、ＭＯＳトランジスタＭＮ１０のしきい値電圧Ｖｔｈを１．４Ｖ、遅延回路ＤＬＹの遅延時間（Ｔｄｌｙ）を２０ｎｓ等に設定すること等で故障経路ＦＰ１の有無が検出される。すなわち、Ｌｍ成分が存在することを積極的に利用し、比較的高い判定電圧（しきい値電圧Ｖｔｈ）とその継続時間（遅延時間（Ｔｄｌｙ））の組み合わせで短絡検出が行われる。
【００７８】
例えば、図１０のような検出方式（要するに定常状態において寄生抵抗Ｒｍに生じる電位差を検出する方式）を用いると、Ｒｍが極めて小さい場合に、検出する電位差も極めて小さくなるため、回路特性のばらつきやノイズマージン等を考慮すると検出精度が低下する恐れがある。一方、このように過渡期を利用した方式を用いることで、Ｒｍが極めて小さい場合でも、比較的高い判定電圧を用いて短絡検出が行うことが可能になるため、検出精度の向上が図れる。言い換えれば、寄生抵抗Ｒｍが極めて小さいパッケージを用いることができ、電源装置全体としての電力変換効率を向上させることが可能になる。
【００７９】
なお、この過渡期を利用する方式は、勿論、図１２（ａ）の構成例を用いて実現することも可能である。図１２（ａ）の構成例を用いる場合には、抵抗Ｒ１０を１ｋΩ、抵抗Ｒ１１を５０ｋΩ、比較電圧Ｖｒ１０を１．４Ｖ、遅延回路ＤＬＹの遅延時間（Ｔｄｌｙ）を２０ｎｓとすればよい。また、これらの短絡判定条件は、前述したように駆動ユニットＤＲＩＣを一つの半導体パッケージで実現することに伴いパッケージの寄生成分（Ｒｍ，Ｌｍ）の大きさ等を予め見積もれることから、高精度に定めることが可能である。
【００８０】
以上、本実施の形態５の電源装置を用いることで、代表的には、実施の形態４で述べた各種効果に加えて、更に、小面積での短絡検出が実現可能になる。
【００８１】
（実施の形態６）
本実施の形態６では、実施の形態３の図１０で述べたドライバ回路および短絡検出回路とは異なる位置を用いて短絡検出を行う構成例について説明する。
【００８２】
<<ハイサイドのドライバ回路および短絡検出回路の詳細構成［２］>>
図１４は、本発明の実施の形態６による電源装置において、図７の駆動ユニットＤＲＩＣにおけるハイサイドのドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈの詳細を示すものであり、図１４（ａ）はその構成例を示す回路図、図１４（ｂ）および図１４（ｃ）は図１４（ａ）の動作例を示す波形図である。図１５は、図１４の補足図であり、図１４の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。図１４（ａ）に示すドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ４は、コンパレータ回路ＣＭＰ１０、抵抗Ｒ４０，Ｒ４１，Ｒ２０，Ｒ２１、アンド演算回路ＡＤ１０，ＡＤ１１、およびｎチャネル型ＭＯＳトランジスタＭＮ２０を備えている。
【００８３】
ＭＯＳトランジスタＭＮ２０は、ソースがノードＮｂｗ６に、ドレインがトランジスタＱＨのドレインから引き出したボンディングワイヤＢＷ６に接続される。抵抗Ｒ４０，Ｒ４１は、ノードＮｂｗ６とＱＨのソースから引き出したボンディングワイヤＢＷ３との間を抵抗分圧する。ＣＭＰ１０は、このＲ４０，Ｒ４１で抵抗分圧された電圧値が、ＢＷ３の電圧に比較電圧Ｖｒ２０を加算した電圧値を超えた際に‘Ｌ’レベルを出力する。このように、図１４のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ４は、図１０のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ１がＶＳＷＨのノードにおける異なる２箇所を用いて短絡検出を行っていたのに対して、ＱＨのソースとドレインを用いて短絡検出を行う方式となっている。なお、ＣＭＰ１０の出力に応じて適宜動作する抵抗Ｒ２０，Ｒ２１およびアンド演算回路ＡＤ１０，ＡＤ１１に関しては図１０と同様であるため詳細な説明は省略する。ただし、図１４は、ＡＤ１１（ドライバ回路ＤＶｈ）が図１０と同様にＱＨのゲートを駆動することに加えてＭＮ２０のゲートも駆動する点が図１０とは異なっている。
【００８４】
ボンディングワイヤＢＷ３は、図８（ｂ）に示したように、半導体チップＣＰ１（トランジスタＱＨ）のソースパッド（ＰＤ＿Ｈ＿Ｓ４）と半導体チップＣＰ３（ＣＴＬＵ）上のパッドとを接続するものである。一方、ボンディングワイヤＢＷ６は、図１５に示すように、ＣＰ３（ＣＴＬＵ）上のパッドとＱＨのドレインに接続されているダイパッドＤＰ＿ＨＳとを接続するものである。
【００８５】
図１４（ａ）のドライバ回路および短絡検出回路ＤＶｈ＆ＳＤＥＴＣｈ４は、通常動作時（故障経路（短絡経路）が存在しない場合）、図１４（ｂ）に示すような動作を行う。まず、ＰＷＭｈがＶＳＷＨレベル（‘Ｌ’レベル又はオフレベル）の際には、ＡＤ１１を介してＱＨならびにＭＮ２０のゲート電圧がＶＳＷＨレベルに駆動され、ＱＨならびにＭＮ２０はオフ状態となる。この際、ノードＮｂｗ６の電圧はＶＳＷＨレベルとなるため、ＣＭＰ１０は‘Ｈ’レベルを出力し、ＡＤ１１の２入力の一方となるノードＮａの電圧は‘Ｈ’レベル（ＢＯＯＴレベル）となる。また、ＡＤ１０の出力（短絡検出信号ＳＤＥＴｈ）は‘Ｌ’レベルとなる。ここで、ＰＷＭｈがＢＯＯＴレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、Ｎａの電圧も‘Ｈ’レベルであるため、ＡＤ１１を介してＱＨ，ＭＮ２０のゲート電圧がＢＯＯＴレベルに駆動され、ＱＨ，ＭＮ２０はオン状態となる。この際、ＱＨには負荷回路に応じた電流が流れ、これに伴いＢＷ６の電圧は、ＢＷ３の電圧（ＶＳＷＨレベル）を基準として若干上昇する。ＢＷ６の電圧はオン状態のスイッチ（ＭＮ２０）を介してノードＮｂｗ６に伝達される。ただし、Ｎｂｗ６−ＢＷ３間の電位差はＣＭＰ１０の判定レベルには到達しないため、ＣＭＰ１０の出力は‘Ｈ’レベルを維持し、ＡＤ１０からの短絡検出信号ＳＤＥＴｈは‘Ｌ’レベルを維持する。このように、ＭＮ２０により、ＱＨのオン期間を対象として短絡有無の検出が行われる。
【００８６】
一方、図１４（ａ）のＤＶｈ＆ＳＤＥＴＣｈ４は、短絡検出時（例えば図１４（ａ）に示す故障経路（短絡経路）ＦＰ１が存在する場合）、図１４（ｃ）に示すような動作を行う。まず、ＰＷＭｈがＶＳＷＨレベル（‘Ｌ’レベル又はオフレベル）の際には、図１４（ｂ）の場合と同様に、ＱＨ，ＭＮ２０はオフ状態に駆動され、ＣＭＰ１０は‘Ｈ’レベルを出力し、Ｎａの電圧は‘Ｈ’レベル（ＢＯＯＴレベル）となる。また、ＡＤ１０の出力（短絡検出信号ＳＤＥＴｈ）は‘Ｌ’レベルとなる。ここで、ＰＷＭｈがＢＯＯＴレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、当初Ｎａの電圧も‘Ｈ’レベルであるため、ＡＤ１１を介してＱＨ，ＭＮ２０のゲート電圧がＢＯＯＴレベルに駆動され、ＱＨ，ＭＮ２０はオン状態となる。この際、ＱＨに短絡電流Ｉｓが流れ、これに伴いＢＷ６の電圧は、ＢＷ５の電圧（ＶＳＷＨレベル）を基準として上昇する。このＢＷ６の電圧は、オン状態のスイッチ（ＭＮ２０）を介してノードＮｂｗ６に伝達される。
【００８７】
ここでは、図１４（ｂ）の場合と異なり故障経路ＦＰ１が有るため、大きなＩｓが流れ、これに伴いＮｂｗ６−ＢＷ３間の電位差がＣＭＰ１０の判定レベルを超え、ＣＭＰ１０の出力は‘Ｌ’レベルに遷移し、Ｎａの電圧も‘Ｌ’レベルに遷移する。これにより、ＡＤ１０を介してＳＤＥＴｈが‘Ｈ’レベルに遷移する。また、ＡＤ１１を介してＱＨ，ＭＮ２０のゲート電圧がＶＳＷＨレベルに遷移し、ＱＨ，ＭＮ２０はオフに駆動され、ＱＨの保護が図られる。ＳＤＥＴｈが‘Ｈ’レベルになると、図２等で述べたＰＷＭ制御ユニットＰＣＴＬＩＣを介して、あるいは図７等で述べたドライバイネーブル信号ＥＮ＿Ｄに基づいてＰＷＭｈが‘Ｌ’レベル（オフレベル）に固定される。なお、ＱＨ，ＭＮ２０がオフ状態になると、Ｎｂｗ６−ＢＷ３間の電位差も低下するため、ＰＷＭｈが‘Ｌ’レベルに固定されるまでの間、ＣＭＰ１０の出力が再び‘Ｈ’レベルに戻り、ＱＨが再びオンに駆動される恐れがある。ただし、この場合も、同様の検出動作を経て再びＱＨがオフに駆動されるため、特に問題は生じないが、このような検出動作の繰り返しを避けるために、ＣＭＰ１０の出力にラッチ回路等を挿入することも可能である。
【００８８】
このように図１４（ａ）の構成例は、トランジスタＱＨのオン抵抗を利用して、ＱＨに流れる電流値を監視し、短絡検出を行う方式となっている。例えば、ＱＨのオン抵抗を５ｍΩとし、Ｒ４０，Ｒ４１の抵抗値をそれぞれ１０ｋΩとし、Ｖｒ２０の電圧値を０．３Ｖとした場合、短絡電流Ｉｓが１２０Ａを超えた際にＣＭＰ１０の出力が‘Ｌ’レベルに遷移する。図１４（ａ）の構成例を用いると、図１０（ａ）の構成例と比較して、通常、ＱＨのオン抵抗の方がパッケージの寄生抵抗Ｒｍよりも大きいため、電流検出に伴う電位差をより多く確保でき、その分、回路特性のばらつきやノイズ等に対するマージンの拡大が図れ、更なる高精度化を実現できる場合がある。ただし、電流検出に伴う電位差を更に拡大するためには、例えば図１３で述べたような寄生インダクタを活用する検出方式等を用いることが望ましいが、図１４（ａ）の構成例は当該方式の適用には適していない。
【００８９】
また、実装の観点では、図１４（ａ）の構成例で図８の半導体パッケージを用いた場合、図１５から判るように、ボンディングワイヤＢＷ６の実装スペースが図１１のボンディングワイヤＢＷ５の実装スペースよりも狭いため、図１４（ａ）よりも図１０（ａ）の構成例の方が有益となる。なお、図１４（ａ）の構成例は、勿論、これに限定されるものではなく、例えば図１２で述べたように遅延回路ＤＬＹを付加してノイズ等による誤動作を防止したり、あるいは図１３で述べたように、コンパレータ回路ＣＭＰ１０をＭＯＳトランジスタに置き換えること等も可能である。ただし、ＭＯＳトランジスタを用いる場合、図１３のように寄生インダクタを活用した検出方式ではないため、比較的低いしきい値電圧が必要となる。
【００９０】
（実施の形態７）
<<ロウサイドのドライバ回路および短絡検出回路の詳細構成>>
図１６は、本発明の実施の形態７による電源装置において、図７の駆動ユニットＤＲＩＣにおけるロウサイドのドライバ回路および短絡検出回路ＤＶｌ＆ＳＤＥＴＣｌの詳細を示すものであり、図１６（ａ）はその構成例を示す回路図、図１６（ｂ）および図１６（ｃ）は図１６（ａ）の動作例を示す波形図である。図１７は、図１６の補足図であり、図１６の構成例を備えた駆動ユニットのパッケージ構成例を示す上面図である。図１６（ａ）に示すドライバ回路および短絡検出回路ＤＶｌ＆ＳＤＥＴＣｌ１は、ドライバ回路ＤＶｌ、コンパレータ回路ＣＭＰ２０、アンド演算回路ＡＤ１０を備えている。ＣＭＰ２０は、例えば電源ノードが電源電圧ＶＣＩＮに、接地ノードが接地電源電圧ＰＧＮＤ（又はＣＧＮＤ）に接続され、トランジスタＱＬのソースからボンディングワイヤＢＷ４を介して取り出した電圧と、ＱＬのドレインからボンディングワイヤＢＷ７を介して取り出した電圧との電位差を検出する。
【００９１】
ボンディングワイヤＢＷ４は、図８（ｂ）に示したように、半導体チップＣＰ２（トランジスタＱＬ）のソースパッド（ＰＤ＿Ｌ＿Ｓ４）と半導体チップＣＰ３（ＣＴＬＵ）上のパッドとを接続するものである。一方、ボンディングワイヤＢＷ７は、図１７に示すように、ＣＰ３（ＣＴＬＵ）上のパッドとＱＬのドレインに接続されたダイパッドＤＰ＿ＬＳとを接続するものである。ここで、ＢＷ７は、図１１の構成例（図１０、図１２、図１３の回路）と組み合わせる場合、図１１から判るように、ボンディングワイヤＢＷ５と兼用することも可能である。これによって、実装の容易化や低コスト化が図れる。
【００９２】
このような構成により、ＣＭＰ２０は、ＱＬのオン抵抗を介してＱＬのソース・ドレイン間に生じた電位差を検出し、ＢＷ７の電圧値が、ＢＷ４の電圧に比較電圧Ｖｒ３０を加算した電圧値を超えた際にノードＮｃに‘Ｌ’レベルを出力する。例えば、ＱＬのオン抵抗を１ｍΩ、Ｖｒ３０の電圧値を０．２Ｖとした場合、ＱＬに２００Ａが流れた際にＮｃに‘Ｌ’レベルが出力される。アンド演算回路ＡＤ１０は、例えば電源ノードがＶＣＩＮに、接地ノードがＰＧＮＤ（又はＣＧＮＤ）に接続され、２入力の一方にノードＮｃの反転信号が入力され、他方にパルス幅変調信号ＰＷＭｌが入力され、そのアンド演算結果によって短絡検出信号ＳＤＥＴｌを出力する。ドライバ回路ＤＶｌは、ＰＷＭｌに応じてトランジスタＱＬのゲートを駆動する。
【００９３】
図１６（ａ）のドライバ回路および短絡検出回路ＤＶｌ＆ＳＤＥＴＣｌ１は、通常動作時（故障経路（短絡経路）が存在しない場合）、図１６（ｂ）に示すような動作を行う。まず、ＰＷＭｌがＣＧＮＤレベル（‘Ｌ’レベル又はオフレベル）の際には、ＤＶｌを介してＱＬのゲート電圧がＰＧＮＤレベルに駆動され、ＱＬはオフ状態となる。この際、ＢＷ７−ＢＷ４間の電位差は、トランジスタＱＨのオンに伴い電源電圧ＶＩＮのレベルとなり、これはＣＭＰ２０の判定レベルを超えているため、ＣＭＰ２０はノードＮｃに‘Ｌ’レベルを出力する。ＡＤ１０は、Ｎｃが‘Ｌ’レベルとなっているが、ＰＷＭｌが‘Ｌ’レベルであるため、短絡検出信号ＳＤＥＴｌとして‘Ｌ’レベルを出力する。
【００９４】
ここで、ＰＷＭｌがＶＣＩＮレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、ＤＶｌを介してＱＬのゲート電圧がＶＣＩＮレベルに駆動され、ＱＬはオン状態となる。この際、ＱＬにはインダクタ（図１等のＬ［ｎ］）を起電力とした転流動作による電流が流れ、これに伴いＢＷ７−ＢＷ４間の電位差は、「（ＱＬのオン抵抗）×（ＱＬの電流）」に低下する。この場合、ＢＷ７−ＢＷ４間の電位差はＣＭＰ２０の判定レベルよりも低下するため、ＣＭＰ２０は、Ｎｃに‘Ｈ’レベルを出力する。ＡＤ１０は、ＰＷＭｌが‘Ｈ’レベルとなっているが、Ｎｃが‘Ｈ’レベルであるため、ＳＤＥＴｌを‘Ｌ’レベルに維持する。このように、ＡＤ１０により、実質的には、ＱＬのオン期間を対象として短絡有無の検出が行われる。
【００９５】
一方、図１６（ａ）のＤＶｌ＆ＳＤＥＴＣｌ１は、短絡検出時（例えば図１６（ａ）に示す故障経路（短絡経路）ＦＰ２が存在する場合）、図１６（ｃ）に示すような動作を行う。まず、ＰＷＭｌがＣＧＮＤレベル（‘Ｌ’レベル又はオフレベル）の際には、ＤＶｌを介してＱＬのゲート電圧がＰＧＮＤレベルに駆動され、ＱＬはオフ状態となる。この際には、図１６（ｂ）の場合と同様に、ＣＭＰ２０はノードＮｃに‘Ｌ’レベルを出力し、ＡＤ１０は、ＳＤＥＴｌとして‘Ｌ’レベルを出力する。ここで、ＰＷＭｌがＶＣＩＮレベル（‘Ｈ’レベル又はオンレベル）に遷移した際には、ＤＶｌを介してＱＬのゲート電圧がＶＣＩＮレベルに駆動され、ＱＬはオン状態となる。そうすると、ＱＬには、故障経路ＦＰ２を介した短絡電流Ｉｓが流れる。この場合、ＢＷ７−ＢＷ４間の電位差は、「（ＱＬのオン抵抗）×Ｉｓ」となるが、Ｉｓの値が大きいため、ＣＭＰ２０の判定レベルよりも低下しない。したがって、ＣＭＰ２０の出力（Ｎｃ）は、‘Ｌ’レベルに維持される。ＡＤ１０は、ＰＷＭｌが‘Ｈ’レベルであり、Ｎｃが‘Ｌ’レベルであるため、ＳＤＥＴｌを‘Ｈ’レベルに駆動する。
【００９６】
ＳＤＥＴｌが‘Ｈ’レベルになると、図２等で述べたＰＷＭ制御ユニットＰＣＴＬＩＣを介して、あるいは図７等で述べたドライバイネーブル信号ＥＮ＿Ｄに基づいてＰＷＭｌが‘Ｌ’レベル（オフレベル）に固定される。これにより、ＤＶｌを介してＱＬがオフに駆動され、ＱＬの保護が図られる。また、ここでは、ＣＭＰ２０が短絡を検出してからＰＷＭｌが‘Ｌ’レベルに固定されるまでの一定時間の間、ＱＬをオンに駆動する構成となっている。これによって、負荷回路（図７のＬＯＤ）に高電圧が印加されることを防止し、ＬＯＤの保護も図る。そして、この一定時間の間に、図４、図５等で述べたような方式で電源電圧ＶＩＮの遮断が行われる。ただし、この電源遮断の応答速度が早いような場合には、図１０等と同様に、ＤＶｌの代わりにアンド演算回路を使用したドライバ回路を用いることも可能である。
【００９７】
以上、本実施の形態７の電源装置を用いることで、代表的には、ロウサイドのトランジスタの保護や負荷回路の保護が図れ、マルチフェーズ型電源装置の信頼性を向上させることが可能になる。なお、図１６（ａ）の構成例は、勿論、これに限定されるものではなく、例えば図１２で述べたように遅延回路ＤＬＹを付加したり、あるいは図１３で述べたように、コンパレータ回路ＣＭＰ２０をＭＯＳトランジスタに置き換えること等も可能である。
【００９８】
（実施の形態８）
本実施の形態８では、実施の形態３の図８に示した駆動ユニット（半導体装置）ＤＲＩＣを用いて構成した電源装置の実装構造（基板レイアウト）について説明する。
【００９９】
<<電源装置の基板レイアウト>>
図１８は、本発明の実施の形態８による電源装置において、その一部の基板レイアウトの構成例を示す平面図である。図１８に示す電源装置は、複数の配線層（例えば銅（Ｃｕ）配線層）を持つ配線基板ＰＣＢ上に、駆動ユニットＤＲＩＣ［ｎ］と、負荷回路ＬＯＤ（例えばＣＰＵ等）が実装されている。ここでは、ＰＣＢの表面の配線層に、電源電圧ＶＩＮ用の配線パターンＬＰ＿ＶＩＮ、接地電源電圧ＰＧＮＤ用の配線パターンＬＰ＿ＰＧＮＤ、スイッチ信号ＶＳＷＨ用の配線パターンＬＰ＿ＶＳＷＨ、出力電源ノードＶＯ用の配線パターンＬＰ＿ＶＯが形成されている。
【０１００】
駆動ユニットＤＲＩＣ［ｎ］は、図８で述べたように、裏面から、ＶＩＮ用の電極（ダイパッドＤＰ＿ＨＳ）、ＶＳＷＨ用の電極（ダイパッドＤＰ＿ＬＳ）、接地電源電圧ＣＧＮＤ用の電極（ダイパッドＤＰ＿ＣＴ）が露出している。図１８に示すように、このＶＩＮ用の電極（ダイパッドＤＰ＿ＬＳ）は、その周辺に配置されたＶＩＮ用の外部端子（リードＬＤ）と共に半田ペーストＳＰを用いたリフロー工程等によってＬＰ＿ＶＩＮに接続される。同様に、ＶＳＷＨ用の電極（ダイパッドＤＰ＿ＬＳ）は、その周辺に配置されたＶＳＷＨ用の外部端子と共にリフロー工程等によってＬＰ＿ＶＳＷＨに接続される。また、ＶＳＷＨ用の電極（ダイパッドＤＰ＿ＬＳ）の周辺には、ＰＧＮＤ用の外部端子が配置されており、当該外部端子は、リフロー工程等によってＬＰ＿ＰＧＮＤに接続され、負荷回路ＬＯＤの外部電源端子も、リフロー工程等によって配線パターンＬＰ＿ＶＯに接続される。ＬＰ＿ＶＩＮとＬＰ＿ＰＧＮＤは、一辺が隣接して形成され、これらの間に電源ノイズ低減用のバイパス容量Ｃ１が実装される。ＬＰ＿ＶＯは、一辺がＬＰ＿ＰＧＮＤの一辺に、他の一辺がＬＰ＿ＶＳＷＨの一辺に隣接して形成され、ＬＰ＿ＰＧＮＤとの間に電源ノイズ低減用のバイパス容量Ｃ２が実装され、ＬＰ＿ＶＳＷＨとの間にインダクタＬ［ｎ］が実装される。
【０１０１】
このような構成例において、例えば、リフロー工程の際に半田ペーストＳＰの量が多すぎること等により、ＶＳＷＨとＰＧＮＤ間や、ＶＳＷＨとＶＩＮ間や、あるいはＶＩＮとＰＧＮＤ間等で短絡が生じ得る。また、例えば、バイパス容量Ｃ１の実装不良等によってもＶＩＮとＰＧＮＤ間の短絡等が生じ得る。そこで、前述した本実施の形態の電源装置を用いて短絡を検出し、保護を行うことが有益となる。なお、前述した実施の形態では、ＶＩＮとＰＧＮＤ間の短絡が生じた場合の説明は省略しているが、勿論この場合もハイサイドまたはロウサイドの短絡検出回路によって検出が可能である。
【０１０２】
図１９は、図１８を拡張して形成したマルチフェーズ型電源装置の基板レイアウトの構成例を示す平面図である。図１９に示す電源装置では、配線基板ＰＣＢ上に、複数（ここでは４個）の駆動ユニットＤＲＩＣ［１］〜ＤＲＩＣ［４］と、負荷回路ＬＯＤ（例えばＣＰＵ等）と、ＰＷＭ制御ユニットＰＣＴＬＩＣが実装されている。ＤＲＩＣ［１］〜ＤＲＩＣ［４］は、Ｘ方向に並んで配置される。各ＤＲＩＣ［ｎ］（ｎ＝１〜４）内のＶＩＮ用のダイパッドＤＰ＿ＨＳならびにその周辺に配置されたＶＩＮ用の外部端子は、ＰＣＢ上に形成された配線パターンＬＰ＿ＶＩＮによって共通に接続されている。各ＤＲＩＣ［ｎ］内のＶＳＷＨ用のダイパッドＤＰ＿ＬＳは、ＰＣＢ上で個別に形成された配線パターンＬＰ＿ＶＳＷＨ［ｎ］にそれぞれ接続される。
【０１０３】
負荷回路ＬＯＤ（ＣＰＵ）は、外部電源端子がＰＣＢ上に形成された配線パターンＬＰ＿ＶＯに接続され、外部接地電源端子がＰＣＢ上に形成された配線パターンＬＰ＿ＰＧＮＤに接続される。ＬＰ＿ＰＧＮＤは、ＰＣＢの表面で適宜分散して配置されると共にＰＣＢのいずれかの配線層を介して共通に接続され、図１８で述べたように、ＰＣＢの表面において各ＤＲＩＣ［ｎ］のＰＧＮＤ用の外部端子に適宜接続される。各配線パターンＬＰ＿ＶＳＷＨ［ｎ］は、Ｘ方向に並んで実装された各インダクタＬ［ｎ］の一端にそれぞれ接続される。各Ｌ［ｎ］の他端は、ＬＰ＿ＶＯに共通に接続される。また、図１８と同様に、ＬＰ＿ＶＩＮとＬＰ＿ＰＧＮＤの間にはバイパス容量Ｃ１が実装され、ＬＰ＿ＶＯとＬＰ＿ＰＧＮＤの間にはバイパス容量Ｃ２が実装される。ＰＷＭ制御ユニットＰＣＴＬＩＣは、ここでは、ＰＣＢのいずれかの配線層を介して各ＤＲＩＣ［ｎ］の外部端子に適宜接続される。
【０１０４】
このような構成例において、ＤＲＩＣ［１］〜ＤＲＩＣ［４］は、発熱量が大きいため、例えば図１９に示すように、各ＤＲＩＣ［ｎ］を共通で覆うヒートシンクＨＳＮＫが搭載される場合がある。各ＤＲＩＣ［ｎ］の外部端子は、前述したようなリフロー工程以外にも、このようなＨＳＮＫの搭載位置がずれること等によっても短絡される恐れがある。そこで、前述した本実施の形態の電源装置を用いて短絡を検出し、保護を行うことが有益となる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１０６】
２１  半導体基板
２２  フィールド絶縁膜
２３，２４，３１  半導体領域
２５  溝
２６  ゲート絶縁膜
２７  ゲート電極
２８  絶縁膜
２９  コンタクトホール
３０Ｇ  ゲート配線
３０Ｓ  ソース配線
３２  保護膜
３３  開口部
３４  金属層
ＡＤ  アンド演算回路
ＢＥ  裏面電極
ＢＷ  ボンディングワイヤ
Ｃ  容量
ＣＭＰ  コンパレータ回路
ＣＰ  半導体チップ
ＣＳＤＥＴ  電流検出回路
ＣＴＬＵ  制御ユニット
Ｄ  ダイオード
ＤＡＣ  デジタル・アナログ変換回路
ＤＬＹ  遅延回路
ＤＰ  ダイパッド
ＤＲＩＣ  駆動ユニット
ＤＴＣＴＬ  貫通防止回路
ＤＶ  ドライバ回路
ＥＡ  エラーアンプ回路
ＦＰ  故障経路
ＨＳＮＫ  ヒートシンク
ＩＶＢＫ  インバータ回路ブロック
Ｌ  インダクタ
ＬＤ  リード
ＬＯＤ  負荷回路
ＬＰ  配線パターン
ＬＳ  レベルシフト回路
ＭＢ  金属板
ＭＮ  ｎチャネル型ＭＯＳトランジスタ
ＮＲ  ノア演算回路
Ｐ  外部端子
ＰＣＴＬＩＣ  ＰＷＭ制御ユニット
ＰＤ  パッド
ＰＨＣ  位相補償回路
ＰＫＧ  半導体パッケージ
ＰＷＬ  ｐ型ウエル
ＰＷＭＣＴＬ  ＰＷＭ制御回路
ＰＷＭＭＯＤ  パルス幅変調回路
ＰＷＲＣＴＬ  電源供給ユニット
ＱＨ，ＱＬ  トランジスタ
Ｒ  抵抗
ＳＢＳ  バス
ＳＤＥＴＣ  短絡検出回路
ＳＤＥＴＩＦ  短絡検出出力回路
ＳＰ  半田ペースト
ＶＡＣ  商用電源
ＶＯ  出力電源ノード
ＶＲＥＧ  レギュレータ回路
【図１】
2012120355.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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