(57)【要約】【課題】信頼性が高い半導体装置を提供する。【解決手段】例えば、ドレイン用の半導体層ＤＦ２（ｎ），ＤＦ１（ｎ＋）およびコンタクト層ＣＮＴｄと、ソース用の半導体領域ＤＦＡおよびコンタクト層と、ソース・ドレイン間に配置されるゲート層ＧＴとを備える。ソース用のコンタクト層は、長辺側に対応する２個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２で構成され、短辺側に対応する部分には配置されない（Ｃ１−Ｃ１’間でＹ軸方向に延伸するコンタクト層は備えない）。また、ドレイン用のＣＮＴｄとＤＦ１（ｎ＋）の短辺側の間隔Ｘ１は、長辺側の間隔Ｙ１よりも例えば３倍以上広い。【選択図】図１
2012248588.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン用となり、平面上で、第１辺および第２辺を長辺、第３辺および第４辺を短辺として略長方形状に形成される第１導電型の第１半導体層と、
平面上で、前記第１半導体層内に、前記第１および第２辺側を長辺、前記第３および第４辺側を短辺して略長方形状に形成され、前記第１半導体層よりも高い不純物濃度を持つ前記第１導電型の第２半導体層と、
ソース用となり、平面上で、前記第１辺、前記第２辺および前記第３辺にそれぞれ対向する第５辺、第６辺および第７辺を持ち、前記第１半導体層を前記第１、第２および第３辺側から取り囲むように形成される前記第１導電型の第３半導体層と、
平面上で、前記第１半導体層の前記第１、第２および第３辺と前記第３半導体層の前記第５、第６および第７辺との間の領域に形成される第２導電型の第４半導体層と、
断面上で前記第４半導体層の上部にゲート絶縁膜を介して形成されるゲート層と、
平面上で、前記第２半導体層内に、前記第１および第２辺側を長辺、前記第３および第４辺側を短辺して略長方形状に配置され、断面上で、前記第２半導体層の上部に配置されるドレイン用の第１コンタクト領域と、
断面上で前記第３半導体層の上部に配置されるソース用の第２コンタクト領域と、
断面上で前記第１コンタクト領域の上部に配置されるドレイン用の第１メタル配線層と、
断面上で前記第２コンタクト領域の上部に配置されるソース用の第２メタル配線層とを備え、
前記第２コンタクト領域は、平面上で、前記第３半導体層の前記第５辺側の領域内と前記第６辺側の領域内にそれぞれ配置され、前記第７辺側の領域内には配置されないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面上で、前記第１コンタクト領域の前記第３辺側の短辺と前記第２半導体層の前記第３辺側の短辺との間隔は、前記第１コンタクト領域の前記第１辺側の長辺と前記第２半導体層の前記第１辺側の長辺との間隔よりも３倍以上広いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート層は、平面上で前記第１半導体層の外周部分でリング状に形成され、
平面上で、前記第１コンタクト領域の前記第４辺側の短辺と前記第２半導体層の前記第４辺側の短辺との間隔は、前記第１コンタクト領域の前記第１辺側の長辺と前記第２半導体層の前記第１辺側の長辺との間隔よりも３倍以上広いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体装置は、さらに、平面上で、前記第３半導体層の前記第６辺側の領域を中心線として、前記第１〜第４半導体層、前記ゲート層、前記第１および第２コンタクト領域、ならびに前記第１および第２メタル配線層を線対称に配置したようなマルチフィンガ構造を備えていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体装置は、
更に、ＬＥＤ接続用の外部出力端子と、
ＰＷＭ信号を出力する制御回路とを備え、
前記第１メタル配線層は、前記外部出力端子に結合され、
前記ゲート層には前記ＰＷＭ信号が入力されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーデバイスを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、各種電源回路、モータ駆動回路、ＬＥＤ（Light Emitting Diode）駆動回路を代表に、様々なパワーエレクトロニクス分野で高電圧および大電流を取り扱えるパワーデバイスが用いられている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
前述したようなパワーデバイスの代表として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く知られている。パワーＭＯＳＦＥＴは、例えば数十Ｖレベルの電圧や数百ｍＡレベル又は数Ａレベル等の電流を制御する。このようなパワーＭＯＳＦＥＴは、例えば大電力を取り扱う配線基板上等で一部の部品として実装されるため、配線基板上のノイズや、外部からのサージや、あるいは周辺に実装された部品の何らかの故障等によって意図しない高電圧、大電流が印加される場合がある。この場合、パワーＭＯＳＦＥＴの破壊等が生じると、電力が大きいことから大きな損害が生じる恐れがあるため、パワーＭＯＳＦＥＴには特に高い信頼性が必要とされる。
【０００４】
図５は、本発明の前提として検討した半導体装置において、その主要部のレイアウト構成例を示す平面図である。図６（ａ）は、図５におけるＡ２−Ａ２’間およびＢ２−Ｂ２’間の構成例を示す断面図であり、図６（ｂ）は、図５におけるＣ２−Ｃ２’間の構成例を示す断面図である。図５および図６（ａ）、（ｂ）には、一例としてパワーＭＯＳＦＥＴ（Ｑ３）の構成例が示されている。図５の例では、略矩形状に形成されたドレイン用のｎ型の半導体層ＤＦ２（ｎ）が配置され、ＤＦ２（ｎ）の２個の長辺と１個の短辺をコの字型に取り囲むように半導体領域ＤＦＡが配置される。図６（ａ）に示すように、ＤＦＡは、ソース用のｎ＋型の半導体層ＤＦ３（ｎ＋）と、バックゲート（基板バイアス）用のｐ＋型の半導体層ＤＦ５（ｐ＋）を備えている。
【０００５】
ＤＦ２（ｎ）は、図５および図６（ａ）に示すように、その内部に形成されたｎ＋型の半導体層ＤＦ１（ｎ＋）とＤＦ１（ｎ＋）の上部（Ｚ軸方向）に形成されたコンタクト層ＣＮＴｄを介してドレイン電極となるメタル配線層ＭＬｄに接続される。ＤＦＡ（ＤＦ３（ｎ＋），ＤＦ５（ｐ＋））は、図５および図６（ａ）に示すように、その上部に形成されたコンタクト層ＣＮＴｓを介してソース電極となるメタル配線層ＭＬｓに接続される。ＣＮＴｓは、図５に示すように、ＤＦＡと同様にコの字型の形状を備えており、２個の長辺に対応するコンタクト層ＣＮＴｓ１，ＣＮＴｓ２と１個の短辺に対応するコンタクト層ＣＮＴｓ３から構成される。
【０００６】
また、図６（ａ）に示すように、ＤＦＡは、チャネル領域となるｐ型の半導体層ＤＦ４（ｐ）内に形成され、ＤＦ４（ｐ）には、ＣＮＴｓ１，ＣＮＴｓ２およびバックゲート用のＤＦ５（ｐ＋）を介してソースと同じ電圧が印加される。ソースの一部となるＤＦ３（ｎ＋）とドレインの一部となるＤＦ２（ｎ）は、ＤＦ４（ｐ）ならびにｎ−型のエピタキシャル層ＥＰＩ（ｎ−）を介して接続される。ＤＦ４（ｐ）の上部には図示しないゲート絶縁膜を介してゲート層ＧＴが配置される。ＧＴは、図５に示すように、コンタクト層ＣＮＴｇを介してゲート電極となるメタル配線層ＭＬｇに接続される。したがって、ＧＴに所定のゲート電圧が印加されると、ＧＴの下部のＤＦ４（ｐ）内にチャネルが形成され、ＤＦ３（ｎ＋）をソース、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）およびＤＦ１（ｎ＋）をドレインとして当該ＭＯＳＦＥＴがオンとなる。
【０００７】
このような構成において、本発明者等が検証したところによれば、ソース（およびバックゲート）を接地電圧としてドレインに高電圧を印加した際に、図５の経路ＲＴ２に示すように、コンタクト層ＣＮＴｄの端部（短辺部分）に電流が集中し、これによって当該ＭＯＳＦＥＴの破壊が生じ得ることが見出された。具体的には、特に、ＣＮＴｄの端部の一方からソース用のコンタクト層ＣＮＴｓ３に向けた電流により、例えば図６（ａ）のコンタクト層ＣＮＴｄから図６（ｂ）のコンタクト層ＣＮＴｓ（ＣＮＴｓ３）の間に介在する各半導体層の破壊が最も大きな問題となった。また、ＣＮＴｄの端部の他方からの電流に伴いゲート絶縁膜の破壊等が生じる可能性も考えられた。
【０００８】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信頼性が高い半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１０】
本実施の形態による半導体装置は、第１導電型の第１〜第３半導体層と、第２導電型の第４半導体層と、ゲート層と、第１および第２コンタクト領域と、第１および第２メタル配線層とを備える。第１半導体層（ＤＦ２（ｎ））および第２半導体層（ＤＦ１（ｎ＋））のそれぞれは、ドレイン用であり、平面上で略長方形状に形成され、第２半導体層は、第１半導体層よりも高い不純物濃度を持ち第１半導体層の内部に形成される。第３半導体層（ＤＦ３（ｎ＋））は、ソース用であり、平面上で第１半導体層の少なくとも２個の長辺（第１辺および第２辺）と１個の短辺（第３辺）を取り囲むように形成される。第４半導体層（ＤＦ４（ｐ））は、チャネル領域となり平面上で第１半導体層（ＤＦ２（ｎ））と第３半導体層（ＤＦ３（ｎ＋））の間の領域に形成され、ゲート層（ＧＴ）は、断面上で第４半導体層（ＤＦ４（ｐ））の上部にゲート絶縁膜を介して形成される。第１コンタクト領域（ＣＮＴｄ）は、平面上で第２半導体層（ＤＦ１（ｎ＋））内に略長方形状に形成され、断面上で第２半導体層の上部に配置される。第２コンタクト領域（ＣＮＴｓ１，ＣＮＴｓ２）は、断面上で第３半導体層（ＤＦ３（ｎ＋））の上部に配置される。第１メタル配線層（ＭＬｄ）は断面上で第１コンタクト領域（ＣＮＴｄ）の上部に配置され、第２メタル配線層（ＭＬｓ）は断面上で第２コンタクト領域（ＣＮＴｓ１）の上部に配置される。ここで、第２コンタクト領域（ＣＮＴｓ１，ＣＮＴｓ２）は、平面上で、第３半導体層（ＤＦ３（ｎ＋））内の前述した第１辺側および第２辺側の領域内にそれぞれ配置され、第３辺側の領域には配置されない構成となっている。
【００１１】
これによって、例えば、ドレイン電極となる第１メタル配線層（ＭＬｄ）に高電圧・高電流が印加された際に、ソース用となる第３半導体層（ＤＦ３（ｎ＋））の第３辺側（短辺側）ではなく第１辺側および第２辺側（長辺側）に向けて電流が流れ易くなり、半導体装置の耐圧（信頼性）の向上が実現可能になる。また、半導体装置の耐圧（信頼性）の更なる向上を実現するためには、平面上で、第１コンタクト領域（ＣＮＴｄ）の第３辺側の短辺と第２半導体層（ＤＦ１（ｎ＋））の第３辺側の短辺との間隔が、第１コンタクト領域（ＣＮＴｄ）の第１辺側の長辺と第２半導体層（ＤＦ１（ｎ＋））の第１辺側の長辺との間隔よりも３倍以上広いことが望ましい。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、信頼性が高い半導体装置を実現可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１による半導体装置において、その主要部のレイアウト構成例を示す平面図である。
【図２】（ａ）は、図１におけるＡ１−Ａ１’間の構成例を示す断面図であり、（ｂ）は、図１におけるＢ１−Ｂ１’間の構成例を示す断面図であり、（ｃ）は、図１におけるＣ１−Ｃ１’間の構成例を示す断面図である。
【図３】本発明の実施の形態１による半導体装置において、その概略構成の一例を示すブロック図である。
【図４】本発明の実施の形態２による半導体装置において、その主要部のレイアウト構成例を示す平面図である。
【図５】本発明の前提として検討した半導体装置において、その主要部のレイアウト構成例を示す平面図である。
【図６】（ａ）は、図５におけるＡ２−Ａ２’間およびＢ２−Ｂ２’間の構成例を示す断面図であり、（ｂ）は、図５におけるＣ２−Ｃ２’間の構成例を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
《半導体装置（主要部）の構成［１］》
図１は、本発明の実施の形態１による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図２（ａ）は、図１におけるＡ１−Ａ１’間の構成例を示す断面図であり、図２（ｂ）は、図１におけるＢ１−Ｂ１’間の構成例を示す断面図であり、図２（ｃ）は、図１におけるＣ１−Ｃ１’間の構成例を示す断面図である。図１および図２（ａ）〜図２（ｃ）には、一例としてパワーＭＯＳＦＥＴ（Ｑ１）の構成例が示されている。図１の例では、Ｘ軸方向を長手方向とする略矩形状のｎ型の半導体層（拡散層又はオフセット領域：第１半導体層）ＤＦ２（ｎ）が配置され、当該ＤＦ２（ｎ）における２個の長辺（第１辺、第２辺とする）と１個の短辺（第３辺とする）をコの字型に取り囲むように半導体領域ＤＦＡが配置される。ＤＦ２（ｎ）とＤＦＡの間の領域の上部（Ｚ軸方向）には、ＤＦ２（ｎ）の第１〜第３辺、ならびに第３辺と対向する短辺（第４辺とする）をリング状に取り囲むようにゲート層ＧＴが配置される。
【００１９】
ＤＦ２（ｎ）の内部には、これと同様にＸ軸方向を長手方向とする略矩形状のｎ＋型の半導体層（拡散層：第２半導体層）ＤＦ１（ｎ＋）が配置される。ＤＦ１（ｎ＋）の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第１コンタクト領域）ＣＮＴｄが配置され、更に、その上部にＸ軸方向を長手方向とする略矩形状のメタル配線層（第１メタル配線層）ＭＬｄが配置される。ＭＬｄはドレイン用の電極となる。ＤＦＡにおける前述した第１辺側の領域の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第２コンタクト領域）ＣＮＴｓ１が配置され、ＤＦＡにおける前述した第２辺側の領域の上部には、Ｘ軸方向を長手方向とする略矩形状のコンタクト層（第２コンタクト領域）ＣＮＴｓ２が配置される。更に、ＤＦＡの上部には、これと同様のコの字型の形状を持つメタル配線層（第２メタル配線層）ＭＬｓが形成され、ＣＮＴｓ１，ＣＮＴｓ２は、Ｚ軸方向においてＤＦＡとＭＬｓの間に配置される。ＭＬｓはソース用（およびバックゲート用）の電極となる。また、ＧＴにおける前述した第４辺側の領域の上部には、コンタクト層ＣＮＴｇが配置され、更に、その上部にメタル配線層ＭＬｇが配置される。ＭＬｇはゲート用の電極となる。
【００２０】
図２（ａ）の例では、ｐ−型の半導体基板ＳＵＢ（ｐ−）の上部にｎ＋型の半導体層（埋め込み層）ＤＦ６（ｎ＋）が形成され、更にその上部にｎ−型のエピタキシャル層（半導体層）ＥＰＩ（ｎ−）が形成される。ＥＰＩ（ｎ−）内において、ＤＦ６（ｎ＋）の上部にはｐ＋型の半導体層（埋め込み層）ＤＦ７（ｐ＋）が形成され、更にその上部にｎ型の半導体層（拡散層又はオフセット領域）ＤＦ２（ｎ）および２個のｐ型の半導体層（拡散層又はウエル領域：第４半導体層）ＤＦ４（ｐ）が形成される。ＤＦ２（ｎ）は、Ｙ軸方向の両側において、２個のＥＰＩ（ｎ−）を挟んで２個のＤＦ４（ｐ）にそれぞれ接合する。なお、ｎ型の半導体層は、例えばシリコン（Ｓｉ）中にリン（Ｐ）やヒ素（Ａｓ）等の不純物を導入することで形成され、ｐ型の半導体層は、例えばシリコン（Ｓｉ）中にボロン（Ｂ）等の不純物を導入することで形成される。また、ｎ＋型、ｎ型、ｎ−型の不純物濃度は、ｎ＋型＞ｎ型＞ｎ−型の順に高く、ｐ＋型、ｐ型、ｐ−型の不純物濃度は、ｐ＋型＞ｐ型＞ｐ−型の順に高い。
【００２１】
２個のＤＦ４（ｐ）のそれぞれの中には、ｐ＋型の半導体層（拡散層）ＤＦ５（ｐ＋）とｎ＋型の半導体層（拡散層：第３半導体層）ＤＦ３（ｎ＋）が形成される。ＤＦ５（ｐ＋），ＤＦ３（ｎ＋）は、図１に示す半導体領域ＤＦＡを構成する。ＤＦ３（ｎ＋）は、ＤＦ５（ｐ＋）と比べてＤＦ２（ｎ）に近い側に形成され、ソースの一部となる。また、ＤＦ５（ｐ＋）はチャネル領域（バックゲート領域）となるＤＦ４（ｐ）の給電ノードとなる。２個のＤＦ４（ｐ）の一方に含まれるＤＦＡの上部にはコンタクト層ＣＮＴｓ１が形成され、２個のＤＦ４（ｐ）の他方に含まれるＤＦＡの上部にはコンタクト層ＣＮＴｓ２が形成される。ＣＮＴｓ１，ＣＮＴｓ２は、その上部に形成された共通のメタル配線層ＭＬｓに接続される。ＤＦ２（ｎ）の中には、ｎ＋型の半導体層（拡散層）ＤＦ１（ｎ＋）が形成される。ＤＦ１（ｎ＋）の上部にはコンタクト層ＣＮＴｄが形成され、ＣＮＴｄは、その上部に形成されたメタル配線層ＭＬｄに接続される。各コンタクト層は、例えばタングステン（Ｗ）等を主体とする導電膜で構成され、各メタル配線層は、例えばアルミニウム（Ａｌ）合金膜等を主体として構成される。
【００２２】
Ｙ軸方向においてＤＦ３（ｎ＋）とＤＦ２（ｎ）の間に位置するＤＦ４（ｐ）およびＥＰＩ（ｎ−）の上部には、図示しないゲート絶縁膜（例えばＳｉＯ２）を介してゲート層ＧＴが形成される。ＧＴは、例えば、多結晶シリコンとタングステンシリサイド（ＷＳｉｘ）の積層膜等によって構成される。ＧＴに所定のゲート電圧が印加されると、ＧＴの下部のＤＦ４（ｐ）内にチャネルが形成され、ＤＦ３（ｎ＋）をソース、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）およびＤＦ１（ｎ＋）をドレインとして当該ＭＯＳＦＥＴがオンとなる。この際に、ＥＰＩ（ｎ−）、ＤＦ２（ｎ）はオフセット領域として機能し、これよって例えばドレインとゲート間の電界強度が緩和され、ＭＯＳＦＥＴの耐圧（信頼性）向上等が図れる。このような構造は、ＤＭＯＳ（Diffused MOS）又はＬＤＭＯＳ（Laterally Diffused MOS）等と呼ばれる。
【００２３】
また、ＥＰＩ（ｎ−）の主面上で、ソース・バックゲート用のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２が接続されるＤＦＡ、ドレイン用のコンタクト層ＣＮＴｄが接続されるＤＦ１（ｎ＋）、ならびにＧＴの形成領域以外の部分には、絶縁膜（例えばＳｉＯ２）ＩＳＬ１が形成される。更に、ＩＳＬ１の上部には保護膜（層間絶縁膜）（例えば、ＴＥＯＳ（Tetraethyl orthosilicate）／ＢＰＳＧ（Boron Phosphorus Silicon Glass）／ＴＥＯＳ）ＩＳＬ２が形成される。ＣＮＴｓ１，ＣＮＴｓ２，ＣＮＴｄは、ＩＳＬ２内に形成され、ＭＬｓ，ＭＬｄは、ＩＳＬ２上に形成される。
【００２４】
《本実施の形態１の主要な特徴および効果》
このような構成例において、本実施の形態１の半導体装置の主要な特徴は下記２点にある。
【００２５】
（１）図１に示すように、前述した図５の場合と比較して、ドレイン用の半導体層（拡散層）ＤＦ１（ｎ＋）の短辺とドレイン用のコンタクト層ＣＮＴｄの短辺との間にある程度の間隔が確保された点にある。すなわち、図１において、ＤＦ１（ｎ＋）の短辺とＣＮＴｄの短辺との間のＸ軸方向の距離をＸ１とし、ＤＦ１（ｎ＋）の長辺とＣＮＴｄの長辺との間のＹ軸方向の距離をＹ１とすると、例えばＹ１：Ｘ１＝１：４程度となっている。Ｘ１は、特に限定はされないが、例えば７μｍ等である。一方、図５では、Ｙ１：Ｘ１＝１：１程度となっており、これに伴い図１のＢ１−Ｂ１’断面となる図２（ｂ）ではコンタクト層ＣＮＴｄが存在しないが、これと同一箇所に対応し、図５のＢ２−Ｂ２’断面となる図６（ａ）ではＣＮＴｄが存在することになる。
【００２６】
このように、Ｘ１／Ｙ１の値を大きくすることで、ＣＮＴｄの端部（短辺）の一方からソース・バックゲート用の半導体層ＤＦＡまでのＸ軸方向の距離と、ＣＮＴｄの端部（短辺）の他方からゲート層ＧＴまでのＸ軸方向の距離を十分に確保することができる。その結果、例えばＣＮＴｄに大電圧・大電流が印加された際に、Ｘ軸方向に向かう経路上の電界強度・電流密度を低減することができ、ＭＯＳＦＥＴの耐圧（信頼性）を向上させることが可能になる。なお、Ｘ１／Ｙ１の値は、「４」程度に限られるものではなく、例えば２以上、望ましくは３以上であればよい。ただし、この値が過大になるとドレインのコンタクト抵抗が増大する恐れがあるため、Ｘ１／Ｙ１の値は、所定の耐圧を保てる範囲内（例えば２以上の範囲内）でできるだけ小さい方が望ましい。
【００２７】
（２）図１に示すように、前述した図５の場合と比較して、ソース・バックゲート用の一部のコンタクト層ＣＮＴｓ３が削除された点にある。これに伴い、図１のＣ１−Ｃ１’断面となる図２（ｃ）ではメタル配線層ＭＬｓのごく一部がＣＮＴｓ１，ＣＮＴｓ２を介して半導体層ＤＦ３（ｎ＋）に接続されるが、これと同一箇所に対応し、図５のＣ２−Ｃ２’断面となる図６（ｂ）ではＭＬｓの大部分がＣＮＴｓ３を介してＤＦ３（ｎ＋）に接続されることになる。このように、ＣＮＴｓ３を設けないことで、例えばＣＮＴｄに大電圧・大電流が印加された際に、瞬時的には、ＣＮＴｓ１，ＣＮＴｓ２の下部付近に位置する半導体層ＤＦＡの電位が接地電源電圧ＶＳＳであるのに対してＣＮＴｓ３の下部付近に位置するＤＦＡの電位はハイインピーダンスに近い状態となる。その結果、図１の経路ＲＴ１に示すように、ＣＮＴｄからＣＮＴｓ１，ＣＮＴｓ２に向けたＹ軸方向の電流がＸ軸方向の電流よりも流れ易くなる。Ｙ軸方向の電流はＸ軸方向の電流よりも大きい領域で流れるため、Ｘ軸方向に流れる場合よりも電界強度・電流密度を低減することができ、ＭＯＳＦＥＴの耐圧（信頼性）を向上させることが可能になる。
【００２８】
なお、図１の例では、ゲート層ＧＴをリング状に形成したが、場合によっては、第４辺側の領域を持たないコの字型に形成することも可能である。また、図１の例では、半導体領域ＤＦＡをコの字型に形成したが、場合によってはリング状に形成することも可能である。更に、図１の例では、それぞれ略矩形状の形状を持つ３個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２，ＣＮＴｄを示したが、各コンタクト層は、必ずしも１個のコンタクトホールによって構成される必要はない。すなわち、互いに近接して配置された複数のコンタクトホールの集合体として１個のコンタクト層（コンタクト領域）を形成するような構造であってもよい。
【００２９】
《半導体装置（全体）の概略構成》
図３は、本発明の実施の形態１による半導体装置において、その概略構成の一例を示すブロック図である。図３には、半導体装置の一例としてＬＥＤ駆動装置ＬＥＤＤＶＩＣの構成例が示されている。ＬＥＤＤＶＩＣは、特に限定はされないが、例えば一つの半導体チップによって構成される。ＬＥＤＤＶＩＣは、例えば、シリアルインタフェース回路ＳＥＲＩＦ、アドレスデコード回路ＡＤＲＤＥＣ、およびクロック生成回路ＣＫＧＥＮと、ｍ個のＰＷＭ（Pulse Width Modulation）制御回路ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］、アンド演算回路ＡＤ［１］〜ＡＤ［ｍ］、およびパワーＭＯＳＦＥＴ（Ｑ［１］〜Ｑ［ｍ］）等を備えている。各パワーＭＯＳＦＥＴは、ソースおよびバックゲートが接地電源電圧ＶＳＳに接続され、当該各パワーＭＯＳＦＥＴに図１、図２（ａ）〜図２（ｃ）で述べたような構成例が適用される。特に限定はされないが、各パワーＭＯＳＦＥＴには、例えば４０Ｖ等の耐圧が要求される。
【００３０】
各パワーＭＯＳＦＥＴ（Ｑ［ｋ］（ｋは１〜ｍの整数））のドレインは、外部出力端子ＯＴ［ｋ］に接続されると共に、内部に備わったＥＳＤ保護用のクランプ素子（ダイオード）Ｄ１［ｋ］を介して電源電圧ＶＤＤに接続される。また、Ｑ［ｋ］のソース・ドレイン間にもＥＳＤ保護用のクランプ素子（ダイオード）Ｄ２［ｋ］が備わっている。Ｄ２［ｋ］は、例えば図２（ａ）等においてソース・ドレイン間に形成される寄生ダイオード（所謂ボディーダイオード）とは別に備わっている。ＯＴ［１］〜ＯＴ［ｍ］は、それぞれ、外部に設置されたＬＥＤ素子ＬＥＤ［１］〜ＬＥＤ［ｍ］の駆動用端子となる。
【００３１】
シリアルインタフェース回路ＳＥＲＩＦは、外部入力端子ＳＳ，ＳＣＬ，ＳＤＡを介して入力されたシリアル信号から必要な情報を抽出し、ＡＤＲＤＥＣに伝送する。例えばＳＳには、必要な情報の伝送開始を通知するスタート信号が入力され、ＳＣＬにはクロック信号が入力され、ＳＤＡにはデータ信号が入力される。当該シリアル信号によって、例えば、ＬＥＤ［１］〜ＬＥＤ［ｍ］内のどの箇所をどの程度の輝度で発光させるかを指定することができる。ＡＤＲＤＥＣは、外部入力端子ＡＤＲ［１］〜ＡＤＲ［ｎ］からのアドレス信号が自身のアドレスに一致する際には、ＳＥＲＩＦから通知された発光箇所の指定情報とその輝度情報に応じてＰＷＭ制御回路ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］を適宜制御する。例えば、発光箇所としてＬＥＤ［１］が指定された際にはＰＷＣＴＬ［１］に対してＬＥＤ［１］の輝度情報を通知する。なお、アドレス信号（ＡＤＲ［１］〜ＡＤＲ［ｎ］）は、図３に示すＬＥＤＤＶＩＣを複数設けて使用することを前提とし、複数のＬＥＤＤＶＩＣをそれぞれ区別するために備わっている。
【００３２】
ＣＫＧＥＮは、所定の発振周波数を持つクロック信号を生成し、ＰＷＣＴＬ［１］〜ＰＷＣＴＬ［ｍ］に出力する。各ＰＷＣＴＬ［ｋ］は、例えば、ＡＤＲＤＥＣからの輝度情報に応じてＣＫＧＥＮからのクロック信号をカウントすること等で輝度情報に応じたデューティ比を持つＰＷＭ信号［ｋ］を生成する。当該ＰＷＭ信号［ｋ］は、対応するアンド演算回路ＡＤ［ｋ］の２入力の一方を介してパワーＭＯＳＦＥＴ（Ｑ［ｋ］）のゲートに入力される。これによって、ＬＥＤ［ｋ］にＰＷＭ信号［ｋ］に応じた電流が供給される。ＬＥＤ［ｋ］は、この電流が供給されている期間（すなわちＰＷＭ信号の１サイクル中のオン期間）で発光し、オンデューティに応じた輝度で発光する。なお、ＡＤ［１］〜ＡＤ［ｍ］の２入力の他方には、外部端子ＥＮからのイネーブル信号が入力され、各ＬＥＤの制御は、当該イネーブル信号が活性状態（アサート）である場合に行われる。
【００３３】
このようなＬＥＤ駆動装置では、各外部出力端子ＯＴ［ｋ］において例えば数十Ｖレベルの電圧（図３の電源電圧ＶＣＣ）と百ｍＡレベルの電流のオン・オフが頻繁にスイッチング制御され、また、当該外部出力端子の本数も多数設けられることから、ＯＴ［ｋ］に大きなノイズやサージ等が混入する恐れがある。このような場合でもパワーＭＯＳＦＥＴが破壊されないように、パワーＭＯＳＦＥＴには高い耐圧（信頼性）が求められる。そこで、図１および図２（ａ）〜図２（ｃ）に示したようなパワーＭＯＳＦＥＴを設けることが有益となる。
【００３４】
以上、本実施の形態１の半導体装置を用いることで、代表的には、信頼性が高い半導体装置が実現可能になる。
【００３５】
（実施の形態２）
《半導体装置（主要部）の構成［２］》
図４は、本発明の実施の形態２による半導体装置において、その主要部のレイアウト構成例を示す平面図である。図４には、一例としてパワーＭＯＳＦＥＴ（Ｑ２）の構成例が示されている。図４のパワーＭＯＳＦＥＴ（Ｑ２）は、図１のパワーＭＯＳＦＥＴ（Ｑ１）を所謂マルチフィンガ構造に拡張した構成となっている。図４に示すＱ２は、図１に示したＱ１に対して更に、ｎ型の半導体層ＤＦ２［２］（ｎ）と、ｎ＋型の半導体層ＤＦ１［２］（ｎ＋）と、メタル配線層ＭＬｄ［２］，ＭＬｇ［２］と、ゲート層ＧＴ［２］と、コンタクト層ＣＮＴｇ［２］，ＣＮＴｄ［２］，ＣＮＴｓ１［２］が追加されたような構成となっている。当該Ｑ２は、概略的には、図１におけるコンタクト層ＣＮＴｓ２（または半導体領域ＤＦＡの第２辺側の領域）を中心線として、図１の各部材を線対象に配置したような構成となる。
【００３６】
ＣＮＴｓ１［２］は、Ｙ軸方向において、ＣＮＴｓ１との間でＣＮＴｓ２を等間隔で挟むように配置される。ＤＦ２［２］（ｎ），ＤＦ１［２］（ｎ＋），ＭＬｄ［２］，ＭＬｇ［２］，ＧＴ［２］，ＣＮＴｇ［２］，ＣＮＴｄ［２］は、ＣＮＴｓ２とＣＮＴｓ１［２］の間で、図１で説明したＣＮＴｓ１とＣＮＴｓ２の間のＤＦ２（ｎ），ＤＦ１（ｎ＋），ＭＬｄ，ＭＬｇ，ＧＴ，ＣＮＴｇ，ＣＮＴｄの配置と同様にして配置される。また、このような配置に伴い、半導体領域ＤＦＡならびにメタル配線層ＭＬｓは、前述した１本の幹と２本の枝を持つコの字型から１本の幹と３本の枝を持つ櫛の歯状の形状に拡張されている。図示は省略しているが、ＭＬｄとＭＬｄ［２］は共通に接続され、ＭＬｇとＭＬｇ［２］も共通に接続される。なお、図１で述べたように、ＣＮＴｄ［２］はＣＮＴｄと同様にＸ軸方向のサイズが調整された形状を備え、ＣＮＴｓ２とＣＮＴｓ１［２］の間にはＣＮＴｓ１とＣＮＴｓ２の間と同様にＹ軸方向に延伸するコンタクト層が存在しない。
【００３７】
このようなマルチフィンガ構造を用いると、図１のような構成例と比較してパワーＭＯＳＦＥＴの出力電流を増加させることが可能になる。ただし、出力電流を増加させると、例えば図３の外部出力端子ＯＴ［１］〜ＯＴ［ｍ］に混入するノイズ等も増大する恐れがあるため、パワーＭＯＳＦＥＴには、十分な耐圧（信頼性）が求められる。そこで、図４に示したようなレイアウト構成例を用い、図１の場合と同様にして耐圧（信頼性）を向上させることが有益となる。なお、ここでは、ゲート層の数を基準として２フィンガ構造を示したが、勿論、同様にして３フィンガ以上の構造に拡張することも可能である。
【００３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００３９】
例えば、ここでは、ｎ型のパワーＭＯＳＦＥＴを例に説明を行ったが、同様にしてｐ型のパワーＭＯＳＦＥＴを実現することも可能である。また、必ずしもパワーＭＯＳＦＥＴに限られるものではなく、場合によっては比較的小電力を取り扱う通常のＭＯＳＦＥＴ等に適用することも可能である。
【産業上の利用可能性】
【００４０】
本実施の形態による半導体装置は、特に、パワーＭＯＳＦＥＴを備えた製品に適用して有益なものであり、これに限らず高耐圧が求められるトランジスタ全般に対して広く適用可能である。
【符号の説明】
【００４１】
ＡＤ  アンド演算回路
ＡＤＲ  外部入力端子
ＡＤＲＤＥＣ  アドレスデコード回路
ＣＫＧＥＮ  クロック生成回路
ＣＮＴ  コンタクト層
Ｄ  ダイオード
ＤＦ  半導体層
ＤＦＡ  半導体領域
ＥＰＩ  エピタキシャル層
ＧＴ  ゲート層
ＩＳＬ  絶縁膜
ＬＥＤ  ＬＥＤ素子
ＬＥＤＤＶＩＣ  ＬＥＤ駆動装置
ＭＬ  メタル配線層
ＯＴ  外部出力端子
ＰＷＣＴＬ  ＰＷＭ制御回路
Ｑ  パワーＭＯＳＦＥＴ
ＲＴ  経路
ＳＥＲＩＦ  シリアルインタフェース回路
ＳＳ，ＳＣＬ，ＳＤＡ  外部入力端子
ＳＵＢ  半導体基板
ＶＣＣ，ＶＤＤ  電源電圧
ＶＳＳ  接地電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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