(57)【要約】【課題】高い信頼性を有し、スイッチング速度を向上させたトレンチゲート構造を備える半導体装置の製造方法を提供する。【解決手段】本発明の製造方法は、トレンチゲート構造を有する半導体装置の製造方法において、シリコン基板にトレンチを形成する工程と、前記トレンチ内にドープドポリシリコンを充填する工程と、前記ドープドポリシリコンをエッチングし、前記トレンチ底部に一部を残留させる工程と、前記トレンチ底部に残留したドープドポリシリコンを酸化させ、シリコン酸化膜を形成する工程と、前記トレンチ底部に前記シリコン酸化膜の残された前記トレンチの内周面にゲート絶縁膜を形成する工程と、を備える。【選択図】図１
2012124344.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置の製造方法において、
シリコン基板にトレンチを形成する工程と、
前記トレンチ内にドープドポリシリコンを充填する工程と、
前記ドープドポリシリコンをエッチングし、前記トレンチ底部に一部を残留させる工程と、
前記トレンチ底部に残留したドープドポリシリコンを酸化させ、シリコン酸化膜を形成する工程と、
前記トレンチ底部に前記シリコン酸化膜の残された前記トレンチの内周面にゲート絶縁膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチを形成する工程は、異方性エッチングの後に等方性エッチングによりトレンチを形成する請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチ構造を有する半導体装置において、トレンチ側壁部よりも底部に厚い酸化膜を形成することで、ゲートキャパシタンスの低減によるスイッチング速度を向上させることができる。
【０００３】
下記特許文献１は、トレンチ構造を有する半導体装置において、トレンチ内にアンドープポリシリコンを蒸着し、その一部をトレンチ底部に残留させ、該アンドープポリシリコンを酸化させて酸化膜を形成することで、トレンチ側壁部よりも底部に厚い酸化膜を形成してなる半導体製造装置及びその製造方法を開示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６６６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来の半導体装置の製造方法では、トレンチ底部に残留させたアンドープポリシリコンにより酸化膜を厚く形成するため、酸化膜を薄く形成する場合と比較し、該アンドープポリシリコンの内部は酸化されにくいことから酸化時間を長く設定する必要がある。更に、トレンチ底部のアンドープポリシリコンの表面上に酸化膜が形成されていても、その内部においては完全に酸化されず、トレンチ底部には酸化しきれないアンドープポリシリコンが残留し、当該アンドープポリシリコンとシリコン酸化膜（SiO2）との熱膨張係数の相違により、トレンチ底部の酸化膜には残留応力が生じ、ゲート耐圧の低下やリーク電流の増大、しきい値の変動が生じる虞があった。
【０００６】
本発明は上記点に鑑みて、トレンチ側壁部よりも底部に厚みのあるシリコン酸化膜を形成しつつ、トレンチ底部の酸化膜に生じる残留応力を低減し、ゲート耐圧の低下やリーク電流の増大、しきい値の変動を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によれば、
トレンチゲート構造を有する半導体装置の製造方法において、
シリコン基板にトレンチを形成する工程と、
前記トレンチ内にドープドポリシリコンを充填する工程と、
前記ドープドポリシリコンをエッチングし、前記トレンチ底部に一部を残留させる工程と、
前記トレンチ底部に残留したドープドポリシリコンを酸化させ、シリコン酸化膜を形成する工程と、
前記トレンチ底部に前記シリコン酸化膜の残された前記トレンチの内周面にゲート絶縁膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法が提供される。
【０００８】
この製造方法では、トレンチ底部にトレンチ側壁部と比して厚い酸化膜を形成する際、ドープドポリシリコンを使用する。ドープドポリシリコンは、アンドープポリシリコンを使用した場合と比較し、酸化膜の成長速度が速いため、短時間で若しくは低温で酸化膜の形成が可能となる。
【発明の効果】
【０００９】
本発明によれば、高い信頼性を有し、スイッチング速度を向上させたトレンチゲート構造を備える半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体装置の断面構成図である。
【図２】本発明の実施例に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態に係る半導体装置の製造方法を、図面を参照しながら詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１２】
図１は、本発明の実施例に係る半導体装置の断面構成を示したものである。本実施例に係る半導体装置はｎ+型シリコン基板１を有している。この半導体装置はパワーMOS FET等のトレンチゲート構造をもつトランジスタを有したものであるが、本実施例では、当該トランジスタがｎチャネル型素子であった場合を例に挙げて以下説明を行う。
【００１３】
図1において、ｎ+型シリコン基板１上にはｎ型エピタキシャル成長層２が形成されている。ｎ型エピタキシャル成長層２の上部にはｐ型のベース領域３が形成され、更にこのｐ型ベース領域３の表層部にはｎ+型ソース領域４が形成されている。これらｎ+型シリコン基板１、ｎ型エピタキシャル成長層２、ｐ型ベース領域３及びｎ+型ソース領域４によって半導体基板が形成され、ｎ+型ソース領域４及びｐ型ベース領域３を貫通してｎ型エピタキシャル成長層２に達するようにトレンチ５が形成されている。
【００１４】
トレンチ５の底部には、ドープドポリシリコン１０によるシリコン酸化膜６が形成されている。ゲート酸化膜７はトレンチ５上部、トレンチ５側壁部及び底部に形成されるが、トレンチ５底部にはシリコン酸化膜６が形成されており、このシリコン酸化膜６は、ゲート絶縁膜７と一体となって機能するため、トレンチ５内のゲート絶縁膜は、側壁部よりも底部が厚く形成されることになる。
【００１５】
トレンチ５底部のゲート酸化膜は、例えば３０００〜４０００Å程度の厚さに設定されている。また、トレンチ５は、１．１μm以下の深さに形成され、トレンチ５内には、ゲート絶縁膜７を介してポリシリコンで構成されたゲート電極８が形成されている。そして、ゲート電極８上を含み、ｎ+型ソース領域４の上には層間絶縁膜１１が形成され、ｐ型ベース領域３及びｎ+型ソース領域４に電気的に接続されたソース電極１２とゲート電極８を絶縁している。そして、ｎ+型シリコン基板１の裏面には、ドレイン電極１３が形成されている。
【００１６】
次に、上記した半導体装置の製造方法について、図２に示す工程図を参照して説明する。
【００１７】
（１）図２（a）の工程（エピタキシャル成長層形成工程）
まず、図２（ａ）に示すように、ｎ+型シリコン基板１を準備し、ｎ+型シリコン基板１上に不純物濃度が例えば１E+16ｃｍ-3程度のｎ型エピタキシャル成長層２を６μm程度の厚みに形成する。
【００１８】
（２）図２（b）の工程（トレンチ形成及び犠牲酸化膜形成工程）
ｎ型エピタキシャル成長層２の表面にLTO（低温形成酸化膜）等で酸化膜を形成し、周知のフォトリソグラフィ技術によりｎ型エピタキシャル成長層２上のトレンチ５形成予定領域から該ｎ型エピタキシャル成長層２の内部までドライエッチングを行い、トレンチ５を形成する。このとき、まず異方性のエッチングを行いその後、等方性のエッチングによりトレンチ５を形成することで、トレンチ幅が広がり、トレンチ５内にドープドポリシリコン１０を充填する際のボイドの発生を抑制することができる。そしてトレンチ５形成後は、例えばウェットエッチングによりｎ型エピタキシャル成長層２の表面の酸化膜を除去し、新たにｎ型エピタキシャル成長層２の表面及びトレンチ５の内壁面に犠牲酸化膜９を形成する。
【００１９】
（３）図２（ｃ）の工程（ドープドポリシリコン充填工程）
不純物濃度が例えば１E+１９ｃｍ-3〜２E+２０ｃｍ-3のリンを含むドープドポリシリコン１０でトレンチ５内を充填し、N２雰囲気中でアニールを行う。ドープドポリシリコンの充填には、LP-CVD装置（LOW PRESSURE CHEMICAL VAPER
DEPOSITION SYSTEM）やPE-CVD装置（Plasma Enhanced CHEMICAL VAPER DEPOSITION SYSTEM）などの高いアスペクト比が得られる装置を用いるのが望ましい。
【００２０】
（４）図２（ｄ）の工程（ドープドポリシリコンエッチング工程）
ドープドポリシリコン１０が充填された後は、このドープドポリシリコン１０をエッチングする。このエッチングに際しては、ドライエッチングまたはウェットエッチングのいずれでもよく、トレンチ５の内部にまでエッチングが進行され、トレンチ底部にのみ、例えば4000Åのドープドポリシリコン１０が残されるようにする。ここで、この残されたドープドポリシリコン１０は、トレンチ５の底面部を覆うように形成される。
【００２１】
（５）図２（e）の工程（トレンチ底部酸化膜形成工程）
このように、トレンチ底部にドープドポリシリコン１０を残留させた状態で、該ドープドポリシリコン１０を700℃〜900℃のウェット酸化により酸化し、シリコン酸化膜６を形成する。
【００２２】
（６）図２（ｆ）の工程（犠牲酸化膜剥離工程）
ｎ型エピタキシャル成長層２の表面及びトレンチ５の内壁面に形成された犠牲酸化膜９をウェットエッチングにより剥離する。この時、トレンチ５底部には、例えば3000Åのシリコン酸化膜６が残るように酸化膜剥離を行う。
【００２３】
（７）図２（ｇ）の工程（ゲート酸化膜形成工程）
次にゲート酸化のための熱処理工程等を行うが、具体的には700℃〜900℃のウェット雰囲気を用いたパイロジェニック法により、トレンチ５の内周面を含む全面を酸化する。ここで、ｎ型エピタキシャル成長層２はシリコンにより構成されるものであるため、シリコン酸化膜が形成され、このシリコン酸化膜がゲート絶縁膜７とされる。また、（ｆ）図で示すように、トレンチ５の底部には既にドープドポリシリコン１０の酸化によるシリコン酸化膜６が形成されており、該シリコン酸化膜６もゲート絶縁膜７と一体として機能するため、トレンチ５底部のゲート絶縁膜７は、トレンチ５側壁部よりも厚く形成されることになる。
【００２４】
（８）図２（ｈ）の工程（ゲート電極形成工程）
そして、トレンチ５内のゲート絶縁膜７で覆われた内部に、ポリシリコンを例えば600℃の温度下で12000Å程度成膜し、ドライエッチングなどによりエッチバックを行うことでゲート電極８を形成する。
【００２５】
（９）図２（ i ）の工程（ベース領域、ソース領域形成工程）
そして、ｎ型エピタキシャル成長層２の所定領域に、例えばボロンを5e+12cm-2程度のドーズ量でインプラを行い、1050℃、30secのドライブによりベース領域３を形成する。次いで、例えばヒ素を5e+15cm-2程度のドーズ量でインプラを行い、1050℃、30secのドライブによりソース領域４を順次形成する。
【００２６】
この後の製造工程については図示しないが、周知の方法により、例えばCVD法により層間絶縁膜１１を形成し、スパッタ法等によりソース電極１２等の形成を行う。そして、シリコン基板１の裏面にドレイン電極１３の形成を行うことで、図１に示すトレンチゲート構造を有する半導体装置が完成する。
【００２７】
以上のように、この実施の形態では、トレンチ５底部に形成されるゲート絶縁膜を側壁部に対し厚くすることで、ゲート‐ドレイン間容量を小さくし、スイッチング速度を向上させることができる。また、トレンチ５底部のシリコン酸化膜６形成時にドープドポリシリコン１０を用いることで酸化膜の成長速度を速め、トレンチ底部に酸化しきれないポリシリコンの残留を防止でき、残留応力によって生じるゲート耐圧の低下やリーク電流の増大、しきい値の変動等を抑制し、信頼性を高めることが可能となる。
【００２８】
なお、以上の実施形態においては、トレンチ５及びゲート絶縁膜７形成後にベース領域３とソース領域４を形成する例を示したが、各工程の順番が変更されていても構わない。例えば、先にベース領域３とソース領域４を形成し、その後にトレンチ５及びゲート絶縁膜７を形成しても構わない。
【符号の説明】
【００２９】
１    シリコン基板
２    エピタキシャル成長層
３    ベース領域
４    ソース領域
５    トレンチ
６    シリコン酸化膜
７    ゲート絶縁膜
８    ゲート電極
９    犠牲酸化膜
１０  ドープドポリシリコン
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
【図１】
2012124344.tif 000003
【図２】
2012124344.tif 000004