(57)【要約】【課題】本発明は、大容量化及び小面積化の要請に応えつつ、電圧依存性の低いキャパシタ装置及びその製造方法を提供することを目的とする。【解決手段】シリコン３１、３２からなる下部電極３０上に、容量絶縁膜４０と上部電極５０が順次積層形成されたキャパシタ装置であって、  前記下部電極は、互いに導電極性の異なるＮ型領域２０とＰ型領域１０とが所定比率で混在配置されているとともに、前記Ｎ型領域の表面が前記Ｐ型領域の表面よりも窪んだ凹凸構造を有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコンからなる下部電極上に、容量絶縁膜と上部電極が順次積層形成されたキャパシタ装置であって、
前記下部電極は、互いに導電極性の異なるＮ型領域とＰ型領域とが所定比率で混在配置されているとともに、前記Ｎ型領域の表面が前記Ｐ型領域の表面よりも窪んだ凹凸構造を有することを特徴とするキャパシタ装置。
【請求項２】
シリコンの表面の所定領域に、Ｎ型領域を形成する工程と、
前記シリコンの表面の前記Ｎ型領域が形成されていない領域に、Ｐ型領域を形成する工程と、
前記Ｎ型領域及び前記Ｐ型領域が形成された前記シリコンの表面をウェットエッチングし、前記Ｎ型領域が前記Ｐ型領域よりも窪んだ凹凸構造を形成する工程と、
前記シリコンの表面上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面上に、上部電極を形成する工程と、を有することを特徴とするキャパシタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ装置及びその製造方法に関し、特に、シリコンからなる下部電極上に、容量絶縁膜と上部電極が順次積層形成されたキャパシタ装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板内に形成された不純物拡散層からなる第１の電極と、第１の電極上に形成された誘電体層と、誘電体層上に形成された第２の電極を有する平面構造の半導体容量素子が知られている（例えば、特許文献１参照）。
【０００３】
かかる半導体容量素子によれば、半導体基板の表面に形成された不純物拡散層を電極として利用するとともに、誘電体層にシリコン酸化膜、第２の電極に多結晶シリコン膜を用いるようにすれば、通常のデジタルプロセスと同一工程数で半導体容量素子を形成することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１０６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年の半導体デバイスの微細化に伴い、ＩＣ（Integrated  Circuit）チップの面積は加速的に縮小しており、チップ面積に占めるキャパシタ面積が無視できなくなっている。かかる微細化の応えるため、キャパシタ性能として、大容量化及び小面積化が要求されるようになってきている。
【０００６】
しかしながら、上述の特許文献１に記載したような平面構造の半導体容量素子では、かかる大容量化及び小面積化の要求に必ずしも十分に応えられないという問題があった。
【０００７】
一方、近年、３次元構造のキャパシタがＤＲＡＭ（Dynamic  Random  Access Memory）等で開発されているが、製造工程の増加や周辺領域との段差によるリソグラフィーのフォーカスマージンの低下等、プロセスが複雑になるという問題がある。また、大容量化に繋がる高誘電率材料の研究等も進んでいるが、耐熱性等、量産化に向けた課題が多いという問題がある。
【０００８】
更に、上述の特許文献１に記載した半導体容量素子において、例えば、不純物拡散層をＰ型構造とした場合には、電圧が正の領域において、空乏化の影響により、実効的な容量膜厚が誘電体層の膜厚と空乏層の厚さの和となってしまい、容量値が低下するという電圧依存性を有する。かかる電圧依存性が大きい場合には、電圧による容量変動も加味した回路設計が必要となるため、回路設計が複雑化するという問題もあった。
【０００９】
そこで、本発明は、大容量化及び小面積化の要請に応えつつ、電圧依存性の低いキャパシタ装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、第１の発明に係るキャパシタ装置は、シリコンからなる下部電極上に、容量絶縁膜と上部電極が順次積層形成されたキャパシタ装置であって、
前記下部電極は、互いに導電極性の異なるＮ型領域とＰ型領域とが所定比率で混在配置されているとともに、前記Ｎ型領域の表面が前記Ｐ型領域の表面よりも窪んだ凹凸構造を有することを特徴とする。
【００１１】
第２の発明に係るキャパシタ装置の製造方法は、シリコンの表面の所定領域に、Ｎ型領域を形成する工程と、
前記シリコンの表面の前記Ｎ型領域が形成されていない領域に、Ｐ型領域を形成する工程と、
前記Ｎ型領域及び前記Ｐ型領域が形成された前記シリコンの表面をウェットエッチングし、前記Ｎ型領域が前記Ｐ型領域よりも窪んだ凹凸構造を形成する工程と、
前記シリコンの表面上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面上に、上部電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、キャパシタ装置を大容量化することができるとともに、電圧依存性を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１に係るキャパシタ装置の下部電極の一例を示した平面構成図である。
【図２】実施例１に係るキャパシタ装置を図１のＡ−Ａ'断面で切断した構成を示した図である。
【図３】実施例１に係るキャパシタ装置のＰ型領域の拡大断面構成図である。
【図４】Ｐ型領域における電圧依存性に関する容量特性の一例を示した図である。
【図５】実施例１に係るキャパシタ装置のＮ型領域の拡大断面構成図である。
【図６】Ｎ型領域における電圧依存性に関する容量特性の一例を示した図である。
【図７】実施例１に係るキャパシタ装置の製造方法の一例を示した図である。図７（Ａ）は、Ｎ型領域形成工程の一例を示した図である。図７（Ｂ）は、Ｐ型領域形成工程の一例を示した図である。図７（Ｃ）は、凹凸構造形成工程の一例を示した図である。図７（Ｄ）は、容量絶縁膜形成工程及び上部電極形成工程の一例を示した図である。
【図８】実施例２に係るキャパシタ装置の一例を示した断面構成図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【実施例１】
【００１５】
図１は、本発明の実施例１に係るキャパシタ装置の下部電極の一例を示した平面構成図である。図１において、実施例１に係るキャパシタ装置の下部電極３０は、Ｐ型領域１０と、Ｎ型領域２０とを有する。Ｐ型領域１０とＮ型領域２０は、図１に示すように、格子状のパターンとなるように、１対１の比率で混在配置されている。
【００１６】
図２は、本発明の実施例１に係るキャパシタ装置を、図１に示したＡ−Ａ'断面で切断したときの構成を示した断面構成図である。図２において、実施例１に係るキャパシタ装置は、下部電極３０と、容量絶縁膜４０と、上部電極５０とを備える。下部電極３０の表面上に容量絶縁膜４０が形成され、容量絶縁膜４０の表面上の上部電極５０が形成された構成を有している。
【００１７】
下部電極３０は、シリコン基板３１の表面に形成され、図１において説明したように、Ｐ型領域１０とＮ型領域２０が所定比率で混在配置された構成を有する。Ｐ型領域１０とＮ型領域２０の表面は、水平面ではなく、段差を有する凹凸構造となっている。Ｎ型領域２０の表面の高さが、Ｐ型領域１０の表面の高さよりも低くなっており、Ｎ型領域２０に窪みが形成された断面形状となっている。これは、シリコン基板３１の表面を、図１に示したように、Ｐ型領域１０とＮ型領域２０の混在配置で構成した後、シリコン基板３１の表面全体をウェットエッチング処理すると、Ｎ型領域２０の方がＰ型領域１０よりもエッチングレートが速く、深くエッチングされるためである。このとき、Ｎ型領域２０が総て削られない程度の深さまで削り、表面にはＮ型領域２０が残存するように構成すると、図２に示すような断面構成の下部電極３０を得ることができる。
【００１８】
なお、容量絶縁膜４０は、下部電極３０の凹凸構造に追従し、凹凸構造に沿った膜として形成される。また、上部電極５０も、容量絶縁膜４０の凹凸構造に追従して、凹凸構造に沿って下面は形成される。但し、上部電極５０の上面は、平坦面として形成される。
【００１９】
図２に示すような凹凸構造の下部電極３０を有することにより、Ｐ型領域１０の側面が露出し、下部電極３０の表面積を増加させることができるので、同一の基板領域に対して、平面構造の下部電極を用いたキャパシタ装置よりも、静電容量を増加させることができる。つまり、小面積化と大容量化という、相反する要請に応えることができる。なお、図１に示す格子型のパターンにおいては、格子の大きさを小さくし、単位面積当たりの格子数を増加させることにより、下部電極３０の面積をより大きくすることができるので、更なる大容量化が可能となる。言い換えれば、格子の大きさを調整することにより、キャパシタ装置の静電容量を調整することができる。
【００２０】
また、Ｐ型領域１０とＮ型領域２０は、互いに導電極性が異なるため、Ｐ型領域１０とＮ型領域２０を混在配置することにより、キャパシタ装置の電圧係数を調整することが可能となる。つまり、Ｐ型領域１０とＮ型領域２０の比率を適正化することにより、電圧係数を低減させてゼロに近付け、平坦な容量特性を得ることが可能となる。以下、この点について、図３〜６を用いてより詳細に説明する。
【００２１】
図３は、実施例１に係るキャパシタ装置のＰ型領域１０の中央領域における平坦部の断面構成を拡大して示した図である。図３に示すように、シリコン基板３１の表面にＰ型領域１０が形成され、Ｐ型領域１０の表面上に、容量絶縁膜４０と上部電極５０が順次積層された構成となっている。図３に示すような、下部電極３０の表面がＰ型構造の領域では、電圧が正の領域において、空乏化によりＰ型領域１０の表面付近に空乏層１１が生じる。よって、空乏化の影響により、実効的な容量膜厚が、容量絶縁膜４０の膜厚と空乏層１１の厚さの和となって増加し、容量値が低下する。
【００２２】
図４は、図３に示したＰ型領域１０の平坦部における電圧依存性に関する容量特性の一例を示した図である。図４に示すように、電圧が正の領域において、容量値が低下している。このように、Ｐ型領域１０自体は、正電圧で静電容量が低下する電圧依存性を有している。
【００２３】
図５は、実施例１に係るキャパシタ装置のＮ型領域２０の中央領域における平坦部の断面構成を拡大して示した図である。図５に示すように、シリコン基板３１の表面にＮ型領域２０が形成され、Ｎ型領域２０の表面上に、容量絶縁膜４０と上部電極５０が順次積層した構成となっている。図５に示すような、下部電極３０の表面がＮ型領域２０の部分では、負の電圧が印加された場合に、空乏化によりＮ型領域２０の表面に空乏層２１が生じる。この場合も、図３で説明した場合と同様に、本実施例に係るキャパシタ装置の実効的な容量膜厚は、容量絶縁膜４０の膜厚と空乏層２１の厚さの和となって増加し、容量値は低下することになる。
【００２４】
図６は、図５に示したＮ型領域２０の平坦部における電圧依存性に関する容量特性の一例を示した図である。図６に示すように、図４に示したＰ型領域の容量特性とは逆に、負の領域の電圧が印加された場合に、容量値が低下している。これは、図５において説明した内容と合致する。
【００２５】
このように、図３〜６において説明したように、Ｐ型領域１０とＮ型領域２０の容量特性では、電圧極性について、対称的な電圧依存性を示す。従来のキャパシタ装置の構造であれば、下部電極はＰ型領域１０かＮ型領域２０の一方のみで構成されていたため、図４又は図６に示す電圧依存性を予め考慮に入れて回路設計を行う必要があった。
【００２６】
しかしながら、本実施例に係るキャパシタ装置においては、Ｐ型領域１０とＮ型領域２０が所定比率で混在配置された構成の下部電極３０を有するので、互いの電圧依存性による容量変動が相殺され、電圧係数を低減させることが可能である。つまり、例えば、図１に示した格子型のパターンでＰ型領域１０とＮ型領域２０が混在配置されている場合には、互いに反対の電圧極性を有する拡散領域同士が組み合わせられているので、互いの電圧係数を全体的に相殺することが可能である。
【００２７】
なお、Ｐ型領域１０及びＮ型領域２０の容量は、Ｐ型及びＮ型それぞれの表面濃度によって容量値が変化するため、Ｐ型領域１０とＮ型領域２０の濃度を変化させることにより、電圧係数を調整することが可能である。また、図１に示した格子状のパターンでは、Ｐ型領域１０とＮ型領域２０の平面的な面積比は１：１となるが、例えば、Ｐ型領域１０の周囲をＮ型領域２０で囲む等、図１とは異なるＰ型領域１０とＮ型領域２０の混在配置も可能である。そうすると、シリコン基板３１の表面に形成するＰ型領域１０とＮ型領域２０の構成比率で電圧係数を調整することが可能となる。また、Ｐ型領域１０とＮ型領域２０が同じ構成比率の場合であっても、混在配置のパターン形状を変化させることにより、Ｐ型領域１０の露出面積等が変化し、電圧係数を調整することができる。このように、Ｐ型領域１０とＮ型領域２０の各々の不純物濃度、混在比率、混在パターン等を変化させて適切な構成とすることにより、電圧係数を限りなくゼロに近付け、平坦な容量特性とすることができる。
【００２８】
また、図１及び図２で説明したように、パターンの単位の大きさを変化させて、下部電極３０の容量を適切に設定することができるので、これらのパラメータを適切に設定することにより、大容量で容量特性のフラットなキャパシタ装置とすることができる。
【００２９】
次に、図７を用いて、本発明の実施例１に係るキャパシタ装置の製造方法について説明する。図７は、本発明の実施例１に係るキャパシタ装置の製造方法の一例を示した図である。なお、図７において、今までの説明と同様の構成要素については、同一の参照符号を付し、その説明を省略するものとする。
【００３０】
図７（Ａ）は、実施例１に係るキャパシタ装置の製造方法のＮ型領域形成工程の一例を示した図である。Ｎ型領域形成工程においては、シリコン基板３１の表面の所定領域に、Ｎ型領域２０が形成される。具他的には、シリコン基板３１の表面の、Ｎ型領域２０を形成する箇所を開口したフォトレジスト７０のマスクパターンが形成され、シリコン基板３１が露出した領域にＮ型のドーパントがイオン注入される。
【００３１】
なお、フォトレジスト７０のマスクパターンの形成は、リソグラフィ処理により行われてよい。また、リソグラフィ処理を行う前に、シリコン基板３１の表面には、インプラスルー酸化膜６０を形成してよい。また、Ｎ型のドーパントは、種々のドーパントを用いることができるが、例えば、リンを用いてもよい。
【００３２】
Ｎ型領域２０の形成領域は、用途に応じて種々のパターンとすることができるが、例えば、図１に示したような格子状のパターンとする場合には、フォトレジスト７０のマスクパターンも格子状に形成することになる。
【００３３】
図７（Ｂ）は、実施例１に係るキャパシタ装置の製造方法のＰ型領域形成工程の一例を示した図である。Ｐ型領域形成工程においては、シリコン基板３１のＮ型領域２０が形成されていない領域に、Ｐ型領域１０が形成される。具体的には、既に形成されたＮ型領域２０を覆い、Ｎ型領域２０が形成されていない箇所に開口を有するフォトレジスト７０によるマスクパターンが形成され、シリコン基板３１が露出した箇所にＰ型のドーパントがイオン注入される。
【００３４】
なお、フォトレジスト７０によるマスクパターンの形成は、リソグラフィ処理により行われてよい。また、Ｐ型のドーパントは、種々のドーパントを用いることができるが、例えば、ボロンを用いるようにしてもよい。なお、シリコン基板３１にＰ型のシリコン基材を用いる場合であっても、Ｐ型領域１０の濃度を調整する必要があるので、Ｐ型領域形成工程を行うことが好ましい。
【００３５】
Ｐ型領域１０のパターンは、Ｎ型領域形成工程でＮ型領域２０が形成されなかった領域全体となる。よって、図１に示した格子状のパターンの場合には、Ｎ型領域２０の格子部分と逆の格子部分にＰ型領域１０が形成されることになる。
【００３６】
図７（Ｃ）は、実施例１に係るキャパシタ装置の製造方法の凹凸構造形成工程の一例を示した図である。凹凸構造形成工程においては、Ｐ型領域１０とＮ型領域２０が形成されたシリコン基板３１の表面が、エッチングにより削られる。なお、エッチングは、ウェットエッチングにより行われてよく、例えば、エッチング液にシリコン基板３１が浸漬されたり、ノズルでシリコン基板３１の表面にエッチング液が噴霧されたりして行われてよい。
【００３７】
ここで、Ｎ型シリコンの方が、Ｐ型シリコンよりもエッチングレートが速いため、Ｎ型領域２０の方が、Ｐ型領域１０よりも大きく削られる。よって、Ｎ型領域２０の表面に窪みが形成され、シリコン基板３１の表面に、凹凸構造が形成される。このとき、出来るだけＮ型領域２０の窪みを大きくした方が、容量部の側面積が大きくなるため、大容量化が可能となるが、Ｎ型領域２０が総て削られない程度の深さまで削るようにする。凹凸構造形成工程により、下部電極３０が完成することになる。
【００３８】
なお、Ｎ型領域２０とＰ型領域１０の面積（格子状の場合は格子幅）をできる限り小さくし、格子の数を増やす程、凹凸構造の側面積が増大するため、大容量化が可能となる。また、Ｎ型領域２０及びＰ型領域２０の最小辺の長さ（格子状の場合は最小格子幅）は、Ｎ型領域２０及びＰ型領域１０のイオン注入の際のリソグラフィ処理の限界で制約される。
【００３９】
図７（Ｄ）は、実施例１に係るキャパシタ装置の製造方法の容量絶縁膜形成工程及び上部電極形成工程の一例を示した図である。容量絶縁膜形成工程においては、下部電極３０を構成するＰ型領域１０及びＮ型領域２０の表面上に、容量絶縁膜４０が形成される。容量絶縁膜の形成については、酸化膜や窒化膜を形成により行うようにしてもよい。また、ＨｆＳｉＯＸ系絶縁膜（ｋ＝１２〜１８）やアルミナ等（ｋ＝８〜１０）の高誘電率の容量絶縁膜４０を形成してもよい。これらの容量絶縁膜４０の形成は、例えば、ＣＶＤ（Chemical  Vapor  Deposition）法等の種々の成膜方法を用いて行ってよい。
【００４０】
上部電極形成工程においては、容量絶縁膜４０の表面上に、上部電極５０が形成される。上部電極５０には、多結晶シリコン膜やタングステンシリサイド膜等の電極材料を用いるようにしてよい。上部電極５０の形成も、ＣＶＤ法等の種々の成膜方法により行うようにしてよい。なお、下部電極３０の凹凸構造に応じて、上部電極５０の下部電極３０との対向面も凹凸構造となるので、上部電極５０の面積も従来の平面的なキャパシタ装置と比較して増加することになり、下部電極３０とともに大容量化に寄与することになる。
【００４１】
図７（Ａ）〜（Ｄ）に示したように、実施例１に係るキャパシタ装置の製造方法によれば、イオン注入、ウェットエッチング、成膜等の一般的な半導体製造プロセスを利用することにより、簡素な工程で大容量化に対応した電圧係数の小さいキャパシタ装置を容易に製造することができる。
【実施例２】
【００４２】
図８は、本発明の実施例２に係るキャパシタ装置の一例を示した断面構成図である。図８において、実施例１に係るキャパシタ装置と同様の構成要素については、実施例１と同一の参照符号を付し、その説明を省略する。
【００４３】
図８において、実施例２に係るキャパシタ装置は、シリコン基板３１の代わりに多結晶シリコン膜３２が用いられ、多結晶シリコン膜３２の表面に下部電極３５が形成されている点で、実施例１に係るキャパシタ装置と異なっている。多結晶シリコン膜３２の表面に、Ｐ型領域１０とＮ型領域２０が混在配置されて形成されて下部電極３５を構成し、Ｐ型領域１０とＮ型領域２０の表面上に容量絶縁膜４０と、上部電極５０が順次積層されて形成されている点は、実施例１に係るキャパシタ装置と同様である。
【００４４】
このように、シリコン基板３１上ではなく、多結晶シリコン膜３２の表面上にＰ型領域１０とＮ型領域２０を形成して下部電極３５を構成するようにしてもよい。シリコンを基材としている点では、シリコン基板３１と同様であるので、実施例１に係るキャパシタ装置と大きな相違なくキャパシタ装置を構成することができる。
【００４５】
なお、多結晶シリコン膜３２は、種々の成膜方法により形成することができるが、例えば、ＣＶＤ法により、基板上に多結晶シリコン膜３２を形成してもよい。Ｐ型領域１０とＮ型領域２０の構成比率、パターン形状、不純物濃度等は、実施例１と同様に、用途に応じて種々の設定とすることができる。図１に示した格子状のパターンで構成することも当然可能である。
【００４６】
また、実施例２に係るキャパシタ装置は、実施例１に係るキャパシタ装置の製造方法と同様の製造方法により製造することができる。具体的には、多結晶シリコン膜３２の表面に、Ｎ型領域２０、Ｐ型領域１０を順次形成し、ウェットエッチングを行うことにより、凹凸構造の下部電極３５を製造することができる。そして、下部電極３５の表面上に、容量絶縁膜４０と上部電極５０を順次ＣＶＤ法等の成膜方法により積層形成すれば、実施例２に係るキャパシタ装置を完成させることができる。
【００４７】
実施例２に係るキャパシタ装置及びその製造方法によれば、多結晶シリコン膜３２を用いてキャパシタ装置を構成することができ、種々の材料からなる基板上にキャパシタ装置を構成したり、多層構造の上層部にキャパシタ装置を構成したりすることができる。
【００４８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００４９】
本発明は、半導体を用いたキャパシタ装置に利用することができ、例えば、ＩＣ等に搭載される小面積の回路に用いる容量素子に好適に利用することができる。
【符号の説明】
【００５０】
１０    N型領域
１１、２１    空乏層
２０    P型領域
３０、３５    下部電極
３１    シリコン基板
３２    多層シリコン膜
４０    容量絶縁膜
５０    上部電極
６０    酸化膜
７０    フォトレジスト
【図１】
2012059926.tif 000003
【図２】
2012059926.tif 000004
【図３】
2012059926.tif 000005
【図４】
2012059926.tif 000006
【図５】
2012059926.tif 000007
【図６】
2012059926.tif 000008
【図７】
2012059926.tif 000009
【図８】
2012059926.tif 000010