(57)【要約】【課題】埋込構造を有する半導体光素子において静電放電に伴うデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子を提供する。【解決手段】ｐ型埋め込み層３１、ｎ型埋め込み層３３及び第１のｉ型埋め込み層３５がｎ型クラッド領域１３の第２部分１３ｂとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、また、ｐ型クラッド領域１５、第１のｉ型埋め込み層３５及びｎ型埋め込み層３３は接合Ｊ１を形成するように設けられる。ｐ型クラッド領域１５、第１のｉ型埋め込み層３５及びｎ型埋め込み層３３がｐｉｎ構造を成す。静電放電により、このｐｉｎ構造に逆バイアスが印加されるとき、ｐｉｎ接合Ｊ１における最大電界は、ｐ型クラッド領域１５及びｎ型埋め込み層３３からなるｐｎ接合における最大電界より小さくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込みヘテロ構造半導体光素子であって、
ある基準軸に交差する第１の面にそって配列された第１及び第２部分を含むｎ型クラッド領域と、
前記基準軸に交差する第２の面にそって配列された第１及び第２部分を含むｐ型クラッド領域と、
前記ｎ型クラッド領域の前記第１部分と前記ｐ型クラッド領域の前記第１部分との間に位置し半導体メサ内に含まれた活性層と、
前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられたｐ型埋め込み層と、
前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられたｎ型埋め込み層と、
前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられた第１のｉ型埋め込み層と、
を備え、
前記ｐ型クラッド領域、前記第１のｉ型埋め込み層及び前記ｎ型埋め込み層は第１のｐｉｎ接合を形成するように設けられ、
前記第１のｉ型埋め込み層、前記ｎ型埋め込み層及び前記ｐ型埋め込み層は、前記基準軸の方向に沿って配列され、
前記半導体メサは埋込領域によって埋め込まれ、
前記埋込領域は、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層及び前記ｐ型埋め込み層を含む、埋め込みヘテロ構造半導体光素子。
【請求項２】
前記第１のｉ型埋め込み層の厚さは０．５μｍ以下である、請求項１に記載された埋め込みヘテロ構造半導体光素子。
【請求項３】
前記第１のｉ型埋め込み層のキャリア濃度は１×１０１７ｃｍ−３以下である、請求項１又は請求項２に記載された埋め込みヘテロ構造半導体光素子。
【請求項４】
前記第１のｉ型埋め込み層の厚さは０．１μｍ以上である、請求項１〜請求項３のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【請求項５】
前記ｎ型埋め込み層のｎ型ドーパント濃度は前記ｐ型クラッド領域のｐ型ドーパント濃度より大きく、
前記ｐ型埋め込み層のｐ型ドーパント濃度は前記ｎ型クラッド領域のｎ型ドーパント濃度より大きく、
前記ｐ型クラッド領域、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記ｎ型クラッド領域はｐｉｎｐｎサイリスタ構造を構成する、請求項１〜請求項４のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【請求項６】
前記活性層は、第１の光閉じ込め層、量子井戸構造及び第２の光閉じ込め層を含み、
前記量子井戸構造は前記第１の光閉じ込め層と前記第２の光閉じ込め層との間に設けられ、
前記第１の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有し、
前記第２の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有し、
前記第１の光閉じ込め層、前記量子井戸構造及び前記第２の光閉じ込め層の総厚は２７０ｎｍ以上である、請求項１〜請求項５のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【請求項７】
前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられた第２のｉ型埋め込み層を更に備え、
前記ｎ型クラッド領域、前記第２のｉ型埋め込み層及び前記ｐ型埋め込み層は第２のｐｉｎ接合を形成するように設けられ、
前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記第２のｉ型埋め込み層は、前記基準軸の方向に沿って配列され、
前記埋込領域は、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記第２のｉ型埋め込み層を含む、請求項１〜請求項６のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【請求項８】
前記第２のｉ型埋め込み層の厚さは０．１μｍ以上０．５μｍ以下であり、
前記第２のｉ型埋め込み層のキャリア濃度は１×１０１７ｃｍ−３以下である、請求項７に記載された埋め込みヘテロ構造半導体光素子。
【請求項９】
前記ｎ型クラッド領域及び前記ｐ型埋め込み層はｐｎ接合を形成するように設けられる、請求項１〜請求項６のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【請求項１０】
ｎ型半導体基板を更に備え、
前記ｐ型埋め込み層、前記ｎ型埋め込み層、前記第１のｉ型埋め込み層及び前記ｐ型クラッド領域は、前記ｎ型半導体基板の主面の上において、この順に、前記ｎ型半導体基板の主面の法線軸に沿って配列される、請求項１〜請求項９のいずれか一項に記載された埋め込みヘテロ構造半導体光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みヘテロ構造半導体光素子に関する。
【背景技術】
【０００２】
特許文献１は、半導体光素子を開示する。半導体光素子は、逆方向静電放電の耐圧を向上できる活性領域を含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特階２００６−２９４６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明者は、逆方向静電放電に係る現象による特性劣化には２つの破壊モードがあると考えている。その１つは活性層が破壊されるモード（以下「活性層破壊モード」として参照する）であり、他方は埋め込み領域が破壊されるモード（以下「埋込層破壊モード」として参照する）である。特許文献１では、活性層破壊モードの向上について開示されている。発明者の知見によれば、活性層破壊モードを改善する構造では埋込層破壊モードを改善できず、また、活性層破壊モードによるデバイス破壊の耐圧が向上されるとき、埋込層破壊モードによるデバイス破壊が観察されることがある。発明者は、埋込層が破壊される劣化モードについて検討してきた。
【０００５】
本発明は、このような事情を鑑みて為されたものであり、埋込構造を有する半導体光素子において静電放電に伴うデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る埋め込みヘテロ構造半導体光素子は、（ａ）ある基準軸に交差する第１の面にそって配列された第１及び第２部分を含むｎ型クラッド領域と、（ｂ）前記基準軸に交差する第２の面にそって配列された第１及び第２部分を含むｐ型クラッド領域と、（ｃ）前記ｎ型クラッド領域の前記第１部分と前記ｐ型クラッド領域の前記第１部分との間に位置し半導体メサ内に含まれた活性層と、（ｄ）前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられたｐ型埋め込み層と、（ｅ）前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられたｎ型埋め込み層と、（ｆ）前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられた第１のｉ型埋め込み層とを備える。前記ｐ型クラッド領域、前記第１のｉ型埋め込み層及び前記ｎ型埋め込み層は第１のｐｉｎ接合を形成するように設けられ、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層及び前記ｐ型埋め込み層は、前記基準軸の方向に沿って配列され、前記半導体メサは埋込領域によって埋め込まれ、前記埋込領域は、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層及び前記ｐ型埋め込み層を含む。
【０００７】
この埋め込みヘテロ構造半導体光素子によれば、ｐ型埋め込み層、第１のｉ型埋め込み層及びｎ型埋め込み層がｎ型クラッド領域の第２部分とｐ型クラッド領域の第２部分との間に設けられ、また、ｐ型クラッド領域、第１のｉ型埋め込み層及びｎ型埋め込み層が第１のｐｉｎ接合を形成するように設けられる。埋込領域とこの隣に位置するクラッド層とは、ｐ型半導体とｎ型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのｐｎ接合の劣化の結果である。ｐ型クラッド領域、第１のｉ型埋め込み層及びｎ型埋め込み層が接合を成す。このｐｉｎ接合に、静電放電に伴うある逆バイアスが印加されるとき、このｐｉｎ接合における最大電界は、ｐ型クラッド領域及びｎ型埋め込み層の直接接合からなるｐｎ接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。
【０００８】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記第１のｉ型埋め込み層の厚さは０．５μｍ以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、デバイス破壊の耐圧を改善可能な構造及びｉ型層の追加に伴う寄生サイリスタ動作を抑制可能な構造を提供できる。
【０００９】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記第１のｉ型埋め込み層のキャリア濃度は１×１０１７ｃｍ−３以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、空乏層の形成が可能である。
【００１０】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記第１のｉ型埋め込み層の厚さは０．１μｍ以上であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な広がりで空乏層の生成が可能である。
【００１１】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記ｎ型埋め込み層のｎ型ドーパント濃度は前記ｐ型クラッド領域のｐ型ドーパント濃度より大きく、前記ｐ型埋め込み層のｐ型ドーパント濃度は前記ｎ型クラッド領域のｎ型ドーパント濃度より大きく、前記ｐ型クラッド領域、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記ｎ型クラッド領域はｐｉｎｐｎサイリスタ構造を構成することができる。
【００１２】
この埋め込みヘテロ構造半導体光素子によれば、ｎ型埋め込み層のｎ型ドーパント濃度がｐ型クラッド領域のｐ型ドーパント濃度より大きく、またｐ型埋め込み層のｐ型ドーパント濃度がｎ型クラッド領域のｎ型ドーパント濃度より大きいので、電流の閉じ込め性を確保できる。この確保のために、ｎ型埋め込み層とｐ型クラッド領域との間のｐｎ接合、及びｐ型埋め込み層とｎ型クラッド領域との間の接合が逆方向の静電放電に伴って逆方向の電圧を受ける。この電流閉じ込め性のために、ｎ型埋め込み層とｐ型クラッド領域との接合において、高いドーパント濃度の半導体層は対向する。本発明は、この接合にｐｉｎ構造を提供するので、埋込領域は、ｐｉｎｐｎサイリスタ構造を備える。埋め込みヘテロ構造半導体光素子は、電流閉じ込め性を確保しつつ、ｉ型半導体層の追加により、ｎ型埋め込み層及びｐ型クラッド領域のドーパント濃度を下げることなく、静電耐量を向上できる。
【００１３】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記活性層は、第１の光閉じ込め層、量子井戸構造及び第２の光閉じ込め層を含み、前記量子井戸構造は前記第１の光閉じ込め層と前記第２の光閉じ込め層との間に設けられ、前記第１の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有し、前記第２の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有し、前記第１の光閉じ込め層、前記量子井戸構造及び前記第２の光閉じ込め層の総厚は２７０ｎｍ以上であることができる。
【００１４】
この埋め込みヘテロ構造半導体光素子によれば、埋込領域に囲まれる活性層が光閉じ込め層を含むと共に、光閉じ込め層が低いキャリア濃度の領域を含むので、静電放電に伴う逆方向の電圧の印加に際して、埋込領域の破壊に先立って活性層が破壊されることを避けることができる。また、埋込領域がｐｉｎ構造を含むので、埋込領域の静電耐量を向上できる。
【００１５】
本発明に係る埋め込みヘテロ構造半導体光素子は、前記ｎ型クラッド領域の前記第２部分と前記ｐ型クラッド領域の前記第２部分との間に設けられた第２のｉ型埋め込み層を更に備えることができる。前記ｎ型クラッド領域、前記第２のｉ型埋め込み層及び前記ｐ型埋め込み層は第２のｐｉｎ接合を形成するように設けられ、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記第２のｉ型埋め込み層は、前記基準軸の方向に沿って配列され、前記埋め込み領域は、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層、前記ｐ型埋め込み層及び前記第２のｉ型埋め込み層を含むことができる。
【００１６】
この埋め込みヘテロ構造半導体光素子によれば、ｎ型埋め込み層、第２のｉ型埋め込み層及びｐ型埋め込み層がｎ型クラッド領域の第２部分とｐ型クラッド領域の第２部分との間に設けられ、また、ｎ型クラッド領域、第２のｉ型埋め込み層及びｐ型埋め込み層は第２のｐｉｎ接合を形成するように設けられる。埋め込み領域とこの隣に位置するクラッド層とは、ｐ型半導体とｎ型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのｐｎ接合の劣化の結果である。ｎ型クラッド領域、第２のｉ型埋め込み層及びｐ型埋め込み層がｐｉｎ接合を成す。このｐｉｎ接合に、静電放電に伴うある逆バイアスが印加されるとき、このｐｉｎ接合における最大電界は、ｎ型クラッド領域及びｐ型埋め込み層の直接接合からなるｐｎ接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。
【００１７】
本発明に係る埋め込みヘテロ構造半導体光素子では、前記第２のｉ型埋め込み層の厚さは０．１μｍ以上０．５μｍ以下であり、前記第２のｉ型埋め込み層のキャリア濃度は１×１０１７ｃｍ−３以下であることができる。この埋め込みヘテロ構造半導体光素子によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な広がりで空乏層の生成が可能である。
【００１８】
本発明に係る埋め込みヘテロ構造半導体光素子は、前記ｎ型クラッド領域及び前記ｐ型埋め込み層はｐｎ接合を形成するように設けられることができる。
【００１９】
本発明に係る埋め込みヘテロ構造半導体光素子は、ｎ型半導体基板を更に備えることができる。前記ｐ型埋め込み層、前記ｎ型埋め込み層、前記第１のｉ型埋め込み層及び前記ｐ型クラッド領域は、前記ｎ型半導体基板の主面の上において、この順に、前記ｎ型半導体基板の主面の法線軸に沿って配列されることができる。
【００２０】
この埋め込みヘテロ構造半導体光素子によれば、ｎ型半導体基板を用いるとき、第１のｉ型埋め込み層がｎ型埋め込み層及びｐ型クラッド領域の間に挟まれるので、第１のｉ型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のｐ型クラッド領域と該クラッド領域に関連するｎ型埋め込み層との間における空乏層の生成を促進できる。
【００２１】
本発明に係る埋め込みヘテロ構造半導体光素子は、ｐ型半導体基板を更に備えることができる。前記ｐ型クラッド領域、前記第１のｉ型埋め込み層、前記ｎ型埋め込み層及び前記ｐ型埋め込み層は、前記ｐ型半導体基板の主面の上において、この順に、前記ｐ型半導体基板の主面の法線軸に沿って配列されることができる。
【００２２】
この埋め込みヘテロ構造半導体光素子によれば、ｐ型半導体基板を用いるとき、第１のｉ型埋め込み層がｎ型埋め込み層及びｐ型クラッド領域の間に挟まれるので、第１のｉ型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のｐ型クラッド領域と該クラッド領域に関連するｎ型半導体との間における空乏層の生成を促進できる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、埋込構造を有する半導体光素子において静電放電に伴うデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子が提供される。
【図面の簡単な説明】
【００２４】
【図１】図１は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造を模式的に示す図面である。
【図２】図２は、埋込領域にｐｉｎ構造を含む埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。
【図３】図３は、埋込領域にｐｉｎ構造を含まない埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。
【図４】図４は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造の変形例を模式的に示す図面である。
【図５】図５は、埋込領域にｐｉｎ構造を含む埋め込みヘテロ構造半導体光素子の作製方法を示す図面である。
【図６】図６は、埋込領域にｐｉｎ構造を含む埋め込みヘテロ構造半導体光素子の作製方法を示す図面である。
【発明を実施するための形態】
【００２５】
引き続いて、添付図面を参照しながら、本発明の埋め込みヘテロ構造半導体光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２６】
図１は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造を模式的に示す図面である。図１の（ｂ）部は、図１の（ａ）部に示された埋め込みヘテロ構造半導体光素子１１におけるI−I線にそって取られた断面を示す図面である。図１の（ａ）部は、軸Ａｘの方向に延在し基板上に設けられたメサストライプＳＴを有する。軸Ａｘは、埋め込みヘテロ構造半導体光素子１１の光の放出に係る端面１１ａ、１１ｂと交差する。このメサストライプＳＴは、２つのトレンチ溝によって規定されていてもよい。
【００２７】
埋め込みヘテロ構造半導体光素子１１は、第１導電型のクラッド領域１３と、第２導電型のクラッド領域１５と、半導体メサ１７と、埋込領域１９とを含む。引き続く説明では、ｎ型半導体基板２１を用いて作製される半導体光素子を説明する。第１導電型はｎ型を示し、第２導電型はｐ型を示す。説明及び理解を容易にするために、引き続く説明において、クラッドに関して、ｎ型クラッド領域１３及びｐ型クラッド領域１５の呼称及び参照符号を用いる。
【００２８】
ｎ型クラッド領域１３は、第１、第２及び第３部分１３ａ、１３ｂ、１３ａを含む。第１〜第３部分１３ａ〜１３ｃは、基準軸Ａｘ（以下「軸Ａｘ」として参照する）に直交する平面に沿って基準軸Ｂｘ（以下「軸Ｂｘ」として参照する）の方向に配置されており、軸Ｂｘは軸Ａｘに交差する。第１部分１３ａは第２部分１３ｂと第３部分１３ｃとの間に位置する。
【００２９】
ｐ型クラッド領域１５は、第１、第２及び第３部分１５ａ、１５ｂ、１５ａを含む。第１〜第３部分１５ａ〜１５ｃは、軸Ａｘに直交する別の平面に沿って軸Ｂｘの方向に配置されており、第１部分１５ａは第２部分１５ｂと第３部分１５ｃとの間に位置する。第１〜第３部分１５ａ〜１５ｃの配列は、基板２１の主面２１ａ上において形成される。
【００３０】
半導体メサ１７内の活性層２５は、ｎ型クラッド領域１３の第１部分１３ａとｐ型クラッド領域１５の第１部分１５ａとの間に位置する。ｎ型クラッド領域１３は、ｎ型半導体基板２１と、この主面２１ａ上のｎ型クラッド層２３とを含むことができる。ｎ型半導体基板２１も第１〜第３部分１５ａ〜１５ｃに対応した第１〜第３部分２１ａ〜２１ｃを含み、ｎ型クラッド層２３も第１〜第３部分１５ａ〜１５ｃに対応した第１〜第３部分２３ａ〜２３ｃを含む。埋込領域１９は、第２部分１３ｂだけでなく第３領域１３ｃ上にも同じ構造で設けられている。
【００３１】
ｐ型クラッド領域１５は、半導体メサ１７内において活性層２５上に設けられた第１ｐ型クラッド層２７と、埋込領域１９及び半導体メサ１７上に設けられた第２ｐ型クラッド層２９とを含むことができる。半導体メサ１７は活性層２５を含み、また半導体メサ内において、活性層２５は、ｎ型クラッド領域１３の第１部分１５ａの一部とｐ型クラッド領域２７の第１部分１５ａの一部との間に位置する。ｎ型クラッド領域１３の第１部分１５ａの一部、活性層１５、及びｐ型クラッド領域１５の第１部分１５ａの一部は、ｎ型クラッド領域１３からｐ型クラッド領域１５へ向かう基準軸Ｃｘ（以下「軸Ｃｘ」として参照する）の延在方向に配列され、軸Ｃｘは軸Ａｘ及び軸Ｂｘに交差する。
【００３２】
埋込領域１９は、ｐ型埋め込み層３１と、ｎ型埋め込み層３３と、第１のｉ型埋め込み層３５とを備える。ｐ型埋め込み層３１は、ｎ型クラッド領域１３の第２部分１３ｂとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、またｎ型クラッド領域１３の第３部分１３ｃとｐ型クラッド領域１５の第３部分１５ｃとの間に設けられる。ｎ型埋め込み層３３は、ｎ型クラッド領域１３の第２部分１３ｂとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、またｎ型クラッド領域１３の第３部分１３ｃとｐ型クラッド領域１５の第３部分１５ｃとの間に設けられる。第１のｉ型埋め込み層３５は、ｎ型クラッド領域１３の第２部分１３ｂ（第３部分１３ｃ）とｐ型クラッド領域１５の第２部分１５ｂ（第３部分１５ｃ）との間に設けられる。ｎ型クラッド領域１３の第１〜第３部分１３ａ〜１３ｃは、ｎ型クラッド領域１３からｐ型クラッド領域１５への向かう軸Ｃｘに交差する基準平面に沿って配列される。ｐ型クラッド領域１５の第１〜第３部分１５ａ〜１５ｃは軸Ｃｘに交差する別の基準平面に沿って配列される。ｐ型クラッド領域１５、第１のｉ型埋め込み層３５及びｎ型埋め込み層３３は第１のｐｉｎ接合Ｊ１を形成するように設けられる。第１のｉ型埋め込み層３５、ｎ型埋め込み層３３及びｐ型埋め込み層３１は第３軸Ｃｘの方向に配列される。半導体メサ１９は埋込領域１９によって埋め込まれている。埋込領域１９は、第１のｉ型埋め込み層３５、ｎ型埋め込み層３３及びｐ型埋め込み層３１を含む。
【００３３】
この埋め込みヘテロ構造半導体光素子１１によれば、ｐ型埋め込み層３１、ｎ型埋め込み層３３及び第１のｉ型埋め込み層３５が、ｎ型クラッド領域１３の第２部分１３ｂとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、ｎ型クラッド領域１３の第３部分１３ｃとｐ型クラッド領域１５の第３部分１５ｃとの間に設けられる。また、ｐ型クラッド領域１５、第１のｉ型埋め込み層３５及びｎ型埋め込み層３３は第１のｐｉｎ接合Ｊ１を形成する。埋込領域１９とこの隣に位置するクラッド層１５とは、ｐ型半導体とｎ型半導体とが向き合う接合を構成し、この接合には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、静電放電に伴う逆バイアス印加の結果として生じるこのｐｎ接合の劣化の結果である。ｐ型クラッド領域１５、第１のｉ型埋め込み層３５及びｎ型埋め込み層３３が接合Ｊ１を構成し、これらの半導体層はｐｉｎ構造を成す。このｐｉｎ構造に逆、静電放電に伴うバイアスが印加されるとき、ｐｉｎ接合Ｊ１における最大電界は、ｐ型クラッド領域１５及びｎ型埋め込み層３３の直接接合からなるｐｎ接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子１１は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。
【００３４】
埋め込みヘテロ構造半導体光素子１１がｎ型半導体基板を含むとき、ｐ型埋め込み層３１、ｎ型埋め込み層３３、第１のｉ型埋め込み層３５及びｐ型クラッド領域１５は、ｎ型半導体基板２１の主面２１ａ上において、この順に、その主面２１ａの法線軸Ｎｘに沿って配列される。この埋め込みヘテロ構造半導体光素子１１においてｎ型半導体基板２１を用いるとき、第１のｉ型埋め込み層３５がｎ型埋め込み層３３及びｐ型クラッド領域１５の間に挟まれるので、第１のｉ型埋め込み層３５は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のｐ型クラッド領域１５と該クラッド領域１５に関連するｎ型半導体３３と間における空乏層の生成を増大できる。
【００３５】
埋め込みヘテロ構造半導体光素子１１では、上側のｐｉｎ接合の近傍においては、ｎ型埋め込み層３３のｎ型ドーパント濃度はｐ型クラッド領域１５のｐ型ドーパント濃度より大きい。また、下側のｐｎ接合の近傍においては、ｐ型埋め込み層３１のｐ型ドーパント濃度はｎ型クラッド領域１３のｎ型ドーパント濃度より大きい。ここで、ｐ型及びｎ型クラッド領域１３、１５並びに埋込領域１９では、ｐ型クラッド領域１５、第１のｉ型埋め込み層３５、ｎ型埋め込み層３３、ｐ型埋め込み層３１及びｎ型クラッド領域１３はｐｉｎｐｎサイリスタ構造を構成する。
【００３６】
ｎ型埋め込み層３３のｎ型ドーパント濃度がｐ型クラッド領域１５のｐ型ドーパント濃度より大きく、またｐ型埋め込み層３１のｐ型ドーパント濃度がｎ型クラッド領域１３のｎ型ドーパント濃度より大きいので、電流の閉じ込め性を確保できる。この確保のための構造により、ｎ型埋め込み層３３とｐ型クラッド領域１５との接合及びｐ型埋め込み層３１とｎ型クラッド領域１３との接合が、逆方向の静電放電に伴って逆方向の電圧を受ける。つまり、電流閉じ込め性のために、ｎ型埋め込み層３３とｐ型クラッド領域１５との接合において、高いドーパント濃度の半導体層が対向する。この埋め込みヘテロ構造半導体光素子１１は、この接合にｐｉｎ構造を提供するので、埋込領域１９がｐｉｎｐｎサイリスタ構造を備えることになる。これ故に、埋め込みヘテロ構造半導体光素子１１は、電流閉じ込め性を確保しつつ、ｎ型埋め込み層３３及びｐ型クラッド領域１５のドーパント濃度を下げることなく、ｉ型半導体層３５の追加により静電耐量を向上できる。
【００３７】
ｎ型クラッド領域１３のキャリア濃度は５×１０１７ｃｍ−３〜２×１０１８ｃｍ−３の範囲であることができる。ｐ型埋め込み層３１のキャリア濃度は５×１０１７ｃｍ−３〜２×１０１８ｃｍ−３の範囲であることができる。ｎ型埋め込み層３３のキャリア濃度は５×１０１７ｃｍ−３〜２×１０１８ｃｍ−３の範囲であることができる。ｐ型クラッド領域１５のキャリア濃度は５×１０１７ｃｍ−３〜２×１０１８ｃｍ−３の範囲であることができる。
【００３８】
埋め込みヘテロ構造半導体光素子１１において、ｎ型クラッド領域１３及びｐ型埋め込み層３１はｐｎ接合Ｊ０を形成するように設けられることができる。ｐ型埋め込み層３１とｎ型埋め込み層３３とのｐｎ接合は、逆方向の静電放電の際に逆方向の電圧を受けない。
【００３９】
第１のｉ型埋め込み層３５の厚さは０．５μｍ以下であることが好ましい。このとき、デバイス破壊の耐圧を改善可能な構造及びｉ型層の追加に伴う寄生サイリスタ動作を抑制可能な構造を提供できる。
【００４０】
第１のｉ型埋め込み層３５のキャリア濃度は１×１０１７ｃｍ−３以下であることが好ましい。このとき、静電放電に伴う逆方向の電圧の印加に際して、空乏層の形成が可能である。
【００４１】
第１のｉ型埋め込み層３５の厚さは０．１μｍ以上であることが好ましい。このとき、静電放電に伴う逆方向の電圧の印加に際して、充分な空乏層の生成が可能である。
【００４２】
活性層２５は、第１の光閉じ込め層、量子井戸構造及び第２の光閉じ込め層を含むことができる。この量子井戸構造は第１の光閉じ込め層と第２の光閉じ込め層との間に設けられる。第１の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有することが好ましく、第１の光閉じ込め層はアンドープIII−Ｖ化合物半導体からなることができる。第２の光閉じ込め層は１×１０１６ｃｍ−３以下のキャリア濃度の部分を有することが好ましい。量子井戸構造はアンドープ半導体からなることが好ましく、第２の光閉じ込め層はアンドープIII−Ｖ化合物半導体からなることができる。活性層２５において、第１の光閉じ込め層、量子井戸構造及び第２の光閉じ込め層の総厚は２７０ｎｍ以上であることが好適である。
【００４３】
埋込領域１９に挟まれる活性層２５が２７０ｎｍ以上の厚みを有すると共に、光閉じ込め層が低いキャリア濃度の領域を含むので、静電放電に伴う逆方向の電圧の印加に際して、一般的な値の静電放電に際して、埋込領域１９だけでなく活性層２５も破壊されることを避けることができる。また、埋込領域１９が、クラッドに伴うｐｉｎ構造を含むので、埋込領域１９の静電耐量を向上できる。
【００４４】
ｐ型クラッド領域１５上にはｐ型コンタクト層４１が設けられる。本実施例では、半導体メサ１７、この半導体メサ１７を埋め込む埋込領域１９、半導体メサ１７及び埋込領域１９上に設けられたｐ型クラッド領域１５、並びにｐ型コンタクト層４１がストライプメサＳＴを構成する。ストライプメサＳＴの側面及び上面は絶縁膜４３で覆われている。絶縁膜４３には、ストライプメサＳＴの上面に設けられた開口４３ａを含む。電極（アノード）４５が絶縁膜４３の開口４３ａを介してｐ型コンタクト層４１に接触を成す。また、電極４５は、ストライプメサＳＴの両側面上に延在する。基板２１の裏面２１ｂには、別の電極（カソード）４７が設けられる。
【００４５】
埋め込みヘテロ構造半導体光素子１１の一例を示す。
基板２１：ｎ型ＩｎＰ、キャリア濃度１×１０１８ｃｍ−３。
ｎ型クラッド領域１３：ｎ型ＩｎＰ、厚さ０．７μｍ（埋込領域近傍で）。
ｐ型埋め込み層３１：ｐ型ＩｎＰ、厚さ０．３μｍ。
ｎ型埋め込み層３３：ｎ型ＩｎＰ、厚さ０．３μｍ。
ｉ型埋め込み層３５：アンドープＩｎＰ、厚さ０．１μｍ〜０．５μｍ。
ｐ型クラッド領域１５：ｐ型ＩｎＰ、厚さ０．７μｍ（埋込領域上で）。
ｐ型コンタクト層：ｐ型ＩｎＧａＡｓ層、キャリア濃度２×１０１９ｃｍ−３、厚さ０．３μｍ。
活性層２５（厚さ２７０ｎｍ）。
ｎ側光閉じ込め層：アンドープGaInAsP、厚さ６０ｎｍ。
ｐ側光閉じ込め層：アンドープGaInAsP、厚さ６０ｎｍ。
量子井戸構造の井戸層：アンドープAlGaInAs。
量子井戸構造の障壁層：アンドープAlGaInAs。
量子井戸構造の総厚（井戸層と障壁層の合計の厚み）：２００ｎｍ。
絶縁膜４３：シリコン酸化膜、厚さ３００ｎｍ。
電極（アノード）４５：Ｔｉ／Ｐｔ／Ａｕ。
電極（カソード）４７：ＡｕＧｅＮｉ。
【００４６】
（実施例）
図２は、埋込領域にｐｉｎ構造を含む埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。図３は、埋込領域にｐｉｎ構造を含まない埋め込みヘテロ構造半導体光素子における埋込領域近傍における電界分布を示す図面である。
図２の（ａ）部を参照すると、実施例の一形態の構造及び埋込領域における電界分布が示される。以下のモデルを用いて、印加電圧５ボルト（逆方向）における電界分布が計算される。
ｎ型クラッド領域１３：ｎ型ＩｎＰ、キャリア濃度１×１０１８ｃｍ−３、厚さ０．７μｍ。
ｐ型埋め込み層３１：ｐ型ＩｎＰ、キャリア濃度０．３×１０１８ｃｍ−３、厚さ０．３μｍ。
ｎ型埋め込み層３３：ｎ型ＩｎＰ、キャリア濃度７×１０１８ｃｍ−３、厚さ０．５μｍ。
ｉ型埋め込み層３５：アンドープＩｎＰ、厚さ０．１μｍ。
ｐ型クラッド領域１５：ｎ型ＩｎＰ、キャリア濃度１．５×１０１８ｃｍ−３、厚さ１μｍ。
【００４７】
図２の（ｂ）部を参照すると、実施例の別の形態の構造及び埋込領域における電界分布が示される。以下のモデルを用いて、印加電圧５ボルト（逆方向）における電界分布が計算される。
ｎ型クラッド領域１３：ｎ型ＩｎＰ、キャリア濃度１×１０１８ｃｍ−３、厚さ０．７μｍ。
ｐ型埋め込み層３１：ｐ型ＩｎＰ、キャリア濃度０．３×１０１８ｃｍ−３、厚さ０．３μｍ。
ｎ型埋め込み層３３：ｎ型ＩｎＰ、キャリア濃度７×１０１８ｃｍ−３、厚さ０．３μｍ。
ｉ型埋め込み層３５：アンドープＩｎＰ、厚さ０．３μｍ。
ｐ型クラッド領域１５：ｎ型ＩｎＰ、キャリア濃度１．５×１０１８ｃｍ−３、厚さ１μｍ。
【００４８】
図３に示されるように、活性層２５を埋め込む埋込領域１９が、ｉ型埋め込み層３５を含まないとき、ｎ型ＩｎＰクラッド層とｐ型ＩｎＰクラッド層とに挟まれた埋込領域に係る電界分布において、最大電界は、ｐ型ＩｎＰクラッド領域とｎ型ＩｎＰ埋め込み層とのｐｎ接合において生じる。この最大電界の位置は、発明者の解析に基づく逆方向の静電放電に係るデバイス破壊の場所に対応する。シミュレーションでは、最大電界は、５．５×１０５Ｖ／ｃｍ程度である。この最大電界のため、埋め込みヘテロ構造半導体光素子は、低い静電耐量を示すと考えられる。素子破壊は、高い電界により接合に生じたブレイクダウンによる発熱で引き起こされると考えられる。
【００４９】
図２の（ａ）部に示されたモデルにおける電界分布では、０．１μｍ厚のｉ−ＩｎＰ層の追加により、ｐｉｎ構造における最大電界は２．１×１０５Ｖ／ｃｍ程度まで下がる。この電界の値は、ｎ型ＩｎＰクラッド領域とｐ型ＩｎＰ埋め込み層とのｐｎ接合における最大電界とほぼ同じである。
【００５０】
図２の（ｂ）部に示されたモデルにおける電界分布では、０．３μｍ厚のｉ−ＩｎＰ層の追加により、ｐｉｎ構造における最大電界は０．８×１０５Ｖ／ｃｍ程度まで下がる。この電界の値は、ｎ型ＩｎＰクラッド領域とｐ型ＩｎＰ埋め込み層とのｐｎ接合における最大電界よりも低く、ｐ型ＩｎＰクラッド領域における電界値とあまり違わない。
【００５１】
これらの構造は、活性層２５にキャリアが注入される電流経路と異なる埋込箇領域の変更なので、デバイス特性への影響は殆ど無い。デバイス特性を同等に維持しつつ、低濃度層の追加により逆方向ＥＳＤ耐圧を向上できる。
【００５２】
図４は、本実施の形態に係る埋め込みヘテロ構造半導体光素子の構造の変形例を模式的に示す図面である。埋め込みヘテロ構造半導体光素子１２は、第２のｉ型埋め込み層４９を更に備えることができる。埋め込みヘテロ構造半導体光素子１２は、２つのｉ型埋め込み層３５、４９を有する。第２のｉ型埋め込み層４９は、ｎ型クラッド領域１３の第２部分１３ａとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、またｎ型クラッド領域１３の第３部分１３ｃとｐ型クラッド領域１５の第３部分１５ｃとの間に設けられる。ｎ型クラッド領域１３、第２のｉ型埋め込み層４９及びｐ型埋め込み層３１は第２のｐｉｎ接合Ｊ２を形成するように設けられる。第１のｉ型埋め込み層３５、ｎ型埋め込み層３３、ｐ型埋め込み層３１及び第２のｉ型埋め込み層４９は、軸Ｃｘの方向に配列される。埋込領域１９ａは、第１のｉ型埋め込み層３５、ｎ型埋め込み層３３、ｐ型埋め込み層３１及び第２のｉ型埋め込み層４９を含み、また半導体メサを埋め込む。
【００５３】
この埋め込みヘテロ構造半導体光素子１２によれば、ｎ型埋め込み層３３、第２のｉ型埋め込み層４９及びｐ型埋め込み層３１が、ｎ型クラッド領域１３の第２部分１３ｂとｐ型クラッド領域１５の第２部分１５ｂとの間に設けられ、またｎ型クラッド領域１３の第３部分１３ｃとｐ型クラッド領域１５の第３部分１５ｃとの間に設けられる。ｎ型クラッド領域１３、第２のｉ型埋め込み層４９及びｐ型埋め込み層３１は、第２のｐｉｎ接合Ｊ２を形成するように設けられる。埋込領域１９とこの隣に位置するクラッド層１３とは、ｐ型半導体とｎ型半導体とが向き合う接合を構成し、この接合Ｊ２には静電放電の際には逆バイアスが印加される。埋込層破壊モードによる素子破壊は、逆バイアス印加の結果として生じるこのｐｎ接合の劣化の結果である。このｐｉｎ接合Ｊ２に、静電放電の際にある逆バイアスが印加されるとき、このｐｉｎ接合Ｊ２における最大電界は、ｎ型クラッド領域１３及びｐ型埋め込み層３１の直接接合からなるｐｎ接合における最大電界より小さくなる。したがって、この埋め込みヘテロ構造半導体光素子１２は、埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する。
【００５４】
第１のｉ型埋め込み層３５と同様に、第２のｉ型埋め込み層４９の厚さ、キャリア濃度等を規定することができる。第２のｉ型埋め込み層４９の厚さは０．１μｍ以上０．５μｍ以下であることができる。第２のｉ型埋め込み層４９のキャリア濃度は１×１０１７ｃｍ−３以下であることができる。この埋め込みヘテロ構造半導体光素子１２によれば、静電放電に伴う逆方向の電圧の印加に際して、充分な空乏層の生成が可能である。
【００５５】
埋め込みヘテロ構造半導体光素子１１、１２において、ｎ型埋め込み層３３及びｐ型埋め込み層３１はｐｎ接合を形成するとき、埋込領域１９内にｐｎ接合の数の増加を避けることができる。
【００５６】
上記の説明では、埋め込みヘテロ構造半導体光素子１１、１２はｎ型半導体基板２１を含む。しかしながら、本実施の形態に係る埋め込みヘテロ構造半導体光素子１１はｎ型半導体基板２１に代えてｐ型半導体基板を用いることができる。この形態では、第１導電型はｐ型を示し、第２導電型はｎ型を示す。ヘテロ構造半導体光素子がｐ型半導体基板を備えるとき、ｐ型クラッド領域、第１のｉ型埋め込み層、ｎ型埋め込み層及びｐ型埋め込み層はｐ型半導体基板の主面の上において、この順に、基板主面の法線軸に沿って配列される。ｐ型半導体基板を用いるとき、第１のｉ型埋め込み層がｎ型埋め込み層及びｐ型クラッド領域の間に挟まれるので、第１のｉ型埋め込み層は、逆方向の静電放電に伴って逆方向の電圧を受ける際に、高いドーパント濃度のｐ型クラッド領域と該クラッド領域に関連するｎ型半導体とにおける空乏層の生成を増大できる。
【００５７】
図５及び図６を参照しながら、埋込領域にｐｉｎ構造を含む埋め込みヘテロ構造半導体光素子の作製方法を説明する。図５の（ａ）部に示されるように、工程Ｓ１０１では、ｎ型ＩｎＰクラッド膜５２、活性層５３及びｐ型ＩｎＰクラッド膜５４をＭＯＣＶＤ法で順にｎ型ＩｎＰウエハ５１上に成長して、半導体積層５５を形成する。活性層５３はＧａＩｎＡｓＰ系半導体からなる量子井戸構造を有する。
【００５８】
図５の（ｂ）部に示されるように、次いで、半導体メサ５７のための絶縁膜マスク５６を半導体積層５５上に形成する。工程Ｓ１０２では、この絶縁膜マスク５６を用いて半導体積層５５エッチングして、半導体メサ５７を形成する。半導体メサ５７は、ｎ型ＩｎＰクラッド層５２ａ、活性層５３ａ及びｐ型ＩｎＰクラッド層５４ａを含む。
【００５９】
図５の（ｃ）部に示されるように、工程Ｓ１０３では、絶縁膜マスク５６を残したまま、埋込領域５９を形成する。埋込領域５９の形成では、ｐ型ＩｎＰ埋め込み層６０、ｎ型ＩｎＰ埋め込み層６１、及びアンドープＩｎＰ埋め込み層６２を順にウエハ上に成長する。
【００６０】
絶縁膜マスク５６を除去した後に、図６の（ａ）部に示されるように、工程Ｓ１０４では、半導体メサ５７及び埋込領域５９上に、ｐ型ＩｎＰクラッド膜６３及びｐ型ＧａＩｎＡｓコンタクト膜６４を成長して、半導体領域６５を形成する。
【００６１】
次いで、ストライプメサのための絶縁膜マスク６６を半導体領域６５上に形成する。図６の（ｂ）部に示されるように、工程Ｓ１０５では、この絶縁膜マスク６６を用いて半導体領域６５エッチングして、ストライプメサ６７を形成する。ストライプメサ６７は、半導体メサ５７、埋込領域５９ａ、ｐ型ＩｎＰクラッド層６３ａ及びｐ型ＧａＩｎＡｓコンタクト層６４ａを含む。
【００６２】
絶縁膜マスク６６を除去した後に、図６の（ｃ）部に示されるように、工程Ｓ１０６では、ストライプメサ６７上にシリコン酸化膜６７を形成する。酸化シリコン膜６７は、ストライプメサ６７の上面上に設けられた開口６７ａを有する。酸化シリコン膜６７を形成した後に、酸化シリコン膜６７及びメサストライプ６７上に、アノード電極６９を形成すると共に、ウエハ５１の裏面にカソード電極７０を形成する。これらの工程により、埋め込みヘテロ構造半導体レーザを作製できる。この埋め込みヘテロ構造半導体レーザ７１は、ｐｉｎ接合ＰＩＮ１を含むので、逆方向の静電放電に関して改善されている。必要な場合には、ｎ型ＩｎＰクラッド層５２ａとｐ型ＩｎＰ埋め込み層６０ａとの間にアンドープＩｎＰ層を含むように、埋込領域を形成できる。また、ｐ型ＩｎＰウエハを用いるときは、ドーパントガスを変更して、ｎ型及びｐ型の導電性をそれぞれｐ型及びｎ型の導電性に変更することができる。
【００６３】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
【産業上の利用可能性】
【００６４】
以上説明したように、本発明の実施の形態によれば、埋込構造を有する半導体光素子において静電放電に伴う埋込層破壊モードによるデバイス破壊の耐圧を改善可能な構造を有する埋め込みヘテロ構造半導体光素子が提供される。
【符号の説明】
【００６５】
１１、１２…埋め込みヘテロ構造半導体光素子、１１ａ、１１ｂ…端面、Ａｘ、Ｂｘ、Ｃｘ…軸、ＳＴ…メサストライプ、１３…クラッド領域、１５…クラッド領域、１７…半導体メサ、１９、１９ａ…埋込領域、２１…ｎ型半導体基板、２５…活性層、２７…第１ｐ型クラッド層、２９…第２ｐ型クラッド層、３１…ｐ型埋め込み層、３３…ｎ型埋め込み層、３５、４９…ｉ型埋め込み層、Ｊ０…ｐｎ接合、Ｊ１、Ｊ２…ｐｉｎ接合、４１…ｐ型コンタクト層、４３…絶縁膜、４５、４７…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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