(57)【要約】【課題】  微細化と、高速読み出し動作を実現した固体撮像素子を提供する。【解決手段】光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタを含む画素が配された画素領域と、前記画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子であって、前記増幅ＭＯＳトランジスタのソース領域の抵抗は、前記増幅ＭＯＳトランジスタのドレイン領域の抵抗よりも低いことを特徴とする。【選択図】  図５
2012124462.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む画素が配された画素領域と、前記画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子であって、
前記増幅ＭＯＳトランジスタのソース領域の抵抗は、前記増幅ＭＯＳトランジスタのドレイン領域の抵抗よりも低いことを特徴とする固体撮像素子。
【請求項２】
前記増幅ＭＯＳトランジスタの前記ソース領域の不純物濃度は、前記増幅ＭＯＳトランジスタの前記ドレイン領域の不純物濃度よりも高いことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記増幅ＭＯＳトランジスタのチャネル領域と前記ソース領域が接している部分の長さは、前記増幅ＭＯＳトランジスタの前記チャネル領域と前記ドレイン領域とが接している部分の長さより長いことを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記周辺回路領域には、前記回路の一部を構成する周辺ＭＯＳトランジスタが配され、
前記周辺ＭＯＳトランジスタのソース領域及びドレイン領域のそれぞれは、コンタクトプラグと接触した接触領域と、前記接触領域よりもチャネルに近い中間領域と、前記中間領域よりもチャネルに近い領域を含み、
前記中間領域の不純物濃度は、前記中間領域よりチャネルに近い領域の不純物濃度よりも高く、
前記増幅ＭＯＳトランジスタの前記ソース領域及び前記ドレイン領域の不純物濃度は、前記中間領域の不純物濃度より低いことを特徴とする請求項１乃至請求項３のいずれか一項に記載の固体撮像素子。
【請求項５】
前記周辺回路領域には、前記回路の一部を構成する周辺ＭＯＳトランジスタが配され、
前記周辺ＭＯＳトランジスタのソース領域及びドレイン領域のそれぞれは、コンタクトプラグと接触した接触領域と、前記接触領域よりもチャネルに近い中間領域と、前記中間領域よりもチャネルに近い領域を含み、
前記中間領域の不純物濃度は、前記中間領域よりチャネルに近い前記領域の不純物濃度よりも高く、
前記増幅ＭＯＳトランジスタの前記ドレイン領域の不純物濃度は、前記中間領域の不純物濃度より低いことを特徴とする請求項１乃至請求項３のいずれか一項に記載の固体撮像素子。
【請求項６】
光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む画素が配された画素領域と、前記画素を駆動する回路もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子であって、
前記増幅ＭＯＳトランジスタのソース領域の不純物濃度は、前記増幅ＭＯＳトランジスタのドレイン領域の不純物濃度よりも高いことを特徴とする固体撮像素子。
【請求項７】
光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む画素が配された画素領域と、前記画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子であって、
前記増幅ＭＯＳトランジスタのチャネル領域とソース領域が接している部分の長さは、前記増幅ＭＯＳトランジスタの前記チャネル領域とドレイン領域とが接している部分の長さより長いことを特徴とする固体撮像素子。
【請求項８】
光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む画素が配された画素領域と、前記画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子の製造方法であって、
前記製造方法は、
前記増幅ＭＯＳトランジスタのゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとし、前記半導体基板の前記増幅ＭＯＳトランジスタのソースを形成すべきソース形成領域及びドレインを形成すべきドレイン形成領域に不純物を注入する第１注入工程と、
前記増幅ＭＯＳトランジスタの前記ソース形成領域及び前記ドレイン形成領域のうち前記ソース形成領域に対して選択的に不純物を注入する第２注入工程と、
を含むことを特徴とする固体撮像素子の製造方法。
【請求項９】
前記ゲート電極形成工程では、前記増幅ＭＯＳトランジスタのゲート電極と、前記周辺回路領域に含まれる周辺ＭＯＳトランジスタのゲート電極とを形成し、
前記第１注入工程では、前記増幅ＭＯＳトランジスタ及び前記周辺ＭＯＳトランジスタの前記ゲート電極をマスクとし、前記半導体基板のソースを形成すべきソース形成領域及びドレインを形成すべきドレイン形成領域に不純物を注入し、
前記製造方法は、
前記第２注入工程の後に、前記画素領域及び前記周辺回路領域に絶縁膜を形成する工程と、
前記周辺ＭＯＳトランジスタの前記ゲート電極の側壁に前記絶縁膜の一部が残るように、前記周辺回路領域に形成された前記絶縁膜のうち前記周辺ＭＯＳトランジスタのソース及びドレインに対応した部分を除去する除去工程と、
前記除去工程の後に、前記絶縁膜をマスクとして前記半導体基板に不純物を注入する第３注入工程を更に含むことを特徴とする請求項８に記載の固体撮像素子の製造方法。
【請求項１０】
前記画素領域及び前記周辺回路領域に絶縁膜を形成する工程と、
前記絶縁膜のうち、前記増幅ＭＯＳトランジスタのソース領域に対応した領域及びドレイン領域に対応した領域の少なくとも一方に、コンタクトプラグを形成するためのコンタクトホールを開口する工程と、
前記コンタクトホールを通して前記半導体基板に不純物を注入する工程と、
前記コンタクトホールに導電体を形成して、前記コンタクトプラグを形成する工程を更に含むことを特徴とする請求項８に記載の固体撮像素子の製造方法。
【請求項１１】
請求項１乃至７のいずれか１項に記載の固体撮像素子と、該固体撮像素子へ光を結像する光学系と、該固体撮像素子からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子、固体撮像素子の製造方法及び撮像システムに関する。
【背景技術】
【０００２】
固体撮像素子として画素領域と周辺回路領域とを有するＭＯＳ型固体撮像素子がある。画素領域は光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む。周辺回路領域は画素領域と、該画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む。ＭＯＳ型固体撮像素子で発生するノイズの原因として、ＭＯＳトランジスタで発生するホットキャリアがある。ホットキャリアとは、ＭＯＳトランジスタのゲートに電圧を印加した際に、ドレイン領域とチャネル端部とで構成されるＰＮ接合に強い電界が印加され，これにより発生するキャリアである。ＭＯＳ型固体撮像素子のように微小な信号を扱うデバイスではこのようなホットキャリアにより発生するノイズが特に問題となりうる。
【０００３】
このノイズの低減方法の一例として、画素領域のＭＯＳトランジスタのソース領域及びドレイン領域の不純物濃度を周辺回路領域のそれよりも下げる。さらに周辺回路領域の周辺ＭＯＳトランジスタをＬＤＤ（Lightly Doped Drain）構造とする方法がある。この方法によって、画素領域と、周辺回路領域のおのおのに適した条件でソース領域とドレイン領域を形成できる。具体的には、周辺ＭＯＳトランジスタのゲート下に構成されるチャネルとドレイン領域との電界強度が緩和されるため、ホットキャリアの影響を低減することが可能となる。さらに、画素領域のＭＯＳトランジスタをＬＤＤ構造にしないことにより、画素領域のゲート電極の側壁にサイドスペーサを形成するためのエッチング工程が不要であるため、エッチングダメージによる暗電流などのノイズの影響を低減することが可能となる。画素領域のＭＯＳトランジスタのドレイン領域はＬＤＤ構造になっていないが、不純物濃度が低いため、画素領域のＭＯＳトランジスタでもホットキャリアの影響を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０４１７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
固体撮像素子は近年、感度やダイナミックレンジ等の光電変換特性を維持又は向上しつつ、画素の微細化、高画素数化が要求されている。この要求を実現するためには、画素領域の素子の駆動電圧を低減すること、および、光電変換素子面積の縮小を抑えつつ画素領域の光電変換素子以外の領域を微細化することが有効である。
【０００６】
しかし、画素領域に配された光電変換素子の信号電荷に基づく信号を読み出すためのＭＯＳトランジスタを微細化することによって、ＭＯＳトランジスタの駆動能力が低下し得る。特に、ホットキャリアの影響を低減するために、画素領域のＭＯＳトランジスタのソース・ドレイン領域の不純物濃度を低くするとＭＯＳトランジスタのソース抵抗が増大する。このため、ＭＯＳトランジスタの駆動能力が上がらず、高速読み出し動作には不利となる。
本発明の目的は、ノイズの低減と画素領域の増幅ＭＯＳトランジスタの駆動能力の向上に有利な技術を提供することである。
【課題を解決するための手段】
【０００７】
本発明の固体撮像素子は、光電変換素子と該光電変換素子の電荷に応じた信号を列信号線に出力する増幅ＭＯＳトランジスタとを含む画素が配された画素領域と、前記画素の駆動もしくは前記列信号線に出力された信号を処理する回路を含む周辺回路領域とが、半導体基板に配された固体撮像素子であって、前記増幅ＭＯＳトランジスタのソース領域の抵抗は、前記増幅ＭＯＳトランジスタのドレイン領域の抵抗よりも低いことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ノイズの低減と画素領域の増幅ＭＯＳトランジスタの駆動能力の向上を実現できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態の固体撮像素子の模式的平面図である。
【図２】本発明の実施形態の固体撮像素子の増幅ＭＯＳトランジスタの平面図及び断面図である。
【図３】本発明の実施形態の固体撮像素子の増幅ＭＯＳトランジスタの平面図及び断面図である。
【図４】本発明の実施形態の固体撮像素子の画素の回路図である。
【図５】第１の実施形態の固体撮像素子の模式的断面図である。
【図６】第１の実施形態の固体撮像素子の製造プロセスフロー図である。
【図７】第３の実施形態の固体撮像素子の模式的断面図である。
【図８】本発明の実施形態を説明するための固体撮像素子の模式的断面図である。
【図９】第４の実施形態の固体撮像素子の増幅トランジスタの平面図及び断面図である。
【図１０】固体撮像素子を用いた撮像システムを説明するためのブロック図である。
【発明を実施するための形態】
【００１０】
次に、添付図面を参照して本発明を実施するための形態を例示的に説明する。なお、本発明は各実施形態に限定されるものではなく、発明の主旨を超えない範囲で、組み合わせ、変更可能である。また各実施形態においては特定のＭＯＳトランジスタを例にあげて説明しているが、各領域に配される全てのＭＯＳトランジスタに各実施形態の構造を適用することも可能である。
（第１の実施形態）
図１に固体撮像素子の平面配置図を示す。１１１が画素領域である。固体撮像素子がリニアセンサとして構成される場合は、複数の画素が一次元状に画素領域に配列される。また、固体撮像素子がイメージセンサとして構成される場合は、複数の画素が二次元状に、即ち複数行、複数列を構成するように配列される。画素とは、１つの光電変換素子及びこの光電変換素子から列信号線へ信号を出力するための素子からなる素子集合体の最小単位である。素子集合体に含まれ得る構成としては、例えば、転送部、増幅部、リセット部がある。転送部は光電変換素子からフローティングディフュージョン部へ電荷を転送する転送用ＭＯＳトランジスタを含む。増幅部はフローティングディフュージョン部で電圧に変換された信号を出力する増幅ＭＯＳトランジスタを含む。リセット部はフローティングディフュージョン部の電圧をリセット電圧にリセットするリセット用ＭＯＳトランジスタを含む。隣接する画素において、増幅部、リセット部を共有することも可能であるが、この場合にも画素は１つの光電変換素子の信号を読み出すための素子集合体の最小単位として定義づけられる。
【００１１】
１１２は画素領域１１１から読み出された信号を増幅する回路を含む信号処理回路である。信号処理回路１１２は、増幅回路の他、例えば画素で発生したノイズをＣＤＳ（Correlated  Double    Sampling）処理により除去する回路を含んでも良い。信号処理回路１１２には、単に複数列から並列に読み出される信号をシリアルな信号に変換するための回路を含んでも良い。    
１１３は画素領域１１１に配された各画素を駆動するための垂直シフトレジスタである。１１４は信号処理回路１１２を駆動するための水平シフトレジスタである。固体撮像素子においてＡＤ変換を行なう場合には、ＡＤ変換回路が固体撮像素子に含まれても良い。信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４は周辺回路領域に配置された回路である。
【００１２】
図４は、画素領域１１１に配列される１つの画素の一例を示している。画素は、例えば光電変換素子１と、転送ＭＯＳトランジスタ（転送部）２とリセットＭＯＳトランジスタ（リセット部）４と増幅ＭＯＳトランジスタ（増幅部）５とを含んでいる。画素はリセットＭＯＳトランジスタ４のドレインに供給される電圧により選択されうる。この選択は垂直シフトレジスタによってなされる。光電変換素子１は、例えばフォトダイオードであり、入射光を光電変換により電荷に変換し蓄積する。転送ＭＯＳトランジスタ２は光電変換素子１に蓄積された電荷を増幅ＭＯＳトランジスタの入力部であるフローティングディフュージョン（浮遊拡散領域：ＦＤ）３に転送する。増幅ＭＯＳトランジスタ５、定電流源６、電源７、列信号線８によりソースフォロワ回路が構成されうる。増幅ＭＯＳトランジスタ５はソースフォロワ動作によりフローティングディフュージョン３の電位を列信号線８に出力しうる。このようなソースフォロワ動作により電荷は増幅され、出力される。この例では、リセットＭＯＳトランジスタ４のドレイン電圧により読み出す対象画素の選択動作を行なっているが、選択用ＭＯＳトランジスタを設けて、これにより選択を行なってもよい。選択用ＭＯＳトランジスタは増幅ＭＯＳトランジスタ５のソースと列信号線８との間の電気的経路に配される。あるいは、選択用ＭＯＳトランジスタは増幅トランジスタ５のドレインと電源７との間の電気的経路に配される。
【００１３】
本発明の理解のために、画素領域のＭＯＳトランジスタのソース領域、ドレイン領域の不純物濃度を周辺回路領域のそれよりも下げ、且つ周辺ＭＯＳトランジスタをＬＤＤ構造とした固体撮像素子について説明する。図８は固体撮像素子の模式的断面図である。固体撮像素子は画素領域１０１と周辺回路領域１０２を含んでいる。画素領域１０１は光電変換素子からの信号を読み出すための増幅ＭＯＳトランジスタ９０９を含む。周辺回路領域１０２は例えば、信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４信号のいずれかの回路を構成するＭＯＳトランジスタ９１０を含む。
【００１４】
周辺ＭＯＳトランジスタ９１０のソース・ドレイン領域にはＬＤＤ構造が採用されている。ＬＤＤ構造は、半導体領域９１６よりもチャネルに近い中間領域にＭＯＳトランジスタの駆動能力が損なわれない程度に不純物濃度が高い、半導体領域９１１が形成される。さらに、半導体領域９１１より不純物濃度が低く中間領域よりチャネルに近い半導体領域９１４を含む。半導体領域９１４はサイドスペーサ９１３下に形成されホットキャリアに対する電界緩和層となる。さらに、コンタクトホール９１５下には低抵抗とオーミック性を示す半導体領域９１６が形成されている。半導体領域９１６の不純物濃度は、半導体領域９１１より高い。画素領域に配されたＭＯＳトランジスタ９０９のソース領域、ドレイン領域はシングルドレイン構造になっている。画素領域１０１に配されたＭＯＳトランジスタ９０９のソース領域及びドレイン領域の不純物濃度は、周辺ＭＯＳトランジスタ９１０の半導体領域９１１の不純物濃度よりも低く、ホットキャリアを引き起こさないように電界緩和層として働く。
【００１５】
微細化等の目的で電界を緩和する必要のある画素領域では電界緩和層を広く形成する必要がある。また、ゲート側壁にサイドスペーサを形成する際のエッチングダメージを考慮すると、画素領域においてはＬＤＤ構造を採用しないことが有利である。一方、電界緩和層が広い場合、または不純物濃度が低すぎる場合には、トランジスタの寄生抵抗（直列抵抗）が増大し、トランジスタの駆動能力を大きく損なう結果となる。したがって、特に駆動能力が重要となる増幅ＭＯＳトランジスタのソース領域の抵抗は低く抑えられることが望ましい。
本発明の実施形態では、固体撮像素子の微細化と増幅ＭＯＳトランジスタの駆動能力の向上を両立させるために、増幅ＭＯＳトランジスタのソース領域とドレイン領域の構造を互いに変えている。具体的には画素領域に配された増幅ＭＯＳトランジスタのソース領域の抵抗を、ドレイン領域の抵抗よりも低くしている。これは、例えば、増幅ＭＯＳトランジスタのソースの不純物濃度を増幅ＭＯＳトランジスタのドレインの不純物濃度よりも高くすることによってなされうる。
図２を参照して増幅ＭＯＳトランジスタのソース領域とドレイン領域の不純物濃度の関係を説明する。図２（ａ）が画素領域に配される増幅ＭＯＳトランジスタの平面図、図２（ｂ）がＡ−Ａ´における断面図である。増幅ＭＯＳトランジスタはゲート電極２００１、ソース領域２００２、ドレイン領域２００３、コンタクトプラグの接続領域（第１の領域）２００４を含む。コンタクトプラグの接続領域２００４は、ソース領域２００２及びドレイン領域２００３のそれぞれに対応して配される。コンタクトプラグの接続領域２００４が、ソース領域２００２もしくはドレイン領域２００３のいずれか一方のみに配される場合もある。コンタクトプラグの接続領域２００４は、ソース領域及びドレイン領域に対応するそれぞれのコンタクトプラグの接続領域２００４が、互いに同程度の不純物濃度であってもよい。ソース領域２００２はチャネル領域２００７と接続領域２００４との間に配された半導体領域（第２の領域）２００５を含む。ドレイン領域２００３はチャネル領域２００７と接続領域２００４の間に配された半導体領域（第３の領域）２００６を含む。この半導体領域２００５は半導体領域２００６よりも不純物濃度は高い。このようにソース領域の不純物濃度をドレイン領域の不純物濃度より高くすることにより、画素領域に配された増幅ＭＯＳトランジスタの駆動能力を向上することが可能となる。また、画素領域に配されたＭＯＳトランジスタのホットキャリアを低減することが可能となる。更に、画素領域においては、ＬＤＤ構造を採用しないことによりサイドスペーサ形成工程が不要である。この結果、ＬＤＤ構造を形成するエッチング工程によるダメージを受けない。
【００１６】
図５は本実施例の固体撮像素子の画素領域１０１及び周辺領域１０２の模式的断面図である。図５の画素領域１０１には光電変換素子１、転送ＭＯＳトランジスタ２、増幅ＭＯＳトランジスタ５の断面構造が示されている。周辺回路領域１０２には、信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４のいずれかの回路を構成するＭＯＳトランジスタが示されている。図５に示す固体撮像素子は半導体基板３８に構成される。半導体基板３８にはｎ型またはｐ型のウェル３９が形成され、さらにウェル３９中に光電変換素子１、ＭＯＳトランジスタとなる半導体領域が形成される。
図５の画素領域１０１において、光電変換素子１を構成する第１導電型の半導体領域３３は、光電変換素子１に蓄積される電荷が電子である場合にはｎ型である。転送ＭＯＳトランジスタ２はゲート電極３１、ソースとして機能する半導体領域３３、ドレインとして機能する半導体領域３を有する。半導体領域３３は、転送ＭＯＳトランジスタ２のソース領域と光電変換素子１を構成する半導体領域と共通である。半導体領域３は不図示のリセットＭＯＳトランジスタのソースとフローティングディフュージョン（ＦＤ）３とを構成する半導体領域と共通である。増幅ＭＯＳトランジスタ５はゲート電極３２、ドレインとして機能する半導体領域３４ａ、ソースとして機能する半導体領域３４ｂを有する。半導体領域３４ａに画素選択用の基準電圧を与えることができる。半導体基板の表面の上にはシリコン窒化膜３６ａ、シリコン酸化膜３７ａが順に積層されている。シリコン窒化膜３６ａとシリコン酸化膜３７ａは絶縁膜を構成する。シリコン窒化膜３６ａおよびシリコン酸化膜３７ａで構成される絶縁膜は、画素領域１０１のコンタクト底部をのぞく全ての領域を覆っている。さらに、シリコン窒化膜３６ａとシリコン酸化膜３７ａにより光電変換素子の表面での反射を低減する反射防止膜を構成することができる。この絶縁膜はシリコン窒化膜、シリコン酸化膜の組み合わせに限らない。コンタクトプラグ４１ａ等の導電体が半導体領域に接触している。ＦＤ３は増幅ＭＯＳトランジスタのゲート電極に不図示の電極を通して接続されており、半導体領域３４ａも不図示の増幅用基準電圧配線に電極を通して接続されている。
【００１７】
図５の周辺回路領域１０２において、ＬＤＤ構造のＭＯＳトランジスタ４２のソース領域又はドレイン領域となる半導体領域４３の不純物濃度は、電界緩和層となる半導体領域４４より高不純物濃度である。ゲート電極４２の側面にサイドスペーサを構成するシリコン窒化膜３６ｂおよびシリコン酸化膜３７ｂが形成されている。
画素領域１０１のシリコン窒化膜３６ａおよびシリコン酸化膜３７ａと、周辺回路領域１０２のサイドスペーサとなるシリコン窒化膜３６ｂおよびシリコン酸化膜３７ｂとを同じ工程で形成することにより製造コストを低く抑えることができる。
また、画素領域のシリコン窒化膜３６ａおよびシリコン酸化膜３７ａは、周辺回路領域１０２の高不純物濃度の半導体領域４３をイオン注入により形成する際のマスクとして用いることができる。あらためてマスクを設ける必要がないから、製造コストを低く抑えることができる。
【００１８】
画素領域１０１において、増幅ＭＯＳトランジスタ５はシングルドレイン構造であり、ドレイン領域３４ａはソース領域３４ｂより低不純物濃度の半導体領域で構成される。このため、ドレイン領域に高不純物濃度の半導体領域を含むＬＤＤ構造と比べ、ホットキャリアによるトランジスタ特性の劣化を低く抑えることができる。
このように、画素領域１０１において、増幅ＭＯＳトランジスタのソース領域３４ｂを増幅ＭＯＳトランジスタのドレイン領域３４ａよりも高不純物濃度の半導体領域で構成することにより、ドレイン領域３４ａよりもソース領域３４ｂの抵抗を低くできる。ドレイン領域側に比べ、高い電界がかからないソース領域はホットキャリアの影響を考慮する必要がない。シングルドレイン構造はゲート側壁にサイドスペーサを形成するＬＤＤ構造と比べ、微細化に向いていており、サイドスペーサ形成時のエッチングダメージによる暗電流などのノイズを低減することもできる。
【００１９】
画素領域１０１に配されたＭＯＳトランジスタの半導体領域３、３４ａ、３４ｂにおいて、コンタクトプラグ４１ａの底部に接触する接触領域は金属配線による電気的な接続が可能な不純物濃度を確保する必要がある。これは、コンタクトホール開口部を通して不純物を注入することにより不純物濃度を確保するとよい。
【００２０】
また、画素領域１０１のシリコン窒化膜３６ａは、ＢＰＳＧ（Boron  Phosphorus SiliconGlass）などの層間絶縁膜４０にコンタクトホールを開口する異方性ドライエッチングの際のエッチングストッパとして用いてもよい。異方性ドライエッチングをした後に、シリコン窒化膜３６ａとシリコン酸化膜３７ａに対して選択性を有するエッチング条件で異方性エッチングをしてコンタクトホールを完成させる。この方法によれば層間絶縁膜のエッチングの際に、コンタクトホールが位置合わせズレにより素子分離領域上へ乗り上げた場合でも、コンタクトプラグ４１ａが素子分離領域や側面のウェル３９に接触することが無い。このため、半導体領域３、３４ａ、３４ｂとウェル３９間のリーク電流を抑制できる。したがって、コンタクトプラグと素子分離領域との距離を短くすることができ、素子の微細化が可能となる。
【００２１】
また、シリコン窒化膜３６ａ、３６ｂは、水素分子を多量に含む膜を用いることができる。この場合には、シリコン窒化膜を形成した後に３５０℃以上の熱処理を施すことにより半導体基板に水素が拡散しダングリングボンドの終端化効果が得られる。このようなシリコン窒化膜はプラズマＣＶＤ法で形成することにより得ることができる。
【００２２】
続いて、図６（ａ）〜（ｆ）を参照しながら固体撮像素子の製造方法を説明する。
まず、図６（ａ）に示すように、シリコンなどの半導体基板３８に第１導電型（ｎ型）のウェル（不図示）と第２導電型（ｐ型）のウェル３９を形成する。次にＳＴＩ（Shallow  Trench  Isolation）法、選択酸化法などにより素子分離領域４１を形成する。尚、説明のため図６（ａ）〜図６（ｆ）では画素領域１０１と周辺回路領域１０２を、隣接させて描いている。
【００２３】
続いて、図６（ｂ）に示すように、半導体基板３８のウェル３９に画素領域のＭＯＳトランジスタ及び周辺領域のＭＯＳトランジスタのゲート電極３１、３２、４２をポリシリコンにより形成する。このゲート電極形成工程後、ｎ型不純物を導入して光電変換素子を構成するフォトダイオードのｎ型半導体領域（蓄積領域）３３を形成する。次に、ｐ型不純物を導入してフォトダイオードを埋め込み構造とするためにｐ型半導体領域３５をｎ型半導体領域３３の表面に形成する。そして、ゲート電極３１、３２、４２をマスクにしたイオン注入（第１注入工程）によりｎ型不純物を導入する。ゲート電極側面のソース形成領域（ソース領域となる部分）及びドレイン形成領域（ドレイン領域となる部分）に、ゲート電極に自己整合したソース領域、ドレイン領域となる半導体領域３、３４ａ、３４ｂ、４４を形成する。
【００２４】
さらに、図６（ｃ）のように増幅ＭＯＳトランジスタのソース領域を露出させる開口を有するレジスト５０を画素領域と周辺回路領域の上に形成する。次に、増幅ＭＯＳトランジスタのソース領域３４ｂに、ゲート電極３２をマスクにして選択的にイオン注入（第２注入工程）することによりｎ型不純物を導入する。この結果、増幅ＭＯＳトランジスタ５のドレイン領域３４ａの不純物濃度に比べて、ソース領域３４ｂの不純物濃度を高くすることができる。
【００２５】
そして、素子分離領域、ゲート電極を除く半導体基板表層に、薄いシリコン酸化膜３０ｂを形成する。薄いポリシリコン酸化膜は、ポリシリコンゲート電極を形成するために異方性ドライエッチングを施したときに形成される半導体基板表層のゲート酸化膜を残存させることによって形成してもよい。もしくは、シリコン窒化膜３６を堆積する前に熱酸化して薄いポリシリコン膜を形成してもよい。または、シリコン酸化膜を堆積させて薄いポリシリコン膜を形成してもよい。そして、図６（ｄ）に示すように、半導体基板の表面にシリコン窒化膜３６を形成し、その上にシリコン酸化膜３７を形成する。このシリコン窒化膜３６、シリコン酸化膜３７は画素領域１０１、周辺回路領域１０２を覆う絶縁膜となる。
【００２６】
次に画素領域上にレジスト５１を形成しておき、周辺回路領域１０２のゲート電極４２の側面のシリコン窒化膜３６およびシリコン酸化膜３７の一部を残してエッチバックする。こうして、図６（ｅ）に示すように、周辺回路領域１０２のゲート電極４２の側壁にシリコン窒化膜３６ｂおよびシリコン酸化膜３７ｂからなるサイドスペーサを形成する。そして、周辺回路領域１０２のゲート電極４２とサイドスペーサをマスクとしてｎ型不純物を導入（第３注入工程）する。これによりサイドスペーサ側面に自己整合したソース領域、ドレイン領域を半導体領域４４より高不純物濃度の半導体領域４３にできる。このとき画素領域１０１は、全面に残存するシリコン窒化膜３６およびシリコン酸化膜３７をマスクとして利用してもよい。この場合にはあらためてマスクをする必要がないために製造コストが抑えられる。こうして、図６（ｅ）に示したような構造が得られる。
【００２７】
次に、図６（ｆ）に示すように、ＢＰＳＧなどの層間絶縁膜４０を画素領域１０１、周辺回路領域１０２全体を覆うように成膜する。さらに、コンタクトホール４１ａ、４１ｂを異方性ドライエッチングにより層間絶縁膜４０に開口する。その際に画素領域のシリコン窒化膜３６ａをエッチングストッパに用いることにより画素領域１０１のコンタクト底部が接触する接触領域が半導体基板上に自己整合したコンタクトホールが形成される。そして、コンタクトホール４１ａ、４１ｂの中に導電体を充填してコンタクトプラグを形成する。こうして、図６（ｆ）に示す構造が得られる。シリコン酸化膜を形成した後のいずれかの工程において、３５０℃以上の熱処理が施されることが望ましい。
【００２８】
以上の説明はｐ型半導体基板上に形成するｎチャネル型ＭＯＳトランジスタを用いた例について説明したが、ＣＭＯＳプロセスで固体撮像素子を作製する場合には、導電型を変えれば同じようにｐチャネル型ＭＯＳトランジスタを作ることができる。ｐチャネル型ＭＯＳトランジスタはｎチャネル型ＭＯＳトランジスタに比べてキャリアの移動度が低いため、本実施例のように画素領域の増幅ＭＯＳトランジスタの駆動能力を上げることは重要である。
【００２９】
以上、本実施形態において、画素領域に配された増幅ＭＯＳトランジスタは、ソース領域がドレイン領域に比べて高不純物濃度の半導体からなるシングルドレイン構造にする。そして、周辺回路領域に配されたＭＯＳトランジスタはＬＤＤ構造にする。画素領域に配された増幅ＭＯＳトランジスタのドレイン領域の低不純物濃度領域は、周辺回路領域に配されたＭＯＳトランジスタのＬＤＤ構造の低不純物濃度領域と同一の工程で形成されうる。このようなプロセスで形成した固体撮像素子は、画素領域の増幅ＭＯＳトランジスタのホットキャリアによる特性劣化の抑制と、増幅ＭＯＳトランジスタの高駆動能力実現を両立することができる。
【００３０】
また、画素部のコンタクトホールは反射防止膜をエッチングストッパに用いた場合には、自己整合的に半導体基板表面のみに接触するため、ＭＯＳトランジスタのソース、ドレインとウェル間のリーク電流を抑制できる。
また画素領域においては絶縁膜を反射防止膜およびコンタクトのエッチングストッパとして用い、周辺回路部においてはＭＯＳトランジスタのサイドスペーサとして用いれば、製造コストを低く抑えることができる。
また、絶縁膜を水素分子を多量に含むシリコン窒化膜で形成した場合には、トランジスタの界面あるいはフォトダイオード上のシリコン／シリコン酸化膜界面のトラップをより効果的に低減することができる。
（第２の実施形態）
本実施形態においては、増幅ＭＯＳトランジスタ５のソースの抵抗がドレインの抵抗より低い実施形態について説明する。図３（ａ）は画素領域に配される増幅ＭＯＳトランジスタ５の平面図、図３（ｂ）はＡ−Ａ´における断面図である。
【００３１】
増幅ＭＯＳトランジスタ５はゲート電極２００１、ソース領域２００２、ドレイン領域２００３、コンタクトプラグの接続領域２００４（第１の領域）、チャネル領域２００７を含む。コンタクトプラグの接続領域２００４は、ソース領域２００２及びドレイン領域２００３のそれぞれに対応して配される。コンタクトプラグの接続領域２００４が、ソース領域２００２もしくはドレイン領域２００３のいずれか一方のみに配される場合もある。さらに増幅ＭＯＳトランジスタ５のソース領域は、チャネル領域２００７と第１の領域との間に配された半導体領域２００５（第２の領域）を含む。増幅ＭＯＳトランジスタ５のドレイン領域は、チャネル領域２００７と第１の領域との間に配された半導体領域２００６（第３の領域）を含む。この第２の領域２００５とチャネル領域２００７が接触している長さは、第３の領域２００６とチャネル領域２００７が接触している長さよりも長い。言い換えれば、増幅ＭＯＳトランジスタのチャネルは、ソース端におけるチャネル幅が、ドレイン端におけるチャネル幅より広い。ここで、チャネル領域の境界は素子分離部によって規定される。素子分離部としては、フィールド酸化膜分離、ＳＴＩ分離、ＰＮ接合分離、ＥＤＩ分離などが挙げられる。図示されていないが、チャネル領域がゲート電極によって規定されてもよい。この場合は、ゲート電極のソース端におけるゲート幅を、ドレイン端におけるゲート幅より広くしてチャネルを形成する。
また、ソース側のコンタクトプラグと半導体領域との接触面積が、ドレイン側のコンタクトプラグと半導体領域との接触面積より広くてもよい。そのために、ソース領域に対応した第１の領域の面積が、ドレイン領域に対応した第２の面積より広くてもよい。
【００３２】
このような構造によって、画素領域に配された増幅ＭＯＳトランジスタのソース領域の抵抗を小さくすることができるため、該増幅ＭＯＳトランジスタの駆動能力を向上することが可能となる。
図３のように増幅ＭＯＳトランジスタのソース側のチャネル幅よりドレイン側のチャネル幅が小さい構造によれば、ゲート電極とドレイン領域との間の容量を低減することができる。これによって、ゲート電極と電気的に接続されたフローティングディフュージョン部の容量を低減することができる。そのため、読みだされた電荷を電圧に変換するゲインを高くすることが可能となる。フローティングディフュージョン部での電荷電圧変換ゲインが高ければ、後段のノイズを相対的に小さくすることができる。また、ソース側のチャネル幅は大きく保つことにより、Ｇｍを高くすることが可能である。そのため、同じゲート面積においてもＲＴＳノイズ等低周波ノイズを相対的に小さくすることが可能である。
（第３の実施形態）
本実施形態においては、ドレイン領域の、導電体と直接接触する接触領域に関して説明する。一般的にＭＯＳトランジスタを形成するソース、ドレインと配線層の配線パターンを電気的に接続するコンタクトプラグ等の導電体との接触は低抵抗かつオーミック特性を示すことが求められる。金属不純物に起因する点キズに敏感な固体撮像素子においては、シリサイドを形成するプロセスをあえて適用しない場合が考えられる。したがって固体撮像素子において、ドレイン領域と導電体とのオーミックコンタクトの取り方は重要となる。
【００３３】
上述した各実施形態のような画素領域に配されたＭＯＳトランジスタのドレイン領域が電界緩和構造を有する場合には、低抵抗かつオーミック特性を示すコンタクトを形成する手法が求められる。これを満たす固体撮像素子の構造および製造方法について以下に説明する。図７に本実施例の固体撮像素子の断面図を示す。実施例１、２と同様の機能を有するものには同様の符号を付し詳細な説明は省略する。１０１は画素領域に配されたフローティングディフュージョン（ＦＤ）３、すなわち、転送ＭＯＳトランジスタ（ここではｎ型とする）のドレイン領域と導電体との接続部を示している。１０４は周辺回路部に配されたｎ型のＭＯＳトランジスタのソース領域又はドレイン領域と導電体との接続部を示している。１０５は周辺回路領域に配されたｐ型ＭＯＳトランジスタのソース領域又はドレイン領域と導電体との接続部を示している。
【００３４】
１０１に示すように、ＦＤ３は導電体４１ａと直接接触しているｎ型の高不純物濃度の半導体領域４５を有している。１０４、１０５も同様にソース領域，ドレイン領域はｎ型、ｐ型の高不純物濃度の半導体領域４５、４６を有している。本実施形態の構造を適用することにより、全てのコンタクトプラグ（４１ａ、４１ｂ、４１ｃ）において、低抵抗でかつ良好なオーミックコンタクト特性が得られる。
【００３５】
次いで本実施形態における固体撮像素子の製造方法について説明する。
第１の実施形態で説明したフローで図６（ｅ）までは同様のプロセスで形成する。ここで低不純物濃度の半導体領域の不純物濃度は１×１０１７/ｃｍ３≦ｄ１≦５×１０１８／ｃｍ３程度に設定することができる。その後、導電体と接続を行なうソース領域，ドレイン領域に対応してコンタクトホールを異方性ドライエッチングにより形成する。この後に、フォトマスクを用いて画素領域に配されたＦＤ３に対するコンタクト底部と、周辺回路領域１０２に配された半導体領域４３に対するコンタクト底部に対して、リン（Ｐ）に代表されるｎ型不純物を導入する。画素領域の半導体領域３に対するコンタクトを低抵抗かつオーミック特性を得るためにコンタクトプラグが直接接する半導体領域の不純物濃度ｄ２として５×１０１８／ｃｍ３≦ｄ２≦５×１０１９／ｃｍ３となるようにドーズ量を設定することが望ましい。なお、コスト低減を考慮に入れてフォトマスクを用いずに全面領域にｎ型不純物を導入してもよい。
【００３６】
次に、フォトマスクを用いて周辺回路領域に配されたｐ型のＭＯＳトランジスタのソース領域、ドレイン領域及び導電体の接続部１０５に、ボロン（Ｂ）に代表されるｐ型不純物を導入してｐ型の高濃度の半導体領域を形成する。この際、上述のｎ型不純物の全面イオン注入によって、ｐ型の半導体領域にｎ型不純物が導入されていてもよい。この場合には、周辺回路領域に配されたｎ型のＭＯＳトランジスタのソース領域、ドレイン領域及び導電体の接続部１０４の全体を覆うようにマスクパターンを形成する。そして、全面イオン注入によって導入されたｎ型不純物の濃度を上回るように、ｐ型不純物イオンの注入条件を設定する必要がある。例えばこの時のドーズ量はコンタクトプラグが直接接する領域の不純物濃度ｄ３が５×１０１８／ｃｍ３≦ｄ３≦５×１０１９／ｃｍ３になるように、１．０×１０１５／ｃｍ２程度に設定することが望ましい。
【００３７】
本実施形態の製造方法に関しては、上記述べた第１の実施形態及び第２の実施形態に適用可能である。また画素領域に配される各種ＭＯＳトランジスタに適用することが可能である。
【００３８】
（第４の実施形態）
本実施形態においては、画素に含まれる増幅ＭＯＳトランジスタのソース領域の不純物濃度がドレイン領域の不純物濃度よりも高いことが特徴である。
【００３９】
図１に本実施形態の固体撮像素子の平面配置図を示す。１１１が画素領域である。複数の画素が画素領域１１１に配列される。画素領域１１１の構造および画素の構造は、第１の実施形態の固体撮像素子と同じである。そのため、ここでは詳細な説明は省略する。ただし、本実施形態においては、増幅ＭＯＳの構造が第１の実施形態の固体撮像素子と異なっていてもよい。
【００４０】
１１２は画素領域１１１から読み出された信号を増幅する回路を含む信号処理回路である。１１３は画素領域１１１に配された各画素を駆動するための垂直シフトレジスタである。１１４は信号処理回路１１２を駆動するための水平シフトレジスタである。信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４は周辺回路領域に配置された回路である。これらの回路は第１の実施形態の固体撮像装置と同じであるため、詳細な説明は省略する。
【００４１】
図４は、画素領域１１１に配列される１つの画素の一例を示している。本実施形態の固体撮像素子の画素回路は第１の実施形態の固体撮像素子の画素回路と同一である。そのため、ここでは詳細な説明は省略する。
【００４２】
本実施形態においては、画素領域のＭＯＳトランジスタのドレイン領域の不純物濃度が周辺領域の不純物濃度よりも低く、且つ周辺回路領域のＭＯＳトランジスタがＬＤＤ構造を有する。図８は本実施形態の固体撮像素子の模式的断面図である。固体撮像素子は画素領域１０１と周辺回路領域１０２を含んでいる。画素領域１０１は光電変換素子からの信号を読み出すための増幅ＭＯＳトランジスタ９０９を含む。周辺回路領域１０２は例えば、信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４信号のいずれかの回路を構成するＭＯＳトランジスタ９１０を含む。
【００４３】
周辺回路領域のＭＯＳトランジスタ９１０のソース・ドレイン領域にはＬＤＤ構造が採用されている。ＬＤＤ構造は、ＭＯＳトランジスタの駆動能力が損なわれない程度に不純物濃度が高い半導体領域９１１と、半導体領域９１１より不純物濃度が低い半導体領域９１４とを含む。半導体領域９１４はサイドスペーサ９１３下に形成されホットキャリアに対する電界緩和層となる。さらに、コンタクトホール９１５下には低抵抗とオーミック性を示す半導体領域９１６が形成されている。半導体領域９１６の不純物濃度は、半導体領域９１１より高い。画素領域に配されたＭＯＳトランジスタ９０９のドレイン領域はシングルドレイン構造になっている。画素領域１０１に配されたＭＯＳトランジスタ９０９のドレイン領域の不純物濃度は、周辺領域に配されたＭＯＳトランジスタ９１０の半導体領域９１１の不純物濃度よりも低く、ホットキャリアを引き起こさないように電界緩和層として働く。なお、本実施例において、画素領域１０１に配されたＭＯＳトランジスタ９０９のソース領域はどのような構造であってもよい。たとえば、ＭＯＳトランジスタ９０９のソース領域がＬＤＤ構造となっていてもよい。また、ＭＯＳトランジスタ９０９のソース領域の不純物濃度は、周辺領域１０２に配されたＭＯＳトランジスタ９１０のソース領域あるいはドレイン領域の不純物濃度より高くてもよいし、それらと同程度であってもよい。
【００４４】
微細化等の目的で電界を緩和する必要のある画素領域では電界緩和層を広く形成する必要がある。また、ゲート側壁にサイドスペーサを形成する際のエッチングダメージを考慮すると、画素領域においてはＬＤＤ構造を採用しないことが有利である。一方、電界緩和層が広い場合、または不純物濃度が低すぎる場合には、トランジスタの寄生抵抗（直列抵抗）が増大し、トランジスタの駆動能力を大きく損なう結果となる。したがって、特に駆動能力が重要となる増幅ＭＯＳトランジスタのソース領域の抵抗は低く抑えられることが望ましい。
図８の画素領域１０１には光電変換素子１、転送ＭＯＳトランジスタ２、増幅ＭＯＳトランジスタ９０９の断面構造が示されている。周辺回路領域１０２には、信号処理回路１１２、垂直シフトレジスタ１１３、水平シフトレジスタ１１４のいずれかの回路を構成するＭＯＳトランジスタ９１０が示されている。図８に示す固体撮像素子は半導体基板に構成される。半導体基板にはｎ型またはｐ型のウェルが形成され、さらにウェル中に光電変換素子１、ＭＯＳトランジスタとなる半導体領域が形成される。
【００４５】
図８の画素領域１０１において、光電変換素子１を構成する第１導電型の半導体領域９０３は、光電変換素子１に蓄積される電荷が電子である場合にはｎ型である。転送ＭＯＳトランジスタ２はゲート電極９０１、ソースとして機能する半導体領域９０３、ドレインとして機能する半導体領域９１４を有する。半導体領域９０３は、転送ＭＯＳトランジスタ２のソース領域と光電変換素子１を構成する半導体領域と共通である。半導体領域９１４は不図示のリセットＭＯＳトランジスタのソースとフローティングディフュージョン（ＦＤ）部３とを構成する半導体領域と共通である。増幅ＭＯＳトランジスタ９０９はゲート電極９０２、ドレインとして機能する半導体領域９１４、ソースとして機能する半導体領域９１４を有する。ドレイン領域９１４に電源電圧を与えることができる。光電変換素子１の表面の上にはシリコン窒化膜、シリコン酸化膜が順に積層されている。シリコン窒化膜とシリコン酸化膜は絶縁膜を構成する。シリコン窒化膜およびシリコン酸化膜で構成される絶縁膜は、画素領域１０１のコンタクト底部をのぞく全ての領域を覆っていてもよい。さらに、シリコン窒化膜とシリコン酸化膜により光電変換素子の表面での反射を低減する反射防止膜を構成することができる。この絶縁膜はシリコン窒化膜、シリコン酸化膜の組み合わせに限らない。コンタクトプラグ９１５等の導電体が半導体領域に接触している。ＦＤ部９１４は増幅ＭＯＳトランジスタのゲート電極に不図示の電極を通して接続されており、増幅ＭＯＳトランジスタ９０９のドレイン領域９１４も不図示の電源電圧配線に電極を通して接続されている。
【００４６】
図８の周辺回路領域１０２において、ＬＤＤ構造のＭＯＳトランジスタ９１０のソース領域又はドレイン領域となる半導体領域９１１の不純物濃度は、電界緩和層となる半導体領域９１４より高い。ゲート電極９１２の側面にサイドスペーサを構成するシリコン窒化膜およびシリコン酸化膜が形成されている。
【００４７】
画素領域１０１のシリコン窒化膜およびシリコン酸化膜と、周辺回路領域１０２のサイドスペーサとなるシリコン窒化膜およびシリコン酸化膜とを同じ工程で形成することにより製造コストを低く抑えることができる。
【００４８】
画素領域１０１に配されたＭＯＳトランジスタの半導体領域９１４、及び周辺回路領域１０２に配されたＭＯＳトランジスタの半導体領域９１１において、コンタクトプラグ９１５の底部が接触する。この接触する部分は、金属配線による電気的な接続が可能な不純物濃度を確保する必要がある。これは、コンタクトホール開口部を通して不純物を注入することにより不純物濃度を確保するとよい。
【００４９】
また、画素領域１０１のシリコン窒化膜は、エッチングストッパとして用いてもよい。例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）などで構成される層間絶縁膜にコンタクトホールを開口する異方性ドライエッチングの際のエッチングストッパにシリコン窒化膜を使うことができる。異方性ドライエッチングをした後に、シリコン窒化膜とシリコン酸化膜に対して選択性を有するエッチング条件で異方性エッチングをしてコンタクトホールを完成させる。この方法によれば層間絶縁膜のエッチングの際に、コンタクトホールが位置合わせズレにより素子分離領域上へ乗り上げた場合でも、コンタクトプラグ９１５が素子分離領域や側面のウェルに接触することが無い。このため、半導体領域とウェルとの間のリーク電流を抑制できる。したがって、コンタクトプラグと素子分離領域との距離を短くすることができ、素子の微細化が可能となる。
【００５０】
また、シリコン窒化膜は、水素分子を多量に含む膜を用いることができる。この場合には、シリコン窒化膜を形成した後に３５０℃以上の熱処理を施すことにより半導体基板に水素が拡散しダングリングボンドの終端化効果が得られる。このようなシリコン窒化膜はプラズマＣＶＤ法で形成することにより得ることができる。
【００５１】
本発明の実施形態では、固体撮像素子の微細化と増幅ＭＯＳトランジスタの駆動能力の向上を両立させるために、増幅ＭＯＳトランジスタのソース領域とドレイン領域の構造を互いに変えている。具体的には増幅ＭＯＳトランジスタのソース領域の不純物濃度が、増幅ＭＯＳトランジスタのドレイン領域の不純物濃度よりも高い。これによって、画素領域に配された増幅ＭＯＳトランジスタのソース領域の抵抗を、ドレイン領域の抵抗よりも低くできるため、増幅ＭＯＳトランジスタの駆動力を高くすることができる。
【００５２】
図９を参照して、このような不純物濃度分布について詳細に説明する。図９（ａ）が画素領域に配される増幅ＭＯＳトランジスタの平面図、図９（ｂ）がＢ−Ｂ´における断面図である。図９（ｃ）が本実施形態の変形例のＢ−Ｂ´における断面図である。
【００５３】
増幅ＭＯＳトランジスタはゲート電極３００１、ソース領域３００２、ドレイン領域３００３を含む。さらに、ソース側のコンタクトプラグの接続領域３００４及びドレイン側のコンタクトプラグの接続領域３００５を含む。接続領域３００４及び接続領域３００５は、そのいずれかのみが配されてもよいし、両方とも配されていなくてもよい。ソース領域３００２あるいはドレイン領域３００３が、別のトランジスタのソース領域あるいはドレイン領域を兼ねている場合は、コンタクトプラグが配されなくてもよい。
【００５４】
ソース領域３００２は、コンタクトプラグの接続領域３００４とゲート電極３００１との間に配された領域３００６を含む。また、ドレイン領域３００３は、コンタクトプラグの接続領域３００５とゲート電極３００１との間に配された領域３００７を含む。
【００５５】
本実施形態においては、この二つの領域３００６と領域３００７の不純物濃度の関係が特徴部分である。まず、図９（ｂ）に示される断面では、領域３００６の全体の不純物濃度が、領域３００７の最も不純物濃度の高い部分の不純物濃度よりも高い。それ以外の部分の不純物濃度の関係はどのようなものであってもよい。たとえば、ドレイン側の接続領域３００５の不純物濃度は領域３００６の不純物濃度より高くてもよい。特にコンタクトプラグ３００５ａとドレイン領域３００３とのコンタクト抵抗を下げるためには、接続領域３００５の不純物濃度は高いほうが有利である。また、ソース領域３００２のうち、領域３００６を除く部分の不純物濃度は、領域３００６と同程度であってもよいし、異なっていてもよい。また、ドレイン領域３００３のうち、領域３００７を除く部分の不純物濃度は、領域３００７と同程度であってもよいし、異なっていてもよい。
【００５６】
このように領域３００６の全体の不純物濃度が、領域３００７の最も不純物濃度の高い部分の不純物濃度よりも高いことによって増幅ＭＯＳトランジスタの駆動能力を向上させ、且つホットキャリアを低減させることが可能となる。
【００５７】
図９（ｃ）は、本実施形態の変形例の断面図を示す。図９（ｃ）においては、ソース領域３００２のコンタクトプラグの接続領域３００４とゲート電極３００１との間に配された領域３００６が、互いに不純物濃度の異なる領域３００６ａ及び領域３００６ｂを含む。また、ドレイン領域３００３のコンタクトプラグの接続領域３００５とゲート電極３００１との間に配された領域３００７が、互いに不純物濃度の異なる領域３００７ａ及び領域３００７ｂを含む。図９（ｃ）において図９（ｂ）と同じ構造の部分には、図９（ｂ）と同じ符号を付す。
【００５８】
領域３００６ａの不純物濃度は領域３００６ｂの不純物濃度より高い。領域３００６ｂは領域３００６ａとゲート電極３００１との間に配される。領域３００７ａの不純物濃度は領域３００７ｂの不純物濃度より高い。領域３００７ｂは領域３００７ａとゲート電極３００１との間に配される。領域３００６ａの不純物濃度は、領域３００７ａの不純物濃度より高い。一方で、領域３００６ｂと領域３００７ｂとは、同程度の不純物濃度である。つまり、ソース側のコンタクトプラグの接続領域３００４とゲート電極３００１との間に配された領域３００６の一部のみが、領域３００７より高い不純物濃度であってもよい。
【００５９】
このように領域３００６の少なくとも一部の領域の不純物濃度が、領域３００７の最も不純物濃度の高い部分の不純物濃度よりも高いことによって、増幅ＭＯＳトランジスタの駆動能力を向上させ、且つホットキャリアを低減させることが可能となる。
【００６０】
以上に述べた通り、増幅ＭＯＳトランジスタのソース領域の不純物濃度が、増幅ＭＯＳトランジスタのドレイン領域の不純物濃度よりも高い。これによって、画素領域に配された増幅ＭＯＳトランジスタのソース領域の抵抗を、ドレイン領域の抵抗よりも低くできるため、増幅ＭＯＳトランジスタの駆動力を高くすることができる。
（第５の実施形態）
図１０は、本発明による固体撮像素子を撮像システムに応用する場合の回路ブロックの例を示したものである。
【００６１】
光学系は、撮影レンズ１００２、シャッター１００１、絞り１００３を含み、被写体の像を固体撮像素子１００４に結像させる。
固体撮像素子１００４からの出力信号は信号処理回路１００５で処理され、Ａ／Ｄ変換器１００６によりアナログ信号からディジタル信号に変換される。出力されたディジタル信号はさらに信号処理部１００７で演算処理される。処理されたディジタル信号はメモリ１０１０に蓄えられたり、外部Ｉ／Ｆ１０１３を通して外部の機器に送られる。固体撮像素子１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７はタイミング発生部１００８により制御される他、システム全体は全体制御部・演算部１００９で制御される。記録媒体１０１２に画像を記録するために、出力ディジタル信号は全体制御部・演算部で制御される記録媒体制御Ｉ／Ｆ部１０１１を通して、記録される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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