(57)【要約】【課題】メモリチップ、メモリシステム及びメモリチップに対するアクセス方法を提供する。【解決手段】第１標準容量より大きく、第１標準容量より２倍大きい第２標準容量より小さい任意容量でデータを保存するための保存領域が形成される保存部と、保存部へのデータの書き込み、及び保存部からのデータの読み取りを制御する制御部と、を具備するメモリチップである。【選択図】図１
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【特許請求の範囲】
【請求項１】
２ｎの第１標準容量より大きく、前記第１標準容量より２倍大きい第２標準容量より小さい任意容量で、保存領域が形成される保存部と、
前記保存部へのデータの書き込み、及び前記保存部からのデータの読み取りを制御する制御部とを備え、
前記保存部と前記制御部は、１つのチップで具現され、
前記保存部は、
第１選択信号に応答してアクティベートされ、第３標準容量を有する第１サブ保存部と、
第２選択信号に応答してアクティベートされ、第４標準容量を有する第２サブ保存部と、を具備し、
前記第３標準容量及び前記第４標準容量の和は、
前記任意容量と同じであることを特徴とするメモリチップ。
【請求項２】
前記第１選択信号に応答し、前記第１サブ保存部に係わるデータ、アドレス及び制御信号を、外部から受信または外部に送信する、あるいは前記第２選択信号に応答し、前記第２サブ保存部に係わるデータ、アドレス及び制御信号を、外部から送信または外部に受信させるインターフェース部をさらに具備することを特徴とする請求項１に記載のメモリチップ。
【請求項３】
前記インターフェース部は、
前記第１サブ保存部に係わるデータ、アドレス及び制御信号を送信または受信する第１入出力部と、
前記第２サブ保存部に係わるデータ、アドレス及び制御信号を送信または受信し、前記第１入出力部と独立して形成される第２入出力部と、をさらに具備することを特徴とする請求項２に記載のメモリチップ。
【請求項４】
前記インターフェース部は、
前記第１サブ保存部に係わるデータ、アドレス及び制御信号のうち少なくとも一つを送信または受信する共有入出力部を具備し、
前記共有入出力部は、
前記第２サブ保存部に係わるデータ、アドレス及び制御信号のうち少なくとも一つを送信または受信することを特徴とする請求項２に記載のメモリチップ。
【請求項５】
前記第１サブ保存部を形成するメモリセルの種類と、前記第２サブ保存部を形成するメモリセルの種類と、が異なることを特徴とする請求項１に記載のメモリチップ。
【請求項６】
前記第１サブ保存部に保存されるデータの用途と、前記第２サブ保存部に保存されるデータの用途と、が異なることを特徴とする請求項１に記載のメモリチップ。
【請求項７】
２ｎの第１標準容量より大きく、前記第１標準容量より２倍大きい第２標準容量より小さい任意容量で、保存領域が形成される保存部と、
前記保存部へのデータの書き込み、及び前記保存部からのデータの読み取りを制御する制御部と、を備え、
前記保存部と前記制御部は１つのチップで具現され、
前記保存部は、
前記第１標準容量について設定されるメモリ・アドレスより１ビット多いビット数で形成されるメモリ・アドレスでアクセスされることを特徴とするメモリチップ。
【請求項８】
前記保存部にアドレス・マッピングされていないメモリ・アドレスが受信されれば、
前記制御部は、
前記メモリ・アドレスに係わるアクセス結果をフェイルと処理することを特徴とする請求項7に記載のメモリチップ。
【請求項９】
前記保存部にアクセスする前記メモリ・アドレスは、
バンクにアクセスするためのバンク・アドレス、ロウにアクセスするためのロウ・アドレス及びカラムにアクセスするためのカラム・アドレスから形成されることを特徴とする請求項7に記載のメモリチップ。
【請求項１０】
前記メモリチップは、
ＤＲＡＭ、フラッシュメモリ、ＲＲＡＭ(登録商標)、ＭＲＡＭ及びＰＲＡＭのうち少なくともいずれか一つであることを特徴とする請求項7に記載のメモリチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリチップ、メモリシステム及びメモリチップに対するアクセス方法に係り、特に、メモリチップの使用用途に最適化された保存容量によって具現することができるメモリチップ、メモリシステム及びメモリチップに対するアクセス方法に関する。
【背景技術】
【０００２】
メモリチップの保存部にアクセスするためのアドレスは、当該メモリチップの保存部の保存容量に対応するビット数で設定される。アドレスの各ビットは、０及び１の値を有する。従って、メモリチップの保存容量は、２ｎの標準容量によって設定される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明がなそうとする技術的課題は、使用用途に最適化された保存容量によって具現することができるメモリチップ、メモリシステム及びメモリチップに対するアクセス方法を提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の一実施形態によると、メモリチップは、第１標準容量より大きく、前記第１標準容量より２倍大きい第２標準容量より小さい任意容量でデータを保存するための保存領域が形成される保存部と、前記保存部へのデータの書き込み、及び前記保存部からのデータの読み取りを制御する制御部と、を具備する。
【０００５】
前記保存部は、第１選択信号に応答してアクティベートされ、第３標準容量を有する第１サブ保存部と、第２選択信号に応答してアクティベートされ、第４標準容量を有する第２サブ保存部と、を具備し、前記第３標準容量及び前記第４標準容量の和は、前記任意容量と同一であってもよい。
【０００６】
前記インターフェース部は、前記第１サブ保存部に係わるデータ、アドレス及び制御信号を送信または受信する第１入出力部と、前記第２サブ保存部に係わるデータ、アドレス及び制御信号を送信または受信し、前記第１入出力部と独立して形成される第２入出力部と、をさらに具備してもよい。
【０００７】
前記インターフェース部は、前記第１サブ保存部に係わるデータ、アドレス及び制御信号のうち少なくとも一つを送信または受信する共有入出力部を具備し、前記共有入出力部は、前記第２サブ保存部に係わるデータ、アドレス及び制御信号のうち少なくとも一つを送信または受信することができる。
【０００８】
前記第１サブ保存部に含まれるバンクの個数と、前記第２サブ保存部に含まれるバンクの個数は、同一であっても異なってもよい。
【０００９】
前記第１サブ保存部を形成するメモリセルの種類と、前記第２サブ保存部を形成するメモリセルの種類が、同一であっても異なってもよい。
【００１０】
前記第１サブ保存部に保存されるデータの用途と、前記第２サブ保存部に保存されるデータの用途が、同一であっても異なってもよい。
【００１１】
前記技術的課題を解決するための本発明の一実施形態によると、メモリチップは、２ｎの第１標準容量より大きく、前記第１標準容量より２倍大きい第２標準容量より小さい任意容量で、保存領域が形成される保存部と、前記保存部へのデータの書き込み、及び前記保存部からのデータの読み取りを制御する制御部とを備える。前記保存部、及び前記制御部は、一つのチップ上で具現される。前記保存部は、前記第１標準容量について設定されるメモリ・アドレスより１ビット多いビット数で形成されるメモリ・アドレスでアクセスされる。
【００１２】
前記保存部とアドレス・マッピング（address mapping）されていないメモリ・アドレスが受信されれば、前記制御部は、前記メモリ・アドレスに係わるアクセス結果をフェイル（fail）と処理する。
【００１３】
前記制御部は、前記メモリ・アドレスに対応する保存部が非アクティベートされたと処理したり、あるいは前記メモリ・アドレスに係わる命令が受信されていないと処理し、前記アクセス結果をフェイルと処理する。前記保存部にアクセスする前記メモリ・アドレスは、バンクにアクセスするためのバンク・アドレス、ロウにアクセスするためのロウ・アドレス及びカラムにアクセスするためのカラム・アドレスから形成される。
【００１４】
前記保存部に係わるバンク・アドレス、ロウ・アドレス及びカラム・アドレスのうちいずれか１つのアドレスのビット数が、前記第１標準容量について設定されるバンク・アドレス、ロウ・アドレス及び前記カラム・アドレスのうちで対応するアドレスより１ビットさらに多くてもよい。
【００１５】
前記メモリチップは、ＤＲＡＭ（dynamic random-access memory）、フラッシュメモリ、ＲＲＡＭ(登録商標)（resistive random-access memory）、ＭＲＡＭ（magnetoresistive random-access memory）及びＰＲＡＭ（phase-change random-access memory）のうち少なくともいずれか一つであってもよい。
【発明の効果】
【００１６】
本発明の一実施形態による使用用途に最適化された保存容量によって具現することができるメモリチップ、メモリシステム及びメモリチップに対するアクセス方法によれば、標準容量と異なる保存容量で保存部が形成されることによって、商用化または開発の困難さのある、現在商用化または開発された標準容量の最大より２倍大きい標準容量の開発の前に、これまでの容量で保存部を具備しつつも、そのアクセスの制御が容易である。
【００１７】
本発明の一実施形態による使用用途に最適化された保存容量によって具現されるメモリチップ、メモリシステム及びメモリチップに対するアクセス方法によれば、１つのチップで具現することによって、パッケージング厚の低減、動作電流及び待機電流の減少による電力節減が可能である。
【００１８】
さらに、本発明の一実施形態によるメモリチップ、メモリシステム及びメモリチップに対するアクセス方法によれば、１つのメモリチップに互いに異なる保存容量を有するサブ保存部を具備し、使用用途によって対応するサブ保存部を異なった形で具現することによって、使用用途に最適化されたメモリチップを提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態によるメモリチップを示す図面である。
【図２】図１の保存部の保存容量を示す図面である。
【図３】メモリチップでの標準容量とアドレスのビット数との関係の例を示す表である。
【図４】本発明の他の実施形態によるメモリチップを示す図面である。
【図５】本発明の一実施形態によるメモリチップが形成されるウェーハを示す図面である。
【図６】本発明の一実施形態によるメモリシステムを示す図面である。
【図７】本発明の第１実施形態によるメモリチップを示す図面である。
【図８】図７の保存部へのアクセス方法を示すフローチャートである。
【図９】第１選択信号及び第２選択信号に係わる多様な実施形態を示す図面である。
【図１０】第１選択信号及び第２選択信号に係わる多様な実施形態を示す図面である。
【図１１】第１選択信号及び第２選択信号に係わる多様な実施形態を示す図面である。
【図１２】第１選択信号及び第２選択信号に係わる多様な実施形態を示す図面である。
【図１３】本発明の一実施形態によるインターフェース部の実施形態を示す図面である。
【図１４】本発明の一実施形態によるインターフェース部の実施形態を示す図面である。
【図１５Ａ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１５Ｂ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１６Ａ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１６Ｂ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ａ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ｂ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ｃ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ｄ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ｅ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１７Ｆ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１８Ａ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１８Ｂ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１８Ｃ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１８Ｄ】第１サブ保存部及び第２サブ保存部の実施形態を示す図面である。
【図１９Ａ】３個以上のサブ保存部が備わるメモリチップの実施形態を示す図面である。
【図１９Ｂ】３個以上のサブ保存部が備わるメモリチップでの保存部アクティベートの様子を示す図面である。
【図２０】３個以上のサブ保存部が備わるメモリチップに含まれるインターフェース部の実施形態を示す図面である。
【図２１】３個以上のサブ保存部が備わるメモリチップに含まれるインターフェース部の実施形態を示す図面である。
【図２２】本発明の他の実施形態によるメモリチップのアクセス方法を説明するための図面である。
【図２３】本発明の他の実施形態によるメモリチップのアクセス方法を説明するための図面である。
【図２４】本発明の他の実施形態によるメモリチップのアクセス方法を説明するための図面である。
【図２５Ａ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２５Ｂ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２６Ａ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２６Ｂ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２６Ｃ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２６Ｄ】本発明の一実施形態によるデッドゾーンに係わる処理を説明するための図面である。
【図２７】図１の本発明の保存部に含まれるバンクの構造に係わる一例を示す図面である。
【図２８】本発明のアドレスの構造に係わる一例を示す図面である。
【図２９】第１標準容量のメモリチップでのアドレスの例を示す図面である。
【図３０】本発明の一実施形態によるメモリチップでのアドレスの例を示す図面である。
【図３１】図３０のアドレスによるデッドゾーンを示す図面である。
【図３２】本発明の他の実施形態によるメモリチップでのアドレスの例を示す図面である。
【図３３】図３２のアドレスによるデッドゾーンを示す図面である。
【図３４】図３２のアドレスによるデッドゾーンを示す図面である。
【図３５】本発明のさらに他の実施形態によるメモリチップでのアドレスの例を示す図面である。
【図３６】図３５のアドレスによるデッドゾーンを示す図面である。
【図３７】図３５のアドレスによるデッドゾーンを示す図面である。
【図３８】本発明の一実施形態によるコンピュータ・システムを示すブロック図である。
【図３９】本発明の一実施形態によるメモリカードを示すブロック図である。
【図４０】本発明の一実施形態によるソリッドステートドライブ（ＳＳＤ）を示す図面である。
【図４１】ソリッドステートドライブを含むサーバ・システム及びネットワーク・システムを示す図面である。
【図４２Ａ】ＴＳＶ（through silicon via）構造を含む本発明の一実施形態によるメモリシステムを示す図面である。
【図４２Ｂ】ＴＳＶ（through silicon via）構造を含む本発明の一実施形態によるメモリシステムを示す図面である。
【発明を実施するための形態】
【００２０】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
【００２１】
本発明の一実施形態は、当技術分野で当業者に、本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまな異なる形態に変形され、本発明の範囲が、以下の実施形態に限定されるものではない。むしろ、それら実施形態は、本開示をさらに忠実であって完全なものにし、当業者に本発明の思想を完全に伝達するために提供されるものである。
【００２２】
本明細書で使われた用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われているように、単数形態は、文脈上、とりわけの場合を明確に指すものではないならば、複数の形態を含んでもよい。また、本明細書で使われる場合、「含む（comprise）」及び／または「含むところの（comprising）」は、言及した形状、数字（integer）、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字（integer）、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。本明細書で使われているように、用語及び／または当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
【００２３】
本明細書で、第１、第２などの用語が多様な部材、領域及び／または部位を説明するために使われるが、それら部材、部品、領域、層及び／または部位は、それら用語によって限定されるものではないことは自明である。それら用語は、特定順序や上下、または優劣を意味するものではなく、１つの部材、領域または部位を、他の部材、領域または部位と区別するためにのみ使われる。従って、以下で述べる第１部材、第１領域または第１部位は、本発明の教示（teaching）に則って、第２部材、第２領域または第２部位を指すことができる。
【００２４】
以下、本発明の一実施形態について、本発明の一実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想されうる。従って、本発明の一実施形態は、本明細書に図示された領域の特定形状に制限されるものであると解釈されるものではなく、例えば、製造上もたらされうる形状の変化を含むものである。
【００２５】
図１は、本発明の一実施形態によるメモリチップを示す図面である。
【００２６】
図１を参照すれば、本発明の一実施形態によるメモリチップＭＣＩＰは、保存部ＳＴＵ及び制御部ＣＯＵを具備する。保存部ＳＴＵは、図２のように、第１標準容量（２ｎ；ｎは、正の整数）より大きく、第２標準容量（２ｎ＋１）より小さい容量で、データを保存することができる。以下では、第１標準容量より大きく、第２標準容量より小さい容量を任意容量と命名する。この任意容量は、ＡＤＥＮ（２ｎ＜ＡＤＥＮ＜２ｎ＋１）と表示する。
【００２７】
第１標準容量は、２ｎである。例えば、第１標準容量は、６４Ｍｂ、１２８Ｍｂ、２５６Ｍｂ、５１２Ｍｂ、１Ｇｂ及び２Ｇｂなどであってもよい。第２標準容量は、第１標準容量より２倍大きい。例えば、第１標準容量が１Ｇｂであるならば、第２標準容量は、２Ｇｂである。
【００２８】
図３は、標準モバイルＤＲＡＭ（dynamic random-access memory）（ＤＤＲｘ３２）で、標準容量の増大によるアドレスビット数を示す表である。図３を参照すれば、標準モバイルＤＲＡＭ（ＤＤＲｘ３２）で、標準容量が２倍増加するたびに、アドレスのビット数が一つずつ増加するということが分かる。例えば、１２８Ｍｂの標準モバイルＤＲＡＭ（ＤＤＲｘ３２）に係わるアドレスが、２０ビット（ＢＡ［１］：０、ＲＡ［１１：０］、ＣＡ［７：０］）として設定されれば、２５６Ｍｂの標準モバイルＤＲＡＭ（ＤＤＲｘ３２）に係わるアドレスは、２１ビット（ＢＡ［１］：０、ＲＡ［１１：０］、ＣＡ［８：０］）として設定される。
【００２９】
一方、だんだんと高容量化及び高集積化されるメモリチップで、工程微細化などの限界によって、現在商用化または開発された標準容量のうち最も大きい標準容量から、次の大きさの標準容量へのメモリチップの保存容量増加への要求を満たすためには多大な時間がかかる。それでも、現代を生きる個々人が消費する情報の量が増加している現時点で、メモリチップの保存部に係わる高容量化への要求は続けて増大している。また、電子機器のモバイル化によって、低電力が重要視されている。
【００３０】
現在最大の商品化された、または開発された標準容量(例えば、２ｎ)の最大に対して、２倍の大きさの標準容量（例えば、２ｎ＋１）を有するメモリチップが開発されるよりも前に、本発明によるメモリチップは、高容量化の要求に符合しうる任意容量を有しつつ、その容易なアクセス制御が可能である。また、本発明の一実施形態によるメモリチップによれば、電力消耗などの理由によって、ユーザの要求に最適化された容量によって具現されつつも、データ保存及び読み取りのためのアクセス制御が容易である。これについて具体的に説明する。
【００３１】
再び図１を参照すれば、制御部ＣＯＵは、保存部ＳＴＵへのデータＤＴＡの書き込み及び保存部ＳＴＵからのデータＤＴＡの読み取りを制御する。例えば、制御部ＣＯＵは、データＤＴＡの書き込みまたは読み取りのためのアドレスをデコーディングしたり、あるいはデータＤＴＡの書き込みまたは読み取りのための電圧を、アドレスに対応するロウとカラムとに印加することができる。
【００３２】
保存部ＳＴＵに保存しようとするデータＤＴＡ、及び保存部ＳＴＵから読み取られたデータＤＴＡは、図４のインターフェース部ＩＣＵを介して、外部装置（図示せず）と送受信される。また、図４には図示されていないが、保存部ＳＴＵへのデータＤＴＡの保存及び読み取りのためのアドレス及び制御信号も、インターフェース部ＩＣＵを介して、外部装置から受信されうる。このとき、外部装置は、後述するコントローラであってもよい。これに係わるさらに詳細な事項は後述する。
【００３３】
本発明の一実施形態によるメモリチップＭＣＩＰは、図５のように、ウェーハＷＡＰ上に形成されてもよい。そして、制御部ＣＯＵは、図５の斜線部分のように、保存部ＳＴＵの外郭に備わりうる。保存部ＳＴＵは、図５のように、所定の保存領域（例えば、バンク）に分割される。その場合、制御部ＣＯＵは、保存領域間に備わりもする。インターフェース部ＩＣＵもまた、保存部ＳＴＵの外郭または保存部ＳＴＵの保存領域間に備わりうる。図５は、特に、インターフェース部ＩＣＵが保存領域間に備わる例を図示した。
【００３４】
図５のように、１つのチップで具現される本発明の一実施形態による任意容量のメモリチップＭＣＩＰは、図６のように、コントローラＣｔｒｌと共に、メモリシステムＭＳＹＳを具現することができる。図１及び図６を参照すれば、本発明の一実施形態によるメモリシステムＭＳＹＳでのコントローラＣｔｒｌは、メモリチップＭＣＩＰの保存部ＳＴＵに、データＤＴＡを書き込むために、データＤＴＡ、アドレスＡｄｄｒ及び制御信号ＸＣＯＮをメモリチップＭＣＩＰに伝送する。また、コントローラＣｔｒｌは、メモリチップＭＣＩＰの保存部ＳＴＵからデータＤＴＡを読み取るために、アドレスＡｄｄｒ及び制御信号ＸＣＯＮをメモリチップＭＣＩＰに伝送し、データＤＴＡをメモリチップＭＣＩＰから受信する。
【００３５】
このとき、コントローラＣｔｒｌは、メモリチップＭＣＩＰの保存容量に対応するビット数のアドレスＡｄｄｒを、メモリチップＭＣＩＰに伝送することができる。例えば、第１標準容量のように、２ｎである保存容量を有する保存部ＳＴＵを含むメモリチップＭＣＩＰに係わるアドレスのビット数は、ｎであってもよい。また、第２標準容量のように、２ｎ＋１である保存容量を有する保存部ＳＴＵを含むメモリチップＭＣＩＰに係わるアドレスのビット数はｎ＋１であってもよい。
【００３６】
本発明の一実施形態によるメモリチップＭＣＩＰの保存部ＳＴＵは、前述のように、任意容量で備わる。従って、標準容量に適用されるアクセス方式と異なるアクセス方式が要求される。
【００３７】
図７は、本発明の第１実施形態によるメモリチップを示す図面であり、図８は、図７の保存部へのアクセス方法を示すフローチャートである。
【００３８】
図１、図７及び図８を参照すれば、本発明の一実施形態によるアクセス方法は、第１選択信号ＳＳ１に応答し、第１サブ保存部ＳＳＵ１をアクティベートさせ、第１サブ保存部ＳＳＵ１にアクセスする段階（Ｓ８２０）、及び第２選択信号ＳＳ２に応答し、第２サブ保存部ＳＳＵ２をアクティベートさせ、第２サブ保存部ＳＳＵ２にアクセスする段階（Ｓ８４０）を含む。図１の保存部ＳＴＵは、図７のように、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２を具備してもよい。このとき、第１サブ保存部ＳＳＵ１は、第３標準容量２ｘの保存容量によって具現され、第２サブ保存部ＳＳＵ２は、第４標準容量２ｙの保存容量によって具現される。第３標準容量及び第４標準容量の和は、任意容量と同一である。例えば、任意容量が３ＧＢである場合、第３標準容量は、２ＧＢであり、第４標準容量は、１ＧＢであってもよい。
【００３９】
第１サブ保存部ＳＳＵ１は、第１選択信号ＳＳ１に応答してアクティベートされる。アクティベートされた第１サブ保存部ＳＳＵ１へのアクセスは、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１による。このとき、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１のビット数は、第３標準容量２ｘに対応するよう設定される。アクセスされる第１サブ保存部ＳＳＵ１には、データＤＴＡ１及び制御信号ＸＣＯＮ１が伝送されたり、あるいはアクセスされる第１サブ保存部ＳＳＵ１からデータＤＴＡが出力されてもよい。
【００４０】
このとき、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１または制御信号ＸＣＯＮ１を、第１サブ保存部ＳＳＵ１に伝送したり、あるいは第１サブ保存部ＳＳＵ１から出力するということは、図１の制御部ＣＯＵによって、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１または制御信号ＸＣＯＮ１に対応する電圧を、アクセスする保存領域（メモリセル）に印加する動作を意味する。例えば、アドレスＡｄｄｒ１が、第１サブ保存部ＳＳＵ１の第１メモリセル（図示せず）を示し、制御信号ＸＣＯＮ１が書き込み命令であり、データＤＴＡ１が１を示せば、図１の制御部ＣＯＵは、第１メモリセルが連結されるロウ及びカラムにデータ１の書き込みに対応する電圧を印加する。以下で説明するアドレス、制御信号またはデータを、サブ保存部に伝送したり、あるいはサブ保存部から受信するという意味と同様であるということを述べておく。
【００４１】
第１選択信号ＳＳ１は、図７のように、直接、第１サブ保存部ＳＳＵ１に印加され、第１サブ保存部ＳＳＵ１の電源供給をアクティベートすることができる。ただし、これに限定されるものではない。第１選択信号ＳＳ１は、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１、制御信号ＸＣＯＮ１またはデータＤＴＡ１をアクティベートし、第１サブ保存部ＳＳＵ１に伝送することによって、第１サブ保存部ＳＳＵ１をアクティベートすることもできる。以下、同一である。
【００４２】
続けて図７を参照すれば、第２サブ保存部ＳＳＵ２は、第２選択信号ＳＳ２に応答してアクティベートされる。第２サブ保存部ＳＳＵ２へのアクセスは、第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２による。このとき、第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２のビット数は、第４標準容量２ｙに対応して設定される。アクセスされる第２サブ保存部ＳＳＵ２には、データＤＴＡ２及び制御信号ＸＣＯＮ２が伝送されたり、あるいはアクセスされる第２サブ保存部ＳＳＵ２からデータＤＴＡ２が出力されてもよい。
【００４３】
インターフェース部ＩＣＵは、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうちアクティベートされる信号によって、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１または制御信号ＸＣＯＮ１を送受信したり、あるいは第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、アドレスＡｄｄｒ２または制御信号ＸＣＯＮ２を送受信することができる。
【００４４】
このように、本発明の一実施形態によるメモリチップは、任意容量の保存部を具備しつつも、任意容量の保存部を、互いに異なる標準容量のサブ保存部に区分し、各サブ領域のうち一つをアクティベートさせてアクセスすることができる。このとき、各サブ領域は、対応する標準容量によるビット数を有するアドレスでアクセスされる。従って、本発明の一実施形態によるメモリチップは、標準容量が任意容量によって具現されるとしても、アクセスしようとするサブ領域に係わる選択動作のみ追加されることによって、アクセスの制御が容易になる。
【００４５】
さらに図７を参照すれば、本発明の一実施形態による第１選択信号ＳＳ１及び第２選択信号ＳＳ２は、図９のように、コントローラＣｔｒｌから受信されてもよい。コントローラＣｔｒｌは、アドレスＡｄｄｒを出力するとき、アドレスＡｄｄｒのビット数によって、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち一つをメモリチップＭＣＩＰに伝送することができる。図９のインターフェース部ＩＣＵは、図１０のように、第１選択信号ＳＳ１を受信する第１選択信号入力部ＳＳＩ１、及び第２選択信号ＳＳ２を受信する第２選択信号入力部ＳＳＩ２を具備してもよい。第１選択信号入力部ＳＳＩ１と第２選択信号入力部ＳＳＩ２は、独立して備わりうる。
【００４６】
本発明の一実施形態による第１選択信号ＳＳ１及び第２選択信号ＳＳ２は、図１０のように、コントローラＣｔｒｌから伝送されたり、あるいは図１１のように、メモリチップＭＣＩＰの内部で生成されてもよい。図１１のインターフェース部ＩＣＵは、受信されたアドレスから、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち一つをアクティベートする。
【００４７】
このために、インターフェース部ＩＣＵは、アドレス入力部ＡＩ及び選択部ＳＥＬを具備する。アドレス入力部ＡＩは、コントローラＣｔｒｌからアドレスＡｄｄｒを受信する。選択部ＳＥＬは、アドレスＡｄｄｒが示すサブ保存部に係わる選択信号を出力する。例えば、コントローラＣｔｒｌは、アクセスしようとするサブ保存部が、第１サブ保存部ＳＳＵ１であるか否か、あるいは第２サブ保存部ＳＳＵ２であるか否かを示す識別子を含めてアドレスＡｄｄｒを生成することができる。このとき、選択部ＳＥＬは、アドレスＡｄｄｒに含まれた識別子に基づいて、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち一つをアクティベートすることができる。
【００４８】
または図１２のように、本発明の一実施形態によるインターフェース部ＩＣＵのアドレス入力部ＡＩは、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１または第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２を受信する。選択部ＳＥＬは、アドレス入力部ＡＩから伝送されるアドレスのビット数によって、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち一つをアクティベートする。例えば、ｘビットのアドレスが受信されれば、選択部ＳＥＬは、第１選択信号ＳＳ１をアクティベートし、ｙビットのアドレスが受信されれば、選択部ＳＥＬは、第２選択信号ＳＳ２をアクティベートすることができる。
【００４９】
第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち選択された信号によって、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２のうち一つがアクティベートされる。すなわち、第１選択信号ＳＳ１及び第２選択信号ＳＳ２のうち選択された信号によって、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２のうち一つに係わるデータ、アドレスまたは制御信号が、対応するサブ保存部に伝送されたり、あるいは第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２のうち一つに係わるデータが、対応するサブ保存部から出力される。
【００５０】
以上で説明した図９ないし図１１では、説明の便宜のために、コントローラＣｔｒｌとメモリチップＭＣＩＰとの間で送受信される信号（選択信号、アドレス、データ、制御信号）のうち、説明に必要な信号のみを図示したということを述べておく。それ以外に、本発明の一実施形態による第１選択信号及び第２選択信号は、多様な方法で生成されてもよい。ただし、以下では、説明の便宜のために、第１選択信号ＳＳ１及び第２選択信号ＳＳ２が、外部（コントローラＣｔｒｌ）から伝送された例に限って説明する。
【００５１】
本発明の一実施形態によるインターフェース部ＩＣＵはまた、前述のように、データ、アドレスまたは制御信号を送受信する。このために、図１３のように、インターフェース部ＩＣＵは、第１入出力部ＩＯ１及び第２入出力部ＩＯ２を具備する。第１入出力部ＩＯ１は、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１または制御信号ＸＣＯＮ１を、外部（コントローラＣｔｒｌ）に送信したり、あるいは外部（コントローラＣｔｒｌ）から受信する。
【００５２】
第１入出力部ＩＯ１は、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１を受信する第１アドレス入力部ＡＩ１と、第１サブ保存部ＳＳＵ１に係わる制御信号ＸＣＯＮ１を受信する第１制御信号入力部ＣＩ１と、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１を送受信する第１データ入出力部ＤＩＯ１とを具備してもよい。第１アドレス入力部ＡＩ、第１制御信号入力部ＣＩ１及び第１データ入出力部ＤＩＯ１は、入力ピンまたは入出力ピン、または入力パッドまたは入出力パッドによって具現されてもよい。
【００５３】
第２入出力部ＩＯ２は、第１入出力部ＩＯ１と別途に備わる。第２入出力部ＩＯ２は、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、アドレスＡｄｄｒ２または制御信号ＸＣＯＮ２を、外部（コントローラＣｔｒｌ）に送信したり、あるいは外部（コントローラＣｔｒｌ）から受信する。第２入出力部ＩＯ２は、第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２を受信する第２アドレス入力部ＡＩ２と、第２サブ保存部ＳＳＵ２に係わる制御信号ＸＣＯＮ２を受信する第２制御信号入力部ＣＩ２と、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２を送受信する第２データ入出力部ＤＩＯ２とを具備してもよい。第２アドレス入力部ＡＩ、第２制御信号入力部ＣＩ２及び第２データ入出力部ＤＩＯ２は、入力ピンまたは入出力ピン、または入力パッドまたは入出力パッドによって具現されてもよい。
【００５４】
本発明の一実施形態によるインターフェース部ＩＣＵは、前述の第１選択信号入力部ＳＳＩ１及び第２選択信号入力部ＳＳＩ２をさらに具備してもよい。
【００５５】
図１３は、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１及び制御信号ＸＣＯＮ１と、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、アドレスＡｄｄｒ２及び制御信号ＸＣＯＮ２とが、それぞれ互いに異なる入出力部ＩＯ１，ＩＯ２を介して受信される例を図示している。これと異なり、図１４のように、第１サブ保存部ＳＳＵ１と第２サブ保存部ＳＳＵ２は、入出力部を共有することができる。
【００５６】
図１４のインターフェース部ＩＣＵは、共有アドレス入力部ＣＡＩと、共有制御信号入力部ＣＣＩと、共有データ入出力部ＣＤＩＯとを具備してもよい。共有アドレス入力部ＣＡＩは、コントローラＣｔｒｌからアドレスＡｄｄｒを受信し、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１を、第１サブ保存部ＳＳＵ１に伝送し、第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２を、第２サブ保存部ＳＳＵ２に伝送する。共有制御信号入力部ＣＣＩは、コントローラＣｔｒｌから制御信号ＸＣＯＮを受信し、第１サブ保存部ＳＳＵ１に係わる制御信号ＸＣＯＮ１を、第１サブ保存部ＳＳＵ１に伝送し、第２サブ保存部ＳＳＵ２に係わる制御信号ＸＣＯＮ２を、第２サブ保存部ＳＳＵ２に伝送する。共有データ入出力部ＣＤＩＯは、コントローラＣｔｒｌからデータＤＴＡを受信し、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１を、第１サブ保存部ＳＳＵ１に伝送し、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２を、第２サブ保存部ＳＳＵ２に伝送する。または、共有データ入出力部ＣＤＩＯは、それぞれ第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２から伝送されたデータＤＴＡ１，ＤＴＡ２を、コントローラＣｔｒｌに伝送する。
【００５７】
本発明の一実施形態によるインターフェース部ＩＣＵは、前述の第１選択信号入力部ＳＳＩ１及び第２選択信号入力部ＳＳＩ２をさらに具備してもよい。共有アドレス入力部ＣＡＩ、共有制御信号入力部ＣＣＩ及び共有データ入出力部ＣＤＩＯは、それぞれ第１選択信号入力部ＳＳＩ１から伝送される第１選択信号ＳＳ１に応答し、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１、制御信号ＸＣＯＮ１及びデータＤＴＡ１を選択して出力することができる。同様に、第２選択信号入力部ＳＳＩ２から伝送される第２選択信号ＳＳ２に応答し、共有アドレス入力部ＣＡＩ、共有制御信号入力部ＣＣＩ及び共有データ入出力部ＣＤＩＯは、それぞれ第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、アドレスＡｄｄｒ２及び制御信号ＸＣＯＮ２を選択して出力することができる。
【００５８】
図１５Ａ及び図１５Ｂは、本発明の一実施形態による保存部を示す図面である。
【００５９】
図１５Ａを参照すれば、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２は、同じ個数のバンクＡ，Ｂ，Ｃ，Ｄを含んでもよい。図１５Ａは、特に、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２が、それぞれ４個のバンクＡ，Ｂ，Ｃ，Ｄを含む例を図示している。この場合、前述の例の通り、第１サブ保存部ＳＳＵ１の第３標準容量２ｘが、第２サブ保存部ＳＳＵ２の第４標準容量２ｙより大きいならば、第２サブ保存部ＳＳＵ２のバンクの大きさは、第１サブ保存部ＳＳＵ１のバンクの大きさより小さい。
【００６０】
または、図１５Ｂのように、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２は、互いに異なる個数のバンクを含んでもよい。図１５Ｂは、特に、第１サブ保存部ＳＳＵ１が８個のバンクＡないしＨを含み、第２サブ保存部ＳＳＵ２が、４個のバンクＡ，Ｂ，Ｃ，Ｄを含む例を図示している。この場合、前述の例の通り、第１サブ保存部ＳＳＵ１の第３標準容量２ｘが、第２サブ保存部ＳＳＵ２の第４標準容量２ｙより大きいならば、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２のバンクの大きさは同一であってもよい。
【００６１】
以上では、第１サブ保存部ＳＳＵ１の容量が、第２サブ保存部ＳＳＵ２の容量より大きい例に限って説明した。しかし、これに限定されるものではない。図１６Ａ及び図１６Ｂのように、第１サブ保存部ＳＳＵ１の容量が、第２サブ保存部ＳＳＵ２より小さくてもよい。第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２が、同じ個数のバンクＡ，Ｂ，Ｃ，Ｄを含む図１６Ａの例で、第２サブ保存部ＳＳＵ２のバンクの大きさが、第１サブ保存部ＳＳＵ１のバンクの大きさより大きい。そして、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２が、互いに異なる個数のバンクを含む図１６Ｂの例で、第２サブ保存部ＳＳＵ２のバンクの個数は、第１サブ保存部ＳＳＵ１のバンクの個数さらに多くてもよい。
【００６２】
本発明の一実施形態による第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２は、図１７Ａないし図１７Ｃのように、同じ種類のメモリセル（メモリ）によって具現されてもよい。図１７Ａは、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２がいずれもＤＲＡＭによって具現される例を図示している。図１７Ｂは、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２がいずれもＰＲＡＭ（phase-change random-access memory）によって具現される例を図示している。図１７Ｃは、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２がいずれもフラッシュメモリによって具現される例を図示している。図１７Ｃのように、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２が、フラッシュメモリによって具現される場合、前述の第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２へのアクセスは、ページ単位またはブロック単位であってもよい。
【００６３】
本発明の一実施形態による第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２はまた、図１７Ｄないし図１７Ｆのように、互いに異なる種類のメモリセル（メモリ）によって具現してもよい。図１７Ｄは、第１サブ保存部ＳＳＵ１がＤＲＡＭによって具現され、第２サブ保存部ＳＳＵ２がＰＲＡＭによって具現される例を図示している。図１７Ｅは、第１サブ保存部ＳＳＵ１がＰＲＡＭによって具現され、第２サブ保存部ＳＳＵ２がＲＲＡＭ(登録商標)によって具現される例を図示している。図１７Ｆは、第１サブ保存部ＳＳＵ１がフラッシュメモリによって具現され、第２サブ保存部ＳＳＵ２がＰＲＡＭによって具現される例を図示している。
【００６４】
それ以外に、図１７Ａないし図１７Ｆに例示されていない多様なメモリが本発明の第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２として具現されてもよい。
【００６５】
本発明の一実施形態による第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２は、図１８Ａ及び図１８Ｂのように、同じ種類（用途）のデータを保存することができる。図１８Ａは、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２に、いずれもユーザデータＵＤＴＡが保存される例を図示している。図１８Ｂは、第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２に、いずれもイメージデータＩＤＴＡが保存される例を図示している。
【００６６】
本発明の一実施形態による第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２は、図１８Ｃ及び図１８Ｄのように、互いに異なる種類（用途）のデータを保存することができる。図１８Ｃは、第１サブ保存部ＳＳＵ１にユーザデータＵＤＴＡが保存され、第２サブ保存部ＳＳＵ２にメタデータＭＤＴＡが保存される例を図示している。図１８Ｄは、第１サブ保存部ＳＳＵ１にイメージデータＩＤＴＡが保存され、第２サブ保存部ＳＳＵ２にテキストデータＴＤＴＡが保存される例を図示している。
【００６７】
それ以外に、図１８Ａないし図１８Ｄに例示されていない多様な用途のデータが本発明の第１サブ保存部ＳＳＵ１及び第２サブ保存部ＳＳＵ２に保存されてもよい。
【００６８】
以上では、２つのサブ保存部が備わる例に限って記述した。ただし、それらに限定されるものではない。図１９Ａに図示されているように、本発明の一実施形態による保存部ＳＴＵは、３個以上のサブ保存部を具備してもよい。図１９Ａで保存部ＳＴＵは、標準容量によって具現されるｋ（ｋは、３以上の整数）個のサブ保存部ＳＳＵ１ないしＳＳＵｋを具備する。このとき、ｋ個のサブ保存部ＳＳＵ１ないしＳＳＵｋそれぞれの標準容量の和が、任意容量と同一である。例えば、保存部ＳＴＵが３個のサブ保存部から構成され、任意容量が７Ｇｂであるならば、３個のサブ保存部は、それぞれ４Ｇｂ、２Ｇｂ及び１Ｇｂの標準容量によって具現してもよい。
【００６９】
図１９Ａのサブ保存部ＳＳＵ１ないしＳＳＵｋは、それぞれ、図１９Ｂのように、互いに異なる時点で、保存部ＳＴＵに印加される選択信号ＳＳ１ないしＳＳｋのうち、対応する選択信号に応答してアクティベートされる。例えば、第１サブ保存部ＳＳＵ１は、第１選択信号ＳＳ１に応答してアクティベートされ、第２サブ保存部ＳＳＵ２は、第２選択信号ＳＳ２に応答してアクティベートされる。同様に、第ｋサブ保存部ＳＳＵｋは、第ｋ選択信号ＳＳｋに応答してアクティベートされる。
【００７０】
図１９Ａの保存部それぞれに係わるデータ、アドレス及び制御信号を送受信する入出力部が、図２０のように、別途に備わりうる。図２０を参照すれば、本発明の一実施形態によるインターフェース部ＩＣＵは、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、アドレスＡｄｄｒ１または制御信号ＸＣＯＮ１を送受信する第１入出力部ＩＯ１、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、アドレスＡｄｄｒ２または制御信号ＸＣＯＮ２を送受信する第２入出力部ＩＯ２、ないし第ｋサブ保存部ＳＳＵｋに係わるデータＤＴＡｋ、アドレスＡｄｄｒｋまたは制御信号ＸＣＯＮｋを送受信する第ｋ入出力部ＩＯｋを具備してもよい。
【００７１】
または、図１９Ａの保存部それぞれに係わるデータ、アドレス及び制御信号を送信または受信する入出力部が図２１のように、別途に備わりうる。図２１を参照すれば、本発明の一実施形態によるインターフェース部ＩＣＵは、第１サブ保存部ＳＳＵ１に係わるアドレスＡｄｄｒ１、第２サブ保存部ＳＳＵ２に係わるアドレスＡｄｄｒ２、…、第ｋサブ保存部ＳＳＵｋに係わるアドレスＡｄｄｒｋを受信する共有アドレス入力部ＣＡＩを具備してもよい。また、本発明の一実施形態によるインターフェース部ＩＣＵは、第１サブ保存部ＳＳＵ１に係わる制御信号ＸＣＯＮ１、第２サブ保存部ＳＳＵ２に係わる制御信号ＸＣＯＮ２、…、第ｋサブ保存部ＳＳＵｋに係わる制御信号ＸＣＯＮｋを受信する共有制御信号入力部ＣＣＩを具備してもよい。さらに、本発明の一実施形態によるインターフェース部ＩＣＵは、第１サブ保存部ＳＳＵ１に係わるデータＤＴＡ１、第２サブ保存部ＳＳＵ２に係わるデータＤＴＡ２、…、第ｋサブ保存部ＳＳＵｋに係わるデータＤＴＡｋを送受信する共有データ入出力部ＣＤＩＯを具備してもよい。
【００７２】
たとえ図２１が、共有アドレス入力部ＣＡＩと、共有制御信号入力部ＣＣＩと、共有データ入出力部ＣＤＩＯとをいずれも具備するインターフェース部ＩＣＵを図示しているとしても、説明したように、本発明の一実施形態によるインターフェース部ＩＣＵは、共有アドレス入力部ＣＡＩ、共有制御信号入力部ＣＣＩ及び共有データ入出力部ＣＤＩＯのうち一つまたは二つだけを具備してもよい。例えば、メモリチップの入出力速度が、データの送受信に大きくに左右される場合、各サブ保存部のデータに係わる共有データ入出力部を具備し、制御信号やアドレスに係わる入出力部は、各サブ保存部ごとに別途に備わってもよい。
【００７３】
図２２及び図２３は、本発明の他の実施形態によるメモリチップに対するアクセス方法を説明するための図面である。
【００７４】
図２２及び図２３を参照すれば、本発明の一実施形態によるアクセス方法は、任意容量の保存部ＳＴＵを、第２標準容量（２ｎ＋１）について設定されたビット数（ｎ＋１）のメモリ・アドレスＡｄｄｒでアクセスする段階（Ｓ２３２０）、すなわち、読み取り命令または書き込み命令を受信する段階を具備する。すなわち、任意容量によって具現される本発明の一実施形態によるメモリチップは、第１標準容量（２ｎ）について設定されるメモリ・アドレスＡｄｄｒより１ビット多いビット数（ｎ＋１）で形成されるメモリ・アドレスＡｄｄｒによってアクセスされる。前述のように、任意容量（２ｎ＋ｍ）は、第１標準容量（２ｎ）より大きく、第２標準容量（２ｎ＋１）より小さい。
【００７５】
従って、第２標準容量より小さい任意容量のメモリチップを、第２標準容量について設定されたメモリ・アドレスと同じビット数のメモリ・アドレスで、アクセスを行えば、図２４のように、メモリ・アドレスの値（Ａｄｄｒ［ＤＺ］）は存在するが、そのメモリ・アドレスの値に対応するメモリチップの保存領域（図１などの保存部ＳＴＵ）が存在しなくともよい。
【００７６】
本発明の一実施形態によるメモリチップ及びそのアクセス方法を説明するにあたり、前記のように、メモリ・アドレスの値は存在するが、それに対応する保存領域が存在しない図２４の斜線部分をデッドゾーン（ＤＺ：dead zone）と命名する。そして、デッドゾーンに係わるメモリ・アドレスを、Ａｄｄｒ［ＤＺ］と表示する。
【００７７】
図１、図２３及び図２５Ａを参照すれば、本発明の一実施形態によるメモリチップに対するアクセス方法は、前記のように、デッドゾーンに対するアクセスが要請（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））されれば、すなわち、デッドゾーンに係わる読み取り命令または書き込み命令が印加されれば、アクセス結果をフェイル（fail）と処理する段階（Ｓ２３４０）を具備する。このとき、メモリチップＭＣＩＰは、コントローラＣｔｒｌに、アクセスのフェイルを示す信号（Ｒｅｓｐ＿Ａｃｃ（ｆａｉｌ））を伝送することができる。
【００７８】
メモリチップＭＣＩＰの制御部ＣＯＵによって、デッドゾーンに対するアクセスが処理されてもよい。制御部ＣＯＵは、デッドゾーンに対するアクセス（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））をフェイルと処理するにあたり、図２６Ａのように、メモリ・アドレスＡｄｄｒのアクセス要請（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））に対して、非活性モード（non-active mode）で処理（ＮｏｎＡｃｔ）することができる。または、制御部ＣＯＵは、デッドゾーンに係わるメモリ・アドレスＡｄｄｒで、メモリチップＭＣＩＰに対するアクセスが要請（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））されれば、図２６Ｂのように、メモリ・アドレス（Ａｄｄｒ［ＤＺ］）に係わる命令（制御信号）がないものであると処理（ＮｏＣｏｍ）することができる。
【００７９】
このとき、メモリチップＭＣＩＰは、アクセス要請（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））について、単に何の動作も行わないことによって（例えば、読み取り命令に対して何のデータを出力しない）、図２６Ａの非活性モードで処理（ＮｏｎＡｃｔ）、または図２６Ｂの命令（制御信号）がないと処理（ＮｏＣｏｍ）動作を行うこともできる。このとき、コントローラＣｔｒｌは、デッドゾーンに係わる命令（制御信号）に対して、メモリチップＭＣＩＰから何の応答も受けられない場合、これをフェイルと見なすことができる。
【００８０】
また、本発明の一実施形態によるメモリシステムＭＳＹＳは、図２５Ｂ、図２６Ｃ及び図２６Ｄのように、ホストＨｏｓｔとコントローラＣｔｒｌとの間で、デッドゾーンに係わる処理を行うこともできる。例えば、コントローラＣｔｒｌは、ホストＨｏｓｔからデッドゾーンに係わるアクセス要請（Ｒｅｑ＿Ａｃｃ（Ａｄｄｒ［ＤＺ］））を受信すれば、これをメモリチップＭＣＩＰに伝達せずに、メモリシステムＭＳＹＳが非活性モードで動作すると処理したり（ＮｏｎＡｃｔ）、メモリシステムＭＳＹＳに命令（制御信号）が伝送されないと処理（ＮｏＣｏｍ）することができる。
【００８１】
図２７は、本発明の一実施形態による保存部に含まれるバンクの構造に係わる一例を示す図面である。
【００８２】
図１及び図２７を参照すれば、本発明の一実施形態による保存部ＳＴＵは、多数のバンク（図１５Ａ及び図１５Ｂ）から形成されてもよい。各バンク（例えば、ＢＡ０）は、多数のロウＲＡ０ないしＲＡｓとカラムＣＡ０ないしＣＡｔとを含む。各バンクＢＡ０はまた、ロウとカラムとに連結されるメモリセル（図示せず）を多数具備する。任意のメモリセルにデータを保存したり、あるいは任意のメモリセルからデータを読み取るために、制御部ＣＯＵは、メモリ・アドレスＡｄｄｒに対応するロウとカラムとに電圧を印加する。
【００８３】
従って、メモリ・アドレスＡｄｄｒは、図２８のように、バンク・アドレスＢＡ、ロウ・アドレスＲＡ及びカラム・アドレスＣＡを含んでもよい。ただし、メモリ・アドレスＡｄｄｒにおいては、ロウ・アドレスＲＡ及びカラム・アドレスＣＡの位置は、図２８と異なってもよい。
【００８４】
図２９のように、第１標準容量（２ｎ）によって具現されるメモリチップに係わるｎビットのアドレスは、ａ＋１個のビットによって具現されるバンク・アドレスＢＡ、ｂ＋１個のビットによって具現されるロウ・アドレスＲＡ、及びｃ＋１個のビットによって具現されるカラム・アドレスＣＡから形成されてもよい。バンク・アドレスＢＡ、ロウ・アドレスＲＡ及びカラム・アドレスＣＡの各ビット数の和（（ａ＋１）＋（ｂ＋１）＋（ｃ＋１））は、メモリ・アドレスＡｄｄｒのビット数（ｎ）と同一である。
【００８５】
本発明の一実施形態による任意容量（２ｎ＋ｍ）によって具現されるメモリチップＭＣＩＰは、前述のように、第１標準容量（２ｎ）によって具現されるメモリチップに係わるメモリ・アドレスのビット数（ｎ）より１ビット多いビット数（ｎ＋１）で、メモリ・アドレス（Ａｄｄｒ［ｎ：０］）が設定されてもよい。このとき、本発明の一実施形態によるｎ＋１ビット数のメモリ・アドレスＡｄｄｒのバンク・アドレスＢＡが、図３０のように、第１標準容量（２ｎ）によって具現されるメモリチップに係わるバンク・アドレスＢＡより１ビットさらに多くてもよい。
【００８６】
第１標準容量（２ｎ）によって具現されるメモリチップのバンクサイズと、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰのバンクサイズとが同一であり、任意容量（２ｎ＋ｍ）が第１標準容量（２ｎ）の１．５倍の容量であるならば、第１標準容量（２ｎ）のメモリチップは、図３１のバンクＡないしバンクＤとして備わる一方、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰは、図３１のバンクＡないしバンクＦとして備わってもよい。
【００８７】
図３０のように、本発明の一実施形態に係わるバンク・アドレスＢＡが、第１標準容量（２ｎ）に係わるバンク・アドレスＢＡより１ビットさらに大きく設定されるので、本発明の一実施形態によるバンク・アドレスＢＡのうち、一部のアドレスに対応するバンクが、本発明の一実施形態によるメモリチップＭＣＩＰに存在しくともよい。例えば、第１標準容量（２ｎ）に係わるバンク・アドレスＢＡが２ビットであり、本発明の一実施形態によるバンク・アドレスＢＡが３ビットである場合、図３１の本発明の一実施形態によるバンク・アドレス［１１０］に対応するバンクＧ、及びバンク・アドレス［１１１］に対応するバンクＨは、本発明の一実施形態によるメモリチップＭＣＩＰに存在しないバンクであるから、本発明の一実施形態によるメモリチップＭＣＩＰまたはメモリシステムＭＳＹＳで、デッドゾーンＤＺとして処理されてもよい。
【００８８】
デッドゾーンＤＺに係わるバンク・アドレスＢＡが受信されれば、前述のように、本発明の一実施形態による制御部ＣＯＵは、アクセスがフェイルであると処理することができる。制御部ＣＯＵは、図５で説明した通り、保存領域（バンク）の外郭、またはバンクＡ，Ｃ，ＥとバンクＢ，Ｄ，Ｆとの間に位置しうる。
【００８９】
本発明の一実施形態によるメモリチップが、フラッシュメモリチップで具現される場合、以上で説明したバンク・アドレスは、ブロックアドレスであってもよい。
【００９０】
本発明の一実施形態によるｎ＋１ビット数のメモリ・アドレスＡｄｄｒのロウ・アドレスＲＡが、図３２のように、第１標準容量（２ｎ）によって具現されるメモリチップに係わるロウ・アドレスＲＡより１ビットさらに多くてもよい。第１標準容量（２ｎ）によって具現されるメモリチップのバンクサイズと、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰのバンクの大きさとが同一であるならば、第１標準容量（２ｎ）のメモリチップは、図３３のロウ・アドレスＲＡ０ないしロウ・アドレスＲＡ２ｂ−１に対応するロウとして備わる一方、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰは、図３３のロウ・アドレスＲＡ０ないしロウ・アドレスＲＡＴに対応するロウとして備わりうる。ロウ・アドレスＲＡＴは、ロウ・アドレスＲＡ２ｂと、ロウ・アドレスＲＡ２ｂ＋１−１との間の値を有する。
【００９１】
図３２のように、本発明の一実施形態に係わるロウ・アドレスＲＡが、第１標準容量（２ｎ）に係わるロウ・アドレスＲＡより１ビットさらに大きく設定されるので、本発明の一実施形態によるロウ・アドレスＲＡのうち、一部のアドレスに対応するロウが存在しなくともよい。図３２の例の通り、第１標準容量（２ｎ）に係わるロウ・アドレスＲＡが、ｂ＋１ビットであり、本発明の一実施形態によるロウ・アドレスＲＡが、ｂ＋２ビットである場合、図３３の本発明の一実施形態によるロウ・アドレスＲＡＴ＋１ないしロウ・アドレスＲＡ２ｂ＋１−１に対応するロウは、本発明の一実施形態によるメモリチップＭＣＩＰに存在しないので、デッドゾーンＤＺとして処理されてもよい。
【００９２】
デッドゾーンＤＺに係わるロウ・アドレスＲＡが受信されれば、前述のように、本発明の一実施形態による制御部ＣＯＵは、アクセスがフェイルであると処理されてもよい。
【００９３】
図３３は、デッドゾーンＤＺを形成するロウ・アドレスＲＡＴ＋１ないしロウ・アドレスＲＡ２ｂ＋１−１があらゆるバンクＡないしバンクＤに同一に含まれる例を図示した。しかし、これに限定されるものではない。図３４を参照すれば、本発明の一実施形態によるメモリチップＭＣＩＰのデッドゾーンＤＺは、一部のバンクのロウに限って形成されてもよい。図３４の例で、バンクＢ及びバンクＤには、デッドゾーンが形成されず、バンクＡ及びバンクＣのロウ・アドレスＲＡ２ｂないしロウ・アドレスＲＡ２ｂ＋１−１に対応するロウがデッドゾーンとして処理されてもよい。図３４の例に限られずに、図３２のようなロウ・アドレスＲＡを有する本発明の一実施形態によるメモリチップＭＣＩＰは、多様な形態でデッドゾーンが形成されてもよい。
【００９４】
本発明の一実施形態によるｎ＋１ビット数のメモリ・アドレスＡｄｄｒのカラム・アドレスＣＡが、図３５のように、第１標準容量（２ｎ）によって具現されるメモリチップに係わるカラム・アドレスＣＡより１ビットさらに多くてもよい。第１標準容量（２ｎ）によって具現されるメモリチップのバンクサイズと、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰのバンクの大きさとが同一であるならば、第１標準容量（２ｎ）のメモリチップは、図３６のカラム・アドレスＣＡ０ないしカラム・アドレスＣＡ２ｃ−１に対応するカラムとして備わる一方、本発明の一実施形態による任意容量（２ｎ＋ｍ）のメモリチップＭＣＩＰは、図３６のカラム・アドレスＣＡ０ないしカラム・アドレスＣＡＴに対応するカラムとして備わりうる。カラム・アドレスＣＡＴは、カラム・アドレスＣＡ２ｃとカラム・アドレスＣＡ２ｃ＋１−１との間の値を有する。
【００９５】
図３５のように、本発明の一実施形態に係わるカラム・アドレスＣＡが第１標準容量（２ｎ）に係わるカラム・アドレスＣＡより１ビットさらに大きく設定されるので、本発明の一実施形態によるカラム・アドレスＣＡのうち、一部のアドレスに対応するカラムが存在しなくともよい。図３６の例の通り、第１標準容量（２ｎ）に係わるカラム・アドレスＣＡがｃ＋１ビットであり、本発明の一実施形態によるカラム・アドレスＣＡがｃ＋２ビットである場合、図３６の本発明の一実施形態によるカラム・アドレスＣＡＴ＋１ないしカラム・アドレスＣＡ２ｃ＋１−１に対応するカラムは、本発明の一実施形態によるメモリチップＭＣＩＰに存在しないので、デッドゾーンＤＺとして処理されてもよい。
【００９６】
デッドゾーンＤＺに係わるカラム・アドレスＣＡが受信されれば、前述のように、本発明の一実施形態による制御部ＣＯＵは、アクセスがフェイルであると処理されてもよい。
【００９７】
図３６は、デッドゾーンＤＺを形成するカラム・アドレスＣＡＴ＋１ないしカラム・アドレスＣＡ２ｃ＋１−１があらゆるバンクＡないしバンクＤに同一に含まれる例を図示した。しかし、これに限定されるものではない。図３７を参照すれば、本発明の一実施形態によるメモリチップＭＣＩＰのデッドゾーンＤＺは、一部のバンクに含まれるカラムに限って形成されてもよい。図３７の例で、バンクＣ及びバンクＤには、デッドゾーンが形成されず、バンクＡ及びバンクＢのカラム・アドレスＣＡ２ｃないしカラム・アドレスＣＡ２ｃ＋１−１に対応するカラムがデッドゾーンとして処理されてもよい。図３７の例に限るものではなく、図３５のように、カラム・アドレスＣＡを有する本発明の一実施形態によるメモリチップＭＣＩＰは、多様な形態でデッドゾーンが形成されてもよい。
【００９８】
図３８は、本発明の一実施形態によるコンピュータ・システムを示すブロック図である。
【００９９】
本発明の一実施形態によるコンピュータ・システムＣＳＹＳは、バスＢＵＳに電気的に連結されたプロセッサＣＰＵ、ユーザ・インターフェースＵＩ及びメモリシステムＭＳＹＳを具備する。メモリシステムＭＳＹＳは、コントローラＣｔｒｌ及びメモリチップＭＣＩＰを含む。メモリチップＭＣＩＰには、プロセッサＣＰＵによって処理されたり、あるいは処理されるＮ−ビットデータ（Ｎは、１またはそれより大きい整数）が、コントローラＣｔｒｌを介して、保存されるのである。図３８のメモリシステムＭＳＹＳに含まれるメモリチップＭＣＩＰは、図１のような構造であり、図２または図２３のアクセス方法によってアクセスが行われる。従って、図３８のコンピュータ・システムＣＳＹＳは、メモリチップＭＣＩＰを多様な保存容量で具備することによって、高容量化の要求をさらに早く満足させることができ、同じ保存容量のメモリチップを具備するものに比べ、パッケージ厚及び電力消耗を減らすこともできる。
【０１００】
本発明の一実施形態によるコンピュータ・システムＣＳＹＳは、パワー供給装置ＰＳをさらに具備してもよい。本発明の一実施形態によるコンピュータ・システムＣＳＹＳが、モバイル装置である場合、コンピュータ・システムの動作電圧を供給するためのバッテリ及びベースバンド・チップセット（baseband chipset）のようなモデムがさらに提供されてもよい。また、本発明の一実施形態によるコンピュータ・システムＣＳＹＳには、応用チップセット（application chipset）、カメライメージ・プロセッサ（ＣＩＳ：camera image processor）、モバイルＤＲＡＭなどがさらに提供されてもよいということは、この分野の当業者らに自明な事項であり、さらに詳細な説明は省略する。
【０１０１】
図３９は、本発明の一実施形態によるメモリカードを示すブロック図である。
【０１０２】
図３９を参照すれば、本発明の一実施形態によるメモリカードＭＣＲＤは、コントローラＣｔｒｌ及びメモリチップＭＣＨＩＰを具備する。コントローラＣｔｒｌは、入出力手段Ｉ／Ｏを介して受信される外部のホスト（図示せず）の要請に応答し、メモリチップＭＣＨＩＰへ／からのデータ書き込み／読み取りを制御する。本発明の一実施形態によるメモリカードＭＣＲＤのコントローラＣｔｒｌは、前記のような制御動作を行うために、それぞれホスト及びメモリ装置とのインターフェースを行うインターフェース部（図示せず）及びラム（ＲＡＭ）などを具備してもよい。本発明の一実施形態によるメモリカードＭＣＲＤは、図６などのメモリシステムＭＳＹＳによって具現されてもよい。
【０１０３】
図３９のメモリカードＭＣＲＤは、コンパクト・フラッシュカード（ＣＦＣ：compact flash card）、マイクロドライブ（microdrive）、スマート・メディアカード（ＳＭＣ：smart media card）マルチメディア・カード（ＭＭＣ：multimedia card）、保安デジタルカード（ＳＤＣ：security digital card）、メモリスティック（memory stick）及びＵＳＢ（universal serial bus）フラッシュメモリ・ドライバなどで具現されてもよい。従って、図３９のメモリカードＭＣＲＤによれば、メモリチップＭＣＩＰを多様な保存容量で具備することによって、高容量化の要求をさらに早く満足させ、同じ保存容量のメモリチップを具備するものに比べ、パッケージ厚及び電力消耗を減らすこともできる。
【０１０４】
図４０は、本発明の一実施形態によるソリッドステートドライブ（ＳＳＤ：solid state drive）を示す図面である。
【０１０５】
図４０を参照すれば、本発明の一実施形態によるＳＳＤは、ＳＳＤコントローラＳＣＴＬ及びメモリチップＭＣＨＩＰを含む。ＳＳＤコントローラＳＣＴＬは、バスＢＵＳに連結されるプロセッサＰＲＯＳ、ＲＡＭ（random-access memory）、キャッシュ・バッファＣＢＵＦ及びコントローラＣｔｒｌを具備してもよい。プロセッサＰＲＯＳは、ホスト（図示せず）の要請（命令、アドレス、データ）に応答し、コントローラＣｔｒｌがメモリチップＭＣＨＩＰとデータを送受信するように制御する。本発明の一実施形態によるＳＳＤのプロセッサＰＲＯＳ及びコントローラＣｔｒｌは、１つのＲＡＭプロセッサによって具現されもする。プロセッサＰＲＯＳの動作に必要なデータは、ＲＡＭにローディングされる。
【０１０６】
ホストインターフェースＨＯＳＴ Ｉ／Ｆは、ホストの要請を受信してプロセッサＰＲＯＳに伝送したり、あるいはメモリチップＭＣＨＩＰから伝送されたデータをホストに伝送する。ホストインターフェースＨＯＳＴ Ｉ／Ｆは、ＵＳＢ、ＭＭＣ（man machine communication）、ＰＣＩ−Ｅ（peripheral component interconnect-express）、ＳＡＴＡ（serial advanced technology attachment）、ＰＡＴＡ（parallel advanced technology attachment）、ＳＣＳＩ（small computer system interface）、ＥＳＤＩ（enhanced small device interface）、ＩＤＥ（intelligent drive electronics）のような多様なインターフェース・プロトコルで、ホストとインターフェースが可能である。メモリチップＭＣＨＩＰに伝送しようとしたり、あるいはメモリチップＭＣＨＩＰから伝送されたデータは、キャッシュ・バッファＣＢＵＦに臨時に保存されてもよい。キャッシュ・バッファＣＢＵＦは、ＳＲＡＭ（static random access memory）などであってもよい。
【０１０７】
本発明の一実施形態によるＳＳＤは、図１７ＣなどのメモリチップＭＣＨＩＰを含むメモリシステムＭＳＹＳによって具現されてもよい。従って、図４０のＳＳＤによれば、メモリチップＭＣＩＰを多様な保存容量で具備することによって、高容量化の要求をさらに早く満足させ、同じ保存容量のメモリチップを具備するものに比べ、パッケージ厚及び電力消耗を減らすこともできる。
【０１０８】
図４１は、ＳＳＤを含むサーバ・システム及びネットワーク・システムを示す図面である。
【０１０９】
図４１を参照すれば、本発明の一実施形態によるネットワーク・システムＮＳＹＳは、ネットワークを介して連結されるサーバ・システムＳＳＹＳ及び多数の端末ＴＥＭ１ないしＴＥＭｎを含んでもよい。本発明の一実施形態によるサーバ・システムＳＳＹＳは、ネットワークに連結される多数の端末ＴＥＭ１ないしＴＥＭｎから受信される要請を処理するサーバＳＥＲＶＥＲ、及び端末ＴＥＭ１ないしＴＥＭｎから受信される要請に対応するデータを保存するＳＳＤを具備してもよい。このとき、図４１のＳＳＤは、図４０のＳＳＤであってもよい。すなわち、図４１のＳＳＤは、ＳＳＤコントローラＳＣＴＬ及びメモリチップＭＣＨＩＰを含み、メモリチップＭＣＨＩＰは、図１７Ｃなどのメモリチップであってもよい。以上のように、図面と明細書とで、最適の実施形態が開示された。ここで、特定の用語が使用されたが、それらは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。
【０１１０】
例えば、前述のメモリシステムは、二次元のメモリシステムとして説明したが、それに限定されるものではない。本発明の一実施形態によるメモリシステムは、図４２Ａ及び図４２Ｂに図示されているように、ＴＳＶ（through silicon via）を介して、レイヤ間、例えば、図４２ＢのインターフェースチップＩＣＵ及びメモリチップＭＣＩＰ、またはメモリチップＭＩＣＰ間の信号送受信を行う三次元のメモリシステムであってもよい。従って、当技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【産業上の利用可能性】
【０１１１】
本発明のメモリチップ、メモリシステム及びメモリチップに対するアクセス方法は、メモリチップでの保存関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１１２】
ＡＤＥＮ    任意の容量
ＢＡ    バンク
ＢＵＳ    バス
ＣＡＩ    共有アドレス入力部
ＣＢＵＦ    キャッシュ・バッファ
ＣＣＩ    共有制御信号入力部
ＣＤＩＯ    共有データ入出力部
ＣＯＵ    制御部
ＣＰＵ，ＰＲＯＳ    プロセッサ
ＣＳＹＳ    コンピュータ・システム
Ｃｔｒｌ    コントローラ
ＤＺ    デッドゾーン
Ｈｏｓｔ    ホスト
ＩＣＵ    インターフェース部
Ｉ／Ｏ    入出力手段
ＩＯ１    第１入出力部
ＩＯ２    第２入出力部
ＭＣＩＰ    メモリチップ
ＭＣＲＤ    メモリカード
ＭＳＹＳ    メモリシステム
ＮＳＹＳ    ネットワーク・システム
ＰＳ    パワー供給装置
ＲＡＭ    ＲＡＭ（random-access memory）
ＳＣＴＬ    ソリッドステートドライブ
ＳＥＲＶＥＲ    サーバ
ＳＳＤ    ソリッドステートドライブ・コントローラ
ＳＳＵ１    第１サブ保存部
ＳＳＵ２    第２サブ保存部
ＳＳＹＳ    サーバ・システム
ＳＴＵ   保存部
ＴＥＭ    端末
ＴＳＶ    through silicon via
ＵＩ    ユーザ・インターフェース
ＷＡＰ    ウェーハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２Ａ】
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【図４２Ｂ】
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