(57)【要約】【課題】ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。【解決手段】半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うＷＬＢＩテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するＷＬＢＩテスト方法において、
半導体記憶装置にストレスを印加するのに先立ち、前記複数のメモリセルを活性化する一方、前記複数のセンスアンプは非活性状態を維持し、前記グローバル入出力線を利用して各ビット線に個別に充電を行うことを特徴とするＷＬＢＩテスト方法。
【請求項２】
半導体記憶装置の前記グローバル入出力線にはＹスイッチが挿入配置されており、
前記複数のメモリセルを活性化する前に、Ｙスイッチが切断された状態でデータ入出力回路にグローバル入出力線の制御フラグを入力し、
前記複数のメモリセルを活性化した後に、Ｙスイッチを接続して前記複数のセンスアンプの非活性状態を維持しつつ、前記制御フラグに従って各ビット線に個別に充電を行う請求項１に記載のＷＬＢＩテスト方法。
【請求項３】
前記各ビット線を個別に充電した後に前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する請求項１または２に記載のＷＬＢＩテスト方法。
【請求項４】
前記各ビット線を個別に充電して当該各ビット線の充電状態を維持したまま、バーンインテストを実施する請求項１または２に記載のＷＬＢＩテスト方法。
【請求項５】
前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する前に、Ｙスイッチを切断する請求項３に記載のＷＬＢＩテスト方法。
【請求項６】
半導体記憶装置の複数のセンスアンプは、アレイ状の複数のメモリセルに対する偶数番目のセンスアンプ列と、奇数番目のセンスアンプ列となっており、
半導体記憶装置にストレスを印加する際に、同一センスアンプ列に属し、かつ、隣り合うビット線間に逆相ストレスを印加する請求項１乃至５のいずれか一項に記載のＷＬＢＩテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体記憶装置を、これがウエハ上に形成された複数の半導体記憶装置の状態で一括して、バーンインスクリーニングするＷＬＢＩテスト方法に関する。
【背景技術】
【０００２】
半導体装置に潜在する故障を、ストレスを与えて半導体装置を駆動し、短時間でテストを行い得るバーンインスクリーニングは、半導体装置、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の品質を確保する上で、有用な方法である。バーンインスクリーニングのうち、ウエハ上に形成された複数の半導体装置を一括してバーンインスクリーニングを行う方法が、ＷＬＢＩ（Wafer Level Burn-In）テスト方法である。
【０００３】
半導体記憶装置におけるセンスアンプアレイの構造を概念的に示す図１（ａ）、各センスアンプ回路の回路図である図１（ｂ）、およびＷＬＢＩテスト方法のフローを示す図１（ｃ）を参照すると、本発明の関連技術としてのＷＬＢＩテスト方法は、次のようにして実施される。
【０００４】
まず、図１（ｃ）のステップＳ６１において、テストエントリとして、半導体記憶装置のデータ制御回路（図１（ａ）には図示せず）にストレスパタンをインプットする。
【０００５】
このとき、図１（ａ）に示されるように、センスアンプ列のプリチャージ時のビット線電位であるＶＢＬＰ電位は、偶数センスアンプ列Ｅに対してはＶＢＬＰＥ、奇数センスアンプ列Ｏに対してはセンスアンプ列が奇数ならＶＢＬＰＯに二分して設定されている。図示の例では、ＶＢＬＰＥは“Ｈ”、ＶＢＬＰＯは“Ｌ”である。
【０００６】
次に、図１（ｃ）のステップＳ６２において、リード／ライトの開始を指示するＡＣＴ信号に相当する信号を半導体装置に供給してワード線（図１（ａ）には図示せず）を立ち上げ、センスアンプＳＡをプリチャージ状態のままに固定してストレスを印加し、テストを終了する（ステップＳ６３）。
【０００７】
このとき、各センスアンプＳＡは図１（ｂ）のＶＡＲＹに供給されるイコライズ信号が“Ｈ”または“Ｌ”の状態であり、センスアンプＳＡの両側のビット線のＴｒｕｅとＢａｒとが共に、ＶＢＬＰＥまたはＶＢＬＰＯと同電位となる。
【０００８】
それにより、図１（ａ）に示されるように、センスアンプ列の偶奇のＶＢＬＰＥ／ＶＢＬＰＯ電位でビット線を制御すると、偶数センスアンプ列Ｅならびに奇数センスアンプ列Ｏそれぞれにおいて、各ビット線は相互に同一電位（“Ｈ”または“Ｌ”）となる。
【０００９】
尚、特許文献１には、ＤＲＡＭのメモリセル酸化膜のストレステスト方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１８８０００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１（ａ）〜（ｃ）に示された例をも含め、関連技術によるＷＬＢＩテスト方法においては、ストレス印加時に、プリチャージ状態でセンスアンプ列のＶＢＬＰ電位（プリチャージ時のビット線電位）をセンスアンプ列の偶数、奇数で“Ｈ／Ｌ”制御しているため、各センスアンプ列に所属しているビット線がすべて同電位となる。このため、同一センスアンプ列内のビット線間に“Ｈ／Ｌ”逆相ストレスを印加できず、また、印加できるセル間ストレスパタンも限定されたものであった。
【００１２】
それ故、本発明の課題は、ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明によれば、ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うＷＬＢＩテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するＷＬＢＩテスト方法において、半導体記憶装置にストレスを印加するのに先立ち、前記複数のメモリセルを活性化する一方、前記複数のセンスアンプは非活性状態を維持し、前記グローバル入出力線を利用して各ビット線に個別に充電を行うことを特徴とするＷＬＢＩテスト方法が得られる。
【００１４】
半導体記憶装置の前記グローバル入出力線にはＹスイッチが挿入配置されており、前記複数のメモリセルを活性化する前に、Ｙスイッチが切断された状態でデータ入出力回路にグローバル入出力線の制御フラグを入力し、前記複数のメモリセルを活性化した後に、Ｙスイッチを接続して前記複数のセンスアンプの非活性状態を維持しつつ、前記制御フラグに従って各ビット線に個別に充電を行ってもよい。
【００１５】
前記各ビット線を個別に充電した後に前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施してもよい。
【００１６】
前記各ビット線を個別に充電して当該各ビット線の充電状態を維持したまま、バーンインテストを実施してもよい。
【００１７】
前記複数のセンスアンプを活性化して各ビット線の充電状態でラッチした後、バーンインテストを実施する前に、Ｙスイッチを切断してもよい。
【００１８】
半導体記憶装置の複数のセンスアンプは、アレイ状の複数のメモリセルに対する偶数番目のセンスアンプ列と、奇数番目のセンスアンプ列となっており、半導体記憶装置にストレスを印加する際に、同一センスアンプ列に属し、かつ、隣り合うビット線間に逆相ストレスを印加してもよい。
【発明の効果】
【００１９】
本発明によるＷＬＢＩテスト方法は、ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の関連技術によるＷＬＢＩテスト方法を説明するための図であり、（ａ）はＷＬＢＩテストを実施する半導体記憶装置の要部を示す概念的な図であり、（ｂ）は半導体記憶装置における各センスアンプの回路図であり、（ｃ）はＷＬＢＩテスト方法を示すフロー図である。
【図２】本発明のＷＬＢＩテスト方法を説明するための図であり、本発明のＷＬＢＩテスト方法のテスト対象である半導体記憶装置の要部を示す概念的な図である。
【図３】本発明の実施例１によるＷＬＢＩテスト方法を示すフロー図である。
【図４】本発明の実施例２によるＷＬＢＩテスト方法を示すフロー図である。
【図５】本発明のＷＬＢＩテスト方法のテスト対象である半導体記憶装置における周辺回路のうちデータ入出力回路の回路図である。
【発明を実施するための形態】
【００２１】
本発明によるＷＬＢＩテスト方法は、ウエハに形成された複数の半導体記憶装置にストレスを印加してバーンインテストを行うＷＬＢＩテスト方法であって、各半導体記憶装置は、アレイ状に配置された複数のメモリセルと、複数のメモリセルに対応して設けられた複数のワード線および複数のビット線と、各ビット線に設けられた複数のセンスアンプと、データ入出力回路を含む周辺回路と、データ入出力回路と各ビット線とを接続するグローバル入出力線とを有するＷＬＢＩテスト方法である。
【００２２】
特に、本発明においては、半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線を利用して各ビット線に個別に充電を行う。
【００２３】
以下、図面を参照して、本発明によるＷＬＢＩテスト方法の実施例を説明する。
【実施例１】
【００２４】
［活性メモリマット全てのセンスアンプにフラッシュライトし、ビット線を個別に制御してストレスを印加する方法］
半導体記憶装置におけるセンスアンプアレイの構造を概念的に示す図２ならびに本発明の実施例１によるＷＬＢＩテスト方法を示すフロー図である図３を参照すると、本発明の実施例１によるＷＬＢＩテスト方法は、次のようにして実施される。
【００２５】
まず、図３のステップＳ１１において、テストエントリとして、ストレスパタンを半導体記憶装置のデータ入出力回路内にインプットする。
【００２６】
ここで、半導体記憶装置における周辺回路のうちデータ入出力回路を示す図５を参照すると、ＴＢ＜Ｘ＞は、ＧＩＯ線の制御フラグであり、図の回路のようにしてＴＢ＜Ｘ＞でＧＩＯＴ＜Ｘ＞をストレスパタンに応じて“Ｈ／Ｌ”制御する（Ｘ＝０〜７）。
【００２７】
次に、図３のステップＳ１２において、メモリマット活性として、データ入出力回路にＡＣＴ信号相当の信号を供給してメモリマットを活性化する一方、全てのセンスアンプＳＡは非活性状態のままにする。必要ならばワード線を上げ、図３のステップＳ１３において、全てのＹスイッチを接続してフラッシュライトする。この時、各ビット線はフローティング状態になるのでＧＩＯ線で全面ドライブできるようになり、ステップＳ１１のテストエントリで取り込んだＴＢ＜Ｘ＞情報にしたがってビット線を充電できる。
【００２８】
そして、図３のステップＳ１４において、センスアンプ活性として、フラッシュライトしたデータをセンスアンプＳＡにラッチした後、図３のステップＳ１５において、全てのＹスイッチを切断し、図３のステップＳ１６において、ストレス印加として、レベルを保持してストレスを印加し、バーンインテストを実施し、ステップＳ１７においてテストを終了する。
【実施例２】
【００２９】
［活性メモリマット全てのビット線をＧＩＯ線でドライブしたまま状態に保持することでビット線にフラッシュライトしビット線を個別に制御してストレスを印加する方法］
本発明の実施例２は、センスアンプを活性化しない点が実施例１と異なる。このため、実施例１と同一または同様部について、実施例１の図面の一部を流用的に参照すると共に、実施例１と同一または同様の符号を付し、詳細な説明を省略する。
【００３０】
実施例１の図２を流用的に参照すると共に、本発明の実施例２によるＷＬＢＩテスト方法を示すフロー図である図４を参照すると、本発明の実施例２によるＷＬＢＩテスト方法は、次のようにして実施される。
【００３１】
まず、図４のステップＳ２１において、テストエントリとして、ストレスパタンを回路内にインプットする。
【００３２】
ここで、半導体記憶装置における周辺回路のうちデータ入出力回路を示す図５を参照すると、ＴＢ＜Ｘ＞は、ＧＩＯ線の制御フラグであり、図の回路のようにしてＴＢ＜Ｘ＞でＧＩＯＴ＜Ｘ＞をストレスパタンに応じて“Ｈ／Ｌ”制御する（Ｘ＝０〜７）。
【００３３】
次に、図４のステップＳ２２において、メモリマット活性として、データ入出力回路にＡＣＴ信号相当の信号を供給してメモリマットを活性化する一方、全てのセンスアンプＳＡは非活性状態のままにする。必要ならばワード線を上げ、図４のステップＳ２３において、ＹスイッチＯＮとして、全てのＹスイッチを接続してフラッシュライトする。この時、各ビット線はフローティング状態になるのでＧＩＯ線で全面ドライブできるようになり、ステップＳ２１のテストエントリで取り込んだＴＢ＜Ｘ＞情報にしたがってビット線を充電できる。以上のステップＳ２１〜２３は、実施例１のステップＳ１１〜１３と同じである。
【００３４】
その後、ステップ２３においてＧＩＯ線を介して直接ビット線をドライブしたまま、図４のステップＳ２４において、ストレス印加として、レベルを保持してストレス印加し、バーンインテストを実施し、ステップＳ２５においてテストを終了する。尚、ＧＩＯ線によりビット線にＶＰＥＲＩ電位のストレスが印加されるため、必要に応じて、ストレス印加時にＶＰＥＲＩ電位を調整する。
【産業上の利用可能性】
【００３５】
以上説明した幾つかの実施例に限定されることなく、本発明は、特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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