(57)【要約】【課題】  各種機能を実現する複数の機能ユニットと複数のＤＭＡＣとを備える電子回路装置および該電子回路装置の動作方法を提供すること。【解決手段】  本発明の電子回路装置１００は、複数の読込ＤＭＡ制御部１２０および複数の書込ＤＭＡ制御部１２２のそれぞれと外部インタフェース（１４０，１５０）との間に介在する調停部１３０と、複数の読込ＤＭＡ制御部１２０にそれぞれ接続される複数の第１ポートと複数の機能処理部１１０にそれぞれ接続される複数の第２ポートと書込用選択部１３４にそれぞれ接続される１以上の第３ポートとを備える読込用選択部１３２と、複数の書込ＤＭＡ制御部１２２にそれぞれ接続される複数の第４ポートと複数の機能処理部１１０にそれぞれ接続される複数の第５ポートと読込用選択部１３２にそれぞれ接続される１以上の第６ポートとを備える書込用選択部１３４と含む。【選択図】図１
2012059164.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能処理部と、複数の読込ＤＭＡ制御部と、複数の書込ＤＭＡ制御部とを含む電子回路装置であって、前記電子回路装置は、
前記複数の読込ＤＭＡ制御部および前記複数の書込ＤＭＡ制御部のそれぞれと、外部インタフェースとの間に介在する調停部と、
前記複数の読込ＤＭＡ制御部にそれぞれ接続される複数の第１ポートと、前記複数の機能処理部にそれぞれ接続される複数の第２ポートと、書込用選択部にそれぞれ接続される１以上の第３ポートとを備える読込用選択部と、
前記複数の書込ＤＭＡ制御部にそれぞれ接続される複数の第４ポートと、前記複数の機能処理部にそれぞれ接続される複数の第５ポートと、前記読込用選択部にそれぞれ接続される１以上の第６ポートとを備える前記書込用選択部と
をさらに含む、電子回路装置。
【請求項２】
前記読込用選択部は、前記第２ポートそれぞれと、前記第１ポートおよび前記第３ポートのそれぞれとの間の接続を規定する読込用レジスタを含み、前記書込用選択部は、前記第５ポートそれぞれと、前記第４ポートおよび前記第６ポートのそれぞれとの間の接続を規定する書込用レジスタを含む、請求項１に記載の電子回路装置。
【請求項３】
前記第１ポート、前記第３ポートおよび前記第４ポートはスレーブポートであり、前記第２ポート、前記第５ポートおよび前記第６ポートはマスタポートである、請求項１または２に記載の電子回路装置。
【請求項４】
前記読込ＤＭＡ制御部の数および前記書込ＤＭＡ制御部の数は、前記機能処理部の数よりも少ないことを特徴とする、請求項１〜３のいずれか１項に記載の電子回路装置。
【請求項５】
前記読込用選択部は、デバッグ入力へ接続するスレーブポートをさらに備える、請求項１〜４のいずれか１項に記載の電子回路装置。
【請求項６】
前記書込用選択部は、デバッグ出力へ接続するマスタポートをさらに備える、請求項１〜５のいずれか１項に記載の電子回路装置。
【請求項７】
前記書込用選択部は、前記読込用選択部に接続される１以上のスレーブポートをさらに備える、請求項１〜６のいずれか１項に記載の電子回路装置。
【請求項８】
前記調停部、前記読込用選択部および前記書込用選択部のいずれか２以上が一体化して単一のモジュールを構成している、請求項１〜７のいずれか１項に記載の電子回路装置。
【請求項９】
複数の機能処理部と、複数の読込ＤＭＡ制御部と、複数の書込ＤＭＡ制御部と、前記複数の読込ＤＭＡ制御部および前記複数の書込ＤＭＡ制御部のそれぞれと外部インタフェースとの間に介在する調停部と、前記複数の読込ＤＭＡ制御部にそれぞれ接続される複数の第１ポートと前記複数の機能処理部にそれぞれ接続される複数の第２ポートと書込用選択部にそれぞれ接続される１以上の第３ポートとを備える読込用選択部と、前記複数の書込ＤＭＡ制御部にそれぞれ接続される複数の第４ポートと前記複数の機能処理部にそれぞれ接続される複数の第５ポートと前記読込用選択部にそれぞれ接続される１以上の第６ポートとを備える前記書込用選択部とを含む、電子回路装置が実行する動作方法であって、
前記調停部が、前記複数の機能処理部のうちのひとつの機能処理部からの読込要求に対応して、前記外部インタフェースを介して記憶装置から対象データを読み込むステップと、
前記読込用選択部が、前記読込要求を行った機能処理部に対し、前記複数の読込ＤＭＡ制御部のうちの該機能処理部に対応付ける読込ＤＭＡ制御部を経由して前記調停部から受け取った前記対象データを、出力するステップと
を含む、動作方法。
【請求項１０】
前記読込要求を行った機能処理部が、入力された前記対象データに対しデータ処理を施し、処理結果を中間データとして前記書込用選択部へ出力するステップと、
前記書込用選択部が、入力された前記中間データを前記読込用選択部へ出力するステップと、
前記読込用選択部が、前記読込要求を行った機能処理部に後続する処理を実行する機能処理部に対し、入力された前記中間データを出力するステップと
をさらに含む、請求項９に記載の動作方法。
【請求項１１】
前記後続する処理を行う機能処理部が、入力された前記中間データに対しデータ処理を施し、処理結果を結果データとして、前記書込用選択部へ出力して書込要求を行うステップと、
前記書込用選択部が、前記書込要求を行った機能処理部から入力された前記結果データを、前記複数の書込ＤＭＡ制御部のうちの該機能処理部に対応付ける書込ＤＭＡ制御部を経由して前記調停部へ出力するステップと、
前記調停部が、前記書込要求に対応して、前記外部インタフェースを介して記憶装置へ結果データを書き込むステップと
をさらに含む、請求項１０に記載の動作方法。
【請求項１２】
前記読込用選択部が備える、前記第２ポートそれぞれと、前記第１ポートおよび前記第３ポートのそれぞれとの間の接続を規定する読込用レジスタの設定を受けるステップと、
前記書込用選択部が備える、前記第５ポートそれぞれと、前記第４ポートおよび前記第６ポートのそれぞれとの間の接続を選択する書込用レジスタの設定を受けるステップとをさらに含み、
前記読込用レジスタの設定を受けるステップおよび前記書込用レジスタの設定を受けるステップによって、前記読込要求を行った機能処理部に対応付ける読込ＤＭＡ制御部、前記書込用選択部から前記読込用選択部を経て前記読込要求を行った機能処理部に後続する処理を実行する機能処理部へと向かう前記中間データの伝送経路、および前記書込要求を行った機能処理部に対応付ける書込ＤＭＡ制御部が設定される、請求項１１に記載の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）を備える電子回路に関し、より詳細には、それぞれ画像処理等の各種機能を実現する複数の機能ユニットと複数のＤＭＡＣとを備える電子回路装置および該電子回路装置の動作方法に関する。
【背景技術】
【０００２】
近年、コピー機能、スキャナ機能、プリンタ機能、ファクシミリ機能およびドキュメント蓄積機能などの多数の機能を備えるＭＦＰ（Multi-Function Peripheral）が普及している。上述した各機能は、物理的リソースが競合しない範囲内で並列に動作することが求められる。例えば、コピー機能とスキャナ機能とは、共にスキャナユニットを使用するため競合が発生し、同時動作させることができないが、スキャナ機能とプリンタ機能とは競合を発生させないため、同時動作することが求められる。例えばスキャナ機能とプリンタ機能とを同時動作可能な構成とすることにより、一方でホスト端末からネットワークを介して要求されたプリント・ジョブを実行すると同時に、他方でオペレータから操作パネルを介して指示された読取原稿のスキャン・ジョブを実行することが可能となる。
【０００３】
また、ＭＦＰは、複数種類の画像処理機能をハードウェア実装するＡＳＩＣ（特定用途向集積回路：Application Specific Integrated Circuit）を搭載することにより、上述した各機能における画像処理を高速に処理している。図９は、従来の画像処理用ＡＳＩＣの概略構成を示す。図９に示すように、ＡＳＩＣ５００が備える画像処理機能は、ＡＳＩＣ５００内部の機能ユニット５１０−１〜５１０−３として実装される。各機能ユニット５１０−１〜５１０−３は、それぞれ、図示しないメモリデバイスからのデータの読み込みを制御するＲｅａｄＤＭＡＣ５２０−１〜５２０−３と、メモリデバイスへのデータの書き込みを制御するＷｒｉｔｅＤＭＡＣ５２２−１〜５２２−３とに接続され、ＤＭＡデータ転送方式のデータ転送を実現している。
【０００４】
上述したようにＭＦＰでは、複数機能が同時動作するため、これに伴って、各機能で使用される機能ユニットも同時動作する。この機能ユニットの複数動作を適切に調停するべく、ＡＳＩＣ５００は、ＲｅａｄＤＭＡＣ５２０−１〜５２０−３およびＷｒｉｔｅＤＭＡＣ５２２−１〜５２２−３と外部へのインタフェース（以下、Ｉ／Ｆと参照する）５４０との間にアービタ５３０を備えている。上記アービタ５３０は、各機能ユニット５１０がメモリデバイスにアクセスする際に該アクセス要求を調停する機能を有する。
【０００５】
このように、ＡＳＩＣ５００内部には、ＲｅａｄＤＭＡＣ５２０およびＷｒｉｔｅＤＭＡＣ５２２が複数の機能ユニットに対応して複数設けられるが、ＡＳＩＣ５００内のすべての機能ユニットが同時動作する必要が生じることは実際上極めて稀である。したがって、複合機動作中、常に動作していないＤＭＡＣ５２０，５２２が一定数存在することとなり、この余剰なＤＭＡＣの分だけ回路規模およびコストが余分に増大してしまう。したがって、ＡＳＩＣ５００が備えるＤＭＡＣ５２０，５２２を有効活用し、余剰なＤＭＡＣを削減することが望まれる。
【０００６】
また、図９に示すＡＳＩＣでは、ある機能ユニットで処理したデータをそのまま他の機能ユニットで縦続的に処理させる場合に、メモリアクセスが冗長となってしまうという問題点がある。図１０は、複数の機能ユニットにまたがる縦続的な処理を実行する際のデータパスを示す。図１０中、メモリデバイスへのメモリアクセスを太線の矢印で示す。
【０００７】
図９に示す従来のＡＳＩＣ５００では、例えば、機能ユニット５１０−２で処理したデータをそのまま機能ユニット５１０−３で縦続的に処理させる場合、図１０に示すようなデータパスにより、合計４回のメモリアクセスを発生させることになる。すなわち、まずアービタ５３０がメモリデバイスから対象データを読み込み、ＲｅａｄＤＭＡＣ５２０−２を経由して機能ユニット５１０−２へ対象データを送る；その後、機能ユニット５１０−２が対象データに対し、特定の画像処理を施し、処理後の中間データをＷｒｉｔｅＤＭＡＣ５２２−２を経由してアービタ５３０へ送し、アービタ５３０が、この中間データをメモリデバイスへ一旦書き込む；続いてアービタ５３０がメモリデバイスから中間データを読み込み、ＲｅａｄＤＭＡＣ５２０−３を経由して機能ユニット５１０−３へ中間データを送る；その後、機能ユニット５１０−３が中間データに特定に対し特定の画像処理を施し、処理後の結果データをＷｒｉｔｅＤＭＡＣ５２２−３を経由してアービタ５３０へ送し、アービタ５３０が、この結果データをメモリデバイスへ書き込む；という手順を踏むことになる。
【０００８】
したがって、機能ユニット５１０−２で処理したデータをそのまま機能ユニット５１０−３で縦続的に処理させる場合、機能ユニット５１０−２が出力したデータをＷｒｉｔｅＤＭＡＣ５２２−２を介して一旦メモリデバイスに書き出し、機能ユニット５１０−３がＲｅａｄＤＭＡＣ５２０−３を介してメモリ上のデータを読み直すという非効率な手順を踏まなければならならず、メモリアクセスが冗長となり、ひいては、処理時間および使用メモリ領域を増大させてしまうことになる。
【０００９】
これまで、ＡＳＩＣにおけるＤＭＡＣの有効活用に関連する技術として、特開２００７−０２６１８５号公報（特許文献１）が挙げられるが、特許文献１は、バスあるいはメモリの転送速度に応じた個数のＤＭＡのみを実装することを目的として、複数のＤＭＡＣと複数の機能処理ブロックとをスイッチ回路で接続し、各ＤＭＡＣと各機能処理ブロック間の接続をスイッチ回路にて切り替え可能に構成した電子回路を開示する。
【００１０】
その他、特開２００９−０２７２７４号公報（特許文献２）は、画像処理装置においてＤＭＡＣを有効利用することを目的として、ＤＭＡＣとして、メモリから画像処理パラメータを読み出すパラメータＤＭＡＣとしての機能と、メモリから画像データを読み出すリードＤＭＡＣとしての機能とを兼ねる共用ＤＭＡＣを備えることを特徴とする、画像処理装置を開示する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記特許文献１の従来技術によれば、機能処理ブロックごとにＤＭＡＣを持つ必要がないため、ハードウェア資源を削除することができ、ＤＭＡＣの有効利用を一定程度図ることができる。また、上記特許文献２の従来技術によれば、画像処理モジュールに搭載するＤＭＡＣの個数を削減して、コストを削減することができるとともに、起動制御等のアクセスや割り込み処理の回数を削減して、パフォーマンスを向上させることができる。
【００１２】
しかしながら、上記特許文献１および特許文献２の従来技術は、機能ユニットを縦続的に使用して画像を処理する場合に、冗長なメモリアクセスを発生させ、ひいては処理時間および使用メモリ領域を増大させてしまうという上記問題点を解決できるものではなく、依然として、ＤＭＡＣをさらに有効に活用し、複数の機能ユニットにまたがる縦続的な処理を効率的に実行可能とする技術の開発が望まれていた。
【００１３】
本発明は、上記従来技術の問題点に鑑みてなされたものであり、本発明は、それぞれ画像処理等の各種機能を実現する複数の機能ユニットと複数のＤＭＡＣとを備える電子回路装置において、ＤＭＡＣを有効活用し、複数の機能ユニットにまたがる縦続的な処理におけるメモリアクセスの冗長性、処理時間およびメモリ使用量が改善された電子回路装置、および該電子回路装置の動作方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では、上記課題を解決するために、本発明の電子回路装置は、複数の読込ＤＭＡ制御部および複数の書込ＤＭＡ制御部のそれぞれと外部インタフェースとの間に介在する調停部に加えて、下記特徴を有する読込用選択部および書込用選択部を備える構成を採用する。上記読込用選択部は、上記複数の読込ＤＭＡ制御部にそれぞれ接続される複数の第１ポートと、上記複数の機能処理部にそれぞれ接続される複数の第２ポートと、書込用選択部にそれぞれ接続される１以上の第３ポートとを備える。上記書込用選択部は、上記複数の書込ＤＭＡ制御部にそれぞれ接続される複数の第４ポートと、上記複数の機能処理部にそれぞれ接続される複数の第５ポートと、上記読込用選択部にそれぞれ接続される１以上の第６ポートとを備える。
【００１５】
本発明では、さらに、上記読込用選択部は、第２ポートそれぞれと、第１ポートおよび第３ポートのそれぞれとの間の接続を選択する読込用レジスタを含むことができる。さらに、上記書込用選択部は、第５ポートそれぞれと、第４ポートおよび第６ポートのそれぞれとの間の接続を選択する書込用レジスタを含むことができる。また、読込ＤＭＡ制御部の数および書込ＤＭＡ制御部の数は、上記機能処理部の数よりも少なくすることができる。
【００１６】
さらに本発明によれば、上記電子回路装置が実行する動作方法であって、上記調停部が、複数の機能処理部のうちのひとつの機能処理部からの読込要求に対応して、外部インタフェースを介して記憶装置から対象データを読み込むステップと、読込用選択部が、読込要求を行った機能処理部に対し、複数の読込ＤＭＡ制御部のうちの該機能処理部に対応付ける読込ＤＭＡ制御部を経由して調停部から受け取った上記対象データを、出力するステップとを含む、動作方法が提供される。
【発明の効果】
【００１７】
上記構成により、読込用または書込用のＤＭＡ制御部を有効活用することで、電子回路装置内の同時に動作することが想定される機能処理部の最大数の２倍までＤＭＡ制御部の総数を削減することが可能とり、ひいては、動作中一定数存在する、動作していない機能処理部のための余剰なＤＭＡ制御部を削減し、ひいては回路規模およびコストを低減することができる。さらに、上記読込用選択部と上記書込用選択部とが接続され、外部の記憶装置を介さずに機能処理部間で直接データを転送することが可能とされているため、これによって、メモリアクセスの冗長性を回避し、処理時間および使用メモリ領域を改善することができる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態による画像処理用ＡＳＩＣの内部ブロック構成を示す図。
【図２】（Ａ）ＲｅａｄＤＭＡＣ用セレクタおよび（Ｂ）ＷｒｉｔｅＤＭＡＣ用セレクタのレジスタの設定値の意味づけを説明する図。
【図３】本実施形態による画像処理用ＡＳＩＣのＲｅａｄＤＭＡＣ用セレクタおよびＷｒｉｔｅＤＭＡＣ用セレクタのレジスタの設定例を示す図。
【図４】図３に示すレジスタ設定により実現されるデータパスを表す図。
【図５】本実施形態による画像処理用ＡＳＩＣにおける、図４において点線で示した複数の機能ユニットにまたがる縦続的な処理を実行する際のデータパスを示す図。
【図６】図５に示したデータパスによる画像処理用ＡＳＩＣの動作方法を示すフローチャート。
【図７】機能ユニットを束ねて結合ユニットを構成する手法（Ａ）、およびＲｅａｄＤＭＡＣ用セレクタおよびＷｒｉｔｅＤＭＡＣ用セレクタを介して機能ユニット間を接続する本実施形態の手法（Ｂ）を説明する図。
【図８】他の実施形態による画像処理用ＡＳＩＣの内部ブロック構成を示す図。
【図９】従来技術の画像処理用ＡＳＩＣの概略構成を示す図。
【図１０】従来技術における複数の機能ユニットにまたがる縦続的な処理を実行する際のデータパスを示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について説明するが、本発明の実施形態は、以下の実施形態に限定されるものではない。なお、以下の実施形態では、電子回路装置の一例として、コピー、ファクシミリ、スキャナ、プリント等の画像を扱う複合機能を有する複合機が備える画像処理用ＡＳＩＣを用いて説明する。
【００２０】
図１は、本実施形態の画像処理用ＡＳＩＣの内部ブロック構成を示す。図１に示す画像処理用ＡＳＩＣ１００は、その内部ブロック構成として、複数の機能ユニット１１０−１〜１１０−５と、複数のダイレクト・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと参照する。）１２０−１，１２０−２，１２２−１，１２２−２とを備え、さらに、外部インタフェースとして、ＣＰＵインタフェース（以下、インタフェースをＩ／Ｆと参照する。）１４０と、メモリＩ／Ｆ１５０とを備える。
【００２１】
画像処理用ＡＳＩＣ１００には、ＣＰＵＩ／Ｆ１４０を介して画像処理用ＡＳＩＣ１００を制御するＣＰＵ１４２と、メモリＩ／Ｆ１５０を介してメモリ１５２とが外部デバイスとして接続されている。ＣＰＵ１４２には、メモリＩ／Ｆ１４４を介してさらにメモリ１４６が接続され、メモリ１４６には、図示しないハードディスクなどの記憶装置から読み出されたプログラム１４８が展開されて、ＣＰＵ１４２の実行空間を提供する。なお、ＡＳＩＣ１００にＣＰＵ１４２を介して接続されるメモリ１４６およびＡＳＩＣ１００に直接接続されるメモリ１５２をまとめて、以下、外部メモリデバイスと参照する。
【００２２】
機能ユニット１１０は、外部インタフェース１４０，１５０を介して接続される外部メモリデバイス１４６，１５２に記憶されたデータを読み込み、このデータに対して当該機能ユニット１１０の内部回路が備える画像処理を施し、画像処理結果を出力データとして外部メモリデバイスへ書き戻すことによって、各種画像処理機能を実現する。機能ユニット１１０が備える画像処理機能としては、例えば、色空間変換処理、ガンマ補正処理、ＪＰＥＧ符号化処理、ＪＰＥＧ復号処理、画像データの暗号化処理、暗号化処理や復号処理などを挙げることができる。また、機能ユニット１１０は、当該機能ユニット１１０が実現する画像処理機能のパラメータなどを設定するレジスタを備え、パラメータに応じた画像処理機能を実行する。なお、機能ユニット１１０の数は特に限定されるものではない。
【００２３】
上記ＤＭＡＣ１２０，１２２は、機能ユニット１１０−外部メモリデバイス１４６，１５２間のＤＭＡ転送の通信を制御し、上記ＤＭＡＣ１２０，１２２のうち、ＤＭＡＣ１２０−１，１２０−２は、機能ユニット１１０による外部メモリデバイス１４６，１５２からのデータ読み込みを制御する読込用ＤＭＡＣ（以下、ＲｅａｄＤＭＡＣと参照する。）を構成する。これに対して、ＤＭＡＣ１２２−１，１２２−２は、機能ユニット１１０による外部メモリデバイス１４６，１５２へのデータ書き込みを制御する書込用ＤＭＡＣ（以下、ＷｒｉｔｅＤＭＡＣと参照する）を構成する。ＲｅａｄＤＭＡＣ１２０は、読み込むデータのメモリアドレスやデータ転送量などのＲｅａｄＤＭＡＣ１２０の動作を設定するＤＭＡＣ設定レジスタを備え、ＷｒｉｔｅＤＭＡＣ１２２は、書き込むデータのメモリアドレスやデータ転送量などのＷｒｉｔｅＤＭＡＣ１２２の動作を設定するＤＭＡＣ設定レジスタを備える。
【００２４】
本実施形態において、ＡＳＩＣ１００が備えるＲｅａｄＤＭＡＣ１２０（ＷｒｉｔｅＤＭＡＣ１２２）の個数は、上述した２つに限定されるものではなく、機能ユニット１１０の個数未満であり、好適には、画像処理ＡＳＩＣ１００内の同時に動作することが想定される機能ユニット１１０の最大数に一致させることができる。これにより、ＡＳＩＣ１００が備えるＤＭＡＣ１２０，１２２の総数を、機能ユニットの最大同時動作数×２個まで削減することができる。ここで、想定される機能ユニットの最大同時動作数とは、ＭＦＰなどのＡＳＩＣ１００を備える装置の仕様等に応じて設計されるものである。
【００２５】
機能ユニット１１０による読込アクセスおよび書込アクセスは、ＤＭＡＣ１２０，１２２を経由して行われ、機能ユニット１１０は、外部メモリデバイス上の元となるデータをＲｅａｄＤＭＡＣ１２０により取り込み、画像処理後の結果のデータをＷｒｉｔｅＤＭＡＣ１２２により外部メモリデバイスに書き戻すことにより、画像処理機能を実現する。なお、上記機能ユニット１１０、ＲｅａｄＤＭＡＣ１２０およびＷｒｉｔｅＤＭＡＣ１２２は、それぞれ、本実施形態における機能処理部、読込ＤＭＡ制御部および書込ＤＭＡ制御部を構成する。
【００２６】
画像処理用ＡＳＩＣ１００は、さらに、外部インタフェース１４０，１５０と、ＤＭＡＣ１２０，１２２との間に設けられるアービタ１３０を備える。アービタ１３０は、機能ユニット１１０が各ＤＭＡＣ１２０，１２２を経由して外部メモリデバイス１４６，１５２にメモリアクセスする際に、該メモリアクセス要求を調停する機能を有する。なお、アービタ１３０によるアービトレーション方法は、特に限定されるものではなく、例えばＬＲＵ（Least Recently Used）方式、ラウンドロビン方式、固定優先度方式など如何なる方式を採用することができる。アービタ１３０は、アービトレーションモード、初期優先度などのアービタ１３０の動作を設定する設定レジスタを備える。
【００２７】
本実施形態のＡＳＩＣ１００は、さらに、機能ユニット１１０とＲｅａｄＤＭＡＣ１２０との間に設けられるＲｅａｄＤＭＡＣ用セレクタ１３２と、機能ユニット１１０とＷｒｉｔｅＤＭＡＣ１２２との間に設けられるＷｒｉｔｅＤＭＡＣ用セレクタ１３４とを含む。ＲｅａｄＤＭＡＣ用セレクタ１３２は、機能ユニット１１０が外部メモリデバイスからデータ読込する際に使用するＲｅａｄＤＭＡＣ１２０を切り替える機能を有する。ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０が外部メモリデバイスにデータ書込する際に使用するＷｒｉｔｅＤＭＡＣ１２２を切り替える機能を有する。
【００２８】
ＲｅａｄＤＭＡＣ用セレクタ１３２は、機能ユニット１１０−１〜１１０−５にそれぞれ接続されるマスタポートと、ＲｅａｄＤＭＡＣ１２０−１，１２０−２それぞれに接続されるスレーブポートとを備え、本実施形態のＲｅａｄＤＭＡＣ用セレクタ１３２は、さらに、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４に接続され、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４から接続される信号に対してスレーブとして動作する１以上のスレーブポートを備える。以下、ＲｅａｄＤＭＡＣ用セレクタ１３２−ＷｒｉｔｅＤＭＡＣ用セレクタ１３４間が３つの経路で接続されている場合を例に説明するが、接続経路の数は特に限定されるものではない。
【００２９】
ＲｅａｄＤＭＡＣ用セレクタ１３２は、このＲｅａｄＤＭＡＣ用セレクタ１３２の動作を設定する設定レジスタを備え、より詳細には、ＲｅａｄＤＭＡＣ１２０−１，１２０−２それぞれから伝送されたデータをいずれの機能ユニット１１０へ伝送するかを設定するレジスタ（ＲＤＭＡＣ１＿ＤＥＳＴ，ＲＤＭＡＣ２＿ＤＥＳＴ）と、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４の３つの経路それぞれから伝送されたデータをいずれの機能ユニット１１０へ伝送するかを設定するレジスタ（ＷＡＲＢ１＿ＤＥＳＴ，ＷＡＲＢ２＿ＤＥＳＴ，ＷＡＲＢ３＿ＤＥＳＴ）とを備える。各レジスタの設定値には、図２（Ａ）に示すように、データ伝送の行き先の機能ユニット１１０が意味づけられており、ＲｅａｄＤＭＡＣ用セレクタ１３２は、レジスタ（ＲＤＭＡＣ１＿ＤＥＳＴ，ＲＤＭＡＣ２＿ＤＥＳＴ，ＷＡＲＢ１＿ＤＥＳＴ，ＷＡＲＢ２＿ＤＥＳＴ，ＷＡＲＢ３＿ＤＥＳＴ）の設定値に従ってデータ伝送経路を選択し、ＲｅａｄＤＭＡＣ１２０およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４との経路のひとつから入力されるデータを、対応する機能ユニット１１０のひとつへ伝送する。
【００３０】
ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０−１〜１１０−５にそれぞれ接続されるマスタポートと、ＷｒｉｔｅＤＭＡＣ１２２−１，１２２−２それぞれに接続されるスレーブポートとを備え、本実施形態のＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、さらに、ＲｅａｄＤＭＡＣ用セレクタ１３２に接続される信号に対してマスタとして動作する１以上のマスタポートを備える。説明する実施形態では、３つの経路が存在することから、このＲｅａｄＤＭＡＣ用セレクタ１３２に接続されるマスタポートの数は３となる。
【００３１】
ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、このＷｒｉｔｅＤＭＡＣ用セレクタ１３４の動作を設定する設定レジスタを備え、より詳細には、機能ユニット１１０−１〜１１０−５それぞれから伝送されるデータを、ＷｒｉｔｅＤＭＡＣ１２２またはＲｅａｄＤＭＡＣ用セレクタ１３２への経路のいずれへ伝送するかを設定するレジスタ（ＵＮＩＴ１＿ＤＥＳＴ，ＵＮＩＴ２＿ＤＥＳＴ，ＵＮＩＴ３＿ＤＥＳＴ，ＵＮＩＴ４＿ＤＥＳＴ，ＵＮＩＴ５＿ＤＥＳＴ）を備える。各レジスタの設定値には、図２（Ｂ）に示すように、データ伝送の行き先として、ＷｒｉｔｅＤＭＡＣ１２２またはＲｅａｄＤＭＡＣ用セレクタへの経路のいずれかが意味づけられている。ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、レジスタ（ＵＮＩＴ１＿ＤＥＳＴ，ＵＮＩＴ２＿ＤＥＳＴ，ＵＮＩＴ３＿ＤＥＳＴ，ＵＮＩＴ４＿ＤＥＳＴ，ＵＮＩＴ５＿ＤＥＳＴ）の設定値に従って、データ伝送経路を選択し、機能ユニット１１０のひとつから入力されたデータを、ＷｒｉｔｅＤＭＡＣ１２２およびＲｅａｄＤＭＡＣ用セレクタ１３２への経路の対応するひとつへ伝送する。
【００３２】
上記ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４の各レジスタの設定値は、ＡＳＩＣ１００を制御するＣＰＵ１４２によって転送動作開始時のレジスタ操作により設定される。ＣＰＵ１４２は、転送動作開始前に、上述した機能ユニット１１０−ＲｅａｄＤＭＡＣ１２０間の経路および機能ユニット１１０−ＷｒｉｔｅＤＭＡＣ１２２間の経路使用の調停を行い、これらの経路は転送終了までその経路が固定される。なお、転送動作開始前におけるＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４の経路使用の調停方法は、特に限定されるものではない。
【００３３】
なお、上述したアービタ１３０、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、それぞれ、本実施形態における調停部、読込用選択部および書込用選択部を構成し、全体として機能ユニットのメモリアクセスを調停する機能を実現する。また、アービタ１３０、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、それぞれ個別のモジュールとすることができ、または、アービタ１３０、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４のいずれか２以上を結合して単一のモジュールを構成することができる。好ましい実施形態では、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４を結合してモジュールを構成することができ、さらに好ましい実施形態では、アービタ１３０、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４を結合してモジュールを構成することができる。このように、複数のアービタを一体的に構成することにより、機能ユニット１１０−外部メモリデバイス間の効率的なアービトレーションを実現することができる。
【００３４】
図３は、本実施形態の画像処理用ＡＳＩＣのＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４のレジスタの設定例を示す。図４は、図３に示すレジスタ設定により実現されるデータパスを表す図である。図３に示すレジスタの設定例は、図４に実線で示す機能ユニット１１０−１による処理のデータパスと、図４に点線で示す２つの機能ユニット１１０−２，１１０−３による処理のデータパスとを実現する。なお、図３の備考欄には、設定値の意味および図４におけるデータパスが示されている。
【００３５】
図３の設定例によれば、ＲｅａｄＤＭＡＣ用セレクタ１３２は、ＲｅａｄＤＭＡＣ１２０−１から入力されたデータの行き先を機能ユニット１１０−１に経路選択し、一方、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０−１から入力されたデータの行き先をＷｒｉｔｅＤＭＡＣ１２２−１に経路選択する。また、ＲｅａｄＤＭＡＣ用セレクタ１３２は、ＲｅａｄＤＭＡＣ１２０−２から入力されたデータの行き先を機能ユニット１１０−２に経路選択するとともに、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４との経路１から入力されたデータの行き先を機能ユニット１１０−３へ経路選択する。一方、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０−２から入力されたデータの行き先をＲｅａｄＤＭＡＣ用セレクタ１３２への経路１に経路選択するとともに、機能ユニット１１０−３から入力されたデータの行き先をＷｒｉｔｅＤＭＡＣ１２２−２に経路選択する。
【００３６】
図５は、本実施形態の画像処理用ＡＳＩＣ１００における、図４に点線で示した複数の機能ユニットにまたがる縦続的な処理を実行する際のデータパスを示す。図４に点線で示すデータパスにより、機能ユニット１１０−２で処理したデータを機能ユニット１１０−３で処理させるという縦続的な処理フローが実現される。なお、図５中、メモリデバイスへのメモリアクセスを太線の矢印で示し、ＤＭＡＣ用セレクタ１３２，１３４間のデータの流れを点線の矢印で示す。
【００３７】
図５に示したデータパスでは、まずアービタ１３０が外部メモリデバイス１４６から画像データを読み込み、ＲｅａｄＤＭＡＣ１２０−２およびＲｅａｄＤＭＡＣ用セレクタ１３２を経由して、機能ユニット１１０−２へ画像データを出力する。機能ユニット１１０−２は、入力された画像データに対し所定の画像処理を施した後、処理結果の中間データをＷｒｉｔｅＤＭＡＣ用セレクタ１３４へ出力する。ＷｒｉｔｅＤＭＡＣ用セレクタ１３４に入力された中間データは、ここでは外部メモリデバイス側へは出力されず、ＲｅａｄＤＭＡＣ用セレクタ１３２を経由して機能ユニット１１０−３へ伝送される。機能ユニット１１０−３は、入力された中間データに対してさらに所定の画像処理を施し、処理後の結果データを、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４およびＷｒｉｔｅＤＭＡＣ１２２−２を経由してアービタ１３０へと出力し、アービタ１３０は、結果データをメモリデバイス１４６へ書き込む。
【００３８】
図５に示すように、本実施形態のＡＳＩＣ１００では、機能ユニット１１０−２で処理したデータをそのまま機能ユニット１１０−３で処理させるなど、複数の機能ユニット１１０にまたがる縦続的な処理を実行する場合に、図５に示すような、機能ユニット１１０間の直接的なデータ伝送の経路を含むデータパスを実現することにより、図１０に示す従来技術のＡＳＩＣ５００では、合計４回のメモリアクセスを必要とするところ、合計２回のメモリアクセスのみを発生させるだけで、処理を完了させることができる。
【００３９】
したがって、機能ユニット５１０−２が出力したデータを一旦外部メモリデバイス１４６に書き出し、機能ユニット５１０−３がメモリ上のデータを読み直すという、非効率な手順を回避することができ、ひいては、メモリアクセスの冗長性を回避し、処理時間および使用メモリ領域を改善することができる。
【００４０】
図６は、図５に示したデータパスによる画像処理用ＡＳＩＣの動作方法を示すフローチャートである。図６に示す処理は、例えば、画像処理用ＡＳＩＣ１００を制御するＣＰＵ１４２によって、ＡＳＩＣ１００のＲｅａｄＤＭＡＣ用セレクタ１３２、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４などの各種レジスタが設定されて、機能ユニット１１０−２，１１０−３による縦続的な処理の実行が指令されたことに応答して、ステップＳ１００から開始される。
【００４１】
ステップＳ１０１では、指令された縦続的な処理のうち第１段階目の画像処理を担う機能ユニット１１０−２が、外部メモリデバイス上の画像データの読込要求を発行する。ステップＳ１０２では、アービタ１３０は、機能ユニット１１０−２からの読込要求に応答して、外部インタフェースを介して外部メモリデバイスから画像データを読み込む。ステップＳ１０３では、ＲｅａｄＤＭＡＣ用セレクタ１３２は、読込要求を行った機能ユニット１１０−２が行き先として設定されるＲｅａｄＤＭＡＣ１２０−２を経由して、アービタ１３０が読み込んだ画像データを受け取る。ステップＳ１０４では、ＲｅａｄＤＭＡＣ用セレクタ１３２は、ＲｅａｄＤＭＡＣ１２０−２を経由して受け取った画像データを、読込要求を行った機能ユニット１１０−２へ出力する。ステップＳ１０５では、機能ユニット１１０−２は、入力された画像データに対し、所定の画像処理を施し、処理結果を中間データとして、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４へ出力する。
【００４２】
ステップＳ１０６では、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０−２から入力された中間データを、該機能ユニット１１０−２の行き先として設定されるＲｅａｄＤＭＡＣ用セレクタへの経路１を介して、ＲｅａｄＤＭＡＣ用セレクタ１３２へ出力する。ステップＳ１０７では、ＲｅａｄＤＭＡＣ用セレクタ１３２は、中間データが伝送された経路１の行き先として設定され、機能ユニット１１０−２に後続する第２段階目の画像処理を担う機能ユニット１１０−３へ、当該中間データを出力する。ステップＳ１０８では、後続処理を行う機能ユニット１１０−３は、入力されたー中間データに対して、さらに所定の画像処理を施し、処理後の結果データの書込要求を発行して、当該結果データをＷｒｉｔｅＤＭＡＣ用セレクタ１３４へ出力する。
【００４３】
ステップＳ１０９では、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、上記書込要求を行った機能ユニット１１０−３から入力された結果データを、該機能ユニット１１０−３の行き先として設定されるＷｒｉｔｅＤＭＡＣ１２２−２を経由して、アービタ１３０へ出力する。ステップＳ１１０では、アービタ１３０は、書込要求に応答して、外部インタフェースを介して外部メモリデバイスへと結果データを書き込み、ステップＳ１１１で本処理を終了させる。
【００４４】
上述した実施形態によれば、メモリアクセスを調停する通常のアービタ１３０に加えて、ＤＭＡＣ１２０，１２２と機能ユニット１１０との経路接続を規定するＤＭＡＣ用セレクタ１３２，１３４を備える構成により、ＤＭＡＣ１２０，１２２を有効活用して、画像処理ＡＳＩＣ１００内の同時に動作することが想定される機能ユニット１１０の最大数の２倍までＤＭＡＣ１２０，１２２の総数を削減することが可能となる。ひいては、複合機等の上位の装置の動作中、一定数存在する動作していない機能ユニット１１０のための余剰なＤＭＡＣを削減し、回路規模およびコストを低減することができる。
【００４５】
さらに上述した実施形態によれば、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４とＲｅａｄＤＭＡＣ用セレクタ１３２とを接続する１以上の経路を設ける構成によって、機能ユニット１１０間で外部メモリデバイスを介さずに直接データを転送することを可能とし、これによって、外部メモリデバイスへのデータの書き出しおよび読み出しを省略し、ひいては、メモリアクセスの冗長性を回避し、処理時間および使用メモリ領域を改善することができる。
【００４６】
また、メモリアクセスの冗長性を回避するためには、単に縦続的に実行される機能ユニットを束ねて一つの結合ユニットを構成する手法も考えられるが、この場合、機能ユニットを別の用途で並列動作させることができなくなる、または回路規模を増大させてしまうという不具合がある。図７（Ａ）は、機能ユニットを束ねて結合ユニットを構成する手法を説明し、図７（Ｂ）は、ＲｅａｄＤＭＡＣ用セレクタ１３２およびＷｒｉｔｅＤＭＡＣ用セレクタ１３４を介して機能ユニット間を接続する本実施形態の手法を説明する図である。
【００４７】
図７（Ａ）に示すように、４つの機能ユニット（１）〜（４）を束ね、内部スイッチにより各機能ユニットをスルー可能な結合ユニットを構成する場合を考えると、プロッタ動作が機能ユニット（１）および（４）を使用し、スキャナ動作が機能ユニット（３）および（４）を使用するとすると、２つの動作で機能ユニット（４）が共通しているため、１つの結合ユニットだけでは、スキャナ動作およびプロッタ動作を並列動作させることはできない。並列動作させるためには同一機能を備える２つの結合ユニットＡ，Ｂが必要となり、これは、プロッタ動作およびスキャナ動作間で共通していない機能ユニット（１）〜（３）の分の回路規模を余分に増大させてしまう結果となる。
【００４８】
これに対して、上述した実施形態によれば、図７（Ｂ）に示すように、スキャナ動作およびプロッタ動作を並列動作させるためには、共通する機能ユニット（４）だけを必要数（例示では２つ）用意すればよく、回路規模の増加を最小化することができる。
【００４９】
以下、上述した実施形態の画像処理用ＡＳＩＣの変形例を説明する。図８は、他の実施形態の画像処理用ＡＳＩＣの内部ブロック構成を示す。なお、図８においては、図１に示したものと同様のブロックについては同一符番で参照し、以下、相違点を中心に説明する。図８に示す画像処理用ＡＳＩＣ１００は、概ね図１に示すＡＳＩＣ１００と同様の構成を備えているが、図８に示すＡＳＩＣ１００は、さらに、デバッグＩ／Ｆ１６０と、該デバッグＩ／Ｆ１６０に接続されるデバッグ入力１６２と、デバッグ出力１６４とを備える。
【００５０】
図８に示すＡＳＩＣ１００のＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、機能ユニット１１０−１〜１１０−５にそれぞれ接続されるマスタポートと、ＷｒｉｔｅＤＭＡＣ１２２−１，１２２−２それぞれに接続されるスレーブポートと、ＲｅａｄＤＭＡＣ用セレクタ１３２に接続される１以上のマスタポートとに加えて、デバッグ出力１６４に対してマスタとして動作するマスタポートを備え、デバッグ出力１６４は、このマスタポートを介してＷｒｉｔｅＤＭＡＣ用セレクタ１３４に接続される。デバッグ出力用のポートの追加に伴い、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４の各レジスタの設定値には、図２（Ｂ）に示すＷｒｉｔｅＤＭＡＣ１２２およびＲｅａｄＤＭＡＣ用セレクタへの経路に加え、デバッグ出力１６４をデータ伝送の行き先とする設定値が追加的に意味づけされる。
【００５１】
図８に示すＡＳＩＣ１００のＲｅａｄＤＭＡＣ用セレクタ１３２は、機能ユニット１１０−１〜１１０−５にそれぞれ接続されるマスタポートと、ＲｅａｄＤＭＡＣ１２０−１，１２０−２それぞれに接続されるスレーブポートと、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４に接続されるスレーブポートに加え、デバッグ入力１６２に対してスレーブとして動作するスレーブポートを備え、デバッグ入力１６２は、このスレーブポートを介してＲｅａｄＤＭＡＣ用セレクタ１３２に接続される。デバッグ入力用のポートの追加に伴い、ＲｅａｄＤＭＡＣ用セレクタ１３２は、デバッグ入力１６２から伝送されたデータをいずれの機能ユニット１１０へ伝送するかを設定するレジスタをさらに備える。
【００５２】
デバッグ出力１６４は、ＡＳＩＣ１００のデバッグ用に、外部メモリデバイスへデータを出力させずに、デバッグＩ／Ｆ１６０を経由して計測機器など外部のデバッグツールへと接続され、動作時の波形などを観測可能とする。デバッグ入力１６２は、ＡＳＩＣ１００のデバッグ用に、デバッグＩ／Ｆ１６０を経由して、計測機器など外部のデバッグツールへと接続され、デバッグツールから指令を行うことを可能とする。
【００５３】
また他の実施形態では、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４は、さらに、ＲｅａｄＤＭＡＣ用セレクタ１３２からの出力を接続先としたスレーブポートを備え、図８において点線で示すＲｅａｄＤＭＡＣ用セレクタ１３２からＷｒｉｔｅＤＭＡＣ用セレクタ１３４への経路を設けてもよい。このように、ＲｅａｄＤＭＡＣ用セレクタ１３２からＷｒｉｔｅＤＭＡＣ用セレクタ１３４への経路を設けることにより、例えば、ＲｅａｄＤＭＡＣ１２０からの出力を、ＷｒｉｔｅＤＭＡＣ用セレクタ１３４を経由してデバッグ出力１６４から出力させることができる。
【００５４】
以上説明したように、上述までの実施形態によれば、それぞれ画像処理等の各種機能を実現する複数の機能ユニットと複数のＤＭＡＣとを備える電子回路装置において、ＤＭＡＣを有効活用し、複数の機能ユニットにまたがる縦続的な処理におけるメモリアクセスの冗長性、処理時間およびメモリ使用量が改善された電子回路装置、および該電子回路装置の動作方法を提供することが可能となる。
【００５５】
なお、本実施形態による電子回路装置は、上述した画像処理用ＡＳＩＣとして実装できる他、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブル・ロジック・デバイス（ＰＬＤ）上に実装することもできる。電子回路装置は、さらに、上述したＡＳＩＣを備える複合機などの画像形成装置として構成することもできる。
【００５６】
ＰＬＤとして実装する場合には、当該電子回路装置の回路構成をＰＤＬ上に実現するためにＰＤＬにダウンロードする回路構成データ（ビットストリームデータ）、回路構成データを生成するためのＨＤＬ（Hardware Description Language）、ＶＨＤＬ（Very High Speed Integrated Circuits) HDL）、（Verilog-HDL）により記述されたデータなどの制御プログラムを、ＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ、ＣＤ−ＲＷ、ＤＶＤ、ＳＤカード、ＭＯなど装置可読な記録媒体に格納して頒布することができる。
【００５７】
これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００５８】
１００…ＡＳＩＣ、１１０…機能ユニット、１２０…ＲｅａｄＤＭＡＣ、１２２…ＷｒｉｔｅＤＭＡＣ、１３０…アービタ、１３２…ＲｅａｄＤＭＡＣ用セレクタ、１３４…ＷｒｉｔｅＤＭＡＣ用セレクタ、１４０…ＣＰＵＩ／Ｆ、１４２…ＣＰＵ、１４４…メモリＩ／Ｆ、１４６…メモリ、１４８…プログラム、１５０…メモリＩ／Ｆ、１５２…メモリ、１６０…デバッグＩ／Ｆ、１６２…デバッグ入力、１６４…デバッグ出力、５００…ＡＳＩＣ、５１０…機能ユニット、５２０…ＲｅａｄＤＭＡＣ、５２２…ＷｒｉｔｅＤＭＡＣ、５３０…アービタ、５４０…Ｉ／Ｆ
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】特開２００７−０２６１８５号公報
【特許文献２】特開２００９−０２７２７４号公報
【図１】
2012059164.tif 000003
【図２】
2012059164.tif 000004
【図３】
2012059164.tif 000005
【図４】
2012059164.tif 000006
【図５】
2012059164.tif 000007
【図６】
2012059164.tif 000008
【図７】
2012059164.tif 000009
【図８】
2012059164.tif 000010
【図９】
2012059164.tif 000011
【図１０】
2012059164.tif 000012