(57)【要約】【課題】  不揮発性メモリ構造を提供する。【解決手段】  必要に応じて、ＬＤＤ領域が、アクティブ領域のゲートチャネル領域の保護のためのマスクを用いてイオン注入によって形成され得る。２つのゲートが、互いに離隔され、アクティブ領域の中央領域の２つの側方のそれぞれでアイソレーション構造上に配設される。これら２つのゲートの各々は、その全体がアイソレーション構造上に配置されてもよいし、部分的にアクティブ領域の中央領域の側方部分に重なってもよい。電荷トラップ層及び誘電体層が、格納ノード機能を果たすように、２つのゲートの間且つアクティブ領域上に形成される。これらは更に、スペーサとして機能するように、２つのゲートの全ての側壁上に形成されてもよい。ソース／ドレイン領域が、ゲート及び電荷トラップ層の保護のためのマスクを用いて、イオン注入によって形成される。【選択図】  図１１
2012186438.tif 000002
【特許請求の範囲】
【請求項１】
一対の所定のソース／ドレイン領域及びそれらの間の中央領域を有するアクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを有する基板を設ける工程；
前記基板上に、互いに対向する第１のゲート及び第２のゲートを、該第１のゲートと該第２のゲートとの間に前記アクティブ領域の前記中央領域の少なくとも一部があるように形成する工程；
前記基板上に誘電体層をコンフォーマルに形成する工程；
前記誘電体層上に電荷トラップ層をコンフォーマルに形成する工程；
第１のマスクを用いて前記誘電体層及び前記電荷トラップ層を部分的にエッチングし、前記誘電体層の一部及び前記電荷トラップ層の一部を、格納ノード機能を果たすように、前記第１のゲートと前記第２のゲートとの間の基板上と、前記第１のゲート及び前記第２のゲートの２つの対向する側壁上とに残存させる工程；及び
前記アクティブ領域の前記中央領域と前記第１及び第２のゲートと前記電荷トラップ層の前記一部とを覆う第２のマスクを介して、前記アクティブ領域の前記一対の所定のソース／ドレイン領域に第１のドーパントを注入し、一対のソース／ドレイン領域を形成する工程；
を有する不揮発性メモリ構造の製造方法。
【請求項２】
前記第１のゲート及び前記第２のゲートの各々は、全体が前記アイソレーション構造上にあって前記アクティブ領域に接触しないように形成される、請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項３】
前記第１のゲート及び前記第２のゲートの各々は、部分的に前記アイソレーション構造上にあって前記アクティブ領域の前記中央領域の側方部分と部分的に重なるように形成される、請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項４】
前記誘電体層を形成する前に：
前記アクティブ領域の前記中央領域を覆う第３のマスクを介して前記アクティブ領域に第２のドーパントを注入し、一対のＬＤＤ領域を形成する工程、
を更に有する請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項５】
前記第３のマスクはフォトレジスト層を有する、請求項４に記載の不揮発性メモリ構造の製造方法。
【請求項６】
前記第１のマスクはフォトレジスト層を有する、請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項７】
前記第２のマスクはフォトレジスト層を有する、請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項８】
前記アクティブ領域内の前記基板に第３のドーパントを注入してウェルを形成する工程、を更に有する請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項９】
前記基板上にコンタクトエッチング停止層を形成する工程、を更に有する請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項１０】
前記ソース／ドレイン領域上に対応して、前記コンタクトエッチング停止層を貫通する２つのコンタクトを形成する工程、を更に有する請求項９に記載の不揮発性メモリ構造の製造方法。
【請求項１１】
前記誘電体層及び前記電荷トラップ層は、更に前記第１のゲート及び前記第２のゲートのその他の側壁上に残存されてスペーサとして機能するように、前記第１のマスクを介してエッチングされる、請求項１に記載の不揮発性メモリ構造の製造方法。
【請求項１２】
一対のソース／ドレイン領域及びこれら２つのソース／ドレイン領域間の中央領域を有するアクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを有する基板；
前記アイソレーション構造上に全体が配置され、且つ前記アクティブ領域の前記中央領域を挟んで互いに対向配置された、第１のゲート及び第２のゲート；
前記第１のゲートと前記第２のゲートとの間の前記基板上と、前記第１のゲート及び前記第２のゲートの２つの対向する側壁上とに配置された誘電体層；及び
前記第１のゲートと前記第２のゲートとの間且つ前記ソース領域と前記ドレイン領域との間で前記誘電体層上に配置され、前記誘電体層とともに格納ノード機能を果たす電荷トラップ層；
を有する不揮発性メモリ構造。
【請求項１３】
一対のＬＤＤ領域であり、各々が前記誘電体層と前記ソース／ドレイン領域の各々との間にある一対のＬＤＤ領域、を更に有する請求項１２に記載の不揮発性メモリ構造。
【請求項１４】
前記電荷トラップ層と前記ソース／ドレイン領域とを覆うコンタクトエッチング停止層、を更に有する請求項１２に記載の不揮発性メモリ構造。
【請求項１５】
前記ソース／ドレイン領域上に対応するように前記コンタクトエッチング停止層を貫通して配設された２つのコンタクト、を更に有する請求項１４に記載の不揮発性メモリ構造。
【請求項１６】
前記アクティブ領域はドーパントのウェルを有する、請求項１２に記載の不揮発性メモリ構造。
【請求項１７】
前記電荷トラップ層はコンフォーマルな層として形成されている、請求項１２に記載の不揮発性メモリ構造。
【請求項１８】
前記電荷トラップ層は窒化シリコンを有する、請求項１２に記載の不揮発性メモリ構造。
【請求項１９】
前記誘電体層及び前記電荷トラップ層は更に、スペーサとして機能するように前記第１のゲート及び前記第２のゲートの頂部及び他の側壁にも配置されている、請求項１２に記載の不揮発性メモリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造及びプロセスに関し、特にメモリ構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（Non-volatile  memory；ＮＶＭ）は、そのメモリブロックに電力が供給されないときにも情報を保持する種類のメモリである。幾つか例を挙げると、磁気デバイス、光ディスク、フラッシュメモリ、及びその他の半導体ベースのメモリ技術がある。半導体メモリ技術が成熟するにつれて明らかになってきた１つの利点は、かなりの量のメモリセルを集積回路（ＩＣ）に集積することが可能なことである。しかしながら、メモリセルは、ＩＣと同じプロセスで形成されることが望ましい。
【０００３】
図１を参照するに、従来のＮＶＭセルは、基板１０と、基板１０内に位置するＰウェル１２と、Ｐウェル上に位置するスタック（積層）構造と、該スタック構造を囲むようにＰウェル内に位置するＮ型ドーピング領域２２とを含み、上記スタック構造は、絶縁層１４、フローティング（浮遊）ゲート１６、絶縁層１８及びコントロール（制御）ゲート２０からなる。フローティングゲート１６及びコントロールゲート２０は通常、ドープされたポリシリコン（ドープトポリシリコン）で形成される。フローティングゲート１６の下に位置する絶縁層１４はトンネル酸化膜として機能する。フローティングゲート１６とコントロールゲート２０との間に位置する絶縁層１８はＯＮＯ複合層である。また、フローティングゲート１６を取り囲むＮ型ドーピング領域２２は、ＮＶＭセルをプログラミング、消去あるいは読み取る動作を制御するドレイン及びソースとして機能する。従来のＣＭＯＳ製造プロセスと比較して、このスタック構造の形成は、フローティングゲート１６と絶縁層１８とを堆積するために追加の工程を必要とする。
【０００４】
電荷蓄積層を備えたメモリセルを形成することに関して、数多くの様々な技術が提案されてきた。しかしながら、容易に製造される新たなメモリ構造が依然として望まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、良好な電気特性を有するとともに容易且つ簡便に製造され得る不揮発性メモリ構造を製造する方法を提供することを１つの目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に従った不揮発性メモリ構造を製造する方法は以下の工程群を含む。基板が設けられる。基板は、アクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを含む。アクティブ領域は、一対の所定のソース／ドレイン領域と、それらの間の中央領域とを含む。基板上に、第１のゲート及び第２のゲートが形成される。第１のゲート及び第２のゲートは互いに対向し、第１のゲートと第２のゲートとの間にアクティブ領域の中央領域の少なくとも一部があるようにされる。誘電体層が基板上にコンフォーマルに形成される。電荷トラップ層が誘電体層上にコンフォーマルに形成される。誘電体層及び電荷トラップ層は、第１のマスクを用いて部分的にエッチングされ、誘電体層の一部及び電荷トラップ層の一部が、格納ノード機能を果たすように、第１のゲートと第２のゲートとの間の基板上と、第１のゲート及び第２のゲートの２つの対向する側壁上とに残存させられる。アクティブ領域の中央領域と第１及び第２のゲートと電荷格納ノードとを覆う第２のマスクを介して、アクティブ領域の一対の所定のソース／ドレイン領域に第１のドーパントが注入され、一対のソース／ドレイン領域が形成される。
【０００７】
本発明の他の一実施形態に従った不揮発性メモリ構造は、基板、第１のゲート、第２のゲート、誘電体層、及び電荷トラップ層を含む。基板は、アクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを含む。アクティブ領域は、一対のソース／ドレイン領域と、これら２つのソース／ドレイン領域間の中央領域とを含む。第１のゲート及び第２のゲートは、アイソレーション構造上に全体が配置され、アクティブ領域の中央領域が当該第１のゲートと第２のゲートとの間となるように互いに対向して配置される。誘電体層は、第１のゲートと第２のゲートとの間の基板上と、第１のゲート及び第２のゲートの２つの対向する側壁上とに配置される。電荷トラップ層は、第１のゲートと第２のゲートとの間且つソース領域とドレイン領域との間で誘電体層上に配置され、誘電体層とともに格納ノード機能を果たす。
【０００８】
この不揮発性メモリ構造において、その製造プロセスはＣＭＯＳ製造プロセスに準拠したものである。また、電荷トラップ層は、格納ノード機能を果たすように２つのゲートの間に配置され、更に、スペーサとして機能するようにゲートの側壁全体に形成されてもよく、従って、製造が簡便になり得る。
【０００９】
図面に示される好適実施形態についての以下の詳細な説明を読むことにより、本発明の上述及びその他の目的が当業者に明らかになる。
【図面の簡単な説明】
【００１０】
【図１】従来の不揮発性メモリ構造を模式的に示す断面図である。
【図２】本発明の一実施形態に従った不揮発性メモリ構造を模式的に示す平面図である。
【図３】本発明の一実施形態に従った方法を用いて製造される不揮発性メモリ構造を模式的に示す平面図である。
【図４】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図５】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図６】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図７】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図８】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図９】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１０】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１１】本発明の一実施形態に従った、図２に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１２】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１３】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１４】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１５】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１６】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【図１７】本発明の他の一実施形態に従った、図３に示した不揮発性メモリ構造を製造する方法を模式的に示す断面図である。
【発明を実施するための形態】
【００１１】
図２を参照するに、本発明に従った不揮発性メモリ構造５０においては、第１のゲート５２及び第２のゲート５３は各々、互いに対向して、アイソレーション構造５４上に全体が配置される。アイソレーション構造５４はアクティブ（活性）領域５６を囲んでおり、これらは何れも基板（図示せず）内に配置されている。アクティブ領域５６は、第１のゲート５２と第２のゲート５３との間の部分（中央領域）を有する。誘電体層（図示せず）が、第１のゲート５２及び第２のゲート５３の各々の側壁と、第１のゲート５２と第２のゲート５３との間の基板上とに設けられる。該誘電体層は、例えば、ライナー酸化膜などの表面を覆うライナー誘電体とし得る。誘電体層上に、電荷トラップ層５８が、第１のゲート５２と第２のゲート５３との間にあるように配設される。電荷トラップ層５８及び誘電体層は一緒になって格納ノード機能を果たす。アクティブ領域内には、電荷トラップ層５８の脇に、一対のソース／ドレイン領域（図示せず）が形成される。より具体的には、アクティブ領域の上記中央領域がソース領域とドレイン領域との間にある。ソース／ドレイン領域の各々の上にコンタクト５９が形成されている。
【００１２】
図３は代替的な一実施形態に係る不揮発性メモリ構造６０を例示している。不揮発性メモリ構造６０は、主としてゲートの位置において、不揮発性メモリ構造５０と異なっている。第１のゲート６２及び第２のゲート６３はやはり互いに対向しているが、それら各々が部分的に、アクティブ領域６６の中央領域の一部と重なっている。
【００１３】
図４−１１を参照して、本発明の一実施形態に従った不揮発性メモリ構造の製造方法を説明する。図４−１１の各々は、図２に示した直線ＡＡ’に沿った断面図と直線ＢＢ’に沿った断面図とを示している。先ず、図４を参照するに、基板５１が設けられる。基板５１は、例えばシリコン基板又はシリコン・オン・インシュレータ（ＳＯＩ）基板などの半導体基板とし得る。例えばシャロー・トレンチ・アイソレーション（ＳＴＩ）などのアイソレーション（素子分離）構造５４が、基板５１内のアクティブ領域５６を取り囲むように形成される。アクティブ領域５６内には、例えばｐ型ウェル又はｎ型ウェルなどのウェル５７が、イオン注入プロセスによって形成され得る。アクティブ領域５６は、中央領域と、中央領域の脇の一対の所定のソース／ドレイン領域とを含み得る。第１のゲート５２及び第２のゲート５３が、互いに対向するように基板上に形成される。換言すれば、第１のゲート５２及び第２のゲート５３は、各々の全体をアイソレーション構造５４上にして、アクティブ領域５６にコンタクト（接触）しないように、互いに離隔されることが可能である。従って、アクティブ領域５６の中央領域の全体が、２つのゲート５２と５３との間の隙間から露出される。これらのゲートはポリシリコンゲート又は金属ゲートを含み得る。
【００１４】
次に、必要に応じて、アクティブ領域５６にドーパントを注入して、一対のＬＤＤ領域が形成される。これは、例えば図５に示すように、イオン注入プロセス７０において格納ノード内にノンドープ領域が形成されるように、ＬＤＤ注入をブロックするマスク６８を基板５１上に形成することによって達成され得る。第１のゲート５２と第２のゲート５３との間にあるアクティブ領域５６の中央領域は、マスク６８によって、ドーピングされることから保護される。従って、図６に示すような一対のＬＤＤ領域７２及び７３が形成される。マスク６８は、例えば、リソグラフィ及びエッチングのプロセスによって形成された、パターニングされたフォトレジスト層とし得る。このドーパント（ＬＤＤ注入）は例えば低濃度とし得る。
【００１５】
図６を参照するに、その後、例えば酸化物層などの誘電体層６９が、例えば熱酸化又はその場（in-situ）蒸気発生プロセスなど、ＣＭＯＳ製造で使用される従来からのプロセスを用いて、コンフォーマル（共形）に形成され得る。その後、誘電体層６９上に、電荷トラップ層５８がコンフォーマルに形成される。電荷トラップ層５８は、電荷トラップ特性を有する例えば窒化シリコン又は高誘電率（ｈｉｇｈ−ｋ）誘電体といったスペーサ材料など、電荷を捕獲する誘電体材料を含み得る。電荷トラップ層５８はまた、単一層又は複数層（例えば、ＯＮＯ複合層など）の何れであってもよく、化学気相成長プロセスによって形成され得る。図７を参照するに、その後、これらの層は、例えばパターニングされたフォトレジスト層などのマスク６１を用いたエッチングプロセスによって、不所望な部分を除去するようにパターニングされ得る。その結果、基板のアクティブ領域５６と２つのゲート５２及び５３の２つの対向する側壁との上に残存した誘電体層６９が位置し、該残存した誘電体層６９の上に、残存した電荷トラップ層５８が位置し得る。必要に応じて、このエッチングプロセスにより、誘電体層６９の別の一部及び電荷トラップ層５８の別の一部が、スペーサとして機能するように２つのゲート５２及び５３の他の側壁上に、更に残存させられてもよい。これらのスペーサは必要に応じて従来からの技術を用いて別手法で形成されてもよいが、電荷格納ノード及びスペーサを１つのプロセスで形成することは好都合である。
【００１６】
マスク６１は除去される。図８を参照するに、その後、アクティブ領域の一対の所定のソース／ドレイン領域にドーパントを比較的高濃度で注入するために、例えばパターニングされたフォトレジスト層などのマスク７６を用いてイオン注入７４が実行される。マスク７６は、アクティブ領域５６の中央領域並びに２つのゲート５２及び５３とこれらの上の電荷トラップ層５８とを、該ドーパントで注入されることから保護し、それにより、図９に示すように、一対のソース／ドレイン領域７８及び７９によって画成されたチャネル領域が形成される。その後、マスク７６は除去される。
【００１７】
図１０を参照するに、電荷トラップ層５８、ゲート及びアクティブ領域５６を覆うように、基板５１上に、コンタクトエッチング停止層（contact  etch  stop  layer；ＣＥＳＬ）８０が形成され得る。これは、従来からのプロセスを用いて形成され得る。図１１を参照するに、その後、ソース／ドレイン領域７８及び７９にそれぞれ接触するように、コンタクト５９がＣＥＳＬ８０を貫通して形成され得る。
【００１８】
図１２−１７は、本発明の他の一実施形態に従った不揮発性メモリ構造の製造方法を示している。図１２−１７の各々は、図３に示した直線ＣＣ’に沿った断面図と直線ＤＤ’に沿った断面図とを示している。この実施形態においては、第１のゲート６２及び第２のゲート６３の各々が部分的にアクティブ領域６６の中央領域の側方部分と重なっており、図１２−１７の模式断面図はこの特徴を明瞭に示している。従って、図３に示した不揮発性メモリ構造６０を製造する方法は、第１のゲート６２及び第２のゲート６３の各々が部分的にアクティブ領域６６の中央領域の側方部分と重なるように形成されることを除いて、図２に示した不揮発性メモリ構造５０を製造する方法と同様である。
【００１９】
先ず、図１２を参照するに、上述と同様に、基板５１が設けられる。基板５１は、アクティブ領域６６を取り囲むアイソレーション構造５４を含んでいる。アクティブ領域６６内にはウェル５７が形成され得る。第１のゲート６２及び第２のゲート６３が、アクティブ領域６６の中央領域の脇に、互いに対向するように形成される。第１のゲート６２及び第２のゲート６３は各々、部分的にアクティブ領域６６の中央領域と重なっており、第１のゲート６２と第２のゲート６３との間に間隙Ｇを形成している。図１３を参照するに、その後、必要に応じて、アクティブ領域６６及びゲート６２、６３を保護する例えばパターニングされたフォトレジスト層などのマスク６８を用いてアクティブ領域６６にドーパントを注入することによって、一対のＬＤＤ領域７２及び７３が形成される。マスク６８は除去される。図１４を参照するに、その後、例えば酸化物層などの誘電体層６９と電荷トラップ層５８とが形成される。また、下に位置する電荷トラップ層５８及び誘電体層６９を例えばエッチングによってパターニングするための、例えばパターニングされたフォトレジスト層などのマスク７１が形成される。間隙Ｇは比較的狭くなり得るため、間隙Ｇ内の電荷トラップ層５８の部分は比較的厚くなり得る。パターニングされた電荷トラップ層５８及びパターニングされた誘電体層６９は、図１５に示すようなものである。少なくとも、このエッチングプロセスの後、電荷トラップ層５８の一部及び誘電体層６９の一部は、格納ノード機能を果たすよう、間隙Ｇ内の、アクティブ領域６６の中央領域と第１のゲート６２及び第２のゲート６３の対向する側壁との上に残存している。誘電体層６９及び電荷トラップ層５８の別の部分が、スペーサとして機能するようにゲート６２及び６３の他の側壁上に、更に残存させられてもよい。第１のゲート６２及び第２のゲート６３の頂部も、誘電体層６９及び電荷トラップ層５８で覆われ得る。
【００２０】
図１６を参照するに、その後、アクティブ領域の一対の所定のソース／ドレイン領域にドーパントを比較的高濃度で注入するために、例えばパターニングされたフォトレジスト層などのマスク８２を用いてイオン注入８４が実行される。マスク８２は、アクティブ領域６６の中央領域の一部並びにゲート６２及び６３とこれらの上の電荷トラップ層５８とを、該ドーパントで注入されることから保護し、それにより、図１７に示すように、一対のソース／ドレイン領域７８及び７９が形成される。図１７を参照するに、マスクを除去した後、更にＣＥＳＬ８０が形成され、ソース／ドレイン領域７８及び７９にそれぞれ接触するように、コンタクト５９がＣＥＳＬ８０を貫通して形成され得る。
【００２１】
以上の説明において、似通った参照符号は、図面中の同様あるいは同一の部分、領域又は要素を指し示している。理解されるように、図面は縮尺通りに描かれておらず、単に例示目的で提供されるものである。各構成要素の電気特性については、ソース／ドレイン領域がｎ型であるとき、ＬＤＤ領域はｎ型であり且つウェルはｐ型であり、ソース／ドレイン領域がｐ型のときには、ＬＤＤ領域はｐ型であり且つウェルはｎ型である。２つのゲート間の距離、ゲートとアクティブ領域との距離、並びにアクティブ領域、ゲート及びその他の構成要素の大きさは、要求に応じて設計されることができるが、製造プロセスにおける限界寸法に制約される。
【００２２】
本発明に係る新たな不揮発性メモリ構造では、本発明に従った不揮発性メモリ構造内の電荷格納ノードは、２つのゲート及びドレインに例えば５Ｖといった電圧を印加し且つソースを接地することによってプログラムされることができる。故に、ソース領域からのチャネルホットエレクトロンが、ライナー誘電体の下のアクティブ領域の中央領域内のチャネル領域を通って進むことによって、電荷格納ノードに入り得る。電荷格納ノードを消去するには、２つのゲート及びドレインにそれぞれ例えば−５Ｖ及び５Ｖといった電圧が印加され、それにより、ドレインの位置のバンド間（バンド・ツー・バンド）誘起ホットホール（正孔）が格納ノードに入って、トラップされた電子と結合し得る。
【００２３】
なお、不揮発性メモリ構造がアレイ用途に使用されるとき、メモリセルを形成するために、不揮発性メモリ構造に加えて、選択トランジスタが付加される。選択トランジスタのプロセスは、標準ＣＭＯＳプロセスに準拠したものであることが通常であるが、それに限られるものではない。
【００２４】
当業者によって容易に認識されるように、本発明の教示を保持しながら、数多くの変更及び改変が為され得る。従って、以上の開示は、添付の請求項の範囲によってのみ限定されるものとして解釈されるべきである。
【００２５】
本出願は、“method  of  manufacturing  non-volatile  memory  device（不揮発性メモリデバイスを製造する方法）”なるタイトルの２０１１年３月３日に出願した米国仮出願第６１／４４９０７４号の利益を主張するものであり、その内容をここに援用する。
【符号の説明】
【００２６】
５０、６０  不揮発性メモリ構造
５１  基板
５２、５３、６２、６３  ゲート
５４  アイソレーション構造
５６、６６  アクティブ領域
５７  ウェル
５８  電荷トラップ層
５９  コンタクト
６１、６８、７１、７６、８２  マスク
６９  誘電体層
７０、７４、８４  イオン注入
７２、７３  ＬＤＤ領域
７８、７９  ソース／ドレイン領域
８０  コンタクトエッチング停止層（ＣＥＳＬ）
【図１】
2012186438.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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