(57)【要約】      （修正有）【課題】光照射に適合した、少なくとも１つの電位障壁、又は表面障壁を持つ半導体デバイスの製造または処理に関し、高い絶縁破壊電圧と、大電流で低いキヤリア密度を有するデバイスの製造方法を提供する。【解決手段】ａ）基板１を用意するステップと、ｂ）第１エピタキシャル半導体層３を基板１の上に設けるステップと、ｃ）１次元または２次元の繰り返しパターンを形成するステップと、を含み、パターンの各部分が、０．１〜５０の範囲のアスペクト比を有するようにした方法を開示する。対応する半導体デバイス、電子回路および装置も開示している。【選択図】図２ｄ
2012222354.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
ａ）基板（１）を用意するステップと、
ｂ）第１エピタキシャル半導体層（３）を基板（１）の上に設けるステップと、
ｃ）１次元または２次元の繰り返しパターンを形成するステップと、を含み、
パターンの各部分が、０．１〜５０の範囲のアスペクト比を有するようにした方法。
【請求項２】
１次元または２次元の繰り返しパターンを形成するステップは、該パターンを基板（１）または第１エピタキシャル半導体層（３）に形成することを含む請求項１記載の方法。
【請求項３】
ステップｃ）はステップｂ）の前に実施し、パターンは基板（１）に形成し、あるいは、ステップｃ）はステップｂ）の後に実施し、パターンは第１エピタキシャル半導体層（３）に形成するようにした請求項１または２記載の方法。
【請求項４】
ステップｃ）に続いて、ｄ）第２エピタキシャル半導体層を設けるステップと、をさらに含む請求項１〜３のいずれかに記載の方法。
【請求項５】
該パターンは、０．５〜５μｍの範囲の幅を有し、及び／又は、パターン間のスペースが０．５〜５μｍの範囲の長さを有し、及び／又は、該パターンは、トレンチ、ピット、スリット、柱、ピラミッド、正方形、長方形、六角形、多角形、円形、および楕円のうちの１つ又はそれ以上から選択され、及び／又は、該パターンは、０．２〜２μｍの範囲の深さを有するようにした請求項１〜４のいずれかに記載の方法。
【請求項６】
第１エピタキシャル半導体層（３）を形成する前に、バッファ層を基板（１）上に形成することをさらに含み、
そのバッファ層は、基板上に形成された初期層と、Ａｌ含量が底部から上部へ減少しているＡｌＧａＮを含むバッファ層を形成する第２層の１つ又はそれ以上を備える請求項１〜５のいずれかに記載の方法。
【請求項７】
２つ又はそれ以上の第１のＩＩＩ−Ｖエピタキシャル半導体層（３）が設けられ、及び／又は、２つ又はそれ以上の第２のＩＩＩ−Ｖエピタキシャル半導体層（５）が設けられる請求項１〜６のいずれかに記載の方法。
【請求項８】
該２つ又はそれ以上の第１のＩＩＩ−Ｖエピタキシャル半導体層（３）は、２つ又はそれ以上の型の交互配列したＩＩＩ−Ｖ層のスタックを形成する２つ又はそれ以上の追加のＩＩＩ−Ｖ層であり、該スタックは多重量子井戸を提供するようにした請求項７記載の方法。
【請求項９】
高い絶縁破壊電圧を有し、大電流で低キャリア密度の半導体デバイスであって、
基板（１）と、
基板（１）の上部にある第１エピタキシャル半導体層（３）と、
１次元または２次元の繰り返しパターンと、を備え、
パターンの各部分が０．１〜５０の範囲のアスペクト比を有するデバイス。
【請求項１０】
第１エピタキシャル半導体層（３）の上に、第２エピタキシャル半導体層（５）をさらに備える請求項９記載のデバイス。
【請求項１１】
該パターンは、０．５〜５μｍの範囲の幅を有し、及び／又は、パターン間のスペースが０．５〜５μｍの範囲の長さを有し、及び／又は、該パターンは、トレンチ、ピット、スリット、柱、ピラミッド、正方形、長方形、六角形、多角形、円形、および楕円のうちの１つ又はそれ以上から選択され、及び／又は、該パターンは、０．２〜２μｍの範囲の深さを有するようにした請求項９〜１０のいずれかに記載のデバイス。
【請求項１２】
請求項９〜１１のいずれかに記載の半導体デバイスを備えた電子回路。
【請求項１３】
電子回路は、トランジスタ、ＦＥＴ、ＨＥＭＴ、ＤＨＦＥＴ、ＬＥＤ、ダイオード、およびパワーデバイスのいずれかである請求項１２記載の電子回路。
【請求項１４】
請求項９〜１１のいずれかに記載の半導体デバイス、及び／又は、請求項１２〜１３のいずれかに記載の電子回路を備えた装置であって、電子回路、スイッチ、ハイパワー用途、高電圧用途、画像センサ、バイオセンサ、またはイオンセンサのいずれかである装置。
【請求項１５】
請求項１４記載の装置、及び／又は、請求項９〜１１のいずれかに記載の半導体デバイス、及び／又は、請求項１２〜１３のいずれかに記載の電子回路の、ハイパワー用途及び／又は高電圧用途における使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に光放射に適合した、少なくとも１つの電位障壁(barrier)または表面障壁を持つ半導体デバイスおよび、それ自体またはその一部の製造または処理に特に適合したプロセスに関する。
【背景技術】
【０００２】
複数の個々の半導体デバイスからなり、特に光放射に適合した、少なくとも１つの電位障壁または表面障壁を持つ半導体デバイスを含むアセンブリが知られている。同様に、一般のエレクトロルミネセント光源、発光ダイオード用の回路配置、発光素子として半導体デバイスを用いた電球が知られている。
【０００３】
ＩＩＩ族−窒化物ベースの発光ダイオードが、ディスプレイおよび一般の照明用途で採用されることが期待されており、その特有の高いエネルギー効率および長寿命に起因して、近い将来、従来の白熱光源および蛍光光源と置き換えられる。デバイスの内部量子効率および外部量子効率の著しい改善にも拘わらず、性能特性および製造コストの点で競争力のあるＬＥＤのための技術的および経済的な挑戦が未だ存続している。
【０００４】
ＬＥＤの高輝度および高出力動作に対処すべき重大な技術的挑戦の１つは、一般に効率ドループ(droop)と称される現象であり、これは、大電流密度の条件で注入電流の増加とともに発光効率の低下として観測される。今日、良好なＬＥＤは、１０〜２０ｍＡ／ｃｍ２で最大量子効率を示し、その効率は大電流密度になると減少し、これがいわゆる効率ドループである。
【０００５】
効率ドループは、大出力で高効率のＬＥＤを達成するのに主要なボトルネックである。一例では、大出力ＬＥＤは、３５０ｍＡまたは１Ａで動作する必要がある。一例では、大型のＬＥＤチップが１×１ｍｍ２の形状を有し、小型のものは３００×３００μｍ２だけである。１×１ｍｍ２の作動面積を持つ大型チップの場合でも、電流密度はそれぞれ３５Ａ／ｃｍ２と１００Ａ／ｃｍ２である。こうした大電流密度レベルでは、量子効率が著しく減少する。
【０００６】
種々の文献がＩＩＩ−Ｖ族半導体構造を記述している。
【０００７】
米国公開第２０１０２６４４５４（Ａ１）号は、ＩＩＩ−窒化物発光デバイスの発光層において少なくとも部分的な歪み緩和が、その上にデバイスの少なくとも１つの層が成長し、層は横方向に拡大して、少なくとも部分的に緩和するようした表面を構成することによって導入される。この層は、歪み緩和層と称される。幾つかの実施形態では、発光層自体が歪み緩和層であり、発光層が横方向に拡大して歪みを緩和できる表面の上で成長することを意味する。幾つかの実施形態では、発光層の前に成長する層が歪み緩和層である。第１グループの実施形態では、歪み緩和層は、凹凸加工(textured)された表面上で成長する。
【０００８】
歪み緩和の観点で、上記文献は、凹凸加工した不規則な構造に言及しており、これは、発光層の一定の距離内に設けられているだけである。機能的には、マスク層の開口部においてｎ型のポストまたは多面体(polyhedron)が歪み緩和用に設けられ、部分的に緩和され、その結果、開口部で成長した材料は、基板と接触した材料の格子定数より大きな格子定数を有する。発光層（量子井戸）は、ポスト／多面体の上で成長し、これらの拡大した格子定数を複製する。こうした構造が、例えば、選択／非選択成長などの観点で更なる特別な条件を有するか否かは明らかでない。これにマスクが設けられ、このマスクは最終構造の上／中に存在したままになる。マスクは、別に使用できない表面エリアを占有する。言及した方法は、結果として特殊なステップを必要とする。
【０００９】
国際公開第２００９１１１７９０（Ａ１）号は、半導体エミッタまたはその前駆体を記述している。それは、基板と、基板上に無極性配向で堆積した１つ又はそれ以上の凹凸加工された半導体層を有する。凹凸加工層は、光取り出しを改善し、無極性配向の使用は、従来のデバイスと比べて内部量子効率を大きく改善している。本開示のエミッタの内部量子効率および外部量子効率は、両方とも７０〜８０％またはそれ以上になり得る。本開示は、固体照明に適した、高効率の発光ダイオードを提供する。
【００１０】
この文献は、極めて特殊な基板、即ち、Ｒ面サファイアの上に堆積された構造を記述している。こうした基板は殆ど使用されず、この文献からの教示は、一般には、この分野で典型的に使用される方法および製品に適用できない。さらに、凹凸加工した構造は、更なる条件を有していない。
【００１１】
米国公開第２０１０００６８７８（Ａ１）号は、パターン化した基板を有する半導体発光デバイスおよびその製造方法に言及している。半導体発光デバイスは、基板と、基板上に順次形成された第１導電型の窒化物半導体層、活性層、および第２導電型の窒化物半導体層を含み、基板は、その表面に複数の凸部を有するパターンが設けられ、該パターンの複数の凸部パターンのうち、第１凸部と、隣接する１つの凸部との間の距離が、第２凸部と、隣接する１つの凸部との間の距離と相違している。
【００１２】
上記文献は、導波路を改善することによって光学出力の改善に言及している。導波路は、層バンプ(bump)を有する粗い表面を設けることによって改善される。こうした層バンプは、表面積を増加させる。これにより注入効率が改善され、その結果、出力が改善される。
【００１３】
米国公開第２０１０１５５７０４（Ａ１）号は、窒化物半導体発光デバイスに言及しており、その製造方法が開示されている。窒化物半導体発光デバイスは、基板と、基板上に堆積され、上面に複数のＶ字ピットを含むｎ型窒化物半導体層と、ｎ型窒化物半導体層の上に堆積され、複数のＶ字ピットの形状に適合した凹部を含む活性層と、活性層の上に堆積され、上面に複数の凸部を含む複数のｐ型窒化物半導体層とを含む。複数のＶ字ピットがｎ型窒化物半導体層の上面に形成されているため、凸部は、ｐ型窒化物半導体層の上に、その場(in-situ)プロセスとして形成できる。従って、ＥＳＤに対する耐性、および光取り出し効率が改善される。
【００１４】
Ｖ字ピットは、エッチングによって形成されるが、これにより材料内の転位(dislocation)が目立つようになる。これらの転位は、一般に不要であり、最終の半導体構造／デバイスの品質を劣化させる。さらに、転位はランダムに形成されるため、これらのピットの形成は、本来、ランダムである。前の文献では、この構造は、例えば、導波路を改善することによって、光取り出し効率を改善することを狙いとしている。こうしたＶ字のエッチングピットは、最終的に、（上部）表面にあるバンプまたは突起のように見えると思われる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従って、本開示は、半導体デバイスを製造する方法、および導入部で説明したものと類似したデバイスに関するものであり、これらは、機能および利点を損なうことなく、上記の不具合の１つ又はそれ以上を克服している。
【００１６】
本発明の実施形態の目的は、良好な半導体デバイスおよびその製造方法を提供することである。本発明の実施形態の利点は、高い絶縁破壊電圧を有し、大きな電流で低いキャリア密度を有するデバイスを製造するための方法が提供されることである。
【００１７】
本発明の実施形態において、高い絶縁破壊電圧という場合、２５００Ｖ〜３０００Ｖの範囲の電圧を参照してもよい。本発明の実施形態において、高い電流密度という場合、３５〜１００Ａ／ｃｍ２の範囲の電流密度を参照してもよい。
【００１８】
本発明の実施形態において、低いキャリア密度という場合、ここで説明する表面繰り返しパターン無しで製作された、対応の従来のデバイスのキャリア密度より低いこと、例えば、５０％まで低くできることを参照してもよい。
【課題を解決するための手段】
【００１９】
上記目的は、本発明に係る方法およびデバイスによって達成される。
【００２０】
本開示は、第１態様において半導体デバイスを製造する方法に関するものであり、下記のステップを含む。
ａ）基板、例えば、Ｓｉ，ＳｉＣ，Ｇｅ，サファイア基板およびこれらの組合せ、好都合にはＳｉ基板、例えば、＜１１１＞Ｓｉ基板を用意するステップ。
ｂ）第１エピタキシャル半導体層、例えば、ＩＩＩ−Ｖ層、例えば、ＩＩＩ−Ｎ層を基板の上に設けるステップ。
ｃ）１次元または２次元の繰り返しパターンを形成するステップ。パターンの各部分が０．１〜５０の範囲のアスペクト比を有する。該パターンは、好ましくは、基板または第１エピタキシャル半導体層に形成される。
【００２１】
幾つかの実施形態では、ステップｃ）はステップｂ）の前に実施してもよく、パターンは基板に形成してもよく、あるいは、ステップｃ）はステップｂ）の後に実施してもよく、パターンは第１エピタキシャル半導体層に形成される。
【００２２】
該方法は、ステップｃ）に続いて、第２エピタキシャル半導体層、例えば、ＩＩＩ−Ｖ層を設けて、ＩＩＩ−Ｖ層の表面配向が、好都合には｛１１０１｝，｛０００２｝から選択されるステップをさらに含んでもよい。
【００２３】
パターンは、０．５〜５μｍの範囲の幅を有してもよく、及び／又は、パターン間のスペースが０．５〜５μｍの範囲の長さを有してもよく、及び／又は、パターンは、トレンチ、ピット、スリット、柱(pillar)、ピラミッド、正方形、長方形、六角形、多角形、円形、および楕円のうちの１つ又はそれ以上から選択してもよく、及び／又は、パターンは、０．２〜２μｍの範囲の深さを有してもよい。
【００２４】
該方法は、第１エピタキシャル半導体層を形成する前に、バッファ層を基板上に形成することをさらに含んでもよく、そのバッファ層は、基板上に形成された初期層、好ましくは、ＩＩＩ−Ｎ材料、例えば、ＡｌＮなどを含む層と、Ａｌ含量が底部から上部へ減少しているＡｌＧａＮを含むバッファ層を形成する第２層の１つ又はそれ以上を備える。
【００２５】
２つ又はそれ以上の第１のＩＩＩ−Ｖエピタキシャル半導体層を設けてもよい。２つ又はそれ以上の第１のＩＩＩ−Ｖエピタキシャル半導体層は、１つのｎ型ＩＩＩ−Ｖ層および２つ又はそれ以上の追加のＩＩＩ−Ｖ層でもよい。２つ又はそれ以上の追加のＩＩＩ−Ｖ層は、２つ又はそれ以上の型、例えば、第１型、第２型および任意の第３型の交互配列したＩＩＩ−Ｖ層のスタックを形成してもよく、スタックは多重量子井戸を提供する。
【００２６】
２つ又はそれ以上の第２のＩＩＩ−Ｖエピタキシャル半導体層を設けてもよい。
【００２７】
一態様において、本発明はまた、半導体デバイス、例えば、高い絶縁破壊電圧を有し、大電流で低キャリア密度の半導体デバイスに関する。半導体デバイスは、基板と、基板の上部にある第１エピタキシャル半導体層、例えば、ＩＩＩ−Ｖ層と、１次元または２次元の繰り返しパターンとを備え、パターンの各部分が０．１〜５０の範囲のアスペクト比を有する。
【００２８】
基板は、Ｓｉ，ＳｉＣ，Ｇｅ，サファイア基板およびこれらの組合せでもよい。一例では、半導体層製造方法の観点から、基板はこうしたプロセスと適合してもの、例えば、Ｓｉ，ＳＯＩ，ＳｉＣ，ＳｉＧｅ，Ｇｅ基板、好ましくは、Ｓｉ基板でもよい。一例では、＜１１１＞基板である。
【００２９】
詳細には、高い絶縁破壊電圧を有し、大電流で低キャリア密度の半導体デバイスが提供され、例えば、上述のような方法を用いて得られる。ＬＥＤテバイスにとって動作電圧は例えば、１〜１０Ｖから、例えば、約４Ｖのように比較的低いことに留意する。ＬＥＤもまた、本開示によって提供される。本デバイスの電流密度は、１〜５００Ａ／ｃｍ２であり、好ましくは５〜２５０Ａ／ｃｍ２、より好ましくは１０〜１５０Ａ／ｃｍ２、例えば、２５〜５０Ａ／ｃｍ２である。現時点で、良好な内部量子効率が、１０〜２０Ａ／ｃｍ２で達成される。
【００３０】
本開示は、高い電流密度、即ち、＞３０Ａ／ｃｍ２、または＞５０Ａ／ｃｍ２であっても高い効率を持つデバイスを実証している。一般に、高い電流密度レベルで１に近いか、可能な限り高い量子効率を得ることが好ましい。高ければ高いほど良くなる。こうしたことは、５０％より高い内部量子効率（ＩＱＥ）、好ましくは８０％より高い、例えば、９０％より高い内部量子効率で達成され、本タイプのデバイスにとって極めて高いものとされる。換言すると、本デバイスは、著しく増加した内部量子効率を提供する。また、ＩＱＥは、より高い電流密度、例えば、５Ａ／ｃｍ２超では多かれ少なかれ一定のままである。他方、ある電流について、増加した表面を提供することによって、電流密度は比較的低いままである。換言すると、キャリア密度は比較的低い。電流（表面と電流密度（単位面積当り）の積）は、デバイスの洗練された構造の結果として、本デバイスでは比較的高い。また、デバイスは、例えば、１０００Ｖ超、または２０００Ｖ超、例えば、２５００Ｖ超の極めて高い絶縁破壊電圧を有している。その結果、本デバイスは、特にハイパワーの用途に適している。
【００３１】
基板の上部にある第１エピタキシャル半導体層は、好ましくは、例えば、２０ｎｍ未満、好ましくは、１０ｎｍ未満、より好ましくは、５ｎｍ未満、例えば、２ｎｍまたはそれ以下の小さな量子井戸を有する。
【００３２】
第１エピタキシャル半導体層は、基板上部に直接形成してもよく、あるいは、中間の層または層スタック、例えば、バッファ層が存在してもよい。
【００３３】
用語「層」は、単一層、層スタック、段階的な組成変化を有する層、およびこれらの組合せを参照することがある。
【００３４】
一例では、第１エピタキシャル半導体層は、ＩＩＩ−Ｖ層、例えば、ＩＩＩ−Ｎ層である。追加の例では、この層は、後述するようなＧａＮ層である。
【００３５】
第１エピタキシャル層は、好ましくは、約１ＭＶ／ｃｍの低い内部ピエゾ電界、及び／又は、表面に対して垂直である小さな磁気電気成分を有する半極性表面を有してもよい。一例では、ＩＩＩ−Ｖ層が選択され、｛０００２｝面、及び／又は、内部｛１１００｝及び／又は｛１１２０｝面を有するものであり、これは、層内に存在する結晶構造の仮想(virtual)面である。
【００３６】
デバイスはさらに、第１エピタキシャル半導体層の上に、第２エピタキシャル半導体層を備えてもよい。パターンは、０．５〜５μｍの範囲の幅、及び／又は、パターン間のスペースが０．５〜５μｍの範囲の長さを有してもよく、及び／又は、パターンは、好ましくは、トレンチ、ピット、スリット、柱(pillar)、ピラミッド、正方形、長方形、六角形、多角形、円形、および楕円のうちの１つ又はそれ以上から選択してもよく、及び／又は、パターンは、０．２〜２μｍの範囲の深さを有してもよい。
【００３７】
繰り返しパターンは、一例では、リソグラフプロセスまたは電子ビーム(e-beam)によって形成される。パターンの寸法に依存して、例えば、適切な波長、化学的性質などを有する適切なリソグラフプロセスが選択できる。
【００３８】
「１次元または２次元の繰り返しパターン」とは、あるパターンがそれ自体を１次元または２次元で繰り返すことを示す。一例では、こうした繰り返し周期がｎ単位のパターンと等しく、ここで、ｎは整数（≧１）であり、例えば、１，２，３…等であり、ｎは好ましくは１である。２次元パターンの場合、こうした繰り返し周期がｍ単位のパターンと等しく、ここで、ｍ整数（≧１）であり、例えば、１，２，３…等である。ｍは好ましくは１である。ｎ（およびｍ）が１に等しい場合、パターンの単位は、１つのエレメントおよび、エレメント間にある１つのスペースである。パターンは、偶然によって形成したり設置したりすべきでなく、例えば、エッチピットの場合、エッチピットの場所が転位(dislocation)によって決定されることに留意する。その結果、エッチピットが、一般には表面上にランダムに分布する。
【００３９】
「パターンの部分」は、その繰り返し単位を参照する。
【００４０】
パターンの各部分が０．１〜５０の範囲のアスペクト比を有する結果、有効表面積、特に活性エリアの有効表面積が、５０％以上、好ましくは７５％以上、より好ましくは９０％以上、さらに好ましくは１００％以上、例えば、２００％増加する。一例では、アスペクト比は１〜２５の範囲であり、例えば、２〜１０の範囲である。
【００４１】
ある形状、例えば、本パターンの「アスペクト比」とは、長い方の寸法と短い方の寸法の比を示す。
【００４２】
本開示を通じて、用語「層」とは、層スタック、即ち、２つ又はそれ以上の層も参照している。こうしたスタックは、化学組成の（半）連続傾斜を有する１つ又はそれ以上の層、例えば、最初は１００％  Ａｌ（ｘ＝１）および０％  Ｇａ（ｙ＝０）を有し、最後は０％  Ａｌ（ｘ＝０）および１００％  Ｇａ（ｙ＝１）を有するＡｌｘＧａｙＮ層を含んでもよい。こうしたスタックは、特定の化学組成、例えば、第１ｎ−ＧａＮ層、第２ＩｎＧａＮ層、第３ＧａＮ層、第４ＩｎＧａＮ層などを有する、交互配列した層を含んでもよい。また、組合せも可能である。
【００４３】
本発明はまた、上述のような半導体デバイスを含む電子回路に関する。電子回路は、例えば、上記のいずれか、例えば、トランジスタ、ＦＥＴ、ＨＥＭＴ、ＤＨＦＥＴ、ＬＥＤ、ダイオード、パワーデバイスでもよい。
【００４４】
本発明はさらに、上述のような半導体デバイス、及び／又は、上述のような電子回路を含む装置に関する。装置は、例えば、電子回路、スイッチ、ハイパワー用途、高電圧用途、画像センサ、バイオセンサ、またはイオンセンサのいずれかでもよい。
【００４５】
本発明はまた、上述のような装置の使用、及び／又は、上述のような半導体デバイスの使用、及び／又は、ハイパワー用途及び／又は高電圧用途における上述のような電子回路の使用に関する。
【００４６】
一例では、３５０ｍＡまたは１Ａで動作するハイパワーＬＥＤが提供される。一例では、１×１ｍｍ２の形状を備えた大型ＬＥＤチップが提供される。一例では、２５〜２５０Ａ／ｃｍ２、例えば、３５〜１００Ａ／ｃｍ２の電流密度を備えたＬＥＤが提供される。その量子効率は著しく改善されている。
【００４７】
本デバイスは、増加した面積（これは、より低い面キャリア密度をもたらす）を提供し、一例では、低い内部ピエゾ電界を有する半極性の表面を使用する。これは、より厚いＩＩＩ−Ｖ族量子井戸、例えば、ＩｎＧａＮ井戸の成長を可能にする。実験的に確認されているように、強い(pronounced)ＱＣＳＥ（量子閉じ込めシュタルク効果）が少ないためである。
【００４８】
本説明の利点は、説明全体において詳説されている。特定の好ましい発明態様は、添付の独立および従属の請求項に記述している。従属請求項からの特徴は、単に請求項に明記しただけでなく適切なものとして、独立請求項の特徴および他の従属請求項の特徴との組合せが可能である。これらおよび他の発明態様は、以下に記載した実施形態を参照すると明らかになるであろう。
【図面の簡単な説明】
【００４９】
【図１】先行技術デバイスの内部量子効率と電流密度の関係を示す。
【図２ａ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図２ｂ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図２ｃ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図２ｄ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図３ａ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図３ｂ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図３ｃ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図３ｄ】本発明の一実施形態に係る方法を用いて製造したデバイスの断面を示す。
【図４ａ】本発明の一実施形態に係る方法を用いて製造したデバイスの（１）基板＋ＧａＮ、（３）ｎ型ＭＱＷ、（５）ｐ型ＧａＮを備えた多重量子井戸を持つバンド図を断面で概略的に示す。
【図４ｂ】本発明の一実施形態に係る方法を用いて製造したデバイスの（１）基板＋ＧａＮ、（３）ｎ型ＭＱＷ、（５）ｐ型ＧａＮを備えた多重量子井戸を持つバンド図を断面で概略的に示す。
【図５】先行技術デバイス（１）、低い内部量子効率を有する先行技術デバイス（３）、および本発明の一実施形態に係るデバイス（２）の内部量子効率と電流密度の関係を示す。
【００５０】
図面は、概略に過ぎず、非限定的である。図面において、要素の幾つかのサイズは、説明目的のために、誇張したり、スケールどおり描いていないことがある。請求項中の参照符号は、範囲を限定するものとして解釈すべきでない。異なる図面において、同じ参照符号は、同じまたは類似の要素を参照している。
【発明を実施するための形態】
【００５１】
本発明は、特定の実施形態に関して一定の図面を参照しながら説明しているが、本発明はこれによって限定されず、請求項によってのみ限定される。記載した図面は、概略的に過ぎず、限定的なものでない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。寸法および相対寸法は、本発明の実際の実施品と対応していない。
【００５２】
さらに、説明および請求項での用語「第１」「第２」などは、類似の要素を区別するために使用しており、必ずしも時間的または空間的な順番をランキングや他の方法で記述するためではない。ここで使用した用語は、適切な状況下で交換可能であり、ここで本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能であると理解すべきである。
【００５３】
さらに、説明および請求項での用語「上(top)」、「下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
【００５４】
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連する構成要素だけがＡおよびＢであることを意味する。
【００５５】
本明細書を通じて「一実施形態」または「実施形態」への参照は、実施形態との関連で記載した特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書を通じていろいろな場所での「一実施形態」または「実施形態」の語句の出現は、必ずしも全て同じ実施形態を参照していないが、そうこともある。さらに、１つ又はそれ以上の実施形態において、本発明から当業者にとって明らかなように、特定の特徴、構造または特性は、いずれか適切な方法で組み合わせてもよい。
【００５６】
同様に、本発明の例示の実施形態の説明において、本発明を合理化し、本発明の１つ又はそれ以上の種々の態様の理解を支援する目的で、単一の実施形態、図面、または説明において、いろいろな特徴が一緒にグループ化していることがあると理解すべきである。しかしながら、この発明の方法は、請求項の発明が、各請求項で明示的に記載したものより多くの特徴を必要とするという意図を反映していると解釈すべきでない。むしろ下記の請求項が反映しているように、発明の態様は、単一の前述した実施形態の全ての特徴より少ない場合がある。こうして詳細な説明に追従する請求項は、この詳細な説明の中に明示的に組み込まれており、各請求項は、本発明の別々の実施形態として自立している。
【００５７】
さらに、ここで説明した幾つかの実施形態が、他の実施形態に含まれる幾つかの他でない特徴を含むとともに、当業者によって理解されるように、異なる実施形態の特徴の組合せが本発明の範囲内にあって、異なる実施形態を構成することを意味する。例えば、下記の請求項において、請求した実施形態の何れも、何れの組合せで使用可能である。
【００５８】
ここで提供した説明において、多数の具体的な詳細を説明している。しかしながら、本発明の実施形態は、これらの具体的な詳細なしで実施してもよいことは理解されよう。別の例では、この説明の理解を曖昧にしないために、周知の方法、構造および技法は詳細には示していない。
【００５９】
本開示は、第１態様において半導体デバイスを製造する方法に関するものであり、下記のステップを含む。
・基板、例えば、Ｓｉ，ＳｉＣ，Ｇｅ，サファイア基板およびこれらの組合せ、好ましくはＳｉ基板、例えば、＜１１１＞Ｓｉ基板を用意するステップ。
・第１エピタキシャル半導体層、例えば、ＩＩＩ−Ｖ層、例えば、ＩＩＩ−Ｎ層を基板の上に設けるステップ。
・１次元または２次元の繰り返しパターンを形成するステップ。パターンの各部分が０．１〜５０の範囲のアスペクト比を有する。該パターンは、好ましくは、基板または第１エピタキシャル半導体層に形成される。
【００６０】
一例では、第１エピタキシャル半導体ＩＩＩ−Ｖ層は、ＡｌｘＧａｙＮ層（ｘ，ｙ∈｛０，１｝）、例えばＧａＮである。一例では、この層は、ドープ、例えば、ｎ型ドープされる。ドーピング濃度は、１０１４／ｃｍ３〜１０１７／ｃｍ３の範囲でもよい。一例では、ドーピング濃度は、１×１０１５／ｃｍ３〜６×１０１６／ｃｍ３の範囲でもよい。こうしたドーピング密度は、ｐ型ドープに用いてもよい。
【００６１】
一例では、パターンは、１〜３０の範囲、例えば、２〜２５の範囲、例えば、５〜１０の範囲のアスペクト比を有する。このアスペクト比は、パターンの表面積を都合良く増加させる。この点でアスペクト比は大きくてもよい。しかしながら、アスペクト比の上限は、他の特性の観点から規定してもよい。
【００６２】
パターンは、任意の適切なテクニック、例えば、リソグラフィ、ウェットエッチング、ドライエッチングなどを用いて形成してもよい。パターンは、マスキングおよびエッチングの２ステップ・シーケンスで作製できる。マスキングでは、典型的には感光性レジスト層が堆積され、これは光リソグラフィまたは電子ビームを用いてエッチングマスクへに成形できる。この成形では、標準的なマスク、例えば、ＳｉＯ２マスクまたはＳｉＮマスクが使用できる。より安価な代替方法は、ナノエンボス加工であり、パターンは、柔軟で展性のある層に対して、所望のマスクパターンのネガを備えた原盤金型を押し付けることによって、ポリマーなどの柔軟な層に形成される。ホットまたはコールドのナノエンボス加工が使用でき、そのうちホットエンボス加工は単層プリンティングに最も適している。従来型のスタンプが最も適している。
【００６３】
次のステップにおいて、その表面は、このマスキング層の開口を介してエッチングされる。エッチングは、当業者に周知の適切なウェットエッチング手法、または当業者に周知の手法に従うドライエッチング技術を用いて実施できる。こうしたアスペクト比を提供するために、適切な化学的性質(chemistry)が選択される。適切なエッチングのプロセスは、好ましくは非等方性または一方向性であり、これは、基板またはエピタキシャル層の結晶配向に関係なく垂直方向にのみエッチングすることを意味する。エッチング化学反応は、エッチングすべき材料、例えば、基板中のＳｉ、またはエピタキシャル層がパターン化される場合はＩＩＩ−Ｎに適応させる必要がある。幾つかの例は、ＧａＮ用のＴＭＡＨ（水酸化テトラメチルアンモニウム）エッチャント、またはＳｉ用のＫＯＨ（水酸化カリウム）エッチャントとしてなどがある。
【００６４】
本発明の一実施形態の一例によれば、第１エピタキシャル半導体層の堆積前にパターン形成が適用されて、パターンが基板に形成されるようにした方法が提供される。本発明の一実施形態の他の例によれば、第１エピタキシャル半導体層の形成後にパターン形成が実施され、パターンが第１エピタキシャル半導体層に形成される。
【００６５】
上記２つの状況は、例を用いて説明しており、その例に応じて、最初に第１パターンが、例えば基板に設けられ、あるいは、最初に第エピタキシャル層が設けられ、そこにパターンが設けられる。
【００６６】
第１の場合、突出した形状を有する表面が形成され、続いてエピタキシャル成長が行われる。第２の場合、パターン化した第１エピタキシャル層が設けられ、続いて等角成長(conformal growth)が行われ、更なるステップ後にフラットな表面が得られる。しかしながら、両方の場合、活性表面エリアは著しく増加する。
【００６７】
その例に応じて、例えば、リソグラフィ、化学的性質などの観点から、相応しいパターニングが提供される。任意の更なるステップに応じて、使用する製造技術などのオプション、例えば、その技術と適合するものが選択できる。
【００６８】
他の例では、本発明の一実施形態は、パターンを形成し、第１エピタキシャル半導体層を設けるステップと、第２エピタキシャル半導体層、例えばＩＩＩ−Ｖ層を設けるステップとをさらに含み、好ましくは、ＩＩＩ−Ｖ層の表面配向は｛１１０１｝，｛０００２｝から選択されるようにした方法に関する。
【００６９】
一例では、第２エピタキシャル半導体層はＩＩＩ−Ｎ層、例えば、ＡｌｘＧａｙＮ層（ｘ，ｙ∈｛０，１｝）、例えば、ＧａＮである。一例では、この層は、ドープ、例えば、ｐ型ドープされる。ドーピング濃度は、１０１４／ｃｍ３〜１０１７／ｃｍ３のオーダーである。一例では、ドーピング濃度は、１×１０１５／ｃｍ３〜６×１０１６／ｃｍ３である。
【００７０】
第２エピタキシャル半導体層は、第１エピタキシャル半導体の上部に直接設けてもよく、あるいは追加の中間層が存在してもよい。
【００７１】
例えば、（１１１）Ｓｉ基板におけるトレンチが基板の＜１１０＞方向と平行に配向している場合、第１エピタキシャル層はファセット(facet)形成を示す。５８度の角度が、（１１０１）ファセットと（０００２）ファセットの間に形成される。こうして第１エピタキシャル層の表面積は約２倍になる。この第１エピタキシャル層の上に位置し、これと接触する等角の量子井戸層は、平面な層のものの約２倍大きい活性エリアを有する。
【００７２】
一例では、例えば、第２エピタキシャル半導体エリアを設けることによって、活性エリアを設ける。第２および第１のエピタキシャル層の性質は、ある程度似ていることが好ましく、即ち、類似の材料が好ましい。例えば、類似または同じ材料のｎ型およびｐ型の材料、例えば、それぞれｎ型ＧａＮおよびｐ型ＧａＮを使用してもよい。
【００７３】
一例では、基板及び／又は第１エピタキシャル層は、｛０００２｝面が設けられるように選択される。こうした表面が、大きな表面積、例えば、２５％より大きく、約２００％に達するほど大きな表面積を提供し、さらに低い内部ピエゾ電界をある構造に提供する。これによって、より厚いＩＩＩ−Ｖ層が成長可能になり、実験的に確認されているように、強いＱＣＳＥが少なくなる。
【００７４】
一例では、ある方法が開示されており、パターンは、適応される技術に依存して、０．５〜５μｍの範囲、例えば、１〜２μｍの範囲の幅を有し、及び／又は、パターン間のスペースが、０．５〜５μｍの範囲、例えば、１〜２μｍの範囲の長さを有し、及び／又は、パターンは、好ましくは、トレンチ、、ピット、スリット、柱(pillar)、ピラミッド、正方形、長方形、六角形、多角形、円形、および楕円のうちの１つ又はそれ以上から選択され、及び／又は、パターンは、０．２〜２μｍの範囲、例えば、０．５〜１μｍの範囲の深さを有する。
【００７５】
より旧式の技術がより大きな寸法、例えば、１〜５μｍの範囲の幅に関係し、一方、必要であれば、より新式の技術がより小さな寸法、例えば、０．５〜１μｍの範囲に関係するであろう。同様な考察が幅および深さにもあてはまる。
【００７６】
パターンの形状を慎重に選択することによって、例えば、六角形を選択することによって、表面積の更なる相対増加が得られる。薄い壁が存続でき、パターンの内壁が表面積に追加される。
【００７７】
一例では、パターンの形状およびエピタキシャル層の表面配向が適合しており、例えば、ＧａＮファセット、例えば、（１１０１）ファセット、（０００２）ファセットと組み合わせた六角形、ピラミッドまたは三角形の形状である。
【００７８】
またパターンは、３次元構造、例えば、ピラミッドに関係してもよく、これにより表面積を相対的にさらに増加させる。
【００７９】
一例では、あるパターンの幅、深さ、長さが、多かれ少なかれ同じ大きさ、例えば、０．５〜２μｍの範囲である。
【００８０】
一例では、第１エピタキシャル半導体層を形成する前に、バッファ層を基板上に形成することをさらに含む方法が開示されている。このバッファ層は、基板上に形成された初期層、好ましくは、ＩＩＩ−Ｎ材料、例えば、ＡｌＮを含む層と、ＡｌＧａＮを含み、Ａｌ含量は底部から上部へ減少しているバッファを形成する第２層との１つ又はそれ以上を備える。
【００８１】
初期層を表面と追加層との間の格子差を克服するように設けてもよい。
【００８２】
バッファ層が、本デバイスの更なる特徴を提供できる。
【００８３】
追加の層を設けることによって、最終デバイスの特徴をこうしたデバイスの１つ又はそれ以上の要求に合うように調整できる。
【００８４】
一例では、ある方法では、パターン化した柱／ピット／スリットを鋳型(template)として使用する。ＩＩＩ−Ｖ構造、例えば、ＩｎＧａＮ／ＧａＮ  ＭＱＷが側壁において成長でき、全体活性エリアを増加させてもよい。こうして効率ドループ(droop)が克服される。パターン化した構造は、ピット、柱、スリット、ピラミッドなどにできる。パターン化した構造は、標準のリソグラフまたは自己集合マスクを用いて製造できる。例えば、Ｎｉを高温でアニール処理した場合、Ｎｉ膜がナノ粒子に変化するようになる。ＳｉＯ２マイクロ粒子(microspheres)を使用し、表面をコートして天然マスクを形成できる。
【００８５】
一例では、ＩＩＩ−Ｖ層の特定の表面配向｛１１０１｝，｛０００２｝を設けることによって、比較的低い内部ピエゾ電界が提供される。また、量子井戸効果が改善される。同時に、厚い層が成長可能であり、これにより大電流であっても低い電荷キャリア密度を提供できる。その結果、高い絶縁破壊電圧を有し、大きな電流で低いキャリア密度の半導体デバイスが製造できる。
【００８６】
効率ドループが活性領域（量子井戸）でのキャリア密度に関連することが判った。そのため、活性領域での有効キャリア密度を低減するように、厚いＩｎＧａＮ（〜１０ｎｍ）を備えたダブルヘテロ構造ＬＥＤが先行技術において提案されている。しかしながら、量子井戸内の強い内部電界が量子閉じ込めシュタルク効果を導くため、内部量子効率が厚いＩｎＧａＮ井戸において著しく減少し、換言すると不利になる。幾つかの会社がより大きなチップを使用して電流密度を低減しているが、これは技術的な解決法に関係するだけであり、実用的な解決法ではない。さらに、大型チップサイズを用いることで、コストは著しく増加する。
【００８７】
一例では、本開示は、２つの第１のＩＩＩ−Ｖエピタキシャル半導体層が設けられ、好ましくは、１つのｎ型ＩＩＩ−Ｖ層および２つ又はそれ以上の追加のＩＩＩ−Ｖ層が設けられ、及び／又は、２つ又はそれ以上の第２のＩＩＩ−Ｖエピタキシャル半導体層が設けられる方法に関する。
【００８８】
こうした層は、いわゆる多重量子井戸スタックを形成するために設けることができる。
【００８９】
ＩＩＩ−Ｖ層は、一例では、ＩＩＩ−Ｎ層、例えば、ＡｌｘＧａｙＮ層（ｘ，ｙ∈｛０，１｝）、例えば、ＧａＮである。更なる例では、この層は、ＩｎｘＧａｙＮ（ｘ，ｙ∈｛０，１｝）、例えば、ＩｎＧａＮである。一例では、この層は、交互配列したＧａＮ層およびＩｎＧａＮ層（必要に応じてドープ）のスタックに関係してもよい。
【００９０】
こうした追加の層は、本デバイスの特性をさらに改善できる。
【００９１】
層は、好ましくは、２０〜５００ｎｍ、例えば、５０〜２５０ｎｍ、例えば、１００ｎｍの厚さを有してもよい。一例では、ＧａＮの厚さは、ＩｎＧａＮよりいくらか厚くてもよく、例えば、それぞれ２５０ｎｍおよび１００ｎｍでもよい。一例では、交互配列スタックは、交互配列した比較的厚い層および薄い層を含み、例えば、それぞれ２５０ｎｍおよび１００ｎｍである。
【００９２】
追加の層を設けることによって、最終デバイスの特性が、こうしたデバイスの１つ又はそれ以上の要求に調整できる。一例では、該方法は、２つ又はそれ以上の追加の層は、２つ又はそれ以上の型、例えば、第１型および第２型および任意の第３型の交互配列したＩＩＩ−Ｖ層のスタックを形成し、スタックは多重量子井戸を提供することを開示する。
【００９３】
追加の層を設けることによって、最終デバイスの特性が、こうしたデバイスの１つ又はそれ以上の要求に調整できる。
【００９４】
本開示は、第２態様において、高い絶縁破壊電圧を有し、大電流で低キャリア密度の半導体デバイスに関し、該デバイスは、基板、例えば、Ｓｉ，ＳｉＣ，Ｇｅ，サファイア基板およびこれらの組合せ、好ましくは、Ｓｉ基板、例えば、＜１１１＞Ｓｉ基板と、基板上の第１エピタキシャル半導体層、例えば、ＩＩＩ−Ｖ層と、１次元または２次元の繰り返しパターンを有し、パターンの各部分が０．１〜５０の範囲のアスペクト比を有する。本デバイスの詳細および利点は、前述および後述している。
【００９５】
本開示は、第３態様において、本開示に係る半導体デバイス、例えば、トランジスタ、ＦＥＴ、ＨＥＭＴ、ＤＨＦＥＴ、ＬＥＤ、ダイオード、パワーデバイスを備えた電気回路に関する。
【００９６】
本開示は、第４態様において、本開示に係る半導体デバイス、及び／又は、本開示に係る電気回路を含む装置、例えば、電子回路、スイッチ、ハイパワー用途、高電圧用途、画像センサ、バイオセンサ、またはイオンセンサなどに関する。
【００９７】
本開示は、第５態様において、本開示に係る装置の使用、及び／又は、本開示に係る半導体デバイスの使用、及び／又は、ハイパワー用途及び／又は高電圧用途における本開示に係る電子回路の使用に関する。
【００９８】
本開示は、添付図面によってさらに詳説するが、図面は本来、例示的で説明的であり、本開示の範囲を限定するものでない。当業者にとって、自明または自明でない多くの変形例が、本請求項によって規定される保護範囲内に入るものとして想定できることは明らかであろう。
【００９９】
図１は、先行技術デバイスの内部量子効率と電流密度の関係を示す。
【０１００】
図２ａ〜図２ｄは、本開示に係る方法に従って製造したデバイスの断面を示す。
【０１０１】
ここで最初に、Ｓｉ、サファイアまたはＳｉＣ基板（１）を用意する。この基板の上に、ＩＩＩ−Ｖ層（２）、例えば、ＩＩＩ−Ｖバッファ層が設けられる。バッファ層は、種々のサブ層を含んでもよい。一例では、最初に、ＩＩＩ−Ｎ層、例えば、ＡｌＮ層が設けられ、基板および後続の付着層についての格子寸法の差を補償している。そして、追加の例では、他のＩＩＩ−Ｖ層、例えば、ＧａＮ／ＡｌＧａＮ層を設けてもよい。
【０１０２】
次に、第１エピタキシャル半導体層（３）、例えば、ＩＩＩ−Ｖ層が設けられ、好ましくは、ＩＩＩ−Ｖ層の表面配向は｛１１０１｝，｛０００２｝から選択される。一例では、この層は、ｎ型ＩＩＩ−Ｖ層、例えば、ｎ型ＧａＮ層である。一例では、層厚は、５００ｎｍ〜５μｍ、例えば、２〜３μｍである。
【０１０３】
そして、マスクを用いて、ＩＩＩ−Ｖ層をエッチングすることによって、一例では、ドライエッチングを用いて、ピットの規則的パターンが設けられる。一例では、そのピッチは、１μｍの幅、および１μｍの長さ、および１μｍの深さを有する。例えば、ＧａＮをエッチングするには、Ｃｌベースのプラズマ化学反応がＳｉＮマスクとの組合せで使用できる。
【０１０４】
増加した表面積は、アスペクト比  ２ｈ／（ｄ１＋ｄ２）によって決定される。ここで、ｈは、トレンチ深さ／柱高さであり、ｄ１とｄ２は、上部間隔と底部間隔の個々の特徴部サイズである。例えば、ｄ１，ｄ２，ｈは、全て１μｍであり、その結果、活性エリアに関する表面積は２倍になる。基板中に浅いトレンチを、特別な配向、例えば、Ｓｉ（１１１）基板の＜１１０＞方向に製作することも可能である。トレンチ深さは、トレンチ幅、例えば、０．５μｍ深さおよび２μｍ幅よりもかなり小さくできる。Ｓｉ（１１１）基板の＜１１０＞方向が、ＧａＮの＜１１２０＞方向に対して平行である。例えば、ストライプがこの方向に沿っている場合、最も安定なファセットは｛１１０１｝である。
【０１０５】
そして、薄い１００ｎｍ厚の中間層（４）、一例では、等角成長のＩｎＧａＮ層が設けられる。
【０１０６】
さらに、第２エピタキシャル半導体ｐ型ＩＩＩ−Ｖ層（５）、例えば、ｐ型ＩＩＩ−Ｎ層が設けられる。一例では、ｐ型ＧａＮが設けられ、５００ｎｍ〜５μｍ、例えば、２〜３μｍの厚さを有する。
【０１０７】
図３ａ〜図３ｄは、本発明の一実施形態の方法に従って製造したデバイスの断面を示す。ここで、最初にＳｉ、サファイアまたはＳｉＣ基板（１）を用意する。そして、マスクを用いて、基板をエッチングすることによって、一例では、ドライエッチングを用いて、ピットの規則的パターンが設けられる。一例では、そのピッチは、１μｍの幅、および１μｍの長さ、および１μｍの深さを有する。
【０１０８】
基板上に、第１のＩＩＩ−Ｖ層（３）、例えば、ＩＩＩ−Ｖ層が設けられる。この層は、種々のサブ層を含んでもよい。一例では、最初にＩＩＩ−Ｎ層、例えば、ＧａＮ層が設けられ、好ましくは、ＩＩＩ−Ｖ層の表面配向は｛１１０１｝，｛０００２｝から選択される。
【０１０９】
一例では、この層は、ｎ型ＩＩＩ−Ｖ層、例えば、ｎ型ＧａＮ層である。一例では、層厚は、５００ｎｍ〜５μｍ、例えば、２〜３μｍである。
【０１１０】
そして、薄い１００ｎｍ厚の層（４）、一例では、等角成長のＩｎＧａＮ／ＧａＮ層が設けられる。
【０１１１】
さらに、ｐ型ＩＩＩ−Ｖ層（５）、例えば、ｐ型ＩＩＩ−Ｎ層が設けられる。一例では、ｐ型ＧａＮが設けられ、５００ｎｍ〜５μｍ、例えば、２〜３μｍの厚さを有する。（１１０１）と（０００２）との間の角度が５８°であるため、活性エリアはほぼ２倍になる。
【０１１２】
さらに、半極性方向が低い内部ピエゾ電界を有することが判った。これは、強いＱＣＳＥ（量子閉じ込めシュタルク効果）の小ささのため、より厚い量子井戸（例えば、ＩｎＧａＮ井戸）の成長を可能にする。厚い量子井戸が、有効キャリア密度をさらに低減するようになる。
【０１１３】
全体の活性領域面積を増加させることによって、活性領域での有効キャリア密度が減少し、その結果、効率ドループを低減できる。
【０１１４】
パターン化した構造は、特定の形状または配向を備えた、ＧａＮ鋳型(template)または基板の上に形成できる。
【０１１５】
増加した面積は、とりわけパターン化した構造のアスペクト比によって決定される。
【０１１６】
図４ａ〜図４ｂは、本発明の一実施形態に係る方法を用いて製造したデバイスの（１）基板＋ＧａＮ、（３）ｎ型ＭＱＷ、（５）ｐ型ＧａＮを備えた多重量子井戸を持つバンド図を断面で概略的に示す。このデバイスは、一例では、基板（１）、第１のＩＩＩ−Ｖ層（３ａ，３ｂ，３ｃ）、および第２のＩＩＩ−Ｖ（５ａ，５ｂ）に関して、図２と図３にそれぞれ示したデバイスと同様な方法で製造できる。矢印は、後続の層を示す。
【０１１７】
効率ドループを最小化するための他の可能性が、ＩｎＧａＮ／ＩｎＧａＮ  ＭＱＷを使用することである。ＧａＮにおける正孔の短い拡散距離および低い移動度に起因して、光の大部分が上部の単一量子井戸において放射される。ＭＱＷにおけるＧａＮ障壁が高いため、注入された正孔が、例えば、上部のＩｎＧａＮ井戸に蓄積されることが判った。ＩｎＧａＮ／ＩｎＧａＮ量子井戸を使用することによって、障壁高さは減少し、正孔が下部のＩｎＧａＮ井戸に到達する機会が多くなる。こうして上部の単一量子井戸における全体キャリア密度は著しく減少する。
【０１１８】
図５は、先行技術デバイス（１）、低い内部量子効率を有する先行技術デバイス（３）、および本デバイス（２）の内部量子効率と電流密度の関係を示す。本開示の一例の結果はカーブ（２）として示す。ＭＱＷにおいて欠陥が多い場合、効率ドループはあまり顕著ではないが、絶対量子効率が低いため、これは心配するほどではない。
【図１】
2012222354.tif 000003
【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
2012222354.tif 000007
【図３ａ】
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【図３ｂ】
2012222354.tif 000009
【図３ｃ】
2012222354.tif 000010
【図３ｄ】
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【図４ａ】
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【図４ｂ】
2012222354.tif 000013
【図５】
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【外国語明細書】
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