(57)【要約】【課題】発光素子の輝度ばらつきを抑制した、画素サイズの小さい画像表示装置およびその駆動方法を提供する。【解決手段】リセットスイッチＳＷＲは、プリチャージ期間およびデータ書込期間に、駆動トランジスタＴＲＤのゲート電極とドレイン電極とを導通させる。点灯制御スイッチＳＷＩは、発光期間に、駆動トランジスタＴＲＤのドレイン電極と発光素子ＩＬとを導通させる。電荷放電スイッチＳＷＤは、プリチャージ期間に、駆動トランジスタＴＲＤのドレイン電極をそのゲート電極の電位を制御するためのリセット制御線ＲＥＳに導通させる。プリチャージ期間には、リセット制御線ＲＥＳに駆動トランジスタＴＲＤのドレイン電極より低い電位が印加される。【選択図】図２
2012133207.tif 000002
【特許請求の範囲】
【請求項１】
電流量に応じた輝度で発光する発光素子と、
データ書込期間に、データ線からのデータ信号が一端に供給される保持容量と、
前記データ書込期間に、ソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記保持容量の他端に供給し、該データ書込期間の後の発光期間に、前記保持容量が保持する電位差に応じたゲート電極とソース電極との間の電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する駆動トランジスタと、
前記データ書込期間の前のプリチャージ期間および前記データ書込期間に、前記駆動トランジスタのゲート電極とドレイン電極とを導通させるリセットスイッチと、
前記発光期間に、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる点灯制御スイッチと、
前記プリチャージ期間に、前記駆動トランジスタのドレイン電極を前記駆動トランジスタのゲート電極の電位を制御するためのゲート制御線に導通させる電荷放電スイッチと、
を含み、
前記ゲート制御線には、前記プリチャージ期間に、前記駆動トランジスタのドレイン電極より低い電位が印加される、
ことを特徴とする画像表示装置。
【請求項２】
前記プリチャージ期間に、電源電位と前記駆動トランジスタのソース電極との導通を遮断する電源制御スイッチ、
をさらに含むことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記点灯制御スイッチは、前記プリチャージ期間にも、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる、
ことを特徴とする請求項２に記載の画像表示装置。
【請求項４】
前記プリチャージ期間は、
前記点灯制御スイッチが前記駆動トランジスタのドレイン電極と前記発光素子との導通を遮断する第１プリチャージ期間と、
前記第１プリチャージ期間の後に前記点灯制御スイッチが前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる第２プリチャージ期間と、
を含むことを特徴とする請求項３に記載の画像表示装置。
【請求項５】
前記プリチャージ期間および前記データ書込期間に、前記保持容量の一端を前記データ線に導通させる選択スイッチ、
をさらに含むことを特徴とする請求項１に記載の画像表示装置。
【請求項６】
前記リセットスイッチおよび前記選択スイッチは、互いに同極性のトランジスタであり、
前記リセットスイッチのゲート電極および前記選択スイッチのゲート電極は、該ゲート電極の電位を共通に制御するリセット制御線に接続されている、
をさらに含むことを特徴とする請求項５に記載の画像表示装置。
【請求項７】
前記発光期間に、前記保持容量の一端を発光制御信号を供給する発光制御信号線に導通させる発光制御信号供給スイッチをさらに含み、
前記駆動トランジスタは、前記発光期間に、前記保持容量が保持する電位差と前記発光制御信号により制御される前記保持容量の一端の電位とに応じて前記電流の量を制御する、
ことを特徴とする請求項６に記載の画像表示装置。
【請求項８】
前記リセットスイッチおよび前記発光制御信号供給スイッチは、互いに逆極性のトランジスタであり、
前記発光制御信号供給スイッチのゲート電極は、前記リセット制御線に接続されている、
ことを特徴とする請求項７に記載の画像表示装置。
【請求項９】
前記駆動トランジスタ、前記リセットスイッチ、および前記選択スイッチは、Ｐチャネル型トランジスタであり、
前記ゲート制御線は、前記リセット制御線である、
ことを特徴とする請求項８に記載の画像表示装置。
【請求項１０】
前記ゲート制御線は、前記発光制御信号線である、
ことを特徴とする請求項７に記載の画像表示装置。
【請求項１１】
前記電源制御スイッチおよび前記電荷放電スイッチは、互いに逆極性のトランジスタであり、
前記電源制御スイッチのゲート電極および前記電荷放電スイッチのゲート電極は、該ゲート電極の電位を共通に制御する電源スイッチ制御線に接続されている、
ことを特徴とする請求項２に記載の画像表示装置。
【請求項１２】
複数の発光素子と、
前記複数の発光素子に流れる電流の量をそれぞれ制御する複数のＰチャネル型トランジスタと、
前記複数のＰチャネル型トランジスタのゲート電極の電位を制御するゲート制御線と、
を含み、
前記複数のＰチャネル型トランジスタの少なくとも１つのドレイン電極は、前記ゲート制御線に接続されている、
ことを特徴とする画像表示装置。
【請求項１３】
電流量に応じた輝度で発光する発光素子と、保持容量と、前記保持容量が保持する電位差に応じたゲート電極とソース電極との間の電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する駆動トランジスタと、を含む画像表示装置の駆動方法であって、
データ線からのデータ信号を前記保持容量の一端に供給するとともに、前記駆動トランジスタのソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記保持容量の他端に供給するデータ書込ステップと、
前記データ書込ステップの後に、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる発光ステップと、
前記データ書込ステップの前に、前記駆動トランジスタのゲート電極とドレイン電極とを導通させるとともに、前記駆動トランジスタのドレイン電極を該ドレイン電極より低い電位が印加されるゲート制御線であって前記駆動トランジスタのゲート電極の電位を制御するためのゲート制御線に導通させるプリチャージステップと、
を含むことを特徴とする画像表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を有する画像表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
発光素子（たとえば有機ＥＬ素子）を有する画素回路を複数含む画像表示装置が知られている。これらの画素回路には、それぞれ、発光輝度を示すデータ信号（映像信号）を供給するデータ線が接続されており、そのデータ信号に応じた電位差を保持する保持容量と、保持容量が保持する電位差により生じるゲート−ソース間電圧に応じた量の電流を発光素子に流す駆動トランジスタと、が設けられている。発光素子は、この駆動トランジスタにより制御される電流量に応じた輝度で、つまりデータ線から供給されるデータ信号に応じた輝度で発光する。
【０００３】
ただし、現行の製造技術では駆動トランジスタの閾値電圧等の特性をそろえることが難しいため、上記構成だけでは画素回路ごとに発光素子の輝度にばらつきが生じてしまう。
【０００４】
そこで従来、データ信号により生じる電位差を駆動トランジスタの閾値電圧分だけ補正してから保持容量に保持させ、駆動トランジスタにより制御される電流量のばらつき（発光素子の輝度のばらつき）を抑制する画素回路およびその駆動方法が開発されている。
【０００５】
たとえば、特許文献１には、発光素子の点灯を制御する点灯制御スイッチや、データ信号に応じた電位差を保持する保持容量などに溜まる電荷を逃がすためのプリチャージ／リセット用スイッチなどが設けられた画素回路が開示されている。
【０００６】
また、特許文献２には、データ書込みと発光とが行ごとに異なるタイミングで行われる画像表示装置において、電流を流さない非駆動期間が設けられた電源パルスを発光素子に印加する駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１５７２５０号公報
【特許文献２】特開２００８−１２２４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の技術では、点灯制御スイッチの他にプリチャージ／リセット用のスイッチなどを画素回路に設けるため、画素回路の構成が複雑になる。また、上記特許文献２では、負電源が必要になる上、画素回路の構成も複雑になる。画素回路の構成が複雑になると、画素サイズを大きくせざるを得ず、解像度の向上が難しい。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、発光素子の輝度ばらつきを抑制した、画素サイズの小さい画像表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）上記課題を解決するために、本発明に係る画像表示装置は、電流量に応じた輝度で発光する発光素子と、データ書込期間に、データ線からのデータ信号が一端に供給される保持容量と、前記データ書込期間に、ソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記保持容量の他端に供給し、該データ書込期間の後の発光期間に、前記保持容量が保持する電位差に応じたゲート電極とソース電極との間の電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する駆動トランジスタと、前記データ書込期間の前のプリチャージ期間および前記データ書込期間に、前記駆動トランジスタのゲート電極とドレイン電極とを導通させるリセットスイッチと、前記発光期間に、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる点灯制御スイッチと、前記プリチャージ期間に、前記駆動トランジスタのドレイン電極を前記駆動トランジスタのゲート電極の電位を制御するためのゲート制御線に導通させる電荷放電スイッチと、を含み、前記ゲート制御線には、前記プリチャージ期間に、前記駆動トランジスタのドレイン電極より低い電位が印加されることを特徴とする。
【００１１】
（２）（１）において、前記プリチャージ期間に、電源電位と前記駆動トランジスタのソース電極との導通を遮断する電源制御スイッチをさらに含んでもよい。
【００１２】
（３）（２）において、前記点灯制御スイッチは、前記プリチャージ期間にも、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させてもよい。
【００１３】
（４）（３）において、前記プリチャージ期間は、前記点灯制御スイッチが前記駆動トランジスタのドレイン電極と前記発光素子との導通を遮断する第１プリチャージ期間と、前記第１プリチャージ期間の後に前記点灯制御スイッチが前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる第２プリチャージ期間と、を含んでもよい。
【００１４】
（５）（１）において、前記プリチャージ期間および前記データ書込期間に、前記保持容量の一端を前記データ線に導通させる選択スイッチをさらに含んでもよい。
【００１５】
（６）（５）において、前記リセットスイッチおよび前記選択スイッチは、互いに同極性のトランジスタであり、前記リセットスイッチのゲート電極および前記選択スイッチのゲート電極は、該ゲート電極の電位を共通に制御するリセット制御線に接続されていてもよい。
【００１６】
（７）（６）において、前記発光期間に、前記保持容量の一端を発光制御信号を供給する発光制御信号線に導通させる発光制御信号供給スイッチをさらに含み、前記駆動トランジスタは、前記発光期間に、前記保持容量が保持する電位差と前記発光制御信号により制御される前記保持容量の一端の電位とに応じて前記電流の量を制御してもよい。
【００１７】
（８）（７）において、前記リセットスイッチおよび前記発光制御信号供給スイッチは、互いに逆極性のトランジスタであり、前記発光制御信号供給スイッチのゲート電極は、前記リセット制御線に接続されていてもよい。
【００１８】
（９）（８）において、前記駆動トランジスタ、前記リセットスイッチ、および前記選択スイッチは、Ｐチャネル型トランジスタであり、前記ゲート制御線は、前記リセット制御線であってもよい。
【００１９】
（１０）（７）において、前記ゲート制御線は、前記発光制御信号線であってもよい。
【００２０】
（１１）（２）において、前記電源制御スイッチおよび前記電荷放電スイッチは、互いに逆極性のトランジスタであり、前記電源制御スイッチのゲート電極および前記電荷放電スイッチのゲート電極は、該ゲート電極の電位を共通に制御する電源スイッチ制御線に接続されていてもよい。
【００２１】
（１２）上記課題を解決するために、本発明に係る画像表示装置は、複数の発光素子と、前記複数の発光素子に流れる電流の量をそれぞれ制御する複数のＰチャネル型トランジスタと、前記複数のＰチャネル型トランジスタのゲート電極の電位を制御するゲート制御線と、を含み、前記複数のＰチャネル型トランジスタの少なくとも１つのドレイン電極は、前記ゲート制御線に接続されていることを特徴とする。
【００２２】
（１３）上記課題を解決するために、本発明に係る画像表示装置の駆動方法は、電流量に応じた輝度で発光する発光素子と、保持容量と、前記保持容量が保持する電位差に応じたゲート電極とソース電極との間の電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する駆動トランジスタと、を含む画像表示装置の駆動方法であって、データ線からのデータ信号を前記保持容量の一端に供給するとともに、前記駆動トランジスタのソース電極およびドレイン電極を介してゲート電極に電流を流して該ゲート電極の電位である補正電位を前記保持容量の他端に供給するデータ書込ステップと、前記データ書込ステップの後に、前記駆動トランジスタのドレイン電極と前記発光素子とを導通させる発光ステップと、前記データ書込ステップの前に、前記駆動トランジスタのゲート電極とドレイン電極とを導通させるとともに、前記駆動トランジスタのドレイン電極を該ドレイン電極より低い電位が印加されるゲート制御線であって前記駆動トランジスタのゲート電極の電位を制御するためのゲート制御線に導通させるプリチャージステップと、を含むことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、発光素子の輝度ばらつきを抑制しながら、画素サイズを小さくすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態１−３に係る画像表示装置の構成の一例を示す図である。
【図２】実施形態１に係る画素回路の回路図である。
【図３】図２に示す画素回路に供給される信号の一例を示す波形図である。
【図４Ａ】プリチャージ期間におけるスイッチの状態を示す図である。
【図４Ｂ】データ書込期間におけるスイッチの状態を示す図である。
【図４Ｃ】発光期間におけるスイッチの状態を示す図である。
【図５】図２に示す画素回路に供給される信号の他の一例を示す波形図である。
【図６Ａ】第１プリチャージ期間におけるスイッチの状態を示す図である。
【図６Ｂ】第２プリチャージ期間におけるスイッチの状態を示す図である。
【図６Ｃ】データ書込期間におけるスイッチの状態を示す図である。
【図６Ｄ】発光期間におけるスイッチの状態を示す図である。
【図７】実施形態２に係る画素回路の回路図である。
【図８】図７に示す画素回路に供給される信号の一例を示す波形図である。
【図９Ａ】第１プリチャージ期間におけるスイッチの状態を示す図である。
【図９Ｂ】第２プリチャージ期間におけるスイッチの状態を示す図である。
【図９Ｃ】データ書込期間におけるスイッチの状態を示す図である。
【図９Ｄ】発光期間におけるスイッチの状態を示す図である。
【図１０】実施形態３に係る画素回路の回路図である。
【図１１】図１０に示す画素回路に供給される信号の一例を示す波形図である。
【図１２Ａ】プリチャージ期間におけるスイッチの状態を示す図である。
【図１２Ｂ】データ書込期間におけるスイッチの状態を示す図である。
【図１２Ｃ】発光期間におけるスイッチの状態を示す図である。
【図１３】実施形態１−３に係る画像表示装置の構成の変形例を示す図である。
【図１４】リセット制御線用ゲート出力バッファの構成の一例を示す図である。
【図１５Ａ】図１４に示すリセット制御線用ゲート出力バッファのＰチャネルＭＯＳの構造を示す図である。
【図１５Ｂ】図１４に示すリセット制御線用ゲート出力バッファのＮチャネルＭＯＳの構造を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態１−３を図面に基づいて詳細に説明する。これらの実施形態では、発光素子として有機ＥＬ素子を用いた画像表示装置に本発明を適用した場合について説明する。なお、同じ機能を有する構成要素には同じ符号を付し、その説明を省略する。
【００２６】
図１は、実施形態１−３に係る画像表示装置の構成の一例を示す図である。画像表示装置は、垂直走査回路ＹＤＶと、データ線駆動回路ＸＤＶと、電源回路ＰＷＵと、複数の画素回路ＰＣと、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路と、を含む。
【００２７】
このうち図１に示す回路は、主にアレイ基板とドライバ集積回路とに設けられている。たとえば、データ線駆動回路ＸＤＶ、垂直走査回路ＹＤＶおよび電源回路ＰＷＵは、アレイ基板上の領域であって表示領域ＤＡの外側の領域に設けられている。なお、これらの一部はドライバ集積回路にも設けられている。また、画素回路ＰＣは、アレイ基板上に設けられた表示領域ＤＡ内にマトリクス状に配置されている。画像表示装置の解像度がＮ行Ｍ列で３色カラー表示であれば、表示領域ＤＡ内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並ぶ。以下、画素回路ＰＣの各行を画素行ＰＸＬと呼ぶ。
【００２８】
表示領域ＤＡ内では、画素回路ＰＣの各列に対応して、データ線ＤＡＴが図中上下方向に延びている。データ線ＤＡＴの一端はデータ線駆動回路ＸＤＶに接続されており、その一端にはデータ線駆動回路ＸＤＶからデータ信号が供給される。図面では、ｍ列目の画素回路ＰＣに対応するデータ線ＤＡＴをＤＡＴｍと表記する。
【００２９】
また、表示領域ＤＡ内では、画素回路ＰＣの各行に対応して、リセット制御線ＲＥＳと、点灯制御線ＩＬＭと、電源スイッチ制御線ＣＴＰと、が図中左右方向に延びている。リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの一端は、垂直走査回路ＹＤＶに接続されている。図面では、ｎ行目の画素回路ＰＣに対応するリセット制御線ＲＥＳをＲＥＳｎ、点灯制御線ＩＬＭをＩＬＭｎと表記する。
【００３０】
表示領域ＤＡ内の各画素回路ＰＣには、電源線ＰＷＬが接続されており、この電源線ＰＷＬを介して電源回路ＰＷＵから電源電位が供給される。
【００３１】
［実施形態１］
図２は、実施形態１に係る画素回路ＰＣの回路図である。画素回路ＰＣは、発光素子ＩＬと、保持容量ＣＰと、駆動トランジスタＴＲＤと、リセットスイッチＳＷＲと、電荷放電スイッチＳＷＤと、点灯制御スイッチＳＷＩと、電源制御スイッチＳＷＰと、選択スイッチＳＷＳと、発光制御信号供給スイッチＳＷＦと、を含む。
【００３２】
発光素子ＩＬは、それを流れる電流の量に応じて輝度が変化する素子であり、本実施形態では有機ＥＬ素子である。有機ＥＬ素子は、一般的に整流素子の特性をもつためＯＬＥＤ（Organic light-emitting diode）とも呼ばれる。発光素子ＩＬのカソードには接地電位が供給される。この接地電位は必ずしも接地された電極から供給されなくてもよい。
【００３３】
保持容量ＣＰは、データ線ＤＡＴから供給されるデータ信号に応じた電位差を保持する。保持容量ＣＰの一端は選択スイッチＳＷＳを介してデータ線ＤＡＴに接続され、その他端は駆動トランジスタＴＲＤのゲート電極に接続されている。
【００３４】
駆動トランジスタＴＲＤは、Ｐチャネル型の薄膜トランジスタであり、ゲート電極に印加される電位とソース電極に印加される電位との電位差に応じてソース電極からドレイン電極へ流れる電流の量を制御する。駆動トランジスタＴＲＤのソース電極は、電源制御スイッチＳＷＰを介して電源線ＰＷＬに接続され、駆動トランジスタＴＲＤのドレイン電極は点灯制御スイッチＳＷＩを介して発光素子ＩＬのアノードに接続されている。
【００３５】
リセットスイッチＳＷＲの一端は駆動トランジスタＴＲＤのゲート電極に接続され、その他端は駆動トランジスタＴＲＤのドレイン電極に接続されている。電荷放電スイッチＳＷＤの一端はリセット制御線ＲＥＳに接続され、その他端は駆動トランジスタＴＲＤのドレイン電極に接続されている。発光制御信号供給スイッチＳＷＦの一端は保持容量ＣＰの一端に接続され、その他端は発光制御信号線ＲＥＦに接続されている。
【００３６】
リセットスイッチＳＷＲ、選択スイッチＳＷＳ、および電源制御スイッチＳＷＰは、Ｐチャネル型の薄膜トランジスタである（ここでは、リセットスイッチＳＷＲだけダブルゲート構造にしている）。一方、点灯制御スイッチＳＷＩおよびドレイン電荷放電スイッチＳＷＤは、Ｎチャネル型の薄膜トランジスタである。このうち、リセットスイッチＳＷＲのゲート電極、選択スイッチＳＷＳのゲート電極、および発光制御信号供給スイッチＳＷＦのゲート電極は、リセット制御線ＲＥＳに接続されている。一方、点灯制御スイッチＳＷＩのゲート電極は、点灯制御線ＩＬＭに接続され、電源制御スイッチＳＷＰのゲート電極および電荷放電スイッチＳＷＤのゲート電極は、電源スイッチ制御線ＣＴＰに接続されている。
【００３７】
上記のとおり、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの一端は、いずれも垂直走査回路ＹＤＶに接続されており、電源線ＰＷＬは、電源回路ＰＷＵに接続されている。
【００３８】
次に、実施形態１に係る画像表示装置の駆動方法について説明する。
【００３９】
図３は、図２に示す画素回路ＰＣに供給される信号の一例を示す波形図である。図３には、上から順に、リセット制御線ＲＥＳに印加される電位の波形、点灯制御線ＩＬＭに印加される電位の波形、電源スイッチ制御線ＣＴＰに印加される電位の波形が示されている。ここでは、１フィールド期間ＴＦが、画素回路ＰＣに蓄積された電荷をリセットするプリチャージ期間Ｔ１と、画素回路ＰＣにデータを書き込むデータ書込期間Ｔ２と、発光素子ＩＬを発光させる発光期間Ｔ３と、を含む。これらの期間の境界は、各画素行ＰＸＬの走査タイミングに応じて異なる。
【００４０】
図４Ａは、プリチャージ期間Ｔ１における画素回路ＰＣのスイッチの状態を示す図である。プリチャージ期間Ｔ１では、次のデータ書込期間Ｔ２の開始時に駆動トランジスタＴＲＤがソース電極からドレイン電極に電流を流せるように、保持容量ＣＰの電荷がリセット制御線ＲＥＳに放電される。また、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷によってデータ信号と関係なく発光素子ＩＬが微発光することを防ぐために、寄生容量ＣＰＲの電荷もリセット制御線ＲＥＳに放電される。
【００４１】
すなわち、プリチャージ期間Ｔ１では、リセット制御線ＲＥＳの電位がローレベルとなり、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がハイレベルとなる（図３参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオン（導通状態）となり、発光制御信号供給スイッチＳＷＦおよび電源制御スイッチＳＷＰはオフ（遮断状態）となる。これにより、保持容量ＣＰの駆動トランジスタＴＲＤ側の一端がローレベル（駆動トランジスタＴＲＤのドレイン電極より低い電位）が印加されたリセット制御線ＲＥＳに導通し、保持容量ＣＰに蓄積された電荷がリセット制御線ＲＥＳに放電される。また、発光素子ＩＬの駆動トランジスタＴＲＤ側の一端がリセット制御線ＲＥＳに導通し、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷もリセット制御線ＲＥＳに放電される。
【００４２】
図４Ｂは、その後のデータ書込期間Ｔ２における画素回路ＰＣのスイッチの状態を示す図である。データ書込期間Ｔ２では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がローレベルとなる（図３参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、および電源制御スイッチＳＷＰはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤはダイオード接続となり、駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極との間の電位差が閾値電圧となるまで電流が流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が印加され、保持容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を保持する。これにより、駆動トランジスタＴＲＤの特性ばらつきが補償される。
【００４３】
なお、１行目の画素回路ＰＣへのデータ書込期間Ｔ２が終わると、２行目の画素回路ＰＣへのデータ書込期間Ｔ２が始まり、以降Ｎ行目の画素回路ＰＣまで順次データ書込が行われる。
【００４４】
図４Ｃは、その後の発光期間Ｔ３における画素回路ＰＣのスイッチの状態を示す図である。発光期間Ｔ３では、リセット制御線ＲＥＳおよび点灯制御線ＩＬＭの電位がハイレベルとなり、電源スイッチ制御線ＣＴＰの電位がローレベルとなる（図３参照）。これに伴って、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電源制御スイッチＳＷＰはオンとなり、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤのソース電極が電源線ＰＷＬに接続され、電源回路ＰＷＵは電源電位を駆動トランジスタＴＲＤのソース電極に供給する。このタイミングで発光制御信号線ＲＥＦには発光制御信号の電位が印加され、駆動トランジスタＴＲＤのゲート電極には発光制御信号の電位に保持容量ＣＰが保持する電位差を加えた電位が供給される。駆動トランジスタＴＲＤは、そのゲート電極の電位とソース電極の電位との電位差によってソース電極からドレイン電極へ流れる電流の量を制御する。最低輝度とするために駆動トランジスタＴＲＤがオフにされる場合を除いて駆動トランジスタＴＲＤからの電流は発光素子ＩＬを流れ、発光素子ＩＬはその電流の量に応じた輝度で発光する。発光期間Ｔ３が終わると、次のプリチャージ期間Ｔ１が始まる。
【００４５】
このように、図２に示す画素回路ＰＣでは、駆動トランジスタＴＲＤのゲート電極の電位を制御するゲート制御線の１つであるリセット制御線ＲＥＳを、保持容量ＣＰおよび発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷の放電経路としても用いるため、放電専用の経路を新たに設ける必要がない。また、選択スイッチＳＷＳおよびリセットスイッチＳＷＲを互いに同極性のトランジスタにし、発光制御信号供給スイッチＳＷＦをそれとは逆極性のトランジスタにすることで、これら３つのスイッチングを１本のリセット制御線ＲＥＳで共通に制御し、配線数の増加を抑制している。同様に、電源制御スイッチＳＷＰおよび電荷放電スイッチＳＷＤを互いに逆極性のトランジスタにすることで、これら２つをスイッチングも１本の電源スイッチ制御線ＣＴＰで共通に制御する。このため、発光素子ＩＬの輝度ばらつきを抑制しながら、画素サイズを小さくすることができる。
【００４６】
また、図２に示す画素回路ＰＣを図３に示す波形の信号で駆動すれば、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷がプリチャージ期間Ｔ１で放電されるため、発光素子ＩＬの不要な発光を抑制し、コントラストを向上させることができる。さらに、プリチャージ期間Ｔ１に電源制御スイッチＳＷＰをオフにして電源回路ＰＷＵからの電流を遮断することで、リセット制御線ＲＥＳに流れる電流を低減することができる。
【００４７】
なお、図２に示す画素回路ＰＣには、図３に示す波形とは異なる波形を有する信号を供給してもよい。
【００４８】
図５は、図２に示す画素回路ＰＣに供給される信号の他の一例を示す波形図である。図５には、上から順に、リセット制御線ＲＥＳに印加される電位の波形、点灯制御線ＩＬＭに印加される電位の波形、電源スイッチ制御線ＣＴＰに印加される電位の波形が示されている。ここでは、１フィールド期間ＴＦが、保持容量ＣＰに蓄積された電荷をリセットする第１プリチャージ期間Ｔ１Ａと、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷をリセットする第２プリチャージ期間Ｔ１Ｂと、画素回路ＰＣにデータを書き込むデータ書込期間Ｔ２と、発光素子ＩＬを発光させる発光期間Ｔ３と、を含む。
【００４９】
図６Ａは、第１プリチャージ期間Ｔ１Ａにおける画素回路ＰＣのスイッチの状態を示す図である。第１プリチャージ期間Ｔ１では、次のデータ書込期間Ｔ２の開始時に駆動トランジスタＴＲＤがソース電極からドレイン電極に電流を流せるように、保持容量ＣＰの電荷がリセット制御線ＲＥＳに放電される。
【００５０】
すなわち、第１プリチャージ期間Ｔ１Ａでは、リセット制御線ＲＥＳおよび点灯制御線ＩＬＭの電位がローレベルとなり、電源スイッチ制御線ＣＴＰの電位がハイレベルとなる（図５参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電源制御スイッチＳＷＰはオフとなる。これにより、保持容量ＣＰの駆動トランジスタＴＲＤ側の一端がローレベル（駆動トランジスタＴＲＤのドレイン電極より低い電位）が印加されたリセット制御線ＲＥＳに導通し、保持容量ＣＰに蓄積された電荷がリセット制御線ＲＥＳに放電される。ここでは、点灯制御スイッチＳＷＩが駆動トランジスタＴＲＤのドレイン電極と発光素子ＩＬとの導通を遮断しているため、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷は放電されない。
【００５１】
図６Ｂは、その後の第２プリチャージ期間Ｔ１Ｂにおける画素回路ＰＣのスイッチの状態を示す図である。第２プリチャージ期間Ｔ１Ｂでは、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷によってデータ信号と関係なく発光素子ＩＬが微発光することを防ぐために、寄生容量ＣＰＲの電荷がリセット制御線ＲＥＳに放電される。
【００５２】
すなわち、第２プリチャージ期間Ｔ１Ｂでは、リセット制御線ＲＥＳの電位がローレベルとなり、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がハイレベルとなる（図５参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオンとなり、発光制御信号供給スイッチＳＷＦおよび電源制御スイッチＳＷＰはオフとなる。これにより、発光素子ＩＬの駆動トランジスタＴＲＤ側の一端がリセット制御線ＲＥＳに導通し、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷がローレベルが印加されたリセット制御線ＲＥＳに放電される。
【００５３】
図６Ｃは、その後のデータ書込期間Ｔ２における画素回路ＰＣのスイッチの状態を示す図である。データ書込期間Ｔ２では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がローレベルとなる（図５参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、および電源制御スイッチＳＷＰはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤはダイオード接続となり、駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極との間の電位差が閾値電圧となるまで電流が流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が印加され、保持容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を保持する。
【００５４】
図６Ｄは、その後の発光期間Ｔ３における画素回路ＰＣのスイッチの状態を示す図である。発光期間Ｔ３では、リセット制御線ＲＥＳおよび点灯制御線ＩＬＭの電位がハイレベルとなり、電源スイッチ制御線ＣＴＰの電位がローレベルとなる（図５参照）。これに伴って、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電源制御スイッチＳＷＰはオンとなり、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤのソース電極が電源線ＰＷＬに接続され、電源回路ＰＷＵは電源電位を駆動トランジスタＴＲＤのソース電極に供給する。このタイミングで発光制御信号線ＲＥＦには発光制御信号の電位が印加され、駆動トランジスタＴＲＤのゲート電極には発光制御信号の電位に保持容量ＣＰが保持する電位差を加えた電位が供給される。駆動トランジスタＴＲＤは、そのゲート電極の電位とソース電極の電位との電位差によってソース電極からドレイン電極へ流れる電流の量を制御する。最低輝度とするために駆動トランジスタＴＲＤがオフにされる場合を除いて駆動トランジスタＴＲＤからの電流は発光素子ＩＬを流れ、発光素子ＩＬはその電流の量に応じた輝度で発光する。発光期間Ｔ３が終わると、次の第１プリチャージ期間Ｔ１Ａが始まる。
【００５５】
このように、図２に示す画素回路ＰＣを図５に示す波形の信号で駆動すれば、保持容量ＣＰに蓄積された電荷が第１プリチャージ期間Ｔ１Ａで放電された後に、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷が第２プリチャージ期間Ｔ１Ｂで放電される。このため、保持容量ＣＰに蓄積された電荷が発光素子ＩＬに流れ込むことを防止できる。
【００５６】
［実施形態２］
図７は、実施形態２に係る画素回路ＰＣの回路図である。画素回路ＰＣは、発光素子ＩＬと、保持容量ＣＰと、駆動トランジスタＴＲＤと、リセットスイッチＳＷＲと、電荷放電スイッチＳＷＤと、点灯制御スイッチＳＷＩと、電源制御スイッチＳＷＰと、選択スイッチＳＷＳと、発光制御信号供給スイッチＳＷＦと、を含む。
【００５７】
実施形態２に係る画素回路ＰＣは、実施形態１に係る画素回路ＰＣと比較して、電荷放電スイッチＳＷＤの一端が発光制御信号線ＲＥＦに接続されている点、保持容量ＣＰおよび発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷を発光制御信号線ＲＥＦに放電する点、が異なる。以下では、実施形態１との相違点を中心に説明する。
【００５８】
図８は、図７に示す画素回路に供給される信号の一例を示す波形図である。図８には、上から順に、リセット制御線ＲＥＳに印加される電位の波形、点灯制御線ＩＬＭに印加される電位の波形、電源スイッチ制御線ＣＴＰに印加される電位の波形、発光制御信号線ＲＥＦに印加される電位の波形が示されている。ここでは、１フィールド期間ＴＦが、保持容量ＣＰに蓄積された電荷をリセットする第１プリチャージ期間Ｔ１Ａと、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷をリセットする第２プリチャージ期間Ｔ１Ｂと、画素回路ＰＣにデータを書き込むデータ書込期間Ｔ２と、発光素子ＩＬを発光させる発光期間Ｔ３と、を含む。
【００５９】
図９Ａは、第１プリチャージ期間Ｔ１Ａにおける画素回路ＰＣのスイッチの状態を示す図である。第１プリチャージ期間Ｔ１Ａでは、次のデータ書込期間Ｔ２の開始時に駆動トランジスタＴＲＤがソース電極からドレイン電極に電流を流せるように、保持容量ＣＰの電荷が発光制御信号線ＲＥＦに放電される。
【００６０】
すなわち、第１プリチャージ期間Ｔ１Ａでは、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび発光制御信号線ＲＥＦの電位がローレベルとなり、電源スイッチ制御線ＣＴＰの電位がハイレベルとなる（図８参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電源制御スイッチＳＷＰはオフとなる。これにより、保持容量ＣＰの駆動トランジスタＴＲＤ側の一端がローレベル（駆動トランジスタＴＲＤのドレイン電極より低い電位、望ましくは０Ｖ）が印加された発光制御信号線ＲＥＦに導通し、保持容量ＣＰに蓄積された電荷が発光制御信号線ＲＥＦに放電される。ここでは、点灯制御スイッチＳＷＩが駆動トランジスタＴＲＤのドレイン電極と発光素子ＩＬとの導通を遮断しているため、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷は放電されない。
【００６１】
図９Ｂは、その後の第２プリチャージ期間Ｔ１Ｂにおける画素回路ＰＣのスイッチの状態を示す図である。第２プリチャージ期間Ｔ１Ｂでは、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷によってデータ信号と関係なく発光素子ＩＬが微発光することを防ぐために、寄生容量ＣＰＲの電荷が発光制御信号線ＲＥＦに放電される。
【００６２】
すなわち、第２プリチャージ期間Ｔ１Ｂでは、リセット制御線ＲＥＳおよび発光制御信号線ＲＥＦの電位がローレベルとなり、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がハイレベルとなる（図８参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオンとなり、発光制御信号供給スイッチＳＷＦおよび電源制御スイッチＳＷＰはオフとなる。これにより、発光素子ＩＬの駆動トランジスタＴＲＤ側の一端が発光制御信号線ＲＥＦに導通し、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷がローレベルが印加された発光制御信号線ＲＥＦに放電される。
【００６３】
図９Ｃは、その後のデータ書込期間Ｔ２における画素回路ＰＣのスイッチの状態を示す図である。データ書込期間Ｔ２では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰの電位がローレベルとなり、発光制御信号線ＲＥＦの電位がローレベルとなる（図８参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲ、および電源制御スイッチＳＷＰはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤはダイオード接続となり、駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極との間の電位差が閾値電圧となるまで電流が流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が印加され、保持容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を保持する。
【００６４】
図９Ｄは、その後の発光期間Ｔ３における画素回路ＰＣのスイッチの状態を示す図である。発光期間Ｔ３では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび発光制御信号線ＲＥＦの電位がハイレベルとなり、電源スイッチ制御線ＣＴＰの電位がローレベルとなる（図８参照）。これに伴って、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電源制御スイッチＳＷＰはオンとなり、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤのソース電極が電源線ＰＷＬに接続され、電源回路ＰＷＵは電源電位を駆動トランジスタＴＲＤのソース電極に供給する。このタイミングで発光制御信号線ＲＥＦには発光制御信号の電位が印加され、駆動トランジスタＴＲＤのゲート電極には発光制御信号の電位に保持容量ＣＰが保持する電位差を加えた電位が供給される。駆動トランジスタＴＲＤは、そのゲート電極の電位とソース電極の電位との電位差によってソース電極からドレイン電極へ流れる電流の量を制御する。最低輝度とするために駆動トランジスタＴＲＤがオフにされる場合を除いて駆動トランジスタＴＲＤからの電流は発光素子ＩＬを流れ、発光素子ＩＬはその電流の量に応じた輝度で発光する。発光期間Ｔ３が終わると、次の第１プリチャージ期間Ｔ１Ａが始まる。
【００６５】
このように、図７に示す画素回路ＰＣでは、駆動トランジスタＴＲＤのゲート電極の電位を制御するゲート制御線の１つである発光制御信号線ＲＥＦを、保持容量ＣＰおよび発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷の放電経路としても用いるため、放電専用の経路を新たに設ける必要がない。また、選択スイッチＳＷＳおよびリセットスイッチＳＷＲを互いに同極性のトランジスタにし、発光制御信号供給スイッチＳＷＦをそれとは逆極性のトランジスタにすることで、これら３つのスイッチングを１本のリセット制御線ＲＥＳで共通に制御し、ゲート制御線数の増加を抑制している。同様に、電源制御スイッチＳＷＰおよび電荷放電スイッチＳＷＤを互いに逆極性のトランジスタにすることで、これら２つをスイッチングも１本の電源スイッチ制御線ＣＴＰで共通に制御する。このため、発光素子ＩＬの輝度ばらつきを抑制しながら、画素サイズを小さくすることができる。
【００６６】
また、電位上昇によるスイッチの誤作動のおそれがない発光制御信号線ＲＥＦを放電経路としているため、発光制御信号線ＲＥＦの低インピーダンス化や出力バッファの低インピーダンス化などが必要ない。
【００６７】
また、図７に示す画素回路ＰＣを図８に示す波形の信号で駆動すれば、保持容量ＣＰに蓄積された電荷が第１プリチャージ期間Ｔ１Ａで放電された後に、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷が第２プリチャージ期間Ｔ１Ｂで放電される。このため、保持容量ＣＰに蓄積された電荷が発光素子ＩＬに流れ込むことを防止できる。また、発光素子ＩＬの不要な発光を抑制し、コントラストを向上させることができる。さらに、第１プリチャージ期間Ｔ１Ａおよび第２プリチャージ期間Ｔ１Ｂに電源制御スイッチＳＷＰをオフにして電源回路ＰＷＵからの電流を遮断することで、発光制御信号線ＲＥＦに流れる電流を低減することができる。
【００６８】
なお、本実施形態では、保持容量ＣＰに蓄積された電荷の放電した後に発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷を放電するが、これらの放電は同時に行ってもよい（実施形態１の図４Ａ参照）。
【００６９】
［実施形態３］
図１０は、実施形態３に係る画素回路ＰＣの回路図である。画素回路ＰＣは、発光素子ＩＬと、保持容量ＣＰと、駆動トランジスタＴＲＤと、リセットスイッチＳＷＲと、電荷放電スイッチＳＷＤと、点灯制御スイッチＳＷＩと、選択スイッチＳＷＳと、発光制御信号供給スイッチＳＷＦと、を含む。
【００７０】
実施形態３に係る画素回路ＰＣは、実施形態２に係る画素回路ＰＣと比較して、電源制御スイッチＳＷＰがなく駆動トランジスタＴＲＤのソース電極が電源線ＰＷＬに直接接続されている点、プリチャージ期間Ｔ１が第１プリチャージ期間Ｔ１Ａと第２プリチャージ期間Ｔ１Ｂとに分かれていない点、が異なる。以下では、実施形態２との相違点を中心に説明する。
【００７１】
図１１は、図１０に示す画素回路に供給される信号の一例を示す波形図である。図１１には、上から順に、リセット制御線ＲＥＳに印加される電位の波形、点灯制御線ＩＬＭに印加される電位の波形、電源スイッチ制御線ＣＴＰに印加される電位の波形、発光制御信号線ＲＥＦに印加される電位の波形が示されている。ここでは、１フィールド期間ＴＦが、保持容量ＣＰに蓄積された電荷をリセットするプリチャージ期間Ｔ１と、画素回路ＰＣにデータを書き込むデータ書込期間Ｔ２と、発光素子ＩＬを発光させる発光期間Ｔ３と、を含む。
【００７２】
図１２Ａは、プリチャージ期間Ｔ１における画素回路ＰＣのスイッチの状態を示す図である。プリチャージ期間Ｔ１では、次のデータ書込期間Ｔ２の開始時に駆動トランジスタＴＲＤがソース電極からドレイン電極に電流を流せるように、保持容量ＣＰの電荷が発光制御信号線ＲＥＦに放電される。
【００７３】
すなわち、プリチャージ期間Ｔ１では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび発光制御信号線ＲＥＦの電位がローレベルとなり、電源スイッチ制御線ＣＴＰ（図１０参照）の電位がハイレベルとなる（図１１参照）。これに伴って、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオンとなり、発光制御信号供給スイッチＳＷＦおよび点灯制御スイッチＳＷＩはオフとなる。これにより、保持容量ＣＰの駆動トランジスタＴＲＤ側の一端がローレベル（駆動トランジスタＴＲＤのドレイン電極より低い電位、望ましくは０Ｖ）が印加された発光制御信号線ＲＥＦに導通し、保持容量ＣＰに蓄積された電荷が発光制御信号線ＲＥＦに放電される。本実施形態では、駆動トランジスタＴＲＤのソース電極が電源線ＰＷＬに常時導通しているため、電源回路ＰＷＵから発光制御信号線ＲＥＦにも電流が流れる。また、点灯制御スイッチＳＷＩが駆動トランジスタＴＲＤのドレイン電極と発光素子ＩＬとの導通を遮断しているため、発光素子ＩＬの寄生容量ＣＰＲに蓄積された電荷は放電されない。
【００７４】
図１２Ｂは、その後のデータ書込期間Ｔ２における画素回路ＰＣのスイッチの状態を示す図である。データ書込期間Ｔ２では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭおよび電源スイッチ制御線ＣＴＰ（図１０参照）の電位がローレベルとなり、発光制御信号線ＲＥＦの電位がハイレベルとなる（図１１参照）。これに伴って、選択スイッチＳＷＳおよびリセットスイッチＳＷＲはオンとなり、発光制御信号供給スイッチＳＷＦ、点灯制御スイッチＳＷＩおよび電荷放電スイッチＳＷＤはオフとなる。これにより、駆動トランジスタＴＲＤはダイオード接続となり、駆動トランジスタＴＲＤのソース電極およびドレイン電極を介してゲート電極に向けて、駆動トランジスタＴＲＤのソース電極とゲート電極との間の電位差が閾値電圧となるまで電流が流れる。このタイミングでデータ線ＤＡＴにはデータ信号の電位が印加され、保持容量ＣＰは電源電位から閾値電圧を引いた電位（補正電位）とデータ信号の電位との電位差を保持する。
【００７５】
図１２Ｃは、その後の発光期間Ｔ３における画素回路ＰＣのスイッチの状態を示す図である。発光期間Ｔ３では、リセット制御線ＲＥＳ、点灯制御線ＩＬＭがハイレベルとなり、電源スイッチ制御線ＣＴＰ（図１０参照）の電位がローレベルとなる（図１１参照）。これに伴って、発光制御信号供給スイッチＳＷＦおよび点灯制御スイッチＳＷＩはオンとなり、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび電荷放電スイッチＳＷＤはオフとなる。このタイミングで発光制御信号線ＲＥＦには発光制御信号の電位が印加され、駆動トランジスタＴＲＤのゲート電極には発光制御信号の電位に保持容量ＣＰが保持する電位差を加えた電位が供給される。駆動トランジスタＴＲＤは、そのゲート電極の電位とソース電極の電位との電位差によってソース電極からドレイン電極へ流れる電流の量を制御する。最低輝度とするために駆動トランジスタＴＲＤがオフにされる場合を除いて駆動トランジスタＴＲＤからの電流は発光素子ＩＬを流れ、発光素子ＩＬはその電流の量に応じた輝度で発光する。発光期間Ｔ３が終わると、次のプリチャージ期間Ｔ１が始まる。
【００７６】
このように、図１０に示す画素回路ＰＣでは、発光素子ＩＬの記載容量ＣＰＲに蓄積された電荷が放電されないため、実施形態１，２に比べてコントラストは悪いが、電源制御スイッチＳＷＰを省略できるため、画素回路ＰＣの簡素化が可能となる。
【００７７】
なお、本実施形態では、保持容量ＣＰに蓄積された電荷を発光制御信号線ＲＥＦに放電するが、実施形態１のように、電荷放電スイッチＳＷＤの一端をリセット制御線ＲＥＳに接続し、保持容量ＣＰに蓄積された電荷をそのリセット制御線ＲＥＳに放電してもよい。
【００７８】
［変形例］
なお、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。また上記実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成または同一の目的を達成することができる構成で置き換えることができる。
【００７９】
たとえば、電源制御スイッチＳＷＰは、画素回路ＰＣごとではなく、同一画素行ＰＸＬの複数画素回路ＰＣごとに設けてもよいし、図１３に示すように、画素行ＰＸＬごとに設けてもよい。
【００８０】
また、電源スイッチ制御線ＣＴＰに印加される電位の波形（図３、図５、図８、図１１参照）のローレベルとハイレベルとを反転させれば、電源制御スイッチＳＷＰをＮチャネル型の薄膜トランジスタとし、電荷放電スイッチＳＷＤをＰチャネル型の薄膜トランジスタとしてもよい。同様に、点灯制御線ＩＬＭに印加される電位の波形（図３、図５、図８、図１１参照）のローレベルとハイレベルとを反転させれば、点灯制御スイッチＳＷＩをＰチャネル型の薄膜トランジスタとしてもよい。
【００８１】
ところで、上記のように、複数の発光素子ＩＬと、複数の発光素子ＩＬに流れる電流の量をそれぞれ制御する複数の駆動トランジスタＴＲＤ（Ｐチャネル型トランジスタ）と、複数の駆動トランジスタＴＲＤのゲート電極の電位を制御するゲート制御線（たとえばリセット制御線ＲＥＳ）と、を含む画像表示装置において、プリチャージ期間にこれら複数の駆動トランジスタＴＲＤの少なくとも１つ（実施形態１−３では全部）のドレイン電極を駆動トランジスタの電極の電位を制御するためのゲート制御線に接続してこのゲート制御線に駆動トランジスタのドレイン電極より低い電位を印加しておけば、ゲート制御線が放電経路にもなり、配線数の増加が抑制される。
【００８２】
ただし、ゲート制御線を放電経路として活用する場合、放電によりゲート制御線の電位が上昇し、スイッチの誤作動が発生するおそれがある。たとえば、実施形態１のようにリセット制御線ＲＥＳを放電経路として用いる場合、放電によりリセット制御線ＲＥＳの電位が上昇し、選択スイッチＳＷＳ、リセットスイッチＳＷＲおよび発光制御信号供給スイッチＳＷＦが誤作動するおそれがある。
【００８３】
このため、放電経路として用いるゲート制御線には、低インピーダンス化や出力バッファの低インピーダンス化などを施すことが望ましい。たとえば、実施形態１のようにリセット制御線ＲＥＳを放電経路として用いる場合、リセット制御線ＲＥＳに他の画素回路配線より低抵抗の材料（たとえばＣｕ，Ａｇなど）を用いること、リセット制御線ＲＥＳに画素回路配線より太くする（たとえば幅、高さを２倍以上にする）こと、図１４に例示するリセット制御線ＲＥＳの出力バッファのＣＭＯＳにおけるＮＭＯＳのゲート長をＰＭＯＳより短くすること（図１５Ａ、図１５Ｂ参照）、などが有効である。ここで、図１４はリセット制御線用ゲート出力バッファの構成の一例を示す図である。また図１５Ａは図１４に示すリセット制御線用ゲート出力バッファのＰチャネルＭＯＳの構造を示す図である。図１５Ｂは図１４に示すリセット制御線用ゲート出力バッファのＮチャネルＭＯＳの構造を示す図である。
【符号の説明】
【００８４】
ＤＡ  表示領域、ＤＡＴ  データ線、ＩＬＭ  点灯制御線、ＲＥＳ  リセット制御線、ＲＥＦ  発光制御信号線、ＰＣ  画素回路、ＰＷＬ  電源線、ＰＷＵ  電源回路、ＰＸＬ  画素行、ＸＤＶ  データ線駆動回路、ＹＤＶ  垂直走査回路、ＣＴＰ  電源スイッチ制御線、ＳＷＰ  電源制御スイッチ、ＣＰ  保持容量、ＣＰＲ  寄生容量、ＩＬ  発光素子、ＳＷＦ  発光制御信号供給スイッチ、ＳＷＩ  点灯制御スイッチ、ＳＷＤ  電荷放電スイッチ、ＳＷＲ  リセットスイッチ、ＳＷＳ  選択スイッチ、ＴＲＤ  駆動トランジスタ、ＴＦ  フィールド期間、Ｔ１  プリチャージ期間、Ｔ１Ａ  第１プリチャージ期間、Ｔ１Ｂ  第２プリチャージ期間、Ｔ２  データ書込期間、Ｔ３  発光期間。
【図１】
2012133207.tif 000003
【図２】
2012133207.tif 000004
【図３】
2012133207.tif 000005
【図４Ａ】
2012133207.tif 000006
【図４Ｂ】
2012133207.tif 000007
【図４Ｃ】
2012133207.tif 000008
【図５】
2012133207.tif 000009
【図６Ａ】
2012133207.tif 000010
【図６Ｂ】
2012133207.tif 000011
【図６Ｃ】
2012133207.tif 000012
【図６Ｄ】
2012133207.tif 000013
【図７】
2012133207.tif 000014
【図８】
2012133207.tif 000015
【図９Ａ】
2012133207.tif 000016
【図９Ｂ】
2012133207.tif 000017
【図９Ｃ】
2012133207.tif 000018
【図９Ｄ】
2012133207.tif 000019
【図１０】
2012133207.tif 000020
【図１１】
2012133207.tif 000021
【図１２Ａ】
2012133207.tif 000022
【図１２Ｂ】
2012133207.tif 000023
【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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