(57)【要約】【課題】パワーＭＯＳトランジスタやＩＢＧＴを高集積度化する。【解決手段】一つの実施形態の半導体装置には、第１の半導体層、第１の溝、第２の半導体層、第２の溝、第３の半導体層、第３の溝、第４の半導体層、第４の溝、及びトレンチゲートが設けられ、動作時にトレンチゲートの周囲及びトレンチゲートの間に第２の半導体層とは逆導電型の反転層が形成され、第１の半導体層と第４の半導体層の間でキャリアが流れる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層に設けられた第１の溝を覆うように形成された第２導電型の第２の半導体層と、
前記第２の半導体層に設けられた第２の溝を覆うように形成され、前記第２の半導体層よりも不純物濃度の高い第２導電型の第３の半導体層と、
前記第３の半導体層に接するように前記第２の半導体層に設けられた第３の溝を覆うように形成され、前記第１の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層と、
前記第１の半導体層と前記第４の半導体層の間に設けられた前記第２の半導体層に互いに離間して直列配置され、且つ一方端が前記第１の半導体層に接し、他方端が前記第４の半導体層に接する複数の第４の溝にそれぞれ設けられ、前記第４の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、
を具備し、動作時に前記トレンチゲートの周囲及び前記トレンチゲートの間に前記第２の半導体層とは逆導電型の反転層が形成され、前記第１の半導体層と前記第４の半導体層の間で前記反転層を介してキャリアが流れることを特徴とする半導体装置。
【請求項２】
直列配置される複数のトレンチゲートは並列状に複数段設けられ、前記第１の半導体層と接するトレンチゲートは１個或いは複数個おきに配置形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１の半導体層に設けられた第１の溝を覆うように形成された第２導電型の第２の半導体層と、
前記第２の半導体層に設けられ、且つ前記第２の半導体層の上面側から見て前記第１の半導体層側に突き出た形状を有する複数の突起部を備えた第２の溝があって、前記第２の溝を覆うように形成され、前記第２の半導体層よりも不純物濃度の高い第２導電型の第３の半導体層と、
前記第２の半導体層に設けられ、且つ前記第３の半導体層に接する第３の溝を覆うように形成され、前記第１の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層と、
前記第１の半導体層と前記第４の半導体層の間に設けられた前記第２の半導体層に互いに離間して直列配置され、且つ一方端が前記第１の半導体層に接し、他方端が前記第４の半導体層に接し、且つ前記第２の半導体層を介して前記突起部の一側面部に接する複数の第４の溝があって、前記複数の第４の溝を覆うようにそれぞれ形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される第１のトレンチゲートと、
前記第１の半導体層と前記第４の半導体層の間に設けられた前記第２の半導体層に互いに離間して直列配置され、且つ一方端が前記第１の半導体層に接し、他方端が前記第４の半導体層に接し、且つ前記第２の半導体層を介して前記突起部の一側面部と相対向する他側面部に接し、且つ前記複数の第４の溝と同一形状を有する複数の第５の溝があって、前記複数の第５の溝を覆うようにそれぞれ形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される第２のトレンチゲートと、
を具備し、動作時に前記第１及び第２のトレンチゲートの周囲、前記第１のトレンチゲートの間、及び第２のトレンチゲートの間に前記第２の半導体層とは逆導電型の反転層が形成され、前記第１の半導体層と前記第４の半導体層の間で前記反転層を介してキャリアが流れることを特徴とする半導体装置。
【請求項４】
前記半導体装置がブレークダウンしたとき、前記第１及び第２の半導体層界面近傍の前記第１の半導体層に発生するキャリアは、前記第２及び第３の半導体層を介してソース電極に引き抜かれることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３及び第４の半導体層はソース電極に接続され、前記第１の半導体層はドレインとなり、前記半導体装置がオンしたとき、前記トレンチゲートの側面にチャネル層が形成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタやＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）では、低オン抵抗化、高速化、セルピッチの微細化などが可能なトレンチ型製品が多数開発されている。
【０００３】
トレンチ型製品では、基板抵抗の低減化やユニット素子の集積度向上を図るために、３次元的に素子配置された３次元トレンチゲートパワーＭＯＳトランジスタやＩＧＢＴが多数提案されている。３次元トレンチゲートパワーＭＯＳトランジスタやＩＧＢＴでは、より一層の高集積度化が要求されている。また、素子の破壊耐量の改善が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１５０２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高集積度化することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、第１乃至４の半導体層、及びトレンチゲートを有し、動作時にトレンチゲートの周囲及びトレンチゲートの間に第２の半導体層とは逆導電型の反転層が形成され、第１の半導体層と第４の半導体層の間で反転層を介してキャリアが流れる。第２の半導体層は、第１導電型の第１の半導体層に設けられた第１の溝を覆うように形成され、第２導電型を有する。第３の半導体層は、第２の半導体層に設けられた第２の溝を覆うように形成され、第２の半導体層よりも不純物濃度が高く、第２導電型を有する。第４の半導体層は、第３の半導体層に接するように第２の半導体層に設けられた第３の溝を覆うように形成され、第１の半導体層よりも不純物濃度が高く、第１導電型を有する。トレンチゲートは、第１の半導体層と第４の半導体層の間に設けられた第２の半導体層に互いに離間して直列配置され、且つ一方端が第１の半導体層に接し、他方端が第４の半導体層に接する複数の第４の溝にそれぞれ設けられ、第４の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るトレンチパワーＭＯＳトランジスタを示す平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】第１の実施形態に係るトレンチゲートに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。
【図４】第１の実施形態に係る図３のＢ−Ｂ線に沿うトレンチパワーＭＯＳトランジスタの動作時のキャリアの流れを説明する図である。
【図５】変形例のトレンチパワーＭＯＳトランジスタを示す平面図である。
【図６】第２の実施形態に係るトレンチパワーＭＯＳトランジスタを示す平面図である。
【図７】第２の実施形態に係るトレンチゲートに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。
【図８】第３の実施形態に係るトレンチパワーＭＯＳトランジスタを示す平面図である。
【図９】変形例のトレンチパワーＭＯＳトランジスタを示す平面図である。
【図１０】変形例のトレンチパワーＭＯＳトランジスタを示す平面図である。
【図１１】第４の実施形態に係るトレンチパワーＭＯＳトランジスタを示す平面図である。
【図１２】図１１のＣ−Ｃ線に沿う断面図である。
【図１３】第４の実施形態に係るトレンチゲートに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。
【図１４】第４の実施形態に係るトレンチパワーＭＯＳトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。
【図１５】変形例のＩＧＢＴを示す断面図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。図１はトレンチパワーＭＯＳトランジスタ示す平面図である。図２は図１のＡ−Ａ線に沿う断面図である。本実施形態では、直列に配置され、ゲート印加時に溝の側面にチャネルが形成される複数のトレンチゲートを設けている。トレンチパワーＭＯＳトランジスタの動作時、直列配置されるトレンチゲートの間に反転層が形成され、端部のソース層から中央部のＮ−ドレイン層に反転層を介してキャリアが流れる。
【００１０】
図１に示すように、トレンチパワーＭＯＳトランジスタ８０には、比較的不純物濃度の低いＮ−層３に溝２１（第１の溝）が設けられる。溝２１（第１の溝）には、比較的不純物濃度の低いＰ−層４が埋設される。Ｐ−層４には、Ｎ−層３と離間して配置される溝２２（第２の溝）が設けられる。Ｎ−層３はドリフト層であり、Ｐ−層４はトレンチパワーＭＯＳトランジスタ８０のボディ層（バックゲート）である。
【００１１】
溝２２（第２の溝）には、Ｐ−層４よりも不純物濃度の高いＰ＋層６が埋設される。Ｐ−層４には、Ｎ−層３と離間して配置され、Ｐ＋層６に接する溝２３（第３の溝）が設けられる。溝２３（第３の溝）には、Ｎ−層３よりも不純物濃度の高いソース層としてのＮ＋層５が埋設される。Ｎ−層３は図中、中央部に配置され、Ｐ＋層６は図中、両端部に配置される。
【００１２】
Ｎ−層３とＮ＋層５の間に設けられるＰ−層４には、四角柱形状を有する溝２４が２個直列に離間配置される。一方端の溝２４はＮ−層３に接し、他方端の溝２４はＮ＋層５に接する。図中水平方向に直列に配置される４個の溝２４は縦方向に複数並列配置される。
【００１３】
溝２４には、ゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧ（例えば、トレンチゲートＴＲＧ１乃至４）が設けられる。Ｎ＋層５及びＰ＋層６はソース電極に接続される。Ｎ−層３はドレインとして機能する。トレンチパワーＭＯＳトランジスタ８０は、例えば、３００Ｖ系の３次元Ｎｃｈ  トレンチゲートパワーＭＯＳトランジスタである。
【００１４】
図２に示すように、基板３１はＮ＋層１、Ｎ層２、及びＮ−層３が積層形成される。基板３１はドレインとして機能する。Ｎ＋層１はドレイン電極に接続される。Ｎ−層３には溝２１が設けられる。溝２１には、溝２１を覆うようにＰ−層４が埋設される。Ｐ−層４には、Ｎ−層３と離間配置される溝２２が設けられる。溝２２には、溝２２を覆うようにＰ＋層６が埋設される。Ｐ−層４には、Ｎ−層３と離間配置され、Ｐ＋層６に接する溝２３が設けられる。溝２３には、溝２３を覆うようにＮ＋層５が埋設される。
【００１５】
Ｎ−層３とＮ＋層５の間に設けられるＰ−層４には、四角柱形状を有し、離間配置される２個の溝２４が設けられる。一方端の溝２４はＮ−層３に接し、他方端の溝２４はＮ＋層５に接する。溝２４には、積層形成されるゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧが溝２４を覆うように埋設される。
【００１６】
次に、トレンチパワーＭＯＳトランジスタの動作について図３及び図４を参照して説明する。図３はトレンチゲートＴＲＧに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。図４は図３のＢ−Ｂ線に沿うトレンチパワーＭＯＳトランジスタの動作時のキャリアの流れを示す図である。
【００１７】
図３に示すように、ドレイン、ソース、及びトレンチゲートＴＲＧに電圧が印加されてトレンチパワーＭＯＳトランジスタが動作するとき、トレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間にＰ−層４とは逆導電型の反転層９（チャネル層）が形成される。
【００１８】
具体的には、ドレインに（＋）の高電位側電源電圧、ソースが低電位側電源（接地電位）、ゲートに（＋）のゲート電圧（Ｖｇ）が印加される。ここでは、図中水平方向のトレンチゲートＴＲＧの間隔、及び図中垂直方向のトレンチゲートＴＲＧの間隔を狭く設定している。
【００１９】
このため、トレンチパワーＭＯＳトランジスタ８０の動作時、トレンチゲートＴＲＧ１乃至４の周囲に反転層９が形成される。反転層９には反転層９ｘ及び反転層９ｙが含まれる。反転層９ｘは水平方向のトレンチゲートＴＲＧの間に形成され、反転層９ｙは垂直方向のトレンチゲートＴＲＧの間に形成される。反転層９、反転層９ｘ、及び反転層９ｙはトレンチパワーＭＯＳトランジスタ８０のチャネル層として機能する。
【００２０】
この結果、ソース側のＮ＋層５からドレイン側のＮ−層３に流れるキャリアは、反転層９ｙを流れるルート、反転層９ｙ及び反転層９ｘを流れるルートがある。また、ソース側に隣接配置されるトレンチゲートＴＲＧから流れるルートがある。このキャリアは、図４に示すように、トレンチゲートＴＲＧ１及び２とトレンチゲートＴＲＧ４及び３の側面に沿って流れ、中央部のＮ−層３に集められる。集められたキャリアは、基板３１を介してドレイン電極に流れる。トレンチゲートＴＲＧ１乃至４の側面部（図１のＡ―Ａ線と並行する側面部）は、エレクトロンの移動度が他の面方位よりも大きくなる、例えば｛１００｝面に設定するのが好ましい。
【００２１】
トレンチパワーＭＯＳトランジスタ８０では、単位面積当たりのドレイン電流密度を大幅に向上することができる。したがってトレンチパワーＭＯＳトランジスタ８０のオン抵抗を大幅に低減することができる。
【００２２】
なお、直列配置される２個のトレンチゲートＴＲＧの代わりに、水平方向が長い四角柱形状の１個のトレンチゲートを用いた場合、キャリアの流れるルートが減少するので、単位面積当たりのドレイン電流密度が低下してトレンチパワーＭＯＳトランジスタのオン抵抗を低減しにくい。
【００２３】
上述したように、本実施形態の半導体装置では、Ｎ−層３に設けられた溝２１にＰ−層４が埋設される。Ｐ−層４に設けられた溝２２にＰ＋層６が埋設される。Ｐ−層４に設けられ、Ｐ＋層６に接する溝２３にＮ＋層５が埋設される。Ｎ−層３とＮ＋層５の間のＰ−層４に、互いに離間して直列配置され、一方端がＮ−層３に接し、他方端がＮ＋層５に接する２個の溝２４が設けられる。溝２４には積層形成されるゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧが埋設される。トレンチゲートＴＲＧ及びトレンチゲートＴＲＧ間隔を水平方向及び垂直方向で狭くしている。トレンチパワーＭＯＳトランジスタ８０の動作時にトレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間にＰ−層４とは逆導電型の反転層９が形成され、Ｎ＋層５からＮ−層３に反転層９を介してキャリアが流れる。
【００２４】
このため、単位面積あたりのドレイン電流密度を大きくでき、オン抵抗を大幅に低減することができる。したがって、高集積度化され、特性の向上した３次元Ｎｃｈ  トレンチパワーＭＯＳトランジスタ８０を提供することができる。
【００２５】
なお、本実施形態では、トレンチゲートを四角柱形状にしているが、必ずしもこれに限定されるものではない。例えば、図５（ａ）及び図５（ｂ）に示すトレンチパワーＭＯＳトランジスタ８０ａように、トレンチゲートＴＲＧａを円柱形状にしてもよい。また、円柱形状の代わりに楕円柱形状にしてもよい。また、ｎ角柱形状（ただし、ｎは５以上）にしてもよい。
【００２６】
また、ドレイン−ソース間に四角柱形状のトレンチゲートを２個直列に配置しているが、必ずしもこれに限定されるものではない。例えば、３個以上直列に配置してもよい。後述する実施形態も同様にトレンチゲートＴＲＧの形状は限定されない。
【００２７】
また、３次元Ｎｃｈ  トレンチゲートパワーＭＯＳトランジスタ８０の代わりに、３次元Ｐｃｈ  トレンチゲートパワーＭＯＳトランジスタに適用してもよい。
【００２８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。図６はトレンチパワーＭＯＳトランジスタを示す平面図である。本実施形態では、直列に配置され、ゲート印加時に溝の側面にチャネルが形成される複数のトレンチゲートを設けている。トレンチパワーＭＯＳトランジスタの動作時、直列配置されるトレンチゲートの間に反転層が形成され、中央部のソース層から端部のＮ−ドレイン層に反転層を介してキャリアが流れる。
【００２９】
図６に示すように、トレンチパワーＭＯＳトランジスタ８１には、Ｎ＋層（基板）１ａに溝４０が設けられる。溝４０には積層されるＮ層２ａ及びＮ−層３ａが埋設される。Ｎ−層３ａには、溝２１ａ（第１の溝）が設けられる。溝２１ａ（第１の溝）には、Ｐ−層４が埋設される。Ｐ−層４には、Ｎ−層３ａと離間して配置される溝２２ａ（第２の溝）が設けられる。
【００３０】
溝２２ａ（第２の溝）には、Ｐ−層４よりも不純物濃度の高いＰ＋層６が埋設される。Ｐ−層４には、Ｎ−層３と離間して配置され、Ｐ＋層６に接する溝２３ａ（第３の溝）が設けられる。溝２３ａ（第３の溝）には、Ｎ−層３よりも不純物濃度の高いＮ＋層５が埋設される。Ｎ−層３ａは図中、端部に配置され、Ｐ＋層６は図中、中央部に配置される。
【００３１】
Ｎ−層３ａとＮ＋層５の間に設けられるＰ−層４には、四角柱形状を有する溝２４ａが２個直列に離間配置される。一方端の溝２４ａはＮ−層３ａに接し、他方端の溝２４ａはＮ＋層５に接する。図中水平方向に直列に配置される４個の溝２４ａは縦方向に複数並列配置される。
【００３２】
溝２４ａには、ゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧ（例えば、トレンチゲートＴＲＧ１乃至４）が埋設される。Ｎ＋層５及びＰ＋層６はソース電極に接続される。Ｎ＋層（基板）１ａはドレイン電極に接続され、Ｎ−層３ａはドレインとして機能する。トレンチパワーＭＯＳトランジスタ８１は、例えば、３００Ｖ系の３次元Ｎｃｈ  トレンチゲートパワーＭＯＳトランジスタである。
【００３３】
次に、トレンチパワーＭＯＳトランジスタの動作について図７を参照して説明する。図７はトレンチゲートに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。
【００３４】
図７に示すように、ドレイン、ソース、及びトレンチゲートＴＲＧに電圧が印加されてトレンチパワーＭＯＳトランジスタ８１が動作するとき、第１の実施形態と同様にトレンチゲートＴＲＧ１乃至４の周囲及びトレンチゲートＴＲＧ１乃至４の間にＰ−層４とは逆導電型の反転層９（チャネル層）が形成される。
【００３５】
反転層９には、反転層９ｘ及び反転層９ｙが含まれる。反転層９ｘは水平方向のトレンチゲートＴＲＧの間に形成され、反転層９ｙは垂直方向のトレンチゲートＴＲＧの間に形成される。反転層９、反転層９ｘ、及び反転層９ｙはトレンチパワーＭＯＳトランジスタ８１のチャネル層として機能する。
【００３６】
この結果、ソース側のＮ＋層５からドレイン側のＮ−層３に流れるキャリアは、反転層９ｙを流れるルート、反転層９ｙ及び反転層９ｘを流れるルートがある。このキャリアは、第１の実施形態と同様にトレンチゲートＴＲＧの側面に沿って流れ、端部のＮ−層３ａ、Ｎ層２ａ、及びＮ＋層（基板）１ａを介してドレイン電極に流れる。
【００３７】
トレンチパワーＭＯＳトランジスタ８１では、単位面積当たりのドレイン電流密度を大幅に向上することができる。したがってトレンチパワーＭＯＳトランジスタ８１のオン抵抗を大幅に低減することができる。
【００３８】
上述したように、本実施形態の半導体装置では、Ｎ−層３ａに設けられた溝２１ａにＰ−層４が埋設される。Ｐ−層４に設けられた溝２２ａにＰ＋層６が埋設される。Ｐ−層４に設けられ、Ｐ＋層６に接する溝２３ａにＮ＋層５が埋設される。Ｎ−層３ａとＮ＋層５の間のＰ−層４に、互いに離間して直列配置され、一方端がＮ−層３ａに接し、他方端がＮ＋層５に接する２個の溝２４ａが設けられる。溝２４ａには積層形成されるゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧが埋設される。トレンチゲートＴＲＧ及びトレンチゲートＴＲＧ間隔を水平方向及び垂直方向で狭くしている。トレンチパワーＭＯＳトランジスタ８１の動作時にトレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間にＰ−層４とは逆導電型の反転層９が形成され、Ｎ＋層５からＮ−層３ａに反転層９を介してキャリアが流れる。
【００３９】
このため、単位面積あたりのドレイン電流密度を大きくでき、オン抵抗を大幅に低減することができる。したがって、高集積度化され、特性の向上した３次元Ｎｃｈ  トレンチパワーＭＯＳトランジスタ８１を提供することができる。
【００４０】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置について、図面を参照して説明する。図８はトレンチパワーＭＯＳトランジスタを示す平面図である。本実施形態では、N＋層の配置を変更している。
【００４１】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図８に示すように、トレンチパワーＭＯＳトランジスタ８２は、第１の実施形態のトレンチパワーＭＯＳトランジスタ８０に対してソース層となるN＋層５の配置を変更している。トレンチパワーＭＯＳトランジスタ８２は、第１の実施形態のトレンチパワーＭＯＳトランジスタ８０と同様な動作をする。
【００４３】
Ｐ−層４には、Ｎ−層３と離間して配置され、Ｐ＋層６に接する溝２３（第３の溝）が設けられる。溝２３（第３の溝）には、Ｎ−層３よりも不純物濃度の高いＮ＋層５が埋設される。Ｎ−層３は図中、中央部に配置され、Ｐ＋層６は図中、両端部に配置される。
【００４４】
Ｎ−層３とＮ＋層５の間に設けられるＰ−層４には、四角柱形状を有する溝２４が２個直列に離間配置される。一方端の溝２４はＮ−層３に接している。他方端の溝２４はＮ＋層５と相対向して配置される。図中水平方向に直列に配置される４個の溝２４は縦方向に複数並列配置される。
【００４５】
溝２４には、ゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧ（例えば、トレンチゲートＴＲＧ１乃至４）が設けられる。Ｎ＋層５及びＰ＋層６はソース電極に接続される。Ｎ−層３はドレインとして機能する。
【００４６】
Ｎ＋層５は、トレンチゲートＴＲＧと図中縦方向の寸法が同じでトレンチゲートＴＲＧに隣接配置されている。図中水平方向に直列に配置される２個のトレンチゲートＴＲＧに挟まれる領域１に配置されるＰ−層４は、一端がＰ＋層６と接し、他端がＮ−層３に接する構造となっている。
【００４７】
ここで、トレンチゲートＴＲＧ近傍のドレイン端（例えば、領域２でのＰ−層４／Ｎ−層３界面）でトレンチパワーＭＯＳトランジスタ８２がブレークダウンしたとき、発生するホットキャリアは、Ｎ＋層５の影響を受けずにＰ−層４／Ｎ−層３界面からＰ＋層６方向に流れ、最終的にソース電極に流れる。このため、第１の実施形態のトレンチパワーＭＯＳトランジスタ８０よりも破壊耐量を向上させることができる。
【００４８】
上述したように、本実施形態の半導体装置では、直列に配置される２個のトレンチゲートＴＲＧに挟まれる領域１に配置されるＰ−層４は、一端がＰ＋層６と接し、他端がＮ−層３に接する。トレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間隔を水平方向及び垂直方向で狭くしている。トレンチパワーＭＯＳトランジスタ８２の動作時にトレンチゲートＴＲＧ１乃至４の周囲及びトレンチゲートＴＲＧ１乃至４の間にＰ−層４とは逆導電型の反転層９が形成され、Ｎ＋層５からＮ−層３に反転層９を介してキャリアが流れる。ブレークダウン時に発生するホットキャリアは、Ｎ＋層５の影響を受けずにＰ−層４及びＰ＋層６を介してソース電極に流れる。
【００４９】
このため、第１の実施形態の効果の他にトレンチパワーＭＯＳトランジスタ８２の破壊耐量を向上することができる。
【００５０】
なお、本実施形態では、2個直列に接続されるトレンチゲートＴＲＧを上下方向に繰り返し多数配置しているが、必ずしもこれに限定されるものではない。例えば、図９に示すトレンチパワーＭＯＳトランジスタ８２ａように、Ｎ−層３側に配置されるトレンチゲートＴＲＧを１個おきに配置してもよい。このような配置にすることにより、領域Ａで示すＰ−層４／Ｎ−層３接合界面の面積を増大させることができる。Ｐ−層４／Ｎ−層接合界面の面積の増大により、Ｐ−層４／Ｎ−層３接合界面から広がる空乏層で保持できる電界を大きくでき、トレンチパワーＭＯＳトランジスタ８２ａのオフ耐圧を向上させることができる。
【００５１】
また、例えば、図１０に示すトレンチパワーＭＯＳトランジスタ８２ｂように、Ｎ−層３側に配置されるトレンチゲートＴＲＧを中央部で２個づつ削減してもよい。このような配置にすることにより、領域Ｂで示すＰ−層４／Ｎ−層接合界面の面積の増大により、ゲートに電圧を印加しない状態でゲート電極に挟み込まれたボディ領域であるＰ−層４が空乏化しているので、トレンチパワーＭＯＳトランジスタ８２ｂのチャネル形成が早くでき、ターンオンを短くすることができる。
【００５２】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照して説明する。図１１はトレンチパワーＭＯＳトランジスタを示す平面図である。図１２は図１１のＣ−Ｃ線に沿う断面図である。本実施形態では、Ｐ＋キャリア引き抜き層をトレンチゲートの間に設けている。
【００５３】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図１１に示すように、トレンチパワーＭＯＳトランジスタ８３には、Ｐ−層４に、Ｎ−層３と離間して配置され、Ｎ−層３方向に突き出た形状の突起部２５を有する溝２２ｂ（第２の溝）が設けられる。
【００５５】
溝２２ｂ（第２の溝）には、Ｐ−層４よりも不純物濃度の高く、突起部２５を有するＰ＋層６ａが埋設される。Ｐ−層４には、Ｎ−層３と離間して配置され、Ｐ＋層６ａに接する溝２３ｂ（第３の溝）が設けられる。溝２３ｂ（第３の溝）には、Ｎ−層３よりも不純物濃度の高いＮ＋層５ａが埋設される。Ｎ−層３は図中、中央部に配置され、Ｐ＋層６ａは図中、両端部に配置される。
【００５６】
Ｎ−層３とＮ＋層５ａの間に設けられるＰ−層４には、四角柱形状を有する溝２４が２個直列にしたものが２列並列して離間配置される。一方端の溝２４はＮ−層３に接し、他方端の溝２４はＮ＋層５ａに接する。
【００５７】
溝２４には、ゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧ（例えば、トレンチゲートＴＲＧ１１乃至１４）が設けられる。
【００５８】
図中左側のＮ＋層５ａとＮ−層３の間には、トレンチゲートＴＲＧ１及びＴＲＧ２と、トレンチゲートＴＲＧ１及びＴＲＧ２と並列配置されるトレンチゲートＴＲＧ１１及びＴＲＧ１２が設けられる。図中垂直方向では、トレンチゲートＴＲＧ１及びＴＲＧ１１の端部には、Ｐ−層４を介してＰ＋層６ａの突起部２５が配置される。
【００５９】
図中右側のＮ−層３とＮ＋層５の間には、トレンチゲートＴＲＧ３及びＴＲＧ４と、トレンチゲートＴＲＧ３及びＴＲＧ４と並列配置されるトレンチゲートＴＲＧ１３及びＴＲＧ１４が設けられる。図中垂直方向では、トレンチゲートＴＲＧ４及びＴＲＧ１４の端部には、Ｐ−層４を介してＰ＋層６ａの突起部２５が配置される。
【００６０】
ここでは、Ｐ＋層６ａの突起部２５を直列に配置される２個のトレンチゲートＴＲＧの両側に設けているが、必ずしもこれに限定されるものではない。例えば、トレンチゲートＴＲＧの両側、或いは直列に配置されるｎ個（ただし、ｎは３以上）のトレンチゲートＴＲＧの両側に設けてもよい。
【００６１】
Ｐ＋層６ａの突起部２５は、トレンチパワーＭＯＳトランジスタ８３がブレークダウンしたときに発生するキャリアを迅速にソース側に引き抜く。詳細は後述する。
【００６２】
図１２に示すように、Ｐ＋層６ａの突起部２５は、トレンチゲートＴＲＧに離間配置される。Ｐ＋層６ａの突起部２５とＰ＋層６ａの突起部２５の間には、Ｐ−層４を介して２つのトレンチゲートＴＲＧが直列に配置される。ここでは、Ｐ＋層６ａの突起部２５をトレンチゲートＴＲＧよりも浅く形成しているが、トレンチゲートＴＲＧよりも深く形成してもよい。また、Ｐ＋層６ａをトレンチゲートＴＲＧの底部まで延在させてよい。
【００６３】
次に、トレンチパワーＭＯＳトランジスタの動作について図１３及び図１４を参照して説明する。図１３はトレンチゲートに（＋）ゲート電圧を印加したときのトレンチパワーＭＯＳトランジスタを示す図である。図１４はトレンチパワーＭＯＳトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。
【００６４】
図１３に示すように、ドレイン、ソース、及びトレンチゲートＴＲＧに電圧が印加されてトレンチパワーＭＯＳトランジスタ８３が動作するとき、第１の実施形態と同様にトレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間にＰ−層４とは逆導電型の反転層９（チャネル層）が形成される。
【００６５】
例えば、トレンチゲートＴＲＧ１、ＴＲＧ２、ＴＲＧ１１、及びＴＲＧ１２の周囲に反転層９（チャネル層）が形成される。また、トレンチゲートＴＲＧ１とＴＲＧ２の間に反転層９ｘが形成され、ＴＲＧ１１とＴＲＧ１２の間に反転層９ｘが形成される。トレンチゲートＴＲＧ１とＴＲＧ１１の間に反転層９ｙが形成され、トレンチゲートＴＲＧ２とＴＲＧ１２の間に反転層９ｙが形成される。ここでは、反転層９（チャネル層）はＰ−層４に接し、Ｐ＋層６ａの突起部２５とは接していない。
【００６６】
図１４に示すように、トレンチパワーＭＯＳトランジスタ８３のドレイン側に高電圧が印加されると、Ｎ−ドリフト層であるＮ−層３とＰ−層４の接合がブレークダウンする。このとき、基板３１に対して垂直方向で、トレンチゲートＴＲＧの側面部（接合近傍のＮ−層３）にキャリアが発生する。
【００６７】
ブレークダウン時に発生したキャリアであるホールは、Ｐ−層４⇒Ｐ＋層６ａの突起部２５⇒Ｐ＋層６ａ⇒ソース電極へと、基板３１に対して水平方向に流れてソース電極から排出される。
【００６８】
このように、ブレークダウン時に発生するキャリアは、Ｐ＋層６ａの突起部２５を経由して迅速にソース電極から排出される。このため、寄生ｎｐｎバイポーラトランジスタ（Ｎ−層３側がコレクタ、Ｐ−層４がベース、Ｎ＋層５ａ側がエミッタ）の動作を大幅に抑制することができる。したがって、出力耐圧（アバランシェ耐量）の低下が抑制され、高い出力耐圧（アバランシェ耐量）を確保することできる。
【００６９】
この結果、トレンチパワーＭＯＳトランジスタ８３の破壊耐量の低下を防止することができる。また、トレンチパワーＭＯＳトランジスタ８３のＡＳＯ（Area of Safe Operation  素子の２次破壊耐量）の低下を防止することができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、閾値電圧（Ｖｔｈ）の制御が容易となる。
【００７０】
上述したように、本実施形態の半導体装置では、Ｎ−層３に設けられた溝２１にＰ−層４が埋設される。Ｐ−層４に設けられ、突起状の突起部２５を有する溝２２ｂにＰ＋層６ａが埋設される。Ｐ−層４に設けられ、Ｐ＋層６ａに接する溝２３ｂにＮ＋層５ａが埋設される。Ｎ−層３とＮ＋層５ａの間のＰ−層４に、互いに離間して直列配置され、一方端がＮ−層３に接し、他方端がＮ＋層５ａに接する２個の溝２４が、２列配置される。溝２４には積層形成されるゲート絶縁膜７及びゲート電極膜８から構成されるトレンチゲートＴＲＧが埋設される。トレンチゲートＴＲＧ及びトレンチゲートＴＲＧ間隔を水平方向及び垂直方向で狭くしている。トレンチパワーＭＯＳトランジスタ８３の動作時にトレンチゲートＴＲＧの周囲及びトレンチゲートＴＲＧの間にＰ−層４とは逆導電型の反転層９が形成され、Ｎ＋層５ａからＮ−層３に反転層９を介してキャリアが流れる。トレンチパワーＭＯＳトランジスタ８３のブレークダウン時に発生するキャリアがＰ＋層６ａの突起部２５を介して迅速にソース電極から排出される。
【００７１】
このため、第１の実施形態の効果の他に、寄生ｎｐｎバイポーラトランジスタの動作を大幅に抑制することができ、第１の実施形態よりも大幅に出力耐圧の低下が抑制され、高い出力耐圧を有する高集積度化された３次元Ｎｃｈ  トレンチパワーＭＯＳトランジスタ８３を提供することができる。
【００７２】
なお、本実施形態では、トレンチパワーＭＯＳトランジスタに適用しているが、必ずしもこれに限定されるものではない。例えば、図１５に示すように３次元トレンチＩＧＢＴ８３ａにも適用することができる。トレンチＩＧＢＴ８３ａでは、Ｎ層２、及びＮ−層３から構成される基板３１の裏面側にＰ＋層３２が設けられる。ここでは、図中右側のＰ＋層６ａと図中左側のＰ＋層６ａの間にトレンチゲートＴＲＧａａ、ＴＲＧｂｂが設けられる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１導電型の第１の半導体層に設けられた第１の溝と、前記第１の溝を覆うように形成された第２導電型の第２の半導体層と、前記第２の半導体層に設けられ、前記第２の半導体層の上面側から見て前記第１の半導体層側に突き出た形状を有する複数の突起部を備えた第２の溝と、前記第２の溝を覆うように形成され、前記第２の半導体層よりも不純物濃度の高い第２導電型の第３の半導体層と、前記第２の半導体層に設けられ、前記第３の半導体層に接する第３の溝と、前記第３の溝を覆うように形成され、前記第１の半導体層よりも不純物濃度の高い第１導電型の第４の半導体層と、前記第１の半導体層と前記第４の半導体層の間に設けられた前記第２の半導体層に互いに離間して並列配置され、一方端が前記第１の半導体層に接し、他方端が前記第４の半導体層に接し、前記第２の半導体層を介して前記突起部の一側面部に接する複数の第４の溝と、前記第１の半導体層と前記第４の半導体層の間に設けられた前記第２の半導体層に互いに離間配置して形成され、一方端が前記第１の半導体層に接し、他方端が前記第４の半導体層に接し、前記第２の半導体層を介して前記突起部の一側面部と相対向する他側面部に接し、前記複数の溝と同一形状を有する複数の第５の溝と、前記第４及び第５の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、前記第１の半導体層の前記第２の半導体層と接する面と相対向する面に設けられ、前記第１の半導体層よりも不純物濃度の高い第１導電型の第５の半導体層と、前記第５の半導体層の前記第１の半導体層と接する面と相対向する面に設けられ、前記第２の半導体層よりも不純物濃度の高い第２導電型の第６の半導体層とを具備し、動作時に前記トレンチゲートの周囲及び前記トレンチゲートの間に前記第２の半導体層とは逆導電型の反転層が形成され、前記第１の半導体層と前記第４の半導体層の間で前記反転層を介してキャリアが流れる半導体装置。
【００７５】
（付記２）  前記トレンチゲートは、ｎ角柱形状（ただし、ｎは４以上）、円柱形状、或いは楕円柱形状を有する付記１に記載の半導体装置。
【符号の説明】
【００７６】
１  Ｎ＋層
１ａ  Ｎ＋層（基板）
２、２ａ  Ｎ層
３、３ａ  Ｎ−層
４  Ｐ−層
５、５ａ  Ｎ＋層
６、６ａ、３２  Ｐ＋層
７  ゲート絶縁膜
８  ゲート電極膜
９、９ｘ、９ｙ  反転層
２１〜２４、２１ａ〜２４ａ、２２ｂ、２３ｂ、４０  溝
２５  突起部
３１  基板
８０、８０ａ、８１、８２、８２ａ、８２ｂ、８３  トレンチパワーＭＯＳトランジスタ
８３ａ  ＩＧＢＴ
ＴＲＧ、ＴＲＧ１〜４、ＴＲＧａ、ＴＲＧ１ａ〜４ａ、ＴＲＧ１１〜１４、ＴＲＧａａ、ＴＲＧｂｂ  トレンチゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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