(57)【要約】【課題】データストローブ信号に発生するグリッジを有効に除去し、正確なデータ転送を可能にするメモリインタフェース回路を提供する。【解決手段】システムクロック信号ＣＬＫに同期したマスク制御信号ＲＥＮをある遅延調整値αだけ遅延させた信号を用いてデータラッチに使用するようにデータストローブ信号ＤＱＳをマスクする第１のマスク回路１０３と、遅延調整値αに一定の余裕度ｔを持たせてマスク制御信号ＲＥＮを遅延させた信号を用いてデータストローブ信号ＤＱＳをマスクする第２のマスク回路１０４と、第１のマスク回路１０３の出力におけるエッジ回数のカウント値と第２のマスク回路１０４の出力におけるエッジ回数のカウント値とを比較して、両カウント値の一致を確認しつつ遅延調整値αを変更し、不一致が起こった場合には遅延調整値αを戻すように動作する比較回路１１１２とを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを転送するタイミングを知らせるためのデータストローブ信号を受信し、当該データストローブ信号に応じてデータ受信を行うメモリインタフェース回路であって、
前記データストローブ信号を受信し入力する入力バッファと、
システムクロック信号に同期したマスク制御信号をある遅延調整値だけ遅延させた信号を用いて、データラッチに使用するように前記データストローブ信号をマスクする第１の制御回路と、
前記遅延調整値に一定の余裕度を持たせて前記マスク制御信号を遅延させた信号を用いて、前記データストローブ信号をマスクする第２の制御回路と、
前記第１の制御回路の出力におけるエッジ回数のカウント値と前記第２の制御回路の出力におけるエッジ回数のカウント値とを比較して、両カウント値の一致を確認しつつ前記遅延調整値を変更し、不一致が起こった場合には前記遅延調整値を戻すように動作する比較回路とを備えたことを特徴とするメモリインタフェース回路。
【請求項２】
請求項１記載のメモリインタフェース回路において、
前記第２の制御回路は、前記第１の制御回路と同型の回路であることを特徴とするメモリインタフェース回路。
【請求項３】
請求項１記載のメモリインタフェース回路において、
前記第１の制御回路は、その出力段に、データを取り込むためのタイミングを決めるように、マスクされたデータストローブ信号の位相を調整するための可変遅延回路を有し、
前記第２の制御回路は、前記可変遅延回路に相当する回路を有しないことを特徴とするメモリインタフェース回路。
【請求項４】
請求項１記載のメモリインタフェース回路において、
前記第２の制御回路は、前記遅延調整値に上限側の余裕度を設定する時間帯と、前記遅延調整値に下限側の余裕度を設定する時間帯とを切り替えることを特徴とするメモリインタフェース回路。
【請求項５】
請求項１記載のメモリインタフェース回路において、
前記第２の制御回路は、前記遅延調整値に上限側の余裕度を設定する回路と、前記遅延調整値に下限側の余裕度を設定する回路とを有することを特徴とするメモリインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲ-ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）からデータを読み出し可能なメモリインタフェース回路に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータ、デジタルテレビ、ブルーレイレコーダ等の映像機器において、画像処理や数値演算処理を行うＬＳＩ（Large Scale Integrated circuit）と、画像データや演算データをバッファリングするためのＤＲＡＭとが用いられているが、ＬＳＩの性能向上に伴い、ＬＳＩとＤＲＡＭとの間のデータ伝送量が年々増加し、高速、多ビット化が進んでいる。
【０００３】
ＬＳＩとＤＲＡＭとの間のデータ送受信を行うメモリインタフェース回路としては、ＪＥＤＥＣ（Joint Electron Device Engineering Council）で規定されたＤＤＲ規格が知られている。本規格におけるリード動作でのデータストローブ信号のパターンは、プリアンブル、トグル、ポストアンブルから構成される。
【０００４】
１クロックサイクル期間のプリアンブルの前は、ハイインピーダンス状態である。このハイインピーダンス状態のデータストローブ信号をＬＳＩ内に取り込むと、グリッジ等の不要な波形を取り込むことになる。そのため、グリッジを排除するようにデータストローブ信号をマスクする必要がある。
【０００５】
従来、データストローブ信号のマスクにアナログ式のＩ／Ｏレプリカ回路を用いる技術が知られていた（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−９６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、動作スピードが低く有効データ幅が広い場合には、アナログ回路を用いた上記従来技術でも有効であったが、高速化に伴って有効データ幅が大幅に縮小してくる。更に、ＬＳＩの高負荷動作時に顕在化するデータストローブ信号のジッタ成分と電圧、温度、プロセスの変動とが組み合わさると、グリッジを排除すべきマスク位置が一定ではなくなるため、低負荷動作状態で決定したマスク位置が必ずしも有効ではなくなる。
【０００８】
本発明の目的は、データストローブ信号に発生するグリッジを有効に除去し、正確なデータ転送を可能にするメモリインタフェース回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明は、状況の変化に応じて、データストローブ信号の適応的なマスクを実現するものである。
【００１０】
具体的に説明すると、データを転送するタイミングを知らせるためのデータストローブ信号を受信し、当該データストローブ信号に応じてデータ受信を行うメモリインタフェース回路において、前記データストローブ信号を受信し入力する入力バッファと、システムクロック信号に同期したマスク制御信号をある遅延調整値だけ遅延させた信号を用いて、データラッチに使用するように前記データストローブ信号をマスクする第１の制御回路と、前記遅延調整値に一定の余裕度を持たせて前記マスク制御信号を遅延させた信号を用いて、前記データストローブ信号をマスクする第２の制御回路と、前記第１の制御回路の出力におけるエッジ回数のカウント値と前記第２の制御回路の出力におけるエッジ回数のカウント値とを比較して、両カウント値の一致を確認しつつ前記遅延調整値を変更し、不一致が起こった場合には前記遅延調整値を戻すように動作する比較回路とを備えた構成を採用することとしたものである。
【発明の効果】
【００１１】
本発明によれば、高速化に伴い有効データ幅が狭くなった場合においても、安定した受信を行うことができ、更に回路構成をロジック回路で構成できるために、従来回路のようなアナログ回路を用いる必要がないので、微細化に伴い面積削減を行う利点を有する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１に係るメモリインタフェース回路の構成を示すブロック図である。
【図２】図１中の可変遅延回路の具体的な内部構成例を示す回路図である。
【図３】データストローブ信号のマスク期間を説明するためのタイミング図である。
【図４】本発明の実施形態２に係るメモリインタフェース回路の構成を示すブロック図である。
【図５】本発明の実施形態３に係るメモリインタフェース回路の構成を示すブロック図である。
【図６】本発明の実施形態４に係るメモリインタフェース回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する場合がある。
【００１４】
《実施形態１》
図１は、本発明の実施形態１に係るメモリインタフェース回路の構成を示すブロック図である。図１に示したメモリインタフェース回路は、ＤＤＲ-ＳＤＲＡＭ２００からのデータ信号ＤＱ及びデータストローブ信号ＤＱＳを受け取り、例えば画像処理や数値演算処理を行うＬＳＩに多ビットのデータＲＤＡＴＡを渡す回路であって、データレシーバ１０１と、データストローブレシーバ１０２と、第１のマスク回路１０３と、第２のマスク回路１０４と、マスク制御信号発生回路１０５と、データラッチ及びＦＩＦＯ（First-In First-Out）回路１１０と、ＤＱＳエッジ回数検出回路１１１と、ＦＩＦＯ用カウンタ回路１１６とを有する。
【００１５】
第１のマスク回路１０３は、１つのＡＮＤ回路１０３１と、２つの可変遅延回路１０３２，１０３３とで構成される。第２のマスク回路１０４は、第１のマスク回路１０３と同型の回路であって、１つのＡＮＤ回路１０４１と、２つの可変遅延回路１０４２，１０４３とで構成される。データラッチ及びＦＩＦＯ回路１１０は、２つのＤフリップフロップ１０１１，１０１２と、１つのＤラッチ１１０３と、１つのＦＩＦＯレジスタ１１０４とで構成される。ＤＱＳエッジ回数検出回路１１１は、１つのカウンタ回路１１１１と、１つの比較回路１１１２とで構成される。
【００１６】
図２は、図１中の可変遅延回路１０３３，１０４３の具体的な内部構成例を示す回路図である。図２に示すように、可変遅延回路１０３３，１０４３は、例えば、インバータの段数調整で遅延を発生するようにＳｎ〜Ｓ１で制御される遅延回路部分と、各遅延回路部分のインバータサイズを変更することで微小な遅延を発生するようにＳＳｍ〜ＳＳ１で制御される遅延回路部分とで構成される。
【００１７】
図３は、データストローブ信号ＤＱＳのマスク期間を説明するためのタイミング図である。図３中のＴ０〜Ｔ８はシステムクロック信号ＣＬＫの立ち上がり時刻を表し、その間隔が１クロックサイクルに対応している。
【００１８】
図３によれば、時刻Ｔ０においてＲＥＡＤコマンドとアドレスＡｎとが与えられる。ＣＡＳレイテンシ（ＣＬ）が例えば５の場合には、時刻Ｔ０から５クロックサイクル後にデータストローブ信号ＤＱＳのトグル期間が開始する。その前の１クロックサイクル期間はプリアンブル期間ｔRPREであり、データストローブ信号ＤＱＳの論理がＬｏｗに固定される。プリアンブル期間ｔRPREの前は、データストローブ信号ＤＱＳがハイインピーダンス状態であり、その論理が確定しない。したがって、図３に示すような論理を持つマスク制御信号ＲＥＮを遅延させた信号でデータストローブ信号ＤＱＳをマスクする必要がある。
【００１９】
さて、図１によれば、データレシーバ１０１はＤＤＲ-ＳＤＲＡＭ２００から出力されたデータ信号ＤＱを取り込む。データストローブレシーバ１０２は、ＤＤＲ-ＳＤＲＡＭ２００から出力されたデータストローブ信号ＤＱＳを取り込む。データレシーバ１０１で取り込んだデータ信号ＤＱはデータラッチ及びＦＩＦＯ回路１１０に、データストローブレシーバ１０２で取り込んだデータストローブ信号ＤＱＳは分岐して第１及び第２のマスク回路１０３，１０４にそれぞれ入力される。一方、マスク制御信号発生回路１０５は、リードイネーブル信号ＲＥＡＤ＿ＥＮに応答して、システムクロック信号ＣＬＫに同期したマスク制御信号ＲＥＮを生成する（図３の時刻Ｔ２）。生成されたマスク制御信号ＲＥＮは分岐して第１及び第２のマスク回路１０３，１０４に入力される。
【００２０】
第１のマスク回路１０３では、可変遅延回路１０３３がマスク制御信号ＲＥＮを遅延調整値αだけ遅延させ、遅延調整値αだけ遅延されたマスク制御信号ＲＥＮを用いてＡＮＤ回路１０３１がデータストローブ信号ＤＱＳにマスクをかける。可変遅延回路１０３２は、データラッチ及びＦＩＦＯ回路１１０にてデータ信号ＤＱを取り込むためのタイミングを決める位相調整回路である。
【００２１】
第２のマスク回路１０４では、可変遅延回路１０４３がマスク制御信号ＲＥＮを遅延調整値αに一定の余裕度ｔを持たせて遅延させ、遅延調整値α＋ｔだけ遅延されたマスク制御信号ＲＥＮを用いてＡＮＤ回路１０４１がデータストローブ信号ＤＱＳにマスクをかける。可変遅延回路１０４２は、第１のマスク回路１０３中の可変遅延回路１０３２と同様に位相調整を行う。
【００２２】
第１及び第２のマスク回路１０３，１０４でそれぞれマスクされた信号波形ＤＱＳＩＮＣ１，ＤＱＳＩＮＣ２のエッジ回数は、後段のカウンタ回路１１６，１１１１によりそれぞれカウントされる。このとき、遅延調整値αから余裕度ｔだけずれた箇所がデータストローブ信号ＤＱＳの立ち上がりエッジ（時刻Ｔ５におけるプリアンブル期間ｔRPREの終了タイミング）より時間的に手前にある場合は、両カウンタ回路１１６，１１１１が同数のカウントアップを行うために比較回路１１１２の比較結果が「一致」となる。しかし、データストローブ信号ＤＱＳの立ち上がりエッジ（時刻Ｔ５）が電圧、温度、データストローブ信号ＤＱＳのジッタ成分等で遅延調整値α＋ｔだけ遅延させた箇所より時間的に手前になる場合は、カウンタ回路１１１１は正常なカウントアップが行われずにカウンタ回路１１６の結果と異なるため、比較回路１１１２の比較結果が「不一致」となる。このような比較結果を高負荷動作時にプログラム等で定期的に読み取り、不一致になった場合は、遅延調整値αを時間的に手前に変更する。
【００２３】
これにより、図１のメモリインタフェース回路は、余裕度ｔを常に保ちつつデータストローブ信号ＤＱＳに有効なマスクをかけることができる。なお、図３中のＱｎ〜Ｑｎ＋５は、ＤＤＲ-ＳＤＲＡＭ２００からバースト転送されるデータを表している。
【００２４】
《実施形態２》
図４は、本発明の実施形態２に係るメモリインタフェース回路の構成を示すブロック図である。これは、図１中の第２のマスク回路１０４にあった可変遅延回路１０４２を削除したことを特徴とする回路である。可変遅延回路１０４２は図１中の第１のマスク回路１０３にある可変遅延回路１０３２と同様の回路であり、可変遅延回路１０３２はデータラッチ及びＦＩＦＯ回路１１０にてデータ信号ＤＱを取り込むためのタイミングを決めるために必要な回路であるため、一定時間経過後にカウンタ値を読み出す場合は面積削減を最大化する目的として削除できる。
【００２５】
《実施形態３》
図５は、本発明の実施形態３に係るメモリインタフェース回路の構成を示すブロック図である。これは、第２のマスク回路１０４中の可変遅延回路１０４３に与える遅延調整値αに対して上限側と下限側との両方に余裕度ｔを設けることを特徴とする回路である。この余裕度ｔを１つの回路で実現するために時分割方式を採用し、ある時間帯で上限側（α＋ｔ）の結果を検知し、他の時間帯で下限側（α−ｔ）の結果を検知することを特徴とするものである。
【００２６】
《実施形態４》
図６は、本発明の実施形態４に係るメモリインタフェース回路の構成を示すブロック図である。これは、同一時間帯で遅延調整値αの上限と下限とを両方検知するために、第２のマスク回路１０４と同じ構成を持つ第３のマスク回路１０６を実装することを特徴とする回路である。第２のマスク回路１０４は遅延調整値αに上限側の余裕度ｔを設定する回路であり、ＤＱＳエッジ回数検出回路１１１へ信号ＤＱＳＩＮＣ２を供給する。第３のマスク回路１０６は遅延調整値αに下限側の余裕度ｔを設定する回路であり、ＤＱＳエッジ回数検出回路１１２へ信号ＤＱＳＩＮＣ３を供給する。第３のマスク回路１０６は、１つのＡＮＤ回路１０５１と、２つの可変遅延回路１０５２，１０５３とで構成される。ＤＱＳエッジ回数検出回路１１２は、１つのカウンタ回路１１２１と、１つの比較回路１１２２とで構成される。
【産業上の利用可能性】
【００２７】
以上説明してきたとおり、本発明に係るメモリインタフェース回路は、データ受信安定性を確保しつつ、回路面積を削減できるという効果を有し、高速にデジタル信号を伝送するメモリインタフェース回路として有用である。
【符号の説明】
【００２８】
１０１  データレシーバ
１０２  データストローブレシーバ
１０３  第１のマスク回路
１０４  第２のマスク回路
１０５  マスク制御信号発生回路
１０６  第３のマスク回路
１１０  データラッチ及びＦＩＦＯ回路
１１１，１１２  ＤＱＳエッジ回数検出回路
１１６  ＦＩＦＯ用カウンタ回路
２００  ＤＤＲ-ＳＤＲＡＭ
ＣＬＫ  システムクロック信号
ＤＱ  データ信号
ＤＱＳ  データストローブ信号
ＲＥＮ  マスク制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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