(57)【要約】【課題】基板電位が安定した縦型オーバーフロードレイン構造を実現する。【解決手段】実施形態に係わる裏面照射型固体撮像装置は、第１の導電型を有する半導体基板１と、半導体基板１の表面側に配置される第２の導電型を有する複数のフォトダイオード３と、複数のフォトダイオード３の間に配置され、半導体基板１に電位を与える第１導電型を有する拡散層６と、半導体基板１の裏面側に配置される第２導電型を有するオーバーフロードレイン層１７と、半導体基板１の表面側からオーバーフロードレイン層１７まで伸び、半導体基板１の表面側からオーバーフロードレイン層１７にバイアス電位Ｖｂを与えるオーバーフロードレイン電極１８と、半導体基板１の表面上に配置される配線層９と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板と、前記半導体基板の表面側に配置される第１の導電型を有するウェル領域と、前記ウェル領域内に配置される第２の導電型を有する複数のフォトダイオードと、前記複数のフォトダイオードの間に配置され、前記半導体基板に電位を与える第１導電型を有する拡散層と、前記半導体基板の裏面側に配置される第２導電型を有するオーバーフロードレイン層と、前記半導体基板の表面側から前記オーバーフロードレイン層まで伸び、前記半導体基板の表面側から前記オーバーフロードレイン層にバイアス電位を与えるオーバーフロードレイン電極と、前記半導体基板の表面上に配置される配線層と、を具備する裏面照射型固体撮像装置。
【請求項２】
第１の導電型を有する半導体基板と、前記半導体基板の表面側に配置される第２の導電型を有するウェル領域と、前記ウェル領域内に配置される第１の導電型を有する複数のフォトダイオードと、前記複数のフォトダイオードの間に配置され、前記ウェル領域に電位を与える第２導電型を有する拡散層と、前記半導体基板の裏面側に配置される第１導電型を有するオーバーフロードレイン層と、前記半導体基板の表面側から前記オーバーフロードレイン層まで伸び、前記半導体基板の表面側から前記オーバーフロードレイン層にバイアス電位を与えるオーバーフロードレイン電極と、前記半導体基板の表面上に配置される配線層と、を具備する裏面照射型固体撮像装置。
【請求項３】
前記半導体基板の裏面上に配置される、遮光膜、カラーフィルタ及びマイクロレンズをさらに具備する請求項１又は２に記載の裏面照射型固体撮像装置。
【請求項４】
前記半導体基板の表面側から前記オーバーフロードレイン層まで伸びるアライメントマークをさらに具備し、前記オーバーフロードレイン電極は、前記アライメントマークと同じ構造を有する請求項１又は２に記載の裏面照射型固体撮像装置。
【請求項５】
請求項１又は２に記載の裏面照射型固体撮像装置の製造方法において、
前記オーバーフロードレイン層は、前記半導体基板よりも高い不純物濃度を有する導電性シリコン層を前記半導体基板の裏面上に堆積させることにより形成し、
前記オーバーフロードレイン電極は、アライメントマークと同時に、かつ、前記半導体基板にトレンチを形成した後に前記トレンチ内に導電層を満たすことにより形成し、
前記オーバーフロードレイン層及び前記オーバーフロードレイン電極を形成した後に前記複数のフォトダイオード及び前記拡散層を形成する
裏面照射型固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、裏面照射型固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像装置（例えば、ＣＭＯＳイメージセンサ）には、表面照射型（Front side illumination type: FSI type）と裏面照射型（Back side illumination type: BSI type）の２種類がある。
【０００３】
表面照射型では、半導体基板の裏面全体にバックゲート電極を設け、このバックゲート電極により半導体基板へ電位を与えることができる。しかし、近年では、高画素化に伴う感度低下の課題を解消するため、受光部の感度が配線層により影響を受けない裏面照射型が主流となりつつある。
【０００４】
裏面照射型では、半導体基板の裏面にカラーフィルタが設けられるため、半導体基板の裏面側から半導体基板に電位を与えることができない。このため、必然的に、半導体基板に電位を与えるための電極は、配線層が設けられる半導体基板の表面側に部分的に設けられる。しかし、半導体基板の抵抗は大きいので、これのみでは、半導体基板の電位を安定させることが難しい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、裏面照射型固体撮像装置において半導体基板の電位を安定させ、より確実に、フォトダイオードからオーバーフローした電子を半導体基板側へ排出できる縦型オーバーフロードレイン構造について提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、裏面照射型固体撮像装置は、第１の導電型を有する半導体基板と、前記半導体基板の表面側に配置される第１の導電型を有するウェル領域と、前記ウェル領域内に配置される第２の導電型を有する複数のフォトダイオードと、前記複数のフォトダイオードの間に配置され、前記半導体基板に電位を与える第１導電型を有する拡散層と、前記半導体基板の裏面側に配置される第２導電型を有するオーバーフロードレイン層と、前記半導体基板の表面側から前記オーバーフロードレイン層まで伸び、前記半導体基板の表面側から前記オーバーフロードレイン層にバイアス電位を与えるオーバーフロードレイン電極と、前記半導体基板の表面上に配置される配線層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】画素領域と周辺回路領域を示す図。
【図２】裏面照射型固体撮像装置の第１の実施例を示す図。
【図３】オーバーフロードレイン電極を示す図。
【図４】フォトダイオードの縦方向と横方向の電位障壁について示す図。
【図５】参考例としての裏面照射型固体撮像装置を示す図。
【図６】参考例としての裏面照射型固体撮像装置を示す図。
【図７】裏面照射型固体撮像装置の第２の実施例を示す図。
【図８】裏面照射型固体撮像装置の第３の実施例を示す図。
【図９】オーバーフロードレイン電極を示す図。
【図１０Ａ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｂ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｃ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｄ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｅ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｆ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｇ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｈ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｉ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｊ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｋ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｌ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｍ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｎ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｏ】裏面照射型固体撮像装置の製造方法を示す図。
【図１０Ｐ】裏面照射型固体撮像装置の製造方法を示す図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
固体撮像装置の読み出し回路は、画素セルと負荷回路とから構成され、フォトダイオード内に蓄積された電荷を読み出す機能を有する。フォトダイオード内の電荷は、フローティングディフュージョンに転送され、かつ、行選択トランジスタとアンプトランジスタと負荷回路とから構成されるソースフォロア回路により信号電圧に変換される。
【００１１】
ここで、１画素内のフォトダイオードから溢れ出た電荷が他の画素内に進入する前にこれを排出し、ブルーミング（混色）を防止する技術の一つとして、縦型オーバーフロードレイン構造がある。この構造は、半導体基板の電位が安定していることを条件に、画素間の干渉を防止するのに非常に有効な技術といえる。
【００１２】
ところで、表面照射型固体撮像装置では、バックゲート電極を半導体基板の裏面側に設けることができる。従って、バイアス電位Ｖｂとして、電源電位VDD（例えば、2.8V）を与えることにより、半導体基板の電位を安定させ、上述の縦型オーバーフロードレイン構造によるブルーミング防止を図ることができる。
【００１３】
しかし、裏面照射型固体撮像装置では、半導体基板の裏面側からバイアス電位Ｖｂを与えることができないため、半導体基板の電位を安定させることが難しい。結果として、裏面照射型固体撮像装置において縦型オーバーフロードレイン構造を採用しても、ブルーミング防止の効果を十分に得ることができない。
【００１４】
図１は、ウェハ、1ショット及びチップを示している。
【００１５】
例えば、１枚のウェハから数百個のチップを製造するに当たっては、１枚のウェハ上に複数ショットの露光を行う。本例では、１ショットで、３×４チップがウェハ上に転写される。１ショット内には、複数チップとそれらチップ間のスクライブラインとが含まれる。ウェハプロセス後、パッケージングプロセス前に、スクライブラインに沿ってウェハを切断することにより数百個のチップを製造する。
【００１６】
チップ全体図に示すように、固体撮像装置は、１チップ内のほとんどが画素領域１Ａであり、画素領域１Ａの周囲に周辺回路領域１Ｂが配置される。即ち、１チップ内の画素領域１Ａの占有率は、非常に大きい。このため、裏面照射型では、周辺回路領域１Ｂ内に設けられる電極のみでは、半導体基板の抵抗により、画素領域１Ａの中心部の半導体基板まで電源電位VDDを供給できない恐れが生じる。
【００１７】
そこで、実施例では、裏面照射型固体撮像装置において、半導体基板の電位を安定させることが可能な新たな縦型オーバーフロードレイン構造を提案する。
【００１８】
図２は、裏面照射型固体撮像装置の第１の実施例を示している。
【００１９】
この実施例は、半導体基板１がｐ型であり、このｐ型半導体基板１内にｎ型フォトダイオード３を形成する例である。尚、同図において、ｎ型とｐ型を互いに入れ替えれば、ｎ型半導体基板内にｐ型フォトダイオードを形成する例となる。
【００２０】
本例がｎ型フォトダイオード３について示すのは、電子の移動度がホールの移動度よりも大きいため、高速動作に有利であるからである（以下、全ての実施例において同じ）。
【００２１】
ｐ型半導体基板１は、例えば、シリコン基板である。半導体基板１は、画素領域１Ａ、周辺回路領域１Ｂ及びアライメントマーク領域（スクライブライン）１Ｃを含む。
【００２２】
半導体基板１の裏面側には、縦型オーバーフロードレイン構造を実現するためのｎ−型不純物層、即ち、オーバーフロードレイン層１７が配置される。
【００２３】
コンベンショナルな技術では、例えば、図５に示すように、半導体基板１とフォトダイオード３とを同じ導電型（ｎ型）とし、これらの間にこれらと異なる導電型（ｐ型）のウェル領域２を配置して、縦型オーバーフロードレイン構造を実現する。
【００２４】
これに対し、本実施例では、半導体基板１とその表面側にあるフォトダイオード３とを異なる導電型とし、半導体基板１の裏面側にフォトダイオード３と同じ導電型のオーバーフロードレイン層１７を配置して、縦型オーバーフロードレイン構造を実現する。
【００２５】
オーバーフロードレイン層１７は、半導体基板１内の拡散層や、半導体基板１の裏面上の導電層などから構成することができる。
【００２６】
例えば、ＣＶＤ法によるバッチ処理（batch process）において、半導体基板１の表面側にｎ型不純物を含んだ導電性シリコン層を形成するとき、必然的に、半導体基板１の裏面側にも、ｎ型不純物を含んだ導電性シリコン層が付着する。このような性質を利用して、半導体基板１の表面側に、ウェル、トランジスタや、フォトダイオードなどを形成する前に、半導体基板１の裏面側に、半導体基板１よりも不純物濃度が高いｎ型不純物を含んだ導電性シリコン層（オーバーフロードレイン層１７）を形成しておくことも可能である。
【００２７】
このように、半導体基板１の裏面側にオーバーフロードレイン層１７を形成することにより、後述するように、裏面照射型固体撮像装置に縦型オーバーフロードレイン構造を採用することができると共に、半導体基板１の電位も安定させることができる。
【００２８】
画素領域１Ａにおいて、ｎ型フォトダイオード３及びｎ型フローティングディフュージョン４は、ｐ型半導体基板１内に形成される。また、リードトランジスタ５は、フォトダイオード３内の電荷をフローティングディフュージョン４に読み出す。
【００２９】
ｐ型半導体基板１に電位を与えるための電極７は、基板コンタクトのための高濃度ｐ＋型拡散層６に接続される。基板電位Ｖｓｕｂは、電極７及びｐ＋型拡散層６を介して、ｐ型半導体基板１に印加される。
【００３０】
ここで重要な点は、オーバーフロードレイン層１７を設けることにより、電極７を画素領域１Ａ内に設けることができるということにある。例えば、画素領域１Ａ内において、１画素に対して１つのｐ＋型拡散層（基板コンタクト部）６を設けることにより、ｐ型ウェル領域２を介してｐ型半導体基板１の電位を安定させることができる。
【００３１】
半導体基板１の表面側には、配線層９が形成される。フォトダイオード３には半導体基板１の裏面側から光が入射されるため、半導体基板１の表面側の全体に導電線１０を設けることができる。
【００３２】
周辺回路領域１Ｂにおいて、オーバーフロードレイン電極１８は、半導体基板１の表面側からオーバーフロードレイン層１７に向かって伸び、オーバーフロードレイン層１７に電気的に接触する。半導体基板１の表面側に設けられる電極１３は、オーバーフロードレイン電極１８に接触する。
【００３３】
このため、電極１３にバイアス電位Ｖｂを印加すると、バイアス電位Ｖｂは、オーバーフロードレイン電極１８を経由して、オーバーフロードレイン層１７に伝達される。
【００３４】
これにより、縦型オーバーフロードレイン構造を実現する。  
尚、オーバーフロードレイン電極１８は、半導体基板１を貫通する貫通電極であってもよいが、オーバーフロードレイン層１７を貫通しないこと、即ち、オーバーフロードレイン電極１８の端部がオーバーフロードレイン層１７内にあることが望ましい。
【００３５】
なぜなら、後述するように、オーバーフロードレイン電極１８の側面には絶縁層が形成されるからである。
【００３６】
ところで、裏面照射型固体撮像装置では、半導体基板１の裏面側にカラーフィルタ１１及びマイクロレンズ１２が配置される。また、フォトダイオード３のみに光を導くために、半導体基板１とカラーフィルタ１１との間には、フォトダイオード３上に開口を有する遮光膜１５が設けられる。
【００３７】
このため、半導体基板１には、アライメントマーク領域１Ｃ内にアライメントマーク１６が設けられる。このアライメントマーク１６は、半導体基板１の裏面側に、カラーフィルタ１１、マイクロレンズ１２及び遮光膜１５を取り付けるときの位置合わせとして使用される。また、アライメントマーク１６は、半導体基板１の裏面側からも認識できるように、半導体基板１の表面側から裏面側まで伸びる深いトレンチにより構成される。
【００３８】
そこで、アライメントマーク１６とオーバーフロードレイン電極１８とを同じ構造とし、両者を同時に形成すれば、製造工程数の増加による大幅なコスト増なく、新しい縦型オーバーフロードレイン構造を実現することができる。
【００３９】
例えば、図３に示すように、アライメントマーク１６とオーバーフロードレイン電極１８は、それぞれ、半導体基板１のトレンチを満たす、ｎ型不純物を含んだ導電性シリコン層（ｎ＋型不純物層）から構成することができる。半導体基板１のトレンチの内面には、導電性シリコン層と半導体基板１とを絶縁するための絶縁層（例えば、酸化シリコン層）１９が配置される。
【００４０】
尚、アライメントマーク１６とオーバーフロードレイン電極１８は、それぞれ、金属又は合金から構成されていてもよい。また、絶縁層１９は、トレンチ内面に設けるのが望ましいが、省略することもできる。
【００４１】
ところで一般的に、不純物を含まないSiの単結晶(つまり真性半導体シリコン単結晶)では電子濃度とホール濃度が等しく、約１×１０１０ｃｍ−３位ドーピングされている。その時の約真性半導体シリコン単結晶の抵抗率は約40〜60kΩ・cm程度であり、そこから不純物濃度を上げていくと、LogScaleで抵抗値が下がる、つまり不純物の原子数が10倍に増えると抵抗率(Ohm・cm)は、1/10になる事が知られている。そこで、オーバーフロードレイン層の不純物濃度を上げる事で、見た目上の基板抵抗が下がる事になる。
【００４２】
例えば、第１の実施例において、オーバーフロードレイン層１７が不純物を含んだ導電性シリコン層から構成されるとき、オーバーフロードレイン層１７の不純物濃度は、半導体基板１の不純物濃度（例えば、１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３）よりも高く、トランジスタのソース／ドレイン拡散層の不純物濃度（例えば、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３）よりも低く製造しておく。
【００４３】
さらに、オーバーフロードレイン電極１８が不純物を含んだ導電性シリコン層から構成されるとき、オーバーフロードレイン電極１８の不純物濃度は、オーバーフロードレイン層１７の不純物濃度よりも高いことが望ましい。
【００４４】
また、抵抗Rの式はR=ρL/Sであり、抵抗値は面積に反比例する為、見た目上の基板抵抗を下げるには、オーバーフロードレイン層の層厚は、厚い程良い。
【００４５】
このように、第１の実施例では、縦型オーバーフロードレイン構造は、ｎ型フォトダイオード３、ｐ型半導体基板１及びｎ型オーバーフロードレイン層１７から構成される。ｐ型半導体基板１には、画素領域１Ａ内及び周辺回路領域１Ｂ内の電極７から基板電位Ｖｓｕｂを与えることができるため、半導体基板１の電位を安定化させることができる。また、オーバーフロードレイン層１７には、オーバーフロードレイン電極１８からバイアス電位Ｖｂを与えることができるため、フォトダイオード３から溢れ出た電子をオーバーフロードレイン層１７に排出し、ブルーミングを有効に防止することができる。
【００４６】
但し、図４に示すように、フォトダイオード３の縦方向の電位障壁を、フォトダイオード３の横方向の電位障壁よりも小さくすることが必要である。
【００４７】
例えば、同図に示すように、オーバーフロードレイン層（ＯＦＤ）の不純物濃度を高くすると、フォトダイオード３の縦方向の電位障壁が低くなるため、オーバーフロードレイン層の不純物濃度により、縦方向の電位障壁と横方向の電位障壁との関係を調整することができる。
【００４８】
また、周辺回路領域１Ｂにおいてラッチアップが起きないように、周辺回路領域１Ｂ内のｎ型ウェル領域とｎ型オーバーフロードレイン層１７との距離を十分にとることが必要である。
【００４９】
図５は、参考例としての裏面照射型固体撮像装置を示している。
【００５０】
ｎ型半導体基板１は、例えば、シリコン基板である。半導体基板１の表面上の領域は、画素領域１Ａ、周辺回路領域１Ｂ及びアライメントマーク領域（スクライブライン）１Ｃとから構成される。
【００５１】
画素領域１Ａにおいて、ｐ型ウェル領域２は、ｎ型半導体基板１内に形成され、ｎ型フォトダイオード３は、ｐ型ウェル領域２内に形成される。また、ｎ型フローティングディフュージョン４は、ｐ型ウェル領域２内に形成される。リードトランジスタ５は、フォトダイオード３内の電荷をフローティングディフュージョン４に読み出す。
【００５２】
ｐ型ウェル領域２に電位を与えるための電極７は、ウェルコンタクトのための高濃度ｐ＋型拡散層６に接続される。
【００５３】
周辺回路領域１Ｂにおいて、ｎ型半導体基板１に電位を与えるための電極１３は、基板コンタクトのための高濃度ｎ＋型拡散層１４に接続される。周辺回路領域１Ｂ内には、画素領域１Ａからの画素信号の読み出しを制御するＣＭＯＳロジック回路が形成されるが、ここでは、その説明については省略する。
【００５４】
アライメントマーク領域（スクライブライン）１Ｃにおいて、ｎ型半導体基板１内にはその裏面から認識可能なアライメントマーク１６が形成される。アライメントマーク１６は、半導体基板１の裏面側にカラーフィルタ１１、マイクロレンズ１２及び遮光膜１５を結合させるときの位置合わせに使用する。
【００５５】
裏面照射型固体撮像装置の特徴は、半導体基板１の裏面側にカラーフィルタ１１及びマイクロレンズ１２が配置されている点にある。また、フォトダイオード３のみに光を導くために、半導体基板１とカラーフィルタ１１との間には、フォトダイオード３上に開口を有する遮光膜１５が設けられる。
【００５６】
このような構造によれば、フォトダイオード３の受光領域が半導体基板１の表面側に設けられる配線層９により狭くなることはなく、フォトダイオード３の飽和電子数を多くすることができるため、フォトダイオード３の高感度化を実現できる。また、半導体基板１の表面側の配線層９においては、導電線１０をフォトダイオード３の位置に制限されずに自由にレイアウトすることができる。
【００５７】
但し、裏面照射型では、フォトダイオード３の飽和電子数が多いことからブルーミングが発生し易い。即ち、高感度化とブルーミングの防止とはトレードオフの関係にある。
【００５８】
そこで、このトレードオフを改善するため、裏面照射型において縦型オーバーフロードレイン構造を採用することは非常に有効である。なぜなら、裏面照射により高感度化を実現できると共に、フォトダイオード３からオーバーフローした電子を排出することによりブルーミングも防止できるからである。
【００５９】
一方、既に述べたように、縦型オーバーフロードレイン構造によるブルーミングの防止を実効あらしめるためには、半導体基板１の電位を安定させることが必要である。しかし、裏面照射型固体撮像装置では、半導体基板１の裏面側から光を取り込む構造になっているため、そこにバックゲート電極を設けることができない。
【００６０】
従って、同図に示すように、半導体基板１に電位を与えるための電極１３は、半導体基板１の表面側に設けられ、バイアス電位Ｖｂは、電極１３及び高濃度ｎ＋型拡散層１４を介して半導体基板１に印加される。
【００６１】
しかし、半導体基板１の表面側において、画素領域１Ａ内にはｐ型ウェル領域２が存在するため、そこに半導体基板１に対する電極１３を設けることはできない。このため、電極１３は、半導体基板１の表面側において、周辺回路領域１Ｂ内に部分的に設けられる。
【００６２】
結果として、バイアス電位Ｖｂとして電源電位VDD（例えば、2.8V）を与えても、半導体基板１の抵抗により、半導体基板１の全体を電源電位VDDに安定させることができない。これにより、上述の縦型オーバーフロードレイン構造によるブルーミング防止の効果を十分に得ることが難しくなる。
【００６３】
図６は、別の参考例としての裏面照射型固体撮像装置を示している。
【００６４】
同図において、図５の固体撮像装置と同じ要素には同じ符号を付し、その詳細な説明については省略する。
【００６５】
この固体撮像装置が図５の固体撮像装置と異なる点は、半導体基板１がｐ型であるという点にある。
【００６６】
この場合、ｐ型ウェル領域２を介してｐ型半導体基板１にバイアス電位Ｖｂを印加する電極１３を、画素領域１Ａ内に設けることができる。例えば、画素領域１Ａ内において、１画素に対して１つの高濃度ｐ＋型拡散層（基板コンタクト部）１４を設けることも可能である。従って、この構造によれば、半導体基板１の全体にバイアス電位Ｖｂを与えることができ、半導体基板１の電位を安定化させるには有効である。
【００６７】
しかし、同図の固体撮像装置は、フォトダイオードの縦方向に、ｎ−ｐ−ｎ又はｐ−ｎ−ｐという縦型オーバーフロードレイン構造を有しないため、１画素内のフォトダイオードの電荷がオーバーフローしたときに、それが他の画素やフローティングディフュージョンなどに進入し、ブルーミングを発生させる。
【００６８】
図７は、裏面照射型固体撮像装置の第２の実施例を示している。
【００６９】
この実施例は、第１の実施例（図２）の変形例であり、その特徴は、画素領域１Ａ内にもオーバーフロードレイン電極１８が形成されている点にある。
【００７０】
第１の実施例では、周辺回路領域１Ｂ内にオーバーフロードレイン電極１８が形成される。これに対し、第２の実施例では、画素領域１Ａ内及び周辺回路領域１Ｂ内に、それぞれ、オーバーフロードレイン電極１８が形成される。これにより、オーバーフロードレイン層１７の電位の安定化を図ることができる。
【００７１】
従って、第２の実施例では、縦型オーバーフロードレイン構造を有する裏面照射型固体撮像装置において、半導体基板１及びオーバーフロードレイン層１７の電位を安定させることができるため、高感度化とブルーミングの防止とを同時に実現できる。
【００７２】
図８は、裏面照射型固体撮像装置の第３の実施例を示している。
【００７３】
この実施例は、半導体基板１がｎ型であり、このｎ型半導体基板１内にｐ型ウェル領域２を形成し、ｐ型ウェル領域２内にｎ型フォトダイオード３を形成する例である。尚、同図において、ｎ型とｐ型を互いに入れ替えれば、ｐ型半導体基板内のｎ型ウェル領域内にｐ型フォトダイオードを形成する例となる。
【００７４】
ｎ型半導体基板１は、例えば、シリコン基板である。半導体基板１は、画素領域１Ａ、周辺回路領域１Ｂ及びアライメントマーク領域（スクライブライン）１Ｃを含む。
【００７５】
半導体基板１の裏面側には、縦型オーバーフロードレイン構造を実現するためのｎ−型不純物層、即ち、オーバーフロードレイン層１７が配置される。オーバーフロードレイン層１７の不純物濃度は、半導体基板１の不純物濃度よりも高い。即ち、オーバーフロードレイン層１７は、半導体基板１よりも低抵抗である。
【００７６】
オーバーフロードレイン層１７は、第１の実施例と同様に、半導体基板１内の拡散層や、半導体基板１の裏面上の導電層などから構成することができる。
【００７７】
画素領域１Ａにおいて、ｐ型ウェル領域２は、ｎ型半導体基板１内に形成される。ｎ型フォトダイオード３及びｎ型フローティングディフュージョン４は、ｐ型ウェル領域２内に形成される。また、リードトランジスタ５は、フォトダイオード３内の電荷をフローティングディフュージョン４に読み出す。
【００７８】
ｐ型ウェル領域２に電位を与えるための電極７は、基板コンタクトのための高濃度ｐ＋型拡散層６に接続される。ウェル電位Ｖｗｅｌｌは、電極７及びｐ＋型拡散層６を介して、ｐ型ウェル領域２に印加される。
【００７９】
ここで、電極７は、画素領域１Ａ内に設けることができる。例えば、画素領域１Ａ内において、１画素に対して１つのｐ＋型拡散層（ウェルコンタクト部）６を設けることにより、ｐ型ウェル領域２の電位を安定させることができる。
【００８０】
半導体基板１の表面側には、配線層９が形成される。フォトダイオード３には半導体基板１の裏面側から光が入射されるため、半導体基板１の表面上の全体に導電線１０を設けることができる。
【００８１】
周辺回路領域１Ｂにおいて、オーバーフロードレイン電極１８は、半導体基板１の表面側からオーバーフロードレイン層１７に向かって伸び、オーバーフロードレイン層１７に電気的に接触する。半導体基板１の表面側に設けられる電極１３は、オーバーフロードレイン電極１８に接触する。
【００８２】
このため、電極１３にバイアス電位Ｖｂを印加すると、バイアス電位Ｖｂは、オーバーフロードレイン電極１８を経由して、オーバーフロードレイン層１７に伝達される。
【００８３】
これにより、縦型オーバーフロードレイン構造を実現する。  
尚、オーバーフロードレイン電極１８は、半導体基板１を貫通する貫通電極であってもよいが、オーバーフロードレイン層１７を貫通しないこと、即ち、オーバーフロードレイン電極１８の端部がオーバーフロードレイン層１７内にあることが望ましい。
【００８４】
半導体基板１の裏面側には、カラーフィルタ１１及びマイクロレンズ１２が配置される。また、フォトダイオード３のみに光を導くために、半導体基板１とカラーフィルタ１１との間には、フォトダイオード３上に開口を有する遮光膜１５が設けられる。
【００８５】
また、半導体基板１には、アライメントマーク領域１Ｃ内にアライメントマーク１６が設けられる。このアライメントマーク１６は、半導体基板１の裏面側に、カラーフィルタ１１、マイクロレンズ１２及び遮光膜１５を取り付けるときの位置合わせとして使用される。
【００８６】
そこで、例えば、図９に示すように、アライメントマーク１６とオーバーフロードレイン電極１８とを同じ構造とし、両者を同時に形成すれば、製造工程数の増加による大幅なコスト増なく、新しい縦型オーバーフロードレイン構造を実現することができる。
【００８７】
同図において、アライメントマーク１６とオーバーフロードレイン電極１８は、例えば、半導体基板１のトレンチを満たす、ｎ型不純物を含んだ導電性シリコン層（ｎ＋型不純物層）から構成される。半導体基板１のトレンチの内面には、導電性シリコン層と半導体基板１とを絶縁するための絶縁層（例えば、酸化シリコン層）１９が配置される。
【００８８】
尚、アライメントマーク１６とオーバーフロードレイン電極１８は、それぞれ、金属又は合金から構成されていてもよい。また、絶縁層１９は、トレンチ内面に設けるのが望ましいが、省略することもできる。
【００８９】
また、第３の実施例において、オーバーフロードレイン層１７が不純物を含んだ導電性シリコン層から構成されるとき、オーバーフロードレイン層の不純物濃度を上げる事で見た目上の基板抵抗を下げる為に、第１の実施例時と同様に、オーバーフロードレイン層１７の不純物濃度は、半導体基板１の不純物濃度（例えば、１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３）よりも高く、トランジスタのソース／ドレイン拡散層の不純物濃度（例えば、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３）よりも低く、オーバーフロードレイン層の層厚は、厚い程良いことが望ましい。
【００９０】
さらに、オーバーフロードレイン電極１８が不純物を含んだ導電性シリコン層から構成されるとき、オーバーフロードレイン電極１８の不純物濃度は、オーバーフロードレイン層１７の不純物濃度よりも高いことが望ましい。
【００９１】
このように、第３の実施例では、縦型オーバーフロードレイン構造は、ｎ型フォトダイオード３、ｐ型ウェル領域２及びｎ型半導体基板１から構成される。また、ｎ型半導体基板１の裏面側の全体には、それよりも高い不純物濃度を有するｎ型オーバーフロードレイン層１７が配置される。
【００９２】
従って、ｐ型ウェル領域２には、画素領域１Ａ内の電極７からウェル電位Ｖｗｅｌｌを与えることができるため、ｐ型ウェル領域２の電位を安定化させることができる。また、オーバーフロードレイン層１７には、オーバーフロードレイン電極１８からバイアス電位Ｖｂ（基板電位Ｖｓｕｂ）を与えることができるため、ｎ型半導体基板１の電位を安定化させることができる。
【００９３】
これにより、フォトダイオード３から溢れ出た電子をオーバーフロードレイン層１７に排出し、ブルーミングを有効に防止することができる。但し、フォトダイオード３の縦方向の電位障壁を、フォトダイオード３の横方向の電位障壁よりも小さくすることが必要である。
【００９４】
以下、上述の実施例に係わる固体撮像装置の製造方法について説明する。
【００９５】
この製造方法の特徴は、第一に、フォトダイオードと同じ導電型を持つオーバーフロードレイン層の形成方法、及び、第二に、オーバーフロードレイン層にバイアス電位を与えるオーバーフロードレイン電極の形成方法にある。
【００９６】
まず、図１０Ａに示すように、例えば、１×１０１３ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度（例えば、ｎ型不純物濃度）を有する半導体基板（例えば、シリコン基板）１を用意する。
【００９７】
次に、図１０Ｂに示すように、ＣＶＤ法によるバッチ処理により、半導体基板１の表面上及び裏面上に、それぞれ、不純物がドープされた導電性シリコン層からなるオーバーフロードレイン層１７を形成する。オーバーフロードレイン層１７の不純物濃度は、半導体基板１の不純物濃度よりも高くする。
【００９８】
次に、図１０Ｃに示すように、酸化炉やＣＶＤ法により、半導体基板１の表面上及び裏面上に、それぞれ、マーク酸化膜２０を形成する。マーク酸化膜２０は、例えば、ＴＥＯＳ(Tetraethyl Ortho-silicate)-ＮＳＧ(Non-doped Silicate glass)である。マーク酸化膜２０の厚さは、半導体基板１の裏面側から後述するアライメントマークを認識できる程度に十分に薄くする。
【００９９】
次に、図１０Ｄに示すように、半導体基板１の裏面側に、裏面保護膜２１を堆積する。このステップは、ＣＶＤ法によるバッチ処理とは異なり、ウェハを１枚ずつ処理する枚葉方式で半導体基板１の裏面側を上とすることにより、裏面保護膜２１が半導体基板１の表面側に堆積されないようにする。裏面保護膜２１は、例えば、酸化シリコンやフォトレジストなどから構成される。
【０１００】
この後、ＨＦ（弗化水素）処理により、半導体基板１の表面側にあるマーク酸化膜２０及びオーバーフロードレイン層１７を除去すると、図１０Ｅに示す構造が得られる。続けて、図１０Ｅの裏面保護膜２１をエッチングにより除去すると、図１０Ｆに示す構造が得られる。
【０１０１】
この後は、半導体基板１の表面側（図面では上側）についてのみ説明する。
【０１０２】
尚、以下のプロセスにおいて、ＣＶＤにより半導体基板１の表面側に膜を堆積させるとき、その膜は裏面側にも形成されるが、裏面側のマーク酸化膜２０上に堆積された膜は、最終ステップで全て除去されるため、ここでは、説明を簡単化するために、半導体基板１の表面側についてのみ説明する。
【０１０３】
まず、半導体基板１の表面側にレーザーマークを行い、ロット番号などを刻印する。
【０１０４】
次に、図１０Ｇに示すように、半導体基板１の表面側に、ストッパ絶縁層２２を形成する。ストッパ絶縁層２２は、例えば、窒化シリコンから構成される。
【０１０５】
次に、図１０Ｈに示すように、半導体基板１の表面側のストッパ絶縁層２２上にフォトレジスト２３を塗布し、ＰＥＰ(photo engraving process)によりフォトレジスト２３をパターニングする。
【０１０６】
そして、フォトレジスト２３をマスクにして、ストッパ絶縁層２２及び半導体基板１をエッチングすることにより、オーバーフロードレイン領域ＯＦＤ及びアライメントマーク領域ＡＭに、半導体基板１の表面側からオーバーフロードレイン層１７に達するトレンチを形成する。
【０１０７】
ここで、トレンチを形成するためのエッチングは、オーバーフロードレイン層１７で止めるのが望ましい。即ち、トレンチの底面は、オーバーフロードレイン層１７内にあるのが望ましい。
【０１０８】
そのためには、オーバーフロードレイン層１７厚さは、大きいほどよく、また、前述した様に、抵抗値は面積に反比例する為、見た目上の基板抵抗を下げる為にもオーバーフロードレイン層１７の厚さは厚いほどよい。しかし、オーバーフロードレイン層１７が厚くなり過ぎると、光の波長が３００ｎｍ〜７５０ｎｍであるため、そこで光が吸収され、フォトダイオードへの集光率が低下する。そこで、オーバーフロードレイン層１７の厚さは、集光に影響しない程度の膜厚、例えば０．０５μｍ〜０．３μｍとしておく。
【０１０９】
この後、フォトレジスト２３を除去すると、図１０Ｉに示す構造が得られる。
【０１１０】
次に、図１０Ｊに示すように、オーバーフロードレイン領域ＯＦＤ及びアライメントマーク領域ＡＭのトレンチの内面を覆う絶縁層１９を形成する。この絶縁層１９は、例えば、酸化シリコンであり、ＣＶＤ法や熱酸化法などにより形成できる。
【０１１１】
但し、絶縁層１９は、トレンチの底面にも形成されるため、絶縁層１９を形成した後にエッチバックを行い、トレンチの底面にある絶縁層１９を除去する。
【０１１２】
尚、図１０Ｊは、図１０Ｉの領域Ｘの拡大図である。
【０１１３】
次に、図１０Ｋに示すように、ストッパ絶縁層２２をマスクにして、半導体基板１の表面側からトレンチの底面にイオン注入を行い、オーバーフロードレイン層１７に対するコンタクト領域１７’を形成する。
【０１１４】
このイオン注入により導入する不純物の導電型は、オーバーフロードレイン層１７を構成する導電性シリコン層内の不純物の導電型と同じである。
【０１１５】
次に、図１０Ｌに示すように、ＣＶＤ法により、トレンチ内に導電層を満たす。オーバーフロードレイン領域ＯＦＤ内の導電層は、オーバーフロードレイン電極１８になり、アライメントマーク領域ＡＭ内の導電層は、アライメントマーク１６になる。
【０１１６】
この導電層は、例えば、オーバーフロードレイン層１７と同じ導電型の不純物がドープされた導電性シリコン層である。オーバーフロードレイン電極１８を構成する導電性シリコン層の不純物濃度は、例えば、５×１０１９ｃｍ−３以上とし、オーバーフロードレイン層１７よりも高濃度にする。
【０１１７】
これは、オーバーフロードレイン電極１８の低抵抗化と共に、高アスペクト比のトレンチ内に導電性シリコン層をカバレッジ良く満たすためである。
【０１１８】
この後、ＣＭＰ（Chemical Mechanical polishing）により、トレンチ外にある導電性シリコン層を除去すると共に、トレンチ内のアライメントマーク１６及びオーバーフロードレイン電極１８の上面を平坦化する。ストッパ絶縁層２２は、このＣＭＰ時におけるストッパとして機能する。
【０１１９】
次に、図１０Ｍ及び図１０Ｎに示すように、半導体基板１の表面側において、残りのウェハプロセスを実行する。
【０１２０】
例えば、図１０Ｍに示すように、半導体基板１がｐ型のときは、半導体基板１の表面側にｐ型ウェル領域２、ｎ型フォトダイオード３、ｎ型フローティングディフュージョン４及びリードトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）５を形成する。この時、アライメントマーク１６、オーバーフロードレイン層１７及びオーバーフロードレイン電極１８は、それぞれ、ｎ型不純物（例えば、リン）を含む導電性シリコン層となる。
【０１２１】
以上の構造は、図２の固体撮像装置に対応する。
【０１２２】
また、例えば、図１０Ｎに示すように、半導体基板１がｎ型のときも、図１０Ｍの時と同様に、半導体基板１の表面側にｐ型ウェル領域２、ｎ型フォトダイオード３、ｎ型フローティングディフュージョン４及びリードトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）５を形成する。この時、アライメントマーク１６、オーバーフロードレイン層１７及びオーバーフロードレイン電極１８は、それぞれ、ｎ型不純物（例えば、リン）を含む導電性シリコン層となる。
【０１２３】
以上の構造は、図８の固体撮像装置に対応する。
【０１２４】
最後に、図１０Ｏ及び図１０Ｐに示すように、上述のプロセスとは別に形成しておいたカラーフィルタ１１、マイクロレンズ１２及び遮光膜１５を含む構造体を、半導体基板１の裏面に結合する。
【０１２５】
この時、半導体基板１の裏面側のマーク酸化膜２０が非常に薄く、半導体基板１の裏面側からアライメントマーク１６を認識できる。従って、半導体基板１内のアライメントマーク１６と、構造体側の半導体基板１’のアライメントマーク１６’とを用いて、両者の位置合わせを行うことができる。
【０１２６】
以上のプロセスにより、図１０Ｏに示すように、図２の固体撮像装置が完成し、図１０Ｐに示すように、図８の固体撮像装置が完成する。
【０１２７】
本プロセスによれば、半導体基板１の表面側に、ウェル領域、拡散層や、トランジスタなどを形成する前に、半導体基板１の裏面側に、予め、半導体基板よりも高い不純物濃度を有するオーバーフロードレイン層１７と、半導体基板１の表面側からオーバーフロードレイン層１７にバイアス電位を与えるためのオーバーフロードレイン電極１８とを形成しておくことができる。
【０１２８】
これにより、例えば、画素領域１Ａ内及び周辺回路領域１Ｂ内の電極７から基板電位又はウェル電位を与えることができるため、基板電位又はウェル電位を安定化させることができる。また、オーバーフロードレイン層には、オーバーフロードレイン電極からバイアス電位を与えることができるため、フォトダイオード３から溢れ出た電子をオーバーフロードレイン層に排出し、ブルーミングを有効に防止することができる。
【０１２９】
以上、実施形態によれば、裏面照射型固体撮像装置において、半導体基板（ウェルを含む）の電位を安定させることができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１：  半導体基板、  ２：  ウェル領域、  ３：  フォトダイオード、  ４：  フローティングディフュージョン、  ５：  リードトランジスタ、  ６，１４：  拡散層、  ７，１３：  電極、  ９：  配線層、  １０：  導電線、  １１：  カラーフィルタ、  １２：  マイクロレンズ、  １５：  遮光膜、  １６：  アライメントマーク、  １７：  オーバーフロードレイン層、  １８：  オーバーフロードレイン電極、  １９：  絶縁層、  ２０：  マーク酸化膜、  ２１：  裏面保護膜、  ２２：  ストッパ絶縁層、  ２３：  フォトレジスト。
【図１】
2012124299.tif 000003
【図２】
2012124299.tif 000004
【図３】
2012124299.tif 000005
【図４】
2012124299.tif 000006
【図５】
2012124299.tif 000007
【図６】
2012124299.tif 000008
【図７】
2012124299.tif 000009
【図８】
2012124299.tif 000010
【図９】
2012124299.tif 000011
【図１０Ａ】
2012124299.tif 000012
【図１０Ｂ】
2012124299.tif 000013
【図１０Ｃ】
2012124299.tif 000014
【図１０Ｄ】
2012124299.tif 000015
【図１０Ｅ】
2012124299.tif 000016
【図１０Ｆ】
2012124299.tif 000017
【図１０Ｇ】
2012124299.tif 000018
【図１０Ｈ】
2012124299.tif 000019
【図１０Ｉ】
2012124299.tif 000020
【図１０Ｊ】
2012124299.tif 000021
【図１０Ｋ】
2012124299.tif 000022
【図１０Ｌ】
2012124299.tif 000023
【図１０Ｍ】
2012124299.tif 000024
【図１０Ｎ】
2012124299.tif 000025
【図１０Ｏ】
2012124299.tif 000026
【図１０Ｐ】
2012124299.tif 000027