(57)【要約】【課題】コマンド／アドレス・カリブレーション方法、それを採用するメモリ装置及びメモリシステムを提供する。【解決手段】該メモリ・コントローラは、クロック信号と、第１コマンド／アドレス信号とを伝送し、該メモリ装置は、クロック信号と共にモードレジスタ信号を受信し、内部クロック信号に応答し、コマンド／アドレスバスを介して受信される第１コマンド／アドレス信号によって、第２コマンド／アドレス信号を発し、メモリ・コントローラで、第１コマンド／アドレス信号と第２コマンド／アドレス信号とを比較し、パス／フェイル信号を発し、パス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するように、コマンド／アドレス信号を発してメモリ装置に提供する。【選択図】図１０
2012208936.tif 000002
【特許請求の範囲】
【請求項１】
コマンド／アドレスバスを介して、カリブレーションコマンドを送信する段階と、
前記コマンド／アドレスバスを介して、ｎ個（ｎは、２以上の自然数）の第１テスト信号のシーケンスを送信する段階と、
前記ｎ個の第１テスト信号それぞれと共に、第１クロックラインを介してクロック信号を送信し、前記ｎ個の第１テスト信号それぞれは、前記クロック信号に係わって、第１位相ないし第ｎ位相それぞれで送信され、前記第１位相ないし第ｎ位相それぞれは、互いに異なる段階と、
前記コマンド／アドレスを介して送信された前記ｎ個の第１テスト信号のシーケンスからそれぞれ派生されたｎ個の第２テスト信号のシーケンスを、前記データバスを介して受信する段階と、
前記ｎ個の第１テスト信号と、前記ｎ個の第２テスト信号とを比較する段階と、
前記ｎ個の第１テスト信号と、前記受信されたｎ個の第２テスト信号との前記比較に応答し、前記クロック信号に係わって、前記コマンド／アドレスバスに送信される前記信号の所定の位相を決定する段階と、を含むことを特徴とするメモリ装置の通信方法。
【請求項２】
ｎ個の第１テスト信号それぞれは、前記コマンド／アドレスバスを介して並列に送信される第１複数ビットと、前記コマンド／アドレスバスを介して並列に続いて送信される第２複数ビットと、から構成されることを特徴とする請求項１に記載のメモリ装置の通信方法。
【請求項３】
前記第１複数ビット及び前記第２複数ビットそれぞれは、パケットを構成することを特徴とする請求項２に記載のメモリ装置の通信方法。
【請求項４】
前記ｎ個の第１テスト信号に係わって、前記第１複数ビットは、前記クロック信号の立ち上がりエッジと、前記クロック信号の立ち下がりエッジとのいずれか一つで送信され、前記第２複数ビットは、前記クロック信号の立ち上がりエッジと、前記クロック信号の立ち下がりエッジとの他のいずれか一つで送信されることを特徴とする請求項２に記載のメモリ装置の通信方法。
【請求項５】
前記ｎ個の第２テスト信号のシーケンスの少なくとも一部は、データ・ストローブラインを介して受信されることを特徴とする請求項１に記載のメモリ装置の通信方法。
【請求項６】
前記ｎ個の第２テスト信号のシーケンスの少なくとも一部は、少なくともカリブレーションモードの間、カリブレーションに専用的なラインを介して受信されることを特徴とする請求項１に記載のメモリ装置の通信方法。
【請求項７】
前記ｎ個の第１テスト信号と、前記ｎ個の第２テスト信号とを比較する段階は、前記第２テスト信号それぞれが該当する第１テスト信号と同じであるか否かを判断することを特徴とする請求項１に記載のメモリ装置の通信方法。
【請求項８】
前記所定の位相は、前記第１位相ないし第ｎ位相の一つに対応するように決定されることを特徴とする請求項１に記載のメモリ装置の通信方法。
【請求項９】
前記所定の位相を決定する段階は、前記第１位相ないし第ｎ位相の位相シーケンスを決定し、前記第２テスト信号に該当する前記位相のシーケンスの位相それぞれは、有効であると判断されることを特徴とする請求項８に記載のメモリ装置の通信方法。
【請求項１０】
コマンド／アドレスバスを介して、半導体装置に第１カリブレーション信号を送信する段階と、
前記第１カリブレーション信号の送信と共に、前記半導体装置にクロック信号を送信し、前記クロック信号は、前記第１カリブレーション信号のロジックレベルをラッチするように、前記半導体装置にタイミングを提供する段階と、
前記第１カリブレーション信号のラッチされたロジックレベルから派生された第２カリブレーション信号を、データバスを介して前記半導体装置から受信する段階と、
前記クロック信号の送信と共に、前記半導体装置に、前記コマンド／アドレスバスを介して、コマンド及びアドレス信号を送信し、前記コマンド及びアドレス信号と前記クロック信号との位相は、前記第２カリブレーション信号に応答して送信する段階と、を含むことを特徴とするインターフェース・トレーニング方法。
【請求項１１】
前記インターフェース・トレーニング方法は、
前記第１カリブレーション信号を送信する間、前記コマンド／アドレスバスと分離された第１ラインを介して、前記半導体装置に読み取り要請信号を送信する段階をさらに含むことを特徴とする請求項１０に記載のインターフェース・トレーニング方法。
【請求項１２】
前記第１ラインは、クロックイネーブルラインであることを特徴とする請求項１１に記載のインターフェース・トレーニング方法。
【請求項１３】
前記第１カリブレーション信号は、前記クロック信号の周期の少なくとも２倍のレートで伝送されるデータパケットのシーケンスから構成されることを特徴とする請求項１０に記載のインターフェース・トレーニング方法。
【請求項１４】
前記半導体装置で、前記第１カリブレーション信号を送信する段階は、前記コマンド／アドレスバスのマルチプルラインそれぞれを介して、トレーニング・パターンを送信することを特徴とする請求項１０に記載のインターフェース・トレーニング方法。
【請求項１５】
前記トレーニング・パターンは、前記コマンド／アドレスバスの前記マルチプルラインそれぞれに係わって同じであることを特徴とする請求項１４に記載のインターフェース・トレーニング方法。
【請求項１６】
前記コマンド／アドレスバスを介して、前記コマンド及びアドレス信号を送信する段階は、前記コマンド／アドレスバスの前記マルチプルラインそれぞれに係わって、前記コマンド及びアドレス信号と前記クロック信号との位相を個別的に調整する段階を含むことを特徴とする請求項１４に記載のインターフェース・トレーニング方法。
【請求項１７】
前記コマンド／アドレスバスを介して、前記コマンド及びアドレス信号を送信する段階は、前記クロック信号に係わって第１位相で、前記コマンド／アドレスバスの第１ラインを介して第１信号を伝送し、前記クロック信号に係わって、第２位相で、前記コマンド／アドレスバスの第２ラインを介して第２信号を伝送する段階を含むことを特徴とする請求項１４に記載のインターフェース・トレーニング方法。
【請求項１８】
前記コマンド／アドレス信号を送信する段階は、前記コマンド／アドレスバスの多数ラインそれぞれを介して、アドレス情報及びコマンド情報の二つともを送信する段階であることを特徴とする請求項１０に記載のインターフェース・トレーニング方法。
【請求項１９】
前記半導体装置は第１半導体装置であり、
前記インターフェース・トレーニング方法は、
前記コマンド／アドレスバスを介して、第２半導体装置に第３カリブレーション信号を送信する段階と、
前記第３カリブレーション信号の送信と共に、前記第２半導体装置に前記クロック信号を送信し、前記クロック信号は、前記第３カリブレーション信号のロジックレベルをラッチするように、前記第２半導体装置にタイミングを提供する段階と、
前記第３カリブレーション信号のラッチされたロジックレベルから派生された第４カリブレーション信号をデータバスを介して、前記第２半導体装置から受信する段階と、
前記クロック信号の送信と共に、前記第２半導体装置に、前記コマンド／アドレスバスを介して、コマンド及びアドレス信号を送信し、前記コマンド及びアドレス信号と、前記クロック信号との位相は、前記第４カリブレーション信号に応答して送信する段階と、を含むことを特徴とする請求項１０に記載のインターフェース・トレーニング方法。
【請求項２０】
メモリ装置のコマンド／アドレスバスを介したカリブレーティング通信方法において、
クロック信号ラインを介して、クロック信号を受信する段階と、
前記コマンド／アドレスバスを介して、カリブレーションコマンドを受信する段階と、
前記コマンド／アドレスバスを介して、前記クロック信号の立ち上がりエッジと、立ち下がりエッジとのうちいずれか一つで第１テストデータパケットを受信し、第１情報を発生させる段階と、
前記コマンド／アドレスバスを介して、前記クロック信号の立ち上がりエッジと、立ち下がりエッジとのうち他のいずれか一つで第２テストデータパケットを受信し、第２情報を発生させる段階と、
データバスを介して、前記第１及情報び第２情報を伝送する段階と、を含むことを特徴とするカリブレーティング通信方法。
【請求項２１】
前記カリブレーティング通信方法は、前記コマンド／アドレスバスを介して、前記クロック信号の立ち上がりエッジ及び立ち下がりエッジで、コマンドとアドレスとを受信する段階をさらに含むことを特徴とする請求項２０に記載のカリブレーティング通信方法。
【請求項２２】
クロック信号を発するクロック発生部と、
前記クロック発生部に連結され、前記クロック信号を出力するクロック出力端子と、
コマンドを発するコマンド発生回路と、
アドレスを発するアドレス発生回路と、
多数のコマンド／アドレス端子と、
前記コマンド／アドレス端子に連結される出力を有し、前記コマンド発生回路とアドレス発生回路とに連結され、前記コマンド／アドレス端子を介して、前記半導体装置外部にコマンド及びアドレス信号を伝送するコマンド／アドレスバッファと、
コマンド／アドレスバスを介して、ｎ（ｎは、２以上の自然数）トレーニング・パターンのシーケンスを伝送するために前記コマンド／アドレスバッファを制御し、前記クロック信号に係わって、前記ｎトレーニング・パターンの少なくとも一部の位相を調整する位相制御部と、
データ端子と、
前記データ端子に連結されたデータバッファと、を具備し、
前記位相制御部は、前記データ端子を介して、前記データバッファによって受信される前記第１情報に応答し、前記クロック信号に係わってコマンド及びアドレス信号の位相を調整することを特徴とする半導体装置。
【請求項２３】
前記位相制御部は、前記コマンド／アドレス端子を介して、進入カリブレーションモード・コマンドを伝送する前記コマンド／アドレスバッファを制御することを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記位相制御部は、前記クロック信号の周期の少なくとも２倍のレートで変形された並列データのシーケンスとして、前記ｎトレーニング・パターンそれぞれを伝送する前記コマンド／アドレスバッファを制御することを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記ｎトレーニング・パターンそれぞれは、同じであることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記ｎトレーニング・パターンの少なくとも一部は、互いに異なることを特徴とする請求項２４に記載の半導体装置。
【請求項２７】
前記データ端子を介して、前記データバッファによって受信された前記第１情報は、前記ｎトレーニング・パターンに応答することを特徴とする請求項２２に記載の半導体装置。
【請求項２８】
前記データ端子を介して、前記データバッファによって受信された前記第１情報は、前記ｎトレーニング・パターンのラッチされたロジックレベルから派生することを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記半導体装置は、
読み取りイネーブル回路と、
前記読み取りイネーブル回路に連結され、前記ｎトレーニング・パターンのシーケンスが伝送される間、前記読み取りイネーブル回路で発生した読み取りイネーブル信号を伝送する第１端子と、をさらに具備することを特徴とする請求項２２に記載の半導体装置。
【請求項３０】
前記半導体装置は、
前記第１端子に連結され、前記ｎトレーニング・パターンのシーケンスが伝送されない間、クロックイネーブル信号を発するクロックイネーブル回路をさらに具備することを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記位相制御部は、
前記コマンド／アドレスバスの前記マルチプルラインそれぞれに係わって、前記コマンド及びアドレス信号と前記クロック信号との位相を個別的に調整する段階を含むことを特徴とする請求項２２に記載の半導体装置。
【請求項３２】
請求項２２に記載の装置と、
前記装置が装着され、前記装置の前記コマンド／アドレス端子に連結されるコマンド／アドレスバスを含む印刷回路ボードと、
前記印刷回路ボード上に装着され、前記コマンド／アドレスバスに連結される第２装置と、を具備することを特徴とするシステム。
【請求項３３】
前記第２装置は、半導体メモリ装置であることを特徴とする請求項３２に記載のシステム。
【請求項３４】
コマンド／アドレスバスを介して、トレーニング信号を受信する段階と、
前記トレーニング信号の受信と共に、ラッチング信号を受信する段階と、
前記ラッチング信号の少なくとも１つのエッジに応答し、前記トレーニング信号をラッチングしてトレーニング信号情報を発生させる段階と、
前記トレーニング情報を伝送する段階と、
コマンド／アドレスバスを介して、コマンド信号とアドレス信号とを受信する段階と、
前記コマンド信号とアドレス信号との受信と共に前記ラッチング信号を受信して、前記コマンド及びアドレス信号に対する前記ラッチング信号の位相は、前記伝送になったトレーニング信号情報に応答する段階と、
前記ラッチング信号の少なくとも１つのエッジに応答し、前記コマンド信号とアドレス信号とをラッチングする段階と、を含むことを特徴とする通信方法。
【請求項３５】
前記トレーニング信号をラッチングする段階と、前記コマンド信号とアドレス信号とをラッチングする段階は、前記ラッチング信号の立ち上がりエッジ及び立ち下がりエッジに応答してラッチングすることを特徴とする請求項３４に記載の通信方法。
【請求項３６】
前記通信方法は、
前記コマンド／アドレスバスで、進入カリブレーションモード・コマンドを受信する段階と、
前記進入カリブレーションモード・コマンドに応答し、カリブレーションモードに進入する段階と、をさらに含むことを特徴とする請求項３５に記載の通信方法。
【請求項３７】
前記進入カリブレーションモード・コマンドは、モードレジスタセット（ＭＲＳ）命令であり、
前記カリブレーションモードに進入する段階は、モードレジスタセットをプログラムすることであることを特徴とする請求項３６に記載の通信方法。
【請求項３８】
前記通信方法は、
前記コマンド／アドレスバスで脱出カリブレーションモード・コマンドを受信する段階と、
前記脱出カリブレーションモード・コマンドに応答し、カリブレーションモードを脱出する段階と、をさらに含むことを特徴とする請求項３６に記載の通信方法。
【請求項３９】
前記通信方法は、
前記トレーニング信号情報をモニターリングする段階と、
前記トレーニング信号情報が脱出カリブレーションモード・コマンドを含むか否かを検出する段階と、
前記脱出カリブレーションモード・コマンドを含む前記トレーニング信号情報を検出し、前記カリブレーションモードを脱出する段階と、をさらに含むことを特徴とする請求項３６に記載の通信方法。
【請求項４０】
前記通信方法は、
トレーニング信号を受信する間、第１入力で信号を受信する段階と、
前記第１入力で受信された信号に応答し、前記トレーニング信号のラッチングをイネーブルさせる段階と、をさらに含むことを特徴とする請求項３４に記載の通信方法。
【請求項４１】
前記第１入力は、クロックイネーブル入力であることを特徴とする請求項４０に記載の通信方法。
【請求項４２】
前記トレーニング信号情報を伝送する段階は、前記コマンド／アドレスバスを介して、前記トレーニング信号情報を伝送することを特徴とする請求項３４に記載の通信方法。
【請求項４３】
前記トレーニング信号情報を伝送する段階は、少なくともカリブレーションモードの間、トレーニングのための専用ピンを介して、前記トレーニング信号情報を伝送することを特徴とする請求項３４に記載の通信方法。
【請求項４４】
コマンド／アドレス端子と、
第１端子と、
前記コマンド／アドレス端子に連結され、コマンド情報、アドレス情報及びカリブレーション情報を含む第１情報を受信し、前記第１端子を介して受信されるクロック信号に応答し、前記コマンド／アドレス端子を介して受信される情報をラッチするコマンド／アドレスバッファと、
前記コマンド／アドレスバッファに連結されてコマンド情報を受信し、前記コマンド情報に応答し、内部コマンドを提供するコマンド回路と、
前記コマンド／アドレスバッファに連結され、アドレス情報を受信してコーディングするデコーダと、
前記コマンド／アドレスバッファに連結されてカリブレーション情報を受信し、前記カリブレーション情報を外部に伝送するカリブレーション制御回路と、を具備することを特徴とする半導体装置。
【請求項４５】
前記半導体装置は、
データ端子と、
前記データ端子に連結されるデータバッファと、をさらに具備し、
前記カリブレーション制御回路は、前記データバッファに連結され、前記データ端子を介して、前記外部に前記カリブレーション情報を伝送することを特徴とする請求項４４に記載の半導体装置。
【請求項４６】
前記半導体装置は、
モードレジスタをさらに具備し、
前記コマンド回路は、進入カリブレーションモード・コマンドを受信し、前記進入カリブレーションモード・コマンドに応答し、前記モードレジスタを、第１コードでプログラムし、前記半導体装置をカリブレーションモードに進入させ、
前記カリブレーション制御回路は、前記第１コードに応答し、前記カリブレーション情報を前記外部に伝送することを特徴とする請求項４４に記載の半導体装置。
【請求項４７】
前記カリブレーション制御回路は、前記カリブレーションモードの間に受信された前記カリブレーション情報内の脱出カリブレーションモード・コマンドを検出し、前記半導体装置が前記カリブレーションモードを脱出するように、前記モードレジスタを変更させることを特徴とする請求項４６に記載の半導体装置。
【請求項４８】
前記半導体装置は、ＤＲＡＭ（dynamic random-access memory）アレイ含むＤＲＡＭ半導体装置であり、
前記デコーダは、前記アドレス情報に応答し、前記ＤＲＡＭアレイアレイ内の位置にアクセスすることを特徴とする請求項４４に記載の半導体装置。
【請求項４９】
前記半導体装置は、ＮＡＮＤフラッシュメモリアレイを含むＮＡＮＤフラッシュメモリ半導体装置であり、
前記デコーダは、前記アドレス情報に応答し、前記ＮＡＮＤフラッシュメモリアレイ内の位置にアクセスすることを特徴とする請求項４４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに係り、特に、コマンド／アドレス・カリブレーションを採用するメモリ装置に関する。
【背景技術】
【０００２】
メモリシステム、例えば、ＤＲＡＭ（dynamic random-access memory）システムで、バス、基板などに存在する配線キャパシタ、寄生キャパシタなどの影響によって、メモリ・コントローラとＤＲＡＭとの間のバス上で送受信される信号が遅延する。ＤＲＡＭのデータレートが高まるにつれて、ノイズやスキューによる伝播（propagation）遅延が発生し、信号忠実度（signal integrity）が悪化する。これにより、メモリシステムは、最適の信号ウインドウを求めたり、信号スキューを補償する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明がなそうとする技術的課題は、コマンド／アドレス・カリブレーション方法、該方法を採用するメモリ装置とメモリシステムとを提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の一面によるコマンド／アドレス・カリブレーション方法は、メモリ・コントローラによってメモリ装置でコマンド／アドレス信号（ＣＡ）を受信するのに使われる。カリブレーション方法は、メモリ・コントローラから、クロック信号と、第１コマンド／アドレス信号とを伝送する段階、メモリ装置で、クロック信号と、第１コマンド／アドレス信号とを受信し、第２コマンド／アドレス信号を発して伝送する段階、及びメモリ・コントローラで、メモリ装置から第２コマンド／アドレス信号を受信し、第１コマンド／アドレス信号と第２コマンド／アドレス信号とを比較してパス／フェイル信号を発し、パス／フェイル信号によって、第１コマンド／アドレス信号の位相またはタイミングを調整し、メモリ装置に伝送する段階を含む。メモリ・コントローラで、位相調整される第１コマンド／アドレス信号に基づいて発せられるパス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するようにコマンド／アドレス信号を発してメモリ装置に提供する。
【０００５】
本発明の他の面によるメモリシステムは、クロック信号によって、メモリ・コントローラとメモリ装置との間でコマンド／アドレス信号を送信する。メモリ・コントローラは、クロック信号と共に制御信号に応答し、第１コマンド／アドレス信号を伝送するコマンド／アドレス伝送部を含む。メモリ装置は、クロック信号と、第１コマンド／アドレス信号とを受信し、第２コマンド／アドレス信号を発して伝送するコマンド／アドレス受信部を含む。メモリ・コントローラは、メモリ装置から第２コマンド／アドレス信号を受信し、第１コマンド／アドレス信号と第２コマンド／アドレス信号とを比較し、パス／フェイル信号を発する比較部と、パス／フェイル信号によって、第１コマンド／アドレス信号の位相またはタイミングを調整する制御信号を発する位相／タイミング制御部と、をさらに含む。メモリ・コントローラは、位相調整される第１コマンド／アドレス信号に基づいて発せられるパス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するようにコマンド／アドレス信号を発してメモリ装置に提供する。
【０００６】
本発明のさらに他の面によるメモリ装置は、コマンド／アドレス・カリブレーションを遂行する。メモリ装置は、クロック信号を受信して内部クロック信号を発するクロックバッファと、クロック信号と共にモードレジスタ信号を受信し、内部クロック信号に応答し、コマンド／アドレスバスを介して受信される第１コマンド／アドレス信号によって、第２コマンド／アドレス信号を発するコマンド／アドレス受信部を含む。メモリ装置は、内部クロック信号に応答し、コマンド／アドレスレファレンスバスを介して伝えられる第１コマンド／アドレスレファレンス信号を受信し、第２コマンド／アドレスレファレンス信号を発するコマンド／アドレス受信レファレンス部をさらに含んでもよい。
【０００７】
本発明のさらに他の面によるメモリ・コントローラは、クロック信号を発してメモリ装置に提供するクロック発生部、コマンド／アドレス信号を発するコマンド／アドレス発生部、コマンド／アドレス信号を受信し、制御信号に応答してコマンド／アドレス信号の位相またはタイミングを調整し、第１コマンド／アドレス信号を発してメモリ装置に提供するコマンド／アドレス伝送部、第１コマンド／アドレス信号と、クロック信号及び第１コマンド／アドレス信号に基づいてメモリ装置から伝送される第２コマンド／アドレス信号と、を比較し、パス／フェイル信号を発する比較部、及びパス／フェイル信号によって、第１コマンド／アドレス信号の位相変移を指示する制御信号を発するが、パス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するように、コマンド／アドレス信号を発する位相／タイミング制御部と、を含む。
【０００８】
本発明のさらに他の面によるメモリ・コントローラは、クロック信号を発してメモリ装置に提供するクロック発生部、制御信号に応答してコマンド／アドレス信号の位相またはタイミングを調整し、メモリ装置に提供するコマンド／アドレス発生部、コマンド／アドレス信号と同じ第１コマンド／アドレスレファレンス信号を発してメモリ装置に提供するコマンド／アドレス発生レファレンス部、第１コマンド／アドレスレファレンス信号と、クロック信号及び第１コマンド／アドレス信号に基づいてメモリ装置から伝送される第２コマンド／アドレスレファレンス信号とを比較してパス／フェイル信号を発する比較部、及びパス／フェイル信号によってコマンド／アドレス信号の位相変移を指示する制御信号を発するが、パス信号の中間を、コマンド／アドレス信号のウインドウ中間と判断し、クロック信号の立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号のウインドウ中間が位置するように、コマンド／アドレス信号を発する位相／タイミング制御部を含む。
【図面の簡単な説明】
【０００９】
【図１】本発明によるコマンド／アドレス・カリブレーション概念を説明する図面である。
【図２】本発明によるコマンド／アドレス・カリブレーション概念を説明する図面である。
【図３】本発明のコマンド／アドレス・カリブレーションを遂行するメモリシステムを説明する図面である。
【図４Ａ】図３のメモリシステムで遂行されるコマンド／アドレス・カリブレーションについて説明する図面である。
【図４Ｂ】図３のメモリシステムで遂行されるコマンド／アドレス・カリブレーションについて説明する図面である。
【図５】本明細書で説明する一つ以上のコマンド／アドレス・カリブレーション実施例を具現するために使われるメモリシステムの第１例を図示したブロック・ダイヤグラムである。
【図６】本発明の第１実施例によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【図７】本発明の第１実施例によるモードレジスタ・コマンド設定方法について説明する図面である。
【図８】本発明の第１実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【図９】本発明の第１実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【図１０】本発明の第２実施例によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【図１１】本発明の第２実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【図１２】本発明の第２実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【図１３】本発明の第３実施例によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【図１４】本発明の第３実施例によるモードレジスタ・コマンド設定方法について説明する図面である。
【図１５】本発明の第３実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【図１６】本発明の第３実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【図１７】本発明の第３実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第３例である。
【図１８】本発明の第４実施例によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【図１９】本発明の第４実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【図２０】本発明の第４実施例によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【図２１】本明細書で説明する一つ以上のコマンド／アドレス・カリブレーション実施例を具現するために使われるメモリシステムの第２例を図示したブロック・ダイヤグラムである。
【図２２】本明細書で説明する一つ以上のコマンド／アドレス・カリブレーション実施例を具現するために使われるメモリシステムの第３例を図示したブロック・ダイヤグラムである。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照しつつ、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業界で当業者に、本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態について、図面に例示しつつ詳細に説明する。しかし、それは、本発明を特定の開示形態について限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものであると理解せねばならない。各図面について説明しつつ、類似の参照符号を類似の構成要素について使用する。添付された図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大したり、あるいは縮小して図示したものである。
【００１１】
本出願で使用した用語は、単に特定の実施形態について説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に取り立てて意図しない限り、複数の表現を含む。本出願で、「包む」または「有する」のような用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものが存在するということを指定するものであって、一つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはそれらを組み合わせたものの存在または付加の可能性をあらかじめ排除しないものであると理解せねばならない。
取り立てて定義されない限り、技術的であるということや、科学的であるという用語を含めて、ここで使われるあらゆる用語は、本発明が属する技術分野で当業者によって、一般的に理解されているところと同じ意味を有する。一般的に使われる事前に定義されているような用語は、関連技術の文脈上有する意味と一致する意味を有すると解釈されるものであり、本出願で明白に定義しない限り、理想的であったり、あるいは過度に形式的な意味に解釈されるものではない。
【００１２】
半導体メモリ装置は、低消費電力に加えて、高速動作が要求されている。例えば、ＬＰＤＤＲ（low power double data rate）仕様のＤＲＡＭが要求される。ＬＰＤＤＲ ＤＲＡＭ（dynamic random-access memory）システムは、クロック信号の立ち上がり／立ち下がり（rising/falling）両エッジで、ＤＲＡＭとメモリ・コントローラとの間で双方向にデータを送受信する。
【００１３】
ＤＤＲ方式のアドレス高速化方式として、従来、半導体メモリ装置とコントローラとのそれぞれに存在したコマンド信号入力ピンと、アドレス信号入力ピンとを共通化し、クロック信号の立ち上がりエッジ／立ち下がりエッジで、コマンド及びアドレスをコントローラから半導体メモリ装置に入力することができる。コマンド信号及びアドレス信号として共通に使用する信号を、コマンド／アドレス（ＣＭＤ／ＡＤＤＲまたはＣＡ）信号と称する。
【００１４】
図１及び図２は、本発明によるコマンド／アドレス・カリブレーション概念について説明する図面である。
【００１５】
図１を参照すれば、カリブレーションを介して、クロック信号対ＣＫ，ＣＫＢの上昇エッジと立ち下がりエッジとの交点に、コマンド／アドレスＣＭＤ／ＡＤＤＲウインドウの中間が位置するように、クロック信号対ＣＫ，ＣＫＢや、コマンド／アドレスＣＭＤ／ＡＤＤＲ信号のタイミングを調整する。クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレスＣＭＤ／ＡＤＤＲウインドウ中間が位置するによって、コマンド／アドレスＣＭＤ／ＡＤＤＲのタイミング・マージンを最大に確保することができる。
【００１６】
配線のレイアウト、信号駆動能などの差によって、クロック信号対ＣＫ，ＣＫＢと、コマンド／アドレスＣＭＤ／ＡＤＤＲとの間に、信号伝播時間差が生じる。図２に図示されたように、コマンド／アドレスＣＭＤ／ＡＤＤＲウインドウの中間が、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジより先んじたり遅れたりする現象が起きもする。これにより、コマンド／アドレスＣＭＤ／ＡＤＤＲのタイミング・マージンが減少するという問題点が発じうる。
【００１７】
図２に表示されたコマンド／アドレスＣＭＤ／ＡＤＤＲの４個の信号のうち、最初の信号と２番目の信号は、カリブレーションを介して、クロック信号対ＣＫ，ＣＫＢのタイミングを先に進めたり、コマンド／アドレスＣＭＤ／ＡＤＤＲ信号のタイミングを後ろにずらしたりして、図１でのように、クロック信号対ＣＫ，ＣＫＢの上昇エッジと立ち下がりエッジとの交点に、コマンド／アドレスＣＭＤ／ＡＤＤＲウインドウの中間が位置するようにせねばならない。また、４番目の信号については、カリブレーションを介して、クロック信号対ＣＫ，ＣＫＢのタイミングを後ろにずらしたり、コマンド／アドレスＣＭＤ／ＡＤＤＲ信号のタイミングを先に進めたりして、図１でのように、クロック信号対ＣＫ，ＣＫＢの上昇エッジと立ち下がりエッジとの交点に、コマンド／アドレスＣＭＤ／ＡＤＤＲウインドウの中間が位置するようにせねばならない。
【００１８】
図３は、本発明のコマンド／アドレス・カリブレーションを遂行するメモリシステムについて説明する図面である。
【００１９】
図３を参照すれば、メモリシステム１０は、メモリ・コントローラ（controller）２０とメモリ装置（memory）３０とを含む。メモリ・コントローラ２０とメモリ装置３０との間には、クロック信号ライン１１、コマンド／アドレスバス１２及びＤＱバス１３が連結される。メモリ・コントローラ２０で発せられたクロック信号ＣＫは、クロック信号ライン１１を介してメモリ装置３０に提供される。クロック信号ＣＫは、反転クロック信号ＣＫＢと共に、連続交互反転信号として提供されてもよい。クロック信号対ＣＫ，ＣＫＢは、それらの交点を基準に、立ち上がりエッジ／立ち下がりエッジが検出されるために、タイミング正確度を向上させることができる。
【００２０】
クロック信号ライン１１には、単一クロック信号ＣＫも連続交互反転信号として提供される。その場合、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジを識別するために、クロック信号ＣＫと基準電圧Ｖｒｅｆとを比較する必要がある。ところで、基準電圧Ｖｒｅｆにノイズ変動（fluctuation）などが発生すれば、クロック信号ＣＫ検出に変移（shift）が発生し、２個のクロック信号対ＣＫ，ＣＫＢを使用する場合に比べて、タイミング正確度が落ちることがある。それにより、２個のクロック信号対ＣＫ，ＣＫＢを使用し、互いに相補的な連続交互反転信号を伝送することが望ましい。その場合、クロック信号ライン１１は、クロック信号ＣＫ、ＣＫＢを伝送する２本の信号ラインで構成される。本発明の実施形態で説明するクロック信号ＣＫは、２個のクロック信号対ＣＫ，ＣＫＢであると説明することが可能である。説明の便宜のために、２個のクロック信号対ＣＫ，ＣＫＢは、クロック信号ＣＫとして説明する。
【００２１】
メモリ・コントローラ２０で発せられるコマンド／アドレス信号ＣＡは、コマンド／アドレスバス１２を介して、メモリ装置３０に提供される。コマンド／アドレスバス１２には、メモリ装置３０のコマンド信号またはアドレス信号が載せられる。メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーションモードを指示するモードレジスタ（ＭＲＳ）コマンドを伝送することができる。ＭＲＳコマンドには、カリブレーションモード進入コマンドと、カリブレーションモード脱出コマンドとがある。コマンド／アドレスバス１２を介して、カリブレーションモード進入コマンドを示すカリブレーション開始信号を伝送したり、カリブレーションモード脱出コマンドを示すコマンド／アドレス・カリブレーション終了信号を伝送することができる。
【００２２】
また、コマンド／アドレスバス１２が、ｎ（ｎは自然数）ビットのコマンド／アドレス信号ＣＡから構成される場合、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで、コマンド／アドレス信号が入力される。クロック信号ＣＫの立ち上がりエッジに入力されるコマンド／アドレス信号と、立ち下がりエッジに入力されるコマンド／アドレス信号は、互いに異なる信号として区分される。その場合、２ｎビットのコマンド／アドレスバス１２を介して、２ｎビットのコマンド／アドレス信号ＣＡが、メモリ装置３０に提供されてもよい。
【００２３】
ＤＱバス１３は、メモリ・コントローラ２０とメモリ装置３０との間のデータ信号ＤＱを送受信する。ＤＱバス１３には、メモリ装置３０で遂行されたコマンド／アドレス・カリブレーション結果が出力され、メモリ・コントローラ２０に伝えられる。ＤＱバス１３は、メモリ装置３０のＤＱパッドと連結される。カリブレーションされたコマンド／アドレス信号とＤＱパッドとのマッピングは、多様に設定される。
【００２４】
例えば、メモリ装置３０のデータＤＱビット構成がＸ３２（ＤＱ［３１：０］）である場合、ＤＱパッド数は、３２個である。１０ビットのコマンド／アドレス信号ＣＡが、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで入力される場合、コマンド／アドレス信号ＣＡは、２０個で構成される。ＤＱパッド数が３２個であり、コマンド／アドレス信号の個数である２０個より多いために、ＤＱパッドは、コマンド／アドレス信号ＣＡに１：１対応可能である。それにより、クロック信号ＣＫの立ち上がりエッジで入力された１０ビットのコマンド／アドレス信号の値は、ＤＱ［９：０］に該当する１０個のパッドに出力され、クロック信号ＣＫの立ち下がりエッジで入力された１０ビットのコマンド／アドレス信号のカリブレーション結果は、ＤＱ［１９：１０］に該当する残り１０個のパッドに出力されるようにマッピングされてもよい。
【００２５】
一方、メモリ装置３０のデータＤＱビット構成は、Ｘ１６（ＤＱ［１５：０］）である場合、ＤＱパッド数は、１６個である。ＤＱパッド数（１６個）よりコマンド／アドレス信号数（２０個）がさらに多いために、ＤＱパッドは、コマンド／アドレス信号に１：１対応するものではない。それにより、ＤＱパッドは、所定時間間隔で、コマンド／アドレス信号に重複して割り当てられる。例えば、クロック信号ＣＫの立ち上がりエッジで入力された１０ビットのコマンド／アドレス信号のカリブレーション結果は、ＤＱ［９：０］パッドに出力され、所定時間後、クロック信号ＣＫの立ち下がりエッジで入力された１０ビットのコマンド／アドレス信号のカリブレーション結果が、ＤＱ［９：０］パッドに出力されるように、マッピングされてもよい。
【００２６】
図４Ａ及び図４Ｂは、図３のメモリシステムで遂行されるコマンド／アドレス・カリブレーションについて説明する図面である。
【００２７】
図３と連繋させて図４Ａ及び図４Ｂを参照すれば、メモリ・コントローラ２０は、メモリ・コントローラ２０から提供されるクロック信号ＣＫのエッジ（edge）が、メモリ装置３０のコマンド／アドレス信号ＣＡウインドウのどこの位置に存在するかを検出し、パス／フェイル（pass／fail）Ｐ／Ｆいかんを判断する。メモリ・コントローラ２０は、クロック信号ライン１１を介して、メモリ装置３０にクロック信号ＣＫを伝送し、コマンド／アドレスバス１２を介して、メモリ装置３０にコマンド／アドレス信号ＣＡを伝送する。このとき、メモリ・コントローラ２０は、図４Ａに図示されているように、クロック信号ＣＫを基準に、コマンド／アドレス信号ＣＡの位相を調整しつつ伝送する。メモリ装置３０は、位相調整されたコマンド／アドレス信号ＣＡを受信した後、その受信した値をＤＱバス１３を介して、メモリ・コントローラ２０に伝送する。メモリ・コントローラ２０は、クロック信号ＣＫのエッジがメモリ装置３０から受信される位相調整されたコマンド／アドレス信号ＣＡのウインドウのどの位置に存在するかを検出する。
【００２８】
図４Ｂで、クロック信号ＣＫのエッジ（edge）が、コマンド／アドレス信号ＣＡウインドウのＳ１位置に存在すれば、メモリ・コントローラ２０は、フェイルＦと判定する。クロック信号ＣＫのエッジが、コマンド／アドレス信号ＣＡウインドウのＳ２，Ｓ３位置に存在すれば、メモリ・コントローラ２０は、フェイルＦと判定する。クロック信号ＣＫのエッジが、コマンド／アドレス信号ＣＡウインドウのＳ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０位置に存在すれば、メモリ・コントローラ２０は、パスＰと判定する。クロック信号ＣＫのエッジが、コマンド／アドレス信号ＣＡウインドウのＳ１１，Ｓ１２，Ｓ１３位置に存在すれば、メモリ・コントローラ２０は、フェイルＦと判定する。
【００２９】
メモリ・コントローラ２０は、パスＰになった位置Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０の中間を、コマンド／アドレス信号ＣＡウインドウの中間と判断し、クロック信号ＣＫのエッジに、コマンド／アドレス信号ＣＡウインドウの中間が位置するように、コマンド／アドレス信号ＣＡのタイミングを調整したり、クロック信号ＣＫのタイミングを調節し、メモリ装置３０に提供する。かような動作で、コマンド／アドレス・カリブレーションが遂行される。
【００３０】
本実施形態では、１つのコマンド／アドレス信号ＣＡに係わるカリブレーション方法について説明しているが、例えば、１０ビットのコマンド／アドレスバス１２を介して伝送されるコマンド／アドレス信号ＣＡが、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで入力される場合、２０ビットのコマンド／アドレス信号ＣＡそれぞれについて、前記カリブレーション方法を適用することができる。
図５は、本明細書で説明する一つ以上のコマンド／アドレス・カリブレーション実施形態を具現するために使われるメモリシステムの第１例を図示したブロック・ダイヤグラムである。
【００３１】
図５を参照すれば、メモリシステム１０は、メモリ・コントローラ（controller）２０と、メモリ装置（memory）３０とを含む。メモリ・コントローラ２０は、クロック発生器（ＣＫ generator）２０１、コマンド／アドレス発生器（ＣＡ generator）２０２、コマンド／アドレス伝送部（ＣＡ transmitter）（以下、「ＣＡ伝送部」とする）２０３、レジスタ部（ＣＡ register）２０４、比較部（ＣＡ comparator）２０６、位相／タイミング制御部（ＣＡ phase／timing controller）２０８及びデータ入出力部２１０を含む。
【００３２】
メモリ・コントローラ２０は、クロック発生器２０１から生成されるクロック信号ＣＫを、クロック信号ライン１１を介してメモリ装置３０に提供する。コマンド／アドレス発生器２０２は、初期コマンド／アドレス信号ＣＡ０を発し、ＣＡ伝送部２０３に提供する。
【００３３】
ＣＡ伝送部２０３は、初期コマンド／アドレス信号ＣＡ０を受信し、位相／タイミング制御部２０８の制御信号ＣＴＲＬに応答し、初期コマンド／アドレス信号ＣＡ０の位相またはタイミングを調整し、第１コマンド／アドレス信号ＣＡ１を発する。第１コマンド／アドレス信号ＣＡ１は、レジスタ部２０４に提供され、レジスタ部２０４でその値が保存される。また、第１コマンド／アドレス信号ＣＡ１は、コマンド／アドレスバス１２を介して、メモリ装置３０に提供される。このとき、第１コマンド／アドレス信号ＣＡ１は、クロック信号ＣＫと共にメモリ装置３０に提供される。
【００３４】
レジスタ部２０４は、第１コマンド／アドレス信号ＣＡ１を保存する。比較部２０６は、レジスタ部２０４に保存された第１コマンド／アドレス信号ＣＡ１と、データ入出力部２１０から出力される第３コマンド／アドレス信号ＣＡ３とを比較する。比較部２０４は、第１コマンド／アドレス信号ＣＡ１と、第３コマンド／アドレス信号ＣＡ３とのデータを比較し、パス信号Ｐまたはフェイル信号Ｆを発する。
【００３５】
位相／タイミング制御部２０８は、比較部２０６のパス信号Ｐまたはフェイル信号Ｆによって、第１コマンド／アドレス信号ＣＡ１の位相変移（shift）を指示する制御信号ＣＴＲＬを発する。制御信号ＣＴＲＬは、ＣＡ伝送部２０３に提供され、初期コマンド／アドレス信号ＣＡの位相またはタイミングを調整し、位相調整された第１コマンド／アドレス信号ＣＡ１を発する。
【００３６】
データ入出力部２１０は、一般動作モードで、ＤＱバス１３を介して、メモリ装置３０から伝えられる読み取りデータＲ＿Ｄａｔａ１を受信したり、メモリ装置３０に書き込まれる書き込みデータＷ＿Ｄａｔａ１を、ＤＱバス１３を介してメモリ装置３０に伝達する。また、データ入出力部２１０は、コマンド／アドレス信号ＣＡカリブレーションモードで、メモリ装置３０が受信した第１コマンド／アドレス信号ＣＡ１値に対応する第２コマンド／アドレス信号ＣＡ２を、ＤＱバス１３を介してメモリ装置３０から受信する。
【００３７】
データ入出力部２１０は、入力バッファ２１２、選択部２１４及び出力バッファ２１６を含む。入力バッファ２１２は、ＤＱバス１３を介して伝えられるデータ、及び第２コマンド／アドレス信号ＣＡ２値を受信する。選択部２１４は、一般動作モードで、第１選択信号ＳＥＬ１に応答して、入力バッファ２１２から受信されたデータを、メモリ・コントローラ２０の内部回路ブロックに読み取りデータＲ＿Ｄａｔａ１として伝達したり、コマンド／アドレス信号ＣＡカリブレーションモードでは、第１選択信号ＳＥＬ１に応答し、入力バッファ２１２から受信された第２コマンド／アドレス信号ＣＡ２を比較部２０６に、第３コマンド／アドレス信号ＣＡ３として伝達する。出力バッファ２１６は、メモリ装置３０に書き込まれる書き込みデータＷ＿Ｄａｔａ１を、ＤＱバス１３を介してメモリ装置３０に伝達する。
【００３８】
メモリ装置３０は、クロックバッファ３０２、コマンド／アドレス受信部（ＣＡ receiver）（以下、「ＣＡ受信部」とする）３０４及びデータ入出力部３１０を含む。クロックバッファ３０２は、クロック信号ライン１１を介して伝えられるクロック信号ＣＫを受信し、内部クロック信号ＩＣＫを発する。ＣＡ受信部３０４は、内部クロック信号ＩＣＫに応答し、チップ選択信号／ＣＳ、クロックイネーブル信号ＣＫＥ、及びコマンド／アドレスバス１２を介して伝えられる第１コマンド／アドレス信号ＣＡ１によって、第２コマンド／アドレス信号ＣＡ２を発する。図５に表示されたチップ選択信号／ＣＳと、クロックイネーブル信号ＣＫＥは、図５でのように、コマンド／アドレス信号ライン１２とは別途に構成されもし、また図面に示されていないが、コマンド／アドレス信号ライン１２に含まれ、メモリ装置３０に伝送されもする。
【００３９】
クロックイネーブル信号ＣＫＥは、コマンド／アドレスバス１２を介して伝えられる第１コマンド／アドレス信号ＣＡ１の読み取りコマンドとして作用する擬似コマンド（pseudo command）として使われる。コマンド／アドレス受信部３０４は、クロックイネーブル信号ＣＫＥが活性化状態であるときに受信される第１コマンド／アドレス信号ＣＡ１によって、第２コマンド／アドレス信号ＣＡ２を発する。第２コマンド／アドレス信号ＣＡ２は、データ入出力部３１０に提供される。
【００４０】
データ入出力部３１０は、第２コマンド／アドレスＣＡ２、または一般読み取り動作モードで、第２選択信号ＳＥＬ２に応答し、メモリ装置３０の内部回路ブロックから伝えられる読み取りデータＲ＿Ｄａｔａ２を受信し、ＤＱバス１３に伝達したり、あるいはカリブレーションモードでは、第２選択信号ＳＥＬ２に応答し、第２コマンド／アドレス信号ＣＡ２をＤＱバス１３に伝達する。また、一般書き込みモードでは、ＤＱバス１３を介して、メモリ装置３０に書き込まれる書き込みデータＷ＿Ｄａｔａ１を受信し、メモリ装置３０の内部回路ブロックに伝達する。データ入出力部３１０は、選択部３１２、出力バッファ３１４及び入力バッファ３１６を含む。選択部３１２は、一般／カリブレーション動作モードによって、第２選択信号ＳＥＬ２に応答し、コマンド／アドレス受信部３０４から出力される第２コマンド／アドレス信号ＣＡ２と、メモリ装置３０の内部回路ブロックから提供される読み取りデータＲ＿Ｄａｔａ２のうち一つを選択し、出力バッファ３１４に伝達する。
【００４１】
出力バッファ３１４は、選択部３１２から出力される第２コマンド／アドレス信号ＣＡ２、または読み取り信号Ｒ＿Ｄａｔａ２を、ＤＱバス１３に伝達する。入力バッファ３１６は、ＤＱバス１３を介して伝えられるデータを受信し、メモリ装置３０の内部回路ブロックに書き込みデータＷ＿Ｄａｔａ２として伝達する。
【００４２】
本実施形態では、メモリ装置３０の出力バッファ３１４から出力される第２コマンド／アドレス信号ＣＡ２が、ＤＱバス１３を介して、メモリ・コントローラ２０に提供される例について記述している。これとは異なり、メモリ装置３０の出力バッファ３１４から出力される第２コマンド／アドレス信号ＣＡ２が、ＤＱＳバスとＤＱバス１３とを介して、メモリ・コントローラ２０に提供されもする。このとき、メモリ・コントローラ２０のデータ入出力部２１０と、メモリ装置３０のデータ入出力部３１０は、ＤＱＳバスとＤＱバス１３とを介して互いに連結される。
【００４３】
メモリシステム１０でなされるＣＡカリブレーションは、次の通りである。メモリ・コントローラ２０のＣＡ伝送部２０３は、位相／タイミング制御部２０８の制御信号ＣＴＲＬに応答し、初期コマンド／アドレス信号ＣＡ０の位相またはタイミングを調整し、第１コマンド／アドレス信号ＣＡ１を発する。メモリ装置３０のＣＡ受信部３０４は、内部クロック信号ＩＣＫと、クロックイネーブル信号ＣＫＥとによって、第１コマンド／アドレス信号ＣＡ１を受信し、第２コマンド／アドレス信号ＣＡ２を発する。メモリ装置３０の第２コマンド／アドレス信号ＣＡ２は、ＳＥＬ２選択信号に応答し、ＤＱバス１３に伝送される。このとき、コマンド／アドレス信号のカリブレーション前は、信号伝送によるノイズなどによって、コントローラから伝送された第１コマンド／アドレス信号ＣＡ１の値と、メモリ装置３０で受信された第２コマンド／アドレス信号ＣＡ２値とが異なることができる。これを解決するために、コマンド／アドレス信号のカリブレーションを遂行するのである。
【００４４】
メモリ・コントローラ２０は、ＳＥＬ１選択信号に応答し、ＤＱバス１３を介してカリブレーションモードに伝送される第２コマンド／アドレス信号ＣＡ２を、第３コマンド／アドレス信号ＣＡ３として、比較部２０６に伝送する。比較部２０６は、コントローラがメモリ装置３０に伝送し、レジスタ部２０４に保存された第１コマンド／アドレス信号ＣＡ１と、メモリ装置３０がコントローラから伝送された値である第２コマンド／アドレス信号ＣＡ２とのデータを比較し、互いに同一である場合は、パス信号Ｐを発し、互いに異なる場合は、フェイル信号Ｆを発する。位相／タイミング制御部２０８は、比較部２０６のパス信号Ｐまたはフェイル信号Ｆによって、第１コマンド／アドレス信号ＣＡ１の位相変移を指示する制御信号ＣＴＲＬを発する。ＣＡ伝送部２０３は、制御信号ＣＴＲＬによって位相調整された第１コマンド／アドレス信号ＣＡ１を発する。また、図５に図示されていないが、制御信号ＣＴＲＬがクロック発生部２０１に伝達され、クロック信号のタイミングや位相を調節することもできる。
【００４５】
かようなＣＡカリブレーション動作を反復遂行し、メモリ・コントローラ２０の位相／タイミング制御部２０８は、パスＰになった位置の中間を、コマンド／アドレス信号ＣＡウインドウの中間と判断し、クロック信号ＣＫのエッジに、コマンド／アドレス信号ＣＡウインドウの中間が位置するように、コマンド／アドレス信号ＣＡを発し、メモリ装置３０に提供する。それにより、メモリ装置３０は、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジに、厳密にいって、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、有効ウインドウの中間が位置するコマンド／アドレス信号ＣＡを受信する。これを介して、コントローラからメモリに伝送した第１コマンド／アドレス信号ＣＡ１値と、メモリでコントローラから伝送された第２コマンド／アドレス信号ＣＡ２値とが同一になるので、正確なコマンド／アドレス信号ＣＡ伝達が可能になる。
【００４６】
本実施形態では、１つのコマンド／アドレス信号ＣＡに係わるカリブレーション方法について説明しているが、例えば、１０ビットのコマンド／アドレスバス１２を介して伝送されるコマンド／アドレス信号ＣＡが、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジで入力される場合、２０ビットのコマンド／アドレス信号ＣＡそれぞれについて、前記カリブレーション方法を適用することができる。それにより、メモリ装置３０は、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、その有効ウインドウの中間が位置する２０ビットのコマンド／アドレス信号ＣＡを受信することができる。
【００４７】
図６は、本発明の第１実施形態によるコマンド／アドレス・カリブレーション方法について説明する図面である。図６は、メモリ装置３０でのコマンド／アドレス・カリブレーション方法について説明するタイミング・ダイヤグラムであり、メモリ装置３０のデータＤＱビット構成がＸ３２である場合について説明する。
【００４８】
図５と連繋させて図６を参照すれば、メモリ・コントローラ２０で、メモリ装置３０に対してクロック信号ＣＫを発する。メモリ・コントローラ２０は、メモリ装置３０にコマンド／アドレス・カリブレーションモード指示を与える。メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーションモード指示によるコマンド／アドレス・カリブレーション開始信号を伝送する。コマンド／アドレス・カリブレーション開始信号は、カリブレーションモードへの進入を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。また、メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号を伝送する。コマンド／アドレス・カリブレーション終了信号は、カリブレーションモードの脱出を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。
【００４９】
クロック信号ＣＫのｔ０タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション開始信号が伝送される。例えば、第１モードレジスタ（ＭＲＷ＃４１）コマンドが、コマンド／アドレス・カリブレーション開始信号として伝送される。ＭＲＷ＃４１コマンドは、例えば、１０ビットのコマンド／アドレス信号ＣＡ［９：０］が、コマンド／アドレスバス１２に載せられる場合、ＣＡ［３：０］信号によって設定されるモードレジスタ・セッティング・コマンドと、ＣＡ［９：４］信号によって設定されるカリブレーション・コマンドとによって設定されてもよい。
【００５０】
ＭＲＷ＃４１コマンドは、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジと、立ち下がりエッジとで、同じＭＲＷ＃４１コマンドが入力される。これは、ダブルデータレート（ＤＤＲ：double data rate）で、コマンド／アドレス信号ラインを介して、ＭＲＳコマンドを入力する場合、高い動作周波数を有するメモリ装置で、ＭＲＳコマンドを逃すエラーが発生しうるが、かようなエラーを減らすためである。すなわちクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとに、同じコマンド／アドレス信号が入力されることによって、シングルデータレート（ＳＤＲ：single data rate）で伝送する効果が生じ、コマンド／アドレス信号ラインがまだカリブレーションされていないために生じることがあるカリブレーションモードへの進入に失敗するエラーを減らすことができる。
【００５１】
ＭＲＷ＃４１コマンドが入力されるクロック信号ＣＫのｔ０タイミングから、所定時間ｔＭＲＷの遅延後、ｔ１タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コントローラ２０からメモリ装置３０に、コマンド／アドレス信号ＣＡｘＲ，ＣＡｘＦが伝送される。ｔＭＲＷ時間は、モードレジスタセット書き込みサイクル時間（mode register set write cycle time）と定義されてもよい。
【００５２】
ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｘＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｘＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して、メモリ装置３０に入力されるＣＡｘＲコマンド／アドレス信号と、ＣＡｘＦコマンド／アドレス信号は、互いに異なる信号であってもよい。例えば、コマンド／アドレスバス１２が、１０ビットのコマンド／アドレス信号ＣＡ［９：０］によって構成される場合、１０ビットのＣＡｘＲコマンド／アドレス信号と、１０ビットのＣＡｘＦコマンド／アドレス信号は、互いに異なる信号として区分される。それにより、２０ビットのコマンド／アドレス信号ＣＡ［１９：０］が、１０ビットのコマンド／アドレスバス１２と連結されるメモリ装置３０のコマンド／アドレスピン（図示せず）を介して、メモリ装置３０に入力される。
【００５３】
一方、メモリ装置３０の大容量化要求によって、集積度が高まり、メモリセルの数が増加する。メモリセルの数が増加すれば、メモリセルをアドレシングするためのアドレスビット数が増加する。アドレスピン数の増加は、チップサイズの増大を招く。メモリチップで、最も多くの数を要求するアドレスピン数の増加を抑制することができる方法が必要である。本実施形態では、クロック信号の立ち上がりエッジ／立ち下がりエッジで、コマンド／アドレス信号が入力されるために、メモリ装置３０のコマンド／アドレスピン数を減らすことができる。
【００５４】
クロック信号ＣＫのｔ１タイミングで、メモリ装置３０にクロックイネーブル信号ＣＫＥと共に入力されるＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号について、カリブレーション動作が遂行される。このとき、コマンド／アドレス信号のカリブレーション動作によって、コントローラからコマンド／アドレス信号ラインを介して、読み取りコマンドを伝送することができない。従って、コマンド／アドレス信号のカリブレーションモードで、クロックイネーブル信号ＣＫＥがコマンド／アドレス信号の代わりに、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥが、ロジック・ローレベルで活性化状態であるとき、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作を行い、その結果をデータ入出力信号ＤＱに出力する。それにより、クロックイネーブル信号ＣＫＥは、擬似コマンドとして使われる。図５で、コントローラから伝送される第１コマンド／アドレスＣＡ１値が、図６で、コマンド／アドレス信号ラインＣＡを介して、ｔ１時間から伝送されるＣＡｘＲやＣＡｘＦに該当する。また図５で、メモリが受信したコマンド／アドレス値であって、コントローラにＤＱ信号ラインを介して伝送される値である第２コマンド／アドレスＣＡ２値が、図６で、ＤＱ信号ラインで、ｔ３時間からコントローラに伝送されるＣＡｘＲやＣＡｘＦに該当する。
【００５５】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ１タイミングから所定時間ｔＡＤＲの遅延後にｔ３時間で、メモリが受信したコマンド／アドレス値ＣＡ２を、データ入出力信号ＤＱラインを介して、メモリ装置３０からコントローラ２０に、ＣＡｘＲやＣＡｘＦを介して出力する。ｔＡＤＲ時間は、クロックイネーブル信号ＣＫＥの活性化後、データ入出力パッドＤＱに、データ出力までの遅延時間として設定される。
【００５６】
メモリが受信したコマンド／アドレス値ＣＡ２を、データ入出力信号ＤＱラインを介して、メモリ装置３０からコントローラ２０に伝送するＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号と、ＤＱパッドとのマッピングは、多様に設定される。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで、メモリ装置が受信したＣＡｘＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力され、クロック信号ＣＫの立ち下がりエッジで、メモリ装置が受信したＣＡｘＦコマンド／アドレス信号の値は、ＤＱ［１９：１０］パッドに出力される。他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［８：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［１７：９］パッドに出力される。
【００５７】
クロック信号ＣＫのｔ４タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｙＲ，ＣＡｙＦが伝送される。
【００５８】
ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｙＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｙＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｙＲコマンド／アドレス信号と、ＣＡｙＦコマンド／アドレス信号は、互いに異なる信号であってもよい。
【００５９】
クロック信号ＣＫのｔ４タイミングで、クロックイネーブル信号ＣＫＥと共に伝送されるＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号について、カリブレーション動作が遂行される。クロックイネーブル信号ＣＫＥは、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥが、ロジック・ローレベルで活性化状態であるとき、メモリ装置が受信した値でもって、第２コマンド／アドレスＣＡ２値を、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号としてＤＱパッドに出力する。
【００６０】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ４タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の値がＤＱパッドに出力される。ＤＱパッドにＣＡｙＲコマンド／アドレス信号が出力された後、ＣＡｙＦコマンド／アドレス信号が出力される。
【００６１】
メモリ装置が受信した値でもって、第２コマンド／アドレスＣＡ２値に該当するＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号と、ＤＱパッドとのマッピングが多様に設定される。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、ＤＱ［１９：１０］パッドに出力される。他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［８：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［１７：９］パッドに出力される。
【００６２】
クロック信号ＣＫのｔ５タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号が伝送される。例えば、第２モードレジスタ（ＭＲＷ＃４２）コマンドが、コマンド／アドレス・カリブレーションモード終了信号として伝送される。ＭＲＷ＃４２コマンドは、例えば、１０ビットのコマンド／アドレス信号ＣＡ［９：０］がコマンド／アドレスバス１２に載せられる場合、ＣＡ［３：０］信号によって設定されるモードレジスタ・セッティング・コマンドと、ＣＡ［９：４］信号によって設定されるカリブレーション・コマンドとによって設定されてもよい。
【００６３】
ＭＲＷ＃４２コマンドは、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４２コマンドが２回入力される。これは、ダブルデータレートでコマンド信号を利用し、ＭＲＳコマンドを入力する場合、高い動作周波数を有するメモリ装置で、ＭＲＳコマンドを逃すエラーが発生しうるが、かようなエラーを減らすためである。
【００６４】
ＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングから所定時間ｔＭＲＺの遅延後、ＤＱパッドへのＣＡｙＲコマンド／アドレス信号の出力が終了する。コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４１コマンドが入力されるクロック信号ＣＫのｔ０タイミングから、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングまで、ＣＡカリブレーション区間（ＣＡ calibration session）と定義されてもよい。
【００６５】
図７は、本発明の第１実施形態によるモードレジスタ・コマンド設定方法について説明する図面である。
【００６６】
図７を参照すれば、第１モードレジスタ（ＭＲＷ＃４１）コマンドと、第２モードレジスタ（ＭＲＷ＃４２）コマンドは、クロックイネーブル信号ＣＫＥ、チップ選択信号／ＣＳ及びコマンド／アドレス信号ＣＡ［９：０］によって設定される。ＭＲＷ＃４１コマンドは、クロックイネーブル信号ＣＫＥがロジックハイレベルであり、チップ選択信号／ＣＳがロジック・ローレベルであるとき、ＣＡ［３：０］コマンド／アドレス信号がロジック・ローレベルであり、ＣＡ［９：４］コマンド／アドレス信号がロジックレベルＨ−Ｌ−Ｈ−Ｌ−Ｌ−Ｈであるときに設定される。すなわち、ＭＲＷ＃４１コマンドは、コマンド／アドレス信号ＣＡ［９：０］２９Ｈ値に設定される。ＭＲＷ＃４１コマンドは、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで同一に設定されてもよい。
【００６７】
ＭＲＷ＃４２コマンドは、クロックイネーブル信号ＣＫＥがロジックハイレベルであり、チップ選択信号／ＣＳがロジック・ローレベルであるとき、ＣＡ［３：０］コマンド／アドレス信号がロジック・ローレベルであり、ＣＡ［９：４］コマンド／アドレス信号がロジックレベルＨ−Ｌ−Ｈ−Ｌ−Ｈ−Ｌであるときに設定される。すなわち、ＭＲＷ＃４２コマンドは、コマンド／アドレス信号ＣＡ［９：０］２ＡＨ値に設定される。ＭＲＷ＃４２コマンドは、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで同一に設定されてもよい。ここで、ＣＡ［９：４］コマンド／アドレス信号は、モードレジスタ設定アドレス（ＭＡ［５：０］）として使われる。
【００６８】
図８は、本発明の第１実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。本実施形態では、コマンド／アドレス信号ＣＡ［９：０］がクロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで入力されるために、コマンド／アドレス信号ＣＡ［９：０］が２０ビットから構成されてもよい。これに対して、メモリ装置３０のデータＤＱビット構成はＸ３２であるから、ＤＱパッド数は、３２個である。ＤＱパッド数がコマンド／アドレス信号数より多いために、ＤＱパッドは、コマンド／アドレス信号に１：１対応しうる。
【００６９】
図８を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱパッドＤＱ［９：０］に出力されるようにマッピングされてもよい。クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱパッドＤＱ［１９：１０］に出力されるようにマッピングされてもよい。例えば、図６で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、ＤＱ［１９：１０］パッドに出力される。また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、ＤＱ［１９：１０］パッドに出力される。
【００７０】
図９は、本発明の第１実施形態によるコマンド／アドレス信号と、ＤＱパッド及びデータストロボ（ＤＱＳ）パッドとのマッピング方法について説明する第２例である。
【００７１】
図９を参照すれば、メモリ装置３０で、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、データストロボ（ＤＱＳ）パッドＤＱＳ０と、ＤＱパッドＤＱ［８：０］とに出力されるようにマッピングされてもよい。すなわち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［８：０］パッドに出力される。
メモリ装置３０で、クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッドＤＱＳ１と、ＤＱパッドＤＱ［１７：９］とに出力されるようにマッピングされてもよい。すなわち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［１７：９］パッドに出力される。
【００７２】
例えば、図６で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［８：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［１７：９］パッドに出力される。
【００７３】
また図６で、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［８：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力され、ＣＡ［８：０］コマンド／アドレス信号の値は、ＤＱ［１７：９］パッドに出力される。
図１０は、本発明の第２実施形態によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【００７４】
図１０は、メモリ装置３０でのコマンド／アドレス・カリブレーション方法について説明するタイミング・ダイヤグラムであり、メモリ装置３０のデータＤＱビット構成がＸ３２である場合について説明する。図１０のタイミング・ダイヤグラムは、図６のタイミング・ダイヤグラムと比較し、メモリ装置で受信したコマンド／アドレス信号をコントローラに伝送するとき、ＤＱパッドとのマッピング方法が互いに異なるという点でのみ違いがある。
【００７５】
図５と連繋させて図１０を参照すれば、メモリ・コントローラ２０からメモリ装置３０に対してクロック信号ＣＫを発する。メモリ・コントローラ２０は、メモリ装置３０にコマンド／アドレス・カリブレーションモード指示を与える。メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーションモード指示によるコマンド／アドレス・カリブレーション開始信号を伝送する。コマンド／アドレス・カリブレーション開始信号は、カリブレーションモードへの進入を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。また、メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号を伝送する。コマンド／アドレス・カリブレーション終了信号は、カリブレーションモードへの脱出を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。
クロック信号ＣＫのｔ０タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４１コマンドが入力される。ＭＲＷ＃４１コマンドは、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４１コマンドが入力される。
【００７６】
ＭＲＷ＃４１コマンドが入力されるクロック信号ＣＫのｔ０タイミングから所定時間ｔＭＲＷ遅延後にｔ１タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｘＲ，ＣＡｘＦが伝送される。
【００７７】
ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｘＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｘＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｘＲコマンド／アドレス信号と、ＣＡｘＦコマンド／アドレス信号は、互いに異なる信号であってもよい。
【００７８】
クロック信号ＣＫのｔ１タイミングで、クロックイネーブル信号ＣＫＥと共に入力されるＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作が遂行される。カリブレーションモードでは、クロックイネーブル信号ＣＫＥが、図５でメモリ装置３０で受信したコマンド／アドレス値ＣＡ２に該当するＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥがロジック・ローレベルで活性化状態であるとき、メモリ装置が受信したコマンド／アドレス信号値のＣＡｘＲ，ＣＡｘＦをＤＱパッドに出力してコントローラに伝送する。
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ１タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号の値がＤＱパッドに出力される。クロック信号ＣＫのｔ３タイミングで、イーブン（ＥＶＥＮ）ＤＱパッドにＣＡｘＲコマンド／アドレス信号が出力され、オッド（ＯＤＤ）ＤＱパッドにＣＡｘＦコマンド／アドレス信号が出力される。
【００７９】
ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号と、ＤＱパッドとのマッピングは、多様に設定される。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜９）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜９）に出力される。
【００８０】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【００８１】
クロック信号ＣＫのｔ４タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｙＲ，ＣＡｙＦが伝送される。
【００８２】
ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｙＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｙＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｙＲコマンド／アドレス信号と、ＣＡｙＦコマンド／アドレス信号は互いに、異なる信号であってもよい。
【００８３】
クロック信号ＣＫのｔ４タイミングで、クロックイネーブル信号ＣＫＥと共に伝送されるＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号についてカリブレーション動作が遂行される。カリブレーションモードでは、クロックイネーブル信号ＣＫＥが、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥが、ロジック・ローレベルで活性化状態であるとき、メモリ装置が受信したコマンド／アドレス値のＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号値をイーブンＤＱパッドとオッドＤＱパッドとに出力する。
【００８４】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ４タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の値は、ＤＱパッドに出力される。すなわち、イーブンＤＱパッドにＣＡｙＲコマンド／アドレス信号が出力され、オッドＤＱパッドにＣＡｙＦコマンド／アドレス信号が出力される。
【００８５】
メモリ装置が、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号をコントローラに伝送するとき、ＤＱパッドとのマッピングは、多様に設定されてもよい。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜９）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜９）に出力される。
【００８６】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
クロック信号ＣＫのｔ５タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４２コマンドが入力される。ＭＲＷ＃４２コマンドは、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４２コマンドが入力される。
【００８７】
ＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングから所定時間ｔＭＲＺの遅延後、ＤＱパッドへのカリブレーションされたＣＡｙＲコマンド／アドレス信号の出力が終了する。コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４１コマンドが入力されるクロック信号ＣＫのｔ０タイミングから、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングまで、ＣＡカリブレーション区間（ＣＡ calibration session）と定義することができる。
【００８８】
図１１は、本発明の第２実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【００８９】
図１１を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜９）に出力されるようにマッピングされてもよい。クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜９）に出力されるようにマッピングされてもよい。例えば、図１０で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜９）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜９）に出力される。また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜９）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜９）に出力される。
【００９０】
図１２は、本発明の第２実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【００９１】
図１２を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッドＤＱＳ０，ＤＱＳ１と、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜７）とに出力されるようにマッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。
【００９２】
クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッド／ＤＱＳ０，／ＤＱＳ１と、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜７）パッドとに出力されるようにマッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【００９３】
例えば、図１０で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【００９４】
また図１０で、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝４〜７）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【００９５】
図１３は、本発明の第３実施形態によるコマンド／アドレス・カリブレーション方法について説明する図面である。
【００９６】
図１３は、図５のメモリ装置３０でのコマンド／アドレス・カリブレーション方法について説明するタイミング・ダイヤグラムであり、メモリ装置３０のデータＤＱビット構成が、Ｘ１６である場合について説明する。本実施形態では、コマンド／アドレス信号ＣＡ［９：０］が、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで入力されるために、コマンド／アドレス信号ＣＡ［９：０］は、２０ビットから構成される。これに対して、メモリ装置３０のデータＤＱビット構成は、Ｘ１６であるから、ＤＱパッド数は、１６個である。ＤＱパッド数よりコマンド／アドレス信号数がより多いために、ＤＱパッドは、コマンド／アドレス信号に１：１対応するものではない。それにより、ＤＱパッドは、所定時間間隔でコマンド／アドレス信号に重複して割り当てられる。
【００９７】
図５と連繋させて図１３を参照すれば、メモリ・コントローラ２０からメモリ装置３０に対してクロック信号ＣＫを発する。メモリ・コントローラ２０は、メモリ装置３０にコマンド／アドレス・カリブレーションモード指示を与える。メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーションモード指示によるコマンド／アドレス・カリブレーション開始信号を伝送する。コマンド／アドレス・カリブレーション開始信号は、カリブレーションモードへの進入を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。また、メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号を伝送する。コマンド／アドレス・カリブレーション終了信号は、カリブレーションモードへの脱出を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。
【００９８】
クロック信号ＣＫのｔ０タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション開始信号が伝送される。例えば、第３モードレジスタ（ＭＲＷ＃４３）コマンドが、コマンド／アドレス・カリブレーション開始信号として伝送される。ＭＲＷ＃４３コマンドは、例えば、１０ビットのコマンド／アドレス信号ＣＡ［９：０］がコマンド／アドレスバス１２に載せられる場合、ＣＡ［３：０］信号によって設定されるモードレジスタ・セッティング・コマンドと、ＣＡ［９：４］信号によって設定されるカリブレーション・コマンドとによって設定される。
【００９９】
ＭＲＷ＃４３コマンドは、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４３コマンドが入力される。これは、シングルデータレートでＭＲＳコマンドを入力する場合、高い動作周波数を有するメモリ装置で、ＭＲＳコマンドを逃すエラーを減らすためである。
【０１００】
ＭＲＷ＃４３コマンドが入力されるクロック信号ＣＫのｔ０タイミングから所定時間ｔＭＲＷの遅延後に、ｔ１タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｘＲ，ＣＡｘＦが伝送される。ｔＭＲＷ時間は、モードレジスタセット書き込みサイクル時間（mode register set write cycle time）と定義されてもよい。
【０１０１】
ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｘＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｘＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｘＲコマンド／アドレス信号と、ＣＡｘＦコマンド／アドレス信号は、互いに異なる信号であってもよい。例えば、コマンド／アドレスバス１２が、１０ビットのコマンド／アドレス信号ＣＡ［９：０］から構成される場合、１０ビットのＣＡｘＲコマンド／アドレス信号と、１０ビットのＣＡｘＦコマンド／アドレス信号は、互いに異なる信号として区分することができる。それにより、２０ビットのコマンド／アドレス信号ＣＡ［９：０］が、１０ビットのコマンド／アドレスバス１２と連結されるメモリ装置３０のコマンド／アドレスピン（図示せず）を介して入力される。
【０１０２】
一方、メモリ装置３０の大容量化要求によって、集積度が高まり、メモリセルの数が増加する。メモリセルの数が増加すれば、メモリセルをアドレシングするためのアドレスビット数が増加する。アドレスピン数の増加は、チップサイズの増大を招く。メモリチップで最も多くの数を要求するアドレスピン数の増加を抑制することができる方法が必要である。本実施形態では、クロック信号の立ち上がりエッジ／立ち下がりエッジで、コマンド／アドレス信号が入力されるために、メモリ装置３０のコマンド／アドレスピン数を減らすことができる。
【０１０３】
クロック信号ＣＫのｔ１タイミングで、クロックイネーブル信号ＣＫＥと共に入力されるＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作が遂行される。クロックイネーブル信号ＣＫＥは、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥが、ロジック・ローレベルで活性化状態であるとき、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作を行い、その結果をデータ入出力信号ＤＱに出力する。それにより、クロックイネーブル信号ＣＫＥは、擬似コマンドとして使われる。
【０１０４】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ１タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号のカリブレーション結果が、データ入出力信号ＤＱに出力される。ｔＡＤＲ時間は、クロックイネーブル信号ＣＫＥの活性化後、データ入出力パッドＤＱへのデータ出力までの遅延時間として設定されてもよい。
【０１０５】
クロック信号ＣＫのｔ３タイミングで、ＤＱパッドに、カリブレーションされたＣＡｘＲコマンド／アドレス信号が出力される。ＤＱパッドに、カリブレーションされたＣＡｘＲコマンド／アドレス信号が、所定の時間ｔＡＤＤの間に出力された後、カリブレーションされたＣＡｘＲコマンド／アドレス信号が出力される。
【０１０６】
カリブレーションされたＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号とＤＱパッドとのマッピングは、多様に設定されてもよい。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力された後、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力される。
【０１０７】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［４：０］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［４：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレスのうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［９：５］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［９：５］パッドに出力される。
【０１０８】
さらに他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレスのうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１０９】
クロック信号ＣＫのｔ４タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｙＲ，ＣＡｙＦが伝送される。
【０１１０】
ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｙＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｙＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｙＲコマンド／アドレス信号と、ＣＡｙＦコマンド／アドレス信号は、互いに異なる信号であってもよい。
【０１１１】
クロック信号ＣＫのｔ４タイミングで、クロックイネーブル信号ＣＫＥと共に伝送されるＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号についてカリブレーション動作が遂行される。クロックイネーブル信号ＣＫＥは、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥがロジック・ローレベルで活性化状態であるとき、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号についてカリブレーション動作を行い、その結果をＤＱパッドに出力する。
【０１１２】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ４タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号のカリブレーション結果が、ＤＱパッドに出力される。ＤＱパッドに、カリブレーションされたＣＡｙＲコマンド／アドレス信号が出力された後、カリブレーションされたＣＡｙＲコマンド／アドレス信号が出力される。
【０１１３】
カリブレーションされたＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号とＤＱパッドとのマッピングは、多様に設定されてもよい。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力された後、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力される。
【０１１４】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［４：０］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［４：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［９：５］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［９：５］パッドに出力される。
【０１１５】
さらに他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１１６】
クロック信号ＣＫのｔ５タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号が伝送される。例えば、第４モードレジスタ（ＭＲＷ＃４４）コマンドがコマンド／アドレス・カリブレーション終了信号として伝送される。ＭＲＷ＃４４コマンドは、例えば、１０ビットのコマンド／アドレス信号ＣＡ［９：０］がコマンド／アドレスバス１２に載せられる場合、ＣＡ［３：０］信号によって設定されるモードレジスタ・セッティング・コマンドと、ＣＡ［９：４］信号によって設定されるカリブレーション・コマンドとによって設定される。
【０１１７】
ＭＲＷ＃４４コマンドは、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４４コマンドが入力される。これは、シングルデータレートでＭＲＳコマンドを入力する場合、高い動作周波数を有するメモリ装置で、ＭＲＳコマンドを逃すエラーを減らすためである。
【０１１８】
ＭＲＷ＃４４コマンドが入力されるクロック信号ＣＫのｔ５タイミングから所定時間ｔＭＲＺの遅延後、ＤＱパッドへのカリブレーションされたＣＡｙＲコマンド／アドレス信号の出力が終了する。コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４３コマンドが入力されるクロック信号ＣＫのｔ０タイミングから、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４４コマンドが入力されるクロック信号ＣＫのｔ５タイミングまで、ＣＡカリブレーション区間（ＣＡ calibration awaaion）と定義することができる。
【０１１９】
図１４は、本発明の第３実施形態によるモードレジスタ・コマンド設定方法について説明する図面である。
【０１２０】
図１４を参照すれば、第３モードレジスタ（ＭＲＷ＃４３）コマンドと、第４モードレジスタ（ＭＲＷ＃４４）コマンドは、クロックイネーブル信号ＣＫＥ、チップ選択信号／ＣＳ及びコマンド／アドレス信号ＣＡ［９：０］によって設定される。ＭＲＷ＃４３コマンドは、クロックイネーブル信号ＣＫＥがロジックハイレベルであり、チップ選択信号／ＣＳがロジック・ローレベルであるとき、ＣＡ［３：０］コマンド／アドレス信号がロジック・ローレベルであり、ＣＡ［９：４］コマンド／アドレス信号がロジックレベルＨ−Ｌ−Ｈ−Ｌ−Ｈ−Ｈであるときに設定される。すなわち、ＭＲＷ＃４３コマンドは、コマンド／アドレス信号ＣＡ［９：０］２ＢＨ値に設定される。ＭＲＷ＃４３コマンドは、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで、同一に設定されてもよい。
【０１２１】
ＭＲＷ＃４４コマンドは、クロックイネーブル信号ＣＫＥがロジックハイレベルであり、チップ選択信号／ＣＳがロジック・ローレベルであるとき、ＣＡ［３：０］コマンド／アドレス信号がロジック・ローレベルであり、ＣＡ［９：４］コマンド／アドレス信号がロジックレベルＨ−Ｌ−Ｈ−Ｈ−Ｌ−Ｌであるときに設定される。すなわち、ＭＲＷ＃４４コマンドは、コマンド／アドレス信号ＣＡ［９：０］２ＣＨ値に設定される。ＭＲＷ＃４４コマンドは、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジで、同一に設定できる。ここで、ＣＡ［９：４］コマンド／アドレス信号は、モードレジスタ設定アドレス（ＭＡ［５：０］）として使われる。
【０１２２】
図１５は、本発明の第３実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【０１２３】
図１５を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱパッドＤＱ［９：０］に出力されるようにマッピングされてもよい。この後、ＤＱパッドＤＱ［９：０］に、クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］のカリブレーション結果が出力されるようにマッピングされてもよい。例えば、図１３で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力された後、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力される。また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力された後、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、ＤＱ［９：０］パッドに出力される。
【０１２４】
図１６は、本発明の第３実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【０１２５】
図１６を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、所定時間間隔で、ＤＱパッド（ＤＱ［４：０］）に出力されるように重複マッピングされてもよい。クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、所定時間間隔で、ＤＱパッドＤＱ［５：９］に出力されるように重複マッピングされてもよい。
【０１２６】
例えば、図１３で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［４：０］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［４：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレスのうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［９：５］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［９：５］パッドに出力される。
【０１２７】
また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［４：０］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［４：０］パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［４：０］コマンド／アドレス信号の値は、ＤＱ［９：５］パッドに出力された後、ＣＡ［９：５］コマンド／アドレス信号のカリブレーション結果も、ＤＱ［９：５］パッドに出力される。
【０１２８】
図１７は、本発明の第３実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第３例である。
【０１２９】
図１７を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッドＤＱＳ０，ＤＱＳ１と、ＤＱパッドＤＱ［３：０］とに出力されるように重複マッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。
【０１３０】
クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッド／ＤＱＳ０，／ＤＱＳ１と、ＤＱパッドＤＱ［７：４］とに出力されるように重複マッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１３１】
例えば、図１３で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレスのうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１３２】
また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［３：０］に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、ＤＱパッドＤＱ［７：４］に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１３３】
図１８は、本発明の第４実施形態によるコマンド／アドレス・カリブレーション方法について説明する図面である。図１８は、図５のメモリ装置３０でのコマンド／アドレス・カリブレーション方法について説明するタイミング・ダイヤグラムであり、メモリ装置３０のデータＤＱビット構成がＸ１６である場合について説明する。図１８のタイミング・ダイヤグラムは、図１３のタイミング・ダイヤグラムと比較し、カリブレーションされたコマンド／アドレス信号とＤＱパッドとのマッピング方法を互いに異なるという点でのみ違いがある。
【０１３４】
図５と連繋させて図１８を参照すれば、メモリ・コントローラ２０からメモリ装置３０に対してクロック信号ＣＫを発する。メモリ・コントローラ２０は、メモリ装置３０にコマンド／アドレス・カリブレーションモード指示を与える。メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーションモード指示によるコマンド／アドレス・カリブレーション開始信号を伝送する。コマンド／アドレス・カリブレーション開始信号は、カリブレーションモードへの進入を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。また、メモリ・コントローラ２０は、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号を伝送する。コマンド／アドレス・カリブレーション終了信号は、カリブレーションモードへの脱出を示す特定モードレジスタ（ＭＲＳ）コマンドを利用して入力される。
【０１３５】
クロック信号ＣＫのｔ０タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４３コマンドが入力される。ＭＲＷ＃４３コマンドは、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ０タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４３コマンドが入力される。
【０１３６】
ＭＲＷ＃４３コマンドが入力されるクロック信号ＣＫのｔ０タイミングから所定時間ｔＭＲＷの遅延後に、ｔ１タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｘＲ，ＣＡｘＦが伝送される。
【０１３７】
ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｘＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｘＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｘＲコマンド／アドレス信号と、ＣＡｘＦコマンド／アドレス信号は、互いに異なる信号であってもよい。
【０１３８】
クロック信号ＣＫのｔ１タイミングで、クロックイネーブル信号ＣＫＥと共に入力されるＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作が遂行される。クロックイネーブル信号ＣＫＥは、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥがロジック・ローレベルで活性化状態であるとき、ＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号についてカリブレーション動作を行い、その結果をＤＱパッドに出力する。
【０１３９】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ１タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号のカリブレーション結果がＤＱパッドに出力される。クロック信号ＣＫのｔ３タイミングで、イーブンＤＱパッドに、カリブレーションされたＣＡｘＲコマンド／アドレス信号が出力され、オッドＤＱパッドに、カリブレーションされたＣＡｘＦコマンド／アドレス信号が出力される。
【０１４０】
カリブレーションされたＣＡｘＲ，ＣＡｘＦコマンド／アドレス信号とＤＱパッドとのマッピングは、多様に設定されてもよい。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜４）に所定時間間隔をおいて出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜４）に所定時間間隔をおいて出力されるように重複マッピングされてもよい。
【０１４１】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１４２】
クロック信号ＣＫのｔ４タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、クロック信号ＣＫの１サイクルの間、クロックイネーブル信号ＣＫＥが所定のパルス幅で活性化され、コマンド／アドレスバス１２を介して、コマンド／アドレス信号ＣＡｙＲ，ＣＡｙＦが伝送される。
【０１４３】
ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで、ＣＡｙＲコマンド／アドレス信号が入力され、クロック信号ＣＫの立ち下がりエッジで、ＣＡｙＦコマンド／アドレス信号が入力される。コマンド／アドレスバス１２を介して入力されるＣＡｙＲコマンド／アドレス信号と、ＣＡｙＦコマンド／アドレス信号は、互いに異なる信号であってもよい。
【０１４４】
クロック信号ＣＫのｔ４タイミングで、クロックイネーブル信号ＣＫＥと共に伝送されるＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号についてカリブレーション動作が遂行される。クロックイネーブル信号ＣＫＥは、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号の読み取りコマンドとして作用する。クロックイネーブル信号ＣＫＥがロジック・ローレベルで活性化状態であるとき、ＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号についてカリブレーション動作を行い、その結果をＤＱパッドに出力する。
【０１４５】
クロックイネーブル信号ＣＫＥが活性化されるクロック信号ＣＫのｔ４タイミングから所定時間ｔＡＤＲの遅延後、該当するＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号のカリブレーション結果が、ＤＱパッドに出力される。すなわち、イーブンＤＱパッドに、カリブレーションされたＣＡｙＲコマンド／アドレス信号が出力され、オッドＤＱパッドに、カリブレーションされたＣＡｙＦコマンド／アドレス信号が出力される。
【０１４６】
カリブレーションされたＣＡｙＲ，ＣＡｙＦコマンド／アドレス信号とＤＱパッドとのマッピングは、多様に設定されてもよい。１つのマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜４）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜４）に出力される。
【０１４７】
他のマッピング例として、クロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１４８】
クロック信号ＣＫのｔ５タイミングで、チップ選択信号／ＣＳのロジック・ローレベル活性化と共に、コマンド／アドレスバス１２を介して、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４２コマンドが入力される。ＭＲＷ＃４２コマンドは、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジに入力され、クロック信号ＣＫの立ち下がりエッジにも入力される。すなわち、ｔ５タイミングのクロック信号ＣＫの立ち上がりエッジと立ち下がりエッジとで、同じＭＲＷ＃４２コマンドが入力される。
【０１４９】
ＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングから所定時間ｔＭＲＺの遅延後、ＤＱパッドへのカリブレーションされたＣＡｙＲコマンド／アドレス信号の出力が終了する。コマンド／アドレス・カリブレーション開始信号であるＭＲＷ＃４１コマンドが入力されるクロック信号ＣＫのｔ０タイミングから、コマンド／アドレス・カリブレーション終了信号であるＭＲＷ＃４２コマンドが入力されるクロック信号ＣＫのｔ５タイミングまで、ＣＡカリブレーション区間（ＣＡ calibration session）と定義することができる。
【０１５０】
図１９は、本発明の第４実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第１例である。
【０１５１】
図１９を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜４）に出力されるように重複マッピングされてもよい。クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜４）に出力されるように重複マッピングされてもよい。例えば、図１０で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜４）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜４）に出力される。また、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜４）に出力され、クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜４）に出力される。
【０１５２】
図２０は、本発明の第４実施形態によるコマンド／アドレス信号とＤＱパッドとのマッピング方法について説明する第２例である。
【０１５３】
図２０を参照すれば、クロック信号ＣＫの立ち上がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッドＤＱＳ０，ＤＱＳ１と、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）とに出力されるようにマッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。
クロック信号ＣＫの立ち下がりエッジに入力されたコマンド／アドレス信号ＣＡ［９：０］の値は、ＤＱＳパッド／ＤＱＳ０，／ＤＱＳ１と、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）パッドとに出力されるようにマッピングされてもよい。すなわち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１５４】
例えば、図１０で、ｔ１タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｘＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｘＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１５５】
また図１０で、ｔ４タイミングのクロック信号ＣＫの立ち上がりエッジで入力されたＣＡｙＲコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、イーブンＤＱパッドＤＱ［２ｎ］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、ＤＱＳ１パッドに出力される。クロック信号ＣＫの立ち下がりエッジで入力されたＣＡｙＦコマンド／アドレス信号のうち、ＣＡ［３：０］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ４コマンド／アドレス信号の値は、／ＤＱＳ０パッドに出力され、ＣＡ［８：５］コマンド／アドレス信号の値は、オッドＤＱパッドＤＱ［２ｎ＋１］（ｎ＝０〜３）に出力され、ＣＡ９コマンド／アドレス信号の値は、／ＤＱＳ１パッドに出力される。
【０１５６】
図２１は、本明細書で説明する一つ以上のコマンド／アドレスＣＡカリブレーション実施形態を具現するために使われるメモリシステムの第２例を図示したブロック・ダイヤグラムである。
【０１５７】
図２１を参照すれば、メモリシステム４０は、図５のメモリシステム１０と比較し、メモリ装置（memory）６０の第２コマンド／アドレスＣＡ２がＤＱバス１３を介さずに、別のカリブレーションバス（ＣＡ＿Ｃａｌ）１５を介して、メモリ・コントローラ（controller）５０に提供されるという点で違いがある。従って、コマンド／アドレス信号のカリブレーションを遂行する間、別途の信号ラインであるＤＱ信号ラインと、ＤＱＳ信号ラインには、他の信号を伝達することができ、効率性が高まる。説明の重複を避けるために、同じ構成要素に係わる具体的な説明は省略する。
【０１５８】
メモリ・コントローラ５０で、クロック発生器（ＣＡ generator）２０１は、クロック信号ＣＫを発し、クロック信号ライン１１を介してメモリ装置６０に提供する。ＣＡ伝送部（ＣＡ transmitter）２０３は、位相／タイミング制御部（ＣＡ phase／timing controller）２０８の制御信号ＣＴＲＬに応答し、初期コマンド／アドレス信号ＣＡ０の位相またはタイミングを調整し、第１コマンド／アドレス信号ＣＡ１を発する。
【０１５９】
メモリ装置６０で、ＣＡ受信部（ＣＡ receiver）３０４は、内部クロック信号ＩＣＫとクロックイネーブル信号ＣＫＥとによって、第１コマンド／アドレス信号ＣＡ１を受信し、第２コマンド／アドレス信号ＣＡ２を発する。メモリ装置６０の第２コマンド／アドレス信号ＣＡ２は、ＣＡ＿Ｃａｌカリブレーションバス１５を介して、メモリ・コントローラ５０に提供される。カリブレーションバス１５を介してメモリ・コントローラ５０に、第２コマンド／アドレス信号ＣＡ２は、メモリ・コントローラ５０の比較部２０６に提供される。
【０１６０】
メモリ・コントローラ５０の比較部（ＣＡ comparator）２０６は、第１コマンド／アドレス信号ＣＡ１と、第２コマンド／アドレス信号ＣＡ２とのデータを比較し、パス信号Ｐまたはフェイル信号Ｆを発する。位相／タイミング制御部２０８は、比較部２０６のパス信号Ｐまたはフェイル信号Ｆによって、第１コマンド／アドレス信号ＣＡ１の位相変移を指示する制御信号ＣＴＲＬを発する。ＣＡ伝送部２０３は、制御信号ＣＴＲＬによって、位相調整された第１コマンド／アドレス信号ＣＡ１を発する。
【０１６１】
かようなＣＡカリブレーション動作の反復で、メモリ・コントローラ５０の位相／タイミング制御部２０８は、パスＰになった位置の中間を、コマンド／アドレス信号ＣＡウインドウの中間と判断し、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジに、コマンド／アドレス信号ＣＡウインドウの中間が位置するように、コマンド／アドレス信号ＣＡを発してメモリ装置６０に提供する。それにより、メモリ装置６０は、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジに、厳密にいい、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、有効ウインドウの中間が位置するコマンド／アドレス信号ＣＡを受信する。
【０１６２】
本実施形態では、１つのコマンド／アドレス信号ＣＡに係わるカリブレーション方法について説明しているが、例えば、ｎ（ｎは自然数）ビットのコマンド／アドレスバス１２を介して伝送されるコマンド／アドレス信号ＣＡが、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジで入力される場合、２ｎビットのコマンド／アドレス信号ＣＡそれぞれについて、前記カリブレーション方法を適用することができる。それにより、メモリ装置６０は、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、その有効ウインドウの中間が位置する２ｎビットのコマンド／アドレス信号ＣＡを受信することができる。
【０１６３】
図２２は、本明細書で説明する一つ以上のコマンド／アドレス・カリブレーション実施形態を具現するために使われるメモリシステムの第３例を図示したブロック・ダイヤグラムである。
【０１６４】
図２２を参照すれば、メモリシステム７０は、メモリ・コントローラ（controller）８０とメモリ装置（memory）９０とを含む。メモリ・コントローラ８０は、クロック発生部（ＣＫ generator）８０１、コマンド／アドレスＣＡ発生部（ＣＡ generator）８０２、コマンド／アドレス発生レファレンス部（ＣＡ＿ｒｅｆ１ generator）８０３、レジスタ部（ＣＡ＿ｒｅｆ１ register）８０４、比較部（ＣＡ＿ｒｅｆ１ comparator）８０６、位相／タイミング制御部（ＣＡ phase／timing controller）８０８及びデータ入出力部８１０，８１２を含む。メモリ・コントローラ８０は、クロック発生部８０１で生成されるクロック信号ＣＫを、クロック信号ライン１１を介してメモリ装置９０に提供する。
【０１６５】
メモリシステム７０ですでに説明したメモリシステムの第１実施形態及び第２実施形態と異なる点は、システムのインターフェースに、別途にコマンド／アドレスのレファレンス信号ライン（ＣＡ＿Ｒｅｆ）１６を具備しているという点である。このコマンド／アドレスのレファレンス信号ライン（ＣＡ＿Ｒｅｆ）１６は、カリブレーションモードで、コマンド／アドレスの基準値であるコマンド／アドレスのレファレンス信号ＣＡ＿Ｒｅｆを送受信する役割を行う。このコマンド／アドレスの基準値を利用したカリブレーション結果値を位相／タイミング制御部８０８に提供し、コマンド／アドレス信号ＣＡの位相／タイミングを調整する。別途のコマンド／アドレスのレファレンス信号ライン（ＣＡ＿Ｒｅｆ）１６があるので、コマンド／アドレスＣＡ信号を伝送する動作を行いつつ、同時にコマンド／アドレスＣＡ信号の位相／タイミングを調整することができるカリブレーション動作を遂行することができるという長所がある。
【０１６６】
ＣＡ発生部８０２は、位相／タイミング制御部８０８の制御信号ＣＴＲＬに応答し、位相またはタイミングを調整されたコマンド／アドレス信号ＣＡを発し、ＣＡバス１２を介してメモリ装置９０に伝送する。コマンド／アドレス発生レファレンス部８０３は、コマンド／アドレス発生部８０２と同一に構成され、コマンド／アドレス発生部８０２で発せられるコマンド／アドレス信号ＣＡと同じ第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を発する。
【０１６７】
第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１は、レジスタ部８０４に提供される。また、第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１は、データ出力部８１２を介してＣＡレファレンスバス１２に伝送され、ＣＡレファレンスバス１６を介してメモリ装置９０に提供される。
【０１６８】
レジスタ部８０４は、第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を保存する。比較部８０６は、レジスタ部８０４に保存された第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１と、データ入力部８１０から出力される第３コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ３とを比較する。比較部８０４は、第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１と、第３コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ３とのデータを比較し、パス信号Ｐまたはフェイル信号Ｆを発する。
【０１６９】
位相／タイミング制御部８０８は、比較部８０６のパス信号Ｐまたはフェイル信号Ｆによって、コマンド／アドレス信号ＣＡの位相変移を指示する制御信号ＣＴＲＬを発する。制御信号ＣＴＲＬは、コマンド／アドレス信号ＣＡの位相またはタイミングを調整し、位相調整されたコマンド／アドレス信号ＣＡを発する。
【０１７０】
データ入力部８１０は、メモリ装置９０からＣＡレファレンスバス１６を介して伝えられる第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２を受信し、第３コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ３として比較部８０６に伝達する。データ出力部８１２は、コマンド／アドレス発生レファレンス部８０３で発せられた第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を受信し、ＣＡレファレンスバス１２に伝送する。
【０１７１】
メモリ装置９０は、クロックバッファ９０２、コマンド／アドレスＣＡ受信部（ＣＡ receiver）９０４、コマンド／アドレス受信レファレンス部（ＣＡ＿ｒｅｆ receiver）９０６及びデータ入出力部９０８，９１０を含む。クロックバッファ９０２は、クロック信号ライン１１を介して伝えられるクロック信号ＣＫを受信し、内部クロック信号ＩＣＫを発する。ＣＡ受信部９０４は、内部クロック信号ＩＣＫに応答し、チップ選択信号／ＣＳ、クロックイネーブル信号ＣＫＥ、及びＣＡバス１２を介して伝えられるコマンド／アドレス信号ＣＡを受信する。クロックイネーブル信号ＣＫＥは、ＣＡバス１２を介して伝えられるコマンド／アドレス信号ＣＡの読み取りコマンドとして作用する擬似コマンドとして使われる。ＣＡ受信部９０４は、クロックイネーブル信号ＣＫＥが活性化状態であるとき、にコマンド／アドレス信号ＣＡを受信する。
【０１７２】
データ入力部９０８は、メモリ・コントローラ８０からＣＡレファレンスバス１６を介して伝えられる第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を受信し、コマンド／アドレス受信レファレンス部９０６に伝達する。コマンド／アドレス受信レファレンス部９０６は、ＣＡ受信部９０４と同一に構成される。コマンド／アドレス受信レファレンス部９０６は、内部クロック信号ＩＣＫに応答し、チップ選択信号／ＣＳ、クロックイネーブル信号ＣＫＥ、及びＣＡレファレンスバス１６を介して伝えられる第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を受信し、第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２を発する。
【０１７３】
第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２は、ＣＡ受信部９０４から、内部クロック信号ＩＣＫに応答してチップ選択信号／ＣＳ、クロックイネーブル信号ＣＫＥ及びＣＡバス１２を介して伝えられるコマンド／アドレス信号ＣＡを受信して出力する信号と同一でありえる。第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２は、データ出力部９１０を介して、ＣＡレファレンスバス１６に伝えられる。
【０１７４】
メモリシステム７０でなされるＣＡカリブレーションは、次の通りである。メモリ・コントローラ８０のＣＡ発生部８０２は、位相／タイミング制御部８０８の制御信号ＣＴＲＬに応答し、コマンド／アドレス信号ＣＡの位相またはタイミングを調整し、コマンド／アドレス信号ＣＡをＣＡバス１２に伝送する。コマンド／アドレス発生レファレンス部８０３は、コマンド／アドレス信号ＣＡと同じ第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を発し、ＣＡレファレンスバス１６に伝達する。メモリ装置９０のＣＡレファレンス受信部９０６は、内部クロック信号ＩＣＫと、クロックイネーブル信号ＣＫＥとによって、第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１を受信し、第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２を発する。メモリ装置９０の第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２は、ＣＡレファレンスバス１６に伝送される。
【０１７５】
メモリ・コントローラ８０は、ＣＡレファレンスバス１６を介して伝送される第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２を、第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２として比較部８０６に伝送する。比較部８０６は、第１コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１と、第２コマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ２とのデータを比較し、パス信号Ｐまたはフェイル信号Ｆを発する。位相／タイミング制御部８０８は、比較部８０６のパス信号Ｐまたはフェイル信号Ｆによって、コマンド／アドレス信号ＣＡの位相変移を指示する制御信号ＣＴＲＬを発する。ＣＡ発生部８０２は、制御信号ＣＴＲＬによって位相調整されたコマンド／アドレス信号ＣＡを発する。
【０１７６】
かようなＣＡカリブレーション動作の反復で、メモリ・コントローラ８０の位相／タイミング制御部８０８は、パスＰになった位置の中間を、コマンド／アドレス信号ＣＡウインドウの中間と判断し、クロック信号ＣＫのエッジにコマンド／アドレス信号ＣＡウインドウの中間が位置するように、コマンド／アドレス信号ＣＡを発し、メモリ装置９０に提供する。それにより、メモリ装置９０は、クロック信号ＣＫの立ち上がりエッジ／立ち下がりエッジに、厳密にいい、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、有効ウインドウの中間が位置するコマンド／アドレス信号ＣＡを受信する。
【０１７７】
本実施形態では、１つのコマンド／アドレス信号ＣＡに係わるカリブレーション方法について説明しているが、例えば、ｎ（ｎは自然数）ビットのコマンド／アドレスレファレンスバス１６を介して伝送されるコマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆがクロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジで入力される場合、２ｎビットのコマンド／アドレスレファレンス信号ＣＡ＿Ｒｅｆ１それぞれについて、前記カリブレーション方法を適用することができる。それにより、メモリ装置９０は、クロック信号対ＣＫ，ＣＫＢの立ち上がりエッジ／立ち下がりエッジに、その有効ウインドウの中間が位置する２ｎビットのコマンド／アドレス信号ＣＡを受信することができる。
本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【０１７８】
１０    メモリシステム
１１    クリック信号ライン
１２    コマンド／アドレスバッファ
１３    ＤＱバス
２０    メモリ・コントローラ
２０１    クリック発生器
２０２    コマンド／アドレス発生器
２０３    コマンド／アドレス伝送部
２０４    レジスタ
２０６    比較部
２１０    データ出入力部
２１２，３１６    入力バッファ
２１４，３１２    選択部
２１６，３１４    出力バッファ
３０    メモリ装置
３０２    クリックバッファ
３０４    コマンド／バッファ受信部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
2012208936.tif 000009
【図７】
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【図８】
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【図９】
2012208936.tif 000012
【図１０】
2012208936.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2012208936.tif 000019
【図１７】
2012208936.tif 000020
【図１８】
2012208936.tif 000021
【図１９】
2012208936.tif 000022
【図２０】
2012208936.tif 000023
【図２１】
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【図２２】
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