(57)【要約】【課題】多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動法を提供する。【解決手段】第１電極２を基準とする第２電極４の電位である電極間電圧を抵抗変化素子１０に印加することによって第１電極２と第２電極４との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子１０の駆動方法であって、Ｖα＜Ｖβ＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧Ｖαの印加によって電極間抵抗値をＲＬにする書き込み過程と、書き込み過程の後、電極間電圧Ｖγの印加によって電極間抵抗値をＲＭにする第１の消去過程と、第１の消去過程の後、電極間電圧Ｖβの印加によって電極間抵抗値をＲＨにする第２の消去過程とを有する。【選択図】図２
2012169000.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加することによって、前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子の駆動方法であって、
第１の極性の前記電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の前記電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、
前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、
前記電極間電圧Ｖαを前記抵抗変化素子に印加することによって前記電極間抵抗値を前記ＲＬにする書き込み過程と、
前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記ＲＭにする第１の消去過程と、
前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβを印加することによって、前記電極間抵抗値を前記ＲＨにする第２の消去過程とを有する、抵抗変化素子の駆動方法。
【請求項２】
さらに、前記第２の消去過程を実施した後、前記第１の消去過程と前記第２の消去過程とをさらに１回以上実施することによって、前記電極間抵抗値を前記ＲＨにする第３の消去過程を有する、請求項１に記載の抵抗変化素子の駆動方法。
【請求項３】
前記第３の消去過程では、前記第２の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実行する、請求項２に記載の抵抗変化素子の駆動方法。
【請求項４】
前記抵抗変化層は、前記第１電極に接続される第１の酸素不足型の遷移金属酸化物で構成される第１の抵抗変化層と、当該第１の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第２電極に接続される第２の遷移金属酸化物で構成される第２の抵抗変化層とが積層されて構成される、請求項１〜３の何れかに記載の抵抗変化素子の駆動方法。
【請求項５】
前記第２の抵抗変化層は、前記第１の抵抗変化層より抵抗値が高い、請求項４に記載の抵抗変化素子の駆動方法。
【請求項６】
前記第２の遷移金属酸化物を構成する第２の遷移金属の標準電極電位は、前記第１の遷移金属酸化物を構成する第１の遷移金属の標準電極電位より低い、請求項４または５に記載の抵抗変化素子の駆動方法。
【請求項７】
前記第１の遷移金属酸化物は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
前記第２の遷移金属酸化物は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される、請求項４または５に記載の抵抗変化素子の駆動方法。
【請求項８】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子を含むメモリセルと、
前記メモリセルにパルス電圧を印加するパルス電圧印加部とを備え、
前記パルス電圧印加部は、
前記第１電極を基準とする前記第２電極の電位である電極間電圧を前記メモリセルに印加することによって前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を可逆的に変化させ、
第１の極性の電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、
前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、
前記電極間電圧Ｖαを前記メモリセルに印加することによって、前記電極間抵抗値を前記ＲＬにする書き込み過程と、
前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記電極間抵抗値を前記ＲＭにする第１の消去過程と、
前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβを前記メモリセルに印加することによって、前記電極間抵抗値を前記ＲＨにする第２の消去過程とを実行する、不揮発性記憶装置。
【請求項９】
前記パルス電圧印加部はさらに、前記第２の消去過程を実施した後、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実施することによって、前記電極間抵抗値を前記ＲＨにする第３の消去過程を実行する、請求項８に記載の不揮発性記憶装置。
【請求項１０】
前記パルス電圧印加部は、前記第３の消去過程では、前記第２の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実行する、請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記抵抗変化層は、前記第１電極に接続される第１の酸素不足型の遷移金属酸化物で構成される第１の抵抗変化層と、当該第１の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第２電極に接続される第２の遷移金属酸化物で構成される第２の抵抗変化層とが積層されて構成される、請求項８〜１０の何れかに記載の不揮発性記憶装置。
【請求項１２】
前記第２の抵抗変化層は、前記第１の抵抗変化層より抵抗値が高い、請求項１１に記載の不揮発性記憶装置。
【請求項１３】
前記第２の遷移金属酸化物を構成する第２の遷移金属の標準電極電位は、前記第１の遷移金属酸化物を構成する第１の遷移金属の標準電極電位より低い、請求項１１または１２に記載の不揮発性記憶装置。
【請求項１４】
前記第１の遷移金属酸化物は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
前記第２の遷移金属酸化物は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される、請求項１１または１２に記載の不揮発性記憶装置。
【請求項１５】
前記メモリセルは、前記第１電極または前記第２電極に接続された電流制御素子をさらに備える、請求項８〜１４の何れかに記載の不揮発性記憶装置。
【請求項１６】
前記電流制御素子は、選択トランジスタである、請求項１５に記載の不揮発性記憶装置。
【請求項１７】
前記電流制御素子は、ダイオードである、請求項１５に記載の不揮発性記憶装置。
【請求項１８】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備え、
前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加されることによって前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値が可逆的に変化し、
第１の極性の電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、
前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、
前記電極間電圧Ｖαが印加されることによって前記電極間抵抗値がＲＬに変化し、
前記電極間抵抗値が前記ＲＬのときに、前記電極間電圧Ｖγが印加されることによって前記電極間抵抗値が前記ＲＭに変化し、
前記電極間抵抗値が前記ＲＭのときに、前記電極間電圧Ｖβが印加されることによって前記電極間抵抗値が前記ＲＨに変化する、抵抗変化素子。
【請求項１９】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加することによって、前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、
第１の極性の電極間電圧Ｖα、Ｖβ１及びＶβ２と、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨ１＜ＲＨ２を満たすＲＬ、ＲＭ、ＲＨ１、ＲＨ２について、
前記電極間電圧Ｖα、Ｖβ１及びＶβ２は、｜Ｖα｜＞｜Ｖβ２｜＞｜Ｖβ１｜を満足し、
前記電極間電圧Ｖαを前記抵抗変化素子に印加することによって、前記電極間抵抗値を前記ＲＬにする書き込み過程と、
前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記ＲＭにする第１の消去過程と、
前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβ１を印加することによって、前記電極間抵抗値を前記ＲＨ１にする第２の１の消去過程と、
前記電極間抵抗値が前記ＲＭまたは前記ＲＨ１の前記抵抗変化素子に前記電極間電圧Ｖβ２を印加することによって、前記電極間抵抗値を前記ＲＨ２にする第２の２の消去過程と、
を有する、抵抗変化素子の多値記憶方法。
【請求項２０】
さらに、前記第２の１の消去過程または前記第２の２の消去過程を実施した後、前記第１の消去過程と、前記第２の１の消去過程または前記第２の２の消去過程とをさらに１回以上実施することによって、前記電極間抵抗値を前記ＲＨ１または前記ＲＨ２にする第３の消去過程を有する、請求項１９に記載の抵抗変化素子の多値記憶方法。
【請求項２１】
前記第３の消去過程では、前記第２の１の消去過程後における前記電極間抵抗値が予め定められた第１の閾値以上で、かつ、第２の閾値以下であるか否かを判断し、前記電極間抵抗値が前記第１の閾値よりも小さいか前記第２の閾値よりも大きい場合に、前記第１の消去過程と前記第２の１の消去過程とを少なくとも１回実行する、請求項２０に記載の抵抗変化素子の多値記憶方法。
【請求項２２】
前記第３の消去過程では、前記第２の２の消去過程後における前記電極間抵抗値が予め定められた第３の閾値以上であるか否かを判断し、前記電極間抵抗値が前記第３の閾値よりも小さい場合に、前記第１の消去過程と前記第２の２の消去過程とを少なくとも１回実行する、請求項２０に記載の抵抗変化素子の多値記憶方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられる電気的パルスに応じて抵抗値が変化する抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置等に関する。
【背景技術】
【０００２】
近年では、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子（以下、単に「抵抗変化素子」という。）の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まっているこうした要求に対し、既存のフローティングゲートを用いたフラッシュメモリの微細化での対応には限界があると言われている。
【０００３】
上記要求に応えることができる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏｘＯｙ［ＧＢＣＯ］など）を用いた抵抗変化素子が提案されている（特許文献１を参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。さらに、特許文献２や３には、２値（低抵抗と高抵抗の２つの状態）を記憶可能な素子だけではなく、３値以上の多値を記憶可能な素子として用いる技術が、記載されている。
【０００４】
また、同極性の電圧パルスを用いて抵抗値を切り替えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化物膜の抵抗値が変化することを利用した抵抗変化素子もある（特許文献４を参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリセルアレイを積層した構成も実現されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】米国特許第６４７３３３２号明細書
【特許文献３】特開２００４−１８５７５６号公報
【特許文献４】特開２００４−３６３６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記第１の従来技術の多値を記憶可能な素子における課題について述べる。
【０００７】
図１１は、特許文献２に開示されている、ＰＣＭＯを用いた素子の、電気的パルスによる抵抗変化の一例を示す図である。図から、初期状態にある抵抗値が５００Ω程度の素子に対し、所定の極性、電圧、およびパルス幅を有する電気的パルスを所定の回数印加することにより、抵抗値を上昇もしくは低下させることが可能であることが分かる。抵抗値はほぼ連続的な値を取ることができる。そこで、互いに異なる抵抗値を有する３個以上の状態を選択的に利用し、互いに異なる３個以上の数値をそれぞれの抵抗値に対応させることにより、多値の記憶素子が実現できるとされている。
【０００８】
図１０は、特許文献３に開示されている、ＰＣＭＯ等を用いた抵抗変化素子の、印加する電圧と抵抗値との関係を示す図である。なお、図１０では、印加されている電気的パルスはそれぞれ１回である。この図でも、素子の抵抗値が印加された電気的パルスの電圧値に応じてほぼ連続的に変化しているのが分かる。この場合も、特許文献２の場合と同様に、多値の記憶素子が実現可能であるとされている。
【０００９】
３個以上の抵抗状態を利用する多値の記憶素子では、素子がどの抵抗状態にあるかが、素子の抵抗値を読み出すことにより判別される。したがって、誤動作を防止するためには、各抵抗状態における抵抗値が互いにある程度の差を持つことが必要である。しかしながら、特許文献２や３に開示されている素子では、印加される電気的パルスの電圧やパルス幅、回数によって、抵抗値が連続的に変化する。このため、同一の電気的パルスを印加しても、素子自体の不均一性や電気的パルスの電圧、パルス幅、回数などを反映して、実現される抵抗値がばらつき、安定しない。また、記憶素子の抵抗値は必ずしも安定性が十分に高いとは言えない。このため、それぞれの抵抗状態における抵抗値の差が小さい場合は、セットされた抵抗値が、状態の温度等の変化により別の状態とみなされる程度に変化することがある。このように、従来の記憶素子では、多値の情報を記憶する抵抗変化素子として安定に動作させることが難しいという課題がある。
【００１０】
さらに、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。
【００１１】
また、前記第２の従来技術に開示されている、ＮｉＯ、Ｖ２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯといった遷移金属と酸素からなる、構成が比較的単純な遷移金属酸化物膜を用いた抵抗変化型素子においては、多値の記憶素子については言及されていない。
【００１２】
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置等を提供することにある。
【００１３】
さらに、本発明は、低温で製造可能であり、多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置等を提供することをも目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加することによって、前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子の駆動方法であって、第１の極性の前記電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の前記電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、前記電極間電圧Ｖαを前記抵抗変化素子に印加することによって前記電極間抵抗値を前記ＲＬにする書き込み過程と、前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記ＲＭにする第１の消去過程と、前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβを印加することによって、前記電極間抵抗値を前記ＲＨにする第２の消去過程とを有する。
【００１５】
これにより、印加する電極間電圧に応じて、電極間抵抗値はＲＬ、ＲＭ、ＲＨの少なくとも３値をとり、かつ、印加するパルス電圧の電圧値が変化しても電極間抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うことができるので、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法が実現される。
【００１６】
ここで、さらに、前記第２の消去過程を実施した後、前記第１の消去過程と前記第２の消去過程とをさらに１回以上実施することによって、前記電極間抵抗値を前記ＲＨにする第３の消去過程を有してもよい。このとき、前記第３の消去過程では、前記第２の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実行することが好ましい。
【００１７】
これにより、低抵抗状態または中抵抗状態にある抵抗変化素子が、より確実に高抵抗状態に変化するので、多値の読み書きをより安定して行うことができる抵抗変化素子の駆動方法が実現される。
【００１８】
また、前記抵抗変化層は、前記第１電極に接続される第１の酸素不足型の遷移金属酸化物で構成される第１の抵抗変化層と、当該第１の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第２電極に接続される第２の遷移金属酸化物で構成される第２の抵抗変化層とが積層されて構成されることが好ましい。このとき、前記第２の抵抗変化層は、前記第１の抵抗変化層より抵抗値が高い、あるいは、前記第２の遷移金属酸化物を構成する第２の遷移金属の標準電極電位は、前記第１の遷移金属酸化物を構成する第１の遷移金属の標準電極電位より低いことが好ましい。たとえば、前記第１の遷移金属酸化物は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成されてもよい。
【００１９】
これにより、低温で製造可能な抵抗変化素子の駆動方法であって、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法が実現される。
【００２０】
また、本発明の本発明の一の態様の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子を含むメモリセルと、前記メモリセルにパルス電圧を印加するパルス電圧印加部とを備え、前記パルス電圧印加部は、前記第１電極を基準とする前記第２電極の電位である電極間電圧を前記メモリセルに印加することによって前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を可逆的に変化させ、第１の極性の電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、前記電極間電圧Ｖαを前記メモリセルに印加することによって、前記電極間抵抗値を前記ＲＬにする書き込み過程と、前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記電極間抵抗値を前記ＲＭにする第１の消去過程と、前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβを前記メモリセルに印加することによって、前記電極間抵抗値を前記ＲＨにする第２の消去過程とを実行する。
【００２１】
これにより、パルス電圧印加部によって印加されるパルス電圧の値に応じて電極間抵抗値はＲＬ、ＲＭ、ＲＨの少なくとも３値をとり、かつ、印加するパルス電圧の電圧値が変化しても電極間抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うことができるので、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。
【００２２】
ここで、前記パルス電圧印加部はさらに、前記第２の消去過程を実施した後、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実施することによって、前記電極間抵抗値を前記ＲＨにする第３の消去過程を実行してもよい。このとき、前記パルス電圧印加部は、前記第３の消去過程では、前記第２の消去過程後における前記電極間抵抗値が予め定められた閾値よりも大きいか否かを判断し、前記電極間抵抗値が前記閾値よりも大きくない場合に、前記第１の消去過程と前記第２の消去過程とを少なくとも１回実行することが好ましい。
【００２３】
これにより、パルス電圧印加部によって、低抵抗状態または中抵抗状態にある抵抗変化素子が、より確実に高抵抗状態に変化するので、多値の読み書きをより安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。
【００２４】
また、前記抵抗変化層は、前記第１電極に接続される第１の酸素不足型の遷移金属酸化物で構成される第１の抵抗変化層と、当該第１の遷移金属酸化物よりも酸素不足度が小さく、かつ、前記第２電極に接続される第２の遷移金属酸化物で構成される第２の抵抗変化層とが積層されて構成されることが好ましい。このとき、前記第２の抵抗変化層は、前記第１の抵抗変化層より抵抗値が高い、あるいは、前記第２の遷移金属酸化物を構成する第２の遷移金属の標準電極電位は、前記第１の遷移金属酸化物を構成する第１の遷移金属の標準電極電位より低いことが好ましい。たとえば、前記第１の遷移金属酸化物は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成されてもよい。
【００２５】
これにより、低温で製造可能な抵抗変化素子の駆動方法であって、多値の読み書きを安定して行うことができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。
【００２６】
また、前記メモリセルは、前記第１電極または前記第２電極に接続された電流制御素子をさらに備えることが好ましい。このとき、前記電流制御素子は、選択トランジスタであってもよいし、前記電流制御素子は、ダイオードであってよい。
【００２７】
なお、本発明は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備え、前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加されることによって前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値が可逆的に変化し、第１の極性の電極間電圧Ｖα及びＶβと、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨを満たすＲＬ、ＲＭ、ＲＨについて、前記電極間電圧Ｖα及びＶβは、｜Ｖα｜＞｜Ｖβ｜を満足し、前記電極間電圧Ｖαが印加されることによって前記電極間抵抗値がＲＬに変化し、前記電極間抵抗値が前記ＲＬのときに、前記電極間電圧Ｖγが印加されることによって前記電極間抵抗値が前記ＲＭに変化し、前記電極間抵抗値が前記ＲＭのときに、前記電極間電圧Ｖβが印加されることによって前記電極間抵抗値が前記ＲＨに変化することを特徴とする抵抗変化素子として実現してもよい。
【００２８】
また、本発明は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、前記第１電極を基準とする前記第２電極の電位である電極間電圧を印加することによって、前記第１電極と前記第２電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、第１の極性の電極間電圧Ｖα、Ｖβ１及びＶβ２と、前記第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨ１＜ＲＨ２を満たすＲＬ、ＲＭ、ＲＨ１、ＲＨ２について、前記電極間電圧Ｖα、Ｖβ１及びＶβ２は、｜Ｖα｜＞｜Ｖβ２｜＞｜Ｖβ１｜を満足し、前記電極間電圧Ｖαを前記抵抗変化素子に印加することによって、前記電極間抵抗値を前記ＲＬにする書き込み過程と、前記電極間抵抗値が前記ＲＬの前記抵抗変化素子に前記電極間電圧Ｖγを印加することによって、前記抵抗変化素子の前記電極間抵抗値を前記ＲＭにする第１の消去過程と、前記電極間抵抗値が前記ＲＭの前記抵抗変化素子に前記電極間電圧Ｖβ１を印加することによって、前記電極間抵抗値を前記ＲＨ１にする第２の１の消去過程と、前記電極間抵抗値が前記ＲＭまたは前記ＲＨ１の前記抵抗変化素子に前記電極間電圧Ｖβ２を印加することによって、前記電極間抵抗値を前記ＲＨ２にする第２の２の消去過程とを有する多値記憶方法として実現してもよい。
【００２９】
このとき、さらに、前記第２の１の消去過程または前記第２の２の消去過程を実施した後、前記第１の消去過程と、前記第２の１の消去過程または前記第２の２の消去過程とをさらに１回以上実施することによって、前記電極間抵抗値を前記ＲＨ１または前記ＲＨ２にする第３の消去過程を有してもよい。具体的には、前記第３の消去過程では、前記第２の１の消去過程後における前記電極間抵抗値が予め定められた第１の閾値以上で、かつ、第２の閾値以下であるか否かを判断し、前記電極間抵抗値が前記第１の閾値よりも小さいか前記第２の閾値よりも大きい場合に、前記第１の消去過程と前記第２の１の消去過程とを少なくとも１回実行したり、前記第３の消去過程では、前記第２の２の消去過程後における前記電極間抵抗値が予め定められた第３の閾値以上であるか否かを判断し、前記電極間抵抗値が前記第３の閾値よりも小さい場合に、前記第１の消去過程と前記第２の２の消去過程とを少なくとも１回実行したりすることが好ましい。
【発明の効果】
【００３０】
本発明に係る抵抗変化素子の駆動方法、および、この駆動方法を実施する本発明の不揮発性記憶装置等によれば、多値の読み書きを安定して行うことができる。よって、抵抗変化素子の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まってきた今日において、抵抗変化素子を用いた多値記憶に係る本発明の実用的価値は極めて高い。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る抵抗変化素子の構成の一例を示した模式図
【図２】本発明の実施の形態１に係る抵抗変化素子の抵抗−電圧特性の一例を示す模式図
【図３】本発明の実施の形態１において、第２の消去過程に関する実験データを示すグラフ
【図４】本発明の実施の形態１において、第３の消去過程の具体例を示すフローチャート
【図５】本発明の実施の形態１に係る抵抗変化素子において、３つの抵抗状態間の抵抗変化の動作を示す模式図
【図６】本発明の実施例１の抵抗変化素子において、パルス電圧を繰返し印加したときの抵抗状態の変化の一例を示すグラフ
【図７】本発明の抵抗変化素子において、抵抗変化のメカニズムを定性的に説明するための模式図
【図８】本発明の実施の形態２に係る不揮発性記憶装置の構成の一例を示すブロック図
【図９】本発明の実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図
【図１０】特許文献３に開示されている、従来のＰＣＭＯ等を用いた不揮発性記憶素子の、印加する電圧と抵抗値との関係を示す図
【図１１】特許文献２に開示されている、従来のＰＣＭＯを用いた素子の、電気的パルスによる抵抗変化の一例を示す図
【発明を実施するための形態】
【００３２】
以下、本発明の抵抗変化素子、その駆動方法、不揮発性記憶装置、および、多値記憶方法の好ましい実施の形態を、図面を参照しながら説明する。
【００３３】
（実施の形態１）
［抵抗変化素子の構成］
まず、本発明の実施の形態１の抵抗変化素子の構成について説明する。
【００３４】
図１は、本発明の実施の形態１の抵抗変化素子１０の構成の一例を示した模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極２と、第１電極２の上に形成された遷移金属酸化物層３と、遷移金属酸化物層３の上に形成された第２電極４とを備えている。第１電極２及び第２電極４は、遷移金属酸化物層３と電気的に接続されている。
【００３５】
基板１は、例えばシリコン基板で構成される。さらに基板１は、トランジスタや配線等で構成された半導体回路により構成されていてもよい。また、第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）のうちの１つまたはそれらの材料を含む合金を用いて構成されてもよい。また、第１電極２は、窒化タンタル（ＴａＮ）等で構成されてもよい。
【００３６】
遷移金属酸化物層３は、第１電極２及び第２電極４間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する（つまり、可逆的に抵抗値が変化する）抵抗変化層であり、第１電極２に接続される第１の遷移金属酸化物層３ａと、第１の遷移金属酸化物層３ａよりも酸素含有率が高く、第２電極４に接続される第２の遷移金属酸化物層３ｂとが積層されて構成されている。遷移金属酸化物層３は、例えば、第１の遷移金属酸化物層３ａの一例である酸素不足型の第１のタンタル酸化物層３ａと、第２の遷移金属酸化物層３ｂの一例である第２のタンタル酸化物層３ｂとが積層された構成でもよい。ここで、酸素含有率とは、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））は、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物の酸素含有率は、０より大きく、７１．４ａｔｍ％より小さいことになる。また、酸素不足型のタンタル酸化物層とは、化学量論的組成（ここでは、Ｔａ２Ｏ５）より酸素含有量が不足している（つまり、化学量論的組成に比べて酸素含有率が小さい）タンタル酸化物層をいう。第２の遷移金属酸化物層の酸素含有率は、第１の遷移金属酸化物層の酸素含有率よりも高く、第２の遷移金属酸化物層の抵抗値は第１の遷移金属酸化物層の抵抗値より高い。酸素含有率に代えて酸素不足度で説明するならば、第２の遷移金属酸化物層の酸素不足度は、第１の遷移金属酸化物層の酸素不足度よりも小さい。ここで、酸素不足度とは、遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。また例えば、ＴａＯ１．５で表現される組成のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。
【００３７】
第１の遷移金属酸化物層３ａの組成をＴａＯｘ（第１のタンタル酸化物層）とした場合にｘが０．８以上１．９以下であり、且つ、第２の遷移金属酸化物層３ｂの組成をＴａＯｙ（第２のタンタル酸化物層）とした場合にｙが２．１以上である場合に、遷移金属酸化物層３の抵抗値を安定して高速に変化させることができた。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。
【００３８】
遷移金属酸化物層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、大規模なメモリデバイスを構成する場合は２００ｎｍ以下であることが好ましい。パターニングプロセスにおいてフォトリソグラフィプロセスとエッチングプロセスを使用する場合に、加工し易く、しかも遷移金属酸化物層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、遷移金属酸化物層３の厚みは少なくとも５ｎｍ以上であることが好ましい。
【００３９】
また、第２の遷移金属酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度が好ましい。
【００４０】
上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子に電気的に接続される。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として機能し、第１電極２と第２電極４との間に所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を第１電極２と第２電極４との間に印加することができるように構成されている。
【００４１】
なお、以下では、電極間に印加される電圧パルスの電圧の極性が、第１電極２を基準にした第２電極４の電位（この電位を「電極間電圧」という。）で特定されるものとする。
【００４２】
また、第２の遷移金属酸化物層３ｂと接するように配置される第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）等、前記第１の遷移金属酸化物層及び第２の遷移金属酸化物層を構成する遷移金属Ｍの標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成される。第１電極２は第２電極４を構成する材料の標準電極電位より標準電極電位が小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。
【００４３】
すなわち、遷移金属酸化物にタンタル酸化物を用いた場合、第１電極２の標準電極電位Ｖ１、第２電極４の標準電極電位Ｖ２、及びタンタルの標準電極電位ＶＴａとが、ＶＴａ＜Ｖ２かつＶ１＜Ｖ２なる関係を満足することが好ましい。
【００４４】
また、Ｖ１≦ＶＴａ＜Ｖ２なる関係を満足することがさらに好ましい。
【００４５】
このような構成とすることにより、第２電極４と接する第２の遷移金属酸化物層３ｂ内で抵抗変化現象を安定に起こすことができる。
【００４６】
また、抵抗変化素子１０はその上下が図１に示された構造の逆の構造であってもよい。
【００４７】
［抵抗変化素子の製造方法］
次に、抵抗変化素子１０の製造方法について説明する。
【００４８】
まず、基板１上に、スパッタリング法により、厚さ０．２μｍの第１電極２を形成する。その後、第１電極２の上に、Ｔａターゲットをアルゴン（Ａｒ）ガス及び酸素（Ｏ２）ガス中でスパッタリングする所謂反応性スパッタリング（ｒｅａｃｔｉｖｅ  ｓｐｕｔｔｅｒｉｎｇ）法によって、遷移金属酸化物層３としてタンタル酸化物（ＴａＯｘ）層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【００４９】
次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域：ＴａＯｘ）よりも酸素含有率の高い領域（第２領域：ＴａＯｙ、ｙ＞ｘ）が形成される。これらの第１領域（ＴａＯｘ）及び第２領域（ＴａＯｙ）が第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂにそれぞれ相当する。このようにして形成された第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂによって遷移金属酸化物層３が構成されることになる。なお、第２の遷移金属酸化物層３ｂは、ＴａＯｙターゲットを用い、アルゴン（Ａｒ）ガス及び酸素（Ｏ２）ガス中でスパッタリングして形成してもよい。
【００５０】
次に、上記のようにして形成された遷移金属酸化物層３の上に、スパッタリング法により、厚さ０．２μｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。
【００５１】
以上のようにして、本実施の形態における抵抗変化素子１０は、スパッタリング法等によって製造されるので、低温で製造可能である。
【００５２】
なお、第１電極２及び第２電極４並びに遷移金属酸化物層３の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態では、第２電極４及び遷移金属酸化物層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第１電極２と遷移金属酸化物層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）としている。
【００５３】
また、本実施の形態では、第１の遷移金属酸化物層３ａの組成を第１のタンタル酸化物層（ＴａＯｘ（ｘ＝１．５４））とし、第２の遷移金属酸化物層３ｂの組成を第２のタンタル酸化物層（ＴａＯｙ（ｙ＝２．４７））としている。さらに、遷移金属酸化物層３の厚みを５０ｎｍとし、第１の遷移金属酸化物層３ａの厚みを４５ｎｍ、第２の遷移金属酸化物層３ｂの厚みを５ｎｍとしている。
【００５４】
なお、本実施の形態においては、第１のタンタル酸化物層及び第２のタンタル酸化物層の酸素含有率として、ｘ＝１．５４、ｙ＝２．４７の場合にて説明をしているが、本発明に係る抵抗変化素子としては、これに限ることなく、ｘの範囲は０．８≦ｘ≦１．９、ｙの範囲は２．１≦ｙであれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
【００５５】
［抵抗変化素子の動作］
次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。
【００５６】
図２は、本発明の実施の形態１の抵抗変化素子１０の抵抗−電圧特性の一例を示す模式図であり、電源５を用いて、抵抗変化素子１０の第１電極２を基準にして第２電極４に印加する電気的パルスの電圧（つまり、電極間電圧）を連続的に変化させた場合の、第１電極２と第２電極４との間の抵抗値である電極間抵抗値の変化を示す図である。以下では、電極間抵抗値が所定の高い値（例えば、１０ＭΩ程度）にある場合を高抵抗状態（抵抗値：ＲＨ）といい、同じく所定の中程度の値（例えば、１００ｋΩ程度）にある場合を中抵抗状態（抵抗値：ＲＭ）といい、同じく所定の低い値（例えば、１０ｋΩ程度）にある場合を低抵抗状態（抵抗値：ＲＬ）という。つまり、３つの抵抗値ＲＬ、ＲＭ、ＲＨについて、ＲＬ＜ＲＭ＜ＲＨの関係が満たされている。また、電圧については、図２に示されるように、Ｖα＜Ｖ１＜Ｖβ＜０（つまり、｜Ｖα｜＞｜Ｖβ｜）および０＜Ｖ２＜Ｖγの関係が満たされている。
【００５７】
また、図２の特性は、図１の素子構造が上下逆となった場合には、図２とは左右逆の特性（電圧の極性が逆の特性）となる。
【００５８】
抵抗変化素子１０が高抵抗状態にあり、電極間抵抗値がＲＨの場合、あるいは抵抗変化素子１０が中抵抗状態にあり、電極間抵抗値がＲＭの場合、電源５を用いて、負極性でかつ所定の第１の閾値電圧Ｖ１より低い（絶対値が大きい）電圧パルスである書き込み電圧パルス（電圧値：Ｖα）を第１電極２及び第２電極４間に印加することにより、抵抗変化素子１０が低抵抗状態に変化し、電極間抵抗値がＲＬに減少する。以下では、これを書き込み過程という。
【００５９】
抵抗変化素子１０が低抵抗状態にあり、電極間抵抗値がＲＬの場合、電源５を用いて、正極性でかつ所定の第２の閾値電圧Ｖ２より高い電圧パルスである第１の消去電圧パルス（電圧値：Ｖγ）を第１電極２及び第２電極４間に印加することにより、抵抗変化素子１０が中抵抗状態に変化し、電極間抵抗値がＲＭへ増加する。以下では、これを第１の消去過程という。
【００６０】
抵抗変化素子１０が中抵抗状態にあり、電極間抵抗値がＲＭの場合、電源５を用いて、負極性でかつ所定の第１の閾値電圧Ｖ１より高い電圧パルス（絶対値が小さい）である第２の消去電圧パルス（電圧値：Ｖβ）を第１電極２及び第２電極４間に印加することにより、抵抗変化素子１０が高抵抗状態に変化し、電極間抵抗値はＲＨに増加する。以下では、これを第２の消去過程という。第２の消去過程では、第２の消去電圧パルスの電圧値Ｖβを第１の閾値電圧Ｖ１よりも高く（絶対値が小さく）、０Ｖよりも低い範囲で変化させることによって、抵抗変化素子１０の電極間抵抗値は、抵抗値ＲＭから最大の抵抗値Ｒｍａｘの間の任意の値に設定可能である。抵抗変化素子１０を３値の抵抗状態を示す素子として使用する場合は、第２の消去過程では、第２の消去電圧パルスの電圧値Ｖβは第１の閾値電圧Ｖ１よりも高く（絶対値は閾値電圧Ｖ１よりも小さく）、かつできるだけ絶対値を大きくする（できるだけ閾値電圧Ｖ１の絶対値に近づける）ことにより、抵抗変化素子１０の高抵抗状態の電極間抵抗値ＲＨは、大きくなり、中抵抗状態との違いを確実にすることができる。
【００６１】
なお、第１の閾値電圧Ｖ１とは、書き込み過程を生じさせる印加電圧の閾値であり、第２の閾値電圧Ｖ２とは、第１の消去過程を生じさせる最低の印加電圧である。また、第３の閾値電圧Ｖ３とは、第２の消去過程を生じさせる最高（絶対値は最低）の印加電圧である。
【００６２】
図３は、第２の消去過程に関する実験データを示すグラフである。ここでは、抵抗変化素子１０に印加された第２の消去電圧パルスの電圧値（横軸の「反転電圧（Ｖ）」）と、その第２の消去電圧パルスの印加後における抵抗変化素子１０の抵抗値（縦軸の「抵抗（Ω）」）との関係がプロットされている。なお、図３において、黒丸印、×印、黒三角印のプロットは、それぞれ、５０ｎｓ、１００ｎｓ、３００ｎｓのパルス幅をもつ第２の消去電圧パルスを印加した場合のデータである。
【００６３】
図３から分かるように、第２の消去過程では、第２の消去電圧パルスの電圧値Ｖβを第１の閾値電圧Ｖ１（−１．４〜−１．３）よりも高く（絶対値が小さく）、０Ｖよりも低い範囲で変化させることによって、抵抗変化素子１０の電極間抵抗値は、抵抗値ＲＭ（約１０５Ω）から最大の抵抗値Ｒｍａｘ（約１０７Ω）の間の任意の値に設定可能である。従って、第１の閾値電圧Ｖ１と第３の閾値電圧Ｖ３間において、２値以上のデータを記憶することも可能である。例えば、｜Ｖ１｜＞｜Ｖβ２｜＞｜Ｖβ１｜＞｜Ｖ３｜となるようなＶβ１及びＶβ２を設定し、Ｖβ１に対応する抵抗値をＲＨ１、Ｖβ２に対応する抵抗値をＲＨ２とした場合、ＲＨ２＞ＲＨ１となり、ＲＬ及びＲＭとあわせて４値(２ビット)の記憶が可能となる。
【００６４】
なお、前記第２の消去過程では、高抵抗状態の電極間抵抗値ＲＨの大きさが、ばらつく場合がある。これを改善するために、抵抗変化素子１０が中抵抗状態にあり、電極間抵抗値がＲＭの場合に、前記第１の消去過程と前記第２の消去過程を繰返し実施することにより、抵抗変化素子１０は、より安定して高抵抗状態にすることができる。以下では、これ（つまり、第１の消去過程と前記第２の消去過程とを繰返し実施すること）を第３の消去過程という。
【００６５】
また、抵抗変化素子１０が低抵抗状態にあり、電極間抵抗値がＲＬの場合にも、前記第３の消去過程を実施することにより、より安定して高抵抗状態にすることができる。
【００６６】
図４は、第３の消去過程の具体例を示すフローチャートである。ここでは、上記書き込み過程を実施した後に、第３の消去過程を実施する場合のフローチャートが示されている。
【００６７】
まず、低抵抗状態ＲＬにある抵抗変化素子１０に対して、上記第１の消去過程（Ｓ１）を実施することによって抵抗変化素子１０を中抵抗状態ＲＭに遷移させ、続いて、上記第２の消去過程（Ｓ２）を実施することによって抵抗変化素子１０を高抵抗状態ＲＨに遷移させた後に、抵抗変化素子１０の抵抗値を読み出す（Ｓ３）。そして、抵抗変化素子１０の抵抗値が予め定められた閾値（抵抗値ＲＭより大きく、かつ、最大の抵抗値Ｒｍａｘより小さい予め設定された抵抗値（閾値）、例えば、抵抗値ＲＭと抵抗値Ｒｍａｘとの中間値）より大きいか否かを判断する（Ｓ４）。
【００６８】
その結果、抵抗変化素子１０の抵抗値が閾値よりも大きくない場合には（Ｓ４でＮｏ）、第１の消去過程（Ｓ１）、第２の消去過程（Ｓ２）及び抵抗値の読み出し（Ｓ３）を繰り返し、一方、抵抗変化素子１０の抵抗値が閾値よりも大きい場合には（Ｓ４でＹｅｓ）、終了する。なお、第１の消去過程（Ｓ１）〜判定（Ｓ４）の繰り返し処理が第３の消去過程に相当する。
【００６９】
このように、低抵抗状態にある抵抗変化素子１０に対して、第１の消去過程と前記第２の消去過程とを繰返し実施する第３の消去過程を施すことで、より確実に抵抗変化素子１０を高抵抗状態に遷移させることができる。
【００７０】
なお、上記フローチャートでは、第１の消去過程（Ｓ１）と第２の消去過程（Ｓ２）を実施した後に抵抗値の判定（Ｓ３、Ｓ４）をしたが、本発明に係る第３の消去過程は、必ずしも抵抗値の判定（Ｓ３、Ｓ４）を必要とするものではない。抵抗値の判定をすることなく、第１の消去過程と第２の消去過程とを一定回数だけ繰り返すだけでも、高抵抗状態への遷移がより確実となる。
【００７１】
また、上記フローチャートでは、低抵抗状態ＲＬにある抵抗変化素子１０に対して第３の消去過程が実施されたが、中抵抗状態ＲＭにある抵抗変化素子１０に対して第３の消去過程が実施されてもよい。第３の消去過程は、低抵抗状態ＲＬおよび中抵抗状態ＲＭのいずれの抵抗状態にある抵抗変化素子１０に対しても、抵抗変化素子１０をより確実に高抵抗状態ＲＨに変化させ得るからである。つまり、第１の消去過程の後に、第１の消去過程と第２の消去過程とを繰返し実施することによって電極間抵抗値をＲＨにする第３の消去過程を実施してもよい。
【００７２】
また、第３の閾値電圧Ｖ３と第１の閾値電圧Ｖ１の間に複数の抵抗値を設定する場合、第２の消去過程は、複数の抵抗値にそれぞれ対応する複数の電極間電圧を有し、各抵抗値について、下限を規定する閾値と上限を規定する閾値（最も抵抗が高い状態に対しては必ずしも必要ではない）を規定し、図４の判断工程Ｓ４において、各抵抗値が下限を規定する閾値と上限を規定する閾値の間にくるまで、第３の消去過程を繰り返してもよい。
【００７３】
次に、本発明の実施の形態１の抵抗変化素子１０において、多値のメモリとして使用される抵抗状態（低抵抗状態、中抵抗状態、高抵抗状態）が、従来の多値メモリ用抵抗変化素子の抵抗状態に比べて、安定であることを説明する。
【００７４】
抵抗変化素子１０が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、抵抗変化素子１０は低抵抗状態のままでほとんど変化しない。同様に、抵抗変化素子１０が中抵抗状態にある場合に、第１の消去電圧パルスと同極性である正極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、抵抗変化素子１０は中抵抗状態のままでほとんど変化しない。また、抵抗変化素子１０が高抵抗状態にある場合に、第２の消去電圧パルスと同極性である負極性でかつ第２の消去電圧パルスの電圧値より高い（絶対値が小さい）電圧パルスが第１電極２及び第２電極４間に印加された場合には、遷移金属酸化物層３は高抵抗状態のままほとんど変化しない。ただし、抵抗変化素子１０が高抵抗状態にある場合に、第２の消去電圧パルスと同極性である負極性でかつ第１の閾値電圧Ｖ１より高く（絶対値が小さい）第２の消去電圧よりも低い（絶対値が大きい）電圧パルスが第１電極２及び第２電極４間に印加された場合には、抵抗変化素子１０は高抵抗状態よりも抵抗値が高い第２の高抵抗状態に変化する。この場合においても、抵抗変化素子１０の高抵抗状態が、より高い第２の高抵抗状態に変化するため、中抵抗状態との差がより大きくなり、抵抗状態の判定は、より容易になる。
【００７５】
上述したように、従来の抵抗変化現象を利用した多値メモリ用の抵抗変化素子は、抵抗値が連続的に変化する領域で素子に印加する電圧を上下させることにより抵抗値を変化させていた。この場合、過渡的な抵抗変化領域を使っているため、抵抗値の再現性が乏しく、メモリとして安定的に動作させることが困難である。本実施の形態１で提案する抵抗変化素子１０は、印加するパルス電圧の電圧値が変化しても抵抗値がほとんど変化しない安定領域の抵抗値、あるいは、抵抗値が変化しても抵抗状態の判定が容易になる抵抗状態を記憶状態として使うため、安定に動作する多値メモリ用の抵抗変化素子として応用することが可能となる。
【００７６】
上述した本発明の実施の形態１に係る抵抗変化素子１０が有する３つの抵抗状態間の抵抗変化の動作を模式図（状態遷移図）に表すと図５の通りになる。
【００７７】
まず、抵抗変化素子１０が高抵抗状態（抵抗値ＲＨ）と低抵抗状態（抵抗値ＲＬ）との間を変化させる動作について述べる。抵抗変化素子１０が高抵抗状態のとき、書き込み電圧パルスＶαを印加して低抵抗状態に変化させる（Ｓ１０１Ａ）。逆に、抵抗変化素子１０が低抵抗状態のとき、いかなる単独の電圧パルスを印加しても、低抵抗状態から高抵抗状態に直接変化させることはできない。低抵抗状態から高抵抗状態に変化させる場合には、一旦、低抵抗状態から第１の消去電圧パルスＶγを印加して中抵抗状態に変化させ（Ｓ１０２Ａ）、引き続き第２の消去電圧パルスＶβを印加して高抵抗状態に変化させる（Ｓ１０３Ａ）。さらに安定して高抵抗状態を得るためには、低抵抗状態から第１の消去電圧パルスＶγを印加後（Ｓ１０２Ａ）に第２の消去電圧パルスを印加することを繰返し実施して（つまり、第１の消去電圧パルスＶγの印加と第２の消去電圧パルスの印加とを繰り返すことで）、高抵抗状態に変化させる（Ｓ１０３Ｂ）。
【００７８】
次に、抵抗変化素子１０が低抵抗状態（抵抗値ＲＬ）と中抵抗状態（抵抗値ＲＭ）との間を変化させる動作について述べる。抵抗変化素子１０が低抵抗状態のとき、第１の消去電圧パルスＶγを印加して中抵抗状態に変化させる（Ｓ１０２Ａ）。逆に、抵抗変化素子１０が中抵抗状態のとき、書き込み電圧パルスＶαを印加して低抵抗状態に変化させる（Ｓ１０２Ｂ）。
【００７９】
次に、抵抗変化素子１０が中抵抗状態（抵抗値ＲＭ）と高抵抗状態（抵抗値ＲＨ）との間を変化させる動作について述べる。抵抗変化素子１０が中抵抗状態のとき、第２の消去電圧パルスＶβを印加して高抵抗状態に変化させる（Ｓ１０３Ａ）。さらに安定して高抵抗状態を得るためには、中抵抗状態から第１の消去電圧パルスＶγを印加後に第２の消去電圧パルスを印加することを繰返し実施して（つまり、第１の消去電圧パルスＶγの印加と第２の消去電圧パルスの印加とを繰り返すことで）、高抵抗状態に変化させる（Ｓ１０３Ｂ）。逆に、抵抗変化素子１０が高抵抗状態（抵抗値ＲＨ）のとき、第１の消去電圧パルスＶγを印加して中抵抗状態（抵抗値ＲＭ）に安定して変化させることはできない。
【００８０】
以上のことから分かるように、本実施の形態における抵抗変化素子１０は、第１電極２と、第２電極４と、第１電極２と第２電極４との間に配設される酸素不足型の遷移金属酸化物から構成される抵抗変化層である遷移金属酸化物層３とを備え、第１電極２を基準とする第２電極４の電位である電極間電圧を印加されることによって第１電極２と第２電極４との間の抵抗値である電極間抵抗値が可逆的に変化し、Ｖα＜Ｖβ＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧Ｖαが印加されることによって電極間抵抗値がＲＬに変化し、電極間抵抗値がＲＬのときに電極間電圧Ｖγが印加されることによって電極間抵抗値がＲＭに変化し、電極間抵抗値がＲＭのときに電極間電圧Ｖβを印加されることによって電極間抵抗値がＲＨに変化する特性を有する。
【００８１】
そして、このような特性を有する抵抗変化素子１０を用いることで、以下のような多値記憶が実現される。つまり、その多値記憶方法は、第１電極と、第２電極と、第１電極と第２電極との間に配設される酸素不足型の遷移金属酸化物で構成される抵抗変化層とを備える抵抗変化素子に対して、第１電極を基準とする第２電極の電位である電極間電圧を印加することによって、第１電極と第２電極との間の抵抗値である電極間抵抗値を多値の間で可逆的に変化させる抵抗変化素子の多値記憶方法であって、第１の極性の電極間電圧Ｖα、Ｖβ１及びＶβ２と、第１の極性とは異なる第２の極性の電極間電圧Ｖγ、及びＲＬ＜ＲＭ＜ＲＨ１＜ＲＨ２を満たすＲＬ、ＲＭ、ＲＨ１、ＲＨ２について、電極間電圧Ｖα、Ｖβ１及びＶβ２は、｜Ｖα｜＞｜Ｖβ２｜＞｜Ｖβ１｜を満足するという条件の下で、以下の過程を有する。
【００８２】
（１）電極間電圧Ｖαを抵抗変化素子に印加することによって、電極間抵抗値をＲＬにする書き込み過程
【００８３】
（２）電極間抵抗値がＲＬの抵抗変化素子に電極間電圧Ｖγを印加することによって、抵抗変化素子の電極間抵抗値をＲＭにする第１の消去過程
【００８４】
（３）電極間抵抗値がＲＭの抵抗変化素子に電極間電圧Ｖβ１を印加することによって、電極間抵抗値をＲＨ１にする第２の１の消去過程
【００８５】
（４）電極間抵抗値がＲＭまたはＲＨ１の抵抗変化素子に電極間電圧Ｖβ２を印加することによって、電極間抵抗値をＲＨ２にする第２の２の消去過程
【００８６】
ここで、上記多値記憶方法はさらに、以下の過程を有することが好ましい。
【００８７】
（５）第２の１の消去過程または第２の２の消去過程を実施した後、第１の消去過程と、第２の１の消去過程または第２の２の消去過程とをさらに１回以上実施することによって、電極間抵抗値をＲＨ１またはＲＨ２にする第３の消去過程
【００８８】
上記過程（５）では、より詳しくは、第２の１の消去過程を繰り返す場合には、第３の消去過程では、第２の１の消去過程後における電極間抵抗値が予め定められた第１の閾値以上で、かつ、第２の閾値以下であるか否かを判断し、電極間抵抗値が第１の閾値よりも小さいか第２の閾値よりも大きい場合に、第１の消去過程と第２の１の消去過程とを少なくとも１回実行する。一方、第２の２の消去過程を繰り返す場合には、第３の消去過程では、第２の２の消去過程後における電極間抵抗値が予め定められた第３の閾値以上であるか否かを判断し、電極間抵抗値が第３の閾値よりも小さい場合に、第１の消去過程と第２の２の消去過程とを少なくとも１回実行する。なお、第１の閾値、第２の閾値は、ＲＨ１の正常な範囲（第１の閾値≦ＲＨ１≦第２の閾値）特定する値であり、第３の閾値は、ＲＨ２の正常な範囲（第３の閾値≦ＲＨ２）を特定する値である。
【００８９】
これにより、印加する電極間電圧に応じて、電極間抵抗値はＲＬ、ＲＭ、ＲＨ１、ＲＨ２の少なくとも４値をとり、安定した多値記憶方法が実現される。
【００９０】
［実施例１］
図６は、本発明の実施例１の抵抗変化素子１０において、パルス電圧を繰返し印加したときの抵抗状態の変化の一例を示すグラフである。本実施例１では、第１電極と第２電極との間に、所定の電圧値（パルス電圧）を有し、パルス幅が１００ｎｓである電気的パルスを印加し、その都度、第１電極と第２電極との間の電極間抵抗値を測定した。電極間抵抗値については、第２の閾値電圧Ｖ２よりも絶対値が十分小さく抵抗変化素子１０の電極間抵抗値が変化しない電圧である＋０．４Ｖの電圧を第１電極と第２電極との間に印加し、流れる電流を測定することにより求めた。図中、パルス印加回数が１から７１回までは、書き込み電圧パルスＶα（電圧−２．４Ｖ、パルス幅１００ｎｓ）と第１の消去電圧パルスＶγ（電圧＋１．８Ｖ、パルス幅１００ｎｓ）とを繰返し印加したときの抵抗変化の様子を示している。これは、図５で示した遷移Ｓ１０２Ａと遷移Ｓ１０２Ｂに対応する抵抗変化である。図６におけるパルス印加回数が１から７１回までのデータから、抵抗変化素子１０が低抵抗状態（抵抗値ＲＬ）と中抵抗状態（抵抗値ＲＭ）との間を比較的安定に変化することがわかる。パルス印加回数が７２回から１３５回までは、抵抗変化素子１０に書き込み電圧パルスＶα（電圧−２．４Ｖ、パルス幅１００ｎｓ）を印加して低抵抗状態（抵抗値ＲＬ）になった後、第１の消去電圧パルスＶγ（電圧＋１．８Ｖ、パルス幅１００ｎｓ）を印加して、中抵抗状態（抵抗値ＲＭ）にし、その後、第１の消去電圧パルスＶγ（電圧＋１．８Ｖ、パルス幅１００ｎｓ）及び第２の消去電圧パルスＶβ（電圧−１．０Ｖ、パルス幅１００ｎｓ）を繰返し（９回）印加して、高抵抗状態（抵抗値ＲＨ）になる変化を繰返し実施したものである。これらの抵抗変化は、図５で示した遷移Ｓ１０１Ａ、遷移Ｓ１０２Ａ、遷移Ｓ１０３Ｂに対応する抵抗変化である。図６に示されるデータから、抵抗変化素子１０が３値の抵抗状態間を比較的安定して変化していることがわかる。このように、本実施例１の抵抗変化素子１０では、これらの３つの安定状態を使って３値の情報を記憶することが可能となる。
【００９１】
［抵抗変化のメカニズム］
ここで、抵抗変化素子１０の書き込み過程、第１の消去過程、第２の消去過程及び第３の消去過程における抵抗値変化のメカニズムについて、図７を参照しながら定性的に説明する。なお、現時点では、抵抗変化のメカニズムの詳細は不明な点が多く、ここでは、推測して述べる部分が多い。
【００９２】
図７は、抵抗変化のメカニズムを説明するための模式図である。図７においては、第１の遷移金属酸化物層３ａと第２の遷移金属酸化物層３ｂのみ示し、第１電極２、第２電極４は省略している。
【００９３】
第２の遷移金属酸化物層３ｂの酸素含有率は非常に大きい（言い換えると、酸素不足度が非常に小さい）ため（本実施形態では、ＴａＯｙ（２．１≦ｙ））、抵抗変化素子１０の電極間抵抗値は初期状態（製造後の状態であって、可逆的な抵抗変化動作をする前の状態）では非常に高く、書き込み電圧パルス、第１の消去電圧パルス、第２の消去電圧パルスを印加しても抵抗変化動作を示さない（図７（ａ））。そこで、抵抗変化動作をさせる前に、第２電極４に書き込み電圧パルス、第１の消去電圧パルス、第２の消去電圧パルスよりも電圧値が大きい正極性または負極性の初期ブレーク電圧パルスが印加されることで初期ブレークが行われ、第２の遷移金属酸化物層３ｂ内に導電パス３ｃが形成される（図７（ｂ））。
【００９４】
まず、この初期ブレーク電圧パルスによる導電パス３ｃ形成のメカニズムを定性的に説明する。ブレーク電圧パルスを印加することによって第２の遷移金属酸化物層３ｂの微小部分の酸素イオンが急激に第２電極４の界面（第２電極４と第２の遷移金属酸化物層３ｂとの界面）付近から第１の遷移金属酸化物層３ａ側へ移動して、第２の遷移金属酸化物層３ｂの酸素含有率よりも酸素含有率が小さく（言い換えると、第２の遷移金属酸化物層３ｂの酸素不足度よりも酸素不足度が大きく）、そのため抵抗が小さい微小なサイズの導電パス３ｃが形成される。この状態が、抵抗変化素子１０の低抵抗状態であり、初期ブレークが行われた状態である（図７（ｂ））。
【００９５】
次に、抵抗変化素子１０の低抵抗状態と中抵抗状態との間の抵抗変化のメカニズムを定性的に説明する。低抵抗状態にある抵抗変化素子１０に対して、正極性の第１の消去電圧パルスＶγを印加することによって第２の遷移金属酸化物層３ｂ内に形成された導電パス３ｃ内を負極性の酸素イオンが第２電極４側への方向へ移動し、第２電極４の近傍へ蓄積され、抵抗変化素子１０は中抵抗状態に変化する（図７（ｃ））。一方、中抵抗状態にある抵抗変化素子１０に対して、負極性の書き込み電圧パルスＶαを印加することによって、第２電極４の近傍に蓄積された酸素イオンは、導電パス３ｃ内を第２電極４の界面から遠ざかる方向へ移動し、抵抗変化素子１０は低抵抗状態に変化する（図７（ｂ））。
【００９６】
次に、抵抗変化素子１０の中抵抗状態と高抵抗状態との間の抵抗変化のメカニズムを定性的に説明する。中抵抗状態にある抵抗変化素子１０に負極性の第２の消去電圧Ｖβを印加した場合、第２の消去電圧Ｖβの絶対値は第１の閾値電圧Ｖ１の絶対値よりも小さいため、第２電極４の近傍に蓄積された酸素イオンは、導電パス３ｃ内を第２電極４の界面から遠ざかる方向へ移動することはほとんどできない。しかしながら、第２電極４の近傍に蓄積された酸素イオン以外の導電パス３ｃ内に存在していた酸素イオンが導電パス３ｃのどこかの部分（例えば、導電パス３ｃと第１の遷移金属酸化物層３ａとの境界近傍）に蓄積される。このようにして抵抗変化素子１０は中抵抗状態から高抵抗状態に変化すると考えられる（図７（ｄ））。図７（ｄ）に示される抵抗変化素子１０の状態で、さらに、正極性の第１の消去電圧Ｖγと負極性の第２の消去電圧Ｖβが繰返し印加されると、第２電極４の近傍に蓄積された酸素イオン層、及び導電パス３ｃと第１の遷移金属酸化物層３ａとの境界近傍に蓄積された酸素イオン層には、その厚みを減少させるには印加される電圧が不十分（閾値以下）であり、その厚みが増加する一方になるため、より安定な高抵抗状態が実現されると推測される。
【００９７】
（実施の形態２）
実施の形態２は、実施の形態１において説明した抵抗変化素子１０を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
【００９８】
［不揮発性記憶装置の構成］
図８は、本発明の実施の形態２に係る不揮発性記憶装置２００の構成の一例を示すブロック図である。図８に示すように、不揮発性記憶装置２００は、抵抗変化素子を具備するメモリセルアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備えている。また、ビット線／プレート線ドライバ２０７はセンス回路を備えており、ビット線またはプレート線に流れる電流や、発生した電圧を測定することができる。
【００９９】
メモリセルアレイ２０１は、図８に示すように、縦方向に延びる２本のワード線Ｗ１、Ｗ２と、当該ワード線Ｗ１、Ｗ２と交差して横方向に延びる２本のビット線Ｂ１、Ｂ２と、当該ビット線Ｂ１、Ｂ２に一対一で対応して設けられる横方向に延びる２本のプレート線Ｐ１、Ｐ２と、ワード線Ｗ１、Ｗ２及びビット線Ｂ１、Ｂ２との各交差点に対応してマトリクス状に設けられた４個のメモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２とを具備している。なお、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２は、それぞれ、選択トランジスタＴ２１１と抵抗変化素子Ｒ２１１、選択トランジスタＴ２１２と抵抗変化素子Ｒ２１２、選択トランジスタＴ２２１と抵抗変化素子Ｒ２２１、選択トランジスタＴ２２２と抵抗変化素子Ｒ２２２から構成される。
【０１００】
なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。ここでは、メモリセルアレイ２０１は上記のように４個のメモリセルを具備しているが、これは一例であり、５個以上のメモリセルを具備する構成であってもよい。
【０１０１】
なお、上記の構成例では、プレート線はビット線と平行に配置されているが、プレート線はワード線と平行に配置してもよい。また、プレート線は接続されているトランジスタに共通の電位を与える構成としているが、行デコーダ２０４やワード線ドライバ２０５と同様の構成のソース線選択回路やドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１０２】
上述した抵抗変化素子Ｒ２１１、Ｒ２１２、Ｒ２２１、Ｒ２２２は、実施の形態１において説明した抵抗変化素子１０に相当する。メモリセルアレイ２０１の構成についてさらに説明すると、メモリセルＭＣ２１１（選択トランジスタＴ２１１及び抵抗変化素子Ｒ２１１）は、ビット線Ｂ１とプレート線Ｐ１との間に設けられており、選択トランジスタＴ２１１のソースと抵抗変化素子Ｒ２１１とが接続されるべく直列に並んでいる。より詳しくは、選択トランジスタＴ２１１は、ビット線Ｂ１と抵抗変化素子Ｒ２１１との間で、ビット線Ｂ１及び抵抗変化素子Ｒ２１１と接続されており、抵抗変化素子Ｒ２１１は、選択トランジスタＴ２１１とプレート線Ｐ１との間で、選択トランジスタＴ２１１及びプレート線Ｐ１と接続さている。また、選択トランジスタＴ２１１のゲートはワード線Ｗ１に接続されている。
【０１０３】
なお、他の３個の選択トランジスタＴ２１２、Ｔ２２１、Ｔ２２２及びこれらの選択トランジスタＴ２１２、Ｔ２２１、Ｔ２２２と直列に配置される３個の抵抗変化素子Ｒ２１２、Ｒ２２１、Ｒ２２２の接続状態は、選択トランジスタＴ２１１及び抵抗変化素子Ｒ２１１の場合と同様であるので、説明を省略する。
【０１０４】
以上の構成により、選択トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のそれぞれのゲートに、ワード線Ｗ１、Ｗ２を介して所定の電圧（活性化電圧）が供給されると、選択トランジスタＴ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２のドレイン及びソース間が導通することになる。
【０１０５】
アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。
【０１０６】
制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード、第１の消去モード、第２の消去モード、第３の消去モード及び読み出しモードのうちのいずれか１つのモードを選択する。以下、電圧印加の場合、プレート線を基準に各電圧が印加されるものとする。
【０１０７】
書き込みモードにおいて、制御部２０３は、外部回路から受け取った入力データＤｉｎに応じて、「書き込み電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【０１０８】
読み出しモードの場合、制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。この読み出しモードでは、制御部２０３はさらに、ビット線／プレート線ドライバ２０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号ＩＲＥＡＤは、読み出しモードのときにプレート線Ｐ１、Ｐ２を流れる電流の電流値を示す信号である。
【０１０９】
また、第１の消去モードにおいて、制御部２０３は、抵抗変化素子Ｒ２１１、Ｒ２１２、Ｒ２２１、Ｒ２２２の抵抗状態を確認し、その抵抗状態に応じて、低抵抗状態の場合には、「第１の消去電圧印加」を指示する制御信号ＣＯＮＴを、高抵抗状態の場合には、「書き込み電圧印加」及び「第１の消去電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【０１１０】
さらに、第２の消去モードにおいて、制御部２０３は、抵抗変化素子Ｒ２１１、Ｒ２１２、Ｒ２２１、Ｒ２２２の抵抗状態を確認し、その抵抗状態に応じて、低抵抗状態の場合には、「第１の消去電圧印加」及び「第２の消去電圧印加」を指示する制御信号ＣＯＮＴを、中抵抗状態の場合には、「第２の消去電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【０１１１】
なお、第３の消去モードにおいては、制御部２０３は、上記第１の消去モードおよび上記第２の消去モードを一定回数繰り返す、あるいは、上記読み出しモードと図４の判定（Ｓ４）とを行いながら、上記第１の消去モードおよび上記第２の消去モードを繰り返す。
【０１１２】
行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１、Ｗ２のうちの何れか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
【０１１３】
列デコーダ２０６は、アドレスバッファ２０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１、Ｂ２のうちの何れか一方を選択するとともに、選択されたビット線に対応する、２本のプレート線Ｐ１、Ｐ２のうちの何れか一方を選択する。
【０１１４】
ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と選択されたプレート線間に書き込み電圧ＶＷＲＩＴＥ（書き込み電圧パルス）を印加する。
【０１１５】
また、ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と同じく選択されたプレート線間に読み出し電圧ＶＲＥＡＤを印加する。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。
【０１１６】
さらに、ビット線／プレート線ドライバ２０７は、制御部２０３から「第１の消去電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と同じく選択されたプレート線間に第１の消去電圧ＶＲＥＳＥＴ１（第１の消去電圧パルス）を印加する。
【０１１７】
さらに、ビット線／プレート線ドライバ２０７は、制御部２０３から「第２の消去電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と同じく選択されたプレート線間に第２の消去電圧ＶＲＥＳＥＴ２（第２の消去電圧パルス）を印加する。
【０１１８】
ここで、書き込み電圧ＶＷＲＩＴＥの電圧値は、例えば−２．４Ｖに設定され、そのパルス幅が１００ｎｓに設定される。また、読み出し電圧ＶＲＥＡＤの電圧値は、例えば＋０．４Ｖに設定される。さらに、第１の消去電圧ＶＲＥＳＥＴ１の電圧値は、例えば＋１．８Ｖに設定され、そのパルス幅は１００ｎｓに設定される。さらに、第２の消去電圧ＶＲＥＳＥＴ２の電圧値は、例えば−１．０Ｖに設定され、そのパルス幅は１００ｎｓに設定される。
【０１１９】
なお、機能的には、制御部２０３とビット線／プレート線ドライバ２０７によって、選択されたメモリセル（より厳密には、抵抗変化素子）に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、（１）第１の極性を有する書き込み電圧パルス（電極間電圧Ｖα）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、（２）第１の極性とは異なる第２の極性を有する第１の消去電圧パルス（電極間電圧Ｖγ）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態から中抵抗状態へ変化させる第１の消去過程と、（３）第１の極性と同じ極性を有する第２の消去電圧パルス（電極間電圧Ｖβ）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態から高抵抗状態へ変化させる第２の消去過程と、（４）書き込み過程の後または第１の消去過程の後、メモリセルに対して、第１の消去過程と第２の消去過程とを繰返し実施することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態または中抵抗状態から高抵抗状態へ変化させる第３の消去過程とを実行する処理部である。
【０１２０】
［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置２００の動作例を、上記の書き込みモード、第１の消去モード、第２の消去モード、第３の消去モード及び読み出しモードの各モードに分けて説明する。ここで、実施の形態１における書き込み過程は書き込みモードに、第１の消去過程は第１の消去モード、第２の消去過程は第２の消去モード、第３の消去過程は第３の消去モードにそれぞれ該当する。
【０１２１】
以下では、制御部２０３が、外部回路から受け取る入力データＤｉｎとしては、抵抗変化素子が低抵抗状態にある場合を「２」に、中抵抗状態にある場合を「１」対応させ、高抵抗状態にある場合を「０」に対応させている。
【０１２２】
なお、説明の便宜上、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるものとする。
【０１２３】
〔書き込みモード〕
制御部２０３は、外部回路から入力データＤｉｎを受け取る。ここで、制御部２０３は、この入力データＤｉｎが「２」である場合に、「書き込み電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「１」または「０」である場合には制御信号ＣＯＮＴを出力しない。
【０１２４】
ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に書き込み電圧ＶＷＲＩＴＥ（書き込み電圧パルス）を印加する。
【０１２５】
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
【０１２６】
その結果、書き込み電圧ＶＷＲＩＴＥ、すなわち電圧値が−２．４Ｖでパルス幅が１００ｎｓの書き込み電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、パルス電圧印加部によって実施の形態１における書き込み過程が実行され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値は、高抵抗状態あるいは中抵抗状態から低抵抗状態へと変化する。他方、メモリセルＭＣ２２１、ＭＣ２２２には書き込み電圧パルスは印加されず、且つメモリセルＭＣ２１２の選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗変化素子の抵抗状態は変化しない。
【０１２７】
このようにして、抵抗変化素子Ｒ２１１のみを低抵抗状態へ変化させることができ、これにより、メモリセルＭＣ２１１に、低抵抗状態に対応する「２」を示すデータが書き込まれる。
【０１２８】
なお、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の書き込みモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
【０１２９】
〔読み出しモード〕
制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【０１３０】
ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に読み出し電圧ＶＲＥＡＤを印加する。
【０１３１】
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
【０１３２】
このため、読み出し電圧ＶＲＥＡＤとして、例えば電圧値が＋０．４Ｖの測定電圧が、メモリセルＭＣ２１１に印加される。これにより、抵抗変化素子Ｒ２１１の抵抗値に応じた電流値を示す読み出し電流が、抵抗変化素子Ｒ２１２を介して、ビット線Ｂ１からプレート線Ｐ１に流れ込む。読み出し電圧ＶＲＥＡＤは、メモリセルに印加されてもメモリセルの抵抗変化素子の抵抗値が変化しないような十分低い電圧である。
【０１３３】
なお、メモリセルＭＣ２２１、ＭＣ２２２には測定電圧が印加されず、且つメモリセルＭＣ２１２の選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２には上記電流が流れない。
【０１３４】
次に、ビット線に接続されたセンスアンプ（図示せず）は、ビット線Ｂ１に流れる読み出し電流の電流値を基準となる抵抗値を流れる電流値と比較し、その結果を示す信号ＩＲＥＡＤを制御部２０３に出力する。
【０１３５】
制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部へ出力する。例えば、信号ＩＲＥＡＤに示された電流値が、抵抗変化素子Ｒ２１１が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部２０３は、「２」を示す出力データＤｏｕｔを出力する。
【０１３６】
このようにして、メモリセルＭＣ２１１のみに当該メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値に応じた電流が流れ、当該電流がビット線／プレート線ドライバ２０７に備えられたセンス回路に流れる。これにより、メモリセルＭＣ２１１から「２」を示すデータが読み出される。
【０１３７】
なお、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値の測定は、あらかじめ抵抗変化素子Ｒ２１１にプリチャージした電圧が抵抗変化素子Ｒ２１１の抵抗値に対応した時定数で減衰する過程の電圧を測定してもよい。
【０１３８】
メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の読み出しモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
【０１３９】
〔第１の消去モード〕
第１の消去モードにおいては、まず制御部２０３が、上記読み出しモードを実行することによってメモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値の状態（記憶状態）を取得する。そして、メモリセルＭＣ２１１に「２」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が低抵抗状態にあると判定した場合）、制御部２０３は、「第１の消去電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、メモリセルＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が高抵抗状態にあると判定した場合）、制御部２０３は、「書き込み電圧印加」及び「第１の消去電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。他方、メモリセルＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が中抵抗状態にあると判定した場合）は、制御部２０３は上記制御信号ＣＯＮＴを出力しない。
【０１４０】
メモリセルＭＣ２１１に「２」を示すビットデータが記憶されていると判定した場合、ビット線／プレート線ドライバ２０７は、制御部２０３から「第１の消去電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に第１の消去電圧ＶＲＥＳＥＴ１（第１の消去電圧パルス）を印加する。
【０１４１】
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
【０１４２】
その結果、第１の消去電圧ＶＲＥＳＥＴ、すなわち電圧値が＋１．８Ｖでパルス幅が１００ｎｓｅｃの第１の消去電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、パルス電圧印加部によって実施の形態１における第１の消去過程が実行され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値は、低抵抗状態から中抵抗状態へと変化する。他方、メモリセルＭＣ２２１、ＭＣ２２２には第１の消去電圧パルスは印加されず、且つメモリセルＭＣ２１２の選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗変化素子の抵抗状態は変化しない。
【０１４３】
また、メモリセルＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合、まず、上述した書き込みモードが実行され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗状態は、高抵抗状態から低抵抗状態へ変化し、その後、上述した第１の消去電圧が印加され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗状態は低抵抗状態から中抵抗状態へと変化する。
【０１４４】
このようにして、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１のみを低抵抗状態または高抵抗状態から中抵抗状態へ変化させることができる。これにより、メモリセルＭＣ２１１に記憶された低抵抗状態に対応する「２」を示すデータあるいは高抵抗状態に対応する「０」が、中抵抗状態に対応する「１」に変化する。
【０１４５】
〔第２の消去モード〕
第２の消去モードにおいては、まず制御部２０３が、上記読み出しモードを実行することによってメモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値の状態（記憶状態）を取得する。そして、メモリセルＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が中抵抗状態にあると判定した場合）、制御部２０３は、「第２の消去電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、メモリセルＭＣ２１１に「２」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が低抵抗状態にあると判定した場合）、制御部２０３は、「第１の消去電圧印加」及び「第２の消去電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。他方、メモリセルＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１が高抵抗状態にあると判定した場合）は、制御部２０３は上記制御信号ＣＯＮＴを出力しない。
【０１４６】
メモリセルＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合、ビット線／プレート線ドライバ２０７は、制御部２０３から「第２の消去電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に第２の消去電圧ＶＲＥＳＥＴ２（第２の消去電圧パルス）を印加する。
【０１４７】
このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。
【０１４８】
その結果、第２の消去電圧ＶＲＥＳＥＴ、すなわち電圧値が−１．０Ｖでパルス幅が１００ｎｓの第２の消去電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、パルス電圧印加部によって実施の形態１における第２の消去過程が実行され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗値は、中抵抗状態から高抵抗状態へと変化する。他方、メモリセルＭＣ２２１、ＭＣ２２２には第２の消去電圧パルスは印加されず、且つメモリセルＭＣ２１２の選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２、ＭＣ２２１、ＭＣ２２２の抵抗変化素子の抵抗状態は変化しない。
【０１４９】
また、メモリセルＭＣ２１１に「２」を示すビットデータが記憶されていると判定した場合、まず、前述した第１の消去モードが実行され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗状態は、低抵抗状態から中抵抗状態へ変化し、その後、上述した第２の消去電圧が印加され、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１の抵抗状態は、中抵抗状態から高抵抗状態へと変化する。
【０１５０】
このようにして、メモリセルＭＣ２１１の抵抗変化素子Ｒ２１１のみを中抵抗状態または低抵抗状態から高抵抗状態へ変化させることができる。これにより、メモリセルＭＣ２１１に記憶された中抵抗状態に対応する「１」を示すデータあるいは低抵抗状態に対応する「２」が、高抵抗状態に対応する「０」に変化する。
【０１５１】
なお、第３の消去モードにおいては、制御部２０３は、上記第１の消去モードおよび上記第２の消去モードを一定回数繰り返す、あるいは、上記読み出しモードと図４の判定（Ｓ４）とを行いながら、上記第１の消去モードおよび上記第２の消去モードを繰り返す。
【０１５２】
なお、メモリセルＭＣ２１１の第２の消去が完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の第２の消去モードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。
【０１５３】
以上のように動作することにより、不揮発性記憶装置２００は、安定した３値のメモリ動作を実現することができる。
【０１５４】
（実施の形態３）
実施の形態３は、実施の形態１において説明した抵抗変化素子１０を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様の記憶装置である。
【０１５５】
以下、この実施の形態３の不揮発性記憶装置の構成及び動作について説明する。
【０１５６】
［不揮発性記憶装置の構成］
図９は、本発明の実施の形態３の不揮発性記憶装置１００の構成の一例を示すブロック図である。図９に示すように、クロスポイント型の不揮発性記憶装置１００は、抵抗変化素子を具備するメモリセルアレイ１０１と、アドレスバッファ１０２と、制御部１０３と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７とを備えている。また、ビット線ドライバ１０７はセンス回路を備えており、ビット線に流れる電流や、発生した電圧を測定することができる。
【０１５７】
メモリセルアレイ１０１は、図９に示すように、互いに平行にして横方向に延びるように形成された複数のワード線Ｗ１、Ｗ２、Ｗ３、…と、これらのワード線Ｗ１、Ｗ２、Ｗ３、…と交差し、互いに平行にして縦方向に延びるように形成された複数のビット線Ｂ１、Ｂ２、Ｂ３、…とを具備している。ここで、ワード線Ｗ１、Ｗ２、Ｗ３、…は、基板（図示せず）の主面に平行な第１の平面内において形成されており、ビット線Ｂ１、Ｂ２、Ｂ３、…は、その第１の平面より上方または下方に位置し且つ第１の平面に実質的に平行な第２の平面内において形成されている。そのため、ワード線Ｗ１、Ｗ２、Ｗ３、…とビット線Ｂ１、Ｂ２、Ｂ３、…とは立体交差しており、その立体交差点に対応して、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…（以下、「メモリセルＭＣ１１、ＭＣ１２、…」と表す）が設けられている。
【０１５８】
個々のメモリセルＭＣは、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、…と、これらに各々直列に接続された例えば双方向ダイオードで構成される電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、…とを具備している。当該抵抗変化素子はビット線Ｂ１、Ｂ２、Ｂ３、…と接続され、電流制御素子は抵抗変化素子及びワード線Ｗ１、Ｗ２、Ｗ３…とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態１の抵抗変化素子１０を用いることができる。また、電流制御素子としては、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｒａｔｏｒ  Ｍｅｔａｌ）ダイオードやＭＳＭ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｔａｌ）ダイオード、あるいはバリスタ等を用いることができる。
【０１５９】
アドレスバッファ１０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１２、ＭＣ２１、…のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。
【０１６０】
以下、電圧印加の場合、ビット線を基準に各電圧が印加されるものとする。
【０１６１】
制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、書き込みモード、第１の消去モード、第２の消去モード、第３の消去モード及び読み出しモードのうちのいずれか１つのモードを選択する。
【０１６２】
書き込みモード、第１の消去モード、第２の消去モード、第３の消去モードにおいて、制御部１０３は、外部回路から受け取った入力データＤｉｎに応じて、書き込み電圧パルス、第１の消去電圧パルス、第２の消去電圧パルスまたは第１の消去電圧パルスと第２の消去電圧パルスとの複数セットをワード線ドライバ１０５に出力する。
【０１６３】
さらに、読み出しモードの場合、制御部１０３は、読み出し電圧をワード線ドライバ１０５に出力する。この読み出しモードでは、制御部１０３はさらに、ビット線ドライバ１０７から出力される信号ＩＲＥＡＤを受け取り、この信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号ＩＲＥＡＤは、読み出しモードのときにワード線Ｗ１、Ｗ２、Ｗ３、…を流れる電流の電流値を示す信号である。
【０１６４】
行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１、Ｗ２、Ｗ３、…のうちの何れか一つを選択する。ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて、行デコーダ１０４によって選択されたワード線に活性化電圧を印加する。
【０１６５】
列デコーダ１０６は、アドレスバッファ１０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１、Ｂ２、Ｂ３、…のうちの何れか一つを選択する。
【０１６６】
ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて、列デコーダ１０６によって選択されたビット線を接地状態にする。
【０１６７】
なお、本実施の形態は、１層型のクロスポイント型不揮発性記憶装置であるが、メモリセルアレイを積層することにより複層型のクロスポイント型不揮発性記憶装置としてもよい。
【０１６８】
また、抵抗変化素子と電流制御素子とは、その位置関係が入れ替わっていてもよい。すなわち、ビット線が抵抗変化素子に、ワード線が電流制御素子にそれぞれ接続されていてもよい。
【０１６９】
さらに、ビット線及び／またはワード線が抵抗変化素子における電極を兼ねるような構成であってもよい。
【０１７０】
なお、本実施の形態においても、実施の形態２と同様に、機能的には、制御部１０３とワード線ドライバ１０５によって、選択されたメモリセル（抵抗変化素子）に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、（１）第１の極性を有する書き込み電圧パルス（電極間電圧Ｖα）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態あるいは高抵抗状態から低抵抗状態へ変化させる書き込み過程と、（２）第１の極性とは異なる第２の極性を有する第１の消去電圧パルス（電極間電圧Ｖγ）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態から中抵抗状態へ変化させる第１の消去過程と、（３）第１の極性を有する第２の消去電圧パルス（電極間電圧Ｖβ）をメモリセルに印加することによって、当該メモリセルの抵抗変化素子の抵抗状態を中抵抗状態から高抵抗状態へ変化させる第２の消去過程と、（４）書き込み過程の後または第１の消去過程の後、メモリセルに対して、第１の消去過程と第２の消去過程とを繰返し実施することによって、当該メモリセルの抵抗変化素子の抵抗状態を低抵抗状態または中抵抗状態から高抵抗状態へ変化させる第３の消去過程とを実行する処理部である。
【０１７１】
［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置１００の動作例を、上記の、書き込みモード、第１の消去モード、第２の消去モード、第３の消去モード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。
【０１７２】
以下では、メモリセルＭＣ２２に対して書き込み／読み出しを行う場合を例にして説明する。
【０１７３】
〔書き込みモード〕
メモリセルＭＣ２２に「２」を表すデータを書き込む（記憶する）場合、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み電圧パルスが印加される。ここで、書き込み電圧パルスの電圧値は−２．４Ｖに、パルス幅は１００ｎｓに設定される。
【０１７４】
以上のような動作により、パルス電圧印加部によって実施の形態１における書き込み過程が実行され、メモリセルＭＣ２２の抵抗変化素子Ｒ２２には書き込み電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子Ｒ２２は、「２」に対応する低抵抗状態になる。
【０１７５】
〔第１の消去モード〕
メモリセルＭＣ２２に「１」を表すデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に第１の消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は＋１．８Ｖに、パルス幅は１００ｎｓに設定される。
【０１７６】
以上のような動作により、パルス電圧印加部によって実施の形態１における第１の消去過程が実行され、メモリセルＭＣ２２の抵抗変化素子Ｒ２２には第１の消去電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子Ｒ２２は、「１」に対応する中抵抗状態になる。
【０１７７】
〔第２の消去モード〕
メモリセルＭＣ２２に「０」を表すデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に第１の消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は−１．０Ｖに、パルス幅は１００ｎｓに設定される。
【０１７８】
以上のような動作により、パルス電圧印加部によって実施の形態１における第２の消去過程が実行され、メモリセルＭＣ２２の抵抗変化素子Ｒ２２には第２の消去電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子Ｒ２２は、「０」に対応する高抵抗状態になる。
【０１７９】
なお、第３の消去モードにおいては、上記第１の消去モードおよび上記第２の消去モードが一定回数繰り返される、あるいは、下記読み出しモードと図４の判定（Ｓ４）とを行いながら、上記第１の消去モードおよび上記第２の消去モードが繰り返される。
【０１８０】
〔読み出しモード〕
メモリセルＭＣ２２に書き込まれているデータを読み出す場合、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。ここで、読出電圧の電圧値は＋０．４Ｖに設定される。
【０１８１】
メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の抵抗変化素子Ｒ２２の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。制御部１０３は、この電流の電流値を検知し、その電流値と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。
【０１８２】
メモリセルＭＣ２２の抵抗変化素子Ｒ２２が低抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「２」であることが分かる。また、中抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「１」であることが分かる。さらに、高抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「０」であることが分かる。
【０１８３】
以上のように動作することにより、不揮発性記憶装置１００は、３値のメモリ動作を実現することができる。
【０１８４】
なお、上記では、ビット線を接地し、ワード線に所定の電圧パルスを印加するような構成について説明したが、ビット線、ワード線それぞれに別々の電圧パルスを印加し、その電位差が所定で電圧になるように構成してもよい。
【０１８５】
（その他の実施の形態）
上記の各実施の形態において、遷移金属酸化物層３はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造またはジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
【０１８６】
遷移金属酸化物層３としてハフニウム酸化物の積層構造を採用する場合は、第１の遷移金属酸化物層３ａとなる第１のハフニウム酸化物の組成をＨｆＯｘとし、第２の遷移金属酸化物層３ｂとなる第２のハフニウム酸化物の組成をＨｆＯｙとすると、ｘが０．９以上１．６以下程度であって、ｙが１．８以上２．０以下程度、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
【０１８７】
また、遷移金属酸化物層３としてジルコニウム酸化物の積層構造を採用する場合は、第１の遷移金属酸化物層３ａとなる第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２の遷移金属酸化物層３ｂとなる第２のジルコニウム酸化物の組成をＺｒＯｙとすると、ｘが０．９以上１．４以下程度であって、ｙが１．９以上２．０以下程度、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
【０１８８】
また、遷移金属酸化物層３がハフニウム酸化物である場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【０１８９】
また第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のハフニウム酸化物層の組成をＨｆＯｘ、第２のハフニウム酸化物層の組成をＨｆＯｙと表した場合、０．９≦ｘ≦１．６、１．８＜ｙ、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
【０１９０】
遷移金属酸化物層３がジルコニウム酸化物である場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は第１のジルコニウム酸化物層を形成後に、ＡｒガスとＯ２ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【０１９１】
また第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のジルコニウム酸化物層の組成をＺｒＯｘ、第２のジルコニウム酸化物層の組成をＺｒＯｙと表した場合、０．９≦ｘ≦１．４、１．９＜ｙ、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。
【０１９２】
さらに、第１の遷移金属酸化物層３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層３ｂは、第１の遷移金属酸化物層１１３ａよりも酸素不足度が小さい、つまり抵抗値が高い方が好ましい。ここで、酸素不足度とは、上述したように、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。このような構成とすることにより、抵抗変化時に第１電極２及び第２電極４間に印加された電圧（電極間電圧）は、第２の遷移金属酸化物層３ｂに、より多くの電圧が分配され、第２の遷移金属酸化物層３ｂ中で発生する酸化還元反応を、より起こしやすくすることができる。
【０１９３】
また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。抵抗値が高い第２の遷移金属酸化物層３ｂ中に形成された微小な導電パス中で酸化還元反応が起こってその抵抗値が変化することで、抵抗変化現象が発生すると考えられるからである。例えば、第１の遷移金属酸化物層３ａに、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３ｂにＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層３ｂに第１の遷移金属酸化物層３ａより標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層３ｂ中で、より酸化還元反応が発生しやすくなる。
【０１９４】
また、第２の遷移金属酸化物層３ｂの膜厚を、所定の膜厚より薄く形成（少なくとも第１の遷移金属酸化物層３ａの膜厚より薄く形成）することにより、第２の遷移金属酸化物層３ｂ中に導電パスを形成するための初期ブレーク電圧を低減することができる。
【０１９５】
なお、上述した実施の形態においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物等の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
【０１９６】
したがって、酸素不足型の遷移金属酸化物Ｍを抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯｘ（但し、ストイキオメトリーの構成の遷移金属酸化物の構成をＭＯｓとしたとき、０＜ｘ＜ｓ）で表される組成を有する酸素不足型の第１の遷移金属酸化物層と、ＮＯｙ（但し、ＮＯｙの抵抗値＞ＭＯｘの抵抗値）で表される組成を有する第２の遷移金属酸化物層とを有した構成とした場合、第１の酸素不足型の遷移金属酸化物層および第２の遷移金属酸化物層は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
【０１９７】
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜（抵抗変化層）に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
【０１９８】
以上、本発明に係る抵抗変化素子、その駆動方法、不揮発性記憶装置、および、多値記憶方法について、実施の形態１〜３およびその変形例を用いて説明したが、本発明は、これらの実施の形態および変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態およびその変形例に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態およびその変形例における構成要素を任意に組み合わせることで得られる形態も、本発明に含まれる。
【産業上の利用可能性】
【０１９９】
本発明は、不揮発性の抵抗変化素子、その駆動方法、多値記憶方法及び不揮発性記憶装置として、特に、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる不揮発性記憶素子、その駆動方法及び不揮発性記憶装置などとして有用である。
【符号の説明】
【０２００】
１    基板
２    第１電極
３    遷移金属酸化物層
３ａ    第１の遷移金属酸化物層
３ｂ    第２の遷移金属酸化物層
３ｃ    導電パス
４    第２電極
５    電源
１０    抵抗変化素子
１００    不揮発性記憶装置
１０１    メモリセルアレイ
１０２    アドレスバッファ
１０３    制御部
１０４    行デコーダ
１０５    ワード線ドライバ
１０６    列デコーダ
１０７    ビット線ドライバ
Ｗ１、Ｗ２、Ｗ３    ワード線
Ｂ１、Ｂ２、Ｂ３    ビット線
ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３    メモリセル
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３    電流制御素子（双方向ダイオード）
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３    抵抗変化素子
２００    不揮発性記憶装置
２０１    メモリセルアレイ
２０２    アドレスバッファ
２０３    制御部
２０４    行デコーダ
２０５    ワード線ドライバ
２０６    列デコーダ
２０７    ビット線／プレート線ドライバ
Ｗ１、Ｗ２    ワード線
Ｂ１、Ｂ２    ビット線
ＭＣ２１１、ＭＣ２１２、ＭＣ２２１、ＭＣ２２２    メモリセル
Ｔ２１１、Ｔ２１２、Ｔ２２１、Ｔ２２２    選択トランジスタ
Ｒ２１１、Ｒ２１２、Ｒ２２１、Ｒ２２２    抵抗変化素子
【図１】
2012169000.tif 000003
【図２】
2012169000.tif 000004
【図３】
2012169000.tif 000005
【図４】
2012169000.tif 000006
【図５】
2012169000.tif 000007
【図６】
2012169000.tif 000008
【図７】
2012169000.tif 000009
【図８】
2012169000.tif 000010
【図９】
2012169000.tif 000011
【図１０】
2012169000.tif 000012
【図１１】
2012169000.tif 000013