(57)【要約】【課題】特性の良好な半導体装置を形成する。【解決手段】本発明は、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳ形成領域１Ａに有し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳ形成領域１Ｂに有する半導体装置の製造方法であって、ＨｆＯＮ膜５上にＡｌ膜８ａを形成する工程と、Ａｌ膜上にＴｉリッチなＴｉＮ膜７ａを形成する工程と、を有する。さらに、ｎＭＩＳ形成領域１ＢのＴｉＮ膜およびＡｌ膜を除去する工程と、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上およびｐＭＩＳ形成領域１ＡのＴｉＮ膜７ａ上にＬａ膜８ｂを形成する工程と、Ｌａ膜８ｂ上にＮリッチなＴｉＮ膜７ｂを形成する工程と、熱処理を施す工程とを有する。かかる工程によれば、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜のＮ含有量を少なくでき、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜のＮ含有量を多くできる。よって、ｅＷＦを改善できる。【選択図】図８
2012186259.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネル型ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板の前記第１領域および前記第２領域に、ＨｆＯＮ膜を形成する工程と、
（ｂ）前記ＨｆＯＮ膜上にアルミニウムを含有する第１金属膜を形成する工程と、
（ｃ）前記第１金属膜上に第１窒化チタン膜を形成する工程と、
（ｄ）前記第２領域の前記第１窒化チタン膜および前記第１金属膜を除去する工程と、
（ｅ）前記（ｄ）工程後、前記第２領域の前記ＨｆＯＮ膜上および前記第１領域の前第１窒化チタン膜上にランタノイド系金属を含有する第２金属膜を形成する工程と、
（ｆ）前記第２金属膜上に第２窒化チタン膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、熱処理を施し、前記第１領域のＨｆＯＮ膜と前記第１金属膜との反応によりＨｆＡｌＯＮ膜を生成し、前記第２領域のＨｆＯＮ膜と前記第２金属膜との反応によりＨｆＬｎＯＮ膜（Ｌｎ；ランタノイド系金属）を生成する工程と、
（ｈ）前記（ｇ）工程の後、前記第２窒化チタン膜および前記第２金属膜を除去し、前記第１窒化チタン膜および前記第１金属膜を除去する工程と、
（ｉ）前記第１領域のＨｆＡｌＯＮ膜上に第１ゲート電極を形成し、前記第２領域のＨｆＬｎＯＮ膜上に第２ゲート電極を形成する工程と、
（ｊ）前記第１ゲート電極の両側の前記半導体基板中にｐ型の不純物領域を形成し、前記第２ゲート電極の両側の前記半導体基板中にｎ型の不純物領域を形成する工程と、
を有し、
前記第１窒化チタン膜のＴｉとＮとの組成比を１：Ｘ１ａとし、前記第２窒化チタン膜のＴｉとＮの組成比を１：Ｘ１ｂとした場合、Ｘ１ａ＜Ｘ１ｂの関係であることを特徴とする半導体装置の製造方法。
【請求項２】
前記ランタノイド系金属は、ランタンであり、前記ＨｆＬｎＯＮ膜（Ｌｎ；ランタノイド系金属）は、ＨｆＬａＯＮ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＨｆＡｌＯＮ膜のＨｆとＮとの組成比を１：Ｚａとし、前記ＨｆＬａＯＮ膜のＨｆとＮとの組成比を１：Ｚｂとした場合、Ｚａ＜Ｚｂの関係であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１窒化チタン膜の前記Ｘ１ａは、１．２未満であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２窒化チタン膜の前記Ｘ１ｂは、１．２以上であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記（ｂ）工程の前記第１金属膜の形成は、第１装置内の第１チャンバ内にて行われ、
前記（ｃ）工程の前記第１窒化チタン膜の形成は、第１装置内の第２チャンバ内にて行われ、
前記第１チャンバ内から第２チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、前記第１金属膜および第１窒化チタン膜を連続して成膜することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記（ｅ）工程の前記第２金属膜の形成は、第１装置内の第３チャンバ内にて行われ、
前記（ｆ）工程前記第２窒化チタン膜の形成は、前記第２チャンバ内にて行われ、
前記第３チャンバ内から第２チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、前記第２金属膜および第２窒化チタン膜を連続して成膜することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記（ｇ）工程の熱処理は、第１装置内の第４チャンバ内にて行われ、
前記第２チャンバ内から第４チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、
前記第２窒化チタン膜の成膜と前記熱処理を連続して行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ａ）工程の前に、
（ｋ）前記半導体基板の前記第１領域および前記第２領域に、絶縁膜を形成する工程を有し、
前記（ａ）工程は、前記絶縁膜上に、ＨｆＯＮ膜を形成する工程であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は、前記半導体基板を構成する半導体の酸化膜または前記半導体の酸窒化膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１領域と前記第２領域との間には素子分離領域が形成されていることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１２】
前記（ｉ）工程の第１ゲート電極および第２ゲート電極は、金属または金属化合物の層を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１３】
前記金属または金属化合物の層は、窒化チタン層であることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｉ）工程の第１ゲート電極および第２ゲート電極は、前記金属または金属化合物の層上にシリコン層を有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
半導体基板の第１領域に形成されたｐチャネル型ＭＩＳＦＥＴと、前記半導体基板の第２領域に形成されれたｎチャネル型ＭＩＳＦＥＴとを有する半導体装置であって、
（ａ）前記ｐチャネル型ＭＩＳＦＥＴは、
（ａ１）前記半導体基板上に配置された第１ゲート絶縁膜であって、ＨｆＡｌＯＮ膜を有する第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に配置された第１ゲート電極と、
（ａ３）前記第１ゲート電極の両側の前記半導体基板中に配置されたｐ型半導体領域と、を有し、
（ｂ）前記ｎチャネル型ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に配置された第２ゲート絶縁膜であって、ＨｆＬａＯＮ膜を有する第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に配置された第２ゲート電極と、
（ｂ３）前記第２ゲート電極の両側の前記半導体基板中に配置されたｎ型半導体領域と、を有し、
前記ＨｆＡｌＯＮ膜のＨｆとＮとの組成比を１：Ｚａとし、前記ＨｆＬａＯＮ膜のＨｆとＮとの組成比を１：Ｚｂとした場合、Ｚａ＜Ｚｂの関係であることを特徴とする半導体装置。
【請求項１６】
前記第１ゲート絶縁膜は、前記半導体基板上に配置され、前記半導体基板を構成する半導体の酸化膜または前記半導体の酸窒化膜である第１絶縁膜と、前記第１絶縁膜上に配置された前記ＨｆＡｌＯＮ膜とを有し、
前記第２ゲート絶縁膜は、前記第１絶縁膜と、前記第１絶縁膜上に配置された前記ＨｆＬａＯＮ膜とを有することを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１領域と前記第２領域との間には素子分離領域が形成されていることを特徴とする請求項１５記載の半導体装置。
【請求項１８】
前記第１ゲート電極および前記第２ゲート電極は、それぞれ、金属または金属化合物の層を有することを特徴とする請求項１５記載の半導体装置。
【請求項１９】
前記金属または金属化合物の層は、窒化チタン層であることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第１ゲート電極および前記第２ゲート電極は、前記金属または金属化合物の層上にシリコン層を有することを特徴とする請求項１８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、高誘電体膜をゲート絶縁膜として用いた電界効果トランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、酸化シリコン膜に代えて、高誘電体膜（いわゆる、ｈｉｇｈ−ｋ膜）を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
【０００３】
例えば、下記特許文献１（特開２００９−４４０５１号公報）には、高誘電体膜をゲート絶縁膜として備えたＭＩＳＦＥＴを有する半導体装置が開示されている。また、当該文献には、ＳｉＯＮからなる界面層[１２]とＨｆＳｉＯ膜[１３]とＨｆＳｉＯＮ改質層[５、１９]とが順次積層されてなるゲート絶縁膜[３、４]が開示され、ＨｆＳｉＯＮ改質層[１５、１９]は、ＨｆＳｉＯ膜[１３]を窒化することにより形成する技術が開示されている。また、Ｎ型ＭＩＳＦＥＴのゲート絶縁膜[４]を構成するＨｆＳｉＯＮ改質層[１９]の窒素濃度は、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜[３]を構成するＨｆＳｉＯＮ改質層[１５]の窒素濃度より高くすることが開示されている（例えば、[００２９]〜[００３３]段落参照）。
【０００４】
また、下記特許文献２（特開２００９−２００２１３号公報）には、high−k膜のゲート絶縁膜を有するハイブリット構造の半導体装置が開示されている。また、当該文献には、ＨｆＳｉＯＮ膜[４]、ＴｉＮ膜[７]、ＮリッチなＴｉＮ膜[１０]およびｐｏｌｙ−Ｓｉ膜[５]を下から順に積層したゲート電極を有するｎ型ＭＩＳが開示されている（例えば、[００２０]〜[００２５]段落参照）。なお、[カッコ]内は、特許文献中に記載の符号または段落番号である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−４４０５１号公報
【特許文献２】特開２００９−２００２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のようなｈｉｇｈ−ｋ膜を有する電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）の研究・開発に従事している。
【０００７】
本発明者は、微細化が進んだ半導体装置、例えば、２８ｎｍノード以降のＳｏＣ（System On a Chip）デバイスにおいて、ｐｏｌｙ−Ｓｉ／ＳｉＯＮの積層構造に代えて、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層構造（ゲートスタック構造）適用した相補型（Complementary）のＭＩＳＦＥＴ（ＣＭＩＳ）の採用を検討している。ｈｉｇｈ−ｋ膜としては、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜として、ＨｆＬａＯＮ膜の採用を、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜として、ＨｆＡｌＯＮ膜の採用を検討している。
【０００８】
しかしながら、本発明者の検討例（後述する比較例）において、ｐチャネル型ＭＩＳＦＥＴの閾値電圧が所望の値より上がってしまうという問題が生じた。この原因について、探究した結果、ｈｉｇｈ−ｋ膜中の窒素濃度が影響していることが判明した。
【０００９】
そこで、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、ｈｉｇｈ−ｋ膜中の窒素濃度を制御することにより特性の良好な電界効果トランジスタを製造することにある。
【００１０】
また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、ｈｉｇｈ−ｋ膜中の窒素濃度を制御することにより特性の良好な電界効果トランジスタを提供することにある。
【００１１】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、ｐチャネル型ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴを上記半導体基板の第２領域に有する半導体装置の製造方法であって、次の（ａ）〜（ｊ）の工程を有する。（ａ）は、上記半導体基板の上記第１領域および上記第２領域に、ＨｆＯＮ膜を形成する工程である。（ｂ）は、上記ＨｆＯＮ膜上にアルミニウムを含有する第１金属膜を形成する工程である。（ｃ）は、上記第１金属膜上に第１窒化チタン膜を形成する工程である。（ｄ）は、上記第２領域の上記第１窒化チタン膜および上記第１金属膜を除去する工程である。（ｅ）は、上記（ｄ）工程後、上記第２領域の上記ＨｆＯＮ膜上および上記第１領域の前第１窒化チタン膜上にランタノイド系金属を含有する第２金属膜を形成する工程である。（ｆ）は、上記第２金属膜上に第２窒化チタン膜を形成する工程である。（ｇ）は、上記（ｆ）工程の後、熱処理を施し、上記第１領域のＨｆＯＮ膜と上記第１金属膜との反応によりＨｆＡｌＯＮ膜を生成し、上記第２領域のＨｆＯＮ膜と上記第２金属膜との反応によりＨｆＬｎＯＮ膜（Ｌｎ；ランタノイド系金属）を生成する工程である。（ｈ）は、上記（ｇ）工程の後、上記第２窒化チタン膜および上記第２金属膜を除去し、上記第１窒化チタン膜および上記第１金属膜を除去する工程である。（ｉ）は、上記第１領域のＨｆＡｌＯＮ膜上に第１ゲート電極を形成し、上記第２領域のＨｆＬｎＯＮ膜上に第２ゲート電極を形成する工程である。（ｊ）は、上記第１ゲート電極の両側の上記半導体基板中にｐ型の不純物領域を形成し、上記第２ゲート電極の両側の上記半導体基板中にｎ型の不純物領域を形成する工程である。そして、上記第１窒化チタン膜のＴｉとＮとの組成比を１：Ｘ１ａとし、上記第２窒化チタン膜のＴｉとＮの組成比を１：Ｘ１ｂとした場合、Ｘ１ａ＜Ｘ１ｂの関係となる。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたｐチャネル型ＭＩＳＦＥＴと、上記半導体基板の第２領域に形成されれたｎチャネル型ＭＩＳＦＥＴとを有する半導体装置であって、次の（ａ）および（ｂ）の構成を有する。
【００１５】
（ａ）の上記ｐチャネル型ＭＩＳＦＥＴは、（ａ１）上記半導体基板上に配置された第１ゲート絶縁膜であって、ＨｆＡｌＯＮ膜を有する第１ゲート絶縁膜と、（ａ２）上記第１ゲート絶縁膜上に配置された第１ゲート電極と、（ａ３）上記第１ゲート電極の両側の上記半導体基板中に配置されたｐ型半導体領域と、を有する。（ｂ）の上記ｎチャネル型ＭＩＳＦＥＴは、（ｂ１）上記半導体基板上に配置された第２ゲート絶縁膜であって、ＨｆＬａＯＮ膜を有する第２ゲート絶縁膜と、（ｂ２）上記第２ゲート絶縁膜上に配置された第２ゲート電極と、（ｂ３）上記第２ゲート電極の両側の上記半導体基板中に配置されたｎ型半導体領域と、を有する。そして、上記ＨｆＡｌＯＮ膜のＨｆとＮとの組成比を１：Ｚａとし、上記ＨｆＬａＯＮ膜のＨｆとＮとの組成比を１：Ｚｂとした場合、Ｚａ＜Ｚｂの関係である。
【発明の効果】
【００１６】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【００１７】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１に続く工程を示す要部断面図である。
【図３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図２に続く工程を示す要部断面図である。
【図４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図３に続く工程を示す要部断面図である。
【図５】実施の形態の半導体装置の製造工程に用いて好適なマルチチャンバの構成の一例を示す平面図である。
【図６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図４に続く工程を示す要部断面図である。
【図７】実施の形態の半導体装置の製造工程を示す要部断面図であって、図６に続く工程を示す要部断面図である。
【図８】実施の形態の半導体装置の製造工程を示す要部断面図であって、図７に続く工程を示す要部断面図である。
【図９】実施の形態の半導体装置の製造工程を示す要部断面図であって、図８に続く工程を示す要部断面図である。
【図１０】実施の形態の半導体装置の製造工程を示す要部断面図であって、図９に続く工程を示す要部断面図である。
【図１１】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１０に続く工程を示す要部断面図である。
【図１２】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１１に続く工程を示す要部断面図である。
【図１３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１２に続く工程を示す要部断面図である。
【図１４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１３に続く工程を示す要部断面図である。
【図１５】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１４に続く工程を示す要部断面図である。
【図１６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１５に続く工程を示す要部断面図である。
【図１７】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１６に続く工程を示す要部断面図である。
【図１８】実施の形態のＴｉＮ膜の成膜時における窒素流量（Ｎ２Ｆｌｏｗ）と、窒素組成比（Ｎ／Ｔｉ）の関係を示すグラフである。
【図１９】実施の形態のＴｉＮ膜の成膜時における窒素流量（Ｎ２Ｆｌｏｗ）と、窒素組成比（Ｎ／Ｔｉ）の関係を示す表である。
【図２０】実施の形態の比較例１の半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態の比較例２の半導体装置の製造工程を示す要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図１７（図５以外）は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図５は、本実施の形態の半導体装置の製造工程に用いて好適なマルチチャンバの構成の一例を示す平面図である。
【００２４】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図１５を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００２５】
図１５に示すように、本実施の形態の半導体装置は、半導体基板１のｎＭＩＳ形成領域１Ｂに配置されたｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）と、半導体基板１のｐＭＩＳ形成領域１Ａに配置されたｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）とを有する。ｎＭＩＳ形成領域１ＢとｐＭＩＳ形成領域１Ａとの間には、素子分離領域２が配置されている。
【００２６】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｎＭＩＳ形成領域１Ｂの半導体基板１中に形成されたｐ型ウエル３の主表面に配置され、また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ｐＭＩＳ形成領域１Ａの半導体基板１中に形成されたｎ型ウエル４の主表面に配置されている。
【００２７】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、半導体基板１（ｐ型ウエル３）上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の半導体基板１（ｐ型ウエル３）中に配置されたソース・ドレイン領域を有する。
【００２８】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート絶縁膜は、半導体基板１（ｐ型ウエル３）上に配置された酸窒化シリコン膜ＯＮと、この酸窒化シリコン膜ＯＮ上に配置されたＨｆＬａＯＮ膜５ｂとの積層膜よりなる。
【００２９】
ＨｆＬａＯＮ膜５ｂは、Ｈｆ（ハフニウム）を含有する絶縁膜であり、高誘電体膜である。高誘電体膜（ｈｉｇｈ−ｋ膜）とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。ＨｆＬａＯＮ膜（ハフニウムランタンオキシナイトライド膜）５ｂは、ハフニウム（Ｈｆ）とランタン（Ｌａ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁膜である。各元素の組成比、即ち、Ｈｆ：Ｌａ：Ｏ：Ｎは、１：ｘｂ：ｙｂ：ｚｂである。ここで、本実施の形態においては、ＨｆＬａＯＮ膜５ｂのＮのＨｆに対する組成比（ｚｂ）が、後述のＨｆＡｌＯＮ膜５ａのＮのＨｆに対する組成比（ｚａ）より大きい（ｚｂ＞ｚａ）。即ち、ＨｆＬａＯＮ膜５ｂは、Ｎ含有量の多い膜、言い換えれば、Ｎリッチな膜である。
【００３０】
このＨｆＬａＯＮ膜５ｂは、ＨｆＯＮ膜５中に、その上部に積層したＬａ膜（８ｂ）からＬａを拡散させることにより形成する。この際、Ｌａ膜（８ｂ）の酸化防止膜としてその上部に形成されるＴｉＮ膜（７ｂ）の窒素組成比（後述のｘ１ｂ）を大きくしておくことで、形成されるＨｆＬａＯＮ膜５ｂ中のＮ含有量を大きくすることができる。
【００３１】
このように、ＨｆＬａＯＮ膜５ｂ中のＮ含有量を大きくすることで、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の閾値（閾値電圧）を低減することができる。
【００３２】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極ＧＥ１は、ＨｆＬａＯＮ膜５ｂ上に配置された金属膜（ＴｉＮ膜）９と多結晶シリコン膜（シリコン膜、シリコン層）１０との積層膜よりなる。このゲート電極ＧＥ１は、いわゆるメタルゲート電極である。よって、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層構成を有するＭＩＳＦＥＴとなる。なお、ここで、メタルゲート電極を構成するｍｅｔａｌ（金属膜、金属層）とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含む。
【００３３】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン領域は、ゲート電極ＧＥ１の両側の半導体基板１（ｐ型ウエル３）中に配置されたｎ型半導体領域よりなり、ＬＤＤ（Lightly Doped Drain）構成を有する。具体的には、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂより構成される。
【００３４】
ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、半導体基板１（ｎ型ウエル４）上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の半導体基板１（ｎ型ウエル４）中に配置されたソース・ドレイン領域を有する。
【００３５】
ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜は、半導体基板１（ｎ型ウエル４）上に配置された酸窒化シリコン膜ＯＮと、この酸窒化シリコン膜ＯＮ上に配置されたＨｆＡｌＯＮ膜５ａとの積層膜よりなる。
【００３６】
ＨｆＡｌＯＮ膜５ａは、Ｈｆ（ハフニウム）を含有する絶縁膜であり、高誘電体膜である。高誘電体膜（ｈｉｇｈ−ｋ膜）とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。ＨｆＡｌＯＮ膜（ハフニウムアルミニウムオキシナイトライド膜）５ａは、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁膜である。各元素の組成比、即ち、Ｈｆ：Ａｌ：Ｏ：Ｎは、１：ｘａ：ｙａ：ｚａである。ここで、本実施の形態においては、ＨｆＡｌＯＮ膜５ａのＮのＨｆに対する組成比（ｚａ）が、前述のＨｆＬａＯＮ膜５ｂのＮのＨｆに対する組成比（ｚｂ）より小さい（ｚａ＜ｚｂ）。即ち、ＨｆＡｌＯＮ膜５ａは、Ｎ含有量の少ない膜である。
【００３７】
このＨｆＡｌＯＮ膜５ａは、ＨｆＯＮ膜５中に、その上部に積層したＡｌ膜（８ａ）からＡｌを拡散させることにより形成する。この際、Ａｌ膜（８ａ）の酸化防止膜としてその上部に形成されるＴｉＮ膜（７ａ）の窒素組成比（後述のｘ１ａ）を小さくしておくことで、形成されるＨｆＡｌＯＮ膜５ａ中のＮ含有量を小さくすることができる。
【００３８】
このように、ＨｆＡｌＯＮ膜５ａ中のＮ含有量を小さくすることで、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値を低減することができる。ここで、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値の低減とは、例えば、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値を−ａＶ（ａ＞０）と表した場合、ａの値（言い換えれば、閾値の絶対値）を小さくすることを意味する。
【００３９】
ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極ＧＥ２は、ＨｆＡｌＯＮ膜５ａ上に配置された金属膜（ＴｉＮ膜）９と多結晶シリコン膜（シリコン膜、シリコン層）１０との積層膜よりなる。このゲート電極ＧＥ２は、いわゆるメタルゲート電極である。よって、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層構成を有するＭＩＳＦＥＴとなる。
【００４０】
ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン領域は、ゲート電極ＧＥ２の両側の半導体基板１（ｎ型ウエル４）中に配置されたｐ型半導体領域よりなり、ＬＤＤ構成を有する。具体的には、ｐ−型半導体領域１１ａおよびｐ＋型半導体領域１２ａより構成される。
【００４１】
[製造方法説明]
次いで、図１〜図１７を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
【００４２】
図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
【００４３】
次いで、半導体基板１に、例えば酸化シリコン膜などよりなる素子分離領域２を形成する。この素子分離領域２により、ｎチャネル型ＭＩＳＦＥＴが形成されるｎＭＩＳ形成領域１Ｂおよびｐチャネル型ＭＩＳＦＥＴが形成されるｐＭＩＳ形成領域１Ａが区画（分離）される。この素子分離領域２で区画された素子形成領域を活性領域ということがある。
【００４４】
素子分離領域２は、例えばＳＴＩ（shallow trench isolation）法を用いて形成することができる。
【００４５】
例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成する。例えば、半導体基板１をエッチングすることにより素子分離溝２ａを形成する。次いで、半導体基板１上に、素子分離溝２ａを埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、素子分離溝２ａ以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、素子分離溝２ａ内に酸化シリコン膜を埋め込むことができる。また、ＳＴＩ法に代えてＬＯＣＯＳ（local Oxidation of silicon）法を用いて素子分離領域２を形成してもよい。この場合、例えば、半導体基板１上に素子分離領域２を形成する領域に開口を有する窒化シリコン膜を形成し、当該膜をマスクとして半導体基板（シリコン）１を熱酸化することにより、酸化シリコン膜（熱酸化膜）よりなる素子分離領域２を形成する。
【００４６】
次いで、半導体基板１のｎＭＩＳ形成領域１Ｂにホウ素（Ｂ）などのｐ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｐ型ウエル３を形成する。また、半導体基板１のｐＭＩＳ形成領域１Ａにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｎ型ウエル４を形成する。この後、必要に応じて、半導体基板１（ｐ型ウエル３またはｎ型ウエル）の上層部に対して、ＭＩＳＦＥＴの閾値調整用のイオン注入（いわゆるチャネルドープイオン注入）を行なってもよい。
【００４７】
次いで、図２に示すように、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面を酸素および窒素を含有する雰囲気中で熱酸化することにより、第１ゲート絶縁膜として酸窒化シリコン膜ＯＮを形成する。熱処理温度は、例えば、１０００℃程度である。なお、熱酸化法に代えて、ＣＶＤ法で酸窒化シリコン膜ＯＮを形成してもよい。このように、半導体基板１上に、酸窒化シリコン膜ＯＮを形成することで、ゲート電極と半導体基板との間のリーク電流を低減することができる。即ち、後述するＨｆ含有絶縁膜（ＨｆＬａＯＮ膜５ｂおよびＨｆＡｌＯＮ膜５ａ）は膜中に空孔が形成されやすい。よって、半導体基板１とゲート電極（ＧＥ１、ＧＥ２）との間にＨｆ含有絶縁膜のみが介在している場合、Ｈｆ含有絶縁膜内の空孔内に浸透したゲート電極材料などを介してリーク電流が発生しやすい。これに対し、上記のように、Ｈｆ含有絶縁膜の下層に酸窒化シリコン膜ＯＮを形成することで、ゲート電極（ＧＥ１、ＧＥ２）と半導体基板１との間のリーク電流を低減することができる。特に、前述のように、１０００℃程度の熱処理による成膜によれば、緻密な膜を成膜することができ、上記リーク電流のさらなる低減を図ることができる。また、第１ゲート絶縁膜として酸化シリコン膜（熱酸化膜）を用いてもよい。酸化シリコン膜を用いた場合も、上記リーク電流の低減効果を奏するが、酸窒化シリコン膜ＯＮの方が、酸化シリコン膜よりＥＯＴ（Equivalent Oxide Thickness；酸化膜換算膜厚）が小さく、第１ゲート絶縁膜として用いて好適である。ＥＯＴとは、絶縁膜の電気的換算膜厚であり、ある厚さの絶縁膜（ここでは、酸窒化シリコン膜ＯＮ）が示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。
【００４８】
次いで、図３〜図９を参照しながら、半導体基板１の表面（すなわち酸窒化シリコン膜ＯＮの表面）上に、第２ゲート絶縁膜（５ａ、５ｂ）を形成する工程、即ち、半導体基板１のｎＭＩＳ形成領域１Ｂには、第２ゲート絶縁膜として、窒素リッチなＨｆＬａＯＮ膜５ｂを形成し、半導体基板１のｐＭＩＳ形成領域１Ａには、第２ゲート絶縁膜として、ＨｆＡｌＯＮ膜５ａを形成する工程について説明する。
【００４９】
以下、窒素リッチなＨｆＬａＯＮ膜５ｂおよびＨｆＡｌＯＮ膜５ａを形成する工程について詳細に説明する。
【００５０】
まず、図３に示すように、酸窒化シリコン膜ＯＮ上のｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１Ｂに、ＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ２膜）を形成する。ＨｆＯ膜は、例えば、ＣＶＤ法により形成することができる。また、ＣＶＤ法に代えてＡＬＤ（Atomic Layer Deposition：原子層堆積）法を用いて形成してもよい。次いで、上記ＨｆＯ膜を窒化することにより、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）５を形成する。窒化方法としては、プラズマ窒化法を用いることができる。即ち、窒素を含有する雰囲気中でプラズマを生じさせ、その内部に半導体基板１を配置し、ＨｆＯ膜を窒化する。なお、上記ＣＶＤ法またはＡＬＤ法を用いて酸窒化シリコン膜ＯＮ上に直接ＨｆＯＮ膜５を成膜してもよい。
【００５１】
次いで、図４に示すように、ＨｆＯＮ膜５上のｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１Ｂに、ｐＭＩＳ閾値調整層（Ａｌ拡散膜、Ａｌ注入膜、固層拡散膜）としてＡｌ膜８ａを形成する。このＡｌ膜８ａは、例えば、スパッタリング法などを用いて、不活性雰囲気の処理室内で１ｎｍ程度の膜厚で成膜する。
【００５２】
ｐＭＩＳ閾値調整層は、下層のＨｆＯＮ膜５にＡｌ（第１金属元素）を導入させるために形成される。このような積層膜間の元素導入をミキシングということがある。このように、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜（５ａ）中にＡｌを含有させることにより、その閾値の絶対値を低下させることができる。この閾値調整層は、Ａｌを含有していればよく、Ａｌ以外の元素を含有していても良いが、酸素（Ｏ２）の含有量が少ないことが望ましく、酸素含有量を３０ａｔｏｍｉｃ％以下とすることが好ましい。上記Ａｌ膜８ａ単体は酸素含有量が少なく好適である。
【００５３】
次いで、Ａｌ膜８ａ上のｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１Ｂに、下層のＡｌ膜８ａの酸化防止膜の役割を果たすハードマスクとして、ＴｉリッチなＴｉＮ膜（窒化金属膜）７ａを形成する。Ｔｉリッチとは、相対的にＴｉを多く含有する膜をいい、ここでは、ＴｉＮ膜７ａの各元素の組成比、即ち、Ｔｉ：Ｎを、１：ｘ１ａとし、後述のＴｉＮ膜７ｂの各元素の組成比、即ち、Ｔｉ：Ｎを、１：ｘ１ｂとした場合、ｘ１ａ＜ｘ１ｂとなることを意味する。言い換えれば、ＴｉＮ膜７ａ中のＮのＴｉに対する組成比（ｘ１ａ、窒素組成比）が、後述するＴｉＮ膜７ｂのＮのＴｉに対する組成比（ｘ１ｂ、窒素組成比）より小さいことを意味する。また、後述する実験例等を考慮すれば、ＴｉＮ膜７ａのｘ１ａ（窒素組成比）は、１．２未満が好ましい。
【００５４】
このＴｉリッチなＴｉＮ膜７ａは、例えば、スパッタリング法などを用いて１０ｎｍ程度の膜厚で形成する。この場合の成膜条件は、例えば、１０−２Ｐａの減圧下において、アルゴン（Ａｒ）流量１５ｓｃｃｍ、窒素流量１２ｓｃｃｍの不活性雰囲気の処理室内において、処理室内の電極にＲＦ（Radio Frequency）パワー１ｋＷを印加し、Ｔｉターゲットから飛び出したＴｉ粒子を窒化しながら半導体基板１上に堆積させることにより、ＴｉリッチなＴｉＮ膜７ａを成膜する。なお、このＴｉリッチなＴｉＮ膜７ａの成膜の際の窒素流量は、後述のＮリッチなＴｉＮ膜７ｂの成膜の際の窒素流量より少ない。また、「ｓｃｃｍ」は、Standard Cubic Centimeter per Minutesを意味し、標準状態のときの１分あたりの流量（ｃｃ＝ｍｌ）を指す。
【００５５】
上記Ａｌ膜８ａおよびＴｉＮ膜７ａの成膜においては、例えば、図５に示すマルチチャンバを用いて、連続的に成膜することが好ましい。
【００５６】
図５は、本実施の形態の半導体装置の製造工程に用いて好適なマルチチャンバの構成の一例を示す平面図である。図５に示すマルチチャンバは、自動搬送装置２１、保管室２２および搬送室２４を有している。また、搬送室２４を略中心として、Ａｌ成膜装置（成膜室）２５、ＴｉＮ成膜装置２６、Ｌａ成膜装置２７およびアニール装置（アニール室）２８が順に配置されている。各装置や処理室間には、開閉自在な扉が設けられている。また、搬送室２４内には、搬送室２４を介して各装置（２５、２６、２７、２８）内に半導体基板（半導体ウエハ）を搬送可能に設けられたロボットアーム２３が配置されている。
【００５７】
上記Ａｌ膜８ａおよびＴｉＮ膜７ａの成膜においては例えば以下のように処理を行う。まず、保管室２２と搬送室２４との間の扉を閉じ、搬送室２４および各装置（各チャンバ、２５、２６、２７、２８）内を減圧排気し、これらの内部を不活性ガス（例えば、窒素）でパージする。次いで、自動搬送装置２１によって半導体ウエハを保管室２２内に搬送した後、保管室２２と自動搬送装置２１との間の扉を閉ざし、保管室２２内を減圧排気した後、保管室２２と搬送室２４との間の扉およびＡｌ成膜装置２５の扉を開き、搬送室のロボットアーム２３で、保管室２２の半導体基板１をＡｌ成膜装置２５まで搬送する。次いで、Ａｌ成膜装置２５の扉を閉じ、Ａｌ成膜装置２５内で上記Ａｌ膜８ａを成膜する。次いで、搬送室２４のロボットアーム２３によって、半導体基板１をＡｌ成膜装置２５から取り出し搬送室２４を経由してＴｉＮ成膜装置２６まで搬送し、上記ＴｉＮ膜７ａを成膜する。このように、Ａｌ膜８ａの成膜後、不活性雰囲気の経路（例えば、搬送室２４）を介して搬送することにより、Ａｌ膜８ａが、大気（酸素）に触れることなく、ＴｉＮ膜７ａで覆うことができる。
【００５８】
この後、次のようにして、半導体基板１を取り出す。例えば、搬送室２４のロボットアーム２３によって、半導体基板１をＴｉＮ成膜装置２６から保管室２２まで搬送し、保管室２２と搬送室２４との間の扉を閉じた後、保管室２２内の減圧状態を解消し、室内を大気圧とした後、自動搬送装置２１を用いて保管室２２内の半導体基板１を取り出す。
【００５９】
このように、マルチチャンバを用いて、Ａｌ膜８ａおよびＴｉＮ膜７ａを順次成膜することで、Ａｌ膜８ａが、大気（酸素）に触れる機会を低減し、Ａｌ膜８ａが酸化され、その内部に酸素が取り込まれることを低減することができる。特に、酸化アルミニウムは、酸化ランタンより誘電率が低く、ＨｆＡｌＯＮ膜５ａ中のＡｌおよびＯの組成比が高くなることによりＥＯＴが高くなる。よって、Ａｌ膜８ａおよびＴｉＮ膜７ａの成膜工程においては、Ａｌ膜８ａを大気に触れさせることなく、連続成膜することが好ましい。なお、Ａｌ膜８ａおよびＴｉＮ膜７ａの成膜工程においては、Ｌａ成膜装置２７およびアニール装置２８は用いない。よって、Ｌａ成膜装置２７およびアニール装置２８を有さないマルチチャンバを用いてもよい。
【００６０】
次いで、図６に示すように、ＴｉリッチなＴｉＮ膜（窒化金属膜）７ａ上に、フォトレジスト膜ＰＲ１を塗布し、このフォトレジスト膜ＰＲ１を露光、現像（フォトリソグラフィ）することで、ｎＭＩＳ形成領域１Ｂのフォトレジスト膜ＰＲ１を除去する。次いで、フォトレジスト膜ＰＲ１をエッチングマスクとして用いて、ＴｉリッチなＴｉＮ膜７ａおよびＡｌ膜８ａをウェットエッチングなどにより除去する。これにより、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５が露出した状態となる。
【００６１】
次いで、図７に示すように、フォトレジスト膜ＰＲ１をアッシングなどにより除去した後、ＨｆＯＮ膜５が露出したｎＭＩＳ形成領域１ＢおよびＴｉリッチなＴｉＮ膜７ａが露出したｐＭＩＳ形成領域１Ａに、ｎＭＩＳ閾値調整層（Ｌａ拡散膜、Ｌａ注入膜、固層拡散膜）としてＬａ膜８ｂを形成する。このＬａ膜８ｂは、例えば、スパッタリング法などを用いて、０．３〜１ｎｍ程度の膜厚で成膜する。この場合の成膜条件は、例えば、１０−２Ｐａの減圧状態で、アルゴン（Ａｒ）流量５０ｓｃｃｍの不活性雰囲気の処理室内において、処理室内の電極のＲＦパワーを３００Ｗとし、Ｌａターゲットから飛び出したＬａ粒子を半導体基板１上に堆積させることにより、Ｌａ膜８ｂを成膜する。このｎＭＩＳ閾値調整層は、下層のＨｆＯＮ膜５にＬａ（第２金属元素）を導入（ミキシング）させるために形成される。このように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート絶縁膜（５ｂ）にＬａを含有させることにより、その閾値を低下させることができる。この閾値調整層は、Ｌａを含有していればよく、Ｌａ以外の元素を含有していても良いが、酸素（Ｏ２）の含有量が少ないことが望ましく、酸素含有量を３０ａｔｏｍｉｃ％以下とすることが好ましい。上記Ｌａ膜８ｂ単体は酸素含有量が少なく好適である。
【００６２】
また、上記Ｌａ膜に代えて、ランタノイド（lanthanoid）系金属を含有する膜を用いてもよい。ランタノイド系金属（Ｌｎと表す）とは、原子番号５７から７１、すなわちランタン（Ｌａ）からルテチウム（Ｌｕ）までの１５の元素を示す。ｎＭＩＳ閾値調整層としては、ランタノイド系金属の中でも、比較的誘電率が高く、バンドギャップの大きいＬａ、Ｐｒが好ましく、Ｌａがより好ましい。
【００６３】
次いで、図８に示すように、Ｌａ膜８ｂ上のｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１Ｂに、下層のＬａ膜８ｂの酸化防止膜の役割を果たすハードマスクとして、ＮリッチなＴｉＮ膜（窒化金属膜）７ｂを形成する。Ｎリッチとは、相対的にＮを多く含有する膜をいい、ここでは、ＴｉＮ膜７ｂの各元素の組成比、即ち、Ｔｉ：Ｎを、１：ｘ１ｂとし、ＴｉＮ膜７ａの各元素の組成比、即ち、Ｔｉ：Ｎを、１：ｘ１ａとした場合、ｘ１ａ＜ｘ１ｂとなることを意味する。言い換えれば、ＴｉＮ膜７ｂ中のＮのＴｉに対する組成比（ｘ１ｂ、窒素組成比）が、ＴｉＮ膜７ａのＮのＴｉに対する組成比（ｘ１ａ、窒素組成比）より大きいことを意味する。また、後述する実験例を考慮すれば、ＴｉＮ膜７ｂのｘ１ｂ（窒素組成比）は、１．２以上が好ましい。このＮリッチなＴｉＮ膜７ｂは、例えば、スパッタリング法などを用いて１０ｎｍ程度の膜厚で形成する。この場合の成膜条件は、例えば、１０−２Ｐａの減圧下において、アルゴン（Ａｒ）流量１５ｓｃｃｍ、窒素流量２４ｓｃｃｍの不活性雰囲気の処理室内において、処理室内の電極にＲＦパワー１ｋＷを印加し、Ｔｉターゲットから飛び出したＴｉ粒子を窒化しながら半導体基板１上に堆積させることにより、ＮリッチなＴｉＮ膜７ｂを成膜する。なお、このＮリッチなＴｉＮ膜７ｂの成膜の際の窒素流量は、ＴｉリッチなＴｉＮ膜７ａの成膜の際の窒素流量より多い。
【００６４】
上記Ｌａ膜８ｂおよびＮリッチなＴｉＮ膜７ｂの成膜においては、例えば、前述の図５に示すマルチチャンバを用いて、連続的に成膜することが好ましい。
【００６５】
例えば、上記Ｌａ膜８ｂおよびＮリッチなＴｉＮ膜７ｂの成膜においては例えば以下のように処理を行う。まず、保管室２２と搬送室２４との間の扉を閉じ、搬送室２４および各装置（２５、２６、２７、２８）内を減圧排気し、これらの内部を不活性ガス（例えば、窒素）でパージする。次いで、自動搬送装置２１によって半導体ウエハを保管室２２内に搬送した後、保管室２２と自動搬送装置２１との間の扉を閉ざし、保管室２２内を減圧排気した後、保管室２２と搬送室２４との間の扉およびＬａ成膜装置２７の扉を開き、搬送室のロボットアーム２３で、保管室２２の半導体基板１をＬａ成膜装置２７まで搬送する。次いで、Ｌａ成膜装置２７の扉を閉じ、Ｌａ成膜装置２７内で上記Ｌａ膜８ｂを成膜する。次いで、搬送室２４のロボットアーム２３によって、半導体基板１をＬａ成膜装置２７から取り出し搬送室２４を経由してＴｉＮ成膜装置２６まで搬送し、上記ＴｉＮ膜７ｂを成膜する。このように、Ｌａ膜８ｂの成膜後、不活性雰囲気の経路（例えば、搬送室２４）を介して搬送することにより、Ｌａ膜８ｂが、大気（酸素）に触れることなく、ＴｉＮ膜７ｂで覆うことができる。この後、保管室２２を介して自動搬送装置２１を用いて半導体基板１を取り出してもよいが、後述のアニール処理まで連続して行ってもよい。
【００６６】
即ち、この後、搬送室２４のロボットアーム２３によって、半導体基板１をＴｉＮ成膜装置２６からアニール装置２８まで搬送し、後述の熱処理を行う。その後、搬送室２４のロボットアーム２３によって、半導体基板１をアニール装置２８から保管室２２まで搬送し、保管室２２と搬送室２４との間の扉を閉じた後、保管室２２内の減圧状態を解消し、室内を大気圧とした後、自動搬送装置２１を用いて保管室２２内の半導体基板１を取り出す。
【００６７】
このように、マルチチャンバを用いて、Ｌａ膜８ｂおよびＴｉＮ膜７ｂを順次成膜することで、Ｌａ膜８ｂが、大気（酸素）に触れる機会を低減し、Ｌａ膜８ｂが酸化され、その内部に酸素が取り込まれることを低減することができる。よって、ＨｆＬａＯＮ膜５ｂ中の、ＬａおよびＯの組成比が高くなることによるＥＯＴの上昇を抑制することができる。また、Ｌａ膜８ｂ上にＴｉＮ膜７ｂを形成することで、Ｌａ膜８ｂの酸化をさらに低減することができる。なお、Ｌａ膜８ｂおよびＴｉＮ膜７ｂの成膜工程においては、Ａｌ成膜装置２５は用いない。よって、Ａｌ成膜装置２５を有さないマルチチャンバを用いてもよい。
【００６８】
次いで、図９に示すように、半導体基板１に対して熱処理を施すことにより、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５をＨｆＬａＯＮ膜５ｂに、ｐＭＩＳ形成領域１ＡのＨｆＯＮ膜５をＨｆＡｌＯＮ膜５ａに変化させる。具体的には、ｐＭＩＳ形成領域１ＡのＨｆＯＮ膜５とＡｌ膜８ａとの積層部において、熱拡散反応（ミキシング）により、Ａｌ膜８ａ中のＡｌを下層のＨｆＯＮ膜５中に拡散させ、ＨｆＡｌＯＮ膜５ａを形成する。また、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５とＬａ膜８ｂとの積層部において、熱拡散反応（ミキシング）により、Ｌａ膜８ｂ中のＬａを下層のＨｆＯＮ膜５中に拡散させ、ＨｆＬａＯＮ膜５ｂを形成する。
【００６９】
この熱処理工程は、熱処理温度７８０〜８５０℃の範囲内で、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行う。また、前述したとおり、この熱処理工程では図５に示すマルチチャンバのアニール装置２８を用い、ＴｉＮ膜７ｂ形成後に連続して熱処理を行うことができる。
【００７０】
ここで、ｎＭＩＳ形成領域１ＢのＨｆＯＮ膜５上には、Ｌａ膜８ｂおよびＮリッチなＴｉＮ膜７ｂが形成されているため、上記ミキシングにより、ＨｆＬａＯＮ膜５ｂ中のＮ含有量を大きくすることができる。即ち、ＨｆＬａＯＮ膜５ｂの各元素の組成比、即ち、Ｈｆ：Ｌａ：Ｏ：Ｎは、１：ｘｂ：ｙｂ：ｚｂにおいて、ＨｆＬａＯＮ膜５ｂのＮのＨｆに対する組成比（ｚｂ）が大きくなる。例えば、ＨｆＬａＯＮ膜５ｂのＮのＨｆに対する組成比（ｚｂ）は、ＨｆＡｌＯＮ膜５ａのＮのＨｆに対する組成比（ｚａ）より大きくなる（ｚｂ＞ｚａ）。
【００７１】
一方、ｐＭＩＳ形成領域１ＡのＨｆＯＮ膜５上には、Ａｌ膜８ａおよびＴｉリッチなＴｉＮ膜７ａが形成されているため、上記ミキシングにより、ＨｆＡｌＯＮ膜５ａ中のＮ含有量を小さくすることができる。即ち、ＨｆＡｌＯＮ膜５ａの各元素の組成比、即ち、Ｈｆ：Ａｌ：Ｏ：Ｎは、１：ｘａ：ｙａ：ｚａにおいて、ＨｆＡｌＯＮ膜５ａのＮのＨｆに対する組成比（ｚａ）が小さくなる。例えば、ＨｆＡｌＯＮ膜５ａのＮのＨｆに対する組成比（ｚａ）は、ＨｆＬａＯＮ膜５ｂのＮのＨｆに対する組成比（ｚｂ）より小さくなる（ｚａ＜ｚｂ）。
【００７２】
次に、図１０に示すように、上記熱処理工程で反応しなかったＴｉＮ膜７ｂおよびＬａ膜８ｂ（即ち、ＨｆＬａＯＮ膜５ｂとならなかった残膜）を、ウェットエッチングなどによって除去する。さらに、上記熱処理工程で反応しなかったＴｉＮ膜７ａおよびＡｌ膜８ａ（即ち、ＨｆＡｌＯＮ膜５ａとならなかった残膜）をウェットエッチングなどによって除去する。
【００７３】
ここで、ＴｉＮ膜（７ａ、７ｂ）は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングし難くなる。例えば、上記熱処理工程で生じ得るＴｉＬａＮおよびＴｉＬａＯＮに関して言えば、ＴｉＬａＯＮは、ＴｉＬａＮよりエッチングし難くなる。これに対し、本実施の形態によれば、ＴｉＮ膜（７ａ、７ｂ）の下層の膜（Ａｌ膜８ａ、Ｌａ膜８ｂ）中の酸素濃度が低減されているため、ＴｉＮ膜（７ａ、７ｂ）中の酸素濃度が抑制される。よって、ウェットエッチング時間を短縮でき、特に、ＴｉＮ膜７ａのウェットエッチングの際に露出しているＨｆＬａＯＮ膜５ｂに対するエッチングダメージを低減することができる。また、前述したとおり、ＴｉＮ膜７ｂ形成後に連続して熱処理を行うことにより、ＴｉＮ膜７ｂの酸化を抑制することができ、この点でも、ＴｉＮ膜７ｂのエッチング時間を短縮することができる。
【００７４】
次に、図１１に示すように、ｎＭＩＳ形成領域１ＢのＨｆＬａＯＮ膜５ｂおよびｐＭＩＳ形成領域１ＡのＨｆＡｌＯＮ膜５ａ上に、メタルゲート用の金属膜９として、例えば、ＴｉＮ膜をスパッタリング法などにより１０ｎｍ程度の膜厚で形成する。この場合の成膜条件は、例えば、１０−２Ｐａの減圧下において、アルゴン（Ａｒ）流量１５ｓｃｃｍ、窒素流量１２ｓｃｃｍの処理室内において、処理室内の電極のＲＦパワーを１ｋＷとし、Ｔｉターゲットから飛び出したＴｉ粒子を窒化しながら半導体基板１上に堆積させることにより、ＴｉＮ膜を成膜する。メタルゲート用の金属膜９としては、ＴｉＮ膜の他、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜などを用いることができる。但し、ＬＳＩ製造工程に馴染みのある、適用性の容易さの観点から、ＴｉＮ膜を用いることが好ましい。なお、ここで、メタルゲート用の金属膜（金属層）９とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含む。
【００７５】
次いで、金属膜９上にシリコン膜１０を形成する。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。
【００７６】
ここで、金属膜９の厚みを厚くすることでシリコン膜１０の形成工程を省略することも可能であるが、シリコン膜１０を積層することで、金属膜９の膜厚を薄くでき、金属膜９のパターニングする際の半導体基板１へのダメージを小さくすることができる。
【００７７】
次に、図１２に示すように、シリコン膜１０および金属膜９の積層膜を、例えば、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９およびシリコン膜１０の積層膜からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【００７８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆＬａＯＮ膜５ｂ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆＡｌＯＮ膜５ａ上に形成される。
【００７９】
なお、ゲート電極ＧＥ１で覆われないＨｆＬａＯＮ膜５ｂと、ゲート電極ＧＥ２で覆われないＨｆＡｌＯＮ膜５ａとは、このパターニングの際また、この後のエッチング工程によって除去される。
【００８０】
次いで、図１３に示すように、ｎＭＩＳ形成領域１Ｂを開口したフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥ１の両側のｐ型ウエル３に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ（Lightly doped Drain）領域）１１ｂを形成する。また、ｐＭＩＳ形成領域１Ａを開口したフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥ２の両側のｎ型ウエル４に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。
【００８１】
次に、図１４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残存させることができる。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃと順次積層し、この積層膜（１３ｂ、１３ｃ）を異方性エッチング（エッチバック）する。これにより、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【００８２】
次に、図１５に示すように、ｎＭＩＳ形成領域１Ｂを開口したフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥ１およびサイドウォール１３の両側のｐ型ウエル３に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂを形成する。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも不純物濃度が高くかつ接合深さが深い領域である。また、ｐＭＩＳ形成領域１Ａを開口したフォトレジスト膜（図示せず）をマスクに、ゲート電極ＧＥ２およびサイドウォール１３の両側のｎ型ウエル４に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａを形成する。ｐ＋型半導体領域１２ａは、ｐ−型半導体領域１１ａよりも不純物濃度が高くかつ接合深さが深い領域である。
【００８３】
この後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。この工程により、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂよりなるＬＤＤ構成のｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン領域が形成される。また、ｐ−型半導体領域１１ａおよびｐ＋型半導体領域１２ａよりなるＬＤＤ構成のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン領域が形成される。
【００８４】
ここで、本実施の形態においては、予め、半導体基板１の主面に酸窒化シリコン膜ＯＮが形成されているため、上記活性化アニールのような熱処理が加わっても、半導体基板１と第２ゲート絶縁膜（５ａ、５ｂ）の界面に生じ得る酸化シリコン膜の生成を抑制できる。例えば、上記窒化シリコン膜ＯＮが形成されていない場合には、上記界面に酸化シリコン膜が形成される。この酸化シリコン膜はその膜厚など、制御性良く形成できるものではないため、閾値などの素子特性にばらつきが生じ得る。これに対し、予め酸窒化シリコン膜ＯＮを形成しておくことで、上記不具合を低減することができる。また、半導体基板１と第２ゲート絶縁膜（５ａ、５ｂ）の界面に生じ得る酸化シリコン膜の生成を抑制できるため、ＥＯＴを低減することができる。
【００８５】
以上の工程により、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００８６】
次いで、図１６に示すように、サリサイド技術により、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成する。シリサイド層１４としては、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などを用いることができる。
【００８７】
続いて、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）に、層間絶縁膜３１として、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などを形成する。次いで、層間絶縁膜３１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【００８８】
次いで、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のソース・ドレイン領域（１２ａ、１２ｂ）上の層間絶縁膜３１をドライエッチングすることにより、コンタクトホール（貫通孔、孔）３２を形成する。なお、ゲート電極ＧＥ１およびＧＥ２上にコンタクトホールを形成してもよい。
【００８９】
次いで、コンタクトホール３２内に、タングステン（Ｗ）などからなる導電性膜を埋め込むことによりプラグ（接続用導体部）３３を形成する。例えば、コンタクトホール３２の内部を含む層間絶縁膜３１上に、バリア膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜、図示せず）を堆積した後、Ｗ膜を堆積する。この後、層間絶縁膜３１上の不要なバリア膜およびＷ膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ３３を形成する。
【００９０】
次いで、図１７に示すように、プラグ３３上を含む層間絶縁膜３１上に、配線溝用絶縁膜３５として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜をＣＶＤ法などで形成する。この窒化シリコン膜は酸化シリコン膜の下層に位置し、後述する配線溝の形成の際のエッチングストッパー膜となる。
【００９１】
次いで、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、配線溝用絶縁膜３５をエッチングすることにより配線溝３６を形成した後、配線溝３６の内部を含む配線溝用絶縁膜３５上に、バリア膜（図示せず）、銅のシード層を順次形成し、さらに電解メッキ法などを用いてシード層上に銅メッキ膜を形成する。次いで、配線溝３６以外の不要な銅メッキ膜、シード層およびバリア膜をＣＭＰ法などにより除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。
【００９２】
その後、絶縁膜を介して２層目以降の配線を形成してもよい。この際、配線溝とその下層のコンタクトホールの内部を同時に銅メッキ法などで埋め込むデュアルダマシン法を用いて２層目以降の配線を形成してもよい。第１層目の配線を含む各配線を、上記ダマシン法以外の方法で形成してもよい。例えば、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９３】
以上詳細に説明したように、本実施の形態によれば、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のＨｆＬａＯＮ膜５ｂのＮ含有量を多くすることで、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の閾値を低減することができる。また、特に、ｎＭＩＳ形成領域１Ｂにおいて、ＮＣＥ（Narrow Channel Effect）特性を改善することができる。ＮＣＥ特性とは、Ｌａなどの閾値調整層中の金属元素が素子分離領域２中などに拡散することにより、ＭＩＳＦＥＴの閾値が上昇する現象をいう。特に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のＨｆ系絶縁膜においては、Ｌａなどの金属元素が単独で存在し、拡散しやすいため、上記ＮＣＥ特性が劣化する。これに対し、本実施の形態によれば、ＨｆＬａＯＮ膜５ｂのＮ含有量を多くすることで、ＬａがＮと結合し、拡散し難くなるため、上記ＮＣＥ特性を改善させることができる。
【００９４】
一方、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のＨｆＡｌＯＮ膜５ａのＮ含有量を少なくすることで、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値を低減することができる。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のＮＢＴＩ（Negative Bias Temperature Instability）を改善することができる。ＮＢＴＩとは、ｐチャネル型ＭＩＳＦＥＴの負バイアス（Bias Temperature）ストレスにおける劣化現象をいう。この現象は、ＭＩＳＦＥＴの微細化に伴い内部ＭＩＳＦＥＴの電界強度が大きくなるにつれ、顕在化している。この現象の原因は、界面順位の増加とゲート絶縁膜中の正のチャージの増加が関係しており、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のＨｆＡｌＯＮ膜５ａのＮ含有量を少なくすることで、上記界面順位やゲート絶縁膜中の正のチャージを低減でき、ＮＢＴＩを改善することができる。
【００９５】
次いで、図１８〜図２１を参照しながら、本発明者の検討した比較例および実験例を説明するとともに、本実施の形態についてさらに詳しく説明する。図１８は、本実施の形態のＴｉＮ膜（７ａ、７ｂ）の成膜時における窒素流量（Ｎ２Ｆｌｏｗ，Ｎ２量）と、窒素組成比（Ｎ／Ｔｉ）の関係を示すグラフである。また、図１９は、窒素流量（Ｎ２Ｆｌｏｗ）と、窒素組成比（Ｎ／Ｔｉ）の関係を示す表である。窒素組成比（Ｎ／Ｔｉ）については、ＸＰＳ（Ｘ線光電子分光；X-ray Photoelectron Spectroscopy）法により測定した。ＸＰＳ法は、Ｘ線照射により放出される光電子のエネルギー分布を測定し、試料表面（数ｎｍ程度の深さ）の元素の種類、存在量、化学結合状態などを解析できる手法である。なお、上記窒素の他、アルゴン（Ａｒ）も用いた。いずれの場合も、Ａｒ流量は、１５ｓｃｃｍとした。
【００９６】
図１８および図１９に示すように、標準的なＴｉＮ膜の成膜条件（標準条件）での窒素（Ｎ２）流量は１２ｓｃｃｍであるのに対し、窒素流量を低く４ｓｃｃｍとすると、Ｎ／Ｔｉ（窒素組成比）が１．１２程度のＴｉリッチ（Ti-rich）のＴｉＮ膜となった。また、標準条件に対し、窒素流量を多く２４ｓｃｃｍとした場合、Ｎ／Ｔｉ（窒素組成比）が１．２７程度のＮリッチ（N-rich）のＴｉＮ膜となった。よって、Ｎ／Ｔｉ（窒素組成比）が１．２を境界とし、Ｎ／Ｔｉ（窒素組成比）が１．２未満のＴｉＮ膜をＴｉリッチなＴｉＮ膜と、Ｎ／Ｔｉ（窒素組成比）が１．２以上のＴｉＮ膜をＮリッチなＴｉＮ膜と言うことができる。
【００９７】
図２０は、本実施の形態の比較例１の半導体装置の製造工程を示す要部断面図である。例えば、図２０に示すように、比較例１においては、Ａｌ膜８ａの酸化防止膜の役割を果たすハードマスクとして、標準条件で成膜したＴｉＮ膜（窒化金属膜）７を用いている。さらに、Ｌａ膜８ｂを形成した後、その上部のハードマスク（７ｂ）を形成していない。かかる条件で、本実施の形態と同様の熱処理を施し、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層物を形成した場合、ｎＭＩＳ形成領域１Ｂの積層物のｅＷＦ（effective Work Function；実効仕事関数）は、４．２８ｅVであり、ｐＭＩＳ形成領域１ＡのｅＷＦは、４．６２ｅＶであった。ｅＷＦは、ＭＩＳＦＥＴの閾値と相関するパラメータであり、ｎチャネル型ＭＩＳＦＥＴにおいては、ｅＷＦが小さいほど、閾値も小さく、良好である。一方、ｐチャネル型ＭＩＳＦＥＴにおいては、ｅＷＦが大きいほど、閾値の絶対値が小さく、良好である。
【００９８】
また、図２１は、本実施の形態の比較例２の半導体装置の製造工程を示す要部断面図である。例えば、図２１に示すように、比較例２においては、Ａｌ膜８ａの酸化防止膜の役割を果たすハードマスクとして、図１９に示す「Ｔｉｒｉｃｈ条件」で成膜したＴｉリッチなＴｉＮ膜（窒化金属膜）７ａを用いている。さらに、Ｌａ膜８ｂを形成した後、その上部のハードマスク（７ｂ）を形成していない。かかる条件で、本実施の形態と同様の熱処理を施し、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層物を形成した場合、ｎＭＩＳ形成領域１Ｂの積層物のｅＷＦは、４．３０ｅVであり、ｐＭＩＳ形成領域１ＡのｅＷＦは、４．６４ｅＶであった。
【００９９】
即ち、ＴｉリッチなＴｉＮ膜７ａを用いることで、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜５ａのＮ含有量を少なくでき、ｅＷＦは改善（４．６２→４．６４）されているものの、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜５ｂのＮ含有量を確保できず、ｅＷＦは悪化している（４．２８→４．３０）。言い換えれば、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値は低減できるものの、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の閾値は上昇している。
【０１００】
これに対し、本実施の形態によれば、図８に示すように、ｐＭＩＳ形成領域１Ａにおいては、Ａｌ膜８ａとその酸化防止膜の役割を果たすハードマスクとしてＴｉリッチなＴｉＮ膜７ａを用い、ｎＭＩＳ形成領域１Ｂにおいては、Ｌａ膜８ｂとその酸化防止膜の役割を果たすハードマスクとしてＮリッチなＴｉＮ膜７ｂを用いたので、双方のＭＩＳＦＥＴの閾値を改善できる。
【０１０１】
具体的に、本発明者の検討（実験例）によれば、本実施の形態の熱処理を施し、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋ膜の積層物を形成した場合、ｎＭＩＳ形成領域１Ｂの積層物のｅＷＦは、４．２８ｅVであり、ｐＭＩＳ形成領域１ＡのｅＷＦは、４．６４ｅＶであった。
【０１０２】
即ち、ｐＭＩＳ形成領域１Ａにおいては、ＨｆＡｌＯＮ膜５ａのＮ含有量を少なくでき、ｅＷＦが改善され、ｎＭＩＳ形成領域１Ｂにおいては、ＨｆＬａＯＮ膜５ｂのＮ含有量を多くでき、ｅＷＦを改善できる。言い換えれば、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値の絶対値を低減でき、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の閾値を低減することができる。
【０１０３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１０４】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、高誘電体膜をゲート絶縁膜として用いた電界効果トランジスタを有する半導体装置に適用して有効である。
【符号の説明】
【０１０５】
１    半導体基板
１Ａ    ｐＭＩＳ形成領域
１Ｂ    ｎＭＩＳ形成領域
２    素子分離領域
２ａ    素子分離溝
３    ｐ型ウエル
４    ｎ型ウエル
５    ＨｆＯＮ膜
５ａ    ＨｆＡｌＯＮ膜
５ｂ    ＨｆＬａＯＮ膜
７ａ    ＴｉＮ膜
７ｂ    ＴｉＮ膜
８ａ    Ａｌ膜
８ｂ    Ｌａ膜
９    金属膜
１０    シリコン膜
１１ａ    ｐ−型半導体領域
１１ｂ    ｎ−型半導体領域
１２ａ    ｐ＋型半導体領域
１２ｂ    ｎ＋型半導体領域
１３    サイドウォール
１３ａ    窒化シリコン膜
１３ｂ    酸化シリコン膜
１３ｃ    窒化シリコン膜
１４    シリサイド層
２１    自動搬送装置
２２    保管室
２３    ロボットアーム
２４    搬送室
２５    Ａｌ成膜装置
２６    ＴｉＮ成膜装置
２７    Ｌａ成膜装置
２８    アニール装置
３１    層間絶縁膜
３２    コンタクトホール
３３    プラグ
３５    配線溝用絶縁膜
３６    配線溝
ＧＥ１    ゲート電極
ＧＥ２    ゲート電極
Ｍ１    配線
ＯＮ    酸窒化シリコン膜
ＰＲ１    フォトレジスト膜
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
【図１】
2012186259.tif 000003
【図２】
2012186259.tif 000004
【図３】
2012186259.tif 000005
【図４】
2012186259.tif 000006
【図５】
2012186259.tif 000007
【図６】
2012186259.tif 000008
【図７】
2012186259.tif 000009
【図８】
2012186259.tif 000010
【図９】
2012186259.tif 000011
【図１０】
2012186259.tif 000012
【図１１】
2012186259.tif 000013
【図１２】
2012186259.tif 000014
【図１３】
2012186259.tif 000015
【図１４】
2012186259.tif 000016
【図１５】
2012186259.tif 000017
【図１６】
2012186259.tif 000018
【図１７】
2012186259.tif 000019
【図１８】
2012186259.tif 000020
【図１９】
2012186259.tif 000021
【図２０】
2012186259.tif 000022
【図２１】
2012186259.tif 000023