(57)【要約】【課題】駆動回路や電極に影響を及ぼすことなく、この上部に結晶性に優れた半導体薄膜からなる光電変換部を積層形成することが可能な固体撮像素子の製造方法を提供する。【解決手段】第１基板２１上に光電変換部となる半導体薄膜２３を成膜する。第２基板２１の表面側にトランジスタＴｒや画素電極４３を含む駆動回路を形成する。駆動回路に半導体薄膜を接続する状態で、第１基板２１と第２基板３１とを対向配置して張り合わせる。第２基板３１側に半導体薄膜２３を残す状態で、半導体薄膜２３から第１基板２１を除去する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１基板上に光電変換部となる半導体薄膜を成膜する工程と、
第２基板の表面側に駆動回路を形成する工程と、
前記駆動回路に前記半導体薄膜を接続する状態で前記第１基板と前記第２基板とを対向配置して張り合わせる張り合わせ工程と、
前記第２基板側に前記半導体薄膜を残す状態で、当該半導体薄膜から前記第１基板を除去する工程とを行う
固体撮像素子の製造方法。
【請求項２】
前記半導体薄膜を成膜する工程では、単結晶材料からなる前記第１基板上に当該半導体薄膜をエピタキシャル成長させる
請求項１記載の固体撮像素子の製造方法。
【請求項３】
前記張り合わせ工程の前に、前記半導体薄膜に素子分離領域を形成して当該半導体薄膜を複数の光電変換部に分離する工程を行い、
前記張り合わせ工程では、前記分離された各光電変換部を前記駆動回路に接続させる
請求項２記載の固体撮像素子の製造方法。
【請求項４】
前記半導体薄膜を成膜した後、当該半導体薄膜上に画素電極を形成し、
前記張り合わせ工程では、前記画素電極を介して前記半導体薄膜に前記駆動回路を接続させる
請求項３記載の固体撮像素子の製造方法。
【請求項５】
前記画素電極は、前記素子分離された光電変換部毎に当該光電変換部の全面を覆って設けられる
請求項４記載の固体撮像素子の製造方法。
【請求項６】
前記第１基板を除去した後、前記半導体薄膜の上面に保護膜を形成する
請求項１〜５の何れかに記載の固体撮像素子の製造方法。
【請求項７】
前記保護膜として固定電荷を有する材料膜を形成する
請求項６記載の固体撮像素子の製造方法。
【請求項８】
前記固定電荷を有する材料膜として透明電極を形成する
請求項７記載の固体撮像素子の製造方法。
【請求項９】
前記駆動回路として、グローバルシャタ回路を形成する
請求項1記載の固体撮像素子の製造方法。
【請求項１０】
基板の表面側に形成された駆動回路と、
前記駆動回路に接続された状態で当該駆動回路が設けられた前記基板上に張り合わせられた半導体薄膜からなる光電変換部とを備え、
前記半導体薄膜が成膜によって得られた
固体撮像素子。
【請求項１１】
固体撮像素子と、
前記固体撮像素子の撮像領域に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路とを備え、
前記固体撮像素子は、
基板の表面側に配列形成された駆動回路と、
前記駆動回路に接続された状態で、当該駆動回路が設けられた前記基板上に張り合わせられた半導体薄膜からなる光電変換部とを備え、
前記半導体薄膜が成膜によって得られた
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換部を成膜によって作製する固体撮像素子の製造方法、この方法によって得られた固体撮像素子、およびこの固体撮像素子を有する電子機器に関する。
【背景技術】
【０００２】
複数の光電変換部を配列してなる固体撮像素子においては、受光感度の向上および画素の高密度化を達成するために、駆動回路の上部に光電変換部を設けた積層構造のものがある。このような固体撮像素子の作製方法として、以下の張り合わせ方法が提案されている。
【０００３】
先ず、シリコン基板からなる第１の基板の表面に不純物を導入して受光素子を形成する。次いで第１の基板の裏面側に、受光素子に達する溝部を形成した後、この溝部を介して受光素子に接続された電極を第１の基板の裏面に形成する。一方、第２の基板の一主面側に、電荷転送部および電極を形成する。その後、第２の基板の一主面側に形成した電極に対して、先の第１の基板の裏面側に形成した電極を向かい合わせて接続させる状態で、第１の基板と第２の基板とを張り合わせる。これにより、表面側に受光素子が設けられた第１の基板の裏面側に、第２の基板に形成された電荷転送部を設けた積層構造の固体撮像素子が得られる（以上、下記特許文献1参照）。
【０００４】
また近年、単結晶シリコンに換えて化合物半導体を用いた固体撮像素子が提案されている。このような固体撮像素子の製造には、化合物半導体からなる半導体薄膜を成膜によって形成する方法が適用されており、例えば次のように行う。先ず、半導体基板上に回路部を形成し、この上部に画素毎の下部電極層をパターニング形成する。次に、この上部にスパッタ法によって半導体薄膜を成膜し、この半導体薄膜を画素毎にエッチングし、半導体薄膜を覆う透明電極を形成する。これにより、回路部上に形成された下部電極層上に半導体薄膜からなる光吸収層を設けた積層構造の固体撮像素子が得られる（以上、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−２０５４６５
【特許文献２】ＷＯ２００８／０９３８３４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述したような半導体薄膜の成膜を適用した固体撮像素子の製造方法では、回路部及び下部電極層が形成された状態の半導体基板を下地とし、この上部に光吸収層となる半導体薄膜が成膜される。このため、光電変換効率に優れた結晶性の高い半導体薄膜を得ることは困難である。また、例えば結晶性の良好な半導体薄膜を成膜するために高温での成膜を行ったり、成膜後に結晶化アニールを行うと、半導体薄膜の下層に設けられていた回路部及び下部電極層が加熱の影響によって溶解しダメージを受ける。
【０００７】
そこで本発明は、駆動回路や電極に影響を及ぼすことなく、この上部に結晶性に優れた半導体薄膜からなる光電変換部を積層形成することが可能な固体撮像素子の製造方法を提供することを目的とする。また本発明は、このような製造方法によって得られたことにより、光電変換効率に優れた撮像特性の良好な固体撮像素子、およびこの固体撮像素子を備えた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本発明の固体撮像素子の製造方法は、次の工程を行うことを特徴としている。先ず、第１基板の表面に光電変換部となる半導体薄膜を成膜する工程を行う。一方、第２基板の表面側に駆動回路を形成する工程を行う。その後、前記駆動回路に前記半導体薄膜を接続する状態で前記第１基板と前記第２基板とを張り合わせる工程を行う。次に、第２基板側に半導体薄膜を残す状態で、当該半導体薄膜から前記第１基板を除去する工程を行う。
【０００９】
このような製造方法では、駆動回路が形成される第２基板とは別の第１基板上に半導体薄膜が成膜される。このため、第２基板上の駆動回路に対して影響を及ぼすことなく、所望の処理温度での半導体薄膜の成膜および結晶化アニールを行い、結晶性の良好な半導体薄膜を得ることができる。そして、駆動回路が設けられた第２基板上に、結晶性の良好な半導体薄膜が張り合わせによって転写される。
【００１０】
また本発明の固体撮像素子は、以上の製造方法によって得られた構成のものであり、基板の表面側に配列形成された駆動回路と、駆動回路に接続された状態で駆動回路が設けられた基板上に張り合わせられた半導体薄膜からなる光電変換部とを備えている。特に半導体薄膜は、成膜によって得られたものであり、これを駆動回路が設けられた基板上に張り合わせてなる。
【００１１】
さらに本発明の電子機器は、このような構成の固体撮像素子を備えたものである。
【発明の効果】
【００１２】
以上説明したように、本発明によれば駆動回路に影響を及ぼすことなく、この上部に結晶性に優れた半導体薄膜からなる光電変換部を積層形成した固体撮像素子を得ることが可能になる。これにより、光電変換効率に優れた撮像特性の良好な固体撮像素子、およびこの固体撮像素子を備えた電子機器を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明が適用される固体撮像素子の概略構成図である。
【図２】第１実施形態の固体撮像素子の製造方法を説明する断面工程図（その１）である。
【図３】第１実施形態の固体撮像素子の製造方法を説明する断面工程図（その２）である。
【図４】第２実施形態の固体撮像素子の製造方法を説明する断面工程図（その１）である。
【図５】第２実施形態の固体撮像素子の製造方法を説明する断面工程図（その２）である。
【図６】第１実施形態および第２実施形態の固体撮像素子に設けられる駆動回路の一例を示す図である。
【図７】実施形態の変形例１の構成を示す要部断面図である。
【図８】実施形態の変形例２の構成を示す要部断面図である。
【図９】変形例１，２の固体撮像素子に設けられる駆動回路の一例を示す図である。
【図１０】実施形態の変形例３の構成を示す要部断面図である。
【図１１】変形例３の固体撮像素子に設けられる駆動回路の一例を示す図である。
【図１２】変形例３の駆動回路による信号電荷の読み出しを示す図である。
【図１３】第３実施形態の電子機器の構成図である。
【発明を実施するための形態】
【００１４】
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．固体撮像素子の概略構成例
２．第１実施形態（半導体薄膜と駆動回路とを接続して張り合わせる例）
３．第２実施形態（半導体薄膜上の画素電極と駆動回路とを接続して張り合わせる例）
４．第１，第２実施形態に適用する画素回路の一例
５．変形例１（半導体薄膜を第２基板の拡散層に接続させる例）
６．変形例２（半導体薄膜上の画素電極を第２基板の拡散層に接続させる例）
７．変形例１，２に適用する画素回路の一例
８. 変形例３（画素回路がグローバルシャッタ機能を備えた例）
９．変形例３に適用する画素回路の一例（グローバルシャッタ機能を備えた例）
１０．第３実施形態（電子機器の実施形態）
尚、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１５】
≪１．固体撮像素子の概略構成例≫
図１に、本発明の各実施形態の製造方法を適用して作製される固体撮像素子の一例として、ＭＯＳ型の固体撮像素子の概略構成を示す。
【００１６】
この図に示す固体撮像素子１は、例えば単結晶シリコンからなる基板３の一表面側に光電変換部を含む複数の画素が規則的に２次元的に配列された撮像領域５を有している。
【００１７】
撮像領域５に配列された各画素には、半導体薄膜からなる光電変換部（いわゆるフォトダイオード）と、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。画素回路の構成については、以降の実施形態およびその変形例毎に適する構成を例示して説明する。尚、各画素は、複数の光電変換部で１つの画素回路の一部を共有した構造とすることもできる。
【００１８】
以上のような撮像領域５の周辺には、垂直駆動回路６、カラム信号処理回路７、水平駆動回路８、およびシステム制御回路９などの周辺回路が設けられている。
【００１９】
垂直駆動回路６は、例えばシフトレジスタによって構成され、画素駆動線１１を選択し、選択された画素駆動線１１に画素を駆動するためのパルスを供給し、撮像領域５に配列された画素を行単位で駆動する。すなわち、垂直駆動回路６は、撮像領域５に配列された各画素を行単位で順次垂直方向に選択走査する。そして、画素駆動線１１に対して垂直に配線された垂直信号線１３を通して、各画素において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路７に供給する。
【００２０】
カラム信号処理回路７は、画素の例えば列ごとに配置されており、１行分の画素から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路７は、画素固有の固定パターンノイズを除去するための相関二重サンプリング（ＣＤＳ：Correlated Double sampling）や、信号増幅、アナログ／デジタル変換（ＡＤ：Analog/Digital Conversion）等の信号処理を行う。
【００２１】
水平駆動回路８は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路７の各々を順番に選択し、カラム信号処理回路７の各々から画素信号を出力させる。
【００２２】
システム制御回路９は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、システム制御回路９では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路６、カラム信号処理回路７、および水平駆動回路８などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路６、カラム信号処理回路、および水平駆動回路８等に入力する。
【００２３】
以上のような各周辺回路６〜９と、撮像領域５に設けられた画素回路とで、各画素を駆動する駆動回路が構成されている。
【００２４】
≪２．第１実施形態≫
＜固体撮像素子の製造方法＞
図２および図３は、第１実施形態の固体撮像素子の製造方法を説明する断面工程図であり、図１を用いて説明した撮像領域５に配置される３画素分に相当する断面を示している。以下、これらの図２および図３に基づいて第１実施形態の固体撮像素子の製造方法を説明する。
【００２５】
先ず図２（Ａ）に示すように、第１基板２１を用意する。この第１基板２１は、単結晶材料からなる基板であり、例えば単結晶シリコン（Ｓｉ）、単結晶ガリウム−ヒ素（ＧａＡｓ）、および単結晶インジウム−リン（ＩｎＰ）などからなる基板が用いられる。
【００２６】
このような第１基板２１上に、光電変換部となる半導体薄膜２３を成膜する。ここでは、単結晶材料からなる第１基板２１上に、当該第１基板２１に対して半導体薄膜２３をエピタキシャル成長させることにより、予め結晶構造を有する半導体薄膜２３を成膜する。
【００２７】
エピタキシャル成長によって成膜する半導体薄膜２３としては、ＧａＩｎＰ、ＡｌＩｎＰ、ＧａＩｎＡｓ、ＡｌＩｎＡｓ、さらにはカルコパイライト構造の化合物半導体材料が用いられる。カルコパイライト構造の半導体材料は、高い光吸収係数と、広い波長域に渡る高い感度が得られる材料であり、光電変換用の半導体薄膜２３として好ましく用いられる。このようなカルコパイライト構造の半導体材料は、Ｃｕ、Ａｌ、Ｇａ、Ｉｎ、Ｓ、Ｓｅなど、IV族元素の周囲の元素を用いて構成され、ＣｕＧａＩｎＳ系混晶、ＣｕＡｌＧａＩｎＳ系混晶、およびＣｕＡｌＧａＩｎＳＳｅ系混晶等が例示される。これらの半導体薄膜２３は、成膜下地となる第１基板２１との格子定数の不整合を起すことのなく、かつ所望の波長範囲での光電変換が可能なバンドギャップが得られる材料が、適宜の組成で選択される。
【００２８】
また、半導体薄膜２３のエピタキシャル成長による成膜は、半導体薄膜２３を構成する各元素を含有する成膜ガスを用いた化学的気相成長（Chemical Vapor deposition：ＣＶＤ）法や、分子線エピタキシャル成長（Molecular Beam Epitaxy：ＭＢＥ）法によって行われる。このエピタキシャル成長においては、基板温度が成膜される半導体薄膜２３の結晶状態に影響を及ぼす。このため、半導体薄膜２３として成膜する材料毎に、成膜時の基板温度の設定が重要である。
【００２９】
以下に、第１基板２１および半導体薄膜２３の構成材料の組み合わせ（１）〜（３）、および半導体薄膜２３の構成材料毎に適する成膜時の基板温度の一例を示す。
【００３０】
（１）第１基板２１としてＧａＡｓ基板を用いる場合
（Ｇａ0.52Ｉｎ0.48）Ｐ：５００〜６００℃、
（Ａｌ0.53Ｉｎ0.47）Ｐ：約６５０℃
（２）第１基板２１としてＩｎＰ基板を用いる場合
（Ｇａ0.47Ｉｎ0.53）Ａｓ：４５０〜６００℃
（Ａｌ0.47Ｉｎ0.53）Ａｓ：約６００℃
（３）第１基板２１としてＳｉ基板を用いる場合
Ｃｕ（Ｇａ0.52Ｉｎ0.48）Ｓ２：４００〜６００℃
Ｃｕ（Ａｌ0.24Ｇａ0.23Ｉｎ0.53）Ｓ２：４００〜６００℃
Ｃｕ（Ａｌ0.36Ｇａ0.64）（Ｓ1.28Ｓｅ0.72）：４００〜６００℃
【００３１】
尚、以上のような半導体薄膜２３の成膜は、初期においては成膜下地となる第１基板２１との格子定数の不整合を起すことのない材料を適宜の組成で成膜し、その後、所望のバンドギャップが得られるように組成を徐々に変化させても良い。さらに、必要に応じて、結晶性の向上させるためのアニール処理を行っても良い。また、このような半導体薄膜２３は、Ｐ型，Ｉ型、またはＮ型として形成される。Ｉ型で形成された場合には、イオン注入などの不純物導入法により、Ｐ型またはＮ型の導電性が付与される。
【００３２】
次に、図２（Ｂ）に示すように、半導体薄膜２３に、素子分離２５を形成し、半導体薄膜２３を各画素毎に分離してなる光電変換部２３ａとする。ここでは、例えばリソグラフィー法によって半導体薄膜２３上にマスクパターンを形成し、このマスクパターン上からのイオン注入とその後のアニール処理とによって、半導体薄膜２３の深さ方向にわたる不純物層を形成してこれを素子分離２５とする。この際、半導体薄膜２３がＰ型であればＮ型の不純物をイオン注入によって導入し、半導体薄膜２３がＮ型であればＰ型の不純物をイオン注入によって導入する。イオン注入の後には、マスクパターンを除去する工程を行う。尚、素子分離２５の形成は、溝内を絶縁膜で埋め込んでも良い。この場合、半導体薄膜２３の導電型によらずに溝型素子分離（shallow trench isolation：ＳＴＩ）が形成される。
【００３３】
一方、図２（Ｃ）に示すように、第２基板３１を用意する。この第２基板３１は、例えば単結晶シリコン基板のようなプロセスが確立された基板を用いることが好ましい。このような第２基板３１の表面側に、トランジスタＴｒやここでの図示を省略した容量素子、さらにはこれらの素子を配線接続してなる画素回路、および画素回路を含む駆動回路を形成する。
【００３４】
この場合、先ず、例えば第２基板３１の表面層に素子分離３３を形成し、第２基板３１の表面側を各画素毎に分離する。素子分離３３で分離された各画素に、ソース／ドレイン３５や容量素子の下部電極となる拡散層を形成する。ここで、先の第１基板（２１）上に形成した半導体薄膜（２３）がＮ型である場合には、素子分離３３をＰ型、ソース／ドレイン３５をＮ型で形成し、ソース／ドレイン３５間の領域を低濃度のＰ型とする。また、第１基（２１）上に形成した半導体薄膜（２３）がＰ型である場合には、素子分離３３をＮ型、ソース／ドレイン３５をＰ型で形成し、ソース／ドレイン３５間の領域を低濃度のＮ型とする。
【００３５】
さらに、第２基板３１の表面をゲート絶縁膜３７で覆い、この上部にゲート電極３９や容量素子の上部電極、さらにはこれらを接続する配線を構成する電極層を形成する。これにより、第２基板３１の表面側に、トランジスタＴｒおよびここでの図示を省略した容量素子を形成する。尚、ゲート電極３９を含む電極層は、ポリシリコン、またはアルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。
【００３６】
その後、第２基板３１上に表面平坦な層間絶縁膜４１を形成し、この層間絶縁膜４１の必要部分に接続孔４１ａを形成する。ここでは、トランジスタＴｒのゲート電極３９に達する接続孔４１ａを形成することする。
【００３７】
次に、接続孔４１ａを介してゲート電極３９に接続された画素電極４３を、層間絶縁膜４１上にパターン形成する。この画素電極４３は、第１基板（２１）上に形成した半導体薄膜（２３）からなる各光電変換部（２３ａ）に１：１で対応する形状でパターン形成する。各画素電極４３は、光電変換部（２３ａ）の平面形状と略同一にパターン形成されることが好ましい。このような画素電極４３は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。
【００３８】
しかる後、必要に応じて画素電極４３間を埋め込む状態で、絶縁膜４５を形成する。以上の工程により、第２基板３１の表面側の各画素に、トランジスタＴｒ、容量素子、配線、および画素電極４３を備えた画素回路を形成する。画素回路の回路構成は、以降に回路図を用いて説明するが、ここでは増幅トランジスタを図示している。また第２基板３１の表面側において画素電極４３が配列された撮像領域の外側には、以上と同一工程により、トランジスタＴｒ、容量素子、配線、および画素電極４３と同一層の配線からなる周辺回路を形成する。これらの画素回路および周辺回路を合わせて駆動回路とする。
【００３９】
尚、第２基板３１の表面側に駆動回路を形成する以上の工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。さらにゲート電極３９や画素電極４３などの形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いてゲート電極３９や画素電極４３を形成することができる。
【００４０】
次に図２（Ｄ）に示すように、第１基板２１の光電変換部２３ａと、第２基板３１の画素電極４３とを向かい合わせ、これらが１：１で対応するように第１基板２１と第２基板３１とを位置合わせして対向配置させる。
【００４１】
この状態で図３（Ａ）に示すように、光電変換部２３ａと画素電極４３とを接合させるように、第１基板２１と第２基板３１とを張り合わせる。ここでは、表面活性化接合法や加温加圧法など公知の方法により、光電変換部２３ａと画素電極４３とを直接接合させる。またこの際、駆動回路（画素回路）を構成する画素電極４３に、光電変換部２３ａを構成する半導体薄膜２３を広く接続させる状態で、第１基板２１と第２基板３１とを張り合わせる。これにより光電変換部２３ａでの光電変換によって得られた電荷を、画素電極２３から効率よく取り出すことが可能になる。したがってこの工程では、光電変換部２３ａと画素電極４３とがずれないように、位置合わせした状態を保ちながら第１基板２１と第２基板３１とを張り合わせることが重要である。
【００４２】
次に図３（Ｂ）に示すように、第２基板３１側に光電変換部２３ａが形成された半導体薄膜２３を残す状態で、半導体薄膜２３から第１基板２１を除去する。この際、第１基板２１を、研磨するかまたはウェットエッチングする。これにより、第２基板３１の上方において各光電変換部２３ａを露出させる。
【００４３】
以上の後、図３（Ｃ）に示すように、光電変換部２３ａを構成する半導体薄膜２３上に、保護膜５１を成膜する。この保護膜５１は、パッシベーション性を有する材料膜の他、半導体薄膜２３表面の欠陥順位を補償するための固定電荷を有する材料膜が用いられる。
【００４４】
パッシベーション性を有する材料膜としては、通常の酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜などが成膜される。
【００４５】
一方、固定電荷を有する材料膜としては、例えば半導体薄膜２３がＮ型であれば、負の固定電荷を有する材料膜が成膜され、半導体薄膜２３がＰ型であれば、正の固定電荷を有する材料膜が成膜される。
【００４６】
一例として、負の固定電荷を有する材料膜としては、金属酸化膜やシリコン系材膜が用いられる。金属酸化膜であれば、その材料自体が負の固定電荷を有する材料であることが好ましく、例えば遷移金属酸化膜が用いられる。具体的には、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、または酸化タンタル（Ｔａ2Ｏ5）が好ましく用いられる。シリコン系材料膜であれば、その材料自体が負の固定電荷を有する材料であることが好ましく、ホウ素や燐などの不純物を含有する酸化シリコン膜が好ましく用いられる。具体的には、ホウ素を含有する酸化シリコン（ＢＳＧ）、燐を含有する酸化シリコン（ＰＳＧ）、ホウ素とリンを含有する酸化シリコンＢＰＳＧである。
【００４７】
以上のような負の固定電荷を有する材料膜は、有機金属や有機シランガスを用いた成膜を行うことにより、炭素を含有する膜として形成することが好ましく、これによってさらに膜中における負の固定電荷を増加させることができる（特開２０１０−６７７３６参照）。
【００４８】
以上の他、負の固定電荷を有する材料膜としては、例えば透明電極材料膜が用いられる。半導体薄膜２３がＰ型であれば、透明電極材料膜からなる保護膜５１に負の電圧を印加することより、当該保護膜５１を負の固定電荷を有する膜として用いることが可能になる。
【００４９】
また正の固定電荷を有する材料膜としては、例えば透明電極材料膜が用いられる。半導体薄膜２３がＮ型であれば、透明電極材料膜からなる保護膜５１に正の電圧を印加することより、当該保護膜５１を正の固定電荷を有する膜として用いることが可能になる。
【００５０】
尚、上述した保護膜５１は、単層構造であっても積層構造であっても良い。積層構造である場合には、固定電荷を有する材料膜の上部にパッシベーション性を有する材料膜を積層させた積層構造として形成しても良い。
【００５１】
次で、保護膜５１上に、各光電変換部２３ａに対応させて、各色フィルタをパターン形成してなるカラーフィルタ層５３を形成し、さらにオン・チップ・レンズ５５を形成する。以上により、固体撮像素子１ａが得られる。
【００５２】
＜固体撮像素子の構成＞
このようにして得られた固体撮像素子１ａは、第２基板３１の表面側に、トランジスタＴｒや画素電極４３を備えた画素回路を含む駆動回路を有している。この第２基板３１が、図１に示す基板３に対応している。そして、画素回路を構成する画素電極４３に接続された状態で、第２基板３１上には半導体薄膜２３が設けられている。本実施形態においては、この半導体薄膜２３が、第２基板３１とは異なる第１基板（２１）上に成膜によって形成された膜であり、画素回路を含む駆動回路が形成された第２基板３１側に張り合わせによって転写されたものであるところが特徴的である。この半導体薄膜２３には、素子分離２５によって複数の光電変換部２３ａが設けられ、各光電変換部２３ａと各画素電極４３とが１：１で対応して接合されている。
【００５３】
また半導体薄膜２３の上部には、パッシベーション性を有するかまたは固定電荷を有する保護膜５１を介して、カラーフィルタ層５３およびオン・チップ・レンズ５５がこの順に設けられたものとなる。
【００５４】
＜第１実施形態の作用効果＞
以上説明した第１実施形態では、画素回路を含む駆動回路が形成された第２基板３１とは別の第１基板２１上に半導体薄膜２３が成膜される。このため、第２基板３１上に金属材料を用いて形成された駆動回路に対して影響を及ぼすことなく、所望の高温に設定したエピタキシャル成長による成膜および結晶化アニールを行うことで結晶性の良好な各種の半導体薄膜２３を得ることができる。そして、駆動回路が設けられた第２基板３１上に、半導体薄膜２３を張り合わせによって転写することで、駆動回路の上方に半導体薄膜２３からなる光電変換部２３ａを積層させることができる。
【００５５】
この結果、信頼性の良好な駆動回路の上部に、結晶性に優れた半導体薄膜からなる光電変換部を積層形成した固体撮像素子を得ることが可能になる。これにより、例えば高い光吸収係数と、広い波長域に渡る高い感度が得られるカルコパイライト構造の半導体薄膜２３を結晶性良好に成膜して光電変換部２３ａとして用いることができる。そして光電変換効率に優れた撮像特性の良好な固体撮像素子、およびこの固体撮像素子を備えた電子機器を得ることができる。
【００５６】
≪３．第２実施形態≫
＜固体撮像素子の製造方法＞
図４および図５は、第２実施形態の固体撮像素子の製造方法を説明する断面工程図である。以下、これらの図面に基づいて第２実施形態の固体撮像素子の製造方法を説明する。
【００５７】
先ず図４（Ａ）に示すように、単結晶材料からなる第１基板２１上に半導体薄膜２３をエピタキシャル成長によって成膜し、素子分離２５を形成して半導体薄膜２３を各光電変換部２３ａに分離する。ここまでは、第１実施形態において図２（Ａ）および図２（Ｂ）を用いて説明したと同様に行う。この際、特に半導体薄膜２３のエピタキシャル成長による成膜形成においては、成膜時の基板加熱温度を適切に設定することにより、結晶状態の良好な半導体薄膜２３を得ることが重要であることは、第１実施形態と同様である。
【００５８】
以上の後、本第２実施形態においては、分離された各光電変換部２３ａ上に、画素電極６１をパターン形成する。この画素電極６１は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。画素電極６１の形成は、金属材料膜の成膜と金属材料膜のパターニングによって行われる。
【００５９】
この画素電極６１は、各光電変換部２３ａ上を広く覆う形状でパターン形成されることが好ましく、より好ましくは光電変換部２３ａの全面を覆うパターン形状に形成される。これにより光電変換部２３ａでの光電変換によって得られた電荷を、画素電極６１から効率よく取り出すことが可能になる。また、各画素電極６１間を絶縁膜６３で埋め込み、画素電極６１−６１間を分離する。尚、画素電極６１は、埋め込み配線構造であっても良く、この場合、絶縁膜６３を成膜してこれに溝パターンを形成し、この溝パターン内に金属材料を埋め込んで画素電極６１を形成する。
【００６０】
図４（Ｂ）に示す工程は、第１実施形態において図２（Ｃ）を用いて説明したと同様に行い、第２基板３１の表面側に、トランジスタＴｒやその他の素子を配線接続してなる駆動回路を形成する。この駆動回路の一部は、撮像領域に配置される画素回路であり、各画素毎にパターン形成された画素電極４３を備えている。各画素電極４３は、第１基板（２１）上に形成した各光電変換部（２３ａ）に対して１：１で対応する形状でパターン形成されている。これは第１実施形態と同様である。ただし本第２実施形態で形成される各画素電極４３は、光電変換部（２３ａ）の平面形状と略同一にパターン形成される必要はなく、一回り小さい平面形状であって良い。
【００６１】
次に、図４（Ｃ）に示すように、第１基板２１の画素電極６１と、第２基板３１の画素電極４３とを向かい合わせ、これらが１：１で対応するように第１基板２１と第２基板３１とを位置合わせして対向配置させる。
【００６２】
この状態で図５（Ａ）に示すように、画素電極６１と画素電極４３とを接合させるように、第１基板２１と第２基板３１とを張り合わせる。この際、表面活性化接合法や加温加圧法など公知の方法により、画素電極６１と画素電極４３とを直接接合させる。これにより、駆動回路を構成する画素電極４３に対して、光電変換部２３ａを構成する半導体薄膜２３を画素電極６１を介して接続させる状態で、第１基板２１と第２基板３１とを張り合わせる。尚この工程では、画素電極６１と画素電極４３とが１：１で対応してずれることがないように、位置合わせした状態を保ちながら第１基板２１と第２基板３１とを張り合わせることが重要である。
【００６３】
以上の後は、第１実施形態と同様に行う。
【００６４】
すなわち先ず、図５（Ｂ）に示すように、第２基板３１側に光電変換部２３ａが形成された半導体薄膜２３を残す状態で、半導体薄膜２３から第１基板２１を除去し、第２基板３１の上方において各光電変換部２３ａを露出させる。
【００６５】
その後、図５（Ｃ）に示すように、光電変換部２３ａを構成する半導体薄膜２３上に、パッシベーション性を有するか、または半導体薄膜２３表面の欠陥順位を補償するための固定電荷を有するか少なくとも一方を有する材料膜からなる保護膜５１を成膜する。次で、保護膜５１上に、各光電変換部２３ａに対応させて、各色フィルタをパターン形成してなるカラーフィルタ層５３を形成し、さらにオン・チップ・レンズ５５を形成する。以上により、固体撮像素子１ｂが得られる。
【００６６】
＜固体撮像素子の構成＞
このようにして得られた固体撮像素子１ｂが、第１実施形態の固体撮像素子（１ａ）と異なるところは、画素電極４３，６１が積層構造となっているところにあり、他の構成は第１実施形態と同様である。
【００６７】
すなわち、第２基板３１側に設けられた画素電極４３上に、さらに画素電極６１が積層され、この上部に光電変換部２３ａが設けられた構成である。このうち、第２基板３１側に設けられた画素電極４３は、光電変換部２３ａに対して１：１で対応して設けられていれば良く、その平面形状が光電変換部２３ａよりも小さくても良い。一方、この上部の光電変換部２３ａ側に設けられた画素電極６１は、光電変換部２３ａに対して１：１で対応して設けられており、かつその平面形状が光電変換部２３ａと略同一である。
【００６８】
＜第２実施形態の作用効果＞
以上説明した第２実施形態であっても、画素回路を含む駆動回路が形成された第２基板３１とは別の第１基板２１上に半導体薄膜２３が成膜される。このため第１実施形態と同様に、第２基板３１上の駆動回路に対して影響を及ぼすことなく、所望の高温に設定したエピタキシャル成長による成膜および結晶化アニールを行うことで結晶性の良好な各種の半導体薄膜２３を得ることができる。そして、駆動回路が設けられた第２基板３１上に、結晶性の良好な半導体薄膜２３を張り合わせによって転写することができる。
【００６９】
この結果、信頼性の良好な駆動回路の上部に、結晶性に優れた半導体薄膜からなる光電変換部を積層形成した固体撮像素子を得ることが可能になる。これにより例えば高い光吸収係数と、広い波長域に渡る高い感度が得られるカルコパイライト構造の半導体薄膜２３を結晶性良好に成膜して光電変換部２３ａとして用いることができる。そして光電変換効率に優れた撮像特性の良好な固体撮像素子、およびこの固体撮像素子を備えた電子機器を得ることができる。
【００７０】
また特に、本第２実施形態においては、第１基板２１と第２基板３１とを張り合わせる前に、第１基板２１上において素子分離された光電変換部２３ａ上に画素電極６１を形成している。このため、張り合わせの位置精度に影響されることなく、光電変換部２３ａ上を広く覆う画素電極６１を設けることができ、画素電極６１を介しての光電変換部２３ａからの電荷の取り出しを効率良く行うことが可能な固体撮像素子１ｂを確実に形成可能である。
【００７１】
≪４．第１，第２実施形態に適用する画素回路の一例≫
図６は、第１実施形態の固体撮像素子１ａおよび第２実施形態の固体撮像素子１ｂに設けられる画素回路の一例を示す要部回路図である。尚、画素回路は、撮像領域に配置される回路であって、固体撮像素子１ａ，１ｂに設けられる駆動回路の一部を構成する回路である。
【００７２】
この回路図に示すように、各光電変換部２３ａには３つのトランジスタＴｒ１〜Ｔｒ３が接続されている。これらのトランジスタは、リセットトランジスタＴｒ１、増幅トランジスタＴｒ２、および選択トランジスタＴｒ３である。このうち、増幅トランジスタＴｒ２が、第１実施形態および第２実施形態において断面図で図示したトランジスタ（Ｔｒ）に相当している。この増幅トランジスタＴｒ２のゲート電極に対して、画素電極を介して光電変換部２３ａが接続されている。
【００７３】
リセットトランジスタＴｒ１は、画素駆動線１１のうちの一つであるリセット線１１-1にゲート電極を接続させ、ソース／ドレインの一方を光電変換部２３ａに接続させ、他方を電源電圧Ｖｄｄに接続させている。増幅トランジスタＴｒ２は、ゲート電極を光電変換部２３ａとリセットトランジスタＴｒ１との間に接続させ、ソース／ドレインの一方を電源電圧Ｖｄｄに接続させ、他方を選択トランジスタＴｒ３のソース／ドレインに接続させている。選択トランジスタＴｒ３は、画素駆動線１１のうちの一つである選択線１１-2にゲート電極を接続させ、ソース／ドレインの一方を増幅トランジスタＴｒ２に接続させ、ソース／ドレインの他方を垂直信号線１３に接続させている。
【００７４】
以上の画素回路では、リセット線１１-1からのリセット信号ＲＳＴの印加によって、光電変換部２３ａの信号電荷がリセットされる。その後、選択線１１-2からの選択信号ＳＥＬの印加により、同一の選択線１１-2を共有する各画素の光電変換部２３ａからの信号電荷が、垂直信号線１３に順次読み出される。
【００７５】
≪５．変形例１≫
図７は、第１実施形態の変形例としての固体撮像素子１ａ’の構成を説明する要部断面図である。この図に示す固体撮像素子１ａ’は、光電変換部２３ａに接合された画素電極４３を、画素回路を構成するトランジスタＴｒのソース／ドレイン３５に接続させた構成であり、他の構成は第１実施形態と同様である。
【００７６】
このような構成の固体撮像素子１ａ’の製造は、第１実施形態において図２（Ｃ）を用いて説明した駆動回路の形成工程において、素子および配線のレイアウトが変更されるのみで、他の工程は第１実施形態と同様に行なうことが可能である。したがって、第１実施形態と同様の効果を得ることができる。
【００７７】
≪６．変形例２≫
図８は、第２実施形態の変形例としての固体撮像素子１ｂ’の構成を説明する要部断面図である。この図に示す固体撮像素子１ｂ’は、光電変換部２３ａに接合された画素電極４３，６１を、画素回路を構成するトランジスタＴｒのソース／ドレイン３５に接続させた構成であり、他の構成は第２実施形態と同様である。
【００７８】
このような構成の固体撮像素子１ｂ’の製造は、第２実施形態において図４（Ｂ）を用いて説明した駆動回路の形成工程において、素子および配線のレイアウトが変更されるのみで、他の工程は第２実施形態と同様に行なうことが可能である。したがって、第２実施形態と同様の効果を得ることができる。
【００７９】
≪７．変形例１，２に適用する画素回路の一例≫
図９は、変形例１の固体撮像素子１ａ’および変形例２の固体撮像素子１ｂ’に設けられる画素回路の一例を示す要部回路図である。尚、画素回路は、撮像領域に配置される回路であって、固体撮像素子１ａ’，１ｂ’に設けられる駆動回路の一部を構成する回路である。
【００８０】
図９に示す画素回路が、先の図６を用いて説明した画素回路と異なるところは、新たに転送トランジスタＴｒ４を加えた４つのトランジスタＴｒ１〜Ｔｒ４で構成されているところにある。４つのトランジスタＴｒ１〜Ｔｒ４のうち、追加した転送トランジスタＴｒ４が、変形例１および変形例２において断面図で図示したトランジスタ（Ｔｒ）に相当している。この転送トランジスタＴｒ４のソース／ドレインの一方に対して、画素電極を介して光電変換部２３ａが接続されているのである。
【００８１】
転送トランジスタＴｒ４は、光電変換部２３ａとリセットトランジスタＴｒ１との間に設けられている。この転送トランジスタＴｒ４は、画素駆動線１１のうちの一つである転送線１１-3にゲート電極を接続させている。またソース／ドレインの一方を光電変換部２３ａとの間に接続させている。さらに、ソース／ドレインの他方を、フローティングディフュージョンＦＤにおいて、増幅トランジスタＴｒ２のゲート電極とリセットトランジスタＴｒ1とに接続させている。
【００８２】
以上の画素回路では、リセット線１１-1からのリセット信号ＲＳＴの印加によって、フローディングディフュージョンＦＤの信号電荷がリセットされる。その後、転送線１１-3からの転送信号ＴＧの印加によって、転送線１１-3を共有する画素の光電変換部２３ａから信号電荷が順次読み出される。次いで、選択線１１-2からの選択信号ＳＥＬの印加により、選択線１１-2を共有する画素からの信号電荷が垂直信号線１３に順次読み出される。
【００８３】
≪８．変形例３≫
図１０は、第２実施形態の変形例としての固体撮像素子１ｂ”の構成を説明する要部断面図である。この図に示す固体撮像素子１ｂ”は、光電変換部２３ａに接合させて設けた画素電極４３，６１を、画素回路を構成する２つのトランジスタＴｒのソース／ドレイン３５とゲート電極３９とにそれぞれに接続させた構成であり、他の構成は第２実施形態と同様である。
【００８４】
このような構成の固体撮像素子１ｂ”の製造は、第２実施形態において図４（Ｂ）を用いて説明した駆動回路の形成工程において、素子および配線のレイアウトが変更されるのみで、他の工程は第２実施形態と同様に行なうことが可能である。したがって、第２実施形態と同様の効果を得ることができる。
【００８５】
ただし、駆動回路の形成工程においては、例えば図１０に示したように、第２基板３１の上方に必要に応じて多層配線を形成する。この場合、第２基板３１上にゲート絶縁膜３７を介してゲート電極３９を含む電極層を形成した後、第１層間絶縁膜４１-1を成膜してこの上部に中間配線層３９’を形成し、これを第２層間絶縁膜４１-2で覆い、この上部に画素電極４３をパターン形成する。このような中間配線層３９’を備えた多層配線構造の形成工程は、通常の半導体プロセスにしたがって行えば良く、またダマシン工程を適用しても良いことは、他の実施形態と同様である。尚、このような多層配線構造は、第１実施形態、第２実施形態、さらにはこれらの変形例１，２の構成に対しても、必要に応じて適用可能である。
【００８６】
≪９．変形例３に適用する画素回路の一例≫
図１１は、変形例３の固体撮像素子１ｂ”に設けられた画素回路の一部を示す要部回路図であり、グローバルシャッタ機能を有する画素回路の一例である。尚、画素回路は、撮像領域に配置される回路であって、固体撮像素子１ｂ”に設けられる駆動回路の一部を構成する回路である。また、本発明に適用されるグローバルシャッタ機能を有する画素回路は、図１１に示す構成に限定されることはなく、様々な構成が適用可能である。
【００８７】
図１１示す画素回路が、図９を用いて説明した画素回路と異なるところは、さらに第２増幅トランジスタＴｒ５と、第２リセットトランジスタＴｒ６とが追加された６つのトランジスタＴｒ１〜Ｔｒ６を有し、かつ容量素子Ｃを設けたところにある。６つのトランジスタＴｒ１〜Ｔｒ６のうち、リセットトランジスタＴｒ１と第２増幅トランジスタＴｒ５が、変形例３において断面図で図示したトランジスタ（Ｔｒ）に相当している。
【００８８】
第２増幅トランジスタＴｒ５は、光電変換部２３ａおよびリセットトランジスタＴｒ１と、転送トランジスタＴｒ４との間に設けられている。この第２増幅トランジスタＴｒ５は、光電変換部２３ａとリセットトランジスタＴｒ１との間にゲート電極を接続させている。また第２増幅トランジスタＴｒ５は、ソース／ドレインの一方を電源電圧Ｖｄｄに接続させ、ソース／ドレインの他方を転送トランジスタＴｒ４のソース／ドレインに接続させている。
【００８９】
第２リセットトランジスタＴｒ６は、転送トランジスタＴｒ５と増幅トランジスタＴｒ２との間に設けられている。この第２リセットトランジスタＴｒ６は、画素駆動線１１のうちの一つである第２リセット線１１-4にゲート電極を接続させている。またソース／ドレインの一方を電源電圧Ｖｄｄに接続させ、ソース／ドレインの他方を転送トランジスタＴｒ４と増幅トランジスタＴｒ２との間のフローティングディフュージョンＦＤに接続させている。
【００９０】
容量素子Ｃは、一方の電極をフローティングディフュージョンＦＤに接続させ、他方の電極が接地している。
【００９１】
このような画素回路では、フローティングディフュージョンＦＤと容量素子Ｃとの２箇所を記録部としたグローバルシャッタ機能が構成される。この際、第２リセット線１１-4から第２リセットトランジスタＴｒ６への第２リセット信号ＲＳＴ２の印加によって、フローティングディフュージョンＦＤを全画素同時にリセットする。その後、光電変換部２３ａから全画素同時に電荷の読み出しを行うグローバルシャッタ機能が実現される。
【００９２】
図１２には、垂直信号線１３を共有する３画素分の信号電荷の読み出しを説明するチャート図を示す。この図に示すように、全画素同時に、リセット線１１-1からのリセット信号ＲＳＴ１の印加によって、光電変換部２３ａの信号電荷をリセットする。その後、全画素同時に、光電変換部２３ａにおいて露光期間が開始される。次に、所定の露光期間が終了したところで、全画素同時に、転送線１１-3からの転送信号ＴＧの印加によって、光電変換部２３ａで光電変換された信号電荷を容量素子Ｃに保持させる。その後、選択線１１-2を共有する画素毎に、選択線１１-2からの選択信号ＳＥＬの印加によって、容量素子Ｃに保持した信号電荷を垂直信号線１３に読み出す。この際、垂直信号線１３を共有する３画素には、各選択線１１-2から順次、選択信号ＳＥＬ（１），ＳＥＬ（２），ＳＥＬ（３）が印加され、異なるタイミングで垂直信号線１３に信号電荷が読み出される。
【００９３】
≪１０．第３実施形態≫
上述の各実施形態で説明した本発明に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【００９４】
図１３は、本発明に係る電子機器の一例として、固体撮像素子を用いたカメラの構成図を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ９１は、固体撮像素子１と、固体撮像素子１の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像素子１を駆動する駆動回路９５と、固体撮像素子１の出力信号を処理する信号処理回路９６とを有する。
【００９５】
固体撮像素子１は、上述した各実施形態および各変形例で説明した構成の固体撮像素子（１ａ，１ａ’，１ｂ，１ｂ’，１ｂ”）が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像素子１の撮像面上に結像させる。これにより、固体撮像素子１内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像素子１への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像素子１の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像素子１の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【００９６】
以上説明した本実施形態に係る電子機器によれば、光電変換効率に優れた固体撮像素子１を用いたことにより、高画質な画像を得ることが可能になる。
【符号の説明】
【００９７】
１，１ａ，１ａ’，１ｂ，１ｂ’，１ｂ”…固体撮像素子、２１…第１基板、２３…半導体薄膜、２３ａ…光電変換部、２５…素子分離領域、３１…第２基板、５１…保護膜、４３，５３…画素電極、９１…電子機器、９３…光学系、９６…信号処理回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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