(57)【要約】【課題】位置合わせ用のマークの内表面に形成された異物等に起因する、半導体素子への異物の影響を抑制することが可能な、半導体装置の製造方法を提供する。【解決手段】半導体基板ＳＵＢの主表面上に、第１の薄膜ＧＩ１および第２の薄膜ＧＩ２，ＧＥ，ＰＥがこの順に形成される。上記主表面上のうち、素子形成領域の周辺領域における第２の薄膜ＧＩ２，ＧＥ，ＰＥがパターニングされたマークＭＫを位置合わせのために用いながら、素子形成領域における第２の薄膜ＧＩ２，ＧＥ，ＰＥをパターニングして素子の構成部が形成される。上記構成部が形成される工程において、マークＭＫの内表面が保護膜ＲＳ２により被覆された状態で第２の薄膜ＧＩ２，ＧＥ，ＰＥがパターニングされる。【選択図】図１５
2012222034.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に、第１の薄膜および第２の薄膜をこの順に形成する工程と、
前記主表面上のうち、素子が形成される素子形成領域の周辺領域における前記第２の薄膜をパターニングする工程と、
前記パターニングする工程において形成されたマークを位置合わせのために用いながら、前記素子形成領域における前記第２の薄膜をパターニングして前記素子の構成部を形成する工程とを備えており、
前記パターニングする工程において、前記素子形成領域において隣り合う１対の前記素子に挟まれた領域における前記第２の薄膜の少なくとも一部が除去され、
前記構成部を形成する工程において、前記マークの内表面が保護膜により被覆された状態で前記第２の薄膜がパターニングされる、半導体装置の製造方法。
【請求項２】
前記マークは、前記主表面に沿う方向の幅が０．１μｍ以上である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記構成部を形成する工程において、前記保護膜は前記構成部を形成するパターニングに用いるレジスト材料であり、
前記レジスト材料は、平面視において、前記マークの面積以上の面積を有する領域を覆った状態で、前記構成部が形成される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記構成部は前記素子のゲート電極である、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記素子に挟まれた領域には分離絶縁膜が形成される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１の薄膜はシリコン酸化膜である、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記構成部は前記素子を電気的に接続する配線であり、前記配線は複数の金属薄膜が積層された積層金属膜である、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の薄膜は前記半導体基板の前記主表面に交差する方向に積層する積層構造を構成する層間絶縁膜である、請求項７に記載の半導体装置の製造方法。
【請求項９】
請求項１に記載の製造方法により形成された半導体装置。
【請求項１０】
請求項１に記載の製造方法により形成された半導体装置が複数形成されている半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法、半導体基板に関し、より特定的には、位置合わせ用のマークを用いた半導体装置の製造方法、および当該製造方法により形成された半導体装置や半導体基板に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴い、半導体集積回路を構成する半導体素子の各部の寸法の縮小が進んでいる。このためたとえば下記の非特許文献１に記載のように、ゲート電極を通常の写真製版を用いて加工する際に、いわゆる２回加工がなされることがある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】C.Auth、外３３名、「45nm High-k + Metal Gate Strain-Enhanced Transistors」、2008 Symposium on VLSI Technology Digest of Technical Papers、米国、IEEE、２００８年、ｐ．１２８−１２９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１の２回加工においては具体的には、１回目の加工において、複数のゲート電極が平面視において延在する方向に関して連続するようなパターンのみが形成される。その後、２回目の加工において、各半導体素子のゲート電極を形成するため、上記１回目の加工にて形成されたパターンが、互いに隣り合う半導体素子ごとのゲート電極となるように切断される。このようにすれば、たとえ微細化により１対の隣接するゲート電極の間隔が小さくなった場合においても、各々のゲート電極は、平面視における端部が丸くなることなく、角状の鋭い端部となるように形成される。
【０００５】
しかし上記の方法においては、ゲート電極を構成する導電膜の１回目の加工（エッチング）の際に、ゲート電極の加工時に位置合わせのために用いられるマークの内表面を構成する誘電体膜がエッチングされたり、当該マークの内表面上に残渣としての異物が付着する可能性がある。このような状況で、ゲート電極の最終的な形状を形成するための、当該導電膜の２回目の加工がなされれば、誘電体膜の下地の基板がエッチングされたり、エッチング材料との反応により上記異物が変質したりする可能性がある。当該異物が変質すれば、これを除去することが困難になることがある。このような下地基板のエッチングや異物は、たとえマークの形成部に発生したものであっても、素子が形成される領域に廻り込めば、当該素子の特性を劣化させる可能性がある。
【０００６】
本発明は、以上の問題に鑑みなされたものである。その目的は、微細化された半導体素子を上記２回加工により形成する場合においても、意図しない領域におけるエッチングや、異物の発生を抑制することが可能な半導体装置の製造方法を提供することである。また当該製造方法を用いた半導体装置や半導体基板を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面上に、第１の薄膜および第２の薄膜がこの順に形成される。上記主表面上のうち、素子が形成される素子形成領域の周辺領域における第２の薄膜がパターニングされる。上記パターニングする工程において形成されたマークを位置合わせのために用いながら、素子形成領域における第２の薄膜をパターニングして素子の構成部が形成される。上記パターニングする工程において、素子形成領域において隣り合う１対の素子に挟まれた領域における第２の薄膜の少なくとも一部が除去される。上記構成部が形成される工程において、マークの内表面が保護膜により被覆された状態で第２の薄膜がパターニングされる。
【発明の効果】
【０００８】
上記一の実施例によれば、マークの内表面が保護膜により被覆された状態で、素子の構成部を形成する第２の薄膜がパターニングされる。このため、素子の構成部を形成する第２の薄膜がパターニングされる際に、マークの内表面が第２の薄膜のエッチング材料の曝露を受けることが抑制される。このため、下地基板がエッチングされたり、内表面の異物が変質するなどの不具合の発生が抑制でき、素子が形成される領域の特性の劣化が抑制される。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】実施の形態１における、図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う部分における概略断面図である。
【図４】実施の形態１において形成されるマークのより具体的な第１例を示す、概略平面図である。
【図５】図４のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】実施の形態１において形成されるマークのより具体的な第２例を示す、概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】図２に示す実施の形態１における半導体装置の製造方法の第１工程を示す概略平面図である。
【図９】図８のＩＸ−ＩＸ線に沿う部分における概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第２工程を示す概略平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う部分における概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第３工程を示す概略平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う部分における概略断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第４工程を示す概略平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う部分における概略断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第５工程を示す概略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う部分における概略断面図である。
【図１８】実施の形態１と比較例とに共通の、ゲート電極の加工方法を説明する第１平面図である。
【図１９】実施の形態１と比較例とに共通の、ゲート電極の加工方法を説明する第２平面図である。
【図２０】実施の形態１と比較例とに共通の、ゲート電極の加工方法を説明する第３平面図である。
【図２１】本発明の比較例における半導体装置の製造方法の、図１２および図１３の工程に続く第４工程を示す概略平面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う部分における概略断面図である。
【図２３】本発明の比較例における半導体装置の製造方法の第５工程を示す概略平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分における概略断面図である。
【図２５】本発明の比較例における半導体装置の製造方法の第６工程を示す概略平面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う部分における概略断面図である。
【図２７】図１中の丸点線「ＩＩ」で囲まれた領域の、図２とは異なる変形例を示す概略拡大平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う部分における概略断面図である。
【図２９】図２７に示す本実施の形態の変形例における半導体装置の製造方法の、図８および図９の工程に続く第４工程を示す概略平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う部分における概略断面図である。
【図３１】本発明の変形例における半導体装置の製造方法の第５工程を示す概略平面図である。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う部分における概略断面図である。
【図３３】実施の形態２における、図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う部分における概略断面図である。
【図３５】実施の形態２において形成されるマークのより具体的な例を示す、概略平面図である。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う部分における概略断面図である。
【図３７】図３３に示す実施の形態２における半導体装置の製造方法の第１工程を示す概略平面図である。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う部分における概略断面図である。
【図３９】実施の形態２における半導体装置の製造方法の第２工程を示す概略平面図である。
【図４０】図３９のＸＬ−ＸＬ線に沿う部分における概略断面図である。
【図４１】実施の形態２における半導体装置の製造方法の第３工程を示す概略平面図である。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う部分における概略断面図である。
【図４３】実施の形態２における半導体装置の製造方法の第４工程を示す概略平面図である。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う部分における概略断面図である。
【図４５】実施の形態２における半導体装置の製造方法の第５工程を示す概略平面図である。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う部分における概略断面図である。
【図４７】実施の形態２における半導体装置の製造方法の第６工程を示す概略平面図である。
【図４８】図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う部分における概略断面図である。
【図４９】実施の形態３における、図１中の丸点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図５０】図４９のＬ−Ｌ線に沿う部分における概略断面図である。
【図５１】実施の形態３において形成されるマークのより具体的な例を示す、概略平面図である。
【図５２】図５１のＬＩＩ−ＬＩＩ線に沿う部分における概略断面図である。
【図５３】図４９に示す実施の形態３における半導体装置の製造方法の第１工程を示す概略平面図である。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う部分における概略断面図である。
【図５５】実施の形態３における半導体装置の製造方法の第２工程を示す概略平面図である。
【図５６】図５５のＬＶＩ−ＬＶＩ線に沿う部分における概略断面図である。
【図５７】実施の形態３における半導体装置の製造方法の第３工程を示す概略平面図である。
【図５８】図５７のＬＶＩＩＩ−ＬＶＩＩＩ線に沿う部分における概略断面図である。
【図５９】実施の形態３における半導体装置の製造方法の第４工程を示す概略平面図である。
【図６０】図５９のＬＸ−ＬＸ線に沿う部分における概略断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１１】
図１を参照して、本実施の形態において形成される半導体ウェハＳＷには、複数のチップ領域ＩＭＣおよびダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＷは、たとえばシリコンなどの半導体結晶からなる半導体基板を含んでいる。半導体基板における不純物の導電型は、いわゆるｎ型であってもよいし、ｐ型であってもよい。ここでの複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１２】
図１および図２を参照して、複数のチップ領域ＩＭＣの各々は素子形成領域であり、素子形成領域には、たとえばＭＩＳ（Metal Insulator Semiconductor）トランジスタ、ダイオードなどの半導体素子ＴＭが形成される。また複数のダイシングライン領域ＤＬＲの各々は、半導体ウェハＳＷを複数のチップ領域ＩＭＣからなる半導体チップに分割するために用いられる領域である。ダイシングライン領域ＤＬＲはマーク形成領域（素子形成領域の周辺領域）を含む領域であり、ＭＩＳトランジスタなどの半導体素子を写真製版にて形成する際にパターニングする位置を決定する（位置合わせ）ために用いられるマークが形成される。
【００１３】
図２および図３を参照して、半導体基板ＳＵＢは、図１の半導体ウェハＳＷの下地基板である。半導体基板ＳＵＢの一方（図３における上側）の主表面上には、たとえばシリコン酸化膜からなる分離絶縁膜ＳＩＦが形成されている。半導体基板ＳＵＢの素子形成領域ＩＭＣとマーク形成領域ＤＬＲとは、分離絶縁膜ＳＩＦにより、互いに平面視において分離されている。素子形成領域ＩＭＣにおいては、平面視において互いに間隔をおいて複数形成される半導体素子ＴＭ同士が、分離絶縁膜ＳＩＦにより、互いに平面視において分離されている。
【００１４】
半導体素子ＴＭがＭＩＳトランジスタである場合、ＭＩＳトランジスタＴＭは、チャネル領域と、１対の不純物領域としてのソース領域ＳＯ、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩ１と、誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥとを有している。
【００１５】
ソース領域ＳＯとドレイン領域ＤＲとは、半導体基板ＳＵＢの一方の主表面に互いに間隔をおいて形成されている。たとえば半導体基板ＳＵＢがｎ型のシリコン単結晶からなり、トランジスタＴＭがいわゆるｎチャネル型トランジスタである場合には、ソース領域ＳＯやドレイン領域ＤＲは、半導体基板ＳＵＢの一方の主表面に配置されるｐ型ウェル領域ＷＬに形成されることが好ましい。
【００１６】
ウェル領域ＷＬ上には、ゲート絶縁膜ＧＩ１（第１の薄膜）と、誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥとがこの順に積層されている。ゲート絶縁膜ＧＩ１は分離絶縁膜ＳＩＦが形成されない領域のほぼ全面を覆うように形成される。誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥとの積層構造（第２の薄膜）は、ゲート絶縁膜ＧＩ１に比べて平面視において小さい面積を有している。誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥとの積層構造は半導体素子ＴＭのゲート電極（構成部）を構成している。
【００１７】
素子形成領域ＩＭＣにおいて複数並ぶゲート電極は、平面視においてたとえば矩形状の長尺形状を有している。隣接する１対の素子ＴＭに注目すれば、ゲート電極の長手方向の端部同士が対向するように配置されている。したがって図２の上下方向に関して隣接する複数の素子ＴＭのゲート電極同士は、長手方向（延在する方向）が互いに略平行となる。また図２の上下方向に関して隣接する複数の素子ＴＭのゲート電極は、全てほぼ一直線上に乗るように配置されている。言い換えれば、図２の上下方向に関して隣接する複数の素子ＴＭのゲート電極同士は、図２の左右方向に関する位置（座標）がほぼ等しい。
【００１８】
マーク形成領域ＤＬＲにおいても、平面視における一部において、分離絶縁膜ＳＩＦが形成されずに誘電体膜ＧＩ１で覆われた領域が存在する。マーク形成領域においても、半導体素子ＴＭのゲート電極と同様の（誘電体膜ＧＩ２、金属膜ＧＥ、多結晶シリコン膜ＰＥからなる）積層構造が形成されている。そしてマーク形成領域のうち平面視における一部において溝部ＭＫが形成されている。溝部ＭＫは、マーク形成領域の積層構造が欠落した溝形状を形成する領域である。ここでは一例として、平面視において２本の直線が互いにほぼ直交する、十字型の溝部ＭＫ（マーク）が示されている。溝部ＭＫは半導体素子ＴＭの形成時にパターニングするための位置合わせ用のマークとして用いられる。
【００１９】
図４〜図７を参照して、図２および図３に示すマークＭＫは、ＭＩＳトランジスタＴＭのゲート電極と同様の、誘電体膜ＧＩ２、金属膜ＧＥと多結晶シリコン膜ＰＥとの積層構造の壁面により形成されている。図４〜図７においては、後述する素子形成領域のパターニング工程（いわゆる２回目の加工）時に用いるレジストＲＳが、先に形成されたマークＭＫの内表面を覆うように塗布された態様を示している。またレジストＲＳは平面視において、マークＭＫの面積以上の面積を有する領域を覆っている（レジストＲＳはマークＭＫの外側の領域の一部をも覆っている）。
【００２０】
図４および図５においては、マークＭＫは、半導体基板ＳＵＢの主表面上の分離絶縁膜ＳＩＦ上に形成されている。これに対して図６および図７においては、マークＭＫは、半導体基板ＳＵＢの主表面上の誘電体膜ＧＩ１上に形成されている。このようにマークＭＫの底面は、分離絶縁膜ＳＩＦであってもよいし、誘電体膜ＧＩ１であってもよい。本実施の形態では、このことを説明するために、たとえば図２および図３において、シリコン酸化膜ＧＩ１と分離絶縁膜ＳＩＦとの両者の上にまたがるようにマークＭＫが形成された態様を示している。
【００２１】
半導体ウェハＳＷは、ダイシング工程により個々の半導体チップＩＭＣ（半導体装置）に分割する前においては、上記の半導体素子ＴＭとマークＭＫとが共存する状態となっている。次に図８〜図１７を参照して、上記の構成を有する本実施の形態の半導体チップＩＭＣ（半導体ウェハＳＷ）の製造方法について、単一のチップ領域ＩＭＣとダイシングライン領域ＤＬＲとに着目しながら説明する。
【００２２】
図８および図９を参照して、まずシリコンやゲルマニウムなどの単結晶からなる半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢは図１の半導体ウェハＳＷの下地として用いられる基板である。
【００２３】
次に素子形成領域、マーク形成領域ともに、当該半導体基板ＳＵＢの一方の主表面上に、分離絶縁膜ＳＩＦが形成される。具体的には、まず半導体基板ＳＵＢの一方の主表面上に形成されるシリコン酸化膜やシリコン窒化膜が、通常の写真製版によりパターニングされる。形成されるパターンをマスクとして、たとえばドライエッチング技術により基板ＳＵＢを部分的に除去し、溝が形成される。次にその溝の内壁面を熱酸化した後、溝の内部を充填するように、たとえばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜からなる分離絶縁膜ＳＩＦが形成される。
【００２４】
分離絶縁膜ＳＩＦは、後に形成される複数の半導体素子ＴＭ間を互いに電気的に分離したり、素子形成領域ＩＭＣとマーク形成領域ＤＬＲとを互いに電気的に分離したりするものである。分離絶縁膜ＳＩＦは、たとえば通常の写真製版により、半導体基板ＳＵＢの主表面上の必要な領域にのみ配置されるようにパターニングされる。具体的には、たとえば後に半導体素子ＴＭが形成される領域以外の領域に分離絶縁膜ＳＩＦが形成されることが好ましい。またマーク形成領域ＤＬＲにおいては、たとえば後にマークが形成される領域やその周囲など、任意の領域に分離絶縁膜ＳＩＦが形成されうる。
【００２５】
分離絶縁膜ＳＩＦが形成された後に、半導体素子ＴＭが形成される領域にウェル領域ＷＬが形成される。ウェル領域ＷＬは、通常の写真製版およびイオン注入技術を用いて形成される。たとえば半導体基板ＳＵＢがｎ型の半導体結晶からなる場合には、ｐ型不純物領域としてのウェル領域ＷＬが形成される。
【００２６】
図１０および図１１を参照して、分離絶縁膜ＳＩＦやウェル領域ＷＬが形成された半導体基板ＳＵＢの主表面上に、誘電体膜ＧＩ１（第１の薄膜）と、誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥと（第２の薄膜）がこの順に積層される。誘電体膜ＧＩ１はたとえばシリコン酸化膜からなる絶縁膜であることが好ましく、誘電体膜ＧＩ２はたとえばシリコン窒化膜からなる絶縁膜であることが好ましい。また金属膜ＧＥはたとえばアルミニウムやタングステンからなる薄膜であることが好ましい。
【００２７】
図１１においては、たとえば通常の写真製版およびエッチングにより、分離絶縁膜ＳＩＦが形成されない領域のみに誘電体膜ＧＩ１が形成されている。そして誘電体膜ＧＩ２およびその上部の各薄膜は、分離絶縁膜ＳＩＦと平面視において重なる領域を含めて形成されている。しかし誘電体膜ＧＩ１も誘電体膜ＧＩ２などと同様に、分離絶縁膜ＳＩＦと平面視において重なる領域を含めて形成されてもよい。また図１１においては、分離絶縁膜ＳＩＦの最上面（図１１における最も上部の表面）が、たとえばウェル領域ＷＬ上のゲート絶縁膜ＧＩ１の最上面よりも上側を延在する。しかし分離絶縁膜ＳＩＦが領域間を電気的に分離する機能を確保できれば、分離絶縁膜ＳＩＦの最上面とウェル領域ＷＬの最上面との、図１１の上下方向に関する高さがほぼ同じであってもよい。
【００２８】
図１２および図１３を参照して、たとえばフォトレジストＲＳ１などの感光剤が多結晶シリコン膜ＰＥ上に塗布され、通常の写真製版およびエッチング（パターニング）がなされる。この処理により、マーク形成領域ＤＬＲの一部の領域における誘電体膜ＧＩ２、金属膜ＧＥおよび多結晶シリコン膜ＰＥが除去され、溝状のマークＭＫが形成される。ここでマークＭＫの底面（図１３におけるマークＭＫの最下部の面）は、半導体素子ＴＭのチャネル領域などに相当する活性領域と同一材料、すなわちシリコン酸化膜からなる誘電体膜ＧＩ１であってもよい。あるいはマークＭＫの底面は、シリコン酸化膜からなる分離絶縁膜ＳＩＦであってもよい。図１２および図１３においてはそのことを示すために、マークＭＫの底面は、左側半分が誘電体膜ＧＩ１となっており、右側半分が分離絶縁膜ＳＩＦとなっている。
【００２９】
マークＭＫが形成されるパターニングの際、同時に素子形成領域ＩＭＣにおいても、その一部の領域において誘電体膜ＧＩ２、金属膜ＧＥおよび多結晶シリコン膜ＰＥが除去され、底に誘電体膜ＧＩ１を残して溝部ＴＲが形成される。この溝部ＴＲは、後に１対の半導体素子ＴＭが形成される領域に挟まれた領域に形成されることが好ましい。より具体的には、溝部ＴＲは、たとえば半導体素子ＴＭがＭＩＳトランジスタである場合に、平面視において延在するＭＩＳトランジスタのゲート電極の端部に挟まれた領域を含むように形成されることが好ましい。形成されるＭＩＳトランジスタは図１２における左右方向が長手方向となり、当該長手方向の中心部にゲート電極が形成される。このため溝部ＴＲは、図１２の上下方向に隣接する１対のＭＩＳトランジスタが形成される領域に挟まれた領域に、図１２の左右方向に延在するように形成される。
【００３０】
図１４および図１５を参照して、ゲート電極としての構成部を形成するためのフォトレジストＲＳ２が塗布され、通常の写真製版およびエッチングがなされる。この処理により、ＭＩＳトランジスタＴＭのゲート電極を形成しようとする領域と平面視において重なる領域、およびマークＭＫの内表面を被覆するように、レジストＲＳ２のパターン（保護膜）が形成されることが好ましい。より具体的には、レジストＲＳ２のパターンは、ゲート電極を形成しようとする領域に加えて、マーク形成領域ＤＬＲにおいてたとえばマークＭＫを充填するように配置されることが好ましい。このようにすれば、レジストＲＳ２は、マークＭＫの内表面すなわちマークＭＫの内部の側面（図１５の多結晶膜ＰＥから誘電体膜ＧＩ２まで上下方向に延びる側面）および底面を被覆することができる。当該保護膜（レジストＲＳ２）により、マークＭＫの内表面は露出されないよう保護される。
【００３１】
レジストＲＳ２がマークＭＫの内表面のほぼ全面を覆うためには、マークＭＫの平面視における面積以上の面積を有するようにレジストＲＳ２を形成することが好ましい。マークＭＫの内表面を保護するレジストＲＳ２は、図１５に示すように、マークＭＫの平面視における面積よりも大きい面積を有する領域に形成されてもよい。この場合レジストＲＳ２のパターンは、マークＭＫの内表面を被覆するようにマークＭＫの内部を充填しつつ、平面視におけるマークＭＫの外周部の少なくとも一部をも被覆するように形成される。このようにすれば、マークＭＫの内部を確実に被覆するようにレジストＲＳ２のパターンを形成することができる。ただし後述するようにたとえばマークＭＫと平面視において重なる領域のみに形成されてもよい。
【００３２】
図１６および図１７を参照して、マークＭＫをレジストパターンＲＳ２で覆ったまま、
素子形成領域ＩＭＣに形成されたレジストパターンＲＳ２をマスクとしたエッチングがなされる。この処理により、素子形成領域ＩＭＣの誘電体膜ＧＩ２などがパターニングされ、ゲート電極が形成される。このゲート電極は、誘電体膜ＧＩ２と金属膜ＧＥと多結晶シリコン膜ＰＥとの積層構造である。図１６および図１７に示すマーク形成領域の態様は、図４および図５に示すマーク形成領域に対応する。
【００３３】
ここで、マーク形成領域のレジストパターンＲＳ２がマークＭＫの内表面を被覆したままの状態で、ゲート電極を形成するパターニングがなされる。その後、新たなマスクを用いたイオン注入技術により、ウェル領域ＷＬの内部にソース領域ＳＯおよびドレイン領域ＤＲが形成される。
【００３４】
レジストパターンＲＳ２が除去されることにより、図２および図３に示す態様の半導体素子ＴＭやマークＭＫが形成される。なお図示は省略されるが、実際には図２および図３に示す態様の半導体素子ＴＭに、後工程を経ることにより、さらに配線や絶縁膜などが形成された構成の半導体素子を複数有する半導体基板（半導体ウェハＳＷ：図１参照）が形成される。さらに半導体ウェハＳＷがダイシングライン領域ＤＬＲにおいてダイシングされることにより、個々のチップ領域ＩＭＣとしての半導体チップが形成される。
【００３５】
次に、本実施の形態の作用効果について、図１８〜図２６の比較例を参照しながら説明する。まず図１８〜図２０を参照しながら、本実施の形態と比較例とに共通の、ゲート電極の加工方法について説明する。
【００３６】
図１８〜図２０においては、素子形成領域の上面図のみ示している。図１８を参照して、半導体素子ＴＭは図２〜図３に示す本実施の形態の半導体素子ＴＭと同様の構成（多結晶シリコン膜ＰＥなどを有する積層構造）を有するＭＩＳトランジスタである。図１８においても本実施の形態と同様に複数の半導体素子ＴＭのゲート電極同士が互いに略平行に、かつほぼ一直線上に乗るように配置されている。また半導体素子ＴＭの周囲には、素子ＴＭ同士を電気的に分離する分離絶縁膜ＳＩＦが形成されている。
【００３７】
特に半導体集積回路の微細化が進み、図１８の隣接する１対のゲート電極の長手方向の端部同士の間隔が小さくなれば、当該端部に挟まれた領域を通常の写真製版にて精密にエッチング加工することが困難になる。その対策として、図１９を参照して、まずゲート電極が形成される領域に挟まれた領域を含む溝部ＴＲを形成するように、ゲート電極を構成する積層構造の薄膜がエッチングされる。その後、図２０を参照して、ゲート電極を形成する領域のみ残るように、他の領域の当該積層構造がエッチング除去される。図１９に示す工程と図２０に示す工程とのいわゆる２回加工がなされることにより、図２０に示すゲート電極（多結晶シリコン膜ＰＥ）が形成される。上記の本実施の形態においても、図１２、図１４および図１６に示すように、図１８〜図２０と同様の加工方法（いわゆる２回加工）が用いられる。
【００３８】
次に図２１〜図２６を参照して、本実施の形態の比較例におけるマーク形成領域を含む製造方法について説明する。当該比較例においては、図８〜図１３に示す本実施の形態と同様の処理がなされた後、図２１〜図２６に示す処理がなされる。したがって比較例においても、図１２および図１３に示す、上記２回加工のうち１回目の加工としての溝部ＴＲとＭＫとの形成（図１２および図１３参照）と、２回目の加工としてのゲート電極の形成（図２１〜図２６）とがなされる。
【００３９】
図２１および図２２の工程は、図１４および図１５の工程と比較して、マークＭＫの溝にレジストＲＳ２が充填されていない点において異なっている。すなわち本比較例においては、多結晶シリコン膜ＰＥなどの導電体膜をゲート電極としてパターニングするために用いるレジストＲＳ２が、マーク形成領域においてはすべてエッチングにより除去される。このためゲート電極のパターニングの際には、マークＭＫの内表面が露出された状態となる。同様に、図２３および図２４の工程は図１６および図１７と比較して、マークＭＫの内表面上にレジストＲＳ２のパターンが形成されないため、マーク形成領域ＤＬＲの薄膜ＰＥなどの積層構造はエッチングによりすべて除去される点において異なっている。また図２５および図２６は、図２および図３と比較して、マーク形成領域ＤＬＲには積層構造が形成されていない点において異なっている。
【００４０】
ここで、図２１および図２２に示す工程の前に行なう工程（図１２および図１３参照）において形成されるマークＭＫは通常、その良好な視認性を確保するために、平面視における（半導体基板ＳＵＢの主表面に沿う方向の）幅が０．１μｍ以上と比較的大きい。このように幅が比較的大きい溝部ＭＫを形成すれば、当該溝部ＭＫの内表面にオーバーエッチング部ＯＥや異物ＦＲＮが形成されることがある。オーバーエッチング部ＯＥとはマークＭＫを形成する際に誘電体膜ＧＩ２とともに、（本来エッチングされるべきでない）マークＭＫの底面を構成する誘電体膜ＧＩ１の一部がエッチングされた領域を意味する。また異物ＦＲＮとは、図１２および図１３においてマークＭＫを形成する際に、マークＭＫの底面を構成する分離絶縁膜ＳＩＦの上などに付着する、エッチング生成物やフォトレジストなどの残渣物である。
【００４１】
図２１〜図２６の比較例においては、マークＭＫの内表面がレジスト（保護膜）により保護されない状態で、ゲート電極を形成するためのエッチングがなされる。このためマークＭＫの形成等の際に生じたオーバーエッチング部ＯＥや異物ＦＲＮが露出された状態で、当該エッチングがなされる。
【００４２】
オーバーエッチング部ＯＥが露出した状態で図２３および図２４に示すゲート電極のパターニングがなされれば、そのとき用いられるエッチングガスやエッチング液により、オーバーエッチングされた誘電体膜ＧＩ１の下に存在する半導体基板ＳＵＢについてもエッチングされることがある。またマークＭＫの内表面上に形成された異物ＦＲＮが露出された状態で図２３および図２４に示すゲート電極のパターニングがなされれば、異物ＦＲＮがそのとき用いられるエッチングガスやエッチング液と反応して変質することがある。変質した異物ＦＲＮは、図２５および図２６に示す（レジストＲＳ２のパターンを除去する）工程においても、レジストＲＳ２と一緒に除去することが困難となる。
【００４３】
また図２５および図２６に示す工程にて残留した異物ＦＲＮがそれ以降の工程において剥がれた場合、当該異物ＦＲＮが素子形成領域に廻り込むことにより、素子ＴＭの性能等に影響を及ぼす可能性がある。オーバーエッチング部ＯＥによりその下部の半導体基板ＳＵＢの一部がエッチングされた場合においても、当該オーバーエッチング部に起因して形成された異物が、素子形成領域に廻り込むように付着する可能性がある。
【００４４】
そこで図１４〜図１７に示す本実施の形態のように、上記２回加工のうち２回目の加工において、マークＭＫの内表面を、ゲート電極のエッチングに用いるレジストＲＳ２と同一のレジストＲＳ２で覆う。この状態でゲート電極がエッチングされれば、マークＭＫの内表面のオーバーエッチング部ＯＥや異物ＦＲＮは、当該エッチングに用いるエッチングガスやエッチング液の曝露を受けない。これはオーバーエッチング部ＯＥや異物ＦＲＮがレジストＲＳ２で保護されるためである。このため、たとえば誘電体膜ＧＩ１をエッチングしたオーバーエッチング部ＯＥからその下部の半導体基板ＳＵＢがエッチングされる可能性を低減することができる。したがって、半導体基板ＳＵＢのエッチングに起因する異物の発生を抑制することができる。
【００４５】
また２回加工のうちの１回目の加工時（溝部ＭＫが形成されるとき）において溝部ＭＫに形成される異物ＦＲＮが、ゲート電極を形成するエッチングガスやエッチング液により変質し、除去が困難になる可能性を低減することができる。したがって図１６〜図１７に示すレジストＲＳ２を除去する際に、同時に異物ＦＲＮを除去することが容易になる。
【００４６】
以上より、本実施の形態のようにマークＭＫがレジストＲＳ２により保護されれば、素子形成領域に異物が付着する不具合の発生を抑制し、形成される半導体素子（半導体装置）の性能等を向上させることができる。
【００４７】
なお、特に半導体素子ＴＭの微細化が進めば、たとえば図２の上下方向に隣接する１対の素子ＴＭ間の距離（ゲート電極の端部間の距離）も小さくなる。この場合、図１２に示す上記１回目の加工において形成される溝部ＴＲの幅（図の上下方向の幅）も小さくなり、０．１μｍ未満となる。この場合は、当該溝部ＴＲの内表面にはマークＭＫの内表面のようなオーバーエッチングＯＥや異物ＦＲＮが発生する可能性が低くなる。したがって上記２回目の加工の際、溝部ＴＲの内表面をレジストＲＳ２で保護する必要はない。ただし上記の幅が０．１μｍ以上となる場合には、素子形成領域の溝部ＴＲもマークＭＫと同様に、レジストＲＳ２を用いて保護することが好ましい。図８〜図１７の製造工程を説明する各図においては、マークＭＫの幅の方が素子ＴＭ間の溝部ＴＲよりも大きいことを誇張して図示している。
【００４８】
次に、上記内容と一部重複するが、本実施の形態における、マークＭＫの内表面を覆うレジストＲＳ２の変形例について、図２７〜図３２を参照しながら説明する。
【００４９】
図２７および図２８を参照して、これらの図は、図２および図３と比較して、マーク形成領域のうちマークＭＫと平面的に重なる領域以外の領域には多結晶シリコン膜ＰＥなどの導電体膜が形成されていない点において異なっている。すなわち図２７および図２８においては、上記以外の点においては、図２および図３と同様の構成を備えている。
【００５０】
図２７および図２８に示す素子形成領域とマーク形成領域との構成は、基本的には図８〜図１７と同様の工程により形成される。図２９および図３０を参照して、これらの図に示す工程は、上記の図１４および図１５に示す工程と基本的に同様である。ただし図２９および図３０においては、素子ＴＭのゲート電極を形成するための２回目の加工に用いるレジストＲＳ２のパターンが、マーク形成領域において、マークＭＫと平面視において重なる領域のみに形成されている。この点において図２９および図３０の工程は、図１４および図１５の工程と異なっている。
【００５１】
したがって、図３１および図３２を参照して、当該レジストパターンＲＳ２を用いてエッチングすれば、多結晶シリコン膜ＰＥなどの導電膜の積層構造は、ゲート電極を形成する領域にのみ残り、マーク形成領域においては全て除去される。これに伴い、マークＭＫは半導体基板ＳＵＢの主表面上から消失する。この点において図３１および図３２の工程は、図１６および図１７の工程と異なっている。
【００５２】
マークＭＫは素子ＴＭを形成する際のパターニングに用いられる。このため当該パターニングが完了すれば、マークＭＫはマーク形成領域から消失しても問題はない。図２９〜図３２に示す工程を用いた場合においても、マークＭＫの内表面に付着した異物などに起因する不具合の発生を抑制することができる。
【００５３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、２回加工がなされる薄膜の種類、および製造方法において異なっている。以下、本実施の形態の構成について説明する。
【００５４】
図３３および図３４を参照して、本実施の形態においては、素子形成領域の分離絶縁膜ＳＩＦのパターンを形成するために、いわゆる２回加工がなされる。より具体的には、図３３および図３４の素子形成領域に複数並ぶ誘電体膜ＧＩ１のパターンが２回加工により形成される結果、当該誘電体膜ＧＩ１のパターンに挟まれた領域に分離絶縁膜ＳＩＦが形成される。
【００５５】
図３３および図３４の素子形成領域における複数の誘電体膜ＧＩ１のパターンは、実施の形態１の素子形成領域における誘電体膜ＧＩ１と同様に、半導体素子ＴＭ（図２参照）を構成するものであってもよい。このため図３４に示すように、当該誘電体膜ＧＩ１の下部にはウェル領域ＷＬが形成されてもよい。
【００５６】
素子形成領域において所望の分離絶縁膜ＳＩＦのパターンが形成された後、マーク形成領域においては、十字型のマークを形成する溝部に分離絶縁膜ＳＩＦが充填される結果、マークが消失している。すなわち素子形成領域、マーク形成領域ともに、その最上面は、分離絶縁膜ＳＩＦと誘電体膜ＧＩ１とによりほぼ平坦な面となっている。ただしこれはあくまで一例であり、後述するように、分離絶縁膜ＳＩＦと誘電体膜ＧＩ１との表面に段差が形成される場合もある。
【００５７】
図３５および図３６を参照して、本実施の形態において、２回加工を行なうために形成されたマークＭＫは、（図３３および図３４においては消失している）シリコン窒化膜ＮＦにより形成される。マークＭＫは半導体基板ＳＵＢの主表面上の誘電体膜ＧＩ１上に形成される。このシリコン窒化膜ＮＦが素子形成領域において２回加工されることにより、図３３および図３４の素子形成領域に複数並ぶ誘電体膜ＧＩ１のパターンが２回加工される。
【００５８】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図３３〜図４８において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５９】
次に、図３７〜図４８を参照して、上記の構成を有する本実施の形態の半導体チップＩＭＣ（半導体ウェハＳＷ）の製造方法について説明する。
【００６０】
図３７および図３８を参照して、まずシリコンやゲルマニウムなどの単結晶からなる半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢは図８および図９に示す半導体基板ＳＵＢと同様である。半導体基板ＳＵＢの主表面上に、誘電体膜ＧＩ１（第１の薄膜）とシリコン窒化膜ＮＦ（第２の薄膜）とがこの順に積層される。誘電体膜ＧＩ１はたとえばシリコン酸化膜からなる絶縁膜であることが好ましい。
【００６１】
図３９および図４０を参照して、たとえばフォトレジストＲＳ１などの感光剤がシリコン窒化膜ＮＦ上に塗布され、通常の写真製版およびエッチング（パターニング）がなされる。この処理により、マーク形成領域ＤＬＲの一部の領域におけるシリコン窒化膜ＮＦが除去され、溝状のマークＭＫが形成される。これがシリコン窒化膜ＮＦの２回加工のうち１回目の加工に相当する。
【００６２】
マークＭＫが形成されるパターニングの際、同時に素子形成領域ＩＭＣにおいても、その一部の領域においてシリコン窒化膜ＮＦが除去され、底に誘電体膜ＧＩ１を残して溝部ＴＲが形成される。ただし溝部ＴＲを形成する際に、溝部ＴＲの底の誘電体膜ＧＩ１および半導体基板ＳＵＢの一部がエッチングされてもよい。この溝部ＴＲは、後にたとえば実施の形態１の図２および図３に示すように複数形成される半導体素子ＴＭに挟まれた領域に形成されることが好ましい。
【００６３】
図４１および図４２を参照して、分離絶縁膜のパターンを形成する領域を形成するためのフォトレジストＲＳ２が塗布され、通常の写真製版およびエッチングがなされる。この処理により、分離絶縁膜のパターンを形成しようとする領域以外の領域、およびマークＭＫの内表面を被覆するように、レジストＲＳ２のパターン（保護膜）が形成されることが好ましい。より具体的には、レジストＲＳ２のパターンは、素子形成領域のうち後に分離絶縁膜のパターンを形成しようとする領域を除く領域に加えて、マーク形成領域ＤＬＲにおいてたとえばマークＭＫを充填するように配置されることが好ましい。このようにすれば、レジストＲＳ２は、マークＭＫの内表面すなわちマークＭＫの内部の側面（図４２のシリコン窒化膜ＮＦを上下方向に延びる側面）および底面を被覆することができる。当該保護膜（レジストＲＳ２）により、マークＭＫの内表面は露出されないよう保護される。
【００６４】
図４３および図４４を参照して、マークＭＫをレジストパターンＲＳ２で覆ったまま、素子形成領域ＩＭＣに形成されたレジストパターンＲＳ２をマスクとしたエッチングがなされる。この処理により、素子形成領域ＩＭＣのシリコン窒化膜ＮＦがパターニングされる。図４１〜図４４の工程がシリコン窒化膜ＮＦの２回加工のうち２回目の加工に相当する。図４３および図４４に示すマーク形成領域の態様は、図３５および図３６に示すマーク形成領域に対応する。
【００６５】
図４５および図４６を参照して、レジストパターンＲＳ２が除去された後、図４３および図４４においてシリコン窒化膜ＮＦが除去された領域の誘電体膜ＧＩ１およびその下の半導体基板ＳＵＢの一部がエッチングにより除去される。このエッチングは、シリコン窒化膜ＮＦのパターンをマスクとしてなされ、溝状のエッチング領域ＥＴが形成される。
【００６６】
図４７および図４８を参照して、エッチング領域ＥＴを充填するように分離絶縁膜ＳＩＦが形成される。分離絶縁膜ＳＩＦは熱酸化法により薄いシリコン酸化膜を形成した後にＣＶＤ法により形成されることが好ましい。次にたとえばＣＭＰ（Chemical Mechanical Polishing）により、形成されたシリコン酸化膜が平坦化される。このときシリコン窒化膜ＮＦはシリコン酸化膜より硬く、ＣＭＰにより研磨されにくいため、シリコン窒化膜ＮＦの下のシリコン酸化膜ＧＩ１が研磨されることを抑制することができる。
【００６７】
分離絶縁膜ＳＩＦが研磨された後、上記のようにマスク（誘電体膜ＧＩ１の保護膜）として用いられたシリコン窒化膜が除去され、図４７および図４８に示す態様となる。これらは図８および図９に示す、半導体基板ＳＵＢ上に分離絶縁膜ＳＩＦが形成された態様に対応する。図８、図９、図４７、図４８において分離絶縁膜ＳＩＦの表面が半導体基板ＳＵＢの表面に対して上方に盛り上がっているのは、上記のＣＭＰ時にシリコン窒化膜が研磨されず、シリコン窒化膜の厚み分だけ分離絶縁膜ＳＩＦが上方に残るためである。ただしシリコン窒化膜ＮＦの厚みを調整することなどにより、図３５および図３６に示すように、分離絶縁膜ＳＩＦと誘電体膜ＧＩ１との表面の段差を限りなく小さくすることもできる。この後、図８および図９と同様に、必要に応じて、後に半導体素子ＴＭが形成される領域にウェル領域ＷＬが形成される。
【００６８】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、実施の形態１と同様に、素子形成領域に分離絶縁膜ＳＩＦを形成するためにシリコン窒化膜ＮＦが２回加工される際に、マークＭＫがレジストパターンＲＳ２で充填されたまま、シリコン窒化膜ＮＦの２回目の加工がなされる。このため、実施の形態１と同様に、シリコン窒化膜ＮＦの２回目の加工時に、１回目の加工時に形成された溝部ＭＫの内表面のオーバーエッチング部ＯＥが半導体基板ＳＵＢをオーバーエッチングすることによる異物の発生を抑制することができる。またシリコン窒化物ＮＦの２回目の加工時に、１回目の加工時に形成された、溝部ＭＫの内表面における異物の変質を抑制することができる。以上のように異物の変質を抑制するため、異物を容易に除去することができる。
【００６９】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７０】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、２回加工がなされる薄膜の種類において異なっている。以下、本実施の形態の構成について説明する。
【００７１】
図４９および図５０を参照して、本実施の形態においては、素子形成領域に形成される複数の半導体素子ＴＭ（図２および図３参照）同士を電気的に接続する配線のパターン（構成部）を形成するために、いわゆる２回加工がなされる。より具体的には、図４９および図５０の素子形成領域に複数並ぶ、金属膜の積層構造（積層金属膜）などからなる配線のパターンが２回加工により形成される。このとき、マーク形成領域ＤＬＲには、当該積層構造の壁面からなるマークＭＫが形成される。ここでの配線およびマークＭＫを構成する金属膜は、単一の金属膜であってもよいし、金属膜の積層構造（積層金属膜）であってもよい。図４９および図５０においては、積層金属膜は、たとえばチタンの薄膜と窒化チタンの薄膜とが積層された積層膜ＭＦ１と、アルミニウムからなる薄膜ＭＦ２と、積層膜ＭＦ１とがこの順に積層された構造となっている。配線としての積層金属膜は、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩの上に形成される。層間絶縁膜ＩＩは、半導体基板ＳＵＢの主表面に交差する方向（図４９〜図５０における上下方向）に積層する積層物の一部である。
【００７２】
図５１および図５２を参照して、本実施の形態において、２回加工を行なうために形成されたマークＭＫは、金属膜の積層構造（積層金属膜）の壁面により形成される。マークＭＫは配線のパターンと同様に、半導体基板ＳＵＢの主表面上の層間絶縁膜ＩＩ上に形成される。
【００７３】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図４９〜図５２において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７４】
次に、図５３〜図６０を参照して、上記の構成を有する本実施の形態の半導体チップＩＭＣ（半導体ウェハＳＷ）の製造方法について説明する。
【００７５】
図５３および図５４を参照して、たとえば実施の形態１と同様の半導体基板ＳＵＢ上の層間絶縁膜ＩＩ（第１の薄膜）の主表面上に、チタン・窒化チタン積層膜ＭＦ１とアルミニウム膜ＭＦ２とチタン・窒化チタン積層膜ＭＦ１と（第２の薄膜）がこの順に積層される。これらの膜が積層されたものが、素子形成領域における配線のパターンとなる積層金属膜である。
【００７６】
図５５および図５６を参照して、たとえばフォトレジストＲＳ１などの感光剤が最上層のチタン・窒化チタン積層膜ＭＦ１上に塗布され、通常の写真製版およびエッチング（パターニング）がなされる。この処理により、マーク形成領域ＤＬＲの一部の領域における積層金属膜が除去され、溝状のマークＭＫが形成される。これが積層金属膜の２回加工のうち１回目の加工に相当する。
【００７７】
マークＭＫが形成されるパターニングの際、同時に素子形成領域ＩＭＣにおいても、その一部の領域において積層金属膜が除去され、底に層間絶縁膜ＩＩを残して溝部ＴＲが形成される。この溝部ＴＲは、後に複数形成される積層金属膜のパターンに挟まれた領域に形成されることが好ましい。
【００７８】
図５７および図５８を参照して、配線のパターンを形成するためのフォトレジストＲＳ２が塗布され、通常の写真製版およびエッチングがなされる。この処理により、配線のパターンを形成しようとする領域と平面視において重なる領域、およびマークＭＫの内表面を被覆するように、レジストＲＳ２のパターン（保護膜）が形成されることが好ましい。より具体的には、レジストＲＳ２のパターンは、たとえば半導体素子同士を接続する配線のパターンを形成しようとする領域に加えて、マーク形成領域ＤＬＲにおいてたとえばマークＭＫを充填するように配置されることが好ましい。このようにすれば、レジストＲＳ２は、マークＭＫの内表面すなわちマークＭＫの内部の側面（図５８の積層金属膜の、上下方向に延びる側面）および底面を被覆することができる。当該保護膜（レジストＲＳ２）により、マークＭＫの内表面は露出されないよう保護される。
【００７９】
図５９および図６０を参照して、マークＭＫをレジストパターンＲＳ２で覆ったまま、素子形成領域ＩＭＣに形成されたレジストパターンＲＳ２をマスクとしたエッチングがなされる。この処理により、素子形成領域ＩＭＣの積層金属膜がパターニングされる。図５７〜図６０の工程が積層金属膜の２回加工のうち２回目の加工に相当する。図５９および図６０に示すマーク形成領域の態様は、図５１および図５２に示すマーク形成領域に対応する。
【００８０】
そしてレジストパターンＲＳ２が除去されることにより、図４９および図５０に示す態様の半導体素子ＴＭやマークＭＫが形成される。その後様々な後工程を経ることにより、さらに配線や絶縁膜などが形成された構成の半導体素子を複数有する半導体基板（半導体ウェハＳＷ：図１参照）が形成される。さらに半導体ウェハＳＷがダイシングライン領域ＤＬＲにおいてダイシングされることにより、個々のチップ領域ＩＭＣとしての半導体チップが形成される。
【００８１】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８２】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、実施の形態１と同様に、素子形成領域に形成される、たとえば積層金属膜の配線パターンが２回加工される際に、マークＭＫがレジストパターンＲＳ２で充填されたまま、金属膜の２回目の加工がなされる。このため、実施の形態１と同様に、金属膜の２回目の加工時に、１回目の加工時に形成された、溝部ＭＫの内表面における異物の変質を抑制することができる。以上のように異物の変質を抑制するため、異物を容易に除去することができる。
【００８３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８５】
本発明は、位置合わせ用のマークを用いた半導体装置の製造方法に、特に有利に利用され得る。
【符号の説明】
【００８６】
ＤＬＲ  ダイシングライン領域、ＤＲ  ドレイン領域、ＥＴ  エッチング領域、ＦＲＮ  異物、ＧＥ  金属膜、ＧＩ１  ゲート絶縁膜、ＧＩ２  誘電体膜、ＩＩ  層間絶縁層、ＩＭＣ  チップ領域、ＭＫ  マーク、ＮＦ  シリコン窒化膜、ＯＥ  オーバーエッチング部、ＰＥ  多結晶シリコン膜、ＲＳ，ＲＳ１，ＲＳ２  フォトレジスト、ＳＩＦ  分離絶縁膜、ＳＯ  ソース領域、ＳＷ  半導体ウェハ、ＴＭ  半導体素子、ＴＲ  溝部、ＷＬ  ウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2012222034.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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