(57)【要約】      （修正有）【課題】回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計する。【解決手段】半導体装置の設計方法は、互いに平行に配置された複数の配線と複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップＳ０１と、グリッド配線に接続された複数の内部回路を配置するステップＳ０２と、複数の内部回路によりグリッド配線内に流れる電流の電流密度を計算するステップＳ０３と、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線の各々を分断するステップＳ０４、Ｓ０５とを具備する。【選択図】図４
2012048702.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップと、
前記グリッド配線に接続された複数の内部回路を配置するステップと、
前記複数の内部回路により前記グリッド配線内に流れる電流の電流密度を計算するステップと、
前記電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、前記複数の配線の各々を分断するステップと
を具備する
半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記分断するステップは、
前記電流密度と前記配線長との積が予め設定された値以下となるように、前記複数の配線の各々の配線長を決定するステップと、
前記複数の配線の各々の配線長に基づいて、前記複数の配線の各々を分断するステップと
を備える
半導体装置の設計方法。
【請求項３】
請求項２に記載の半導体装置の設計方法において、
前記複数の配線の各々は、電源配線である
半導体装置の設計方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置の設計方法において、
前記複数の配線は、二層以上の配線である
半導体装置の設計方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の設計方法において、
前記グリッド配線は、電源が供給される電源端子を有し、
前記複数の配線の各々を切断するステップは、
前記複数の内部回路と、前記電源端子との間に少なくとも１つの電流経路が形成されているように、前記複数の配線の各々を切断する
半導体装置の設計方法。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置の設計方法をコンピュータに実行させるためのプログラム。
【請求項７】
互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するグリッド配線部と、
前記グリッド配線に接続された複数の内部回路を配置する回路配置部と、
前記複数の内部回路により前記グリッド配線内に流れる電流の電流密度を計算する電流分析部と、
前記電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、前記複数の配線の各々を分断するレイアウト調整部と
を具備する
半導体装置の設計装置。
【請求項８】
請求項７に記載の半導体装置の設計装置において、
前記レイアウト調整部は、
前記電流密度と前記配線長との積が予め設定された値以下となるように、前記複数の配線の各々の配線長を決定する配線長決定部と、
前記複数の配線の各々の配線長に基づいて、前記複数の配線の各々を分断するレイアウト変更部と
を備える
半導体装置の設計装置。
【請求項９】
請求項８に記載の半導体装置の設計装置において、
前記複数の配線の各々は、電源配線である
半導体装置の設計装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の半導体装置の設計装置において、
前記複数の配線は、二層以上の配線である
半導体装置の設計装置。
【請求項１１】
互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線と、
前記グリッド配線に接続された複数の内部回路と
を具備し、
前記グリッド配線は、前記複数の内部回路により電流が流れ、
前記複数の配線の各々は、前記電流の電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、分断されている
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記複数の配線の各々は、電源配線である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計装置、半導体装置の設計方法、及び半導体装置に関し、特に配線の信頼性向上に係る半導体装置の設計装置、半導体装置の設計方法、及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の配線において、エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ：以下、ＥＭともいう）が起こる場合があることが知られている。近年、半導体装置では、配線寸法の縮小により、ＥＭによる信頼性の低下が懸念されている。ＥＭによる配線の断線が発生するのは、特に、直流電流（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：以下、ＤＣともいう）や直流パルス電流（Ｐｕｌｓｅｄ  Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：以下、ＰＤＣともいう）が流れる配線である。
【０００３】
半導体装置は、チップ内部に電流を供給するために網目状に張り巡らされる電源グリッドを備えている。その電源グリッドでは、その網目内部に配置される内部回路の駆動能力や稼動頻度によって、その内部回路の近傍に流れる電流値（ＤＣやＰＤＣ）が異なる。そこで、例えば以下のようにして、電源グリッド、及び内部回路を設計している。まず、予め、信頼性上最も不利な場合としてのワーストケースのレイアウトを有するテスト構造の配線を準備する。次に、そのテスト構図の配線で寿命試験を行う。続いて、その寿命試験の結果から、所定の寿命を満たす制限電流値（ワーストケース電流制限値）を設定する。そして、その制限電流値を超えないように電源グリッド、及びその網目内部に配置される内部回路を設計する。
【０００４】
上記の設計における制限電流値は、ワーストケースでの制限電流値（ワーストケース電流制限値）になる。そのため、上記の設計は、実際には過大なマージンを有する設計となる。また、内部回路等の機能を達成させるために制限電流を越える必要に迫られた場合、該当する配線の幅を太くして電流密度を低下させ、ＥＭを防止するようなレイアウト設計の変更が必要である。このようなレイアウト設計の変更により、内部回路の集積度が低下し、チップサイズを増加させてしまうこともありうる。
【０００５】
前述のワーストケースにおける対ＥＭ用の制限電流値（ワーストケース電流制限値）を超えるレイアウト設計が起きた場合の修正方法としては、特許文献１（特開平１１−９７５４１号公報）ではレイアウト設計後の検証でエラーを起こしている箇所で、エラーを回避するように配線の分岐数を増加する方法が記載されている。すなわち、特許文献１の半導体集積回路の設計方法は、任意の機能を有する複数の機能ブロックのレイアウト及び前記機能ブロック間の配線を行う。その半導体集積回路の設計方法では、前記機能ブロック間を接続する全ての配線に流れる電流の電流密度を、それぞれ回路シミュレーションを行って算出する。その電流密度が予め決められた規格値内にあるか否かを判定する。その規格値を越えた配線について、前記規格値内に収まるように該配線の分枝毎に必要な配線の本数を算出する。該本数で分枝毎に再度配線を行う。
【０００６】
また、特許文献２（特開２００２−２１７２９６号公報：対応米国特許ＵＳ６９７１０８２（Ｂ２））では配線の各分岐での電流量を計算し、エラーを起こしている配線データに対して、配線幅を増加する方法が記載されている。すなわち、特許文献２の配線設計方法は、半導体集積回路上の複数の機能ブロックを電気的に相互に接続する。この配線設計方法では、その複数の機能ブロック間における配線分岐点を得る（第１の接続情報取得ステップ）。その配線分岐点における電流密度を求める（第２の接続情報取得ステップ）。その電流密度が所定の制限値を越えているか否かを判定する（判定ステップ）。その判定の結果をもとに、その電流密度がその制限値を超過している配線分岐点を末端とする所定の配線部分に対して電流密度を低減する処理を施す（低減処理ステップ）。
【０００７】
一方、配線の両端をＶｉａやコンタクトで終端した場合、配線寿命が伸びることが知られている。例えば、非特許文献１（Ａ．Ｂｌｅｃｈ，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．４７，ｐ．１２０３（１９７６））には、以下の事実が記載されている。配線の両端をＶｉａやコンタクトで終端したような構造をとる場合、ＥＭの原子輸送（カソードからアノードへ向かう移動）によって、川上側では引張応力が発生し、川下側では圧縮応力が発生する。すなわち、配線内部に内部応力差（応力勾配）が生じる。この内部応力差が、ＥＭとは逆方向の原子輸送駆動力（アノードからカソードへ向かう力：逆流応力）となる。この内部応力差により、ＥＭによる原子輸送が抑制され、ＥＭが起き難くなる。この内部応力差は短い配線ほど大きくなる。そのため、同じ電流密度の下では短い配線ほどＥＭによる原子輸送が抑制されて、配線の寿命が長くなる。そして、配線がある閾値以下の長さになれば、ＥＭによるボイドが発生・成長しなくなる。すなわち、ＥＭが実質的に発生しなくなり、配線寿命は無限大になる。
【０００８】
非特許文献２（Ｒ．Ｇ．Ｆｉｌｉｐｐｉ，ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ｌｅｔｔｅｒｓ，Ｖｏｌ．６９，ｐ．２３５０（１９９６））や非特許文献３（Ｒ．Ｇ．Ｆｉｌｉｐｐｉ，ｅｔ  ａｌ．，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．９１，ｐ．５７８７（２００２））には、この現象（以下、逆流効果（バックフロー効果）ともいう）を応用して、短い配線にワーストケースに比べると大きな許容電流を与えることが提案されている。また、非特許文献４（Ｓ．Ｐ．Ｈａｕ−Ｒｉｅｇｅ，ｅｔ  ａｌ．，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．８８，ｐ．２３８２（２０００））には、逆流効果は折れ曲がったり、分岐したりしているような配線にも適用可能であることが報告されている。
【０００９】
関連して、特開２００３−１３３３７７号公報（対応米国特許ＵＳ６，８８４，６３７（Ｂ２））に多層配線構造の検査パターン、検査パターンを備えた半導体装置、半導体装置の検査方法、及び半導体装置の検査システムが開示されている。この検査パターンは、半導体ウエハに形成された多層配線構造の潜在不良を検出する。その検査パターンは、複数の下層配線と、複数の上層配線と、絶縁層と、複数のコンタクトユニットと、１対の電極端子とを有する。複数の下層配線は、互いに間隔をあけて配列されている。複数の上層配線は、互いに間隔をあけて配列されている。絶縁層は、複数の上層配線と複数の下層配線との間に備えられている。複数のコンタクトユニットは、複数の上層配線と複数の下層配線とが交互に直列に接続されたコンタクトチェーンを構成するように複数の上層配線と複数の下層配線とを電気的に接続する。１対の電極端子は、コンタクトチェーンの両端に電気的に接続されている。複数のコンタクトユニットの内、下層配線又は上層配線の長手方向に隣り合うもの同士の間隔が５０μｍ以下になるように、複数の下層配線の長さ、複数の上層配線の長さ、及び、コンタクトユニットの位置が設定している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−９７５４１号公報
【特許文献２】特開２００２−２１７２９６号公報
【特許文献３】特開２００３−１３３３７７号公報
【非特許文献】
【００１１】
【非特許文献１】Ａ．Ｂｌｅｃｈ，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．４７，ｐ．１２０３（１９７６）．
【非特許文献２】Ｒ．Ｇ．Ｆｉｌｉｐｐｉ，ｅｔ  ａｌ．，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ｌｅｔｔｅｒｓ，Ｖｏｌ．６９，ｐ．２３５０（１９９６）．
【非特許文献３】Ｒ．Ｇ．Ｆｉｌｉｐｐｉ，ｅｔ  ａｌ．，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．９１，ｐ．５７８７（２００２）．
【非特許文献４】Ｓ．Ｐ．Ｈａｕ−Ｒｉｅｇｅ，ｅｔ  ａｌ．，Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．８８，ｐ．２３８２（２０００）．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記の特許文献１や特許文献２では、予め決定されたレイアウトにおいて、信頼性が要求値を満たすか否かを、レイアウト性や回路機能から得られる電流密度が、論文等で提案されたモデルに基づいて得られた電流制限値（ワーストケース電流制限値）を超えるか否かで判定する。そして、電流制限値を超える場合には、その超える箇所において、レイアウト変更を行っている。言い換えると、前述のワーストケースにおいて、電流値の制限を受けないように配線のレイアウトを変更することで、実質的に電流制限値の拡張を行っている。この場合、電流制限を超える箇所では、レイアウト変更として、配線幅の拡張や配線本数の増加のような配線の構成の変更が必要となる。
【００１３】
図１は、本発明の課題を説明するために発明者が考えた半導体装置を示す模式図である。半導体装置１０１は、電源グリッド１１０と複数の内部ブロック回路１０４（例示：１０４ａ〜１０４ｄ）を具備している。電源グリッド１１０は、格子状に配置された電源配線１０２を備えている。電源配線１０２の配線幅は、初期的には例えばＷ０である。内部ブロック回路１０４は、論理回路等を構成する機能ブロックに例示され、電源グリッド１１０内に配置されている。内部ブロック回路１０４は、電源グリッド１１０に電源引込配線１０３を介して接続されている。内部ブロック回路１０４ａ〜１０４ｄは、消費電力が同一でない。例えば、内部ブロック回路１０４ａ、１０４ｄは低消費電力、内部ブロック回路１０４ｃは中消費電力、内部ブロック回路１０４ｂは高消費電力である。このとき、消費電力の異なる内部ブロック回路１０４ａ〜１０４ｄの稼働率などを考慮して、想定し得る最大の電流値が電源配線１０２に流れた場合でも、制限電流密度を超えないように、電源配線１０２の配線幅を、通常のＷ０より太くする必要がある。または、配線を追加して配線本数を増加させる必要がある。この図の例では、配線幅をＷ１（＞Ｗ０）に拡張している。
【００１４】
配線幅の拡張や配線本数の増加のような配線の構成の修正は、回路の面積を大きくしてしまうこと、修正・確認を繰り返すことにより設計時間が長期化すること、大規模な回路の場合には他の部分との兼ね合いから容易には修正できないこと、等の課題がある。
【課題を解決するための手段】
【００１５】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の設計方法は、互いに平行に配置された複数の配線（１１、１２）と複数の配線（１１、１２）を互いに接続する複数のビア（１５）とを備えるグリッド配線（１０）を配置するステップ（Ｓ０１）と、グリッド配線（１０）に接続された複数の内部回路（４）を配置するステップ（Ｓ０２）と、複数の内部回路（４）によりグリッド配線（１０）内に流れる電流の電流密度（ｉ）を計算するステップ（Ｓ０３）と、電流密度（ｉ）に応じたエレクトロマイグレーションを抑制する配線長（Ｌ）となるように、複数の配線（１１、１２）の各々を分断するステップ（Ｓ０４、Ｓ０５）とを具備する。
【００１７】
本発明では、グリッド配線（１０）内を流れる電流の電流密度（ｉ）に応じて、エレクトロマイグレーションを抑制するように（逆流効果を得られるように）、複数の配線（１１、１２）の配線長（Ｌ）を調整している。そのため、電流密度（ｉ）が上述したワーストケース電流制限値を超える場合であっても、逆流効果（バックフロー）効果により複数の配線（１１、１２）におけるエレクトロマイグレーションを抑制することができる。それにより、グリッド配線（１０）を配線後にワーストケース電流制限値を超える部位が検出されても、複数の配線（１１、１２）の各々を分断するだけで、他のレイアウト変更（例示：配線幅の拡張、配線本数の増加）が必要なくなる。その結果、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計することが可能となる。なお、複数の配線（１１、１２）及び複数のビア（１５）で一つの電源配線（２）を構成しているので、一方の配線を分断しても他方の配線が接続していれば問題はない。
【００１８】
本発明のプログラムは、上記の設計方法をコンピュータに実行させるプログラムである。
【００１９】
本発明の設計装置は、グリッド配線部（３１）と、回路配置部（３２）と、電流分析部（３３）と、レイアウト調整部（３４、３５）とを具備する。グリッド配線部（３１）は、互いに平行に配置された複数の配線（１１、１２）と複数の配線（１１、１２）を互いに接続する複数のビア（１５）とを備えるグリッド配線（１０）を配置する。回路配置部（３２）は、グリッド配線（１０）に接続された複数の内部回路（４）を配置する。電流分析部（３３）は、複数の内部回路（４）によりグリッド配線（１０）に流れる電流の電流密度（ｉ）を計算する。レイアウト調整部（３４、３５）は、電流密度（ｉ）に応じたエレクトロマイグレーションを抑制する配線長（Ｌ）となるように、複数の配線（１１、１２）の各々を分断する。
【００２０】
本発明の設計方法のプログラムや設計装置においても、上記本発明の設計方法と同様の作用・効果を得ることができる。
【００２１】
本発明の半導体装置は、グリッド配線（１０）と、複数の内部回路（４）とを具備する。グリッド配線（１０）は、互いに平行に配置された複数の配線（１１、１２）と複数の配線（１１、１２）を互いに接続する複数のビア（１５）とを備える。複数の内部回路（４）は、グリッド配線（１０）に接続されている。グリッド配線（１０）は、複数の内部回路（４）により電流が流れる。複数の配線（１１、１２）の各々は、電流の電流密度（ｉ）に応じたエレクトロマイグレーションを抑制する配線長（Ｌ）となるように、分断されている。
【００２２】
本発明では、グリッド配線（１０）の複数の配線（１１、１２）は、電流密度（ｉ）に応じたエレクトロマイグレーションを抑制する（逆流効果を得られる）配線長（Ｌ）となるように分断されている。そのため、電流密度（ｉ）が上述したワーストケース電流制限値を超える場合であっても、逆流効果（バックフロー）効果により複数の配線（１１、１２）におけるエレクトロマイグレーションを抑制することができる。それにより、グリッド配線（１０）を配線後にワーストケース電流制限値を超える部位が検出されても、複数の配線（１１、１２）の各々を分断するだけで、他のレイアウト変更が必要なくなる。その結果、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計することが可能となる。なお、複数の配線（１１、１２）及び複数のビア（１５）で一つの電源配線（２）を構成しているので、一方の配線が分断されていても他方の配線が接続していれば問題はない。
【発明の効果】
【００２３】
本発明により、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の課題を説明するために発明者が考えた半導体装置を示す模式図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の設計装置の構成を示すブロック図である。
【図３Ａ】図３Ａは、本発明の実施の形態に係る半導体装置の構成の一例を示す平面図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図３Ｄ】図３Ｄは、本発明の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の設計装置の動作（半導体装置の設計方法）を示すフロー図である。
【図５Ａ】図５Ａは、本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す平面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す断面図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す平面図である。
【図７Ａ】図７Ａは、本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す平面図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態に係る半導体装置の設計装置、半導体装置の設計方法、及び半導体装置に関して、添付図面を参照して説明する。
【００２６】
図２は、本発明の実施の形態に係る半導体装置の設計装置の構成を示すブロック図である。設計装置３０は、半導体装置用の自動配置配線ツールなどを用いて、半導体装置の配線設計を行う装置である。設計装置３０は、配線の設計（例示：電源グリッドの設計）において、逆流効果を応用することを前提に配線を決定し、局所的な最適化を行う。
【００２７】
設計装置３０は、コンピュータに例示される情報処理装置であり、図示されていないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、記憶装置と、入力装置と、出力装置と、インターフェースとを備えている。ＣＰＵ、記憶装置、入力装置、出力装置、及びインターフェースは、バスやケーブルにより互いに情報の送受信が可能に接続されている。記憶装置は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、及びＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）に例示される。入力装置は、キーボード、及びマウスに例示される。出力装置は、ディスプレイやプリンタに例示される。インターフェースは、外部のコンピュータや記憶装置や記憶媒体読取装置などと双方向通信可能に接続されている。
【００２８】
ＣＰＵは、例えば記憶媒体からインターフェースを介してＨＤＤにインストールされたコンピュータプログラムをＲＡＭに展開する。そして、展開されたコンピュータプログラムを実行して、必要に応じて記憶装置や入力装置や出力装置のようなハードウエアを制御しながら、当該コンピュータプログラムの情報処理を実現する。記憶装置は、コンピュータプログラムを記録し、ＣＰＵが利用する情報や生成する情報を記録する。入力装置は、ユーザに操作されることにより生成される情報をＣＰＵや記憶装置に出力する。出力装置は、ＣＰＵにより生成された情報や記憶装置の情報をユーザに認識可能に出力する。
【００２９】
設計装置３０は、コンピュータプログラムである電源グリッド配線部３１と、内部ブロック回路配置部３２と、電流分析部３３と、配線長決定部３４と、レイアウト変更部３５とを具備している。これらは、半導体装置の設計用の自動配置配線ツールに含まれていてもよい。更に、上記の記憶装置又は記憶媒体読取装置に例示される記憶部３６を具備している。
【００３０】
電源グリッド配線部３１は、半導体装置の配置情報や接続情報に基づいて、互いに平行に配置された複数の配線（例示：電源配線）と、複数の配線を互いに接続する複数のビアとを備えるグリッド配線（電源グリッド）を配置する。そして、その配置を示すレイアウトデータを生成する。
内部ブロック回路配置部３２は、半導体装置の配置情報や接続情報に基づいて、電源グリッドに接続された複数の内部ブロック回路（例示：論理回路）を配置する。そして、その配置を示すレイアウトデータを生成する。
電流分析部３３は、電源グリッド及び内部ブロック回路の配置を示すレイアウトデータに基づいてネットリストを生成し、回路シミュレーションを実行して、複数の内部ブロック回路により電源グリッド（例示：電源配線、上層配線、下層配線、ビア）に流れる電流の電流密度を計算する。
配線長決定部３４は、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線（例示：上層配線、下層配線）の各々の配線長を決定する。具体的には、電流密度と配線長との積が予め設定された値（後述）以下となるように、複数の配線の各々の配線長を決定する。
レイアウト変更部３５は、決定された複数の配線の各々の配線長に基づいて、複数の配線の各々を分断する。そして、分断された複数の配線の各々に対応させて、レイアウトデータを変更する。
ここで、配線長決定部３４とレイアウト変更部３５とは、レイアウト調整に関する機能を有することから、レイアウト調整部と見ることができる。
記憶部３６は、半導体装置の配置情報や接続情報、レイアウトデータ、やネットリスト、ライブラリ、ワーストケース電流制限値などを記憶する。また、後述される電源配線の配線長と電流密度との関係（式（１））を格納する。
【００３１】
この設計装置３０は、半導体装置の回路設計装置に含まれていても良い。
【００３２】
図３Ａ〜図３Ｄは、それぞれ本発明の実施の形態に係る半導体装置の構成の一例を示す模式図である。この半導体装置は、図２の半導体装置の設計装置により設計される。ただし、図３Ａ、図３Ｄは平面図、図３Ｂは図３ＡにおけるＡＡ’断面図、図３Ｃは図３ＢのＢ部拡大図をそれぞれ示している。半導体装置１は、電源グリッド１０と、複数の内部ブロック回路４（例示：４ａ〜４ｄ）を具備している。
【００３３】
電源グリッド（グリッド配線）１０は、内部ブロック回路４に電源電圧ＶＤＤや接地電圧ＶＳＳを供給する配線である。電源電圧ＶＤＤや接地電圧ＶＳＳの供給に伴い、電源グリッド１０には内部ブロック回路４の動作に応じた電流が流れる。電源グリッド１０は、格子状に配置された複数の電源配線２を備えている（図はその一部を示している）。電源グリッド１０には、図３Ｄに示すように、電源電圧ＶＤＤを供給する電源と接続される電源端子１６または、接地電圧ＶＳＳを供給する接地端子１７が設けられている。
【００３４】
内部ブロック回路４は、論理回路等を構成する機能ブロックに例示され、電源グリッド１０内に配置されている。内部ブロック回路４は、電源グリッド１０の電源配線２のいずれかに電源引込配線３を介して接続されている。内部ブロック回路４ａ〜４ｄは、消費電力が必ずしも同一でない。例えば、内部ブロック回路４ａ、４ｄは低消費電力、内部ブロック回路４ｃは中消費電力、内部ブロック回路４ｂは高消費電力である。
【００３５】
電源グリッド１０の電源配線２は、内部ブロック回路４に電圧（電流）を供給する。電源配線２の配線幅は、例えばＷである。電源配線２は、上層配線１１及び下層配線１２と、複数のビア（スルーホール）１５とを備えている。上層配線１１及び下層配線１２は、互いに平行に配置されている。複数のビア（スルーホール）１５は、上層配線１１と下層配線１２とを互いに（並列）接続している。それにより、電源配線２は２層配線になっており、２層の配線で一つの配線とみなすことができる。なお、図３Ｂでは上層配線１１と下層配線１２との２層で構成された配線構造を図示したが、電源配線２は、３層以上の配線であってもよい。また、電源配線２の上層配線１１と下層配線１２とは互いに平面視において重なっている。ただし、上層配線１１と下層配線１２とは平面視において完全には重なっていなくてもよい。例えば上層配線１１と下層配線１２とは平面視において一部は重なっていなくても良い。
【００３６】
電源配線２において、各内部ブロック回路４の消費電力と稼働率に応じて、後述の条件に基づいて、電源引込配線３を形成する層の電源配線２（上層配線１１又は下層配線１２）に切断箇所（切断箇所１８又は切断箇所１９）が入っている。これは、上層配線１１及び下層配線１２の配線長が、それらを流れる電流の電流密度に応じたエレクトロマイグレーションを抑制する配線長となるようにするためである。このとき、上層配線１１及び下層配線１２に切断箇所１８、１９があっても、上層配線１１、下層配線１２、及びビア１５を介して連続した一つの電源配線の経路が形成されているので、全体として一つの配線として機能することができる。それにより、電源グリッド１０の機能が損なわれることはない。このように、内部ブロック回路４は、電源引込配線３を介して、電源配線２から、電源電圧ＶＤＤまたは接地電圧ＶＳＳが供給されるように、上層配線１１と下層配線１２とが分断される。言い換えれば、電源配線２は、電源引込配線３と電源電圧ＶＤＤが供給される電源端子または接地電圧ＶＳＳが供給される接地端子との間に少なくとも１つの電流経路が形成されているように、電源配線２が分断される。例えば、電源配線２を構成する複数の配線（上層配線１１と下層配線１２等）及び複数の配線を互いに接続するビア１５を介して、電源配線２の両端に接続される少なくとも１つの電流経路が形成されるように複数の配線が分断される。
【００３７】
ここで、電源配線２におけるエレクトロマイグレーションを抑制する配線長について説明する。
図３Ｃを参照して、上層配線１１を例にして説明する。図３Ｃにおいて、上層配線１１の両端をビア１５ｕ、１５ｄで終端し、電流（電流密度ｉ１）がビア１５ｄからビア１５ｕに流れる場合を考える。また、上層配線１１は、金属膜２１とバリア膜２２とから形成されているものとする。このとき、ＥＭの原子輸送によって、金属膜２１の材料原子は上層配線１１の一方の端部１１ｕから他方の端部１１ｄへ輸送される。しかし、端部１１ｄに接続されたビア１５ｄでは、バリア膜２１により金属膜２１の材料原子の移動が妨げられた状態になっている。その結果、上層配線１１の端部１１ｕ及びビア１５ｕでは引張応力が発生し、端部１１ｄ及びビア１５ｄでは圧縮応力が発生する。すなわち、上層配線１１内部に内部応力差（応力勾配）が生じる。この内部応力差が、ＥＭとは逆方向の原子輸送駆動力（逆流応力）となる。この内部応力差により、ＥＭによる原子輸送が抑制され、ＥＭが起き難くなる。この内部応力差は配線長Ｌ１が短いほど大きくなる。そのため、同じ電流密度ｉ１の下では配線長Ｌが短いほどＥＭによる原子輸送が抑制されて、上層配線１１の寿命が長くなる。そして、配線長Ｌ１がある閾値以下になれば、ＥＭによるボイドが発生・成長しなくなる。すなわち、ＥＭが実質的に発生しなくなり、配線寿命は無限大になる。その関係を示しているのが下記の式（１）である。このことは下層配線１２についても同様である。すなわち、下層配線１２の場合、下層配線１２の両端内が同じ層内で、バリア膜で終端されているので、同様の効果を得ることができる。
【００３８】
分断箇所１８、１９は、上層配線１１及び下層配線１２の配線長がエレクトロマイグレーションを抑制する配線長となるように、以下のように設定される。
上層配線１１及び下層配線１２は、それぞれを流れる電流の電流密度ｉに応じたエレクトロマイグレーションを抑制する配線長Ｌとなるように、分断箇所１８、１９において分断されている。より具体的には、上層配線１１及び下層配線１２は、
ｉ×Ｌ≦Ｃ      …（１）
を満たす配線長Ｌとなるように、分断されている。ただし、定数Ｃは、配線の材料や断面積、配線周囲の絶縁膜の材料、配線及び絶縁膜の形成方法等に基づいて実験やシミュレーション等により、電流密度ｉと配線長Ｌとの関係で逆流効果が発現できるように決定される定数である。また、電流密度ｉは、ワーストケース電流制限値を超えていても良いが、ジュール熱による溶断が起きる電流密度、もしくは電流値よりも小さい値とする。
この図の例では、上層配線１１及び下層配線１２は、それぞれを流れる電流の電流密度ｉ１、ｉ２と配線長Ｌ１、Ｌ２とが、ｉ１×Ｌ１≦Ｃ、ｉ２×Ｌ２≦Ｃの関係を満たすよ
うに、分断箇所１８、１９において分断されている。例えば、回路シミュレーション等により電流密度ｉ１が判明すると、Ｌ１≦Ｃ／ｉ１を満たすように、配線長Ｌ１が決定され、それを満たすように分断箇所１８が設定される。
【００３９】
このように上層配線１１及び下層配線１２の配線長Ｌ１、Ｌ２を式（１）に基づいて制限することで、上層配線１１及び下層配線１２において逆流効果を発現させることができる。それにより、電流密度ｉ１、ｉ２が所定の電流制限値を超えた場合であっても、逆流効果によりエレクトロマイグレーションの発生を抑制でき、配線の寿命を延ばすことができる。すなわち、電流密度ｉ１、ｉ２が所定の電流制限値を超えた場合であっても、配線幅Ｗの拡張や配線本数の増加のような修正が不要となる。その結果、回路の面積が大きくなること、修正・確認を繰り返すことにより設計時間が長期化すること、大規模な回路の場合には他の部分との兼ね合いから容易には修正できないこと、等の問題を回避することができる。
【００４０】
このとき、複数のビア１５を、十分に多く配置することが好ましい。所望のビア１５とビア１５との間で上層配線１１を切断し、及び／又は、下層配線１２を切断して、配線長Ｌ１、Ｌ２を上述の所望の長さ調整することができるようにするためである。それにより、レイアウトに変更の自由度を高めることができる。そのような配置としては、例えば、１００ｎｍ〜１０００ｎｍに１個程度である。
【００４１】
この図の例では、電源配線２は２層（上層配線１１及び下層配線１２）になっている。しかし、本実施の形態はこの例に限定されることはなく、互いにビアで接続された更に多くの層を有していてもよい。
また、この図の例では、電源配線２について説明している。しかし、本実施の形態はこの例に限定されることはなく、他の配線についても同様に適用可能である。
【００４２】
次に、本発明の実施の形態に係る半導体装置の設計装置の動作（半導体装置の設計方法）について説明する。図４は、本発明の実施の形態に係る半導体装置の設計装置の動作（半導体装置の設計方法）を示すフロー図である。図５Ａ、図５Ｂ、図６、図７Ａ、及び図７Ｂは、それぞれ本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す模式図である。ただし、図５Ａは平面図、図５Ｂは図５ＡにおけるＢＢ’断面図、図６は平面図、図７Ａは平面図、図７Ｂは図７ＡにおけるＣＣ’断面図をそれぞれ示している。
【００４３】
まず、電源グリッド配線部３１は、半導体装置の配置情報や接続情報に基づいて、電源グリッド１０の基本構造を例えば図５Ａ及び図５Ｂのように構成する（ステップＳ０１）。それにより、電源配線２が格子状に配置される（ただし、これらの図では、その一部を表示）。各電源配線２は、上層配線１１及び下層配線１２の２層の配線を、互いに平行に配置し、最適な複数のビア１５で並列接続した構造を有している。このプロセスにより、電源グリッド１０の配置を示すレイアウトデータが生成される（ステップＳ０１）。
【００４４】
次に、内部ブロック回路配置部３２は、半導体装置の配置情報や接続情報に基づいて、電源グリッド１０の網目（格子）の内部に複数の内部ブロック回路４を例えば図６のように配置する（ステップＳ０２）。それにより、複数の内部ブロック回路４は、電源グリッド１０に電源引込配線３を介して接続される。これらの図の例では、内部ブロック回路４ａ〜４ｄが配置されているが、それらは必ずしも消費電力が同一でない。例えば、内部ブロック回路４ａ、４ｄは低消費電力、内部ブロック回路４ｃは中消費電力、内部ブロック回路４ｂは高消費電力である。このプロセスにより、内部ブロック回路４の配置を示すレイアウトデータが生成される（ステップＳ０２）。
【００４５】
続いて、電流分析部３３は、生成されたレイアウトデータからネットリストを生成し、回路シミュレーションを実行する。電流分析部３３は、その回路シミュレーションにより、複数の内部ブロック回路４の各々における消費電力、稼働率に応じて電流の分析を行い、電流密度がワーストケース電流制限値を超える部位を検出する（ステップＳ０３）。このとき、電流密度の計算に当たっては、例えば、電源配線２が上層配線１１（又は下層配線１２）のみの１層分（断面積）の配線であるとしてそれぞれ計算する。
【００４６】
次に、配線長決定部３４は、電流密度がワーストケース電流制限値を超える部位（又は、その部位を含むその周辺の部位）について、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、電源配線２における上層配線１１及び下層配線１２の配線長を決定する（ステップＳ０４）。すなわち、該当する電源配線２の部分（とそれに接続する内部ブロック回路４への電源引込配線３）の電流密度と配線長との積が予め設定された値以下となるように（上記式（１）を満たすように）、上層配線１１及び下層配線１２の配線長を決定する。あるいは、該当する電源配線２の部分（とそれに接続する内部ブロック回路４への電源引込配線３）の電流密度が、配線長に応じた制限値以下となるように、上層配線１１及び下層配線１２の配線長を決定する。
【００４７】
続いて、レイアウト変更部３５は、図７Ａ及び図７Ｂに示すように、決定された各電源配線２の上層配線１１及び下層配線１２の配線長となるように、各電源配線２の上層配線１１及び下層配線１２を分断する（ステップＳ０５）。これらの図の例では、式（１）を満たすように決定された配線長となるように、上層配線１１が４箇所で分断され、下層配線１２が３箇所で分断され、それぞれ配線長が短くなっている。そのため、電流密度が高い場合でも、逆流効果によりＥＭの影響を抑制することができる。このとき、レイアウト変更部３５は、各電源配線２の上層配線１１及び下層配線１２が決定された配線長の位置で分断されたレイアウトとなるように、電源グリッド１０のレイアウトデータを変更する。なお、ビア１５や電源引込配線３の位置の関係で決定された配線長の位置で分断ができない場合、配線長をより短くして対応する。このとき、分断される配線層（例示：上層配線１１）は、他方の配線層（例示：下層配線１２）とビア１５で接続されているので、電気的に電源配線２（電源グリッド１２）の機能が損なわれることはない。
【００４８】
このような動作により、電源グリッド１０に内部ブロック回路４を配置することができ、本実施の形態の半導体装置の設計装置の動作（半導体装置の設計方法）を実行することができる。
【００４９】
なお、ステップＳ３において、電流密度の計算に当たって、電源配線２が上層配線１１及び下層配線１２の２層分（断面積）の配線として計算することも可能である。その場合、上層配線１１や下層配線１２の分断により、対応して下層配線１２や上層配線１１には、計算された電流密度の２倍の電流密度を有する電流が流れることになる。ステップＳ４では、その計算された電流密度の２倍の電流密度に基づいて、下層配線１２や上層配線１１の配線長が計算される。
【００５０】
本実施の形態では、電流密度がワーストケース電流制限値を超える電源配線があったとしても、その電流密度に応じて、所定の条件を満たすようにその電源配線の上層配線や下層配線の配線長を調整している。その結果、その配線長により発生する逆流効果により、その電源配線でのＥＭを抑制することができる。
【００５１】
このとき、その電源配線における既に存在する上層配線や下層配線を分断することにより、それらの配線長を調整している。その結果、電源配線２の配線幅の拡張や、配線本数の増加のような配線の構成の変更をする必要がなくなる。そのため、回路の面積の増大や、修正・確認を繰り返すことによる設計時間の長期化や、大規模な回路の場合における他の部分との兼ね合いよる修正の困難性などの問題が発生することがない。
【００５２】
このように、電源配線２は網目状のグリッド（電源グリッド１０）を構成している。消費電力が大きく、電源配線２に流れる電流値（電流密度）が大きい網目周辺については電源配線２を短くすることで、レイアウトを大きく変更することなくＥＭの信頼性を向上させることができる。
【００５３】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００５４】
１、１０１    半導体装置
２、１０２    電源配線
３、１０３    電源引込配線
４、４ａ〜４ｄ、１０４、１０４ａ〜１０４ｄ    内部ブロック回路
１０、１１０    電源グリッド
１１    上層配線
１１ｕ、１１ｄ    端部
１２    下層配線
１５、１５ｕ、１５ｄ    ビア
１６    電源端子
１７    接地端子
１８、１９    切断箇所
２１    金属膜
２２    バリア膜
３０    設計装置
３１    電源グリッド配線部
３２    内部ブロック回路配置部
３３    電流分析部
３４    配線長決定部
３５    レイアウト変更部
３６    記憶部
【図１】
2012048702.tif 000003
【図２】
2012048702.tif 000004
【図３Ａ】
2012048702.tif 000005
【図３Ｂ】
2012048702.tif 000006
【図３Ｃ】
2012048702.tif 000007
【図３Ｄ】
2012048702.tif 000008
【図４】
2012048702.tif 000009
【図５Ａ】
2012048702.tif 000010
【図５Ｂ】
2012048702.tif 000011
【図６】
2012048702.tif 000012
【図７Ａ】
2012048702.tif 000013
【図７Ｂ】
2012048702.tif 000014