(57)【要約】【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。【選択図】図３Ａ
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【特許請求の範囲】
【請求項１】
半導体基板の主面が部分的にエッチングされて形成され、第１の方向に延在し、かつ底面及び対向する第１及び第２の縦壁面を含む内面により区画された第１の溝と、
前記第１の溝の底面、及び前記第１の溝の底部に位置する前記第１及び第２の縦壁面に設けられ、前記第１の縦壁面を露出する第１の開口部、及び前記第２の縦壁面を露出する第２の開口部を有した絶縁膜と、
前記第１の開口部から露出された前記第１の縦壁面に形成された下部不純物拡散領域と、
前記絶縁膜を介して、前記第１の溝の底部に設けられ、前記第１及び第２の開口部を埋め込むと共に、前記下部不純物拡散領域及び前記第２の縦壁面と接触し、かつ金属膜よりなる埋め込みビット線と、
を有し、
前記金属膜と前記下部不純物拡散領域とはオーミック接合を形成し、
前記金属膜と前記第２の開口部から露出された前記半導体基板とはショットキー障壁を介して接合していることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、ｐ型であり、
前記下部不純物拡散領域は、ｎ型であり、
前記下部不純物拡散領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属膜は、バリア膜として機能する第１の金属膜と、該第１の金属膜よりも抵抗値の低い第２の金属膜と、が順次積層された積層膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体基板は、シリコンからなり、
前記第１の金属膜の少なくとも最下層は、Ｔｉ膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の主面が部分的にエッチングされて形成され、前記第１の方向に対して交差する第２の方向に延在し、縦壁面を含む内面により区画された第２の溝と、
前記第１及び第２の溝に囲まれることで形成された複数のピラーと、を有し、
前記第１の縦壁面は、前記第２の方向に対して交差する前記ピラーの一方の側壁面となる面であり、前記第２の縦壁面は、前記第２の方向に対して交差する前記ピラーの他方の側壁面となる面であることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記ピラーの上端に形成された上部不純物拡散領域と、  
前記第２の溝の縦壁面に対応する前記ピラーの側壁面に、ゲート絶縁膜を介して配置され、かつ第２の方向に延在する前記ゲート電極と、
を有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１及び第２の開口部は、対向配置されていることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記上部不純物拡散領域上に、該上部不純物拡散領域と電気的に接続される記憶素子を有することを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体基板の主面を部分的にエッチングして、第１の方向に延在し、かつ底面及び対向する第１及び第２の縦壁面を含む内面により区画された第１の溝を形成する工程と、
前記第１の溝の内面を覆う絶縁膜を成膜し、前記絶縁膜のうち、前記第１の溝の底部に成膜された部分に、前記第１の縦壁面を露出する第１の開口部及び前記第２の縦壁面を露出する第２の開口部を一括形成する工程と、
斜めイオン注入法により、前記第１の溝及び前記第１の開口部を介して、前記第１の縦壁面に前記半導体基板と反対導電型の不純物を選択的に注入することで下部不純物拡散領域を形成する工程と、
前記絶縁膜が形成された前記第１の溝の底部、及び前記第１及び第２の開口部を金属膜で埋め込むことで、埋め込みビット線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記埋め込みビット線を形成後に、前記絶縁膜のうち、前記埋め込みビット線よりも上方に形成された部分を除去することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の開口部は、前記絶縁膜のうち、前記埋め込みビット線よりも上方に形成された部分を覆うように、サイドウォール状の第１のエッチングマスクを形成し、次いで、前記絶縁膜を介して、前記第１及び第２の開口部の形成領域よりも下方に位置する前記第１の溝を埋め込むように第２のエッチングマスクを形成し、その後、ウエットエッチングにより、前記第１及び第２のエッチングマスクから露出された前記絶縁膜を選択的に除去して形成することを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のエッチングマスクを形成する前に、ウエットエッチングにより、前記第１及び第２の開口部の形成領域よりも上方に形成された前記絶縁膜を後退させることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記下部不純物拡散領域を形成する工程において、前記第１及び第２のエッチングマスクを、前記不純物を注入する際のマスクとして用いることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【請求項１４】
前記埋め込みビット線を形成する前に、前記第２のエッチングマスクを選択的に除去する工程と、前記第１のエッチングマスクを選択的に除去する工程と、を含み、
前記埋め込みビット線は、前記第１及び第２のエッチングマスクが除去された前記第１の溝内に前記金属膜を埋め込み、その後、該金属膜をエッチバックして、前記第１の溝の底部に前記金属膜に残存させることで形成することを特徴とする請求項１１ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板としてｐ型のシリコンを用い、
前記斜めイオン注入法で前記下部不純物拡散領域にｎ型の不純物を導入し、
前記金属膜の少なくとも最下層がＴｉ膜であることを特徴とする請求項９ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記ｎ型の不純物の濃度が前記半導体基板のｐ型の不純物濃度よりも高くなるように、前記ｎ型の不純物を前記下部不純物拡散領域に導入することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記下部不純物拡散領域を形成する工程と前記埋め込みビット線を形成する工程との間に、斜めイオン注入法により、前記第１の溝及び前記第２の開口部を介して、前記第２の開口部から露出された前記第２の縦壁面に酸素イオンを注入し、その後、熱処理により、前記酸素イオンと前記シリコンを反応させることで、前記第２の開口部から露出される酸化シリコンを形成することを特徴とする請求項１５または１６記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の主面を部分的にエッチングして、前記第１の方向に対して交差する第２の方向に延在し、縦壁面を含む内面により区画された第２の溝を形成することで、前記第１及び第２の溝に囲まれた複数のピラーを形成する工程を含み、
前記第１の縦壁面は、前記第２の方向に対して交差する前記ピラーの一方の側壁面となる面であり、前記第２の縦壁面は、前記第２の方向に対して交差する前記ピラーの他方の側壁面となる面であることを特徴とする請求項９ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１９】
前記第２の溝の縦壁面に対応する前記ピラーの側壁面に、ゲート絶縁膜を介して、ゲート電極を形成する工程と、
前記ピラーの上端に上部不純物拡散領域を形成する工程と、  
を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記上部不純物拡散領域上に、該上部不純物拡散領域と電気的に接続される記憶素子を形成する工程を含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しない虞が生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。特に、半導体基板の主面に対して垂直方向に延びるピラーをチャネルとして用いるタイプの縦型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（「３次元トランジスタ」ともいう）は、占有面積が小さく且つ完全空乏化を利用して、電流の制御が容易になるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。
【０００４】
上記縦型ＭＯＳトランジスタを半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のセルトランジスタとして用いる場合、ピラーの下部に形成された下部不純物拡散領域（一方のソース／ドレイン電極として機能する領域）がビット線に接続され、ピラーの上部に形成された上部不純物拡散領域（他方のソース／ドレイン電極として機能する領域）が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。
通常、セルキャパシタ等の記憶素子は、セルトランジスタの上方に配置されることから、ピラーの上部に記憶素子が接続され、ピラーの下部にビット線が接続されることになる。  つまり、半導体基板にビット線を埋め込み形成する必要がある（例えば、特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０３６６号公報
【特許文献２】特開２００９−１６４５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
縦型ＭＯＳトランジスタを複数配列してメモリセルを構成する場合には、隣接するメモリセル間での短絡を防止する必要がある。
このため、半導体基板内にビット線を埋め込む場合、縦型ＭＯＳトランジスタの下方に形成された下部不純物拡散領域とビット線とを電気的に接続するための接続部（ビットコンタクト）を、ピラーの一方の側壁の一部に形成する必要がある。
【０００７】
例えば、特許文献１では、ビットトレンチの他方の側壁に形成された絶縁膜をパターニングしたフォトレジストで保護した後、ビットトレンチの一方の側壁に形成された絶縁膜を選択的にエッチングすることで、接続部が配置される開口部を形成していた。
しかしながら、ビットトレンチ内に充填されたフォトレジストを通常の露光方法を用いてパターニングする場合、ビットトレンチの深さに応じてフォトレジストの厚さが厚くなるため、フォトレジストの解像度が大幅に低下してしまう。
【０００８】
このため、微細化されたメモリセル（設計ルール（「デザインルール」ともいう）が５０ｎｍ以降の世代）において、ビットトレンチの他方の側壁に形成された絶縁膜を覆うフォトレジストを精度良くパターニングすることは困難であり、特許文献１に記載の方法では、下部不純物拡散領域と電気的に接続され、かつ微細化された導体（この場合、ビットコンタクト及びビット線よりなる導体）を形成することは困難であった。
【０００９】
また、特許文献２に記載された不純物拡散領域で配線を形成する方法では、配線の抵抗値が高くなるため、半導体装置の高性能化が困難であった。
このように、特許文献１，２に記載の方法では、下部不純物拡散領域と接続されるビット線を低抵抗化し、かつ微細化して半導体基板内に埋め込み形成することが困難であった。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、第１の方向に延在し、かつ底面及び対向する第１及び第２の縦壁面を含む内面により区画された第１の溝と、前記第１の溝の底面、及び前記第１の溝の底部に位置する前記第１及び第２の縦壁面に設けられ、前記第１の縦壁面を露出する第１の開口部、及び前記第２の縦壁面を露出する第２の開口部を有した絶縁膜と、前記第１の開口部から露出された前記第１の縦壁面に形成された下部不純物拡散領域と、前記絶縁膜を介して、前記第１の溝の底部に設けられ、前記第１及び第２の開口部を埋め込むと共に、前記下部不純物拡散領域及び前記第２の縦壁面と接触し、かつ金属膜よりなる埋め込みビット線と、を有し、前記金属膜と前記下部不純物拡散領域とはオーミック接合を形成し、前記金属膜と前記第２の開口部から露出された前記半導体基板とはショットキー障壁を介して接合していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明の半導体装置によれば、絶縁膜を介して、第１の溝の底部に設けられ、第１及び第２の開口部を埋め込むと共に、下部不純物拡散領域及び第２の縦壁面と接触し、かつ金属膜よりなる埋め込みビット線と、を有し、金属膜と下部不純物拡散領域とはオーミック接合を形成し、ショットキー障壁を介して、金属膜と第２の開口部から露出された半導体基板とを接合させることにより、埋め込みビット線と下部不純物拡散領域とをオーミック接合により導通させ、かつショットキー障壁により、埋め込みビット線と第２の縦壁面（半導体基板）とを電気的に分離させることが可能となる。
【００１２】
これにより、第１の溝の両方の縦壁面（具体的には、第１及び第２の縦壁面）に設けられた絶縁膜に対して、開口部（具体的には、第１及び第２の開口部）を形成しても、埋め込みビット線と第２の縦壁面（半導体基板）との間が導通することがない。
よって、第１及び第２の開口部を形成する場合、従来、溝の一方の縦壁面のみに開口部を形成する際に必要であった他方の縦壁面に形成された絶縁膜を覆うフォトレジスト膜が不要となるので、半導体基板に形成された第１の溝に、微細化された埋め込みビット線を容易に形成できる。
【００１３】
また、埋め込みビット線を金属膜で構成することにより、不純物拡散領域或いはポリシリコン膜により埋め込みビット線を構成した場合と比較して、埋め込みビット線の抵抗値を低くすることが可能となるので、半導体装置の高性能化を実現できる。
【００１４】
また、埋め込みビット線と下部不純物拡散領域との間に、ポリシリコン膜で構成されたビットコンタクトを設けることなく、埋め込みビット線と下部不純物拡散領域とを直接接触させることにより、埋め込みビット線と下部不純物拡散領域との間のコンタクト抵抗を小さくすることが可能となるので、半導体装置の高性能化を実現できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す斜視図である。
【図２】図１に示すメモリセルアレイの平面図である。
【図３Ａ】図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
【図３Ｂ】図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１６Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１６Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１７Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１７Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１８Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１８Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１５）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１９Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１６）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１９Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１６）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図２０Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１７）であり、図３Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図２０Ｂ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１７）であり、図３Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図２１Ａ】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図（その１）である。
【図２１Ｂ】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図（その２）である。
【図２２Ａ】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図であり、図２１Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図２２Ｂ】本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図であり、図２１Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す斜視図であり、図２は、図１に示すメモリセルアレイの平面図である。また、図３Ａは、図２に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図３Ｂは、図２に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１、図２、及び図３Ａにおいて、Ｘ方向はゲート電極５５，５６の延在方向を示している。また、図１、図２、及び図３Ｂにおいて、Ｙ方向はゲート電極５５，５６と交差する埋め込みビット線２１の延在方向を示している。
【００１８】
図１では、説明の便宜上、図３Ａ及び図３Ｂに示すメモリセルアレイ１１の構成要素のうち、半導体基板１３、埋め込みビット線２１、ワード線２９、ピラー２６、絶縁膜２３、及びキャパシタ３８のみを図示する。
また、図２では、説明の便宜上、図３Ａ及び図３Ｂに示すメモリセルアレイ１１の構成要素のうち、埋め込みビット線２１、ワード線２９、ピラー２６、絶縁膜２３、及びゲート絶縁膜２７のみを図示する。
【００１９】
また、図３Ａ及び図３Ｂにおいて、図１及び図２に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。さらに、図１、図２、図３Ａ、及び図３Ｂでは、第１の実施の形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
【００２０】
図１、図２、図３Ａ、及び図３Ｂを参照するに、第１の実施の形態の半導体装置１０は、メモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ等が形成されている。
【００２１】
次に、図１、図２、図３Ａ、及び図３Ｂを参照して、メモリセルアレイ１１の構成について説明する。
メモリセルアレイ１１は、半導体基板１３と、第１の溝１５と、絶縁膜１６，２３と、下部不純物拡散領域１８と、埋め込みビット線２１と、第２の溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、埋め込み絶縁膜３１，３５と、分離溝３２と、ライナー膜３３と、上部不純物拡散領域３６と、記憶素子であるキャパシタ３８と、層間絶縁膜４１，４３と、配線４２と、を有する。メモリセル領域の外周部には素子分離領域（図示せず）が設けられ、周辺回路領域と電気的に分離されている。
【００２２】
図３Ａ及び図３Ｂを参照するに、半導体基板１３は、下部不純物拡散領域１８に含まれる不純物とは異なる導電型の不純物を含んだ基板である。半導体基板１３は、下部不純物拡散領域１８の不純物濃度よりも低濃度の不純物を含有した基板である。
半導体基板１３としては、低濃度（イオン注入のドーズ量で５×１０１２〜５×１０１３ａｔｏｍｓ／ｃｍ２程度）のｐ型不純物を含有したシリコン基板を用いることができる。また、ｐ型不純物の濃度は、メモリセル領域にあらかじめｐ型ウェルを形成することで、所定の濃度となるようにしてもよい。
以下、半導体基板１３として、低濃度のｐ型のシリコン基板（シリコンウェハ）を用いた場合を例に挙げて説明する。
【００２３】
半導体基板１３上のメモリセル領域を囲むように、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）が形成されている。これにより、半導体基板１３は、該素子分離領域の内側に形成されたメモリセル領域を有する。なお、１つの半導体装置上に複数のメモリセル領域が配置されていてもよい。
上記素子分離用絶縁膜としては、酸化シリコン膜（ＳｉＯ２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記メモリセル領域は、素子分離領域によって絶縁分離された活性領域である。
【００２４】
図３Ａを参照するに、第１の溝１５は、半導体基板１３の主面１３ａを部分的にエッチングすることで形成された溝である。第１の溝１５は、埋め込みビット線２１を形成するための溝である。第１の溝１５は、Ｙ方向（第１の方向）に延在するように形成されており、Ｘ方向（第２の方向）に対して所定の間隔で複数配置されている。
第１の溝１５は、第１の溝１５の底面１５ａ、及びＹ方向に配列された複数のピラー２６の一対の側壁面２６ａ，２６ｂを含む内面により区画されている。
第１の溝１５の第１の縦壁面は、Ｘ方向に対して交差するピラー２６の一方の側壁面２６ａに対応する面である。また、第１の溝１５の第２の縦壁面は、Ｘ方向に対して交差するピラー２６の他方の側壁面２６ｂに対応する面である。
【００２５】
図３Ａを参照するに、絶縁膜１６は、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに対応するピラー２６の側壁面２６ａ，２６ｂに設けられている。絶縁膜１６は、ピラー２６の側壁面２６ａに形成された下部不純物拡散領域１８を露出する第１の開口部１６Ａ、及びピラー２６の側壁面２６ｂを露出する第２の開口部１６Ｂを有する。第２の開口部１６Ｂは、第１の開口部１６Ａと対向する位置に形成されている。絶縁膜１６としては、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００２６】
このように、ピラー２６の側壁面２６ａを露出する第１の開口部１６Ａと、ピラー２６の側壁面２６ｂを露出し、かつ第１の開口部１６Ａと対向する第２の開口部１６Ｂとを有した絶縁膜１６を設けることで、フォトレジスト膜を用いて一方の開口部のみを形成する必要がなく、第１及び第２の開口部１６Ａ，１６Ｂを同時に形成することが可能となるので、加工が容易となる。このため、半導体基板１３に形成された第１の溝１５内に、下部不純物拡散領域１８と接触するように、微細化された埋め込みビット線２１を容易に形成することができる。
【００２７】
図３Ａを参照するに、下部不純物拡散領域１８は、第１の開口部１６Ａから露出されたピラー２６の側壁面２６ａに形成されている。下部不純物拡散領域１８は、高濃度のｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース／ドレイン領域の一方として機能する。本実施形態では、便宜的に下部不純物拡散領域１８をドレイン領域とする。下部不純物拡散領域１８の不純物濃度は、半導体基板１３に含まれるｐ型不純物濃度よりも高い。
【００２８】
図３Ａを参照するに、埋め込みビット線２１は、バリア膜として機能する第１の金属膜５１と、第１の金属膜５１よりも抵抗値の低い第２の金属膜５２と、が順次積層された積層膜（金属膜）により構成されている。
このように、埋め込みビット線２１を金属膜（具体的には、第１及び第２の金属膜５１，５２）のみで構成することにより、不純物拡散領域によりビット線を構成した場合と比較して、埋め込みビット線２１の抵抗値を低くすることが可能となる。これにより、半導体装置１０の高性能化を実現できる。
【００２９】
第１の金属膜５１は、第２の金属膜５２よりも薄い厚さとされており、絶縁膜１６の表面、及び第１及び第２の開口部１６Ａ，１６Ｂに形成されている。
第１の金属膜５１は、第１の開口部１５Ａを介して、高濃度のn型不純物を含有した下部不純物拡散領域１８と接触している。
第１の金属膜５１としてＴｉ（チタン）等を用いる場合、仕事関数の関係でｎ型不純物に接触するとオーミック接合状態となりやすい。さらにｎ型不純物の濃度を増加させることで、第１の金属膜５１と下部不純物拡散領域１８との間では電子のトンネリング効果が優勢となるため、第１の金属膜５１と下部不純物拡散領域１８との間は完全にオーミック接合される。これにより、埋め込みビット線２１と下部不純物拡散領域１８との間は、電気的に良好な導電特性を有した状態となる。
【００３０】
また、第１の金属膜５１は、第２の開口部１５Ｂを介して、チャネルとなるピラー２６の側壁面２６ｂと接触している。言い換えれば、第１の金属膜５１は、第２の開口部１５Ｂを介して、低濃度（イオン注入のドーズ量で５×１０１２〜５×１０１３ａｔｏｍｓ／ｃｍ２程度）のｐ型不純物を含有したシリコンよりなる半導体基板１３と接触している。
第１の金属膜５１としてＴｉ（チタン）等を用いる場合、仕事関数の関係でｐ型不純物に接触するとショットキー障壁が形成されやすい。さらに、ｐ型不純物の濃度を低く設定することで、接合部でのトンネリング効果が抑制されるので、第１の金属膜５１と半導体基板１３との間には、完全なショットキー障壁が形成される。
【００３１】
ところで、ｎ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いたメモリセルでは、半導体基板１３が接地電位（０Ｖ）もしくは負電圧（例えば、−０．２Ｖ）に維持された状態において、埋め込みビット線２１が接地電位（０Ｖ）と正電圧（例えば、＋1．５Ｖ）の間で電圧スイングされる。
【００３２】
したがって、下部不純物拡散領域１８及び半導体基板１３と接触する上記埋め込みビット線２１をｎ型のＭＯＳトランジスタに適用した場合、ショットキー障壁の整流作用により、正電圧が印加された状態の埋め込みビット線２１と、接地電位もしくは負電圧状態の半導体基板１３との間では電流が遮断された分離状態を保つことができる。
【００３３】
なお、半導体基板１３のメモリセル領域にあらかじめＰ型ウェル（図示せず）を形成する場合、イオン注入のドーズ量を５×１０１２〜５×１０１３ａｔｏｍｓ／ｃｍ２程度の低い値に設定することにより、同様のショットキー障壁の効果を得ることができる。
これにより、第１の実施の形態の半導体装置１０では、埋め込みビット線２１と下部不純物拡散領域１８のみとを導通させることができる。
【００３４】
上記第１の金属膜５１としては、例えば、Ｔｉ（チタン）膜と、ＴｉＮ（窒化チタン）膜とを順次積層させた積層膜を用いることができる。この場合、第１の金属膜５１の下層側のＴｉ膜が半導体基板と接合を形成する。
第２の金属膜５２は、第１の金属膜５１の内面を覆うと共に、絶縁膜１６及び第１の金属膜５２を介して、第１の溝１５の底部１５Ａ（第１及び第２の開口部１６Ａ，１６Ｂを含む）を埋め込むように形成されている。第２の金属膜５２としては、例えば、Ｗ（タングステン）膜を用いることができる。
上記構成とされた埋め込みビット線２１の断面形状は、Ｔ字型とされている。また、埋め込みビット線２１の上面２１ａは、平坦な面とされている。
【００３５】
図３Ａを参照するに、絶縁膜２３は、埋め込みビット線２１の上面２１ａ、及び埋め込みビット線２１よりも上方に位置するピラー２６の側壁面２６ａ，２６ｂを覆うように設けられている。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
【００３６】
図３Ａ及び図３Ｂを参照するに、第２の溝２５は、Ｘ方向に延在するように、半導体基板１３の主面１３ａが部分的にエッチングされて形成され、縦壁面（ピラー２６の対向する側壁面２６ｃ，２６ｄ）を含む内面により区画されている。第２の溝２５は、Ｙ方向に対して複数配置されている。第２の溝２５は、ゲート電極５５，５６を形成するための溝である。第２の溝２５の深さは、第１の溝１５の深さよりも浅くなるように構成されている。
【００３７】
図３Ａ及び図３Ｂを参照するに、ピラー２６は、第１の溝１５及び第２の溝２５に囲まれることで構成されており、柱状形状とされている。ピラー２６は、側壁面２６ａ，２６ｂ，２６ｃ，２６ｄを有する。ピラー２６の側壁面２６ａ，２６ｂは、Ｘ方向において対向する面であり、ピラー２６の側壁面２６ｃ，２６ｄは、Ｙ方向において対向する面である。
【００３８】
ピラー２６は、所定の間隔で複数形成されている。ピラー２６は、半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、第１の溝１５及び第２の溝２５を加工することで形成される。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１８との間に位置する部分は、チャネルとして機能する。
【００３９】
このピラー２６に、下部不純物拡散領域１８、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極５５，５６を形成することで、縦型ＭＯＳトランジスタ４５が構成される。つまり、メモリセルアレイ１１には、マトリックス状に複数の縦型ＭＯＳトランジスタ４５が形成されている。
縦型ＭＯＳトランジスタ４５は、占有面積が小さく、かつ完全空乏化するように構成した場合には、しきい値電圧を高く設定することなくオフ状態を維持できる。これにより電流の制御が容易になるという利点がある。したがって、メモリセルアレイ１１では、上記縦型ＭＯＳトランジスタ４５を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
【００４０】
図３Ｂを参照するに、ゲート絶縁膜２７は、複数のピラー２６の側壁面２６ｃ，２６ｄ（上部不純物拡散領域３６の側面も含む）、及び第２の溝２５の底面２５ａを覆うように形成されている。
ゲート絶縁膜２７としては、例えば、単層の酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（ＳｉＮ膜）や高誘電体膜（Ｈｉｇｈ−Ｋ膜）を積層させた積層膜、単層の高誘電体膜等を用いることができる。
【００４１】
図１を参照するに、ワード線２９は、一対のゲート電極５５，５６と、電極端接続部５７と、接続部５８とを有する。
図１、図２、及び図３Ｂを参照するに、ゲート電極５５は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側壁面２６ｃに設けられている。ゲート電極５６は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側壁面２６ｄに設けられている。ゲート電極５６は、ゲート絶縁膜２７及びＸ方向に配置された複数のピラー２６を介して、ゲート電極５５と対向配置されている。
図１及び図２を参照するに、電極端接続部５７は、ゲート電極５５，５６の両端にそれぞれ設けられており、ゲート電極５５，５６の端と一体に構成されている。なお、図１，２では、ゲート電極５５，５６の一方の端に設けられた電極端接続部５７のみ図示する。
【００４２】
図１及び図３Ａを参照するに、接続部５８は、絶縁膜２３を介して、ゲート電極５５，５６間に位置する第１の溝１５に設けられている。接続部５８は、絶縁膜２３を介して、埋め込みビット線２１上に配置されている。
接続部５８は、その一方の端部がゲート電極５５と一体に構成されており、他方の端部がゲート電極５６と一体に構成されている。接続部５８により、ワード線２９は平面視（図２）で、はしご状に構成されるので、ワード線２９のＸ方向における配線長に起因した電気抵抗増加を抑制できる。
上記構成とされたワード線２９は、導電膜により構成されている。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層した積層膜を用いることができる。
【００４３】
図３Ａを参照するに、埋め込み絶縁膜３１は、絶縁膜２３を介して、接続部５８上に位置する第１の溝部５１を埋め込むように設けられている。埋め込み絶縁膜３１の上面３１ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
埋め込み絶縁膜３１としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、埋め込み絶縁膜３１としては、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いるとよい。
【００４４】
図３Ｂを参照するに、分離溝３２は、Ｘ方向に延在しており、第２の溝２５内に形成されている。分離溝３２のＹ方向の幅は、第２の溝２５のＹ方向の幅よりも狭い。
分離溝３２は、第２の溝２５に埋め込まれ、ワード線２９の母材となる導電膜（図示せず）を２つに分離することで、一対のゲート電極５５，５６を形成するための溝である。そのため、分離溝３２の深さは、ワード線２９の母材となる導電膜を確実に分離できるように、第２の溝２５の深さよりも深くなるように構成されている。
【００４５】
図３Ｂを参照するに、ライナー膜３３は、第２の溝２５内に設けられており、ゲート電極５５，５６上にサイドウォール状に形成されている。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。ライナー膜３３の上面３３ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
図３Ｂを参照するに、埋め込み絶縁膜３５は、分離溝３２を充填するように設けられており、ゲート電極５５，５６の側面及びライナー膜３３の側面を覆っている。埋め込み絶縁膜３５の上面３５ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
【００４６】
図３Ａ及び図３Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上端に形成されている。上部不純物拡散領域３６の下面は、ゲート電極５５，５６の上端面に対して略面一とされている。また、上部不純物拡散領域３６の上面３６ａは、半導体基板１３の主面１３ａに対して略面一とされている。上部不純物拡散領域３６は、高濃度のｎ型不純物（具体的には、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース／ドレイン領域の他方として機能する。本実施形態では、便宜的に上部不純物拡散領域３６をソース領域とする。
【００４７】
図３Ａ及び図３Ｂを参照するに、キャパシタ３８は、上部不純物拡散領域３６上に設けられている。キャパシタ３８は、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ３８を有する。
キャパシタ３８は、上部不純物拡散領域３６上に配置された１つの下部電極６１と、複数の下部電極６１に亘るように形成され、少なくとも個々の下部電極６１の表面を覆う容量絶縁膜６２と、容量絶縁膜６２の表面を覆い、かつ容量絶縁膜６２が形成された複数の下部電極６１間に存在する凹部を充填する上部電極６３（言い換えれば、複数の下部電極６１に対して共通の上部電極）とを有する。
【００４８】
下部電極６１は、例えば、チタン膜と、窒化チタン膜とを順次積層した積層膜を用いることができる。この場合、チタン膜の厚さは、例えば、１０ｎｍとすることができる。
容量絶縁膜６２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
上部電極６３の上面６３ａは、平坦な面とされている。上部電極６３としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜や、金属膜とポリシリコン膜の積層膜等を用いることができる。
【００４９】
図３Ａ及び図３Ｂを参照するに、層間絶縁膜４１は、上部電極６３の上面６３ａに設けられている。層間絶縁膜４１としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
配線４２は、層間絶縁膜４１上に設けられている。配線４２は、下層に配置された上部電極６３と電気的に接続されている。
層間絶縁膜４３は、配線４２を覆うように、層間絶縁膜４１上に設けられている。層間絶縁膜４３としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００５０】
第１の実施の形態の半導体装置によれば、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、絶縁膜１６に形成された第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及びピラー２６の側壁面２６ｂ（低濃度のｐ型の半導体基板１３）と接触し、かつ金属膜（第１及び第２の金属膜５１，５２）よりなる埋め込みビット線２１を設けることにより、埋め込みビット線２１と高濃度のｎ型の下部不純物拡散領域１８とをオーミック接合により導通させ、かつショットキー障壁により、埋め込みビット線２１とピラー２６の側壁面２６ｂ（半導体基板１３）とを電気的に分離させることが可能となる。
【００５１】
これにより、ピラー２６の側壁面２６ａ，２６ｂに設けられた絶縁膜１６に対して、開口部（具体的には、第１及び第２の開口部１６Ａ，１６Ｂ）を形成しても、埋め込みビット線２１とピラー２６の側壁面２６ｂ（半導体基板１３）との間が導通することがない。
よって、従来は絶縁膜１６に対向配置された第１及び第２の開口部１６Ａ，１６Ｂが同時に形成されることを回避して、ピラーの一方の側壁面のみに開口部を形成するために必要であったピラーの他方の側壁面に形成された絶縁膜を保護するフォトレジスト膜が不要となるので、第１の溝１５に、微細化された埋め込みビット線２１を容易に形成できる。
【００５２】
また、埋め込みビット線２１を金属膜で構成することにより、不純物拡散領域或いはポリシリコン膜により埋め込みビット線を構成した場合と比較して、埋め込みビット線２１の抵抗値を低くすることが可能となるので、半導体装置１０の高性能化を実現できる。
【００５３】
また、埋め込みビット線２１と下部不純物拡散領域１８との間に、ポリシリコン膜で構成されたビットコンタクト（図示せず）を設けることなく、埋め込みビット線２１と下部不純物拡散領域１８とを直接接触させることにより、埋め込みビット線２１と下部不純物拡散領域１８との間のコンタクト抵抗を小さくすることが可能となるので、半導体装置１０の高性能化を実現できる。
【００５４】
なお、第１の実施の形態の半導体装置１０において、上部不純物拡散領域３６の上端（言い換えれば、キャパシタ３８と上部不純物拡散領域３６との間）に、シリサイド層（図示せず）を設けてもよい。
このように、キャパシタ３８と上部不純物拡散領域３６との間に、シリサイド層（図示せず）を設けることにより、キャパシタ３８と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
【００５５】
上記シリサイド層としては、例えば、チタンシリサイド（ＴｉＳｉ２）層を用いることができる。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が低く、かつ上部不純物拡散領域３６の上面３６ａに自然酸化膜（酸化シリコン膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉは酸化シリコン膜を還元して反応する）からである。
この場合、ＴｉＳｉ２層は、下部電極６１を構成する膜として、チタン（Ｔｉ）膜を用い、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、該チタン（Ｔｉ）膜を上部不純物拡散領域３６の上面３６ａに成膜及び反応させることで形成する。
【００５６】
また、上記シリサイド層（図示せず）を設ける代わりに、キャパシタ３８の下部電極６１と上部不純物拡散領域３６との間に、ポリシリコン膜或いはタングステン（Ｗ）膜で構成されたコンタクトプラグ（図示せず）を設け、該コンタクトプラグを介して、下部電極６１と上部不純物拡散領域３６とを電気的に接続してもよい。
また、第１の実施の形態の半導体装置１０では、接続部５８を備えたワード線２９を例に挙げて説明したが、接続部５８は必ずしも設ける必要はない。
【００５７】
図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、及び図２０Ｂは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、及び図２０Ａは、図３Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。
【００５８】
また、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂは、図３Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。
図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、及び図２０Ｂにおいて、図１、図２、図３Ａ、及び図３Ｂに示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
【００５９】
次に、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂ、図１９Ａ、図１９Ｂ、図２０Ａ、及び図２０Ｂを参照して、本発明の第１の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
【００６０】
始めに、図４Ａ及び図４Ｂに示す工程では、半導体基板１３として低濃度（イオン注入のドーズ量で５×１０１２〜５×１０１３ａｔｏｍｓ／ｃｍ２程度）のｐ型不純物を含有したシリコン基板（具体的には、シリコンウェハ）を準備する。あらかじめイオン注入を用いてｐ型ウェルを形成し。ｐ型不純物が所定の濃度になるようにしてもよい。
次いで、半導体基板１３に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜（酸化シリコン膜（ＳｉＯ２膜））を形成することで、素子分離領域（図示せず）を形成する。これにより、該素子分離領域の内側に配置されたメモリセル領域（活性領域）を区画する。
【００６１】
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａ上に、窒化シリコン膜（Ｓｉ３Ｎ４膜）よりなり、かつＹ方向に延在する溝状の開口部６６ａを有したハードマスク６６を形成する。
このとき、開口部６６ａは、第１の溝１５の形成領域に対応する半導体基板１３の主面１３ａを露出するように形成する。
また、ハードマスク６６の母材となる窒化シリコン膜（Ｓｉ３Ｎ４膜）は、減圧ＣＶＤ法により形成する。また、窒化シリコン膜（Ｓｉ３Ｎ４膜）の厚さは、例えば、１６０ｎｍとすることができる。
【００６２】
なお、メモリセル領域にｐ型ウェルを形成する場合には、素子分離領域の形成後からハードマスク６６を形成する前までの間に、イオン注入法により、半導体基板１３の主面１３ａにｐ型不純物としてホウ素（Ｂ）を注入することで形成してもよい。
この場合、イオン注入のドーズ量を５×１０１２〜５×１０１３ａｔｏｍｓ／ｃｍ２程度の低い値に設定することにより、先に説明したようなショットキー障壁の効果を得ることができる。
【００６３】
次いで、図５Ａ及び図５Ｂに示す工程では、ハードマスク６６をマスクとする異方性エッチング（具体的には、ドライエッチング）により、開口部６６ａの下方に位置する半導体基板１３の主面１３ａを部分的にエッチングすることで、Ｙ方向に延在し、かつ底面１５ａ及び第１及び第２の縦壁面１５ｂ，１５ｃを含む内面により区画された第１の溝１５を形成する。
第１の溝１５の幅Ｗ１は、例えば、４５ｎｍとすることができる。また、半導体基板１３の主面１３ａを基準としたときの第１の溝１５の深さＤは、例えば、２５０ｎｍとすることができる。
【００６４】
ここでのドライエッチングは、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ)を用いる。
この場合、エッチングガスとして、流量が９０ｓｃｃｍの六フッ化硫黄（ＳＦ６）、及び流量が１００ｓｃｃｍの塩素（Ｃｌ２）を用いる。また、エッチングガス以外のエッチング条件としては、ソースパワーが１０００Ｗ、高周波パワーが５０〜２００Ｗ、チャンバー内の圧力が５〜２０ｍＴｏｒｒの条件を用いることができる。
【００６５】
次いで、図６Ａ及び図６Ｂに示す工程では、開口部６６ａに露出されたハードマスク６６の面、第１の溝１５の第１及び第２の縦壁面１５ｂ，１５ｃ、第１の溝１５の底面１５ａを覆うように、絶縁膜１６を成膜する。このとき、ハードマスク６６の上面６６ｂにも絶縁膜１６が成膜される。
【００６６】
具体的には、ラジカル酸化法により、８００〜９００℃とされた雰囲気内において、絶縁膜１６として酸化シリコン膜（ＳｉＯ２膜）を成膜する。
このとき、第１及び第２の縦壁面１５ｂ，１５ｃに形成される酸化シリコン膜（ＳｉＯ２膜）の厚さＭ１を１０ｎｍとすることにより、第１の溝１５の底面１５ａには、厚さＭ１よりも厚さの薄い酸化シリコン膜（ＳｉＯ２膜）が形成される。
この場合、第１の溝１５の底面１５ａに形成される酸化シリコン膜（ＳｉＯ２膜）の厚さＭ２は、６ｎｍとなる。これは、第１の溝１５の底面１５ａでは、その上方と比較して、酸化種である酸素が希薄になっているためであると考えられる。
【００６７】
次いで、図７Ａ及び図７Ｂに示す工程では、絶縁膜１６が形成された第１の溝１５及び開口部６６ａを埋め込むように、減圧ＣＶＤ法により、ポリシリコン膜６８を成膜する。このとき、ポリシリコン膜６８は、ハードマスク６６の上面６６ｂにも成膜される。
図７Ａに示すポリシリコン膜６８のうち、第１の溝１５の底部１５Ａに形成された部分は、後述する図９Ａ及び図９Ｂに示す工程において、第１の溝１５の底部１５Ａよりも上方に配置され、かつ第１及び第２の縦壁面１５ｂ，１５ｃに形成された絶縁膜１６を、エッチングにより後退させる際のマスクとして機能する。
【００６８】
また、図７Ａに示すポリシリコン膜６８のうち、第１の開口部１６Ａが形成される領域（以下、「開口部形成領域Ｃ」という）、及び第２の開口部１６Ｂが形成される領域（以下、「開口部形成領域Ｅ」という）よりも下方に配置された部分は、後述する図１１Ａに示す第２のエッチングマスク７４となる。つまり、ポリシリコン膜６８は、第２のエッチングマスク７４の母材となる膜である。
なお、図７Ａに示すポリシリコン膜６８は、最終的には全て除去する。
【００６９】
次いで、図８Ａ及び図８Ｂに示す工程では、図７Ａ及び図７Ｂに示す構造体の上面側からドライエッチング法により、不要なポリシリコン膜６８（具体的には、第１の溝１５の底部１５Ａ以外に形成されたポリシリコン膜６８）をエッチバックにより除去することで、第１の溝１５の底部１５Ａのみにポリシリコン膜６８を残存させる。
このとき、第１の溝１５の底面１５ａを基準としたときのエッチバック後のポリシリコン膜６８の上面６８ａの高さＨ１が９０ｎｍとなるように、ポリシリコン膜６８を残存させる。
なお、上記エッチバックにより、ハードマスク６６の上面６６ｂに積層された絶縁膜１６及びポリシリコン膜６８は除去され、第１の溝１５及び開口部６６ａに形成された絶縁膜１６は残存する。
【００７０】
次いで、図９Ａ及び図９Ｂに示す工程では、第１の溝１５の底部１５Ａに残存するポリシリコン膜６８をマスクとして、開口部形成領域Ｃ，Ｅよりも上方に形成された図８Ａに示す絶縁膜１６をウエットエッチングすることで、開口部形成領域Ｃ，Ｅよりも上方に形成された絶縁膜１６の位置を後退させる。
【００７１】
具体的には、液温が２０℃とされた緩衝フッ化水素酸（具体的には、フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）の混合液）を用いて、開口部形成領域Ｃ，Ｅよりも上方に形成された絶縁膜１６をウエットエッチングする。これにより、ウエットエッチングされた絶縁膜１６の厚さＭ３を５ｎｍにする。
このとき、図９Ａに示すように、第１の溝１５の底部１５Ａに形成された絶縁膜１６は、ポリシリコン膜６８により保護されているため、ほとんどエッチングされない。よって、第１の溝１５の底面１５ａから絶縁膜１６の上面１６ａまでの高さＨ２は、ポリシリコン膜６８の上面６８ａの高さＨ１と略等しい。
【００７２】
次いで、図１０Ａ及び図１０Ｂに示す工程では、図９Ａ及び図９Ｂに示す構造体の上面側から、ポリシリコン膜６８及び絶縁膜１６が形成された第１の溝１５内（具体的には、第１の縦壁面１５ｂ，１５ｃに形成された絶縁膜１６の側面、底部１５Ａに形成された絶縁膜１６の上面１６ａ、及びポリシリコン膜６８の上面６８ａ）、及び開口部６６ａに形成された絶縁膜１６を覆うように、減圧ＣＶＤ法により、窒化シリコン膜７１を形成する。このとき、ハードマスク６６の上面６６ｂにも窒化シリコン膜７１が成膜される。
窒化シリコン膜７１は、後述する図１１Ａ及び図１１Ｂに示す工程で形成される第１のエッチングマスク７２の母材となる膜である。
絶縁膜１６を介して、第１の縦壁面１５ｂ，１５ｃに形成された窒化シリコン膜７１の厚さＭ４は、５ｎｍとすることができる。
【００７３】
次いで、図１１Ａ及び図１１Ｂに示す工程では、図１０Ａ及び図１０Ｂに示す窒化シリコン膜７１をエッチバックすることで、ハードマスク６６の上面６６ｂ及びポリシリコン膜６８の上面６８ａに成膜された窒化シリコン膜７１を除去して、ハードマスク６６の上面６６ｂ及びポリシリコン膜６８の上面６８ａを露出させると共に、開口部形成領域Ｃ，Ｅよりも上方に形成された絶縁膜１６（言い換えれば、図９Ａ及び図９Ｂに示す工程において、ウエットエッチングにより薄膜化された絶縁膜１６）を覆うサイドウォール状の第１のエッチングマスク７２を形成する。
【００７４】
次いで、図１０Ａに示すポリシリコン膜６８をエッチバックして、開口部形成領域Ｃ，Ｅよりも下方に位置する第１の溝１５を埋め込むようにポリシリコン膜６８を残存させることで、ポリシリコン膜６８よりなる第２のエッチングマスク７４を形成する。
これにより、開口部形成領域Ｃ，Ｅに対応する絶縁膜１６は、第１及び第２のエッチングマスク７２，７４から露出される。
【００７５】
また、上記エッチバックは、開口部形成領域Ｃに対応する絶縁膜１６と該絶縁膜１６と接触する第２のエッチングマスク７４との間、及び開口部形成領域Ｅに対応する絶縁膜１６と該絶縁膜１６と接触する第２のエッチングマスク７４との間に、段差がほとんど形成されないように行なう。
第１の溝１５の底面１５ａを基準としたときの第２のエッチングマスク７４の上面までの高さＨ３は、６０ｎｍとすることができる。
【００７６】
次いで、図１２Ａ及び図１２Ｂに示す工程では、ウエットエッチングにより、第１の溝１５の底部１５Ａに配置され、かつ第１及び第２のエッチングマスク７２，７４から露出された絶縁膜１６を選択的に除去することで、第１の溝１５の第１の縦壁面１５ｂ（言い換えれば、半導体基板１３）を露出する第１の開口部１６Ａ、及び第１の溝１５の第２の縦壁面１５ｃ（言い換えれば、半導体基板１３）を露出する第２の開口部１６Ｂを一括形成する。これにより、第１の溝１５の底部１５Ａに、第１及び第２の開口部１６Ａ，１６Ｂを有した絶縁膜１６が形成される。
また、上記エッチングにおいて、第２の開口部１６Ｂは、第１の開口部１６Ａと対向する位置に形成する。
【００７７】
このように、絶縁膜１６の一部を選択的にエッチングすることで、第１の溝１５の第１の縦壁面１５ｂを露出する第１の開口部１６Ａと、第１の溝１５の第２の縦壁面１５ｃを露出し、かつ第１の開口部１６Ａと対向する第２の開口部１６Ｂとを一括形成することにより、従来、ピラーの一方の側壁面のみに開口部を形成する際に必要であったピラーの他方の側壁面に形成された絶縁膜を覆うフォトレジスト膜が不要となるので、加工が容易となる。これにより、半導体基板１３に形成された第１の溝１５内に、下部不純物拡散領域１８と接触するように、微細化された埋め込みビット線２１を容易に形成することができる。
【００７８】
図１２Ａに示すように、上記ウエットエッチング後において、第１の開口部１６Ａにより露出された絶縁膜１６の開口面１６ｂ、及び第２の開口部１６Ｂにより露出された絶縁膜１６の開口面１６ｃは、第２のエッチングマスク７４の上面７４ａに対して略面一となる。
また、絶縁膜１６の開口面１６ｂを基準としたときの第１の開口部１６Ａの高さＨ４は、絶縁膜１６の面１６ｃを基準としたときの第２の開口部１６Ｂの高さＨ５と等しい。
第１及び第２の開口部１６Ａ，１６Ｂの高さＨ４，Ｈ５は、例えば、３０ｎｍとすることができる。
なお、開口部１６Ａに露出された第１の縦壁面１５ｂは、後述する図１８Ａ及び図１８Ｂに示す工程において、ピラー２６が形成された際、図１８Ａに示すピラー２６の側壁面２６ａとなる面である。
また、開口部１６Ｂに露出された第２の縦壁面１５ｃは、後述する図１８Ａ及び図１８Ｂに示す工程において、ピラー２６が形成された際、図１８Ａに示すピラー２６の側壁面２６ｂとなる面である。
【００７９】
次いで、図１３Ａ及び図１３Ｂに示す工程では、斜めイオン注入法により、第１の溝１５及び第１の開口部１６Ａを介して、図１２Ａに示す第１の開口部１６Ａから露出された第１の縦壁面１５ｂに、所定の注入角度αでｎ型不純物であるヒ素（Ａｓ）をイオン注入する。
このとき、斜めイオン注入を行なう際のマスクとして第１及び第２のエッチングマスク７２，７４を用いることで、第１の開口部１６Ａから露出された第１の縦壁面１５ｂのみに選択的にヒ素（Ａｓ）をイオン注入することができる。
【００８０】
具体的には、下部不純物拡散領域１８は、注入エネルギーが５〜１０ＫｅＶ、ドーズ量が５×１０１４〜１×１０１５ａｔｍｏｓ／ｃｍ２、注入角度αが４°よりも大きくかつ５°よりも小さい範囲に設定されたイオン注入装置（図示せず）を用いて、斜めイオン注入法により、ヒ素（Ａｓ）を第１の開口部１６Ａから露出された第１の縦壁面１５ｂにイオン注入することで形成する。
【００８１】
注入角度αが４°よりも小さいと、第１の溝１５の底部１５Ａに形成された第２のエッチングマスク７４（ポリシリコン膜よりなるマスク）の表面にヒ素（Ａｓ）がイオン注入される割合が増加するため、第１の開口部１６Ａから露出された第１の縦壁面１５ｂへの注入効率が低下してしまう。
また、注入角度αが５°よりも大きいと、第１の開口部１６Ａから露出された第１の縦壁面１５ｂの下側へヒ素（Ａｓ）をイオン注入することができない。つまり、第１の開口部１６Ａから露出された第１の縦壁面１５ｂ全体にヒ素（Ａｓ）をイオン注入することができない。
なお、上記注入角度αは、ハードマスク６６の上面６６ｂから開口部形成領域Ｃ，Ｅまでの深さや、第１の溝１５の幅等を考慮して、最適となるように設定することが可能である。
【００８２】
次いで、半導体基板１３を加熱処理して、半導体基板１３の内部にヒ素（Ａｓ）を熱拡散させることで、第１の開口部１６Ａから露出された下部不純物拡散領域１８（この場合、ｎ型の不純物拡散領域）を形成する。
具体的には、ランプアニール装置（図示せず）を用いて、９００℃程度の窒素雰囲気中で、半導体基板１３を急速加熱処理することにより、半導体基板１３の内部にヒ素（Ａｓ）を熱拡散させることで、第１の開口部１６Ａから露出された下部不純物拡散領域１８を形成する。
【００８３】
このように、斜めイオン注入法を用いて、第１の開口部１６Ａから露出された半導体基板１３に下部不純物拡散領域１８を形成することにより、第２の開口部１６Ｂにヒ素（Ａｓ）を含んだ不純物拡散領域が形成されることを防止可能となる。
これにより、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃを構成する半導体基板１３の導電型をｐ型のまま維持することができる。
【００８４】
次いで、図１４Ａ及び図１４Ｂに示す工程では、エッチバックにより、図１３Ａに示す第２のエッチングマスク７４（ポリシリコン膜よりなるマスク）を選択的に除去する。
この際、絶縁膜１６は酸化シリコン膜により構成され、第１のエッチングマスク７２は窒化シリコン膜により構成されているため、ポリシリコン膜よりなる第２のエッチングマスク７４のみが選択的に除去され、図１４Ａに示すように、エッチバック後に絶縁膜１６及び第１のエッチングマスク７２が残存する。
【００８５】
次いで、図１５Ａ及び図１５Ｂに示す工程では、図１４Ａに示す第１のエッチングマスク７２（窒化シリコン膜よりなるマスク）を選択的にエッチングするエッチング液を用いたウエットエッチングにより、図１４Ａに示す第１のエッチングマスク７２を除去する。
具体的には、１３０〜１６０℃に加熱された熱燐酸（Ｈ３ＰＯ４）に、図１４Ａ及び図１４Ｂに示す構造体を浸漬させることにより、第１のエッチングマスク７２を選択的に除去する。
【００８６】
次いで、絶縁膜１６が形成された第１の溝１５の内面、及び第１及び第２の開口部１６Ａ，１６Ｂを覆うように、バリア膜として機能する第１の金属膜５１を成膜する。
具体的には、ＣＶＤ法により、絶縁膜１６が形成された第１の溝１５の内面、及び第１及び第２の開口部１６Ａ，１６Ｂを覆うように、チタン（Ｔｉ）膜（例えば、厚さ１０ｎｍ）と、窒化チタン（ＴｉＮ）膜（例えば、厚さ１０ｎｍ）とを順次成膜することで、Ｔｉ膜及びＴｉＮ膜よりなる第１の金属膜５１を成膜する。
【００８７】
これにより、第１の金属膜５１は、第１の開口部１６Ａを介して、ｎ型の導電型とされた下部不純物拡散領域１８と接触すると共に、第２の開口部１６Ｂを介して、第２の縦壁面１５ｃ（言い換えれば、ｐ型の導電型とされた半導体基板１３）と接触する。
第１の溝１５の底部１５Ａに形成された第１の金属膜５１は、埋め込みビット線２１となる金属膜である。また、第１の金属膜５１は、ハードマスク６６の上面６６ｂにも成膜される。
【００８８】
次いで、図１６Ａ及び図１６Ｂに示す工程では、ＣＶＤ法により、図１５Ａ及び図１５Ｂに示す構造体に設けられた第１の金属膜５１の表面に、第１の金属膜５１よりも抵抗値の低い第２の金属膜５２を成膜することで、第１の金属膜５１を介して、第１の溝１５内を第２の金属膜５２で埋め込む。第２の金属膜５２としては、タングステン（Ｗ）膜を用いる。
第１の溝１５の底部１５Ａに形成された第２の金属膜５２は、埋め込みビット線２１となる金属膜である。
【００８９】
次いで、図１７Ａ及び図１７Ｂに示す工程では、図１６Ａ及び図１６Ｂに示す構造体に設けられた第１及び第２の金属膜５１，５２をエッチバックすることにより、第１の溝１５の底部１５Ａに第１及び第２の金属膜５１，５２を残存させる。
これにより、第１の溝１５の底部１５Ａに、第１及び第２の金属膜５１，５２よりなり、Ｙ方向に延在する埋め込みビット線２１が形成される。
第１及び第２の金属膜５１，５２のエッチバックは、第１の金属膜５１から第１の縦壁面１５ｂに形成された下部不純物拡散領域１８が露出されないように行なう。
【００９０】
次いで、図１８Ａ及び図１８Ｂに示す工程では、埋め込みビット線２１の上面２１ａ、及び埋め込みビット線２１よりも上方に位置する第１の溝１５の第１及び第２の縦壁面１５ｂ，１５ｃ（複数のピラー２６の側壁面２６ａ，２６ｂに対応する面）を覆う絶縁膜２３を形成する。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
【００９１】
次いで、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系の酸化シリコン膜（ＳｉＯ２膜）を塗布することで、絶縁膜２３が形成された第１の溝１５内を埋め込み、その後、該塗布系の酸化シリコン膜（図示せず）をエッチバックすることで、接続部５８の形成領域に対応する第１の溝１５のみに、塗布系の酸化シリコン膜（図示せず）を残存させる。
次いで、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、絶縁膜２３及び塗布系の酸化シリコン膜（図示せず）が形成された第１の溝１５を埋め込むように、酸化シリコン膜（ＳｉＯ２膜）を成膜することで、該酸化シリコン膜（ＳｉＯ２膜）よりなる第１の埋め込み絶縁膜３１を形成する。
【００９２】
次いで、半導体基板１３の主面１３ａを部分的にエッチングすることで、第１の溝１５と交差し、かつＸ方向に延在すると共に、縦壁面（ピラー２６の側壁面２６ｃ，２６ｄに相当する面）を含む内面により区画された第２の溝２５を複数形成する。
第２の溝２５は、先に説明した第１の溝１５と同様な手法（具体的には、図４Ａ及び図４Ｂ、及び図５Ａ及び図５Ｂに示す処理）により形成する。このとき、第２の溝２５は、ＳＯＧ法により形成された塗布系の酸化シリコン膜（図示せず）を完全に露出するように形成する。
【００９３】
これにより、半導体基板１３よりなり、第１の溝１５及び第２の溝２５に囲まれた複数のピラー２６が形成される。複数のピラー２６は、柱状形状とされている。
ピラー２６の側壁面２６ａは、第１の溝１５の第１の縦壁面１５ｂに対応する面であり、ピラー２６の側壁面２６ｂは、第１の溝１５の第２の縦壁面１５ｃに対応する面である。ピラー２６の側壁面２６ａ，２６ｂは、Ｘ方向において対向している。
また、ピラー２６の側壁面２６ｃ，２６ｄは、第２の溝２５の縦壁面に対応する面であり、Ｙ方向において対向している。
【００９４】
次いで、ウエットエッチングにより、第１の溝１５に残存する塗布系の酸化シリコン膜（図示せず）を選択的に除去する。その後、第２の溝２５の内面（具体的には、第２の溝２５の底面２５ａ、及び複数のピラー２６の側壁面２６ｃ，２６ｄ）を覆うゲート絶縁膜２７を形成する。
【００９５】
ゲート絶縁膜２７としては、例えば、単層の酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（ＳｉＮ膜）や高誘電体膜（Ｈｉｇｈ−Ｋ膜）を積層させた積層膜、単層の高誘電体膜等を用いることができる。
【００９６】
次いで、ＣＶＤ法により、接続部５８の形成領域に対応する第１の溝１５、及び第２の溝２５を埋め込むように、ワード線２９の母材となる導電膜（図示せず）を成膜する。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜することで、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜よりなる導電膜を形成する。
これにより、第１の溝１５に、該導電膜よりなる複数の接続部５８が形成される。このとき、図示していない電極端接続部５７（図１及び図２参照）も同時に形成する。
次いで、第２の溝２５に形成された導電膜をエッチバックして、第２の溝２５内に残存する導電膜の厚さを所定の厚さとする。第２の溝２５内に残存する導電膜は、一対のゲート電極５５，５６の母材となる。
【００９７】
次いで、第２の溝２５内に、第２の溝２５よりも幅が狭く、かつＸ方向に延在し、第２の溝２５内に残存する導電膜を２分割する分離溝３２を形成する。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側壁面２６ｃにゲート電極５５が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側壁面２６ｄにゲート電極６２が形成される。
つまり、この段階で、電極端接続部６３、接続部６５、及びＸ方向に延在する一対のゲート電極５５，５６を備えたワード線２９が形成される。
【００９８】
次いで、ゲート電極５５，５６上に、ゲート絶縁膜２７と接触するように、ライナー膜３３を形成する。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、分離溝３２を埋め込み絶縁膜３５で埋め込む。埋め込み絶縁膜３５としては、ＳＯＧ法により形成された塗布系の酸化シリコン膜（ＳｉＯ２膜）を用いるとよい。
次いで、図１７Ａ及び図１７Ｂに示すハードマスク６６（第１及び第２の溝１５，２５を形成する際に使用したマスク）を除去する。これにより、複数のピラー２６の上端面（半導体基板１３の主面１３ａ）が露出される。
【００９９】
次いで、複数のピラー２６の上端面（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上端に上部不純物拡散領域３６を形成する。
これにより、複数のピラー２６に、下部不純物拡散領域１８、上部不純物拡散領域３６、ゲート絶縁膜２７、及びゲート電極５５，５６を備えた縦型ＭＯＳトランジスタ４５が形成される。
なお、上部不純物拡散領域３６の上面３６ａは、半導体基板１３の主面１３ａに対して面一となる。
【０１００】
その後、絶縁膜（具体的には、絶縁膜２３、埋め込み絶縁膜３１，３５、及びライナー膜３３）のうち、上部不純物拡散領域３６の上面３６ａから突出した部分を研磨により除去することで、図１８Ａ及び図１８Ｂに示すように、上面が平坦化された構造体を形成する。
【０１０１】
次いで、図１９Ａ及び図１９Ｂに示す工程では、図１８Ａ及び図１８Ｂに示す構造体上に、周知の手法により、上部不純物拡散領域３６の上面３６ａと接触する下部電極６１と、下部電極６１の表面を覆う容量絶縁膜６２（言い換えれば、複数の下部電極６１に対して共通の容量絶縁膜）と、容量絶縁膜６２の表面を覆い、かつ容量絶縁膜６２が形成された複数の下部電極６１間に存在する凹部を充填する上部電極６３（言い換えれば、複数の下部電極６１に対して共通の上部電極）とを順次形成することにより、下部電極６１、容量絶縁膜６２、及び上部電極６３よりなるキャパシタ３８を形成する。
その後、上部電極６３の上面６３ａが平坦な面となるように、上部電極６３の研磨を行なう。
【０１０２】
下部電極６１としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を用いることができる。この場合、チタン（Ｔｉ）膜の厚さは、例えば、１０ｎｍとすることができる。
容量絶縁膜６２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
上部電極６３としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜や、これらの金属膜とポリシリコン膜の積層膜等を用いることができる。
【０１０３】
図２０Ａ及び図２０Ｂに示す工程では、上部電極６３の上面６３ａを覆うように、酸化シリコン膜（ＳｉＯ２膜）を成膜することで、該酸化シリコン膜（ＳｉＯ２膜）よりなる層間絶縁膜４１を形成する。
次いで、層間絶縁膜４１上に、周知の手法により、上部電極６３と電気的に接続された配線４２を形成する。
その後、層間絶縁膜４１上に、配線４２を覆うように、酸化シリコン膜（ＳｉＯ２膜）を成膜することで、酸化シリコン膜（ＳｉＯ２膜）よりなる層間絶縁膜４３を形成する。
これにより、本実施の形態の半導体装置１０（具体的には、メモリセルアレイ１１）が製造される。
【０１０４】
第１の実施の形態の半導体装置の製造方法によれば、低濃度のｐ型不純物を含有した半導体基板１３の主面１３ａを部分的にエッチングして、Ｙ方向に延在し、かつ底面１５ａ及び第１及び第２の縦壁面１５ｂ，１５ｃを含む内面により区画された第１の溝１５を形成し、次いで、第１の溝１５の内面を覆う絶縁膜１６を成膜し、絶縁膜１６のうち、第１の溝１５の底部１５Ａに成膜された部分に、第１の縦壁面１５ｂを露出する第１の開口部１６Ａ及び第２の縦壁面１５ｃを露出する第２の開口部１６Ｂを形成し、次いで、斜めイオン注入法により、第１の溝１５及び第１の開口部１６Ａを介して、第１の開口部１６Ａから露出された第１の縦壁面１５ｂに、ｎ型不純物を注入することで高濃度の下部不純物拡散領域１８を形成し、その後、絶縁膜１６が形成された第１の溝１５の底部１５Ａ、及び第１及び第２の開口部１６Ａ，１６Ｂを第１及び第２の金属膜５１，５２で埋め込むことで、埋め込みビット線２１を形成することにより、従来、エッチングにより第１の開口部１６Ａのみを形成する際に必要であったフォトレジスト膜が不要になると共に、第１及び第２の開口部１６Ａ，１６Ｂが形成された状態で、開口部１６Ａが露出する第１の縦壁面１５ｂのみにｎ型不純物を選択的に導入することが可能となる。
【０１０５】
これにより、第１の溝１５の底部１５Ａに、微細な形状とされた埋め込みビット線２１を容易に形成することができる。つまり、半導体装置１０のメモリセル１１の微細化に対応した埋め込みビット線２１を形成することができる。
【０１０６】
また、金属膜を用いて埋め込みビット線２１を形成することにより、埋め込みビット線２１の抵抗値を低減することが可能となるので、高性能な半導体装置１０を製造することができる。
第１の金属膜５１としては、Ｔｉ膜以外の金属も使用可能であり、その仕事関数に応じてｎ型の下部不純物拡散領域１８の不純物濃度を適切に設定することにより、オーミック接合を形成できる。また、第２の開口部１６Ｂを介して露出している半導体基板１３のｐ型不純物濃度を適切に設定することにより、ショットキー障壁を介した接合を形成できる。
【０１０７】
なお、第１の実施の形態の半導体装置の製造方法では、下部電極６１と上部不純物拡散領域３６とを直接接続させた場合を例に挙げて説明したが、上部不純物拡散領域３６の上端（言い換えれば、キャパシタ３８と上部不純物拡散領域３６との間）に、シリサイド層（図示せず）を形成してもよい。
このように、キャパシタ３８と上部不純物拡散領域３６との間に、シリサイド層（図示せず）を形成することにより、キャパシタ３８と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
【０１０８】
上記シリサイド層としては、例えば、チタンシリサイド（ＴｉＳｉ２）層を用いることができる。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が低く、かつ上部不純物拡散領域３６の上面３６ａに自然酸化膜（酸化シリコン膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉは酸化シリコン膜を還元して反応する）からである。
この場合、下部電極６１を構成する膜として、チタン（Ｔｉ）膜を用い、ＣＶＤ法により、該チタン（Ｔｉ）膜を上部不純物拡散領域３６の上面３６ａに成膜することでＴｉＳｉ２層を形成することができる。
【０１０９】
また、上記シリサイド層（図示せず）を形成する替わりに、図１８Ａ及び図１８Ｂに示す構造体の上面に、層間絶縁膜（図示せず）を形成し、次いで、該層間絶縁膜を貫通し、かつ上部不純物拡散領域３６の上面３６ａと接触するコンタクトプラグ（図示せず）を形成する工程を設け、該コンタクトプラグを介して、上部不純物拡散領域３６と下部電極６１とを電気的に接続させてもよい。
コンタクトプラグの材料としては、例えば、ポリシリコン膜或いはタングステン（Ｗ）膜を用いることができる。
【０１１０】
（第２の実施の形態）
図２１Ａ及び図２１Ｂは、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す断面図である。図２１Ａは、図３Ａに示す第１の実施の形態で説明したメモリセルアレイ１１の切断面に対応する断面図であり、図２１Ｂは、図３Ｂに示す第１の実施の形態で説明したメモリセルアレイ１１の切断面に対応する断面図である。図２１Ａ及び図２１Ｂにおいて、図３Ａ及び図３Ｂに示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
また、図２１Ａ及び図２１Ｂでは、第２の実施の形態の半導体装置７６に設けられたメモリセル７７（メモリセル領域）のみ図示したが、第２の実施の形態の半導体装置７６には、実際には周辺回路用トランジスタ等が形成された周辺回路領域（図示せず）が設けられている。
【０１１１】
図２１Ａ及び図２１Ｂを参照するに、第２の実施の形態の半導体装置７６に設けられたメモリセルアレイ７７は、第１の実施の形態の半導体装置１０のメモリセルアレイ１１の構成に、さらに酸化シリコン７８を設けた以外は、メモリセルアレイ１１と同様な構成とされている。
酸化シリコン７８は、絶縁性を有しており、第２の開口部１６Ｂから露出されたピラー２６の側壁面２６ｂに形成されている。酸化シリコン７８は、斜めイオン注入法により注入された酸素（Ｏ）と半導体基板１３に含まれるシリコン（Ｓｉ）とが反応することで生成される。
【０１１２】
埋め込みビット線２１を構成する第１の金属膜５１は、第２の開口部１６Ｂを介して、酸化シリコン７８と接触している。
つまり、第２の実施の形態において、第１及び第２の金属膜５１，５２よりなる埋め込みビット線２１は、第１の開口部１６Ａを介して、高濃度の下部不純物拡散領域１８と接触し、かつ第２の開口部１６Ｂを介して、絶縁性を有した酸化シリコン７８と接触している。
【０１１３】
第２の実施の形態の半導体装置によれば、第２の開口部１６Ｂから露出されたピラー２６の側壁面２６ｂに、絶縁性を有した酸化シリコン７８を設け、第１及び第２の金属膜５１，５２よりなる埋め込みビット線２１と酸化シリコン７８とを接触させることにより、ショットキー障壁の整流特性を利用して電気的に分離する場合と比較して、埋め込みビット線２１と半導体基板１３（ピラー２６も含む）との間の電気的な分離を強固に行なうことができると共に、微小なリーク電流を抑制することが可能となるため、より高性能なメモリセル７７を構成できる。
なお、第２の実施の形態の半導体装置７６は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【０１１４】
図２２Ａ及び図２２Ｂは、本発明の第２の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。図２２Ａ及び図２２Ｂにおいて、図１４Ａ及び図１４Ｂに示す構造体と同一構成部分には同一符号を付す。
【０１１５】
次に、主に、図２２Ａ及び図２２Ｂを参照して、第２の実施の形態の半導体装置７６（具体的には、メモリセルアレイ７７）の製造方法について説明する。
始めに、第１の実施の形態で説明した図４Ａ及び図４Ｂ〜図１４Ａ及び図４Ｂに示す工程と同様な処理を行なうことで、図１４Ａ及び図１４Ｂに示す構造体を形成する。
【０１１６】
次いで、図２２Ａ及び図２２Ｂに示す工程では、斜めイオン注入法により、第１の溝１５及び第２の開口部１６Ｂを介して、第２の開口部１６Ｂから露出された第１の溝１５の第２の縦壁面１５ｃに酸素（Ｏ）をイオン注入することで、酸素注入領域７９を形成する。
【０１１７】
具体的には、酸素注入領域７９は、注入エネルギーが３〜３６ＫｅＶ、ドーズ量が１×１０１６〜１×１０１８ａｔｍｏｓ／ｃｍ２、注入角度βが４°よりも大きくかつ５°よりも小さい範囲に設定されたイオン注入装置（図示せず）を用いて、斜めイオン注入法により、酸素（Ｏ）イオンを第２の開口部１６Ｂから露出された第２の縦壁面１５ｃに注入することで形成する。
【０１１８】
注入角度βが４°よりも小さいと、第１の溝１５の底部１５Ａに形成された第２のエッチングマスク７４（ポリシリコン膜よりなるマスク）の表面に酸素（Ｏ）がイオン注入される割合が増加するため、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃへの注入効率が低下してしまう。
また、注入角度βが５°よりも大きいと、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃの下側へ酸素（Ｏ）をイオン注入することができない。つまり、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃ全体に酸素（Ｏ）をイオン注入することができない。
なお、上記注入角度βは、ハードマスク６６の上面６６ｂから開口部形成領域Ｃ，Ｅまでの深さや、第１の溝１５の幅等を考慮して、最適となるように設定することが可能である。
【０１１９】
このように、斜めイオン注入法を用いて、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃ（半導体基板１３）に酸素（Ｏ）を選択的にイオン注入して、酸素注入領域７９を形成することにより、第１の開口部１６Ａから露出され、かつヒ素（Ａｓ）がイオン注入された第１の縦壁面１５ｂに酸素（Ｏ）が注入されることを防止できる。
これにより、第１の開口部１６Ａから露出された第１の縦壁面１５ｂを構成する半導体基板１３の導電型は、ｎ型のまま維持される。
【０１２０】
次いで、半導体基板１３を加熱処理して、酸素注入領域７９に含まれる酸素（Ｏ）と半導体基板１３に含まれるシリコン（Ｓｉ）とを反応させることで、酸素注入領域７９に、絶縁性を有し、かつ第２の開口部１６Ｂから露出された酸化シリコン７８を形成する。
【０１２１】
次いで、第１の実施の形態で説明した図１５Ａ及び図１５Ｂ〜図２０Ａ及び図２０Ｂに示す工程と同様な処理を行なうことで、図２１Ａ及び図２１Ｂに示す第２の実施の形態の半導体装置７６に設けられたメモリセルアレイ７７を製造することができる。
【０１２２】
第２の実施の形態の半装置の製造方法によれば、第１の溝１５及び第２の開口部１６Ｂを介して、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃに酸素（Ｏ）を注入して酸素注入領域７９を形成し、その後、半導体基板１３を熱処理することで、酸素注入領域７９に酸化シリコン７８を形成することにより、第１の開口部１６Ａから露出され、かつヒ素（Ａｓ）が注入された第１の縦壁面１５ｂに酸素（Ｏ）が導入されることなく、第２の開口部１６Ｂから露出された第２の縦壁面１５ｃのみに酸素（Ｏ）イオンを導入することができる。
【０１２３】
また、第２の開口部１６Ｂから露出された酸化シリコン７８と接触するように、第１の溝１５内に埋め込みビット線２１を形成することにより、埋め込みビット線２１と半導体基板１３（ピラー２６も含む）との間の電気的な分離を強固に行なうことができると共に、微小なリーク電流を抑制することが可能となるため、より高性能なメモリセル７７を構成できる。
【０１２４】
さらに、第２の実施の形態の半装置の製造方法によれば、第１の半導体装置１０の製造方法と同様な効果を得ることができる。具体的には、第１の溝１５の底部１５Ａに、微細な形状とされた埋め込みビット線２１を容易に形成することができ、また、金属膜を用いて埋め込みビット線２１を形成することにより、埋め込みビット線２１の抵抗値を低減することが可能となるので、高性能な半導体装置７６を製造することができる。
【０１２５】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１２６】
例えば、第１及び第２の実施の形態では、半導体装置１０，７６としてＤＲＡＭを用いた場合を例に挙げて説明したが、本発明は、ＤＲＡＭ以外の半導体装置（例えば、相変化メモリ（ＰＲＡＭ）や抵抗変化メモリ（ＲｅＲＡＭ）等）において、メモリセル領域に縦型ＭＯＳトランジスタを設ける場合にも適用可能であり、縦型ＭＯＳトランジスタの上部不純物拡散層領域と記憶素子とを電気的に接続すればよい。
相変化メモリの場合には、例えばカルコゲナイド膜等の加熱によって抵抗値が変わる材料を電極間に挟んだ素子を記憶素子として利用できる。また、抵抗変化メモリの場合には、電圧または電流の印加によって抵抗値が変化する金属酸化物を記憶素子として利用できる。
【産業上の利用可能性】
【０１２７】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２８】
１０，７６…半導体装置、１１，７７…メモリセルアレイ、１３…半導体基板、１３ａ…主面、１５…第１の溝、１５ａ，２５ａ…底面、１５Ａ…底部、１５ｂ…第１の縦壁面、１５ｃ…第２の縦壁面、１６，２３…絶縁膜、１６ａ，２１ａ，３１ａ，３３ａ，３５ａ，３６ａ，４１ａ，６３ａ，６６ｂ，６８ａ，７４ａ…上面、１６Ａ…第１の開口部、１６Ｂ…第２の開口部、１６ｂ，１６ｃ…開口面、１８…下部不純物拡散領域、２１…埋め込みビット線、２５…第２の溝、２６…ピラー、２６ａ，２６ｂ，２６ｃ，２６ｄ…側壁面、２７…ゲート絶縁膜、２９…ワード線、３１，３５…埋め込み絶縁膜、３２…分離溝、３３…ライナー膜、３６…上部不純物拡散領域、３８…キャパシタ、
４１，４３…層間絶縁膜、４２…配線、４５…縦型ＭＯＳトランジスタ、５１…第１の金属膜、５２…第２の金属膜、５５，５６…ゲート電極、５７…電極端接続部、５８…接続部、６１…下部電極、６２…容量絶縁膜、６３…上部電極、６６…ハードマスク、６６ａ…開口部、６８…ポリシリコン膜、７１…窒化シリコン膜、７２…第１のエッチングマスク、７４…第２のエッチングマスク、７８…酸化シリコン、７９…酸素注入領域、Ｃ，Ｅ…開口部形成領域、Ｄ…深さ、Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５…高さ、Ｍ１，Ｍ２，Ｍ３，Ｍ４…厚さ、Ｗ１，Ｗ２…幅、α，β…入射角度
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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