(57)【要約】【課題】ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗が低減され、かつ短チャネル効果の発生が抑えられたトランジスタを有する、ｎ型およびｐ型トランジスタを含む半導体装置、およびその半導体装置の製造方法を提供すること。【解決手段】不純物高濃度領域を有する半導体装置を提供する。前記不純物高濃度領域は、第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成される。前記不純物高濃度領域の前記第１のコンタクトプラグの底面の長手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の短手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅よりも大きい。【選択図】図１
2012059945.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された、第１のゲート電極および第１のソース・ドレイン領域を含む第１のトランジスタと、
前記基板上に形成された、第２のゲート電極および前記第１のソース・ドレイン領域と異なる導電型を有する第２のソース・ドレイン領域を含む第２のトランジスタと、
前記第１のゲート電極のゲート幅方向に平行な方向の幅が前記第１のゲート電極のゲート長方向に平行な方向の幅よりも大きく、長手方向および短手方向が存在する形状の底面を有する前記第１のソース・ドレイン領域に接続された第１のコンタクトプラグと、
前記第１のコンタクトプラグの前記底面の前記長手方向の幅よりも全ての方向の幅が小さい形状の底面を有する、前記第２のソース・ドレイン領域に接続された第２のコンタクトプラグと、
前記第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成された、前記第１のソース・ドレイン領域と同じ導電型を有する不純物高濃度領域と、
を有し、
前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の前記長手方向の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の前記短手方向の広がり幅よりも大きい、半導体装置。
【請求項２】
前記基板上に直列に接続されたメモリセルを有するＮＡＮＤ型メモリセルストリングと、
前記第１のコンタクトプラグの前記底面の前記長手方向の前記幅より底面の全ての方向の幅が小さい形状の底面を有し、前記ＮＡＮＤ型メモリセルストリングの一端に形成されたソース・ドレイン領域に接続された第３のコンタクトプラグと、
をさらに有する、請求項１に記載の半導体装置。
【請求項３】
第１のゲート電極および第１のソース・ドレイン領域を含む第１のトランジスタ、並びに第２のゲート電極および前記第１のソース・ドレイン領域と異なる導電型を有する第２のソース・ドレイン領域を含む第２のトランジスタを基板上に形成する工程と、
前記第１および第２のトランジスタを覆うように前記基板上に絶縁層を形成する工程と、
前記絶縁層の前記第１のソース・ドレイン領域上の領域に、前記第１のゲート電極のゲート幅方向に平行な方向の幅が前記第１のゲート電極のゲート長方向に平行な方向の幅よりも大きく、長手方向および短手方向が存在する形状の底面を有する第１のコンタクトホールを形成し、前記絶縁層の前記第２のソース・ドレイン領域上の領域に、前記第１のコンタクトホールの前記底面の前記長手方向の幅よりも全ての方向の幅が小さい底面を有する第２のコンタクトホールを形成する工程と、
前記基板の表面に垂直な方向から傾斜し、前記第１のコンタクトホールの前記底面の長手方向を基準としたツイスト角が０°以上４５°未満である方向を入射方向として、前記第１のソース・ドレイン領域と同じ導電型の不純物を前記基板上の全面に打ち込み、前記第１のコンタクトホールの前記底面に露出した前記第１のソース・ドレイン領域に前記不純物を選択的に注入する工程と、
前記不純物の前記注入の後、前記第１および第２のコンタクトホール内に第１および第２のコンタクトプラグをそれぞれ形成する工程と、
を含む半導体装置の製造方法。
【請求項４】
前記基板上に直列に接続されたメモリセルを有するメモリセルストリングを形成する工程をさらに含み、
前記第１および第２のコンタクトホールの前記形成と同時に、前記絶縁層の前記メモリセルストリングの一端上の領域に、前記第１のコンタクトホールの前記底面の前記長手方向の前記幅よりも全ての方向の幅が小さい底面を有する第３のコンタクトホールを形成し、
前記第１および第２のコンタクトプラグの前記形成と同時に、前記第３のコンタクトホール内に第３のコンタクトプラグを形成する、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記入射方向は、前記長手方向を基準としたツイスト角が０°である第１の方向および前記第１の方向と前記基板の前記表面に平行な方向の成分が逆である第２の方向である、
請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのソース・ドレイン領域のコンタクトプラグを接続する領域に不純物を追加で注入することにより、ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗を低減させる技術が知られている。この不純物の追加注入は、ソース・ドレイン領域上の絶縁膜に形成されたコンタクトホールを通して行われる。
【０００３】
この技術を同一基板上のｎ型トランジスタとｐ型トランジスタの製造に適用する場合、導電型不純物を同じ導電型のソース・ドレイン領域に選択的に注入するために、異なる導電型のソース・ドレイン領域上のコンタクトホールを塞ぐマスクを用いる。しかし、マスクを形成するためのフォトリソグラフィ工程が必要になるため、製造工程数が増えるという問題がある。
【０００４】
また、基板上のトランジスタ間の領域に垂直方向から傾斜した方向を入射方向として不純物を打ち込む技術が知られている。しかし、垂直方向から傾斜した方向を入射方向とする場合、不純物拡散領域の入射方向への広がりが大きくなるため、ソース・ドレイン領域等の電流経路となる領域を形成する場合、短チャネル効果が発生するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３４０６７８号公報
【特許文献２】特開２００２−２３１８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗が低減され、かつ短チャネル効果の発生が抑えられたトランジスタを有する、ｎ型およびｐ型トランジスタを含む半導体装置、およびその半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態は、半導体装置を開示する。前記半導体装置は、第１および第２のトランジスタ、第１および第２のコンタクトプラグ、並びに不純物高濃度領域を有する。前記第１のトランジスタは基板上に形成され、第１のゲート電極および第１のソース・ドレイン領域を含む。前記第２のトランジスタは、前記基板上に形成され、第２のゲート電極および前記第１のソース・ドレイン領域と異なる導電型を有する第２のソース・ドレイン領域を含む。前記第１のコンタクトプラグは、前記第１のソース・ドレイン領域に接続され、前記第１のゲート電極のゲート幅方向に平行な方向の幅が前記第１のゲート電極のゲート長方向に平行な方向の幅よりも大きく、長手方向および短手方向が存在する形状の底面を有する。前記第２のコンタクトプラグは、前記第２のソース・ドレイン領域に接続され、前記第１のコンタクトプラグの前記底面の前記長手方向の幅よりも全ての方向の幅が小さい形状の底面を有する。前記不純物高濃度領域は、前記第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成され、前記第１のソース・ドレイン領域と同じ導電型を有する。前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の前記長手方向の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の前記短手方向の広がり幅よりも大きい。
【０００８】
また、実施の形態は、半導体装置の製造方法を開示する。前記製造方法は、第１のゲート電極および第１のソース・ドレイン領域を含む第１のトランジスタ、並びに第２のゲート電極および前記第１のソース・ドレイン領域と異なる導電型を有する第２のソース・ドレイン領域を含む第２のトランジスタは、基板上に形成する工程を含む。また、前記製造方法は、前記第１および第２のトランジスタを覆うように前記基板上に絶縁層を形成する工程を含む。また、前記製造方法は、前記絶縁層の前記第１のソース・ドレイン領域上の領域に、前記第１のゲート電極のゲート幅方向に平行な方向の幅が前記第１のゲート電極のゲート長方向に平行な方向の幅よりも大きく、長手方向および短手方向が存在する形状の底面を有する第１のコンタクトホールを形成し、前記絶縁層の前記第２のソース・ドレイン領域上の領域に、前記第１のコンタクトホールの前記底面の前記長手方向の幅よりも全ての方向の幅が小さい底面を有する第２のコンタクトホールを形成する工程を含む。また、前記製造方法は、前記基板の表面に垂直な方向から傾斜し、前記第１のコンタクトホールの前記底面の長手方向を基準としたツイスト角が０°以上４５°未満である方向を入射方向として、前記第１のソース・ドレイン領域と同じ導電型の不純物を前記基板上の全面に打ち込み、前記第１のコンタクトホールの前記底面に露出した前記第１のソース・ドレイン領域に前記不純物を選択的に注入する工程を含む。また、前記製造方法は、前記不純物の前記注入の後、前記第１および第２のコンタクトホール内に第１および第２のコンタクトプラグをそれぞれ形成する工程を含む。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置１の上面図。
【図２】（ａ）、（ｂ）、（Ｃ）は、それぞれ図１の線分ＡＡ、線分ＢＢ、線分ＣＣに沿った半導体装置１の断面図。
【図３】図１の線分ＤＤに沿った半導体装置１の断面図。
【図４】コンタクトプラグ１１ｂの底部と不純物高濃度領域１６の位置関係を表した拡大上面図。
【図５Ａ】（ａ）、（ｂ）は、第１の実施の形態に係るトランジスタ１０ｂの変形例を表す上面図。
【図５Ｂ】（ｃ）、（ｄ）は、第１の実施の形態に係るトランジスタ１０ｂの変形例を表す上面図。
【図６】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図７】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図８】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図９】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図１０】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図１１】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図。
【図１２】（ａ）、（ｂ）は、コンタクトプラグ１１ｂの底面の配置と不純物の入射方向の水平成分の関係を表す上面図。
【図１３】第２の実施の形態に係る半導体装置１−１の上面図。
【図１４】（ａ）、（ｂ）は、第２の実施の形態に係る半導体装置１−１の製造工程を示す断面図。
【図１５】（ａ）、（ｂ）は、第２の実施の形態に係る半導体装置１−１の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
第１の実施の形態は、一例として本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一形態である。
【００１１】
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１の上面図である。また、図２（ａ）、（ｂ）、（Ｃ）は、それぞれ図１の線分ＡＡ、線分ＢＢ、線分ＣＣに沿った半導体装置１の断面図である。また、図３は、図１の線分ＤＤに沿った半導体装置１の断面図である。
【００１２】
半導体装置１は、半導体基板２上の周辺回路領域１００に形成されたトランジスタ１０ａ、１０ｂ、およびメモリセル領域２００に形成されたメモリセル２０を有する。また、トランジスタ１０ａ、１０ｂ、およびメモリセル２０上には絶縁層４が形成される。図１においては、絶縁層４の図示は省略する。
【００１３】
半導体基板２上のトランジスタ１０ａ、１０ｂ、およびメモリセル２０が形成される活性領域は、素子分離絶縁膜３により分離される。トランジスタ１０ａとトランジスタ１０ｂは異なる導電型を有し、メモリセル２０はトランジスタ１０ａと同じ導電型を有する。例えば、トランジスタ１０ａとメモリセル２０はｎ型であり、トランジスタ１０ｂはｐ型である。
【００１４】
トランジスタ１０ａは、半導体基板２上のゲート絶縁膜１７ａ、ゲート絶縁膜１７ａ上のゲート電極１３ａおよびゲート電極１３ａの両側の活性領域中にソース・ドレイン領域１２ａを有する。
【００１５】
ソース・ドレイン領域１２ａにはコンタクトプラグ１１ａが接続され、ソース・ドレイン領域１２ａ内のソース・ドレイン領域１２ａとコンタクトプラグ１１ａとの界面近傍には高濃度不純物領域１５ａが形成される。高濃度不純物領域１５ａは、コンタクトプラグ１１ａとソース・ドレイン領域１２ａの接続部の電気抵抗を低減させる機能を有する。なお、高濃度不純物領域１５ａは形成されなくてもよい。
【００１６】
高濃度不純物領域１５ａはソース・ドレイン領域１２ａに追加の不純物注入を行うことにより形成される領域であり、ソース・ドレイン領域１２ａと同じ導電型を有し、ソース・ドレイン領域１２ａよりも不純物濃度が高い。
【００１７】
トランジスタ１０ｂは、半導体基板２上のゲート絶縁膜１７ｂ、ゲート絶縁膜１７ｂ上のゲート電極１３ｂおよびゲート電極１３ｂの両側のソース・ドレイン領域１２ｂを有する。ソース・ドレイン領域１２ｂには、コンタクトプラグ１１ｂが接続される。
【００１８】
ソース・ドレイン領域１２ｂにはコンタクトプラグ１１ｂが接続され、ソース・ドレイン領域１２ｂ内のソース・ドレイン領域１２ｂとコンタクトプラグ１１ｂとの界面近傍には高濃度不純物領域１６が形成される。高濃度不純物領域１６は、コンタクトプラグ１１ｂとソース・ドレイン領域１２ｂの接続部の電気抵抗を低減させる機能を有する。
【００１９】
高濃度不純物領域１６はソース・ドレイン領域１２ｂに追加の不純物注入を行うことにより形成される領域であり、ソース・ドレイン領域１２ｂと同じ導電型を有し、ソース・ドレイン領域１２ｂよりも不純物濃度が高い。
【００２０】
なお、ソース・ドレイン領域１２ｂ内のソース・ドレイン領域１２ｂとコンタクトプラグ１１ｂとの界面近傍には、高濃度不純物領域１６と異なる導電型を有する高濃度不純物領域１５ｂも形成される。しかし、高濃度不純物領域１５ｂの不純物濃度は高濃度不純物領域１６の不純物濃度よりも低いため、ソース・ドレイン領域１２ｂ内のソース・ドレイン領域１２ｂとコンタクトプラグ１１ａとの界面近傍では高濃度不純物領域１６の導電型が支配的である。
【００２１】
図２、３の点線で表される絶縁層４中の領域５は、高濃度不純物領域１６を形成する際に不純物が注入された領域である。そのため、領域５と高濃度不純物領域１６は同じ不純物を含む。領域５は、絶縁層４の上面の全部分と、コンタクトプラグ１１ｂの後述する短手方向Ｘ２に平行な側面に接する側面の全部分と、コンタクトプラグ１１ａ、２１の全側面およびコンタクトプラグ１１ｂの後述する長手方向Ｙ２に平行な側面に接する側面の上側の一部分に形成される。なお、高濃度不純物領域１５ａ、１５ｂ、２５を形成する際に不純物が注入された絶縁層４中の領域の図示は省略する。
【００２２】
メモリセル２０は、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタ２３と、複数のメモリセルトランジスタ２３の両端に接続された選択トランジスタ２４を有する。このようにメモリセルトランジスタ２３及び選択トランジスタ２４を配置することにより、ＮＡＮＤ型のメモリセルストリングを構成している。メモリセルトランジスタ２３と選択トランジスタ２４は、ソース・ドレイン領域２２を介して接続される。
【００２３】
隣接する二つの選択トランジスタ２４を接続するソース・ドレイン領域２２にはコンタクトプラグ２１が接続され、ソース・ドレイン領域２２内のソース・ドレイン領域２２とコンタクトプラグ２１との界面近傍には高濃度不純物領域２５が形成される。高濃度不純物領域２５はソース・ドレイン領域２２に追加の不純物注入を行うことにより形成される領域であり、ソース・ドレイン領域２２と同じ導電型を有し、ソース・ドレイン領域２２よりも不純物濃度が高い。
【００２４】
メモリセルトランジスタ２３は、半導体基板２上のゲート絶縁膜２３ａと、ゲート絶縁膜２３ａ上の浮遊ゲート２３ｂと、浮遊ゲート２３ｂ上のゲート間絶縁膜２３ｃと、ゲート間絶縁膜２３ｃ上の制御ゲート２３ｄを有する。なお、制御ゲート２３ｄは図１の横方向に隣接するメモリセル２３で共有されている。また、ゲート絶縁膜１７ａ、１７ｂ及び２３ａの膜厚はほぼ等しい。すなわち、トランジスタ１０ａ及び１０ｂは動作電圧が１Ｖ〜５Ｖで高速動作するトランジスタである。以降、トランジスタ１０ａ、１０ｂを「高速トランジスタ」と称する場合がある。
【００２５】
選択トランジスタ２４は、半導体基板２上のゲート絶縁膜２４ａと、ゲート絶縁膜２４ａ上の選択ゲート２４ｂを有する。なお、選択ゲート２４ｂは図１の横方向に隣接する選択トランジスタ２４で共有されている。
【００２６】
図４は、コンタクトプラグ１１ｂの底面と不純物高濃度領域１６の位置関係を表した拡大上面図である。図４中の矢印Ｘ１、Ｙ１は、それぞれゲート電極１３ｂのゲート長方向、ゲート幅方向を表す。また、矢印Ｘ２、Ｙ２は、それぞれコンタクトプラグ１１ｂの短手方向、長手方向を表す。
【００２７】
コンタクトプラグ１１ｂの底面は、長方形や楕円形等の長手方向と短手方向が存在する形状を有する。また、コンタクトプラグ１１ｂの底面は、ゲート電極１３ｂのゲート幅方向Ｙ１に平行な方向の幅Ｗ２がゲート電極１３ｂのゲート長方向Ｘ１に平行な方向の幅Ｗ１よりも大きい。また、長手方向Ｙ２がゲート電極１３ｂのゲート幅方向Ｙ１に一致、または近い。
【００２８】
一方、コンタクトプラグ１１ａ、２１の底面は、全ての方向の幅がコンタクトプラグ１１ｂの底面の長手方向Ｙ２の幅よりも小さく、例えば、正方形や円形である。特にコンタクトプラグ２１は、ソース・ドレイン領域２２とコンタクトプラグ２１の接続部分の電気抵抗を低減させるため、選択トランジスタ２４側に長い楕円形のコンタクトを用いる場合がある。この場合であっても、コンタクトプラグ２１の底面の長径方向は、コンタクトプラグ１１ｂの底面の長手方向Ｙ２の幅よりも小さい。
【００２９】
図４中の幅Ｄ１は、コンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の短手方向Ｘ２の広がり幅である。また、幅Ｄ２は、コンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の長手方向Ｙ２の広がり幅である。幅Ｄ２は、幅Ｄ１よりも大きい。
【００３０】
ここで、不純物高濃度領域１６の輪郭は、不純物高濃度領域１６を構成する不純物の所定の濃度における濃度等高線である。この所定の濃度は、不純物高濃度領域１６中の最高不純物濃度より小さく、かつソース・ドレイン領域１２ｂの不純物濃度より大きい濃度であり、例えば、不純物高濃度領域１６中の最高不純物濃度とソース・ドレイン領域１２ｂの不純物濃度の中間濃度である。
【００３１】
トランジスタ１０ａおよびメモリセル２０がｎ型であり、トランジスタ１０ｂがｐ型である場合の、各部の不純物濃度の一例を以下に述べる。なお、ｎ型不純物としてはＡｓ、Ｐ等が用いられ、ｐ型不純物としてはＢ等が用いられる。
【００３２】
ソース・ドレイン領域１２ａ、１２ｂ、２２の不純物濃度は、１×１０１９ｃｍ−３である。不純物高濃度領域１５ａ、１５ｂ、２５の最高不純物濃度（中心付近の濃度）は、３×１０２０ｃｍ−３である。不純物高濃度領域１６の最高不純物濃度（中心付近の濃度）は、６×１０２０ｃｍ−３である。
【００３３】
この場合、不純物高濃度領域１６の輪郭の濃度は、１×１０１９ｃｍ−３よりも大きく、かつ６×１０２０ｃｍ−３よりも小さく、例えば、３．０５×１０１９ｃｍ−３である。
【００３４】
図５Ａ（ａ）、（ｂ）、図５Ｂ（ｃ）、（ｄ）は、本実施の形態に係るトランジスタ１０ｂの変形例を表す上面図である。
【００３５】
図５Ａ（ａ）は、コンタクトプラグ１１ｂの長手方向Ｙ２とゲート電極１３ｂのゲート幅方向Ｙ２が一致しない場合のトランジスタ１０ｂ構造を表す。ただし、長手方向Ｙ２とゲート幅方向Ｙ２のずれが大きくなる、すなわち幅Ｗ１の大きさが幅Ｗ２に近づくと、不純物高濃度領域１６とゲート電極１３ｂの距離が小さくなり、短チャネル効果が発生するおそれがある。そのため、長手方向Ｙ２とゲート幅方向Ｙ２のずれはなるべく小さい方が好ましい。図４に示される構造のように、長手方向Ｙ２とゲート幅方向Ｙ２が一致する構造がより好ましい。
【００３６】
図５Ａ（ｂ）は、コンタクトプラグ１１ｂの底面が楕円形である場合のトランジスタ１０ｂの構造を表す。この場合、不純物高濃度領域１６もほぼ楕円形となる。また、幅Ｄ２はコンタクトプラグ１１ｂの楕円の長径方向の頂部から、不純物高濃度領域１６の楕円の長径方向の頂部への距離となる。また、幅Ｄ１はコンタクトプラグ１１ｂの楕円の短径方向の頂部から、不純物高濃度領域１６の楕円の短径方向の頂部への距離となる。この構造においても、幅Ｄ２は幅Ｄ１よりも大きい。
【００３７】
図５Ｂ（ｃ）は、長手方向Ｙ２のコンタクトプラグ１１ｂの底面の一方の端部（図５Ｂ（ｃ）中の下側の端部）が不純物高濃度領域１６の輪郭の外側にある場合のトランジスタ１０ｂの構造を表す。
【００３８】
図５Ｂ（ｃ）に示される構造においては、長手方向Ｙ２のコンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の広がりは、一方の側（図５Ｂ（ｃ）中の上側）にしか存在しない。また、長手方向Ｙ２の両方に拡がり幅が存在するものの、一方の広がり幅が幅Ｄ１より小さい構造であってもよい。
【００３９】
つまり、コンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の長手方向Ｙ２の広がり幅Ｄ２の少なくとも一方が、コンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の短手方向Ｘ２の広がり幅Ｄ１よりも大きい。
【００４０】
図５Ｂ（ｄ）は、短手方向Ｘ２のコンタクトプラグ１１ｂの底面の一方の端部（図５Ｂ（ｄ）中の右側の端部）が不純物高濃度領域１６の輪郭の外側にある場合のトランジスタ１０ｂの構造を表す。
【００４１】
図５Ｂ（ｄ）に示される構造においては、短手方向Ｘ２のコンタクトプラグ１１ｂの底面の輪郭からの不純物高濃度領域１６の輪郭の広がりは、一方の側（図５Ｂ（ｄ）中の左側）にしか存在しない。この構造においても、幅Ｄ２は幅Ｄ１よりも大きい。
【００４２】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００４３】
素子分離領域３は、ＳｉＯ２等の絶縁材料からなり、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００４４】
ゲート電極１３ａ、１３ｂ、制御ゲート２３ｂおよび浮遊ゲート２３ｄは、導電型不純物を含む多結晶Ｓｉ等の導電材料からなる。
【００４５】
ゲート絶縁膜１７ａ、１７ｂ、２３ａ、２４ａ、ゲート間絶縁膜２３ｃは、ＳｉＯ２等の絶縁材料からなる。
【００４６】
コンタクトプラグ１１ａ、１１ｂ、２１は、Ｗ等の導電材料からなる。また、コンタクトプラグ１１ａ、１１ｂ、２１の表面はバリアメタルに覆われていてもよい。
【００４７】
絶縁層４は、ＳｉＯ２等の絶縁材料からなる。
【００４８】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００４９】
（半導体装置の製造）
図６〜図１１は、第１の実施の形態に係る半導体装置１の製造工程を示す断面図である。図６（ａ）〜１１（ａ）は、図２（ａ）の断面に対応する断面を表す。図６（ｂ）〜１１（ｂ）は、図２（ｂ）の断面に対応する断面を表す。図６（ｃ）〜１１（ｃ）は、図２（ｃ）の断面に対応する断面を表す。
【００５０】
まず、図６（ａ）〜（ｃ）に示すように、半導体基板２上に、素子分離領域３、ソース・ドレイン領域１２ａ、１２ｂ、２２、メモリセルトランジスタ２３、および選択トランジスタ２４を形成する。また、図６の断面には表れないが、ゲート絶縁膜１７ａ、１７ｂ、およびゲート電極１３ａ、１３ｂも形成される。
【００５１】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板２上の全面に絶縁材料を堆積させ、絶縁層４を形成する。
【００５２】
次に、図８（ａ）〜（ｃ）に示すように、絶縁層４中にコンタクトホール１９ａ、１９ｂ、２９を形成する。コンタクトホール１９ｂの底面は、ゲート電極１３ｂのゲート幅方向Ｙ１に平行な方向の幅（ゲート電極１３ｂのゲート幅方向Ｙ１に平行な方向の幅Ｗ２とほぼ等しい）がゲート電極１３ｂのゲート長方向Ｘ１に平行な方向の幅（ゲート電極１３ｂのゲート長方向Ｘ１に平行な方向の幅Ｗ１とほぼ等しい）よりも大きい。また、コンタクトホール１９ａ、２９の底面は、全ての方向の幅がコンタクトホール１９ｂの底面のゲート電極１３ｂのゲート幅方向Ｙ１に平行な方向の幅よりも小さい。
【００５３】
次に、図９（ａ）〜（ｃ）に示すように、半導体基板２の表面にほぼ垂直な方向を入射方向として、ソース・ドレイン領域１２ａ、２２と同じ導電型（例えばｎ型）の不純物を半導体基板２上の全面に打ち込む。これにより、コンタクトホール１９ａ、１９ｂ、２９の底にそれぞれ露出したソース・ドレイン領域１２ａ、１２ｂ、２２に不純物が注入され、高濃度不純物領域１５ａ、１５ｂ、２５が形成される。ただし、高濃度不純物領域１５ａ、１５ｂ、２５を形成しない場合は、この工程は省略される。
【００５４】
この工程においてｎ型の不純物を注入する場合、注入濃度は例えば１×１０１５ｃｍ−２である。
【００５５】
また、リソグラフィによりコンタクトホール１９ｂの開口部を選択的に塞ぐようにマスクを形成した後、不純物の注入を行ってもよい。この場合、高濃度不純物領域１５ｂは形成されず、高濃度不純物領域１５ａ、２５のみが形成される。
【００５６】
次に、図１０（ａ）〜（ｃ）に示すように、半導体基板２の表面に垂直な方向から傾斜した方向を入射方向として、ソース・ドレイン領域１２ｂと同じ導電型（例えばｐ型）の不純物を半導体基板２上の全面に打ち込む。これにより、コンタクトホール１９ｂの底に露出したソース・ドレイン領域１２ｂに不純物が選択的に注入され、高濃度不純物領域１６が形成される。
【００５７】
この工程においてｐ型の不純物を注入する場合、注入濃度は例えば１×１０１５ｃｍ−２〜３×１０１５ｃｍ−２である。
【００５８】
この工程における不純物の入射方向を、図１２（ａ）、（ｂ）を用いて具体的に示す。図１２（ａ）、（ｂ）は、コンタクトプラグ１１ｂの底面の配置と不純物の入射方向の水平成分（半導体基板２の表面に水平な方向の成分）の関係を表す上面図である。
【００５９】
図１２（ａ）に示されるように、不純物の入射方向は、コンタクトホール１９ｂの底面の長手方向Ｙ３（コンタクトプラグ１１ｂの底面の長手方向Ｙ２とほぼ等しい）を基準としたツイスト角θが０°以上４５°未満である方向である。
【００６０】
ここで、長手方向Ｙ３を基準としたツイスト角θは、入射方向の水平成分が長手方向Ｙ３からどれだけねじれているかを表す角度であり、入射方向の水平成分と長手方向Ｙ３がなす角に相当する。
【００６１】
ツイスト角が大きくなると、不純物高濃度領域１６の長手方向Ｙ２の幅が小さくなり、コンタクトプラグ１１ｂとソース・ドレイン領域１２ｂの接続部の電気抵抗が十分に低減されなくなるおそれがある。特に、ツイスト角が４５°以上の場合、入射方向の水平成分が長手方向Ｙ３よりも短手方向Ｘ３（コンタクトプラグ１１ｂの底面の短手方向Ｘ２とほぼ等しい）に向いてしまうため、ツイスト角は４５°未満であることが求められる。
【００６２】
このような理由から、図１２（ｂ）に示されるように、ツイスト角が０°であることが特に好ましい。
【００６３】
入射方向の水平成分が長手方向Ｙ３に一致または近いため、図４に示されるように、幅Ｄ２が幅Ｄ１よりも大きくなる。
【００６４】
一方、この不純物の入射方向は半導体基板２の表面に垂直な方向から傾斜しているため、全ての方向の幅が小さいコンタクトホール１９ａ、２９の底には到達しない（コンタクトホール１９ａ、２９内に入った全ての不純物は、コンタクトホール１９ａ、２９の側面に露出した絶縁層４の上部に打ち込まれる）。なお、不純物がコンタクトホール１９ａ、２９の底に到達する場合であっても、コンタクトホール１９ａ、２９の底に露出したソース・ドレイン領域１２ａ、２２に注入される不純物の濃度は、コンタクトホール１９ｂの底に露出したソース・ドレイン領域１２ｂに注入される不純物の濃度よりも低い。
【００６５】
次に、図１１（ａ）〜（ｃ）に示すように、図９に示した不純物の入射方向と水平成分が逆の方向から不純物を半導体基板２上の全面に入射させる。この工程における入射方向が満たす条件は図１０に示される工程と同じである。これにより、コンタクトホール１９ｂの底に露出したソース・ドレイン領域１２ｂの全領域に高濃度不純物領域１６が形成される。
【００６６】
なお、高濃度不純物領域１６の中央付近は、図１０に示される工程と図１１に示される工程の両方において不純物が注入された領域であるため、その他の領域よりも不純物濃度が高く、かつ深いと考えられる。
【００６７】
この図１１に示される工程が省略された場合、トランジスタ１０ｂの構造は図５Ｂ（ｃ）に示されるようなものになる。しかし、コンタクトプラグ１１ｂとソース・ドレイン領域１２ｂの接続部の電気抵抗をより低減させるためには、この工程を行い、図４に示されるような構造を形成することが好ましい。
【００６８】
なお、コンタクトホール１９ａ、２９は、底面の全ての方向の幅がコンタクトホール１９ｂの底面の長手方向Ｙ３の幅よりも小さいため、トランジスタ１０ａ、１０ｂおよびメモリセル２０が各々どのような角度で配置されたとしても、不純物高濃度領域１６を形成するために注入される不純物はコンタクトホール１９ａ、２９の底に全くあるいはほとんど到達しない。
【００６９】
従って、配置角度の異なる複数のトランジスタ１０ａ、１０ｂおよびメモリセル２０が形成された場合であっても、コンタクトホール１９ａ、２９の底に不純物を全くあるいはほとんど到達させずに、各トランジスタ１０ｂに不純物高濃度領域１６を形成することができる。
【００７０】
なお、不純物高濃度領域１６を形成した後に、高濃度不純物領域１５ａ、１５ｂ、２５を形成してもよい。ただし、高濃度不純物領域１５ａ、１５ｂ、２５がｎ型、不純物高濃度領域１６がｐ型である場合は、高濃度不純物領域１５ａ、１５ｂ、２５を形成した後に、不純物高濃度領域１６を形成することが好ましい。また、高濃度不純物領域１５ａ、１５ｂ、２５がｐ型、不純物高濃度領域１６がｎ型である場合は、不純物高濃度領域１６を形成した後に、高濃度不純物領域１５ａ、１５ｂ、２５を形成することが好ましい。これは、高濃度不純物領域１５ｂと高濃度不純物領域１６の一部が重なって形成されるため、Ａｓ、Ｐ等の重いｐ型不純物がＢ等の軽いｎ型不純物の後に注入された場合、ｎ型不純物が押し出されて好ましくない領域に拡散するおそれがあるためである。
【００７１】
その後、注入した不純物を活性化させるための、活性化アニールを行う。この際、熱拡散により、高濃度不純物領域１５ａの幅、高濃度不純物領域１５ｂの短手方向Ｘ２の幅及び、高濃度不純物領域２５の選択トランジスタ２４が隣接する方向の幅は、コンタクトホール１９ａ、１９ｂ、２９の底部よりも広くなる場合がある。その後、コンタクトホール１９ａ、１９ｂ、２９内に導電材料を埋め込み、コンタクトプラグ１１ａ、１１ｂ、２１を形成する。
【００７２】
（第１の実施の形態の効果）
第１の実施の形態によれば、リソグラフィ工程を用いずにトランジスタ１０ｂに不純物高濃度領域１６を選択的に形成することができる。これにより、半導体装置１の製造工程数を減らし、製造コストを下げることができる。
【００７３】
また、不純物高濃度領域１６の広がりが大きい方向であるコンタクトプラグ１２ｂの底面の長手方向Ｙ２がゲート電極１３ｂのゲート幅方向Ｙ１に一致または近いため、不純物高濃度領域１６のゲート電極１３ｂ側への広がりが小さく、不純物高濃度領域１６がゲート電極１３ｂに近づきすぎることによる短チャネル効果の発生を抑えることができる。
【００７４】
特に、トランジスタ１１ｂが高速トランジスタである場合、ゲート電極１３ｂとコンタクトプラグ１１ｂは近くに配置される。その結果、不純物高濃度領域１６がゲート電極１３ｂに接近しやすい。そのため、トランジスタ１１ｂが高速トランジスタである場合、本実施の形態は特に効果的である。
【００７５】
また、本実施の形態の半導体装置１はＮＡＮＤ型メモリセルストリングを有するＮＡＮＤ型フラッシュメモリ装置であり、周辺回路領域１００のトランジスタ１０ｂのコンタクトプラグ１１ｂとゲート電極１３ｂとの間隔が比較的小さいため、短チャネル効果の発生を抑えることが特に重要である。
【００７６】
〔第２の実施の形態〕
図１３は、第２の実施の形態に係る半導体装置１−１の上面図である。第１の実施の形態と異なる点は、トランジスタ１０ｂ（本実施の形態ではトランジスタ１０ｂ−１と表示）に加えて、トランジスタ１０ｂ−２が存在する点である。
【００７７】
トランジスタ１０ｂ−２はトランジスタ１０ｂ−１を９０度回転させたトランジスタである。すなわち、トランジスタ１０ｂ−２のゲート電極が延びる方向はＸ方向である。また、トランジスタ１０ｂ−２のコンタクトプラグ１１ｂ−２の長手方向はＸ方向であり、短手方向はＹ方向である。
【００７８】
言い換えれば、半導体装置１−１は、コンタクト１１ｂの長手方向が異なるｐ型トランジスタ１０ｂが混在している例である。
【００７９】
（半導体装置の製造）
図１４〜１５は、第２の実施の形態に係る半導体装置１−１の製造工程を示す断面図である。図１４（ａ）は、図１３の線分ＥＥに沿った断面に対応する断面を表す。図１４（ｂ）は、図１３の線分ＦＦに沿った断面に対応する断面を表す。図１５（ａ）は、図１３の線分ＧＧに沿った断面に対応する断面を表す。図１５（ｂ）は、図１３の線分ＨＨに沿った断面に対応する断面を表す。なお、図６〜１１までの工程は、第１の実施の形態と同様であるため説明を省略する。
【００８０】
図１４は、半導体装置１の製造における図１１に対応する工程を、半導体装置１−１に適用した場合の図面である。図１４（ａ）に示すように、図１０〜１１の工程により高濃度不純物領域１６−１が形成される。この工程における不純物注入のツイスト角を０°とする。なお、ツイスト角の定義は図１２に示されるものと同様である。
【００８１】
しかし、図１４（ｂ）に示すように、トランジスタ１０ｂ−２においては、不純物の入射方向は、長手方向よりも幅の小さい短手方向に傾斜している。そのため不純物はコンタクトホール１９ｂ−２の底には到達しない（コンタクトホール１９ｂ−２内に入った全ての不純物は、コンタクトホール１９ｂ−２の側面に露出した絶縁層４の上部に打ち込まれる）。
【００８２】
そこで、図１５（ａ）、（ｂ）に示すように、ツイスト角θを９０°にして不純物の注入を行う。図１５（ｂ）に示すように、不純物の入射方向はコンタクトホール１９ｂ−２の長手方向に傾斜している。これにより、コンタクトホール１９ｂ−２の底に露出したソース・ドレイン領域１２ｂ−２に不純物が選択的に注入され、高濃度不純物領域１６−２が形成される。
【００８３】
一方、図１５（ａ）に示すように、トランジスタ１０ｂ−１においては、不純物の入射方向は、長手方向よりも幅の小さい短手方向に傾斜している。そのため不純物はコンタクトホール１９ｂ−１の底には到達しない（コンタクトホール１９ｂ−１内に入った全ての不純物は、コンタクトホール１９ｂ−１の側面に露出した絶縁層４の上部に打ち込まれる）。しかし、図１０〜１１の工程において、高濃度不純物領域１６−１は既に形成されている。
【００８４】
この場合であっても、コンタクトホール１９ａ、２９は、底面の全ての方向の幅がコンタクトホール１９ｂ−１、１９ｂ−２の底面の長手方向の幅よりも小さいため、トランジスタ１０ａ、１０ｂおよびメモリセル２０が各々どのような角度で配置されたとしても、不純物高濃度領域１６−１、１６−２を形成するために注入される不純物はコンタクトホール１９ａ、２９の底に全くあるいはほとんど到達しない。
【００８５】
その後、図１５の工程と同様にツイスト角θを２７０°にして不純物の注入を行う。これにより、コンタクトホール１９ｂ−２の底に露出したソース・ドレイン領域１２ｂ−２の全領域に高濃度不純物領域１６−２が形成される。
【００８６】
すなわち、第２の実施の形態においては、ｐ型トランジスタ１０ｂ−１、１０ｂ−２の高濃度不純物領域１６−１、１６−２は４回の不純物注入により形成される。例えば、それぞれの不純物注入のツイスト角θは０°、９０°、１８０°２７０°である。
【００８７】
なお、注入回数を減らすために、ツイスト角を４５°、２２５°、または、１３５°３１５°の２回で行うことも可能である。
【００８８】
半導体装置１−１であっても第１の実施の形態に係る半導体装置１と同様の効果が得られる。また、ｐ型トランジスタ１０ｂの配置方向の自由度が向上する。
【００８９】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、半導体装置はＮＡＮＤメモリセルを有するＮＡＮＤ型フラッシュメモリ装置に限られない。
【００９０】
また、トランジスタ１０ａ及びメモリセル２０とトランジスタ１０ｂ（１０ｂ−１、１０ｂ−２）とは異なる導電型を有していればよい。例えば、トランジスタ１０ａとメモリセル２０はｐ型であり、トランジスタ１０ｂはｎ型であっても良い。この場合は、実施例中で説明した不純物濃度の型を反対にすればよい。
【符号の説明】
【００９１】
１  半導体装置、  ２  半導体基板、  ４  絶縁層、  １０ａ、１０ｂ  トランジスタ、  ２０  メモリセル、  １１ａ、１１ｂ、２１  コンタクトプラグ、  １２ａ、１２ｂ、２２  ソース・ドレイン領域、  １３ａ、１３ｂ  ゲート電極、  １６  不純物高濃度領域、  １９ａ、１９ｂ、２９  コンタクトホール、  Ｗ１、Ｗ２  幅、  Ｄ１、Ｄ２  広がり幅、  θ  ツイスト角
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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