(57)【要約】【課題】ＳｉＣを用いた、低オン抵抗で、かつ、高温で安定した耐圧を実現する半導体装置を提供する。【解決手段】第１と第２の主面を有する炭化珪素基板と、第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第２の炭化珪素領域間に形成され、第１の炭化珪素領域よりも不純物濃度の高い第２導電型の第４の炭化珪素領域と、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、第２の炭化珪素領域と第３の炭化珪素領域と電気的に接続される第１の電極と、第２の主面に形成された第２の電極と、備える半導体装置。【選択図】図１
2012059744.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、
前記第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、
前記第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、
前記第１の炭化珪素領域の表面に形成された第２導電型の第３の炭化珪素領域と、
前記第１の炭化珪素領域と前記第２の炭化珪素領域間に形成され、前記第１の炭化珪素領域よりも不純物濃度の高い第２導電型の第４の炭化珪素領域と、
前記第１の炭化珪素層、前記第１の炭化珪素領域および前記第４の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記第２の炭化珪素領域と前記第３の炭化珪素領域と電気的に接続される第１の電極と、
前記炭化珪素基板の前記第２の主面に形成された第２の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の炭化珪素領域の不純物濃度が５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であり、前記第４の炭化珪素領域の不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の直下における前記第１の炭化珪素層と前記第１の炭化珪素領域との境界と、前記第２の炭化珪素領域と前記第４の炭化珪素領域との境界との距離をチャネル長Ｌｃｈとした場合に、前記第４の炭化珪素領域の長さが０．１×Ｌｃｈ以上０．２×Ｌｃｈ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記チャネル長Ｌｃｈが０．５μｍ未満であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記炭化珪素基板が第１導電型であり、ＭＯＳＦＥＴを構成することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記炭化珪素基板が第２導電型であり、ＩＧＢＴを構成することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は半導体装置に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００３】
このような、ＳｉＣの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ  （以下、ＤＩＭＯＳＦＥＴと称する）が知られている。
【０００４】
ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
【０００５】
しかしながら、ＳｉＣを用いた素子では、ＭＯＳ界面の界面準位によりチャネル移動度が低下するため、ＭＯＳＦＥＴのチャネル抵抗（オン抵抗）がＳｉに比較して非常に高い。この問題を解決するためチャネル長を１μｍ以下にする方法が提案されている。
【０００６】
もっとも、チャネル長を短くすると、２５０度以上の高温においてソース・ドレイン間のリーク電流が増大し、素子の耐圧が維持できない。このため、高温動作とチャネルの低抵抗化（低オン抵抗）の両立が困難であった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｋ．Ｙａｍａｓｈｉｔａ，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ  Ｖｏｌ．６００−６０３（２００９），ｐ．１１５１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ＳｉＣを用いた、低オン抵抗で、かつ、高温で安定した耐圧を実現する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
実施の形態の半導体装置は、第１と第２の主面を有する炭化珪素基板と、炭化珪素基板の第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第２の炭化珪素領域間に形成され、第１の炭化珪素領域よりも不純物濃度の高い第２導電型の第４の炭化珪素領域と、第１の炭化珪素層、第１の炭化珪素領域および第４の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、第２の炭化珪素領域と第３の炭化珪素領域と電気的に接続される第１の電極と、炭化珪素基板の第２の主面に形成された第２の電極と、を具備することを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。
【図２】従来技術の問題点を示す図である。
【図３】従来技術の問題点を示す図である。
【図４】第１の実施の形態の半導体装置であるＭＯＳＦＥＴのチャネル長とオン抵抗との関係を示す図である。
【図５】第１の実施の形態の半導体装置であるＭＯＳＦＥＴのドレイン電圧とドレイン電流との関係を示す図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１０】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１１】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１２】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１３】第２の実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１２】
（第１の実施の形態）
本実施の形態の半導体装置は、第１と第２の主面を有する炭化珪素基板と、炭化珪素基板の第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第２の炭化珪素領域間に形成され、第１の炭化珪素領域よりも不純物濃度の高い第２導電型の第４の炭化珪素領域と、第１の炭化珪素層、第１の炭化珪素領域および第４の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、第２の炭化珪素領域と第３の炭化珪素領域と電気的に接続される第１の電極と、炭化珪素基板の第２の主面に形成された第２の電極と、備えている。
【００１３】
図１は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ１００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む六方晶ＳｉＣ基板（ｎ＋基板）である。
【００１４】
このＳｉＣ基板１２の第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型の第１のＳｉＣ層（ｎ−層）１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
【００１５】
ｎ−層１４の一部表面には、ｐ型不純物の不純物濃度５×１０１５〜１×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。
【００１６】
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である
【００１７】
また、第１のＳｉＣ領域（ｐウェル領域）１６の一部表面であって、ｎ型の第２のＳｉＣ領域（ソース領域）１８の側方に、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。ｐウェルコンタクト領域２０の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である。
【００１８】
さらに、第１のＳｉＣ領域（ｐウェル領域）１６の一部表面の、第１のＳｉＣ領域１６と第２のＳｉＣ領域（ソース領域）１８の間に形成され、第１のＳｉＣ領域１６よりも不純物濃度の高いｐ型の第４のＳｉＣ領域２２が形成されている。以後、この第４のＳｉＣ領域２２をチャネルバッファー領域とも称する。
【００１９】
さらに、第１のＳｉＣ層（ｎ−層）１４、第１のＳｉＣ領域（ｐウェル領域）１６および第４のＳｉＣ領域２２の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
【００２０】
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
【００２１】
ゲート電極下の第２のＳｉＣ領域（ソース領域）１８と第１のＳｉＣ層（ｎ−層）１４とに挟まれる第１のＳｉＣ領域１６がチャネル領域となる。
【００２２】
そして、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０と電気的に接続される第１の電極（ソース・ｐウェル共通電極）２４を備えている。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉのバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。また、ＳｉＣ基板１２の第２の主面上には、第２の電極（ドレイン電極）３６が形成されている。
【００２３】
なお、本実施の形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）等を適用することも可能である。
【００２４】
本実施の形態のＭＯＳＦＥＴ１００は、第２のＳｉＣ領域（ソース領域）１８のチャネル領域側に、高濃度のｐ型の第４のＳｉＣ領域（チャネルバッファ領域）２２が形成されている。このため、例えば、ＭＯＳＦＥＴ１００のチャネル長Ｌｃｈ（図１参照）が１．０μｍ以下と小さくなっても、高温でのオフ時のリーク電流が抑制される。したがって、低オン抵抗で、かつ、高温で安定した耐圧を実現することが可能となる。
【００２５】
本実施の形態のＭＯＳＦＥＴ１００において、第１のＳｉＣ領域（ｐウェル領域）１６の不純物濃度が５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であり、第４のＳｉＣ領域（チャネルバッファー領域）２２の不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることが望ましい。
【００２６】
第１のＳｉＣ領域（ｐウェル領域）１６の不純物濃度が上記範囲を逸脱すると適切なＭＯＳＦＥＴの閾値電圧の設定が困難になるため望ましくない。なお、この不純物濃度は、ＮやＰで補償された濃度を意味する。
【００２７】
また、第４のＳｉＣ領域（チャネルバッファー領域）２２の不純物濃度が上記範囲を下回ると十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。
【００２８】
低オン抵抗と、高温での高耐圧を実現させる観点からは、第４のＳｉＣ領域（チャネルバッファー領域）２２の不純物濃度が、第１のＳｉＣ領域（ｐウェル領域）１６の不純物濃度より二桁以上高いことが望ましい。
【００２９】
なお、第１のＳｉＣ領域１６および第４のＳｉＣ領域２２の不純物濃度は、例えば、ＳＩＭＳ分析により評価することが可能である。第１のＳｉＣ領域（ｐウェル領域）１６の不純物濃度は、ゲート絶縁膜２８下のチャネル領域中央部の不純物濃度で代表させる。また、第４のＳｉＣ領域２２の不純物濃度は、第１のＳｉＣ領域１６と第２のＳｉＣ領域（ソース領域）１８間の最大不純物濃度で代表させる。
【００３０】
ゲート絶縁膜２８直下における第１のＳｉＣ層（ｎ−層）１４と第１のＳｉＣ領域（ｐウェル領域）１６との境界と、第２のＳｉＣ領域（ソース領域）１８と第４のＳｉＣ領域（チャネルバッファー領域）２２との境界との距離をチャネル長Ｌｃｈ（図１参照）とした場合に、第４のＳｉＣ領域（チャネルバッファー領域）２２の長さ（図１中Ｌｃｂ）が０．１×Ｌｃｈ以上０．２×Ｌｃｈ以下であることが望ましい。
【００３１】
チャネルバッファー領域の長さＬｃｂが上記範囲を下回ると、十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。
【００３２】
チャネル長Ｌｃｈやチャネルバッファー領域の長さＬｃｂは、例えば、ＳＩＭＳ分析等で得られる不純物濃度分布により決定される。チャネルバッファー領域の長さＬｃｂは、第１のＳｉＣ領域（ｐウェル領域）の不純物濃度よりも一桁高い領域の長さとする。
【００３３】
また、本実施の形態において、チャネル長Ｌｃｈが０．５μｍ未満であることが望ましい。特に、この領域においてオン抵抗の顕著な低減が期待されるからである。
【００３４】
図２および図３は、従来技術の問題点を示す図である。図２、３ともにシミュレーションによる結果である。ここで、シミュレーションの際のパラメータは以下の通りである。
ゲート絶縁膜厚：５０ｎｍ
ｎ−層濃度：１×１０１６ａｔｏｍｓ／ｃｍ３
ｎ−層厚：１０μｍ
ｐウェル深さ：０．６μｍ
チャネル長：０．１〜１．０μｍ
ソース電圧：０Ｖ
ドレイン電圧：０〜１５００Ｖ
ゲート電圧：０Ｖ
【００３５】
図２は、従来技術のチャネルバッファー領域のない場合でのチャネル長とオン抵抗との関係を示す図である。チャネル長が０．５μｍ未満になるとオフ時のリーク電流が増大し、オフせずＭＯＳＦＥＴとして動作しない。
【００３６】
図３は、従来技術のチャネルバッファー領域のない場合でのドレイン電圧とドレイン電流との関係を示す図である。チャネル長が０．３μｍ以下となると、オフ時のリーク電流が極端に増大していることがわかる。
【００３７】
図４は、本実施の形態のＭＯＳＦＥＴのチャネル長とオン抵抗との関係を示す図である。白のマークが本実施の形態の場合、黒のマークが比較のためのチャネルバッファー領域のない従来技術の場合である。丸が室温、四角が２５０℃の場合である。
【００３８】
なお、シミュレーションのパラメータは上記のとおりであり、チャネルバッファー領域の不純物濃度は、５×１０１８ｃｍ−３、チャネルバッファー領域の長さＬｃｂは０．０３μｍとしている。
【００３９】
図のように、チャネルバッファー領域を設けることで、チャネル長０．２μｍまで動作し、低オン抵抗が実現されることが分かる。
【００４０】
図５は、本実施の形態のＭＯＳＦＥＴのドレイン電圧とドレイン電流との関係を示す図である。シミュレーションのパラメータは図４の場合と同様である。比較のためにチャネルバッファー領域のない従来技術の場合も示す。チャネル長Ｌｃｈ＝０．２μｍの場合を示す。このように、チャネルバッファー領域を設けることによりオフ時のリーク電流が低減される。
【００４１】
図６は、本実施の形態のＭＯＳＦＥＴのチャネルバッファー長Ｌｃｂと耐圧との関係を示す図である。シミュレーションのパラメータは、チャネルバッファー長を変化させる以外は、図４、５の場合と同様である。なお、チャネル長Ｌｃｈは０．２μｍである。所定の閾値電流を超える電圧を耐圧として評価している。
【００４２】
０．１×Ｌｃｈに相当する０．０２μｍから耐圧が向上し、０．１５×Ｌｃｈに相当する０．０３μｍ以降は１５００Ｖ以上の一定の耐圧が確保される。チャネル長が０．０３μｍ以上の領域では、耐圧が一定となっていることから、アバランシェ降伏で耐圧が決定されていることがわかる。
【００４３】
図７は、本実施の形態のＭＯＳＦＥＴのチャネルバッファー長Ｌｃｂとオン抵抗との関係を示す図である。シミュレーションのパラメータは、図６の場合と同様である。
【００４４】
０．２×Ｌｃｈに相当する０．０４μｍ以下では、低いオン抵抗が実現されることが分かる。
【００４５】
以上のように、シミュレーションにより本実施の形態の効果が確認される。
【００４６】
次に本実施の形態の半導体装置の製造方法について説明する。図８〜図１２は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００４７】
ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗のＳｉＣ基板１２を準備する。そして、ＳｉＣ基板１２の一方の主面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０１６ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のＳｉＣ層１４を成長させる。
【００４８】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第１のマスク材４２を形成する。この第１のマスク材４２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェル領域１６を形成する（図８）。ここで、最終的なｐウェル領域１６の濃度を調整するために、ｎ型不純物であるＮを追加してイオン注入してもよい。
【００４９】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第２のマスク材４４を形成する。この第２のマスク材４４をイオン注入マスクとして用いて、ｎ型不純物であるＰをＳｉＣ層１４にイオン注入し、ソース領域１８を形成する（図９）。
【００５０】
次に、同じく第２のマスク材４４をイオン注入マスクとして用いて、ｐ型不純物であるＡｌを斜めイオン注入法により注入し、ソース領域１８のｐウェル領域（チャネル領域）１６側にチャネルバッファー領域２２を形成する（図１０）。
【００５１】
その後、フォトリソグラフィーとエッチングによるパターニングによりＳｉＯ２の第３のマスク材４６を形成する。この第３のマスク材４６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する（図１１）。
【００５２】
次に、公知の半導体プロセスにより、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２を形成する（図１２）。その後、第１の電極（ソース・ｐウェル共通電極）２４、第２の電極（ドレイン電極）３６を形成し、図１に示すＭＯＳＦＥＴが製造される。
【００５３】
（第２の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態のＳｉＣ基板がｎ型であるのに対し、ｐ型でありＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を構成する。ＳｉＣ基板の不純物タイプが異なる点以外は第１の実施の形態と同様であるので、重複する記載を省略する。
【００５４】
図１３は、本実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。このＩＧＢＴ２００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）５２を備えている。図１３においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板５２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）である。
【００５５】
本実施の形態のＩＧＢＴ２００は、第２のＳｉＣ領域（ソース領域）１８のチャネル領域側に、高濃度のｐ型の第４のＳｉＣ領域２２が形成されている。このため、例えば、チャネル長Ｌｃｈが１．０μｍ以下と小さくなっても、高温でのオフ時のリーク電流が抑制される。したがって、低オン抵抗で、かつ、高温で安定した耐圧を実現することが可能となる。
【００５６】
また、本実施の形態の半導体装置の製造方法は、準備するＳｉＣ基板が、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）であること以外は第１の実施の形態と同様である。
【００５７】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００５８】
例えば、実施の形態においては、電子をキャリアとするｎ型ＭＯＳＦＥＴ、ｎ型ＩＧＢＴについて説明したが、本発明は、正孔をキャリアとするｐ型ＭＯＳＦＥＴ、ｐ型ＩＧＢＴにも適用可能である。
【００５９】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００６０】
１２      ＳｉＣ基板（炭化珪素基板）
１４      第１のＳｉＣ層（ｎ−層）
１６      第１のＳｉＣ領域（ｐウェル領域）
１８      第２のＳｉＣ領域（ソース領域）
２０      第３のＳｉＣ領域（ｐウェルコンタクト領域）
２２      第４のＳｉＣ領域（チャネルバッファー領域）
２４      第１の電極（ソース・ｐウェル共通電極）
２８      ゲート絶縁膜
３０      ゲート電極
３２      層間絶縁膜
３６      第２の電極（ドレイン電極）
４２      第１のマスク材
４４      第２のマスク材
４６      第３のマスク材
１００      ＭＯＳＦＥＴ
２００      ＩＧＢＴ
【図１】
2012059744.tif 000003
【図２】
2012059744.tif 000004
【図３】
2012059744.tif 000005
【図４】
2012059744.tif 000006
【図５】
2012059744.tif 000007
【図６】
2012059744.tif 000008
【図７】
2012059744.tif 000009
【図８】
2012059744.tif 000010
【図９】
2012059744.tif 000011
【図１０】
2012059744.tif 000012
【図１１】
2012059744.tif 000013
【図１２】
2012059744.tif 000014
【図１３】
2012059744.tif 000015
【手続補正書】
【提出日】平成23年12月2日(2011.12.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１と第２の主面を有するＳｉＣ基板と、
前記ＳｉＣ基板の前記第１の主面側に設けられた第１導電型の第１のＳｉＣ層と、
前記第１のＳｉＣ層の表面に形成された第２導電型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域の表面に形成された第１導電型の第２のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２のＳｉＣ領域間に形成され、前記第１のＳｉＣ領域よりも不純物濃度の高い第２導電型の第４のＳｉＣ領域と、
前記第１のＳｉＣ層、前記第１のＳｉＣ領域および前記第４のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２のＳｉＣ領域と電気的に接続される第１の電極と、
前記ＳｉＣ基板の前記第２の主面側に形成された第２の電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のＳｉＣ領域の不純物濃度が５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であり、前記第４のＳｉＣ領域の不純物濃度が１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の直下における前記第１のＳｉＣ層と前記第１のＳｉＣ領域との境界と、前記第２のＳｉＣ領域と前記第４のＳｉＣ領域との境界との距離をチャネル長Ｌｃｈとした場合に、前記第４のＳｉＣ領域の長さが０．１×Ｌｃｈ以上０．２×Ｌｃｈ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記チャネル長Ｌｃｈが０．５μｍ未満であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
【請求項５】
前記ＳｉＣ基板が第１導電型であり、ＭＯＳＦＥＴを構成することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記ＳｉＣ基板が第２導電型であり、ＩＧＢＴを構成することを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
実施の形態の半導体装置は、第１と第２の主面を有するＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面側に設けられた第１導電型の第１のＳｉＣ層と、前記第１のＳｉＣ層の表面に形成された第２導電型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域の表面に形成された第１導電型の第２のＳｉＣ領域と、前記第１のＳｉＣ領域と前記第２のＳｉＣ領域間に形成され、前記第１のＳｉＣ領域よりも不純物濃度の高い第２導電型の第４のＳｉＣ領域と、前記第１のＳｉＣ層、前記第１のＳｉＣ領域および前記第４のＳｉＣ領域の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２のＳｉＣ領域と電気的に接続される第１の電極と、前記ＳｉＣ基板の前記第２の主面側に形成された第２の電極と、を具備することを特徴とする。