(57)【要約】      （修正有）【課題】新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行し、メモリ装置の寿命と動作の信頼性を高めることができる半導体メモリ装置及びその動作方法を提供する。【解決手段】半導体メモリ装置は入力データを格納するためのメモリブロック１１０Ｍと不良カラムアドレス情報を格納するためのＣＡＭブロック１１０Ｃを含むメモリアレイ１１０と、メモリブロックまたはＣＡＭブロックのプログラムループを遂行するように構成された動作回路グループ１３０、１４０、１５０、１６０、１７０、１８０と、選択されたメモリセルに格納されたエラービット数を補正可能なビット数または交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路１９０、及び制御回路１２０を含む。【選択図】図１
2012059349.tif 000002
【特許請求の範囲】
【請求項１】
入力データを選択されたメモリセルに格納するためにプログラム動作、及びプログラム検証動作を含むプログラムループを行う段階と、
前記メモリセルに格納されたデータのうち前記入力データと一致しないエラービットの数を補正可能なビット数と比較するための第１エラービットチェック動作を行う段階と、
前記エラービットの数が補正可能なビット数より少なければ、前記エラービットの数を交替判断ビット数と比較するための第２エラービットチェック動作を行う段階と、
前記エラービットの数が交替判断ビット数より多ければ、前記エラービットの格納されたメモリセルのカラムアドレスを追加するために不良カラムアドレス情報を更新する段階と、
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項２】
前記第１エラービットチェック動作によって前記エラービットの数が前記補正可能なビット数より少ないと判断されれば、前記プログラムループが中断されることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項３】
前記第１エラービットチェック動作は、前記プログラムループが一定の回数だけ行われた後から実施されることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項４】
前記プログラムループが実施される度に前記プログラム動作のために前記選択されたメモリセルに印加されるプログラム電圧のレベルが一定のステップ電圧ほどずつ上昇されることを特徴とする請求項３に記載の半導体メモリ装置の動作方法。
【請求項５】
前記不良カラムアドレス情報は、不揮発性メモリブロックから読み出しされてレジスターに格納され、更新された不良カラムアドレス情報は、前記不揮発性メモリブロックに格納されることを特徴とする請求項１に記載の半導体メモリ装置の動作方法。
【請求項６】
入力データを格納するためのメモリブロックと不良カラムアドレス情報を格納するためのＣＡＭブロックを含むメモリアレイと、
前記メモリブロックまたは前記ＣＡＭブロックのプログラムループを行うように構成された動作回路グループと、
前記メモリブロックの選択されたメモリセルに格納されたデータの中で前記入力データと一致しないエラービット数を補正可能なビット数及び交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路と、
前記エラービット数が前記補正可能なビット数より少なくて、前記交替判断ビット数より多ければ、前記エラービットの格納されたメモリセルのカラムアドレスを前記ＣＡＭブロックに格納された前記不良カラムアドレス情報に追加するために前記動作回路グループを制御するように構成された制御回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項７】
前記ＣＡＭブロックに格納された前記不良カラムアドレス情報をラッチして、前記メモリセルの読み出し動作の際、前記不良カラムアドレス情報を前記制御回路または前記動作回路グループに提供するように構成されたＣＡＭラッチ回路をさらに含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記制御回路は、前記エラービット数が前記補正可能なビット数より少なければ、前記エラービット数を前記交替判断ビット数と比較するように前記エラービットチェック回路を制御する機能を遂行するように構成されたことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記制御回路は、前記動作回路グループが前記プログラムループを一定の回数ほど実施した後から前記エラービット数が前記補正可能なビット数と比較するように前記エラービットチェック回路を制御することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記エラービットの格納されたメモリセルのカラムアドレスを前記ＣＡＭブロックに格納された前記不良カラムアドレス情報に追加するために、前記動作回路グループが前記ＣＡＭブロックのプログラムループを遂行するように構成されたことを特徴とする請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその動作方法に関し、特に、不揮発性メモリ装置に適用することができる半導体メモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置を製造した後にはテストを実施して不良メモリセルを選別する。そして、不良メモリセルをリダンダンシーセルに取り替えるために、不良メモリセルの不良カラムアドレス情報を不揮発性格納手段に格納する。ここで、不揮発性メモリ装置は大部分ヒューズのカッティング状態によってデータを格納する。このために、パッケージ完了後、不良メモリセルが追加に発生しても、不良メモリセルのアドレスを不良カラムアドレス情報に追加するための更新動作を遂行することができない。このような理由により、不良メモリセルを含むメモリブロックやメモリチップ全体を使用することができないという問題が発生される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は上記事情に鑑みてなされたものであって、その目的は、新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行し、メモリ装置の寿命と動作の信頼性を高めることができる 半導体メモリ装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明の一実施例による半導体メモリ装置は、入力データを格納するためのメモリブロックと、不良カラムアドレス情報を格納するためのＣＡＭブロックを含むメモリアレイと、メモリブロックまたはＣＡＭブロックのプログラムループを遂行するように構成された動作回路グループと、選択されたメモリセルに格納されたエラービット数を補正可能なビット数及び交替判断ビット数とそれぞれ比較するように構成されたエラービットチェック回路、及びエラービット数が補正可能なビット数より少なくて交替判断ビット数より多ければ、エラービットの格納されたメモリセルのカラムアドレスをＣＡＭブロックに格納された不良カラムアドレス情報に追加するために動作回路グループを制御するように構成された制御回路を含む。
【０００５】
また、本発明の実施例による半導体メモリ装置の動作方法は、入力データを選択されたメモリセルに格納するためにプログラム動作、及びプログラム検証動作を含むプログラムループを行う段階と、入力データとメモリセルに格納されたデータが一致しないエラービットの数を補正可能なビット数と比較するための第１エラービットチェック動作を行う段階と、エラービットの数が補正可能なビット数より少なければエラービットの数を交替判断ビット数と比較するための第２エラービットチェック動作を行う段階、及びエラービットの数が交替判断ビット数より多ければエラービットの格納されたメモリセルのカラムアドレスを追加するために不良カラムアドレス情報を更新する段階を含む。
【発明の効果】
【０００６】
以上のように、本発明によれば、新たに発生される不良メモリセルのカラムアドレスを不良カラムアドレスに格納する更新動作を遂行してメモリ装置の寿命と動作の信頼性を高めることができるという効果を奏する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例による半導体メモリ装置を説明するための回路図である。
【図２】本発明の実施例による半導体メモリ装置の動作方法を説明するためのフローチャートである。
【発明を実施するための形態】
【０００８】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。図１は、本発明の実施例による不揮発性メモリ装置を説明するためのブロック図である。図１を参照すれば、本発明の実施例による不揮発性メモリ装置は、メモリアレイ１１０、メモリアレイ１１０に含まれたメモリセルのプログラムループ、消去ループまたは読み出し動作を行うように構成された動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）、エラービットチェック回路１９０、メモリセルのプログラムループ、消去ループまたは読み出し動作ために動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）を制御するように構成された制御回路１２０、及びＣＡＭラッチ回路２００を含む。ここで、プログラムループはプログラム動作及びプログラム検証動作を含む。
【０００９】
メモリアレイ１１０は、データを格納するための複数のメモリブロック１１０Ｍと不良カラムアドレス情報のようなメモリブロック情報を含むパラメーターを格納するためのＣＡＭブロック１１０Ｃを含む。メモリブロック１１０ＭとＣＡＭブロック１１０Ｃは、同じ構造でなりえる。図１には、その中で一つのメモリブロックが図示されている。それぞれのメモリブロックは、ビットライン（ＢＬ１〜ＢＬｋ）と共通ソースラインＣＳＬとの間に連結された多数のストリング（ＳＴ１ないしＳＴｋ）を含む。すなわち、ストリング（ＳＴ１ないしＳＴｋ）は、ビットライン（ＢＬ１ないしＢＬｋ）とそれぞれ連結されて共通ソースラインＣＳＬと共通で連結される。
【００１０】
それぞれのストリングＳＴ１は、ソースが共通ソースラインＣＳＬに連結されるソースセレクトトランジスタＳＳＴ、ドレインがビットラインＢＬ１に連結されるドレインセレクトトランジスタＤＳＴ、そして、セレクトトランジスタＳＳＴ、ＤＳＴの間に直列に連結された複数のメモリセル（Ｃａ０ないしＣａｎ）を含む。
【００１１】
ソースセレクトトランジスタＳＳＴのゲートは、ソースセレクトラインＳＳＬに連結されて、メモリセル（Ｃａ０ないしＣａｎ）のゲートは、ワードライン（ＷＬ０ないしＷＬｎ）にそれぞれ連結され、ドレインセレクトトランジスタＤＳＴのゲートはドレインセレクトラインＤＳＬに連結される。
【００１２】
ＮＡＮＤフラッシュメモリ装置で、それぞれのメモリブロックは物理的ページ単位または論理的ページ単位に区分することができる。ページ（または、イーブンページとオッドページは）プログラム動作または読み出し動作の基本単位となる。
【００１３】
例えば、一つのワードライン（例えば、ＷＬ０に連結されたメモリセル（Ｃａ０ないしＣｋ０）が一つの物理的ページを構成する。また、一つのワードライン（例えば、ＷＬ０に連結された奇数番目メモリセル（Ｃａ０、Ｃｃ０．．．Ｃｋ-１０）が一つのイーブン物理的ページを構成し、偶数番目メモリセル（Ｃｂ０、Ｃｄ０．．．Ｃｋ０）が一つのオッド物理的ページを構成することができる。
【００１４】
一方、メモリセルに格納されるデータのビット数に応じて各ワードライン（または物理的ページ）に含まれる論理的ページの数が決定される。例えば、メモリセルに２ビットのデータが格納される場合、一つのワードライン（または一つの物理的ページ）に２個の論理的ページが含まれ、３ビットのデータが格納される場合、一つのワードラインに３個の論理的ページが含まれる。
【００１５】
ＮＡＮＤフラッシュメモリ装置の場合、動作回路グループは電圧供給回路１３０、１４０、ページバッファグループ１５０、列選択回路１６０、入出力回路１７０、そして、パス/フェイルチェック回路１８０を含む。
【００１６】
電圧供給回路１３０、１４０は、制御回路１２０の内部命令信号ＣＭＤｉに応じてメモリセルにデータを格納するためのプログラムループ、データを削除するための消去ループ、またはデータを読み出しするための読み出し動作に必要な多様なレベルの動作電圧を生成し、生成された動作電圧をローアドレスＲＡＤＤによって選択されたメモリブロックのドレインセレクトラインＤＳＬ、ワードライン（ＷＬ０〜ＷＬｎ）及びソースセレクトラインＳＳＬに供給する。このような電圧供給回路は電圧発生回路１３０及びローデコーダ１４０を含む。
【００１７】
電圧発生回路１３０は、制御回路１２０の内部命令信号ＣＭＤｉに応答してプログラムループ、消去ループまたは読み出し動作のための動作電圧をグローバルラインに出力し、メモリセルをプログラムする場合、プログラムのための動作電圧（例えば、Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｐｖをグローバルラインに出力する。
【００１８】
ローデコーダー１４０は、制御回路１２０のローアドレス信号ＲＡＤＤに応答し、電圧発生回路１３０から発生された動作電圧をメモリアレイ１１０のメモリブロックのうち選択されたメモリブロックのローカルライン（ＤＳＬ、ＷＬ[ｎ:０]、ＳＳＬ）に印加する。
【００１９】
ページバッファグループ１５０は、ビットライン（ＢＬ１ないしＢＬｋ）とそれぞれ連結されるページバッファ（ＰＢａ〜ＰＢｋ）を含む。制御回路１２０の制御信号に応答してセル（Ｃａ０、．．．、Ｃｋ０）にデータを格納するのに必要な電圧をビットライン（ＢＬ１〜ＢＬｋ）にそれぞれ印加する。具体的に、ページバッファグループ１５０は、セル（Ｃａ０、．．．、Ｃｋ０）のプログラムループ、消去ループまたは読み出し動作の時にビットライン（ＢＬ１ないしＢＬｋ）をプリチャージするか、ビットライン（ＢＬ１ないしＢＬｋ）の電圧変化によって検出されたメモリセル（Ｃａ０、．．．、Ｃｋ０）のしきい値電圧レベルに対応するデータをラッチする。すなわち、ページバッファグループ１５０は、メモリセル（Ｃａ０、．．．、Ｃｋ０）に格納されるデータに応じてビットライン（ＢＬ１ないしＢＬｋ）の電圧を調節し、メモリセル（Ｃａ０、．．．、Ｃｋ０）に格納されたデータを検出する。
【００２０】
列選択回路１６０は、制御回路１２０から出力されたカラムアドレス信号ＣＡＤＤに応答してページバッファグループ１５０に含まれたページバッファを選択する。カラム選択回路１６０によって選択されたページバッファのラッチされたデータが出力される。
【００２１】
入出力回路１７０は、プログラム動作の際、外部から入力されたデータをページバッファグループ１５０に入力するために制御回路１２０に制御に応じてデータをカラム選択回路１６０に伝達する。カラム選択回路１６０が伝達したデータをページバッファグループ１５０のページバッファに順に伝達すれば、ページバッファは入力されたデータを内部ラッチに格納する。また、読み出し動作の際、入出力回路１７０はページバッファグループ１５０のページバッファからカラム選択回路１６０を介して伝達したデータを外部に出力する。
【００２２】
パス/フェイルチェック回路１８０は、入力データとプログラムループによってメモリセルに格納されたデータが一致するかどうかをチェックし、その結果をチェック信号ＰＦＣに出力する。すなわち、パス/フェイルチェック回路１８０は、プログラム動作の後実施されるプログラム検証動作でプログラム動作が行われたメモリセルの中でしきい値電圧が目標電圧より低いエラーセルが発生したかどうかをチェックし、その結果をチェック信号ＰＦＣに出力する。入力データとメモリセルに格納されたデータが一致しなければ、すなわち、プログラム動作が行われたメモリセルの中でしきい値電圧が目標電圧より低いエラーセルが検出されれば、プログラムループが再度実施されるように制御回路１２０にチェック信号ＰＦＳを出力する。
【００２３】
エラービットチェック回路１９０は、プログラム検証動作後、ページバッファグループ１５０のページバッファごとに格納された検証結果値を利用して、メモリセルに格納されたデータの中で入力データと一致しないエラービット数がＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ＆Ｃｏｒｒｅｃｔｉｏｎ）処理によって補正可能なビット数より多いか少ないかを判断する。このようなエラービットチェック回路１９０は、プログラム検証動作が行われた後、プログラム検証結果によってページバッファから出力される電流量を補正可能なビット数に対応するパス基準電流量と比較し、エラービット数を補正可能なビット数と比較することができる。また、エラービットチェック回路１９０でエラービット数が補正可能なビット数より少ないと判断されれば、これ以上プログラムループが実施されずに完了する。
【００２４】
また、エラービットチェック回路１９０は、制御回路１２０によって、ページバッファグループ１５０のページバッファごとに格納された検証結果値を利用して、メモリセルに格納されたデータの中で入力データと一致しないエラービット数が交替判断ビット数より多いか少ないかを判断する。例えば、エラービットチェック回路１９０は、プログラム検証結果によってページバッファから出力される電流量をパス基準電流量より低い交替基準電流量と比較してエラービット数を交替判断ビット数と比較することができる。
【００２５】
前述したように、制御回路１２０はメモリセルのデータ入出力動作のために動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）と、エラーチェック回路１９０を制御する。例えば、制御回路１２０は命令信号ＣＭＤに応答して内部命令信号ＣＭＤｉを出力し、動作の種類によってページバッファグループ１５０に含まれたページバッファを制御するための制御信号を出力する。また、制御回路１２０は、アドレス信号ＡＤＤに応答して内部的にローアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを出力する。また、制御回路１２０はプログラム検証動作の際、パス/フェイルチェック回路１８０から出力されるチェック信号ＰＦＳによって選択されたメモリセルのしきい値電圧が最小限の目標電圧まで上昇したかを確認し、確認結果によってプログラム動作の再実施または完了の可否を決定する。
【００２６】
また、制御回路１２０はメモリセルのプログラム動作の際、選択されたワードラインに印加されるプログラム電圧のレベルを調節し、プログラム検証動作の際、選択されたワードラインに印加される検証電圧Ｖｐｖのレベルが変更されうるように電圧発生回路１３０を制御する。このとき、パス/フェイルチェック回路１８０のチェック信号ＰＦＳに応じて制御回路１２０が電圧発生回路１３０を制御することもできる。
【００２７】
特に、制御回路１２０は、エラービット数が補正可能なビット数より少なくて交替判断ビット数より多ければ、エラービットの格納されたメモリセルのカラムアドレスＣＡＭをブロック１１０Ｃに格納された不良カラムアドレス情報に追加するために、動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）を制御する。具体的な動作説明は後述する。
【００２８】
一方、ＣＡＭラッチ回路２００は、ＣＡＭブロック１１０Ｃから読み出しされた不良カラムアドレス情報をラッチし、データの入力動作や出力動作の際、不良カラムが選択されれば不良カラムのメモリセルをリダンダンシーメモリセル（Ｃｋ-１０またはＣｋ０）取り替えることができるように不良カラムアドレス情報を制御回路１２０、または列選択回路１６０で提供する。ＣＡＭブロック１１０Ｃから不良カラムアドレス情報を読み出し、制御回路１２０に提供することより、ＣＡＭラッチ回路２００に不良カラムアドレス情報をラッチした後制御回路１２０に提供することが動作速度の側面で、相当有利である。一方、電源が供給し始める時、制御回路１２０の制御によって動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）は、ＣＡＭブロック１１０Ｃから不良カラムアドレス情報を読み出し、ＣＡＭラッチ回路２００に提供する。
【００２９】
以下、前記構成を含む半導体メモリ装置の動作方法を説明する。図２は、本発明の実施例による半導体メモリ装置の動作方法を説明するためのフローチャートである。
【００３０】
図１及び図２を参照すれば、段階Ｓ２０２で、電源が供給し始めれば、制御回路１２０はＣＡＭブロック１１０Ｃに格納された不良カラムアドレス情報を読み出しして読み出しされた不良カラムアドレス情報がＣＡＭラッチ回路２００にラッチされるように動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）を制御する。
【００３１】
段階Ｓ２０４で、アドレス信号ＡＤＤによって選択されたメモリセルに入力データを格納するためにプログラム動作を行う。
【００３２】
段階Ｓ２０６で、選択されたメモリセルに格納されたデータが入力データと一致するかどうかを確認するためにプログラム検証動作を行う。すなわち、選択されたメモリセルのしきい値電圧が目標電圧より高くなったのかを確認するためにプログラム検証動作を行う。
【００３３】
段階Ｓ２０８で、選択されたメモリセルに格納されたデータの中で入力データと一致しないエラービットの数を補正可能なビット数と比較するための第１エラービットチェック動作を行う。このために、前述したように、エラービットチェック回路１９０は、プログラム検証動作が行われた後、プログラム検証結果によってページバッファから出力される電流量を補正可能なビット数に対応するパス基準電流量と比較して、エラービット数を補正可能なビット数と比較することができる。このような第１エラービットチェック動作は、プログラム動作及びプログラム検証動作が決まった回数以上行われた後から実施されうる。
【００３４】
エラービット数が補正可能なビット数より多ければ、プログラムフェイルに当たるので、段階Ｓ２１０でプログラム動作のためにメモリセルに印加されたプログラム電圧を一定の値（段階電圧）ほど上昇させる。引き継いで、プログラム動作Ｓ２０４及びプログラム検証動作Ｓ２０６を再実施する。
【００３５】
段階Ｓ２０８で、エラービット数が補正可能なビット数より少ないと確認されれば、プログラム動作及びプログラム検証動作はこれ以上実施されず、プログラムループが完了する。
【００３６】
そして、段階Ｓ２１２で、エラービットの数を交替判断ビット数と比較するための第２エラービットチェック動作を行う。このために、前述したように、エラービットチェック回路１９０は、プログラム検証結果によってページバッファから出力される電流量をパス基準電流量より低い交替基準電流量と比較してエラービット数を交替判断ビット数と比較することができる。
【００３７】
エラービットの数が交替判断ビット数より多いと判断されれば、段階Ｓ２１４で、エラービットの格納されたメモリセルのカラムアドレスを不良カラムアドレス情報に追加するために不良カラムアドレス情報を更新する。例えば、エラービットの格納されたメモリセルのカラムアドレスをＣＡＭブロック１１０Ｃに格納された不良カラムアドレス情報に追加するために、制御回路１２０はＣＡＭブロック１１０Ｃのプログラムループが遂行されるように動作回路グループ（１３０、１４０、１５０、１６０、１７０、１８０）を制御する。
【００３８】
エラービットの数が交替判断ビット数より少ないと判断されれば、不良カラムアドレス情報を更新する必要がない。
【００３９】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００４０】
１１０    メモリアレイ、
１１０Ｍ  メモリブロック、
１１０Ｃ  ＣＡＭブロック、
１２０    制御回路、
１３０    電圧発生回路、
１４０    ローデコーダ、
１５０    ページバッファグループ、
１６０    列選択回路、
１７０    入出力回路、
１８０    パス/フェイルチェック回路、
１９０    エラービットチェック回路、
２００    ＣＡＭラッチ回路
【図１】
2012059349.tif 000003
【図２】
2012059349.tif 000004