(57)【要約】【課題】選択トランジスタのカットオフ特性を維持しつつ、オフセット特性の悪化を抑制する。【解決手段】半導体基板の表層部を活性領域に分離する素子分離絶縁膜と、前記半導体基板の活性領域上のゲート絶縁膜上に形成され第１の導電層、電極間絶縁膜および第２の導電層を有するメモリゲート電極および前記メモリゲート電極の両脇に位置する前記活性領域に形成された第１のソース／ドレイン領域を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して配置され、前記第１のゲート絶縁膜上に導電層を積層した選択ゲート電極および前記選択ゲート電極の両脇に位置する前記活性領域に形成された第２のソース／ドレイン領域を備えた選択ゲートトランジスタとを有し、前記活性領域に形成される少なくとも前記第２のソース／ドレイン領域は、前記活性領域の表層部が掘り下げられた凹部に設けられていることを特徴とする。【選択図】図３
2012059936.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部を帯状の活性領域に分離する素子分離絶縁膜と、
前記半導体基板の活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され第１の導電層、電極間絶縁膜および第２の導電層を有するメモリゲート電極および前記メモリゲート電極の両脇に位置する前記活性領域に形成された第１のソース／ドレイン領域を備えたメモリセルトランジスタと、
前記メモリセルトランジスタに隣接して配置され、前記第１のゲート絶縁膜上に導電層を積層した選択ゲート電極および前記選択ゲート電極の両脇に位置する前記活性領域に形成された第２のソース／ドレイン領域を備えた選択ゲートトランジスタとを有し、
前記活性領域に形成される少なくとも前記第２のソース／ドレイン領域は、前記活性領域の表層部が掘り下げられた凹部に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記凹部は、隣接して配置される２個の前記選択ゲートトランジスタの間の活性領域に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
前記凹部は、前記第２のソース／ドレイン領域に形成され、前記第１のソース／ドレイン領域には形成されていないことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置において、
前記凹部が形成された部分に形成される前記第２のソース／ドレイン領域の不純物濃度は、前記第１のソース／ドレイン領域の不純物濃度より高いことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板のメモリセル領域にゲート絶縁膜、第１の導電層および第１の絶縁膜を順次積層する工程と、
前記第１の絶縁膜、前記第１の導電層、前記ゲート絶縁膜および前記半導体基板をエッチングして第１の方向に溝を形成して帯状の活性領域を形成する工程と、
前記溝内に素子分離絶縁膜を埋め込み形成する工程と、
前記素子分離絶縁膜を埋め込み形成した半導体基板の上面に電極間絶縁膜、第２の導電層及び第２の絶縁膜を積層形成する工程と、
前記第２の絶縁膜、前記第２の導電層、前記電極間絶縁膜および前記第１の導電層を前記第１の方向と直交する第２の方向に沿うようにエッチング加工してメモリゲート電極および選択ゲート電極を形成する工程と、
隣接する２個の前記選択ゲート電極間の前記活性領域に選択的に凹部を形成する工程と、
前記メモリゲート電極間、前記選択ゲート電極間の前記活性領域にソース／ドレイン領域を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、メモリセル領域に浮遊ゲート電極を備えたメモリセルトランジスタを複数備えるとともに、それら複数のメモリセルトランジスタのうちの読み書きをする対象のものを選択するための選択ゲートトランジスタを備えている。メモリセルトランジスタの高集積化や微細化が進むと、メモリセルトランジスタを選択するための選択トランジスタのカットオフ特性が変動することがある。このカットオフ特性の変動を抑制するためにゲートエッジに高濃度のホウ素（Ｂ）をイオン注入することがおこなわれている。しかし、この高濃度のイオン注入に起因して、ゲート・オーバーラップ容量が低下し、オフセット特性の悪化を招くことがあり、これによってメモリセルトランジスタに流れる電流低下の要因となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、選択トランジスタのカットオフ特性を維持しつつ、オフセット特性の悪化を抑制した不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表層部を帯状の活性領域に分離する素子分離絶縁膜と、前記半導体基板の活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され第１の導電層、電極間絶縁膜および第２の導電層を有するメモリゲート電極および前記メモリゲート電極の両脇に位置する前記活性領域に形成されたソース／ドレイン領域を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して配置され、前記第１のゲート絶縁膜上に導電層を積層した選択ゲート電極および前記選択ゲート電極の両脇に位置する前記活性領域に形成されたソース／ドレイン領域を備えた選択ゲートトランジスタとを有し、前記活性領域に形成される前記ソース／ドレイン領域は、前記活性領域の表層部が掘り下げられた凹部に設けられていることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成の概略図
【図２】メモリセル領域の一部構造の平面図
【図３】（ａ）は図２中切断線Ａ−Ａで示した部分の断面図、（ｂ）は凹部形成部分を拡大して示す断面図
【図４】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その１）
【図５】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その２）
【図６】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その３）
【図７】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その４）
【図８】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その５）
【図９】図２中切断線Ａ−Ａで示した部分（ａ）、切断線Ｂ−Ｂで示した部分（ｂ）、および切断線Ｃ−Ｃで示した部分（ｃ）の製造工程の一段階における縦断面図（その６）
【図１０】図２中切断線Ａ−Ａで示した部分（ａ）および切断線Ｂ−Ｂで示した部分（ｂ）の製造工程の一段階における縦断面図（その７）
【図１１】図８の加工状態に相当する外観斜視図
【図１２】図９の加工状態に相当する外観斜視図
【図１３】図１０の加工状態に相当する外観斜視図
【図１４】不純物の分布状態のシミュレーション結果を示す本実施形態相当の図（ａ）および比較例相当の図（ｂ）
【図１５】電流分布のシミュレーション結果を示す本実施形態相当の図（ａ）および比較例相当の図（ｂ）
【発明を実施するための形態】
【０００７】
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図１〜図１５を参照して説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【０００８】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【０００９】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニット（メモリユニット）Ｓｕがマトリクス状に配置されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍを有する。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する。必要に応じて、メモリセルトランジスタＴｒｍと選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２との間に、ダミーのメモリセルトランジスタを設ける。
【００１０】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続される。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続される。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続される。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続される。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続される。
【００１１】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板に、ＳＴＩ（shallow trench isolation）構造により形成された複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成される。複数本の素子分離絶縁膜２は、図２中Ｘ方向に所定間隔を存した状態で配置され、これによってシリコン基板の表層部が複数本の活性領域（素子形成領域）３に分離形成される。活性領域３と直交する図２中Ｘ方向に沿って複数本のワード線ＷＬが形成される。複数本のワード線ＷＬは、図２中Ｙ方向に所定間隔を存した状態で配置される。
【００１２】
図３（ａ）は、本実施形態において形成されるゲート電極の構造を説明するためのものであって、図２の切断線Ａ−Ａで示す部分の断面図である。また、図３（ｂ）は図３（ａ）の一部を拡大して示したものである。
【００１３】
図３（ａ）において、半導体基板であるシリコン基板１の上面にはシリコン酸化膜あるいはシリコン酸窒化膜などを用いたゲート絶縁膜４が形成され、その上面に所定間隔でメモリゲート電極ＭＧおよび選択ゲート電極ＳＧが形成される。メモリゲート電極ＭＧは、第１の導電膜である多結晶シリコン膜５、電極間絶縁膜６、第２の導電膜である多結晶シリコン膜７および絶縁膜８が積層形成される。同様に、選択ゲート電極ＳＧも、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７および絶縁膜８が積層形成される。選択ゲート電極ＳＧの電極間絶縁膜６には開口６ａが形成され、電極間絶縁膜６を挟んで上下に位置する多結晶シリコン膜５と７とが電気的に導通した状態で一体の導電層として機能する。
【００１４】
メモリゲート電極ＭＧ間およびメモリゲート電極ＭＧと選択ゲート電極ＳＧの間のシリコン基板１には、活性領域３に第１のソース／ドレイン領域１ａが形成される。また、図では１個の選択ゲート電極ＳＧを示しているが、隣接して配置される選択ゲート電極ＳＧとの間のシリコン基板１には、活性領域３の表面が掘り下げられた凹部１ｂが形成されており、その凹部１ｂ部分に第２のソース／ドレイン領域１ｃが形成される。この第２のソース／ドレイン領域１ｃは、コンタクトを形成する関係からメモリゲート電極ＭＧ間に形成される第１のソース／ドレイン領域１ａよりも高い濃度で且つ接合深さが深く形成される。
【００１５】
これにより、選択ゲート電極ＳＧ間に形成された第２のソース／ドレイン領域１ｃは、第１のソース／ドレイン領域１ａよりも深く、電圧が印加されたときの空乏層Ｄｐの広がり方から図示のように、パンチスルーを起こす位置がシリコン基板１の表層部より少し深い位置となる。また、このパンチスルー電圧は、凹部１ｂを形成しない場合にシリコン基板１の表層部で起こる場合のパンチスルー電圧に比べて低い電圧となる。
【００１６】
一方、メモリセルトランジスタの書き込み消去の動作が繰り返されると、図３（ｂ）に示すように、ゲート絶縁膜４の端部に電荷が集まることにより、しきい値の変動を来たすことになるが、上記のパンチスルーが凹部１ｂを形成しないでシリコン基板１の表層部で発生する場合に比べて低いパンチスルー電圧となるので、しきい値の変動が発生することによるオフセットが発生する前にシリコン基板１の内部でパンチスルーを起こすことができる。
【００１７】
これによって、書き込み消去の動作が繰り返されることに起因したオフセット特性の発生を受けることを抑制でき、メモリセルトランジスタに流れる電流低下を軽減できる。
図１４および図１５は、本実施形態による不純物分布および電流分布の状態をシミュレーションにより検証した結果を示すものである。尚、これらのシミュレーションに際しては、モデルを簡単にして傾向を確認するために、シリコン基板１の活性領域３に、選択ゲート電極ＳＧ間だけでなく、全てに凹部１ｂを形成し第２のソース／ドレイン領域１ｃを形成したものとして行っている。
【００１８】
図１４（ａ）、（ｂ）は、シリコン基板１の活性領域３に形成される第２のソース／ドレイン領域１ｃの不純物濃度分布のシミュレーション結果を示す模式図である。このうち、図１４（ａ）は、活性領域３に凹部１ｂを形成したところに第２のソース／ドレイン領域１ｃを形成した本実施形態に相当するもので、図１４（ｂ）は、比較のために、凹部１ｂを形成していない状態の活性領域に第２のソース／ドレイン領域Ｓ／Ｄを形成したものである。
【００１９】
図１４（ａ）に示すように、凹部１ｂの下部に形成される第２のソース／ドレイン領域１ｃに相当する部分が最も高濃度となる等濃度曲線で囲われている。この囲われた高濃度の領域から左右方向および下方に向かって等濃度曲線を横切る方向に濃度が低下する状態を示している。このシミュレーション結果からも分かるように、２個の隣接する選択ゲート電極ＳＧ間の活性領域３に形成される第２のソース／ドレイン領域１ｃは、活性領域３の表層部から深い部分に高濃度の分布を得ることができる。一方、図１４（ｂ）に示す構成では、第２のソース／ドレイン領域Ｓ／Ｄの高濃度の領域は、活性領域３の表層部に位置していることが分かる。
【００２０】
図１５（ａ）、（ｂ）は、図１４（ａ）、（ｂ）のようにして得られたシミュレーション結果の不純物分布において、イオン注入工程の後の選択ゲート電極ＳＧの第２のソース／ドレイン領域１ｃにおける電流分布のシミュレーション結果をそれぞれの構成に対応させて模式的に示している。このシミュレーション結果から図１５（ａ）に示しているように、本実施形態の電流分布が、図１５（ｂ）に示す従来構成のものと比較して、深い位置に電流密度の高い部分が発生しており、内部領域でパンチスルーが発生しやすくなっていることが分かった。この結果、本実施例による構成では、活性領域３の表層部で発生するオフセットの影響を受け難くすることができる。すなわち、オフセットが発生するレベルに達する前に内部領域でパンチスルーが発生しやすくなり、オフセットの誘発が抑制される。
【００２１】
次に、上記構成の製造工程について図４〜図１３を参照して説明する。
なお、図４〜図１０は、分図（ａ）で示す部分が図２中切断線Ａ−Ａで示す部分の模式的断面図であり、分図（ｂ）で示す部分が図２中切断線Ｂ−Ｂで示す部分の模式的断面図である。また、図１０（ｃ）は、図２中切断線Ｃ−Ｃで示す部分の模式的断面図である。図１１〜図１３は、図８〜図１０で示した工程での形状を模式的な外観斜視図として示したものである。
【００２２】
まず、図４に示すように、シリコン基板１の上面にシリコン酸化膜などのゲート絶縁膜４、第１の導電層としての多結晶シリコン膜５およびシリコン窒化膜などの加工用の絶縁膜９を所定膜厚で順次積層する。
【００２３】
次に、図５に示すように、所定幅のラインアンドスペースのマスクパターンを形成して絶縁膜９、多結晶シリコン膜５、ゲート絶縁膜４をエッチングするとともにシリコン基板１を所定深さまでエッチングしてトレンチ１ｄを形成する（図５（ｂ）参照）。この場合、ラインアンドスペースのマスクパターンは、フォトリソグラフィ技術によるレジストパターンや、側壁転写技術による微細なマスクパターンを用いることができる。
【００２４】
次に、上記工程で形成したトレンチ１ｄ内に、図６に示すように、素子分離絶縁膜２を埋め込み形成する。素子分離絶縁膜２は、例えばポリシラザンなどの塗布型のシリコン酸化膜を用いることができる。また、素子分離絶縁膜２の形成に際しては、全面にポリシラザン溶液を塗布した後、熱処理を経てシリコン酸化膜に転換させる。この後、絶縁膜９をストッパとしてＣＭＰ（chemical mechanical polishing）法などにより研磨を行う。続いて、エッチバック処理によりトレンチ１ｄ内部に残ったシリコン酸化膜の上面を多結晶シリコン膜５の中位程度まで落とし込み、その後、絶縁膜９を剥離することで素子分離絶縁膜２を形成する。
【００２５】
次に、図７（ａ）、（ｂ）に示すように、上記した構造の上面すなわち多結晶シリコン膜５およびそれらの間の落とし込まれた素子分離絶縁膜２の上面に電極間絶縁膜６を形成する。この電極間絶縁膜６としては、例えばＯＮＯ（oxide-nitride-oxide）膜や、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜や、あるいは高誘電率を有する絶縁膜が用いられる。
【００２６】
この後、電極間絶縁膜６に、選択ゲート電極ＳＧの形成位置に対応して開口６ａを形成する。この電極間絶縁膜６の上面に第２の導電層としての多結晶シリコン膜７を形成し、さらにその上面にシリコン酸化膜などの加工用の絶縁膜８を形成する。前述の電極間絶縁膜６の開口６ａは、多結晶シリコン膜７により充填され、下層の多結晶シリコン膜５と電気的に接触した状態となる。
【００２７】
次に、図８（ａ）に示すように、所定幅のラインアンドスペースのマスクパターンを形成して絶縁膜８、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５をエッチングしてメモリゲート電極ＭＧおよび選択ゲート電極ＳＧを形成する。このとき、図８（ｂ）に示すように、メモリゲート電極ＭＧや選択ゲート電極ＳＧの間は、絶縁膜８、多結晶シリコン膜７、電極間絶縁膜６、多結晶シリコン膜５がエッチングにより除去されるとともに、素子分離絶縁膜２もエッチングされる。素子分離絶縁膜２は、活性領域３に面する側の上端部はエッチングされにくく側壁部２ａが残り、中央部はエッチングが進行するので、図示のようにＶ字状をなす凹部２ｂが形成される。また、上記のゲート加工では、ラインアンドスペースのマスクパターンを、フォトリソグラフィ技術によるレジストパターンを用いたり、あるいは側壁転写技術による微細なマスクパターンを利用したりすることができる。
【００２８】
図１１は、図８で示した構成の外観斜視図を示すもので、シリコン基板１の活性領域３および素子分離絶縁膜２が形成された方向と直交する方向に選択ゲート電極ＳＧが形成された状態を示している。２つの選択ゲート電極ＳＧ間は、活性領域３上のゲート絶縁膜４が露出した状態とされ、また、素子分離絶縁膜２は、全体が平均的に掘り下げるのではなく、シリコン基板１の活性領域３に接する部分２ａでは余りエッチングが進行せずに残り、長手方向の中央部２ｂにおいてはエッチングが進行して窪んだ形状にすることができる。また、素子分離絶縁膜２の両側の部分２ａについては、選択ゲート電極ＳＧに接する部分２ｃでは、さらにエッチングの進行が遅れることによる立ち上がった部分が形成される。
【００２９】
次に、図９（ａ）に示すように、フォトリソグラフィ技術により２つの選択ゲート電極ＳＧ間の活性領域３が露出するようにレジストパターン１０を形成する。この場合、選択比が取れるので選択ゲート電極ＳＧの最上部の絶縁膜８は、部分的に覆われていれば良く、続くエッチング工程ではこの絶縁膜８を自己整合的にエッチングのマスクとして用いる。図９（ｂ）では、ちょうど活性領域３および素子分離絶縁膜２が露出している部分を示している。
【００３０】
図１２は、図９で示した構成の外観斜視図を示すもので、レジストパターン１０は、メモリゲート電極ＭＧの形成領域の全体を覆い、選択ゲート電極ＳＧの上面の絶縁膜８が部分的に覆われる状態に形成する。選択ゲート電極ＳＧ間の活性領域３および素子分離絶縁膜２は露出した状態に形成する。
【００３１】
次に、図１０に示すように、マスクパターン１０および選択ゲート電極ＳＧ最上部の絶縁膜８をマスクとして、ＲＩＥ（reactive ion etching）法によりシリコン基板１を選択的にエッチングして掘り下げることにより凹部１ｂを形成する。尚、図１０（ａ）、（ｂ）では、凹部１ｂの上面にはゲート絶縁膜４から延びたように絶縁膜が形成されるが、これはエッチング後に自然に形成される薄い酸化膜である。エッチング処理をした後に、レジストパターン１０を除去する。図１０（ｃ）には、比較のために、レジストパターン１０で覆われてエッチングされていないメモリゲート電極ＭＧ間の活性領域３および素子分離絶縁膜２が露出している部分を示している。
【００３２】
図１３は、図１０で示した構成の外観斜視図を示すもので、２つの選択ゲート電極ＳＧ間の活性領域３の表層部がエッチングにより除去され凹部１ｂを形成する。尚、凹部１ｂの周辺部はエッチングの速度が遅くなることに起因して傾斜面が形成された状態となる。
【００３３】
次に、エッチングにより凹部１ｂが形成された後の状態で、図３に示しているように、不純物をイオン注入により活性領域３の表層部に導入し、第１のソース／ドレイン領域１ａおよび第２のソース／ドレイン領域１ｃを形成する。この場合、選択ゲート電極ＳＧ間で凹部１ｂが形成された部分には、且つ高濃度でイオン注入を行い、第１のソース／ドレイン領域１ａに対して深い位置に第２のソース／ドレイン領域１ｃとして形成する。第２のソース／ドレイン領域１ｃの不純物濃度は、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3の範囲に設定する。
【００３４】
この第２のソース／ドレイン領域１ｃの不純物濃度は、第１のソース／ドレイン領域１ａの不純物濃度を例えば１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3の範囲に設定する場合に、相対的に１ケタ程度高い濃度に設定する。従って、例えば第１のソース／ドレイン領域１ａの不純物濃度を１×１０16ａｔｏｍｓ／ｃｍ3とすると、第２のソース／ドレイン領域１ｃの不純物濃度は１×１０17ａｔｏｍｓ／ｃｍ3に設定する。尚、ここで行うイオン注入は、凹部１ｂを設けない従前のプロセスで使用している条件と同じ注入条件で行うもので、凹部１ｂを形成したことに合わせて調整するものではない。もちろん、凹部１ｂを形成したことに合わせてイオン注入の条件を調整することもできる。
【００３５】
このような本実施形態によれば、ゲート電極の加工工程の後に、隣接する２つの選択ゲート電極ＳＧ間を露出するパターニングをして活性領域３に選択的に凹部１ｂを形成する工程を実施し、この凹部１ｂに第２のソース／ドレイン領域１ｃを形成するので、凹部１ｂを形成しない場合に比べて同じ不純物のイオン注入条件を使用しながら深い位置に高濃度の不純物拡散領域として第２のソース／ドレイン領域１ｃを設ける構成とすることができる。
【００３６】
この構成を採用することにより、選択ゲート電極ＳＧの空乏層Ｄｐの広がりをより深い領域に発生させることができ、これによって、パンチスルーの発生をシリコン基板１の深い位置で意図的に促進させることができる。また、このときのパンチスルー電圧は、ゲート絶縁膜４の端部に蓄積される電荷の影響を受けにくいので、読み出しおよび書き込みの処理を繰り返すことによる電荷がゲート絶縁膜４の端部に蓄積してもオフセット特性を改善することができる。
【００３７】
また、上記のように形成する場合でも、第２のソース／ドレイン領域１ｃを形成する場合に、そのイオン注入の打ち込み濃度を従来と同等に行うことができるので、プロセス条件の調整や変更を伴うことなく簡単なプロセス変更で対応することができる。
【００３８】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
活性領域３の表層に形成する凹部１ｂは、上記した２つの選択ゲート電極ＳＧ間に設ける場合に加えて、メモリゲート電極ＭＧ間や、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間に設けることもできる。
【００３９】
活性領域３の表層に形成する凹部１ｂの深さは、設定するパンチスルー電圧に応じて適宜に設定することができる。
第１のソース／ドレイン領域１ａ、第２のソース／ドレイン領域１ｃは、上記した不純物イオンを注入したソース／ドレイン領域にかえて、例えばＰｔＳｉなどを用いたショットキーソース／ドレイン領域を用いることができる。
【００４０】
素子分離絶縁膜２は、ＣＶＤ法などを用いて埋め込み形成することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
図面中、１はシリコン基板、１ａは第１のソース／ドレイン領域、１ｂは凹部、１ｃは第２のソース／ドレイン領域、１ｄはトレンチ、２は素子分離絶縁膜、３は活性領域、４はゲート絶縁膜、５は多結晶シリコン膜（第１の導電層）、６は電極間絶縁膜、７は多結晶シリコン膜（第２の導電層）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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