(57)【要約】【課題】高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成とする。【解決手段】横型ＦＷＤ７などの横型素子において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流ＩAなどの電流が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層（１１ｃ、４２、５２）を有する半導体基板（１１、４０、５０）の前記半導体層（１１ｃ、４２、５２）の表面に、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、前記第１電極（１９、３２）と前記第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる半導体装置において、
前記半導体層（１１ｃ）の上に絶縁膜（１３、２３）を介して形成され、前記第１電極（１９、３２）の周囲を渦巻状に囲みつつ、前記第２電極（２０、３３）側に延設された渦巻き型の抵抗性フィールドプレート（２１、３４）を備え、
前記抵抗性フィールドプレート（２１、３４）の全抵抗（Ｒ）の抵抗値が９０ｋΩ〜９０ＭΩに設定されていることを特徴とする横型素子を有する半導体装置。
【請求項２】
前記絶縁膜（１３、２３）の厚みが２００ｎｍ〜１０００ｎｍであることを特徴とする請求項１に記載の横型素子を有する半導体装置。
【請求項３】
前記絶縁膜（１３、２３）の厚みが０．４２μｍであり、かつ、前記抵抗性フィールドプレート（２１、３４）の全抵抗（Ｒ）の抵抗値が２７０ｋΩ〜９ＭΩに設定されていることを特徴とする請求項１に記載の横型素子を有する半導体装置。
【請求項４】
前記絶縁膜（１３、２３）の厚みが０．４２μｍであり、かつ、前記抵抗性フィールドプレート（２１、３４）の全抵抗（Ｒ）の抵抗値が９００ｋΩ〜２．７ＭΩに設定されていることを特徴とする請求項１に記載の横型素子を有する半導体装置。
【請求項５】
前記抵抗性フィールドプレート（２１、３４）は、長手方向において単位長さ当りの抵抗値が一定に設定されていることを特徴とする請求項１ないし４のいずれか１つに記載の横型素子を有する半導体装置。
【請求項６】
前記抵抗性フィールドプレート（２１、３４）は、長手方向において単位長さ当りの抵抗値が変化させられていることを特徴とする請求項１ないし４のいずれか１つに記載の横型素子を有する半導体装置。
【請求項７】
前記抵抗性フィードプレート（２１、３４）は、前記第１電極（１９、３２）から前記第２電極（２０、３３）に向かうにつれて前記単位長さ当りの抵抗値が大きくされていることを特徴とする請求項６に記載の横型素子を有する半導体装置。
【請求項８】
第１導電型の半導体層（１１ｃ、４２、５２）を有する半導体基板（１１、４０、５０）の前記半導体層（１１ｃ、４２、５２）の表面に、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、前記第１電極（１９、３２）と前記第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる横型素子を有する半導体装置において、
前記第１電極（１９、３２）の周囲を渦巻状に囲みつつ、前記第２電極（２０、３３）側に延設された渦巻き型の抵抗性フィールドプレート（２１、３４）を備え、
前記抵抗性フィードプレート（２１、３４）は、前記第１電極（１９、３２）から前記第２電極（２０、３３）に向かうにつれて前記単位長さ当りの抵抗値が大きくされていることを特徴とする横型素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ダイオードや横型の絶縁ゲートバイポーラトランジスタ（以下、横型ＩＧＢＴという）などの横型素子を有した半導体装置に関し、例えばＳＯＩ（Silicon on insulator）基板に形成される横型ダイオードや横型ＩＧＢＴを形成した半導体装置に適用すると好適である。
【背景技術】
【０００２】
従来、横型の高耐圧パワーデバイスの電界緩和技術として、渦巻き型の抵抗性フィールドプレート（以下、ＳＲＦＰ（Scroll-shaped Field Plate）という）がある（例えば、特許文献１、２参照）。このＳＲＦＰは、高耐圧の横型ダイオード、横型ＩＧＢＴ、横型パワーＭＯＳＦＥＴに適用されており、直流および低速のスイッチング条件の用途においては、所望の耐圧が得られることが確認されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２０７６１５号公報
【特許文献２】特開平４−３３２１７３号公報
【非特許文献】
【０００４】
【非特許文献１】K. Endo et. al., “A 500V 1A 1-Chip Inverter IC with a New Electric Filed Reduction Structure”, Proceeding of the 6th International Symposium on Power Semiconductor Devices & ICs, pp.379-383 (June 1994)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者らが検討したところ、ＳＲＦＰが適用された横型パワー素子を高速でスイッチング動作させた場合、ＳＲＦＰによる電界緩和が不均一になり、アバランシェブレークダウンが生じ、過渡的な耐圧が低下して、スイッチング損失の増大や素子破壊が生じる可能性があることが判明した。このため、特許文献１、２などで開示されている構成のＳＲＦＰが適用された横型パワー素子により、高速動作、高効率、低損失が求められるマイクロインバータなどを構成する場合に、その要求に対応できないという問題がある。
【０００６】
本発明は上記点に鑑みて、高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成の横型素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１電極（１９、３２）および第２電極（２０、３３）を備えていると共に、第１電極（１９、３２）と第２電極（２０、３３）との間において電流を流す横型素子（７、８）が形成されてなる半導体装置において、半導体層（１１ｃ、４２、５２）の上に絶縁膜（１３、２３）を介して形成され、第１電極（１９、３２）の周囲を渦巻状に囲みつつ、第２電極（２０、３３）側に延設されたＳＲＦＰ（２１、３４）を備え、ＳＲＦＰ（２１、３４）の全抵抗（Ｒ）の抵抗値が９０ｋΩ〜９０ＭΩに設定されていることを特徴としている。
【０００８】
このように、ＳＲＦＰ（２１、３４）の全抵抗（Ｒ）の抵抗値を９０ｋΩ〜９０ＭΩに設定することで、ターンオンした瞬間に電流が大きく減少するピークの２回目のピークである２ｎｄピーク時の電流の減少量が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型素子のスイッチング損失低減や素子破壊を抑制することが可能となる。少なくとも、請求項２に記載したように、絶縁膜（１３、２３）の厚みが２００ｎｍ〜１０００ｎｍにおいて、この請求項１に記載の効果を得ることができる。
【０００９】
好ましくは、請求項３に記載したように、絶縁膜（１３、２３）の厚みが０．４２μｍである場合において、ＳＲＦＰ（２１、３４）の全抵抗（Ｒ）の抵抗値が２７０ｋΩ〜９ＭΩに設定されていると良い。さらに好ましくは、請求項４に記載したように、絶縁膜（１３、２３）の厚みが０．４２μｍである場合において、ＳＲＦＰ（２１、３４）の全抵抗（Ｒ）の抵抗値が２７０ｋΩ〜２．７ＭΩに設定されていると良い。このようにＳＲＦＰ（２１、３４）の全抵抗（Ｒ）の抵抗値を設定することにより、より２ｎｄピーク時の電流の減少量が大きくなることを抑制できる。
【００１０】
また、ＳＲＦＰ（２１、３４）は、請求項５に記載したように、長手方向において単位長さ当りの抵抗値が一定に設定されていても良いし、請求項６に記載したように、長手方向において単位長さ当りの抵抗値が変化させられていても良い。ＳＲＦＰ（２１、３４）の単位長さ当りの抵抗値を長手方向において変化させる場合には、請求項７、８に記載したように、第１電極（１９、３２）から第２電極（２０、３３）に向かうにつれて単位長さ当りの抵抗値が大きくされるようにすると良い。
【００１１】
第２電極（２０、３２）の近傍におけるＳＲＦＰ（２１、３４）の間での電界集中は、スイッチング時に瞬間的に電圧が変わったときに、変化点近傍で直ぐにその変化に対応できても、変化点から離間すると時定数によりその変化に対応できないために生じている。このため、第２電極（２０、３２）側で単位長さ当りの抵抗値を小さくすることで、変化点から離間した位置においてよりスイッチング時の電圧変化に対応できるようにすることが可能となる。これにより、さらにアバランシェブレークダウンを抑制でき、より横型素子のスイッチング損失低減や素子破壊を抑制することが可能となる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかる横型素子を有する半導体装置が適用されたインバータ１の回路図である。
【図２】半導体装置のうちの横型フリーホイールダイオード（以下、ＦＷＤという）７の断面構成を示した図である。
【図３】図２に示す横型ＦＷＤ７の１セル分の上面レイアウト図である。
【図４】半導体装置のうちの横型ＩＧＢＴ８の断面構成を示した図である。
【図５】図４に示す横型ＩＧＢＴ８の１セル分の上面レイアウト図である。
【図６】横型ＦＷＤ７および横型ＩＧＢＴ８を用いたリカバリ特性評価回路の回路図である。
【図７】図６のリカバリ特性評価回路を用いたときの各部のタイミングチャートである。
【図８】横型ＦＷＤ７の評価モデル断面を示した図である。
【図９】リカバリ時のアノード電圧ＶAKとアノード電流ＩAの波形を示した図である。
【図１０】図８に示す断面のうちのｎ-型ドリフト層１２よりも上方での２ｎｄピークのときの等電位分布を示した図である。
【図１１】（ａ）は、図８に示す断面のうちのｎ-型ドリフト層１２よりも上方での２ｎｄピークのときのインパクトイオン化率を示した図であり、（ｂ）は、（ａ）のアノード近傍の拡大図である。
【図１２】１０本のフィールドプレートＦＰ０〜ＦＰ９それぞれの電位の時間変化を示した図である。
【図１３】フィールドプレートＦＰ０〜ＦＰ９が構成する抵抗ｒの抵抗値を小さくした場合のリカバリ波形を示した図である。
【図１４】抵抗ｒの抵抗値をｒ＝１００ｋΩとした場合における１０本のフィールドプレートＦＰ０〜ＦＰ９それぞれの電位の時間変化を示した図である。
【図１５】抵抗ｒの抵抗値を変えたときの等電位分布とインパクトイオン化率分布を示す図である。
【図１６】リカバリ時の最初のアノード電流ＩAの減少速度ｄｉ／ｄｔを変化させたときのＳＲＦＰ２１の全抵抗Ｒに対する２ｎｄピークでのアノード電流ＩAの減少量を示した図である。
【図１７】（ａ）〜（ｃ）は、ＬＯＣＯＳ酸化膜１３の厚みを変えたときのＳＲＦＰ２１の全抵抗Ｒの抵抗値と２ｎｄピーク時のアノード電流ＩAの減少量の関係を示した図であり、（ｄ）は、（ａ）〜（ｃ）をまとめた図である。
【図１８】横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４を上方からみたときの部分拡大図である。
【図１９】本発明の第３実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２０】本発明の第４実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２１】他の実施形態で説明する横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４の部分拡大図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１５】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態にかかる横型素子を有する半導体装置の適用例として、三相モータ駆動用のインバータを例に挙げて説明する。
【００１６】
図１は、インバータ１の回路図である。図１に示すように、インバータ１は、直流電源２に基づいて負荷である三相モータ３を交流駆動するためのものである。
【００１７】
インバータ１は、直列接続した上下アーム５、６が三相分並列接続された構成とされ、上アーム５と下アーム６との中間電位を三相モータ３のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。上下アーム５、６は、それぞれ、横型ＦＷＤ７および横型ＩＧＢＴ８を備えた構成とされ、各相の上下アーム５、６のＩＧＢＴ８がオンオフ制御されることで、三相モータ３に対して周期の異なる三相の交流電流を供給する。これにより、三相モータ３の駆動を可能としている。
【００１８】
なお、インバータ１には、平滑用のコンデンサ４が並列的に接続されている。このコンデンサ４により、上下アーム５、６のＩＧＢＴ８のスイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧が形成されるようにしている。
【００１９】
次に、このようなインバータ１を構成する横型ＦＷＤ７および横型ＩＧＢＴ８の詳細構造について説明する。上下アーム５、６は、アームごとに横型ＦＷＤ７および横型ＩＧＢＴ８が１チップ化されて形成されるか、もしくは、横型ＦＷＤ７および横型ＩＧＢＴ８が別チップに形成されることで構成されている。これらいずれの構造であっても構わないが、ここではアームごとに横型ＦＷＤ７および横型ＩＧＢＴ８が１チップ化されている場合を例に挙げて説明する。
【００２０】
図２は、本実施形態にかかる半導体装置のうちの横型ＦＷＤ７の断面構成を示した図であり、図３は、図２に示す横型ＦＷＤ７の１セル分の上面レイアウト図である。図２は、図３のＡ−Ａ’断面に相当する。また、図４は、本実施形態にかかる半導体装置のうちの横型ＩＧＢＴ８の断面構成を示した図であり、図５は、図４に示す横型ＩＧＢＴ８の１セル分の上面レイアウト図である。図４は、図５のＢ−Ｂ’断面に相当する。これらの図を参照して、本実施形態にかかる横型ＦＷＤ７および横型ＩＧＢＴ８の詳細構造について説明する。
【００２１】
まず、図２および図３に基づいて、横型ＦＷＤ７の構成について説明する。図２に示すように、本実施形態では、ＳＯＩ基板１１を用いて横型ＦＷＤ７を形成している。ＳＯＩ基板１１は、シリコンなどによって構成された支持基板１１ａ上に、埋込絶縁膜に相当する埋込酸化膜（ボックス）１１ｂを介してシリコンからなる活性層１１ｃを形成することにより構成されている。本実施形態では、活性層１１ｃが横型ＦＷＤ７の導電経路を成し、この活性層１１ｃ内に横型ＦＷＤ７を構成する各部が形成されている。
【００２２】
ＳＯＩ基板１１における埋込酸化膜１１ｂの厚みや活性層１１ｃ（ｎ-型ドリフト層１２）の厚みおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１１ｂの厚みは２〜１０μｍ、好ましくは５μｍ以上であることが望ましい。また、活性層１１ｃについては、ｎ型不純物濃度が例えば７．０×１０14ｃｍ-3とされ、厚さが３〜２０μｍとされている。このように構成されるＳＯＩ基板１１に対して、各素子を囲むことで絶縁分離を行うトレンチ分離構造１１ｄが形成されており、このトレンチ分離構造１１ｄによって他の素子と素子分離された状態で横型ＦＷＤ７が形成されている。なお、トレンチ分離構造１１ｄは、従来より有る周知の素子分離構造であり、例えば活性層１１ｃの表面から埋込酸化膜１１ｂに達するように形成されたトレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどによって埋め込んだ構造とされている。
【００２３】
また、ｎ-型ドリフト層１２の表面には、絶縁膜として、例えば厚さ０．４２μｍのＬＯＣＯＳ酸化膜１３が形成されており、ＬＯＣＯＳ酸化膜１３によって横型ＦＷＤ７を構成する各部が分離されている。そして、ｎ-型ドリフト層１２の表層部のうち、ＬＯＣＯＳ酸化膜１３が形成されていない部分に、一方向を長手方向とするｎ+型カソードコンタクト領域１４が形成されている。このｎ+型カソードコンタクト領域１４の周囲はｎ-型ドリフト層１２よりも高不純物濃度とされたｎ型バッファ層１５にて囲まれている。ｎ+型カソードコンタクト領域１４は、例えば、ｎ型不純物濃度が１．０×１０20ｃｍ-3、深さが０．２μｍとされ、ｎ型バッファ層１５は、例えば、ｎ型不純物濃度が３．０×１０16ｃｍ-3、深さが５μｍとされている。
【００２４】
ｎ-型ドリフト層１２の表層部のうち、ＬＯＣＯＳ酸化膜１３が形成されていない部分に、ｎ+型カソードコンタクト領域１４を中心としてｐ型アノード領域１６が形成されている。ｐ型アノード領域１６は、ｐ-型低不純物濃度領域１７とｐ+型高不純物濃度領域１８を有した構成とされている。
【００２５】
ｐ-型低不純物濃度領域１７は、ｐ+型高不純物濃度領域１８よりもｎ+型カソードコンタクト領域１４側まで備えられ、かつ、ｐ+型高不純物濃度領域１８よりも深い位置まで形成されている。本実施形態では、ｐ-型低不純物濃度領域１７の上面レイアウトは、図３に示すように、ｎ+型カソードコンタクト領域１４と対応する二本の直線状部分と、その直線状部分の先端同士を結ぶ円弧状部分とを有した長円形状とされている。このｐ-型低不純物濃度領域１７は、例えばｐ型不純物濃度が例えば３．０×１０16ｃｍ-3とされ、厚さが３．１μｍとされている。
【００２６】
ｐ+型高不純物濃度領域１８は、ｐ-型低不純物濃度領域１７の表層部において、ｐ-型低不純物濃度領域１７に接するように、本実施形態ではｐ-型低不純物濃度領域１７にて周囲が覆われるようにして形成されている。ｐ+型高不純物濃度領域１８の上面レイアウトは、図３に示すように直線状とされ、ｎ+型カソードコンタクト領域１４の両側それぞれに一本ずつ、合計二本形成されている。本実施形態では、ｐ+型高不純物濃度領域１８は、ｐ-型低不純物濃度領域１７のうち最もｎ+型カソードコンタクト領域１４から離れた位置の表層部に形成されている。このｐ+型高不純物濃度領域１８は、例えばｐ型不純物濃度が例えば１．０×１０20ｃｍ-3とされている。
【００２７】
また、ｎ+型カソードコンタクト領域１４の表面には、ｎ+型カソードコンタクト領域１４に対して電気的に接続されたカソード電極１９が形成されていると共に、ｐ型アノード領域１６の表面には、ｐ型アノード領域１６に対して電気的に接続されたアノード電極２０が形成されている。カソード電極１９は、ｎ+型カソードコンタクト領域１４に対してオーミック接触させられており、ｎ+型カソードコンタクト領域１４と対応する直線形状とされ、ｎ+型カソードコンタクト領域１４の表面のほぼ全域に形成されている。アノード電極２０は、直線形状とされ、カソード電極１９を中心とした両側に形成されており、ｐ型アノード領域１６のうちｐ-型低不純物濃度領域１７の直線状部分に対してショットキー接触もしくはオーミック接触させられていると共にｐ+型高不純物濃度領域１８にオーミック接触させられている。アノード電極２０は、少なくともｐ-型低不純物濃度領域１７とｐ+型高不純物濃度領域１８の両方に接続されていれば良いが、本実施形態では、アノード電極２０がｐ型アノード領域１６のうちの直線状部分のほぼ全域に接続されるようにしてある。
【００２８】
さらに、カソード−アノード間に形成されたＬＯＣＯＳ酸化膜１３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層からなるＳＲＦＰ２１が形成されており、カソード−アノード間の電位勾配の偏りがなくなるようにされている。具体的には、ＳＲＦＰ２１は、図３に示すように、カソード電極１９を中心として渦巻状に巻回された構造とされ、その一端がカソード電極１９に電気的に接続されていると共に、他端がアノード電極２０に接続されている。このため、ＳＲＦＰ２１は、カソード電極１９に接続された部位がカソード電位とされ、そこから内部抵抗によって徐々に電圧降下しながらアノード電極２０側に進んでいく。したがって、ＳＲＦＰ２１の電位がカソード電極１９からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜１３を介してＳＲＦＰ２１の下方に位置しているｎ-型ドリフト層１２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。そして、本実施形態では、このＳＲＦＰ２１の抵抗値の設定に基づいて、さらにスイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。この抵抗値の設定の詳細については後述する。
【００２９】
このような構造により、本実施形態の横型ＦＷＤ７が構成されている。このように構成された横型ＦＷＤ７では、アノード電極２０がｐ-型低不純物濃度領域１７に対してショットキー接触もしくはオーミック接触させられていると共にｐ+型高不純物濃度領域１８にオーミック接触させられるようにしている。このように、アノード電極２０がｐ-型低不純物濃度領域１７に対して電気的に接続されるようにしていることから、ｐ-型低不純物濃度領域１７の表面からアノード電極２０へ電子を排出することで、同じ量の電流を流してもホール注入を少なくでき、逆回復電荷Ｑｒｒを低減して逆回復耐量を向上することが可能となる。そして、このようにホール注入を少なくできることから、ライフタイム制御を行わなくても横型ＦＷＤ７を高速動作させることが可能となる。
【００３０】
次に、図４および図５に基づいて、横型ＩＧＢＴ８の構成について説明する。図４に示すように、本実施形態では、横型ＦＷＤ７と同じＳＯＩ基板１１に対してｎチャネルの横型ＩＧＢＴ８が形成されている。図４中には示していないが、横型ＩＧＢＴ８の周囲もトレンチ分離構造１１ｄによって囲まれており、他の素子と電気的に分離されている。
【００３１】
本実施形態では、活性層１１ｃがｎ-型ドリフト層２２として機能しており、このｎ-型ドリフト層２２の表層部に、横型ＩＧＢＴ８を構成する各部が形成されている。上述したように、ＳＯＩ基板１１における埋込酸化膜１１ｂの厚みや活性層１１ｃ（ｎ-型ドリフト層２２）の厚さおよび不純物濃度に関しては任意であるが、横型ＩＧＢＴ８についても所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１１ｂの厚みは２〜１０μｍとしてあり、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００３２】
ｎ-型ドリフト層２２の表面にも、絶縁膜として、例えば厚さ０．４２μｍのＬＯＣＯＳ酸化膜２３が形成されており、ＬＯＣＯＳ酸化膜２３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２２の表層部のうち、ＬＯＣＯＳ酸化膜２３が形成されていない部分に、図５に示すように、一方向を長手方向とするコレクタ領域２４が形成されている。コレクタ領域２４は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域となるｐ+型領域２４ａと、それよりも不純物濃度が低くされた低不純物濃度領域となるｐ型領域２４ｂとを有した構成とされている。
【００３３】
ｐ+型領域２４ａは、例えば表面濃度が１×１０19〜１×１０20ｃｍ-3とされ、ｐ型領域２４ｂは、例えば表面濃度が１×１０16〜１×１０19ｃｍ-3、または１×１０15〜１×１０18ｃｍ-3とされている。図４および図５に示すように、本実施形態では、ｐ+型領域２４ａとｐ型領域２４ｂは共に一方向を長手方向とする短冊状をなしており、ｐ+型領域２４ａの周囲がｐ型領域２４ｂによって覆われた構造とされている。
【００３４】
また、コレクタ領域２４の周囲はｎ-型ドリフト層２２よりも高不純物濃度とされたｎ型バッファ層２５にて囲まれている。ｎ型バッファ層２５は、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層としての役割を果たすものであり、ｎ-型ドリフト層２２よりも高不純物濃度のｎ型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、ｎ型バッファ層２５は、ｎ型不純物濃度が４×１０16〜１×１０18ｃｍ-3とされている。
【００３５】
また、ｎ-型ドリフト層２２の表層部のうち、ＬＯＣＯＳ酸化膜２３が形成されていない部分に、コレクタ領域２４を中心としてチャネルｐウェル層２６、ｎ+型エミッタ領域２７、ｐ+型コンタクト層２８およびｐ型ボディ層２９が形成されている。
【００３６】
チャネルｐウェル層２６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層２６は、図５に示すように、コレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。
【００３７】
また、ｎ+型エミッタ領域２７は、チャネルｐウェル層２６の表層部において、チャネルｐウェル層２６の終端位置よりも内側で終端するように形成されており、コレクタ領域２４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域２７は、図５に示したようにコレクタ領域２４のコーナー部、つまり一方向を長手方向としたコレクタ領域２４の両端には形成されておらず、コレクタ領域２４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域２７がｐ型コンタクト層２８およびｐ型ボディ層２９を挟んだ両側に一本ずつ配置してある。
【００３８】
ｐ+型コンタクト層２８は、チャネルｐウェル層２６をエミッタ電位に固定するためのものであり、チャネルｐウェル層２６よりも高不純物濃度とされている。このｐ+型コンタクト層２８も、図５に示すようにコレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。
【００３９】
ｐ型ボディ層２９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層２９も、コレクタ領域２４を中心として、コレクタ領域２４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層２９により、ｎ+型エミッタ領域２７とチャネルｐウェル層２６およびｎ-型ドリフト層２２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００４０】
そして、図５に示されるように、これらチャネルｐウェル層２６、ｎ+型エミッタ領域２７、ｐ+型コンタクト層２８およびｐ型ボディ層２９は、各セル毎に、コレクタ領域２４を挟んだ両側に配置されている。
【００４１】
また、チャネルｐウェル層２６の表面には、ゲート絶縁膜３０を介してドープドＰｏｌｙ−Ｓｉなどで構成されたゲート電極３１が配置されている。このゲート電極３１に対してゲート電圧を印加することで、チャネルｐウェル層２６の表面部にチャネル領域が形成されるようになっている。
【００４２】
また、コレクタ領域２４の表面には、コレクタ領域２４に対して電気的に接続されたコレクタ電極３２が形成されていると共に、ｎ+型エミッタ領域２７およびｐ+型コンタクト層２８の表面には、これらｎ+型エミッタ領域２７およびｐ+型コンタクト層２８に対して電気的に接続されたエミッタ電極３３が形成されている。
【００４３】
コレクタ電極３２は、ｐ+型領域２４ａに対してはオーミック接触させられ、ｐ型領域２４ｂに対してはショットキー接触させられている。
【００４４】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜２３の表面には、ドープドＰｏｌｙ−Ｓｉが延設されて構成された抵抗層からなるＳＲＦＰ３４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、ＳＲＦＰ３４は、図５に示すように、コレクタ電極３２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極３２に電気的に接続されていると共に、他端がゲート電極３１に接続されている。このため、ＳＲＦＰ３４は、コレクタ電極３２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、ＳＲＦＰ３４の電位がコレクタ電極３２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜２３を介してＳＲＦＰ３４の下方に位置しているｎ-型ドリフト層２２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。そして、このＳＲＦＰ３４の抵抗値の設定に関しても、上述した横型ＦＷＤ７のＳＲＦＰ２１と同様、スイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。なお、ここではＳＲＦＰ３４の一端をゲート電極３１に接続した形態としたが、エミッタ電極３３に接続した形態とすることもできる。
【００４５】
このような構造により、本実施形態にかかる横型ＩＧＢＴ８が構成されている。このように構成される横型ＩＧＢＴ８では、ゲート電極３１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域２７とｎ-型ドリフト層２２の間に挟まれたゲート電極３１の下方に位置するチャネルｐウェル層２６の表層部にチャネル領域が形成され、エミッタ電極３３およびｎ+型エミッタ領域２７からチャネル領域を通じてｎ-型ドリフト層２２内に電子が流れ込む。これに伴って、コレクタ電極３２およびコレクタ領域２４を通じてｎ-型ドリフト層２２内にホールが流れ込み、ｎ-型ドリフト層２２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４６】
このような横型ＩＧＢＴ８において、本実施形態では、コレクタ電極３２がｐ+型領域２４ａに対してオーミック接触させられ、かつ、ｐ型領域２４ｂに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。特に、このようなコレクタ電極３２とコレクタ領域２４との接触形態によって、ホールの注入を抑制することができることから、ｎ型バッファ層２５がホールの注入を抑制する役割を果たさなくても良く、単にＦＳ層としての役割を果たせば良くなるため、ｎ型バッファ層２５の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。
【００４７】
以上のような構造により、各上下アーム５、６に備えられる横型ＦＷＤ７および横型ＩＧＢＴ８が構成されている。そして、本実施形態では、これら横型ＦＷＤ７や横型ＩＧＢＴ８に備えられる各ＳＲＦＰ２１、３４の抵抗値の設定により、スイッチング損失低減や素子破壊を抑制することが可能な構成となるようにしている。以下、このＳＲＦＰ２１、３４の抵抗値の設定の考え方について説明するが、基本的な考え方については横型ＦＷＤ７と横型ＩＧＢＴ８とで変わりはないため、ここでは横型ＦＷＤ７のＳＲＦＰ２１について説明する。
【００４８】
図６は、横型ＦＷＤ７および横型ＩＧＢＴ８を用いたリカバリ特性評価回路の回路図である。このリカバリ特性評価回路は、図１に示したインバータ１のターンオフ時の一相分の主要部分を抽出した回路である。このリカバリ特性評価回路では、直流電源２から仮想の三相モータ３に相当するＬ負荷４０に対して電力供給を行うことを想定し、抵抗４１を介して横型ＩＧＢＴ８のゲート電極３１へのゲート電圧を制御することで、リカバリ特性評価を行う。
【００４９】
図７は、図６のリカバリ特性評価回路を用いたときの各部のタイミングチャートである。図７に示すように、ゲート電極３１へのゲート電圧ＶGとして所定電圧（例えば１５Ｖ）を印加することで横型ＩＧＢＴ８をオンしたのち、コレクタ電流ＩCが所定の定格電流（例えば２Ａ）に達したときに瞬間的に横型ＩＧＢＴ８をオフにし、その後、再び横型ＩＧＢＴ８をオンにするというダブルパルスを付与してターンオン時のリカバリ損失を検出している。具体的には、再び横型ＩＧＢＴ８をオンしたときのアノード電流ＩAの波形を観測した。その結果、ターンオンした瞬間にアノード電流ＩA（リカバリ電流）が大きく減少する１ｓｔピークの後、再びアノード電流ＩAの減少量が増加して２ｎｄピークとして現れることが確認された。
【００５０】
これら２つのピークのうち１ｓｔピークについてはリカバリ時の最初に必ず発生するものである。このため、２ｎｄピークが発生する原因を解明するために、デバイスシミュレーションを行った。
【００５１】
ただし、ＳＲＦＰ２１を渦巻きパターンのままではモデル化できない。このため、図８に示す横型ＦＷＤ７の評価モデル断面を想定して評価を行っている。すなわち、図８に示すように、ＬＯＣＯＳ酸化膜１３上にリング状の飛び飛びの１０個のフィールドプレートＦＰ０〜ＦＰ９を配置していることを想定し、フィールドプレート１周当たりの抵抗ｒを見込んで各フィールドプレートＦＰ０〜ＦＰ９を接続する構成を用いて評価を行っている。その結果、図９に示す結果が得られた。
【００５２】
図９は、リカバリ時のアノード電圧ＶAKとアノード電流ＩAの波形を示した図である。アノード電圧ＶAKについてはカソード側が電源２の正極に接続されていることから、極性が逆となる−ＶAKとして示してある。また、ＳＲＦＰ２１の損失を考慮すると、ＳＲＦＰ２１の抵抗値は無限大にするのが理想的であることから、ＳＲＦＰ２１が構成する抵抗ｒの抵抗値を１ＧΩに設定してある。さらに、２ｎｄピークの発生を顕在化させるために、動作条件として、リカバリ時の最初のアノード電流ＩAの減少速度ｄｉ／ｄｔを実験値の約４倍となる−４８Ａ／μｓに設定した。
【００５３】
この図に示されるように、ターンオンした瞬間にアノード電流ＩA（リカバリ電流）が大きく減少し、時点ｔ１において１ｓｔピークとして現れた。そして、時点ｔ１〜ｔ３までアノード電流ＩAの減少量が低下したものの、そこから再び減少量が増加して時点ｔ５において１ｓｔピークと同程度の大きさの２ｎｄピークとして現れた。この２ｎｄピークにおいて、ダイナミックアバランシェが起きていることが顕在化した。リカバリ損失は、アノード電流ＩAとアノード電圧ＶAKの積の時間積分値、つまり、図９ではＶAKはほぼ一定であるからアノード電流ＩAの波形とＸ軸とによって囲まれる部分の面積に比例するため、１ｓｔピークおよび２ｎｄピークでのアノード電流ＩAの減少量が大きいほど大きな値となる。このため、２ｎｄピークを如何に抑制するかがリカバリ損失低減の鍵となる。
【００５４】
次に、横型ＦＷＤ７内における電子状態について分析する。図１０は、図８に示す断面のうちのｎ-型ドリフト層１２よりも上方での２ｎｄピークのとき（図９中の時点ｔ５）の等電位分布を示した図である。また、図１１（ａ）は、図８に示す断面のうちのｎ-型ドリフト層１２よりも上方での２ｎｄピークのときのインパクトイオン化率を示した図であり、図１１（ｂ）は、図１１（ａ）のアノード近傍の拡大図である。
【００５５】
図１０に示されるように、空乏層はアノード近傍に限られており、アノード近傍において電界集中により電界強度が高くなっていることが判る。また、図１１（ａ）、（ｂ）よりインパクトイオン化率を見てみると、図１１（ｂ）中のＢ点とＣ点においてインパクトイオン化率が高くなっていることが確認できる。これらのうちのＣ点、つまりフィールドプレートＦＰ９のうちのフィールドプレートＦＰ８と反対側の端部においてインパクトイオン化率が高くなるのは、リカバリ時にこの箇所を通じてキャリア引き抜きが行われるためであり、通常起こる現象である。しかしながら、Ｂ点、つまりフィールドプレートＦＰ９のうちのフィールドプレートＦＰ８側の端部においてインパクトイオン化率が高くなるのは、フィールドプレートＦＰ８とフィールドプレートＦＰ９の間において、シリコン表面の電界強度が高くなっていることが原因となって起こっていると考えられる。
【００５６】
続いて、ＳＲＦＰ２１が構成する抵抗ｒの抵抗値を１ＧΩという値に設定したときに、２ｎｄピークが発生する時点ｔ５においてフィールドプレートＦＰ８とフィールドプレートＦＰ９との間において、シリコン表面の電界強度が高くなる原因を分析した。具体的には、１０本のフィールドプレートＦＰ０〜ＦＰ９それぞれの電位の時間変化を分析した。その結果を図１２に示す。
【００５７】
この図に示すように、時点ｔ５においてアノード電位ＶAK＝２５０Ｖとなっていて、ほとんど電源電圧まで回復している。ところが、各フィールドプレートＦＰ０〜ＦＰ９の電位を確認すると、フィールドプレートＦＰ８の電位ＶFP8＝６０Ｖとなっており、フィールドプレートＦＰ８とフィールドプレートＦＰ９との間の電位差（ＶFP9−ＶFP8）＝１９０Ｖとなっている。このため、アノード電位ＶAK＝２５０Ｖのうちのほぼ３／４がフィールドプレートＦＰ８とフィールドプレートＦＰ９との間に配分されていることになり、ＳＲＦＰ２１としては電位配分が極めて不均一になっていることが判る。このような電位配分の不均一により、フィールドプレートＦＰ８とフィールドプレートＦＰ９との間に高電界が生じていると言える。
【００５８】
このような電位配分の不均一は、フィールドプレートＦＰ０〜ＦＰ９が構成する抵抗ｒの抵抗値が大きいために生じていると考えられる。上述したように、ＳＲＦＰ２１の抵抗値は、ＳＲＦＰ２１の損失を考慮すると大きければ大きい程良く、無限大になるのが理想的である。しかしながら、上記の分析によれば、スイッチング特性、つまりリカバリ損失を考慮すると、ＳＲＦＰ２１の抵抗値が大きすぎるのが好ましくないと言える。
【００５９】
そこで、電位配分の不均一を緩和するために、フィールドプレートＦＰ０〜ＦＰ９が構成する抵抗ｒの抵抗値を小さくした場合のリカバリ波形について解析した。図１３は、その結果を示した図である。この図に示されるように、ｒ＝１００ｋΩまで小さくすると、２ｎｄピークでのアノード電流ＩAの減少量が最も小さくなることが確認された。
【００６０】
このため、抵抗ｒの抵抗値をｒ＝１００ｋΩとした場合における１０本のフィールドプレートＦＰ０〜ＦＰ９それぞれの電位の時間変化を分析した。図１４は、その結果を示した図である。この図に示されるように、時点ｔ５において、アノード電位ＶAK＝２７０でほとんど電源電圧まで回復している。そして、各フィールドプレートＦＰ０〜ＦＰ９の電位を確認すると、フィールドプレートＦＰ８の電位ＶFP8＝１８０Ｖとなっており、フィールドプレートＦＰ８とフィールドプレートＦＰ９との間の電位差（ＶFP9−ＶFP8）＝９０Ｖとなっている。このため、アノード電位ＶAK＝２７０Ｖのうちのほぼ１／３がフィールドプレートＦＰ８とフィールドプレートＦＰ９との間に配分されていることになり、ＳＲＦＰ２１としては電位配分が比較的均一に行われていることが判る。
【００６１】
したがって、スイッチング特性、つまりターンオン時のリカバリ損失を考慮すると、ＳＲＦＰ２１の抵抗値が小さい方がむしろ好ましいと言える。すなわち、ＳＲＦＰ２１の抵抗値を小さくすることにより、フィールドプレートＦＰ０〜ＦＰ９の間での電圧配分を均一化でき、この均一化によりフィールドプレートＦＰ８とフィールドプレートＦＰ９との間の電界強度が低下する。このため、インパクトイオン化率が低下して、２ｎｄピークを抑制することが可能になるのである。
【００６２】
ただし、図１３に示されるように、抵抗ｒの抵抗値をｒ＝１００ｋΩから更に低下させると、再び逆に２ｎｄピークでのアノード電流ＩAが増加する。この原因について調べるために、時点ｔ５において、抵抗ｒの抵抗値を変えて等電位分布とインパクトイオン化率分布を調べた。その結果を図１５に示す。図１５（ａ）が等電位分布、図１５（ｂ）がインパクトイオン化率分布、図１５（ｃ）が図１５（ｂ）のアノード近傍の拡大図である。
【００６３】
この図に示すように抵抗ｒの抵抗値を１００ｋΩ、１０ｋΩ、１ｋΩとした場合について等電位分布とインパクトイオン化率分布を調べたところ、抵抗値が小さくなるほど各フィールドプレートＦＰ０〜ＦＰ９の間での電位配分は均等化されていた。このため、フィールドプレートＦＰ８とフィールドプレートＦＰ９との間の電界強度が低下し、図中Ｂ点でのインパクトイオン化率は低下する。一方で、フィールドプレートＦＰ９のうちフィールドプレートＦＰ８とは反対側の端部となるＣ点ではインパクトイオン化率が増加してしまう。これが２ｎｄピークでアノード電流ＩAが再び増加する原因となっている。
【００６４】
以上のシミュレーション解析に基づいて、２ｎｄピークでのアノード電流ＩAの増加を抑制することができる抵抗ｒが分かる。上記シミュレーションでは、リング状の飛び飛びの１０個のフィールドプレートＦＰ０〜ＦＰ９を配置した場合を想定しているが、これらの間をすべて繋いぐとＳＲＦＰ２１の全抵抗Ｒの抵抗値となる。そして、各フィールドプレートＦＰ０〜ＦＰ９の間には、９個の抵抗ｒが存在すると想定しているため、これらの合計値（９×ｒ）が全抵抗Ｒとなる。このＳＲＦＰ２１の全抵抗Ｒに対する２ｎｄピークでのアノード電流ＩAの減少量について、ＬＯＣＯＳ酸化膜１３の厚さを０．４２μｍにした場合におけるリカバリ時の最初のアノード電流ＩAの減少速度ｄｉ／ｄｔを変化させて調べたところ、図１６に示す結果が得られた。
【００６５】
この図から、リカバリ時の最初のアノード電流ＩAの減少速度ｄｉ／ｄｔが−１２〜−４８Ａ／μｓのいずれの場合においても、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が９０ｋΩ〜９０ＭΩの範囲内において、その範囲外の場合と比較して２ｎｄピーク時のアノード電流ＩAの減少量を小さくすることが可能になることが判る。
【００６６】
特に、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が２７０ｋΩ〜２．７ＭΩの範囲内においては、減少速度ｄｉ／ｄｔが−４８Ａ／μｓの場合でも、２ｎｄピーク時のアノード電流ＩAの減少量をより小さくすることが可能になっている。少なくとも、ＳＲＦＰ２１の全抵抗Ｒが２７０ｋΩ〜９ＭΩとなるようにすると、全抵抗Ｒの抵抗値が９０ｋΩ未満もしくは９０ＭΩより大きい場合からの２ｎｄピーク時のアノード電流ＩAの減少量の低下が最も多くなる９００ｋΩの場合と比較して、その低下分の１／２程度の低下分を得ることができる。
【００６７】
したがって、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜９ＭΩ、より好ましくは２７０ｋΩ〜２．７ＭΩとすることにより、２ｎｄピーク時のアノード電流ＩAの減少量が大きくなることを抑制できる。これにより、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。
【００６８】
なお、ここではＬＯＣＯＳ酸化膜１３が０．４２μｍである場合について説明したが、ＬＯＣＯＳ酸化膜１３の厚みに応じてＳＲＦＰ２１の抵抗値に対する電界の影響が変化することから、２ｎｄピーク時のアノード電流ＩAの減少量も変化する。しかしながら、ＬＯＣＯＳ酸化膜１３が０．４２μｍ以外の膜厚であっても、少なくともＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩに設定すれば、上記と同様の効果を得ることができる。図１７（ａ）〜（ｃ）は、ＬＯＣＯＳ酸化膜１３の厚みを変えたときのＳＲＦＰ２１の全抵抗Ｒの抵抗値と２ｎｄピーク時のアノード電流ＩAの減少量の関係を示した図であり、図１７（ｄ）は、図１７（ａ）〜（ｃ）をまとめた図である。
【００６９】
図１７（ａ）に示すように、ＬＯＣＯＳ酸化膜１３の厚みを２００ｎｍにした場合、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が９０ＭΩ以下であれば２ｎｄピーク時のアノード電流ＩAの減少量が小さくなった。また、図１７（ｂ）に示すように、ＬＯＣＯＳ酸化膜１３の厚みを４２０ｎｍにした場合、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が９０ｋΩ〜９０ＭΩの範囲内において２ｎｄピーク時のアノード電流ＩAの減少量が小さくなった。ＬＯＣＯＳ酸化膜１３の厚みを７００ｎｍにした場合にも、厚みを４２０ｎｍにした場合と同様の結果となった。さらに、図１７（ｃ）に示すように、ＬＯＣＯＳ酸化膜１３の厚みを１０００ｎｍにした場合、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が９０ｋΩ以上において２ｎｄピーク時のアノード電流ＩAの減少量が小さくなった。これらをまとめると、図１７（ｄ）に示すように、ＬＯＣＯＳ酸化膜１３の厚みが少なくとも２００ｎｍ〜１０００ｎｍにした場合において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値が９０ｋΩ〜９０ＭΩの範囲内で２ｎｄピーク時のアノード電流ＩAの減少量を小さくすることが可能となる。
【００７０】
また、ここでは横型ＦＷＤ７を例に挙げて説明したが、上述したように横型ＩＧＢＴ８も同様であり、横型ＩＧＢＴ８のＳＲＦＰ３４の抵抗値を横型ＦＷＤ７のＳＲＦＰ２１と同様に設定することで、横型ＩＧＢＴ８についても、スイッチング損失低減や素子破壊を抑制することが可能となる。
【００７１】
以上説明したように、横型ＦＷＤ７や横型ＩＧＢＴ８などの横型素子において、ＳＲＦＰ２１、３４の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流ＩAなどの電流の減少量が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。
【００７２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＳＲＦＰ２１、３４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７３】
上記第１実施形態では、横型ＦＷＤ７や横型ＩＧＢＴ８などの横型素子に備えられるＳＲＦＰ２１、３４の全抵抗Ｒの抵抗値を設定する場合について説明したが、ＳＲＦＰ２１、３４の抵抗値が長手方向において一定の場合を想定している。しかしながら、ＳＲＦＰ２１、３４の抵抗値は長手方向において一定となる場合に限るものではなく、長手方向において可変としても良い。
【００７４】
図１８は、横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４を上方からみたときの部分拡大図である。この図に示されるように、長手方向において異なる比抵抗とされた領域Ｒ１、Ｒ２となる部分を設けている。この比抵抗が異なるように設定された領域Ｒ１、Ｒ２となる部分と長手方向での長さをカソードやコレクタ側からアノードやエミッタ側に進むにつれて変化させることで、単位長さ当りの抵抗値を可変にできる。このような構造は、例えば、ＳＲＦＰ２１、３４をドープトＰｏｌｙ−Ｓｉにて構成し、ポリシリコンへの不純物のドーピング時に使用するマスクパターンを濃度分布に合わせたものとして、ドーピング濃度を変化させるようにすればよい。例えば、ＳＲＦＰ２１、３４のうち比較的高不純物濃度とする場所については、マスクの開口部から先に不純物をドーピングしておく。その後、マスクを除去してからサイド不純物をドーピングすることで、比較的低不純物濃度とする場所にも不純物をドーピングしつつ、比較的高不純物濃度とする場所の不純物濃度がより高くなるようにするなどの手法を採用できる。
【００７５】
この場合において、ＳＲＦＰ２１、３４の抵抗値の変化のさせ方として、カソードやコレクタ側で単位長さ当りの抵抗値が小さくなり、アノードやエミッタ側でカソードやコレクタ側よりも単位長さ当りの抵抗値が大きくなるようにすると好ましい。すなわち、上述したフィールドプレートＦＰ８とフィールドプレートＦＰ９の間での電界集中は、スイッチング時に瞬間的に電圧が変わったときに、変化点近傍で直ぐにその変化に対応できても、変化点から離間すると時定数によりその変化に対応できないために生じている。このため、カソードやコレクタ側で単位長さ当りの抵抗値を小さくすることで、変化点から離間した位置においてよりスイッチング時の電圧変化に対応できるようにすることが可能となる。これにより、より横型ＦＷＤ７や横型ＩＧＢＴ８のスイッチング損失低減や素子破壊を抑制することが可能となる。
【００７６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７７】
図１９は、本実施形態にかかるｎチャネルの横型ＩＧＢＴ８の断面構成を示した図である。この図に示すように、ｐ-型シリコン基板４１の上にｎ-型層４２を形成したものを半導体基板４０として用いている。そして、ｎ-型層４２によってｎ-型ドリフト層２２を構成し、ｎ-型ドリフト層２２の表面からｐ-型シリコン基板４１に達するように、ｐ+型分離領域４３が形成されている。このｐ+型分離領域４３は、横型ＩＧＢＴ８の周囲を囲むように形成されており、このｐ+型分離領域４３とｎ-型ドリフト層２２とのＰＮ接合により、接合分離構造が構成されている。なお、半導体基板４０の裏面側にはＧＮＤパターン４４が形成されており、このＧＮＤパターン４４が接地されることで、ｐ-型シリコン基板４１が接地されるようにしてある。
【００７８】
このように、半導体基板４０としてｐ-型シリコン基板４１のような単なるシリコン基板などを用いた、接合分離型の横型ＩＧＢＴ８としても良い。
【００７９】
なお、ここでは横型ＩＧＢＴ８を例に挙げて説明したが、勿論、横型ＦＷＤ７についても同様の構造の半導体基板４０を用いて形成することができる。
【００８０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８１】
図２０は、本実施形態にかかるｎチャネルの横型ＩＧＢＴ８の断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板５０を用いて、半導体基板５０内の横型ＩＧＢＴ８の形成領域を囲むようにシリコン酸化膜５１を形成すると共に、そのシリコン酸化膜５１の内側をｎ-型シリコン層５２としている。このｎ-型シリコン層５２をｎ-型ドリフト層２２として、横型ＩＧＢＴ８を形成している。つまり、誘電体分離型（Dielectric  Isolation）の横型ＩＧＢＴ８としている。なお、半導体基板５０の裏面側にはＧＮＤパターン５３が形成されており、このＧＮＤパターン５３が接地されることで、半導体基板５０が接地されるようにしてある。
【００８２】
このように、半導体基板５０としてポリシリコンにて構成される基板内に、シリコン酸化膜５１などの絶縁膜で囲むようにｎ-型ドリフト層２２を配置したものを用いた、誘電体分離型の横型ＩＧＢＴ８としても良い。
【００８３】
なお、ここでは横型ＩＧＢＴ８を例に挙げて説明したが、勿論、横型ＦＷＤ７についても同様の構造の半導体基板５０を用いて形成することができる。
【００８４】
（他の実施形態）
上記各実施形態では、横型ＦＷＤ７や横型ＩＧＢＴ８を例に挙げて説明したが、上述したように横型ＭＯＳＦＥＴについても同様のことが言え、横型ＭＯＳＦＥＴのＳＲＦＰの抵抗値を横型ＦＷＤ７や横型ＩＧＢＴ８のＳＲＦＰ２１、３４と同様に設定することで、スイッチング損失低減や素子破壊を抑制することが可能となる。また、上記各実施形態では、半導体基板としてＳＯＩ基板１１を用いる場合について説明したが、より高耐圧デバイスとするためにＳＯＩ基板１１を用いているのであり、単なるシリコン基板や他の半導体基板を用いる場合についても本発明を適用することができる。
【００８５】
つまり、ＳＯＩ基板１１などの半導体基板に備えられる活性層１１ｃなどの半導体層の表面にカソード電極１９やコレクタ電極３２等の第１電極とアノード電極２０やエミッタ電極３３等の第２電極を形成し、第１電極と第２電極との間において電流を流す横型の素子であって、ＳＲＦＰを備える構造の半導体装置について、本発明を適用できる。
【００８６】
上記第２実施形態では、ＳＲＦＰ２１、３４の抵抗値を長手方向において変化させる一例を説明した。これに対して、他の構造を採用することにより、ＳＲＦＰ２１、３４の抵抗値を長手方向において変化させることもできる。
【００８７】
図２１は、他の構造を示した横型ＦＷＤ７や横型ＩＧＢＴ８に備えられるＳＲＦＰ２１、３４の部分拡大図であり、図２１（ａ）、（ｂ）は上面から見たときの図、図２１（ｃ）、（ｄ）は断面図である。
【００８８】
図２１（ａ）に示すようにＳＲＦＰ２１、３４の太さを長手方向においてカソードやコレクタ側からアノードやエミッタ側に進むにつれて徐々に細くすることができる。このような構造は、ＳＲＦＰ２１、３４をパターニングする際のマスクパターンの調整により実現できる。また、図２１（ｂ）に示すように、ＳＲＦＰ２１、３４の太さは長手方向において一定にしつつ、その内部に穴を形成し、その穴の寸法を変化させ、カソードやコレクタ側からアノードやエミッタ側に移動するにつれて徐々に穴の寸法が大きくなるようにしても良い。このような構造も、ＳＲＦＰ２１、３４をパターニングする際のマスクパターンの調整により実現できる。
【００８９】
また、図２１（ｃ）に示すように、ＳＲＦＰ２１、３４の太さは長手方向において一定にしつつ、その厚みを変化させ、カソードやコレクタ側からアノードやエミッタ側に移動するにつれて厚みが薄くなるようにしても良い。さらに、図２１（ｄ）に示すように、ＳＲＦＰ２１、３４の太さは長手方向において一定にしつつ、部分的に凹部を形成し、その凹部の数をカソードやコレクタ側からアノードやエミッタ側に移動するにつれて多くなるようにしたり、凹部の長さをカソードやコレクタ側からアノードやエミッタ側に移動するにつれて長くしても良い。これら、図２１（ｃ）、（ｄ）のような構造は、ＳＲＦＰ２１、３４をパターニングするためのマスクとは他に、ＳＲＦＰ２１、３４を部分的に薄くするためのマスクも配置し、エッチングすることにより実現できる。
【００９０】
さらに、この他、ＳＲＦＰ２１、３４の材料を変更することでＳＲＦＰ２１、３４の抵抗値を長手方向において変化させることもできる。例えば、ドープトＰｏｌｙ−ＳｉとＣｒ−Ｓｉなどのように、異なる抵抗材料を用いてＳＲＦＰ２１、３４を構成し、長手方向において材料を変更することが考えられる。また、ＳＲＦＰ２１、３４の長手方向において、一部はドープトＰｏｌｙ−Ｓｉの単層膜、残りはドープトＰｏｌｙ−ＳｉとＣｒ−Ｓｉの二層膜で構成するなど、異なる抵抗材料の膜の層数を変化させるようにしても良い。
【００９１】
また、ここでは第１実施形態で説明したように、ＳＲＦＰ２１、３４の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとする場合において、ＳＲＦＰ２１、３４の長手方向における単位長さ当りの抵抗値を変化させる場合について説明した。しかしながら、ＳＲＦＰ２１、３４の長手方向における単位長さ当りの抵抗値を変化させ、カソードやコレクタ側で単位長さ当りの抵抗値が小さくなり、アノードやエミッタ側でカソードやコレクタ側よりも単位長さ当りの抵抗値が大きくなるようにするだけでも、スイッチング時の電圧変化に対応できるようになり、横型素子のスイッチング損失低減や素子破壊を抑制する効果が得られる。
【符号の説明】
【００９２】
１    インバータ
２    直流電源
３    三相モータ
５    上アーム
６    下アーム
７    横型ＦＷＤ
８    ＩＧＢＴ
１１  ＳＯＩ基板
１９  カソード電極
２０  アノード電極
２１  ＳＲＦＰ
３１  ゲート電極
３２  コレクタ電極
３３  エミッタ電極
３４  ＳＲＦＰ
４０  半導体基板
４２  ｎ-型層
５０  半導体基板
５２  ｎ-型シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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