(57)【要約】【課題】チャネル領域に歪みを導入して半導体装置の特性を向上するとともに、応力印加膜に覆われたゲート配線の断線を防止する。【解決手段】半導体装置は、第１の素子形成領域１０１に形成された第１の活性領域１０４と、第２の素子形成領域１０２に形成された第２の活性領域１０５と、第１の活性領域１０４上から第２の活性領域１０５上に亘って延伸するゲート配線１０３と、第１の活性領域１０４のうちゲート配線１０３の直下領域に形成された第１のチャネル領域８０と、第２の活性領域のうちゲート配線の直下領域に形成された第２のチャネル領域９０とを備える。ゲート配線１０３は、第１の活性領域１０４上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域１６４と、第１の領域１６４よりも緩和された第１の応力を有する第２の領域１６２とを有している。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の素子形成領域と第２の素子形成領域とを有する半導体基板と、前記第１の素子形成領域の上部に形成された第１の活性領域と、前記第２の素子形成領域の上部に形成され、前記第１の活性領域に隣接する第２の活性領域と、少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸するゲート配線と、前記第１の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第１導電型の第１のチャネル領域と、前記第２の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第２導電型の第２のチャネル領域とを備え、
前記ゲート配線は、
少なくとも前記第１の活性領域上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域と、
前記第１の領域よりも前記第２の活性領域に近い位置にあり、前記第１の領域に隣接し、前記第１の領域よりも緩和された前記第１の応力を有する第２の領域とを有しており、
前記第１のチャネル領域には、前記第１の応力に応じた歪みが生じている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート配線は、
少なくとも前記第２の活性領域上に形成され、引張り応力又は圧縮応力であって前記第１の応力とは逆の第２の応力を有する第３の領域と、
前記第３の領域よりも前記第１の活性領域に近い位置にあり、前記第３の領域に隣接し、前記第３の領域よりも緩和された前記第２の応力を有する第４の領域とをさらに有し、
前記ゲート配線のうち前記第１の領域と前記第３の領域との間には、前記第２の領域及び前記第４の領域を含む応力緩和領域が形成されており、
前記第２のチャネル領域には、前記第２の応力に応じた歪みが生じていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の素子形成領域上に、少なくとも前記第１の領域、前記第２の領域、及び前記第１の活性領域を覆うように形成され、前記第１の応力を印加する第１の応力印加膜と、
前記第２の素子形成領域上に、少なくとも前記第３の領域、前記第４の領域、及び前記第２の活性領域を覆うように形成され、前記第２の応力を印加する第２の応力印加膜とをさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記応力緩和領域は、前記第２の領域と前記第４の領域の間に形成され、前記第２の領域及び前記第４の領域よりも小さい応力を有する第５の領域をさらに含んでおり、
前記第１の応力印加膜は、前記応力緩和領域上で薄膜化されており、
前記第２の応力印加膜は、前記応力緩和領域上で薄膜化されており、
前記第１の応力印加膜の薄膜化された部分と、前記第２の応力印加膜の薄膜化された部分とは、前記前記第５の領域上で重ね合わされていることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記応力緩和領域は、前記第２の領域と前記第４の領域の間に形成された第６の領域をさらに含んでおり、
前記第１の応力印加膜と前記第２の応力印加膜とは、前記第６の領域上で重ね合わされており、
前記第１の応力印加膜のうち前記応力緩和領域上に形成された部分の少なくとも一部が有する前記第１の応力は、前記第１の応力印加膜のうち前記第１の活性領域上に形成された部分が有する前記第１の応力よりも緩和されており、
前記第２の応力印加膜のうち前記応力緩和領域上に形成された部分の少なくとも一部が有する前記第２の応力は、前記第２の応力緩和膜のうち前記第２の活性領域上に形成された部分が有する前記第２の応力よりも緩和されていることを特徴とする半導体装置。
【請求項６】
請求項３〜５のうちいずれか１つに記載の半導体装置において、
前記ゲート配線のうち前記第１の素子形成領域上に形成された部分には第２導電型の不純物が導入されており、前記ゲート配線のうち前記第２の素子形成領域上に形成された部分には第１導電型の不純物が導入されており、前記ゲート配線のうち前記第１の素子形成領域と前記第２の素子形成領域の境界上に位置する領域はドーピング境界となっており、
前記ドーピング境界は、前記応力緩和領域内に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１又は２に記載の半導体装置において、
前記第１の領域には前記第１の応力が記憶されており、
前記第２の領域には緩和された前記第１の応力が記憶されており、
前記第１のチャネル領域には、前記第１の応力に応じた歪みが記憶されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ゲート配線のうち前記第１の素子形成領域上に形成された部分には第２導電型の不純物が導入されており、前記ゲート配線のうち前記第２の素子形成領域上に形成された部分には第１導電型の不純物が導入されており、前記ゲート配線のうち前記第１の素子形成領域と前記第２の素子形成領域の境界上に位置する領域はドーピング境界となっており、
前記ドーピング境界は、前記第２の領域内に形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記第１の活性領域と前記第２の活性領域との間に設けられ、前記第１の活性領域と前記第２の活性領域とを電気的に分離する素子分離領域をさらに備えており、
少なくとも前記第２の領域は前記素子分離領域上に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
前記第１の応力印加膜は、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物で構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記第１のチャネル領域はＰ型であり、
前記第１の応力は引張り応力であり、
前記第１のチャネル領域には引張り歪みが生じており、
前記第１の活性領域上には、前記第１のゲート配線の一部をゲート電極として有するＮチャネル型ＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記第１のチャネル領域はＮ型であり、
前記第１の応力は圧縮応力であり、
前記第１のチャネル領域には圧縮歪みが生じており、
前記第１の活性領域上には、前記第１のゲート配線の一部をゲート電極として有するＰチャネル型ＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
前記ゲート配線は、シリコン膜と、前記シリコン膜上に形成された金属シリサイド膜とで構成されていることを特徴とする半導体装置。
【請求項１４】
第１の素子形成領域と第２の素子形成領域とを有する半導体基板の前記第１の素子形成領域内に第１の活性領域を形成するとともに、前記第２の素子形成領域内に前記第１の活性領域と隣接する第２の活性領域を形成する工程（ａ）と、
少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸し、前記第１の活性領域上に位置する第１の領域と、前記第１の領域よりも前記第２の活性領域に近く、前記第１の領域に隣接する第２の領域とを前記第１の素子形成領域上に有するゲート配線を形成する工程（ｂ）と、
前記第１の活性領域を含む前記第１の素子形成領域上に前記第１の領域と前記第２の領域とを覆うように、引張り応力又は圧縮応力である第１の応力を印加する第１の応力印加膜を形成することで、前記第１の活性領域において前記ゲート配線の直下に位置する第１導電型の第１のチャネル領域に歪みを生じさせるとともに、前記第１の領域及び前記第２の領域に前記第１の応力を生じさせる工程（ｃ）と、
前記第１の応力印加膜のうち、前記第２の領域上に形成された部分を加工して、前記第２の領域に印加される前記第１の応力を低減させる工程（ｄ）とを備えている半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記ゲート配線は、前記第２の活性領域上に位置する第３の領域と、前記第３の領域よりも前記第１の活性領域に近く、前記第３の領域に隣接する第４の領域とをさらに有しており、
前記工程（ｄ）の後、前記第２の活性領域を含む前記第２の素子形成領域上に前記第３の領域と前記第４の領域とを覆うように、前記第１の応力とは逆の第２の応力を印加する第２の応力印加膜を形成することで、前記第２の活性領域において前記ゲート配線の直下に位置する第２導電型の第２のチャネル領域に歪みを生じさせるとともに、前記第３の領域及び前記第４の領域に前記第２の応力を生じさせる工程（ｅ）と、
前記第２の応力印加膜のうち、前記第４の領域上に形成された部分を加工して、前記第４の領域に印加される前記第２の応力を低減させる工程（ｆ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記ゲート配線は、前記第１の領域と前記第３の領域の間に、前記第２の領域と前記第４の領域とを含む応力緩和領域を有しており、
前記応力緩和領域は、前記第２の領域と前記第４の領域との間に形成された第５の領域をさらに含んでおり、
前記工程（ｄ）では、前記第１の応力印加膜のうち前記応力緩和領域上に形成された部分を薄膜化し、
前記工程（ｆ）では、前記第２の応力印加膜のうち前記応力緩和領域上に形成された部分を薄膜化し、
前記第１の応力印加膜の薄膜化された部分と前記第２の応力印加膜の薄膜化された部分とは、前記第５の領域上で重ねられていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記ゲート配線は、前記第１の領域と前記第３の領域の間に、前記第２の領域と前記第４の領域とを含む応力緩和領域を有しており、
前記応力緩和領域は、前記第２の領域と前記第４の領域との間に形成された第６の領域をさらに含んでおり、
前記工程（ｄ）は、前記工程（ｅ）の後、前記工程（ｆ）と同時に行い、
前記工程（ｄ）、（ｆ）では、前記第１の応力印加膜及び前記第２の応力印加膜のうち前記応力緩和領域上に形成された部分に応力緩和元素イオンの注入を行い、
前記第１の応力印加膜と前記第２の応力印加膜とは、前記第６の領域上で重ねられていることを特徴とする半導体装置の製造方法。
【請求項１８】
第１の素子形成領域と第２の素子形成領域とを有する半導体基板の前記第１の素子形成領域内に第１の活性領域を形成するとともに、前記第２の素子形成領域内に前記第１の活性領域と隣接する第２の活性領域を形成する工程（ａ）と、
少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸し、前記第１の活性領域上に位置する第１の領域と、前記第１の領域よりも前記第２の活性領域に近く、前記第１の領域に隣接する第２の領域とを前記第１の素子形成領域上に有するシリコン膜を形成する工程（ｂ）と、
前記第１の活性領域を含む前記第１の素子形成領域上に前記第１の領域と前記第２の領域とを覆うように、引張り応力又は圧縮応力である第１の応力を印加する応力印加膜を形成することで、前記第１の活性領域において前記シリコン膜の直下に位置する第１導電型のチャネル領域に歪みを生じさせるとともに、前記第１の領域及び前記第２の領域に前記第１の応力を生じさせる工程（ｃ）と、
前記応力印加膜のうち、前記第２の領域上に形成された部分を加工して、前記第２の領域に印加される前記第１の応力を低減させる工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体基板を熱アニールすることで、前記第１の領域に前記第１の応力を記憶させるとともに、前記第１の応力に応じて生じる歪みを前記チャネル領域に記憶させる工程（ｅ）と、
前記応力印加膜を除去する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｆ）の後に、前記シリコン膜の上部又は全体をシリサイド化することで、金属シリサイド膜を有するゲート配線を形成する工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７又は１８に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記応力印加膜のうち前記第２の領域上に形成された部分を薄膜化することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７又は１８に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記応力印加膜のうち前記第２の領域上に形成された部分に応力緩和元素イオンを注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、正孔又は電子をキャリアとし、チャネル領域に応力が印加されたＭＩＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳトランジスタのチャネル領域に歪みを導入し、キャリア移動度を向上させることにより、高速且つ低消費電力で動作する半導体装置を実現する歪みシリコン技術が研究されている。
【０００３】
歪みシリコン技術としては様々な方法が提案されているが、例えばＭＩＳＦＥＴ形成後に半導体基板の上面上に形成した応力印加膜により間接的にチャネル領域に歪みを導入する技術は、比較的プロセス上の難易度が低いため、広く用いられている。この歪み導入技術として、引張り応力膜と圧縮応力膜の二種類の応力印加膜を用いるDual Stress Liner(ＤＳＬ)技術や、応力印加膜によりストレスを加えた状態で高温熱処理を行い、応力を基板上に記憶させるStress Memorization Technique(ＳＭＴ)などが紹介されている（特許文献１〜２、非特許文献１〜４）。
【０００４】
この応力印加膜を用いた歪みシリコン技術については、例えば微細化が強く求められ、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが規則的に互いに隣接して配置されるStatic Random Access Memory(ＳＲＡＭ)についての適用例が開示されている（特許文献３）。以下、特許文献３に開示された従来の技術について図面を使用して説明する。
【０００５】
図１６（ａ）は、第１の従来例に係るＳＲＡＭビットセル１３００のパターンを示す平面図である。同図に示すように、２個のパスゲートトランジスタ１３０２（Ｎチャネル型ＦＥＴ）、２個のプルダウントランジスタ１３０４（Ｎチャネル型ＦＥＴ）、及び２個のプルアップトランジスタ１３０６（Ｐチャネル型ＦＥＴ）を有するＳＲＡＭビットセル１３００が半導体基板上に形成されている。
【０００６】
ここでは、まずシリコン窒化膜１３０８が半導体基板上の全面に堆積され、その後、リソグラフィー及びエッチング工程が行なわれることにより、プルダウントランジスタ１３０４上にのみシリコン窒化膜１３０８が残るように当該シリコン窒化膜１３０８がパターニングされる。このシリコン窒化膜１３０８は引張り応力を有しており、その後高温アニール処理が行われることにより、シリコン窒化膜１３０８によって覆われた領域が再結晶化され、プルダウントランジスタ１３０４のチャネル領域に引張り歪みが導入される。その後、シリコン窒化膜１３０８は除去されるが、プルダウントランジスタ１３０４のチャネル領域に導入された引張り歪みはそのまま記憶される。なお、本明細書において、「膜が引張り応力を有する」とは、当該膜が引張り応力を受けている状態、又は引張り応力を受けた状態を記憶している状態であることを意味し、「膜が圧縮応力を有する」とは、当該膜が圧縮応力を受けている状態、又は圧縮応力を受けた状態を記憶している状態であることを意味するものとする。
【０００７】
以上のように、図１６（ａ）に示す第１の従来例では、一軸の引張り応力を増強するためにＮチャネル型トランジスタに対してＳＭＴが適用される。
【０００８】
さらに、図１６（ｂ）は、第２の従来例に係るＳＲＡＭビットセル１６００のパターンを示す平面図である。第２の従来例では、引張り応力膜と圧縮応力膜の二種類の応力印加膜を使用するDual Stress Liner(ＤＳＬ)技術が用いられている。
【０００９】
第２の従来例に係るＳＲＡＭビットセル１６００は、半導体基板上に形成され、２個のパスゲートトランジスタ１６０２（Ｎチャネル型ＦＥＴ）、２個のプルダウントランジスタ１６０４（Ｎチャネル型ＦＥＴ）、及び２個のプルアップトランジスタ１６０６（Ｐチャネル型ＦＥＴ）を有している。圧縮応力を与えるストレスライナ（stress liner）１６０８は、プルアップトランジスタ１６０６が形成された領域、及びパスゲートトランジスタ１６０２が形成された領域に設けられている。引張り応力を与えるストレスライナ１６１０は、プルダウントランジスタ１６０４が形成された領域に設けられる。圧縮応力は電子の移動度を下げ、ホールの移動度を上げることはよく知られている。従って、圧縮応力を与えるストレスライナ１６０８及び引張り応力を与えるストレスライナ１６１０とを使い分けることで、高いＰＤ／ＰＧベータ比を得ることができ、ＳＲＡＭの安定性を増加させることができる。
【００１０】
以上のように、応力印加膜による歪みシリコン技術を用いると、トランジスタのサイズを変更することなくキャリアの移動度を向上させることができる。また、小さなサイズのトランジスタであってもこれより大きなサイズのトランジスタにおけるのと同等のキャリア移動度を得ることができるため、ＳＲＡＭなど半導体装置の小型化に対して大きな効果がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１３４７１８号公報
【特許文献２】米国特許第６，５７３，１７２号明細書
【特許文献３】特開２００９−１７７１５１号公報
【非特許文献】
【００１２】
【非特許文献１】"Stress memorization in High-Performance FDSOI devices with Ultra Thin Silicon and 25nm Gate lenghts" D.V. Singh, et al.,(20.5) 、IEDM 2005
【非特許文献２】"Dual Stress Liner Enhancement in Hybrid Orientation Technology" C.D.Sheraw, et al., (2-1) VLSI 2005
【非特許文献３】E. Leobandung et al.著  「High Performance 65nm SOI Technology with Dual Stress Liner and low capacitance SRAM cell」2005 Symposium on VLSI Technology Digest of Technical Papers 8A-1  ２００５年
【非特許文献４】C.Ortolland et al.,“Stress Memorization Technique(SMT)Optimization for 45nm CMOS”, VLSI Tech. Digest, 2006, p.96〜97
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、応力印加膜を通してチャネル領域に歪みを導入するＤＳＬ技術やＳＭＴ等の方法を用いる場合、応力印加膜に覆われたゲート配線内部にも応力が発生する。ゲート配線内部の応力は必ずしも一定とはならず、特に導電型が相異なるトランジスタの形成領域にまたがって配置されるゲート配線については、その内部で大きさや正負の向きの異なる複数の応力領域が混在することとなる。そのため、それぞれの応力領域の境界で応力が局所的に急変することとなり、応力領域の境界部分でゲート配線にクラックが生じたり、最悪の場合ゲート配線自体が切断されるという不具合がある。
【００１４】
例えば、図１６（ａ）に示す第１の従来例において、プルダウントランジスタ１３０４とプルアップトランジスタ１３０６に共通するゲート配線のうち、応力印加膜であるシリコン窒化膜１３０８に覆われている領域では、ゲート配線に対しても引張り応力が作用し、シリコン窒化膜１３０８に覆われていない領域では応力が発生しないため、その境界部分ではゲート配線内の応力が引張り応力から応力なしの状態へと局所的に急変することになる。
【００１５】
また、図１６（ｂ）に示す第２の従来例において、プルダウントランジスタ１６０４とプルアップトランジスタ１６０６に共通するゲート配線のうち、引張り応力を与えるストレスライナ１６１０に覆われている領域ではゲート配線内でも引張り応力が発生し、圧縮応力を与えるストレスライナ１６０８に覆われているゲート配線内では圧縮応力が発生する。従って、ストレスライナ１６１０とストレスライナ１６０８の境界部分下に位置するゲート配線内部では、内部応力が引張り応力から圧縮応力へと局所的に急変することになる。
【００１６】
通常、ＭＯＳＦＥＴではゲート配線としてポリシリコン膜を使用するが、上記のようにポリシリコン膜内部で応力が局所的に急変する場合、その箇所にクラックが発生し、最悪の場合ゲート配線が断線してしまう。さらに、近年ポリシリコンゲート配線の電気抵抗を低下させる目的で、ポリシリコンゲート配線の一部又は全部をシリサイド化することがあるが、シリサイドは機械的なストレスに対する耐性が低いため、ポリシリコンのみでゲート配線を構成した場合に比べ、応力の局所的な急変箇所でシリサイドにクラックが生じたり、断線したりする可能性がさらに高くなる。
【００１７】
上記に鑑み、本発明はチャネル領域に歪みを導入して半導体装置の特性を向上するとともに、応力印加膜に覆われたゲート配線の断線を防止することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明の一例に係る半導体装置は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板と、前記第１の素子形成領域の上部に形成された第１の活性領域と、前記第２の素子形成領域の上部に形成され、前記第１の活性領域に隣接する第２の活性領域と、少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸するゲート配線と、前記第１の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第１導電型の第１のチャネル領域と、前記第２の活性領域のうち前記ゲート配線の直下に位置する領域に形成された第２導電型の第２のチャネル領域とを備えている。また、前記ゲート配線は、少なくとも前記第１の活性領域上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域と、前記第１の領域よりも前記第２の活性領域に近い位置にあり、前記第１の領域に隣接し、前記第１の領域よりも緩和された前記第１の応力を有する第２の領域とを有しており、前記第１のチャネル領域には、前記第１の応力に応じた歪みが生じている。
【００１９】
この構成によれば、ゲート配線の第２の領域で第１の応力が緩和されているので、ゲート配線の各領域の境界に生じる応力変化を小さくすることができる。このため、ゲート配線の断線を効果的に防ぐことができ、信頼性を向上させることができる。また、第１の領域とは異なる第２の領域での応力が緩和されているので、第１のチャネルには歪みが生じじており、素子の特性を向上させる効果に影響を与えることはない。
【００２０】
なお、ＤＬＳ技術を使用した場合、ＳＭＴ技術を使用した場合ともに、上述の効果が得られる。
【００２１】
また、本発明の一例に係る半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板の前記第１の素子形成領域内に第１の活性領域を形成するとともに、前記第２の素子形成領域内に前記第１の活性領域と隣接する第２の活性領域を形成する工程（ａ）と、少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸し、前記第１の活性領域上に位置する第１の領域と、前記第１の領域よりも前記第２の活性領域に近く、前記第１の領域に隣接する第２の領域とを前記第１の素子形成領域上に有するゲート配線を形成する工程（ｂ）と、前記第１の活性領域を含む前記第１の素子形成領域上に前記第１の領域と前記第２の領域とを覆うように、引張り応力又は圧縮応力である第１の応力を印加する第１の応力印加膜を形成することで、前記第１の活性領域において前記ゲート配線の直下に位置する第１導電型の第１のチャネル領域に歪みを生じさせるとともに、前記第１の領域及び前記第２の領域に前記第１の応力を生じさせる工程（ｃ）と、前記第１の応力印加膜のうち、前記第２の領域上に形成された部分を加工して、前記第２の領域に印加される前記第１の応力を低減させる工程（ｄ）とを備えている。
【００２２】
この方法によれば、ゲート配線の第２の領域で第１の応力印加膜から印加される応力が緩和されるので、当該箇所での断線の発生を効果的に抑えることができる。
【００２３】
また、本発明の別の一例に係る半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板の前記第１の素子形成領域内に第１の活性領域を形成するとともに、前記第２の素子形成領域内に前記第１の活性領域と隣接する第２の活性領域を形成する工程（ａ）と、少なくとも前記第１の活性領域上から前記第２の活性領域上に亘って延伸し、前記第１の活性領域上に位置する第１の領域と、前記第１の領域よりも前記第２の活性領域に近く、前記第１の領域に隣接する第２の領域とを前記第１の素子形成領域上に有するシリコン膜を形成する工程（ｂ）と、前記第１の活性領域を含む前記第１の素子形成領域上に前記第１の領域と前記第２の領域とを覆うように、引張り応力又は圧縮応力である第１の応力を印加する応力印加膜を形成することで、前記第１の活性領域において前記シリコン膜の直下に位置する第１導電型の第１のチャネル領域に歪みを生じさせるとともに、前記第１の領域及び前記第２の領域に前記第１の応力を生じさせる工程（ｃ）と、前記応力印加膜のうち、前記第２の領域上に形成された部分を加工して、前記第２の領域に印加される前記第１の応力を低減させる工程（ｄ）と、前記工程（ｄ）の後に、前記半導体基板を熱アニールすることで、前記第１の領域に前記第１の応力を記憶させるとともに、前記第１の応力に応じて生じる歪みを前記第１のチャネル領域に記憶させる工程（ｅ）と、前記応力印加膜を除去する工程（ｆ）とを備えている。
【００２４】
このように、応力印加膜の応力をチャネル領域に作用させ、そのときに生じる歪みを熱アニールにより記憶させるＳＭＴ技術を使用する際にも、応力印加膜の端部に生じるゲート配線（シリコン膜）内の応力を低減することができるので、ゲート配線の断線のおそれを低減することができる。
【発明の効果】
【００２５】
本発明の一例に係る半導体装置及びその製造方法によると、チャネル領域に歪みを導入しつつ、ゲート配線に生じる応力を低減することができるので、ゲート配線内での応力変化を緩やかにし、ゲート配線の断線を抑えることができる。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）は、応力印加膜を形成する前の第１の実施形態に係る半導体装置を示す平面図であり、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線における半導体装置の断面図である。図１（ｃ）は、図１（ａ）のＩｃ−Ｉｃ線における半導体装置の断面図であり、図１（ｄ）は、図１（ａ）のＩｄ−Ｉｄ線における半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図４】図４（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図６】図６（ａ）、（ｂ）は、参考例に係る半導体装置を示す断面図である。
【図７】図７は、第１の実施形態に係る半導体装置を示す断面図である。
【図８】図８は、第１の実施形態に係る半導体装置を示す平面図である。
【図９】図９は、応力印加膜の膜厚と、ゲート配線内部に生じる応力との関係の一例を示す図である。
【図１０】図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図１３】図１３（ａ）、（ｂ）は、第３の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図であり、図１３（ｃ）は、図１３（ｂ）に示す工程における半導体装置を示す平面図である。
【図１４】図１４（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図１５】図１５は、第４の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【図１６】図１６（ａ）は、第１の従来例に係るＳＲＡＭビットセル１３００のパターンを示す平面図であり、図１６（ｂ）は、第２の従来例に係るＳＲＡＭビットセル１６００のパターンを示す平面図である。
【発明を実施するための形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を用いて説明する。
【００２８】
図１（ａ）は、応力印加膜を形成する前の第１の実施形態に係る半導体装置を示す平面図である。また、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線における半導体装置の断面図である。図１（ｃ）は、図１（ａ）のＩｃ−Ｉｃ線における半導体装置の断面図であり、図１（ｄ）は、図１（ａ）のＩｄ−Ｉｄ線における半導体装置の断面図である。また、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）、（ｂ）、及び図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【００２９】
以下では、半導体装置のＮチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴに対して応力印加膜を適用する例を説明しているが、本実施形態の構成は、ＭＩＳＦＥＴに限らず、ゲート配線を有する半導体素子に適用できる。以下、本実施形態の半導体装置の製造方法について説明する。
【００３０】
まず、図１（ａ）〜（ｄ）に示すように、イオン注入等により、半導体基板１２２のＮチャネル型ＭＩＳＦＥＴ形成領域（第１の素子形成領域）１０１にＰ型不純物を導入してＰウェル１２１を形成するとともに、Ｐチャネル型ＭＩＳＦＥＴ形成領域（第２の素子形成領域）１０２にＮ型不純物を導入してＮウェル１２０を形成する。ここで、半導体基板１２２のうち、Ｎチャネル型ＭＩＳＦＥＴを形成するための領域をＮチャネル型ＭＩＳＦＥＴ形成領域１０１とし、Ｐチャネル型ＭＩＳＦＥＴを形成するための領域をＰチャネル型ＭＩＳＦＥＴ形成領域１０２とする。Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１と、Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２とは隣接している。
【００３１】
次いで、シリコン等からなる半導体基板１２２の上部にShallow Trench Isolation（ＳＴＩ）構造等を有し、酸化シリコン等からなる素子分離領域１０６を形成する。これにより、Ｐウェル１２１のうちの素子分離領域１０６に囲まれた部分であるＰ型の活性領域１０４と、Ｎウェル１２０のうちの素子分離領域１０６に囲まれた部分であるＮ型の活性領域１０５とが形成される。
【００３２】
次に、公知の方法により、活性領域１０４、１０５上にシリコン酸化物等からなるゲート絶縁膜１１３ａ、１１３ｂをそれぞれ形成するとともに、ゲート絶縁膜１１３ａ（活性領域１０４）上から素子分離領域１０６をまたいでゲート絶縁膜１１３ｂ（活性領域１０５）上に延伸し、例えば膜厚が１００ｎｍのポリシリコン膜（シリコン膜／導電膜）１１２を形成する。ポリシリコン膜１１２の幅（ゲート長）は、例えば５０ｎｍとする。
【００３３】
次に、ＭＩＳＦＥＴの動作時にゲート電極の空乏化を防止するために、ポリシリコン膜１１２のうち、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１上に形成された部分にはＮ型不純物が注入され、Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２上に形成された部分にはＰ型不純物が注入される。ここで、ゲート配線１０３のうちＮ型不純物が注入された領域とＰ型不純物が注入された領域との境界をドーピング境界１０９と称する。ドーピング境界１０９は、平面視において、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２との境界に一致させる。
【００３４】
次に、ポリシリコン膜１１２をマスクとして活性領域１０４に選択的にＮ型不純物をイオン注入することで、活性領域１０４のうちポリシリコン膜１１２の両側方に位置する領域にＮ型エクステンション領域１３５を形成する。また、ポリシリコン膜１１２をマスクとして活性領域１０５に選択的にＰ型不純物をイオン注入することで、活性領域１０５のうちポリシリコン膜１１２の両側方に位置する領域にＰ型エクステンション領域１４５を形成する。
【００３５】
続いて、ポリシリコン膜１１２の側面上に酸化シリコンからなるサイドウォールスペーサを形成する。このサイドウォールスペーサのうち、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１上に形成された部分をサイドウォールスペーサ１３１ａとし、Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２上に形成された部分をサイドウォールスペーサ１３１ｂと称する。
【００３６】
次いで、ポリシリコン膜１１２及びサイドウォールスペーサ１３１ａをマスクとして活性領域１０４に選択的にＮ型不純物をイオン注入することで、活性領域１０４のうちポリシリコン膜１１２及びサイドウォールスペーサ１３１ａの両側方であって、Ｎ型エクステンション領域１３５の外側に位置する領域にＮ型ソース／ドレイン領域１３２を形成する。また、ポリシリコン膜１１２及びサイドウォールスペーサ１３１ｂをマスクとして活性領域１０５に選択的にＰ型不純物をイオン注入することで、活性領域１０５のうちポリシリコン膜１１２及びサイドウォールスペーサ１３１ｂの両側方であって、Ｐ型エクステンション領域１４５の外側に位置する領域にＰ型ソース／ドレイン領域１４２を形成する。本工程においても、ドーピング境界１０９が不純物導入の境界となっている。
【００３７】
次に、Ｎ型ソース／ドレイン領域１３２の上面部、Ｐ型ソース／ドレイン領域１４２の上面部、及びポリシリコン膜１１２の上面部を選択的にシリサイド化し、シリサイド膜１３４、１４４、１１１を形成する。ここで、ポリシリコン膜１１２とその上に形成されたシリサイド膜１１１とを合わせたものがゲート配線１０３となる。
【００３８】
以上の工程により、活性領域１０４上にはＮチャネル型ＭＩＳＦＥＴが形成され、活性領域１０５上にはＰチャネル型ＭＩＳＦＥＴが形成される。なお、活性領域１０４のうち２つのＮ型ソース／ドレイン領域１３２の間であって、ゲート配線１０３の直下に位置する領域は、Ｎチャネル型ＭＩＳＦＥＴのチャネル領域８０となっており、活性領域１０５のうち２つのＰ型ソース／ドレイン領域１４２の間であって、ゲート配線１０３の直下に位置する領域は、Ｐチャネル型ＭＩＳＦＥＴのチャネル領域９０となっている。
【００３９】
また、上述のシリサイド形成工程においては、ポリシリコン膜１１２の上面部を一部シリサイド化しているが、ポリシリコン膜１１２の上面部以外や、ポリシリコン膜１１２の全体をシリサイド化してもよい。
【００４０】
次に、応力印加膜を形成する工程を説明する。
【００４１】
まず、図２（ａ）に示すように、半導体基板１２２上の全面に例えばシリコン窒化物からなる引張り応力膜１５１を、５０ｎｍ程度の厚さで形成する。引張り応力膜１５１を形成する方法としては、例えばシリコン窒化膜を熱化学気相成長法（Thermal Chemical Vapor Deposition；熱ＣＶＤ法）で形成する方法が用いられる。また、別の方法としては、Low Pressure CVD(ＬＰＣＶＤ)法によりシリコン窒化膜を形成する方法があり、さらにPlasma Enhanced CVD(ＰＥＣＶＤ)法によりシリコン酸窒化膜（ＳｉＯＮ膜）を形成した後にアニーリングを行う方法や、引張り応力を印加するシリコン酸化膜を引張り応力膜として形成する方法もある。なお、本工程で形成される引張り応力膜１５１は、応力印加膜であり、これと接触する部材に対して引張り応力を印加する膜である。
【００４２】
次に、フォトレジスト１５２を引張り応力膜１５１のうちＮチャネル型ＭＩＳＦＥＴ形成領域１０１上に形成された部分を覆うように形成する。ここで、フォトレジスト１５２は、ゲート配線１０３におけるドーピング境界１０９から平面距離にして所定の距離（例えば０．１μｍ程度）だけＰチャネル型ＭＩＳＦＥＴ形成領域１０２側に入った領域上まで形成される。ドーピング境界１０９の位置は、平面視において、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２との境界位置と重なる。
【００４３】
次に、図２（ｂ）に示すように、フォトレジスト１５２をマスクとして公知の選択的エッチング技術を用いて引張り応力膜１５１をパターニングし、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１を覆う引張り応力膜１５１ａを形成する。
【００４４】
次に、図２（ｃ）に示すように、フォトレジスト１５２の表面部分をアッシングすることによりフォトレジスト１５２を後退させ、フォトレジスト１５２よりもサイズが小さいフォトレジスト１５２ａを形成する。本工程により、フォトレジスト１５２ａのゲート幅方向（ゲート配線１０３の延伸方向に平行な方向）の端部位置はドーピング境界１０９よりもＮチャネル型ＭＩＳＦＥＴ形成領域１０１側に入り込むこととなる。このため、フォトレジスト１５２に覆われていた引張り応力膜１５１ａにおける周辺部分は、フォトレジスト１５２ａから露出することとなる。なお、フォトレジスト１５２のゲート幅方向の後退量（縮小幅）はアッシング条件の変更により容易に調節できる。
【００４５】
次に、図３（ａ）に示すように、フォトレジスト１５２ａをマスクとして、公知の選択的エッチング技術を用いて、図２（ｃ）に示す工程で一部露出させた引張り応力膜１５１ａを膜厚方向に一部のみエッチングし、露出部分の膜厚を薄くする。ここで、図３（ａ）では、引張り応力膜１５１のうち薄膜化された部分を引張り応力膜１５１ｂとして示し、フォトレジスト１５２ａに覆われた残りの部分を引張り応力膜１５１ａとして示す。
【００４６】
このように、引張り応力膜１５１ｂは、フォトレジスト１５２の後退（縮小）による自己整合技術により形成されるので、後退量（縮小幅）を精度良くコントロール可能であり、さらに加工のための追加工程数も少なくなるため、後述の応力緩和領域を低コストで形成することができる。
【００４７】
引張り応力膜１５１ａにより、活性領域１０４の上面近傍には引張り応力が加えられる。この引張り応力に応じてゲート配線１０３下のチャネル領域８０に引張り歪みが生じ、この引張り歪みによってＮチャネル型ＭＩＳＦＥＴのチャネル領域での電子の移動度が向上する。また、ゲート配線１０３のうち引張り応力膜１５１ａ、１５１ｂに覆われた部分にも引張り応力が加えられることになる。
【００４８】
ここで、図９は、応力印加膜の膜厚と、ゲート配線内部に生じる応力との関係の一例を示す図である。同図に示すように、一般に、応力印加膜がその下部構造に応力を及ぼす場合、下部構造内部に発生する応力は応力印加膜の膜厚の増加に応じて増加するが、応力印加膜の膜厚の増加に対して飽和していく傾向にある。本実施形態に係る製造方法では、引張り応力膜１５１ｂに覆われたゲート配線１０３内部の応力を、引張り応力膜１５１ａに覆われたゲート配線１０３内部の応力の約半分に緩和するために、引張り応力膜１５１ｂの厚さを３０ｎｍとなるように加工する。また、応力緩和をより効果的に行うため、フォトレジスト１５２からフォトレジスト１５２ａへのレジスト後退量を、例えばゲート配線１０３の幅（すなわちゲート長）５０ｎｍの１〜２倍程度とすることが好ましい。
【００４９】
次に、図３（ｂ）に示すように、フォトレジスト１５２ａを除去した後、例えば酸化シリコンからなるエッチングストップ膜１５３を半導体基板１２２上の全面に形成する。
【００５０】
続いて、図３（ｃ）に示すように、圧縮応力膜１５５を例えば５０ｎｍの厚さで半導体基板１２２上の全面に形成後、フォトレジスト１５６をＰチャネル型ＭＩＳＦＥＴ形成領域１０２を覆うように形成する。フォトレジスト１５６は、ドーピング境界１０９から所定の距離（例えば０．１μｍ程度）だけＮチャネル型ＭＩＳＦＥＴ形成領域１０１側に入った領域上まで形成される。本工程で形成される圧縮応力膜１５５は、応力印加膜であり、これと接触する部材に対して圧縮応力を印加する膜である。
【００５１】
なお、圧縮応力膜１５５として、例えばＰＥＣＶＤ法により形成されたシリコン窒化膜や、２００〜４００℃程度の低温で形成されたシリコン窒化膜、又は圧縮応力を有するシリコン酸化膜などを用いてもよい。本実施形態では、シリコン窒化膜を用いた例を説明する。
【００５２】
次に、図４（ａ）に示すように、フォトレジスト１５６をマスクとして、エッチングストップ膜１５３に対して十分な選択比を持った公知の選択的エッチング技術を使用して、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１上の圧縮応力膜１５５を選択的に除去し、圧縮応力膜１５５ａをＰチャネル型ＭＩＳＦＥＴ形成領域１０２上に形成する。このとき、圧縮応力膜１５５ａの一部は引張り応力膜１５１ｂに乗り上げた形とする。
【００５３】
次に、図４（ｂ）に示すように、フォトレジスト１５６の表面部分をアッシングすることによりフォトレジスト１５６を後退させ、フォトレジスト１５６よりもサイズが小さいフォトレジスト１５６ａを形成する。本工程により、フォトレジスト１５６ａのゲート幅方向の端部位置はドーピング境界１０９よりもＰチャネル型ＭＩＳＦＥＴ形成領域１０２側に入ることとなる。このため、フォトレジスト１５６に覆われていた圧縮応力膜１５５ａにおける周辺部分は、フォトレジスト１５６ａから露出することとなる。なお、フォトレジスト１５６のゲート幅方向の後退量（縮小幅）はゲート配線幅の１〜３倍程度とすることが好ましい。
【００５４】
次に、図５（ａ）に示すように、フォトレジスト１５６ａをマスクとして、公知の選択的エッチング技術を用いて、図４（ｂ）に示す工程で一部露出させた圧縮応力膜１５５ａを膜厚方向に一部のみエッチングし、露出部分の膜厚を薄くする。ここで、図５（ａ）では、圧縮応力膜１５５のうち薄膜化された部分を圧縮応力膜１５５ｂとして示し、フォトレジスト１５６ａに覆われた残りの部分を圧縮応力膜１５５ａとして示す。圧縮応力膜１５５ｂの厚さは例えば３０ｎｍとし、圧縮応力膜１５５ｂに覆われるゲート配線１０３内部の応力を、圧縮応力膜１５５ａに覆われたゲート配線１０３内部の応力の約半分となるよう調整する。
【００５５】
このように、圧縮応力膜１５５ａにより、活性領域１０５の上面近傍には圧縮応力が加えられる。この圧縮応力に応じてチャネル領域９０に圧縮歪みが生じ、この圧縮歪みによってＰチャネル型ＭＩＳＦＥＴのチャネル領域９０での正孔の移動度が向上する。また、ゲート配線１０３のうち圧縮応力膜１５５ａ、１５５ｂに覆われた部分にも圧縮応力が加えられることになる。
【００５６】
次に、図５（ｂ）に示すように、フォトレジスト１５６ａを除去し、半導体基板１２２上の全面にシリコン酸化物又はシリコン酸窒化物からなるパッシベーション膜２５０を形成した後、マスク２６０を用いてパッシベーション膜２５０を部分的にエッチングし、ゲート配線１０３のシリサイド膜１１１ならびにＰ型ソース／ドレイン領域上のシリサイド膜及びＮ型ソース／ドレイン領域上のシリサイド膜に達するコンタクトホール２５２を形成する。コンタクトホール２５２の形成位置は、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとが重なった位置に限られない。次に、マスク２６０を除去してから、公知の方法によりコンタクトホール２５２を埋めるコンタクトプラグの形成や配線の形成等を行う。以上の工程により、本実施形態の半導体装置が作製できる。
【００５７】
本実施形態の製造方法では、図５（ａ）に示すように、薄膜化された引張り応力膜１５１ｂと圧縮応力膜１５５ｂとは互いに重なり合うように形成されている。このような形状にすることにより、両応力印加膜が重なる領域下に加わる応力が緩和される効果に加え、以下二点の効果がある。図６（ａ）、（ｂ）は、参考例に係る半導体装置を示す断面図であり、上記形状の効果を説明するための図である。
【００５８】
まず、一つ目の効果は、ゲート配線１０３上部のシリサイド膜１１１の加工ダメージの軽減である。
【００５９】
もし、図６（ａ）に示す参考例に係る半導体装置のように、引張り応力膜１１５１と圧縮応力膜１１５５とが重ならず、両者が間隔を開けて設けられている場合、引張り応力膜１１５１と圧縮応力膜１１５５との間に位置するポリシリコン膜１１２上のシリサイド膜１１１は、引張り応力膜１５１のパターン加工時のエッチングダメージと、圧縮応力膜１５５のパターン加工時のエッチングダメージとを重複して受ける。さらに、この参考例では、引張り応力膜１１５１と圧縮応力膜１１５５との間に位置するシリサイド膜１１１は層間絶縁膜又はパッシベーション膜を形成するまで露出した状態となるため、その後に洗浄工程を行う場合には洗浄液に晒されてしまう。そのため、シリサイド膜１１１が浸食などを受け、当該浸食部分で断線しやすくなるという不具合が発生する。しかしながら、本実施形態の半導体装置のように、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとが重なり合う構造とすることにより上記不具合の発生を回避することができる。
【００６０】
二つ目の効果は、薄膜化された引張り応力膜１５１ｂと圧縮応力膜１５５ｂとを互いに重なり合うように形成することにより、引張り応力膜１５１と圧縮応力膜１５５ｂとが互いに重なった領域で、両応力印加膜を薄膜化しないで重ねた場合と比べて応力印加膜の膜厚の合計を低減させることができることである。すなわち、図５（ａ）に示す本実施形態の半導体装置において、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとが重なった部分の応力印加膜の合計膜厚は、図６（ｂ）に示す参考例に係る半導体装置において、引張り応力膜１１５１と圧縮応力膜１１５５とが重なった部分の応力印加膜の合計膜厚の例えば半分程度になっている。
【００６１】
また、応力印加膜の形成後、図５（ｂ）に示すコンタクトホール２５２の形成工程では、公知のリソグラフィー技術とドライエッチング技術を使用して、まずパッシベーション膜２５０のみをエッチングする。この際使用するドライエッチングは、パッシベーション膜２５０の下にある引張り応力膜１５１ａ、１５１ｂ及び圧縮応力膜１５５ａ、１５５ｂに対して十分な選択比を持った条件で行われるので、引張り応力膜１５１ａ、１５１ｂ及び圧縮応力膜１５５ａ、１５５ｂをエッチングストッパーとして用いることができる。従って、適切なオーバーエッチング条件を設定することで、たとえ半導体基板１２２上でパッシベーション膜２５０の厚みが場所ごとに異なっても、パッシベーション膜２５０のエッチング残りを生じることなくエッチングすることができる。その次に、下地の引張り応力膜１５１ａ、１５１ｂ及び圧縮応力膜１５５ａ、１５５ｂをエッチングして、コンタクトホール２５２を半導体基板１２２上面又はゲート配線１０３上面まで開口する。
【００６２】
しかしながら、図６（ａ）に示す参考例のように、半導体基板１２２及びゲート配線１０３でパッシベーション膜のエッチング時に引張り応力膜１１５１又は圧縮応力膜１１５５に覆われていない部分があると、パッシベーション膜のエッチング時にその部分でエッチングをストップできない。そのため、オーバーエッチングをする際に、半導体基板１２２やゲート配線１０３をエッチングしてしまう。従って、図６（ａ）に示す参考例に係る半導体装置では、引張り応力膜１１５１又は圧縮応力膜１１５５に覆われていない部分にはコンタクトホールを配置することができず、回路レイアウトが制約を受ける。その結果、チップサイズが大きくなり、半導体装置のコスト上昇を招いてしまう。
【００６３】
これに対し、図６（ｂ）に示す参考例では、ＤＳＬ技術を適用した半導体装置において、エッチングストッパーとして用いられる引張り応力膜１１５１と圧縮応力膜１１５５とが、その端部において互いに重なり合うように形成されることで、オーバーエッチングの際にゲート配線等にダメージが生じるのを防いでいる。しかし、引張り応力膜１１５１と圧縮応力膜１１５５とが重なり合った部分では、エッチングストッパーの厚みが他の部分よりも厚くなるので、この場所にコンタクトホールを配置した場合、マスク１２００を用いたパッシベーション膜１２５０のエッチング完了後に引張り応力膜１１５１及び圧縮応力膜１１５５をエッチングする際にエッチングが不十分となる。そのため、図６（ｂ）に示す参考例に係る半導体装置においても引張り応力膜１１５１と圧縮応力膜１１５５とが重なった領域では良好なコンタクトホールを形成できず、回路レイアウトが制約を受ける。
【００６４】
これに対し、本実施形態に係る半導体装置においては、図５（ｂ）に示すように、薄膜化した引張り応力膜１５１ｂと圧縮応力膜１５５ｂとを互いに重なり合うように形成しているので、エッチングストッパーとして機能する膜の厚みを薄膜化されない引張り応力膜１５１ａや圧縮応力膜１５５ａ単層の場合とほぼ同じ厚みとすることができる。従って、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとが重ね合わされた領域にコンタクトホール２５２を配置しても、エッチングストッパーとして機能する引張り応力膜１５１ｂ及び圧縮応力膜１５５ｂのエッチング時にエッチング不足が生じることがなく、良好なコンタクトホール２５２を形成することができる。
【００６５】
上記二つの効果により、本実施形態に係る半導体装置のように、引張り応力膜の周辺部と圧縮応力膜の周辺部とを、それぞれ薄膜化した状態で重ね合わせることにより、ゲート配線上のシリサイド膜にダメージが生じるのを回避できるとともに、コンタクトホールを引張り応力膜と圧縮応力膜の重ねあわせ領域にも配置することができるようになる。
【００６６】
図７は、以上の工程を経て得られる本実施形態の半導体装置を示す断面図であり、図８は、本実施形態の半導体装置を示す平面図である。なお図７、図８は、図５（ｂ）に示す半導体装置からフォトレジスト１５６ａを除去した状態を示している。
【００６７】
以下、図７を用いて、本実施形態に係る半導体装置において、応力緩和領域がいかに形成されているかを説明する。
【００６８】
図７に示すように、本実施形態の半導体装置においては、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２との境界近傍に、薄膜化された引張り応力膜１５１ｂと薄膜化された圧縮応力膜１５５ｂとが重なる領域１６１が存在する。この領域１６１のゲート幅方向の両側には、半導体基板１２２及びゲート配線１０３が引張り応力膜１５１ｂのみに覆われている領域１６２と、半導体基板１２２及びゲート配線１０３が圧縮応力膜１５５ｂのみに覆われている領域１６３とが形成されている。
【００６９】
まず、領域１６２内では、膜厚の小さい引張り応力膜１５１ｂのみがゲート配線１０３を覆っているので、ゲート配線１０３内部に発生する応力は、引張り応力膜１５１ａに覆われている領域１６４内でゲート配線１０３内部に発生する応力と同じ方向の応力であり、且つ約半分の大きさとなっている。すなわち、ゲート配線１０３の領域１６２が有する引張り応力は、領域１６４が有する引張り応力の約半分である。
【００７０】
次に、領域１６１内では、ゲート配線１０３が引張り応力膜１５１ｂと圧縮応力膜１５５ｂの両方に覆われているため、応力がほぼキャンセルしあい、ゲート配線１０３内部の応力はほぼ０となる。
【００７１】
そして、領域１６３内では、ゲート配線１０３は圧縮応力膜１５５ｂにのみ覆われているので、ゲート配線１０３内部に発生する応力は、圧縮応力膜１５５ａに覆われている領域１６５の約半分となる。言い換えれば、領域１６３が有する圧縮応力は、領域１６５の有する圧縮応力の約半分である。
【００７２】
このように、ゲート配線１０３内では、引張り応力方向を＋と定義した場合、領域１６４、１６２、１６１、１６３、１６５での応力比は概ね１：０.５：０：−０.５：−１となり、応力が領域１６２、１６１、及び１６３の三段階で緩和されていることが分かる。すなわち、それぞれ応力が緩和されている領域１６２と、領域１６１と、領域１６３とを合わせた領域１６０を応力緩和領域とみなすことができる。
【００７３】
また、ゲート配線１０３におけるドーピング境界１０９は、必ずしも応力緩和領域である領域１６０内にある必要はないが、領域１６０内にあればより好ましい。さらに、ゲート配線１０３におけるドーピング境界１０９が、ゲート配線１０３内の応力がほぼ０となっている領域１６１内にあれば特に好ましい。これは、ドーピング境界１０９においては、ポリシリコン膜１１２の膜質と、ポリシリコン膜１１２上に形成されたシリサイド膜１１１の膜質が不連続に変化するため、この部分でゲート配線１０３が断線する危険性が最も高くなるからである。よって、ドーピング境界１０９を最もストレスの低い領域１６１内に置くことにより、ゲート配線１０３の断線を最も効果的に防止することができる。
【００７４】
なお、図６（ｂ）に示すように、引張り応力膜１１５１と圧縮応力膜１１５５とを部分的に薄膜化せずに各端部を重ね合わせた場合、その重なり領域ではゲート配線１０３に加わる応力を相殺してゲート配線１０３内の応力をほぼゼロにしうる。しかし、上述したように応力印加膜を薄膜化せず重ね合わせると、重ね合わせ部分ではコンタクトホールが良好に形成できなくなる。さらにこの場合、ゲート配線１０３内部での応力比は、重なり領域でのみ応力をほぼキャンセルできるだけなので、引張り応力膜１１５１のみが設けられた領域、応力印加膜が重ね合わされた領域、及び圧縮応力膜１１５５のみが設けられた領域でそれぞれゲート配線１０３内での応力比は１：０：−１となる。従って、各領域での応力変化が十分に小さくなっていない。
【００７５】
また、図６（ａ）に示す参考例のように、引張り応力膜１１５１と圧縮応力膜１１５５とを間隔を空けて配置しても、引張り応力膜１１５１と圧縮応力膜１１５５との間に位置する領域下のゲート配線１０３内の応力はほぼ０とすることができるため、応力緩和としての効果はある。しかしながら、上述したように引張り応力膜１１５１と圧縮応力膜１１５５とを間隔を空けて配置すると、引張り応力膜１１５１と圧縮応力膜１１５５との間に位置する領域下では、コンタクトホール形成時に応力印加膜によるエッチングストップができない上、ポリシリコン膜１１２上のシリサイド膜１１１が後工程で露出されたままとなることでダメージを受けるおそれがある。さらにこの場合、空隙部分で応力を０にすることができるだけなので、引張り応力膜１１５１のみが設けられた領域、応力印加膜が重ね合わされた領域、及び圧縮応力膜１１５５のみが設けられた領域において、ゲート配線１０３内部の応力比は１：０：−１となる。従って、各領域の境界で応力変化を十分に小さくすることができない。
【００７６】
以上のように本実施形態に係る方法によれば、二種類の応力印加膜を自己整合技術によってそれぞれ一部薄膜化することにより、ゲート配線１０３内部に発生する応力を三段階で緩和する応力緩和領域を形成できるので、ゲート配線１０３の断線を効果的に防止でき、低コストで高歩留り、且つ信頼性の高い半導体装置を提供することができる。
【００７７】
なお、応力緩和領域である領域１６０には、素子分離領域１０６が設けられており、Ｎチャネル型ＭＩＳＦＥＴのチャネル領域８０及びＰチャネル型ＭＩＳＦＥＴのチャネル領域９０の両方から十分に離れているので、引張り応力膜１５１ａによるＮチャネル型ＭＩＳＦＥＴにおけるキャリア移動度の向上効果、及び圧縮応力膜１５５ａによるＰチャネル型ＭＩＳＦＥＴにおけるキャリア移動度の向上効果は応力緩和領域を形成しない場合と同等である。
【００７８】
なお、本実施形態では、引張り応力膜１５１を圧縮応力膜１５５の前に形成したが、この順番は逆でも同等の効果を得ることができる。
【００７９】
以上の方法によって製造される本実施形態の半導体装置は、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２とが互いに隣接して形成された半導体基板１２２と、半導体基板１２２の上部に形成された素子分離領域１０６と、半導体基板１２２のＮチャネル型ＭＩＳＦＥＴ形成領域１０１内に形成されたＰウェル１２１と、半導体基板１２２のＰチャネル型ＭＩＳＦＥＴ形成領域１０２内に形成されたＮウェル１２０と、Ｎウェル１２０の上部であって素子分離領域１０６に囲まれた領域に形成されたＰ型の活性領域１０４と、半導体基板１２２（Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２）の上部であって素子分離領域１０６に囲まれるとともに、素子分離領域１０６を間に挟んで活性領域１０４に隣接する領域に形成されたＮ型の活性領域１０５と、活性領域１０４上に形成されたゲート絶縁膜１１３ａと、活性領域１０５上に形成されたゲート絶縁膜１１３ｂと、少なくともゲート絶縁膜１１３ａ上から素子分離領域１０６上を越えてゲート絶縁膜１１３ｂ上にまで延伸するゲート配線１０３と、ゲート配線１０３の側面上に形成されたサイドウォールスペーサとを備えている。活性領域１０４のうちゲート配線１０３の両側方に位置する領域にはＮ型ソース／ドレイン領域（図示せず）が形成されており、活性領域１０５のうちゲート配線１０３の両側方に位置する領域にはＰ型ソース／ドレイン領域が形成されている。
【００８０】
図７では、サイドウォールスペーサのうちＮチャネル型ＭＩＳＦＥＴ形成領域１０１上に形成された部分を便宜的にサイドウォールスペーサ１３１ａとして示し、サイドウォールスペーサのうちＰチャネル型ＭＩＳＦＥＴ形成領域１０２上に形成された部分をサイドウォールスペーサ１３１ｂとして示している。
【００８１】
ゲート配線１０３は、活性領域１０４、１０５上及び素子分離領域１０６上に形成されたポリシリコン膜１１２と、ポリシリコン膜１１２上に形成されたシリサイド膜１１１とで構成されている。ゲート配線１０３のうち活性領域１０４上に位置する部分は、Ｎチャネル型ＭＩＳＦＥＴのゲート電極となっており、ゲート配線１０３のうち活性領域１０５上に位置する部分は、Ｐチャネル型ＭＩＳＦＥＴのゲート電極となっている。また、ゲート配線１０３のうちＮチャネル型ＭＩＳＦＥＴ形成領域１０１上に形成された部分にはＮ型不純物が導入され、ゲート配線１０３のうちＰチャネル型ＭＩＳＦＥＴ形成領域１０２上に形成された部分にはＰ型不純物が導入されている。図７等では、ゲート配線１０３において、異なる導電型の不純物が導入された部分同士の境界を、ドーピング境界１０９として図示している。
【００８２】
また、活性領域１０４のうちゲート配線１０３の両側方に位置する領域にはＮ型エクステンション領域及びＮ型ソース／ドレイン領域（図示せず）が形成されており、活性領域１０４のうち２つのＮ型ソース／ドレイン領域に挟まれ、ゲート配線１０３の直下に位置する領域にはＮチャネル型ＭＩＳＦＥＴのチャネル領域８０が形成されている。
【００８３】
活性領域１０５のうちゲート配線１０３の両側方に位置する領域にはＰ型エクステンション領域及びＰ型ソース／ドレイン領域（図示せず）が形成されており、活性領域１０５のうち２つのＰ型ソース／ドレイン領域に挟まれ、ゲート配線１０３の直下に位置する領域にはＰチャネル型ＭＩＳＦＥＴのチャネル領域９０が形成されている。
【００８４】
また、活性領域１０４を含むＮチャネル型ＭＩＳＦＥＴ形成領域１０１上には、ゲート配線１０３の一部及びサイドウォールスペーサ１３１ａを少なくとも覆う引張り応力膜１５１が形成されており、活性領域１０５を含むＰチャネル型ＭＩＳＦＥＴ形成領域１０２上には、ゲート配線１０３の一部及びサイドウォールスペーサ１３１ｂを少なくとも覆う圧縮応力膜１５５が形成されている。
【００８５】
引張り応力膜１５１のうち周辺部分は他の部分に比べて薄膜化されており、この薄膜化された部分（すなわち引張り応力膜１５１ｂ）は、例えばＮチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２との境界（ドーピング境界１０９）上を少なくとも覆っている。引張り応力膜１５１のうち薄膜化されていない部分（すなわち引張り応力膜１５１ａ）は、少なくとも活性領域１０４及びその上のゲート配線１０３を覆っている。チャネル領域８０には、ゲート配線１０３の一部であるゲート電極を介して引張り応力膜１５１ａから印加された応力が印加されるので、チャネル領域８０内には引張り歪みが生じる。
【００８６】
圧縮応力膜１５５のうち周辺部分は他の部分に比べて薄膜化されており、この薄膜化された部分（すなわち圧縮応力膜１５５ｂ）は、例えばドーピング境界１０９と同じ位置にあるＮチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２との境界上を少なくとも覆っている。圧縮応力膜１５５のうち薄膜化されていない部分（すなわち圧縮応力膜１５５ａ）は、少なくとも活性領域１０５及びその上のゲート配線１０３を覆っている。チャネル領域９０には、ゲート配線１０３の一部であるゲート電極を介して圧縮応力膜１５５ａから印加された応力が印加されるので、チャネル領域９０内には圧縮歪みが生じる。
【００８７】
さらに、上述のように、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとは、引張り応力膜１５１上のエッチングストップ膜１５３を介して一部が重ね合わされている。上述のように、ゲート配線１０３は、応力印加膜のうち引張り応力膜１５１ｂのみに覆われた領域１６２、引張り応力膜１５１ｂと圧縮応力膜１５５ｂとが重なった領域１６１、及び応力印加膜のうち圧縮応力膜１５５ｂのみに覆われた領域１６３で構成された領域１６０を有している。この領域１６０は、両応力印加膜から受ける合計の応力が緩和された応力緩和領域となっている。ゲート配線１０３におけるドーピング境界１０９がこの領域１６０内にあれば、図６（ａ）、（ｂ）に示す参考例に係る半導体装置に比べてドーピング境界１０９付近におけるゲート配線１０３内部の応力を効果的に低減することができるので、シリサイド膜１１１の破損、ゲート配線１０３の断線等の不具合の発生頻度を大幅に低減することが可能となる。
【００８８】
また、領域１６１では、上述のようにコンタクトホールを形成することが可能となっているので、設計の自由度を向上させることもできる。
【００８９】
なお、本実施形態では、領域１６１においてゲート配線１０３が有する応力はほぼゼロである例について説明したが、引張り応力膜１５１ｂの膜厚と圧縮応力膜１５５ｂの膜厚によっては、領域１６２及び領域１６３よりも低減された範囲内で領域１６１が引張り応力又は圧縮応力を有することがある。
【００９０】
（第２の実施形態）
図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。以下、本実施形態の半導体装置の製造方法について説明する。
【００９１】
まず、図１０（ａ）に示す工程で、引張り応力膜１５１を約５０ｎｍの厚さで形成する工程までは第１の実施形態と共通である（図２（ａ）参照）。この引張り応力膜１５１の形成後、例えばシリコン酸化物からなるエッチングストップ膜１７０を引張り応力膜１５１上に形成する。次いで、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１を覆うようにフォトレジスト１７１をパターニングする。
【００９２】
次に、図１０（ｂ）に示すように、フォトレジスト１７１をマスクとする公知のエッチング技術を用いて、エッチングストップ膜１７０及び引張り応力膜１５１を部分的に除去し、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１を覆う引張り応力膜１５１ｃと、その上のエッチングストップ膜１７０ａを形成する。
【００９３】
次に、図１０（ｃ）に示すように、フォトレジスト１７１を除去した後、半導体基板１２２上の全面に圧縮応力膜１７２を約５０ｎｍの厚さで形成する。次いで、Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２を覆うようにフォトレジスト１７３をパターニングする。
【００９４】
次に、図１１（ａ）に示すように、フォトレジスト１７３をマスクとして、エッチングストップ膜１７０に対して十分な選択比を持った条件でエッチングを行って、圧縮応力膜１７２を部分的に除去し、圧縮応力膜１７２ａを形成する。ここで、圧縮応力膜１７２ａは、活性領域１０４と活性領域１０５との間に位置する素子分離領域１０６の上方で、引張り応力膜１５１ｃと一部重なるように形成される。その後、フォトレジスト１７３を除去する。なお、本工程で、引張り応力膜１５１ｃと圧縮応力膜１７２ａとが重ね合わされた領域のゲート幅方向の長さは、デザインルールに応じて適宜設定される。
【００９５】
次に、図１１（ｂ）に示すように、フォトレジスト１７４を形成後、半導体装置において応力緩和領域となる領域１７６を開口するようにフォトレジスト１７４をパターニングする。領域１７６は、引張り応力膜１５１ｃと圧縮応力膜１７２ａとが重なった領域と、そのゲート幅方向の両側にある引張り応力膜１５１ｃのみが設けられた領域及び圧縮応力膜１７２ａのみが設けられた領域とを含む。本実施形態の方法ではゲート配線１０３の幅を５０ｎｍとしているが、領域１７６のゲート幅方向の長さはゲート配線幅の２〜４倍程度とするのが好ましい。
【００９６】
その後、フォトレジスト１７４をマスクにして、応力緩和元素イオン１７５を注入する。応力緩和元素としては、Ｓｉよりも原子半径が大きいものが望ましく、例えばＧｅ 、Ｓｉ 、Ａｓ 、Ｉｎ 、Ｓｂなどが好ましく用いられる。ただし、応力緩和元素としてＳｉを用いてもよい。また、本工程でイオン注入の条件としては、引張り応力膜１５１ｃと圧縮応力膜１７２ａの厚みを考慮し、両応力印加膜下のゲート配線１０３内のシリサイド膜１１１や、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース／ドレイン領域上のシリサイド膜（図示せず）及びＰチャネル型ＭＩＳＦＥＴのＰ型ソース／ドレイン領域上のシリサイド膜に、注入されたイオンが達しない条件とする。具体的には、イオン注入エネルギーを５ＫｅＶ〜１００ＫｅＶ、ドーズ量を０.５×１０14〜１.０×１０15／ｃｍ２程度の範囲に設定する。  このイオン注入の結果、例えば引張り応力膜１５１ｃと圧縮応力膜１７２ａとしてシリコン窒化膜（ＳｉＮ）を用いた場合、注入された応力緩和元素イオン１７５がＳｉ−Ｎ結合を切断し、応力緩和元素イオン１７５が注入された領域の引張り応力膜１５１ｃと圧縮応力膜１７２ａの応力を局所的に緩和又は解消できる。
【００９７】
次に、図１１（ｃ）に示すように、フォトレジスト１７４を除去することで、本実施形態の半導体装置を作製できる。
【００９８】
以上の方法で作製された本実施形態の半導体装置は、引張り応力膜１５１ｃと圧縮応力膜１７２ａの構成が異なっており、それ以外の構成は図７（ａ）に示す第１の実施形態と同じである。
【００９９】
図１１（ｃ）に示すように、ゲート配線１０３は、引張り応力膜１５１ｃのうち引張り応力が緩和されていない部分のみに覆われた領域１８０と、引張り応力膜１５１ｃのうち応力緩和元素イオン１７５の注入により引張り応力が緩和された部分のみに覆われた領域１７７と、引張り応力膜１５１ｃと圧縮応力膜１７２ａのうち応力緩和元素イオン１７５の注入により圧縮応力が緩和された部分とに重ねて覆われた領域１７８と、圧縮応力膜１７２ａのうち圧縮応力が緩和された部分のみに覆われた領域１７９と、圧縮応力膜１７２ａのうち圧縮応力が緩和されていない部分のみに覆われた領域１８１とを有することになる。
【０１００】
領域１７７、１７９ではゲート配線１０３内の応力が、領域１８０、１８１でのゲート配線１０３内の応力に比べて大きく低減されている。また、領域１７８では、引張り応力膜１５１ｃから印加される応力から、圧縮応力膜１７２ａの緩和後の応力を引いた分の応力がゲート配線１０３に加わるが、領域１８０、１８１に比べるとゲート配線１０３が受ける応力は小さくなっている。
【０１０１】
以上のように、本実施形態では領域１７７、領域１７８、領域１７９を合わせた領域１７６を応力緩和領域として形成することができる。このため、応力緩和領域でのゲート配線１０３の断線の発生を抑えることができる。また、ゲート配線１０３におけるドーピング境界１０９は、応力緩和領域である領域１７６内にあることが好ましい。これはポリシリコン膜１１２の膜質と、ポリシリコン膜１１２上に形成したシリサイド膜１１１の膜質がドーピング境界１０９付近で不連続に変化するため、この部分でゲート配線１０３の断線が発生しやすくなっているからである。
【０１０２】
なお、本実施形態の半導体装置では、引張り応力膜１５１ｃと圧縮応力膜１７２ａとが第１の実施形態の半導体装置と異なり、薄膜化されることなく重ねあわされている。このため、本実施形態の半導体装置では、コンタクトホールを形成する際のレイアウト上の自由度は低下する。しかしながら、応力緩和の度合を応力緩和元素イオン１７５の注入条件によってきめ細かくコントロールすることができ、なおかつフォトレジストを使用したイオン注入法を用いることで局所的な応力緩和ができるので、応力緩和領域自体のレイアウト自由度は高くなる。
【０１０３】
なお、本実施形態に係る製造方法では、引張り応力膜１５１を圧縮応力膜１７２の前に形成したが、この順番は逆でも同等の効果が得られる。
【０１０４】
また、図１１（ｃ）に示す工程以降では、コンタクトホール及びコンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。
【０１０５】
以上のように、本実施形態の半導体装置の製造方法によれば、応力緩和元素イオン１７５の注入により応力印加膜から加わる応力を、ゲート配線１０３内で局所的に解消又は緩和できるため、ゲート配線１０３内に自由度の高い応力緩和領域を設定でき、高歩留りで、且つ信頼性高い半導体装置を実現できる。
【０１０６】
（第３の実施形態）
図１２（ａ）〜（ｃ）、図１３（ａ）、（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。また、図１３（ｃ）は、図１３（ｂ）に示す工程における半導体装置を示す平面図である。以下、本実施形態の半導体装置の製造方法について説明する。
【０１０７】
まず、図１２（ａ）に示す工程は、半導体基板１２２上にＮチャネル型ＭＩＳＦＥＴ形成領域１０１とＰチャネル型ＭＩＳＦＥＴ形成領域１０２とを形成し、その上にそれぞれＮチャネル型ＭＩＳＦＥＴ又はＰチャネル型ＭＩＳＦＥＴを形成するところまでは第１の実施形態に係る方法と同一である。ただし、Ｎ型ソース／ドレイン領域１３２上、Ｐ型ソース／ドレイン領域１４２上、及びポリシリコン膜１１２上にシリサイド膜１３４、１４４、１１１を形成する工程はまだ行っていない。
【０１０８】
次に、Ｎチャネル型ＭＩＳＦＥＴ及びＰチャネル型ＭＩＳＦＥＴを形成後、半導体基板１２２上の全面に引張り応力膜２０１を、例えば５０ｎｍの厚さで形成する。引張り応力膜２０１としては、例えば熱化学気相成長法又はＬＰＣＶＤ法により形成されたシリコン窒化膜を用いてもよい。あるいは、ＰＥＣＶＤ法によりシリコン酸窒化膜（ＳｉＯＮ膜）を形成した後にアニーリングを行う方法で引張り応力膜２０１を形成してもよい。また、引張り応力膜２０１は、引張り応力を印加するシリコン酸化膜であってもよい。
【０１０９】
引張り応力膜２０１を形成後、フォトレジスト２０２を少なくともＮチャネル型ＭＩＳＦＥＴ形成領域１０１を覆うようにパターニングする。なお、Ｐチャネル型ＭＩＳＦＥＴ形成領域１０２上には、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１との境界付近を除きフォトレジスト２０２は形成されない。すなわち、フォトレジスト２０２は、ゲート配線１０３におけるドーピング境界１０９から平面距離にして所定の距離（例えばポリシリコン膜１１２の幅（ゲート長）の１〜３倍程度）だけＰチャネル型ＭＩＳＦＥＴ形成領域１０２側に入った領域上まで形成される。
【０１１０】
次に、図１２（ｂ）に示すように、フォトレジスト２０２をマスクとする公知のエッチング技術を用いて、Ｎチャネル型ＭＩＳＦＥＴ形成領域１０１上及びＰチャネル型ＭＩＳＦＥＴ形成領域１０２のうちＮチャネル型ＭＩＳＦＥＴ形成領域１０１との境界からの距離が例えばゲート長の１〜３倍以内の領域上に、パターニングされた引張り応力膜２０１ａを形成する。
【０１１１】
次に、図１２（ｃ）に示すように、フォトレジスト２０２の表面部分をアッシングすることによりフォトレジスト２０２を後退させ、フォトレジスト２０２よりもサイズが小さいフォトレジスト２０２ａを形成する。
【０１１２】
次に、図１３（ａ）に示すように、引張り応力膜２０１ａのうちフォトレジスト２０２ａに覆われず、露出した部分を膜厚方向に一部のみエッチングし、当該露出部分の膜厚を薄くする。ここで、図１３（ａ）では、引張り応力膜２０１ａにおいて薄膜化された部分を引張り応力膜２０１ｂとして示す。本工程でエッチングされずに残された引張り応力膜２０１ｂの厚さは、例えば３０ｎｍとする。
【０１１３】
このような構成とすることにより、引張り応力膜２０１ｂがその下のポリシリコン膜１１２に及ぼす応力を、引張り応力膜２０１ａがその下のポリシリコン膜１１２に及ぼす応力の約半分程度に緩和することができる。また、引張り応力膜２０１ｂの長さはゲート電極であるポリシリコン膜１１２の幅（ゲート長）の１〜３倍程度が好ましい。
【０１１４】
このように、引張り応力膜２０１ｂは、フォトレジスト２０２の後退による自己整合技術により形成されるので、後退量を精度良くコントロールすることが可能である。さらに、加工のための追加工程数も少なくて済むため、応力緩和領域を低コストで形成することができる。
【０１１５】
続いて、図１３（ｂ）、（ｃ）に示すように、フォトレジスト２０２ａを除去する。
【０１１６】
この後、Rapid Thermal Anneal(ＲＴＡ）により、半導体基板１２２全体を、例えば１０００℃で熱処理する。このとき、引張り応力膜２０１ａと引張り応力膜２０１ｂから印加される引張り応力が、ポリシリコン膜１１２の領域２０４、２０３にそれぞれ記憶され、さらにＮチャネル型ＭＩＳＦＥＴのチャネル領域８０に、引張り応力膜２０１ａから印加された応力により生じた歪みが記憶される。
【０１１７】
次に、図示しないが、引張り応力膜２０１ａと引張り応力膜２０１ｂとを除去してから、公知の方法でポリシリコン膜１１２の上面部分と、Ｎ型ソース／ドレイン領域及びＰ型ソース／ドレイン領域の上面部分とをシリサイド化することで、シリサイド膜を形成する。その後、公知の方法によりコンタクトホールの形成、コンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。コンタクトホールを形成する際には、別途エッチングストッパーを設けてもよい。なお、以上の工程で形成されるゲート配線は、ポリシリコン膜１１２とその上に形成されたシリサイド膜とで構成されるが、シリサイド膜が形成されず、ゲート配線がポリシリコン膜のみで構成されてもよい。
【０１１８】
ここで、図１３（ｂ）に示す工程において、ゲート配線を構成するポリシリコン膜１１２は、図１３（ｂ）に示すように、引張り応力膜２０１ａに覆われた領域２０４、引張り応力膜２０１ｂに覆われ、引張り応力が緩和された領域２０３、及び引張り応力膜２０１ａにも引張り応力膜２０１ｂにも覆われていない領域２０５の３つの領域に分けられる。領域２０４、２０３、２０５においてポリシリコン膜１１２に加わる引張り応力の大きさの比は概ね１：０.５：０となり、引張り応力膜２０１ｂに覆われて応力緩和された領域２０３を設けない場合に比べると、ゲート配線の各領域の境界での応力変化量が大幅に低減されていることが分かる。
【０１１９】
領域２０４、２０３、２０５においてポリシリコン膜１１２に加わる引張り応力は、上述の方法で作製された半導体装置のゲート配線に記憶される。
【０１２０】
なお、ゲート配線（ポリシリコン膜１１２）におけるドーピング境界１０９は、応力緩和領域である領域２０３内にあることが好ましい。これは、ポリシリコン膜１１２と、ポリシリコン膜１１２上のシリサイド膜の膜質が、ドーピング境界１０９において不連続に変化するため、この部分でゲート配線が断線する危険性が最も高くなるからである。よって、ドーピング境界１０９を最もストレスの低い領域２０３内に設けることにより、ゲート配線１０３の断線を最も効果的に防止することができる。
【０１２１】
以上のように、本実施形態の半導体装置によれば、ＳＭＴを歪み印加技術として使用する際にも、応力印加膜の端部を自己整合技術を用いて薄膜化することにより、ゲート配線内に応力緩和領域を形成することができるので、ゲート配線内部の応力急変によるゲート配線の断線を効果的に防止することができ、低コストで高歩留り且つ信頼性の高い半導体装置を実現できる。
【０１２２】
なお、本実施例形態に係る半導体装置では、Ｎチャネル型ＭＩＳＦＥＴのチャネル領域８０に引張り応力膜２０１ａ、２０１ｂを使用して引張り応力を記憶させる例を示したが、この引張り応力膜２０１ａ、２０１ｂに代えて圧縮応力膜を形成し、Ｐチャネル型ＭＩＳＦＥＴのチャネル領域９０に圧縮応力膜を利用して圧縮応力を記憶させてもよい。また、図７に示すような、端部が薄膜化された形状の引張り応力膜と、端部が薄膜化された形状の圧縮応力膜とを当該端部同士で重ねて形成した後に約１０００℃で熱アニールしてこれらの応力印加膜から印加される応力をチャネル領域８０、９０及びゲート配線に記憶させてもよい。
【０１２３】
なお、本実施形態では図１３（ｂ）に示す工程の後、引張り応力膜２０１ａ、２０１ｂを除去し、シリサイド膜の形成を行っているが、図１２（ａ）に示す工程で引張り応力膜２０１を形成する前にあらかじめシリサイド膜を形成しておき、且つ図１３（ｂ）に示す工程の後に引張り応力膜２０１ａ、２０１ｂの除去を行わない場合でも、Ｎチャネル型ＭＩＳＦＥＴの移動度の向上を図りつつ、ゲート配線における各領域間での応力変化を緩和することができる。
【０１２４】
（第４の実施形態）
図１４（ａ）〜（ｃ）、図１５は、本発明の第４の実施形態に係る半導体装置の製造方法において、応力印加膜を形成した後の工程を示す断面図である。
【０１２５】
まず、図１４（ａ）に示す工程では、第３の実施形態の方法における図１２（ａ）に示す工程と同様に、活性領域１０４上にＮチャネル型ＭＩＳＦＥＴを形成し、活性領域１０５上にＰチャネル型ＭＩＳＦＥＴを形成する。なお、Ｎ型ソース／ドレイン領域上、Ｐ型ソース／ドレイン領域上、及びポリシリコン膜１１２上にシリサイド膜を形成する工程はまだ行っていない。
【０１２６】
次に、半導体基板１２２上の全面に引張り応力膜４００を、例えば５０ｎｍの厚さで成膜する。引張り応力膜４００としては、例えば熱化学気相成長法又はＬＰＣＶＤ法により形成されたシリコン窒化膜を用いてもよい。あるいは、ＰＥＣＶＤ法によりシリコン酸化窒化膜を形成した後にアニーリングを行う方法で引張り応力膜２０１を形成してもよい。また、引張り応力膜２０１は、引張り応力を印加するシリコン酸化膜であってもよい。本実施形態では、引張り応力膜４００としてシリコン窒化膜を用いる。
【０１２７】
引張り応力膜４００の形成後、半導体装置において応力緩和領域となる領域４０３に開口が設けられたフォトレジスト４０１を引張り応力膜４００上に形成する。
【０１２８】
続いて、フォトレジスト４０１をマスクとして、応力緩和元素イオン４０２を引張り応力膜４００に注入する。応力緩和元素としては、Ｓｉよりも原子半径が大きいものが望ましく、例えばＧｅ 、Ｓｉ 、Ａｓ 、Ｉｎ 、Ｓｂなどが好ましく用いられる。ただし、応力緩和元素としてＳｉを用いてもよい。ここで、イオン注入の条件は、引張り応力膜４００の厚みを考慮し、活性領域１０４、１０５の上面及びポリシリコン膜１１２の上面にまで注入されたイオンが達しないように設定する。具体的には、イオン注入エネルギーを５Ｋｅｖ〜１００Ｋｅｖ、ドーズ量を０.５×１０14〜１.０×１０15／ｃｍ2程度の範囲にする。
【０１２９】
このイオン注入の結果、注入された応力緩和元素イオン４０２が引張り応力膜４００中のＳｉ−Ｎ結合を切断し、引張り応力膜の応力を局所的に緩和又は解消する。本実施形態では、領域４０３内の引張り応力膜４００の引張り応力が、それ以外の領域の引張り応力に対して約半分となるよう応力緩和元素イオン４０２の注入条件を調整する。
【０１３０】
次に、図１４（ｂ）に示すように、フォトレジスト４０１を除去した後、引張り応力膜４００上にフォトレジスト４０４を形成した後、当該フォトレジスト４０４をパターニングする。フォトレジスト４０４は、少なくともＮチャネル型ＭＩＳＦＥＴ形成領域１０１を覆うよう形成する。
【０１３１】
次に、図１４（ｃ）に示すように、フォトレジスト４０４をマスクとして引張り応力膜４００を公知のエッチング技術を用いて選択的に除去し、活性領域１０４を含むＮチャネル型ＭＩＳＦＥＴ形成領域１０１を覆う引張り応力膜４００ａを形成する。
【０１３２】
次に、フォトレジスト４０４を除去して図１５に示す状態の半導体装置を得る。ゲート電極を構成するポリシリコン膜１１２は、引張り応力膜４００ａのうち応力緩和元素が注入されていない部分に覆われた領域４０６と、引張り応力膜４００ａのうち応力緩和元素が注入された部分に覆われた領域４０５と、引張り応力膜４００ａに覆われていない領域４０７との３つの領域に分けられる。この領域４０６、４０５、４０７でポリシリコン膜１１２に加わる引張り応力の大きさはおおよそ１：０.５：０となり、応力緩和元素が注入された引張り応力膜４００ａに覆われた領域４０５を設けない場合に比べると、ポリシリコン膜１１２における領域境界での応力変化量が大幅に緩和されていることが分かる。
【０１３３】
この後、ＲＴＡにより半導体基板１２２全体を例えば１０００℃で熱処理する。このとき、引張り応力膜４００ａにより加えられる引張り応力が、ポリシリコン膜１１２の領域４０６、４０５にそれぞれ記憶され、さらにＮチャネル型ＭＩＳＦＥＴのチャネル領域８０にも引張り応力膜４００ａにより加えられる引張り応力が記憶される。
【０１３４】
次に、引張り応力膜４００ａを除去してから、ポリシリコン膜１１２の上面部分と、Ｎ型ソース／ドレイン領域及びＰ型ソース／ドレイン領域の上面部分とをシリサイド化することで、シリサイド膜を形成する（図示せず）。その後、公知の方法によりコンタクトホールの形成、コンタクトプラグの形成、配線形成等のプロセスを経て半導体装置を完成させる。ポリシリコン膜１１２と、その上に形成されたシリサイド膜とでゲート配線が構成される。
【０１３５】
ここで、ゲート配線（ポリシリコン膜１１２）におけるドーピング境界１０９は、応力緩和領域である領域４０５内にあることが好ましい。これは、ポリシリコン膜１１２と、ポリシリコン膜１１２上のシリサイド膜１１１の膜質が、ドーピング境界１０９において不連続に変化するため、この部分でゲート配線が断線する危険性が最も高くなるからである。よって、ドーピング境界１０９を最もストレスの低い領域４０５内に設けることにより、ゲート配線１０３の断線を最も効果的に防止することができる。
【０１３６】
以上のように本実施形態の半導体装置によれば、ＳＭＴを歪み印加技術として使用する際にも、応力印加膜の端部に応力緩和元素イオンを注入することにより、ゲート配線内に応力緩和領域を形成することができるので、ゲート配線内部で応力が急激に変化することによるゲート配線の断線を効果的に防止することができる。このため、本実施形態の製造方法によれば、歩留りが高く、且つ信頼性の高い半導体装置を実現することができる。
【０１３７】
また、応力緩和領域を形成するために応力緩和元素イオンを使用する本実施形態のような方法によると、応力緩和元素イオンの注入条件により、応力緩和の程度を容易にコントロールすることができる。さらに、フォトレジスト４０１により微細な注入領域を設定できるため、レイアウト自由度の高い、微細な応力緩和領域を形成することができるので、歩留りが高く、且つ信頼性の高い半導体装置を実現できる。
【０１３８】
なお、本実施形態の方法では、Ｎチャネル型ＭＩＳＦＥＴのチャネル領域８０に引張り応力膜を使用して引張り応力を記憶させる例を示したが、同様の方法によりＰチャネル型ＭＩＳＦＥＴのチャネル領域９０に圧縮応力膜を使用して歪みを記憶させる場合でも、圧縮応力膜の端部に応力緩和元素イオンを注入することにより同様の効果を得られる。
【０１３９】
また、本実施形態では図１５に示す工程の後、引張り応力膜２０１ａ、２０１ｂを除去し、シリサイド膜の形成を行っているが、図１４（ａ）に示す工程で引張り応力膜４００を形成する前にあらかじめシリサイド膜を形成しておき、且つ図１５に示す工程の後に引張り応力膜２０１ａ、２０１ｂの除去を行わない場合でも、Ｎチャネル型ＭＩＳＦＥＴの移動度の向上を図りつつ、ゲート配線における各領域間での応力変化を緩和することができる。
【０１４０】
なお、以上で説明した半導体装置の構成及び製造方法において、各部材の構成材料やサイズ、形状、部材の形成順序などは本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【０１４１】
例えば、第１の実施形態に係る半導体装置において、ゲート配線１０３はポリシリコン膜１１２及びシリサイド膜１１１とで構成されているが、ゲート配線１０３は、いわゆるゲートファーストプロセスで製造される金属材料等で構成されていても、第１の実施形態の半導体装置と同様の断線防止効果が得られる。また、以上では半導体装置がＭＩＳＦＥＴを有する場合について説明したが、ＭＩＳＦＥＴに代えてゲート配線（ゲート電極）を有する他の半導体素子を有している場合にも、各実施形態に係る構造は適用できる。
【産業上の利用可能性】
【０１４２】
以上説明したように本発明は、ゲート配線を有する半導体装置に広く適用でき、一例としてはComplementary MOS(ＣＭＯＳ)やＳＲＡＭ等種々の半導体装置に利用可能である。
【符号の説明】
【０１４３】
８０、９０      チャネル領域
１０１      Ｎチャネル型ＭＩＳＦＥＴ形成領域
１０２      Ｐチャネル型ＭＩＳＦＥＴ形成領域
１０３      ゲート配線
１０４、１０５    活性領域
１０６      素子分離領域
１０９      ドーピング境界
１１１、１３４、１４４      シリサイド膜
１１２      ポリシリコン膜
１１３ａ、１１３ｂ      ゲート絶縁膜
１２０      Ｎウェル
１２１      Ｐウェル
１２２      半導体基板
１３１ａ、１３１ｂ    サイドウォールスペーサ 
１３２      Ｎ型ソース／ドレイン領域
１３５      Ｎ型エクステンション領域
１４２      Ｐ型ソース／ドレイン領域
１４５      Ｐ型エクステンション領域
１５１、１５１ａ、１５１ｂ、１５１ｃ      引張り応力膜
１５２、１５２ａ、１５６、１５６ａ、１７１、１７３、１７４      フォトレジスト
１５３、１７０、１７０ａ      エッチングストップ膜
１５５、１５５ａ、１５５ｂ      圧縮応力膜
１６０、１６１、１６２、１６３、１６４、１６２、１６１、１６３、１６５    領域
１７２、１７２ａ      圧縮応力膜
１７５、４０２      応力緩和元素イオン
１７６、１７７、１７８、１７９、１８０、１８１、２０３、２０４、２０５    領域
２０１、２０１ａ、２０１ｂ      引張り応力膜
２０２、２０２ａ、４０１、４０４      フォトレジスト
２５０      パッシベーション膜
２５２      コンタクトホール
２６０      マスク
４００、４００ａ      引張り応力膜
４０３、４０５、４０６、４０７      領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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