(57)【要約】【課題】とりわけ表面マークの下部に配線タングステンパッドがある場合でも、表面マークのコントラスト低下を抑制する。【解決手段】メモリチップ３１は、配線タングステン階層ＷＴＬ、第１、第２、第３アルミニウム配線階層１ＡｌＬ，２ＡｌＬ，３ＡｌＬを備える多層配線構造を備える。各配線層の間には、第１、第２、第３層間絶縁膜３１５，３１６，３１７がそれぞれ形成され、第３アルミニウム配線階層３ＡｌＬとポリイミド膜ＰＩとの間には、第４層間絶縁膜３１８が形成されている。第１のダミーパターンＤＰ１は、第１アルミニウム配線階層１ＡｌＬに形成され、第２層間絶縁膜３１６に覆われている。第２のダミーパターンＤＰ２は、第２アルミニウム配線階層２ＡｌＬに形成され、第３層間絶縁膜３１７に覆われている。第２ダミーパターンＤＰ２は、第１ダミーパターンＤＰ１よりも幅が長い。【選択図】図３Ｂ
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【特許請求の範囲】
【請求項１】
第１の配線階層と、当該第１の配線階層の上方に形成された第２の配線階層と、当該第２の配線階層の上方に形成された第３の配線階層とを含む多階層配線構造であって、
第１の配線階層として形成された第１の配線層と、前記第１の配線層の上部に位置する領域に前記第２の配線階層として形成された複数の第１のパターンと、前記第１の配線層の上部に位置する領域に前記第３の配線階層として形成された第１のマークとを含む、前記多階層配線構造を備えることを特徴とする半導体装置。
【請求項２】
第１の面に前記多階層配線構造が形成された半導体基板と、
前記半導体基板を、前記第１の面から当該第１の面と対向する第２の面まで貫通する貫通電極と、
前記貫通電極に接続された第２のマークと、を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通電極は、前記半導体基板の前記第２の面において前記多階層配線層の前記第１の配線階層の前記第１の配線層の下部に位置する領域に配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の第１のパターンは、電気的にフローティング状態であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の第１のパターンは、前記第２の配線階層における前記第１のマークの下部の領域に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記多階層配線構造は、更に、前記第１の配線階層と前記第３の配線階層との間に形成された第４の配線階層と、前記第１の配線層の上部に位置する領域に前記第４の配線階層として形成された複数の第２のパターンとを含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数の第２のパターンの各々は、前記複数の第１のパターンの各々よりも大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１の配線階層と当該第１の配線階層の上方に形成された第２の配線階層とを含む多階層配線構造であって、
前記第２の配線階層として形成された第１のマークと、前記第１の配線階層として形成された複数のパターンとを含む、前記多階層配線構造と、
前記多層配線構造上に形成された樹脂層であって、当該樹脂層は、前記第１のマークと前記複数のパターンのうちの１又は複数との上部に位置する開口部を含む、前記樹脂層と、
を備えることを特徴とする半導体装置。
【請求項９】
第１の面に前記多階層配線層が形成された半導体基板と、
前記半導体基板の前記第１の面から前記半導体基板の前記第１の面に対向する第２の面まで貫通する貫通電極と、
前記貫通電極に接続された第２のマークと、
を更に備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記多階層配線構造は、さらに、前記第１の配線階層の下方に形成された第３の配線階層を含み、前記貫通電極の一端は、前記第３の配線階層まで延伸することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のパターンは、電気的にフローティング状態であることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
互いに積層された第１及び第２の半導体チップであって、
各々が、第１の配線階層と、当該第１の配線階層の上方に形成された第２の配線階層と、当該第２の配線階層の上方に形成された第３の配線階層とを含む多階層配線構造であって、第１の配線階層として形成された第１の配線層と、前記第１の配線層の上部に位置する領域に前記第２の配線層として形成された複数の第１のパターンと、前記第１の配線層の上部に位置する領域に前記第３の配線層として形成された第１のマークとを含む、前記多階層配線構造を含む、前記第１及び第２の半導体チップと、
を備えることを特徴とする半導体装置。
【請求項１３】
前記第１及び第２の半導体チップの各々が、
第１の面に前記多階層配線構造が形成された半導体基板と、
前記半導体基板を、前記第１の面から当該第１の面と対向する第２の面まで貫通する貫通電極と、
前記貫通電極に接続された第２のマークと、
を更に含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２の半導体チップの各々の前記貫通電極は、自身が形成された前記半導体基板の前記第２の面において前記自身が形成半導体基板の前記第１の面に形成された前記多階層配線層の前記第１の配線階層の前記第１の配線層の下部に位置する領域に配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２の半導体チップの各々の前記複数の第１のパターンは、電気的にフローティング状態であることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第１及び第２の半導体チップの各々の前記複数の第１のパターンは、自身が形成された前記多階層配線層中の前記第２の配線階層における前記第１のマークの下部の領域に形成されることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記第１及び第２の半導体チップの各々の前記多階層配線構造は、更に、前記第１の配線階層と前記第３の配線階層との間に形成された第４の配線階層と、前記第１の配線層の上部に位置する領域に前記第４の配線階層として形成された複数の第２のパターンとを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記第１及び第２の半導体チップの各々の前記複数の第２のパターンの各々は、自身が形成された前記多階層配線構造中の前記複数の第１のパターンの各々よりも大きいことを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
図２０は、従来における半導体装置の概略構成を示す断面図である。同図に示された半導体装置１ｐは、ＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）型の積層型半導体装置である。
【０００３】
半導体装置１ｐは、配線基板２と、この配線基板２の一面に搭載されたチップ積層体３ｐとを備えている。このチップ積層体３ｐは、複数のメモリチップ３１ｐａ〜３１ｐｄとインターフェースチップ３２ｐを有している。メモリチップ３１ｐａ〜３１ｐｄ、インターフェースチップ３２ｐのそれぞれは、表面バンプ電極３１１とこれに対応する裏面バンプ電極３１２とを備え、さらに、表面バンプ電極３１１と裏面バンプ電極３１２とは貫通電極４により電気的に接続されている。また、複数のメモリチップ３１ｐａ〜３１ｐｄ、インターフェースチップ３２ｐは、表面バンプ電極３１１、裏面バンプ電極３１２、及び、貫通電極４を介して互いに電気的に接続されている。
【０００４】
更に、インターフェースチップ３２ｐ、の一面（図２０における下側の面）の表面バンプ電極３１１は、配線基板２の電極パッド２３に接続されている。
【０００５】
次に、図２０に示した半導体装置１ｐの組み立て工程について説明する。図２１は、組み立て工程を説明するための図である。
【０００６】
ステージ９９上に保持されたメモリチップ３１ｐａ上に、図２１に示すように、メモリチップ（２段目の半導体チップ）３１ｐｂを積層搭載する。
【０００７】
ここで、メモリチップ３１ｐａ〜３１ｐｄ、インターフェースチップ３２ｐのそれぞれは、チップ表面側と裏面側とにそれぞれ表面マークと裏面マークとを有している。これら表面マークと裏面マークとは、半導体チップを積層する際の位置合わせに用いられる。具体的には、メモリチップ３１ｐａの表面マークを、フリップチップボンダーの基板側認識カメラで撮影し、半導体チップ３１ｐａのステージ上での座標を認識する。フリップチップボンダーのツールＢＴでピックアップされたメモリチップ３１ｐｂの裏面マークを、フリップチップボンダーの部品側認識カメラで撮影し、メモリチップ３１ｐｂのツール上での座標を認識する。得られた位置情報に応じて、メモリチップ３１ｐａの表面バンプ電極３１１とメモリチップ３１ｐｂの裏面バンプ電極３１２が正確に重なるように、ステージに対するツールの位置を調整して積層搭載する。
【０００８】
同様に、メモリチップ（３段目及び４断面の半導体チップ）３１ｐｃ及び３１ｐｄ、インターフェースチップ（５段目の半導体チップ）３２ｐが積層搭載される。
【０００９】
上述のように、半導体チップ間の正確な位置合わせを行うために、表面マーク及び裏面マークが採用されている。
【００１０】
図２２は、メモリチップ３１ｐのマーク部分の断面図である。
図２２の断面図に示すように、メモリチップ３１ｐは、配線タングステンＷＴ、第１、第２、第３アルミニウム配線１ＡＬｐ，２ＡＬｐ，３ＡＬを備える多層配線構造を備える。
【００１１】
更に、図２２に示すように、メモリチップ３１ｐの表面側には第３アルミニウム配線３ＡＬからなる表面マーク３１３が形成され、また、その下部には、裏面マーク用貫通電極ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）に接続された配線タングステンＷＴが形成されている。裏面マーク用貫通電極ＴＳＶには、更に裏面バンプ電極３１２が接続されており、裏面マーク用貫通電極ＴＳＶと裏面バンプ電極３１２とで、裏面マーク３１４を形成している。裏面マーク用貫通電極ＴＳＶは、半導体基板３１９を貫通している。また、多層配線構造の上には、ポリイミド（ＰＩ）膜が形成されている。このポリイミド膜ＰＩは、表面マーク３１３の上部を含む領域に形成されたＰＩ開口部ＰＩＯを有している。
【００１２】
ここで、最近の半導体プロセスでは、平坦化するために化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術が使用される。このＣＭＰ工程では、パターンが密な部分と疎な部分との研磨状態の差を補正する目的で、疎な部分にはダミーパターンを配置するのが一般的である。ＰＩ開口部の左右にある第１及び第２アルミニウム配線、配線タングステン、ゲート、シャロウ・トレンチ・アイソレーションＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の微小パターンが、そのＣＭＰダミーパターンである。
【００１３】
しかしながら、従来は、主に以下の２つの理由により、ＰＩ開口部ＰＩＯの下部へのダミーパターンの配置を禁止していた。第一には、第１及び第２アルミニウム配線の配線層の微小なダミーパターンが、第３アルミニウム配線３ＡＬの表面マーク３１３の認識の障害になる場合があるからである。第二には、配線タングステンパッドＷＴの下には、裏面マーク用貫通電極ＴＳＶがあるので、ここにゲートなどの微小パターンが存在すると、裏面マーク用貫通電極ＴＳＶのドライエッチング工程で微小パターンのゲートがハードマスクとなってパーティクル（塵）の発生原因となる場合があるからである。
【００１４】
従って、ここでの説明の表面マークの部分においても、禁止領域ＰＡを設けている。なお、図２２において、そのＣＭＰダミーパターン禁止領域ＰＡは、ＰＩ開口部ＰＩＯとほぼ一致（詳細は後述）させている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−１４０３００号公報
【特許文献２】特開２００７−０８８１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の組み立て工程において、自チップを積層半導体装置に組み込む際の認識カメラでの表面マーク３１３の認識において、表面マーク３１３のコントラストが著しく低下することがあることが、発明者の研究で明らかとなった。
【００１７】
図２３は、照明の入射光（実線）及び反射光（破線）を記したＰＩ開口部ＰＩＯを示す断面図である。配線タングステンＷＴのパット上部のＰＩ開口部ＰＩＯでは、酸化ケイ素（ＳｉＯ２）などの誘電体のみしか存在しないため、可視光の減衰は非常に小さい。このため、表面マーク３１３の背景となる配線タングステンパッド（ＷＴＰ）からの反射が大きく、表面マーク３１３のコントラストが著しく低下するという問題があった。
【００１８】
その結果、ＴＳＶ積層工程で表面マーク３１３の認識エラーが発生し、前述の組み立て工程のスループットが著しく劣化するという問題があった。
【００１９】
かかる技術的内容に関連する文献として特許文献１及び２がある。
特許文献１においては、半導体基板上に多層の回路パターンを形成する際に、露光によって形成されたレジストパターンが正確に下層の回路パターンに対して重ね合わせられているかを検査するために精度測定マークについて、下層に形成された主尺パターンがＣＭＰ時のディッシングの影響を受けないようにするために、主尺パターンが形成された配線層の下層の配線層のマーク形成領域にダミーパターンを形成することが開示されている。
【００２０】
また、特許文献２には、実装基板のアライメントマークについて記載されている。
しかしながら、特許文献１には、あくまで、デバイス形成層形成時のレジストパターンの位置合わせに使用する精度測定マークについて開示しているのみである。従って、特許文献１には、半導体チップ形成後のアライメントマークの認識については何ら記載されておらず、さらに、精度測定マークに対して対称に配置されたマーク等の記載がなく、積層半導体装置の半導体チップに関するものではない。
【００２１】
また、特許文献２は、あくまで、フレキシブル基板にデバイスを実装する場合のアラインメントマークについて開示されているだけであり、積層半導体装置の半導体チップに関するものではない。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、第１の配線階層と、当該第１の配線階層の上方に形成された第２の配線階層と、当該第２の配線階層の上方に形成された第３の配線階層とを含む多階層配線構造であって、第１の配線階層として形成された第１の配線層と、前記第１の配線層の上部に位置する領域に前記第２の配線階層として形成された複数の第１のパターンと、前記第１の配線層の上部に位置する領域に前記第３の配線階層として形成された第１のマークとを含む、前記多階層配線構造を備えることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置によれば、とりわけ第１のマークの下部に複数の第１のパターンがある場合でも、第１のマークのコントラスト低下を抑制することにより、自半導体チップの積層工程で、マーク認識エラーを回避でき、スループットが向上する。
【図面の簡単な説明】
【００２４】
【図１】本発明における半導体装置の概略構成を示す断面図である。
【図２Ａ】本発明の第一実施形態のメモリチップの回路形成面（表面）から見た平面模式図である。
【図２Ｂ】本発明の第一実施形態のメモリチップの半導体基板側（裏面）から見た平面模式図である。
【図３Ａ】本発明の第一実施形態のメモリチップの配線貫通電極部分の断面図である。
【図３Ｂ】本発明の第一実施形態のメモリチップのマーク部分の断面図である。
【図４Ａ】本発明の第一実施形態のメモリチップの回路形成面（表面）側から見た表面マーク部分の概略平面図である。
【図４Ｂ】本発明の第一実施形態のメモリチップの回路形成面（表面）側から見た表面マーク部分の出来上がり状態を示した概略平面図である。
【図４Ｃ】本発明の第一実施形態のメモリチップの半導体基板側（裏面）から見た裏面マーク部分の概略平面図である。
【図４Ｄ】表面側から見た配線貫通電極の第２アルミニウム配線階層より下の階層の平面概略図である。
【図４Ｅ】第２アルミニウム配線階層以上の階層の平面概略図である。
【図４Ｆ】裏面から見た裏面バンプの平面概略図である。
【図５】本発明における照明の入射光（実線）及び反射光（破線）を記したＰＩ開口部を示す断面図である。
【図６Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図６Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図６Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図７Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図７Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図７Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図８Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図８Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図８Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図８Ｄ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図９Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図９Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図９Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１０Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１０Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１１Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１１Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１１Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１２Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１２Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１３Ａ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１３Ｂ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１３Ｃ】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１４】本発明の第一実施形態のメモリチップの製造方法を説明するための図である。
【図１５Ａ】組み立て工程を説明するための図である。
【図１５Ｂ】組み立て工程を説明するための図である。
【図１５Ｃ】組み立て工程を説明するための図である。
【図１６】本発明の第二実施形態のメモリチップにおけるダミーパターンを説明するための図である。
【図１７】本発明の第三実施形態のメモリチップにおけるダミーパターンを説明するための図である。
【図１８】本発明のメモリチップの変形例を説明するための図である。
【図１９Ａ】マークの形状の他の例を示す図である。
【図１９Ｂ】マークの形状の他の例を示す図である。
【図１９Ｃ】マークの形状の他の例を示す図である。
【図１９Ｄ】マークの形状の他の例を示す図である。
【図２０】従来の半導体装置の概略構成を示す断面図である。
【図２１】組み立て工程を説明するための図である。
【図２２】従来のメモリチップのマーク部分の断面図である。
【図２３】従来における照明の入射光（実線）及び反射光（破線）を記したＰＩ開口部を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
＜第一実施形態＞
図１は、本発明における半導体装置の概略構成を示す断面図である。同図に示された半導体装置１は、ＣｏＣ型の積層型半導体装置である。
【００２６】
具体的には、半導体装置１は、略四角形で所定の配線が形成された配線基板２を有している。この配線基板２は、例えば０．２ｍｍ厚のガラスエポキシ基板であり、絶縁基材２１の両面に所定の配線が形成され、その配線は部分的に絶縁膜２２、例えばソルダーレジスト、で覆われている。また、配線基板２の一面の中央領域には開口部が形成されており、絶縁膜（ソルダーレジスト）２２の開口部から露出された部位には、複数の接続パッド２３が形成されている。一方、配線基板２の他面の配線の絶縁膜２２から露出された部位には、複数のランド２４が形成されている。ここで、接続パッド２３と、これに対応するランド２４とは、配線基板２の配線によりそれぞれ電気的に接続されている。
【００２７】
また、配線基板２の一面には、チップ積層体３が搭載されている。チップ積層体３は、例えば略四角形の板状で、一面に所定の回路が形成された半導体チップが、複数個、積層された構成となっている。図１に示した半導体装置においては、例えばメモリ回路が形成された４つのメモリチップ３１ａ〜３１ｄと、メモリチップ３１と配線基板２とのインターフェースを取るためのインターフェースチップ３２を５段積層したものである。それぞれの半導体チップは、例えば５０μｍ厚で構成されており、一面の中央領域に複数の表面バンプ電極３１１と、他面側の中央領域に複数の裏面バンプ電極３１２が形成されている。表面バンプ電極３１１とこれに対応する裏面バンプ電極３１２とは貫通配線４により電気的に接続されている。
【００２８】
また、チップ積層体３には、例えばアンダーフィル材からなる第１の封止樹脂部５が形成されている。この封止樹脂部５は、それぞれの半導体チップの間の隙間を充填するように形成されている。
【００２９】
更に、チップ積層体３の最下の半導体チップの一面（図１における下側の面）の表面バンプ電極３１１は、ワイヤバンプ２５を介して、配線基板２の接続パッド２３に接続されている。
【００３０】
また、チップ積層体３と配線基板２との電気的接続部の周囲には、ＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）６が配置されており、電気的接合部の保護と、チップ積層体３と配線基板２との接着固定するように構成されている。更に、配線基板２の一面上には、チップ積層体３を覆うように第２の封止樹脂層７が形成されている。
【００３１】
また、配線基板２の他面の複数のランド２４には、半導体装置１の外部端子となる半田ボール８がそれぞれ搭載されており、外部端子は所定の間隔で格子状に配置されている。
【００３２】
次に、本発明の第一実施形態のメモリチップ３１について説明する。図２Ａ及び図２Ｂは、メモリチップ３１の平面模式図であり、図２Ａはその回路形成面（表面）から見た図であり、図２Ｂはその半導体基板側（裏面）から見た図である。
【００３３】
図２Ａに示されるように、メモリチップ３１の回路形成面には、ｙ方向中央部に、配線貫通電極４１がｘ方向に沿って配置されている。また、メモリチップ３１の回路形成面の２つの長辺（図中ｘ方向に延伸する辺）のそれぞれに沿って、複数のダミーバンプ貫通電極４２が配置されている。このダミーバンプ貫通電極４２は、応力によってメモリチップ３１が破損することを防ぐために設けられている。さらに、互いに対角に位置する１組の角部に、その回路形成面側から見えるように、表面マーク３１３が配置されている。好ましくは、表面マーク３１３は、複数のダミーバンプ貫通電極４２が配置される領域内、つまり、複数のダミーバンプ貫通電極４２を通過する直線上に配置される。
【００３４】
また、図２Ｂに示されるように、メモリチップ３１の半導体基板側には、ｙ方向中央部に、配線貫通電極４１がｘ方向に沿って配置されている。また、メモリチップ３１の半導体基板側の２つの長辺（図中ｘ方向に延伸する辺）のそれぞれに沿って、複数のダミーバンプ貫通電極４２が配置されている。さらに、互いに対角に位置する１組の角部に、その半導体基板側から見えるように、裏面マーク３１４が配置されている。各組の表面マーク３１３及び裏面マーク３１４は、互いに半導体基板を挟んで対向する位置に設けられる。好ましくは、表面マーク３１３は、複数のダミーバンプ貫通電極４２が配置される領域内、つまり、複数のダミーバンプ貫通電極４２を通過する直線上に配置される。
【００３５】
図３Ａ及び図３Ｂは、メモリチップ３１の配線貫通電極４１の周辺部分（ダミーバンプ用貫通電極部分も実質的に同一）及び表面マーク３１３並びに裏面マーク３１４の周辺部分（以下単にマーク部分と記載する場合もある）の断面図である。
【００３６】
図３Ａに、配線貫通電極４１部分の周辺の断面図を、図３Ｂには、マーク部分の断面図をそれぞれ示す。図３Ａ及び図３Ｂに示すように、メモリチップ３１は、配線タングステン階層ＷＴＬ、第１、第２、第３アルミニウム配線階層１ＡｌＬ，２ＡｌＬ，３ＡｌＬを備える多階層配線構造を備える。各配線階層の間には、第１、第２、第３層間絶縁膜３１５，３１６，３１７がそれぞれ形成され、第３アルミニウム配線階層３ＡｌＬとポリイミド膜ＰＩとの間には、第４層間絶縁膜３１８が形成されている。また、半導体基板３１９を貫通して貫通電極ＴＳＶ１又はマーク用貫通電極ＴＳＶ２が形成されている。
【００３７】
図３Ａに示すように、配線貫通電極４１部分の回路形成面（表面）側においては、ポリイミド膜ＰＩに形成された開口部ＰＩＯに表面バンプ２６と銅ピラー２７からなる表面バンプ電極３１１が形成され、この表面バンプ電極３１１がカバー開口２８を介して第３アルミニウム配線階層３ＡｌＬとして形成された配線パッドＭＷＬＰに電気的に接続される。
【００３８】
さらに、配線パッドＭＷＬＰは第３層間絶縁膜３１７中に形成された第３スルーホールＴＨ３を介して第２アルミニウム配線階層２ＡｌＬとして形成された第２金属配線ＭＷＬ２に接続され、第２金属配線ＭＷＬは、第２絶縁膜３１６中に形成された第２スルーホールＴＨ２を介して第１アルミニウム配線階層１ＡｌＬとして形成された第１金属配線ＭＷＬ１に接続される。第１金属配線ＭＷＬ１は、第１層間絶縁膜３１５中に形成された第１スルーホールＴＨ１を介して配線タングステン階層ＷＴＬとして形成された配線タングステンパッドＷＴＰ１に接続され、配線タングステンパッドＷＴＰ１が配線貫通電極ＴＳＶ１に接続される。また、配線貫通電極４１部分では、半導体基板３１９中に配線貫通電極ＴＳＶ１を囲むように絶縁トレンチ２９が形成されている。
【００３９】
配線貫通電極部分の半導体基板側の面（裏面）には、裏面絶縁膜４３及び裏面バンプ４４が形成されており、裏面バンプ４４は、配線貫通電極ＴＳＶ１と接続されている。
【００４０】
図３Ａに示すように、配線貫通電極部分では、配線タングステン階層ＷＴＬ、第１、第２アルミニウム配線階層１ＡｌＬ、２ＡｌＬのそれぞれの配線階層として、実質的な機能配線（配線タングステンパッドＷＴＰ１、第１、第２金属配線ＭＷＬ１，２）のほかに、複数のダミー配線（ダミーパターン）ＤＰＷ、ＤＰ１、ＤＰ２が形成されている。
【００４１】
ここで、実質的な機能配線とは、それぞれ電源電位や信号レベル等を伝播するための配線であり、それぞれ対応する電源レベルや信号レベルに応じた所望の電位が供給される配線である。
【００４２】
これに対して、ダミー配線（ダミーパターン）ＤＰＷ、ＤＰ１、ＤＰ２は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により層間絶縁膜を平坦化する際に機能配線が存在しない領域において「ディッシング」が生じることを防止するために配置されるものであり、そのため、電源電位や信号レベル等に応じた所望の電位は供給されず、フローティング状態とされている配線である。
【００４３】
尚、図３Ａにおいては、機能配線として、配線貫通電極ＴＳＶ１に接続されたものだけを示したが、これに限定されるものではない。例えば、図３Ａに示す複数のダミー配線（ダミーパターン）ＤＰＷ，ＤＰ１，ＤＰ２に混じって、機能配線が配置されていてもよい。
【００４４】
一方、図３Ｂに示すように、マーク部分の表面側においては、ポリイミド膜ＰＩに形成された開口部ＰＩＯの下部に位置する第３アルミニウム配線階層３ＡｌＬとして表面マーク３１３が形成され、さらに、開口部ＰＩＯの下部に位置する配線タングステン階層ＷＴＬとしては、配線タングステンパッドＷＴＰ２が形成されおり、配線タングステンパッドＷＴＬＰ２がマーク用貫通電極ＴＳＶ２に接続されている。また、マーク部分の裏面側においては、裏面マークが形成された裏面バンプ４４がマーク用貫通電極ＴＳＶ２の下部に形成されている。
【００４５】
また、マーク部分においては、第１のダミーパターン（下層のダミーパターン）ＤＰ１が、第１アルミニウム配線階層１ＡｌＬとして、第２層間絶縁膜３１６に覆われて（つまり、第２層間絶縁膜３１６を貫通していない）形成され、第２のダミーパターン（上層のダミーパターン）ＤＰ２が、第２アルミニウム配線階層２ＡｌＬとして、第３層間絶縁膜３１７に覆われて（つまり、第３層間絶縁膜３１７を貫通していない）形成されている。第２ダミーパターンは、第１ダミーパターンよりも幅（図面ｘ方向の長さ）が長い。好ましくは、配線タングステンパッドＷＴＰ２の上部の領域の第１及び第２アルミニウム配線階層１ＡｌＬ、２ＡｌＬには、機能配線が配置されない。
【００４６】
ここで、発明者は、マークのコントラストについて調べる過程で、マークを認識するためのカメラの画像を調査したところ、当該カメラの解像度（約１μｍ程度）では、ＣＭＰダミーパターンに非常に微小なために全く認識されず、開口部ＰＩＯのエッジ部分から露出しているＣＭＰダミーパターン部分は、他の背景よりも暗く認識されることを見出した。つまり、カメラの分解能よりも小さい微小パターンは、マークに近接して配置してもマークの認識の障害にはならず、むしろコントラストの改善に役立つことを見出した。
【００４７】
図４Ａは、メモリチップの回路形成面（表面）側から見た表面マーク３１３部分のポリイミド膜ＰＩを除いた場合の概略平面図であり、図４Ｂは、ポリイミド膜ＰＩを含む概略平面図である。また、図４Ｃは、メモリチップの半導体基板側（裏面）から見た裏面マーク３１４部分の概略平面図である。
【００４８】
表面マーク３１３は、図４Ａに示すように、第３アルミニウム配線階層３ＡｌＬとして形成されたＬ字型のマークであり、図３Ｂに示すように、その領域に対応するポリイミド膜ＰＩは、表面マーク３１３が露出するように開口されている。また、図３Ｂに示すように、下部には、配線タングステン階層ＷＴＬとして形成されマーク用貫通電極ＴＳＶ２に接続された配線タングステンパッドＷＴＰ２が形成されている。マーク用貫通電極ＴＳＶ２には、更に裏面バンプ電極３１２が接続されており、図４Ｃに示すように、マーク用貫通電極ＴＳＶ２と裏面バンプ電極３１２とで、Ｌ字型の裏面マーク３１４を形成している。マーク用貫通電極ＴＳＶ２は、半導体基板３１９を貫通している。
【００４９】
ここで、本発明の半導体装置の第一実施形態におけるチップにおいては、図３Ｂ、図４Ａ及び図４Ｂに示すように、ポリイミド膜ＰＩに形成された開口部ＰＩＯの下部（表面マークの下部を含む）領域（即ち、配線タングステン階層ＷＴＬとして形成された配線タングステンパッドＷＴＰ２の上部の領域）にも、第１及び第２のダミー配線（ダミーパターン）ＤＰ１，ＤＰ２が、それぞれ第１及び第２アルミニウム配線階層１ＡｌＬ及び２ＡｌＬとして形成されている。なお、このポリイミド膜ＰＩに形成された開口部ＰＩＯの下部領域（配線タングステンパッドＷＴＰ２の上部の領域を含む）のうちでダミー配線（ダミーパターン）ＤＰ１，ＤＰ２が形成される配線階層は、配線タングステン階層ＷＴＬより上部、即ち、第１及び第２アルミニウム配線階層１ＡｌＬ及び２ＡｌＬのみであり、配線タングステン階層ＷＴＬ、ゲートＧ、及びＳＴＩについては、ダミーパターンを排除する。
【００５０】
ここで、それぞれ、配線タングステン配線階層ＷＴＬが第１の配線階層に、第１アルミニウム配線階層１ＡｌＬが第２の配線階層に、第３アルミニウム配線階層３ＡｌＬが第３の配線階層に対応している。また、表面マーク３１３及び裏面マーク３１４が、それぞれ、第１のマーク及び第２のマークに対応している。
【００５１】
図５は、本発明における照明の入射光（実線）及び反射光（破線）を記した断面図である。同図においては、外部からの照明光は、第２アルミニウム配線階層２ＡｌＬとしての複数のダミーパターンＤＰ２の間を透過した光は、第１アルミニウム配線階層１ＡｌＬとしての複数のダミーパターンＤＰ１で散乱されるものと、第１アルミニウム配線階層１ＡｌＬとしての複数のダミーパターンＤＰ１の間を透過するものに分かれる。第１アルミニウム配線階層１ＡｌＬとしての複数のダミーパターンＤＰ１の間を透過したものは、配線タングステン階層ＷＴＬとしての配線タングステンパッドＷＴＰ２で反射されるが、第１アルミニウム配線階層１ＡｌＬ、第２アルミニウム配線階層２ＡｌＬとしての複数のダミーパターンＤＰ１，ＤＰ２で散乱される。このため、外部から見たときの反射率が大幅に低下する。ダミーパターン自体は一種の回折格子を形成することになるので、複数のダミーパターンＤＰ１，ＤＰ２間の間隔（ピッチ）を第１アルミニウム配線階層１ＡｌＬと第２アルミニウム配線階層２ＡｌＬとで互いに異ならせることは、マーク背景の反射率低下により効果的である。
【００５２】
また、図４Ｄ〜図４Ｆに、マーク部分との比較として、配線貫通電極４２の部分の表面側及び裏面側から見た平面図を示す。図４Ｄは、表面側から見た配線貫通電極４２の第２アルミニウム配線階層２ＡｌＬより下の階層の平面概略図であり、図４Ｅは、第２アルミニウム配線階層２ＡｌＬ以上の階層の平面概略図であり、図４Ｆは、裏面から見た裏面バンプ４４の平面概略図である。
【００５３】
図４Ａ及び図４Ｂと、図４Ｃ及び図４Ｄとを比べると、図４Ａ及び図４Ｂはマーク部分の配線タングステンパッドＷＴＰ２が矩形をしているのに対し、図４Ｃ及び図４Ｄは配線貫通電極部分の配線タングステンパッドＷＴＰ１は円形をしている。
【００５４】
また、図３Ａ及び図３Ｂに示すように、好ましくは、マーク部分の配線タングステンパッドＷＴＰ２の大きさは、配線貫通電極部分の配線タングステンパッドＷＴＰ１の大きさよりも大きいほうがよい。これは、カメラ等で認識するために充分な大きさの裏面マーク３１４を形成するためには、図４Ｃに示すマーク用貫通電極ＴＳＶ２を配線貫通電極ＴＳＶ１よりも大きなサイズにする必要があるためである。
【００５５】
次に、本発明の第一実施形態のメモリチップ３１の製造方法について説明する。図６〜図１４は、メモリチップ３１の製造方法を順に説明するための図である。
【００５６】
まず、図６Ａに示された製造ステップは、半導体基板３１９の一面（表面、回路形成面側）に、多階層配線構造の一部である配線タングステン階層ＷＴＬ（配線タングステンパッドＷＴＰ２を含む）、アクティブ素子、キャパシタを形成する工程が完了した状態で、これら配線タングステン階層ＷＴＬ、アクティブ素子、キャパシタを覆うように第１層間絶縁膜３１５を形成した状態を示している。これ以降、多層配線構造の形成を行っていく。この図では、図示していない第１スルーホールのビアが形成される。
【００５７】
図６Ｂは、図６Ａを表面側から見た平面概略図である。尚、以降、本実施例の製造方法の説明中の平面概略図においては、図４Ａ〜図４Ｃに示したポリイミド膜ＰＩに形成された開口部ＰＩＯの下部に対応する領域について記載するものとする。また、本実施例の製造方法の説明中の平面概略図においては、配線階層の形状を見やすくするために層間絶縁膜の記載を省略している。
【００５８】
図６Ｃに示された製造ステップは、第１アルミニウム配線階層１ＡｌＬの成長過程を示しており、第１層間絶縁膜３１５上に、バリアメタル、アルミニウム、反射防止膜などの積層メタル層をスパッタなどで成長させる。
【００５９】
図７Ａの製造ステップにおいては、積層メタル層上にフォトレジストＰＲを塗布し、レチクルなどを用いてパターン形成する。次に、図７Ｂの製造ステップにおいては、フォトレジストＰＲをマスクとして積層メタル層をドライエッチすることで第１アルミニウム配線階層１ＡｌＬを形成する。この際、表面マーク３１３が形成される領域の下部を含む領域（図７Ｂの配線タングステンパッドＷＴＰ２上の領域）に、第１ダミーパターンＤＰ１が形成される。その上に、第１ダミーパターンＤＰ１を含む第１アルミニウム配線階層１ＡｌＬを覆うように第２層間絶縁膜３１６を形成する。絶縁膜はＳｉＯ２などの酸化膜である。この図では図示していない第２スルーホールのビアが形成される。
【００６０】
図７Ｃは、図７Ｂを表面側から見た平面概略図である。配線タングステン階層ＷＴＬに形成された配線タングステンパッドＷＴＰ２の上部を含む領域に、第１アルミニウム配線階層１ＡｌＬに形成された複数の第１ダミーパターンＤＰ１が形成される。
【００６１】
次に、図８Ａの製造ステップにおいては、第２アルミニウム配線階層２ＡｌＬのパターンを形成して第３層間絶縁膜３１７を形成する。この工程は第１アルミニウム配線階層１ＡｌＬの形成の場合と同様である。第２層間絶縁膜３１６上の表面マーク３１３が形成される領域の下部を含む領域には、複数の第２ダミーパターンＤＰ２が形成される。絶縁膜はＳｉＯ２などの酸化膜である。複数の第２ダミーパターンＤＰ２を含む第２アルミニウム配線階層２ＡｌＬを覆うように第３層間絶縁膜３１７が形成される。この図では図示していない第３スルーホールのビアが形成される。
【００６２】
図８Ｂは、図８Ａを表面側から見た平面概略図である。配線タングステン階層ＷＴＬに形成された配線タングステンパッドＷＴＰ２の上部を含む領域に、第２アルミニウム配線階層２ＡｌＬに形成された複数の第２ダミーパターンＤＰ２が形成される。
【００６３】
次に、図８Ｃの製造ステップにおいては、第３層間絶縁膜３１７上に、表面マーク３１３を含む第３アルミニウム配線階層３ＡｌＬが形成される。更に、第３アルミニウム配線３ＡＬを覆う第４層間絶縁膜３１８を形成する。なお、第４層間絶縁膜３１８は、パッシベーション膜とも呼ばれ、水分の浸入などを防止するため、緻密なＳｉ３Ｏ４などのナイトライド膜や、ＳｉＯＮなどの酸窒化膜である。
【００６４】
図８Ｄは、図８Ｃを表面側から見た平面概略図である。配線タングステン階層ＷＴＬに形成された配線タングステンパッドＷＴＰ２の上部を含む領域に、第３アルミニウム配線階層３ＡｌＬに形成されたＬ字状の表面マーク３１３が形成される。尚、図７Ｃ、図８Ａに示したように、本実施形態においては、表面マーク３１３の下部にも第１及び第２のダミーパターンＤＰ１，ＤＰ２が形成されている。
【００６５】
次に、図９Ａの製造ステップにおいては、第４層間絶縁膜３１８上に樹脂層であるポリイミド（ＰＩ）層ＰＩを形成し、更に、形成したポリイミド層ＰＩに、表面マーク３１３と第４層間絶縁膜３１８のうちの表面マーク３１３を覆う部分を露出させる開口部ＰＩＯを形成する。
【００６６】
図９Ｂは、図９Ａを表面側から見た平面概略図である。ポリイミド膜ＰＩに形成された開口部ＰＩＯは、表面マーク３１３、複数の第２のダミーパターンＤＰ２の一部、複数の第１のダミーパターンＤＰ１の一部、及び、配線タングステンパッドＷＴＰ２が形成された上部領域に形成される。
【００６７】
次に、図９Ｃの製造ステップにおいては、表面バンプ形成までの配線工程が完了したウエハ表面に、ＳｉＯ２などで形成された支持体（Ｗａｆｅｒ  Ｓｕｐｐｏｒｔ  Ｓｙｓｔｅｍ；  ＷＳＳ）３２１を接着剤３２０で貼り付ける。この接着剤３２０としては、紫外線などでウエハから剥離可能なものを用いる。
【００６８】
次に、図１０Ａの製造ステップにおいては、ウエハ裏面を研削して５０〜２０ｕｍ程度まで薄くする。裏面には金属汚染防止のため、Ｓｉ３Ｎ４などのナイトライドの絶縁膜３２２を形成する。なお、このステップから裏面側の加工のため、説明の便宜上、同図から以降、上下反転している。
【００６９】
次に、図１０Ｂの製造ステップにおいては、マーク用貫通電極ＴＳＶ２を形成するため、フォトレジストＰＲを塗布して開口パターン３３０形成する。
【００７０】
次に、図１１Ａの製造ステップにおいては、フォトレジストＰＲをマスクとして、ドライエッチで配線タングステンパッドＷＴＰ２までマーク用貫通電極ＴＳＶ２の開口部３３１を形成する。
【００７１】
図１１Ｂは、図１１Ａを裏面側から見た平面概略図であり、ドライエッチにより矩形の開口部３３１ａ、３３１ｂが形成されている。
【００７２】
次に、図１１Ｃの製造ステップにおいては、フォトレジストＰＲの除去後に、開口部３３（３３１ａ、３３１ｂ）の側壁及びマーク用貫通電極ＴＳＶ２底部の配線タングステンパッドＷＴＰ２上を含めて、ウエハ裏面全面にＴｉ／Ｃｕなどのシード膜３２３をスパッタなどで形成する。
【００７３】
次に、図１２Ａの製造ステップにおいては、裏面マーク３１４を含む裏面バンプ電極３１２を形成するため、フォトレジストＰＲを塗布して開口パターン３３２を形成する。
【００７４】
次に、図１２Ｂの製造ステップにおいては、シード膜３２３を電極として、Ｃｕめっき３２４を成長させてマーク用貫通電極ＴＳＶ２のビアの充填と裏面バンプ電極３１２のピラーを形成する。
【００７５】
次に、図１３Ａの製造ステップにおいては、裏面バンプ４４を含む裏面バンプ電極３１２として、ＳｎＡｇはんだをめっきで形成する。
【００７６】
次に、図１３Ｂの製造ステップにおいては、フォトレジストＰＲを除去し、更にシード膜３２３をウェットエッチ等で除去する。
【００７７】
図１３Ｃは、図１３Ｂを裏面側から見た平面概略図である。Ｌ字型の裏面マーク３１４が形成されている。次に、図１４の製造ステップにおいては、支持体３２１から紫外線等でデマウントする。
【００７８】
次に、図１に示した半導体装置１の組み立て工程について説明する。図１５Ａ〜図１５Ｃは、組み立て工程を説明するための図である。
【００７９】
図１５Ａに示すように、吸着ステージ９９には凹部９９１が形成されており、メモリチップ（１段目の半導体チップ）３１ｐａが、回路形成面を上方に向けて当該凹部９９１内に載置される。そして、図示しない真空装置により真空吸引することで、吸着ステージ９９上に載置されたメモリチップ３１ａが保持固定される。
【００８０】
次に、このように吸着ステージ９９上に保持されたメモリチップ３１ａ上に、図１５Ｂに示すように、ボンディングツールＢＴにより高温、例えば３００℃程度、で荷重を印加することで、メモリチップ（２段目の半導体チップ）３１ｂを積層搭載する。
【００８１】
この際、各メモリチップ３１ａ、３１ｂの積層位置を合わせるために、吸着ステージ９９上に配置されたメモリチップ３１ａの表面マーク３１３を、フリップチップボンダーの基板側認識カメラで撮影し、半導体チップ３１ａのステージ上での座標を認識する。フリップチップボンダーのツールでピックアップされたメモリチップ３１ｂの裏面マーク３１４を、フリップチップボンダーの部品側認識カメラで撮影し、メモリチップ３１ｂのツール上での座標を認識する。得られた位置情報に応じて、メモリチップ３１ａの表面バンプ電極３１１とメモリチップ３１ｂの裏面バンプ電極３１２が正確に重なるように、ステージに対するツールの位置を調整して積層搭載する。
【００８２】
メモリチップ３１ｂは、メモリチップ３１ａと同様なメモリチップであり、メモリチップ３１ａの一面の表面バンプ電極３１１と、メモリチップ３１ｂの他面の対応する裏面バンプ電極３１２とを、熱圧着により電気的に接続することで、メモリチップ３１ａの一面側にメモリチップ３１ｂが積層搭載される。このように、それぞれのメモリチップをバンプ電極で接続することで、メモリチップ間に隙間が形成される。
【００８３】
同様に、メモリチップ（３段目及び４断面の半導体チップ）３１ｃ及び３１ｄ、インターフェースチップ（５段目の半導体チップ）３２が積層搭載され、図１５Ｃに示すような、例えば４つのメモリチップ３１ａ〜３１ｄとインターフェースチップ３２が積層されたチップ積層体３が形成される。
【００８４】
なお、インターフェースチップ３２においては、他面側の裏面バンプ電極３１２はメモリチップ３１ｄの表面バンプ電極３１１に対応して配置され、表面側の表面バンプ電極３１１は、配線基板２の接続パッド２３に搭載するため、６０〜２００μｍ程度の広いピッチで、表面バンプ電極３１１が配置されている。
【００８５】
その後、各チップ間へのアンダーフィルの挿入形成を経て、更に、組み立て工程にて配線基板２に搭載され、半田ボール８が取り付けられることで、図１に示した半導体装置１となる。
【００８６】
本発明における半導体装置においては、前述のように、メモリチップ３１（３１ａ〜３１ｄ）の表面マーク３１３の下側に位置する第１アルミニウム配線階層１ＡｌＬ及び第２アルミニウム配線階層２ＡｌＬは、ともに認識カメラの解像度よりも小さい大きさ、つまり、認識カメラには認識されないサイズのダミーパターンＤＰ１，ＤＰ２を形成しているため、組み立て工程においては、従来よりも表面マーク３１３を高いコントラストで識別することが可能となっている。ここで、特に、新たな工程を追加することなしに、表面マーク３１３のコントラスト低下を抑制することができることが顕著な特徴である。
【００８７】
以上のように表面マーク３１３のコントラスト低下を抑制して、識別が容易になれば、図１５Ａ〜図１５Ｃに示した組み立て工程において、各チップ間の位置合わせが容易となる。
特に、ＴＳＶ積層用チップのように、表面マーク３１３の下部に配線タングステンパッドＷＴＰを配置する必要がある場合に有効である。
【００８８】
＜第二実施形態＞
次に、本発明の第二実施形態のメモリチップについて説明する。
半導体装置の全体構成としては、図１に示した半導体装置１の全体構成と同じである。第一実施形態と異なる点は、図４Ｂに示す第一実施形態においては、ＣＭＰダミーパターンＤＰ１，ＤＰ２を採用しているが、本第二実施形態においては、その代わりに、図１６に示すように、ストライプ状のパターンＤＰ２１，ＤＰ２２を配置していることにある。なお、ストライプ状のダミーパターンＤＰ２１，ＤＰ２２のピッチを各配線層で異ならせている点は、第一実施形態と同様である。
【００８９】
＜第三実施形態＞
次に、本発明の半導体装置の第二実施形態について説明する。
半導体装置の全体構成としては、図１に示した半導体装置１の全体構成と同じである。第一実施形態と異なる点は、図４Ｂに示す第一実施形態においては、ＣＭＰダミーパターンＤＰ１，ＤＰ２を採用しているが、本第三実施形態においては、その代わりに、図１７に示すように、ストライプ状のパターンＤＰ３１とドットパターンのダミーパターンＤＰ３２との組み合わせを配置していることにある。
【００９０】
＜各種変形例＞
上述の第一乃至第三実施形態においては、禁止領域ＰＡの表面マーク３１３の直下にもパターンを配置させているが、図１８に示すように、表面マーク３１３の直下は排除してもよい。
【００９１】
また、上述の第一乃至第三実施形態においては、表面マーク３１３及び裏面マーク３１４の形状をＬ字型としたが、これに限られることはない。図１９Ａ〜図１９Ｄは、マークの形状の他の例を示す図である。マークの形状としては、図１９Ａ〜図１９Ｄにそれぞれ示すように、十字（３１３ａ）、四角（３１３ｂ）、円形（３１３ｃ）、直角三角形（３１３ｄ）であってもよいし、他の多様な形状であってもよい。
【符号の説明】
【００９２】
１・・・半導体装置
２・・・配線基板
２１・・・絶縁基材
２２・・・絶縁膜
２３・・・接続パッド
２４・・・ランド
２５・・・ワイヤバンプ
２６・・・表面バンプ
２７・・・Ｃｕピラー
２８・・・カバー開口
２９・・・絶縁トレンチ
３・・・チップ積層体
３１（３１ａ，３１ｂ，３１ｃ，３１ｄ）・・・メモリチップ
３２・・・インターフェースチップ
３１１・・・表面バンプ電極
３１２・・・裏面バンプ電極
３１３・・・表面マーク
３１４・・・裏面マーク
３１５・・・第１層間絶縁膜
３１６・・・第２層間絶縁膜
３１７・・・第３層間絶縁膜
３１８・・・第４層間絶縁膜
３１９・・・半導体基板
３２０・・・接着剤
３２１・・・支持体
３２２・・・絶縁膜
３２３・・・シード膜
３２４・・・Ｃｕめっき
３２・・・インターフェースチップ
４・・・貫通配線
４１・・・配線貫通電極
４２・・・ダミーバンプ貫通電極
４３・・・裏面絶縁膜
４４・・・裏面バンプ
５・・・第１の封止樹脂部
６・・・ＮＣＰ
７・・・第２の封止樹脂部
８・・・半田ボール
９９・・・吸着ステージ
９９１・・・凹部
１〜３ＡｌＬ・・・第１〜３アルミニウム配線階層
ＭＷＬＰ・・・配線パッド
ＰＩＯ・・・ポリイミド（ＰＩ）開口部
ＰＲ・・・フォトレジスト
ＴＨ１〜３・・・第１〜第３スルーホール
ＴＳＶ１・・・配線貫通電極
ＴＳＶ２・・・マーク用貫通電極
ＷＴＬ・・・配線タングステン階層
ＷＴＰ１，ＷＴＰ２・・・配線タングステンパッド
【図１】
2012222161.tif 000003
【図２Ａ】
2012222161.tif 000004
【図２Ｂ】
2012222161.tif 000005
【図３Ａ】
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【図３Ｂ】
2012222161.tif 000007
【図４Ａ】
2012222161.tif 000008
【図４Ｂ】
2012222161.tif 000009
【図４Ｃ】
2012222161.tif 000010
【図４Ｄ】
2012222161.tif 000011
【図４Ｅ】
2012222161.tif 000012
【図４Ｆ】
2012222161.tif 000013
【図５】
2012222161.tif 000014
【図６Ａ】
2012222161.tif 000015
【図６Ｂ】
2012222161.tif 000016
【図６Ｃ】
2012222161.tif 000017
【図７Ａ】
2012222161.tif 000018
【図７Ｂ】
2012222161.tif 000019
【図７Ｃ】
2012222161.tif 000020
【図８Ａ】
2012222161.tif 000021
【図８Ｂ】
2012222161.tif 000022
【図８Ｃ】
2012222161.tif 000023
【図８Ｄ】
2012222161.tif 000024
【図９Ａ】
2012222161.tif 000025
【図９Ｂ】
2012222161.tif 000026
【図９Ｃ】
2012222161.tif 000027
【図１０Ａ】
2012222161.tif 000028
【図１０Ｂ】
2012222161.tif 000029
【図１１Ａ】
2012222161.tif 000030
【図１１Ｂ】
2012222161.tif 000031
【図１１Ｃ】
2012222161.tif 000032
【図１２Ａ】
2012222161.tif 000033
【図１２Ｂ】
2012222161.tif 000034
【図１３Ａ】
2012222161.tif 000035
【図１３Ｂ】
2012222161.tif 000036
【図１３Ｃ】
2012222161.tif 000037
【図１４】
2012222161.tif 000038
【図１５Ａ】
2012222161.tif 000039
【図１５Ｂ】
2012222161.tif 000040
【図１５Ｃ】
2012222161.tif 000041
【図１６】
2012222161.tif 000042
【図１７】
2012222161.tif 000043
【図１８】
2012222161.tif 000044
【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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