(57)【要約】【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、前記半導体基板の主面の第２領域に形成され、前記第１電界効果トランジスタよりも高い電圧で動作する第２電界効果トランジスタとを有する半導体装置であって、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側の側壁にそれぞれ形成された第１サイドウォールと、
前記第１サイドウォールの下部の前記半導体基板の上面に形成された第１エクステンション領域と、
前記第１エクステンション領域と電気的に接続され、前記半導体基板の上面に形成され、且つ、前記第１エクステンション領域よりも高い不純物濃度を有する第１拡散層と、
を有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側の側壁の一方に、前記第１サイドウォールの同層に形成され、且つ前記第１ゲート電極のゲート長方向の前記第１サイドウォールの幅と同じ幅を有する第２サイドウォールと、
前記第２ゲート電極の両側の側壁のもう一方に形成され、且つ、前記ゲート長方向の幅が前記第２サイドウォールよりも大きい第３サイドウォールと、
前記第２サイドウォールの下部の前記半導体基板の上面に形成された第２エクステンション領域と、
前記第３サイドウォールの下部の前記半導体基板の上面に形成され、且つ、前記ゲート長方向の幅が前記第２エクステンション領域よりも大きい第３エクステンション領域と、
前記半導体基板の上面に形成され、前記第２エクステンション領域と電気的に接続され、且つ、前記第２エクステンション領域よりも高い不純物濃度を有する第２拡散層と、
前記半導体基板の上面に形成され、前記第３エクステンション領域と電気的に接続され、且つ、前記第３エクステンション領域よりも高い不純物濃度を有する第３拡散層と、
を有すること特徴とする半導体装置。
【請求項２】
前記半導体基板上に、ｎチャネル型の前記第２電界効果トランジスタおよびｐチャネル型の前記第２電界効果トランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板上の第３領域には、前記第１電界効果トランジスタよりも高い電圧で動作し、且つ、前記第２電界効果トランジスタと用途が異なる第３電界効果トランジスタが形成され、
前記第３電界効果トランジスタは、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の両側の側壁に形成され、且つ、前記ゲート長方向の幅が前記第３サイドウォールと同じ第４サイドウォールと、
前記第４サイドウォールの下部の前記半導体基板の上面に形成された第４エクステンション領域と、
前記半導体基板の上面に形成され、前記第４エクステンション領域と電気的に接続され、且つ、前記第４エクステンション領域よりも高い不純物濃度を有する第４拡散層と、
を有すること特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１サイドウォールは前記半導体基板側および前記第１ゲート電極側から順に第１酸化シリコン膜および窒化シリコン膜が形成された積層構造を有し、
前記第２サイドウォールは前記半導体基板側および前記第２ゲート電極側から順に前記第１酸化シリコン膜および前記窒化シリコン膜が形成された積層構造を有し、
前記第３サイドウォールは、前記半導体基板側および前記第３ゲート電極側から順に前記第１酸化シリコン膜、前記窒化シリコン膜および第２酸化シリコン膜が形成された積層構造を有すること特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３サイドウォールの構造は、前記第１サイドウォールおよび前記第２サイドウォールよりも積層されている絶縁膜の数が多いことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第３電界効果トランジスタはＭＯＮＯＳ型の不揮発性メモリセルであり、
前記第３ゲート絶縁膜は、前記半導体基板側から順に形成された電位障壁膜および電荷蓄積層を少なくとも含むことを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第２電界効果トランジスタはＭＯＮＯＳ型の不揮発性メモリセルであり、
前記第２ゲート絶縁膜は、前記半導体基板側から順に形成された電位障壁膜および電荷蓄積層を少なくとも含むことを特徴とする請求項５記載の半導体装置。
【請求項８】
前記第２拡散層は前記第２電界効果トランジスタのソース領域として機能することを特徴とする請求項１記載の半導体装置。
【請求項９】
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、半導体基板の主面の第２領域に形成され、前記第１電界効果トランジスタよりも高い電圧で動作する第２電界効果トランジスタとを有する半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第２領域の前記半導体基板上に、前記第１絶縁膜よりも膜厚が厚い第２絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上および前記第２絶縁膜上に導体膜を形成する工程と、
（ｄ）前記導体膜、前記第１絶縁膜および前記第２絶縁膜を加工して、前記第１領域および前記第２領域に、前記導体膜からなる第１ゲート電極および第２ゲート電極をそれぞれ形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１領域の前記半導体基板の上面に不純物を導入し、前記第１ゲート電極の両側の前記半導体基板の上面に第１エクステンション領域を形成する工程と、
（ｆ）前記（ｄ）工程の後、前記第２領域の前記半導体基板の上面に不純物を導入し、前記第２ゲート電極の両側の前記半導体基板の上面に第２エクステンション領域を形成する工程と、
（ｇ）前記（ｅ）工程および前記（ｆ）工程の後、前記第１ゲート電極の両側の側壁および前記第２ゲート電極の両側の側壁の一方に第１サイドウォールを形成し、同工程において、前記第２ゲート電極のもう一方の側壁に、前記第２ゲート電極のゲート長方向の幅が前記第１サイドウォールよりも大きい第２サイドウォールを形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第１領域の前記半導体基板の上面に前記第１エクステンション領域と同じ導電型の不純物を前記第１エクステンション領域よりも高い濃度で導入し、第１拡散層を形成する工程と、
（ｉ）前記（ｇ）工程の後、前記第２領域の前記半導体基板の上面に前記第２エクステンション領域と同じ導電型の不純物を前記第２エクステンション領域よりも高い濃度で導入し、第２拡散層を形成することで、前記第１領域に前記第１ゲート絶縁膜、前記第１ゲート電極、前記第１サイドウォール、前記第１エクステンション領域および前記第１拡散層を有する前記第１電界効果トランジスタを形成し、
前記第２領域に前記第２絶縁膜、前記第２ゲート電極、前記第１サイドウォール、前記第２サイドウォール、前記第１エクステンション領域、前記第２エクステンション領域および前記第２拡散層を有する前記第２電界効果トランジスタを形成する工程と、
を有し、
前記第２サイドウォールの下部の前記第２エクステンション領域は、前記第１エクステンション領域の下部の前記第１エクステンション領域よりも前記半導体基板の上面における前記ゲート長方向の幅が短いことを特徴する半導体装置の製造方法。
【請求項１０】
前記半導体基板上の第３領域に、前記第１電界効果トランジスタよりも高い電圧で動作し、前記第２電界効果トランジスタと用途が異なる第３電界効果トランジスタを有する半導体装置の製造方法であって、
前記（ｂ）工程では、前記第３領域に前記第２絶縁膜を形成し、
前記（ｄ）工程では、前記第３領域に前記導体膜からなる第３ゲート電極を形成し、
前記（ｄ）工程の後であって前記（ｇ）工程の前に、前記第３領域の前記半導体基板の上面に不純物を導入し、前記第３ゲート電極の両側の前記半導体基板の上面に第３エクステンション領域を形成し、
前記（ｇ）工程では、前記第３ゲート電極の両側の側壁に前記第２サイドウォールを形成し、
前記（ｇ）工程の後、前記第３領域の前記半導体基板の上面に前記第３エクステンション領域と同じ導電型の不純物を前記第３エクステンション領域よりも高い濃度で導入して第３拡散層を形成することにより、前記第３領域に前記第２絶縁膜、前記第３ゲート電極、前記第２サイドウォール、前記第３エクステンション領域および前記第３拡散層を有する前記第３電界効果トランジスタを形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｇ）工程は、
（ｇ１）前記半導体基板の主面の全面上に第１酸化シリコン膜を形成する工程と、
（ｇ２）前記第１酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｇ３）前記窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、
（ｇ４）前記第２酸化シリコン膜を加工し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の側壁に前記第１酸化シリコン膜および前記窒化シリコン膜を介してサイドウォール形状の前記第２酸化シリコン膜を残す工程と、
（ｇ５）前記（ｇ５）工程の後、前記第２ゲート電極の両側の側壁の一方の前記第２酸化シリコン膜をフォトレジスト膜で覆う工程と、
（ｇ６）前記フォトレジスト膜をマスクとして、前記第１領域の前記第２酸化シリコン膜および前記第２ゲート電極の両側の側壁の一方の前記第２酸化シリコン膜を除去する工程と、
（ｇ７）前記フォトレジスト膜を除去する工程と、
（ｇ８）前記窒化シリコン膜および前記第１酸化シリコン膜を異方性エッチングにより加工し、前記第１ゲート電極の両側の側壁および前記第２ゲート電極の両側の側壁の一方に前記第１酸化シリコン膜および前記窒化シリコン膜からなる前記第１サイドウォールを形成し、同工程において、前記第２ゲート電極のもう一方の側壁に、前記第１酸化シリコン膜、前記窒化シリコン膜および前記第２酸化シリコン膜からなり、前記第２ゲート電極のゲート長方向の幅が前記第１サイドウォールよりも大きい前記第２サイドウォールを形成する工程と、
を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の主面の第４領域にＭＯＮＯＳ型の不揮発性メモリセルを有する半導体装置の製造方法であって、
（ｃ１）前記（ｃ）工程の後、前記第４領域の前記導電膜および前記第１絶縁膜を除去する工程と、
（ｃ２）前記（ｃ１）工程の後、前記半導体基板の主面の全面上に電位障壁膜、電荷蓄積層および他の導電膜を順次形成する工程と、
（ｃ３）前記（ｄ）工程の前に、前記他の導電膜、前記電荷蓄積層および前記電位障壁膜を加工して前記導電膜の上面を露出させ、前記第４領域に前記他の導電膜からなる第４ゲート電極を形成する工程と、
をさらに有し、
前記（ｄ）工程の後であって前記（ｇ）工程の前に、前記第４領域の前記半導体基板の上面に不純物を導入し、前記第４ゲート電極の両側の前記半導体基板の上面に第４エクステンション領域を形成し、
前記（ｇ）工程では、前記第４ゲート電極の両側の側壁に前記第２サイドウォールを形成し、
前記（ｇ）工程の後、前記第４領域の前記半導体基板の上面に前記第４エクステンション領域と同じ導電型の不純物を前記第４エクステンション領域よりも高い濃度で導入して第４拡散層を形成することにより、前記第４領域に前記電位障壁膜、前記電荷蓄積層、前記第４ゲート電極、前記第２サイドウォール、前記第４エクステンション領域および前記第４拡散層を有する前記ＭＯＮＯＳ型の不揮発性メモリセルを形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の主面の第４領域にＭＯＮＯＳ型の不揮発性メモリセルを有する半導体装置の製造方法であって、
（ｄ１）前記（ｃ）工程の後、前記第４領域の前記導電膜および前記第１絶縁膜を除去する工程と、
（ｄ２）前記（ｄ１）工程の後、前記半導体基板の主面の全面上に電位障壁膜、電荷蓄積層および他の導電膜を順次形成する工程と、
（ｄ３）前記（ｄ）工程の前に、前記他の導電膜、前記電荷蓄積層および前記電位障壁膜を加工して前記導電膜の上面を露出させ、前記第４領域に前記他の導電膜からなる第４ゲート電極を形成する工程と、
をさらに有し、
前記（ｄ）工程の後であって前記（ｇ）工程の前に、前記第４領域の前記半導体基板の上面に不純物を導入し、前記第４ゲート電極の両側の前記半導体基板の上面に第４エクステンション領域を形成し、
前記（ｇ）工程では、前記第４ゲート電極の両側の側壁の一方に前記第１サイドウォールを形成し、同工程において、前記第４ゲート電極のもう一方の側壁に前記第２サイドウォールを形成し、
前記（ｇ）工程の後、前記第４領域の前記半導体基板の上面に前記第４エクステンション領域と同じ導電型の不純物を前記第４エクステンション領域よりも高い濃度で導入して第４拡散層を形成することにより、前記第４領域に前記電位障壁膜、前記電荷蓄積層、前記第４ゲート電極、前記第２サイドウォール、前記第４エクステンション領域および前記第４拡散層を有する前記ＭＯＮＯＳ型の不揮発性メモリセルを形成することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板上の集積回路には、例えば半導体素子として、低電圧で動作し、大きい電流駆動力を必要とするＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、または、前記ＭＩＳＦＥＴよりも高い電圧で動作し高耐圧を必要とするＭＩＳＦＥＴ（以下、単に高耐圧ＭＩＳＦＥＴという）などが混在している場合がある。
【０００３】
また、高耐圧ＭＩＳＦＥＴのひとつに、ＭＯＮＯＳ構造を有する書き換え可能な不揮発性メモリ（以下、単にＭＯＮＯＳメモリという）がある。ＭＯＮＯＳメモリは、例えば２層の酸化シリコン膜の間に電荷蓄積層である窒化シリコン膜の層が形成されたＯＮＯ（Oxide Nitride Oxide）膜からなる絶縁膜を、ゲート電極と半導体基板の間に有するＦＥＴであり、フラッシュメモリなどの不揮発性メモリのメモリセルとして広く使用されている。
【０００４】
近年はＭＩＳＦＥＴの微細化に伴い、耐圧などの信頼性を向上させる目的で、ＭＩＳＦＥＴのソース・ドレイン領域よりも低濃度の不純物が添加されたエクステンション領域を、半導体基板の主面であってゲート電極の端部の下部からソース・ドレイン領域にかけて形成し、拡散層をＬＤＤ（Lightly Doped Drain）構造とすることが主流となっている。ＬＤＤ構造を有するＭＩＳＦＥＴのエクステンション領域の幅は、通常、ＭＩＳＦＥＴのゲート電極の側壁に形成されたサイドウォールの幅（スペーサー長）によって決まる。
【０００５】
高耐圧ＭＩＳＦＥＴおよびＭＯＮＯＳメモリのサイドウォールにおいては、それらのスペーサー長を低電圧で動作する周辺回路のＭＩＳＦＥＴのスペーサー長に対して異なる長さで形成することが望ましい。従来の一般的な半導体装置の製造方法では、同一半導体基板上にスペーサー長に違いのある２種以上のサイドウォールを形成するために、２種ＬＤＤ形成用の専用マスクを用いてフォトレジスト膜を選択的に形成し、サイドウォールを作り分けている。ここで、２種ＬＤＤまたは２種ＬＤＤ構造とは、同一の半導体基板上に幅が異なるサイドウォールを有し、幅が異なるエクステンション領域が形成されたＭＩＳＦＥＴを含む半導体装置の構造のことをいう。２種ＬＤＤ構造を実現するための技術としては、例えば特許文献１（特開２００４−３４９６８０号公報）にその方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３４９６８０号公報
【特許文献２】特開平５−６２９９４号公報
【特許文献３】特開平９−２１３７１３号公報
【特許文献４】特開２００１−２７４２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
２種ＬＤＤを形成するプロセスによって高耐圧ＭＩＳＦＥＴまたはＭＯＮＯＳメモリの両側の側壁には、高耐圧ＭＩＳＦＥＴよりも低電圧で動作するＭＩＳＦＥＴ（以下、単に低耐圧ＭＩＳＦＥＴという）のゲート電極の側壁に形成されるサイドウォールよりもスペーサー長が長いサイドウォールが形成される。
【０００８】
高耐圧ＭＩＳＦＥＴまたはＭＯＮＯＳメモリでは、ゲート電極の両側の側壁に幅が長いサイドウォールを形成することで、サイドウォールの下部に幅が長いエクステンション領域を形成することが考えられる。このことは、高耐圧ＭＩＳＦＥＴまたはＭＯＮＯＳメモリのソース領域およびドレイン領域の両方に高い電圧が印加され、ソース・ドレイン領域とゲートまたはウエル（半導体基板）との間に高い電位差が生じる場合に、ソース・ドレイン領域の耐圧を向上させる上で有効である。
【０００９】
しかし、一部の高耐圧ＭＩＳＦＥＴまたはＭＯＮＯＳメモリにおいては、用途によって、例えばドレイン領域とウエルには高い耐圧が要求され、ソース領域はドレイン領域よりも低い耐圧が要求される素子がある。つまり、このＦＥＴでは、ドレイン領域とゲート間またはドレイン領域とウエル間には高い電位差が生じるが、ソース領域とゲート間またはソース領域とウエル間には、ドレイン領域のような高い電位差は生じない。
【００１０】
このようなＦＥＴで、高い耐圧を必要としないソース領域にまで幅が長いエクステンション領域を形成することは、ソース−ドレイン間に流れる電流が小さくなる要因となる。すなわち、エクステンション領域はソース領域よりも高抵抗な領域であり、このエクステンション領域の幅が長くなれば、その分ソース−ドレイン間の抵抗値が高くなり、半導体装置の動作の高速化の妨げとなる。
【００１１】
また、ソース領域に特定の電位を供給する接続部材であるコンタクトプラグは、エクステンション領域の幅の分だけゲート電極と離して配置しなければならない。したがって、ドレイン領域は高い耐圧を必要とし、かつソース領域は高い耐圧を必要としないＦＥＴにおいて、ソース領域にまで幅が長いエクステンション領域を形成した場合、ソース領域のエクステンション領域の長さが長いために、ゲート電極とコンタクトプラグとの間の距離を長く確保する必要が生じ、半導体装置の微細化が困難となる。
【００１２】
特許文献２（特開平５−６２９９４号公報）には、ソース側のエクステンション領域（ｎ−層）を除去したトランジスタを形成することが記載されている。具体的には、半導体基板の主面にゲート電極、エクステンション領域およびゲート絶縁膜の両側の側壁のサイドウォールを形成した後、フォトリソグラフィ技術およびエッチング法を用いてソース側のサイドウォールを一部除去し、半導体基板にエクステンション領域よりも不純物濃度が高いｎ＋層（ソース・ドレイン領域）を形成することにより、ソース側のエクステンション領域をｎ＋層に変える。
【００１３】
なお、特許文献２では、ソース側のエクステンション領域を除去したトランジスタの他に、異なる用途のトランジスタであって、例えば前記トランジスタよりも低電圧で動作し、相対的に幅が短いサイドウォールおよびエクステンション領域を有するトランジスタなどが形成されているか否かについての記載はない。
【００１４】
特許文献３（特開平９−２１３７１３号公報）には、ソース側のエクステンション領域の幅をドレイン側のエクステンション領域の幅より短くした電界効果トランジスタを形成することが記載されている。具体的には、半導体基板の主面にゲート電極およびエクステンション領域を形成した後、半導体基板の主面に第１のスルー膜（絶縁膜）を堆積し、続いてソース形成領域側の第１のスルー膜を除去する。その後、半導体基板の主面に第２のスルー膜（絶縁膜）を形成し、第１および第２のスルー膜を介して半導体基板の主面にｎ＋層（ソース・ドレイン領域）を形成する。ここで、ドレイン側のゲート電極の側壁には第１および第２のスルー膜が形成されており、ソース側のゲート電極の側壁には第２のスルー膜のみが形成されているため、ドレイン側のエクステンション領域の幅よりもソース側のエクステンション領域の幅の方が短くなる。
【００１５】
なお、特許文献３では、ソース側のエクステンション領域を短くした電界効果トランジスタの他に、異なる用途のトランジスタであって、例えば前記電界効果トランジスタよりも低電圧で動作し、幅が短いサイドウォールおよびエクステンション領域を有するトランジスタなどが形成されているか否かについての記載はない。
【００１６】
特許文献４（特開２００１−２７４２５９号公報）には、ソース側のエクステンション領域の幅をドレイン側のエクステンション領域の幅より短くしたトランジスタを形成することが記載されている。具体的には、ゲート電極およびエクステンション領域を形成した半導体基板の主面上に絶縁膜を形成し、ドレイン形成領域側の前記絶縁膜上にレジストマスクを形成した後、半導体基板の主面の前記絶縁膜をエッチバックすることでドレイン形成領域側のゲート電極の側壁に幅が長いサイドウォールを形成する。続いて、このサイドウォールをマスクとして半導体基板の主面にｎ＋拡散層を形成することで、ソース側にドレイン側よりも幅が短いエクステンション領域を有するトランジスタを形成する。
【００１７】
なお、特許文献４では、ソース側のエクステンション領域を短くした電界効果トランジスタの他に、異なる用途のトランジスタであって、例えば前記電界効果トランジスタよりも低電圧で動作し、短いサイドウォールおよびエクステンション領域を有するトランジスタなどが形成されているか否かについての記載はない。
【００１８】
本発明の目的は、半導体装置の動作速度を向上することにある。
【００１９】
また、本発明の他の目的は、半導体装置を微細化することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板の主面の第１領域に形成された第１電界効果トランジスタと、前記半導体基板の主面の第２領域に形成され、前記第１電界効果トランジスタよりも高い電圧で動作する第２電界効果トランジスタとを有する半導体装置であって、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側の側壁にそれぞれ形成された第１サイドウォールと、
前記第１サイドウォールの下部の前記半導体基板の上面に形成された第１エクステンション領域と、
前記第１エクステンション領域と電気的に接続され、前記半導体基板の上面に形成され、且つ、前記第１エクステンション領域よりも高い不純物濃度を有する第１拡散層と、
を有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側の側壁の一方に、前記第１サイドウォールの同層に形成され、且つ前記第１ゲート電極のゲート長方向の前記第１サイドウォールの幅と同じ幅を有する第２サイドウォールと、
前記第２ゲート電極の両側の側壁のもう一方に形成され、且つ、前記ゲート長方向の幅が前記第２サイドウォールよりも大きい第３サイドウォールと、
前記第２サイドウォールの下部の前記半導体基板の上面に形成された第２エクステンション領域と、
前記第３サイドウォールの下部の前記半導体基板の上面に形成され、且つ、前記ゲート長方向の幅が前記第２エクステンション領域よりも大きい第３エクステンション領域と、
前記半導体基板の上面に形成され、前記第２エクステンション領域と電気的に接続され、且つ、前記第２エクステンション領域よりも高い不純物濃度を有する第２拡散層と、
前記半導体基板の上面に形成され、前記第３エクステンション領域と電気的に接続され、且つ、前記第３エクステンション領域よりも高い不純物濃度を有する第３拡散層と、
を有するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
上記した本発明の好ましい一実施の形態によれば、半導体装置の動作速度を向上させることができる。
【００２５】
また、半導体装置を微細化することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は半導体装置の製造方法を示す断面図である。（ｂ）は図２（ａ）に続く半導体装置の製造方法を示す断面図である。
【図３】図２（ａ）に続く半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。（ａ）は図３に続く半導体装置の製造方法を示す断面図である。（ｂ）は図４（ａ）に続く半導体装置の製造方法を示す断面図である。
【図５】図４（ｂ）に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態２である半導体装置を示す断面図である。
【図１６】本発明の実施の形態１および２のＭＯＮＯＳメモリの消去動作を説明する図である。（ａ）はＭＯＮＯＳメモリの回路図である。（ｂ）はＭＯＮＯＳメモリの断面図である。
【図１７】本発明の実施の形態１および２のＭＯＮＯＳメモリの書込動作を説明する図である。（ａ）はＭＯＮＯＳメモリの回路図である。（ｂ）はＭＯＮＯＳメモリの断面図である。
【図１８】本発明の実施の形態１および２のＭＯＮＯＳメモリの書込動作を説明する図である。（ａ）はＭＯＮＯＳメモリの回路図である。（ｂ）はＭＯＮＯＳメモリの断面図である。
【図１９】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２８】
（実施の形態１）
本発明の実施の形態１によるＭＩＳＦＥＴの構造の一例を図１を用いて説明する。図１は、同一基板上に形成された複数のＦＥＴを示す断面図であり、図の左から順に、ＭＯＮＯＳ型のメモリセル（ＭＯＮＯＳメモリ）Ｍｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１、第２高耐圧ＭＩＳＦＥＴＨ２を示している。
【００２９】
例えばｐ型の単結晶シリコンからなる半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐウエル２ａ、２ｂ、２ｃおよび２ｄが形成されており、それぞれのウエルは素子分離層１により区切られている。素子分離層１は半導体基板ＳＢの主面に形成された溝（素子分離溝）１ａに埋め込まれた絶縁膜により形成されている。
【００３０】
図１に示すＭＯＮＯＳメモリＭｎは不揮発性メモリであり、ｐウエル２ａが形成された半導体基板ＳＢの主面上に半導体基板ＳＢ側から順に形成されたボトム酸化膜３ｇ、電荷蓄積層３ｈ、トップ酸化膜３ｉおよびゲート電極４ａと、ゲート電極４ａの両側の半導体基板ＳＢの主面に形成されたソース領域を構成する拡散層４２およびドレイン領域を構成する拡散層４１とを有し、電荷蓄積層３ｈに電荷（情報）を蓄積する。ボトム酸化膜３ｇおよびトップ酸化膜３ｉは電位障壁膜として働く。ＭＯＮＯＳメモリＭｎの書込動作時などには、記憶用のＭＯＮＯＳメモリＭｎ内のドレイン−ゲート間またはドレイン−ウエル（半導体基板）間などに高い電位差（例えば５Ｖ〜１２Ｖ程度）が生じるため、ＭＯＮＯＳメモリＭｎは相対的に高耐圧のＦＥＴである必要がある。
【００３１】
低耐圧ＭＩＳＦＥＴＬｎは相対的に低い電圧で動作する電界効果トランジスタであり、ｐウエル２ｂが形成された半導体基板ＳＢの主面上に半導体基板ＳＢ側から順にゲート絶縁膜３ｂを介して形成されたゲート電極４ｂと、ゲート電極４ｂの両側の半導体基板ＳＢの主面に形成されたソース領域を構成する拡散層４３およびドレイン領域を構成する拡散層４４とを有する。低耐圧ＭＩＳＦＥＴＬｎは、例えばＭＯＮＯＳメモリＭｎの選択動作などを行う周辺回路を構成するＦＥＴである。ここでは、低耐圧ＭＩＳＦＥＴＬｎはＭＯＮＯＳメモリＭｎよりも低い電圧で動作するＦＥＴであるものとする。
【００３２】
第１高耐圧ＭＩＳＦＥＴＨ１は、ｐウエル２ｃが形成された半導体基板ＳＢの主面上に半導体基板ＳＢ側から順にゲート絶縁膜３ｃを介して形成されたゲート電極４ｃと、ゲート電極４ｃの両側の半導体基板ＳＢの主面に形成された、ソース領域を構成する拡散層４５およびドレイン領域を構成する拡散層４６とを有している。第１高耐圧ＭＩＳＦＥＴＨ１は低耐圧ＭＩＳＦＥＴＬｎよりも高い電圧で動作するＦＥＴであり、半導体装置の入力電流または出力電流が流れる回路の保護素子または電源の昇圧回路などに用いられる。
【００３３】
第２高耐圧ＭＩＳＦＥＴＨ２は、第１高耐圧ＭＩＳＦＥＴＨ１と同様に、ｐウエル２ｄが形成された半導体基板ＳＢの主面上に半導体基板ＳＢ側から順にゲート絶縁膜３ｄを介して形成されたゲート電極４ｄと、ゲート電極４ｄの両側の半導体基板ＳＢの主面に形成されたソース領域を構成する拡散層４７およびドレイン領域を構成する拡散層４８とを有している。第２高耐圧ＭＩＳＦＥＴＨ２は低耐圧ＭＩＳＦＥＴＬｎよりも高い電圧で動作するＦＥＴであり、半導体装置の入力電流または出力電流が流れる回路の保護素子または電源の昇圧回路などに用いられる。
【００３４】
なお、第１高耐圧ＭＩＳＦＥＴＨ１は、例えば検出回路またはレベルシフタなどに用いられるＭＩＳＦＥＴであり、第２高耐圧ＭＩＳＦＥＴＨ２は、例えば昇圧回路または直接周辺回路などに使われるＭＩＳＦＥＴである。
【００３５】
第１高耐圧ＭＩＳＦＥＴＨ１が用いられることが考えられる検出回路とは、例えばセキュリティー用のＩＣカードのマイコン（マイクロコンピュータ）に用いられ、ＩＣカードの不正利用などの目的で前記マイコンに規定範囲外の電圧または温度が加えられたり、規定範囲外の周波数の電流が流れた際にそれを検知し、前記マイコン内の回路の動作を停止させるための回路をいう。また、レベルシフタとは、信号電圧の大きさが互いに異なる二つのデジタルシステムを連結する際、二つのシステムの間に位置して信号電圧の大きさを変える回路である。このようなレベルシフタは、特に小さい電圧範囲から大きい電圧範囲に信号電圧のサイズを変える場合に用いられる。
【００３６】
一方、第２高耐圧ＭＩＳＦＥＴＨ２が用いられることが考えられる昇圧回路とは、ＤＣ／ＤＣコンバータのように、ある値の電源電圧から別の値の電圧を取り出す回路である。また、直接周辺回路は、例えばデコーダまたはセンスアンプなどの高い電圧が印加される回路を指す。
【００３７】
第１高耐圧ＭＩＳＦＥＴＨ１は、動作する際にそのソース領域およびドレイン領域の両方に高い電圧が印加されるＭＩＳＦＥＴであり、第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域にも、同様に第２高耐圧ＭＩＳＦＥＴＨ２が動作する際に相対的に高い電圧が印加される。ただし、第２高耐圧ＭＩＳＦＥＴＨ２の動作時において、第２高耐圧ＭＩＳＦＥＴＨ２のソース領域には、第１高耐圧ＭＩＳＦＥＴＨ１のソース領域、ドレイン領域、または第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域とゲート電極４ｃ、４ｄまたはｐウエル２ｃ、２ｄとの間に生じるような高い電位差は発生しない。
【００３８】
第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２は低耐圧ＭＩＳＦＥＴＬｎよりも高い電圧で動作するＦＥＴである。高耐圧ＭＩＳＦＥＴは、ＭＯＮＯＳメモリと同様に動作の際に例えばドレイン−ゲート間に比較的高い電位差が発生するため、低耐圧ＭＩＳＦＥＴＬｎのゲート絶縁膜３ｂよりも膜厚が厚いゲート絶縁膜を必要とする。また、ゲート電極４ａ、４ｃおよび４ｄのゲート長は、ゲート電極４ｂのゲート長よりも長い。ＭＯＮＯＳメモリＭｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２のそれぞれのゲート電極４ａ、４ｃおよび４ｄが低耐圧ＭＩＳＦＥＴＬｎよりも長いゲート長を有するのは、ＭＯＮＯＳメモリＭｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２の方が低耐圧ＭＩＳＦＥＴＬｎよりも高い電圧で動作するためである。
【００３９】
ゲート電極４ａ〜４ｄのそれぞれの両側の側壁には絶縁膜からなるサイドウォールが形成されており、各サイドウォールの下部の半導体基板ＳＢの主面には、ｎ型の不純物（例えばＰ（リン））が低濃度で導入されて形成された半導体領域であるエクステンション領域が形成されている。また、それぞれのサイドウォールの外側の領域の半導体基板ＳＢの上面には、ｎ型の不純物（例えばＰ（リン））が前記エクステンション領域よりも高濃度で導入された半導体領域である拡散層が形成されている。すなわち、ＭＯＮＯＳメモリＭｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２のそれぞれのソース・ドレイン領域は不純物濃度が高い低抵抗な拡散層と、拡散層よりも不純物濃度が低く高抵抗なエクステンション領域とを含み、ＬＤＤ構造を構成している。
【００４０】
ゲート電極４ａおよび４ｃのそれぞれの両側の側壁およびゲート電極４ｄの一方の側壁には、絶縁膜６ａ、絶縁膜６および絶縁膜７により構成される積層膜からなる第１サイドウォール６ｗがそれぞれ形成されている。すなわち、半導体基板ＳＢの上面と、ゲート電極４ａおよび４ｃのそれぞれの両側の側壁およびゲート電極４ｄの一方の側壁とには、絶縁膜６ａが形成され、絶縁膜６ａ上には絶縁膜６が形成され、絶縁膜６上には絶縁膜７が形成されている。
【００４１】
言い換えれば、ＭＯＮＯＳメモリＭｎのゲート電極４ａの両側の側壁には、半導体基板ＳＢの主面上から連続して絶縁膜６ａが形成され、半導体基板ＳＢ上であってゲート電極４ａの側壁には、絶縁膜６ａを介して形成された絶縁膜６および絶縁膜７が順に形成されている。また、低耐圧ＭＩＳＦＥＴＬｎのゲート電極４ｂの両側の側壁には、半導体基板ＳＢの主面上から連続して絶縁膜６ａが形成され、半導体基板ＳＢ上であってゲート電極４ｂの側壁には、絶縁膜６ａを介して形成された絶縁膜６が形成されている。また、第１高耐圧ＭＩＳＦＥＴＨ１のゲート電極４ｃの両側の側壁には、半導体基板ＳＢの主面上から連続して絶縁膜６ａが形成され、半導体基板ＳＢ上であってゲート電極４ｃの側壁には、絶縁膜６ａを介して絶縁膜６および絶縁膜７が順に形成されている。また、第２高耐圧ＭＩＳＦＥＴＨ２のゲート電極４ｄの両側の側壁の一方には、半導体基板ＳＢの主面上から連続して絶縁膜６ａが形成され、半導体基板ＳＢ上であってゲート電極４ｄの前記一方の側壁には、絶縁膜６ａを介して絶縁膜６および絶縁膜７が順に形成されている。また、第２高耐圧ＭＩＳＦＥＴＨ２のゲート電極４ｄの両側の側壁のもう一方には、半導体基板ＳＢの主面上から連続して絶縁膜６ａが形成され、半導体基板ＳＢ上であってゲート電極４ｄの前記もう一方の側壁には、絶縁膜６ａを介して形成された絶縁膜６が形成されている。
【００４２】
ここで、絶縁膜６は絶縁膜６ａを介して各ゲート電極の側壁に形成されているため、ゲート電極４ａ、４ｃおよび４ｄの側壁には接していない。なお、絶縁膜６ａおよび絶縁膜７は例えば酸化シリコン膜からなり、絶縁膜７は例えば窒化シリコン膜からなるものとする。
【００４３】
一方、ゲート電極４ｂの両側の側壁および、ゲート電極４ｃの側壁であって第１サイドウォール６ｗが形成されている側壁の反対側の側壁には、絶縁膜６ａおよび絶縁膜６により構成される積層膜からなる第２サイドウォール６ｎがそれぞれ形成されている。すなわち、半導体基板ＳＢの上面と、ゲート電極４ｂの両側の側壁および、ゲート電極４ｃの側壁であって第１サイドウォール６ｗの形成されている側壁の反対側の側壁とには、連続した絶縁膜６ａがそれぞれ形成され、絶縁膜６ａ上には絶縁膜６が形成されている。つまり、第１サイドウォール６ｗは第２サイドウォール６ｎよりも積層数が多い積層構造を有している。なお、絶縁膜６は絶縁膜６ａを介して各ゲート電極の側壁に形成されているため、ゲート電極４ａ、４ｃおよび４ｄの側壁には接していない。
【００４４】
ゲート電極４ｂの両側の側壁および、ゲート電極４ｃの側壁であって第１サイドウォール６ｗが形成されている側壁の反対側の側壁に形成されたそれぞれの第２サイドウォール６ｎは、製造工程において同一の絶縁積層膜により構成され、同一の工程によって形成された同層の絶縁膜である。
【００４５】
第１サイドウォール６ｗおよび第２サイドウォール６ｎは各ゲート電極の側壁に異方性エッチングによって自己整合的に形成された側壁スペーサーであり、第１サイドウォール６ｗおよび第２サイドウォール６ｎがそれぞれ接するゲート電極のゲート長方向の第１サイドウォール６ｗおよび第２サイドウォール６ｎの幅（スペーサー長）は、第１サイドウォール６ｗの方が第２サイドウォール６ｎよりも大きい。
【００４６】
つまり、第２高耐圧ＭＩＳＦＥＴＨ２のゲート電極４ｃの一方の側壁には第１サイドウォール６ｗが形成され、ゲート電極４ｃのもう一方の側壁には、第１サイドウォール６ｗよりもスペーサー長が小さい第２サイドウォール６ｎが形成されており、ゲート電極４ｃのそれぞれの側壁に幅が違うサイドウォールが形成された構造となっている。
【００４７】
また、ＭＯＮＯＳメモリＭｎのゲート電極４ａの両側の領域のうち、一方の領域の半導体基板ＳＢの上面には、エクステンション領域３２および拡散層４２が形成されており、もう一方の領域の半導体基板ＳＢの上面には、エクステンション領域３１および拡散層４１が形成されている。エクステンション領域３１、３２は拡散層４１、４２よりも半導体基板ＳＢの上面から深い接合深さを有し、ゲート電極４ａの側壁の下部から素子分離層１の側面にかけて形成されている。拡散層４１、４２は、ゲート電極４ａの側壁に形成された第１サイドウォール６ｗの側壁であってゲート電極４ａと接していない側壁の下部から素子分離層１の側面にかけてエクステンション領域３１、３２上にそれぞれ形成されている。エクステンション領域３１および拡散層４１はＭＯＮＯＳメモリＭｎのソース領域を構成しており、エクステンション領域３２および拡散層４２はＭＯＮＯＳメモリＭｎのドレイン領域を構成している。
【００４８】
エクステンション領域３１、３２は、ｎ＋型の半導体領域である拡散層４１、４２よりも低い不純物濃度を有するｎ−型の半導体領域であり、拡散層４１、４２よりも高い抵抗値を有する。エクステンション領域３１、３２は、半導体基板ＳＢの上面においてゲート電極４ａの側壁に形成された第１サイドウォール６ｗの下面と接しており、ゲート電極４ａのゲート長方向の半導体基板ＳＢの上面のエクステンション領域３１、３２の幅は、同方向の第１サイドウォール６ｗの幅とほぼ同じ長さとなっている。なお、ここでいう半導体基板ＳＢの上面のエクステンション領域の幅とは、ゲート電極のゲート長方向における半導体基板ＳＢの上面の、エクステンション領域の端部からもう一方の端部までの長さを指す。
【００４９】
同様に、第１高耐圧ＭＩＳＦＥＴＨ１のゲート電極４ｃの両側の領域の半導体基板ＳＢの上面には、エクステンション領域３５、３６および拡散層４５、４６が形成されており、エクステンション領域３５および拡散層４５は第１高耐圧ＭＩＳＦＥＴＨ１のソース領域を構成しており、エクステンション領域３６および拡散層４６は第１高耐圧ＭＩＳＦＥＴＨ１のドレイン領域を構成している。さらに、第２高耐圧ＭＩＳＦＥＴＨ２のゲート電極４ｄの両側の領域の半導体基板ＳＢの上面には、エクステンション領域３７、３８および拡散層４７、４８が形成されており、エクステンション領域３７および拡散層４７は第２高耐圧ＭＩＳＦＥＴＨ２のソース領域を構成しており、エクステンション領域３８および拡散層４８は第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域を構成している。
【００５０】
なお、ゲート電極４ｄのゲート長方向の半導体基板ＳＢの上面のエクステンション領域３７、３８の幅は、それぞれの上部に形成された第２サイドウォール６ｎおよび第１サイドウォール６ｗの幅とほぼ同じ長さとなっている。つまり、前述したように、第２サイドウォール６ｎの幅（スペーサー長）は第１サイドウォール６ｗの幅（スペーサー長）よりも小さいため、ゲート電極４ｄの側壁の第２サイドウォール６ｎの下部の半導体基板ＳＢの上面のエクステンション領域３７の幅は、ゲート電極４ｄの側壁の第１サイドウォール６ｗの下部の半導体基板ＳＢの上面のエクステンション領域３８の幅よりも短い。
【００５１】
また、同様に、低耐圧ＭＩＳＦＥＴＬｎのゲート電極４ｂの両側の領域の半導体基板ＳＢの上面には、エクステンション領域３３、３４および拡散層４３、４４が形成されており、エクステンション領域３３および拡散層４３は低耐圧ＭＩＳＦＥＴＬｎのソース領域を構成しており、エクステンション領域３４および拡散層４４は低耐圧ＭＩＳＦＥＴＬｎのドレイン領域を構成している。ただし、低耐圧ＭＩＳＦＥＴＬｎにおいては、エクステンション領域３３、３４の接合深さは、拡散層４３、４４の接合深さよりも浅く形成されている。
【００５２】
図１に示すように、ゲート電極４ａ〜４ｄおよび拡散層４１〜４８のそれぞれの上部にはシリサイド層９が形成されており、シリサイド層９、ＭＯＮＯＳメモリＭｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２を含む半導体基板ＳＢの主面はストッパ絶縁膜１０および層間絶縁膜１１の積層膜により覆われている。ストッパ絶縁膜１０および層間絶縁膜１１には、層間絶縁膜１１の上面から各シリサイド層９の上面に達するコンタクトホール１２が形成され、それぞれのコンタクトホール１２内には導電膜からなるコンタクトプラグ１３が形成されている。なお、図１ではゲート電極４ａ〜４ｄ上にコンタクトホール１２およびコンタクトプラグ１３が形成されている領域は示していない。
【００５３】
層間絶縁膜１１上にはストッパ絶縁膜１４を介して層間絶縁膜１５が形成されており、ストッパ絶縁膜１４および層間絶縁膜１５には、層間絶縁膜１５の上面からコンタクトプラグ１３の上面に達する配線溝１６が形成され、配線溝１６内には、導体膜からなる金属配線１７が形成されている。
【００５４】
シリサイド層９は、拡散層４１〜４６とコンタクトプラグ１３との間に介在することで拡散層４１〜４６とコンタクトプラグ１３との接触抵抗を低減する働きを有する。シリサイド層９は金属とシリコンとの反応層であり、その材料としては、例えばニッケルシリサイド、コバルトシリサイド、プラチナシリサイドまたはチタンシリサイドなどを用いることができる。
【００５５】
コンタクトプラグ１３は、コンタクトホール１２の内壁および底部に形成されたバリア導体膜（図示しない）を介して形成された接続部材であり、ＭＯＮＯＳメモリＭｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２のそれぞれのソース・ドレイン領域と、金属配線１７とを電気的に接続している。コンタクトプラグ１３は例えばタングステンなどからなり、その側壁および底部に形成されたバリア導体膜は、例えば窒化チタンなどからなる。なお、図示していない領域において、ゲート電極４ａ〜４ｄは、それぞれの上部に形成されたシリサイド層９およびコンタクトプラグ１３を介して金属配線（図示しない）と電気的に接続されている。
【００５６】
ストッパ絶縁膜１０は例えば窒化シリコン膜からなり、コンタクトホール１２を形成する際にエッチングストッパ膜として働く。また、層間絶縁膜１１、１５は例えば酸化シリコン膜またはＳｉＯＣ膜などの絶縁膜からなる。ストッパ絶縁膜１４は例えば窒化シリコン膜からなり、配線溝１６を形成する際にエッチングストッパ膜として働く。
【００５７】
金属配線１７は、ＭＯＮＯＳメモリＭｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２に所定の電位を供給する配線であり、周知のダマシンプロセスによって形成されている。金属配線１７は、配線溝１６の内壁および底部に形成されたバリア導体膜と、前記バリア導体膜を介して配線溝１６内に充填された金属膜からなる。前記バリア導体膜は例えばＴａ（タンタル）とＴａＮ（窒化タンタル）との積層膜からなり、前記金属膜は、主にＣｕ（銅）からなる膜である。前記バリア膜は、前記金属膜内の金属元素が層間絶縁膜１５内などに拡散することを防ぐ目的で設けられている。なお、バリア導体膜の部材としては、タンタルの他に、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
【００５８】
なお、金属配線１７は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【００５９】
ＭＯＮＯＳメモリＭｎは、ゲート電極４ａの下部の電荷蓄積層３ｈ内に電子を出し入れすることにより情報の書込および消去を行うことができる。電子の出し入れの方法には２通りあり、電荷蓄積層３ｈの下面全面にトンネル電流で電子を出し入れすることにより書込・消去を行なう方法と、ホットキャリアを用いてドレイン領域を構成するエクステンション領域３２の近傍の電荷蓄積層３ｈ端部に電子を入れて書込を行い、エクステンション領域３２の端部で発生するホットホールによって消去を行う方法とがある。トンネル電流を用いる方法は、書き換え回数を多くすることができ、高い信頼性が確保することができる一方で、ホットキャリアを用いる方法の場合、書込・消去の動作電圧を低くでき、かつ高速にすることができる。
【００６０】
以下に、ＭＯＮＯＳメモリＭｎの回路動作について、図１６〜図１８を用いて説明する。図１６（ａ）、図１７（ａ）および図１８（ａ）は、ＭＯＮＯＳメモリＭｎの回路図である。図１６（ｂ）、図１７（ｂ）および図１８（ｂ）は、ＭＯＮＯＳメモリＭｎの断面図である。
【００６１】
ＭＯＮＯＳメモリは、情報の書込および消去の方法によって、ドレイン領域および半導体基板間とソース領域および半導体基板間との両方に高い電位差が生じる場合と、ドレイン領域および半導体基板間とに生じるような高い電位差がソース領域および半導体基板間において発生しない場合とに別れる。すなわち、メモリの書込および消去の方法によっては、ソース領域がドレイン領域よりも低い耐圧であってもソース領域とウエルとの間での耐圧を保つことが可能である。
【００６２】
ここで、複数のＭＯＮＯＳメモリのうちの一部のメモリにおいて、チャネル全面にホール注入を行うことで情報の消去を行い、チャネル全面にエレクトロン注入を行うことで情報の書込を行う方法について、図１６（ａ）、（ｂ）を用いて説明する。
【００６３】
図１６（ｂ）に示す４個のメモリセルＭ１〜Ｍ４のうち、一番左のメモリセルＭ１は、図１６（ａ）に示すメモリセルＭ１に相当し、図１６（ｂ）の左から２番目のメモリセルＭ２は、図１６（ａ）に示すメモリセルＭ２に相当する。図１６（ｂ）の右から２番目のメモリセルＭ３は、図１６（ａ）に示すメモリセルＭ３に相当し、図１６（ｂ）の一番右のメモリセルＭ４は、図１６（ａ）に示すメモリセルＭ４に相当する。
【００６４】
図１６（ａ）、（ｂ）に示すように、メモリセルＭ１は半導体基板ＳＢ上に電荷蓄積層を有するＯＮＯ膜３を介して形成されたゲートＧ１と、半導体基板ＳＢの上面に形成されたソースＳ１、およびドレインＤ１を有しているｎチャネル型のメモリセルである。同様に、メモリセルＭ２はゲートＧ１、ソースＳ２およびドレインＤ２を有し、メモリセルＭ３はゲートＧ２、ソースＳ１およびドレインＤ１を有し、メモリセルＭ４はゲートＧ２、ソースＳ２およびドレインＤ２を有する。なお、ここではメモリセルＭ１〜Ｍ４は、いずれもゲートの両側に同じ幅のサイドウォールを有し、前記サイドウォールの下部にはゲートの両側において同じ幅のエクステンション領域が形成されているものとする。メモリセルＭ１はエクステンション領域３１ｂ、３２ｂを有し、メモリセルＭ２はエクステンション領域３３ｂ、３４ｂを有し、メモリセルＭ３はエクステンション領域３５ｂ、３６ｂを有し、メモリセルＭ４はエクステンション領域３７ｂ、３８ｂを有する。また、メモリセルＭ１〜Ｍ４はｎチャネル型のＭＯＮＯＳメモリであり、メモリセルＭ１〜Ｍ４は、いずれも半導体基板ＳＢの主面に形成されたｐ型のウエル上に形成されている。
【００６５】
メモリセルＭ１〜Ｍ４はそれぞれ同一基板上に形成されており、半導体基板（ｐウエル）ＳＢの電位はメモリセルＭ１〜Ｍ４の下部においていずれも同一の電位を有するものとする。また、メモリセルＭ１およびメモリセルＭ２のゲートＧ１は電気的に接続され、メモリセルＭ３およびメモリセルＭ４のゲートＧ２は電気的に接続されている。また、メモリセルＭ１およびメモリセルＭ３のソースＳ１は電気的に接続され、メモリセルＭ２およびメモリセルＭ４のソースＳ２は電気的に接続されている。また、メモリセルＭ１およびメモリセルＭ３のドレインＤ１は電気的に接続され、メモリセルＭ２およびメモリセルＭ４のドレインＤ２は電気的に接続されている。
【００６６】
なお、図１７（ａ）および図１８（ａ）に示す回路は図１６（ａ）に示す回路と同様の構造を有しており、図１７（ｂ）および図１８（ｂ）に示す半導体装置は図１６（ｂ）に示す半導体装置と同様の構造を有しているが、図１６（ａ）、（ｂ）と図１７（ａ）、（ｂ）と図１８（ａ）、（ｂ）とでは、電圧の印加条件がそれぞれ異なる。
【００６７】
まず、ＭＯＮＯＳメモリの消去動作について説明する。ＭＯＮＯＳメモリの消去動作では、図１６（ａ）に示すように、ワード線単位で情報の消去を行う。すなわち、同一のワード線（ゲート）に接続されている一または複数のＭＯＮＯＳメモリが選択され、この消去動作によって、それぞれのメモリに書き込まれていた情報はいずれも消去される。図１６（ａ）では、消去動作によって情報を消去される選択メモリセルを破線で囲って示している。
【００６８】
この際、選択されるメモリセル（選択メモリセル）Ｍ１、Ｍ２のゲートＧ１には例えば−８．５Ｖの電圧が印加され、ソースＳ１、Ｓ２、ドレインＤ１、Ｄ２、半導体基板ＳＢには１．５Ｖの電圧がそれぞれ印加される。また、選択されないメモリセル（非選択メモリセル）Ｍ３、Ｍ４のゲートＧ２、ソースＳ１、Ｓ２、ドレインＤ１、Ｄ２、半導体基板ＳＢには、例えば１．５Ｖの電圧がそれぞれ印加される。
【００６９】
この消去動作では、図１６（ｂ）に示すように、メモリセルＭ１、Ｍ２のチャネル領域から、ＯＮＯ膜３の下面の全面を介してＯＮＯ膜３内の電荷蓄積層にホールを注入し、メモリセルＭ１、Ｍ２の情報を消去する。このとき、メモリセルＭ１〜Ｍ４のソースＳ１、Ｓ２、ドレインＤ１、Ｄ２、半導体基板ＳＢには、それぞれ１．５Ｖの電圧が印加されているため、各ソース・ドレイン領域と半導体基板ＳＢとの間には殆ど電位差が生じない。すなわち、ソース・ドレイン領域とウエルとの間には殆ど電位差が生じないため、この消去動作において各ソース・ドレイン領域は高い耐圧を必要としない。
【００７０】
次に、ＭＯＮＯＳメモリの書込動作について説明する。書込動作には、チャネル全面からＭＯＮＯＳメモリの電荷蓄積層にエレクトロン注入を行う方法と、ドレイン近傍においてＭＯＮＯＳメモリの電荷蓄積層にホットエレクトロン注入を行う方法とがある。
【００７１】
チャネル全面からＭＯＮＯＳメモリの電荷蓄積層にエレクトロン注入して書込を行う場合、図１７（ａ）に示すように、選択メモリセルであるメモリセルＭ１のゲートＧ１には例えば１．５Ｖの電圧が印加され、ソースＳ１、ドレインＤ１および半導体基板ＳＢには−１１．０Ｖの電圧がそれぞれ印加される。また、非選択メモリセルであるメモリセルＭ２、Ｍ４のソースＳ２およびドレインＤ２には、例えば１．５Ｖの電圧がそれぞれ印加される。また、非選択メモリセルであるメモリセルＭ３、Ｍ４のゲートＧ２には、例えば−１１．０Ｖの電圧が印加される。図１７（ａ）では、書込動作によって情報を書き込まれる選択メモリセルを破線で囲って示している。
【００７２】
この書込動作では、図１７（ｂ）に示すように、選択メモリセルであるメモリセルＭ１のチャネル領域から、ＯＮＯ膜３の下面の全面を介してＯＮＯ膜３内の電荷蓄積層にエレクトロンを注入し、メモリセルＭ１に情報を書き込む。
【００７３】
このとき、メモリセルＭ１のソースＳ１、ドレインＤ１および半導体基板ＳＢには、それぞれ−１１．０Ｖの電圧が印加されているため、ソース・ドレイン領域と半導体基板ＳＢとの間には殆ど電位差が生じない。
【００７４】
また、非選択メモリセルであるメモリセルＭ２では、ソースＳ２およびドレインＤ２に１．５Ｖの電圧が印加され、半導体基板ＳＢに−１１．０Ｖの電圧が印加されるが、ゲートＧ２には１．５Ｖの正の電圧が印加されており、メモリセルＭ２内のソースＳ２とドレインＤ２との間にはチャネルが形成されて、ソースＳ２と半導体基板ＳＢ、およびドレインＤ２と半導体基板ＳＢ間の接合破壊を起こすゲートＧ２端部下の電界が弱まるため、ソース・ドレイン領域と半導体基板ＳＢとの間の電位差は問題とならない。
【００７５】
また、非選択メモリセルであるメモリセルＭ３では、ソースＳ１、ドレインＤ１および半導体基板ＳＢにそれぞれ−１１．０Ｖの電圧が印加されているため、ソース・ドレイン領域と半導体基板ＳＢとの間には殆ど電位差が生じない。
【００７６】
すなわち、メモリセルＭ１〜Ｍ３ではソース・ドレイン領域とウエルとの間には殆ど電位差が生じないか、もしくは電界が緩和されるため、この書込動作において、各ソース・ドレイン領域は高い耐圧を必要としない。
【００７７】
しかし、これに対して、非選択メモリセルであるメモリセルＭ４ではソースＳ２およびドレインＤ２に１．５Ｖの電圧が印加され、半導体基板ＳＢに−１１．０Ｖの電圧が印加される。また、メモリセルＭ４のゲートＧ４には−１１．０Ｖの負の電圧が印加されるため、ソース−ドレイン間の電界が強まる。このような場合、特に図１７（ｂ）に示すゲートＧ４のゲート長方向の端部の近傍のチャネル領域、すなわちエクステンション領域３７ｂとエクステンション領域３８ｂとの間のウエルであって、エクステンション領域３７ｂ、３８ｂの端部の近傍の電界が強まる。したがって、ソース−ウエル間の電位差およびドレイン−ウエル間の電位差は約１２Ｖ程度となる。つまり、メモリセルＭ４ではソース・ドレイン領域とウエルとの間に高い電位差が生じるため、この書込動作において、メモリセルＭ４のソース領域およびドレイン領域は共に高い耐圧を必要とする。したがって、ＭＯＮＯＳメモリには、幅の広いサイドウォール６Ｗを用いることが望ましい。
【００７８】
次に、ドレイン近傍においてＭＯＮＯＳメモリの電荷蓄積層にホットエレクトロン注入を行うことによりＭＯＮＯＳメモリに書込を行う方法について説明する。この場合、図１８（ａ）に示すように、選択メモリセルであるメモリセルＭ１のゲートＧ１には例えば７．０Ｖの電圧が印加され、ソースＳ１および半導体基板ＳＢには０Ｖの電圧がそれぞれ印加され、ドレインＤ１には５．０Ｖの電圧が印加される。また、非選択メモリセルであるメモリセルＭ２、Ｍ４のソースＳ２およびドレインＤ２には、例えば０Ｖの電圧が印加され、非選択メモリセルであるメモリセルＭ３、Ｍ４のゲートＧ２には、例えば０Ｖの電圧が印加される。図１８（ａ）では、書込動作によって情報を書き込まれる選択メモリセルを破線で囲って示している。
【００７９】
この書込動作では、図１８（ｂ）に示すように、選択メモリセルであるメモリセルＭ１のドレインＤ１近傍のチャネル領域から、ドレイン領域の近傍のＯＮＯ膜３内の電荷蓄積層にホットエレクトロンを注入し、メモリセルＭ１に情報を書き込む。
【００８０】
このとき、メモリセルＭ１のソースＳ１および半導体基板ＳＢには、それぞれ０Ｖの電圧が印加されており、ドレインＤ１には５Ｖの電圧が印加され、ゲートＧ１には７Ｖの正の電圧が印加されている。この状態では、ドレインＤ１付近のチャネルはピンチオフ状態であり、積極的にドレインＤ１と半導体基板ＳＢの電界を高めてホットエレクトロンが発生し易い状況にある。
【００８１】
また、非選択メモリセルであるメモリセルＭ２，Ｍ４のソースＳ２、ドレインＤ２および半導体基板ＳＢには、それぞれ０Ｖの電圧が印加されているため、各ソース・ドレイン領域と半導体基板ＳＢとの間には殆ど電位差が生じない。また、非選択メモリセルであるメモリセルＭ３では、ソースＳ１および半導体基板ＳＢにそれぞれ０Ｖの電圧が印加され、ドレインＤ１には５Ｖの電圧が印加されている。このとき、メモリセルＭ３のソースＳ１と半導体基板ＳＢとの間には殆ど電位差が生じないが、ドレインＤ１と半導体基板ＳＢとの間には５Ｖ程度の比較的高い電位差が生じている。このときゲートＧ２は０ＶであるがドレインＤ１付近で発生したホットエレクトロンにより弱い書込状態（ディスターブ）を起こす。しかし、ドレインＤ１側では、幅の大きいサイドウォールおよびエクステンション領域を適用しているため、ディスターブに強い構造となっている。
【００８２】
すなわち、メモリセルＭ１、Ｍ２およびＭ４ではソース・ドレイン領域とウエルとの間には殆ど電位差が生じないため、この書込動作において、各ソース・ドレイン領域は高い耐圧を必要としない。しかし、メモリセルＭ３ではソース領域とウエルとの間には殆ど電位差が生じないのに対し、ドレイン領域とウエルとの間においては比較的高い電位差が生じるため、ドレインＤ２はウエルとの間に高い耐圧を必要とする。したがって、ＭＯＮＯＳメモリには、幅の広いサイドウォール６Ｗを用いることが望ましい。
【００８３】
次に、本実施の形態の低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第１高耐圧ＭＩＳＦＥＴＨ２の効果について説明する。
【００８４】
図１に示す低耐圧ＭＩＳＦＥＴＬｎおよび第１高耐圧ＭＩＳＦＥＴＨ１または低耐圧ＭＩＳＦＥＴＬｎおよびＭＯＮＯＳメモリＭｎのように、異なる電圧で動作する複数の素子が同一の半導体基板ＳＢ上に形成される場合、２種ＬＤＤプロセスを用いてそれぞれの素子に異なる幅のエクステンション領域を形成することが好ましい。
【００８５】
例えば、低耐圧ＭＩＳＦＥＴＬｎおよび第１高耐圧ＭＩＳＦＥＴＨ１のように、ゲート電極４ｂの側壁とゲート電極４ｃの側壁とに、ゲート電極４ｂ、４ｃのゲート長方向において異なる幅（スペーサー長）を有する第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成することにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に形成されるエクステンション領域の幅を、低耐圧ＭＩＳＦＥＴＬｎと第１高耐圧ＭＩＳＦＥＴＨ１とで異なる長さにすることができる。図１に示すように、エクステンション領域３３、３４の幅は、エクステンション領域３５、３６の幅よりも小さい。したがって、拡散層４５および拡散層４６の間のエクステンション領域３５、３６の抵抗値は、拡散層４３および拡散層４４の間のエクステンション領域３３、３４の抵抗値よりも高くなる。
【００８６】
これにより、低耐圧ＭＩＳＦＥＴＬｎの拡散層４３または拡散層４４に印加される電圧よりも高い電圧が第１高耐圧ＭＩＳＦＥＴＨ１の拡散層４５または拡散層４６に印加されても、第１高耐圧ＭＩＳＦＥＴＨ１は、幅が相対的に長く高抵抗なエクステンション領域３５、３６を有するため、拡散層４５または拡散層４６とゲート電極４ｃとの間でリーク電流が発生することを防ぐことができる。また、同様の理由から、拡散層４５または拡散層４６とｐウエル２ｃとの間の耐圧を保つことができる。
【００８７】
また、２種ＬＤＤプロセスを用いて異なる幅を有するエクステンション領域３３、３４とエクステンション領域３５、３６とを作り分けることにより、第１高耐圧ＭＩＳＦＥＴＨ１の耐圧を確保した上で、高い耐圧を必要としない低耐圧ＭＩＳＦＥＴＬｎのエクステンション領域３３、３４の抵抗により拡散層４３および拡散層４４の間の電流が小さくなることを防ぐことができる。
【００８８】
このように、ソース領域およびドレイン領域の両方に低耐圧ＭＩＳＦＥＴよりも高い電圧が印加され、ソース領域およびドレイン領域の両方において相対的に高い耐圧を必要とするＭＩＳＦＥＴでは、低耐圧ＭＩＳＦＥＴよりも長い幅を有するエクステンション領域をソース領域およびドレイン領域の両方に設けたＬＤＤ構造とすることが望ましい。
【００８９】
しかし、低耐圧ＭＩＳＦＥＴＬｎよりも高い耐圧を必要とするＭＩＳＦＥＴであっても、ドレイン領域には高い耐圧が必要となるが、ソース領域には前記ドレイン領域のような高い耐圧を必要としないＭＩＳＦＥＴも形成される場合がある。すなわち、このようにソース領域に高い耐圧を必要としないＭＩＳＦＥＴのソース領域は、第２高耐圧ＭＩＳＦＥＴＨ２のソース領域を構成する拡散層４５ほど高い耐圧を必要としないため、低耐圧ＭＩＳＦＥＴＬｎのエクステンション領域３３と同様に幅が小さいエクステンション領域が設けられていても問題ない。
【００９０】
つまり、高耐圧ＭＩＳＦＥＴには、第２高耐圧ＭＩＳＦＥＴＨ２のように、ドレイン領域に高い耐圧を必要とし、ソース領域には高い耐圧を必要としないものがある。このような高耐圧ＭＩＳＦＥＴのソース領域にまで幅が長いエクステンション領域を形成すると、ソース−ドレイン間に流れる電流が必要以上に小さくなる。すなわち、エクステンション領域はソース領域よりも高抵抗な領域であり、このエクステンション領域の幅が長くなれば、その分ソース−ドレイン間の抵抗値が高くなり、半導体装置の動作の高速化の妨げとなる。
【００９１】
また、ソース領域に特定の電位を供給するコンタクトプラグは、エクステンション領域の幅の分だけゲート電極から離して配置しなければならない。したがって、ドレイン領域は高い耐圧を必要とし、ソース領域は高い耐圧を必要としないＭＩＳＦＥＴのソース領域にまで幅が長いエクステンション領域を形成した場合、ソース領域のエクステンション領域の幅が長いために、ゲート電極とコンタクトプラグとの間の距離を長く確保する必要が生じ、半導体装置の微細化が困難となる。
【００９２】
これに対し、本実施の形態の半導体装置では、図１に示す第２高耐圧ＭＩＳＦＥＴＨ２のように、ゲート電極４ｄの両側の側壁のうち、ドレイン領域を構成する拡散層４８側の一方の側壁に幅（スペーサー長）が大きい第１サイドウォール６ｗを形成し、もう一方のソース領域を構成している拡散層４７側の側壁に、第１サイドウォール６ｗよりも幅（スペーサー長）が小さい第２サイドウォール６ｎを形成している。後述するように、エクステンション領域の幅はその上部のサイドウォールの幅によってほぼ規定されるため、第１サイドウォール６ｗの下部のエクステンション領域３８の幅は、第２サイドウォール６ｎの下部のエクステンション領域３７の幅よりも大きい。
【００９３】
第２高耐圧ＭＩＳＦＥＴＨ２は、前述したように高耐圧を必要とするドレイン領域と、高耐圧を必要としないソース領域を有するＭＩＳＦＥＴであるため、ソース領域を構成する拡散層４７側のエクステンション領域３７の幅をドレイン領域を構成する拡散層４８側のエクステンション領域３８の幅よりも小さくすることで、ソース−ドレイン間に流れる電流が小さくなることを防いでいる。これにより、ソース−ドレイン間に流れる電流を大きくすることができるため、半導体装置の動作速度を速くすることができる。
【００９４】
また、第２高耐圧ＭＩＳＦＥＴＨ２は、拡散層４７側のエクステンション領域３７の幅を拡散層４８側のエクステンション領域３８の幅よりも小さくすることで、第１高耐圧ＭＩＳＦＥＴＨ１のように幅が長いエクステンション領域３５を形成する場合に比べて、拡散層４７に電位を供給するコンタクトプラグ１３をゲート電極４ｄに近付けて配置することができる。これにより、第２高耐圧ＭＩＳＦＥＴＨ２のエクステンション領域３７の幅を狭めることで、ゲート電極４ｄのゲート長方向において半導体装置を微細化することが可能となる。
【００９５】
次に、本実施の形態の製造方法について、図２〜図１４を用いて説明する。図２〜図１４はＭＯＮＯＳメモリ、低耐圧ＭＩＳＦＥＴ、第１高耐圧ＭＩＳＦＥＴおよび第２高耐圧ＭＩＳＦＥＴを同一基板上に形成する場合の半導体装置の製造方法を示す断面図である。なお、図２〜図１４では、左から順にＭＯＮＯＳメモリ形成領域１Ａ、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄを示している。なお、図２（ａ）は半導体装置の製造方法を示す断面図であり、図２（ｂ）は図２（ａ）に続く半導体装置の製造方法を示す断面図である。また、図４（ａ）は図３に続く半導体装置の製造方法を示す断面図であり、図４（ｂ）は図４（ａ）に続く半導体装置の製造方法を示す断面図である。
【００９６】
まず、図２（ａ）に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、半導体基板ＳＢの主面に素子分離層１を形成する。素子分離層１は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに形成された溝（素子分離溝）１ａに埋め込まれた絶縁膜により、素子分離層１を形成することができる。
【００９７】
次に、半導体基板ＳＢのＭＯＮＯＳメモリを形成する領域（ＭＯＮＯＳメモリ形成領域１Ａ）、低耐圧ＭＩＳＦＥＴを形成する領域（低耐圧ＭＩＳＦＥＴ形成領域１Ｂ）、第１高耐圧ＭＩＳＦＥＴを形成する領域（第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃ）および第２高耐圧ＭＩＳＦＥＴを形成する領域（第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄ）に、ｐウエル２ａ、２ｂ、２ｃおよび２ｄをそれぞれ形成する。このとき、ｐウエル２ａ、２ｂ、２ｃおよび２ｄは、半導体基板ＳＢの上面に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。なお、ｐウエル２ａ、２ｂ、２ｃおよび２ｄはそれぞれフォトリソグラフィ技術を用いて別工程によって不純物を打ち分け、異なる不純物濃度とすることができる。
【００９８】
ここで、ｐウエル２ａ、２ｂ、２ｃおよび２ｄを形成するためのイオン注入を行う前に、半導体基板ＳＢの上面にスルー膜として酸化シリコン膜ＯＸを形成しておくことが望ましい。酸化シリコン膜ＯＸは例えば熱処理により形成される絶縁膜であり、ｐウエル２ａ、２ｂ、２ｃおよび２ｄを形成する際のイオン注入により半導体基板ＳＢがダメージを負うことを防ぐ働きを有する。
【００９９】
次に、図２（ｂ）に示すように、半導体基板ＳＢ上の酸化シリコン膜ＯＸをドライエッチングまたはウェットエッチングによって除去し、周知の２種ゲート酸化プロセスにより第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄに厚膜絶縁膜３ｆをそれぞれ形成した後、ＭＯＮＯＳメモリ形成領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂに薄膜絶縁膜３ｅをそれぞれ形成する。
【０１００】
すなわち、酸化シリコン膜ＯＸを除去した半導体基板ＳＢの主面上の全面に厚い酸化シリコン膜を熱酸化法もしくはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成（堆積）した後、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄをフォトレジスト膜で覆う。続いて、前記フォトレジスト膜をマスクとしてＭＯＮＯＳメモリ形成領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂの前記厚い酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄに前記厚い酸化シリコン膜からなる厚膜絶縁膜３ｆを残して形成した後、前記フォトレジスト膜をアッシングにより除去する。その後、半導体基板ＳＢの表面を熱酸化し、ＭＯＮＯＳメモリ形成領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの上面に薄膜絶縁膜３ｅをそれぞれ形成することで、２種ゲート酸化を行う。薄膜絶縁膜３ｅは、厚膜絶縁膜３ｆよりも膜厚が薄い酸化シリコン膜により構成されている。なお、このとき、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄの厚膜絶縁膜３ｆの下のｐウエル２ｃ、２ｄの上面も若干酸化される。また、薄膜絶縁膜３ｅおよび図２（ａ）に示す酸化シリコン膜ＯＸの製法は、熱酸化法に限られず、ＩＳＳＧ（In-Situ Steam Generation）酸化処理またはＣＶＤ法によって形成してもよい。
【０１０１】
これにより、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄに相対的に膜厚の厚い厚膜絶縁膜３ｆが形成され、ＭＯＮＯＳメモリ形成領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂに、相対的に膜厚の薄い薄膜絶縁膜３ｅが形成される。その後、ＣＶＤ法などにより半導体基板ＳＢの主面の全面上に、導体膜であるポリシリコン膜４ｆを堆積する。
【０１０２】
次に、図３に示すように、フォトリソグラフィ技術およびドライエッチングを用いて、ＭＯＮＯＳメモリ形成領域１Ａのポリシリコン膜４ｆおよび薄膜絶縁膜３ｅを選択的に除去した後、半導体基板ＳＢの上面の全面上に、酸化シリコン膜からなるボトム酸化膜３ｇ、窒化シリコン膜からなる電荷蓄積層３ｈ、酸化シリコン膜からなるトップ酸化膜３ｉおよびポリシリコン膜４ｅを熱酸化法またはＣＶＤ法などにより順次形成する。
【０１０３】
次に、図４（ａ）に示すように、フォトリソグラフィ技術およびドライエッチングを用いて、ＭＯＮＯＳメモリ形成領域１Ａのポリシリコン膜４ｅ、トップ酸化膜３ｉ、電荷蓄積層３ｈおよびボトム酸化膜３ｇをパターニングし、ポリシリコン膜４ｅからなるゲート電極４ａと、ボトム酸化膜３ｇ、電荷蓄積層３ｈおよびトップ酸化膜３ｉからなるＯＮＯ膜３ａとを形成する。このとき、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄに形成されたポリシリコン膜４ｆ上のトップ酸化膜３ｉ、電荷蓄積層３ｈおよびボトム酸化膜３ｇは除去する。
【０１０４】
続いて、フォトリソグラフィ技術およびドライエッチングを用いて、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのポリシリコン膜４ｆ、薄膜絶縁膜３ｅおよび厚膜絶縁膜３ｆをパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄに、ポリシリコン膜４ｆからなるゲート電極４ｂ、４ｃおよび４ｄをそれぞれ形成する。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上に薄膜絶縁膜３ｅからなるゲート絶縁膜３ｂを形成し、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃおよび第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ上に、厚膜絶縁膜３ｆからなるゲート絶縁膜３ｃ、３ｄをそれぞれ形成する。
【０１０５】
すなわち、ＭＯＮＯＳメモリ形成領域１Ａには、ｐウエル２ａが形成された半導体基板ＳＢの上面上にＯＮＯ膜３ａを介して、ＭＯＮＯＳメモリのメモリゲートとなるゲート電極４ａが形成されている。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂには、ｐウエル２ｂが形成された半導体基板ＳＢの上面上にゲート絶縁膜３ｂを介してゲート電極４ｂが形成されている。また、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃには、ｐウエル２ｃが形成された半導体基板ＳＢの上面上にゲート絶縁膜３ｃを介してゲート電極４ｃが形成され、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄには、ｐウエル２ｄが形成された半導体基板ＳＢの上面上にゲート絶縁膜３ｄを介してゲート電極４ｄが形成されている。ゲート絶縁膜３ｂの膜厚はゲート絶縁膜３ｃまたは３ｄのいずれの膜厚よりも薄く、また、ゲート電極４ｂのゲート長はゲート電極４ｃまたは４ｄのいずれのゲート長よりも短い。
【０１０６】
次に、図４（ｂ）に示すように、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域３１、３２を形成する。エクステンション領域３１は、ゲート電極４ａの両側の一方の領域の半導体基板ＳＢの上面に形成され、エクステンション領域３２は、ゲート電極４ａのもう一方の領域の半導体基板ＳＢの上面に形成される。
【０１０７】
同様に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域３３、３４を形成し、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域３５、３６を形成し、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域３７、３８を形成する。なお、ＭＯＮＯＳメモリ形成領域１Ａのエクステンション領域３１、３２は、それぞれ個別に形成してもよい。
【０１０８】
次に、図５に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に酸化シリコン膜からなる絶縁膜６ａ、窒化シリコン膜からなる絶縁膜６および酸化シリコン膜からなる絶縁膜７を順次形成する。
【０１０９】
次に、図６に示すように、異方性エッチングにより、絶縁膜７の一部を除去し、絶縁膜６の一部の表面を露出させる。これにより、ゲート電極４ａ〜４ｄを覆う絶縁膜６の側壁に、サイドウォール状に絶縁膜７が残る。
【０１１０】
次に、図７に示すように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと、第２高耐圧ＭＩＳＦＥＴＨ２の一部とが露出するように半導体基板ＳＢ上にフォトレジスト膜ＰＲを形成する。このとき、ＭＯＮＯＳメモリ形成領域１Ａおよび第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃはフォトレジスト膜ＰＲにより完全に覆い、低耐圧ＭＩＳＦＥＴ形成領域１Ｂはフォトレジスト膜ＰＲで覆わず、露出させる。また、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、エクステンション領域３８が形成されている方のゲート電極４ｄの側壁に絶縁膜６ａ、６を介してサイドウォール状に形成された絶縁膜７を覆うようにフォトレジスト膜ＰＲを形成する。一方、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのエクステンション領域３７が形成されている方のゲート電極４ｄの側壁に絶縁膜６ａ、６を介してサイドウォール状に形成された絶縁膜７はフォトレジスト膜ＰＲにより覆わず、露出させる。
【０１１１】
ここでは、例えば、フォトレジスト膜ＰＲはゲート電極４ｄの直上からエクステンション領域３７が接する素子分離層１の直上にかけての領域を露出しているものとする。
【０１１２】
次に、図８に示すように、フォトレジスト膜ＰＲをマスクとし、ドライエッチングまたはウェットエッチングを用いて、フォトレジスト膜ＰＲから露出している低耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート電極４ｂの両側に形成された絶縁膜７と、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極４ｄの一方の側壁に形成された絶縁膜７とを選択的に除去する。
【０１１３】
次に、図９に示すように、フォトレジスト膜ＰＲをアッシングにより除去した後、ドライエッチングを用いて絶縁膜７、６および６ａのそれぞれの一部を除去し、ゲート電極４ａ〜４ｄ、エクステンション領域３１〜３８の上面を露出させる。
【０１１４】
これにより、ＭＯＮＯＳメモリ形成領域１Ａでは、ゲート電極４ａの両側の側壁に、絶縁膜６ａ、６および７からなる第１サイドウォール６ｗがそれぞれ形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、ゲート電極４ｂの両側の側壁に、絶縁膜６ａ、６からなる第２サイドウォール６ｎがそれぞれ形成される。また、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、ゲート電極４ｃの両側の側壁に、絶縁膜６ａ、６および７からなる第１サイドウォール６ｗがそれぞれ形成される。また、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄでは、ゲート電極４ｄの両側の側壁のうち、半導体基板ＳＢの上面にエクステンション領域３７が形成されている側の一方の側壁に、絶縁膜６ａ、６からなる第２サイドウォール６ｎが形成され、半導体基板ＳＢの上面にエクステンション領域３８が形成されている側のもう一方の側壁に、絶縁膜６ａ、６および７からなる第１サイドウォール６ｗが形成される。
【０１１５】
このエッチング工程では、絶縁膜７の下部に形成された絶縁膜６、６ａは除去されずに残るため、隣接するゲート電極のゲート長方向における第１サイドウォール６ｗの幅（スペーサー長）は、図５を用いて説明した成膜工程の絶縁膜６ａ、６および７のそれぞれの膜厚を足した合計の長さとほぼ同一となる。これに対し、図８を用いて説明した工程において絶縁膜７が除去された低耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート電極４ｂの両側の側壁および第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極４ｄの一方の側壁に形成された第２サイドウォール６ｎ（図９参照）は、隣接するゲート電極のゲート長方向の幅（スペーサー長）が、図５を用いて説明した成膜工程の絶縁膜６ａおよび６のそれぞれの膜厚を足した合計の長さとほぼ同一となる。
【０１１６】
すなわち、第２サイドウォール６ｎは絶縁膜７を有していないため、第１サイドウォール６ｗよりも幅（スペーサー長）が小さく形成される。
【０１１７】
これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート電極４ｂの両側の側壁には、ＭＯＮＯＳメモリ形成領域１Ａのゲート電極４ａの両側の側壁および第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート電極４ｃの両側の側壁に形成される第１サイドウォール６ｗよりも幅（スペーサー長）が小さい第２サイドウォール６ｎが形成される。
【０１１８】
また、図８を用いて説明したエッチング工程により、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極４ｄの一方の側壁の絶縁膜７は除去され、図９に示すエッチング工程ではゲート電極４ｄの一方の側壁に第２サイドウォール６ｎが形成され、もう一方の側壁に第１サイドウォール６ｗが形成される。つまり、ゲート電極４ａ〜４ｃの両方の側壁にはそれぞれ幅（スペーサー長）が同じサイドウォールが形成されるが、ゲート電極４ｄの両方の側壁には、幅（スペーサー長）が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎがそれぞれ形成される。
【０１１９】
次に、図１０に示すように、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン））を相対的に高い濃度でイオン注入することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層４１、４２を形成する。同様に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層４３、４４を形成し、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層４５、４６を形成し、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層４７、４８を形成する。拡散層４１〜４８はエクステンション領域３１〜３８よりも高い不純物濃度を有しているため、エクステンション領域３１〜３８よりも高い導電率を有している。
【０１２０】
ここでは、拡散層４１、４２および４５〜４８は、隣接するエクステンション領域３１、３２および３５〜３８のそれぞれよりも浅い接合深さで形成する。これにより、低抵抗な拡散層４１、４２および４５〜４８と半導体基板ＳＢとの間に、各拡散層よりも高抵抗なエクステンション領域３１、３２および３５〜３８をそれぞれ介在させることにより、拡散層４１、４２および４５〜４８と半導体基板ＳＢと間の耐圧を高めることできる。また、同様の理由により、および拡散層４１、４２とゲート電極４ａ間、拡散層４５、４６とゲート電極４ｃ間および拡散層４７、４８とゲート電極４ｄ間の耐圧を高めることできる。
【０１２１】
一方、低耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、拡散層４３、４４とｐウエル２ｂとの間には第１高耐圧ＭＩＳＦＥＴＨ１のソース・ドレイン領域およびウエル間のような高い電位差が生じることはないため、拡散層４３、４４の接合深さをエクステンション領域３３、３４よりも浅くする必要はない。ここでは、拡散層４３、４４はエクステンション領域３３、３４よりも半導体基板ＳＢの上面から深い位置にまで形成されている。
【０１２２】
なお、本実施の形態では拡散層４１、４２および４５〜４８の接合深さをエクステンション領域３１、３２および３５〜３８のそれぞれよりも浅い接合深さで形成しているが、拡散層４１、４２および４５〜４８と半導体基板ＳＢとの耐圧が確保できるのであれば、拡散層４１、４２および４５〜４８の接合深さをエクステンション領域３１、３２および３５〜３８のそれぞれよりも深い接合深さで形成しても構わない。
【０１２３】
以上の工程により、ＭＯＮＯＳメモリ形成領域１Ａには、ＯＮＯ膜３ａ、ゲート電極４ａ、エクステンション領域３１、３２、拡散層４１および４２を有するＭＯＮＯＳメモリＭｎが形成される。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂには、ゲート電極４ｂ、エクステンション領域３３、３４、拡散層４３および４４を有する低耐圧ＭＩＳＦＥＴＬｎが形成される。また、第１高耐圧ＭＩＳＦＥＴ形成領域１Ｃには、ゲート電極４ｃ、エクステンション領域３５、３６、拡散層４５および４６を有する第１高耐圧ＭＩＳＦＥＴＨ１が形成される。また、第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄには、ゲート電極４ｄ、エクステンション領域３７、３８、拡散層４７および４８を有する第２高耐圧ＭＩＳＦＥＴＨ２が形成される。
【０１２４】
拡散層４１およびエクステンション領域３１はＭＯＮＯＳメモリＭｎのソース領域として機能し、拡散層４２およびエクステンション領域３２はＭＯＮＯＳメモリＭｎのドレイン領域として機能する半導体領域である。また、拡散層４３およびエクステンション領域３３は低耐圧ＭＩＳＦＥＴＬｎのソース領域領域として機能し、拡散層４４およびエクステンション領域３４は低耐圧ＭＩＳＦＥＴＬｎのドレイン領域として機能する半導体領域である。また、拡散層４５およびエクステンション領域３５は第１高耐圧ＭＩＳＦＥＴＨ１のソース領域として機能し、拡散層４６およびエクステンション領域３６は第１高耐圧ＭＩＳＦＥＴＨ１のドレイン領域として機能する半導体領域である。また、拡散層４７およびエクステンション領域３７は第２高耐圧ＭＩＳＦＥＴＨ２のソース領域として機能し、拡散層４８およびエクステンション領域３８は第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域として機能する半導体領域である。
【０１２５】
なお、ここでは拡散層４１、４３および４５がソース領域として機能し、拡散層４２、４４および４６がドレイン領域として機能するものとしたが、逆に、拡散層４１、４３および４５がドレイン領域として機能し、拡散層４２、４４および４６がソース領域として機能しても構わない。
【０１２６】
また、拡散層４１〜４８は露出している半導体基板ＳＢの上面に形成されるため、エクステンション領域３１〜３８はいずれも第２サイドウォール６ｎまたは６ｗの下部に残存し、拡散層４１〜４８は、エクステンション領域３１〜３８にそれぞれ接して形成される。例えば、半導体基板ＳＢの上面において、ゲート電極４ａのゲート長方向のエクステンション領域３１の端部であって拡散層４１と接している端部の反対側の端部は、ゲート電極４ａの端部の下部の近傍に配置されている。また、半導体基板ＳＢの上面におけるエクステンション領域３１のもう一方の端部は拡散層４１と接し、第１サイドウォール６ｗの端部であって、ゲート電極４ａと接していない方の端部の下部の近傍に配置されている。すなわち、半導体基板ＳＢの上面のエクステンション領域３１の幅は、エクステンション領域３１上に形成された第１サイドウォール６ｗの幅によってほぼ規定されている。
【０１２７】
上述したように、低耐圧ＭＩＳＦＥＴＬｎは相対的の幅が小さい第２サイドウォール６ｎを有し、それに対し、ＭＯＮＯＳメモリＭｎおよび第１高耐圧ＭＩＳＦＥＴＨ１は第２サイドウォール６ｎよりも幅が大きい第１サイドウォール６ｗを有している。サイドウォールの下部の半導体基板ＳＢの上面におけるエクステンション領域の幅は、その上部のサイドウォールの幅によってほぼ規定されるため、第２サイドウォール６ｎの下部に形成されたエクステンション領域３３、３４の半導体基板ＳＢの上面における幅は、第１サイドウォール６ｗの下部に形成されたエクステンション領域３１、３２、３５および３６の半導体基板ＳＢの上面における幅よりも小さい。
【０１２８】
つまり、低耐圧ＭＩＳＦＥＴＬｎは、ＭＯＮＯＳメモリＭｎおよび第１高耐圧ＭＩＳＦＥＴＨ１のエクステンション領域３１、３２、３５および３６よりも半導体基板ＳＢの上面における幅が小さいエクステンション領域３２、３３を有している。このようにして、ソース・ドレイン領域に高い耐圧を必要としない低耐圧ＭＩＳＦＥＴＬｎには、短い幅を有するエクステンション領域３３、３４を形成し、低耐圧ＭＩＳＦＥＴＬｎよりも高い耐圧を必要とするＭＯＮＯＳメモリＭｎには、エクステンション領域３３、３４よりも幅が大きいエクステンション領域３１、３２を形成している。また、同様に第１高耐圧ＭＩＳＦＥＴＨ１には、エクステンション領域３３、３４よりも幅が大きいエクステンション領域３５、３６を形成している。
【０１２９】
これにより、エクステンション領域３１〜３８は拡散層４１〜４８よりも不純物濃度が低く、高抵抗な半導体領域であるので、相対的に幅が大きいエクステンション領域３１、３２、３５および３６を形成することにより、ＭＯＮＯＳメモリＭｎおよび第１高耐圧ＭＩＳＦＥＴＨ１のそれぞれのゲート電極４ａ、４ｂとソース・ドレイン領域との間の耐圧を高めることができる。また、ソース・ドレイン領域に高い耐圧を必要としない低耐圧ＭＩＳＦＥＴＬｎには相対的に幅が小さいエクステンション領域３３、３４を形成することにより、必要以上にエクステンション領域の抵抗値が高くなるのを抑え、ソース−ドレイン間に流れる電流が小さくなることを防いでいる。このように、必要となる耐圧が異なる素子同士で異なる長さのエクステンション領域を形成することで、２種ＬＤＤ構造を形成することができる。
【０１３０】
一方、第２高耐圧ＭＩＳＦＥＴＨ２には、ゲート電極４ｄの両側の側壁の一方に第２サイドウォール６ｎが形成され、もう一方の側壁に第１サイドウォール６ｗが形成されているため、半導体基板ＳＢの上面におけるエクステンション領域３７の幅は、エクステンション領域３８の幅よりも小さくなっている。すなわち、拡散層４７および拡散層４８の間において、エクステンション領域３７よりも長い幅を有するエクステンション領域３８は、エクステンション領域３７よりも高い抵抗値を有している。したがって、拡散層４７およびエクステンション領域３７は第２高耐圧ＭＩＳＦＥＴＨ２のソース領域として機能し、拡散層４８およびエクステンション領域３８は第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域として機能する半導体領域であるから、第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域は、ソース領域よりも高い抵抗値および高い耐圧を有している。
【０１３１】
次に、図１１に示すように、周知のサリサイドプロセスにより、ゲート電極４ａ〜４ｄおよび拡散層４１〜４８のそれぞれの表面にシリサイド層９を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの主面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層９を形成する。シリサイド層９の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【０１３２】
次に、図１２に示すように、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜１０および酸化シリコン膜からなる層間絶縁膜１１を順次形成（堆積）する。
【０１３３】
次に、図１３に示すように、層間絶縁膜１１の上面から拡散層４１〜４８のそれぞれの上面に形成されたシリサイド層９に達するコンタクトホール１２を形成する。
【０１３４】
続いて、コンタクトホール１２内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール１２内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ１３を形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜１１の上面からゲート電極４ａ〜４ｄのそれぞれの上部に形成されたシリサイド層９に達するコンタクトホールおよびコンタクトプラグが形成される。
【０１３５】
次に、図１４に示すように、周知の技術であるダマシンプロセスによって、層間絶縁膜１１およびコンタクトプラグ１３上にストッパ絶縁膜１４、層間絶縁膜１５および金属配線１７を形成することで、本実施の形態の半導体装置が完成する。
【０１３６】
すなわち、層間絶縁膜１１およびコンタクトプラグ１３上に、ＣＶＤ法などによりストッパ絶縁膜１４および層間絶縁膜１５を順次形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜１５およびストッパ絶縁膜１４を加工し、層間絶縁膜１１およびコンタクトプラグ１３の上面を露出する配線溝１６を形成する。
【０１３７】
その後、層間絶縁膜１５の上面および配線溝１６の内壁および底部に、タンタル、窒化タンタル等またはそれらの積層膜からなるバリア導体膜と、銅を主成分とする導体膜とをスパッタリングなどにより形成する。続いて、前記バリア導体膜および前記導体膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨して層間絶縁膜１５の上面を露出させることにより、配線溝１６の内部に、前記バリア導体膜および前記導体膜からなる金属配線１７が形成される。
【０１３８】
本実施の形態では、上述したように、低耐圧ＭＩＳＦＥＴＬｎとＭＯＮＯＳメモリＭｎおよび第１高耐圧ＭＩＳＦＥＴＨ１とで異なる幅のエクステンション領域を形成する際に、図７に示す工程において第２高耐圧ＭＩＳＦＥＴ形成領域１Ｄのゲート電極４ｄの側壁の一方の絶縁膜７を露出し、図８に示すエッチング工程においてその絶縁膜７を除去している。これにより、図９に示すエッチング工程によって各ゲート電極の側壁にサイドウォールを形成する際に、ゲート電極４ｄの側壁に幅が短い第２サイドウォール６ｎと幅が長い第１サイドウォール６ｗとを形成した後、図１０に示す工程によって、ゲート電極４ｄの両側の半導体基板ＳＢの上面に幅が異なるエクステンション領域３７、３８を形成している。
【０１３９】
第２高耐圧ＭＩＳＦＥＴＨ２のドレイン領域はソース領域よりも高い耐圧を必要とし、ソース領域を構成する拡散層４７とｐウエル４ｄとの間には、ドレイン領域を構成する拡散層４８とｐウエル４ｄとの間に生じる最も高い電位差よりも低い電位差のみが生じる。つまり、第２高耐圧ＭＩＳＦＥＴＨ２のソース−ウエル間には、第２高耐圧ＭＩＳＦＥＴＨ２のドレイン−ウエル間のような高い電位差は発生しない。また、同様に、第２高耐圧ＭＩＳＦＥＴＨ２のソース−ゲート間には、第２高耐圧ＭＩＳＦＥＴＨ２のドレイン−ゲート間のような高い電位差は発生しない。
【０１４０】
したがって、拡散層４７側のエクステンション領域３７の幅を拡散層４８側のエクステンション領域３８の幅よりも小さくしても、拡散層４７（ソース領域）とｐウエル２ｄとの間または拡散層４７（ソース領域）とゲート電極４ｄとの間で耐圧を保つことができる。このように、エクステンション領域３７の幅を拡散層４８側のエクステンション領域３８の幅よりも小さくすることで、ソース−ドレイン間に流れる電流が小さくなることを防ぐことができる。すなわち、ソース−ドレイン間に流れる電流を大きくすることができるため、半導体装置の動作速度を速くすることができる。
【０１４１】
また、第２高耐圧ＭＩＳＦＥＴＨ２は、拡散層４７側のエクステンション領域３７の幅を拡散層４８側のエクステンション領域３８の幅よりも小さくすることで、第１高耐圧ＭＩＳＦＥＴＨ１のように幅が長いエクステンション領域３５を形成する場合に比べて、拡散層４７に電位を供給するコンタクトプラグ１３をゲート電極４ｄに近付けて配置することができる。つまり、半導体基板ＳＢの上面における第２高耐圧ＭＩＳＦＥＴＨ２のエクステンション領域３７の幅を狭めることで、ゲート電極４ｄのゲート長方向において半導体装置を微細化することを可能としている。
【０１４２】
なお、本実施の形態では、例としてｎチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリを有する半導体装置について説明したが、本発明はｐチャネル型のＭＩＳＦＥＴに適用しても構わない。この場合、図１に示すｐウエル２ａ〜２ｄはｎ型のウエルとして形成し、エクステンション領域３１〜３８および拡散層４１〜４８はｐ型の半導体領域として形成する。
【０１４３】
また、本発明はｎチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリならびにｐチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリを有する半導体装置に適用しても構わない。すなわち、本発明は、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴを有するＣＭＩＳＦＥＴ（Complementary MISFET）に適用することができる。
【０１４４】
（実施の形態２）
前記実施の形態１では、ドレイン領域とソース領域とに幅が異なるエクステンション領域を有する高耐圧ＭＩＳＦＥＴを含む半導体装置について説明した。本実施の形態では、前記実施の形態１の図１に示す第２高耐圧ＭＩＳＦＥＴＨ２と同様に、ソース領域とドレイン領域とで幅が異なるエクステンション領域を有し、高耐圧を必要とするドレイン領域と、前記ドレイン領域のような高い耐圧を必要としないソース領域とを有するＭＯＮＯＳメモリを含む半導体装置について説明する。
【０１４５】
図１５に、本実施の形態の半導体装置の断面図を示す。図１５に示すように、半導体基板ＳＢ上には前記実施の形態１と同様にＭＯＮＯＳメモリＭｎ、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２が形成されており、低耐圧ＭＩＳＦＥＴＬｎ、第１高耐圧ＭＩＳＦＥＴＨ１および第２高耐圧ＭＩＳＦＥＴＨ２は前記実施の形態１と同様の構造を有している。
【０１４６】
一方、ＭＯＮＯＳメモリＭｎは、ｐウエル２ａが形成された半導体基板ＳＢ上にＯＮＯ膜３ａを介して形成されたゲート電極４ａを有し、ゲート電極４ａの側壁の一方には、前記実施の形態１と同様と同様に、絶縁膜６ａ、６および７からなる第１サイドウォール６ｗが形成され、ゲート電極４ａのもう一方の側壁には、前記実施の形態１と異なり、絶縁膜６ａ、６からなる第２サイドウォール６ｎが形成されている。
【０１４７】
ゲート電極４ａの両側の半導体基板ＳＢの上面のうち、第２サイドウォール６ｎが形成されている方には、エクステンション領域３１ａおよび拡散層４１ａが形成されており、もう一方の第１サイドウォール６ｗが形成されている方の半導体基板ＳＢの上面には、前記実施の形態１と同様にエクステンション領域３２および拡散層４２が形成されている。
【０１４８】
すなわち、本実施の形態の半導体装置は、図１５に示すように、ＭＯＮＯＳメモリＭｎを構成するゲート電極４ａの両方の側壁には、幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎがそれぞれ形成されている。また、図１５に示すＭＯＮＯＳメモリＭｎは、第１サイドウォール６ｗの下部の半導体基板ＳＢの上面に形成されたエクステンション領域３１ａと、第２サイドウォール６ｎの下部の半導体基板ＳＢの上面に形成された半導体領域であって、半導体基板ＳＢの上面においてエクステンション領域３１ａよりも幅が狭いエクステンション領域３２とを有している。
【０１４９】
つまり、前記実施の形態１で説明した第２高耐圧ＭＩＳＦＥＴＨ２（図１参照）と同様に、本実施の形態のＭＯＮＯＳメモリＭｎ（図１５参照）は、そのドレイン領域がソース領域よりも高い耐圧を必要とする素子であり、半導体基板ＳＢの上面において幅が異なるエクステンション領域３１ａ、３２を有しているため、ＭＯＮＯＳメモリＭｎについて前記実施の形態１と同様の効果を得ることができる。前記実施の形態１では一部の高耐圧ＭＩＳＦＥＴのソース側のエクステンション領域の幅を狭めることについて説明したが、本実施の形態のように、ＭＯＮＯＳメモリについても、ドレイン側より幅が狭く、ドレイン側よりも低抵抗なエクステンション領域をソース側に形成することができる。
【０１５０】
これにより、図１５に示す第２高耐圧ＭＩＳＦＥＴＨ２に限らず、ＭＯＮＯＳメモリＭｎのソース−ドレイン間に流れる電流（すなわちＭＯＮＯＳメモリＭｎの読出し電流）を大きくすることができる。また、半導体装置の動作速度を速くすることができる。
【０１５１】
また、ＭＯＮＯＳメモリＭｎは、拡散層４１ａ側のエクステンション領域３１ａの幅を拡散層４２側のエクステンション領域３２の幅よりも小さくすることで、第１高耐圧ＭＩＳＦＥＴＨ１のように幅が長いエクステンション領域３５を形成する場合に比べて、拡散層４１ａに電位を供給するコンタクトプラグ１３をゲート電極４ａに近付けて配置することができる。つまり、半導体基板ＳＢの上面における第２高耐圧ＭＩＳＦＥＴＨ２のエクステンション領域３１ａの幅を狭めることで、ゲート電極４ａのゲート長方向において半導体装置を微細化することが可能となる。
【０１５２】
なお、本実施の形態のＭＯＮＯＳメモリの書込および消去動作は、前記実施の形態１と同様である。すなわち、本実施の形態では、前記実施の形態１と同様の効果を有すると共に、各ＭＯＮＯＳメモリのサイズを縮小することができる。
【０１５３】
また、以下に記すように、各ＭＯＮＯＳメモリの書込動作をホットエレクトロン注入で行なう場合に、特に有益である。
【０１５４】
上述したように、図１７（ａ）、（ｂ）を用いて説明した、チャネル全面からＭＯＮＯＳメモリの電荷蓄積層にエレクトロン注入を行う書込方法では、一部の非選択セル（図１７（ａ）、（ｂ）のメモリセルＭ４に相当）において、ソース領域およびドレイン領域のいずれにも高い耐圧が要求される。これに対し、図１８（ａ）、（ｂ）を用いて説明した、ドレイン近傍においてＭＯＮＯＳメモリの電荷蓄積層にホットエレクトロン注入を行う書込方法では、一部の非選択セル（図１７（ａ）、（ｂ）のメモリセルＭ３に相当）において、ドレイン領域のみに高い耐圧が要求される。また、図１６（ａ）、（ｂ）を用いて説明した消去動作では、いずれのメモリセルにおいても、ソース・ドレイン領域とウエルとの間には殆ど電位差が発生せず、各ソース・ドレイン領域は比較的低い耐圧を有すれば良い。
【０１５５】
すなわち、図１６（ａ）、（ｂ）を用いて説明した消去動作と、図１８（ａ）、（ｂ）を用いて説明した書込動作を用いてＭＯＮＯＳメモリを動作させた場合、各ＭＯＮＯＳメモリのドレイン領域はウエルおよびゲート電極に対して高い耐圧を有する必要があるが、各ＭＯＮＯＳメモリのソース領域は、前記ドレイン領域のような高い耐圧を有する必要がない。
【０１５６】
したがって、このようにソース領域の耐圧がドレイン領域の耐圧より低くても問題ないＭＯＮＯＳメモリにおいては、図１５に示すＭＯＮＯＳメモリＭｎのように、ソース領域側のサイドウォールおよびエクステンション領域の幅を、ドレイン領域側のサイドウォールおよびエクステンション領域の幅よりも短くした構造を適用することができる。これにより、前述したように、ソース側のエクステンション領域の抵抗値を低減することで、ソース−ドレイン間の電流を大きくし、半導体装置の動作速度を向上させ、半導体装置を微細化させることができる。
【０１５７】
次に、本実施の形態の半導体装置の製造方法について、図１９〜図２２を用いて説明する。図１９〜図２２は本実施の形態２における半導体装置の製造工程を説明する断面図である。本実施の形態の半導体装置の製造方法は前記実施の形態１とほぼ同様であるが、ＭＯＮＯＳメモリのゲート電極の側壁の一方に相対的に幅が狭いサイドウォールを形成し、その下部に幅が狭いエクステンション領域を形成する点で前記実施の形態１と製造方法が異なる。
【０１５８】
まず、最初の製造工程は前記実施の形態１の図６までは同様に行うため、詳しい説明は省略する。すなわち、半導体基板上に絶縁膜を介してゲート電極を複数形成し、それぞれのゲート電極の両側の半導体基板の上面にエクステンション領域を形成した後、半導体基板上に複数の絶縁膜を堆積する。
【０１５９】
次に、図１９に示すように、図６の構造を得た後に、半導体基板ＳＢ上にフォトレジスト膜ＰＲを形成する。このとき、前記実施の形態１と異なり、ＭＯＮＯＳメモリ形成領域１Ａのゲート電極４ａの両側の絶縁膜７のうち、一方を露出させ、もう一方の絶縁膜７をフォトレジスト膜ＰＲにより覆う。なお、ここではＭＯＮＯＳメモリ形成領域１Ａのゲート電極４ａの両側の半導体基板ＳＢの上面のうち、一方にはエクステンション領域３１ａが形成され、もう一方にはエクステンション領域３２が形成されている。エクステンション領域３１ａは、図６に示したエクステンション領域３１と同様に、低濃度のｎ型の不純物（例えばＰ（リン））が導入された半導体領域である。
【０１６０】
次に、図２０に示すように、図８および図９を用いて説明した工程と同様の工程を行い、ゲート電極４ａ〜４ｄのそれぞれの側壁にサイドウォールを形成する。すなわち、図１９に示したフォトレジスト膜ＰＲをマスクとして絶縁膜７を除去した後、フォトレジスト膜ＰＲを除去し、続いてドライエッチングによって絶縁膜７、６および６ａをエッチングすることにより、各ゲート電極の両側の側壁に絶縁膜６ａ、６および７からなるサイドウォールを形成する。
【０１６１】
このとき、ゲート電極４ａの側壁の一方の絶縁膜７は除去されるため、その後の絶縁膜７、６および６ａをエッチングする工程では、ゲート電極４ａの一方の側壁には絶縁膜６ａ、６からなる第２サイドウォール６ｎが形成され、もう一方の側壁には絶縁膜６ａ、６および７からなる絶縁膜であって、第２サイドウォール６ｎよりも幅が広い第１サイドウォール６ｗが形成される。
【０１６２】
次に、図２１に示すように、図１０を用いて説明した工程と同様に、ｎ型の不純物（例えばＰ（リン））を半導体基板ＳＢの上面に比較的高濃度でイオン注入することにより、半導体基板ＳＢの上面に拡散層４１ａ、４２〜４８を形成する。ここでは、エクステンション領域３１ａの上面の一部に拡散層４１ａがエクステンション領域３１ａよりも浅い接合深さで形成され、その他の拡散層４２〜４８は、前記実施の形態１と同様に形成される。
【０１６３】
その後の工程は前記実施の形態１と同様であるため、詳しい説明は省略する。すなわち、図２２に示すように、拡散層４１ａ、４２〜４８およびゲート電極４ａ〜４ｄの上面にシリサイド層９をそれぞれ形成した後、半導体基板ＳＢ上にストッパ絶縁膜１０および層間絶縁膜１１を順次形成する。続いて、層間絶縁膜１１の上面からシリサイド層９に達するコンタクトホール１２を形成した後、コンタクトホール１２の内部にコンタクトプラグ１３を埋め込み、ＣＭＰ法により層間絶縁膜１１の上面を露出させる。続いて、層間絶縁膜１１上およびコンタクトプラグ１３上にストッパ絶縁膜１４および層間絶縁膜１５を順次形成した後、周知のダマシン法により、コンタクトプラグ１３上であってストッパ絶縁膜１４および層間絶縁膜１５に形成された配線溝１６内に金属配線１７を形成することで、本実施の形態の半導体装置が完成する。
【０１６４】
本実施の形態では、前記実施の形態１の図１に示す第２高耐圧ＭＩＳＦＥＴＨ２の形成工程と同様に、図１９に示した工程において、ＭＯＮＯＳメモリ形成領域１Ａのゲート電極４ａの両側の絶縁膜７のうち、一方の絶縁膜７をフォトレジスト膜ＰＲで覆い、もう一方の絶縁膜７をフォトレジスト膜ＰＲから露出させることにより、図２０に示した工程により、フォトレジスト膜ＰＲから露出している絶縁膜７のみを除去している。したがって、その後、絶縁膜６ａ、６および７をエッチングして第１サイドウォール６ｗおよび第２サイドウォール６ｎを形成する際、絶縁膜７がない領域とある領域とで異なる幅の第１サイドウォール６ｗおよび第２サイドウォール６ｎを作り分けることができる。
【０１６５】
図１５に示すエクステンション領域３１ａ、３２〜３８の半導体基板ＳＢの上面における幅は、エクステンション領域３１ａ、３２〜３８の上部のサイドウォールの幅によって規定される。よって、幅が狭い第２サイドウォール６ｎと、第２サイドウォール６ｎよりも幅が広い第１サイドウォール６ｗとを形成することにより、ＭＯＮＯＳメモリＭｎを構成するゲート電極４ａの両側の半導体基板ＳＢの上面に、幅が異なるエクステンション領域３１ａ、３２をそれぞれ形成することができる。
【０１６６】
これにより、上述したように、ソース側のエクステンション領域３１ａのソース−ドレイン間の幅がドレイン側のエクステンション領域３２よりも狭くなることでエクステンション領域３１ａの抵抗値を低減する。したがって、ソース−ドレイン間の電流を大きくし、半導体装置の動作速度を向上させることが可能となり、また、エクステンション領域３１ａの幅を狭めることにより、半導体装置を微細化させることができる。
【０１６７】
なお、本実施の形態では、例としてｎチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリを有する半導体装置について説明したが、本発明はｐチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリに適用しても構わない。また、本発明はｎチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリならびにｐチャネル型のＭＩＳＦＥＴおよびＭＯＮＯＳメモリを有する半導体装置に適用しても構わない。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６９】
本発明は、複数のＭＩＳＦＥＴを有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１７０】
１      素子分離層
１Ａ    ＭＯＮＯＳメモリ形成領域
１Ｂ    低耐圧ＭＩＳＦＥＴ形成領域
１Ｃ    第１高耐圧ＭＩＳＦＥＴ形成領域
１Ｄ    第２高耐圧ＭＩＳＦＥＴ形成領域
２ａ〜２ｄ  ｐウエル
３      ＯＮＯ膜
３ａ    ＯＮＯ膜
３ｂ〜３ｄ  ゲート絶縁膜
３ｅ  薄膜絶縁膜
３ｆ    厚膜絶縁膜
３ｇ    ボトム酸化膜
３ｈ    電荷蓄積層
３ｉ    トップ酸化膜
４ａ〜４ｄ  ゲート電極
４ｅ    ポリシリコン膜
４ｆ    ポリシリコン膜
６      絶縁膜
６ａ    絶縁膜
６ｎ    第２サイドウォール
６ｗ    第１サイドウォール
７      絶縁膜
９      シリサイド層
１０    ストッパ絶縁膜
１１    層間絶縁膜
１２    コンタクトホール
１３    コンタクトプラグ
１４    ストッパ絶縁膜
１５    層間絶縁膜
１６    配線溝
１７    金属配線
３１〜３８  エクステンション領域
３１ａ  エクステンション領域
３１ｂ〜３８ｂ  エクステンション領域
４１〜４８  拡散層
４１ａ  拡散層
Ｄ１    ドレイン
Ｄ２    ドレイン
Ｇ１    ゲート
Ｇ２    ゲート
Ｈ１    第１高耐圧ＭＩＳＦＥＴ
Ｈ２    第２高耐圧ＭＩＳＦＥＴ
Ｌｎ    低耐圧ＭＩＳＦＥＴ
Ｍ１〜Ｍ４  メモリセル
Ｍｎ    ＭＯＮＯＳメモリ
ＯＸ    酸化シリコン膜
ＰＲ    フォトレジスト膜
Ｓ１    ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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