(57)【要約】【課題】工程数を増加させることなく、高耐圧トランジスタへのイオン注入を的確に実行することを可能にする。【解決手段】  第１素子形成領域（ＡＡ１）のうち、第１トランジスタ（Ｔｒ１）のゲート電極が形成されるべき第１領域（Ｒ１’）の直上に位置するマスク材（Ｍ１）の第１部分（Ｈ１’）を除去する一方、第１部分（Ｈ１’）以外の第１素子形成領域（ＡＡ１）にはマスク材（Ｍ１）を残存させる。一方、第２素子形成領域（ＡＡ２）のうち、第２トランジスタ（Ｔｒ２）のゲート電極が形成されるべき第２領域（Ｒ１）の直上に位置するマスク材の少なくとも第２部分（Ｈ１）と、第２トランジスタ（Ｔｒ１）のソース／ドレイン拡散領域が形成されるべき第３領域（Ｒ２、Ｒ３）の直上に位置するマスク材の少なくとも第３部分（Ｈ２，Ｈ３）とを除去してマスク材の開口を形成する。【選択図】図２Ｃ
2012059776.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタが形成される半導体基板の第１素子形成領域上に第１の膜厚を有する第１ゲート絶縁膜を形成すると共に、前記第１トランジスタよりも大きい耐圧を有する第２トランジスタが形成される前記半導体基板の第２素子形成領域上に前記第１の膜厚よりも大きい第２の膜厚を有する第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜の上に、第１ゲート電極膜、及びゲート間絶縁膜をその順に形成する工程と、
前記ゲート間絶縁膜の上方にマスク材を形成する工程と、
前記第１素子形成領域のうち、前記第１トランジスタのゲート電極が形成されるべき第１領域の直上に位置する前記マスク材の第１部分を除去する一方前記第１部分以外の前記第１素子形成領域には前記マスク材を残存させると共に、前記第２素子形成領域のうち、前記第２トランジスタのゲート電極が形成されるべき第２領域の直上に位置する前記マスク材の第２部分と、前記第２トランジスタのソース／ドレイン拡散領域が形成されるべき第３領域の直上に位置する前記マスク材の第３部分とを少なくとも除去して前記第１マスクを形成する工程と、
前記第１マスクを用いて前記ゲート間絶縁膜をエッチングする工程と、
前記第１マスクを除去した後、前記ゲート間絶縁膜の上方に第２ゲート電極膜を堆積させる工程と、
少なくとも前記第１領域及び前記第２領域を含むように前記第２ゲート電極膜の上方を覆う第２マスクを形成する工程と、
前記第２マスクを用いて第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜及びゲート絶縁膜をエッチングして前記第１トランジスタ及び前記第２トランジスタのゲート電極を形成する工程と、
前記ゲート電極に対し自己整合的に第１の不純物イオンのイオン注入を行い、前記ゲート電極に隣接する前記半導体基板の表面にソース／ドレイン拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート間絶縁膜をエッチングする工程では、前記第２素子形成領域のうち、前記第１マスクにおける前記第２部分及び前記第３部分と対応した領域のゲート間絶縁膜が除去される一方、
前記第１マスクにおける前記第２部分及び前記第３部分以外の部分に対応した領域のゲート間絶縁膜が残存し、
前記ゲート電極を形成する工程では、残存した前記前記ゲート絶縁膜に由来して前記第２素子形成領域における前記ゲート絶縁膜に段差が生じると共に、
前記ゲート絶縁膜の段差に対し自己整合的に第２不純物イオンのイオン注入を行い、前記ソース／ドレイン拡散層の表面に高濃度コンタクト層を形成する工程を更に備えた請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１不純物イオンはリン（Ｐ）又はホウ素（Ｂ）であり、前記第２不純物イオンはヒ素（Ａｓ）又はフッ化ホウ素（ＢＦ２）である請求項２記載の半導体装置の製造方法。
【請求項４】
前記ゲート間絶縁膜をエッチングする工程では、前記第２素子形成領域の前記ゲート間絶縁膜が前記第２領域及び前記第３領域で連続的に除去される請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板の素子形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、第１ゲート電極膜、及びゲート間絶縁膜をその順に形成する工程と、
前記素子形成領域の内で、トランジスタのゲート電極が形成されるべき領域、及び前記トランジスタのソース／ドレイン拡散領域が形成されるべき領域の直上に位置する部分がそれぞれ選択的に除去されてなる複数の開口を有する第１マスクを前記ゲート間絶縁膜の上方に形成する工程と、
前記第１マスクを用いて前記複数の開口の下方の前記ゲート間絶縁膜をエッチングする一方、それぞれの前記開口の下方の周囲の前記ゲート間絶縁膜を残存させる工程と、
前記第１マスクを除去した後、前記ゲート間絶縁膜の上方に第２ゲート電極膜を堆積させる工程と、
前記トランジスタのゲート電極が形成されるべき領域と対応して前記第２ゲート電極膜の上方を覆うように第２マスクを形成する工程と、
前記第２マスクを用いて第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜及びゲート絶縁膜をエッチングして前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極に対し自己整合的に第１の不純物イオンのイオン注入を行い、前記ゲート電極に隣接する前記半導体基板の表面にソース／ドレイン拡散層を形成する工程と、
残存した前記ゲート間絶縁膜に由来して生じた前記ゲート絶縁膜の段差に対し自己整合的に第２不純物イオンのイオン注入を行い、前記ソース／ドレイン拡散層の表面に高濃度コンタクト層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
いわゆるＮＡＮＤセル型フラッシュメモリは、メモリセル（メモリトランジスタ）が形成されたメモリセル領域と、このメモリセルを制御するための制御回路等を備えた周辺回路領域とを１つの半導体基板上に有している。周辺回路領域には、低耐圧トランジスタに加え、高電圧を制御するための高耐圧トランジスタが形成され、この高耐圧トランジスタは、メモリセルのゲート絶縁膜や低耐圧トランジスタのゲート絶縁膜に比べ膜厚の大きいゲート絶縁膜を有している。
【０００３】
このため、高耐圧トランジスタにおいては、ゲート電極の加工後も、ゲート電極の両隣の基板上（ソース／ドレイン拡散層が形成されるべき領域）に厚いゲート絶縁膜が残存する。ソース／ドレイン拡散領域の形成のためのイオン注入を、このような厚いゲート絶縁膜を貫通させて実行する場合、不純物の注入が十分に行われず、所望のソース／ドレイン拡散領域の形成が困難となる。特に、コンタクト配線の接続のための高濃度拡散領域の形成は困難である。
【０００４】
このような高耐圧トランジスタのゲート電極の両隣の厚いゲート絶縁膜を、ゲート電極をマスクとした自己整合的なエッチング工程により除去する場合、低耐圧トランジスタの形成領域においていわゆるオーバーエッチングが発生してしまう。従って、高耐圧トランジスタのゲート電極の両隣のゲート絶縁膜をエッチングするためには、他の領域をレジストで保護しつつエッチングを実行する必要が生じる。このような工程を追加することは、製造コストの増加につながる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−８２９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、工程数を増加させることなく、高耐圧トランジスタへのイオン注入を的確に実行することを可能にする半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下に説明する一の実施の形態に係る半導体装置の製造方法は、次のような工程を含む。まず、第１トランジスタが形成される半導体基板の第１素子形成領域上に、第１の膜厚を有する第１ゲート絶縁膜を形成する。これと共に、第１トランジスタよりも大きい耐圧を有する第２トランジスタが形成される半導体基板の第２素子形成領域上に第１の膜厚よりも大きい第２の膜厚を有する第２ゲート絶縁膜を形成する。続いて、第１ゲート絶縁膜及び第２ゲート絶縁膜の上に、第１ゲート電極膜、及びゲート間絶縁膜をその順に形成する。そして、ゲート間絶縁膜の上方にマスク材を形成する。この後、第１素子形成領域のうち、第１トランジスタのゲート電極が形成されるべき第１領域の直上に位置するマスク材の第１部分を除去する。一方、第１部分以外の第１素子形成領域にはマスク材を残存させる。これと共に、第２素子形成領域のうち、第２トランジスタのゲート電極が形成されるべき第２領域の直上に位置するマスク材の第２部分と、第２トランジスタのソース／ドレイン拡散領域が形成されるべき第３領域の直上に位置するマスク材の第３部分とを少なくとも除去する。このようにして第１マスクを形成する。
このような第１マスクを用いてゲート間絶縁膜をエッチングする。続いて、第１マスクを除去した後、前記ゲート間絶縁膜の上方に第２ゲート電極膜を堆積させる。そして、少なくとも第１領域及び第２領域を含むように第２ゲート電極膜の上方を覆う第２マスクを形成する。さらに、第２マスクを用いて第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜及びゲート絶縁膜をエッチングして第１トランジスタ及び第２トランジスタのゲート電極を形成する。続いて、ゲート電極に対し自己整合的に第１の不純物イオンのイオン注入を行い、ゲート電極に隣接する半導体基板の表面にソース／ドレイン拡散層を形成する。
【０００８】
以下に説明する別の実施の形態に係る半導体装置の製造方法は、次のような工程を含む。まず、半導体基板の素子形成領域上にゲート絶縁膜を形成する。続いて、そのゲート絶縁膜の上に、第１ゲート電極膜、及びゲート間絶縁膜をその順に形成する。素子形成領域内で、トランジスタのゲート電極が形成されるべき領域、及びトランジスタのソース／ドレイン拡散領域が形成されるべき領域の直上に位置する部分とがそれぞれ選択的に除去されてなる複数の開口を有する第１マスクを前記ゲート間絶縁膜の上方に形成する。次に、第１マスクを用いて前記複数の開口の下方のゲート間絶縁膜をエッチングする一方、それぞれの開口の下方周囲のゲート間絶縁膜を残存させる。第１マスクを除去した後、ゲート間絶縁膜の上方に第２ゲート電極膜を堆積させる。そして、前記トランジスタのゲート電極が形成されるべき領域と対応して前記第２ゲート電極膜の上方を覆うように第２マスクを形成し、この第２マスクを用いて第２ゲート電極膜、ゲート間絶縁膜、第１ゲート電極膜及びゲート絶縁膜をエッチングしてトランジスタのゲート電極を形成する。ゲート電極に対し自己整合的に第１の不純物イオンのイオン注入を行い、ゲート電極に隣接する半導体基板の表面にソース／ドレイン拡散層を形成する。さらに、残存したゲート間絶縁膜に由来して生じたゲート絶縁膜の段差に対し自己整合的に第２不純物イオンのイオン注入を行い、ソース／ドレイン拡散層の表面に高濃度コンタクト層を形成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の製造方法により形成される高耐圧トランジスタの構造を示す平面図（ａ）、及び（ａ）のＩ−Ｉ’断面図である。
【図２Ａ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｂ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｃ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｄ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｅ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｆ】第１の実施の形態の製造方法を示す工程図である。
【図２Ｇ】第１の実施の形態の製造方法を示す工程図である。
【図３】第２の実施の形態の製造方法により形成される高耐圧トランジスタの構造を示す平面図（ａ）、及び（ａ）のＩ−Ｉ’断面図である。
【図４Ａ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｂ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｃ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｄ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｅ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｆ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｇ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｈ】第２の実施の形態の製造方法を示す工程図である。
【図４Ｉ】第２の実施の形態の製造方法を示す工程図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１（ａ）は、第１の実施の形態に係る製造方法により製造される低耐圧トランジスタＴｒ１及び高耐圧トランジスタＴｒ２の構造を示す平面図であり、図１（ｂ）はそのＩ−Ｉ’断面図である。この低耐圧トランジスタＴｒ１及び高耐圧トランジスタＴｒ２は、一例としてＮＡＮＤセル型フラッシュメモリの周辺回路領域に形成されるｎ型のトランジスタであり、図示しないメモリセル領域には、積層ゲート構造（浮遊ゲート、制御ゲート）を有するメモリセルトランジスタが形成されている。
【００１２】
図１（ｂ）に示すように、ｎ型の低耐圧トランジスタＴｒ１は、ｐ型の半導体基板１１、又はｐ型のウエルが設けられた半導体基板１１に形成された素子分離絶縁膜１２により画定される第１素子形成領域ＡＡ１に形成される。また、ｎ型の高耐圧トランジスタＴｒ２は、半導体基板１１に形成される素子分離絶縁膜１２により画定される第２素子形成領域ＡＡ２に形成される。
低耐圧トランジスタＴｒ１は、ゲート絶縁膜１３’、第１ゲート電極膜１４、ゲート間絶縁膜１５、第２ゲート電極膜１６、ｎ＋型のソース／ドレイン拡散層１７’を備えている。一方、高耐圧トランジスタＴｒ２は、ゲート絶縁膜１３、第１ゲート電極膜１４、ゲート間絶縁膜１５、第２ゲート電極膜１６、ｎ−型のソース／ドレイン拡散層１７、及びｎ＋型の高濃度コンタクト領域１８を備えている。
ゲート絶縁膜１３’、１３は、それぞれ第１素子形成領域ＡＡ１、第２素子形成領域ＡＡ２の半導体基板１１上に形成され、例えば酸化シリコンから形成される。ゲート絶縁膜１３’は、ゲート絶縁膜１３に比べ、膜厚が小さい。第１ゲート電極膜１４、及び第２ゲート電極膜１６は、例えばポリシリコンから形成される。ゲート間絶縁膜１５は、例えばＯＮＯ膜から形成される。
ゲート絶縁膜１３’は、第１ゲート電極膜１４とそのＩ−Ｉ´断面方向の端部が整合され、ソース／ドレイン拡散層１７’の上にはゲート電極膜１３’は形成されていない。一方、ゲート絶縁膜１３は、第１ゲート電極膜１４、第２ゲート電極膜１６の下方だけでなく、ソース／ドレイン拡散層１７及び高濃度コンタクト領域１８が形成される領域の上方にも形成されている。ただし、高濃度コンタクト領域１８の上方のゲート絶縁膜１３Ａ（薄膜部）は、第１ゲート電極膜１４、第２ゲート電極膜１６の下方のゲート絶縁膜１３に比べ、その膜厚が小さくされている。一例として、第１ゲート電極膜１４及び第２ゲート電極膜１６の下方に位置するゲート絶縁膜１３は、例えば４０ｎｍ程度の膜厚を有しており、一方、ゲート絶縁膜１３Ａ（薄膜部）は、それよりも小さい１０ｎｍ程度の膜厚を有している。
【００１３】
ソース／ドレイン拡散層１７の表面には、図示しないコンタクト配線をオーミック接続するための高濃度コンタクト領域１８が形成される。この高濃度コンタクト領域１８の上方に、前述のゲート絶縁膜１３Ａが位置している。
ゲート絶縁膜１３’、１３の上方には、第１ゲート電極膜１４、ゲート間絶縁膜１５、及び第２ゲート電極膜１６が形成されている。第１ゲート電極膜１４は、図示しないメモリセルトランジスタにおいて浮遊ゲート電極として機能する電極である。また、ゲート間絶縁膜１５は、例えばＯＮＯ膜からなり、メモリセルトランジスタにおいて、浮遊ゲート電極と制御ゲート電極との間に形成され浮遊ゲート電極をフローティング状態にするための絶縁膜である。第２ゲート電極膜１６は、メモリセルトランジスタにおいて制御ゲート電極として機能する電極である。図１に示すように、本実施の形態の低耐圧トランジスタＴｒ１、高耐圧トランジスタＴｒ２においては、このゲート間絶縁膜１５には開口１５Ａ’、１５Ａが形成され、これにより第１ゲート電極膜１４と第２ゲート電極膜１６とは電気的に短絡され、１つのゲート電極として機能するようにされている。
【００１４】
次に、図１（ａ），（ｂ）に示す低耐圧トランジスタＴｒ１、高耐圧トランジスタＴｒ２の製造方法を、図２Ａ〜図２Ｇを参照して説明する。
まず、図２Ａに示すように、熱酸化法等を用いて素子形成領域ＡＡ１、ＡＡ２の半導体基板１１上に、それぞれ２０ｎｍ程度の膜厚を有するゲート絶縁膜１３’、及び４０ｎｍ程度の膜厚を有するゲート絶縁膜１３を形成する。図示は省略するが、図示しないメモリセル領域には、これよりもさらに膜厚の小さいゲート絶縁膜を形成する。更に、図示しないメモリセル領域も含めた半導体基板１１の全面に、第１ゲート電極膜１４を堆積させる。
その後、図２Ｂに示すように、周知の方法により素子分離絶縁膜１２を形成し、第１素子形成領域ＡＡ１、第２素子形成領域ＡＡ２を画定した後、この素子分離絶縁膜１２上も含めた半導体基板１１の全面に、ゲート間絶縁膜１５、及び第２ゲート電極膜１６Ａを堆積させる。この第２ゲート電極膜１６Ａは、最終的に形成される第２ゲート電極膜１６の膜厚よりも小さな膜厚に形成される。
【００１５】
続いて、図２Ｃに示すように、第２ゲート電極膜１６Ａ上にマスク材としてのレジストＭ１を堆積させる。その後、第１素子形成領域ＡＡ１中の領域Ｒ１’（第１領域）の直上に位置するレジストＭ１の一部分Ｈ１’（第１部分）を、フォトリソグラフィ法を用いて除去する。領域Ｒ１’は、トランジスタＴｒ１の開口１５Ａ’が形成される領域である。一部分Ｈ１’以外の素子形成領域ＡＡ１中の領域は、レジストＭ１を残存させたままとする。
これと同時に、第２素子形成領域ＡＡ２中の領域Ｒ１（第２領域）の直上に位置するレジストＭ１の一部分Ｈ１（第２部分）、及びこの領域Ｒ１とは所定距離だけ素子分離絶縁膜１２の方向に離間した領域Ｒ２、Ｒ３（第３領域）の直上に位置するレジストＭ１の一部分Ｈ２、Ｈ３（第３部分）を、フォトリソグラフィ法を用いて除去する。領域Ｒ１は、トランジスタＴｒ２の開口１５Ａが形成される領域である。また、領域Ｒ２、Ｒ３は、トランジスタＴｒ２のソース／ドレイン拡散層１７、薄膜部１３Ａ、及び高濃度コンタクト領域１８が形成される領域である。
なお、この実施の形態では、第２ゲート電極膜１６Ａを薄く堆積させた後、その上にレジストＭ１を形成する工程を採用している。このような工程とするのは、ゲート間絶縁膜１５上に直接レジストＭ１を形成すると、剥離されず残存したレジストＭ１がゲート絶縁膜１５の特性を劣化させる場合があり、それを避けるためである。もっとも、そのようなレジストＭ１の残渣や、ゲート間絶縁膜１５の特性の劣化の虞がなければ、このような薄い第２ゲート電極膜１６Ａを形成することなく、レジストＭ１を直接ゲート間絶縁膜１５の上に形成することも可能である。
【００１６】
続いて、図２Ｄに示すように、このレジストＭ１（第１マスク）をマスクとして、第２ゲート電極膜１６Ａ、及びゲート間絶縁膜１５をエッチングする。これにより、領域Ｒ１’、Ｒ１〜Ｒ３の第２ゲート電極膜１６Ａ、及びゲート間絶縁膜１５が除去され、前述の開口１５Ａ’、１５Ａが形成される。
【００１７】
次に、図２Ｅに示すように、レジストＭ１をアッシングにより剥離した後、第２ゲート電極膜１６Ａ上に更にポリシリコンからなるゲート電極膜１６Ｂを堆積させる
【００１８】
続いて、図２Ｆに示すように、領域Ｒ１’、Ｒ１を含む領域にレジストＭ２（第２マスク）を形成する。第２素子形成領域ＡＡ２において、レジストＭ２は、その両端の位置が、それぞれ領域Ｒ１と領域Ｒ２との間の位置、及び領域Ｒ１と領域Ｒ３との間に位置するように形成される。
その後、図２Ｇに示すように、このレジストＭ２をマスクとしたエッチングを行って、ゲート絶縁膜１３’、１３、第１ゲート電極膜１４、ゲート間絶縁膜１５、及び第２ゲート電極膜１６を加工する。このとき、ゲート絶縁膜１３’が全て剥離され、かつその下の半導体基板１１にオーバーエッチングが生じない程度までエッチングを継続する。
ここで、第１素子形成領域ＡＡ１及び第２素子形成領域ＡＡ１の領域Ｒ２、Ｒ３以外の領域においては、ゲート絶縁膜１３’、１３、第１ゲート電極膜１４、ゲート間絶縁膜１５、及び第２ゲート電極膜１６の全てがエッチングの対象とされるのに対し、領域Ｒ２、Ｒ３では、ゲート間絶縁膜１５が存在していない。従って、エッチング対象の一部を形成するゲート間絶縁膜１５のエッチングが行われる間、領域Ｒ２、Ｒ３においてエッチングが過度に進行する。その結果、領域Ｒ２、Ｒ３におけるゲート絶縁膜１３が膜厚１０ｎｍ以下程度になるまでエッチングされ薄膜部１３Ａを有するようになる一方、それ以外の領域ではゲート絶縁膜１３の膜厚が厚いまま残存することになる。
【００１９】
その後、第１ゲート電極膜１４、第２ゲート電極膜１６に対し自己整合的に、例えばリン（Ｐ）等の不純物イオンをイオン注入し、ソース／ドレイン拡散層１７、１７’を第１ゲート電極膜１４，及び第２ゲート電極膜１６に隣接する半導体基板１１の表面に形成する。前述のように、第２素子形成領域ＡＡ２においてはゲート絶縁膜１３がゲート電極の側部にも残存しているが、その一部には厚さの薄い薄膜部１３Ａが形成されているため、従来に比べイオン注入が行われ易くなっている。その後、同様に、第１ゲート電極膜１４、及び第２ゲート電極膜１６に対し自己整合的に、例えばヒ素（Ａｓ）の不純物イオンをイオン注入する。ヒ素（Ａｓ）は原子量が大であるため、厚さが大であるゲート絶縁膜１３を通過することができず、厚さが小である薄膜部１３Ａのみを通過し得る。このため、高濃度コンタクト領域１８は、薄膜部１３Ａの直下にのみ選択的に、ゲート絶縁膜１３の段差と自己整合的に形成され得る。
【００２０】
以上説明したように、本実施の形態では、高耐圧トランジスタＴｒ２が形成される第２素子形成領域ＡＡ２において、ゲート間絶縁膜１５の開口１５Ａの形成の際、領域Ｒ２、Ｒ３におけるゲート間絶縁膜１５もエッチングにより除去する一方、その他の領域のゲート間絶縁膜１５は残存させる。このようなエッチングされず残存されたゲート間絶縁膜１５に由来して、ゲート絶縁膜１３において薄膜部１３Ａを自己整合的に形成することができる。従来は、このような薄膜部１３Ａあるいは開口部を作るために、特別なマスクの形成及びエッチング工程が必要であったが、本実施の形態によれば、薄膜部１３Ａを作るための特別な工程が必要でない。薄膜部１３Ａの存在により、高濃度コンタクト層１８のイオン注入を容易に行うことができると共に、原子量が大であるヒ素等のイオン注入を、この薄膜部１３Ａを通して行うことができる。原子量が大きいため、ヒ素は薄膜部１３Ａ以外のゲート絶縁膜１３を通過することはできず、従って、薄膜部１３Ａの下部にのみ自己整合的に高濃度コンタクト領域１８を形成することができる。すなわち、本実施の形態によれば、工程数を増加させることなく、高耐圧トランジスタへのイオン注入を的確に実行することができる。
なお、高濃度コンタクト領域１８は、薄膜部１３Ａへの自己整合的なイオン注入により実行してもよいが、マスクを別途形成して、そのマスクを用いたイオン注入により高濃度コンタクト領域１８を形成してもよい。
また、以上の説明では、周辺回路領域にｎ型のトランジスタを形成する例を説明したが、同様の形成方法により、ｐ型のトランジスタを形成することもできる。その場合には、例えば、リン（Ｐ）の代わりに、ホウ素（Ｂ）を、ヒ素（Ａｓ）の代わりにフッ化ホウ素（ＢＦ２）等をイオン注入すればよい。
【００２１】
［第２の実施の形態］
図３（ａ）は、第２の実施の形態に係る製造方法により製造される低耐圧トランジスタＴｒ１、高耐圧トランジスタＴｒ２の構造を示す平面図であり、図３（ｂ）はそのＩ−Ｉ’断面図である。この低耐圧トランジスタＴｒ１、高耐圧トランジスタＴｒ２は、第１の実施の形態と同様、例えばＮＡＮＤセル型フラッシュメモリの周辺回路領域に形成されるものである。なお、図３（ａ）、（ｂ）において、第１の実施の形態と同様の構成要素に関しては、図１と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２２】
低耐圧トランジスタＴｒ１の構造は、第１の実施の形態と略同一である。高耐圧トランジスタＴｒ２は、第１の実施の形態と異なり、第１ゲート電極膜１４と第２ゲート電極膜１６との間にゲート間絶縁膜１５を有していない。これは、後述するように、ゲート間絶縁膜１５を、第２素子形成領域ＡＡ２の略全面において完全に剥離する工程を実行しているためである。
また、薄膜部１３Ａは、その端部が第１ゲート電極膜１４、及び第２ゲート電極膜１６の端部と一致するように形成されている。
【００２３】
次に、この図３（ａ），（ｂ）に示す高耐圧トランジスタの製造方法を、図４Ａ〜図４Ｉを参照して説明する。なお、第１素子形成領域ＡＡ１における低耐圧トランジスタＴｒ１の形成方法は第１の実施の形態と全く同一であるので、以下ではその詳細な説明は省略する。
まず、図４Ａに示すように、第１の実施の形態と同様（図２Ａ）にしてゲート絶縁膜１３、１３’、第１ゲート電極膜１４を形成する。更に、図４Ｂに示すように、素子分離絶縁膜１２を形成して第１素子形成領域ＡＡ１、第２素子形成領域ＡＡ２を画定した後、その上も含めた半導体基板１１の全面にゲート間絶縁膜１５、及び第２ゲート電極膜１６Ａを形成する。
【００２４】
続いて、第２ゲート電極膜１６上にマスク材としてのレジストＭ１’を堆積させた後、図４Ｃに示すように、第２素子形成領域ＡＡ２においては、レジストＭ１’を、第２素子形成領域ＡＡ２の端部と素子分離絶縁膜１２上を除いて除去する。
続いて、図４Ｄに示すように、このレジストＭ１’（第１マスク）をマスクとして、第２ゲート電極膜１６Ａ、及びゲート間絶縁膜１５をエッチングする。これにより、第２素子形成領域ＡＡ２中の第２ゲート電極膜１６Ａ、及びゲート間絶縁膜１５は、その端部を除き全て除去される。換言すれば、第２素子形成領域ＡＡ２において、第２ゲート電極膜１６Ａ及びゲート間絶縁膜１５は、領域Ｒ１〜Ｒ３に亘って連続的に除去される。
【００２５】
次に、図４Ｅに示すように、レジストＭ１’をアッシングにより剥離した後、第２素子形成領域ＡＡ２上の第１ゲート電極膜１４上、及び第１素子形成領域ＡＡ１上の第２ゲート電極膜１６Ａ上に更にポリシリコンからなるゲート電極膜１６Ｂを堆積させる。
【００２６】
続いて、図４Ｆに示すように、第２の素子形成領域ＡＡ２の中心付近（第１領域）にレジストＭ２’（第２マスク）を形成し、このレジストＭ２’をマスクとして第１ゲート電極膜１４、第２ゲート電極膜１６を加工する。このとき、ゲート絶縁膜１３は、素子形成領域ＡＡの端部においては、ゲート間絶縁膜１５が残存しているためあまりエッチングが進まないが、それ以外の素子形成領域ＡＡの中心付近では、図４Ｇに示すように薄膜部１３Ａが形成される。
【００２７】
次に、必要に応じて第１ゲート電極膜１４、及び第２ゲート電極膜１６の側壁にスペーサとなる膜を形成した後、第１ゲート電極膜１４、及び第２ゲート電極膜１６に対し自己整合的に、例えばリン（Ｐ）等の不純物イオンをイオン注入し、ソース／ドレイン拡散層１７を、第１ゲート電極膜１４、及び第２ゲート電極膜１６に隣接する半導体基板１１の表面に形成する。前述のように、厚さの薄い薄膜部１３Ａが形成されているため、従来に比べイオン注入が行われ易くなっている。
その後、同様に、図４Ｈに示すように、レジストＭ３を堆積させ、図４Ｉに示すように、高濃度コンタクト領域１８を形成すべき領域に開口Ｈ４を形成し、この開口Ｈ４を介して例えばヒ素（Ａｓ）等の不純物イオンをイオン注入する。これにより、高濃度コンタクト領域１８を半導体基板１１の表面に形成する。
この実施の形態では、第１の実施の形態と同様に、マスクＭ２’によるゲート電極の加工と同時に、ゲート絶縁膜１３の薄膜部１３Ａを形成することができる。薄膜部１３Ａを形成するための追加的な工程が不要である点で、第１の実施の形態と同様の効果を得ることができる。
【００２８】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００２９】
１１・・・半導体基板、  １２・・・素子分離絶縁膜、  １３・・・ゲート絶縁膜、  １４・・・第１ゲート電極膜、  １５・・・ゲート間絶縁膜、  １５Ａ・・・開口、  １６・・・第２ゲート電極膜、  １７・・・ソース／ドレイン拡散層、  １８・・・高濃度コンタクト領域。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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