(57)【要約】【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。【選択図】図２
2012222285.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたウェル領域と、
前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部と、
前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、
前記素子形成領域に配置された半導体素子と、
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面からその厚み方向の下側に向かって形成されると共に、前記ウェル領域の一部を囲むように区画するトレンチ部であって、底部が前記ウェル領域内に位置する溝状のトレンチ部を更に有し、
前記分離部は、前記トレンチ部内の前記底部に設けられた前記導体配線と、前記トレンチ部内を前記半導体基板の表面から埋め込むように設けられた前記絶縁膜とによって構成され、
前記導体配線は、前記トレンチ部の内壁面を介して前記ウェル領域と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成領域において、前記トレンチ部の内壁面に接するように形成された、前記ウェル領域と同じ導電型の拡散層を更に有し、
前記導体配線は、前記拡散層を通して前記ウェル領域に電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記分離部は、前記ウェル領域に複数の前記素子形成領域を区画し、
隣り合う前記素子形成領域の間には、前記トレンチ部の少なくとも一部が位置し、
前記導体配線の少なくとも一部は、前記トレンチ部の互いに対向する２つの内壁側面を介して、前記隣り合う素子形成領域に電気的に接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記導体配線は、前記トレンチ部の１つの内壁側面を介して、前記素子形成領域に電気的に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記トレンチ部の底部には、前記トレンチ部の一方の内壁側面から内壁底面を通って前記一方の内壁側面に対向する他方の内壁側面上まで連続して設けられた底部絶縁膜が設けられ、
前記導体配線は前記底部絶縁膜上に設けられることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記素子形成領域には、ＭＯＳトランジスタが設けられることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記半導体基板上に区分けされるセルトランジスタ領域と、前記素子形成領域を有する周辺トランジスタ領域とを更に有し、
前記セルトランジスタ領域は、
縦型のＭＯＳトランジスタと、
前記半導体基板の内部に埋め込まれて、前記縦型のＭＯＳトランジスタのソース及びドレインの一方に電気的に接続された埋め込みビット線と、
前記ソース及びドレインの他方に電気的に接続されたキャパシタと、
を有し、
前記縦型のＭＯＳトランジスタ、埋め込みビット線及びキャパシタは、ＤＲＡＭを構成し、
前記周辺トランジスタ領域は、
前記素子形成領域内に、プレーナ型のＭＯＳトランジスタを有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記素子形成領域において、
前記半導体基板の厚み方向における、前記ＭＯＳトランジスタのソース及びドレインと前記導体配線間の最短距離は、２０μｍ以上であることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
更に、前記半導体基板内の前記素子形成領域以外の領域に、前記半導体基板の表面に設けられた浅溝素子分離領域を有し、
前記分離部は、前記浅溝素子分離領域にまで延在して設けられ、
前記導体配線は、前記浅溝素子分離領域において、給電用コンタクトに接続されることを特徴とする請求項１〜９の何れか1項に記載の半導体装置。
【請求項１１】
前記導体配線は、前記ウェル領域と同じ導電型の不純物が導入された多結晶シリコン、高融点金属シリサイド、及び、バリアメタル層と金属層の積層体からなる群から選ばれた材料を含むことを特徴とする請求項１〜１０の何れか1項に記載の半導体装置。
【請求項１２】
半導体基板の表面に形成されたウェル領域と、
前記ウェル領域内の前記半導体基板の表面よりも深い位置に配置され、前記ウェル領域の電位を固定する導体配線と、
前記導体配線の上面から前記半導体基板の表面までの領域に形成された絶縁膜と、
前記導体配線および前記絶縁膜を有する分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、
前記素子形成領域に配置された半導体素子と、
を有することを特徴とする半導体装置。
【請求項１３】
半導体基板の表面にウェル領域を形成する工程と、
前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部を形成する工程と、
前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記分離部を形成する工程は、
前記半導体基板内に第1の開口部を形成する工程と、
前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、
前記トレンチ部の第1の絶縁膜で覆われていない内壁面上に、第２の絶縁膜を形成する工程と、
前記トレンチ部の底部内に、前記第２の絶縁膜の一部を露出させるように多結晶シリコンを埋め込む工程と、
露出した前記第２の絶縁膜の一部を除去して、前記ウェル領域の一部を露出させる工程と、
前記露出したウェル領域の一部、及び前記多結晶シリコン内に、前記ウェル領域と同じ導電型の不純物を注入することによりそれぞれ、前記拡散層及び導体配線の一部を形成する工程と、
前記トレンチ部内の前記導体配線の一部上に更に導体配線を形成する工程と、
前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記分離部を形成する工程は、
前記半導体基板内に第1の開口部を形成する工程と、
前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、
前記トレンチ部の第1の絶縁膜で覆われていない内壁面上に、第２の絶縁膜を形成する工程と、
前記トレンチ部内を前記半導体基板の表面から埋め込むように、多結晶シリコンを形成する工程と、
前記半導体基板上に、前記多結晶シリコンの一部の上に開口を有するマスクを設ける工程と、
前記マスクを用いた異方性エッチングにより前記トレンチ部内に埋め込んだ多結晶シリコンの一部を除去して、前記トレンチ部の互いに対向する２つの内壁側面のうち一方の内壁側面上の第２の絶縁膜を露出させる工程と、
前記露出した第２の絶縁膜を除去して、前記ウェル領域の一部を露出させる工程と、
前記露出したウェル領域の一部、及び前記多結晶シリコン内に、前記ウェル領域と同じ導電型の不純物を注入することによりそれぞれ、拡散層及び導体配線の一部を形成する工程と、
前記トレンチ部内の導体配線の一部上に更に導体配線を形成する工程と、
前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記分離部を形成する工程は、
前記半導体基板内に第1の開口部を形成する工程と、
前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜をマスクに用いて、前記第1の開口部の内壁底面の下のウェル領域内に不純物を注入することにより、拡散層を形成する工程と、
前記第１の絶縁膜をマスクに用いたエッチングにより、前記第1の開口部を前記半導体基板の厚み方向に伸長させてトレンチ部を形成する工程と、
前記トレンチ部の内壁面の全面に第２の絶縁膜を形成する工程と、
前記トレンチ部の底部内に、前記半導体基板の厚み方向において前記拡散層よりも下方に位置するように導体配線の一部を形成する工程と、
露出した前記第２の絶縁膜を除去して、前記拡散層を露出させる工程と、
前記トレンチ部内の導体配線の一部上に更に導体配線を形成する工程と、
前記トレンチ部内の前記導体配線上に絶縁膜を形成する工程と、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
更に、前記ウェル領域の一部に、ＭＯＳトランジスタを形成する工程を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板内に第1の開口部を形成する工程において、
前記第1の開口部の形成と同時に、前記半導体基板において前記ウェル領域の一部以外の領域に第２の開口部を形成し、
前記第1の開口部の内壁側面上に第1の絶縁膜を形成する工程において、
前記第1の開口部の内壁側面上への第1の絶縁膜の形成と同時に、前記第２の開口部の内壁側面上に第1の絶縁膜を形成し、
前記拡散層を形成する工程において、
前記拡散層の形成と同時に、前記第２の開口部の内壁側面上の第1の絶縁膜をマスクに用いて、前記第２の開口部の内壁底面の下の領域内に不純物を注入することにより埋め込みビット線を形成し、
前記トレンチ部を形成する工程において、
前記トレンチ部の形成と同時に、前記第１の絶縁膜をマスクに用いたエッチングにより、前記第２の開口部を前記半導体基板の厚み方向に伸長させて第３の開口部を形成し、
前記第２の絶縁膜を形成する工程において、
前記トレンチ部の内壁面上への第２の絶縁膜の形成と同時に、前記第３の開口部内を絶縁材料で埋め込むことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
更に、
前記埋め込みビット線にソース及びドレインの一方が電気的に接続されるように縦型のＭＯＳトランジスタを形成する工程と、
前記ソース及びドレインの他方が電気的に接続されるようにキャパシタを形成する工程と、
を有することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記半導体基板の厚み方向における、前記ＭＯＳトランジスタのソース及びドレインと前記導体配線間の最短距離は、２０μｍ以上であることを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ウェル領域の電位がフローティングとなって半導体装置が誤動作を起こすのを防止するため、ウェルに所定の電位を給電することが行われている。特許文献１（特開２００４−２１３７１９号公報）の図１０には、シリコン基板表面にｐ型のウェル層を設け、このウェル層をＳＴＩ構造の分離部によって区画規定した活性領域内に複数の素子を配置した構造が示されている。そして、ウェル層と同じ極性（ｐ型）の高濃度拡散層を素子用の活性領域とは別に設け、ここからウェル層に給電する構造が示されている。特許文献１では、このようなウェル給電機構により、各素子を配置したｐ型ウェル層の電位を固定している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２１３７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のように従来のウェル給電領域を設けた半導体装置では、素子形成のための活性領域とは別にウェル給電用の拡散領域が必要であり、素子面積縮小の妨げとなっていた。この場合、同一ウェル層の電位を固定するウェル給電の数を減らすことで素子面積の縮小を図れるが、活性領域間でウェル電位にばらつきが生じ易くなる。例えば、給電部から遠い活性領域ほどウェル抵抗によってウェル電位が下がり、ノイズの影響を受け易くなる。即ち、各活性領域でウェル電位を正常に固定するには、ウェル給電を大幅に減らすことはできなかった。
【０００５】
以上のように、素子面積の縮小と素子特性の安定性を両立するのは困難であった。また、隣接する活性領域間を正常に絶縁分離するためにはある程度の幅と深さが必要となり、やはり素子面積縮小の妨げとなっていた。
【課題を解決するための手段】
【０００６】
一実施形態は、
半導体基板の表面に形成されたウェル領域と、
前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部と、
前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、
前記素子形成領域に配置された半導体素子と、
を有することを特徴とする半導体装置に関する。
【０００７】
他の実施形態は、
半導体基板の表面に形成されたウェル領域と、
前記ウェル領域内の前記半導体基板の表面よりも深い位置に配置され、前記ウェル領域の電位を固定する導体配線と、
前記導体配線の上面から前記半導体基板の表面までの領域に形成された絶縁膜と、
前記導体配線および前記絶縁膜を有する分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域と、
前記素子形成領域に配置された半導体素子と、
を有することを特徴とする半導体装置に関する。
【０００８】
他の実施形態は、
半導体基板の表面にウェル領域を形成する工程と、
前記半導体基板の表面に形成され、底部が前記ウェル領域内に位置する溝状の分離部であって、前記ウェル領域と電気的に接続された導体配線と、前記底部に前記導体配線を埋め込む絶縁膜とを有する分離部を形成する工程と、
前記分離部に囲まれるようにして区画された前記ウェル領域の一部である素子形成領域に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００９】
分離部の底部に導体配線を埋め込む絶縁膜を有することにより、ウェル給電領域の面積を縮小して、半導体装置の微細化を行うことができる。分離部の底部でウェル領域への給電を行うため、素子形成領域間のウェル電位のばらつきを抑制できる。素子形成領域間は、絶縁膜で電気的に分離されるため、トレンチ部の幅を細くすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態を説明する平面図である。
【図２】本発明の第１の実施形態のトランジスタ部分を説明する断面図である。
【図３】本発明の第１の実施形態のウェル給電コンタクト部分を説明する断面図である。
【図４Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図４Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図５Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図５Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図６Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図６Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図７Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図７Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図８Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図８Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図９Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図９Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１０Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１０Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１１Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１１Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１２Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１２Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１３Ａ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１３Ｂ】本発明の第１の実施形態の製造方法の一工程を説明する断面図である。
【図１４Ａ】本発明の第２の実施形態を説明する断面図である。
【図１４Ｂ】本発明の第２の実施形態を説明する断面図である。
【図１５Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１５Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１６】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１７Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１７Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１８Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１８Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１９Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図１９Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２０Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２０Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２１Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２１Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２２Ａ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２２Ｂ】本発明の第２の実施形態の製造方法の一工程を説明する断面図である。
【図２３】本発明の第３の実施形態を説明する平面図である。
【図２４】本発明の第３の実施形態を説明する断面図である。
【図２５】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図２６】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図２７】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図２８】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図２９】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３０】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３１】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３２】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３３】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３４】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３５】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３６】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３７】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３８】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図３９】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図４０】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図４１】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図４２】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図４３】本発明の第３の実施形態の製造方法の一工程を説明する断面図である。
【図４４】本発明の第３の実施形態の変形例を説明する断面図である。
【図４５】本発明の第３の実施形態の変形例を説明する断面図である。
【発明を実施するための形態】
【００１１】
半導体装置は、半導体基板の表面に形成されたウェル領域の一部である素子形成領域を囲むように区画する溝状の分離部を有する。この分離部は半導体基板の表面に形成され、分離部の底部は、ウェル領域内に位置する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜を有する。
【００１２】
半導体装置の製造方法では、半導体基板の表面にウェル領域を形成した後、分離部を形成する。また、分離部に囲まれるようにして区画されたウェル領域の一部である素子形成領域に半導体素子を形成する。
【００１３】
このように、分離部の底部において導体配線を埋め込む絶縁膜を有することにより、ウェル給電領域の面積を縮小して、半導体装置の微細化を行うことができる。複数の素子形成領域へ給電を行う場合、分離部の底部でウェル領域への給電を行うため、素子形成領域間のウェル電位のばらつきを抑制することができる。また、素子形成領域間は、絶縁膜で電気的に分離されるため、分離部の幅を細くすることができる。
【００１４】
以下に、図面を参照して、本発明の実施形態を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
（第１実施形態）
図１乃至図３を用いて、ｎチャネルＭＯＳトランジスタを複数、作製した本実施形態の半導体装置について説明する。本実施形態では、平面的に見て、図１に示すように、活性領域１に形成されるＭＯＳトランジスタ領域（素子形成領域）を取り囲むように、斜線で示されたウェル給電領域９が配置される。また、ウェル給電領域９の一部は素子分離領域２にも配置される。なお、図１では、活性領域１と素子分離領域３の境界３は、破線で示している。
【００１６】
それぞれのＭＯＳトランジスタ領域には、ｎ型多結晶シリコン膜、窒化チタンおよびタングステン膜から構成されるゲート電極４（それぞれのトランジスタ毎にａ，ｂ，ｃの記号を付加している）が配置され、トランジスタ領域にｐ型チャネル領域５（それぞれのトランジスタ毎にａ，ｂ，ｃの記号を付加している）が形成される。ゲート電極４の無いトランジスタ領域には、ソース及びドレインとなるｎ型拡散層６（それぞれのトランジスタ毎にａ，ｂ，ｃの記号を付加している）が形成される。ゲート電極４への給電は、素子分離領域２に設けられたゲートコンタクト７（それぞれのトランジスタ毎にａ，ｂ，ｃの記号を付加している）から行われる。また、ソース及びドレインとなるｎ型拡散層６への給電は、コンタクト８（それぞれのトランジスタ毎にａ，ｂ，ｃの記号を付加している）から行われる。
【００１７】
また、本実施形態では、図１のＡ−Ａ断面を示した図２に示すように、半導体基板１１の主表面側に形成されたｐ型ウェル層１２にはトランジスタ間に位置する溝状の分離部９が形成される。本実施形態では、分離部９の一例として、半導体基板１１の表面からその厚み方向の下側に向かって形成されると共に、ウェル領域の一部を囲むように区画するトレンチ部を挙げて説明する。トレンチ部９の底部には、ｐ型多結晶シリコンから成る導体配線１５が埋め込まれている。また、上記導体配線１５とｐ型ウェル層１２を有する半導体基板１１との間には、ｐ型ウェル層と同じ導電型の不純物が高濃度に導入されたｐ型領域（拡散層）１７が形成される。
【００１８】
上記導体配線１５は、上記トレンチ部９の内壁側面を介して、ｐ型ウェル層１２と電気的に接続された構造となっている。すなわち、ｐ型ウェル層１２への給電は、上記導体配線１５から、ｐ型ウェル層１２内の拡散層１７を介して行われる。この拡散層１７は、トレンチ部９で区画されたｐ型ウェル層１２の外周を一周するように連続して設けられている。また、トレンチ部９の拡散層１７に接する内壁側面も、ｐ型ウェル層１２の外周を一周して囲んでいる。上記溝９内の、導体配線１５上には絶縁膜１８が埋め込まれており、この絶縁膜１８の部分が素子分離として作用する。トレンチ部９の底部内壁上には、底部絶縁膜１６が形成されており、この部分もＭＯＳトランジスタ間の素子分離として作用する。
【００１９】
それぞれのトランジスタ（素子）は、ソース及びドレイン用のｎ型拡散層６、シリコン酸化膜から成るゲート絶縁膜１３、上記積層膜のゲート電極４、および、シリコン酸化膜から成る層間絶縁膜１４内に形成されたコンタクト８によって構成されている。
【００２０】
本実施形態では、図１のＢ−Ｂ断面を示した図３に示すように、上記導体配線１５が埋め込まれたトレンチ部９は、素子分離領域２の浅溝素子分離領域１９まで形成する。また、上記導体配線１５も浅溝素子分離領域１９まで形成し、上記導体配線１５への給電用コンタクト１０は上記浅溝素子分離領域１９上に形成されている。
【００２１】
なお、上記において、上記導体配線は、ｐ型ウェル層と同じ導電型の不純物が導入された多結晶シリコン、高融点金属シリサイド、バリアメタル層と金属層の積層体からなる群から選ばれた材料を含むことができる。
【００２２】
以上に記載した半導体装置の製造方法を、図４乃至図１３を用いて、より詳細に説明する。なお、図４以降のＡ図とＢ図は、ぞれぞれ、図１に示したＡ−Ａ断面とＢ−Ｂ断面に対応する断面図を表す。
【００２３】
まず、図４に示すように、シリコン基板１１の主表面に、深さ３００ｎｍの浅溝素子分離領域１９を形成した。この浅溝素子分離領域１９は、シリコン基板のエッチングによる溝形成と、溝へのシリコン酸化膜の埋め込みにより形成した。この形成方法は、通常の方法であるので詳細は割愛する。次に、深さ５００ｎｍの領域に１×１０17／ｃｍ3〜３×１０17／ｃｍ3程度の濃度で、ボロンが導入されたｐ型ウェル層１２を形成した。上記ボロン導入は、通常のイオン注入により実施するが、上記濃度のｐ型ウェル層の形成は、イオン注入条件（エネルギーと注入量）の種々の組み合わせで実現できるので、ここでは詳細な条件は割愛する。
【００２４】
次に、図５に示すように、熱酸化により薄い（５ｎｍ）シリコン酸化膜２１と、ＣＶＤ法により厚い（３５ｎｍ）シリコン窒化膜２２から成るマスクを用いて、シリコンエッチングを行い、ｐ型ウェル層１２内に第1の溝（第1の開口部）９ａを形成した。この時、第1の溝９ａの幅は５０ｎｍとし、深さは１００ｎｍとした。上記ＭＯＳトランジスタ同士を素子分離する所定の深さの第1の溝９ａを形成した。なお、上記第1の溝９ａの一部は上記浅溝素子分離領域１９まで形成した。
【００２５】
次に、図６に示すように、上記第1の溝９ａの内壁にシリコン酸化膜２３を、熱酸化により５ｎｍの厚さで形成した。次いで、第１の絶縁膜であるシリコン窒化膜２４を、ＣＶＤ法により５ｎｍの厚さで形成した。この後、エッチバックにより、上記第1の溝９ａの側壁にサイドウォールを形成した。その後、このサイドウォールのシリコン窒化膜２４をマスクとして、上記第１の溝より深い第２の溝（トレンチ部）９を形成した。ここで、第２の溝９の幅は４０ｎｍとし、第1の溝よりも追加して深くした分の溝９の深さは１００ｎｍとした。その結果、溝９全体の深さは、２００ｎｍとした。なお、上記第２の溝９の一部は上記浅溝素子分離領域１９まで形成した。
【００２６】
次に、図７に示すように、上記溝９の内壁に、第２の絶縁膜であるシリコン酸化膜１６を、熱酸化法により５ｎｍ形成した。次いで、上記第１の導体配線材料である多結晶シリコン２５を、ＣＶＤ法を用いて堆積した。その後、ドライエッチングにより、第１の導体配線材料を、上記シリコン窒化膜２４が形成された深さよりも深い部分まで後退させた。ここでは、シリコン窒化膜２４が形成された深さより５０ｎｍ深い部分まで後退させた。
【００２７】
次に、図８に示すように、上記シリコン酸化膜（第２の絶縁膜）１６の一部を除去して、シリコン基板１１を露出させた。この際、エッチングレートの違いから、シリコン窒化膜２４及び多結晶シリコン２５は除去されずに残留する。次いで、通常のプラズマドープ法により、露出したシリコン基板１１と上記多結晶シリコン２５内にボロンを導入し、多結晶シリコン２５を導体配線の一部として形成し、シリコン基板１１にはｐ型拡散層１７を形成した。ここで、ボロン濃度は１×１０20／ｃｍ3程度とし、横方向広がりは１０ｎｍ程度とした。
【００２８】
次に、図９に示すように、ＣＶＤ法を用いて多結晶シリコン１５を堆積（膜厚で５０ｎｍ）して第２の溝９内に埋め込み、ボロンを５ｋｅＶ、１×１０15ａｔｏｍｓ／ｃｍ2の条件で注入し、１０００℃、１０秒の熱処理により、ボロンを溝底部の多結晶シリコン２５内にまで拡散させた。次いで、ドライエッチングにより上記ｐ型多結晶シリコン１５を、上記シリコン窒化膜２４が形成された深さより浅い部分まで後退させて、導体配線を完成させた。ここでは、上記シリコン窒化膜２４の下部より３０ｎｍ上部まで多結晶シリコン１５を後退させた。なお、多結晶シリコン１５の後退量を減らすことにより、例えば、上記シリコン窒化膜２４の下部より５０ｎｍ上部まで後退させると、前述より素子分離能力が向上する。しかし、上記後退量を減らしすぎると、この後、形成されるトランジスタのｎ型拡散層６とｐ型多結晶シリコン１５が近づくことでＧＩＤＬが増加することとなる。このため、ｎ型拡散層６との深さに応じて、上記後退量を設定する必要がある。例えば、ｎ型拡散層６の深さよりも２０ｎｍ以上、深い部分まで後退させるのが妥当である。
【００２９】
次に、図１０に示したように、第２の溝９内を完全に埋め込むように、ＣＶＤ法により、シリコン酸化物（絶縁膜）１８を埋め込んだ後、ＣＭＰにより平坦化した。以上のようにして、導体配線１５と、導体配線１５上に絶縁膜１８を形成した。
【００３０】
その後、図１１に示したように、上記薄い（１０ｎｍ）シリコン酸化膜２１と、厚い（１００ｎｍ）シリコン窒化膜２２とから成るマスクを除去した。この後、半導体基板の表面に、ゲート絶縁膜として熱酸化により２ｎｍのゲート酸化膜２０を形成した。次いで、ＣＶＤ法により、ｎ型多結晶シリコン膜４１（５０ｎｍ）、窒化チタン膜４２（５ｎｍ）およびタングステン膜４３（５０ｎｍ）から構成されるゲート電極４を形成した。なお、ｎ型多結晶シリコンにはリンが４×１０20／ｃｍ3の注入量で導入されている。
【００３１】
次に、図１２に示すように、ゲート電極上に形成したシリコン窒化膜２６（５０ｎｍ厚）をマスクに用いたドライエッチングにより、ゲート電極４を加工した。この後、ゲート電極の側壁に、５ｎｍのシリコン酸化膜（図示していない）をＣＶＤ法により形成した。この後、砒素を１５ｋｅＶで１×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入をした。次に、９００℃，１０ｓの熱処理によりソース及びドレインとなるｎ型拡散層６を形成した。
【００３２】
次に、図１３に示すように、層間絶縁膜１４としてのシリコン酸化膜を、ＣＶＤ法により３００ｎｍの厚さで堆積した。この後、通常のフォトエッチング技術によりコンタクト穴を形成し、次に、この穴に、金属をＣＶＤ法により埋め込んでプラグコンタクト７、８、１０を形成した。なお、コンタクト穴での金属埋め込みでは、まず、５ｎｍのチタン膜を、次に５ｎｍの窒化チタン膜を、最後に膜厚で５０ｎｍ相当のタングステンを埋め込んだ。この後、上記シリコン窒化膜２６をストッパとしたＣＭＰにより、これらの金属膜を平坦化してプラグ形成を行った。なお、コンタクトの種類は、ソース及びドレイン用のコンタクト穴８、ゲート電極用のコンタクト穴７、および、上記浅溝素子分離領域１９内に形成された溝埋め込み導体配線１５からウェル給電を行うためのコンタクト穴１０である。その後、各コンタクトに導体配線を接続して所望の半導体素子を作製した。
【００３３】
上記のように本実施形態によれば、トランジスタ間にウェル給電領域を設けることができるので、上記活性領域とウェル給電領域との間の素子分離に必要な面積と、ウェル給電領域に必要な面積とを不要にすることができる。ただし、この場合、浅溝素子分離領域１９上でのウェル給電コンタクト１０の形成に必要な面積は必要となるが、その面積は、上記不要となった分の面積に比べれば小さいものであるため、問題ない。
【００３４】
また、トランジスタ間の素子分離を、ＳＴＩなどで形成した浅溝素子分離領域で行おうとすると、浅溝素子分離領域の深さが３００ｎｍである場合、絶縁膜の埋め込み特性から１００ｎｍの溝幅が必要となる。即ち、浅溝素子分離領域に必要な幅は１００ｎｍとなる。ここで、絶縁膜の埋め込み特性は、アスペクト比３以下の場合に埋め込みが可能であるとした。
【００３５】
これに対して、本実施形態では、導体配線１５の上面がシリコン基板１１の表面から７０ｎｍの深さで、さらに溝９形成用のマスク厚がトータル４０ｎｍである。このため、導体配線１５上への絶縁膜１８の埋め込みは、溝幅４０ｎｍで溝深さ１１０ｎｍとなり、アスペクトは３以下となる。従って、本実施例での最初の溝形成の幅が５０ｎｍであることからトランジスタ間の素子分離幅は５０ｎｍであり、浅溝素子分離領域の約半分の幅に縮小することができる。さらに、トランジスタを囲むようにウェル給電用の導体配線１５があるため、ウェル濃度で決まるウェル抵抗に比べて、約１０分の１の導体配線抵抗となり、ノイズの影響を軽減できる。
【００３６】
なお、本実施形態では、トレンチ部で囲むことにより区画するウェル層として、ｐ型ウェル層を例に挙げて説明したが、トレンチ部で囲まれるウェル層はｎ型ウェル層であっても良い。この場合、拡散層１７も、ウェル層と同じ導電型のｎ型とする。また、図１は、ウェル給電領域９及びウェル層１２の配置の一例を示したものであって、ウェル給電領域９及びウェル層１２の配置は、図１に記載のものに限定されない。
【００３７】
（第２の実施形態）
上記第１の実施形態では、図２に記載のように、ウェル給電領域９の両側の側面部にウェルと同じ導電型の拡散層１７を形成した。これに対して、第２の実施形態では、図１４に示すように、第１の実施形態とは異なり、両端のウェル給電領域９については、ウェルと同じ導電型の拡散層１７を片側の側面部にしか形成しない点が異なる。
【００３８】
以下、本実施形態の作製工程を説明する。なお、各構造は機能的には第１の実施形態と同じであるので割愛する。まず、第１の実施形態で説明した図６の工程までは、第１の実施形態と同じである。
【００３９】
次に、図１５に示すように、上記溝９の内壁に第２の絶縁膜であるシリコン酸化膜１６を、熱酸化法により５ｎｍの厚さで形成した。次いで、上記第１の導体配線材料である多結晶シリコン２５を、ＣＶＤ法により５０ｎｍ堆積し、ＣＭＰにより平坦化した。
【００４０】
次に、図１６に示した平面図のように、図中の太い実線３１で囲まれた部分が開口したようなレジストマスク３２を、通常のフォトリソグラフィー技術により形成した。具体的には、図１７に示した断面図のように、マスク３２を形成した。このマスク３２は、図１６に示したように、両端の溝９については第１の導体配線材料２５の表面の一部の上に開口を有し、それ以外の溝９については第１の導体配線材料２５の全部の表面上に開口を有する。
【００４１】
次に、図１８に示したように、マスク３２の無い部分に関して、異方性ドライエッチングにより、第１の導体配線材料２５を、上記シリコン窒化膜２４が形成された深さよりも深い部分まで後退させた。ここでは、シリコン窒化膜２４が形成された深さよりも５０ｎｍ深い部分まで後退させた。この際、両端の溝９については第１の導体配線材料２５の表面の一部のみ後退し、それ以外の溝９については第１の導体配線材料２５の表面全部が後退した。このため、両端の溝９については、互いに対向する２つの内壁側面のうち一方の内壁側面上に設けたシリコン酸化膜１６のみが露出した。一方、それ以外の溝９については、互いに対向する２つの内壁側面上に設けたシリコン酸化膜１６が露出した。
【００４２】
次に、図１９に示すように、上記シリコン酸化膜１６を除去し、シリコン基板１１を露出させた。この際、両端の溝９については、一方の内壁側面上に設けたシリコン酸化膜１６のみが除去され、この一方の内壁側面を構成するシリコン基板１１のみが露出した。一方、それ以外の溝９については、互いに対向する２つの内壁側面上に設けたシリコン酸化膜１６が除去され、２つの内壁側面を構成するシリコン基板１１が露出した。次いで、通常のプラズマドープ法により、露出シリコン基板１１と上記多結晶シリコン２５内にボロンを導入して、多結晶シリコン２５を導体配線の一部として形成し、シリコン基板１１にｐ型拡散層１７を形成した。ここで、ボロン濃度は１×１０20／ｃｍ3程度で、横方向広がりは１０ｎｍ程度である。
【００４３】
次に、図２０に示すように、多結晶シリコン１５を、ＣＶＤ法により堆積（膜厚で５０ｎｍ）させて、溝９内に埋め込んだ。この後、ボロン１５を５ｋｅＶ、１×１０15ａｔｏｍｓ／ｍｃ2の条件でイオン注入し、１０００℃、１０秒の熱処理により、ボロンを溝底部まで拡散させた。
【００４４】
次に、図２１に示すように、上記ｐ型多結晶シリコン１５と上記多結晶シリコン２５とを同時に、上記シリコン窒化膜２４が形成された深さよりも浅い部分までドライエッチングにより後退させて、導体配線を完成させた。ここでは、上記シリコン窒化膜２４の下部より３０ｎｍ上部まで多結晶シリコン１５を後退させた。なお、多結晶シリコン１５の後退量を減らすことにより、例えば、上記シリコン窒化膜２４の下部より５０ｎｍ上部まで後退させると、前述より素子分離能力が向上する。しかし、上記後退量を減らしすぎると、この後、形成されるｎ型拡散層６とｐ型多結晶シリコン１５が近づくことでＧＩＤＬが増加するため、ｎ型拡散層６との深さに応じて、上記後退量を設定する必要がある。例えば、ｎ型拡散層６の深さより２０ｎｍ以上、深い部分まで後退させるのが妥当である。
【００４５】
次に、図２２に示したように、第２の溝９を完全に埋め込むように、シリコン酸化物１８を、ＣＶＤ法により埋め込んだ後、ＣＭＰにより平坦化した。以上のように、上記導体配線１５と、導体配線１５上に絶縁膜１８を形成した。
【００４６】
その後の工程は、上記第１の実施形態で説明した図１１乃至図１３の工程と同じにした。
【００４７】
上記のように本実施例によれば、第１の実施形態の効果の他に、ウェルと同じ導電型の拡散層１７分だけ面積縮小に効果がある。
【００４８】
（第３の実施形態）
本発明を、ＤＲＡＭのセルトランジスタの埋め込みビット線形成と、周辺トランジスタのウェル給電領域を同時に作製する構造および工程に適用した第３の実施形態について、以下に説明する。
【００４９】
まず、セルトランジスタ領域５０と周辺トランジスタ領域５１の代表的な構造部分を抜き出した平面図を図２３に示す。セルトランジスタ領域５０では、埋め込みビット線領域５２と、セルトランジスタのチャネルが形成されるピラー５３（四角の太線５３）と、セルトランジスタのゲート電極５４（破線：ワード線５４）とで構成する。一方、周辺トランジスタ領域５１では、溝埋め込みウェル給電部５５と、ゲート電極５６と、ソース及びドレイン用の拡散層５７と、拡散層５７へのコンタクト５８とで構成する。
【００５０】
図２３に示した平面図のＢ−Ｂ断面図を図２４に示す。まず、図２４Ａ及びＤは、図２３の一部を拡大した図である。図２４ＡのＢ−Ｂ断面図を図２４Ｂ、図２４ＡのＣ−Ｃ断面図を図２４Ｃに示して、セルトランジスタの構造について述べる。セルトランジスタは、縦型のＭＯＳトランジスタである。このセルトランジスタは、ピラー５３のチャネル部５９と、チャネル部５９の下部に形成された埋め込みビット線５２用の拡散層６０と、チャネル部５９の上部に形成された拡散層６１と、ピラー５３を囲むゲート絶縁膜６２と、ピラー５３の側壁に形成されたゲート電極５４（ワード線５４）とで構成される。
【００５１】
そして、図２４Ｂに示すように、各セルトランジスタの埋め込みビット線５２用の拡散層６０は、溝に埋め込まれた第２の絶縁物６３により分離され、各トランジスタのチャネル部５９は、上記第２の絶縁物６３と、溝に埋め込まれた第１の絶縁膜６４と、ピラー５３側壁の絶縁膜６５とにより分離される。また、図２４Ｃに示すように、各トランジスタのゲート電極５４（ワード線５４）は、図示していないが、第１の絶縁物で分離されている。そして、図２４Ｂ、Ｃに示すように、各トランジスタの上部の拡散層６１は、電荷を蓄積するキャパシタ６６に接続されている。
【００５２】
一方、図２４ＤのＢ−Ｂ断面図を図２４Ｅに示して、周辺トランジスタの構造について述べる。ゲート電極６７とゲート絶縁膜６８と拡散層６９とで構成される周辺トランジスタは、拡散層６９と反対の導電型のウェル層７０の上部に形成されている。そして、ウェル層７０の電位は、トランジスタを取り囲むように形成された溝７１に埋め込まれたウェル給電電極７２に接するウェル層と同じ導電型の拡散層７３を介して供給される。なお、ウェル給電電極７２は、溝７１の底部に形成された底部絶縁膜７４に囲まれた領域７２ａと、上記拡散層７３に接した領域７２ｂとで構成される。
【００５３】
ウェル給電電極７２より上部の溝７１には、上記セルトランジスタ構造で説明した溝に埋め込まれた第1の絶縁物６４と絶縁膜６５の他に、絶縁膜７５が形成されている。また、図２４Ｅには図示していないが、拡散層６９へのコンタクトは層間絶縁膜に形成されるプラグ電極を介して行われる。
【００５４】
以上の第３の実施形態の製造工程を以下に述べる。なお、図２５以降では、Ａ図がセルトランジスタ部の平面図、Ｂ図がセルトランジスタ部の断面図、Ｃ図が周辺トランジスタ部の平面図、Ｄ図が周辺トランジスタ部の断面図を表す。
【００５５】
まず、図２５に示すように、シリコン基板７６の表面に、熱酸化により１０ｎｍのシリコン酸化膜７７を形成した。次に、ＣＶＤ法により、１００ｎｍのシリコン窒化膜７８を形成した後、埋め込みビット線領域５２と溝埋め込みウェル給電部５５が露出するように、通常のフォトエッチング技術により、シリコン窒化膜７８およびシリコン酸化膜７７を加工した。この後、シリコン窒化膜７８を加工マスクとして、シリコン基板７６内に埋め込みビット線用溝（第２の開口部）７９とウェル給電用溝（第１の開口部）８０を、ドライエッチングにより形成した。ここで、埋め込みビット線用溝７９の幅および深さは５０ｎｍおよび１５０ｎｍとした。また、ウェル給電用溝８０の幅および深さは１２０ｎｍおよび１５０ｎｍとした。なお、セルトランジスタ部のシリコン基板の表面側には、濃度が１×１０17／ｃｍ3程度で、深さがおよそ１μｍのｐ型ウェル層７６ａが形成されている。また、周辺トランジスタ部のシリコン基板の表面側には、濃度が３×１０17／ｃｍ3程度で、深さが１．２μｍのｎ型ウェル層７６ｂが形成されている。
【００５６】
つぎに、図２６に示すように、熱酸化により、埋め込みビット線用溝７９とウェル給電用溝８０の側壁および底部に、５ｎｍのシリコン酸化膜８１を形成した。
【００５７】
次に、図２７に示すように、ＣＶＤ法により、１０ｎｍのシリコン窒化膜（第１の絶縁膜）８２を形成した。この後、シリコン窒化膜８２をエッチバックして、それぞれの溝側壁に、上記シリコン窒化膜８２のサイドウォールを形成した。なお、上記エッチバックでは、それぞれの溝底部に形成したシリコン酸化膜８１もエッチングした。
【００５８】
次に、図２８に示すように、砒素を１０ｋｅＶで１×１０14ａｔｏｍｓ／ｃｍ2のイオン注入を実施したのち、１０００℃、６０秒の熱処理を行って、それぞれの溝の底部に、ｎ型の埋め込みビット線８３およびｎ型のウェル給電拡散層８４を形成した。なお、ウェル給電用の溝幅が広いため、イオン注入効率が良く、ウェル給電拡散層８４の方がより高濃度で、より拡散広がりが大きくなった。
【００５９】
次に、図２９に示すように、シリコン窒化膜７８おとびシリコン窒化膜８２を加工マスクとしたドライエッチングにより、シリコン基板７６内に埋め込みビット線用の第２溝（第３の開口部）７９ａとウェル給電用の第２溝（本実施形態では、分離部の一例であるトレンチ部となる）８０ａを形成した。ここで、埋め込みビット線用の第２溝７９ａの幅および深さは、それぞれ２５ｎｍおよび１００ｎｍとした。また、ウェル給電用の第２溝８０ａの幅および深さは、それぞれ９５ｎｍおよび１００ｎｍとした。
【００６０】
次に、図３０に示すように、熱酸化により、埋め込みビット線用の第２溝７９ａとウェル給電用の第２溝８０ａのシリコン露出部分に、５ｎｍのシリコン酸化膜（第２の絶縁膜）を形成した。この後、ＣＶＤ法により、上記溝内に２０ｎｍのシリコン酸化膜（第２の絶縁膜）を埋め込んだ（図では、上記２種類のシリコン酸化膜を同じ層８５で示した）。この時、埋め込みビット線用の溝７９ａは上記シリコン酸化膜８５により完全に埋め込まれ、ウェル給電用溝８０ａは上記シリコン酸化膜８５で覆われた構造となった。
【００６１】
次に、図３１に示すように、ＣＶＤ法により、３０ｎｍの多結晶シリコン膜８６を堆積した。この後、ＣＭＰを実施して、ウェル給電用溝８０ａ内を完全に多結晶シリコン８６で埋め込んだ。
【００６２】
次に、図３２に示すように、多結晶シリコン８６を１８０ｎｍ分だけエッチバックした。
【００６３】
次に、図３３に示すように、上記シリコン酸化膜８５をエッチングして、ウェル給電拡散層８４が形成されたシリコン基板７６を露出させた。次いで、通常のプラズマドープ法により、露出したシリコン基７６と上記多結晶シリコン８６内にリンを導入し、多結晶シリコン８６を導体配線の一部として形成し、シリコン基板１１にはｎ型拡散層８４を形成した。
【００６４】
次に、図３４に示すように、ＣＶＤ法により、５０ｎｍの多結晶シリコン膜８７を堆積し、多結晶シリコン膜８７中にリンを１０ｋｅＶで２×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入した。この後、１０００℃で６０秒の熱処理を行って、ウェル給電用溝８０ａに埋め込まれた多結晶シリコン８６および８７にリンを拡散させた。その後、上記と同様にＣＭＰを実施した後、多結晶シリコン８７を１２０ｎｍ分だけエッチバックして、導体配線を完成させた。
【００６５】
次に、図３５に示すように、ＣＶＤ法により、３０ｎｍのシリコン酸化膜８８を堆積した。この後、ＣＭＰを実施して、ウェル給電用溝８０上部にシリコン酸化膜８８を埋め込み、絶縁膜８８を形成した。
【００６６】
次に、図３６に示すように、セルトランジスタ部５０にピラー５３を形成するために、Ａ図に示すように、埋め込みビット線５２の方向に対して垂直方向にライン状のレジストマスク８９を形成し、また、周辺部５１では全体が覆われるようにマスク８９を形成した。
【００６７】
その後のセルトランジスタ（図２４に示した構造）のゲート電極５４（ワード線５４）形成までの作製工程図は示さないが、以下の工程順で作製する。まず、セル部５０のシリコン酸化膜８５をエッチングして、シリコン基板７６の表面から１４０ｎｍ、深い部分まで後退させた。次に、セルトランジスタ部５０のシリコン窒化膜７８および８２をエッチングしてシリコン基板７６の表面から１４０ｎｍ深い部分まで後退させた。その後、上記マスク８９を除去した後、シリコン酸化膜７７およびシリコン基板７６をエッチングして、シリコン基板７６の表面から１４０ｎｍ深い部分まで後退させた。
【００６８】
その後、露出したシリコン基板７６の表面を熱酸化して、６ｎｍのシリコン酸化膜６２（ゲート絶縁膜６２）を形成した。その後、５ｎｍの窒化チタン膜および２０ｎｍのタングステン膜から成るゲート電極膜５４を堆積したのち、ゲート電極膜５４をエッチングして、シリコン基板７６表面から３０ｎｍ深い部分まで後退させて、ゲート電極５４（ワード線５４）を形成した。
【００６９】
次に、図３７に示すように、ＣＶＤ法により、５０ｎｍのシリコン酸化膜９０を堆積させて、セルトランジスタ部５０のゲート電極５４間にシリコン酸化膜９０を埋め込んだ。この後、セル部５０の上記シリコン酸化膜９０を７０ｎｍ分だけドライエッチングして、シリコン窒化膜７８および８２を露出させた。
【００７０】
次に、図３８に示すように、シリコン窒化膜７８および８２をドライエッチングし、シリコン窒化膜７８は完全に除去した。
【００７１】
次に、図３９に示すように、砒素を１０ｋｅＶで１×１０14ａｔｏｍｓ／ｃｍ2の条件でイオン注入し、９００℃で１０秒の熱処理を行って、ピラー５３の上部にｎ型拡散層６１を形成した。
【００７２】
次に、図４０に示すように、通常のキャパシタ製造方法により、上記ｎ型拡散層６１の上部にキャパシタ６６を形成した。なお、本発明の趣旨は、キャパシタの製造方法には何等関わりがないので、ここではその製造方法を割愛する。なお、以降の工程では、セルトランジスタ部５０を絶縁膜などで保護している。
【００７３】
次に、図４１に示すように、周辺トランジスタ部５１のシリコン酸化膜９０を除去し、その後、図４２に示すようにシリコン窒化膜７８を除去した。シリコン窒化膜７８除去の際、シリコン窒化膜８２の上部も除去された。
【００７４】
次に、図４３に示すように、シリコン酸化膜７７を除去した後、熱酸化により、３ｎｍのゲート酸化膜６８を形成した。次に、ＣＶＤ法により、ボロンドープされたｐ型で５０ｎｍの多結晶シリコン膜、５ｎｍの窒化タングステン膜および５０ｎｍのタングステン膜の３層から成るゲート電極６７を形成した。最後に、ボロンを５ｋｅＶで１×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入し、９５０℃で１０秒熱処理してｐ型拡散層６９を形成した。
【００７５】
なお、この後、層間絶縁膜形成、コンタクト穴形成、電極・導体配線形成を実施するが、通常の工程であるので、ここでは説明を割愛する。
【００７６】
上記のように、第３の実施形態では、埋め込みビット線５２と溝埋め込みウェル給電部を同時に作製できるので、工程を簡略化できる。なお、本実施形態では、周辺トランジスタ部５１はｎ型ウェルとしたが、図４４のように、ｐ型ウェル層９１にも適用できる。例えば、ウェル給電拡散層８４形成のためのドーピングや、ウェル給電部９２に埋め込む多結晶シリコン８６および８７へのドーピングの際に、ｎ型ウェル領域９３にはｎ型ドーパントを、また、ｐ型ウェル領域９１にはｐ型ドーパントをイオン注入するように注入マスクを工夫すれば良い。また、場合によっては、図４５のように、ｎ型の深いウェル層９４と同電位となるｎ型ウェル層にはそのウェル給電用溝９５を、ｐ型ウェル層９１に形成するウェル給電用溝９２より深くしても良い。
【符号の説明】
【００７７】
１  活性領域
２  素子分離領域
３  活性領域と素子分離領域の境界
４、５６、６７  ゲート電極
５  チャネル領域
６  拡散層
７  ゲートコンタクト
８  コンタクト
９、７２  ウェル給電領域（トレンチ部）
９ａ  第1の溝（第1の開口部）
１０  給電用コンタクト
１１  半導体基板
１２  ｐ型ウェル層
１３、６２、６８  ゲート絶縁膜
１４  層間絶縁膜
１５  導体配線
１６  底部絶縁膜（第２の絶縁膜）
１７  拡散層
１８  絶縁物（素子分離部）
１９  浅溝素子分離領域
２０  ゲート酸化膜
２１  シリコン酸化膜（マスク）
２２  シリコン窒化膜（マスク）
２３、７７、８１、８５、８８、９０  シリコン酸化膜
２４、８２  シリコン窒化膜（第１の絶縁膜）
２５、４１  多結晶シリコン
２６、７８  シリコン窒化膜
３２  レジストマスク
４２  窒化チタン膜
４３  タングステン膜
５０  セルトランジスタ領域
５１  周辺トランジスタ領域
５２  埋め込みビット線領域
５３  ピラー
５４  ゲート電極（ワード線５４）
５５  ウェル給電部
５７  ソース及びドレイン用の拡散層
５８  コンタクト
５９  チャネル部
６０  ビット線
６１  ｎ型拡散層
６３  第２の絶縁物
６４  第１の絶縁膜
６５  絶縁膜
６６  キャパシタ
６９  拡散層
７０  ウェル層
７１  溝
７３  拡散層
７４  底部絶縁膜
７５  絶縁材料（素子分離部）
７６  シリコン基板
７６ａ  ｐ型ウェル層
７６ｂ  ｎ型ウェル層
７９  埋め込みビット線用溝（第２の開口部）
７９ａ  ビット線用の第２溝（第３の開口部）
８０  ウェル給電用溝（第１の開口部）
８０ａ  ウェル給電用の第２溝（トレンチ部）
８３  埋め込みビット線
８４  ウェル給電拡散層
８６、８７  多結晶シリコン膜
８９  マスク
９１  ｐ型ウェル層
９２  ウェル給電部
９３  ｎ型ウェル領域
９４  ｎ型の深いウェル層
９５  ウェル給電用溝
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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