(57)【要約】【課題】メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化が可能な半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板１上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、前記サイドウォールを形成した後に、選択エピタキシャル成長法により、前記半導体基板１上面にシリコン層１０を形成する工程を備え、前記シリコン層１０を形成した後に、少なくとも前記周辺回路領域をマスク２０ｂで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタＴｒ１のサイドウォール９ｃを薄化する工程を採用する。【選択図】図７
2012059880.tif 000002
【特許請求の範囲】
【請求項１】
サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、
前記サイドウォールを形成した後に、
選択エピタキシャル成長法により、前記半導体基板上面にシリコン層を形成する工程を備え、
前記シリコン層を形成した後に、少なくとも前記周辺回路領域をマスクで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタのサイドウォールを薄化する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル領域には前記ＭＯＳトランジスタを複数備え、
前記サイドウォールを薄化する工程の後に、
前記メモリセル領域において、隣接して配置されている前記ＭＯＳトランジスタの前記ゲート電極の間に、セルフアラインで前記シリコン層に接続するコンタクトプラグを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォールが窒化シリコンからなることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスクが酸化シリコンからなることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールの薄化をリン酸を用いた湿式エッチングによって行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記周辺回路領域をマスクで覆う工程の前に、
前記シリコン層を介して前記半導体基板に不純物を拡散させることにより、前記ＭＯＳトランジスタのソース／ドレイン電極となる不純物拡散領域を形成する工程を具備してなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記シリコン層を形成する前に、前記周辺回路領域に、前記不純物拡散領域よりも不純物濃度の低い低濃度不純物拡散領域を形成し、
前記不純物拡散領域を形成する工程において、前記低濃度不純物拡散領域内に前記不純物拡散領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、コンピューターや電気機器の主要部分に、多数のＭＯＳトランジスタを一つの半導体チップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。また、ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子の急速な微細化に伴い、ＭＯＳトランジスタのゲート長も短くなりつつある。また、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、隣接するＭＯＳトランジスタ同士の距離も短くなる。一方、ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。
【０００３】
このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、ＭＯＳトランジスタの不純物拡散領域の上にエピタキシャル成長層からなるシリコン層を形成するとともに、前記シリコン層に不純物を拡散することにより、ゲート長の縮小を防ぐ方法が知られている（特許文献１）。この方法について、図１０、図１１を用いて以下に概要を説明する。
【０００４】
はじめに、図１０に示すように、半導体基板１のメモリセル領域と周辺回路領域に、それぞれゲート電極（第一のゲート電極６ａ、第二のゲート電極６ｂ）を形成する。なお、メモリセル領域は、記憶素子および選択トランジスタ（ＭＯＳトランジスタ）が配置される領域であり、周辺回路領域は、選択トランジスタの駆動回路、および、メモリセル領域の記憶素子から出力されるデータの増幅回路が配置される領域である。
【０００５】
まず、Ｐ型の単結晶シリコンからなる半導体基板１の一面に、ＳＴＩ法により素子分離２を形成する。次いで、半導体基板１の一面を酸化してゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上に、たとえばＮ型の不純物が含有された多結晶シリコン膜と金属膜を順次堆積することにより導電膜を形成する。次いで、導電膜上に、窒化シリコンからなる絶縁膜を形成する。次いで、前記絶縁膜および導電膜をエッチングして、メモリセル領域に第一の導電膜４ａと第一の絶縁膜５ａからなる第一のゲート電極６ａを形成すると共に、周辺回路領域に第二の導電膜４ｂと第二の絶縁膜５ｂからなる第二のゲート電極６ｂを形成する。
【０００６】
次いで、周辺回路領域の半導体基板１の一面に、第二のゲート電極６ｂをマスクとしてＮ型不純物のイオン注入を行い、低濃度不純物拡散領域７を形成する。次いで、ＣＶＤ法により、第一のゲート電極６ａ、第二のゲート電極６ｂおよびゲート絶縁膜３を覆うように、窒化シリコンからなる第三の絶縁膜９を形成する。
【０００７】
次いで、図１１に示すように第一のＭＯＳトランジスタＴｒ１および第二のＭＯＳトランジスタＴｒ２を形成する。まず、第三の絶縁膜９およびゲート絶縁膜３をエッチバックし、ゲート電極（第一のゲート電極６ａ、第二のゲート電極６ｂ）の側壁に、それぞれサイドウォール（第一のサイドウォール９ａ、第二のサイドウォール９ｂ）を形成する。次いで、第一のサイドウォール９ａおよび第二のサイドウォール９ｂを選択マスクとして、選択エピタキシャル成長法を行う。これにより、第一のシリコン層１０ａと第二のシリコン層１０ｂが、それぞれ半導体基板１のメモリセル領域と周辺回路領域に形成される。
【０００８】
次に、ゲート電極（第一のゲート電極６ａ、第二のゲート電極６ｂ）及びサイドウォール（第一のサイドウォール９ａ、第二のサイドウォール９ｂ）をマスクとし、第一のシリコン層１０ａと第二のシリコン層１０ｂに対して、例えば砒素などのＮ型不純物をイオン注入する。この後、Ｎ型不純物を熱拡散させて、半導体基板１のメモリセル領域および周辺回路領域に、第一の不純物拡散領域１１および第二の不純物拡散領域１２をそれぞれ形成する。以上により、一部が半導体基板１上に積み上がった構成の、ソース領域およびドレイン領域が形成される。この後、第一のサイドウォール９ａを利用して、セルフアラインにより、隣接する第一のゲート電極６ａの第一のサイドウォール９ａ同士の間に図示しないコンタクトプラグを形成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2008-130756号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１の方法では、ゲート長の縮小は防がれるものの、隣接する第一のＭＯＳトランジスタＴｒ１（第一のサイドウォール９ａ）同士の間隔Ｄの縮小によるコンタクトプラグの径の減少を抑えることができない。このため、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、第一のサイドウォール９ａ同士の間に形成されるコンタクトプラグの径（幅Ｄ）が小さくなる。このため、コンタクトプラグの接続抵抗が増加する。
【００１１】
一方、コンタクトプラグの接続抵抗の増加を抑える方法として、第一のサイドウォール９ａの膜厚を薄化して幅Ｄの大きさを保つ方法が考えられる。しかし、第一のサイドウォール９ａは、第二のサイドウォール９ｂと同時に形成されるため、第一のサイドウォール９ａと第二のサイドウォール９ｂは同じ膜厚で形成されている。そのため、第一のサイドウォール９ａを薄化すると、第二のサイドウォール９ｂの膜厚も薄化し、第二のＭＯＳトランジスタＴｒ２の短チャネル効果を抑制できない。そのため、第二のＭＯＳトランジスタＴｒ２の電気特性に悪影響が生じやすく、半導体特性が悪化する問題があった。
以上により、メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１、第二のＭＯＳトランジスタＴｒ２）の最適化を行うことが困難であった。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体装置の製造方法は、サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、前記サイドウォールを形成した後に、選択エピタキシャル成長法により、前記半導体基板上面にシリコン層を形成する工程を備え、前記シリコン層を形成した後に、少なくとも前記周辺回路領域をマスクで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタのサイドウォールを薄化する工程を有することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、少なくとも周辺回路領域をマスクで覆ってエッチングすることにより、周辺回路領域内のＭＯＳトランジスタのサイドウォールの膜厚を変えることなく、メモリセル領域内のＭＯＳトランジスタのサイドウォールを薄化できる。このため、メモリセル領域内で隣接するＭＯＳトランジスタのサイドウォール同士の間隔の縮小を抑えることができる。このため、メモリセル領域内で隣接するＭＯＳトランジスタ同士の間に、十分に径が大きいコンタクトプラグを形成できる。このため、コンタクトプラグの接続抵抗を抑えることができる。また、周辺回路領域内のＭＯＳトランジスタのサイドウォールの膜厚を変えることがないため、周辺回路領域内のＭＯＳトランジスタの短チャネル化と電気特性の低下とを防ぐことができる。
また、半導体基板上面にシリコン層を形成することにより、不純物をシリコン層に拡散させて、ＭＯＳトランジスタのソース／ドレイン電極とすることができる。このため、不純物が半導体基板内に拡がりすぎることが防がれ、隣接するソース／ドレイン電極同士の距離の縮小を防ぐことができる。また、ソース／ドレイン電極の一部を半導体基板上に積み上げた構成とすることができるため、半導体装置の短チャネル効果の抑制を図ることができる。
以上により、メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化を実現できる。また、第一のＭＯＳトランジスタ同士の間隔を狭めることができるため、半導体装置の微細化を実現できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明における半導体装置の製造方法を示す断面工程図である。
【図２】図２は、本発明における半導体装置の製造方法を示す断面工程図である。
【図３】図３は、本発明における半導体装置の製造方法を示す断面工程図である。
【図４】図４は、本発明における半導体装置の製造方法を示す断面工程図である。
【図５】図５は、本発明における半導体装置の製造方法を示す断面工程図である。
【図６】図６は、本発明における半導体装置の製造方法を示す断面工程図である。
【図７】図７は、本発明における半導体装置の製造方法を示す断面工程図である。
【図８】図８は、本発明における半導体装置の製造方法を示す断面工程図である。
【図９】図９は、本発明における半導体装置の製造方法を示す断面工程図である。
【図１０】図１０は、従来の半導体装置の製造方法を示す断面工程図である。
【図１１】図１１は、従来の半導体装置の製造方法を示す断面工程図である。
【発明を実施するための形態】
【００１５】
以下、本発明の第一の実施形態である半導体装置の製造方法の一例について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
本実施形態の半導体装置の製造方法は、ＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１、第二のＭＯＳトランジスタＴｒ２）を形成する工程と、周辺回路領域をマスクで覆う工程と、メモリセル領域のＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１）のサイドウォール（第一のサイドウォール９ａ）を薄化する工程と、コンタクトプラグ２２を形成する工程と、から概略構成されている。
【００１７】
はじめに、図１に示すように、半導体基板１のメモリセル領域に第一のゲート電極６ａを、周辺回路領域に第二のゲート電極６ｂをそれぞれ形成する。なお、メモリセル領域は、記憶素子および選択トランジスタ（第一のＭＯＳトランジスタＴｒ１）が配置される領域であり、周辺回路領域は、第一のＭＯＳトランジスタＴｒ１の駆動回路、および、メモリセル領域の記憶素子から出力されるデータの増幅回路が配置される領域である。
【００１８】
まず、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）からなる半導体基板１を準備する。次いで、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１の表面にシリコン酸化膜（ＳｉＯ２）等からなる絶縁膜を埋設し、素子分離２を形成する。メモリセル領域と周辺回路領域は素子分離２により電気的に区画される。
次いで、熱酸化法により、たとえば膜厚４ｎｍの酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜３を、半導体基板１および素子分離２上を覆うように形成する。
【００１９】
次いで、たとえばリン等のＮ型不純物を含有させた７０ｎｍの膜厚の多結晶シリコン膜を、モノシラン（ＳiＨ４）及びフォスヒン(ＰＨ３)を原料ガスとしたＣＶＤ法により、ゲート絶縁膜３を覆うように形成する。次いで、スパッタリング法により、タングステン、窒化タングステンまたはタングステンシリサイド等の高融点金属からなる５０ｎｍの膜厚の金属膜を、前記多結晶シリコン膜上に積層する。以上により、多結晶シリコン膜および金属膜の積層体からなる導電膜が形成される。
【００２０】
次いで、窒化シリコン（Ｓｉ３Ｎ４）等からなる７０ｎｍの膜厚の絶縁膜を、モノシランとアンモニア（ＮＨ３）を原料ガスとしたＣＶＤ法により、前記導電膜を覆うように形成する。
【００２１】
次いで、前記絶縁膜上に図示しないレジストを塗布したのちに、フォトリソグラフィ法によりゲート電極（第一のゲート電極６ａ、第二のゲート電極６ｂ）形成用のフォトレジストパターンを形成する。次いで、前記フォトレジストパターンをマスクとした異方性エッチングにより、前記絶縁膜からなる第一の絶縁膜５ａおよび第二の絶縁膜５ｂを形成する。
【００２２】
次いで、前記フォトレジストパターンを除去する。次いで、第一の絶縁膜５ａおよび第二の絶縁膜５ｂをマスクとしてエッチングを行い、前記導電膜からなる第一の導電膜４ａおよび第二の導電膜４ｂを形成する。
以上により、第一の導電膜４ａおよび第一の絶縁膜５ａからなる第一のゲート電極６ａがメモリセル領域に形成され、第二の導電膜４ｂおよび第二の絶縁膜５ｂからなる第二のゲート電極６ｂが周辺回路領域に形成される。
【００２３】
次いで、図２に示すように、低濃度不純物拡散領域７を形成する。まず、第二のゲート電極６ｂをマスクとしたイオン注入法により、たとえばリン等のＮ型不純物を、周辺回路領域の半導体基板１の上面に１×１０１３〜７×１０１３ｃｍ２の濃度で導入する。なお、ここに挙げた低濃度不純物拡散領域７の不純物濃度の範囲は一例であり、この範囲外の濃度としてもかまわない。次いで、前記Ｎ型不純物を熱により拡散させ、第二のゲート電極６ｂの周囲に低濃度不純物拡散領域７を形成する。
【００２４】
次いで、ＣＶＤ法により、膜厚３０ｎｍ〜４０ｎｍの窒化シリコンからなる第三の絶縁膜９を、第一のゲート電極６ａ、第二のゲート電極６ｂおよびゲート絶縁膜３を覆うように形成する。
【００２５】
次いで、図３に示すように、サイドウォール（第一のサイドウォール９ａ、第二のサイドウォール９ｂ）を形成する。まず、第三の絶縁膜９をエッチバックし、第一のゲート電極６ａ（第一の絶縁膜５ａ）の上面、第二のゲート電極６ｂ（第二の絶縁膜５ｂ）の上面および半導体基板１上面が露出させる。このエッチバックにより、第一のゲート電極６ａの側壁および第二のゲート電極６ｂの側壁に、窒化シリコンからなる、膜厚３０ｎｍ〜４０ｎｍの第一のサイドウォール９ａおよび第二のサイドウォール９ｂがそれぞれ形成される。
【００２６】
次いで、希フッ酸を用いた湿式エッチング処理により、半導体基板１上面に残留するゲート絶縁膜３を除去する。
【００２７】
次いで、シリコン層（第一のシリコン層１０ａ、第二のシリコン層１０ｂ）を、第一のサイドウォール９ａおよび第二のサイドウォール９ｂを選択マスクとした選択エピタキシャル成長法により、半導体基板１の上面に形成する。ここで、メモリセル領域に形成したシリコン層を第一のシリコン層１０ａとし、周辺回路領域（低濃度不純物拡散領域７）上に形成したシリコン層を第二のシリコン層１０ｂとする。
【００２８】
次いで、図４に示すように、メモリセル領域に第一の不純物拡散領域１１を、周辺回路領域に第二の不純物拡散領域１２をそれぞれ形成する。
まず、たとえばリン等のＮ型不純物を、第一のゲート電極６ａおよび第一のサイドウォール９ａをマスクとしたイオン注入法により、第一のシリコン層１０ａに導入する。
次いで、前記不純物を、第一のシリコン層１０ａから半導体基板１に、５×１０１２〜５×１０１３atoms／ｃｍ２の濃度で拡散させ、第一のシリコン層１０ａ下の半導体基板１に第一の不純物拡散領域１１を形成する。なお、ここに示した第一の不純物拡散領域１１の不純物濃度の範囲は一例であり、この範囲外の濃度としてもかまわない。第一の不純物拡散領域１１は、第一のＭＯＳトランジスタＴｒ１のソース／ドレイン電極として機能する。
以上により、第一のＭＯＳトランジスタＴｒ１が形成される。
【００２９】
このとき、不純物を、第一のシリコン層１０ａを介して半導体基板１に拡散させることにより、第一の不純物拡散領域１１が半導体基板１内で拡がりすぎることを防ぐことができる。そのため、隣接する第一の不純物拡散領域１１同士の距離の縮小を防ぐことができる。このため、半導体装置の短チャネル化を抑制できる。
【００３０】
また、第一のシリコン層１０ａおよび第一の不純物拡散領域１１からなる第一の領域１０Ａは、第一のＭＯＳトランジスタＴｒ１のソース／ドレイン電極として機能する。このため、第一のＭＯＳトランジスタＴｒ１のソース領域またはドレイン領域の一部（第一のシリコン層１０ａ）が半導体基板１上に積み上がった構成となり、半導体装置の短チャネル化を更に抑制できる。なお、半導体基板１の、第一のＭＯＳトランジスタＴｒ１とゲート絶縁膜３を介して隣接する領域は、第一のＭＯＳトランジスタＴｒ１のチャネル領域として機能する。
【００３１】
次いで、たとえばヒ素等のＮ型不純物を、第二のゲート電極６ｂおよび第二のサイドウォール９ｂをマスクとしたイオン注入法により、第二のシリコン層１０ｂに導入する。
次いで、前記不純物を、第二のシリコン層１０ｂから半導体基板１に、×１０１４〜５×１０１５atoms／ｃｍ２の濃度で拡散させ、第二のシリコン層１０ｂ下の半導体基板１に第二の不純物拡散領域１２を形成する。なお、ここに示した第二の不純物拡散領域１２の不純物濃度の範囲は一例であり、低濃度不純物拡散領域７よりも不純物濃度が高ければ、この範囲外の濃度としてもかまわない。この不純物の拡散により、第二の不純物拡散領域１２が、低濃度不純物拡散領域７の形成領域内に形成される。第二の不純物拡散領域１２は第二のＭＯＳトランジスタＴｒ２のソース／ドレイン電極として機能し、低濃度不純物拡散領域７はＬＤＤ層として機能する。
以上により、第二のＭＯＳトランジスタＴｒ２が形成される。
【００３２】
このとき、不純物を、第二のシリコン層１０ｂを介して半導体基板１に拡散させることにより、第二の不純物拡散領域１２が半導体基板１内で拡がりすぎることを防ぐことができる。そのため、隣接する第二の不純物拡散領域１２同士の距離の縮小を防ぐことができる。このため、半導体装置の短チャネル化を抑制できる。
また、低濃度不純物拡散領域７を形成した後に第二の不純物拡散領域１２を形成してＬＤＤ構造とすることにより、第二のＭＯＳトランジスタＴｒ２の短チャンネル効果を低減できる。
【００３３】
また、第二のシリコン層１０ｂに不純物を拡散することにより、第二のシリコン層１０ｂおよび第二の不純物拡散領域１２からなる第二の領域１０Ｂは、第二のＭＯＳトランジスタＴｒ２のソース／ドレイン電極として機能する。このため、第二のＭＯＳトランジスタＴｒ２のソース領域またはドレイン領域の一部（第二のシリコン層１０ｂ）が半導体基板１上に積み上がった構成となり、半導体装置の短チャネル化を抑制できる。なお、半導体基板１の、第二のＭＯＳトランジスタＴｒ２とゲート絶縁膜３を介して隣接する領域は、第二のＭＯＳトランジスタＴｒ２のチャネル領域として機能する。
【００３４】
次いで、周辺回路領域をマスクで覆う。まず、図５に示すように、例えばＣＶＤ法により半導体基板１、素子分離２および第二のＭＯＳトランジスタＴｒ２を覆うように、第四の絶縁膜２０を形成する。このとき、第四の絶縁膜２０は、少なくとも周辺回路領域上を完全に覆っていればよく、メモリセル領域上の一部もしくは全体を覆っていてもかまわない。
【００３５】
次いで、図６に示すように、第一のＭＯＳトランジスタＴｒ１を露出する。まず、フォトリソグラフィ法を用いて、図示しないフォトレジスト・マスクを、周辺回路領域を覆うように形成する。このとき、フォトレジスト・マスクは、第一のＭＯＳトランジスタＴｒ１上を覆っていなければ、メモリセル領域上の一部を覆っていてもかまわない。
【００３６】
次いで、前記フォトレジスト・マスクをマスクにして湿式エッチングを行い、第四の絶縁膜２０を選択的に除去する。
このときの湿式エッチングは、たとえば、フッ酸（ＨＦ）、を含有した薬液を用いることができる。また、湿式エッチングの際には、素子分離２の表面が過剰にエッチングされないように、湿式エッチングを行う時間を適宜制御することが望ましい。この湿式エッチングにより、第四の絶縁膜２０は選択的に除去され、第四の絶縁膜２０ｂが形成される。
湿式エッチングを行った後、フォトレジスト・マスクを除去する。
【００３７】
以上により、第二のＭＯＳトランジスタＴｒ２は、第四の絶縁膜２０ｂにより覆われ、第一のＭＯＳトランジスタＴｒ１は露出した状態となる。このとき、隣接する第一のＭＯＳトランジスタＴｒ１の第一のサイドウォール９ａ同士の間隔をＤ１とする。
【００３８】
次いで、図７に示すように、第一のサイドウォール９ａを薄化する。
まず、第四の絶縁膜２０ｂをマスクとし、１５０〜１６０℃程度に加熱したリン酸（Ｈ３ＰＯ４）を薬液とした湿式エッチングにより、３０ｎｍ〜４０ｎｍの膜厚の第一のサイドウォール９ａ側面を例えば１０ｎｍ〜２０ｎｍ程度薄化し、膜厚１５〜２０ｎｍの第一のサイドウォール９ｃを形成する。
【００３９】
ここで、隣接する第一のサイドウォール９ｃ同士の間隔Ｄ２は、第一のサイドウォール９ａ同士の間隔Ｄ１と比べて大きくなる。このとき、第二のＭＯＳトランジスタＴｒ２は、第四の絶縁膜２０ｂに覆われているため、エッチングによる影響を受けず、膜厚は３０ｎｍ〜４０ｎｍのままで変化しない。ここで、湿式エッチングの薬液としてリン酸を用いることにより、酸化シリコンからなるマスク（第四の絶縁膜２０ｂ）をエッチングすることなく、窒化シリコンからなる第一のサイドウォール９ａを選択的に薄化できる。
【００４０】
第一のサイドウォール９ａの薄化に際しては、窒化シリコンを選択的にエッチングする観点から、リン酸を用いた湿式エッチングの実施が好ましいが、ＳＦ６(六フッ化硫黄)ガスを用いた窒化シリコンの等方的ドライエッチングによって薄化することも可能である。ドライエッチングを用いる場合には例えばＨＢｒガス等を混合することにより、窒化シリコンの選択性を向上させて酸化シリコンにダメージを与えずに第一のサイドウォール９ａを薄化することができる。
【００４１】
また、湿式エッチングまたはドライエッチングに要する時間は、第一のサイドウォール９ｃの所望の膜厚に応じて適宜設定すればよい。
【００４２】
次いで、図８に示すように、第五の絶縁膜２１を形成する。まず、酸化シリコン等からなる第五の絶縁膜２１を、第一のＭＯＳトランジスタＴｒ１および第四の絶縁膜２０ｂを埋め込むように、例えば６００ｎｍ程度の膜厚で形成する。次いで、ＣＭＰ法により、第五の絶縁膜２１上面を平坦化する。このとき、第四の絶縁膜２０ｂが露出しないように、ＣＭＰの条件を調整する。
【００４３】
次いで、セルフアラインにより、図９に示すように、第一のシリコン層１０ａに接続するコンタクトプラグ２２を形成する。まず、フォトリソグラフィ法により、第五の絶縁膜２１上に図示しないレジストマスクを形成する。次いで、前記レジストマスクをマスクにしてエッチングを行い、第一の領域１０Ａ（第一のシリコン層１０ａ）を露出するコンタクトホール２２ａを形成する。このとき、フォトレジストのコンタクトホール２２ａのパターン（径）は、幅Ｄ２より大きくてもかまわない。コンタクトホール２２ａのパターン（径）が幅Ｄ２より大きい場合であっても、第一のサイドウォール９ｃを利用したセルフアラインにより、幅Ｄ２のコンタクトホール２２ａを、隣接する第一のサイドウォール９ｃ同士の間に形成できるためである。
【００４４】
次いで、コンタクトホール２２ａを充填し、かつ、第五の絶縁膜２１上面を覆うようにタングステン等からなる導電膜を堆積させる。この後、ＣＭＰ法を用いて、第五の絶縁膜２１が露出するまで導電膜上面の研磨を行う。この研磨により、コンタクトホール２２ａを充填する導電膜からなるコンタクトプラグ２２が形成される。また、コンタクトプラグ２２は、第五の絶縁膜２１を貫通し、かつ、第一の領域１０Ａ（第一のシリコン層１０ａ）に接続する構成となる。
【００４５】
この後、各コンタクトプラグ２２に接続するように、図示しない記憶素子およびビット配線を形成する。ここで、記憶素子としては、たとえばＤＲＡＭを形成する場合にはキャパシタ素子を例示することができる。さらにその後、図示しない層間絶縁膜、第二のＭＯＳトランジスタＴｒ２に接続する図示しないコンタクトプラグ、および配線層等を形成することにより、本実施形態の半導体装置が完成する。
【００４６】
本発明によれば、少なくとも周辺回路領域を酸化シリコンからなるマスク（第四の絶縁膜２０ｂ）で覆ってエッチングすることにより、周辺回路領域内のＭＯＳトランジスタ（第二のＭＯＳトランジスタＴｒ２）の第二のサイドウォール９ｂの膜厚を変えることなく、メモリセル領域内のＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１）の第一のサイドウォール９ａを薄化できる。
【００４７】
また、エッチングの薬液としてリン酸を用いることにより、酸化シリコンからなるマスク（第四の絶縁膜２０ｂ）をエッチングすることなく、窒化シリコンからなる第一のサイドウォール９ａを選択的に薄化できる。
【００４８】
このため、隣接する第一のＭＯＳトランジスタＴｒ１の第一のサイドウォール９ｃ同士の間隔の縮小を抑えることができる。このため、隣接する第一のＭＯＳトランジスタＴｒ１同士の間に、十分に径（Ｄ２）が大きいコンタクトプラグ２２を形成できる。このため、コンタクトプラグ２２の接続抵抗を抑えることができる。また、第二のＭＯＳトランジスタＴｒ２の第二のサイドウォール９ｂの膜厚を変えることがないため、第二のＭＯＳトランジスタＴｒ２の短チャネル化と電気特性の低下とを防ぐことができる。
【００４９】
以上により、メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタ（第一のＭＯＳトランジスタＴｒ１、第二のＭＯＳトランジスタＴｒ２）の最適化を実現できる。また、第一のサイドウォール９ｃ同士の間隔の縮小を抑えることができるため、そのぶん第一のＭＯＳトランジスタＴｒ１同士の間隔を狭めることができる。このため、半導体装置の微細化を実現できる。
【００５０】
また、第一のシリコン層１０ａに不純物を導入するとともに、第一のシリコン層１０ａに接続するコンタクトプラグ２２を形成することにより、第一のシリコン層１０ａをコンタクトプラグ２２の一部として機能させることができる。このため、コンタクトプラグ２２の電気抵抗を低減させ、第一のＭＯＳトランジスタＴｒ１のオン電流低下を抑制できる。
【００５１】
以上により、メモリセル領域の第一のＭＯＳトランジスタＴｒ１と、周辺回路領域の第二のＭＯＳトランジスタＴｒ２双方の最適化を実現することができる。そのため、半導体装置の微細化を実現することが可能となる。
【符号の説明】
【００５２】
１…半導体基板、２…素子分離、３…ゲート絶縁膜、４ａ…第一の導電膜、４ｂ…第二の導電膜、５ａ…第一の絶縁膜、５ｂ…第二の絶縁膜、６ａ…第一のゲート電極、６ｂ…第二のゲート電極、７…低濃度不純物拡散領域、９…第三の絶縁膜、９ａ…第一のサイドウォール、９ｂ…第二のサイドウォール、９ｃ…第一のサイドウォール、１０ａ…第一のシリコン層、１０ｂ…第二のシリコン層、１０Ａ…第一の領域、１０Ｂ…第二の領域、１１…第一の不純物拡散領域、１２…第二の不純物拡散領域、２０、２０ｂ…第四の絶縁膜、２１…第五の絶縁膜、２２…コンタクトプラグ、２２ａ…コンタクトホール、Ｔｒ１…第一のＭＯＳトランジスタ、Ｔｒ２…第二のＭＯＳトランジスタ、Ｄ１、Ｄ２…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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