(57)【要約】【課題】ＤＲＡＭ回路などのように容量を内蔵する半導体装置において、コンタクト容量およびコンタクト抵抗を増加させることなく、容量の容量値を増加させる。【解決手段】セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ＡＬＤ法などによるスパッタ装置を用いることが好ましい。【選択図】図２
2012222088.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のソース・ドレイン部を有するトランジスタを具備する半導体基板部と、
前記半導体基板部の上に積層されて、前記第１のソース・ドレイン部に電気的に接続されたセルコンタクトを具備するセルコンタクト部と、
前記セルコンタクト部の上に積層されて、前記セルコンタクトに接続されたビット線およびビットコンタクトを具備する容量コンタクト部と、
前記容量コンタクト部の上に積層されて、前記第２のソース・ドレイン部に電気的に接続された容量の一部を具備する容量部と
を具備し、
前記セルコンタクト部および前記容量コンタクト部は、
前記容量の他の一部が形成される貫通領域
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量は、
前記第２のソース・ドレイン部に電気的に接続される下部電極と、
前記下部電極の上に積層された容量膜と、
前記容量膜の上に積層された上部電極と
を具備し、
前記上部電極における凹部領域に充填された充填金属
をさらに具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記容量部の上に積層されて、前記充電金属を介して前記上部電極に電気的に接続されたコンタクトと、前記コンタクトに接続された配線とを具備する配線部
をさらに具備する
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体基板部は、
第３のソース・ドレイン部を有する他のトランジスタ
をさらに具備し、
前記セルコンタクト部は、
前記第３のソース・ドレイン部に電気的に接続された他のセルコンタクト
をさらに具備し、
前記容量コンタクト部および前記容量部を貫通して、前記セルコンタクトおよび前記配線を電気的に接続する他のコンタクト
をさらに具備する
半導体装置。
【請求項５】
半導体基板部に、第１および第２のソース・ドレイン部を有するトランジスタを形成するステップと、
前記半導体基板部の上に積層して、セルコンタクト部を形成するステップと、
前記第１のソース・ドレイン部に電気的に接続されたセルコンタクトを、前記セルコンタクト部に形成するステップと、
前記セルコンタクト部の、前記第２のソース・ドレイン部の上方に、第１の貫通領域を開口するステップと、
前記セルコンタクト部の上に積層して、容量コンタクト部を形成するステップと、
前記セルコンタクトに電気的に接続されたビット線およびビットコンタクトを、前記容量コンタクト部に形成するステップと、
前記セルコンタクト部に、前記第１の貫通領域に繋がる第２の貫通領域を開口するステップと、
前記容量コンタクト部の上に積層して、容量部を形成するステップと、
前記容量部に、前記第２の貫通領域に繋がる第３の貫通領域を開口するステップと、
前記第１〜第３の貫通領域に、前記第２のソース・ドレイン部に電気的に接続された容量を形成するステップと
を具備する
半導体装置製造方法。
【請求項６】
請求項５に記載の半導体装置製造方法において、
前記容量を形成するステップは、
前記第２のソース・ドレイン部に電気的に接続された下部電極を形成するステップと、
前記下部電極の上に積層して、容量膜を形成するステップと、
前記容量膜の上に積層して、上部電極を形成するステップと
を具備し、
前記上部電極における凹部領域を充填金属で充填するステップ
をさらに具備する
半導体装置製造方法。
【請求項７】
請求項６に記載の半導体装置製造方法において、
前記下部電極を形成するステップは、
前記下部電極を、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：原子層蒸着）法によって形成するステップ
を具備し、
前記上部電極を形成するステップは、
前記上部電極を、ＡＬＤ法によって形成するステップ
を具備する
半導体装置製造方法。
【請求項８】
請求項６または７に記載の半導体装置製造方法において、
前記容量部の上に積層して、配線部を形成するステップと、
前記充填金属に電気的に接続されたコンタクトを、前記配線部に形成するステップと、
前記コンタクトに電気的に接続された配線を、前記配線部に形成するステップと
をさらに具備する
半導体装置製造方法。
【請求項９】
請求項８に記載の半導体装置製造方法において、
前記半導体基板部に、第３のソース・ドレイン部を有する他のトランジスタを形成するステップと、
前記第３のソース・ドレイン部に電気的に接続された他のセルコンタクトを、前記セルコンタクト部に形成するステップと、
前記容量部および前記容量コンタクト部を貫通し、前記他のセルコンタクトおよび前記配線を電気的に接続する他のコンタクトを形成するステップと
をさらに具備する
半導体装置製造方法。
【請求項１０】
請求項５〜９のいずれかに記載の半導体装置製造方法において、
前記容量部を形成するステップの前に、前記第１および前記第２の貫通領域をマスクレジストで充填するステップと、
前記第３の貫通領域を開口するステップの後に、前記マスクレジストを除去するステップと
をさらに具備する
半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびこの半導体装置の製造方法に係り、特に、層間絶縁膜を有する半導体装置およびこの半導体装置の製造方法に係る。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ダイナミックランダムメモリ）などの半導体装置におけるホールド時間に係る特性を向上させる施策の一つとして、半導体装置に内蔵された容量部の容量値を増加させることが課題となっている。
【０００３】
容量部のサイズを、半導体装置の縦方向、すなわち積層方向に増大させることで、容量値は増加する。ただし、ＤＲＡＭ回路部および論理回路部が混載した半導体装置の場合、論理回路部のコンタクト容量およびコンタクト抵抗も同時に増加してしまう。これは、半導体装置の回路全体としての性能が劣化してしまう要因となる。
【０００４】
上記に関連して、特許文献１（特開平１１−１８６５２４号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、メモリセル領域と周辺回路領域とを含む。この半導体装置は、半導体基板と、絶縁膜と、キャパシタ下部電極と、キャパシタ上部電極とを備えている。ここで、半導体基板は、主表面を有する。絶縁膜は、半導体基板の主表面上に、メモリセル領域から周辺回路領域まで延在するように形成された、上部表面を有する。キャパシタ下部電極は、メモリセル領域内において、半導体基板の主表面上に絶縁膜の上部表面よりも上方に延びるように形成されている。キャパシタ上部電極は、キャパシタ下部電極上に誘電体膜を介在して、絶縁膜の上部表面上にまで延在するように形成されている。キャパシタ下部電極は、キャパシタ上部電極と対向して上方に延び、頂面と底面とを有するキャパシタ下部電極部分を含む。絶縁膜の上部表面は、キャパシタ下部電極部分の頂面と底面との間に位置する。
【０００５】
また、特許文献２（特開２００３−７８５４号公報）には、半導体記憶装置に係る記載が開示されている。図１は、特許文献２に記載された半導体記憶装置の構成を概略的に示す、積層方向の断面図である。図１の半導体記憶装置は、大きく分けて、半導体基板部と、セルコンタクト部と、容量コンタクト部と、容量部と、配線部とを具備している。ここで、半導体基板部と、セルコンタクト部と、容量コンタクト部と、容量部と、配線部とは、図１の下からこの順番に積層されている。また、図１の半導体記憶装置は、大きく分けて、ＤＲＡＭ回路部と、論理回路部とを具備している。ここで、ＤＲＡＭ回路部と、論理回路部とは、図１の水平方向に配置されている。
【０００６】
ＤＲＡＭ回路部の構成について説明する。配線部には、配線が形成される。容量部には、容量の一部が形成される。容量コンタクト部には、ビット線などが形成される。なお、容量コンタクト部には、通常なら容量コンタクトも形成されるが、特許文献２ではその代わりに容量の残りが形成されている。セルコンタクト部には、セルコンタクトが形成される。半導体基板部には、トランジスタが形成される。
【０００７】
配線は、容量における上部電極に接続されている。容量における下部電極は、セルコンタクトにおける一方の端部に接続されている。セルコンタクトにおける他方の端部は、トランジスタに接続されている。
【０００８】
特許文献２では、容量が、容量部のみならず、通常なら容量コンタクトが形成されるはずの場所まで占めて、ビット線が形成されている深さにまで延長されている。このような構成を用いることで、特許文献２による半導体記憶装置では、容量を通常よりも増加させている。
【０００９】
論理回路部の構成について説明する。半導体基板部には、トランジスタが形成される。セルコンタクト部には、セルコンタクトが形成される。容量コンタクト部および容量部には、コンタクトが形成される。配線部には、配線が形成される。トランジスタと、セルコンタクトと、コンタクトと、配線とは、この順番に直列に接続されている。
【００１０】
特許文献２による半導体記憶装置の製造方法について説明する。まず、一般的な半導体記憶装置の製造方法と同様に、半導体基板にトランジスタを形成する。半導体基板の上に、トランジスタを覆うセルコンタクト部としての第１および第２の層間絶縁膜を形成する。セルコンタクト部の上に、ビット線を形成する。セルコンタクト部の上に、ビット線を覆う容量コンタクト部としての層間絶縁膜を形成する。容量コンタクト部の上に、ストッパー膜を成膜する。容量コンタクト部の、容量を形成したい部位において、フォトレジスト工程を用いてストッパー膜だけを除去する。ストッパー膜の上に、容量部としての層間絶縁膜を形成する。容量部の、容量を形成したい部位を、フォトレジスト工程を用いて開口する。このとき、容量コンタクト部の、ストッパー膜が除去された部位も同時に開口する。容量部および容量コンタクト部の、開口した部分に、容量の下部電極、容量膜および上部電極を形成する。最後に、一般的な半導体記憶装置の製造方法と同様に、配線部を形成する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１８６５２４号公報
【特許文献２】特開２００３−７８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献２の半導体記憶装置では、容量を形成したい部位の開口を、容量部および容量コンタクト部において一度に行うため、エッチングの条件が困難になっている。まず、容量部がボーイング形状になり、すなわち間口が狭くなり、容量膜が適切に出来なくなる恐れがある。次に、形成される容量における、積層方向のサイズおよび水平方向のサイズの比率であるアスペクト比が高くなれば、容量における下部電極および上部電極を積層方向の奥深くに形成することが困難になる。現実問題として、容量の形成場所を容量コンタクト部の最深部まで延長するのが限界であるか、これすらも厳しいと思われる。
【課題を解決するための手段】
【００１３】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明による半導体装置は、半導体基板部（１０）と、セルコンタクト部（２０）と、容量コンタクト部（３０）と、容量部（４０）とを具備する。ここで、半導体基板部（１０）は、第１および第２のソース・ドレイン部（１１、１２）を有するトランジスタを具備する。セルコンタクト部（２０）は、半導体基板部（１０）の上に積層されていて、第１のソース・ドレイン部（１１）に電気的に接続されたセルコンタクト（２３Ａ）を具備する。容量コンタクト部（３０）は、セルコンタクト部（２０）の上に積層されていて、セルコンタクト（２３Ａ）に接続されたビット線（３３）およびビットコンタクト（３４）を具備する。容量部（４０）は、容量コンタクト部（３０）の上に積層されていて、第２のソース・ドレイン部（１２）に電気的に接続された容量（４３）の一部を具備する。セルコンタクト部（２０）および容量コンタクト部（３０）は、容量（４３）の他の一部が形成される貫通領域を具備する。
【００１５】
本発明による半導体装置製造方法は、半導体基板部（１０）に、第１および第２のソース・ドレイン部（１１、１２）を有するトランジスタを形成するステップと、半導体基板部（１０）の上に積層して、セルコンタクト部（２０）を形成するステップと、第１のソース・ドレイン部（１１）に電気的に接続されたセルコンタクト（２３Ａ）を、セルコンタクト部（２０）に形成するステップと、セルコンタクト部（２０）の、第２のソース・ドレイン部（１２）の上方に、第１の貫通領域を開口するステップと、セルコンタクト部（２０）の上に積層して、容量コンタクト部（３０）を形成するステップと、セルコンタクト（２３Ａ）に電気的に接続されたビット線（３３）およびビットコンタクト（３４）を、容量コンタクト部（３０）に形成するステップと、セルコンタクト部（２０）に、第１の貫通領域に繋がる第２の貫通領域を開口するステップと、容量コンタクト部（３０）の上に積層して、容量部（４０）を形成するステップと、容量部（４０）に、第２の貫通領域に繋がる第３の貫通領域を開口するステップと、第１〜第３の貫通領域に、第２のソース・ドレイン部（１２）に電気的に接続された容量（４３）を形成するステップとを具備する。
【発明の効果】
【００１６】
本発明における半導体装置および半導体製造方法によれば、セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：原子層蒸着）法などによるスパッタ装置を用いることが好ましい。
【図面の簡単な説明】
【００１７】
【図１】図１は、特許文献２に記載された半導体記憶装置の構成を概略的に示す、積層方向の断面図である。
【図２】図２は、本発明の実施形態による半導体装置の構成を概略的に示す、積層方向の断面図である。
【図３】図３は、本実施形態による半導体装置の、製造途中の第１の状態における構成を概略的に示す、積層方向の断面図である。
【図４】図４は、本実施形態による半導体装置の、製造途中の第２の状態における構成を概略的に示す、積層方向の断面図である。
【図５】図５は、本実施形態による半導体装置の、製造途中の第３の状態における構成を概略的に示す、積層方向の断面図である。
【図６】図６は、本実施形態による半導体装置の、製造途中の第４の状態における構成を概略的に示す、積層方向の断面図である。
【図７】図７は、本実施形態による半導体装置の、製造途中の第５の状態における構成を概略的に示す、積層方向の断面図である。
【図８】図８は、本実施形態による半導体装置の、製造途中の第６の状態における構成を概略的に示す、積層方向の断面図である。
【図９】図９は、本実施形態による半導体装置の、製造途中の第７の状態における構成を概略的に示す、積層方向の断面図である。
【発明を実施するための形態】
【００１８】
添付図面を参照して、本発明による半導体装置および半導体装置製造方法を実施するための形態を以下に説明する。
【００１９】
（実施形態）
図２は、本発明の実施形態による半導体装置の構成を概略的に示す、積層方向の断面図である。図２の半導体装置は、大きく分けて、半導体基板部１０と、セルコンタクト部２０と、容量コンタクト部３０と、容量部４０と、配線部５０とを具備している。ここで、半導体基板部１０と、セルコンタクト部２０と、容量コンタクト部３０と、容量部４０と、配線部５０とは、図２の下からこの順番に積層されている。また、図２の半導体記憶装置は、大きく分けて、ＤＲＡＭ回路部Ａと、論理回路部Ｂとを具備している。ここで、ＤＲＡＭ回路部Ａと、論理回路部Ｂとは、図２の水平方向に配置されている。
【００２０】
ＤＲＡＭ回路部の構成について説明する。半導体基板部１０には、複数のトランジスタが形成される。図２には、これらのトランジスタのそれぞれにおける第１群および第２群のソース・ドレイン部１１および１２を示す。これら第１群および第２群のソース・ドレイン部１１および１２は、シリサイド層１１１および１２１をそれぞれ具備している。
【００２１】
セルコンタクト部２０には、窒化シリコン層間絶縁膜２１と、セルコンタクト形成用層間絶縁膜２２とが、図２の下からこの順番に積層されて形成されている。窒化シリコン層間絶縁膜２１は、その名のとおり窒化シリコン（ＳｉＮ）で形成されている。セルコンタクト形成用層間絶縁膜２２は、酸化シリコン（ＳｉＯ２）で形成されている。セルコンタクト形成用層間絶縁膜２２には、セルコンタクト２３Ａと、後述する容量４３の一部とが形成されている。
【００２２】
容量コンタクト部３０には、酸化シリコン層間絶縁膜３１と、容量コンタクト形成用層間絶縁膜３２とが、図２の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜３１は、その名のとおり酸化シリコン（ＳｉＯ２）で形成されている。容量コンタクト形成用層間絶縁膜３２には、ビット線３３と、ビットコンタクト３４と、後述する容量４３の一部とが形成されている。
【００２３】
容量部４０には、エッチングストッパー膜４１と、容量部形成用層間絶縁膜４２とが形成されている。エッチングストッパー膜４１は、酸化窒化シリコン（ＳｉＯＮ）で形成されている。容量部形成用層間絶縁膜４２Ａには、容量４３の一部が形成されている。容量４３の他の部分は、前述したように、セルコンタクト形成用層間絶縁膜２２および容量コンタクト形成用層間絶縁膜３２に形成されている。
【００２４】
容量４３は、下部電極４３１と、容量膜４３２と、上部電極４３３とが、図２の下からこの順番に積層されて形成されている。下部電極４３１および上部電極４３３は、タングステン（Ｗ）や窒化チタン（ＴｉＮ）などで形成されている。容量膜４３２は、二酸化ジルコニウム（ＺｒＯ２）などで形成されている。上部電極４３３の凹部は、タングステン（Ｗ）などの充填金属４４で充填されている。
【００２５】
下部電極４３１は、容量部４０、容量コンタクト部３０およびセルコンタクト部２０のそれぞれにおける開口部分の内側壁面および底面だけに形成されるものとする。したがって、容量４３は、開口部分ごとに、すなわち第２群のソース・ドレイン部１２ごとに、独立した下部電極を有している。その一方で、容量膜４３２および上部電極４３３については、容量部４０、容量コンタクト部３０およびセルコンタクト部２０のそれぞれにおける開口部分の内側壁面および底面に加えて、容量部形成用層間絶縁膜４２における上面にも形成されるものとする。こうすることで、第２群のソース・ドレイン部１２ごとに電気的に独立した複数の領域を有する容量４３を形成することが可能となる。
【００２６】
配線部５０は、酸化シリコン層間絶縁膜５１と、配線層５２とが、図２の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜５１は、その名のとおり酸化シリコン（ＳｉＯ２）で形成されている。酸化シリコン層間絶縁膜５１には、コンタクト５３Ａが形成されている。
【００２７】
ＤＲＡＭ回路部Ａの構成要素の接続関係について説明する。第１群および第２群のソース・ドレイン部１１および１２のうち、第１群のソース・ドレイン部１１は、シリサイド層１１１を介して、セルコンタクト２３Ａにおける一方の端部に接続されている。セルコンタクト２３Ａにおける他方の端部は、ビットコンタクト３４に接続されている。ビットコンタクト３４は、ビット線３３に接続されている。
【００２８】
第１群および第２群のソース・ドレイン部１１および１２のうち、第２群のソース・ドレイン部１２は、シリサイド層１２１を介して、容量４３における下部電極４３１にそれぞれ接続されている。容量４３における上部電極４３３は、充填金属４４を介して、配線部５０のコンタクト５３Ａにおける一方の端部に接続されている。配線部５０のコンタクト５３Ａにおける他方の端部は、配線５２に接続されている。
【００２９】
ＤＲＡＭ回路部Ａの動作について説明する。ＤＲＡＭ回路部Ａにおいて、第１群および第２群のソース・ドレイン部１１および１２を有するトランジスタは、ビット線３３、容量４３および配線５２に接続されることで、一般的なＤＲＡＭ回路としての動作を行うものとする。
【００３０】
論理回路部Ｂの構成について説明する。半導体基板部１０には、トランジスタが形成される。図２には、このトランジスタにおける第３群のソース・ドレイン部１３を示す。第３群のソース・ドレイン部１３は、シリサイド層１３１を具備している。
【００３１】
セルコンタクト部２０には、窒化シリコン層間絶縁膜２１と、セルコンタクト形成用層間絶縁膜２２とが、図２の下からこの順番に積層されて形成されている。窒化シリコン層間絶縁膜２１は、その名のとおり窒化シリコン（ＳｉＮ）で形成されている。セルコンタクト形成用層間絶縁膜２２は、酸化シリコン（ＳｉＯ２）で形成されている。セルコンタクト形成用層間絶縁膜２２には、セルコンタクト２３Ｂが形成されている。
【００３２】
容量コンタクト部３０には、酸化シリコン層間絶縁膜３１と、容量コンタクト形成用層間絶縁膜３２とが、図２の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜３１は、その名のとおり酸化シリコン（ＳｉＯ２）で形成されている。容量コンタクト形成用層間絶縁膜３２には、後述するコンタクト５３Ｂの一部が形成されている。
【００３３】
容量部４０には、エッチングストッパー膜４１と、容量部形成用層間絶縁膜４２とが、図２の下からこの順番に積層されて形成されている。エッチングストッパー膜４１は、酸化窒化シリコン（ＳｉＯＮ）で形成されている。容量部形成用層間絶縁膜４２には、後述するコンタクト５３Ｂの一部が形成されている。
【００３４】
配線部５０には、酸化シリコン層間絶縁膜５１と、配線層５２とが、図２の下からこの順番に積層されて形成されている。酸化シリコン層間絶縁膜５１は、その名のとおり酸化シリコン（ＳｉＯ２）で形成されている。酸化シリコン層間絶縁膜５１には、コンタクト５３Ｂの一部が形成されている。コンタクト５３Ｂの他の部分は、前述したように、コンタクト形成用層間絶縁膜２２、容量コンタクト形成用層間絶縁膜３２および容量部形成用層間絶縁膜４２に形成されている。
【００３５】
論理回路部Ｂの構成要素の接続関係について説明する。第３群のソース・ドレイン部１３は、シリサイド層１３１を介して、セルコンタクト２３Ｂにおける一方の端部に接続されている。セルコンタクト２３Ｂにおける他方の端部は、コンタクト５３Ｂにおける一方の端部に接続されている。コンタクト５３Ｂにおける他方の端部は、配線５２に接続されている。
【００３６】
論理回路部Ｂの動作について説明する。論理回路部Ｂにおいて、第３群のソース・ドレイン部１３を有するトランジスタと、配線５２とを用いることで任意の論理回路が設計可能であり、論理回路部Ｂはその設計に応じた動作を行うものとする。
【００３７】
本実施形態による半導体装置の製造方法について説明する。まず、半導体基板部１０の製造方法について説明する。半導体基板部１０に、第１群、第２群および第３群のソース・ドレイン部１１、１２および１３を含むトランジスタを形成する。ここで、第１群、第２群および第３群のソース・ドレイン部１１、１２および１３のそれぞれにおける上面には、シリサイド層１１１、１２１および１３１が形成される。
【００３８】
次に、セルコンタクト部２０の製造方法の一部について説明する。窒化シリコン層間絶縁膜２１を、半導体基板部１０上に積層して、トランジスタを覆うように形成する。窒化シリコン層間絶縁膜２１の上に積層して、セルコンタクト形成用層間絶縁膜２２を形成する。
【００３９】
セルコンタクト形成用層間絶縁膜２２の一部領域に、セルコンタクト２３Ａおよび２３Ｂを形成する。このとき、セルコンタクト２３Ａおよび２３Ｂの形成領域を、マスクレジストを用いたフォトレジスト工程などによって開口しておき、開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填する。
【００４０】
次に、容量コンタクト部３０の製造方法の一部について説明する。セルコンタクト形成用層間絶縁膜２２ならびにセルコンタクト２３Ａおよび２３Ｂにおける上面の上に積層して、酸化シリコン層間絶縁膜３１を形成する。酸化シリコン層間絶縁膜３１の、ＤＲＡＭ回路部におけるセルコンタクト２３Ａの直上領域を、マスクレジストを用いたフォトレジスト工程などによって開口する。セルコンタクト２３Ａの直上における開口領域の上に、ビットコンタクト３４を形成する。ビットコンタクト３４および酸化シリコン層絶縁膜３１の上に、ビット線３３を形成する。容量コンタクト形成用層間絶縁膜３２を、酸化シリコン層間絶縁膜３１の上に積層して、ビットコンタクト３４、ビット線３３および残った開口領域を覆うように形成する。
【００４１】
容量コンタクト形成用層間絶縁膜３２の上に、マスクレジスト４５を形成する。このマスクレジスト４５は、セルコンタクト部２０および容量コンタクト部３０において容量４３が形成される部分以外だけをマスクしている。
【００４２】
この状態を、本実施形態による半導体装置の、製造途中の第１の状態とする。図３は、本実施形態による半導体装置の、製造途中の第１の状態における構成を概略的に示す、積層方向の断面図である。以上に説明した半導体基板部１０、セルコンタクト部２０の一部、容量コンタクト部３０の一部およびマスクレジスト４５の製造方法については、いわゆる当業者にとっては自明な従来技術を用いることが出来るので、さらなる詳細な説明を省略する。なお、製造途中の第１の状態において、セルコンタクト部２０および容量コンタクト部３０における容量４３に係る部分は、未完成である。同様に、容量部４０および配線部５０は未完成である。
【００４３】
次に、図３の、マスクレジスト４５がマスクしていない部分において、セルコンタクト部２０および容量コンタクト部３０を、フォトレジスト工程によって開口する。ここで、開口領域は、第２群のソース・ドレイン部１２におけるシリサイド膜１２１に達するものとする。また、このとき、マスクレジスト４５は除去される。この状態を、本実施形態による半導体装置の製造途中の第２の状態とする。図４は、本実施形態による半導体装置の、製造途中の第２の状態における構成を概略的に示す、積層方向の断面図である。
【００４４】
次に、図４の開口領域に、マスクレジスト３５を充填する。この状態を、本実施形態による半導体装置の製造途中の第３の状態とする。図５は、本実施形態による半導体装置の、製造途中の第３の状態における構成を概略的に示す、積層方向の断面図である。
【００４５】
次に、図５のマスクレジスト３５および容量コンタクト形成用層間絶縁膜３２の上に積層して、エッチングストッパー膜４１を形成する。エッチングストッパー膜４１の上に積層して、容量部形成用層間絶縁膜４２を形成する。この状態を、本実施形態による半導体装置の製造途中の第４の状態とする。図６は、本実施形態による半導体装置の、製造途中の第４の状態における構成を概略的に示す、積層方向の断面図である。
【００４６】
次に、図６におけるエッチングストッパー膜４１および容量部形成用層間絶縁膜４２の、容量４３を形成する領域を、図示しないマスクレジストを用いるフォトレジスト工程などで開口する。この開口領域は、マスクレジスト３５に達するものとする。この状態を、本実施形態による半導体装置の製造途中の第５の状態とする。図７は、本実施形態による半導体装置の、製造途中の第５の状態における構成を概略的に示す、積層方向の断面図である。
【００４７】
次に、図７におけるマスクレジスト３５を除去する。その結果、容量４３を形成する領域の全てが開口される。この状態を、本実施形態による半導体装置の製造途中の第６の状態とする。図８は、本実施形態による半導体装置の、製造途中の第６の状態における構成を概略的に示す、積層方向の断面図である。
【００４８】
次に、図８における、容量部４０、容量コンタクト部３０およびセルコンタクト部２０にまたがる開口領域に、容量４３を形成する。容量４３の形成は、下部電極４３１、容量膜４３２および上部電極４３３をこの順番に積層して形成し、上部電極４３３の凹部領域に充填金属４４を充填することで行う。ここで、下部電極４３１は、接続先の第２群のソース・ドレイン部１２１ごとに独立して形成する。したがって、容量膜４３２および上部電極４３３のそれぞれについては、第２群のソース・ドレイン部１２１の全てにまたがって形成しても、第２群のソース・ドレイン部１２１ごとに独立した容量４３が得られる。特に、上部電極４３３については、配線部５０におけるコンタクト５３Ａと接続する関係上、複数の第２群のソース・ドレイン部１２１でまたはそれらの全てで共有することが好ましい。この状態を、本実施形態による半導体装置の製造途中の第７の状態とする。図９は、本実施形態による半導体装置の、製造途中の第７の状態における構成を概略的に示す、積層方向の断面図である。
【００４９】
次に、配線部５０を形成する。図９に示した容量４３の上に積層して、より具体的には充填金属４４の上に積層して、酸化シリコン層間絶縁膜５１を形成する。このとき、ＤＲＡＭ回路部Ａでは、酸化シリコン層間絶縁膜５１における、コンタクト５３Ａを形成する領域を、図示しないマスクレジストを用いるフォトレジスト工程などで開口する。この開口領域は、充填金属４４に達するものとする。開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填することで、コンタクト５３Ａを形成する。
【００５０】
また、論理回路部Ｂでは、コンタクト５３Ｂを形成する、酸化シリコン層間絶縁膜５１、容量部形成用層間絶縁膜４２、エッチングストッパー膜４１、容量コンタクト形成用層間絶縁膜３２および酸化シリコン層間絶縁膜３１にまたがる領域を、やはりフォトレジスト工程などで開口する。この開口領域は、セルコンタクト２３Ｂに達するものとする。開口領域の壁面および底面にバリアメタルの層を形成し、残った開口領域を充填金属などで充填することで、コンタクト５３Ｂを形成する。
【００５１】
最後に、酸化シリコン層間絶縁膜５１ならびにコンタクト５３Ａおよび５３Ｂの上に積層して、配線５２を形成する。
【００５２】
以上の工程を以って、本実施形態による半導体装置が製造される。こうして得られる半導体装置の状態は、前述の図２の場合と同じであるので、さらなる詳細な説明を省略する。
【００５３】
以上に説明したように、本実施形態の半導体製造方法によれば、容量４３を形成する部分として、第２群のソース・ドレイン部１２におけるシリサイド層１２１に届くまで、セルコンタクト部２０、容量コンタクト部３０および容量部４０を開口する。こうすることで、セルコンタクト部２０をも容量４３として用いることが出来る。
【００５４】
また、図５に示したように開口部分をマスクレジストで充填した後、図６に示したように容量部４０の開口を行うことで、容量部４０に対する過剰なエッチング処理を防ぐことが出来る。その結果、容量４３を形成する空間がボーイング形状になること、すなわち間口が狭くなることに対する条件のマージンが拡大される。
【００５５】
さらに、図９に示したように、容量４３における下部電極４３１および上部電極４３３を形成する際に、ＡＬＤスパッタなどの、高アスペクト比の開口部を埋め込むに適した装置で処理する。こうすることで、セルコンタクト部２０の最深部に届く容量４３を形成することが可能となり、容量４３の容量値をその分だけ増加させることが可能となる。
【００５６】
以上の説明では、本発明の半導体装置が、ビット線および容量を有するＤＲＡＭ回路部と、その周辺に配置される論理回路部とを具備する例を挙げた。しかし、これはあくまでも一例であって、本発明を限定するものではない。本発明が、容量を内蔵する全ての半導体装置に適用可能であることは明らかである。
【符号の説明】
【００５７】
１０  半導体基板部
１１  ソース・ドレイン部
１１１  シリサイド層
１２  ソース・ドレイン部
１２１  シリサイド層
１３  ソース・ドレイン部
１３１  シリサイド層
２０  セルコンタクト部
２１  窒化シリコン層間絶縁膜（ＳｉＮ）
２２  セルコンタクト形成用層間絶縁膜（ＳｉＯ２）
２３Ａ、２３Ｂ  セルコンタクト
３０  容量コンタクト部
３１  酸化シリコン層間絶縁膜（ＳｉＯ２）
３２  容量コンタクト形成用層間絶縁膜（ＳｉＯ２）
３３  ビット線（Ｗ／ＴｉＮ）
３４  ビットコンタクト（Ｂｉｔ  Ｃｔ）
４０  容量部
４１  エッチングストッパー膜
４２  容量部形成用層間絶縁膜（ＳｉＯ２）
４３  容量
４３１  下部電極（Ｗ／ＴｉＮ）
４３２  容量膜（ＺｒＯ２）
４３３  上部電極（Ｗ／ＴｉＮ）
４４  充填金属
４５  マスクレジスト
５０  配線部
５１  酸化シリコン層間絶縁膜（ＳｉＯ２）
５２  配線（Ｍ１）
５３Ａ、５３Ｂ  コンタクト
【図１】
2012222088.tif 000003
【図２】
2012222088.tif 000004
【図３】
2012222088.tif 000005
【図４】
2012222088.tif 000006
【図５】
2012222088.tif 000007
【図６】
2012222088.tif 000008
【図７】
2012222088.tif 000009
【図８】
2012222088.tif 000010
【図９】
2012222088.tif 000011