(57)【要約】【課題】高精度でパルス信号の走行位置を検出することができ、狭小な場所にも配置することができるパルス走行位置検出回路、これを用いたＡ／Ｄ変換回路、およびこのＡ／Ｄ変換回路を用いた固体撮像素子を提供する。【解決手段】印加された電源または該電源に応じた電流源に応じた遅延時間でパルス信号を遅延させる複数の遅延素子を具備した同一の構成の遅延回路が、少なくとも１つのフィードフォワード回路が形成されるように、直列の円環状に複数段連結されたパルス走行回路と、複数の遅延回路のそれぞれから出力される出力信号を検出して保持した情報を走行位置の情報として出力するラッチ回路とを備え、それぞれの遅延回路は、第１の遅延素子と、構造が異なる第２の遅延素子とを具備し、少なくとも１つの遅延回路内にパルス信号の走行を開始させる起動信号を入力し、他の遅延回路内に、少なくともパルス信号が走行している間は所定の固定電圧を入力する。【選択図】図２
2012120045.tif 000002
【特許請求の範囲】
【請求項１】
印加された電源の電圧の大きさ、または該電源に応じた電流源の電流の大きさに応じた遅延時間でパルス信号を遅延させる複数の遅延素子を具備した、同一の構成の遅延回路が、少なくとも１つのフィードフォワード回路が形成されるように、直列の円環状に複数段連結されたパルス走行回路と、
前記複数の遅延回路のそれぞれから出力される出力信号を検出して保持すると共に、該保持した出力信号の情報を、前記パルス走行回路内を走行する前記パルス信号の走行位置の情報として出力するラッチ回路と、
を備え、
前記複数の遅延回路は、それぞれ、
第１の入力端子と、前段の前記遅延回路の出力信号が入力される第２の入力端子と、を有する第１の遅延素子と、
前記第１の遅延素子から出力された出力信号が入力される入力端子と、次段の前記遅延回路に出力する出力端子とを有する、前記第１の遅延素子とは構造が異なる第２の遅延素子、と、
を具備し、
前記複数の遅延回路の内、少なくとも１つの前記遅延回路に具備した前記第１の遅延素子の前記第１の入力端子に、前記パルス信号の走行を開始させるための起動信号を入力し、
前記起動信号またはフィードフォワード回路を形成するための前段の前記遅延回路からの出力信号が入力されていない他の前記遅延回路のそれぞれに具備した前記第１の遅延素子の前記第１の入力端子に、少なくとも前記パルス信号が走行している間は所定の固定電圧を入力し、
前記複数の遅延回路の内、少なくとも１つの前記遅延回路に具備した前記第２の遅延素子の前記出力端子から出力される出力信号を、前記パルス信号が前記パルス走行回路内を周回したことを表す周回信号として出力する、
ことを特徴とするパルス走行位置検出回路。
【請求項２】
前記複数の遅延回路の内、１つのみの前記遅延回路に具備した前記第１の遅延素子の前記第１の入力端子に、前記起動信号を入力し、
前記起動信号を入力した前記遅延回路の前段の前記遅延回路に具備した前記第２の遅延素子の前記出力端子から出力される出力信号を、前記周回信号として出力する、
ことを特徴とする請求項１に記載のパルス走行位置検出回路。
【請求項３】
前記第１の遅延素子は、
ＮＡＮＤ（否定論理積）素子またはＮＯＲ（否定論理和）素子であり、
前記第２の遅延素子は、
ＮＯＴ（論理否定）素子である、
ことを特徴とする請求項２に記載のパルス走行位置検出回路。
【請求項４】
請求項１から請求項３のいずれか１の項に記載のパルス走行位置検出回路と、
前記パルス走行位置検出回路から出力されたパルス信号の走行位置の情報に基づいて、該パルス信号が前記パルス走行回路内を走行したときに通過した、前記パルス走行位置検出回路内の遅延回路の段数を算出するエンコーダ回路と、
前記パルス走行位置検出回路から出力される前記パルス信号の周回信号に基づいて、  前記パルス走行回路内を前記パルス信号が走行したときの、該パルス信号の周回数を計測するカウンタ回路と、
を備え、
入力されたアナログ信号を、前記パルス走行位置検出回路に印加する電源としたときに得られた、前記カウンタ回路によって計測した前記パルス信号の周回数と、前記エンコーダ回路が算出した前記遅延回路の段数とに基づいたデジタルデータを、入力された前記アナログ信号をアナログ・デジタル変換したデジタル信号として出力する、
ことを特徴とするＡ／Ｄ変換回路。
【請求項５】
光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、
前記画素部の１列毎または複数列毎に配置された請求項４に記載のＡ／Ｄ変換回路と、
を備え、
前記画素部の各列から出力されたそれぞれの画素信号をアナログ信号として、前記画素部の列に対応する前記Ａ／Ｄ変換回路にそれぞれ入力し、
前記Ａ／Ｄ変換回路のそれぞれから出力されたデジタル信号を、順次出力する、
ことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス走行位置検出回路、Ａ／Ｄ変換回路および固体撮像素子に関する。
【背景技術】
【０００２】
従来、アナログ入力電圧の大きさに応じた遅延時間でパルス信号を遅延させるパルス走行回路を用いてアナログ入力電圧をデジタル値に変換するＡ／Ｄ（アナログ／デジタル）変換回路として、図１４に示した構成のものが知られている（非特許文献１参照）。
【０００３】
図１４は、従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。図１４において、Ａ／Ｄ変換回路５００は、パルス走行回路５０、カウンタ５６、ラッチ５８、ラッチ＆エンコーダ５２から構成される。
【０００４】
パルス走行回路５０は、一方の入力端子にパルス信号ＳｔａｒｔＰが入力され、他方の入力端子に最終段の遅延回路の出力信号が入力されるＡＮＤ（論理積）型遅延回路ＤＬ１と、前段の遅延回路の出力信号が入力されるｎ−１個のバッファ型遅延回路ＤＬ２〜ＤＬｎがリング状に連結されている。パルス走行回路５０内の遅延回路ＤＬ１〜ＤＬｎには、電源電圧としてアナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが供給されている。
【０００５】
パルス走行回路５０にパルス信号ＳｔａｒｔＰを入力すると、パルス信号ＳｔａｒｔＰは、リング状に構成された遅延回路ＤＬ１〜ＤＬｎに供給されたアナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間をもってパルス走行回路５０内を走行（周回）する。このとき、所定時間内にパルス信号ＳｔａｒｔＰが通過する遅延回路ＤＬ１〜ＤＬｎの段数は、アナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延回路ＤＬ１〜ＤＬｎのそれぞれ（以下、遅延回路ＤＬ１〜ＤＬｎの内、いずれか１つを示すときには、「遅延回路ＤＬ」という）の遅延時間によって決まる。すなわち、パルス信号ＳｔａｒｔＰが所定時間内に通過する遅延回路ＤＬの段数は、電源側に供給されたアナログ入力信号Ｖｉｎの電圧の大きさによって決まることとなる。
【０００６】
カウンタ５６は、パルス走行回路５０内の遅延回路ＤＬ１〜ＤＬｎの１つの接続点（ｎ）に接続され、この接続点（ｎ）の信号、すなわち、遅延回路ＤＬｎの出力信号の変化に基づいて、パルス信号ＳｔａｒｔＰがパルス走行回路５０内を周回した周回数を計測する。そして、計測したパルス信号ＳｔａｒｔＰの周回数を、デジタルデータとして出力する。
【０００７】
ラッチ５８は、クロック信号ＣＫｓの入力タイミングで、カウンタ５６が出力したデジタルデータ、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路５０内を周回した周回数を保持（ラッチ）する。ラッチ５８は、保持した結果のデジタルデータを、デジタルデータａとして出力する。
【０００８】
ラッチ＆エンコーダ５２は、パルス走行回路５０内の遅延回路ＤＬ１〜ＤＬｎの各接続点（１）〜（ｎ）に接続され、クロック信号ＣＫｓの入力タイミングで、各接続点（１）〜（ｎ）の信号、すなわち、遅延回路ＤＬ１〜ＤＬｎのそれぞれの出力信号を保持（ラッチ）する。この保持した結果が、パルス信号ＳｔａｒｔＰがパルス走行回路５０内を走行しているときの、パルス走行回路５０内での走行位置である。ラッチ＆エンコーダ５２は、保持した結果のデジタルデータを、デジタルデータｂとして出力する。
【０００９】
Ａ／Ｄ変換回路５００は、ラッチ５８から出力されたデジタルデータａを、Ａ／Ｄ変換回路５００がアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、ラッチ＆エンコーダ５２から出力されたデジタルデータｂを、Ａ／Ｄ変換回路５００がアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【００１０】
次に、Ａ／Ｄ変換回路５００におけるアナログ・デジタル変換の方法について説明する。図１５は、パルス走行回路５０の電源側に供給されたアナログ入力信号Ｖｉｎの電圧の大きさと、パルス走行回路５０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係の例を示したグラフである。図１５に示したように、アナログ入力信号Ｖｉｎの電圧が低い場合には、パルス信号ＳｔａｒｔＰの伝播遅延時間が大きくなり、アナログ入力信号Ｖｉｎの電圧が高い場合には、パルス信号ＳｔａｒｔＰの伝播遅延時間は小さくなる。
【００１１】
このように、アナログ入力信号Ｖｉｎの電圧の大きさに応じて、パルス走行回路５０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間が変化する。すなわち、アナログ入力信号Ｖｉｎの電圧の大きさに応じて、パルス信号ＳｔａｒｔＰがパルス走行回路５０内の遅延回路ＤＬを通過する通過段数（および周回数）が変わる。このパルス信号ＳｔａｒｔＰがパルス走行回路５０内の遅延回路ＤＬを通過する通過段数（および周回数）が、Ａ／Ｄ変換回路５００がアナログ・デジタル変換したデジタルデータＤＴとなる。
【００１２】
次に、Ａ／Ｄ変換回路５００においてデジタルデータＤＴを出力する際のサンプリング周期について説明する。図１６は、クロック信号ＣＫｓとデジタルデータＤＴの関係の例を示したタイミングチャートである。Ａ／Ｄ変換回路５００では、ラッチ５８およびラッチ＆エンコーダ５２が、サンプリング周期であるクロック信号ＣＫｓの周期毎にパルス信号ＳｔａｒｔＰがパルス走行回路５０内の遅延回路ＤＬを通過した通過段数（および周回数）を保持する。そして、Ａ／Ｄ変換回路５００は、ラッチ５８およびラッチ＆エンコーダ５２がクロック信号ＣＫｓの周期毎に保持した結果のデジタルデータに基づいたデジタルデータＤＴを周期的に出力する。
【００１３】
図１６に示したタイミングチャートの例では、Ａ／Ｄ変換回路５００が、サンプリング周期ＣＫ１においてデジタルデータＤＴ１を出力し、サンプリング周期ＣＫ２においてデジタルデータＤＴ２を出力し、サンプリング周期ＣＫ３においてデジタルデータＤＴ３を出力している。
【００１４】
上記に述べたように、Ａ／Ｄ変換回路５００は、アナログ入力信号Ｖｉｎの電圧の大きさに対応したデジタルデータＤＴを、クロック信号ＣＫｓの周期に応じて周期的に出力する。このＡ／Ｄ変換回路５００から出力されるデジタルデータＤＴは、パルス信号ＳｔａｒｔＰがパルス走行回路５０内の遅延回路ＤＬを通過する通過段数（および周回数）によって決まる。そして、パルス信号ＳｔａｒｔＰがパルス走行回路５０内の遅延回路ＤＬを通過する通過段数（および周回数）は、パルス走行回路５０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間に依存している。このパルス信号ＳｔａｒｔＰの伝播遅延時間（以下、「パルス遅延時間」という）の特性は、Ａ／Ｄ変換回路５００におけるアナログ・デジタル変換の精度、特に、デジタルデータＤＴの下位ビットとしてラッチ＆エンコーダ５２から出力されるデジタルデータｂの精度に影響する。このため、遅延回路ＤＬ１〜ＤＬｎのそれぞれにおけるパルス遅延時間は同一であることが望ましい。
【００１５】
このパルス遅延時間を同一にするための技術が、例えば、特許文献１に開示されている。図１７は、特許文献１で開示されたパルス走行回路（ｎ＝１６に相当）の概略構成を示したブロック図である。図１７に示したパルス走行回路６０では、２つのＮＡＮＤ（否定論理積）回路を組として、図１４に示した１つの遅延回路ＤＬを構成することにより、パルス走行回路を実現している。より具体的には、パルス走行回路６０では、ＮＡＮＤ回路６０１とＮＡＮＤ回路６０２との組が、図１４に示した遅延回路ＤＬ１に相当し、ＮＡＮＤ回路６０３とＮＡＮＤ回路６０４との組が、図１４に示した遅延回路ＤＬ２に相当する。以降同様に、ＮＡＮＤ回路を２個連結した回路が、図１４に示した遅延回路ＤＬ３〜ＤＬｎ（ｎ＝１６）に相当する。このパルス走行回路６０は、最終段のＮＡＮＤ回路６３２の出力信号を図１４に示したカウンタ５６に入力し、偶数段目のＮＡＮＤ回路の出力信号を図１４に示したラッチ＆エンコーダ５２に入力することによって、図１４に示したＡ／Ｄ変換回路５００に適用することができる。
【００１６】
このように、パルス走行回路６０においては、遅延回路ＤＬ１〜ＤＬ１６を同一の素子で構成することによってパルス遅延時間を同一にし、アナログ・デジタル変換の精度（特に下位ビットの変換精度）を高めるようにしている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００９−２７２８５８号公報
【非特許文献】
【００１８】
【非特許文献１】“Ａｎ  Ａｌｌ−Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  Ｗｉｔｈ  １２−μＶ／ＬＳＢ  Ｕｓｉｎｇ  Ｍｏｖｉｎｇ−Ａｖｅｒａｇｅ  Ｆｉｌｔｅｒｉｎｇ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．１，ＪＡＮＵＡＲＹ  ２００３
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述のような従来の技術には、以下のような問題がある。すなわち、図１４に示したような非特許文献１の技術によるパルス遅延型のＡ／Ｄ変換回路においては、上記に述べたように、パルス走行回路内の遅延回路の構成が各段で異なるため、アナログ・デジタル変換の精度が低下してしまう。また、図１７に示したような特許文献２の技術によるパルス走行回路では、非特許文献１の課題である各段の遅延回路のパルス遅延時間が異なることによるアナログ・デジタル変換の精度の低下を改善することができるものの、２つの回路で１つの遅延回路を構成するため、回路規模が大きくなる。より具体的には、非特許文献１の技術では、２個のインバーター回路によってバッファ型遅延回路ＤＬ２を構成することができるのに対し、特許文献２の技術では、２個のＮＡＮＤ回路でバッファ型遅延回路ＤＬ２となる。
【００２０】
一般的にインバーター回路は、２個のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）素子で構成することができる対し、ＮＡＮＤ回路は、４個のＭＯＳ素子で構成される。このため、バッファ型遅延回路ＤＬ２を構成するＭＯＳ素子の数が２倍となり、同じ段数のパルス走行回路を実現するために必要なＭＯＳ素子の数が約２倍となってしまう。
【００２１】
このようなパルス走行回路を実現するためのＭＯＳ素子の数の増加によって、パルス走行回路の配置面積が大きくなってしまうというという問題がある。配置面積が大きくなってしまうと、例えば、画素部の列毎にＡ／Ｄ変換回路を有する、いわゆる、カラムＡ／Ｄ方式の固体撮像素子のような、狭小な場所にパルス走行回路を配置することができず、アナログ・デジタル変換の精度を向上したカラムＡ／Ｄ方式の固体撮像素子の実現を阻害する要因となる場合がある。
【００２２】
本発明は、上記の課題認識に基づいてなされたものであり、回路規模を冗長に増大させることなくパルス遅延時間を同一にすることによって、高い精度でパルス信号の走行位置を検出することができ、狭小な場所にも配置することができるパルス走行位置検出回路、このパルス走行位置検出回路を用いたパルス遅延型のＡ／Ｄ変換回路、およびこのパルス遅延型のＡ／Ｄ変換回路を用いた固体撮像素子を提供することを目的としている。
【課題を解決するための手段】
【００２３】
上記の課題を解決するため、本発明のパルス走行位置検出回路は、印加された電源の電圧の大きさ、または該電源に応じた電流源の電流の大きさに応じた遅延時間でパルス信号を遅延させる複数の遅延素子を具備した、同一の構成の遅延回路が、少なくとも１つのフィードフォワード回路が形成されるように、直列の円環状に複数段連結されたパルス走行回路と、前記複数の遅延回路のそれぞれから出力される出力信号を検出して保持すると共に、該保持した出力信号の情報を、前記パルス走行回路内を走行する前記パルス信号の走行位置の情報として出力するラッチ回路と、を備え、前記複数の遅延回路は、それぞれ、第１の入力端子と、前段の前記遅延回路の出力信号が入力される第２の入力端子と、を有する第１の遅延素子と、前記第１の遅延素子から出力された出力信号が入力される入力端子と、次段の前記遅延回路に出力する出力端子とを有する、前記第１の遅延素子とは構造が異なる第２の遅延素子、と、を具備し、前記複数の遅延回路の内、少なくとも１つの前記遅延回路に具備した前記第１の遅延素子の前記第１の入力端子に、前記パルス信号の走行を開始させるための起動信号を入力し、前記起動信号またはフィードフォワード回路を形成するための前段の前記遅延回路からの出力信号が入力されていない他の前記遅延回路のそれぞれに具備した前記第１の遅延素子の前記第１の入力端子に、少なくとも前記パルス信号が走行している間は所定の固定電圧を入力し、前記複数の遅延回路の内、少なくとも１つの前記遅延回路に具備した前記第２の遅延素子の前記出力端子から出力される出力信号を、前記パルス信号が前記パルス走行回路内を周回したことを表す周回信号として出力する、ことを特徴とする。
【００２４】
また、本発明のパルス走行位置検出回路は、前記複数の遅延回路の内、１つのみの前記遅延回路に具備した前記第１の遅延素子の前記第１の入力端子に、前記起動信号を入力し、前記起動信号を入力した前記遅延回路の前段の前記遅延回路に具備した前記第２の遅延素子の前記出力端子から出力される出力信号を、前記周回信号として出力する、ことを特徴とする。
【００２５】
また、本発明のパルス走行位置検出回路は、前記第１の遅延素子が、ＮＡＮＤ（否定論理積）素子またはＮＯＲ（否定論理和）素子であり、前記第２の遅延素子が、ＮＯＴ（論理否定）素子である、ことを特徴とする。
【００２６】
また、本発明のＡ／Ｄ変換回路は、上記本発明のパルス走行位置検出回路と、前記パルス走行位置検出回路から出力されたパルス信号の走行位置の情報に基づいて、該パルス信号が前記パルス走行回路内を走行したときに通過した、前記パルス走行位置検出回路内の遅延回路の段数を算出するエンコーダ回路と、前記パルス走行位置検出回路から出力される前記パルス信号の周回信号に基づいて、  前記パルス走行回路内を前記パルス信号が走行したときの、該パルス信号の周回数を計測するカウンタ回路と、を備え、入力されたアナログ信号を、前記パルス走行位置検出回路に印加する電源としたときに得られた、前記カウンタ回路によって計測した前記パルス信号の周回数と、前記エンコーダ回路が算出した前記遅延回路の段数とに基づいたデジタルデータを、入力された前記アナログ信号をアナログ・デジタル変換したデジタル信号として出力する、ことを特徴とする。
【００２７】
また、本発明の固体撮像素子は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、前記画素部の１列毎または複数列毎に配置された上記本発明のＡ／Ｄ変換回路と、を備え、前記画素部の各列から出力されたそれぞれの画素信号をアナログ信号として、前記画素部の列に対応する前記Ａ／Ｄ変換回路にそれぞれ入力し、前記Ａ／Ｄ変換回路のそれぞれから出力されたデジタル信号を、順次出力する、ことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、回路規模を冗長に増大させることなくパルス遅延時間を同一にすることによって、高い精度でパルス信号の走行位置を検出することができ、狭小な場所にも配置することができるパルス走行位置検出回路、このパルス走行位置検出回路を用いたパルス遅延型のＡ／Ｄ変換回路、およびこのパルス遅延型のＡ／Ｄ変換回路を用いた固体撮像素子を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態によるパルス走行位置検出回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のパルス走行位置検出回路に備えた第１のパルス走行回路の概略構成の例を示したブロック図である。
【図３】本第１のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図４】本第１のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図５】本第１のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図６】本第１のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図７】本第１の実施形態のパルス走行位置検出回路に備えた第２のパルス走行回路の概略構成の例を示したブロック図である。
【図８】本第２のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図９】本第２のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図１０】本第２のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図１１】本第２のパルス走行回路における遅延回路の構成の一部を示したブロック図である。
【図１２】本発明の第２の実施形態によるＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図１３】本発明の第３の実施形態による固体撮像素子の概略構成を示したブロック図である。
【図１４】従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図１５】従来のＡ／Ｄ変換回路におけるパルス走行回路の電圧とパルス信号の伝播遅延時間との関係の例を示したグラフである。
【図１６】従来のＡ／Ｄ変換回路におけるクロック信号とデジタルデータの関係の例を示したタイミングチャートである。
【図１７】従来のパルス走行回路の概略構成を示したブロック図である。
【発明を実施するための形態】
【００３０】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態によるパルス走行位置検出回路の概略構成を示したブロック図である。図１において、パルス走行位置検出回路１０は、パルス走行回路１００と、ラッチ１５０とから構成される。
【００３１】
パルス走行回路１００は、アナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間でパルス信号ＳｔａｒｔＰを走行させる複数の遅延回路が、リング状に連結されている。パルス走行回路１００は、内部に備えた遅延回路の出力信号のそれぞれを、ラッチ１５０に出力する。また、パルス走行回路１００は、最終段の遅延回路の出力信号を、パルス走行位置検出回路１０の周回信号として出力する。なお、パルス走行回路１００に関する詳細な説明は、後述する。
【００３２】
ラッチ１５０は、パルス走行回路１００内の各遅延回路を走行しているパルス信号ＳｔａｒｔＰの位置を表す走行位置データを出力する。ラッチ１５０は、パルス走行回路１００から出力されたパルス走行回路１００内の遅延回路の出力信号を、クロック信号ＣＫｓの入力タイミングで保持（ラッチ）する。この保持したパルス走行回路１００内の遅延回路の出力信号が、パルス信号ＳｔａｒｔＰの走行位置のデータを表す走行位置データとなる。
【００３３】
＜第１のパルス走行回路＞
次に、本第１の実施形態のパルス走行位置検出回路１０に備えたパルス走行回路について説明する。図２は、本第１の実施形態のパルス走行位置検出回路１０に備えた第１のパルス走行回路の概略構成の例を示したブロック図である。図２に示したパルス走行回路１００は、特許文献１で開示された１６段のパルス走行回路の場合を示しており、遅延回路１０１〜１１６がリング状に１６個接続された構成である。
【００３４】
パルス走行回路１００内の複数の遅延回路１０１〜１１６のそれぞれは、遅延素子としてＮＡＮＤ回路Ｄ２およびＮＯＴ（論理否定）回路Ｄ１が用いられている。そして、遅延回路１０１〜１１６のそれぞれの構成は、同一の構成となっている。各遅延回路内のＮＡＮＤ回路Ｄ２の一方の入力端子には、駆動制御用のパルス信号ＳｔａｒｔＰまたは“Ｈｉｇｈ”レベルの固定電圧（図２においては、アナログ入力信号Ｖｉｎの場合を示しているが、電源電圧ＶＤＤでもよい）が接続され、他方の入力端子には、前段の遅延回路のＮＯＴ回路Ｄ１の出力端子が接続されている。また、各遅延回路内のＮＯＴ回路Ｄ１の入力端子には、自遅延回路内のＮＡＮＤ回路Ｄ２の出力端子が接続され、出力端子は、次段の遅延回路のＮＡＮＤ回路Ｄ２の他方の入力端子に接続されている。
【００３５】
パルス走行回路１００は、複数の遅延回路１０１〜１１６がリング状に連結されると共に、遅延回路１１６内のＮＡＮＤ回路Ｄ２の一方の入力端のみ、遅延回路１１４内のＮＡＮＤ回路Ｄ２の出力信号がフィードフォワードループとして入力されるように構成されている。このフィードフォワードループの構成は、パルス信号ＳｔａｒｔＰが入力されている間、遅延回路１０１〜１１６のパルス遅延時間に応じた周期で、各遅延回路の出力を発振させるための構成である。
【００３６】
遅延回路１０１は、入力されたパルス信号ＳｔａｒｔＰによってパルス走行回路１００が起動または停止する起動用の遅延回路である。遅延回路１０１は、自遅延回路１０１が停止しているときに、自遅延回路１０１内のＮＡＮＤ回路Ｄ２の一方の入力端子にパルス信号ＳｔａｒｔＰ（“Ｈｉｇｈ”レベル）が入力されると、自遅延回路１０１内のＮＡＮＤ回路Ｄ２の他方の入力端子に入力された前段の遅延回路１１６内のＮＯＴ回路Ｄ１の出力信号のレベルを、遅延回路１０１の電源電圧として供給されたアナログ入力電圧Ｖｉｎの電圧の大きさに応じた遅延時間をもって、伝播させる。また、遅延回路１０１は、自遅延回路１０１が動作しているときに、自遅延回路１０１内のＮＡＮＤ回路Ｄ２の一方の入力端子にパルス信号ＳｔａｒｔＰ（“Ｌｏｗ”レベル）が入力されると、自遅延回路１０１内のＮＡＮＤ回路Ｄ２の他方の入力端子に入力された前段の遅延回路１１６内のＮＯＴ回路Ｄ１の出力信号のレベルによらず、“Ｌｏｗ”レベルの出力信号を出力する。
【００３７】
２段目以降の遅延回路１０２〜１１６は、自遅延回路内のＮＡＮＤ回路Ｄ２の他方の入力端子に入力された前段の遅延回路内のＮＯＴ回路Ｄ１の出力信号のレベルを、自遅延回路の電源電圧として供給されたアナログ入力電圧Ｖｉｎの電圧の大きさに応じた遅延時間をもって伝播させる。このようにして、パルス信号ＳｔａｒｔＰがパルス走行回路１００内を走行（周回）する。
各遅延回路１０１〜１０６内のＮＯＴ回路Ｄ１の出力信号は、ラッチ１５０にも出力される。また、遅延回路１０６内のＮＯＴ回路Ｄ１の出力信号は、周回信号としても出力される。
【００３８】
なお、パルス走行回路１００においては、遅延回路がリング状に１６個接続された場合について説明したが、パルス走行回路１００内に備える遅延回路の個数は、図２に示した構成に限定されるものではなく、３個以上であれば特に制限はなく、様々な個数で構成することができる。
【００３９】
また、図２に示したパルス走行回路１００では、遅延回路１０１内のＮＡＮＤ回路Ｄ２の一方の入力端子のみにパルス信号ＳｔａｒｔＰに接続され、遅延回路１０２〜１１６内のＮＡＮＤ回路Ｄ２の一方の入力端子は“Ｈｉｇｈ”レベルに接続される場合を示している。しかし、パルス走行回路１００の構成は、図２に示した構成に限定されるものではなく、少なくとも１つのＮＡＮＤ回路Ｄ２の一方の入力端子に、パルス信号ＳｔａｒｔＰが接続されていればよい。
【００４０】
また、フィードフォワードループの構成も、図２に示したパルス走行回路１００の構成に限定されるものではなく、例えば、遅延回路１１４内のＮＡＮＤ回路Ｄ２の一方の入力端のみ、遅延回路１１０内のＮＡＮＤ回路Ｄ２の出力信号が入力されるように構成してもよい。
【００４１】
次に、パルス走行回路１００内での遅延回路の構成について説明する。図３〜図６は、本第１のパルス走行回路における遅延回路の構成の一部を示したブロック図である。図３〜図６は、図２に示したパルス走行回路１００において、符号１２０を付与した遅延回路１０１〜１０２の部分を示している。パルス走行回路１００は、全体の構成を、図３〜図６に示した遅延回路１０１および遅延回路１０２と同様の構成とすることができる。
【００４２】
図３に示したパルス走行回路１００内の構成の一部１２０は、図２に示した構成であり、ＮＡＮＤ回路Ｄ２およびＮＯＴ回路Ｄ１の電源側をアナログ入力電圧Ｖｉｎとし、接地側をＧＮＤとした構成である。なお、図３に示した接続では、遅延回路１０２内のＮＡＮＤ回路Ｄ２の一方の入力端子には、アナログ入力信号Ｖｉｎが固定電圧として供給されている。図３に示した接続での各遅延回路のパルス遅延時間は、アナログ入力信号ＶｉｎとＧＮＤとの電圧レベルの差によって制御される。
【００４３】
また、パルス走行回路１００内の遅延回路の構成は、図４に示したパルス走行回路１００内の構成の一部１２０ａのように、ＮＡＮＤ回路Ｄ２およびＮＯＴ回路Ｄ１の電源側を電源電圧（ＶＤＤ）とし、接地側をアナログ入力電圧Ｖｉｎとすることもできる。なお、図４に示した接続では、遅延回路１０２内のＮＡＮＤ回路Ｄ２の一方の入力端子には、電源電圧ＶＤＤが固定電圧として供給されている。図４に示した接続での各遅延回路のパルス遅延時間は、電源電圧ＶＤＤとアナログ入力信号Ｖｉｎとの電圧レベルの差によって制御される。
【００４４】
また、パルス走行回路１００内の遅延回路の構成は、図５に示したパルス走行回路１００内の構成の一部１２０ｂのように、ＮＡＮＤ回路Ｄ２およびＮＯＴ回路Ｄ１の電源側にアナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源４１〜４４を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。なお、図５に示した接続では、遅延回路１０２内のＮＡＮＤ回路Ｄ２の一方の入力端子には、電源電圧ＶＤＤが固定電圧として供給されている。
【００４５】
また、パルス走行回路１００内の遅延回路の構成は、図６に示したパルス走行回路１００内の構成の一部１２０ｃのように、ＮＡＮＤ回路Ｄ２およびＮＯＴ回路Ｄ１の接地側にアナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源４１〜４４を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。なお、図６に示した接続では、遅延回路１０２内のＮＡＮＤ回路Ｄ２の一方の入力端子には、電源電圧ＶＤＤが固定電圧として供給されている。
【００４６】
また、図示しないが、ＮＡＮＤ回路Ｄ２およびＮＯＴ回路Ｄ１の電源側と接地側とのそれぞれに、アナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。
【００４７】
上記に述べたとおり、本第１のパルス走行回路１００は、同一の遅延素子（ＮＡＮＤ回路Ｄ２とＮＯＴ回路Ｄ１）を用いて各遅延回路を構成している。この構成により、パルス走行回路１００では、各遅延回路におけるパルス遅延時間の差がないパルス走行回路を実現することができる。
【００４８】
また、本第１のパルス走行回路１００における遅延回路は、特許文献１で開示されたパルス走行回路よりも回路規模を少なくすることができる。より具体的には、特許文献１で開示されたパルス走行回路では、２つのＮＡＮＤ回路によってパルス走行回路１００内の遅延回路に相当する構成を実現しているため、ＭＯＳ素子の数は、（ＮＡＮＤ回路のＭＯＳ素子）×２個＝４個×２個＝８個となる。これに対して本第１のパルス走行回路１００におけるＭＯＳ素子の数は、（ＮＡＮＤ回路のＭＯＳ素子）＋（ＮＯＴ回路のＭＯＳ素子）＝４個＋２個＝６個である。従って、本第１のパルス走行回路１００では、１つの遅延回路に対して２個のＭＯＳ素子を削減することができる。
【００４９】
このように、本第１のパルス走行回路１００では、パルス走行回路内の各遅延回路におけるパルス遅延時間の差がなく、さらに、各遅延回路を構成するＭＯＳ素子の数が少ないことによって、高精度にパルス信号ＳｔａｒｔＰの走行位置を検出することができる回路規模の小さいパルス走行回路を実現することができる。
【００５０】
なお、遅延回路におけるＭＯＳ素子の削減の効果は、パルス走行回路１００内でリング状に接続する遅延回路の数が多くなる、すなわち、パルス走行位置検出回路におけるパルス走行位置の検出精度を上げるために、より多くの遅延回路をパルス走行回路１００内に備えて、走行位置データのビット数を多くするほど、高い削減の効果を得ることができる。
【００５１】
＜第２のパルス走行回路＞
次に、本第１の実施形態のパルス走行位置検出回路１０に備えたパルス走行回路について説明する。図７は、本第１の実施形態のパルス走行位置検出回路１０に備えた第２のパルス走行回路の概略構成の例を示したブロック図である。図７に示したパルス走行回路２００と、図２に示したパルス走行回路１００との違いは、パルス走行回路１００において各遅延回路を構成するＮＡＮＤ回路Ｄ２の代わりに、ＮＯＲ（否定論理和）回路Ｄ３を備えた構成となっていることである。パルス走行回路２００は、図２に示したパルス走行回路１００と同様に、１６段のパルス走行回路を示しており、遅延回路２０１〜２１６がリング状に１６個接続された構成である。
【００５２】
パルス走行回路２００内の複数の遅延回路２０１〜２１６のそれぞれは、遅延素子としてＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１が用いられている。そして、遅延回路２０１〜２１６のそれぞれの構成は、同一の構成となっている。各遅延回路内のＮＯＲ回路Ｄ３の一方の入力端子には、駆動制御用のパルス信号ＳｔａｒｔＰまたは“Ｌｏｗ”レベルの固定電圧（図７においては、ＧＮＤ）が接続され、他方の入力端子には、前段の遅延回路のＮＯＴ回路Ｄ１の出力端子が接続されている。また、各遅延回路内のＮＯＴ回路Ｄ１の入力端子には、自遅延回路内のＮＯＲ回路Ｄ３の出力端子が接続され、出力端子は、次段の遅延回路のＮＯＲ回路Ｄ３の他方の入力端子に接続されている。
【００５３】
パルス走行回路２００は、複数の遅延回路２０１〜２１６がリング状に連結されると共に、遅延回路２１６内のＮＯＲ回路Ｄ３の一方の入力端のみ、遅延回路２１４内のＮＯＲ回路Ｄ３の出力信号がフィードフォワードループとして入力されるように構成されている。このフィードフォワードループの構成は、図２に示したパルス走行回路１００と同様に、パルス信号ＳｔａｒｔＰが入力されている間、遅延回路２０１〜２１６のパルス遅延時間に応じた周期で、各遅延回路の出力を発振させるための構成である。
【００５４】
遅延回路２０１は、入力されたパルス信号ＳｔａｒｔＰによってパルス走行回路２００が起動または停止する起動用の遅延回路である。遅延回路２０１は、自遅延回路２０１が停止しているときに、自遅延回路２０１内のＮＯＲ回路Ｄ３の一方の入力端子にパルス信号ＳｔａｒｔＰ（“Ｌｏｗ”レベル）が入力されると、自遅延回路２０１内のＮＯＲ回路Ｄ３の他方の入力端子に入力された前段の遅延回路２１６内のＮＯＴ回路Ｄ１の出力信号のレベルを、遅延回路２０１の電源電圧として供給されたアナログ入力電圧Ｖｉｎの電圧の大きさに応じた遅延時間をもって、伝播させる。また、遅延回路２０１は、自遅延回路２０１が動作しているときに、自遅延回路２０１内のＮＯＲ回路Ｄ３の一方の入力端子にパルス信号ＳｔａｒｔＰ（“Ｈｉｇｈ”レベル）が入力されると、自遅延回路２０１内のＮＯＲ回路Ｄ３の他方の入力端子に入力された前段の遅延回路２１６内のＮＯＴ回路Ｄ１の出力信号のレベルによらず、“Ｈｉｇｈ”レベルの出力信号を出力する。
【００５５】
２段目以降の遅延回路２０２〜２１６は、自遅延回路内のＮＯＲ回路Ｄ３の他方の入力端子に入力された前段の遅延回路内のＮＯＴ回路Ｄ１の出力信号のレベルを、自遅延回路の電源電圧として供給されたアナログ入力電圧Ｖｉｎの電圧の大きさに応じた遅延時間をもって伝播させる。このようにして、パルス信号ＳｔａｒｔＰがパルス走行回路２００内を走行（周回）する。
各遅延回路２０１〜２０６内のＮＯＴ回路Ｄ１の出力信号は、ラッチ１５０にも出力される。また、遅延回路２０６内のＮＯＴ回路Ｄ１の出力信号は、周回信号としても出力される。
【００５６】
なお、パルス走行回路２００においては、遅延回路がリング状に１６個接続された場合について説明したが、パルス走行回路２００内に備える遅延回路の個数は、図７に示した構成に限定されるものではなく、３個以上であれば特に制限はなく、様々な個数で構成することができる。
【００５７】
また、図７に示したパルス走行回路２００では、遅延回路２０１内のＮＯＲ回路Ｄ３の一方の入力端子のみにパルス信号ＳｔａｒｔＰに接続され、遅延回路２０２〜２１６内のＮＯＲ回路Ｄ３の一方の入力端子は“Ｌｏｗ”レベルに接続される場合を示している。しかし、パルス走行回路２００の構成は、図７に示した構成に限定されるものではなく、少なくとも１つのＮＯＲ回路Ｄ３の一方の入力端子に、パルス信号ＳｔａｒｔＰが接続されていればよい。
【００５８】
また、フィードフォワードループの構成も、図７に示したパルス走行回路２００の構成に限定されるものではなく、例えば、遅延回路２１４内のＮＯＲ回路Ｄ３の一方の入力端のみ、遅延回路２１０内のＮＯＲ回路Ｄ３の出力信号が入力されるように構成してもよい。
【００５９】
次に、パルス走行回路２００内での遅延回路の構成について説明する。図８〜図１１は、本第２のパルス走行回路における遅延回路の構成の一部を示したブロック図である。図８〜図１１は、図７に示したパルス走行回路２００において、符号２２０を付与した遅延回路２０１〜２０２の部分を示している。パルス走行回路２００は、全体の構成を、図８〜図１１に示した遅延回路２０１および遅延回路２０２と同様の構成とすることができる。
【００６０】
図８に示したパルス走行回路２００内の構成の一部２２０は、図７に示した構成であり、ＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１の電源側をアナログ入力電圧Ｖｉｎとし、接地側をＧＮＤとした構成である。なお、図８に示した接続では、遅延回路２０２内のＮＯＲ回路Ｄ３の一方の入力端子には、ＧＮＤが固定電圧として供給されている。図８に示した接続での各遅延回路のパルス遅延時間は、アナログ入力信号ＶｉｎとＧＮＤとの電圧レベルの差によって制御される。
【００６１】
また、パルス走行回路２００内の遅延回路の構成は、図９に示したパルス走行回路２００内の構成の一部２２０ａのように、ＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１の電源側を電源電圧（ＶＤＤ）とし、接地側をアナログ入力電圧Ｖｉｎとすることもできる。なお、図９に示した接続では、遅延回路２０２内のＮＯＲ回路Ｄ３の一方の入力端子には、アナログ入力信号Ｖｉｎが固定電圧として供給されている。図９に示した接続での各遅延回路のパルス遅延時間は、電源電圧ＶＤＤとアナログ入力信号Ｖｉｎとの電圧レベルの差によって制御される。
【００６２】
また、パルス走行回路２００内の遅延回路の構成は、図１０に示したパルス走行回路２００内の構成の一部２２０ｂのように、ＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１の電源側にアナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源４１〜４４を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。なお、図１０に示した接続では、遅延回路２０２内のＮＯＲ回路Ｄ３の一方の入力端子には、ＧＮＤが固定電圧として供給されている。
【００６３】
また、パルス走行回路２００内の遅延回路の構成は、図１１に示したパルス走行回路２００内の構成の一部２２０ｃのように、ＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１の接地側にアナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源４１〜４４を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。なお、図１１に示した接続では、遅延回路２０２内のＮＯＲ回路Ｄ３の一方の入力端子には、ＧＮＤが固定電圧として供給されている。
【００６４】
また、図示しないが、ＮＯＲ回路Ｄ３およびＮＯＴ回路Ｄ１の電源側と接地側とのそれぞれに、アナログ入力電圧Ｖｉｎの電圧レベルに応じた電流値を流す電流源を接続して、各遅延回路のパルス遅延時間を制御する構成とすることもできる。
【００６５】
上記に述べたとおり、本第２のパルス走行回路２００においても、第１のパルス走行回路１００と同様に、同一の遅延素子（ＮＯＲ回路Ｄ３とＮＯＴ回路Ｄ１）を用いて各遅延回路を構成している。この構成により、パルス走行回路２００でも、第１のパルス走行回路１００と同様に、各遅延回路におけるパルス遅延時間の差がないパルス走行回路を実現することができる。
【００６６】
また、本第２のパルス走行回路２００における遅延回路は、第１のパルス走行回路１００と同様に、特許文献１で開示されたパルス走行回路よりも回路規模を少なくすることができる。一般的にＮＯＲ回路は、４個のＭＯＳ素子で構成される。特許文献１で開示されたパルス走行回路では８個のＭＯＳ素子によってパルス走行回路２００内の遅延回路に相当する構成を実現するのに対し、本第２のパルス走行回路２００では、（ＮＯＲ回路のＭＯＳ素子）＋（ＮＯＴ回路のＭＯＳ素子）＝４個＋２個＝６個のＭＯＳ素子で各遅延回路を構成することができる。従って、本第２のパルス走行回路２００でも、第１のパルス走行回路１００と同様に、１つの遅延回路に対して２個のＭＯＳ素子を削減することができる。
【００６７】
このように、本第２のパルス走行回路２００でも、第１のパルス走行回路１００と同様に、高精度にパルス信号ＳｔａｒｔＰの走行位置を検出することができる回路規模の小さいパルス走行回路を実現することができる。
【００６８】
なお、遅延回路におけるＭＯＳ素子の削減の効果は、パルス走行回路２００内でリング状に接続する遅延回路の数が多くなる、すなわち、パルス走行位置検出回路におけるパルス走行位置の検出精度を上げるために、より多くの遅延回路をパルス走行回路２００内に備えて、走行位置データのビット数を多くするほど、高い削減の効果を得ることができる。
【００６９】
上記に述べたとおり、本第１の実施形態のパルス走行位置検出回路１０では、パルス走行回路におけるパルス遅延時間を同一にすることができるため、高い精度でパルス信号の走行位置を検出することができる。また、パルス走行回路の回路規模を小さくすることができるため、狭小な場所にもパルス走行回路を配置することができる。これにより、高い精度でアナログ・デジタル変換を行うパルス遅延型のＡ／Ｄ変換回路や、画素部の列毎にＡ／Ｄ変換回路を配置したカラムＡ／Ｄ方式の固体撮像素子を実現することができる。
【００７０】
＜第２の実施形態＞
次に、第１の実施形態のパルス走行位置検出回路１０を備えたパルス遅延型のＡ／Ｄ変換回路について説明する。図１２は、本第２の実施形態によるＡ／Ｄ変換回路の概略構成を示したブロック図である。図１２において、Ａ／Ｄ変換回路２０は、パルス走行位置検出回路１０と、エンコーダ１２と、カウンタ１６と、ラッチ１８とから構成される。図１２に示したＡ／Ｄ変換回路２０と、図１４に示した従来のＡ／Ｄ変換回路５００との違いは、従来のＡ／Ｄ変換回路５００のパルス走行回路５０とラッチ＆エンコーダ５２とに代わり、第１の実施形態のパルス走行位置検出回路１０とエンコーダ１２とを備えた構成となっていることである。
【００７１】
パルス走行位置検出回路１０には、アナログ・デジタル変換の対象となるアナログ信号が、アナログ入力信号Ｖｉｎとして入力されている。パルス走行位置検出回路１０は、上記に述べたように、アナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間で周回するパルス信号ＳｔａｒｔＰの走行位置データを、クロック信号ＣＫｓの入力タイミングでエンコーダ１２に出力する。また、パルス走行位置検出回路１０は、上記に述べたように、内部に備えるパルス走行回路１００の最終段の遅延回路の出力信号を、周回信号としてカウンタ１６に出力する。
【００７２】
エンコーダ１２は、パルス走行位置検出回路１０から入力された走行位置データに基づいて、パルス信号ＳｔａｒｔＰが、パルス走行位置検出回路１０に備えるパルス走行回路１００内の遅延回路を通過した段数を算出し、算出した通過段数を表すデジタルデータを、デジタルデータｂとして出力する。
【００７３】
カウンタ１６は、パルス走行位置検出回路１０から入力された周回信号の変化に基づいて、パルス信号ＳｔａｒｔＰが、パルス走行位置検出回路１０に備えるパルス走行回路１００内を周回した周回数を計測し、計測したパルス信号ＳｔａｒｔＰの周回数を表すデジタルデータを、ラッチ１８に出力する。なお、カウンタ１６の動作は、図１４に示した従来のＡ／Ｄ変換回路５００内のカウンタ５６の動作と同様である。
【００７４】
ラッチ１８は、カウンタ１６から入力されたパルス信号ＳｔａｒｔＰの周回数を表すデジタルデータを、クロック信号ＣＫｓの入力タイミングで保持（ラッチ）する。そして、ラッチ１８は、保持した周回数のデジタルデータを、デジタルデータａとして出力する。なお、ラッチ１８の動作は、図１４に示した従来のＡ／Ｄ変換回路５００内のラッチ５８の動作と同様である。
【００７５】
Ａ／Ｄ変換回路２０は、ラッチ１８から出力されたデジタルデータａを、アナログ入力信号Ｖｉをアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、エンコーダ１２から出力されたデジタルデータｂを、アナログ入力信号Ｖｉをアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【００７６】
上記に述べたとおり、本第２の実施形態のＡ／Ｄ変換回路２０は、図１４に示した従来のＡ／Ｄ変換回路５００と同様に、アナログ・デジタル変換の対象であるアナログ入力電圧Ｖｉｎの電圧レベルに応じたデジタルデータＤＴを出力することができる。そして、本第２の実施形態のＡ／Ｄ変換回路２０では、内部に備えた第１の実施形態のパルス走行位置検出回路１０によって高精度にパルス信号ＳｔａｒｔＰの走行位置を検出することができるため、従来のＡ／Ｄ変換回路５００よりも高い精度（特に、下位ビット）でアナログ入力電圧Ｖｉｎをアナログ・デジタル変換したデジタルデータＤＴを出力することができる。
【００７７】
＜第３の実施形態＞
次に、第２の実施形態のＡ／Ｄ変換回路を、画素部の列毎に配置した固体撮像素子について説明する。図１３は、本第３の実施形態による固体撮像素子の概略構成を示したブロック図である。図１３において、固体撮像素子３０は、画素部３１と、走査回路３２と、複数のＡ／Ｄ変換回路２０をから構成される。本第３の実施形態の固体撮像素子３０は、第２の実施形態のＡ／Ｄ変換回路２０を、画素部の列毎に複数備えている。
【００７８】
画素部３１は、複数の光電変換素子を含む回路構成からなる単位画素ＰＤが二次元に配置された画素アレイである。画素部３１は、図示しない制御装置からの制御によって撮影し、走査回路３２によって選択された単位画素ＰＤから、撮影によって得られた入射光量に応じた画素信号（アナログ信号）を、画素部３１の列毎に、それぞれの列に対応したＡ／Ｄ変換回路２０に出力する。
【００７９】
走査回路３２は、図示しない外部の制御装置からの制御によって、画素部３１とＡ／Ｄ変換回路２０とを制御するための制御信号を出力し、各機能ブロックを駆動する。走査回路３２は、図示しない外部の制御装置からの画素信号読み出し要求に応じて、画素部３１内の単位画素ＰＤから画素信号を読み出すための制御信号を、画素部３１に出力する。また、走査回路３２は、画素部３１内の選択された単位画素ＰＤから出力された画素信号をアナログ・デジタル変換するためのＡ／Ｄ変換回路２０の制御信号を、Ａ／Ｄ変換回路２０に出力する。Ａ／Ｄ変換回路２０に出力する制御信号は、例えば、Ａ／Ｄ変換回路２０内のパルス走行位置検出回路１０に入力するパルス信号ＳｔａｒｔＰや、パルス走行位置検出回路１０およびラッチ１８に入力するクロック信号ＣＫｓなどである。
【００８０】
Ａ／Ｄ変換回路２０は、画素部３１の各列の出力信号線に接続され、画素部３１から出力信号線に出力された画素信号を、走査回路３２の制御によってアナログ・デジタル変換する。それぞれのＡ／Ｄ変換回路２０には、画素部３１の各列から出力された画素信号が、アナログ入力信号Ｖｉｎとして入力される。Ａ／Ｄ変換回路２０は、画素部３１から入力された画素信号の電圧レベルに応じてアナログ・デジタル変換したデジタルデータＤＴを、画素部３１の列毎に、図示しない後段の回路に順次出力する。
【００８１】
なお、固体撮像素子３０は、画素部３１の各列にＡ／Ｄ変換回路２０を配置した場合について説明したが、固体撮像素子３０内におけるＡ／Ｄ変換回路２０の配置は、図１３に示した構成に限定されるものではない。例えば、画素部３１の１つの出力信号線に複数のＡ／Ｄ変換回路２０が接続されるような構成とすることもできる。また逆に、複数の出力信号線に１つのＡ／Ｄ変換回路２０が接続されるような構成とすることもできる。
【００８２】
上記に述べたとおり、本第３の実施形態の固体撮像素子３０は、画素部３１から出力される画素信号をアナログ・デジタル変換する際のＡ／Ｄ変換回路として、第２の実施形態のＡ／Ｄ変換回路２０を用いることにより、精度を向上させた高精度のデジタルデータを得ることができる。このことにより、本第３の実施形態の固体撮像素子３０では、より高解像度の画像データを得ることができる。
【００８３】
また、本第３の実施形態の固体撮像素子３０では、Ａ／Ｄ変換回路２０内のパルス走行回路が、第１の実施形態のパルス走行位置検出回路１０に備えたパルス走行回路１００であるため、パルス走行回路の回路規模が小さくなっているため、各Ａ／Ｄ変換回路２０の回路規模は、従来の構成のＡ／Ｄ変換回路の回路規模よりも小さい。これにより、本第３の実施形態の固体撮像素子３０のように、画素部３１の各列に沿ってＡ／Ｄ変換回路２０を配置する場合でも、狭小な画素列毎にＡ／Ｄ変換回路２０を配置することができる。また、回路規模の小さいＡ／Ｄ変換回路２０を用いることにより、画素部３１の画素列のピッチを、さらに狭めることができ、固体撮像素子３０をさらに小型化することもできる。
【００８４】
上記に述べたとおり、本発明を実施するための最良の形態によれば、パルス走行回路内の全ての遅延回路の構成を、回路規模が冗長とならない同一の構成とすることによって、全ての遅延回路のパルス遅延時間を同一にすることができる。これにより、高い精度でパルス信号の走行位置を検出することができ、狭小な場所にも配置することができるパルス走行位置検出回路を実現することができる。このことにより、Ａ／Ｄ変換回路においてパルス走行回路内の遅延回路の構成の違いによるパルス遅延時間の差によって発生するデジタルデータの下位ビットの精度劣化を防ぐことができる。また、このＡ／Ｄ変換回路を搭載した固体撮像素子において、高解像度の画像データを得ることができる。
【００８５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００８６】
１０・・・パルス走行位置検出回路
１００・・・パルス走行回路
１５０・・・ラッチ（ラッチ回路）
１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８，１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６，２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８，２０９，２１０，２１１，２１２，２１３，２１４，２１５，２１６・・・遅延回路
４１，４２，４３，４４・・・電流源
Ｄ１・・・ＮＯＴ回路（遅延素子，第２の遅延素子）
Ｄ２・・・ＮＡＮＤ回路（遅延素子，第１の遅延素子）
Ｄ３・・・ＮＯＲ回路（遅延素子，第１の遅延素子）
２０・・・Ａ／Ｄ変換回路
１２・・・エンコーダ（エンコーダ回路）
１６・・・カウンタ（カウンタ回路）
１８・・・ラッチ
３０・・・固体撮像素子
３１・・・画素部
３２・・・走査回路
ＰＤ・・・単位画素（画素）
５００・・・Ａ／Ｄ変換回路
５０・・・パルス走行回路
５６・・・カウンタ
５８・・・ラッチ
５２・・・ラッチ＆エンコーダ
ＤＬ１・・・ＡＮＤ型遅延回路（遅延回路）
ＤＬ２，ＤＬ３，ＤＬｎ・・・バッファ型遅延回路（遅延回路）
６０・・・パルス走行回路
６０１，６０２，６０３，６０４，６０５，６０６，６０７，６０８，６０９，６１０，６１１，６１２，６１３，６１４，６１５，６１６，６１７，６１８，６１９，６２０，６２１，６２２，６２３，６２４，６２５，６２６，６２７，６２８，６２９，６３０，６３１，６３２・・・ＮＡＮＤ回路（遅延素子）
【図１】
2012120045.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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