(57)【要約】【課題】容量耐性を高めると共に信頼性の向上を図った容量付ＰＤを提供する。【解決手段】ＰＤ、ダイオードを含む素子と複数のＭＩＭ容量を基板上に集積した化合物半導体装置において、前記素子からの引き出し配線とＭＩＭ容量の下部配線を結ぶ線を第１配線、ＭＩＭ容量の上部電極とボンディングパッドを結ぶ線を第２配線としたときに前記第１配線と第２配線をスルーホールで接続し、ＭＩＭ容量に印加する電圧方向を１方向に揃えるように、ＭＩＭ容量の上下メタルに電圧を印加した。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＰＤ、ダイオードを含む素子と複数のＭＩＭ容量を基板上に集積した化合物半導体装置において、前記素子からの引き出し配線とＭＩＭ容量の下部配線を結ぶ線を第１配線、ＭＩＭ容量の上部電極とボンディングパッドを結ぶ線を第２配線としたときに前記第１配線と第２配線をスルーホールで接続し、ＭＩＭ容量に印加する電圧方向を１方向に揃えるように、ＭＩＭ容量の上下メタルに電圧を印加したことを特徴とする化合物半導体装置。
【請求項２】
前記ＭＩＭ容量は絶縁体層を挟む上下の電極が同一の材料であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記スルーホールは複数の小さな穴に分割したことを特徴とする請求項１に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関し、詳しくはＰＤ、ダイオードの少なくともいずれか一つを含む素子と、基板と絶縁されている複数のＭＩＭ容量を１チップ上に集積した化合物半導体装置に関するものである。
【背景技術】
【０００２】
図２（ａ）はＰＤ２個と容量２個からなる容量付ツインＰＤのＩＣチップの回路図、図２（ｂ）は通常の方法で作製した場合の図２（ａ）の断面構造図である。
図２（ａ）において、１は第１ＰＤ、２は第２ＰＤであり、第１ＰＤ１のアノードと第２ＰＤ２のカソードが接続され、その接続点に第１端子３が接続されている。そして第１ＰＤ１のカソードには第２端子４が接続され、第２ＰＤ２のアノードには第３端子５が接続されている。
【０００３】
６は第１容量、７は第２容量であり、第１容量６の一端は第２端子４に接続され、他端は第２容量７の一端に接続されており、第２容量７の他端は第３端子５に接続されている。８は第４端子、９は第５端子であり、それぞれ第１容量６と第２容量７の接続点に接続されている。
【０００４】
上述のＩＣチップの回路では第１端子３と第２端子４間、第１端子３と第３端子５間にバイアス電圧を印加して使用する。その場合、第４端子８，第５端子９に対して第２端子４は正電圧、第３端子５には負電圧がかかることになる。
【０００５】
一般にＰＤは高速動作させるために逆バイアスで使用するので、第２端子に正電圧、第３端子に負電圧をかける。また、ＭＩＭ容量は基板とは絶縁されているので第４（第５）端子の電圧は第２端子と第３端子の中点の電圧になっている。
【０００６】
図２（ｂ）の断面構造図において、１０は基板であり、この基板の裏面には反射防止膜１１が形成されている。基板１０上には第１，第２ＰＤに相当するＰ電極１４ａ，１４ｂ及びＮ電極１５ａ，１５ｂを含む光吸収層１３ａ，１３ｂが形成され、第１，第２容量に相当する容量薄膜１６ａ，１６ｂが形成されている。
【０００７】
第１引き出し口３ａは２つのＰＤ間を結ぶ第１端子３に相当し、第２引き出し口４ａは第１ＰＤ１のカソードと第１容量６に接続する第２端子４に相当し、第３引き出し口５ａは第２ＰＤ２のアノードと第２容量７に接続する第３端子５に相当し、第４引き出し口８ａ及び第５引き出し口９ａは第１容量６と第２容量７に接続する第４端子８、第５端子９に相当する。１７は層間膜、１８はパシベーション膜である。
【０００８】
ここで、第１容量６と第２容量７はＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属・・・例えばＡｕ（金）／Ｔｉ（チタン）／Ｔａ２Ｏ５（五酸化タンタル）／Ｔｉ／Ａｕ）容量となっている。
ＰＤは高速応答が可能なように設計され、ＰＤから各引き出し口およびＭＩＭへの配線は最短距離となるように配置され高速動作させている。
なお、このようなツインＰＤの製造方法については公知なので製造方法については省略する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３６７９９４号公報
【特許文献２】特開２００５−１２９６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところでＭＩＭ容量には下部メタルにプラスの電圧がかかる場合と上部メタルにプラスの電圧がかかる場合の２通りがあり、これらが混在することになる。
ＭＩＭのInsulator層を挟む上下の電極材料が同じであれば理想的には上部メタルにプラスの電圧がかかる場合も下部メタルにプラスの電圧がかかる場合も同じ耐圧が得られ、同等の信頼性が得られるはずであるが、実際には加工プロセスによってどちらかの耐圧が低く、信頼性も劣るという課題があった。
【００１１】
ここでいう信頼性は例えば２０年以上の無故障を保証するための電圧加速試験に耐えうるかといったレベルについてのことである。
従って本発明は、長期間における容量耐圧を高めると共に信頼性の向上を図った容量付ＰＤを提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は上記課題を解決するためになされたもので、請求項１に記載の化合物半導体装置においては、
ＰＤ、ダイオード素子と複数のＭＩＭ容量を基板上に集積した化合物半導体装置において、前記素子からの引き出し配線とＭＩＭ容量の下部配線を結ぶ線を第１配線、ＭＩＭ容量の上部電極とボンディングパッドを結ぶ線を第２配線としたときに前記第１配線と第２配線をスルーホールで接続し、ＭＩＭ容量に印加する電圧方向を１方向に揃えるように、ＭＩＭ容量の上下メタルに電圧を印加したことを特徴とする。
【００１３】
請求項２においては、請求項１に記載の半導体装置において、
前記ＭＩＭ容量は絶縁体層を挟む上下の電極が同一の材料であることを特徴とする。
【００１４】
請求項３においては、請求項１に記載の半導体装置において、
前記スルーホールは複数の小さな穴に分割したことを特徴とする。
【発明の効果】
【００１５】
以上説明したことから明らかなように本発明の請求項１〜３によれば、全ての容量にかかる電圧方向を一方向に揃えられるので高耐圧、高信頼性を得やすくなる。
また、信頼性の確認のための試験を行う場合に、従来は２通りの電圧方向で試験を行う必要があったが、これを１つの電圧方向に限定できる効果もある。
【図面の簡単な説明】
【００１６】
【図１】本発明の化合物半導体装置の断面構成図である。
【図２】従来の化合物半導体装置のＩＣチップの回路図（ａ）及び断面構成図（ｂ）である。
【発明を実施するための形態】
【００１７】
図１は本発明の化合物半導体装置の断面構成を示す図である。図２（ｂ）と異なる点は、ＰＤ素子を構成するＰ電極１４ｂからの引き出し配線をＭＩＭ容量下部へ直接接続するのではなく、ＰＤ素子を構成するＰ電極１４ｂからの引き出し配線である第１配線２１とＭＩＭ容量の上部への配線である第２配線２２を形成し、これら第１配線２１と第２配線２２を接続するスルーホール２０を形成したものである。
【００１８】
同様に図２では１６ｂの上部電極が１６ａの上部電極と直接繋がっていたが、図１では１６ｂの下部からの配線がスルーホール（図示せず）を通って１６ａの上部へ接続される。
【００１９】
図１において、ＰＤ作製工程において、それぞれのＰＤを島状に形成するアイソレーションエッチング後に絶縁膜１７ａ、第１配線（ＰＤからの引き出し配線とＭＩＭ容量１６ｂの下部電極を含む）を形成し、Ｔａ２Ｏ５誘電膜、第２配線（ＭＩＭ容量１６ｂの上部電極とボンディングパッドを含む）を形成し、ＭＩＭ容量１６ｂに印加される電圧の向きが揃うようにスルーホール２０を設けて接続する。
【００２０】
これを実現するには第１配線２１、第２配線２２とコンタクトホールのフォトリソマスクパターンをこれに合わせて作成することが必要であるが、そのために、第１配線用と層間膜の穴あけ用と第２配線用のフォトマスクのパターンを変更する。スルーホールは層間膜の穴あけ用のパターン内に設ける。加工方法は従来通りでよい。
【００２１】
容量耐圧あるいは容量信頼性の高い電圧方向は加工プロセス条件（例えば容量上部のコンタクトホール形状や配線メタルの構成やエッチング条件など）によるので、プロセスをfixするまでは２種類のマスクパターンで作製しておき、量産時にどちらかのマスクパターンを選択する。
【００２２】
図１では向かって左側のＭＩＭ容量１６bとＰ電極１４ｂの接続部にスルーホール２０を設け、第１配線側がプラスになるように揃えた場合の断面構造図を示した。
ＭＩＭ容量１６ｂの下部は紙面奥に配置された第５引き出し口９ａへ接続される。左右のＭＩＭ容量１６ａ、１６ｂが繋がっているところにもスルーホールを設けるが図１には示していない。
第２配線２２側がプラスになるように揃えるには右側のＭＩＭ容量とＰ電極１４ａの接続部（１５ａと１６ａの間）にスルーホールを設ければよい。
【００２３】
上述の半導体装置によれば、全ての容量にかかる電圧方向を一方向に揃えられるので高耐圧、高信頼性を得やすくなる。即ち、上部電極と下部電極への配線を入れ替えている。高速性を考えると抵抗（あるいはインダクタンス）成分が増加するおそれのあるスルーホールを使わずＰＤと容量を接続するのが普通であるが、本発明では信頼性を優先してスルーホールを使って入れ替えをしたものである。
【００２４】
抵抗成分の増加を極力抑制するためスルーホールは複数の小穴に分割して側壁の金属量を増やすような対策も必要である。なお、ＰＤの引き出し配線をいきなり第２配線にするという選択肢もあるが高速ＰＤの場合は径が小さいのでプロセス的には難しくなることと、引き出し配線が違うとＰＤ部分の信頼性試験も別に必要になる。
【００２５】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【符号の説明】
【００２６】
１      第１ＰＤ
２      第２ＰＤ
３      第１端子（第１引き出し口）
４      第２端子（第２引き出し口）
５      第３端子（第３引き出し口）
６      第１容量
７      第２容量
８      第４端子（第４引き出し口）
９      第５端子（第５引き出し口）
１０    基板
１１    反射防止膜
１３    光吸収層
１４    Ｐ電極
１５    Ｎ電極
１６    容量薄膜（ＭＩＭ容量）
１７    層間膜
１７ａ  絶縁膜
１８    パシベーション膜
【図１】
2012059941.tif 000003
【図２】
2012059941.tif 000004