(57)【要約】【課題】半導体装置においてチップサイズに影響を与えないデカップリング容量を得る。【解決手段】半導体装置は、基板１、１０と、高濃度拡散層領域１１と、第１ウェル４と、第２ウェル３とを具備している。基板１、１０は第１導電型である。高濃度拡散層領域１１は基板１、１０上に形成され、第１導電型である。第１ウェル４は基板１、１０上に形成され、高濃度拡散領域１１の一方側に設けられ、第１導電型である。第２ウェル３は基板１、１０上に形成され、高濃度拡散領域１１の他方側に設けられ、第１導電型と逆導電型となる第２導電型である。第２ウェル３と高濃度拡散領域１１との間、及び、第２ウェル３と基板１、１０との間でデカップリング容量が形成される。【選択図】図３
2012124403.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板上に形成された、前記第１導電型の高濃度拡散層領域と、
前記基板上に形成され、前記高濃度拡散領域の一方側に設けられた前記第１導電型の第１ウェルと、
前記基板上に形成され、前記高濃度拡散領域の他方側に設けられた前記第１導電型と逆導電型となる第２導電型の第２ウェルと
を具備し、
前記第２ウェルと前記高濃度拡散領域との間、及び、前記第２ウェルと前記基板との間でデカップリング容量が形成される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ウェルに形成される第１の電極と、
前記高濃度拡散層領域に形成される第２の電極と、
前記第２ウェルに形成される第３の電極と
を更に具備し、
前記第１の電極及び前記第２の電極は、ＧＮＤ電位であり、
前記第３の電極は、電源電位である
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記基板は、
前記第１導電型の基板本体と、
前記基板本体と前記高濃度拡散層領域、前記第１ウェル及び前記第２ウェルとの間に形成された前記第１導電型の埋込ウェルと
を備える
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置において、
前記第１ウェル内に形成されたＮＭＯＳトランジスタと、
前記第２ウェル内に形成されたＰＭＯＳトランジスタと
を更に具備する
半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の構成をスタンダードセルとして記憶するライブラリと、
前記ライブラリを用いて前記スタンダードセルを配置配線する自動配置配線部と
を具備する
自動配置配線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にデカップリング容量を備える半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル回路及びアナログ回路が混在される半導体装置においては、顧客からアナログ回路の高品質な動作精度を要求されている。動作精度を劣化させる要因の一つとして、半導体装置を構成するデジタル回路が発生する電源ノイズが挙げられ、高精度な動作を必要とされるアナログ回路の機能に重大な不具合をもたらす可能性がある。
【０００３】
半導体装置は、電源ノイズ抑制としてデカップリング容量を必要とする。半導体装置のシステムの複雑化に伴い、デジタル回路は動作周波数の高駆動化および回路の大規模化の傾向にあり、必要なデカップリング容量値を確保するための面積は増大する傾向にある。一方、半導体装置のチップサイズはコスト削減を図るために縮小化が進んでいる。したがって、半導体装置の縮小化に伴い、チップサイズに影響を与えないデカップリング容量の要求（必要性）が高まっている。
【０００４】
関連する技術として特開２００１−０３６０１５号公報（特許文献１：対応米国特許ＵＳ６５４１８４０（Ｂ１））に、オンチップキャパシタが開示されている。図１Ａは、特許文献１の半導体集積回路としてのオンチップキャパシタの構成を示す平面図である。図１Ｂは、図１ＡにおけるＡ−Ｂ断面図である。図１Ｃは、図１Ａ及び図１Ｂの構成を示す等価回路である。図１Ａ及び図１Ｂにおいて、その半導体集積回路は、Ｐ型シリコン基板１０１、Ｐ型シリコン基板１０１上に形成されたボトムＮウェル領域１０２、ボトムＮウェル領域１０２上に形成されたＮウェル領域（第１のＮウェル領域）１０３、ボトムＮウェル領域１０２上に形成されたＰウェル領域（第１のＰウェル領域）１０４は、Ｎウェル領域１０３およびＰウェル領域１０４上に形成された酸化膜１０５、電源電圧ＶＣＣが印加されるＮ＋拡散領域（第１の電極）１０６、及び、接地電圧ＶＳＳ（ＧＮＤ）が印加されるＰ＋拡散領域（第２の電極）１０７を備えている。
【０００５】
次に、オンチップキャパシタの動作について説明する。図１Ａ〜図１Ｃに示す構成の半導体集積回路では、Ｎウェル領域１０５とＰウェル領域１０４との下にＮウェル領域であるボトムＮウェル領域１０２を備えている。ボトムＮウェル領域１０２をＮウェル領域１０３とＰウェル領域１０４の下に形成することで、Ｐウェル領域１０４とボトムＮウェル領域１０２との境界面にも容量が形成される。これにより、電源電圧ＶＣＣと接地電源ＶＳＳ（ＧＮＤ）との間で形成される容量に加え、ボトムＮウェル領域１０２と接するＰウェル領域１０４の面積に対応する容量を形成することができる。以上のように、特許文献１によれば、ボトムＮウェル領域１０２上にＮウェル領域１０３とＰウェル領域１０４とを形成したので、Ｎウェル領域１０３とＰウェル領域１０４との接合面、および、ボトムＮウェル領域１０２とＰウェル領域１０４との間に所望の大きさの容量を形成することができ、従来のＭＯＳ容量のように、デバイスの領域を確保し容量を形成し、かつ、配線領域を確保して配線を形成する必要はなく、必要な容量のデカップリング容量を得ることができる、と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−０３６０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、特許文献１によれば、Ｐ型シリコン基板（又は、Ｎ型シリコン基板）上に形成されたボトムＮウェル領域１０２上に、Ｎウェル領域１０３とＰウェル領域１０４とを形成したので、Ｎウェル領域１０３とＰウェル領域１０４との接合面、および、ボトムＮウェル領域１０２とＰウェル領域１０４との間に所望の大きさの容量を形成することができると記載されている。しかし、Ｎウェル領域１０３とＰウェル領域１０４との接合面では充分なデカップリング容量を得ることが出来ないという問題がある。
【０００８】
その理由は、以下の通りである。一般的にＮウェル領域１０３、Ｐウェル領域１０４の接合の深さは１μｍ程度と浅く、またＮウェル領域１０３、Ｐウェル領域１０４の隣接している箇所の長さは半導体装置内の限定された領域となる。しかし、半導体装置の機能に応じて必要なデカップリング容量を得るためには、Ｎウェル領域１０３、Ｐウェル領域１０４の隣接する周囲長を長くする必要がある。Ｎウェル領域１０３、Ｐウェル領域１０４の隣接する周囲長を長くすれば、結果として半導体装置のチップサイズに影響を与えることになる。
チップサイズに影響を与えないデカップリング容量を得ることが可能な技術が望まれている。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
従って、上記課題を解決するために、本発明の半導体装置は、基板（１、１０）と、高濃度拡散層領域（１１）と、第１ウェル（４）と、第２ウェル（３）とを具備している。基板（１、１０）は、第１導電型である。高濃度拡散層領域（１１）は、基板（１、１０）上に形成され、第１導電型である。第１ウェル（４）は、基板（１、１０）上に形成され、高濃度拡散領域（１１）の一方側に設けられ、第１導電型である。第２ウェル（３）は、基板（１、１０）上に形成され、高濃度拡散領域（１１）の他方側に設けられ、第１導電型と逆導電型となる第２導電型である。第２ウェル（３）と高濃度拡散領域（１１）との間、及び、第２ウェル（３）と基板（１、１０）との間でデカップリング容量が形成される。
【００１１】
本発明では、半導体装置の面積に影響を与えない最小幅の高濃度拡散層領域（１１）を設けることによる高濃度拡散層領域（１１）と第２ウェル（３）との接合面には、濃度差（例示：Ｐ＋（高濃度）とＮ（低濃度））が存在するＰＮ接合を発生させることになる。それにより、当該接合面での接合容量を、低濃度で拡散される第１ウェル（４）と第２ウェル（３）との接合面（図１Ａ〜図１Ｂと同様の構成の場合（例示：Ｐ（低濃度）とＮ（低濃度）））に発生する接合容量よりも大きくすることができる。それにより、半導体装置の面積に影響を与えないで、すなわち、チップサイズに影響を与えないでデカップリング容量を大きくすることが可能となる。
【００１２】
本発明の自動配置配線装置は、上記の半導体装置の構成をスタンダードセルとして記憶するライブラリ（図示されず）と、ライブラリを用いてスタンダードセルを配置配線する自動配置配線部（図示されず）とを具備している。
本発明により、自動配置配線の手法を変更することなく、チップサイズに影響を与えないでデカップリング容量を大きくして、電源ノイズが抑制されたレアイウト設計が可能となる。
【発明の効果】
【００１３】
本発明により、チップサイズに影響を与えないデカップリング容量を備える半導体装置を得ることができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、特許文献１の半導体集積回路としてのオンチップキャパシタの構成を示す平面図である。
【図１Ｂ】図１Ｂは、図１ＡにおけるＡ−Ｂ断面図である。
【図１Ｃ】図１Ｃは、図１Ａ及び図１Ｂの構成を示す等価回路である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。
【図３】図３は、図２におけるＡ−Ａ１断面図である。
【図４】図４は、図２及び図３の構成を示す等価回路である。
【図５】図５は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。
【図６】図６は、図５の構成を示す等価回路である。
【発明を実施するための形態】
【００１５】
以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の構成について説明する。図２は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。図３は、図２におけるＡ−Ａ１断面図である。図４は、図２及び図３の構成を示す等価回路である。
【００１７】
半導体装置は、Ｐ型シリコン基板１、埋込Ｐウェル領域１０、Ｐウェル領域４、Ｎウェル領域３、高濃度Ｐ＋拡散領域１１、Ｐ＋拡散領域７、及び、Ｎ＋拡散領域６を具備している。埋込Ｐウェル領域１０は、Ｐ型シリコン基板１上に形成されている。埋込Ｐウェル領域１０とＰ型シリコン基板１とは、併せてＰ型基板とみなすこともできる。Ｐウェル領域４は、埋込Ｐウェル領域１０上に形成されている。Ｎウェル領域３は、埋込Ｐウェル領域１０上に形成されている。高濃度Ｐ＋拡散領域１１は、埋込Ｐウェル領域１０上に形成されている。高濃度Ｐ＋拡散領域１１は、Ｐウェル領域４とＮウェル領域３とに隣接して設けられている。Ｐ＋拡散領域７は、Ｐウェル領域４の表面領域の一部に設けられ、接地電位ＧＮＤが印加される。Ｎ＋拡散領域６は、Ｎウェル領域３の表面領域の一部に設けられ、電源電圧ＶＣＣが印加される。
【００１８】
図３において、高濃度Ｐ＋拡散領域１１は、埋込Ｐウェル領域１０上のＰウェル領域４とＮウェル領域３の間に挟むように形成されている。このとき、埋込Ｐウェル領域１０とＮウェル領域３との接合面において底面部接合容量１３が形成され、高濃度Ｐ＋拡散領域１１とＮウェル領域３との接合面において側面部接合容量１２が形成される。また、Ｐウェル領域４の電位は、接地電位ＧＮＤが印加されるＰ＋拡散領域７により接地電位ＧＮＤである。一方、Ｎウェル領域３の電位は、電源電圧ＶＣＣが印加されるＮ＋拡散領域６により電源電圧ＶＣＣである。また、高濃度Ｐ＋拡散領域１１を設ける構造は半導体装置が持つ従来のＰＮＰ等の寄生バイポーラＴｒの構造を変更するものではなく半導体装置への影響はない。
【００１９】
高濃度Ｐ＋拡散領域１１は、Ｐウェル領域４とＮウェル領域３との間に挟まれて設けられている。高濃度Ｐ＋拡散領域１１は、デカップリング容量を構成する側面部接合容量１２を形成するために設けられている。そのため、その幅の下限は、所望のデカップリング容量を得られるに十分な幅であることが好ましい。一方で、その幅はチップサイズに影響を与えることが考えられるため、その幅の上限は、チップサイズに影響を与えない幅であることが好ましい。このような幅を有する高濃度Ｐ＋拡散領域１１を形成することにより、チップサイズに影響を与えずに、デカップリング容量を大きくすることが可能となる。
【００２０】
これらの構成により、図３の等価回路に示すように、接地電位ＧＮＤと電源電圧ＶＣＣとの間には、埋込Ｐウェル領域１０とＮウェル領域３の接合面積に対応する底面部接合容量１３に加え、高濃度Ｐ＋拡散領域１１とＮウェル領域３の不純物濃度差を持つ段階接合に対応する側面部接合容量１２を合わせ持つデカップリング容量を形成することができる。この側面部接合容量１２は、低濃度で拡散されるＰウェル領域４とＮウェル領域３とを直接に接合した場合（図１Ａ〜図１Ｂと同様の構成の場合）の接合面での容量よりも明らかに大きい。
【００２１】
以下に上記の半導体装置においてデカップリング容量値を大きく出来る理由を説明する。
隣接するＰ型半導体とＮ型半導体の接合面で発生する接合容量は、接合面積および半導体装置の製造時に注入される不純物濃度に依存することが特性により表されている。半導体装置の拡散条件にもよるが、一般的に低濃度不純物で注入されるＮ型ウェル（３）とＰ型ウェル（４）の接合面に発生する接合容量は、０．５×１０−１６Ｆ／μｍ２から１×１０−１６Ｆ／μｍ２程度の値である。また、低濃度不純物で注入されるＮ型ウェル（３）と高濃度Ｐ拡散領域（１１）の接合面に発生する接合容量は、０．５×１０−１５Ｆ／μｍ２から０．７×１０−１５Ｆ／μｍ２程度の値である。そのため、高濃度と低濃度の接合面に発生する接合容量は、低濃度間の接合面に発生する接合容量の５倍から１４倍程度の値を持たせることが可能となる。
【００２２】
以上のように、半導体装置の面積に影響を与えない最小幅の高濃度拡散層領域１１を設けることによる高濃度拡散層領域１１とＮ型ウェル３との接合面には、濃度差が存在するＰＮ接合（段階接合）を発生させることになる。それにより、その接合面での接合容量（側面部接合容量１２）を、図１Ａ〜図１Ｂの場合のような低濃度で拡散されるＰ型ウェル（１０４）とＮ型ウェル（１０３）との接合面に発生する接合容量よりも大きくすることができる。その結果、チップサイズに影響を与えずに、側面部接合容量１２と底面部接合容量１３とを併せたカップリング容量を大きくすることが可能となる。
【００２３】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の構成について説明する。図５は、本発明の第２の実施の形態に係る半導体装置の構成を示す平面図である。図６は、図５の構成を示す等価回路である。
【００２４】
本実施の形態は、第１の実施の形態の図２及び図３の構成をスタンダードセルの構成に適用させたものである。このとき、側面部接合容量１２と底面部接合容量１３のデカップリング容量が形成される構造は同じである。
【００２５】
図５に示されるスタンダードセルとしての半導体装置は、ＮＭＯＳトランジスタ（以下、ＮＭＯＳＴｒとも記す）１９とＰＭＯＳトランジスタ（以下、ＰＭＯＳＴｒとも記す）２０とを備えている。ＮＭＯＳＴｒ１９は、Ｐウェル領域４内に設けられたＮ＋拡散領域１４及びポリシリコンゲート１６により形成されている。ＰＭＯＳＴｒ２０は、Ｎウェル領域３内に設けられたＰ＋拡散領域１５及びポリシリコンゲート１６により形成されている。メタル配線１８は、ＮＭＯＳＴｒ１９及びＰＭＯＳＴｒ２０のドレインを接続している。メタル配線２１は、ＮＭＯＳＴｒ１９のソースとＰ＋拡散領域７とを接続し、更に等価的に示すように接地電位ＧＮＤにも接続されている。メタル配線２２は、ＰＭＯＳＴｒ２０のソースとＮ＋拡散領域６とを接続し、更に等価的に示すように電源電圧ＶＣＣにも接続されている。コンタクト１７は、Ｎ＋拡散領域１４及びＰ＋拡散領域１５とメタル配線１８、Ｎ＋拡散領域１４とメタル配線２１、Ｐ＋拡散領域１５とメタル配線２２をそれぞれ接続させている。更に、図中に等価的に示すように、接続関係として、ポリシリコンゲート１６は入力端子ＩＮに、メタル配線１８は出力端子ＯＵＴに、高濃度Ｐ＋拡散領域１１は接地電位ＧＮＤにそれぞれ接続されている。
【００２６】
図６に示される図５のスタンダードセルの等価回路において、ＮＭＯＳＴｒ１９とＰＭＯＳＴｒ２０のゲートは入力端子ＩＮに接続されている。ＰＭＯＳＴｒ２０のソースは電源電圧ＶＣＣに接続され、ＮＭＯＳＴｒ１９のソースは接地電位ＧＮＤに接続されている。ＮＭＯＳＴｒ１９のドレインとＰＭＯＳＴｒ２０のドレインは出力端子ＯＵＴに接続されている。すなわち、本スタンダードセルは、インバータ回路である。本インバータ回路の等価回路は、電源電圧ＶＣＣと接地電位ＧＮＤとの間に側面部接合容量１２と底面部接合容量１３とが並列に接続された構成となる。本等価回路が示すように、側面部接合容量１２が加わることによりデカップリング容量値を増加させることができる。そのため、ノイズに強い半導体装置の提供が可能となる。
【００２７】
なお、本実施の形態では一般的なインバータ回路のスタンダードセルの平面構造を例示している。しかし、本実施の形態はこの例に限定されるものではなく、他の回路においても同様に適用可能である。例えば、ＮＯＲ回路、ＮＡＮＤ回路、ＬＡＴＣＨ回路等のスタンダードセルにも適用可である。これら各種回路を組み合わせて使用することにより、ノイズに強いデジタル回路を形成することができる。すなわち、第１の実施の形態で示したデカップリング容量を内蔵させた各種スタンダードセルを使用することにより、電源ノイズが抑制されたデジタル回路を有する半導体装置の提供が可能となる。
【００２８】
更に、上述した各種スタンダードセルの構成をデータとして備えるライブラリを作成することにより、自動配置配線等の手法を変更することなくレアイウト設計が可能となり、デジタル回路領域にはデカップリング容量を一律形成させることが可能となり、半導体装置の開発効率を高く上げることができる。
【００２９】
例えば、従来知られた自動配置配線装置（例示：シノプシス社（Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．）の「Ａｓｔｒｏ」や、ケイデンス・デザイン・システムズ社（Ｃａｄｅｎｃｅ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍｓ，Ｉｎｃ．）の「ＳｏＣＥｎｃｏｕｎｔｅｒ／ＮａｎｏＲｏｕｔｅ」など）を用いて自動配置配線をする場合、その自動配置配線装置における自動配置配線部が上記の各種スタンダードセルの構成をデータとして備えるライブラリ（記憶装置に記憶）を用いることにより、自動配置配線の手法を変更することなく電源ノイズが抑制されたレアイウト設計が可能となる。
【００３０】
本発明により以下の効果を得ることができる。まず、第１の効果として、デカップリング容量値を大きくできる。本発明は、一般に低濃度で拡散される第１導電型のウェル（４）と第２導電型のウェル（３）とを第１導電型の高濃度拡散層領域（１１）を挟むように設けることにより、不純物濃度差（例示：Ｐ＋（高濃度）とＮ（低濃度））が存在するＰＮ接合を発生させている。その結果、低濃度で拡散される第１導電型のウェルと第２導電型のウェルでの接合面（例示：Ｐ（低濃度）とＮ（低濃度））に発生する接合容量よりも値を大きくすることができる。
【００３１】
また、第２の効果として、設計効率を高くできる。本発明は、デカップリング容量を内蔵させたスタンダードセルをライブラリとして登録しておくことにより、従来の自動配置配線によるレアイウト設計方法を変更することなく、デジタル回路規模に比例したデカップリング容量値を持つ半導体装置の提供を可能とする。
【００３２】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００３３】
１、１０１    Ｐ型シリコン基板
１０２    ボトムＮウェル領域
３、１０３    Ｎウェル領域
４、１０４    Ｐウェル領域
１０５    酸化膜
６、１０６    Ｎ＋拡散領域
７、１０７    Ｐ＋拡散領域
１０    埋込Ｐウェル領域
１１    高濃度Ｐ＋拡散領域
１２    側面部接合容量
１３    底面部接合容量
１４    Ｎ＋拡散領域
１５    Ｐ＋拡散領域
１６    ポリシリコンゲート
１７    コンタクト
１８、２１、２２    メタル配線
１９    ＮＭＯＳＴｒ
２０    ＰＭＯＳＴｒ
【図１Ａ】
2012124403.tif 000003
【図１Ｂ】
2012124403.tif 000004
【図１Ｃ】
2012124403.tif 000005
【図２】
2012124403.tif 000006
【図３】
2012124403.tif 000007
【図４】
2012124403.tif 000008
【図５】
2012124403.tif 000009
【図６】
2012124403.tif 000010