(57)【要約】【課題】  ナノ結晶を有する半導体デバイスを形成する方法を提供する。【解決手段】  ナノ結晶を有する半導体デバイス１０を形成する方法は、基板１２を設けるステップと、基板の表面の上方に第１絶縁層１４を形成するステップと、第１絶縁層上に第１の複数のナノ結晶２６（２１、２２）を形成するステップと、第１の複数のナノ結晶上に第２絶縁層２８を形成するステップと、第２絶縁層に第１材料を注入するステップと、第１材料をアニールして第２絶縁層内に第２の複数のナノ結晶３４（３６、３７）を形成するステップとを含む。この方法は、より高いナノ結晶密度を有する不揮発性メモリの電荷格納層を提供するために使用され得る。【選択図】  図９
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【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第１絶縁層を形成するステップと、
前記第１絶縁層上に第１の複数のナノ結晶を形成するステップと、
前記第１複数のナノ結晶の上方に第２絶縁層を形成するステップと、
前記第２絶縁層に第１材料を注入するステップと、
前記第１材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項２】
前記第１の複数のナノ結晶を形成するステップは、
前記第１絶縁層上に第２材料を堆積するステップと、
前記第２材料をアニールして前記第１の複数のナノ結晶を形成するステップと、
を含む、請求項１に記載の方法。
【請求項３】
前記第２材料は半導体材料または金属を含む、請求項２に記載の方法。
【請求項４】
前記第２材料はアモルファスシリコンである、請求項２に記載の方法。
【請求項５】
前記第２絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項１に記載の方法。
【請求項６】
前記第１材料をアニールするステップは、約６００と９５０℃との間の温度で前記第１材料をアニールすることを含む、請求項１に記載の方法。
【請求項７】
前記第１および第２の複数のナノ結晶が合わさって、１ｃｍ２あたり約１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する、請求項１に記載の方法。
【請求項８】
前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する、請求項１に記載の方法。
【請求項９】
前記第１および第２の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項１に記載の方法。
【請求項１０】
半導体デバイスを形成する方法であって、
基板を設けるステップと、
前記基板の表面の上方に第１絶縁層を形成するステップと、
前記第１絶縁層上に第１材料を堆積するステップと、
前記第１材料をアニールして第１の複数のナノ結晶を形成するステップと、
前記第１の複数のナノ結晶の上方に第２絶縁層を形成するステップと、
前記第２絶縁層に第２材料を注入するステップと、
前記第２材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップと、
を含む方法。
【請求項１１】
前記第１材料を堆積するステップおよび前記第１材料をアニールするステップは、所定の反復回数、前記第１材料を堆積およびアニールするステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第２絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
をさらに含む請求項１０に記載の方法。
【請求項１３】
前記第１材料をアニールするステップは、約６００と９５０℃との間の温度で前記第１材料をアニーリングすることを含み、前記第２材料をアニールするステップは、約６００と９５０℃との間の温度で前記第２材料をアニーリングすることを含む、請求項１０に記載の方法。
【請求項１４】
前記第１および第２の複数のナノ結晶が合わさって、１ｃｍ２あたり１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する、請求項１０に記載の方法。
【請求項１５】
前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する、請求項１０に記載の方法。
【請求項１６】
前記第１および第２の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する、請求項１０に記載の方法。
【請求項１７】
半導体デバイスを形成する方法であって、
半導体基板を設けるステップと、
前記基板の表面の上方に第１絶縁層を形成するステップと、
前記第１絶縁層上にアモルファスシリコンを堆積するステップと、
前記アモルファスシリコンをアニールして第１の複数のナノ結晶を形成するステップと、
前記第１の複数のナノ結晶の上方に第２絶縁層を形成するステップと、
前記第２絶縁層に半導体材料を注入するステップと、
前記半導体材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップと、
前記第２絶縁層の上方にポリシリコン層を形成するステップと、
不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、
を含む方法。
【請求項１８】
前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する、請求項１７に記載の方法。
【請求項１９】
前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む、請求項１７に記載の方法。
【請求項２０】
前記第１および第２の複数のナノ結晶が合わさって、１ｃｍ２あたり約１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体処理に関するものであり、さらに詳しくはナノ結晶を有する半導体デバイスを形成する方法に関するものである。
【背景技術】
【０００２】
不揮発性データストレージは集積回路に広く使用されている。不揮発性データストレージに用いられる１つのタイプの半導体デバイス構造において、ナノ結晶が電荷を格納するために用いられる。ナノ結晶の電荷捕獲能力はナノ結晶の密度、サイズ、および分布によって影響される。密度を増加するために、より小さなナノ結晶がより近くに形成され得る。しかしながら、より近い間隔は、ナノ結晶をリークに対して影響を受けやすくするとともに隣接ナノ結晶を物理的に接触させ、それによって性能を低下させる可能性がある。また、より小さなナノ結晶は、より大きなナノ結晶と比較して減少された電荷容量を有する。より小さなナノ結晶と比較して、より大きなナノ結晶は典型的に互いにより離れて配置され、リークの影響を受けにくくすることが可能である。しかしながら、より大きな間隔は、ナノ結晶同士の間に酸化物のより大きな領域を生じさせ、よって、動作中に過剰な電子をトラップし得る。これは、ストレージデバイスの低減されたサイクル耐性をもたらし得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５９３７２９５号明細書
【特許文献２】米国特許第６０６０７４３号明細書
【特許文献３】米国特許第６８０８９８６号明細書
【特許文献４】米国特許第７７９９６３４号明細書
【非特許文献】
【０００４】
【非特許文献１】Hori等、「A  MOSFET  with  Si-implanted  Gate-SiO2  Insulator  for  Nonvolatile  Memory  Applications」、IEDM、1992年、pp.17.7.1-17.7.4
【非特許文献２】Ohzone等、「Erase/Write  Cycle  Tests  of  n-MOSFET’s  with  Si-implanted  Gate-SiO2」、IEEE  Transactions  on  Electron  Devices、1996年9月、第43巻、第9号
【非特許文献３】Zacharias等、「Size-Controlled  Si  Nanocrystals」、2006年、2  Pg  Abstract、Max  Planck  Institute  for  Microstructure  Physics
【非特許文献４】Lu等、「Multilevel  charge  storage  in  silicon  nanocrystal  multilayers」、IEEE  Applied  Physics  Letters、2005年11月、第87巻、第20号、pp.44-45
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ナノ結晶を有する半導体デバイスを形成する方法を提供する。
【課題を解決するための手段】
【０００６】
ナノ結晶を有する半導体デバイスを形成する方法は、基板を設け、基板の表面の上方に第１絶縁層を形成し、第１絶縁層上に第１の複数のナノ結晶を形成し、第１の複数のナノ結晶上に第２絶縁層を形成し、第２絶縁層に第１材料を注入し、第１材料をアニールして第２絶縁層内に第２の複数のナノ結晶を形成することを含む。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図２】本発明の一実施形態に従った後続処理段階での図１の半導体デバイスを示す図である。
【図３】本発明の一実施形態に従った後続処理段階での図２の半導体デバイスを示す図である。
【図４】本発明の一実施形態に従った後続処理段階での図３の半導体デバイスを示す図である。
【図５】本発明の一実施形態に従った後続処理段階での図４の半導体デバイスを示す図である。
【図６】本発明の一実施形態に従った後続処理段階での図５の半導体デバイスを示す図である。
【図７】本発明の一実施形態に従った後続処理段階での図６の半導体デバイスを示す図である。
【図８】本発明の一実施形態に従った後続処理段階での図７の半導体デバイスを示すである。
【図９】本発明の一実施形態に従った後続処理段階での図８の半導体デバイスを示す図である。
【図１０】本発明の一実施形態に従った処理段階での半導体デバイスを示す図である。
【図１１】本発明の一実施形態に従った後続処理段階での図１０の半導体デバイスを示す図である。
【図１２】本発明の一実施形態に従った後続処理段階での図１１の半導体デバイスを示す図である。
【図１３】本発明の一実施形態に従った後続処理段階での図１２の半導体デバイスを示す図である。
【図１４】本発明の一実施形態に従った後続処理段階での図１３の半導体デバイスを示す図である。
【図１５】本発明の一実施形態に従った後続処理段階での図１４の半導体デバイスを示す図である。
【発明を実施するための形態】
【０００８】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は同様の要素を示す。図中の要素は簡潔さと明瞭さのために例示されたものであり、必ずしも寸法通りに描かれていない。
【０００９】
上述のように、ナノ結晶の電荷格納能力はナノ結晶のサイズ、密度、および分布によって影響される。本発明の１つの実施形態において、まず第１の複数のナノ結晶が形成され、第１の複数のナノ結晶の形成の後、第１の複数のナノ結晶のナノ結晶同士の間に位置する絶縁材料の領域に第２の複数のナノ結晶のナノ結晶が形成されるように第２の複数のナノ結晶が形成される。
【００１０】
図１は、半導体基板１２の表面の上方の第１絶縁層１４および第１絶縁層１４の上方の半導体層１６の形成の後の半導体デバイス１０を示す。半導体基板１２は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。第１絶縁層１４は、例えば、成長または堆積によって基板１２の上方に形成され、半導体層１６は、例えば化学気相成長（ＣＶＤ）を使用することによって、絶縁層１４の上方に堆積される。半導体層１６は、連続膜であってもよいし、離散的な膜であってもよい。１つの実施形態において、第１絶縁層は酸化物を含んでおり、第１誘電体層又は底部誘電体層と呼ばれることもある。１つの実施形態において、半導体層１６は、シリコン（例えば、アモルファスシリコン）、ゲルマニウム、などのような半導体材料を含む。他の例では、半導体層１６は金属を含んでもよい。
【００１１】
図２は、アニール１８が実行される後続処理段階での半導体デバイス１０を示す。半導体層１６は、第１の複数のナノ結晶２６（図３に示す）を形成するためにアニールされる。１つの実施形態において、アニールは約６００〜９５０℃の範囲の温度で実行される。１つの実施形態において、アニールは約７５０℃の温度で実行される。図３に示すように、アニール１８の結果として、ナノ結晶２０〜２４を含む第１の複数のナノ結晶２６が第１絶縁層１４の上方に形成される。１つの実施形態において、第１の複数のナノ結晶２６は、約５０〜１５０オングストロームの範囲内の平均直径を有する。
【００１２】
なお、代替実施形態において、半導体材料の堆積ステップ（例えば、半導体層１６のＣＶＤ）およびそれに続くアニーリングステップ（例えば、アニール１８）は、第１の複数のナノ結晶２６を形成するために所定の反復回数だけ繰り返され得る。例えば、１つの実施形態において、図２のアニール１８の後、第１の複数のナノ結晶２６の密度および／またはサイズを増大させるために、複数のナノ結晶の上方に半導体材料の別の層が（例えば、ＣＶＤによって）堆積されて、別のアニールが実行され得る。また別のさらなる実施形態において、第１の複数のナノ結晶２６を形成するために他の方法が使用されてもよい。例えば、１つの実施形態において、プリフォームされたナノ結晶が第１絶縁層１４の上方に堆積され得る。別の実施形態において、半導体材料が第１絶縁層１４に注入されて、その後、第１の複数のナノ結晶２６を形成するためにアニールされてもよい。この実施形態において、ナノ結晶２０〜２４は絶縁材料によって囲まれてもよい。また、この後続アニールは、例えばデバイスのソースおよびドレイン領域がアニールされる時など、プロセスの後の段階で実行されてもよい。
【００１３】
図４は、第１の複数のナノ結晶２６の上方（ナノ結晶２０〜２４の上方）の第２絶縁層２８の形成の後の半導体デバイス１０を示す。図４に示すように、第１の複数のナノ結晶２６の形成が完了した後、第２絶縁層２８が、例えば堆積によって、第１の複数のナノ結晶２６の上方に形成され得る。１つの実施形態において、第２絶縁層２８は酸化物を含んでおり、上部誘電体層と呼ばれることもある。
【００１４】
図５は、第２絶縁層２８に注入３０が実行される後続処理段階での半導体デバイス１０を示す。１つの実施形態において、注入３０に用いられる注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよいし、または金属を含んでもよい。１つの実施形態において、注入３０は浅い注入であり、注入エネルギーの制御によって、基板１２内まで広がらず且つ第２絶縁層２８内に中心を有するようにされる。
【００１５】
図６は、アニール３２が実行される後続処理段階での半導体デバイス１０を示す。よって、注入３０が実行された後、図７に示す第２の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料が結晶化することをもたらす。よって、図７に示すように、ナノ結晶３５〜３８を含む第２の複数のナノ結晶３４が形成される。ナノ結晶３５〜３８は、ナノ結晶２０〜２３の間に位置する絶縁材料の領域に形成される。なお、ナノ結晶３５〜３８は第２絶縁層２８内の様々な異なる深さに形成されてもよく、それは、例えばエネルギーなどの注入条件によって制御され得る。１つの実施形態において、第２の複数のナノ結晶３４は約３０〜７０オングストロームの範囲内の平均直径を有する。１つの実施形態において、第２の複数のナノ結晶３４の平均直径は第１の複数のナノ結晶２６の平均直径未満である。また、１つの実施形態において、第１および第２の複数のナノ結晶が合わさって、１平方センチメートル（ｃｍ２）あたり約１Ｅ１２ナノ結晶より大きなナノ結晶密度をもたらす。
【００１６】
図８は、第２絶縁層２８の上方の半導体ゲート層４０の形成の後の半導体デバイス１０を示す。１つの実施形態において、半導体ゲート層４０はポリシリコン層である。
【００１７】
図９は、ゲートスタックを形成するように半導体ゲート層４０をパターニングした後、且つ側壁スペーサ４２およびソース／ドレイン領域４４および４６の形成後の、半導体デバイス１０を示す。半導体ゲート層４０はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第１絶縁層１４の部分、第１絶縁材料１４の部分の上方の第１の複数のナノ結晶２６の部分（例えば、ナノ結晶２１および２２を含む）、第１絶縁材料１４の部分の上方の第２の複数のナノ結晶３４の部分（例えば、ナノ結晶３６および３７を含む）、第１および第２の複数のナノ結晶の上方の第２絶縁層２８の部分、および第２絶縁層２８の部分の上方の半導体ゲート層４０の部分を含む。ゲートスタックの形成後、側壁スペーサ４２がゲートスタックを囲んで形成され、ソース／ドレイン領域４４および４６が、ゲートスタックの側壁に横方向に隣接して、基板１２内に形成され得る。よって、１つの実施形態において、図９の半導体デバイス１０は、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【００１８】
なお、第１の複数のナノ結晶の形成に続いての第２の複数のナノ結晶（例えば、ナノ結晶３６および３７）の形成は、第１の複数のナノ結晶のナノ結晶（例えば、ナノ結晶２１および２２）の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶（第１および第２の複数のナノ結晶の両方）内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されたサイクル耐性をもたらし得る。また、第１の複数のナノ結晶２６および第２の複数のナノ結晶３４は異なる材料から形成され得ることに注意されたい。
【００１９】
図１０は、半導体基板５２の表面の上方の第１絶縁層５４および第１絶縁層５４の上方の第１の複数のナノ結晶５３の形成後の半導体デバイス５０を示す。半導体基板５２は、例えばガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、およびこれらのものの組み合わせのような、如何なる半導体材料または材料の組み合わせであってよい。１つの実施形態において、第１絶縁層５４は酸化物を含んでおり、第１誘電体層または底部誘電体層と呼ばれることもある。第１の複数のナノ結晶５３は、シリコンまたはゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。１つの実施形態において、第１の複数のナノ結晶５３（ナノ結晶５５〜５９を含む）は、第１の複数のナノ結晶２６に関して図１〜３を参照して説明したようにして、第１絶縁層５４の上方に形成される。すなわち、例えば、半導体材料（例えば、アモルファスシリコン）の層が第１絶縁層５４の上方に堆積され（例えば、ＣＶＤによって）、その後、アニール（上述のアニール１８と同様）が実行されてもよい。この半導体材料の堆積および後続アニールも、第１複数のナノ結晶５３を形成するために、必要に応じて、所定の反復回数だけ繰り返され得る。他の例では、第１の複数のナノ結晶５３を形成するために他の方法が使用されてもよい。例えば、プリフォームされたナノ結晶が第１絶縁層５４の上方に堆積され得る。
【００２０】
図１１は、注入エネルギーによって制御される深さで第１絶縁層５４に注入６０が実行される後続処理段階での半導体デバイス５０を示す。１つの実施形態において、注入６０に使用される注入材料は、例えばシリコン、ゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。１つの実施形態において、注入６０は、基板５２内には広がらない浅い注入である。また、注入６０の注入材料は、第１の複数のナノ結晶５３を形成するために使用される材料と異なる材料であってよいことに注意されたい。また、注入６０において、第１の複数のナノ結晶５３、例えばナノ結晶５５〜５９、は注入中にマスクとして機能し、それにより、注入材料は、ナノ結晶同士の間のナノ結晶の真下ではないところに位置する第１絶縁層５４の領域に行き着くことになる。
【００２１】
図１２は、アニール６２が実行される後続処理段階での半導体デバイス５０を示す。よって、注入６０が実行された後、図１３に示す第２の複数のナノ結晶を形成するために、注入材料がアニールされる。例えば、このアニールは、注入材料からなるナノ結晶を形成するように注入材料を結晶化することをもたらす。よって、図１３に示すように、ナノ結晶６４〜６７を含む第２の複数のナノ結晶６３が第１絶縁層５４内に形成される。ナノ結晶５５〜５９が注入６０の間マスクとして機能して、注入材料がナノ結晶自体の下に行き着くことを実質的に防止するので、ナノ結晶６４〜６７は、ナノ結晶５５〜５９間に位置する絶縁材料の領域に形成される。なお、ナノ結晶６４〜６７は第１絶縁層５４内の様々な異なる深さに形成され得ることを注意されたい。また、第２の複数のナノ結晶６３は第１の複数のナノ結晶５３の下の層（第１絶縁層５４）内に配置されるので、第２の複数のナノ結晶６３は第１の複数のナノ結晶５３の下方に配置される。１つの実施形態において、第２の複数のナノ結晶６３は約３０〜７０オングストロームの範囲内の平均直径を有する。１つの実施形態において、第２の複数のナノ結晶５３の平均直径は第１の複数のナノ結晶５３の平均直径未満である。また、１つの実施形態において、第１および第２の複数のナノ結晶が合わさって、１平方センチメートル（ｃｍ２）あたり約１Ｅ１２ナノ結晶より大きなナノ結晶の密度をもたらす。
【００２２】
なお、第１の複数のナノ結晶５３が注入６０の間マスクとして作用するので、堆積による第１の複数のナノ結晶５３の形成は、第１の複数のナノ結晶５３の形成および得られる密度の、改善された制御を可能にし得る。斯くして、第２の複数のナノ結晶６３のナノ結晶は、第１の複数のナノ結晶５３のナノ結晶に過度に接近して配置されずに、第１の複数のナノ結晶５３のナノ結晶間に位置する絶縁材料の領域に形成される可能性が高くなる。また、注入６０の間、注入６０に使用される注入材料に依存して、第１の複数のナノ結晶５３のナノ結晶はサイズを増加し得る。
【００２３】
図１４は、第１の複数のナノ結晶５３の上方（ナノ結晶５５〜５９の上方）の第２結晶絶縁層６８の形成および第２絶縁層６８の上方の半導体ゲート層７０の形成の後の半導体デバイス５０を示す。図１４に示すように、第１絶縁層５４の上方の第１の複数のナノ結晶５３の形成および第１絶縁層５４内の第２の複数のナノ結晶６３の形成が完了した後、第２絶縁層６８が、例えば堆積によって、第１の複数のナノ結晶５３の上方に形成され得る。１つの実施形態において、第２絶縁層６８は酸化物を含んでおり、上部誘電体層と呼ばれることもある。また、１つの実施形態において、半導体ゲート層７０はポリシリコン層である。
【００２４】
図１５は、ゲートスタックを形成するように半導体ゲート層７０をパターニングした後、且つ側壁スペーサ７２およびソース／ドレイン領域７４および７６の形成の後の、半導体デバイス５０を示す。半導体ゲート層７０はゲートスタックを形成するようにパターニングされ、ここで、ゲートスタックは、第１絶縁層５４の部分、第１絶縁層５４内の第２の複数のナノ結晶６３の部分（例えば、ナノ結晶６５および６６を含む）、第１絶縁層５４の部分の上方の第１の複数のナノ結晶５３の部分（例えば、ナノ結晶５６および５７を含む）、第１の複数のナノ結晶５３の部分の上方の第２絶縁層６８の部分、および第２絶縁層６８の部分の上方の半導体ゲート層７０の部分を含む。ゲートスタックの形成後、側壁スペーサ７２がゲートスタックを囲んで形成され、ソース／ドレイン領域７４および７６が、ゲートスタックの側壁に横方向に隣接して、基板２２内に形成され得る。よって、１つの実施形態において、図１５の半導体デバイスは、実質的に完成された半導体デバイスであり、例えば、不揮発性メモリセルの不揮発性ストレージデバイスとして使用され得る。
【００２５】
なお、第１の複数のナノ結晶の形成に続いての第２の複数のナノ結晶（例えば、ナノ結晶６５および６６）の形成は、第１の複数のナノ結晶のナノ結晶（例えば、ナノ結晶５６および５７）の間に存在する絶縁材料の空間を減少させる。斯くして、より大きな電荷量をナノ結晶（第１および第２の複数のナノ結晶の両方）内に格納することが可能であり、同時に、ナノ結晶間の絶縁材料内にトラップされ得る電子の量が減少される。これは、例えば、メモリセルの向上された性能および向上されるたサイクル耐性をもたらし得る。また、第１の複数のナノ結晶５３および第２の複数のナノ結晶６３は異なる材料から形成されてもよい。
【００２６】
ここまでで認識されるように、第１の複数のナノ結晶の形成後に、第２複数のナノ結晶が、第１の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域内に形成される、半導体デバイスを形成する方法が提供される。１つの実施形態において、第２の複数のナノ結晶は、底部誘電体層または上部誘電体層のような絶縁材料の領域に注入材料を注入し、次に、注入材料をアニールすることによって形成される。斯くして、第２の複数のナノ結晶は、（第１および第２の複数のナノ結晶の双方の）トータルのナノ結晶の密度を増大させ、よって、性能およびサイクル耐性を高め得る。
【００２７】
ここでは具体的な実施の形態を参照しながら本発明を説明した。しかし、添付の特許請求の範囲で定められる本発明の範囲を逸脱することなく、様々な修正及び変更が加えられ得ることが理解されよう。例えば、第１の複数のナノ結晶のナノ結晶間に位置する絶縁材料の領域に形成される第２の複数のナノ結晶は、底部誘電体層または上部誘電体層のいずれに配置されてもよい。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものである。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【００２８】
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上方」、「下方」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【００２９】
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【００３０】
以下は、本発明の様々な実施形態である。
【００３１】
項目１は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第１絶縁層を形成するステップと、前記第１絶縁層上に第１の複数のナノ結晶を形成するステップと、前記第１複数のナノ結晶の上方に第２絶縁層を形成するステップと、前記第２絶縁層に第１材料を注入するステップと、前記第１材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップとを含む。項目２は項目１の方法を含み、前記第１の複数のナノ結晶を形成するステップは、前記第１絶縁層上に第２材料を堆積するステップと、前記第２材料をアニールして前記第１の複数のナノ結晶を形成するステップとを含む。項目３は項目２の方法を含み、前記第２材料は半導体材料または金属を含み得る。項目４は項目２の方法を含み、前記第２材料はアモルファスシリコンである。項目５は項目１の方法を含み、前記第２絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとをさらに含む。項目６は項目１の方法を含み、前記第１材料をアニールするステップは、約６００と９５０℃との間の温度で前記第１材料をアニールすることを含む。項目７は項目１の方法を含み、前記第１および第２の複数のナノ結晶が合わさって、１平方センチメートル（ｃｍ２）あたり約１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する。項目８は項目１の方法を含み、前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する。項目９は項目１の方法を含み、前記第１および第２の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【００３２】
項目１０は半導体デバイスを形成する方法を含み、該方法は、基板を設けるステップと、前記基板の表面の上方に第１絶縁層を形成するステップと、前記第１絶縁層上に第１材料を堆積するステップと、前記第１材料をアニールして第１の複数のナノ結晶を形成するステップと、前記第１の複数のナノ結晶の上方に第２絶縁層を形成するステップと、前記第２絶縁層に第２材料を注入するステップと、前記第２材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップとを含む。項目１１は項目１０の方法を含み、前記第１材料を堆積するステップおよび前記第１材料をアニールするステップは、所定の反復回数、前記第１材料を堆積およびアニールするステップを含む。項目１２は項目１０の方法を含み、前記第２絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップと、をさらに含む。項目１３は項目１０の方法を含み、前記第１材料をアニールするステップは、約６００と９５０℃との間の温度で前記第１材料をアニーリングすることを含み、前記第２材料をアニールするステップは、約６００と９５０℃との間の温度で前記第２材料をアニーリングすることを含む。項目１４は項目１０の方法を含み、前記第１および第２の複数のナノ結晶が合わさって、１平方センチメートル（ｃｍ２）あたり１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する。項目１５は項目１０の方法を含み、前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する。項目１６は項目１０の方法を含み、前記第１および第２の複数のナノ結晶は不揮発性メモリセルにおける電荷格納部を提供する。
【００３３】
項目１７は半導体デバイスを形成する方法を含み、該方法は、半導体基板を設けるステップと、前記基板の表面の上方に第１絶縁層を形成するステップと、前記第１絶縁層上にアモルファスシリコンを堆積するステップと、前記アモルファスシリコンをアニールして第１の複数のナノ結晶を形成するステップと、前記第１の複数のナノ結晶の上方に第２絶縁層を形成するステップと、前記第２絶縁層に半導体材料を注入するステップと、前記半導体材料をアニールして前記第２絶縁層内に第２の複数のナノ結晶を形成するステップと、前記第２絶縁層の上方にポリシリコン層を形成するステップと、不揮発性メモリセルのゲートスタックを形成するように前記ポリシリコン層をパターニングするステップとを含む。項目１８は項目１７の方法を含み、前記第１の複数のナノ結晶は約５０〜１５０オングストロームの間の平均直径を有し、前記第２の複数のナノ結晶は約３０〜７０オングストロームの間の平均直径を有する。項目１９は項目１７の方法を含み、前記アモルファスシリコンを堆積するステップおよび前記アモルファスシリコンをアニールするステップは、所定の反復回数、アモルファスシリコンを堆積およびアニールするステップを含む。項目２０は項目１７の方法を含み、前記第１および第２の複数のナノ結晶が合わさって、１平方センチメートル（ｃｍ２）あたり約１Ｅ１２ナノ結晶より高いナノ結晶密度を提供する。
【符号の説明】
【００３４】
１０  半導体デバイス
１２、５２  基板
１４、２８、５４、６８  絶縁層
１６  半導体層
１８、３２、６２  アニール
２０−２４、２６、５３、５５−５９  （第１の）ナノ結晶
３０、６０  注入
３４−３８、６３−６７  （第２の）ナノ結晶
４０、７０  ゲート層
４２、７２  側壁スペーサ
４４、４６、７４、７６  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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