(57)【要約】      （修正有）【課題】素子ばらつきの影響を受けずに高精度な基準電圧を発生する回路を提供することを目的とする。【解決手段】半導体接合に異なる電流密度の電流を流す手段と、その差電圧に比例する電圧を複数の容量の並列接続に充電する手段と、次にかかる容量を直列接続につなぎ変えて電圧を発生する手段と、必要に応じ、半導体接合の電圧を複数の容量の直列接続に充電する手段と、次にかかる容量を並列接続につなぎ変えて、半導体接合の電圧に比例する電圧を発生させる手段と、かかる電圧と上記電圧を加算する手段を有する。上記差電圧として、複数の半導体接合もしくは複数の定電流源を有し、第一の個数並列接続したときの電圧を充電する手段と、第二の個数並列接続したときの電圧との差とし、必要に応じ第一もしくは第二の個数選択の際に複数の組み合せを順次選択する。【選択図】図５
2012059081.tif 000002
【特許請求の範囲】
【請求項１】
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧を基準電圧の少なくとも一部として利用する基準電圧発生回路において、
複数の容量からなる第一の容量群と、
かかる容量を前記差電圧に並列に接続する第一のスイッチ手段群と、
前期第一の容量群を直列接続に切り替える第二のスイッチ手段群とを有し、
前期第一の容量群の直列接続に生ずる電圧を前記「出力の少なくとも一部」とすることを特徴とする基準電圧発生回路。
【請求項２】
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、前記もしくは別の半導体接合に生ずる順方向電圧に比例する電圧の和からなる基準電圧発生回路において、
複数の容量からなる第一の容量群と、
かかる第一の容量群を前記差電圧に並列に接続する第一のスイッチ手段群と、
前期第一の容量群を直列接続に切り替える第二のスイッチ手段群とを有し、
前期第一の容量群の直列接続に生ずる電圧と、前記「前記もしくは別の半導体接合に生ずる電圧に比例する電圧」の和からなることを特徴とする基準電圧発生回路。
【請求項３】
前項の基準電圧発生回路において、 
複数の容量からなる第二の容量群と、
かかる第二の容量群を、前記もしくは別の半導体接合に生ずる電圧に直列に接続する第三のスイッチ手段群と、
前期第二の容量群を並列接続に切り替える第四のスイッチ手段群とを付加し、
かかる第四のスイッチ手段の両端の容量の並列電圧を、前項の「半導体接合に生ずる電圧に比例する電圧」とすることを特徴とする基準電圧発生回路。
【請求項４】
前３項の基準電圧発生回路において、
複数の半導体接合と、
第一の定電流源と、かかる第一の定電流源に、
前記半導体接合を第一及び第二の個数で選択的に並列接続する第五のスイッチ手段群と、
かかるスイッチ手段群を介して前記第一の個数の半導体接合の電圧を充電する第三の容量とを有し、
前記第五のスイッチ手段群を切替えて前記第二の個数の半導体接合の電圧を発生させ、
かかる電圧と前記第三の容量の電圧との差電圧を、前記各項の「半導体接合に異なる電流密度の電流を流したときの差電圧」とすることを特徴とする基準電圧発生回路。
【請求項５】
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、前記もしくは別の半導体接合に生ずる電圧に比例する電圧の和からなる基準電圧発生回路において、
複数の半導体接合と、
第一の定電流源と、かかる第一の定電流源に、
前記半導体接合を第一及び第二の個数で選択的に並列接続する第五のスイッチ手段群と、
かかるスイッチ手段群を介して前記第一の個数の半導体接合の電圧を充電する第三の容量とを有し、
前記第五のスイッチ手段群を切替えて前記第二の個数の半導体接合の電圧を発生させ、
かかる電圧と前記第三の容量の電圧との差電圧を、前記「半導体接合に異なる電流密度の電流を流したときの差電圧」とすることを特徴とする基準電圧発生回路。
【請求項６】
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、前記もしくは別の半導体接合に生ずる電圧に比例する電圧の和からなる基準電圧発生回路において、
半導体接合と、
複数の定電流源と、
かかる複数の定電流源を第三及び第四の個数で選択的に前記半導体接合に並列接続する
第六のスイッチ手段群と、
かかるスイッチ手段群を介して前記第三の個数の定電流源印加時の前記半導体接合の電圧を
充電する第四の容量とを有し、
前記第六のスイッチ手段群を切替えて前記第四の個数の定電流源印加時の前記半導体接合の電圧を発生させ、
かかる電圧と前記第四の容量の電圧との差電圧を、前記「半導体接合に異なる電流密度の電流を流したときの差電圧」とすることを特徴とする基準電圧発生回路。
【請求項７】
前３項の基準電圧発生回路において、
個数選択する際の少なくとも一方は、同一個数ながら異なる素子を選択する組合せを複数種類用意し、これらを順次選択することで、時間的に平均化することを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準電圧発生回路に関し、特に絶対温度に比例した基準電圧と、それを用いてゼロを含む任意の温度係数を持つ基準電圧の発生回路に関する。
【背景技術】
【０００２】
従来からバンドギャップリファレンスと称される基準電圧発生回路が知られている。これは例えばシリコン半導体ＰＮ接合（以下「接合」という）に生ずる電圧が常温で約０．7Ｖ、約−２ｍＶ／℃という負の温度係数を持つことと、接合に流れる電流密度を変えた対を作るとその電位差が絶対温度に比例する正の温度係数になるので、それを所定の抵抗比で増幅して前記接合の電圧と加算して温度係数を相殺する回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許公開２００２−３０４２２４「電圧発生回路および電圧発生方法」  発明者  菅原光俊
【特許文献２】特開平２−０１２５０９「定電圧回路」  発明者  菅原光俊
【特許文献３】ＵＳＰ  ６，３８４，５８６”Ｒｅｇｕｌａｔｅｄ  Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｇｅｎａｔｉｏｎ  Ｃｉｒｃｕｉｔ”  ｉｎｖｅｎｔｏｒ  ＭｉｔＳｕｔｏＳｈｉＳｕｇａｗａｒａ
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７は特許文献１に記載した本願発明者の発明になる従来のＣＭＯＳ型バンドギャップリファレンス回路であり、ＣＭＯＳプロセスでも作れ、かつシリコンのバンドギャップ電圧約１．３Ｖよりも低電圧の温度係数がほぼゼロの基準電圧も発生できる基準電圧発生回路である。
【０００５】
以下、簡単に原理と動作説明をする。
電流源Ｉ１により接合Ｄ１に生ずる電圧ＶＤ１の関係は
Ｉ１＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ１÷（ｋ×Ｔ））
で与えられる。ここでＩｓはプロセスと接合の大きさで決まる飽和電流、ｑは電子の電荷、ｋはボルツマン係数、Ｔは絶対温度である。同様に電流源Ｉ２により接合Ｄ２に生ずる電圧ＶＤ２は
Ｉ２＝ｍ×Ｉｓ×ｅｘｐ（ｑ×ＶＤ２÷（ｋ×Ｔ））
で与えられる。ここでＩｓは集積回路上ではほぼ等しく、ｍは電流密度比である。この二式から
ＶＤ１−ＶＤ２＝（ｋ×Ｔ÷ｑ）×ｌｎ（ｍ×Ｉ１÷Ｉ２）
となり、絶対温度に比例する電圧が得られる。例えば、接合Ｄ２の面積をＤ１の１０倍とし、Ｉ１＝Ｉ２とすれば、常温Ｔ＝３００°Ｋで、Ｖ１−Ｖ２≒６０ｍＶとなる。
【０００６】
これを差動アンプＡ１で、その入力電圧差がゼロに近づくように負帰還をかけることにより、抵抗Ｒ１の両端がＶＤ１−ＶＤ２に限りなく等しくなる。従ってオームの法則により
Ｉ２＝（ＶＤ１−ＶＤ２）÷Ｒ１
となる。
一方、バイアス電流源Ｉ４によって接合Ｄ３に生ずる電圧ＶＤ３を、抵抗Ｒ２とＲ３で分圧し、そこにＩ２のｎ倍の電流Ｉ３を流入させると、テブナンの定理により、出力電圧
Ｖｏｕｔ＝ＶＤ３×Ｒ３÷（Ｒ２＋Ｒ３）＋Ｉ３×（Ｒ２／／Ｒ３）
が得られる。ここで／／は抵抗の並列を示し、Ｒ２／／Ｒ３≡Ｒ２×Ｒ３÷（Ｒ２＋Ｒ３）である。
Ｖｏｕｔ＝Ｖ３×Ｒ３÷（Ｒ２＋Ｒ３）＋Ｒ２×Ｒ３÷（Ｒ２＋Ｒ３）÷Ｒ１×ｎ×ｋ×Ｔ×ｌｎ（ｍ）÷ｑ
となる。
第一項目は接合の温度特性に比例する負の温度特性を持ち、第二項目は絶対温度に比例する正の温度係数を持つので、Ｒ１，Ｒ２，Ｒ３，ｍを適正に選ぶことにより負、ゼロ、正の任意の温度係数を持つ電圧が得られる。
工業的にはゼロが頻繁に使われ、正や負の温度係数を補正する等の目的で用いることもある。
【０００７】
例えば、接合Ｄ２の面積をＤ１の１０倍とし、Ｉ１＝Ｉ２＝Ｉ３，Ｒ２＝Ｒ３＝１０×Ｒ１とすれば、ｍ＝１０，ｎ＝１となり、常温Ｔ＝３００°Ｋのとき、第一項目は接合の電圧の半分で約３５０ｍＶで−１ｍＶ／℃となり、第二項は約３００ｍＶで＋１ｍＶ／℃となる。合わせて約６５０ｍＶで温度係数が相殺されてほぼゼロにできる。
【０００８】
この回路を集積回路に作るとき、プロセス上のバラツキに充分配慮するが、接合Ｄ１とＤ２の飽和電流Ｉｓや面積比ｍ、差動アンプのオフセット、電流源の電流比、抵抗比等の微小ばらつきによって、１０ｍＶ台がんばってもｍＶ程度の誤差や温度変動を許容せざるを得なかった。また差動アンプのオフセットは温度係数を持ち、抵抗はパッケージに封入した際に応力の影響を受けやすい等、出力電圧と温度係数の高精度化には限界があった。
この回路に限らず、ほぼ全てのバンドギャップリファレンス回路が類似の方式なので、同様な課題を持っていた。
【発明の効果】
【０００９】
本発明を適用すれば、抵抗比に依らずに絶対温度に比例する所望の基準電圧を発生することができ、かつ接合に生ずる電圧に比例する電圧と組み合わせて、ゼロを含む所望の温度特性を持つ基準電圧を発生することができる。素子バラツキの影響を低減することもできる。
また、本願発明の一例として、電源電圧わずか０．５Ｖでも出力約０．４Ｖの温度係数ゼロの基準電圧発生回路を実現できる。
【課題を解決するための手段】
【００１０】
本発明は、差動アンプも抵抗比も用いず、代わって、集積回路上で比較的相対精度が良い容量比を用いることで、接合の電流密度差に依る電圧を作る。必要に応じ、接合の電圧に比例する電圧も、比較的相対精度が良い容量比を用いて実現する。
さらに高精度化する場合には、電流密度差を作り出す素子を順次切替えて、時間的に平均化し、精度を高める。
【００１１】
本発明の基準電圧発生手段を列記すると、
１．接合に異なる電流密度の電流を流したときの差電圧に比例する電圧を、まず複数の容量の並列接続に充電し、次にかかる容量を直列接続につなぎ変えた電圧を発生する手段を有する。
２．必要に応じ、まず接合の電圧を複数の容量の直列接続に充電し、次にかかる容量を並列接続につなぎ変えて、接合の電圧に比例する電圧を発生し、前記１．の電圧と加算する手段を有する。
３．まず複数の接合を第一の個数（例えば１０個）並列接続し、定電流を流して生ずる電圧を、容量に充電する。次に接合を第二の個数（例えば１個）の並列接続に切替えて生ずる電圧と前記容量に充電された電圧との差電圧を作る手段を有する。
あるいは、まず複数の定電流源のうち、第一の個数（例えば１個）並列接続し、定電流を流して生ずる電圧を、容量に充電する。次に定電流源の個数を（例えば１０個に）切替えて生ずる電圧と前記容量に充電された電圧との差電圧を作る手段を有する。
４． さらに前記３．の少なくとも一方の個数（例えば１個）を選択する際に、同一個数ながら複数の異なる素子を複数組み合せ用意し、順次切替えて、時間的に平均値をとる手段を有してもよい。
上記の全部もしくは一部を適用する。
【発明を実施するための形態】
【実施例１】
【００１２】
図１は、本発明の第一の実施例である。
電流源Ｉ０により接合Ｄ０に生ずる電圧ＶＤ１の関係は
Ｉ０＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ１÷（ｋ×Ｔ））
で与えられる。ここでＩｓはプロセスと接合の大きさで決まる飽和電流、ｑは電子の電荷、ｋはボルツマン係数、Ｔは絶対温度である。同様に電流源Ｉ１により接合Ｄ１〜Ｄ１０の並列接続に生ずる電圧ＶＤ２の関係は
Ｉ１＝１０×Ｉｓ×ｅｘｐ（ｑ×ＶＤ２÷（ｋ×Ｔ））
で与えられる。ここで集積回路上でＩｓは、個々の同一サイズの接合ではほぼ等しい。この二式から
ＶＤ１−ＶＤ２＝（ｋ×Ｔ÷ｑ）×ｌｎ（１０×Ｉ０÷Ｉ１）
となり、絶対温度Ｔに比例する電圧が得られる。
ここで個々の接合面積を等しくし、Ｉ０＝Ｉ１とすれば、常温Ｔ＝３００°Ｋで、Ｖ１−Ｖ２≒６０ｍＶとなる。ここまでは従来例と同様である。
【００１３】
ここでスイッチ手段Ｓ３０ａ〜Ｓ３９ａとＳ３０ｂ〜Ｓ３９ｂを閉じて、容量Ｃ２０〜Ｃ２９を並列接続し、その両端に前記のＶＤ１とＶＤ２の差電圧を充電する。次にスイッチ手段Ｓ３０ａ〜Ｓ３９ａとＳ３１ｂ〜Ｓ３９ｂを開き、スイッチ手段Ｓ４０〜Ｓ４９を閉じ、容量Ｃ２０〜Ｃ２９を直列接続に切り替える。Ｓ３０ｂは閉じたままでよい。Ｃ２０〜Ｃ２９の容量値が等しい場合、電荷保存則により、Ｃ２０〜２９の直列接続の両端には、１０×（ＶＤ１−ＶＤ２）の電圧が現れる。この電圧は、従来例と同様に、約６００ｍＶで絶対温度に比例し常温で＋２ｍＶ／℃の温度特性を持つ電圧である。この電圧をＳ３０ｂを介して、約−２ｍＶ／℃の温度特性を持つ接合Ｄ１〜Ｄ１０の並列接続に生ずる電圧ＶＤ２（ほぼ０．7Ｖ）と加算し、基準電圧Ｖｏｕｔとして出力する。約１．３Ｖで温度特性ゼロの基準電圧となる。
なお、スイッチ手段として、ＭＯＳトランジスタを使うのが極めて一般的である。
また容量Ｃ２０〜Ｃ２９の少なくとも１つの容量値を他と変えることにより、１０倍以外の端数を含む倍率に変更することが出来る。あるいは定電流源Ｉ０とＩ１の比をずらすことにより、１０倍以外の端数を含む倍率に変更することが出来る。
【００１４】
この回路は抵抗素子を使っていないため、抵抗のばらつきや、抵抗の応力変動の影響を一切受けない。一般に集積回路上では容量のばらつきは抵抗のそれより少なく、応力の影響も受けないので、図１の回路は、抵抗を使った従来のバンドギャップリファレンス回路よりばらつきの少ない基準電圧回路である。
【実施例２】
【００１５】
図２は、本発明の第二の実施例である。
ＰＮＰトランジスタＱ０〜Ｑ８は、それぞれコレクタとベースを接続しており、ベース・エミッタ間の接合の順方向電圧に応じたエミッタ電流が流れる等価ダイオード動作することが広く知られている。そして通常のＭＯＳプロセスで追加工程無しで、Ｐ型基板をコレクタ、Ｎ型ウェルをベース、Ｐ型拡散領域をエミッタとするＰＮＰトランジスタを作ることが出来るので、これを用いるのが一般的であるが、特にそれのみ限定するものではない。
電流源Ｉ０によりベース・エミッタ間の接合Ｑ０に生ずる電圧ＶＤ１の関係は
Ｉ０＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ１÷（ｋ×Ｔ））
で与えられる。
ここでＩｓはプロセスと接合の大きさで決まる飽和電流、ｑは電子の電荷、ｋはボルツマン係数、Ｔは絶対温度である。同様に電流源Ｉ１により接合Ｑ１〜Ｑ７の並列接続に生ずる電圧ＶＤ２の関係は
Ｉ１＝８×Ｉｓ×ｅｘｐ（ｑ×ＶＤ２÷（ｋ×Ｔ））
で与えられる。電流源Ｉ２により接合Ｑ８の並列接続に生ずる電圧ＶＤ３は
Ｉ２＝Ｉｓ×ｅｘｐ（ｑ×ＶＤ３÷（ｋ×Ｔ））
で与えられる。ここで集積回路上でＩｓは、個々の同一サイズの接合ではほぼ等しい。この第一及び第二の式から
ＶＤ１−ＶＤ２＝（ｋ×Ｔ÷ｑ）×ｌｎ（８×Ｉ０÷Ｉ１）
となり、絶対温度Ｔに比例する電圧が得られる。ここで個々の接合面積を等しくし、Ｉ０＝Ｉ１とすれば、常温Ｔ＝３００°Ｋで、Ｖ１−Ｖ２≒５４ｍＶとなる。
【００１６】
ここでスイッチ手段Ｓ３０ａ〜Ｓ３３ａとＳ３０ｂ〜Ｓ３３ｂを閉じて、容量Ｃ２０〜Ｃ２３を並列接続し、その両端に前記のＶＤ１とＶＤ２の差電圧を充電する。
次にスイッチ手段Ｓ３０ａ〜Ｓ３３ａとＳ３１ｂ〜Ｓ３３ｂを開き、スイッチ手段Ｓ４０〜Ｓ４３を閉じ、容量Ｃ２０〜Ｃ２３を直列接続に切り替える。Ｃ２０〜Ｃ２３の容量値が等しい場合、電荷保存則により、Ｃ２０〜２３の直列接続の両端には、４×（ＶＤ１−ＶＤ２）の電圧である２１６ｍＶが現れる。この電圧は絶対温度に比例するので３００°Ｋで、０．７２ｍＶ／℃である。
一方、等価ダイオードＱ８と電流源Ｉ２により生ずる接合の順方向電圧は、例えば約７２０ｍＶで、常温で−２．１ｍＶ／℃の温度特性を持つと仮定する。ここでスイッチ手段Ｓ２０ｃ，Ｓ２１ｃ，Ｓ２２ｃ，Ｓ２２ｂを閉じて、容量Ｃ１０，Ｃ１１，Ｃ１２を直列接続し、その両端に前記の等価ダイオードＱ８に生じた電圧を充電する。次にスイッチ手段Ｓ２０ｃ，Ｓ２１ｃ，Ｓ２２ｃを開き、スイッチ手段Ｓ２０ａ〜Ｓ２２ａとＳ２０ｂ〜Ｓ２２ｂを閉じ、容量Ｃ１０〜Ｃ１２を並列接続に切り替える。Ｃ１０〜Ｃ１２の容量値が等しい場合、電荷保存則により、Ｃ１０〜Ｃ１２の並列接続の両端には、等価ダイオードＱ８の順方向電圧約７２０ｍＶ÷３の電圧である約２４０ｍＶが現れる。この温度係数は約−０．７ｍＶ／℃である。この電圧と、前記Ｃ２０〜２３の直列接続の両端の電圧を加算すると、４５６ｍＶで、温度係数が０．０２ｍＶ／℃と極めて小さい電圧を作ることができる。
Ｉ０，Ｉ１，Ｉ２の電流比、もしくはＣ１０〜Ｃ１２，Ｃ２０〜Ｃ２３の容量比のいずれかを少しずらすことにより、温度係数をちょうどゼロにすることもできる。
この加算された電圧で負荷容量Ｃｏを繰り返し繰り返し充電すると、やがてＣｏの電圧つまり出力Ｖｏｕｔは加算された電圧まで充電され、その電圧で一定になる。つまりほぼ直流電圧が得られる。
【００１７】
さらに本実施例では、容量Ｃｉとスイッチ手段Ｓ０１〜Ｓ０４からなる昇圧回路を有している。この動作は、まずスイッチ手段Ｓ０１とＳ０４を閉じ、容量Ｃｉを電源電圧ＶＤＤまで充電する。次にスイッチ手段Ｓ０１とＳ０４を開き、スイッチ手段Ｓ０２とＳ０３を閉じて、電源電圧ＶＤＤ自身に容量Ｃｉの充電電圧を加算する。これにより定電流源Ｉ０，Ｉ１，Ｉ２の共通端は電源電圧ＶＤＤのほぼ２倍の電圧になる。例えばＶＤＤ＝０．５Ｖであっても、この回路より電流源Ｉ０，Ｉ１，Ｉ２の共通端は約１Ｖとなり、等価ダイオード（約０．７Ｖ）を駆動するに充分である。
なお、容量Ｃｉが電流源Ｉ０，Ｉ１，Ｉ２を駆動しているときに容量Ｃ１０〜Ｃ１２とＣ２０〜Ｃ２３を充電し、容量Ｃｉを充電するときに容量Ｃ１０〜Ｃ１２とＣ２０〜Ｃ２３が容量Ｃｏを充電するよう、交互に切り替えるのが効率的である。
【００１８】
この回路は抵抗素子を使っていないため、抵抗のばらつきや、抵抗の応力変動の影響を一切受けない。一般に集積回路上では容量のばらつきは抵抗のそれより少なく、応力の影響も受けないので、図１の回路は、抵抗を使った従来のバンドギャップリファレンス回路よりばらつきの少ない基準電圧回路である。
特に第二の実施例では、わずか０．５Ｖの電源で、本来のバンドギャップレギュレータの値の約１．３Ｖよりも低い温度係数ゼロ等の定電圧を発生でき、かつほぼ直流電圧が得られる等の効果がある。
【実施例３】
【００１９】
図３は、本発明の第三の実施例である。
まず、定電流Ｉ０をスイッチ手段Ｓ１０〜Ｓ１９を閉じて接合Ｄ０〜Ｄ９の並列接続に流し、このときの接合の両端の電圧ＶＤをスイッチ手段Ｓ２０を閉じて比較的大きな容量Ｃ１０に充電する。次にＳ２０を開き、スイッチ手段Ｓ１０を閉じたまま、Ｓ１１〜Ｓ１９を開く。Ｄ０〜Ｄ９とＳ１０〜Ｓ１９を同一サイズで構成する場合、接合Ｄ０の電流密度は１０倍となり、前述のように接合Ｄ０の電圧は６０ｍＶ増加する。
スイッチ手段Ｓ３０ａ〜Ｓ３９ａとＳ３０ｂ〜Ｓ３９ｂを閉じて、かかる接合Ｄ０の電圧と前記容量Ｃ１０に充電しておいた電圧との差電圧を、容量Ｃ２０〜Ｃ２９の並列接続に充電する。次にＳ３０ａ〜Ｓ３９ａとＳ３１ｂ〜Ｓ３９ｂを開き、スイッチ手段Ｓ４０〜Ｓ４９とスイッチＳ２０とＳ３０ｂを閉じ、容量Ｃ２０〜Ｃ２９を直列接続する。するとＣ２０〜Ｃ２９が等しい場合は、この容量Ｃ２０〜Ｃ２９の直列接続に掛かる電圧はそれぞれに掛かる電圧の１０倍となる。出力Ｖｏｕｔにはこの電圧と、前記定電流Ｉ０を接合Ｄ０〜Ｄ９に流したときの電圧の和となる。
【００２０】
Ｖｏｕｔから流出する電流が無視できる場合、上記スイッチ操作を繰り返すことにより、容量Ｃ１０の充電電圧は前記定電流Ｉ０を接合Ｄ０〜Ｄ９に流したときの電圧に収束し、容量Ｃ２０〜Ｃ２９の充電電圧は前記定電流Ｉ０を接合Ｄ０〜Ｄ９に流したときの電圧に収束し、出力電圧Ｖｏｕｔは、Ｓ４９が閉じたときは、これらの電圧の和に収束する。
前者は常温３００°Ｋで約７００ｍＶで約−２ｍＶ／℃の温度特性を持ち、後者は常温３００°Ｋで約６００ｍＶで絶対温度に比例するため約＋２ｍＶ／℃の温度特性となり、和は約１．３Ｖで温度係数が相殺される。これで従来のバンドギャップリファレンスと呼ばれる回路と同様の電圧と温度係数の出力電圧Ｖｏｕｔを得ることが出来る。
なお上記説明では容量Ｃ１０の値が比較的大きいとして来たが、仮に小さい場合容量比に依る影響が出ることがあるが、この影響を計算に盛り込んで使うことも可能である。
【００２１】
この回路は抵抗素子を使っていないため、抵抗のばらつきや、抵抗の応力変動の影響を受けない。一般に集積回路上では容量のばらつきは抵抗のそれより少なく、応力の影響も受けないので、図１の回路は、抵抗を使った従来のバンドギャップリファレンス回路よりばらつきの少ない基準電圧回路である。
【実施例４】
【００２２】
図３における各スイッチ手段の制御を、図４に示す表に従って切り替えるのが、本発明の第四の実施例である。図４の横１列が各クロックでの設定を示し、０から１９まで順次実行し、再度０から繰り返す。
ここでクロック１，２は、上記第三の実施例で述べた手順でそのものである。また全ての偶数クロックの動作は実施例３と同じなので説明を省略する。
クロック３では、スイッチ手段Ｓ１０の代わりにＳ１１をオンする。そしてクロック２で充電した接合Ｄ０〜Ｄ９の並列接続に生じた電圧を蓄積した容量Ｃ１０の電圧と、接合Ｄ１の電圧との差電圧で、容量Ｃ２０〜Ｃ２９を並列に充電する。
以下同様にクロック５ではＳ１２を、クロック７ではＳ１３を、・・と順次オンする箇所をずらしていく。
こうすることにより、奇数クロックで選択される接合が順次変わる。素子のばらつきで接合Ｄ０〜Ｄ９に生ずる電圧が若干づつ変わるので、それに応じて出力Ｖｏｕｔもクロック毎に変動する。出力Ｖｏｕｔに平滑用容量を繋ぎ（図示せず）、繰り返し繰り返し充電すると、出力電圧はＶｏｕｔの平均値に収束する。このことは偶数クロック時に接合Ｄ０〜Ｄ９の並列接続に生ずる電圧と、奇数クロック時に接合Ｄ０〜Ｄ９の個々に生ずる電圧の平均値との差電圧を、容量Ｃ２０〜Ｃ２９の個数倍したものが、出力電圧Ｖｏｕｔの平滑電圧となることと等価である。
【００２３】
この回路により、出力電圧Ｖｏｕｔの平滑電圧は、個々の接合Ｄ０〜Ｄ９のばらつきの影響を受けない極めて高精度な電圧を得ることができる。
【実施例５】
【００２４】
図５は本発明の第五の実施例である。
図３では接合Ｄ０〜Ｄ９に直列にスイッチ手段Ｓ１０〜Ｓ１９が入っているので、かかるスイッチ手段がオンしたときに電流Ｉ０で生ずる電圧降下が、接合に生ずる電圧に対して無視しうるように、オン抵抗の小さなスイッチ手段が必要だった。
図５では電流Ｉ０を流すスイッチ手段Ｓ１０ａからＳ１６ａと、接合Ｄ０〜Ｄ６に生ずる電圧で容量を充電するスイッチ手段Ｓ１０ｂ〜Ｓ１６ｂとに分離している。こうすることで、スイッチ手段Ｓ１０ａ〜Ｓ１６ａに生ずる電圧降下の影響を無視することができる。
実施例１〜４で述べてきた内容を準用して、簡単に説明をする。図５では、接合の電流密度比１:７で生ずる電位差（ｋＴ／ｑ）ｌｎ（７）＝５０ｍＶを、スイッチ手段Ｓ３０ａ〜Ｓ３５ａ，Ｓ３０ｂ〜Ｓ３５ｂおよびＳ４０〜Ｓ４５からなる容量Ｃ２０〜Ｃ２５の並列・直列切替回路で６倍した３００ｍＶと、スイッチ手段Ｓ２０ａ，Ｓ２１ａ，Ｓ２０ｂ，Ｓ２１ｂ，Ｓ２０ｃ，Ｓ２１ｃによって接合Ｄ０〜Ｄ６の並列に生ずる電圧を容量Ｃ１０とＣ１１の並列・直列切替で１／２にした約３５０ｍＶの和である約６５０ｍＶが出力電圧Ｖｏｕｔとなる。温度係数は前者が絶対温度に比例するので常温３００°Ｋでは＋１ｍＶ／℃となり、後者は約−１ｍＶ／℃となり、相殺し、出力電圧Ｖｏｕｔの温度変化はゼロになる。
実施例４で示したのと同様に、クロック毎にスイッチ手段Ｓ１０ａ〜Ｓ１６ａとＳ１０ｂ〜Ｓ１６ｂを切り替えて接合Ｄ０〜Ｄ６のうちの1個づつを順次選択し、容量Ｃｏで平滑して平均化することで、ばらつきを減らすことも出来る。
【００２５】
この回路も他の実施例度同様に、シリコンのバンドギャップ電圧より低い、温度係数ゼロの電圧を精度良く作れることに加え、スイッチ手段を小型化でき、かつ接合や容量の数を減らせる等の効果がある。
【実施例６】
【００２６】
図６は本発明の第六の実施例である。
本実施例では等価ダイオード特性を示すＱの電流密度を変える手段として、スイッチ手段Ｓ１００〜Ｓ１１７で定電流源Ｉ００〜Ｉ１７の個数を、１８個の場合と１個の場合を選択する。接合Ｑに生ずる電位差（ｋＴ／ｑ）ｌｎ（１８）＝７５ｍＶを、スイッチ手段Ｓ３０ａ〜Ｓ３７ａ，Ｓ３０ｂ〜Ｓ３７ｂ，Ｓ４０〜Ｓ４７からなる容量Ｃ２０〜Ｃ２７の並列・直列切替回路で８倍した６００ｍＶと、接合Ｑに生ずる電圧との和である約１．３Ｖが出力電圧Ｖｏｕｔとなる。
その温度係数は前者が絶対温度に比例するので常温３００°Ｋでは＋２ｍＶ／℃となり、後者は約−２ｍＶ／℃なので、相殺し、出力電圧Ｖｏｕｔの温度変化はゼロになる。
実施例４で示したのと同様に、クロック毎にスイッチ手段Ｓ１００〜Ｓ１１７を、例えば偶数クロック時には全並列、奇数クロック時は順次１個づつ選択するように切り替えて、端子Ｖｏｕｔ以降に接続される平滑回路で平均化することで、ばらつきを減らすことも出来る。
特に図示しないが、温度特性を微調整のためＩ１７を他の０．８倍にする場合を考える。この場合、奇数クロック毎に切り替えるべきはＩ００〜Ｉ１６である。
【００２７】
他の実施例で示した効果に加え、接合の電流密度の切替が容易であり、その電位差が大きいため、よりばらつきに強い回路である。
【産業上の利用可能性】
【００２８】
本発明の各回路は、一般的なＣＭＯＳプロセスで作ることが出来、個別素子のバラツキに依らないため、これまでよりも精度が良いバンドギャップレギュレータを実現できることは、ＬＳＩ産業に取って有用である。
特に電源電圧わずか０．５Ｖでも動作可能なバンドギャップレギュレータが実現できたことは特筆すべきであり、今後の微細化に伴う電源電圧低下時にも対応できる。
【００２９】
なお、本発明は実施例として例示したものに限定することなく、また任意に組み合わせて実施することも可能である。
また各実施例ではよく使われる温度係数ゼロになるよう接合や容量の個数を選んでいるが、必要によりこれらの個数を変えることで、所望の正又は負の温度係数を持つ基準電圧を発生する回路を構成できる。
【図面の簡単な説明】
【００３０】
【図１】第一の実施例で、高精度な約１．３Ｖで温度係数ゼロの基準電圧発生回路
【図２】第二の実施例で、高精度な４５６ｍＶで温度係数が０．０２ｍＶ／℃の基準電圧発生回路
【図３】第三の実施例で、高精度な約１．３Ｖで温度係数ゼロの基準電圧発生回路
【図４】第四の実施例で、さらに高精度化するための図３の回路のスイッチ手段の動作手順を記載したもの
【図５】第五の実施例で、高精度な約６５０ｍＶで温度係数ゼロの基準電圧発生回路
【図６】第六の実施例で、高精度な約１．３Ｖで温度係数ゼロの基準電圧発生回路
【図７】従来例で、特許文献１に記載された回路図
【符号の説明】
【００３１】
Ｄ０〜Ｄ１０                                半導体接合
Ｑ，Ｑ０〜Ｑ８                              トランジスタ
Ｉ０〜Ｉ２，Ｉ４，Ｉ００〜Ｉ１７            電流源
Ｃｉ，Ｃ１０〜Ｃ１２，Ｃ２０〜Ｃ２９，Ｃｏ  容量
Ｓ０１〜Ｓ０４，Ｓ１０〜Ｓ１９，Ｓ２０      スイッチ手段
Ｓ１０ａ〜Ｓ１６ａ，Ｓ１０ｂ〜Ｓ１６ｂ      スイッチ手段
Ｓ２０ａ〜Ｓ２２ａ，Ｓ２０ｂ〜Ｓ２２ｂ      スイッチ手段
Ｓ２０ｃ〜Ｓ２２ｃ                          スイッチ手段
Ｓ３０ａ〜Ｓ３９ａ，Ｓ３０ｂ〜Ｓ３９ｂ      スイッチ手段
Ｓ４０〜Ｓ４９，Ｓ１００〜Ｓ１１７          スイッチ手段
Ｒ１〜Ｒ３                                  抵抗
Ａ１                                        差動アンプ
ＶＤＤ                                      電源
ＧＮＤ                                      接地
Ｖｏｕｔ                                    出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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