(57)【要約】【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。【解決手段】導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、ＧＩＤＬが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。【選択図】図１４
2012124313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第１領域を覆い、前記第１領域と隣接する第２領域が開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、前記第１領域と第２領域との境界を含む領域にゲート電極を形成する工程と、
熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、
前記ゲート電極の前記第２領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第１領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜は、前記ゲート電極の前記ドレイン領域側の側壁並びに底部、および前記ゲート電極の前記ソース領域側の側壁並びに底部に形成され、
前記ドレイン領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記ソース領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極は、第１方向に所定の幅を有し、前記第１方向と交差する第２方向に延在するように形成され、
前記第１領域と第２領域との境界は、前記所定の幅の中間部に位置し、前記第２方向に延在することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極は、第１方向に所定の幅を有し、前記第１方向と交差する第２方向に延在するように形成され、
前記第１領域と第２領域との境界は、前記所定の幅の中間部より前記ソース領域側に位置し、前記第２方向に延在することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極は、第１方向に所定の幅を有し、前記第１方向と交差する第２方向に延在するように形成され、
前記マスク膜は、前記第１領域上に複数の開口部を有し、
前記複数の開口部の前記第１方向の幅は、前記第２領域の開口の前記第１方向の幅より小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記導電性膜は、シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記不純物イオンは、ｎ型の不純物イオンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記不純物イオンは、ｐ型の不純物イオンであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
第１の素子形成領域と第２の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、導電性膜を形成する工程と、
前記導電性膜上に配置されたマスク膜であって、前記第１の素子形成領域に位置する前記導電性膜の第１領域を覆い、前記第１領域と隣接する第２領域を開口し、さらに、前記第２の素子形成領域を開口したマスク膜を形成する工程と、
前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、
前記導電性膜を選択的に除去することにより、
前記第１の素子形成領域において、前記第１領域と第２領域との境界を含む領域に第１ゲート電極を形成し、前記第２の素子形成領域に第２ゲート電極を形成する工程と、
熱処理を施し、前記第１ゲート電極の側壁および前記第２ゲート電極の側壁に酸化膜を形成する工程と、
前記第１ゲート電極の両側の前記半導体基板中に第１の導電型不純物領域対を形成し、前記第２ゲート電極の両側の前記半導体基板中に第２の導電型不純物領域対を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記酸化膜は、前記第１ゲート電極の前記第２領域側の側壁並びに底部、および前記第１ゲート電極の前記第１領域側の側壁並びに底部に形成され、
前記第２領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、前記第１領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記酸化膜は、前記第１ゲート電極の前記第２領域側の側壁並びに底部、および前記第１ゲート電極の前記第１領域側の側壁並びに底部に形成され、さらに、前記第２ゲート電極の両側の側壁並びに底部に形成され、
前記第２ゲート電極の両側の底部における前記酸化膜と前記絶縁膜との膜厚の和は、それぞれ、前記第１領域側の底部における前記酸化膜と前記絶縁膜との膜厚の和よりも大きいことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１の導電型不純物領域対は、第１電界効果トランジスタの構成部位であり、
前記第１電界効果トランジスタは、
前記第１の導電型不純物領域対のうち、前記第１ゲート電極の第２領域側の第１不純物領域をドレインとし、
前記第１の導電型不純物領域対のうち、前記第１ゲート電極の第１領域側の第１不純物領域をソースとして、駆動されるものであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記第１の導電型不純物領域対は、第１電界効果トランジスタの構成部位であり、
前記第１電界効果トランジスタは、
前記第１の導電型不純物領域対のうち、前記第１ゲート電極の第２領域側の第１不純物領域をドレインとし、
前記第１の導電型不純物領域対のうち、前記第１ゲート電極の第１領域側の第１不純物領域をソースとして、駆動されるものであり、
前記第２の導電型不純物領域対は、第２電界効果トランジスタの構成部位であり、
前記第２電界効果トランジスタは、
前記不純物領域対間において双方向に電流が流れるよう駆動されるものである、
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板は、さらに、第３の素子形成領域を有し、
前記マスク膜は、前記第３の素子形成領域に位置する前記導電性膜を覆うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
半導体基板上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第１電界効果トランジスタと、
前記半導体基板上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第２電界効果トランジスタと、
を有し、
前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、
前記第２ゲート電極下の前記第２ゲート絶縁膜のうち、前記第２ゲート電極の両側の端部の膜厚は、それぞれ、前記第１ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きいことを特徴とする半導体装置。
【請求項１６】
前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ドレイン領域側の膜厚は、前記第１ゲート電極の前記ドレイン領域側の端部から徐々に減少し、
前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ソース領域側の膜厚は、前記第１ゲート電極の前記ソース領域側の端部から徐々に減少している、
ことを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第１ゲート電極の前記ドレイン領域側の底面は、曲面形状を有し、
前記第１ゲート電極の前記ソース領域側の底面は、曲面形状を有している、
ことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１ゲート電極の前記ドレイン領域側の底面は、テーパー形状を有し、
前記第１ゲート電極の前記ソース領域側の底面は、テーパー形状を有している、
ことを特徴とする請求項１６記載の半導体装置。
【請求項１９】
前記第１ゲート電極および前記第２ゲート電極は、シリコン膜であることを特徴とする請求項１５記載の半導体装置。
【請求項２０】
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、ｎチャンネル型電界効果トランジスタであることを特徴とする請求項１５記載の半導体装置。
【請求項２１】
前記第１電界効果トランジスタと前記第２電界効果トランジスタとは、ｐチャンネル型電界効果トランジスタであることを特徴とする請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタの特性向上についての開発が盛んに行われている。例えば、トランジスタの動作速度を向上させるために、ゲート長の微細化が図られている。しかしながら、ゲート長の微細化にともなってＧＩＤＬ(Gate-Induced Drain Leakage)などの接合リーク電流が増大してしまう。このようなリーク電流の低減を図るため種々の技術が検討されている。
【０００３】
例えば、下記特許文献１には、ゲート電極（１２）のドレイン側だけを露出するように形成されたレジストをマスクにして等方向性酸化膜エッチングすることにより、ドレイン（１３）近傍部のゲート酸化膜をわずかにエッチングし再酸化を行うことにより、ドレイン（１３）近傍部にのみ比較的厚いいわゆるゲートバーズビークを形成することにより選択的にゲート酸化膜を厚くする技術が開示されている。なお、カッコ内は、下記特許文献１に記載の符号を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２４６８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、上記ＧＩＤＬに起因するオフリーク電流の低減を図ることを検討している。
【０００６】
しかしながら、追って説明するように、ゲート電極の両側にバーズビークを形成することにより、上記ＧＩＤＬに起因するオフリーク電流の低減を図ったのでは、オン電流が少なくなるという課題があった。
【０００７】
よって、上記オフリーク電流の低減とオン電流の向上を図ることができるＭＩＳＦＥＴ（半導体装置）構成とすることが望ましい。
【０００８】
また、オン電流を増加させるＭＩＳＦＥＴ構造の工夫としては、種々のものが考えられるが、マスク数の増加やプロセスの複雑化を回避しつつ、上記良好な特性を有するＭＩＳＦＥＴを製造することが望ましい。
【０００９】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【００１０】
また、本発明の他の目的は、より良い製造工程で良好な特性の半導体装置を製造する半導体装置の製造方法を提供することにある。
【００１１】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に形成されたマスク膜であって、前記導電性膜の第１領域を覆い、前記第１領域と隣接する第２領域が開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、前記導電性膜を選択的に除去することにより、前記第１領域と第２領域との境界を含む領域にゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記ゲート電極の側壁に酸化膜を形成する工程と、前記ゲート電極の前記第２領域側の端部の下方に位置する前記半導体基板中にドレイン領域を形成し、前記ゲート電極の前記第１領域側の端部の下方に位置する前記半導体基板中にソース領域を形成する工程と、を有する。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、導電性膜を形成する工程と、を有する。さらに、前記導電性膜上に配置されたマスク膜であって、前記第１の素子形成領域に位置する前記導電性膜の第１領域を覆い、前記第１領域と隣接する第２領域を開口し、さらに、前記第２の素子形成領域を開口したマスク膜を形成する工程と、前記マスク膜を介して前記導電性膜中に不純物イオンを注入する工程と、を有する。さらに、前記導電性膜を選択的に除去することにより、前記第１の素子形成領域において、前記第１領域と第２領域との境界を含む領域に第１ゲート電極を形成し、前記第２の素子形成領域に第２ゲート電極を形成する工程と、を有する。さらに、熱処理を施し、前記第１ゲート電極の側壁および前記第２ゲート電極の側壁に酸化膜を形成する工程と、前記第１ゲート電極の両側の前記半導体基板中に第１の導電型不純物領域対を形成し、前記第２ゲート電極の両側の前記半導体基板中に第２の導電型不純物領域対を形成する工程と、を有する。
【００１５】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板上に第１ゲート絶縁膜を介して配置された第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板中に配置されたソース領域およびドレイン領域と、を有する第１電界効果トランジスタを有する。また、前記半導体基板上に第２ゲート絶縁膜を介して配置された第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板中に配置された不純物領域対と、を有する第２電界効果トランジスタを有する。前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ドレイン領域側の端部の膜厚は、前記第１ゲート電極下の前記第１ゲート絶縁膜のうち、前記ソース領域側の端部の膜厚よりも大きく、前記第２ゲート電極下の前記第２ゲート絶縁膜のうち、前記第２ゲート電極の両側の端部の膜厚は、それぞれ、前記第１ゲート絶縁膜の前記ソース領域側の端部の膜厚よりも大きい。
【発明の効果】
【００１６】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１７】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、より良い製造工程で良好な特性の半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程中の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程中の要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。
【図１７】比較例のＭＩＳＦＥＴのゲート電極および側壁酸化膜の形状を示す断面図である。
【図１８】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。
【図１９】比較例のＭＩＳＦＥＴのゲート電極および側壁酸化膜の形状を示す断面図である。
【図２０】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。
【図２１】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。
【図２２】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。
【図２３】実施の形態１のＭＩＳＦＥＴ（Ｑｎ１およびＱｐ１）の構成および比較例のＭＩＳＦＥＴ（ＱｎおよびＱｐ）の構成を示す平面図である。
【図２４】図２３の（ＰＲ１）のマスク形成領域に対応する平面図である。
【図２５】図２３の（ＰＲ２）のマスク形成領域に対応する平面図である。
【図２６】図２３の（ＰＲ３）のマスク形成領域に対応する平面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図２９】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図３１】実施の形態５の半導体装置の構成を示す要部断面図である。
【図３２】実施の形態５の半導体装置の製造工程を示す要部断面図である。
【図３３】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４０に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図１５は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００２４】
[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図１４を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【００２５】
図１４に示すように、本実施の形態の半導体装置は、シリコン基板（半導体基板）１の第１ｎＭＩＳ領域１Ａに配置されたｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）Ｑｎ１と、シリコン基板１の第１ｐＭＩＳ領域１Ｂに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ１とを有している。さらに、本実施の形態の半導体装置は、シリコン基板１の第２ｎＭＩＳ領域１Ｃに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ２と、シリコン基板１の第２ｐＭＩＳ領域１Ｄに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ２とを有している。
【００２６】
上記４つのＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｐ１およびＱｐ２のゲート電極（ＧＥ１〜ＧＥ４）は、多結晶シリコンよりなり、ゲート電極（ＧＥ１〜ＧＥ４）の空乏化の防止等のために、不純物イオンが注入されている。具体的には、ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３は、ｎ型不純物（例えばリンまたはヒ素）を含有している。ｐチャネル型のＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極ＧＥ２、ＧＥ４は、ｐ型不純物（例えばホウ素）を含有している。
【００２７】
ｎチャネル型のＭＩＳＦＥＴＱｎ１は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ１と、このゲート電極ＧＥ１の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｎ＋型半導体領域Ｓ１、Ｄ１およびｎ−型半導体領域ＥＸ１により構成される。この不純物領域のうち、ｎ＋型半導体領域Ｓ１側がソース領域となり、ｎ＋型半導体領域Ｄ１側がドレイン領域となる。
【００２８】
ここで、上記ｎチャネル型のＭＩＳＦＥＴＱｎ１においては、ゲート電極ＧＥ１のドレイン領域（ｎ＋型半導体領域Ｄ１）側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成されている。これにより、ゲート電極ＧＥ１下のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）のうち、ドレイン領域（ｎ＋型半導体領域Ｄ１）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｎ＋型半導体領域Ｓ１）側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図２１等を参照しながら追って詳細に説明する。
【００２９】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、ＧＩＤＬ（Gate Induced Drain Leakage）が緩和され、オフリーク電流（Ｉｏｆｆ）を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流（Ｉｏｎ）を増加させることができる。つまり、Ｉｏｆｆ／Ｉｏｎ特性を向上させることができる。
【００３０】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ１は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ２と、このゲート電極ＧＥ２の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｐ＋型半導体領域Ｓ２、Ｄ２およびｐ−型半導体領域ＥＸ２により構成される。この不純物領域のうち、ｐ＋型半導体領域Ｓ２側がソース領域となり、ｐ＋型半導体領域Ｄ２側がドレイン領域となる。
【００３１】
ここで、上記ｐチャネル型のＭＩＳＦＥＴＱｐ１においては、ゲート電極ＧＥ２のドレイン領域（ｐ＋型半導体領域Ｄ２）側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成されている。これにより、ゲート電極ＧＥ２下のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）のうち、ドレイン領域（ｐ＋型半導体領域Ｄ２）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｐ＋型半導体領域Ｓ２）側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、図２１等を参照しながら追って詳細に説明する。
【００３２】
このように、ドレイン領域側の端部のゲート絶縁膜の膜厚を大きくすることで、ＧＩＤＬが緩和され、オフリーク電流（Ｉｏｆｆ）を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流（Ｉｏｎ）を増加させることができる。つまり、Ｉｏｆｆ／Ｉｏｎ特性を向上させることができる。
【００３３】
一方、ｎチャネル型のＭＩＳＦＥＴＱｎ２は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ３と、このゲート電極ＧＥ３の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｎ＋型半導体領域ＳＤ３およびｎ−型半導体領域ＥＸ３により構成される。ｎチャネル型のＭＩＳＦＥＴＱｎ２は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｎ＋型半導体領域ＳＤ３のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【００３４】
ここで、上記ｎチャネル型のＭＩＳＦＥＴＱｎ２においては、ゲート電極ＧＥ３の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ３の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成されている。
【００３５】
このように、ゲート電極ＧＥ３の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【００３６】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ２は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ４と、このゲート電極ＧＥ４の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｐ＋型半導体領域ＳＤ４およびｐ−型半導体領域ＥＸ４により構成される。ｐチャネル型のＭＩＳＦＥＴＱｐ２は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｐ＋型半導体領域ＳＤ４のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【００３７】
ここで、上記ｐチャネル型のＭＩＳＦＥＴＱｐ２においては、ゲート電極ＧＥ４の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ４の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成されている。
【００３８】
このように、ゲート電極ＧＥ４の両側のゲート絶縁膜の膜厚を大きくすることで、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。
【００３９】
なお、図１４においては、各領域（１Ａ〜１Ｄ）に、１つのＭＩＳＦＥＴしか記載していないが、各領域において、複数のＭＩＳＦＥＴが形成され得ることは言うまでもない。
【００４０】
[製造方法説明]
次いで、図１〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００４１】
まず、図１に示すように、半導体基板（半導体ウエハ）として、シリコン基板１を準備する。具体的には、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板１を準備する。なお、シリコン基板１以外の半導体基板を用いてもよい。
【００４２】
上記シリコン基板１は、ｎチャネル型のＭＩＳＦＥＴＱｎ１が形成される第１ｎＭＩＳ領域１Ａと、ｐチャネル型のＭＩＳＦＥＴＱｐ１が形成される第１ｐＭＩＳ領域１Ｂを有している。シリコン基板１は、さらに、ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される第２ｎＭＩＳ領域１Ｃと、ｐチャネル型ＭＩＳＦＥＴＱｐ２が形成される第２ｐＭＩＳ領域１Ｄとを有している。
【００４３】
前述したように、ｎチャネル型のＭＩＳＦＥＴＱｎ１およびｐチャネル型のＭＩＳＦＥＴＱｐ１は、ソース領域およびドレイン領域が固定され、一の方向にのみ電流（電子、ホール）が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、一の方向にのみ電流が流れる箇所に用いられる素子である。
【００４４】
一方、ｎチャネル型のＭＩＳＦＥＴＱｎ２およびｐチャネル型のＭＩＳＦＥＴＱｐ２は、双方向に電流（電子、ホール）が流れるように駆動される素子である。言い換えれば、回路設計において、所定の回路の構成素子として、双方向に電流が流れる箇所に用いられる素子である。
【００４５】
上記シリコン基板１を準備した後、上記シリコン基板１の主面に素子分離領域２を形成する。例えば、シリコン基板１に上記第１ｎＭＩＳ領域１Ａ、第１ｐＭＩＳ領域１Ｂ、第２ｎＭＩＳ領域１Ｃおよび第２ｐＭＩＳ領域１Ｄを、それぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図２３参照）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。なお、素子分離領域２で囲まれた領域は「活性領域」と呼ばれる。
【００４６】
次いで、シリコン基板１の第１ｎＭＩＳ領域１Ａにｐ型ウエルＰＷ１を、シリコン基板１の第１ｐＭＩＳ領域１Ｂにｎ型ウエルＮＷ１を、シリコン基板１の第２ｎＭＩＳ領域１Ｃにｐ型ウエルＰＷ２を、シリコン基板１の第２ｐＭＩＳ領域１Ｄにｎ型ウエルＮＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２およびｎ型ウエルＮＷ１、ＮＷ２は、それぞれフォトレジスト膜（図１中には図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる（図２３の（ＰＷ）、（ＮＷ）の欄参照）。
【００４７】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどによりシリコン基板１の表面を清浄化（洗浄）した後、図２に示すように、シリコン基板１の表面、即ち、ｐ型ウエルＰＷ１、ＰＷ２およびｎ型ウエルＮＷ１、ＮＷ２の表面上に酸化シリコン膜３を形成する。この酸化シリコン膜３は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。なお、この酸化シリコン膜３をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて形成してもよい。また、酸化シリコン膜３に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【００４８】
次いで、図３に示すように、酸化シリコン膜３上に、導電性膜として多結晶シリコン膜（ポリシリコン膜）４を、例えばＣＶＤ法を用いて５０〜１５０ｎｍ程度の膜厚で形成する。なお、非晶質シリコン膜（アモルファスシリコン膜）を形成し、熱処理を施すことにより多結晶化してもよい。
【００４９】
次いで、シリコン基板１の主面上に、すなわち多結晶シリコン膜４上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、４１０ｎｍ程度である。
【００５０】
これにより、図４に示すように、第２ｎＭＩＳ領域１Ｃ、第１ｎＭＩＳ領域１Ａおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓを覆い、第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄを開口したフォトレジスト膜（マスク膜、レジスト膜、レジストパターン）ＰＲ１を形成する。即ち、多結晶シリコン膜４の第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄは露出した状態となる。
【００５１】
次いで、図５に示すように、フォトレジスト膜ＰＲ１をマスクとして、多結晶シリコン膜４中に、ｐ型不純物（例えばホウ素）をイオン注入する。注入条件としては、例えば、３ｋｅＶのエネルギーで、２Ｅ１５／ｃｍ２程度の濃度でホウ素を注入する。なお、２Ｅ１５は、２×１０１５を表す。これにより、図６に示すように、第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄの多結晶シリコン膜４にｐ型不純物が注入される。図６においては、不純物（不純物イオン）が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜ＰＲ１をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。ＡＰＭ洗浄とは、アンモニア過酸化水素水洗浄、ＨＰＭ洗浄とは、塩酸過酸化水素水洗浄をいう。
【００５２】
次いで、シリコン基板１の主面上に、すなわち多結晶シリコン膜４上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、４１０ｎｍ程度である。
【００５３】
これにより、図７に示すように、第２ｐＭＩＳ領域１Ｄ、第１ｐＭＩＳ領域１Ｂおよび第１ｎＭＩＳ領域１Ａの第１領域１Ａｓを覆い、第２ｎＭＩＳ領域１Ｃおよび第１ｎＭＩＳ領域１Ａの第２領域１Ａｄを開口したフォトレジスト膜ＰＲ２を形成する。
【００５４】
次いで、図８に示すように、フォトレジスト膜ＰＲ２をマスクとして、多結晶シリコン膜４中に、ｎ型不純物（例えばリンまたはヒ素）をイオン注入する。注入条件としては、例えば、１０ｋｅＶのエネルギーで、６Ｅ１５／ｃｍ２程度の濃度でリンを注入する。これにより、図９に示すように、第２ｎＭＩＳ領域１Ｃおよび第１ｎＭＩＳ領域１Ａの第２領域１Ａｄの多結晶シリコン膜４にｎ型不純物が注入される。図９においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜ＰＲ２をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。
【００５５】
以上のイオン注入工程により、第１ｎＭＩＳ領域１Ａの第１領域１Ａｓおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓの多結晶シリコン膜４には、不純物が注入されず、それ以外の領域（例えば、第１ｎＭＩＳ領域１Ａの第２領域１Ａｄ、第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄ、第２ｎＭＩＳ領域１Ｃ、及び、第２ｐＭＩＳ領域１Ｄ）の多結晶シリコン膜４には、ｎ型またはｐ型の不純物が注入された状態となる（図９参照）。
【００５６】
次いで、注入したｎ型またはｐ型の不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００℃で１０秒程度のＲＴＡ（Rapid Thermal Anneal）を行う。これにより、多結晶シリコン膜４中のｎ型またはｐ型不純物が拡散するとともに、活性化する（図１０）。このアニール処理時の不純物の拡散により、多結晶シリコン膜４において、不純物が注入されていなかった第１ｎＭＩＳ領域１Ａの第１領域１Ａｓおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓにも不純物が拡散する。これにより、図１０に示すように、第１ｎＭＩＳ領域１Ａにおいては、第２領域１Ａｄ、境界領域および第１領域１Ａｓの順に不純物濃度が低下するように、多結晶シリコン膜４において、不純物濃度の濃淡（勾配）が生じる。境界領域とは、第１領域１Ａｓと第２領域１Ａｄとの境界部およびその近傍の領域を意味する。また、第１ｐＭＩＳ領域１Ｂにおいては、第２領域１Ｂｄ、境界領域および第１領域１Ｂｓの順に不純物濃度が低下するように、多結晶シリコン膜４において、不純物濃度の濃淡が生じる。境界領域とは、第１領域１Ｂｓと第２領域１Ｂｄとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極（ＧＥ１、ＧＥ２）は、第１方向（ｘ方向）に延在する短辺Ｌ、第１方向と交差する第２方向（ｙ方向）に延在する長辺Ｗの略矩形状である。即ち、ゲート長はＬとなり、ゲート幅はＷとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向（ｘ方向）の中心部（Ｌ／２の位置、ｃ）において、ゲート幅方向（ｙ方向）に延在する（図２３の左図参照）。
【００５７】
次いで、多結晶シリコン膜４上に、下層にＢＡＲＣ(Bottom  Anti Reflective  Coating、反射防止層、図示せず)を有するフォトレジスト膜を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３の膜厚は、例えば、７８０ｎｍ程度である。このフォトレジスト膜ＰＲ３は、図１１に示すように、ゲート電極（ＧＥ１〜ＧＥ４）の形成予定領域に残存させる。例えば、第２ｎＭＩＳ領域１Ｃにおいては、その中間部に、第２ｐＭＩＳ領域１Ｄにおいても、その中間部に、フォトレジスト膜ＰＲ３を形成する。一方、第１ｎＭＩＳ領域１Ａにおいては、その第１領域１Ａｓと第２領域１Ａｄとの境界を含む領域上に、フォトレジスト膜ＰＲ３を形成する。第１ｐＭＩＳ領域１Ｂにおいても、その第１領域１Ｂｓと第２領域１Ｂｄとの境界を含む領域上に、フォトレジスト膜ＰＲ３を形成する（図２３の左図参照）。
【００５８】
次いで、フォトレジスト膜ＰＲ３をマスクに、上記ＢＡＲＣ（図示せず）をエッチングし、続いて、多結晶シリコン膜４をエッチング（選択的に除去）した後、ＢＡＲＣを含むフォトレジスト膜ＰＲ３をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。これにより、図１２に示すように、第２ｎＭＩＳ領域１Ｃに、ｎ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ３が形成され、第２ｐＭＩＳ領域１Ｄに、ｐ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ４が形成される。また、第１ｎＭＩＳ領域１Ａに、ｎ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ１が形成され、第１ｐＭＩＳ領域１Ｂに、ｐ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ２が形成される。ここで、ゲート電極ＧＥ１およびＧＥ２においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極ＧＥ１においては、第２領域１Ａｄ側の端部のｎ型不純物の濃度が高く、境界部から第１領域１Ａｓ側の端部にかけてｎ型不純物の濃度が低くなる。また、ゲート電極ＧＥ２においては、第２領域１Ｂｄ側の端部のｐ型不純物の濃度が高く、境界部から第１領域１Ｂｓ側の端部にかけてｐ型不純物の濃度が低くなる。
【００５９】
このように、ゲート電極ＧＥ１〜ＧＥ４に不純物をドープすることで、ゲート電極ＧＥ１〜ＧＥ４の空乏化を低減できるなど、ＭＩＳＦＥＴの特性の向上を図ることができる。
【００６０】
次いで、図１３に示すように、酸化性雰囲気下で熱処理を施し、ゲート電極（ＧＥ１〜ＧＥ４）の側壁に側壁酸化膜７を形成する。即ち、熱酸化法を用いて側壁酸化膜７を形成する。成膜条件としては、例えば、酸素（Ｏ２）が１００％の雰囲気下で、６５０℃、３０秒で結晶化処理後に、８００℃、２００秒程度のＲＴＯ（Rapid Thermal Oxidation）を施し、２ｎｍ程度の膜厚の側壁酸化膜７を形成する。この膜厚は、ゲート電極（ＧＥ１〜ＧＥ４）の厚さ方向（ｚ方向）の中間部において、ゲート長方向（ｘ方向）の膜厚である（ｘ方向、ｚ方向に関しては、図２３の左図参照）。
【００６１】
ここで、ゲート電極ＧＥ１〜ＧＥ４のうち、ゲート電極ＧＥ３の両側、ＧＥ４の両側、ＧＥ１の第２領域１Ａｄ側、ＧＥ４の第２領域１Ｂｄ側の底部においては、側壁酸化膜７中に、いわゆるバーズビーク部（７ｄ、７ｓｄ）が生じる。よって、これらのゲート電極ＧＥ３の両側、ＧＥ４の両側、ＧＥ１の第２領域１Ａｄ側、ＧＥ４の第２領域１Ｂｄ側の底部において、ゲート絶縁膜の膜厚（側壁酸化膜７の膜厚）が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部（７ｄ、７ｓｄ）が形成されるためである。
【００６２】
この側壁酸化膜７のバーズビーク部（７ｄ、７ｓｄ）の形状については追って詳細に説明する。
【００６３】
次いで、図１４に示すように、第１ｎＭＩＳ領域１Ａにおけるｐ型ウエルＰＷ１のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ１を形成する。また、第１ｐＭＩＳ領域１Ｂにおけるｎ型ウエルＮＷ１のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ２を形成する。また、第２ｎＭＩＳ領域１Ｃにおけるｐ型ウエルＰＷ２のゲート電極ＧＥ３の両側の領域にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ３を形成する。また、第２ｐＭＩＳ領域１Ｄにおけるｎ型ウエルＮＷ２のゲート電極ＧＥ４の両側の領域にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ４を形成する。
【００６４】
ｎ−型半導体領域ＥＸ１、ＥＸ３は、例えば、ゲート電極ＧＥ１、ＣＥ３をマスクとして第１ｎＭＩＳ領域１Ａおよび第２ｎＭＩＳ領域１Ｃにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。この工程により、ｎ−型半導体領域ＥＸ１、ＥＸ３が、それぞれゲート電極ＧＥ１、ＧＥ３に整合して形成される。また、ｐ−型半導体領域ＥＸ２、ＥＸ４は、例えば、ゲート電極ＧＥ２、ＧＥ４をマスクとして第１ｐＭＩＳ領域１Ｂおよび第２ｐＭＩＳ領域１Ｄにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。この工程により、ｐ−型半導体領域ＥＸ２、ＥＸ４が、ゲート電極ＧＥ２、ＧＥ４に整合して形成される。
【００６５】
次いで、シリコン基板１の主面上に、絶縁膜として、例えば窒化シリコン膜をＣＶＤ法で１０〜４０ｎｍ程度の膜厚で堆積する。この工程により、ゲート電極ＧＥ１〜ＧＥ４が、窒化シリコン膜で覆われる。
【００６６】
次いで、窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１〜ＧＥ４のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。
【００６７】
次いで、ゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域にｎ＋型半導体領域Ｄ１、Ｓ１を形成する。また、ゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域にｐ＋型半導体領域Ｄ２、Ｓ２を形成する。また、ゲート電極ＧＥ３およびサイドウォールＳＷの両側の領域にｎ＋型半導体領域ＳＤ３を形成する。また、ゲート電極ＧＥ４およびサイドウォールＳＷの両側の領域にｐ＋型半導体領域ＳＤ４を形成する。
【００６８】
ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３は、第１ｎＭＩＳ領域１Ａおよび第２ｎＭＩＳ領域１Ｃにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。この際、ゲート電極ＧＥ１およびその側壁のサイドウォールＳＷは、イオン注入阻止マスクとして機能するため、ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３は、ゲート電極ＧＥ１およびサイドウォールＳＷに整合して形成される。また、ｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４は、第１ｐＭＩＳ領域１Ｂおよび第２ｐＭＩＳ領域１Ｄにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。この際、ゲート電極ＧＥ２およびその側壁のサイドウォールＳＷは、イオン注入阻止マスクとして機能するため、ｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４は、ゲート電極ＧＥ２およびサイドウォールＳＷに整合して形成される。
【００６９】
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行う。これにより、ｎ−型半導体領域ＥＸ１、ＥＸ３、ｐ−型半導体領域ＥＸ２、ＥＸ４、ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３およびｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４中の不純物を活性化することができる。
【００７０】
以上の工程により、ＬＤＤ（Lightly doped Drain）構造の不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）を有するｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２が形成される。この後、図１５に示すように、層間絶縁膜３２やプラグＰＧが形成される。
【００７１】
なお、ＭＩＳＦＥＴについて、「ソース・ドレイン領域」と言う場合は、「ソース領域またはドレイン領域となる領域」と意味する。
【００７２】
上記ｎチャネル型のＭＩＳＦＥＴＱｎ２は、双方向にキャリア（この場合、電子ｅ）が流れるように駆動されるＭＩＳＦＥＴである。不純物領域を構成するｎ＋型半導体領域ＳＤ３およびｎ−型半導体領域ＥＸ３が、ソース領域またはドレイン領域として機能する。また、ｐチャネル型のＭＩＳＦＥＴＱｐ２も、双方向にキャリア（この場合、ホールｈ）が流れるように駆動されるＭＩＳＦＥＴである。不純物領域を構成するｐ＋型半導体領域ＳＤ４およびｐ−型半導体領域ＥＸ４が、ソース領域またはドレイン領域として機能する。
【００７３】
一方、前述したとおり、ｎチャネル型のＭＩＳＦＥＴＱｎ１は、一方向にしかキャリア（この場合、電子ｅ）が流れないように駆動されるＭＩＳＦＥＴである。即ち、図１４においては、第１領域１Ａｓ側のｎ＋型半導体領域Ｓ１から第２領域１Ａｄ側のｎ＋型半導体領域Ｄ１へ電子ｅが流れるよう駆動されるＭＩＳＦＥＴである。なお、電流の流れる向きは、電子ｅの流れる向きと逆方向である。よって、ｎチャネル型のＭＩＳＦＥＴＱｎ１の不純物領域は、ｎ＋型半導体領域Ｓ１、Ｄ１およびｎ−型半導体領域ＥＸ１により構成される。この不純物領域のうち、第１領域１Ａｓ側のｎ＋型半導体領域Ｓ１およびｎ−型半導体領域ＥＸ１側がソース領域となり、第２領域１Ａｄ側のｎ＋型半導体領域Ｄ１およびｎ−型半導体領域ＥＸ１側がドレイン領域となる。言い換えれば、第１領域１Ａｓ側のｎ＋型半導体領域Ｓ１およびｎ−型半導体領域ＥＸ１側がソース領域となり、第２領域１Ａｄ側のｎ＋型半導体領域Ｄ１およびｎ−型半導体領域ＥＸ１側がドレイン領域となるように、後述のプラグ（ＰＧ）や配線などにより他の回路や素子と結線される。
【００７４】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ１は、一方向にしかキャリア（この場合、ホールｈ）が流れないように駆動されるＭＩＳＦＥＴである。即ち、図１４においては、第１領域１Ｂｓ側のｐ＋型半導体領域Ｓ２から第２領域１Ｂｄ側のｐ＋型半導体領域Ｄ２へホールｈが流れるよう駆動されるＭＩＳＦＥＴである。なお、電流の流れる向きは、ホールｈの流れる向きと同じ方向である。よって、ｐチャネル型のＭＩＳＦＥＴＱｐ１の不純物領域は、ｐ＋型半導体領域Ｓ２、Ｄ２およびｐ−型半導体領域ＥＸ２により構成される。この不純物領域のうち、第１領域１Ｂｓ側のｐ＋型半導体領域Ｓ２およびｐ−型半導体領域ＥＸ２側がソース領域となり、第２領域１Ｂｄ側のｐ＋型半導体領域Ｄ２およびｐ−型半導体領域ＥＸ２側がドレイン領域となる。言い換えれば、第１領域１Ｂｓ側のｐ＋型半導体領域Ｓ２およびｐ−型半導体領域ＥＸ２側がソース領域となり、第２領域１Ｂｄ側のｐ＋型半導体領域Ｄ２およびｐ−型半導体領域ＥＸ２側がドレイン領域となるように、後述のプラグ（ＰＧ）や配線などにより他の回路や素子と結線される。
【００７５】
このように、本実施の形態においては、一方向に駆動されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）において、そのゲート電極（ＧＥ１、ＧＥ２）のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート（酸化速度、酸化率、酸化のされ易さ）の違いを利用し、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部７ｓを小さくした（バーズビーク部７ｓが形成されない場合も含む）。このように、ドレイン領域側の端部のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）の膜厚を大きくすることで、ＧＩＤＬが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【００７６】
以下、図１６〜図２２を参照しながら、上記効果について詳細に説明する。図１６、１８、図２０、図２１および図２２は、本実施の形態のＭＩＳＦＥＴ（Ｑｎ１またはＱｐ１）のゲート電極および側壁酸化膜の形状を示す断面図である。図１７および図１９は、比較例のＭＩＳＦＥＴのゲート電極および側壁酸化膜の形状を示す断面図である。
【００７７】
本実施の形態のように、ゲート電極(ＧＥ１、ＧＥ２)中の不純物に濃淡（勾配）を生じさせた後、熱酸化により側壁酸化膜７を形成した場合には、図１６に示すように、濃度の高い側のバーズビーク部７ｄが大きくなる。
【００７８】
これに対し、図１７に示す比較例の場合は、ゲート電極ＧＥの両側（ソース領域（Ｓ）側およびドレイン領域（Ｄ）側）にバーズビーク部７ｄが形成されてしまう。比較例の場合とは、図４に示す第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓにフォトレジスト膜ＰＲ１を形成せず、第１ｐＭＩＳ領域１Ｂ全体にｐ型不純物を注入し、図７に示す第１ｎＭＩＳ領域１Ａの第１領域１Ａｓにフォトレジスト膜ＰＲ２を形成せず、第１ｎＭＩＳ領域１Ａ全体にｎ型不純物を注入した場合を意味する。この場合、ソース領域（Ｓ）側の不純物濃度も高くなり、ソース領域（Ｓ）側にも比較的大きなバーズビーク部７ｄが形成されてしまう。よって、一方向に駆動されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）において、ソース領域（Ｓ）側にも比較的大きなバーズビーク部７ｄが形成されてしまうため、オン電流が低下してしまう。
【００７９】
次いで、側壁酸化膜７のバーズビーク部（７ｄ、７ｓｄ）の形状について説明する。本実施の形態において、ゲート電極(ＧＥ１、ＧＥ２)の底部の形状（バーズビーク部７ｄの形状）を、例えば、ラウンド形状として近似できる。すなわち、ゲート電極の底部の側端部において、多結晶シリコン膜４がバーズビークであるシリコン酸化膜と接している部分の形状を円の一部として近似できる。この場合、図１８に示すように、不純物濃度の高いドレイン領域（Ｄ）側においては、半径ｒｄのラウンド形状として近似でき、ソース領域（Ｓ）側においては、ラウンド化されない。これに対し、上記比較例においては、図１９に示すように、ドレイン領域（Ｄ）側のみならず、ソース領域（Ｓ）側も半径ｒｄ程度のラウンド化がなされる。
【００８０】
なお、上記実施の形態においては、ソース領域（Ｓ）側においては、バーズビーク部が形成されていない状態を図示（図１４、図１６、図１８等）したが、熱酸化工程において、ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側も露出しているため、ソース領域（Ｓ）側においてもバーズビーク部７ｓが形成されることもある。その場合を、図２０、図２１および図２２に示す。このように、例え、ソース領域（Ｓ）側においてバーズビーク部７ｓが形成されても、その大きさは、ドレイン領域（Ｄ）側のバーズビーク部７ｄより小さくなる。例えば、図２０に示すように、ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側の底部が、半径ｒｓ（＜ｒｄ）のラウンド形状となっていてもよい。例えば、この場合、図２１に示すように、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚をＴ１ｄとする。言い換えれば、Ｔ１ｄは、ドレイン領域（Ｄ）において、ゲート絶縁膜（酸化シリコン膜３）の上面からゲート電極(ＧＥ１、ＧＥ２)の側壁部においてほぼ均一に側壁酸化膜７が形成され始めるまでの長さということができる。また、ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚をＴ１ｓとする。言い換えれば、Ｔ１ｓは、ソース領域（Ｓ）側において、ゲート絶縁膜（酸化シリコン膜３）の上面からゲート電極(ＧＥ１、ＧＥ２)の側壁部においてほぼ均一に側壁酸化膜７が形成され始めるまでの長さということができる。このとき、これらは、Ｔ１ｄ＞Ｔ１ｓの関係にある。よって、酸化シリコン膜３の膜厚をＴ３とすると、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部におけるゲート絶縁膜の膜厚は、Ｔ３＋Ｔ１ｄとなる。また、ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側の底部におけるゲート絶縁膜の膜厚は、Ｔ３＋Ｔ１ｓとなる。これらについても、Ｔ３＋Ｔ１ｄ＞Ｔ３＋Ｔ１ｓの関係が成立する。かかる関係は、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１の双方について言える。
【００８１】
このように、ドレイン領域（Ｄ）側の端部のゲート絶縁膜の膜厚（Ｔ３＋Ｔ１ｄ）を大きくすることで、ＧＩＤＬが緩和され、オフリーク電流を減少させることができる。また、ソース領域（Ｓ）側の端部のゲート絶縁膜の膜厚（Ｔ３＋Ｔ１ｓ）を小さくすることで、オン電流を増加させることができる。
【００８２】
これに対し、図１７に示す比較例の場合は、ソース領域（Ｓ）側の端部のゲート絶縁膜の膜厚（≒Ｔ３＋Ｔ１ｄ）が大きいため、オン電流が低下してしまう。
【００８３】
なお、図２１等においては、ゲート電極(ＧＥ１、ＧＥ２)の底部の形状を、ラウンド形状として近似したが、かかる形状に限定されるものではなく、種々の形状となり得る。例えば、図２２に示すように、ゲート電極(ＧＥ１、ＧＥ２)の底部の形状が、テーパー形状となっていてもよい。
【００８４】
この場合も、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚（あるいは、ゲート絶縁膜（酸化シリコン膜３）の上面から、ゲート電極(ＧＥ１、ＧＥ２)の側壁部においてほぼ均一に側壁酸化膜７が形成され始めるまでの長さ）を、Ｔ１ｄとする。そして、ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚（あるいは、ソース領域（Ｓ）側において、ゲート絶縁膜（酸化シリコン膜３）の上面からゲート電極(ＧＥ１、ＧＥ２)の側壁部においてほぼ均一に側壁酸化膜７が形成され始めるまでの長さ）を、Ｔ１ｓとする。これらは、Ｔ１ｄ＞Ｔ１ｓの関係にある。よって、酸化シリコン膜３の膜厚Ｔ３とすると、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部におけるゲート絶縁膜の膜厚は、Ｔ３＋Ｔ１ｄとなる。ゲート電極(ＧＥ１、ＧＥ２)のソース領域（Ｓ）側の底部におけるゲート絶縁膜の膜厚は、Ｔ３＋Ｔ１ｓとなる。これらについても、Ｔ３＋Ｔ１ｄ＞Ｔ３＋Ｔ１ｓの関係が成立する。
【００８５】
このように、バーズビーク部７ｄの形状は、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部におけるゲート絶縁膜の膜厚が、Ｔ３＋Ｔ１ｄから徐々にＴ３まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部７ｓの形状は、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部におけるゲート絶縁膜の膜厚が、Ｔ３＋Ｔ１ｓ（＜Ｔ３＋Ｔ１ｄ）から徐々にＴ３まで薄くなる形状であればよく、上記ラウンド形状やテーパー形状に限られるものではない。また、バーズビーク部７ｓは形成されない、即ち、Ｔ１ｓが０（ゼロ）となっていてもよい。
【００８６】
以上詳細に説明したように、本実施の形態においては、ＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）の特性を向上させることができる。
【００８７】
さらに、本実施の形態においては、比較例のＭＩＳＦＥＴを形成するための製造工程と同じマスク数（フォトレジスト膜の形成工程、パターニング工程）で、上記良好な特性のＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）を形成することができる。
【００８８】
以下、図２３〜図２６を参照しながら、上記マスク数について説明する。図２３は、本実施の形態のＭＩＳＦＥＴ（Ｑｎ１およびＱｐ１）の構成および比較例のＭＩＳＦＥＴ（ＱｎおよびＱｐ）の構成を示す平面図である。また、（ＳＴＩ）、（ＰＷ）、（ＮＷ）、（ＰＲ１）、（ＰＲ２）および（ＰＲ３）の記載の欄は、以下に示す工程のマスク（露光の原版、マスク膜、フォトレジスト膜）形成領域を示す。図２４〜図２６は、それぞれ図２３の（ＰＲ１）、（ＰＲ２）および（ＰＲ３）のマスク形成領域に対応する平面図である。図２４〜図２６においては、マスク形成領域をドットで示してある。図２３〜図２６において、図中左側が本実施の形態の場合を、右側が比較例の場合を示す。なお、上記平面図においては、側壁酸化膜７の記載を省略してある。
【００８９】
即ち、本実施の形態においては、素子分離領域２の形成工程において図２３中の（ＳＴＩ）の欄に示す領域にマスクを形成する。例えば、上記製造工程において、素子分離溝を形成する際、活性領域上をマスク膜で覆い、その周囲に素子分離溝を形成する。その後、素子分離溝に絶縁膜を埋め込むことにより素子分離領域２を形成する。
【００９０】
また、上記製造工程において、ｐ型ウエルＰＷ１およびｎ型ウエルＮＷ１を形成する際、図２３中の（ＰＷ）および（ＮＷ）の欄に示す領域にマスクを形成する。
【００９１】
また、前述の多結晶シリコン膜４への不純物のイオン注入に際して、ｎ型不純物を注入する際には、図２３中の（ＰＲ１）の欄および図２４に示す領域にマスクを形成する(図４も参照)。また、ｐ型不純物を注入する際には、図２３中の（ＰＲ２）の欄および図２５に示す領域にマスクを形成する(図７も参照)。
【００９２】
また、前述のゲート電極ＧＥ１、ＧＥ２の形成工程（多結晶シリコン膜４のエッチング工程）に際しては、図２３中の（ＰＲ３）の欄および図２６に示す領域にマスクを形成する(図１１も参照)。
【００９３】
これに対し、比較例においては、図２３の右側に示すように、（ＰＲ１）および（ＰＲ２）の欄において、マスクの形成領域が異なるだけで、マスク数は同じである。
【００９４】
このように、本実施の形態によれば、マスク数を増加させることなく、ドレイン領域側のバーズビーク部７ｄの厚膜化およびソース領域側のバーズビーク部７ｓの薄膜化が可能となる。よって、上記良好な特性のＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）を低コスト、短工程で簡易に形成することが可能となる。
【００９５】
加えて、本実施の形態においては、双方向にキャリアが流れるように駆動されるＭＩＳＦＥＴ(Ｑｎ２、Ｑｐ２)においては、ゲート電極（ＧＥ３、ＧＥ４）の両側の側壁酸化膜７の底部に比較的厚いバーズビーク部７ｓｄを形成しているので、どちらの不純物領域がドレイン領域となっても、オフリーク電流を減少させることができる。ここで、バーズビーク部７ｓｄの膜厚（ゲート電極（ＧＥ３、ＧＥ４）の両側の底部における側壁酸化膜７の膜厚）をＴｓｄとした場合、Ｔｓｄ≒Ｔ１ｄであり、Ｔｓｄ＞Ｔ１ｓの関係が成り立つ。この場合、ゲート電極（ＧＥ３、ＧＥ４）の両側の底部におけるゲート絶縁膜の膜厚は、Ｔ３＋Ｔｓｄとなる。このように、求められる機能に応じてＭＩＳＦＥＴ構造を最適化したので、回路（装置）全体の特性を向上させることができる。
【００９６】
上記ＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）の形成後は、前述したとおり、層間絶縁膜３２やプラグＰＧが形成される。このＭＩＳＦＥＴ形成後の工程について以下に一例を説明する（図１５参照）。
【００９７】
上記ＭＩＳＦＥＴ形成後、シリコン基板１の表面の清浄化を行った後、必要に応じて、ゲート電極ＧＥ１〜ＧＥ４、ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３およびｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層２３を形成する。
【００９８】
次いで、層間絶縁膜３２として、例えば酸化シリコンをＣＶＤ法などを用いて堆積した後、層間絶縁膜３２の表面をＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）法などを用いて平坦化する。
【００９９】
次いで、ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３およびｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４上に、プラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、まず、例えば、層間絶縁膜３２をエッチングすることによりコンタクトホールＣＮＴを形成する。次いで、その内部（底部および側壁上）を含む層間絶縁膜３２上に、バリア導体膜（図示せず）を堆積した後、このバリア導体膜上にタングステン膜などからなる主導体膜を堆積し、層間絶縁膜３２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。なお、ゲート電極ＧＥ１〜ＧＥ４上にプラグＰＧを形成してもよい。
【０１００】
次いで、図示は省略するが、プラグＰＧ上を含む層間絶縁膜３２上に、ストッパ絶縁膜および層間絶縁膜を順次形成する。次に、シングルダマシン法等を用いて第１層目の配線（図示せず）を形成する。例えば、層間絶縁膜をパターニングした後、ストッパ絶縁膜をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜上にバリア導体膜およびシード層を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去することにより、第１層目の配線を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明は省略する。また、配線はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。
【０１０１】
さらに、最上層配線上に保護膜等を形成した後、シリコン基板１をダイシングなどで切断（分割）することにより、複数の半導体装置（半導体チップ）が形成される。
【０１０２】
本発明者の検討によれば、酸素（Ｏ２）が１００％の雰囲気下で、８００℃、１５分程度のドライ酸化により３ｎｍ程度の膜厚の側壁酸化膜７を形成した場合、ドレイン領域側のゲート絶縁膜の膜厚（Ｔ３＋Ｔ１ｄ）は、およそ５ｎｍ程度となった。このようにドレイン領域側にバーズビーク部（７ｄ）を確認することができた。
【０１０３】
なお、ドライ酸化においては、結晶化処理と側壁酸化処理とを同時に行うため、前述のＲＴＯより処理時間が長くなっている。
【０１０４】
本実施の形態においては、側壁酸化工程において、上記バーズビーク部が形成される酸化方法であれば、酸化方法に制限はなく、もちろん、上記実施の形態の側壁酸化工程において、結晶化処理およびＲＴＯに変えてドライ酸化を行ってもよく、また、ＲＴＯの処理時間を延ばし、数分程度としてもよい。
【０１０５】
［回路説明］
上記ＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）およびＭＩＳＦＥＴ(Ｑｎ２、Ｑｐ２)が適用される回路構成に制限はないが、例えば、Ｉ／Ｏバッファ（Input/Output Buffer）回路に適用することができる。中でも、汎用Ｉ／Ｏ回路や、ＰＬＬ（Phase locked Loop）回路、ＭＳＣ（マスターストップコントロール）回路などに適用することができる。
【０１０６】
また、Ｉ／Ｏバッファの他、ＥＳＤ(ElectroStatic Discharge)保護回路や昇圧回路などにも適用することができる。
【０１０７】
例えば、上記回路を構成する論理回路として、例えばインバータなどにおいては、電流方向が固定されるため、上記ＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）が用いられる。一方、例えば、Ａ回路からＢ回路へ、Ｂ回路からＡ回路へ、双方向の信号の転送を行う素子としては、上記ＭＩＳＦＥＴ（Ｑｎ２、Ｑｐ２）が用いられる。
【０１０８】
（実施の形態２）
実施の形態１においては、ゲート電極の形成予定領域のゲート長方向の中心部に、第１領域１Ａｓと第２領域１Ａｄとの境界部を設けたが（図５、図８等参照）、上記境界部をゲート電極の形成予定領域の中心部よりソース領域側に設けてもよい。
【０１０９】
図２７および図２８は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜ＰＲ１の形成工程以前の工程は、実施の形態１と同様であるため、その説明を省略する。
【０１１０】
本実施の形態においては、図２７に示すように、第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄを広く設定する。即ち、第１ｐＭＩＳ領域１Ｂにおいて、第１領域１Ｂｓと第２領域１Ｂｄとの境界部を、ゲート電極の形成予定領域のゲート長方向（ｘ方向）の中心部（ｃ）よりソース領域側（図中右側）に位置するよう、フォトレジスト膜ＰＲ１を形成する。その後、フォトレジスト膜ＰＲ１をマスクとして、多結晶シリコン膜４中に、ｐ型不純物をイオン注入し、フォトレジスト膜ＰＲ１を除去する。
【０１１１】
また、本実施の形態においては、図２８に示すように、第１ｎＭＩＳ領域１Ａの第２領域１Ａｄを広く設定する。即ち、第１ｎＭＩＳ領域１Ａにおいて、第１領域１Ａｓと第２領域１Ａｄとの境界部を、ゲート電極の形成予定領域のゲート長方向（ｘ方向）の中心部（ｃ）よりソース領域側（図中右側）に位置するよう、フォトレジスト膜ＰＲ２を形成する。その後、フォトレジスト膜ＰＲ２をマスクとして、多結晶シリコン膜４中に、ｎ型不純物をイオン注入し、フォトレジスト膜ＰＲ２を除去する。以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【０１１２】
本実施の形態によれば、第１領域（１Ａｄ、１Ｂｄ）を大きくしたので、注入される不純物イオンの量を多くでき、ゲート電極（ＧＥ１、ＧＥ２）の空乏化等を効果的に低減することができる。また、ゲート電極（ＧＥ１、ＧＥ２）のソース領域側の端部（第１領域１Ａｓ、１Ｂｓ）には、フォトレジスト膜（ＰＲ１、ＰＲ２）が存在するため、かかる領域に対する不純物イオンの注入を防止でき、ソース領域側のバーズビーク（７ｓ）は小さくすることができる。
【０１１３】
このように、フォトレジスト膜ＰＲ１の位置を適宜調整することにより、ソース領域側のバーズビーク（７ｓ）の膜厚やゲート電極の空乏化などの防止に関して、最適化することが可能となる。
【０１１４】
（実施の形態３）
実施の形態１においては、第１領域１Ａｓ、１Ｂｓをフォトレジスト膜（ＰＲ１、ＰＲ２）で覆うことにより、かかる領域に不純物イオンが打ち込まれないようにしたが（図５、図８等参照）、第１領域１Ａｓ、１Ｂｓのフォトレジスト膜（ＰＲ１、ＰＲ２）に幅の狭いスリットＳｐを設けてもよい。
【０１１５】
図２９および図３０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、フォトレジスト膜ＰＲ１の形成工程以前の工程は、実施の形態１と同様であるため、その説明を省略する。
【０１１６】
本実施の形態においては、図２９に示すように、第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓにおいて、フォトレジスト膜ＰＲ１にスリットＳｐ（開口部、スペース）を設ける。スリットＳｐは、ゲート長方向（ｘ方向）の幅がＷＳ２で、ゲート幅方向（ｙ方向）にライン状に延在し、間隔ＷＳ１を置いて複数設けられている。ここでは、ＷＳ１とＷＳ２は等しく設定してある。スリットＳｐの幅ＷＳ２は、開口される第２領域１Ｂｄのゲート長方向（ｘ方向）の幅Ｗ１Ｂｄより小さい。このようなフォトレジスト膜ＰＲ１をマスクとして、多結晶シリコン膜４中に、ｐ型不純物をイオン注入し、フォトレジスト膜ＰＲ１を除去する。
【０１１７】
この場合、第２領域１Ｂｄだけでなく、第１領域１ＢｓにおいもスリットＳｐを介してｐ型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットＳｐを介している分、第２領域１Ｂｄよりも第１領域１Ｂｓの方が少なくなる。
【０１１８】
また、本実施の形態においては、図３０に示すように、第１ｎＭＩＳ領域１Ａの第１領域１Ａｓにおいて、スリットＳｐを有するフォトレジスト膜ＰＲ２を形成する。このスリットＳｐは、ゲート長方向（ｘ方向）の幅がＷＳ２で、ゲート幅方向（ｙ方向）にライン状に延在し、間隔ＷＳ１を置いて複数設けられている。ここでは、ＷＳ１とＷＳ２は等しく設定してある。スリットＳｐの幅ＷＳ２は、開口される第２領域１Ａｄのゲート長方向（ｘ方向）の幅Ｗ１Ａｄより小さい。このようなフォトレジスト膜ＰＲ２をマスクとして、多結晶シリコン膜４中に、ｎ型不純物をイオン注入し、フォトレジスト膜ＰＲ２を除去する。
【０１１９】
この場合、第２領域１Ａｄだけでなく、第１領域１ＡｓにおいてもスリットＳｐを介してｎ型不純物が注入されるが、単位面積あたりの不純物の注入量は、スリットＳｐを介している分、第２領域１Ａｄよりも第１領域１Ａｓの方が少なくなる。
【０１２０】
以降の工程は、実施の形態１と同様であるため、その説明を省略する。
【０１２１】
このように、本実施の形態によれば、スリットＳｐを介して不純物を第１領域１Ａｓ、１Ｂｓに注入することで、第２領域１Ａｄ、１Ｂｄから境界領域をとおして第１領域１Ａｓ、１Ｂｓへの不純物濃度の急激な変化が緩和され、ゲート電極（ＧＥ１、ＧＥ２）の空乏化を効果的に低減することができる。また、ゲート電極（ＧＥ１、ＧＥ２）のソース領域側の端部（第１領域１Ａｓ、１Ｂｓ）には、スリットＳｐを介して不純物が注入されるものの、ドレイン領域側の端部に比べて低濃度であるため、ドレイン領域側のバーズビーク（７ｄ）に比べてソース領域側のバーズビーク（７ｓ）を小さくすることができる。
【０１２２】
なお、上記複数のスリットＳｐの幅ＷＳ１や間隔ＷＳ２を変えてもよい。即ち、ソース領域側にかけて、スリットＳｐの幅を徐々に狭くしてもよい。そのように形成することで、バーズビーク（７ｓ）の形状（ゲート電極(ＧＥ１、ＧＥ２)の側壁部における膜厚）をより微細に調整することが可能となる。
【０１２３】
（実施の形態４）
実施の形態１〜３においては、ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３には、ｎ型不純物（例えばリンまたはヒ素）を、ｐチャネル型のＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極ＧＥ２、ＧＥ４には、ｐ型不純物（例えばホウ素）をそれぞれ注入していた。これに対し、本実施の形態４においては、ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３にｎ型不純物に加えてｐ型不純物を、ｐチャネル型のＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極ＧＥ２、ＧＥ４にｐ型不純物に加えてｎ型不純物を注入することを特徴とする。一つのゲート電極（ＧＥ１、ＧＥ３、ＧＥ２、ＧＥ４）内にｐ型不純物とｎ型不純物とが注入されるため、それらが電気的に中和することになる。したがって、一つのゲート電極を形成する多結晶シリコン中に注入するｐ型不純物の注入量とｎ型不純物の注入量を適宜調整することにより、ゲート電極中における電気的に中和した不純物を除いたｐ型またはｎ型不純物の濃度を所望の値に調整することが可能となる。一方、例えば、ｎ型不純物のみが注入されたゲート電極のｎ型不純物の濃度と、ｎ型不純物とｐ型不純物（ｎ型不純物よりも少ない注入量）とが注入されたゲート電極で、電気的に中和した不純物を除いた両者のｎ型不純物の濃度が等しい場合、後者の方により大きなバーズビークが形成される。これは、不純物濃度が高いほどバーズビークの大きさが大きくなるからであり、ｎ型不純物とｐ型不純物とが両方注入された場合の不純物濃度は、ｎ型不純物の濃度とｐ型不純物の濃度の和となり、不純物濃度が高くなるからである。即ち、ｎ型不純物とｐ型不純物を両方注入すると、電気的にはｎ型不純物とｐ型不純物は中和するが、ｎ型不純物とｐ型不純物の注入量が増加するため、不純物の濃度が高くなり、バーズビークの大きさがより大きく形成されるのである。バーズビークをより大きく形成した場合は、ＧＩＤＬをさらに緩和することが可能となる。あるいは、例えば、ゲート電極と同層の多結晶シリコンを用いて抵抗素子を形成する場合を考えると、ｐ型不純物とｎ型不純物が電気的に中和することにより抵抗素子を形成する多結晶シリコンの抵抗値が高くなるので、所望の抵抗値を得るための抵抗素子の平面的な素子面積を小さく形成することが可能となる。
【０１２４】
ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３へのｎ型不純物とｐ型不純物の注入方法を以下で説明する。たとえば、図４に示される工程において形成される第２ｎＭＩＳ領域１Ｃと第１ｎＭＩＳ領域１Ａを覆うフォトレジスト膜において、ｐ型不純物を注入したい領域に実施の形態３で説明したようなスリットを設ける。その後、図５に示される工程において、ｐチャネル型のＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極ＧＥ２、ＧＥ４にｐ型不純物を注入するときに、上記スリットが形成された領域にｐ型不純物を注入する。上記スリットの形状（スリットの幅及びスリットを設ける間隔など）を調整することにより、所望のｐ型不純物の濃度を注入することが可能となる。その後、実施の形態１と同様に、図８に示される工程において、所望の量のｎ型不純物を注入すればよい。
【０１２５】
ｐチャネル型のＭＩＳＦＥＴＱｎ３、Ｑｎ４のゲート電極ＧＥ２、ＧＥ４へのｎ型不純物とｐ型不純物の注入方法も、ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３へのｎ型不純物とｐ型不純物の注入方法と同様に考えることができる。即ち、たとえば、実施の形態１と同様に、図５に示される工程において、所望の量のｐ型不純物を注入する。その後、図７に示される工程において形成される第２ｐＭＩＳ領域１Ｄと第１ｐＭＩＳ領域１Ｂを覆うフォトレジスト膜において、ｎ型不純物を注入したい領域に実施の形態３で説明したようなスリットを設ける。その後、図８に示される工程において、ｎチャネル型のＭＩＳＦＥＴＱｎ１、Ｑｎ２のゲート電極ＧＥ１、ＧＥ３にｎ型不純物を注入するときに、上記スリットが形成された領域に所望の量のｎ型不純物を注入すればよい。
【０１２６】
上記スリットを形成する領域及びスリットの形状を調整することにより、バーズビーク部の大きさ（バーズビーク部の膜厚）を大きくしたい領域とそうでない領域を作り分けることが可能となる。
【０１２７】
（実施の形態５）
本実施の形態においては、ＩＯ領域(ＩＯ)およびコア領域（Ｃｏｒｅ）に、６つのＭＩＳＦＥＴを形成する（Ｑｎ１〜Ｑｎ３、Ｑｐ１〜Ｑｐ３）。
【０１２８】
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図３１は、本実施の形態の半導体装置の構成を示す要部断面図である。図３２〜図４１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【０１２９】
[構造説明]
まず、図３１を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【０１３０】
図３１に示すように、本実施の形態の半導体装置は、シリコン基板（半導体基板）１のＩＯ領域（ＩＯ）のうち、第１ｎＭＩＳ領域１Ａに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ１と、シリコン基板１の第１ｐＭＩＳ領域１Ｂに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ１とを有している。また、ＩＯ領域（ＩＯ）のうち、シリコン基板１の第２ｎＭＩＳ領域１Ｃに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ２と、シリコン基板１の第２ｐＭＩＳ領域１Ｄに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ２とを有している。
【０１３１】
さらに、本実施の形態の半導体装置は、シリコン基板（半導体基板）１のコア領域（Ｃｏｒｅ）のうち、第３ｎＭＩＳ領域１Ｅに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ３と、第３ｐＭＩＳ領域１Ｆに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ３とを有している。
【０１３２】
ＩＯ領域（ＩＯ）に形成されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）は、実施の形態１で説明したＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）と同じ構成である。但し、これらのＭＩＳＦＥＴが例えば、図３１中において、左側からＱｎ２、Ｑｎ１、Ｑｐ２、Ｑｐ１の順で配置されている点は、実施の形態１と異なる（図３１、図１４参照）。また、ＩＯ領域（ＩＯ）に形成されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）は、高耐圧用のＭＩＳＦＥＴであり、コア領域（Ｃｏｒｅ）に形成されるＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）は、低耐圧用のＭＩＳＦＥＴである。よって、コア領域（Ｃｏｒｅ）に形成されるＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）は、ＩＯ領域（ＩＯ）に形成されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）と比較し、ゲート長が短く、また、ゲート絶縁膜の膜厚が小さい構成となっている（図３１参照）。
【０１３３】
実施の形態１で説明したように、ＩＯ領域（ＩＯ）に形成されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）が適用される回路としては、例えば、Ｉ／Ｏバッファ回路を例示することができる。中でも、汎用Ｉ／Ｏ回路や、ＰＬＬ回路、ＭＳＣ回路などに適用することができる。また、Ｉ／Ｏバッファの他、ＥＳＤ保護回路や昇圧回路などにも適用することができる。また、ここで、ＭＩＳＦＥＴ（Ｑｎ２、Ｑｐ２）は、双方向にキャリア（ホールｈまたは電子ｅ）が流れるように駆動されるＭＩＳＦＥＴであり、ＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）は、一方向にしかキャリア（ホールｈまたは電子ｅ）が流れないように駆動されるＭＩＳＦＥＴである（図３１参照）。
【０１３４】
また、コア領域（Ｃｏｒｅ）に形成されるＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）が適用される回路としては、例えば、アナログ回路を例示することができる。ここで、ＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）は、双方向にキャリア（ホールｈまたは電子ｅ）が流れるように駆動されるＭＩＳＦＥＴである。
【０１３５】
上記６つのＭＩＳＦＥＴ（Ｑｎ１〜Ｑｎ３、Ｑｐ１〜Ｑｐ３）のゲート電極（ＧＥ１〜ＧＥ６）は、多結晶シリコンよりなり、ゲート電極（ＧＥ１〜ＧＥ６）の空乏化の防止等のために、不純物イオンが注入されている。具体的には、ｎチャネル型のＭＩＳＦＥＴＱｎ１〜Ｑｎ３のゲート電極ＧＥ１、ＧＥ３、ＧＥ５は、ｎ型不純物（例えばリンまたはヒ素）を含有している。ｐチャネル型のＭＩＳＦＥＴＱｐ１〜Ｑｐ３のゲート電極ＧＥ２、ＧＥ４、ＧＥ６は、ｐ型不純物（例えばホウ素）を含有している。
【０１３６】
まず、ＩＯ領域（ＩＯ）に形成されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）について説明する。
【０１３７】
ｎチャネル型のＭＩＳＦＥＴＱｎ１は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ１と、このゲート電極ＧＥ１の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｎ＋型半導体領域Ｓ１、Ｄ１およびｎ−型半導体領域ＥＸ１により構成される。この不純物領域のうち、ｎ＋型半導体領域Ｓ１側がソース領域となり、ｎ＋型半導体領域Ｄ１側がドレイン領域となる。
【０１３８】
ここで、上記ｎチャネル型のＭＩＳＦＥＴＱｎ１においては、ゲート電極ＧＥ１のドレイン領域（ｎ＋型半導体領域Ｄ１）側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成されている。これにより、ゲート電極ＧＥ１下のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）のうち、ドレイン領域（ｎ＋型半導体領域Ｄ１）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｎ＋型半導体領域Ｓ１）側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態１で図２１を参照しながら説明したように、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚をＴ１ｄと、ソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚をＴ１ｓとした場合、Ｔ１ｄ＞Ｔ１ｓの関係にある。
【０１３９】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ１は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ２と、このゲート電極ＧＥ２の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｐ＋型半導体領域Ｓ２、Ｄ２およびｐ−型半導体領域ＥＸ２により構成される。この不純物領域のうち、ｐ＋型半導体領域Ｓ２側がソース領域となり、ｐ＋型半導体領域Ｄ２側がドレイン領域となる。
【０１４０】
ここで、上記ｐチャネル型のＭＩＳＦＥＴＱｐ１においては、ゲート電極ＧＥ２のドレイン領域（ｐ＋型半導体領域Ｄ２）側の底部がラウンド化している。言い換えれば、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成されている。これにより、ゲート電極ＧＥ２下のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）のうち、ドレイン領域（ｐ＋型半導体領域Ｄ２）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｐ＋型半導体領域Ｓ２）側の端部の膜厚よりも大きくなる。なお、これらの膜厚の関係については、実施の形態１で図２１を参照しながら説明したように、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚をＴ１ｄと、ソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚をＴ１ｓとした場合、Ｔ１ｄ＞Ｔ１ｓの関係にある。
【０１４１】
一方、ｎチャネル型のＭＩＳＦＥＴＱｎ２は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ３と、このゲート電極ＧＥ３の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｎ＋型半導体領域ＳＤ３およびｎ−型半導体領域ＥＸ３により構成される。ｎチャネル型のＭＩＳＦＥＴＱｎ２は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｎ＋型半導体領域ＳＤ３のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【０１４２】
ここで、上記ｎチャネル型のＭＩＳＦＥＴＱｎ２においては、ゲート電極ＧＥ３の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ３の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成されている。この側壁酸化膜７（バーズビーク部７ｓｄ）の膜厚をＴ１ｓｄとした場合、Ｔ１ｓｄは、上記Ｔ１ｄとほぼ等しく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１ｓの関係式１が成り立つ。
【０１４３】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ２は、シリコン基板１上に酸化シリコン膜３を介して配置されたゲート電極ＧＥ４と、このゲート電極ＧＥ４の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｐ＋型半導体領域ＳＤ４およびｐ−型半導体領域ＥＸ４により構成される。ｐチャネル型のＭＩＳＦＥＴＱｐ２は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｐ＋型半導体領域ＳＤ４のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【０１４４】
ここで、上記ｐチャネル型のＭＩＳＦＥＴＱｐ２においては、ゲート電極ＧＥ４の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ４の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成されている。この側壁酸化膜７（バーズビーク部７ｓｄ）の膜厚をＴ１ｓｄとした場合、Ｔ１ｓｄは、上記Ｔ１ｄとほぼ等しく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１ｓの関係式１が成り立つ。
【０１４５】
次いで、コア領域（Ｃｏｒｅ）に形成されるＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）について説明する。
【０１４６】
ｎチャネル型のＭＩＳＦＥＴＱｎ３は、シリコン基板１上に酸化シリコン膜３０を介して配置されたゲート電極ＧＥ５と、このゲート電極ＧＥ５の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｎ＋型半導体領域ＳＤ５およびｎ−型半導体領域ＥＸ５により構成される。ｎチャネル型のＭＩＳＦＥＴＱｎ３は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｎ＋型半導体領域ＳＤ５のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【０１４７】
ここで、上記ｎチャネル型のＭＩＳＦＥＴＱｎ３においては、ゲート電極ＧＥ３の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ３の両側の側壁酸化膜７０の底部にバーズビーク部７０ｓｄが形成されている。この側壁酸化膜７０（バーズビーク部７０ｓｄ）の膜厚をＴ１０ｓｄとした場合、Ｔ１０ｓｄは、上記Ｔ１ｄより小さく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１０ｓｄの関係式２が成り立つ。
【０１４８】
ｐチャネル型のＭＩＳＦＥＴＱｐ３は、シリコン基板１上に酸化シリコン膜３０を介して配置されたゲート電極ＧＥ６と、このゲート電極ＧＥ６の両側のシリコン基板１中に配置された不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）とを有する。この不純物領域は、ｐ＋型半導体領域ＳＤ６およびｐ−型半導体領域ＥＸ６により構成される。ｐチャネル型のＭＩＳＦＥＴＱｐ３は、不純物領域対間において双方向に電流が流れるよう駆動される。よって、ｐ＋型半導体領域ＳＤ６のうち、一方がソース領域となり他方がドレイン領域となる場合があり、また、一方がドレイン領域となり他方がソース領域となる場合がある。
【０１４９】
ここで、上記ｐチャネル型のＭＩＳＦＥＴＱｐ３においては、ゲート電極ＧＥ６の両側の底部がラウンド化している。言い換えれば、ゲート電極ＧＥ６の両側の側壁酸化膜７０の底部にバーズビーク部７０ｓｄが形成されている。この側壁酸化膜７０（バーズビーク部７０ｓｄ）の膜厚をＴ１０ｓｄとした場合、Ｔ１０ｓｄは、上記Ｔ１ｄより小さく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１０ｓｄの関係式２が成り立つ。
【０１５０】
[製造方法説明]
次いで、図３２〜図３１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。なお、実施の形態１と同様の部位には、同じ符号を付し、その製造工程の詳細な説明を省略する。
【０１５１】
まず、図３２に示すように、半導体基板（半導体ウエハ）として、シリコン基板１を準備し、上記シリコン基板１の主面に素子分離領域２を形成する。例えば、シリコン基板１に上記第１ｎＭＩＳ領域１Ａ、第１ｐＭＩＳ領域１Ｂ、第２ｎＭＩＳ領域１Ｃ、第２ｐＭＩＳ領域１Ｄ、第３ｎＭＩＳ領域１Ｅおよび第３ｐＭＩＳ領域１Ｆをそれぞれ囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する。
【０１５２】
次いで、シリコン基板１の第１ｎＭＩＳ領域１Ａにｐ型ウエルＰＷ１を、シリコン基板１の第１ｐＭＩＳ領域１Ｂにｎ型ウエルＮＷ１を、シリコン基板１の第２ｎＭＩＳ領域１Ｃにｐ型ウエルＰＷ２を、シリコン基板１の第２ｐＭＩＳ領域１Ｄにｎ型ウエルＮＷ２を、シリコン基板１の第３ｎＭＩＳ領域１Ｅにｐ型ウエルＰＷ３を、シリコン基板１の第３ｐＭＩＳ領域１Ｆにｎ型ウエルＮＷ３を、それぞれ形成する。
【０１５３】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどによりシリコン基板１の表面を清浄化（洗浄）した後、シリコン基板１のＩＯ領域（ＩＯ）、即ち、ｐ型ウエルＰＷ１、ＰＷ２およびｎ型ウエルＮＷ１、ＮＷ２の表面上に酸化シリコン膜３を形成し、コア領域（Ｃｏｒｅ）、即ち、ｐ型ウエルＰＷ３およびｎ型ウエルＮＷ３の表面上に酸化シリコン膜３０を形成する。この酸化シリコン膜３および３０は、ゲート絶縁膜を構成する膜であり、例えば熱酸化法などによって形成することができる。例えば、コア領域（Ｃｏｒｅ）を熱酸化する場合には、ＩＯ領域（ＩＯ）をマスク膜で覆い、ＩＯ領域（ＩＯ）を熱酸化する場合には、コア領域（Ｃｏｒｅ）をマスク膜で覆い、異なる条件で、それぞれの領域を熱酸化する。かかる工程により、異なった膜厚の酸化シリコン膜（３、３０）を形成することができる。酸化シリコン膜３の膜厚は、酸化シリコン膜３０の膜厚より大きく、一例として、酸化シリコン膜３の膜厚は、１５ｎｍ程度、酸化シリコン膜３０の膜厚は、３ｎｍ程度である。なお、この酸化シリコン膜３、３０をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて形成してもよい。また、酸化シリコン膜３、３０に代えて、窒化シリコン膜などの他の絶縁膜を用いてもよい。
【０１５４】
次いで、図３３に示すように、酸化シリコン膜３、３０上に、導電性膜として多結晶シリコン膜（ポリシリコン膜）４を、例えばＣＶＤ法を用いて５０〜１５０ｎｍ程度の膜厚で形成する。なお、非晶質シリコン膜（アモルファスシリコン膜）を形成し、熱処理を施すことにより多結晶化してもよい。
【０１５５】
次いで、シリコン基板１の主面上に、すなわち多結晶シリコン膜４上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、４１０ｎｍ程度である。
【０１５６】
これにより、第３ｎＭＩＳ領域１Ｅ、第２ｎＭＩＳ領域１Ｃ、第１ｎＭＩＳ領域１Ａおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓを覆い、第３ｐＭＩＳ領域１Ｆ、第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄを開口したフォトレジスト膜（マスク膜、レジスト膜、レジストパターン）ＰＲ１を形成する。即ち、多結晶シリコン膜４の第３ｐＭＩＳ領域１Ｆ、第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄは露出した状態となる。
【０１５７】
次いで、フォトレジスト膜ＰＲ１をマスクとして、多結晶シリコン膜４中に、ｐ型不純物（例えばホウ素）をイオン注入する。注入条件としては、例えば、３ｋｅＶのエネルギーで、２Ｅ１５／ｃｍ２程度の濃度でホウ素を注入する。なお、２Ｅ１５は、２×１０１５を表す。これにより、第３ｐＭＩＳ領域１Ｆ、第２ｐＭＩＳ領域１Ｄおよび第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄの多結晶シリコン膜４にｐ型不純物が注入される（図３４）。図３４においては、不純物（不純物イオン）が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜ＰＲ１をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。
【０１５８】
次いで、シリコン基板１の主面上に、すなわち多結晶シリコン膜４上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。フォトレジスト膜の膜厚は、例えば、４１０ｎｍ程度である。
【０１５９】
これにより、第３ｐＭＩＳ領域１Ｆ、第２ｐＭＩＳ領域１Ｄ、第１ｐＭＩＳ領域１Ｂおよび第１ｎＭＩＳ領域１Ａの第１領域１Ａｓを覆い、第３ｎＭＩＳ領域１Ｅ、第２ｎＭＩＳ領域１Ｃおよび第１ｎＭＩＳ領域１Ａの第２領域１Ａｄを開口したフォトレジスト膜ＰＲ２を形成する。
【０１６０】
次いで、フォトレジスト膜ＰＲ２をマスクとして、多結晶シリコン膜４中に、ｎ型不純物（例えばリンまたはヒ素）をイオン注入する。注入条件としては、例えば、１０ｋｅＶのエネルギーで、６Ｅ１５／ｃｍ２程度の濃度でリンを注入する。これにより、図３５に示すように、第３ｎＭＩＳ領域１Ｅ、第２ｎＭＩＳ領域１Ｃおよび第１ｎＭＩＳ領域１Ａの第２領域１Ａｄの多結晶シリコン膜４にｎ型不純物が注入される。図３５においても、不純物が注入されている様子を模式的にドットで示してある。次いで、フォトレジスト膜ＰＲ２をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。
【０１６１】
以上のイオン注入工程により、第１ｎＭＩＳ領域１Ａの第１領域１Ａｓおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓの多結晶シリコン膜４には、不純物が注入されず、それ以外の領域の多結晶シリコン膜４には、ｎ型またはｐ型の不純物が注入された状態となる（図３５参照）。上記のそれ以外の領域とは、第１ｎＭＩＳ領域１Ａの第２領域１Ａｄ、第１ｐＭＩＳ領域１Ｂの第２領域１Ｂｄ、第２ｎＭＩＳ領域１Ｃ、第２ｐＭＩＳ領域１Ｄ、第３ｎＭＩＳ領域１Ｅ、及び、第３ｐＭＩＳ領域１Ｆである。
【０１６２】
次いで、注入したｎ型またはｐ型の不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００℃で１０秒程度のＲＴＡを行う。これにより、多結晶シリコン膜４中のｎ型またはｐ型不純物が拡散するとともに、活性化する（図３６）。このアニール処理時の不純物の拡散により、多結晶シリコン膜４において、不純物が注入されていなかった第１ｎＭＩＳ領域１Ａの第１領域１Ａｓおよび第１ｐＭＩＳ領域１Ｂの第１領域１Ｂｓにも不純物が拡散する。これにより、図３６に示すように、第１ｎＭＩＳ領域１Ａにおいては、第２領域１Ａｄ、境界領域および第１領域１Ａｓの順に不純物濃度が低下するように、多結晶シリコン膜４において、不純物濃度の濃淡（勾配）が生じる。境界領域とは、第１領域１Ａｓと第２領域１Ａｄとの境界部およびその近傍の領域を意味する。また、第１ｐＭＩＳ領域１Ｂにおいては、第２領域１Ｂｄ、境界領域および第１領域１Ｂｓの順に不純物濃度が低下するように、多結晶シリコン膜４において、不純物濃度の濃淡が生じる。境界領域とは、第１領域１Ｂｓと第２領域１Ｂｄとの境界部およびその近傍の領域を意味する。なお、本実施の形態においては、上記境界部は、ゲート電極の形成予定領域の中心部とほぼ一致する。例えば、ゲート電極（ＧＥ１、ＧＥ２）は、第１方向（ｘ方向）に延在する短辺Ｌ、第１方向と交差する第２方向（ｙ方向）に延在する長辺Ｗの略矩形状である。即ち、ゲート長はＬとなり、ゲート幅はＷとなる。この場合、上記境界部は、ゲート電極の形成予定領域のゲート長方向（ｘ方向）の中心部（Ｌ／２の位置、ｃ）において、ゲート幅方向（ｙ方向）に延在する（図２３の左図参照）。
【０１６３】
次いで、多結晶シリコン膜４上に、下層にＢＡＲＣを有するフォトレジスト膜(図示せず)を形成する。次いで、上層のフォトレジスト膜を、露光、現像することにより、フォトレジスト膜を形成する。このフォトレジスト膜の膜厚は、例えば、７８０ｎｍ程度である。このフォトレジスト膜は、ゲート電極（ＧＥ１〜ＧＥ６）の形成予定領域に残存させる。
【０１６４】
次いで、フォトレジスト膜をマスクに、上記ＢＡＲＣ（図示せず）をエッチングし、続いて、多結晶シリコン膜４をエッチング（選択的に除去）した後、ＢＡＲＣを含むフォトレジスト膜をアッシングなどにより除去し、洗浄（例えばＡＰＭ洗浄、ＨＰＭ洗浄など）を行う。これにより、図３７に示すように、第３ｎＭＩＳ領域１Ｅに、ｎ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ５が形成され、第３ｐＭＩＳ領域１Ｆに、ｐ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ６が形成される。また、第２ｎＭＩＳ領域１Ｃに、ｎ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ３が形成され、第２ｐＭＩＳ領域１Ｄに、ｐ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ４が形成される。また、第１ｎＭＩＳ領域１Ａに、ｎ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ１が形成され、第１ｐＭＩＳ領域１Ｂに、ｐ型不純物がドープされた多結晶シリコン膜４からなるゲート電極ＧＥ２が形成される。
【０１６５】
ここで、ゲート電極ＧＥ１およびＧＥ２においては、前述した不純物濃度の濃淡が維持されている。即ち、ゲート電極ＧＥ１においては、第２領域１Ａｄ側の端部のｎ型不純物の濃度が高く、境界部から第１領域１Ａｓ側の端部にかけてｎ型不純物の濃度が低くなる。また、ゲート電極ＧＥ２においては、第２領域１Ｂｄ側の端部のｐ型不純物の濃度が高く、境界部から第１領域１Ｂｓ側の端部にかけてｐ型不純物の濃度が低くなる。
【０１６６】
また、ゲート電極（ＧＥ１〜ＧＥ４）のゲート長（Ｌ）は、ほぼ等しく、ゲート電極（ＧＥ５、ＧＥ６）のゲート長より大きい。一例として、ゲート電極（ＧＥ１〜ＧＥ４）のゲート長（Ｌ）は、１μｍ（＝１０００ｎｍ）、ゲート電極（ＧＥ５、ＧＥ６）のゲート長は、５０ｎｍである。
【０１６７】
このように、ゲート電極ＧＥ１〜ＧＥ６に不純物をドープすることで、ゲート電極ＧＥ１〜ＧＥ４の空乏化を低減できるなど、ＭＩＳＦＥＴの特性の向上を図ることができる。
【０１６８】
次いで、図３８に示すように、例えば、ゲート電極ＧＥ１、ＣＥ３をマスクとして第１ｎＭＩＳ領域１Ａおよび第２ｎＭＩＳ領域１Ｃにｎ型不純物（例えばリンまたはヒ素）をイオン注入する。即ち、イオン打ち込みの不要な第１ｐＭＩＳ領域１Ｂ、第２ｐＭＩＳ領域１Ｄ、第３ｐＭＩＳ領域１Ｆおよび第３ｎＭＩＳ領域１Ｅを、フォトレジスト膜ＰＲ２１で覆い、フォトレジスト膜ＰＲ２をマスクとして、ｎ−型半導体領域ＥＸ１、ＥＸ３用のイオン注入を行う。イオン注入条件としては、例えば、リンを、８０ｋｅＶのエネルギーで、２Ｅ１３／ｃｍ２の濃度でイオン注入する。なお、図３８以降において、このイオン打ち込み領域を×印で示す。この工程により、注入されたイオンに対し、後述のアニール処理（熱処理）を施すことにより、ｎ−型半導体領域ＥＸ１、ＥＸ３が形成される。
【０１６９】
ここで、第３ｎＭＩＳ領域１Ｅにも、後述するようにｎ型不純物（例えばリンまたはヒ素）をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜ＰＲ２１により覆い、イオン注入を行わない。
【０１７０】
次いで、フォトレジスト膜ＰＲ２１が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極ＧＥ３およびＧＥ１の側壁に側壁酸化膜７を形成する。即ち、熱酸化法を用いて側壁酸化膜７を形成する。成膜条件としては、例えば、酸素（Ｏ２）が１００％の雰囲気下で、６５０℃、３０秒で結晶化処理後に、８００℃、２００秒程度のＲＴＯを施し、２ｎｍ程度の膜厚の側壁酸化膜７を形成する。この膜厚は、ゲート電極（ＧＥ１〜ＧＥ４）の厚さ方向（ｚ方向）の中間部において、ゲート長方向（ｘ方向）の膜厚である（ｘ方向、ｚ方向に関しては、図２３の左図参照）。
【０１７１】
ここで、ゲート電極ＧＥ３の両側およびＧＥ１の第２領域１Ａｄ側の底部においては、側壁酸化膜７中に、いわゆるバーズビーク部（７ｄ、７ｓｄ）が生じる。よって、これらのゲート電極ＧＥ３の両側、ＧＥ１の第２領域１Ａｄ側の底部において、ゲート絶縁膜の膜厚（側壁酸化膜７の膜厚）が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部（７ｄ、７ｓｄ）が形成されるためである。この後、フォトレジスト膜ＰＲ２１を除去する。
【０１７２】
次いで、図３９に示すように、例えば、ゲート電極ＧＥ２、ＧＥ４をマスクとして第１ｐＭＩＳ領域１Ｂおよび第２ｐＭＩＳ領域１Ｄにｐ型不純物（例えばホウ素）をイオン注入する。即ち、イオン打ち込みの不要な第１ｎＭＩＳ領域１Ａ、第２ｎＭＩＳ領域１Ｃ、第３ｐＭＩＳ領域１Ｆおよび第３ｎＭＩＳ領域１Ｅは、フォトレジスト膜ＰＲ２２で覆い、フォトレジスト膜ＰＲ２２をマスクとして、ｐ−型半導体領域ＥＸ２、ＥＸ４用のイオン注入を行う。イオン注入条件としては、例えば、ホウ素を、１０ｋｅＶのエネルギーで、４Ｅ１３／ｃｍ２の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理（熱処理）を施すことにより、ｐ−型半導体領域ＥＸ２、ＥＸ４。
【０１７３】
ここで、第３ｐＭＩＳ領域１Ｆにも、後述するようにｐ型不純物（例えばホウ素）をイオン注入するが、イオン注入条件が異なるため、ここでは、フォトレジスト膜ＰＲ２２により覆い、イオン打ち込みを行わない。
【０１７４】
次いで、フォトレジスト膜ＰＲ２２が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極ＧＥ４およびＧＥ２の側壁に側壁酸化膜７を形成する。即ち、熱酸化法を用いて側壁酸化膜７を形成する。成膜条件としては、例えば、酸素（Ｏ２）が１００％の雰囲気下で、６５０℃、３０秒で結晶化処理後に、８００℃、２００秒程度のＲＴＯ（Rapid Thermal Oxidation）を施し、２ｎｍ程度の膜厚の側壁酸化膜７を形成する。この膜厚は、ゲート電極（ＧＥ１〜ＧＥ４）の厚さ方向（ｚ方向）の中間部において、ゲート長方向（ｘ方向）の膜厚である（ｘ方向、ｚ方向に関しては、図２３の左図参照）。
【０１７５】
ここで、ゲート電極ＧＥ４の両側、ＧＥ２の第２領域１Ｂｄ側の底部においては、側壁酸化膜７中に、いわゆるバーズビーク部（７ｄ、７ｓｄ）が生じる。よって、これらのゲート電極ＧＥ４両側、ＧＥ２の第２領域１Ａｄ側の底部において、ゲート絶縁膜の膜厚（側壁酸化膜７の膜厚）が大きくなる。これは、不純物濃度が高いほど酸化されやすいため、ゲート電極中の不純物濃度が高い領域においては、厚いバーズビーク部（７ｄ、７ｓｄ）が形成されるためである。この後、フォトレジスト膜ＰＲ２２を除去する。
【０１７６】
次いで、図４０に示すように、例えば、ゲート電極ＧＥ５をマスクとして第３ｎＭＩＳ領域１Ｅにｎ型不純物（例えばリンまたはヒ素）をイオン注入する。即ち、イオン打ち込みの不要な第３ｎＭＩＳ領域１Ｅ以外の領域を、フォトレジスト膜ＰＲ２３で覆い、ｎ−型半導体領域ＥＸ５用のイオン注入を行う。イオン注入条件としては、例えば、ヒ素を、１０ｋｅＶのエネルギーで、２Ｅ１４／ｃｍ２の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理（熱処理）を施すことにより、ｎ−型半導体領域ＥＸ５が形成される。
【０１７７】
次いで、フォトレジスト膜ＰＲ２３が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極ＧＥ５の側壁に側壁酸化膜７０を形成する。即ち、熱酸化法を用いて側壁酸化膜７０を形成する。成膜条件としては、酸素（Ｏ２）が１００％の雰囲気下で、６５０℃、３０秒で結晶化処理後に、８００℃、２００秒程度のＲＴＯを施し、２ｎｍ程度である。この膜厚は、ゲート電極（ＧＥ５）の厚さ方向（ｚ方向）の中間部において、ゲート長方向（ｘ方向）の膜厚である（ｘ方向、ｚ方向に関しては、図２３の左図参照）。
【０１７８】
ここで、ゲート電極ＧＥ５の両側の底部においては、側壁酸化膜７０中に、いわゆるバーズビーク部（７０ｓｄ）が生じる。但し、上記側壁酸化膜７０の成膜条件においては、このバーズビーク部７０ｓｄの膜厚は極小さく、例えば、０．０５ｎｍ程度である。この後、フォトレジスト膜ＰＲ２３を除去する。
【０１７９】
次いで、図４１に示すように、例えば、ゲート電極ＧＥ６をマスクとして第３ｐＭＩＳ領域１Ｆにｐ型不純物（例えばホウ素）をイオン注入する。即ち、イオン打ち込みの不要な第３ｐＭＩＳ領域１Ｆ以外の領域は、フォトレジスト膜ＰＲ２４で覆い、ｐ−型半導体領域ＥＸ６用のイオン注入を行う。イオン注入条件としては、例えば、２フッ化ホウ素を、３ｋｅＶのエネルギーで、２Ｅ１４／ｃｍ２の濃度でイオン注入する。この工程により、打ち込まれたイオンに対し、後述のアニール処理（熱処理）を施すことにより、ｐ−型半導体領域ＥＸ６が形成される。
【０１８０】
次いで、フォトレジスト膜ＰＲ２４が残存した状態で、酸化性雰囲気下で熱処理を施し、ゲート電極ＧＥ６の側壁に側壁酸化膜７０を形成する。即ち、熱酸化法を用いて側壁酸化膜７０を形成する。成膜条件としては、酸素（Ｏ２）が１００％の雰囲気下で、６５０℃、３０秒で結晶化処理後に、８００℃、２００秒程度のＲＴＯを施し、２ｎｍ程度である。この膜厚は、ゲート電極（ＧＥ６）の厚さ方向（ｚ方向）の中間部において、ゲート長方向（ｘ方向）の膜厚である（ｘ方向、ｚ方向に関しては、図２３の左図参照）。
【０１８１】
ここで、ゲート電極ＧＥ６の両側の底部においては、側壁酸化膜７０中に、いわゆるバーズビーク部（７０ｓｄ）が生じる。但し、上記側壁酸化膜７０の形成条件においては、このバーズビーク部７０ｓｄの膜厚は極小さく、例えば、０．０４ｎｍ程度である。この後、フォトレジスト膜ＰＲ２４を除去する。
【０１８２】
上記側壁酸化膜７および７０の形成工程により、前述の関係式１および２を満たすバーズビーク部（７ｄ、７ｓｄ、７０ｓｄ）が形成される（図３１参照）。
【０１８３】
即ち、ｎチャネル型のＭＩＳＦＥＴＱｎ１においては、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成され、ドレイン領域（ｎ＋型半導体領域Ｄ１）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｎ＋型半導体領域Ｓ１）側の端部の膜厚よりも大きくなる。この際、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚をＴ１ｄと、ソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚をＴ１ｓとした場合、Ｔ１ｄ＞Ｔ１ｓの関係となる。
【０１８４】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ１においては、ドレイン領域側の側壁酸化膜７の底部にバーズビーク部７ｄが形成され、ドレイン領域（ｐ＋型半導体領域Ｄ２）側の端部の膜厚が、ゲート電極ＧＥ１下のゲート絶縁膜のうち、ソース領域（ｐ＋型半導体領域Ｓ２）側の端部の膜厚よりも大きくなる。この際、ゲート電極(ＧＥ１、ＧＥ２)のドレイン領域（Ｄ）側の底部の側壁酸化膜７（バーズビーク部７ｄ）の膜厚をＴ１ｄと、ソース領域（Ｓ）側の底部の側壁酸化膜７（バーズビーク部７ｓ）の膜厚をＴ１ｓとした場合、Ｔ１ｄ＞Ｔ１ｓの関係にある。
【０１８５】
一方、ｎチャネル型のＭＩＳＦＥＴＱｎ２においては、ゲート電極ＧＥ３の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成され、この側壁酸化膜７（バーズビーク部７ｓｄ）の膜厚をＴ１ｓｄとした場合、Ｔ１ｓｄは、上記Ｔ１ｄとほぼ等しく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１ｓの関係式１が成り立つ。
【０１８６】
また、ｐチャネル型のＭＩＳＦＥＴＱｐ２においては、ゲート電極ＧＥ４の両側の側壁酸化膜７の底部にバーズビーク部７ｓｄが形成され、この側壁酸化膜７（バーズビーク部７ｓｄ）の膜厚をＴ１ｓｄとした場合、Ｔ１ｓｄは、上記Ｔ１ｄとほぼ等しく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１ｓの関係式１が成り立つ。
【０１８７】
また、チャネル型のＭＩＳＦＥＴＱｎ３においては、ゲート電極ＧＥ３の両側の側壁酸化膜７０の底部にバーズビーク部７０ｓｄが形成され、この側壁酸化膜７０（バーズビーク部７０ｓｄ）の膜厚をＴ１０ｓｄとした場合、Ｔ１０ｓｄは、上記Ｔ１ｄより小さく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１０ｓｄの関係式２が成り立つ。
【０１８８】
ｐチャネル型のＭＩＳＦＥＴＱｐ３においては、ゲート電極ＧＥ６の両側の側壁酸化膜７０の底部にバーズビーク部７０ｓｄが形成され、この側壁酸化膜７０（バーズビーク部７０ｓｄ）の膜厚をＴ１０ｓｄとした場合、Ｔ１０ｓｄは、上記Ｔ１ｄより小さく、よって、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１０ｓｄの関係式２が成り立つ。
【０１８９】
なお、上記側壁酸化膜７、７０（バーズビーク部、７ｄ、７ｓｄ、７０ｓｄ）の膜厚の定義については、実施の形態１において図２１を参照しながら説明したとおりである。
【０１９０】
この後、シリコン基板１の主面上に、絶縁膜として、例えば窒化シリコン膜をＣＶＤ法で１０〜４０ｎｍ程度の膜厚で堆積する。この工程により、ゲート電極ＧＥ１〜ＧＥ６が、窒化シリコン膜で覆われる。
【０１９１】
次いで、窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１〜ＧＥ６のそれぞれの側壁に、窒化シリコン膜からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。
【０１９２】
次いで、ゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域に、ｎ＋型半導体領域Ｄ１、Ｓ１の形成用のイオン注入を行う。また、ゲート電極ＧＥ３、ＧＥ５およびサイドウォールＳＷの両側の領域にｎ＋型半導体領域ＳＤ３、ＳＤ５の形成用のイオン注入を行う。ここでは、第１〜第３のｐＭＩＳ領域（１Ｂ、１Ｄ、１Ｆ）をフォトレジスト膜（図示せず）で覆い、第１〜第３のｎＭＩＳ領域（１Ａ、１Ｃ、１Ｅ）に対し同時にイオン注入を行う。
【０１９３】
次いで、上記フォトレジスト膜を除去し、ゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域にｐ＋型半導体領域Ｄ２、Ｓ２の形成用のイオン注入を行う。また、ゲート電極ＧＥ４、ＧＥ６およびサイドウォールＳＷの両側の領域にｎ＋型半導体領域ＳＤ４、ＳＤ６の形成用のイオン注入を行う。ここでは、第１〜第３のｎＭＩＳ領域（１Ａ、１Ｃ、１Ｅ）をフォトレジスト膜（図示せず）で覆い、第１〜第３のｐＭＩＳ領域（１Ｂ、１Ｄ、１Ｆ）に対し同時にイオン注入を行う。
【０１９４】
上記イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行う。これにより、各領域に注入した不純物を拡散させ、また、活性化する。これにより、ｎ−型半導体領域ＥＸ１、ＥＸ３、ＥＸ５、ｐ−型半導体領域ＥＸ２、ＥＸ４、ＥＸ６、ｎ＋型半導体領域Ｄ１、Ｓ１、ＳＤ３、ＳＤ５およびｐ＋型半導体領域Ｄ２、Ｓ２、ＳＤ４、ＳＤ６を形成することができる(図３１参照)。
【０１９５】
以上の工程により、ＬＤＤ構造の不純物領域（不純物領域対、半導体領域、拡散層、ソース・ドレイン領域）を有するｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｎ３およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２、Ｑｐ３が形成される（図３１）。この後、実施の形態１と同様に、層間絶縁膜３２やプラグＰＧが形成される。
【０１９６】
このように、本実施の形態においても、実施の形態１と同様の効果を奏する。即ち、一方向に駆動されるＭＩＳＦＥＴ（Ｑｎ１、Ｑｐ１）において、そのゲート電極（ＧＥ１、ＧＥ２）のドレイン領域側の不純物濃度を高くし、ソース領域側の不純物濃度を低くする。これにより、その酸化レート（酸化速度、酸化率、酸化のされ易さ）の違いを利用し、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部７ｓを小さくした（バーズビーク部７ｓが形成されない場合も含む）。このように、ドレイン領域側の端部のゲート絶縁膜（酸化シリコン膜３およびバーズビーク部７ｄ）の膜厚を大きくすることで、ＧＩＤＬが緩和され、オフリーク電流を減少させることができる。また、ソース領域側の端部のゲート絶縁膜の膜厚を小さくすることで、オン電流を増加させることができる。
【０１９７】
さらに、本実施の形態においては、低濃度半導体領域（ｎ−型半導体領域ＥＸ１、ＥＸ３、ＥＸ５、ｐ−型半導体領域ＥＸ２、ＥＸ４、ＥＸ６）のイオン注入マスク（ＰＲ２１〜ＰＲ２４）を利用して、側壁酸化を行った。これにより、マスク数（露光の原版の数）やマスク工程（フォトレジスト膜の形成工程）を増やすことなく、コア領域（Ｃｏｒｅ）のＭＩＳＦＥＴのゲート電極（ＧＥ５、ＧＥ６）と、ＩＯ領域（ＩＯ）のＭＩＳＦＥＴのゲート電極（ＧＥ１〜ＧＥ４）に対し、選択的にバーズビークを形成することができる。言い換えれば、マスク数（露光の原版の数）やマスク工程（フォトレジスト膜の形成工程）を増やすことなく、コア領域（Ｃｏｒｅ）のＭＩＳＦＥＴのゲート電極（ＧＥ５、ＧＥ６）と、ＩＯ領域（ＩＯ）のＭＩＳＦＥＴのゲート電極（ＧＥ１〜ＧＥ４）の側壁酸化量およびバーズビーク量を変えることができる。
【０１９８】
本実施の形態においては、微細に、即ち、ゲート長が小さく、また、ゲート絶縁膜が薄く設計される、コア領域（Ｃｏｒｅ）のＭＩＳＦＥＴのゲート電極（ＧＥ５、ＧＥ６）に対するバーズビーク量を小さくすることができる。
【０１９９】
前述したとおり、各ＭＩＳＦＥＴ（Ｑｎ１〜Ｑｎ３、Ｑｐ１〜Ｑｐ３）のバーズビーク部の膜厚については、Ｔ１ｓｄ≒Ｔ１ｄ＞Ｔ１ｓ…関係式１およびＴ１ｓｄ≒Ｔ１ｄ＞Ｔ１０ｓｄ…関係式２が成り立つ。よって、本実施の形態によれば、これらの関係式を満たすバーズビークの形成を短工程で簡易に形成することができる。
【０２００】
なお、本実施の形態においても、ＩＯ領域（ＩＯ）のＭＩＳＦＥＴ（Ｑｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２）の形成に際し、実施の形態２〜４で説明したフォトレジスト膜を適用してもよい。また、コア領域（Ｃｏｒｅ）のＭＩＳＦＥＴ（Ｑｎ３、Ｑｐ３）の形成に際しても、実施の形態４で説明したフォトレジスト膜を用い、ゲート電極（ＧＥ５、ＧＥ６）中の不純物濃度を調整してもよい。
【０２０１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、半導体装置および半導体装置の製造技術に適用して有効である。
【符号の説明】
【０２０３】
１  シリコン基板
１Ａ  第１ｎＭＩＳ領域
１Ａｄ  第２領域
１Ａｓ  第１領域
１Ｂ  第１ｐＭＩＳ領域
１Ｂｄ  第２領域
１Ｂｓ  第１領域
１Ｃ  第２ｎＭＩＳ領域
１Ｄ  第２ｐＭＩＳ領域
１Ｅ  第３ｎＭＩＳ領域
１Ｆ  第３ｐＭＩＳ領域
２  素子分離領域
３  酸化シリコン膜
３０  酸化シリコン膜
４  多結晶シリコン膜
７  側壁酸化膜
７０  側壁酸化膜
７ｄ  バーズビーク部
７ｓ  バーズビーク部
７ｓｄ  バーズビーク部
７０ｓｄ  バーズビーク部
２３  金属シリサイド層
３２  層間絶縁膜
ＣＮＴ  コンタクトホール
Ｄ  ドレイン領域
Ｄ１  ｎ＋型半導体領域
Ｄ２  ｐ＋型半導体領域
ｅ  電子
ＥＸ１、ＥＸ３  ｎ−型半導体領域
ＥＸ２、ＥＸ４  ｐ−型半導体領域
ＥＸ５  ｎ−型半導体領域
ＥＸ６  ｐ−型半導体領域
ＧＥ、ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４  ゲート電極
ＧＥ５、ＧＥ６  ゲート電極
ｈ  ホール
ＮＷ１、ＮＷ２、ＮＷ３  ｎ型ウエル
ＰＧ  プラグ
ＰＲ１、ＰＲ２、ＰＲ３  フォトレジスト膜
ＰＲ２１、ＰＲ２２、ＰＲ２３、ＰＲ２４  フォトレジスト膜
ＰＷ、ＰＷ１、ＰＷ２、ＰＷ３  ｐ型ウエル
Ｑｎ、Ｑｎ１、Ｑｎ２、Ｑｎ３  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ、Ｑｐ１、Ｑｐ２、Ｑｐ３  ｐチャネル型ＭＩＳＦＥＴ
ｒｄ、ｒｓ、ｒｓｄ  半径
Ｓ  ソース領域
Ｓｐ  スリット
Ｓ１  ｎ＋型半導体領域
Ｓ２  ｐ＋型半導体領域
ＳＤ３、ＳＤ５  ｎ＋型半導体領域
ＳＤ４、ＳＤ６  ｐ＋型半導体領域
ＳＷ  サイドウォール
Ｔ１ｄ  膜厚
Ｔ１ｓ  膜厚
Ｔ１ｓｄ  膜厚
Ｔ１０ｓｄ  膜厚
Ｔ３  膜厚
Ｗ１Ａｄ、Ｗ１Ｂｄ、ＷＳ１  幅
ＷＳ２  間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2012124313.tif 000036
【図３５】
2012124313.tif 000037
【図３６】
2012124313.tif 000038
【図３７】
2012124313.tif 000039
【図３８】
2012124313.tif 000040
【図３９】
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【図４０】
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【図４１】
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