(57)【要約】【課題】不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にする読み出し制御技術を改良した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリバンクと、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、複数のメモリバンク内の不良メモリセルの代わりの救済メモリセルと、データの入出力を行う入出力部と、不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプと入出力部とを非接続状態にし、特定リードアンプとは異なる所定リードアンプと入出力部とを接続状態にする接続制御部とを含み、所定リードアンプは、データ読出し時にヒット信号に応答して救済メモリセルからデータを読み出し入出力部に出力する。【選択図】図１
2012248260.tif 000002
【特許請求の範囲】
【請求項１】
独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
前記複数のメモリバンクと１対１で対応し、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、
前記複数のメモリバンク内の不良メモリセルの代わりとなる救済メモリセルと、
外部との間でデータの入出力を行う入出力部と、
前記不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、
前記ヒット信号に応答して、前記不良メモリセルを有するメモリバンクに対応する特定リードアンプと前記入出力部とを非接続状態にし、かつ、前記複数のリードアンプのうち前記特定リードアンプとは異なる所定リードアンプと前記入出力部とを接続状態にする接続制御部と、を含み、
前記所定リードアンプは、データ読出し時に前記ヒット信号に応答して、前記救済メモリセルからデータを読み出し、当該データを前記入出力部に出力する、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記複数のリードアンプは、当該リードアンプの数以下の複数のグループに分けられており、
前記特定リードアンプと前記所定リードアンプとは互いに異なるグループに属し、
前記接続制御部は、前記ヒット信号に応答して、前記特定リードアンプが属する特定グループと前記入出力部とを非接続状態にし、かつ、前記所定リードアンプが属する所定グループと前記入出力部とを接続状態にする、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特には、独立してアクセス可能な複数のメモリバンク（以下、単に「バンク」と称する）を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、メモリセルや周辺回路等の微細化に伴い、メモリセルに不良部位が生じることがある。このため、半導体記憶装置に、正規メモリセルと、正規メモリセルで不良が発生した場合に正規メモリセルの代わりとなる救済メモリセルと、を備え、不良が発生した正規メモリセル（以下「不良メモリセル」と称す）を救済メモリセルに置き換えて半導体記憶装置の歩留りを向上させる不良救済技術が重要となる。
【０００３】
また、不良メモリセルが救済メモリセルに置き換えられた状況では、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合、不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にする読み出し制御技術が必要となる。
【０００４】
読み出し制御技術としては、特許文献１の図１乃至図４に示すように、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、不良メモリセルからデータを読み出すリード／ライトアンプを停止させる技術が知られている。
【０００５】
また、読み出し制御技術の他の例としては、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、不良メモリセルを指定するカラム選択信号を無効にする関連技術もある。
【０００６】
図１０は、関連技術の半導体記憶装置を示したブロック図である。
【０００７】
図１０において、関連技術の半導体記憶装置は、アドレス端子ADと、アドレスバッファ101と、AF（アンチヒューズ素子）回路102と、コマンド端子CMDと、コマンド回路103と、データ入出力端子DQと、入出力部の一例である入出力バッファ104と、リードライトバスT（RWBST）105と、リードライトバススイッチ（RWBS SW）106および107と、リードライトバスA（RWBSA）108と、リードライトバスB（RWBSA）109と、リードライトスイッチ（RW SW）110〜117と、リードアンプ（Read Amp）118〜125と、ライトアンプ（Write Amp）126〜133と、切換回路（SW）134〜141と、救済メモリ（AF Cell）142〜149と、メモリバンク（Bank）150〜157と、アンプ制御部（Control）158と、データ保持部159〜161と、を含む。なお、AF回路102およびアンプ制御部158は、バンクごとに設けられている。また、メモリバンク150〜157には、それぞれ、メイン入出力線MIONおよびMIOTが設けられている。
【０００８】
アドレス端子ADは、バンクアドレス信号BA0，1，2およびアドレス信号Ai（i=0-12）を受け付ける。
【０００９】
アドレスバッファ101は、バンクアドレス信号BA0，1，2およびアドレス信号AiからバンクアドレスBS0-7とXアドレスXA0-13とYアドレスYA0-8とを生成する。なお、バンクアドレスBS0-7の「0」〜「7」の数値は、図１０に示したメモリバンクBank0〜Bank7の「0」〜「7」に対応する。
【００１０】
コマンド端子CMDは、コマンド信号を受け付ける。
【００１１】
コマンド回路103は、コマンド信号からリードコマンドRCMDとライトコマンドWCMDとを生成する。
【００１２】
図１１は、AF回路102を示した図である。
【００１３】
図１１において、AF回路102は、AF回路1020および1021を含む。
【００１４】
AF回路1020および1021は、それぞれ、アンチヒューズ102aと、比較回路102bと、AFイネーブルスイッチ102cと、バッファ102dと、AND回路102eと、を含む。なお、アンチヒューズ102aと比較回路102bは、判定回路102fに含まれる。
【００１５】
アンチヒューズ102aは、自回路に対応するメモリバンク内の１つの不良メモリセルのXアドレスおよびYアドレスを格納する。比較回路102bは、アンチヒューズ102a内のアドレスと、アドレスバッファ101からのXアドレスXA0-13およびYアドレスYA0-8と、を比較する。比較回路102bは、複数の排他的論理和回路102b1を含む。
【００１６】
AF回路1020は、AF回路1020内のアンチヒューズ102aに格納されたアドレスが、アドレスバッファ101からのXアドレスXA0-13およびYアドレスYA0-8と一致すると、信号AFHIT0を“1”にする。
【００１７】
AF回路1021は、AF回路1021内のアンチヒューズ102aに格納されたアドレスが、アドレスバッファ101からのXアドレスXA0-13およびYアドレスYA0-8と一致すると、信号AFHIT1を“1”にする。
【００１８】
図１２は、切換回路134と救済メモリ142を示した図である。なお、切換回路135〜141では、図１２に示した切換回路134へ入力するバンクアドレスBS0が自回路に対応するバンクアドレスとなる。
【００１９】
切換回路134は、OR回路OR1およびOR2と、NAND回路NAND1およびNAND2と、インバータINV1〜INV4と、ノア回路NOR1と、Yプリデコーダ（YPDC）162と、Yデコーダ（YDEC）163と、を含む。
【００２０】
Yプリデコーダ162は、信号AFHIT0およびAFHIT1が共に“0”のとき、YアドレスYA2-8とバンクアドレスBS0を用いてYS選択信号を生成し、また、信号AFHIT0およびAFHIT1のいずれかが“1”のとき、非選択信号を生成する。
【００２１】
Yデコーダ163は、YS選択信号を用いてカラム選択信号CSLを生成し、カラム選択信号CSLをメモリバンク150に出力する。メモリバンク150は、カラム選択信号CSLとYアドレスYA0-1とを用いて、メモリバンク150内のカラムを選択する。
【００２２】
また、Yデコーダ163は、非選択信号を受け付けた場合には、カラム選信号CSLを生成しない。この場合、メモリバンク150内のカラムは選択されない。よって、不良メモリセルを指定するカラム選択信号が無効となる。
【００２３】
なお、切換回路135〜141では、Yデコーダ163は、カラム選択信号CSLをメモリバンク151〜157へそれぞれ出力する。メモリバンク151〜157は、カラム選択信号CSLとYアドレスYA0-1とを用いて、自バンク内のカラムを選択する。また、メモリバンク151〜157は、カラム選信号CSLを受け付けていない場合には、カラムを選択しない。
【００２４】
インバータINV1の出力である信号AFCSL0は、バンクアドレスBS0と信号AFHIT0とが共に“1”でかつリードコマンドRCMDとライトコマンドWCMDのいずれかが“1”のとき、“1”となる。
【００２５】
インバータINV2の出力である信号AFCSL1は、バンクアドレスBS0と信号AFHIT1とが共に“1”でかつリードコマンドRCMDとライトコマンドWCMDのいずれかが“1”のとき、“1”となる。
【００２６】
救済メモリ142は、救済メモリセル1421および1422を含む。
【００２７】
救済メモリセル1421は、AF回路1020内のアンチヒューズ102aに格納されたアドレスを有する不良メモリセルを救済する冗長メモリセルである。救済メモリセル1421は、信号AFCSL0が“1”のときにメイン入出力線MIONおよびMIOBと接続する。
【００２８】
救済メモリセル1422は、AF回路1021内のアンチヒューズ102aに格納されたアドレスを有する不良メモリセルを救済する冗長メモリセルである。救済メモリセル1422は、信号AFCSL1が“1”のときにメイン入出力線MIONおよびMIOBと接続する。
【００２９】
図１３は、救済メモリセル1421を示した図である。
【００３０】
救済メモリセル1421は、NMOSトランジスタNMOS1およびNMOS2とインバータINV5およびINV6とからなる。
【００３１】
なお、救済メモリセル1421では、図１３に示した救済メモリセル1421に入力する信号AFCSL0が信号AFCSL1となる。
【００３２】
図１４は、メモリバンク150に対応するアンプ制御部158を示した図であり、図１４（ａ）は、アンプ制御部158の入出力を説明するためのブロック図であり、図１４（ｂ）は、アンプ制御部158の一例を示した図である。なお、他のアンプ制御部158では、図１４に示したアンプ制御部158に入力するバンクアドレスBS0が、自回路に対応するバンクアドレスとなる。
【００３３】
アンプ制御部158は、OR回路OR3と、NAND回路NAND3〜NAND5と、インバータINV7〜INV13と、を含む。
【００３４】
アンプ制御部158は、バンクアドレスBS0とリードコマンドRCMDとを受け付けると、データアンプイネーブル信号DAEと、リードスイッチ信号RSWと、プリチャージ信号PIOBと、を出力する。
【００３５】
また、アンプ制御部158は、バンクアドレスBS0とライトコマンドWCMDとを受け付けると、ライトスイッチ信号WSWと、ライトアンプイネーブル信号WAEと、プリチャージ信号PIOBと、を出力する。
【００３６】
図１５は、リードライトバススイッチ106を示した図であり、図１５（ａ）は、リードライトバススイッチ106の入出力および接続関係を説明するためのブロック図であり、図１５（ｂ）は、リードライトバススイッチ106の一例を示した図である。
【００３７】
リードライトバススイッチ106は、NOR回路NOR2と、インバータINV14と、トランスファゲートTG1と、を含む。
【００３８】
リードライトバススイッチ106は、バンクアドレスBS0〜BS3のいずれかが“1”である場合には、リードライトバスA108をリードライトバスT105に接続し、バンクアドレスBS0〜BS3のすべてが“0”である場合には、リードライトバスA108をリードライトバスT105と切り離す。
【００３９】
図１６は、リードライトバススイッチ107を示した図であり、図１６（ａ）は、リードライトバススイッチ107の入出力および接続関係を説明するためのブロック図であり、図１６（ｂ）は、リードライトバススイッチ107の一例を示した図である。
【００４０】
リードライトバススイッチ107は、NOR回路NOR3と、インバータINV15と、トランスファゲートTG2と、を含む。
【００４１】
リードライトバススイッチ107は、バンクアドレスBS4〜BS7のいずれかが“1”である場合には、リードライトバスB109をリードライトバスT105に接続し、バンクアドレスBS4〜BS7のすべてが“0”である場合には、リードライトバスB109をリードライトバスT105と切り離す。
【００４２】
図１７は、リードライトスイッチ110〜117のそれぞれとして使用されるリードライトスイッチ110aを示した図であり、図１７（ａ）は、リードライトスイッチ110aの入出力および接続関係を説明するためのブロック図であり、図１７（ｂ）は、リードライトスイッチ110aの一例を示した図である。
【００４３】
リードライトスイッチ110aは、インバータINV16〜INV19と、NAND回路NAND6およびNAND7と、NOR回路NOR4およびNOR5と、PMOSトランジスタPMOS1およびPMOS2と、NMOSトランジスタNMOS3およびNMOS4と、を含む。
【００４４】
リードライトスイッチ110aは、リードスイッチ信号RSWが“1”でありライトスイッチ信号WSWが“0”である場合には、リードアンプからの読み出しデータRDATAを、リードライトスイッチ110aが接続されているリードライトバス（リードライトバス108または109）に出力する。
【００４５】
また、リードライトスイッチ110aは、リードスイッチ信号RSWが“0”でありライトスイッチ信号WSWが“1”である場合には、リードライトスイッチ110aが接続されているリードライトバスからの書込み対象データWDATAを、ライトアンプに出力する。
【００４６】
図１８は、リードアンプ118〜125のそれぞれとして使用されるリードアンプ118aと、ライトアンプ126〜133のそれぞれとして使用されるライトアンプ126aと、を示した図であり、図１８（ａ）は、リードアンプ118aおよびライトアンプ126aの入出力および接続関係を説明するためのブロック図であり、図１８（ｂ）は、リードアンプ118aおよびライトアンプ126aの一例を示した図である。
【００４７】
リードアンプ118aは、PMOSトランジスタPMOS3〜PMOS11と、NMOSトランジスタNMOS5〜NMOS9と、インバータINV20〜INV22と、を含む。
【００４８】
ライトアンプ126aは、NAND回路NAND8およびNAND9と、インバータINV23〜INV25と、PMOSトランジスタPMOS12およびPMOS13と、NMOSトランジスタNMOS10およびNMOS11と、を含む。
【００４９】
リードアンプ118aは、プリチャージ信号PIOBを受け付け、その後、データアンプイネーブル信号DAEを受け付けると、メイン入出力線MIONおよびMIOTから受け付けた読み出しデータRDATAを出力する。
【００５０】
ライトアンプ126aは、ライトアンプイネーブル信号WAEを受け付けると、書込み対象データWDATAをメイン入出力線MIONおよびMIOTを介してメモリバンクに書き込む。
【００５１】
図１９は、図１０に示した関連技術の半導体記憶装置のデータ読出し動作を説明するためのタイミングチャートである。
【００５２】
ここでは、メモリバンク150に対応するAF回路1020内に格納された不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合の動作を説明する。
【００５３】
この場合、AF回路1020からの信号AFHIT0が“1”（HIT）となり、これに伴い、切換回路134からの信号AFCSL0が“1”となり、救済メモリセル1421がメイン入出力線MIONおよびMIOTと接続する。この際、不良メモリセルのアドレスに対応するカラム選択信号CSLは生成されない（CSL=“0”）。
【００５４】
その後、リードアンプ118が、救済メモリセル1421からデータを読み出し、そのデータが、読み出しデータRDATA（Read Date）として、リードライトスイッチ110を通ってリードライトバスA（RWBSA）108に出力される。
【００５５】
その後、読み出しデータRDATA（Read Date）は、リードライトバススイッチ106を通ってリードライトバスT（RWBST）105に出力され、その後、入出力バッファ104を介してデータ入出力端子DQへ出力される。
【先行技術文献】
【特許文献】
【００５６】
【特許文献１】特開２００６−２６８９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００５７】
しかしながら、上述した半導体記憶装置では、読み出し制御技術を実現する手法に問題があることを本願発明者は明らかにした。以下、この問題について説明する。
【００５８】
特許文献１に記載の半導体記憶装置では、読み出し制御技術を実現する手法として、不良メモリセルからデータを読み出す時に、その不良メモリセルからデータを読み出すリード／ライトアンプを停止するという手法が用いられている。
【００５９】
この場合、リード／ライトアンプごとに、リード／ライトアンプの停止動作を制御する切換制御回路が必要となり、また、切換制御回路からの信号に応答して動作を停止する機能を、各リード／ライトアンプに設けなければならず、構成が複雑となるという問題があった。
【００６０】
また、関連技術の半導体記憶装置では、読み出し制御技術を実現する手法として、不良メモリセルを指定するカラム選択信号を無効にするという手法が用いられている。
【００６１】
この場合、不良メモリセルへのアクセスタイミングに同期して、不良メモリセルを指定するカラム選択信号を無効にしなければならず、カラム選択信号を無効にする処理を高速かつ高精度に行う必要があり、タイミング設計が難しくなるという問題があった。
【課題を解決するための手段】
【００６２】
本発明の半導体記憶装置は、独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
前記複数のメモリバンクと１対１で対応し、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、
前記複数のメモリバンク内の不良メモリセルの代わりとなる救済メモリセルと、
外部との間でデータの入出力を行う入出力部と、
前記不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、
前記ヒット信号に応答して、前記不良メモリセルを有するメモリバンクに対応する特定リードアンプと前記入出力部とを非接続状態にし、かつ、前記複数のリードアンプのうち前記特定リードアンプとは異なる所定リードアンプと前記入出力部とを接続状態にする接続制御部と、を含み、
前記所定リードアンプは、データ読出し時に前記ヒット信号に応答して、前記救済メモリセルからデータを読み出し、当該データを前記入出力部に出力する。
【発明の効果】
【００６３】
本発明によれば、不良メモリセルのアドレスが受け付けられた場合、接続制御部は、特定リードアンプと入出力部とを非接続状態にし、かつ、所定リードアンプと入出力部とを接続状態にする。そして、所定リードアンプは、救済メモリセルからデータを読み出し、そのデータを入出力バッファに出力する。
【００６４】
このため、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、特定リードアンプが不良メモリセルから誤ったデータを読み出しても、特定リードアンプと入出力部とが非接続状態であるため、その誤ったデータは入出力部に到達しない。
【００６５】
一方、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、所定リードアンプと入出力部とが接続状態となるため、所定リードアンプが救済メモリセルから読み出したデータは、入出力部に到達する。
【００６６】
よって、不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にすることができる。
【００６７】
また、本発明によれば、特許文献１に記載の半導体記憶装置では必要であった、切換制御回路と、各リード／ライトアンプに動作停止機能を設けることを不要にでき、構成の簡略化を図ることができる。
【００６８】
また、本発明によれば、関連技術の半導体記憶装置のように、不良メモリセルを指定するカラム選択信号を無効にする必要がないので、タイミング設計が容易になる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態の半導体記憶装置を示したブロック図である。
【図２】AF回路202を示した図である。
【図３】デコード部234を示した図である。
【図４】アクセス制御部235Bと救済メモリセル247とを示した図である。
【図５】救済メモリセル247を示した図である。
【図６】メモリバンク155に対応するアンプアンプ制御部2585を示した図である。
【図７】リードライトバススイッチ206を示した図である。
【図８】リードライトバススイッチ207を示した図である。
【図９】本実施形態の半導体記憶装置のデータ読出し動作を説明するためのタイミングチャートである。
【図１０】関連技術の半導体記憶装置を示したブロック図である。
【図１１】AF回路102を示した図である。
【図１２】切換回路134と救済メモリ142を示した図である。
【図１３】救済メモリセル1421を示した図である。
【図１４】メモリバンク150に対応するアンプ制御部158を示した図である。
【図１５】リードライトバススイッチ106を示した図である。
【図１６】リードライトバススイッチ107を示した図である。
【図１７】リードライトスイッチ110aを示した図である。
【図１８】リードアンプ118aとライトアンプ126aとを示した図である。
【図１９】関連技術の半導体記憶装置のデータ読出し動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００７０】
以下、本発明の一実施形態について図面を参照して説明する。
【００７１】
図１は、本発明の一実施形態の半導体記憶装置を示したブロック図である。図１において、図１０に示したものと同一構成のものには同一符号を付してある。
【００７２】
ここで、図１に示した半導体記憶装置と、図１０に示した半導体記憶装置と、の相違点を説明する。図１に示した半導体記憶装置は、AF回路102の代わりに判定部であるAF回路202を有する。また、図１に示した半導体記憶装置は、メモリバンク151に対応するアンプ制御部158の代わりにアンプ制御部（C）2581を有する。また、図１に示した半導体記憶装置は、メモリバンク155に対応するアンプ制御部158の代わりにアンプ制御部（C）2585を有する。また、図１に示した半導体記憶装置は、リードライトバススイッチ106および107の代わりにリードライトバススイッチ（RWBS SW A）206およびリードライトバススイッチ（RWBS SW B）207を有する。また、図１に示した半導体記憶装置は、救済メモリ142〜149の代わりに救済メモリセル（AF Cell）243および247を有する。また、図１に示した半導体記憶装置は、切換回路134〜141の代わりにデコード部（D）234およびアクセス制御部（E）235Aおよび235Bを有する。また、図１に示した半導体記憶装置では、AF回路202がメモリバンクごとに設けられていない。
【００７３】
リードライトバススイッチ206および207は、接続制御部200に含まれる。
【００７４】
リードアンプ118〜125は、リードアンプ118〜125の数以下の複数のグループに分けられている。本実施形態では、リードアンプ118〜125は、第１グループと第２グループとからなる２つのグループに分けられている。
【００７５】
第１グループには、リードライトスイッチ110〜113を介してリードライトバスA108と接続するリードアンプ118〜121が属する。第２グループには、リードライトスイッチ114〜117を介してリードライトバスB109と接続するリードアンプ122〜125が属する。
【００７６】
以下、図１に示した半導体記憶装置について、図１０に示した半導体記憶装置と異なる点を中心に説明する。
【００７７】
図２は、AF回路202を示した図である。なお、図２において、図１１に示したものと同一構成のものには同一符号を付してある。
【００７８】
図２に示したAF回路202と、図１１に示したAF回路102と、の相違点は、AF回路202が、メモリバンク150〜153のいずれかに存在する第１不良メモリセルのXアドレスXAとYアドレスYAとバンクアドレスBSとの組み合わせである第１特定アドレスと、メモリバンク154〜157のいずれかに存在する第２不良メモリセルのXアドレスXAとYアドレスYAとバンクアドレスBSとの組み合わせである第２特定アドレスと、を格納する点である。
【００７９】
図２において、AF回路202は、AF回路2020および2021を含む。
【００８０】
AF回路2020は、アンチヒューズ2020aと、比較回路2020bと、AFイネーブルスイッチ102cと、バッファ102dと、AND回路2020eと、を含む。アンチヒューズ2020aと比較回路2020bは、判定回路2020fに含まれる。
【００８１】
アンチヒューズ2020aは、第１特定アドレスを格納する。
【００８２】
比較回路2020bは、アンチヒューズ2020a内の第１特定アドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と、アドレスバッファ101からのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と、を比較する。比較回路2020bは、複数の排他的論理和回路102b1を含む。
【００８３】
AF回路2020は、アンチヒューズ2020aに格納された第１不良メモリセルのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）が、アドレスバッファ101からのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と一致すると、信号AFHIT0を“1”にする。なお、信号AFHIT0＝“1”は、ヒット信号の一例である。
【００８４】
AF回路2021は、アンチヒューズ2021aと、比較回路2021bと、AFイネーブルスイッチ102cと、バッファ102dと、AND回路2021eと、を含む。アンチヒューズ2021aと比較回路2021bは、判定回路2021fに含まれる。
【００８５】
アンチヒューズ2021aは、第２特定アドレスを格納する。
【００８６】
比較回路2021bは、アンチヒューズ2021a内の第２特定アドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と、アドレスバッファ101からのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と、を比較する。比較回路2021bは、比較回路2020bと同様に複数の排他的論理和回路を含む。
【００８７】
AF回路2021は、アンチヒューズ2021aに格納された第２不良メモリセルのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）が、アドレスバッファ101からのアドレス（XアドレスXAとYアドレスYAとバンクアドレスBS）と一致すると、信号AFHIT1を“1”にする。信号AFHIT1＝“1”は、ヒット信号の一例である。
【００８８】
図３は、メモリバンク150に対応するデコード部234を示した図である。なお、メモリバンク151〜157に対応するデコード部234では、図３に示したデコード部234へ入力するバンクアドレスBS0が自デコード部に対応するバンクアドレスとなる。
【００８９】
デコード部234は、Yプリデコーダ（YPDC）234aと、Yデコーダ（YDEC）234bと、を含む。
【００９０】
Yプリデコーダ234aは、YアドレスYA2-8とバンクアドレスBS0を用いてYS選択信号を生成する。なお、Yプリデコーダ234aは、図１２に示したYプリデコーダ162と異なり、信号AFHIT0およびAFHIT1を入力しない。このため、Yプリデコーダ234aは、信号AFHIT0およびAFHIT1に応じた動作を行わない。
【００９１】
Yデコーダ234bは、YS選択信号を用いてカラム選択信号CSLを生成し、カラム選択信号CSLをメモリバンク150に出力する。メモリバンク150は、カラム選択信号CSLとYアドレスYA0-1とを用いて、メモリバンク150内のカラムを選択する。
【００９２】
なお、メモリバンク151〜157に対応するデコード部234では、Yデコーダ234bは、カラム選択信号CSLをメモリバンク151〜157へそれぞれ出力する。メモリバンク151〜157は、カラム選択信号CSLとYアドレスYA0-1とを用いて、自バンク内のカラムを選択する。
【００９３】
図４は、アクセス制御部235Bと救済メモリセル247とを示した図である。
【００９４】
アクセス制御部235Bは、OR回路OR4とNAND回路NAND10とインバータINV26とを含む。
【００９５】
アクセス制御部235Bは、信号AFHIT0が“1”であり（ヒット信号）、かつ、リードコマンドRCMDとライドコマンドWCMDのいずれかが“1”のとき、つまり、第１不良メモリセルからのデータの読み出し指令または第１不良メモリセルへのデータの書き込み指令があったとき、信号AFCSL1を“1”にする。
【００９６】
救済メモリセル247は、第１不良メモリセルを救済する冗長メモリセルである。救済メモリセル247は、信号AFCSL1が“1”のときにメイン入出力線MIONおよびMIOBと接続する。
【００９７】
図５は、救済メモリセル247を示した図である。
【００９８】
救済メモリセル247は、NMOSトランジスタNMOS12およびNMOS13とインバータINV27およびINV28とからなる。
【００９９】
なお、アクセス制御部235Aでは、図４に示したアクセス制御部235Bに入力する信号AFHIT0が信号AFHIT1となり、信号AFCSL1の代わりに信号AFCSL0が救済メモリ243に出力される。
【０１００】
また、救済メモリセル243では、図５に示した救済メモリセル247に入力する信号AFCSL1が信号AFCSL0となる。
【０１０１】
図６は、メモリバンク155に対応するアンプアンプ制御部2585を示した図であり、図６（ａ）は、アンプ制御部2585の入出力を説明するためのブロック図であり、図６（ｂ）は、アンプ制御部2585の一例を示した図である。
【０１０２】
アンプ制御部2585は、OR回路OR5〜OR8と、NAND回路NAND11〜NAND13と、インバータINV29〜INV35と、を含む。
【０１０３】
アンプ制御部2585は、バンクアドレスBS5とリードコマンドRCMDとを受け付けた場合、または、信号AFHIT0＝“1”とリードコマンドRCMDとを受け付けた場合、データアンプイネーブル信号DAEと、リードスイッチ信号RSWと、プリチャージ信号PIOBとを、リードアンプ123に出力する。
【０１０４】
また、アンプ制御部2585は、バンクアドレスBS5とライトコマンドWCMDとを受け付けた場合、または、信号AFHIT0＝“1”とライトコマンドWCMDとを受け付けた場合、ライトスイッチ信号WSWと、ライトアンプイネーブル信号WAEと、プリチャージ信号PIOBとを、ライトアンプ131に出力する。
【０１０５】
なお、アンプ制御部2581では、図６に示したアンプ制御部2585に入力する信号AFHIT0が信号AFHIT1となり、バンクアドレスBS5の代わりにバンクアドレスBS1が入力し、データアンプイネーブル信号DAEとリードスイッチ信号RSWとプリチャージ信号PIOBとがリードアンプ119に出力され、ライトスイッチ信号WSWとライトアンプイネーブル信号WAEとプリチャージ信号PIOBとがライトアンプ127に出力される。
【０１０６】
図７は、リードライトバススイッチ206を示した図であり、図７（ａ）は、リードライトバススイッチ206の入出力および接続関係を説明するためのブロック図であり、図７（ｂ）は、リードライトバススイッチ206の一例を示した図である。
【０１０７】
リードライトバススイッチ206は、OR回路OR9と、NAND回路NAND14〜NAND15と、インバータINV36〜INV38と、トランスファゲートTG3と、を含む。
【０１０８】
リードライトバススイッチ206は、信号AFHIT0およびAFHIT1が共に“0”である状況では、バンクアドレスBS0〜BS3のいずれかが“1”である場合に、リードライトバスA108をリードライトバスT105に接続し、バンクアドレスBS0〜BS3のすべてが“0”である場合に、リードライトバスA108をリードライトバスT105と切り離す。
【０１０９】
リードライトバススイッチ206は、信号AFHIT0が“1”かつ信号AFHIT1が“0”の場合には、リードライトバスA108をリードライトバスT105と切り離す。
【０１１０】
リードライトバススイッチ206は、信号AFHIT0が“0”かつ信号AFHIT1が“1”の場合には、リードライトバスA108をリードライトバスT105と接続する。
【０１１１】
図８は、リードライトバススイッチ207を示した図であり、図８（ａ）は、リードライトバススイッチ207の入出力および接続関係を説明するためのブロック図であり、図８（ｂ）は、リードライトバススイッチ207の一例を示した図である。
【０１１２】
リードライトバススイッチ207は、OR回路OR10と、NAND回路NAND16〜NAND17と、インバータINV39〜INV41と、トランスファゲートTG4と、を含む。
【０１１３】
リードライトバススイッチ207は、信号AFHIT0およびAFHIT1が共に“0”である状況では、バンクアドレスBS4〜BS7のいずれかが“1”である場合には、リードライトバスB109をリードライトバスT105に接続し、バンクアドレスBS4〜BS7のすべてが“0”である場合には、リードライトバスB109をリードライトバスT105と切り離す。
【０１１４】
リードライトバススイッチ207は、信号AFHIT1が“1”かつ信号AFHIT0が“0”の場合には、リードライトバスB109をリードライトバスT105と切り離す。
【０１１５】
リードライトバススイッチ207は、信号AFHIT1が“0”かつ信号AFHIT0が“1”の場合には、リードライトバスB109をリードライトバスT105と接続する。
【０１１６】
このように、本実施形態による半導体記憶装置は、独立してアクセスが可能な複数のメモリバンク150〜157を有する半導体記憶装置であって、複数のメモリバンク150〜157と１対１で対応し、自己に対応するメモリバンクのメモリセルからデータを読み出す複数のリードアンプ118〜125と、メモリバンク150〜153内の不良メモリセルの代わりとなる救済メモリセル247と、外部との間でデータの入出力を行う入出力部104と、不良メモリセルのアドレス（特定アドレス）を受け付けた場合にヒット信号（信号AFHIT0＝“1”）を出力する判定部202と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプ（リードアンプ118〜121のいずれか）と入出力部104とを非接続状態にし、かつ、複数のリードアンプ118〜125のうち特定リードアンプとは異なる所定リードアンプ123と入出力部104とを接続状態にする接続制御部200と、を含み、所定リードアンプ123は、データ読出し時にヒット信号に応答して、救済メモリセル247からデータを読み出し、そのデータを入出力部104に出力する。
【０１１７】
また、本実施形態では、複数のリードアンプ118〜125は、リードアンプ118〜125の数以下の複数のグループ（リードアンプ118〜121が属する第１グループと、リードアンプ122〜125が属する第２グループと、の２つのグループ）に分けられており、特定リードアンプ（リードアンプ118〜121のいずれか）と所定リードアンプ123とは互いに異なるグループに属し、接続制御部200は、ヒット信号に応答して、特定リードアンプ（リードアンプ118〜121のいずれか）が属する特定グループ（第１グループ）と入出力部104とを非接続状態にし、かつ、所定リードアンプ123が属する所定グループ（第２グループ）と入出力部104とを接続状態にする。
【０１１８】
次に、動作を説明する。
【０１１９】
図９は、本実施形態の半導体記憶装置のデータ読出し動作を説明するためのタイミングチャートである。以下では、第１不良メモリセルがメモリバンク150に存在するものとする。この場合、リードアンプ118が特定リードアンプとなり、リードアンプ123が所定リードアンプとなる。
【０１２０】
以下では、第１不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合の動作を説明する。
【０１２１】
この場合、AF回路2020からの信号AFHIT0が“1”（ヒット信号：HIT）となり、AF回路2020からの信号AFHIT1が“0”となる。
【０１２２】
信号AFHIT0が“1”となり信号AFHIT1が“0”となると、リードライトバススイッチA206は、リードライトバスA108をリードライトバスT105と切り離し、リードライトバススイッチ207は、リードライトバスB109をリードライトバスT105と接続する。
【０１２３】
また、信号AFHIT0が“1”になると、アクセス制御部235Bからの信号AFCSL1が“1”となり、救済メモリセル247が、リードアンプ123と接続されたメイン入出力線MIONおよびMIOTと接続する。
【０１２４】
一方、第１不良メモリセルのアドレスを指定したデータ読み出し指令の発生に伴い、メモリバンク150に対応するデコード部234は、第１不良メモリセルのYアドレスおよびバンクアドレスBSに応じたカラム選択信号CSLを生成し、これに伴い、第１不良メモリセルが、リードアンプ118と接続されたメイン入出力線MIONおよびMIOTと接続する。
【０１２５】
続いて、メモリバンク155に対応するリードアンプ123は、メイン入出力線MIONおよびMIOTを介して救済メモリセル247内のデータを読み取り、そのデータを、リードライトスイッチ115を介してリードライトバスB109に出力し、一方、メモリバンク150に対応するリードアンプ118は、メイン入出力線MIONおよびMIOTを介して第１不良メモリセル内のデータ（Wrong Data）を読み取り、そのデータ（Wrong Data）を、リードライトスイッチ110を介してリードライトバスA108に出力する。
【０１２６】
このとき、リードライトバススイッチA206およびB207が、リードライトバスA108をリードライトバスT105と切り離し、リードライトバスB109をリードライトバスT105と接続している。
【０１２７】
このため、第１不良メモリセル内のデータ（Wrong Data）と救済メモリセル247内のデータのうち、救済メモリセル247内のデータのみが、リードライトバスB109およびリードライトバスT105を通って、入出力バッファ104に到達し、データ入出力端子DQから出力される。
【０１２８】
なお、第２不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合には、以下の通りとなる。なお、以下では、第２不良メモリセルはメモリバンク157に存在するとする。
【０１２９】
この場合、AF回路2020からの信号AFHIT0が“0”となり、AF回路2021からの信号AFHIT1が“1”（ヒット信号）となり、リードライトバススイッチA206がリードライトバスA108をリードライトバスT105と接続し、リードライトバススイッチ207がリードライトバスB109をリードライトバスT105と切り離す。
【０１３０】
そして、救済メモリセル243内のデータが、リードアンプ119によってリードライトバスA108に出力され、第２不良メモリセル内のデータ（Wrong Data）がリードアンプ125によってリードライトバスB109に出力される。
【０１３１】
そして、第２不良メモリセル内のデータ（Wrong Data）と救済メモリセル243内のデータのうち、救済メモリセル243内のデータのみが、リードライトバスA108およびリードライトバスT105を通って、入出力バッファ104に到達し、データ入出力端子DQから出力される。
【０１３２】
本実施形態によれば、メモリバンク150内の不良メモリセルのアドレスが受け付けられた場合、接続制御部200は、リードアンプ118と入出力バッファ104とを非接続状態にし、かつ、リードアンプ123と入出力バッファ104とを接続状態にする。そして、リードアンプ123は、救済メモリセル247からデータを読み出し、そのデータを入出力バッファ104に出力する。
【０１３３】
このため、メモリバンク150内の不良メモリセルのアドレスを指定したデータ読み出しが発生した場合に、リードアンプ118が不良メモリセルにアクセスして不良メモリセルから誤ったデータを読み出しても、リードアンプ118と入出力バッファ104とが非接続状態であるため、その誤ったデータは入出力バッファ104に到達しない。
【０１３４】
一方、メモリバンク150内の不良メモリセルのアドレスを指定したデータ読み出しが発生した場合に、リードアンプ123と入出力バッファ104とが接続状態となるため、リードアンプ123が救済メモリセル247から読み出したデータは、入出力バッファ104に到達する。
【０１３５】
よって、不良メモリセルからのデータ読み出しを無効にし、救済メモリセル247からのデータ読み出しを有効にすることができる。
【０１３６】
また、本実施形態によれば、特許文献１に記載の半導体記憶装置では必要であった、リード／ライトアンプごとに設けられリード／ライトアンプの動作を制御する切換制御回路と、各リード／ライトアンプに動作停止機能を設けることを不要にでき、構成の簡略化を図ることができる。
【０１３７】
また、本実施形態によれば、関連技術の半導体記憶装置のように、不良メモリセルを指定するカラム選択信号を無効にする必要がないので、タイミング設計が容易になる。
【０１３８】
また、本実施形態では、接続制御部200は、AF回路202が第１不良メモリセルのアドレスを受け付けてヒット信号を出力した場合に、リードアンプ118が属する特定グループ（第１グループ）と入出力バッファ104とを非接続状態にし、かつ、リードアンプ123が属する所定グループ（第２グループ）と入出力バッファ104とを接続状態にする。
【０１３９】
この場合、リードアンプと入出力バッファ104との接続関係をグループ単位で制御することが可能になる。また、特定グループに属するリードアンプのいずれを特定リードアンプとしても、各グループと入出力バッファ104との接続関係は変わらないので、特定グループに属するリードアンプの任意の１つを特定リードアンプとすることが可能になる。
【０１４０】
なお、上記実施形態では、複数のリードアンプを２つのグループに分けたが、グループの数は２つに限らず、複数のリードアンプの数以下であればよい。
【０１４１】
また、上記動作の説明では、第１不良メモリセルがメモリバンク150に存在し、第２不良メモリセルがメモリバンク157に存在するとしたが、例えば、第１不良メモリセルはメモリバング150〜153のいずれかに存在するものでよく、第２不良メモリセルはメモリバング154〜157のいずれかに存在するものでよい。
【０１４２】
また、上記実施形態では、救済メモリセル243がリードアンプ119と接続したが、救済メモリセル243は、第１グループに属するリードアンプ118〜121のいずれかと接続すればよい。
【０１４３】
また、上記実施形態では、救済メモリセル247がリードアンプ123と接続したが、救済メモリセル247は、第２グループに属するリードアンプ122〜125のいずれかと接続すればよい。
【０１４４】
また、上記実施形態では、メモリバンクの数を７としたが、メモリバンクの数は７に限らず複数であればよい。
【０１４５】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１４６】
AD      アドレス端子
CMD      コマンド端子
DQ      データ入出力端子
101      アドレスバッファ
103      コマンド回路
104      入出力バッファ
105      リードライトバスT
108      リードライトバスA
109      リードライトバスB
110〜117  リードライトスイッチ
118〜125  リードライト
126〜133  ライトアンプ
150〜157  メモリバンク
158、2581、2585  アンプ制御部
200      接続制御部
202、2020、2021  AF回路
206、207  リードライトバススイッチ
234〜241  デコード部
235A、235B  アクセス制御部
243、247  救済メモリセル
【図１】
2012248260.tif 000003
【図２】
2012248260.tif 000004
【図３】
2012248260.tif 000005
【図４】
2012248260.tif 000006
【図５】
2012248260.tif 000007
【図６】
2012248260.tif 000008
【図７】
2012248260.tif 000009
【図８】
2012248260.tif 000010
【図９】
2012248260.tif 000011
【図１０】
2012248260.tif 000012
【図１１】
2012248260.tif 000013
【図１２】
2012248260.tif 000014
【図１３】
2012248260.tif 000015
【図１４】
2012248260.tif 000016
【図１５】
2012248260.tif 000017
【図１６】
2012248260.tif 000018
【図１７】
2012248260.tif 000019
【図１８】
2012248260.tif 000020
【図１９】
2012248260.tif 000021