(57)【要約】【課題】チップ積層体を構成する複数の半導体チップの各接合部分に加わるストレスを低減した半導体装置及びその製造方法を提供する。【解決手段】複数の半導体チップ９ａ〜９ｄが積層されたチップ積層体３と、チップ積層体３を一面に搭載する配線基板２と、チップ積層体３を覆う封止体４とを備え、封止体４は、配線基板２との間でチップ積層体３を内側に収容する空間Ｓを形成すると共に、チップ積層体３とは離間した状態で、配線基板２の一面を封止している。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップが積層されたチップ積層体と、
前記チップ積層体を一面に搭載する配線基板と、
前記チップ積層体を覆う封止体とを備え、
前記封止体は、前記配線基板との間で前記チップ積層体を内側に収容する空間を形成すると共に、前記チップ積層体とは離間した状態で、前記配線基板の一面を封止していることを特徴とする半導体装置。
【請求項２】
前記封止体は、前記空間内を減圧した状態、又は、前記空間内に不活性ガスを充填した状態で、前記配線基板の一面を封止していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記封止体は、接着部材を介して前記配線基板の一面に接着固定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記封止体は、前記配線基板と対向する面に前記空間を形成する凹部を有することを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
【請求項５】
前記封止体は、その端面が前記配線基板の端面と連続した面を形成していることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項６】
前記封止体は、前記配線基板の端面に沿った位置に、その厚みが薄くなる薄肉部を有することを特徴とする請求項１〜５の何れか一項に記載の半導体装置。
【請求項７】
前記封止体は、その端面が前記配線基板の端面よりも内側にあることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
【請求項８】
前記チップ積層体は、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層した構造を有することを特徴とする請求項１〜７の何れか一項に記載の半導体装置。
【請求項９】
前記半導体チップは、前記第１の接続端子と前記第２の接続端子との間を接続する貫通電極を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記配線基板の一面に、前記第１又は第２の接続端子と接合される第３の接続端子が設けられていることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記配線基板の他面に、外部接続端子が設けられていることを特徴とする請求項１〜１０の何れか一項に記載の半導体装置。
【請求項１２】
複数の半導体チップが積層されたチップ積層体と、
前記チップ積層体を一面に搭載する配線基板と、
前記チップ積層体を覆う封止体とを備える半導体装置の製造方法であって、
前記配線基板となる部分が複数並んで形成された母配線基板の一面に、前記チップ積層体を前記配線基板となる部分毎に実装する工程と、
前記母配線基板との間で前記チップ積層体を内側に収容する空間を形成すると共に、前記チップ積層体とは離間した状態で配置される封止部材によって、前記母配線基板の一面を封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記空間内を減圧した状態、又は、前記空間内に不活性ガスを充填した状態で、前記母配線基板の一面を前記封止部材で封止することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記母配線基板の一面に接着部材を介して前記封止部材を接着固定することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記母配線基板と対向する面に、前記各チップ積層体を内側に収容する空間を形成する凹部が設けられた封止部材によって、前記母配線基板の一面を封止することを特徴とする請求項１２〜１４の何れか一項に記載の半導体装置の製造方法。
【請求項１６】
前記母配線基板と対向する面とは反対側の面に、前記母配線基板の切断線に対応する溝部が設けられた封止部材によって、前記母配線基板の一面を封止した後に、この溝部が形成された部分を前記母配線基板と共に切断することを特徴とする請求項１２〜１５の何れか一項に記載の半導体装置の製造方法。
【請求項１７】
前記チップ積層体を覆う複数の封止体によって、前記母配線基板の一面を前記配線基板となる部分毎に封止した後に、前記母配線基板を切断することを特徴とする請求項１２〜１４の何れか一項に記載の半導体装置の製造方法。
【請求項１８】
前記母配線基板の一面に前記チップ積層体を実装する工程の前に、前記チップ積層体を形成する工程を有し、
前記チップ積層体を形成する際は、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層することを特徴とする請求項１２〜１７の何れか一項に記載の半導体装置の製造方法。
【請求項１９】
前記母配線基板の一面に前記チップ積層体を実装する際に、前記チップ積層体の最上層に位置する半導体チップの他面と、前記母配線基板の前記配線基板となる部分の一面又は他面とを対向させながら、その間にある前記第１又は第２の接続端子と、前記母配線基板の前記配線基板となる部分に設けられた第３の接続端子とを接合することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記母配線基板を切断する工程の前に、前記母配線基板の前記配線基板となる部分の他面に外部接続端子を配置する工程を有することを特徴とする請求項１２〜１９の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に搭載したＣｏＣ(Chip on Chip)型の半導体パッケージが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４７４７０号公報
【特許文献２】特開２００７−１４２１０５号公報
【特許文献３】特開２００７−１２８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＣｏＣ型の半導体パッケージでは、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体を封止することが行われている。さらに、このチップ積層体が搭載された配線基板の一面をモールド樹脂で封止することが行われている。
【０００６】
また、チップ積層体を構成する半導体チップは、それぞれの一面と他面とを対向させながら、それぞれの一面に設けられたバンプ電極と、他面に設けられたバンプ電極とを熱圧着により接合（バンプ接合）している。
【０００７】
ここで、チップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、薄型化を図るためには、この半導体チップの厚みを薄くする必要がある。しかしながら、半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップを積層したチップ積層体に加わることになる。
【０００８】
この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分（バンプ接合部）にストレスが加わることで、このバンプ接合部が破断するといった問題が生じるために、半導体パッケージの信頼性の低下を招くことになる。
【０００９】
なお、先行技術文献としては、例えば上記特許文献１〜３がある。
このうち、上記特許文献１には、裏面側に突起を有する半導体チップを、突起部にて基板に搭載し、チップ下の空間に他の半導体チップを配置した構造が開示されている。しかしながら、この特許文献１に記載の技術では、半導体チップが基板とワイヤー接続されているため、チップ間のバンプ接合部の問題意識はなく、半導体チップと封止樹脂の間を中空にする旨の技術も開示されていない。
【００１０】
一方、上記特許文献２には、半導体チップの積層体にセラミックのような熱伝導性材料からなる封止体を被せて固定する技術が開示されている。しかしながら、この特許文献２に記載の技術では、チップ間はバンプ接合されておらず、上側のチップと封止体がバンプ接合するように構成されているため、封止体に応力が発生すると、上チップのバンプ接合部にストレスが加わる恐れがある。
【００１１】
一方、上記特許文献３には、インターポーザ基板の上に配置されたチップ積層体と、このインターポーザ基板上のチップ積層体の周囲を覆うように封止体を配置した半導体装置が開示されている。しかしながら、この特許文献３に記載の技術では、貫通電極を形成するために半導体チップが約５０μｍ厚以下に薄型化されている。このため、封止樹脂の硬化収縮等により封止体の内部に応力が発生すると、半導体チップが変形し、バンプ接合部にストレスが加わる問題が発生してしまう。そして、この場合は、バンプ接合部に加わるストレスによって、バンプ接合部が破断し、半導体装置の信頼性の低下につながる恐れがある。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、チップ積層体を覆う封止体とを備え、封止体は、配線基板との間でチップ積層体を内側に収容する空間を形成すると共に、チップ積層体とは離間した状態で、配線基板の一面を封止していることを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、チップ積層体を覆う封止体とを備える半導体装置の製造方法であって、配線基板となる部分が複数並んで形成された母配線基板の一面に、チップ積層体を配線基板となる部分毎に実装する工程と、母配線基板との間でチップ積層体を内側に収容する空間を形成すると共に、チップ積層体とは離間した状態で配置される封止部材によって、母配線基板の一面を封止する工程と、母配線基板を配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする。
【発明の効果】
【００１４】
以上のように、本発明では、配線基板との間でチップ積層体を内側に収容する空間を形成すると共に、チップ積層体とは離間した状態で配置される封止体によって、配線基板の一面を封止することから、この封止体からチップ積層体へとストレスが加わることがなく、半導体チップに反り等の変形が発生することを抑制できる。また、各半導体チップの接合部分に加わるストレスを低減できるため、この接合部分が破断することを抑制し、半導体装置の信頼性を高めることが可能である。さらに、チップ積層体を構成する半導体チップの各隙間を小さくできるため、半導体装置の更なる薄型化を図ることも可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用した半導体パッケージの一例を示す断面図である。
【図２Ａ】図１に示す半導体パッケージの製造工程として、チップ積層体を形成する工程を順に示す断面図である。
【図２Ｂ】図１に示す半導体パッケージの製造工程として、チップ積層体を形成する工程を順に示す断面図である。
【図２Ｃ】図１に示す半導体パッケージの製造工程として、チップ積層体を形成する工程を順に示す断面図である。
【図３】図１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を示す断面図である。
【図４Ａ】図１に示す半導体パッケージの製造工程として、母配線基板の一面を封止部材で封止する工程を順に示す断面図である。
【図４Ｂ】図１に示す半導体パッケージの製造工程として、母配線基板の一面を封止部材で封止する工程を順に示す断面図である。
【図５】図１に示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。
【図６】図１に示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
【図７Ａ】本発明を適用した別の半導体パッケージの製造工程として、母配線基板の一面を封止部材で封止する工程を順に示す断面図である。
【図７Ｂ】本発明を適用した別の半導体パッケージの製造工程として、母配線基板の一面を封止部材で封止する工程を順に示す断面図である。
【図８Ａ】本発明を適用した別の半導体パッケージの一例を示す断面図である。
【図８Ｂ】図８Ａに示す半導体パッケージの平面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
（半導体装置）
先ず、本発明を適用した半導体装置の一例として、図１に示すＣｏＣ型の半導体パッケージ１について説明する。
この半導体パッケージ１は、図１に示すように、配線基板２と、この配線基板２の一面（上面）に搭載されたチップ積層体３と、このチップ積層体３を覆う封止体４と、配線基板２の他面に配置された複数のはんだボール（外部接続端子）５とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１８】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、この配線基板２の上面中央部には、チップ積層体３が実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）６が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド７が並んで設けられている。そして、上記はんだボール５は、これら接続ランド７の上に配置されている。その他にも、配線基板２には、パッド電極６と接続ランド７との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部８（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、パッド電極６や接続ランド７などを除いて、例えばソルダーレジストなどの絶縁膜（図示せず。）で覆われている。
【００１９】
チップ積層体３は、複数（本例では４つ）の半導体チップ９ａ〜９ｄを積層した構造を有している。複数の半導体チップ９ａ〜９ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さく、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１０と、他面側に複数の第２のバンプ電極（第２の接続端子）１１と、これら第１のバンプ電極１０と第２のバンプ電極１１との間を接続する複数の貫通電極（ＴＳＶ）１２とを有している。そして、これら複数の半導体チップ９ａ〜９ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１０と第２のバンプ電極１１とを接合して積層されている。
【００２０】
チップ積層体３は、１層目の半導体チップ９ａの一面と、配線基板２の一面とを対向させながら、その間にある第１のバンプ電極１０とパッド電極６とが接合されている。なお、チップ積層体３は、４層目（最上層）の半導体チップ９ｄの他面と、配線基板２の一面とを対向させながら、その間にある第２のバンプ電極１１とパッド電極６とを接合した構成とすることも可能である。
【００２１】
封止体４は、配線基板２との間でチップ積層体３を内側に収容する空間Ｓを形成すると共に、チップ積層体３とは離間した状態で配置されている。具体的に、この封止体４は、配線基板２と対向する面４ａの中央部に、上記空間Ｓを形成する凹部１３を有している。そして、この封止体４は、配線基板２と対向する面４ａを配線基板２の一面に絶縁性の接着部材１４を介して接着固定することで、配線基板２の一面を全面的に封止している。また、封止体４は、空間Ｓ内を減圧した状態、又は、空間Ｓ内に窒素などの不活性ガスを充填した状態で、配線基板２の一面を封止している。さらに、封止体４は、平面視で配線基板２と一致した形状を為すことで、この封止体４の端面４ｂが配線基板２の端面２ｂと連続した面を形成している。
【００２２】
以上のような構造を有する半導体パッケージ１では、上述した配線基板２との間でチップ積層体３を内側に収容する空間Ｓを形成すると共に、チップ積層体３とは離間した状態で配置される封止体４によって、配線基板２の一面を封止している。
【００２３】
この場合、従来のようなチップ積層体３を構成する半導体チップ９ａ〜９ｄの隙間に充填されるアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップ９ａ〜９ｄを積層したチップ積層体３に加わるといったことがなく、半導体チップ９ａ〜９ｄに反り等の変形が発生することを抑制できる。
【００２４】
また、各半導体チップ９ａ〜９ｄの第１のバンプ電極１０と第２のバンプ電極１１とを接合した部分（バンプ接合部）に加わるストレスを低減できるため、このバンプ接合部が破断することを抑制し、この半導体パッケージ１の信頼性を高めることが可能である。
【００２５】
さらに、従来のようにチップ積層体３を構成する半導体チップ９ａ〜９ｄの隙間にアンダーフィル材を充填する必要がないため、このアンダーフィル材を充填するのに必要なバンプ電極１０，１１の高さ（例えば２０μｍ程度）を確保することが不要となる。これにより、チップ積層体３を構成する半導体チップ９ａ〜９ｄの各隙間を小さくできるため、この半導体パッケージ１の更なる薄型化を図ることが可能である。
【００２６】
（半導体パッケージの製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１に示す半導体パッケージ１の製造工程について説明する。
上記半導体パッケージ１を製造する際は、先ず、図２Ａ〜図２Ｃに示すように、例えば厚みが５０μｍ程度の上記複数の半導体チップ９ａ〜９ｄを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１０と第２のバンプ電極１１とを接合して積層する。
【００２７】
具体的には、図２Ａに示すように、吸着ステージ２００上に、１層目の半導体チップ９ａを複数の第１のバンプ電極１０が形成された面（一面）を下方に向けた状態で載置する。そして、この半導体チップ９ａは、吸着ステージ２００に設けられた複数の吸引孔２０１により吸引されながら、この吸着ステージ２００上に保持される。
【００２８】
この状態から、図２Ｂに示すように、ボンディングツール３００を用いて、２層目の半導体チップ９ｂを１層目の半導体チップ９ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール３００に設けられた吸引孔３０１により２層目の半導体チップ９ｂを吸引保持しながら、このボンディングツール３００が半導体チップ９ｂを複数の第１のバンプ電極１０が形成された面（一面）を下方に向けた状態で保持する。
【００２９】
このボンディングツール３００は、２層目の半導体チップ９ｂの一面と、その下にある１層目の半導体チップ９ａの他面とを対向させながら、その間にある第１のバンプ電極１０と第２のバンプ電極１１との位置を合わせた状態で、２層目の半導体チップ９ｂを１層目の半導体チップ９ａ上に載置する。そして、この状態でボンディングツール３００が加熱しながら荷重を加えることによって、第１のバンプ電極１０と第２のバンプ電極１１とを熱圧着により接合（バンプ接合）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３０】
これにより、第１のバンプ電極１０と第２のバンプ電極１１との間が電気的に接続（フリップチップ接続）されて、２層目の半導体チップ９ｂが１層目の半導体チップ９ａ上にフリップチップ実装される。
【００３１】
この状態から更に、上述した１層目の半導体チップ９ａ上に２層目の半導体チップ９ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目の半導体チップ９ｂ上に３層目の半導体チップ９ｃと、この３層目の半導体チップ９ｃ上に４層目の半導体チップ９ｄとを、順にフリップチップ実装することで、図２Ｃに示すようなチップ積層体３が形成される。そして、このチップ積層体３は、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００３２】
次に、図３に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ配線基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（切断線）Ｌに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【００３３】
そして、この母配線基板２Ａの一面に、上記チップ積層体３を上記配線基板２となる部分毎にフリップチップ実装する。具体的には、１層目の半導体チップ９ａと上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１０とパッド電極６との位置を合わせた状態で、チップ積層体３を上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態から、図示を省略するボンディングツールで加熱しながら荷重を加えることによって、第１のバンプ電極１０とパッド電極６とを熱圧着により接合（バンプ接合）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３４】
次に、図４Ａ及び図４Ｂに示すように、母配線基板２Ａとの間でチップ積層体３を内側に収容する空間Ｓを形成すると共に、チップ積層体３とは離間した状態で配置される封止部材４Ａによって、母配線基板２Ａの一面を封止する。
【００３５】
具体的には、上記封止体４となる部分が複数並んで形成された封止部材４Ａを用意する。この封止部材４Ａは、例えばエポキシ樹脂等の熱硬化性樹脂からなり、上記封止体４となる部分毎に上記凹部１３がマトリックス状に複数並んで形成されている。
【００３６】
そして、この封止部材４Ａによって母配線基板２Ａの一面を封止する際は、図４Ａに示すように、母配線基板２Ａ上に、ダイシングライン（切断線）Ｌに沿ってＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を塗布する。
【００３７】
この状態から、図４Ｂに示すように、母配線基板２Ａの一面と、封止部材４Ａの凹部１３が形成された面とを対向させながら、凹部１３の内側にチップ積層体３が収容されるように封止部材４Ａの位置を合わせた状態で、この封止部材４Ａを母配線基板２Ａ上に載置する。これにより、母配線基板２Ａと封止部材４Ａとの間で接着部材１４が広がり、この状態で接着部材１４を熱硬化させることで、母配線基板２Ａの一面に封止部材４Ａが接着部材１４を介して接着固定される。また、封止部材４Ａは、チップ積層体３とは離間した状態で、母配線基板２Ａとの間でチップ積層体３を内側に収容する空間Ｓを形成する。
【００３８】
ここで、本発明では、上記空間Ｓ内を減圧した状態、又は、上記空間Ｓ内に窒素等の不活性ガスを充填した状態で、母配線基板２Ａの一面を封止部材４Ａで封止することが好ましい。これにより、上記空間Ｓが形成されていても、リフロー等の温度上昇時に封止部材４Ａにクラック等が発生することを防止できる。
【００３９】
次に、図５に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド７上に、上記はんだボール５を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール（図示せず。）を用いて、複数のはんだボール５をマウントツールで吸着保持しながら、これら複数のはんだボール５にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール５を接続ランド７上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール５を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド７上に、はんだボール５が配置される。
【００４０】
次に、図６に示すように、母配線基板２Ａを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１に分割する。具体的には、封止部材４Ａ側にダイシングテープ４００を貼着した後、ダイシングブレード（図示せず。）を用いて母配線基板２Ａを封止部材４Ａと共にダイシングテープ４００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１毎に分割される。そして、これら半導体パッケージ１をダイシングテープ４００から引き剥がすことで、上記図１に示す半導体パッケージ１を得ることができる。
【００４１】
以上のように、本発明を適用した半導体パッケージ１の製造方法では、上述した母配線基板２Ａとの間でチップ積層体３を内側に収容する空間Ｓを形成すると共に、チップ積層体３とは離間した状態で配置される封止部材４Ａによって、母配線基板２の一面を封止している。
【００４２】
この場合、従来のようなチップ積層体３を構成する半導体チップ９ａ〜９ｄの隙間に充填されるアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップ９ａ〜９ｄを積層したチップ積層体３に加わるといったことがなく、半導体チップ９ａ〜９ｄに反り等の変形が発生することを抑制できる。
【００４３】
また、各半導体チップ９ａ〜９ｄの第１のバンプ電極１０と第２のバンプ電極１１とを接合した部分（バンプ接合部）に加わるストレスを低減し、このバンプ接合部が破断することを抑制できるため、信頼性の高い半導体パッケージ１を製造できる。
【００４４】
さらに、従来のようにチップ積層体３を構成する半導体チップ９ａ〜９ｄの隙間にアンダーフィル材を充填する必要がないため、このアンダーフィル材を充填するのに必要なバンプ電極１０，１１の高さ（例えば２０μｍ程度）を確保することが不要となる。これにより、チップ積層体３を構成する半導体チップ９ａ〜９ｄの各隙間を小さくできるため、更なる薄型化に対応した半導体パッケージ１を製造できる。
【００４５】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記半導体パッケージ１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００４６】
例えば、本発明では、上記図４Ａ及び図４Ｂに示す封止部材４Ａに代わって、図７Ａ及び図７Ｂに示す封止部材４Ｂによって、母配線基板２Ａの一面を封止する構成としてもよい。
【００４７】
具体的に、この封止部材４Ｂは、上記図４Ａ及び図４Ｂに示す封止部材４Ａの構成に加えて、母配線基板２Ａと対向する面とは反対側の面に、母配線基板２Ａのダイシングライン（切断線）Ｌに対応する溝部１５が複数並んで設けられた構成となっている。
【００４８】
そして、この封止部材４Ｂによって母配線基板２Ａの一面を封止する際は、図７Ａに示すように、母配線基板２Ａ上に、ダイシングライン（切断線）Ｌに沿ってＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を塗布する。
【００４９】
この状態から、図７Ｂに示すように、母配線基板２Ａの一面と、封止部材４Ｂの凹部１３が形成された面とを対向させながら、凹部１３の内側にチップ積層体３が収容されるように封止部材４Ｂの位置を合わせた状態で、この封止部材４Ｂを母配線基板２Ａ上に載置する。これにより、母配線基板２Ａと封止部材４Ｂとの間で接着部材１４が広がり、この状態で接着部材１４を熱硬化させることで、母配線基板２Ａの一面に封止部材４Ｂが接着部材１４を介して接着固定される。また、封止部材４Ｂは、チップ積層体３とは離間した状態で、母配線基板２Ａとの間でチップ積層体３を内側に収容する空間Ｓを形成する。
【００５０】
そして、上記図６に示す母配線基板２Ａを切断する工程においては、ダイシングブレードを用いて、上記ダイシングテープ４００とは反対側からダイシングラインＬに沿って上記溝部１５が形成された部分を母配線基板２Ａと共に切断する。
【００５１】
この場合、上記溝部１５が形成された部分、すなわち封止部材４Ｂの厚みが薄くなる部分（薄肉部）を切断することになるため、母配線基板２Ａを封止部材４Ｂと共に容易に切断することが可能となる。
【００５２】
また、上記図７Ａ及び図７Ｂに示す封止部材４Ｂによって、母配線基板２Ａの一面を封止した場合には、最終的に図８Ａ及び図８Ｂに示すような半導体パッケージ１Ａを得ることができる。
【００５３】
この半導体パッケージ１Ａは、上記封止体４に代わって、配線基板２の一面を封止体４０が封止した構成となっている。この封止体４０は、平面視で矩形状を為すと共に、配線基板２よりも小さく、各側面の中央部には、上記封止部材４Ａの各封止体４０となる部分を連結する連結部１６が突出して設けられている。そして、この連結部１６の端面４ｂが配線基板２の端面２ｂと連続した面を形成している。
【００５４】
すなわち、この連結部１６は、上記封止部材４Ａの溝部１５が形成された部分であり、上記封止部材４Ａの厚みが薄くなる部分（薄肉部）を形成している。そして、本発明では、この連結部１６を上記母配線基板２Ａと共に切断することで、個々の半導体パッケージ１Ａを容易に切り出すことが可能となっている。
【００５５】
また、本発明では、図示を省略するものの、チップ積層体３を覆う複数の封止体４によって、母配線基板２Ａの一面を上記配線基板２となる部分毎に封止した後に、この母配線基板２ＡをダイシングラインＬに沿って切断することも可能である。この場合、母配線基板２Ａのみを切断することで、個々の半導体パッケージ１を容易に切り出すことが可能である。なお、この場合、封止体４の端面４ｂは、配線基板２の端面２ｂよりも内側に位置することになる。
【００５６】
なお、上記チップ積層体３は、４つの半導体チップ９ａ〜９ｄを積層した構成となっているが、半導体チップの積層数については２つ以上であればよく、このような構成に必ずしも限定されるものではない。また、本発明は、上記ＢＧＡ型の半導体パッケージ１，１Ａに限らず、例えばＬＧＡ（Land Grid Array）型などの半導体パッケージにも適用可能である。
【符号の説明】
【００５７】
１，１Ａ…半導体パッケージ（半導体装置）  ２…配線基板  ２Ａ…母配線基板  ３…チップ積層体  ４，４０…封止体  ４Ａ，４Ｂ…封止部材  ５…はんだボール（外部接続端子）  ６…パッド電極（第３の接続端子）  ７…接続ランド  ８…引回し配線部  ９ａ〜９ｄ…半導体チップ  １０…第１のバンプ電極（第１の接続端子）  １１…第２のバンプ電極（第２の接続端子）  １２…貫通電極  １３…凹部  １４…接着部材  １５…溝部  １６…連結部（薄肉部）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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