(57)【要約】【課題】  ハードウェアの削減を図りつつも、半導体デバイステスタに搭載される任意波形発生器のアナログ信号のＤＣオフセット電圧を精度良くキャンセル可能な技術を提供する。【解決手段】  本発明の半導体デバイステスタ１１０の構成は、任意波形発生器１３２が、波形発生部１３４と、可変ゲイン回路１４０と、単一のＤＣオフセット電圧キャンセル回路１４２と、可変ゲイン回路１４０より後段に接続されるＤＣオフセット電圧測定回路１４４と、を含んで構成され、さらに、ＤＣオフセット電圧測定回路１４４を用いて予め求められた可変ゲイン回路１４０の増幅倍率とＤＣオフセット電圧との関係を記憶する記憶部１２０と、記憶部１２０に記憶されたその関係に基づき、試験時の可変ゲイン回路１４０の増幅倍率の設定に応じてＤＣオフセット電圧キャンセル回路１４２のキャンセル電圧を設定する制御部１１８と、を有することを特徴とする。【選択図】図２
2012118001.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスに任意波形発生器から出力されるアナログ信号を印加して、電気的試験を行う半導体デバイステスタであって、
前記任意波形発生器が、前記アナログ信号を発生する波形発生部と、
前記アナログ信号を増幅する可変ゲイン回路と、
前記アナログ信号の信号経路に、ＤＣオフセット電圧をキャンセルするキャンセル電圧を加算する単一のＤＣオフセット電圧キャンセル回路と、
前記可変ゲイン回路より後段に接続され、ＤＣオフセット電圧を測定するＤＣオフセット電圧測定回路と、を含んで構成され、さらに、
前記ＤＣオフセット電圧測定回路を用いて予め求められた前記可変ゲイン回路の増幅倍率と前記ＤＣオフセット電圧との関係を記憶する記憶部と、
前記記憶部に記憶された前記関係に基づき、試験時の前記可変ゲイン回路の増幅倍率の設定に応じて、前記ＤＣオフセット電圧キャンセル回路のキャンセル電圧を設定する制御部と、
を有することを特徴とする半導体デバイステスタ。
【請求項２】
前記任意波形発生器が、前記波形発生部に備えられるＤＡＣの基準電圧を調整する基準電圧調整回路をさらに含み、前記ＤＣオフセット電圧測定回路を用いて予め求められた前記ＤＡＣの基準電圧と前記可変ゲイン回路の増幅倍率と前記ＤＣオフセット電圧との関係が前記記憶部に記憶され、
前記制御部が、前記記憶部に記憶された前記関係に基づき、試験時の前記ＤＡＣの基準電圧および前記可変ゲイン回路の増幅倍率の設定に応じて、前記ＤＣオフセット電圧キャンセル回路のキャンセル電圧を設定することを特徴とする請求項１に記載の半導体デバイステスタ。
【請求項３】
前記制御部が、前記記憶部に記憶された前記関係を読み出し、前記ＤＣオフセット電圧キャンセル回路に設定するキャンセル電圧を、内挿法または外挿法を適用して決定することを特徴とする請求項１または２に記載の半導体デバイステスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイステスタに関し、より詳細には、それ自体が含む任意波形発生器から出力されるアナログ信号のＤＣオフセット電圧をキャンセルして出力する半導体デバイステスタに関する。
【背景技術】
【０００２】
半導体デバイステスタは、周知の通り、被試験対象としての半導体デバイス（以下、ＤＵＴ(Device Under Test)と称する）に試験信号を印加して、ＤＵＴから得られる信号を検出してその評価を行う装置である。半導体デバイステスタに搭載された任意波形発生器からは、試験信号としてデジタル信号やアナログ信号が出力され、ＤＵＴに印加される。
【０００３】
一般に、任意波形発生器には、出力されるアナログ信号のＤＣオフセット電圧をキャンセルするためにＤＣオフセット電圧キャンセル回路が備えられている。ＤＣオフセット電圧キャンセル回路は、アナログ信号の信号経路に、ＤＣオフセット電圧をキャンセルするキャンセル電圧を加算する（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２４０６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高密度化、小型化（実装面積の有効利用）、低コストが求められる昨今、必要な機能をなるべく少ないハードウェアで実現することが求められている。そこで、本発明は、ハードウェアの削減を図りつつも、半導体デバイステスタに搭載される任意波形発生器のアナログ信号のＤＣオフセット電圧を確実に（精度良く）キャンセル可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明の代表的な構成は、半導体デバイスに任意波形発生器から出力されるアナログ信号を印加して、電気的試験を行う半導体デバイステスタであって、任意波形発生器が、アナログ信号を発生する波形発生部と、アナログ信号を増幅する可変ゲイン回路と、アナログ信号の信号経路にＤＣオフセット電圧をキャンセルするキャンセル電圧を加算する単一のＤＣオフセット電圧キャンセル回路と、可変ゲイン回路より後段に接続されＤＣオフセット電圧を測定するＤＣオフセット電圧測定回路と、を含んで構成され、さらに、ＤＣオフセット電圧測定回路を用いて予め求められた可変ゲイン回路の増幅倍率とＤＣオフセット電圧との関係を記憶する記憶部と、記憶部に記憶されたその関係に基づき試験時の可変ゲイン回路の増幅倍率の設定に応じて、ＤＣオフセット電圧キャンセル回路のキャンセル電圧を設定する制御部と、を有することを特徴とする。
【０００７】
かかる構成によれば、単一のＤＣオフセット電圧キャンセル回路で、任意波形発生器のアナログ信号のＤＣオフセット電圧を確実に（精度良く）キャンセル可能である。換言すれば、任意波形発生器のアナログ信号のＤＣオフセット電圧をなるべく少ないハードウェアで、精度良くキャンセルすることができる。これにより、基板の実装面積の有効利用が可能となり、多チャンネル化、多機能化などによる高密度実装の要求に対応することができる。また、ハードウェア数が抑制されるため、低コスト化や信頼性向上の効果も奏する。
【０００８】
上記任意波形発生器が、波形発生部に備えられるＤＡＣの基準電圧を調整する基準電圧調整回路をさらに含み、ＤＣオフセット電圧測定回路を用いて予め求められたＤＡＣの基準電圧と可変ゲイン回路の増幅倍率とＤＣオフセット電圧との関係が記憶部に記憶され、制御部が、記憶部に記憶されたその関係に基づき、試験時のＤＡＣの基準電圧および可変ゲイン回路の増幅倍率の設定に応じて、ＤＣオフセット電圧キャンセル回路のキャンセル電圧を設定してもよい。
【０００９】
かかる構成では、ＤＡＣの基準電圧を調整（微調整）する基準電圧調整回路が追加され、アナログ信号の出力振幅を微調整可能なように機能の拡充が図られている。ここでＤＡＣの基準電圧の増減によりアナログ信号の出力振幅が増減すると、これに伴ってＤＣオフセット電圧も増減する。しかし、この場合にあっても、上記構成によって単一のＤＣオフセット電圧キャンセル回路でアナログ信号のＤＣオフセット電圧を精度良くキャンセル可能である。
【００１０】
上記制御部が、記憶部に記憶された関係を読み出し、ＤＣオフセット電圧キャンセル回路に設定するキャンセル電圧を、内挿法または外挿法を適用して決定してもよい。内挿法または外挿法を適用することで、試験時の条件に合致するような関係が記憶部に記憶されていない場合であっても、精度を落とすことなくＤＣオフセット電圧をキャンセル可能である。
【発明の効果】
【００１１】
本発明によれば、ハードウェアの削減を図りつつも、半導体デバイステスタに搭載される任意波形発生器のアナログ信号のＤＣオフセット電圧を確実に（精度良く）キャンセル可能な技術を提供可能である。なるべく少ないハードウェア構成とすることで、基板の実装面積の有効利用が可能となり、多チャンネル化、多機能化などによる高密度実装の要求に対応することができる。また、ハードウェア数の抑制により、低コスト化や信頼性向上の効果も奏する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態にかかる半導体デバイステスタの外観図である。
【図２】図１の半導体デバイステスタの任意波形発生器に関する構成を示すブロック図である。
【図３】図１の半導体デバイステスタ試験時のＤＣオフセット電圧キャンセル回路のキャンセル電圧の設定について説明する図である。
【図４】比較例にかかる半導体デバイステスタの任意波形発生器に関する構成を示すブロック図である。
【図５】応用例にかかる半導体デバイステスタの任意波形発生器に関する構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００１４】
[半導体デバイステスタ]
図１は、本実施形態にかかる半導体デバイステスタ１１０の外観図である。図１に示す半導体デバイステスタ１１０は、本体１２４およびテストヘッド１２６に、ユーザインタフェースの役割を果たすＰＣ１１２が接続されて構成される。テストヘッド１２６にはパフォーマンスボード１２８が設置され、パフォーマンスボード１２８上に大規模集積回路(LSI:Large Scale Integration)、システムＬＳＩ(SOC:System On a Chip)、メモリ等に代表される半導体デバイス（以下、ＤＵＴ１３０(Device Under Test)と称する）が設置される。
【００１５】
半導体デバイステスタ１１０では、ユーザによって指定されたＤＵＴ１３０の試験工程を本体１２４が主体的に遂行する。テストヘッド１２６は、本体１２４から試験工程に関する指令を受け、ＤＵＴ１３０に反映する。ＰＣ１１２は、上記のようにユーザからの操作入力を受け付けるユーザインタフェースであって、表示部１１４や操作部１１６を備える汎用のコンピュータで実現可能である。
【００１６】
図２は、図１の半導体デバイステスタ１１０の任意波形発生器１３２に関する構成を示すブロック図である。図２に示すように、ＰＣ１１２は、表示部１１４、操作部１１６、制御部１１８、記憶部１２０を含んで構成される。表示部１１４は、液晶ディスプレイやＥＬ(Electro Luminescence)ディスプレイ等で構成される。操作部１１６は、マウス、キーボード、タッチパネル等の入力手段により構成される。制御部１１８は、ＣＰＵ等の集積回路からなり、ＰＣ１１２全体を管理および制御する。記憶部１２０は、ＨＤＤ（Hard Disk Drive）、フラッシュＲＯＭ、ＥＥＰＲＯＭ、ＳＳＤ等で構成され、所定のデータを記憶する。
【００１７】
半導体デバイステスタ１１０には、ＤＵＴ１３０に印加する試験信号（アナログ信号）を出力する任意波形発生器１３２が搭載される。任意波形発生器１３２は、波形発生部１３４、可変ゲイン回路１４０、単一のＤＣオフセット電圧キャンセル回路１４２、ＤＣオフセット電圧測定回路１４４、出力リレー１４６、およびリレー１４８を含んで構成される。なお、図２は、理解を容易にするために簡略化して図示したものであり、任意波形発生器１３２内のローパスフィルタ（Low pass filter）などの機能ブロックを省略している。
【００１８】
波形発生部１３４は、ＤＡＣ（digital to analog converter）１３６と増幅器１３８とを備える。波形発生部１３４は、ＡＷＧ方式またはＤＤＳ方式によりＤＡＣ１３６で発生したアナログ信号を増幅器１３８で適正なレベルに増幅して出力する。本実施形態では、ＡＷＧ方式により、高い周波数のアナログ信号を発生する。
【００１９】
波形発生部１３４で発生したアナログ信号は、可変ゲイン回路１４０に入力される。可変ゲイン回路１４０では、入力されたアナログ信号が任意に設定される増幅倍率（ゲインゼロ（増幅倍率０倍）を含む）で増幅され、その出力振幅が決定される。なお、かかる増幅倍率は、例えば、操作部１１６からのユーザ入力によって任意に設定可能とする。
【００２０】
可変ゲイン回路１４０で増幅されたアナログ信号は、後段の信号経路上に設置された出力リレー１４６がＯＮの状態で、ＤＵＴ１３０へ向けて出力される。出力リレー１４６は、例えば、半導体リレーで構成される。
【００２１】
任意波形発生器１３２では省略しているが、実際にはＤＡＣ１３６から出力リレー１４６までの間に、さらに様々なノイズ除去回路や周辺回路が接続される。すると、仮にＤＡＣ１３６が正しい波形を出力していたとしても、ＤＣオフセット電圧が発生する。可変ゲイン回路１４０より前段で発生したＤＣオフセット電圧は、可変ゲイン回路１４０によって増幅されてしまう。可変ゲイン回路１４０より後段で発生したＤＣオフセット電圧は、そのままの形で信号に乗ることになる。図２中、可変ゲイン回路１４０より前段（ＤＡＣ１３６より後段）で発生するＤＣオフセット電圧をＶｏｅ１、可変ゲイン回路１４０より後段で発生するＤＣオフセット電圧をＶｏｅ２として図示する（種々の周辺回路の図示は省略する）。
【００２２】
可変ゲイン回路１４０と出力リレー１４６との間のアナログ信号の信号経路を分岐して、リレー１４８が接続され、その先にＤＣオフセット電圧測定回路１４４が接続される。ＤＣオフセット電圧測定回路１４４は、可変ゲイン回路１４０より後段に位置し、ＤＵＴ１３０に入力されるアナログ信号（任意波形発生器１３２から最終的に出力される信号）に含まれるＤＣオフセット電圧を測定する。
【００２３】
ＤＣオフセット電圧キャンセル回路１４２は、アナログ信号の信号経路にＤＣオフセット電圧をキャンセル（相殺）するキャンセル電圧（相殺電圧）を加算する。なお、本実施形態では、ＤＣオフセット電圧キャンセル回路１４２からのキャンセル電圧の加算点を可変ゲイン回路１４０より後段にしているが、可変ゲイン回路１４０よりも前段にしてもよい。
【００２４】
[ＤＣオフセット電圧キャンセル方式]
以下、本実施形態の特徴たるＤＣオフセット電圧キャンセル方式について説明する。本実施形態にかかる半導体デバイステスタ１１０では、ＤＣオフセット電圧測定回路１４４を用いて、可変ゲイン回路１４０の増幅倍率に対するＤＣオフセット電圧（経路全体のＤＣオフセット電圧）が予め測定され、その関係が保持（記憶）される。
【００２５】
詳細には、以下の１）〜３）の手順により、上述の関係が求められる。１）波形発生部１３４のＤＡＣ１３６に０Ｖ（ボルト）に相当するコード（middle code）を設定する。２）出力リレー１４６をＯＦＦにし、ＤＣオフセット電圧測定回路１４４へのリレー１４８をＯＮにする。３）可変ゲイン回路１４０の複数の増幅倍率を段階的に設定し、ＤＣオフセット電圧測定回路１４４によりそれぞれの状態（増幅倍率）でのＤＣオフセット電圧を測定する。
【００２６】
好適には、３）ではまず、可変ゲイン回路１４０の増幅倍率を最小（０）に設定して、そのＤＣオフセット電圧を測定する。次に、１段階（１step）増幅倍率を上げて、そのＤＣオフセット電圧を測定する。これを増幅倍率の最大まで繰り返す。なお、具体的な段階数（ステップ幅）は可変ゲイン回路１４０の仕様に応じて適宜設定される。
【００２７】
３）により測定されたＤＣオフセット電圧はそれぞれ、そのときの可変ゲイン回路１４０の増幅倍率とともに、互いに関係付けられ記憶部１２０のデータテーブル１２２に記憶される（このデータを「ＤＣオフセット電圧測定データ」と称する）。
【００２８】
なお、１）のコード設定、２）の出力リレー１４６のＯＦＦ、リレー１４８のＯＮ、３）の増幅倍率の設定は、操作部１１６からのユーザ入力により行われてもよいし、所定のプログラム（上記の関係を求めるプログラム）等に基づき他の機能ブロックから発せられる指令を受けて行われてもよい。
【００２９】
図３は、図１の半導体デバイステスタ１１０試験時のＤＣオフセット電圧キャンセル回路１４２のキャンセル電圧の設定について説明する図である。図３（ａ）がデータテーブル１２２を例示する図であり、図３（ｂ）が内挿法について説明する図である。
【００３０】
図３（ａ）に例示するように、上述した手順により予めデータテーブル１２２には、可変ゲイン回路１４０の増幅倍率とＤＣオフセット電圧との関係が複数記憶される。出力リレー１４６がＯＮ、ＤＣオフセット電圧測定回路１４４へのリレー１４８がＯＦＦにされ試験等が実行される場合には、制御部１１８がそのときの可変ゲイン回路１４０の増幅倍率を取得して、データテーブル１２２からその増幅倍率に対応するＤＣオフセット電圧を読み出す。そして、制御部１１８が、この読み出したＤＣオフセット電圧の＋−を逆転させたキャンセル電圧を、ＤＣオフセット電圧キャンセル回路１４２に設定する。
【００３１】
すなわち、試験時において可変ゲイン回路１４０の増幅倍率Ａ２のときには、これに対応するＤＣオフセット電圧Ｂ２が読み出され、ＤＣオフセット電圧キャンセル回路１４２にキャンセル電圧−Ｂ２が設定される。試験時において可変ゲイン回路１４０の増幅倍率Ａ３のときには、これに対応するＤＣオフセット電圧Ｂ３が読み出され、ＤＣオフセット電圧キャンセル回路１４２にキャンセル電圧−Ｂ３が設定される。なお、データテーブル１２２にはＤＣオフセット電圧に代えて、あらかじめ＋−を逆転させたキャンセル電圧を記憶しておいてもよい。
【００３２】
図３（ｂ）に例示するように、取得した可変ゲイン回路１４０の増幅倍率Ｘが、データテーブル１２２に存在しない場合には、制御部１１８はこの増幅倍率Ｘの前後直近の２点Ｍ１（Ａ２,Ｂ２）、Ｍ２（Ａ３,Ｂ３）より、内挿法を適用してＤＣオフセット電圧キャンセル回路１４２に設定するキャンセル電圧を決定する。具体的には、可変ゲイン回路１４０の増幅倍率Ｘに対応するＤＣオフセット電圧Ｙが直線補間により求められ、ＤＣオフセット電圧キャンセル回路１４２にキャンセル電圧−Ｙが設定される。なお、可変ゲイン回路１４０の増幅倍率の前側または後側にしかデータテーブル１２２の値が存在しない場合には、外挿法によりキャンセル電圧を決定してもよい。
【００３３】
上述した構成によれば、可変ゲイン回路１４０の増幅倍率を任意に可変させても、制御部１１８によりその増幅倍率に応じたキャンセル電圧ＶｏｃΣが可変に設定される。そのため、単一のＤＣオフセット電圧キャンセル回路１４２で、任意波形発生器１３２のアナログ信号のＤＣオフセット電圧を確実に（精度良く）キャンセル可能となる。内挿法または外挿法が適用されるため、試験時の条件に合致するような関係がデータテーブル１２２に記憶されていない場合であっても、精度を落とすことなくＤＣオフセット電圧をキャンセル可能である。
【００３４】
なお、上記３）にて１段階ずつ増幅倍率を上げるとき、可変ゲイン回路１４０の増幅特性に応じた間隔でステップ幅を設定することで、精度を一律に保つことができる。また、その間隔を狭くするほど（１段階を小さくするほど）、設定するキャンセル電圧の精度を向上することができ、正確にＤＣオフセット電圧をキャンセル可能である。換言すれば、１段階ずつ増幅倍率を上げてデータテーブル１２２にそのデータを蓄積する場合には、その間隔は必要とする精度に応じて設定するとよい。
【００３５】
なお、上記ではＰＣ１１２の制御部１１８、記憶部１２０を用いる構成について説明したが、本実施形態はこれに限らない。ＰＣ１１２の制御部１１８、記憶部１２０に換えて、半導体デバイステスタ１１０に搭載されたＣＰＵ、メモリのいずれかを同様に機能させて構成してもよい。
【００３６】
[比較例との対比]
図４は、比較例にかかる半導体デバイステスタ１０の任意波形発生器３２に関する構成を示すブロック図である。以下、比較例としてのＤＣオフセット電圧キャンセル方式について説明する。図４に示すように、半導体デバイステスタ１０には、表示部１４、操作部１６、制御部１８を含んで構成されるＰＣ１２が接続され、且つＤＵＴ３０に印加する試験信号（アナログ信号）を出力する任意波形発生器３２が搭載される。なお、図４は、理解を容易にするために簡略化して図示したものであり、任意波形発生器３２内のローパスフィルタ（Low pass filter）などの機能ブロックを省略している。
【００３７】
任意波形発生器３２は、波形発生部３４、可変ゲイン回路４０、２つのＤＣオフセット電圧キャンセル回路４２ａ、４２ｂ、ＤＣオフセット電圧測定回路４４、出力リレー４６、およびリレー４８を含んで構成される。ＤＣオフセット電圧キャンセル回路４２ａは、可変ゲイン回路４０より前段に接続される。ＤＣオフセット電圧キャンセル回路４２ｂは、可変ゲイン回路４０より後段に接続される。波形発生部３４は、ＤＡＣ３６と増幅器３８とを備える。
【００３８】
比較例では、以下の１）〜６）の手順により、アナログ信号に含まれるＤＣオフセット電圧がキャンセルされる。１）波形発生部３４のＤＡＣ３６に０Ｖ（ボルト）に相当するコード（middle code）を設定する。２）出力リレー４６をＯＦＦにし、ＤＣオフセット電圧測定回路４４へのリレー４８をＯＮにする。３）可変ゲイン回路４０の増幅倍率を最小（０）に設定し、ＤＣオフセット電圧測定回路４４によりその状態でのＤＣオフセット電圧Ｖｏｅ２を測定する。４）ＤＣオフセット電圧Ｖｏｅ２をキャンセルするように、可変ゲイン回路４０後段のＤＣオフセット電圧キャンセル回路４２ｂにキャンセル電圧Ｖｏｃ２を設定する。５）ＤＣオフセット電圧キャンセル回路４２ｂにキャンセル電圧Ｖｏｃ２を設定した状態で可変ゲイン回路４０を最大に設定し、ＤＣオフセット電圧測定回路４４によりその状態でのＤＣオフセット電圧Ｖｏｅ１を測定する。６）ＤＣオフセット電圧Ｖｏｅ１をキャンセルするように、可変ゲイン回路４０前段のＤＣオフセット電圧キャンセル回路４２ａにキャンセル電圧Ｖｏｃ１を設定する。
【００３９】
上記１）〜６）の手順により、ＤＣオフセット電圧キャンセル回路４２ａにより可変ゲイン回路４０の前段で発生するＤＣオフセット電圧Ｖｏｅ１、ＤＣオフセット電圧キャンセル回路４２ｂにより可変ゲイン回路４０の後段で発生するＤＣオフセット電圧Ｖｏｅ２をキャンセルすることができる。そのため、可変ゲイン回路４０の増幅倍率を任意に可変させても、経路全体のＤＣオフセット電圧をキャンセルすることができる。
【００４０】
しかしながら、この比較例では、２つのＤＣオフセット電圧キャンセル回路４２ａ、４２ｂが必要となる。これに対し、本実施形態の半導体デバイステスタ１１０では、単一のＤＣオフセット電圧キャンセル回路１４２で、経路全体のＤＣオフセット電圧を確実に（精度良く）キャンセル可能である。任意波形発生器１３２のアナログ信号のＤＣオフセット電圧をなるべく少ないハードウェアで精度良くキャンセルすることができるため、低コスト化や信頼性向上の効果を奏する。また、基板の実装面積の有効利用が可能となり、多チャンネル化、多機能化などによる高密度実装の要求に対応することができる。
【００４１】
[実施形態の応用例]
図５は、応用例にかかる半導体デバイステスタ１１０ａの任意波形発生器１３２ａに関する構成を示すブロック図である。なお、図５は、理解を容易にするために簡略化して図示したものであり、任意波形発生器１３２ａ内のローパスフィルタ（Low pass filter）などの機能ブロックを省略している。
【００４２】
図５に示す応用例では、任意波形発生器１３２ａが、波形発生部１３４に備えられるＤＡＣ１３６の基準電圧を調整（微調整）する基準電圧調整回路１５０をさらに含む。ＤＡＣ１３６の基準電圧はアナログ信号の出力振幅を決定するので、ＤＡＣ１３６の基準電圧を微調整することでアナログ信号の出力振幅を微調整することができる。すなわち、可変ゲイン回路１４０に頼らず、基準電圧調整回路１５０によって出力振幅の微調整が可能となる。
【００４３】
しかしながら、基準電圧調整回路１５０によりＤＡＣ１３６の基準電圧を変化させると、基準電圧調整回路１５０の前段で発生するＤＣオフセット電圧Ｖｏｅ０の増減が生じこととなる。すなわち、基準電圧調整回路１５０の基準電圧と、可変ゲイン回路１４０の増幅倍率とに基づき、経路全体のＤＣオフセット電圧が変化する。
【００４４】
そこで、かかる応用例では、ＤＣオフセット電圧測定回路１４４を用いてＤＡＣ１３６の基準電圧と可変ゲイン回路１４０の増幅倍率と経路全体のＤＣオフセット電圧とを予め測定し、これらの関係を記憶部１２０ａのデータテーブル１２２ａに記憶する。そして、試験時には、制御部１１８が、そのときのＤＡＣ１３６の基準電圧と可変ゲイン回路１４０の増幅倍率との設定に応じて、データテーブル１２２ａに記憶された経路全体のＤＣオフセット電圧を読み出し、これに応じてＤＣオフセット電圧キャンセル回路１４２にキャンセル電圧を設定する。ＤＡＣ１３６の基準電圧および可変ゲイン回路１４０の増幅倍率の条件に合致するものがデータテーブル１２２ａに存在しない場合には、内挿法または外挿法を適用して補間を行い、ＤＣオフセット電圧キャンセル回路１４２に設定するキャンセル電圧を決定する。
【００４５】
本応用例によれば、ＤＡＣ１３６の基準電圧を微調整する基準電圧調整回路１５０が追加され、アナログ信号の出力振幅を微調整可能なように機能の拡充が図られている。このように可変の増幅部（ゲイン可変部）が複数存在する場合であっても、上記のように単一のＤＣオフセット電圧キャンセル回路１４２で任意波形発生器１３２ａのＤＣオフセット電圧を精度良くキャンセル可能である。
【００４６】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００４７】
本発明は半導体デバイステスタ、より詳細には、それ自体が含む任意波形発生器から出力されるアナログ信号のＤＣオフセット電圧をキャンセルして出力する半導体デバイステスタに利用することができる。
【符号の説明】
【００４８】
１０、１１０、１１０ａ…半導体デバイステスタ、１２、１１２…ＰＣ、１４、１１４…表示部、１６、１１６…操作部、１８、１１８…制御部、２０、１２０、１２０ａ…記憶部、１２２、１２２ａ…データテーブル、１２４…本体、１２６…テストヘッド、１２８…パフォーマンスボード、３０、１３０…ＤＵＴ、３２、１３２、１３２ａ…任意波形発生器、３４、１３４…波形発生部、３６、１３６…ＤＡＣ、３８、１３８…増幅器、４０、１４０…可変ゲイン回路、４２ａ、４２ｂ、１４２…ＤＣオフセット電圧キャンセル回路、４４、１４４…ＤＣオフセット電圧測定回路、４６、１４６…出力リレー、４８、１４８…リレー、１５０…基準電圧調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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