(57)【要約】【課題】温度依存性をもたない基準電圧を発生させる。【解決手段】ＳＯＩ層膜厚のみが異なることで互いにしきい値電圧が異なる２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴＭＮ１，ＭＮ２について、ソース及びボディを接地し、ゲート及びドレインを定電流源ＣＣＳ１，ＣＣＳ２とボルテージフォロア回路Ａｍｐ１−１，１−２の入力端子に接続し、ボルテージフォロア回路Ａｍｐ１−１，１−２の出力端子に第１抵抗Ｒ１−１，Ｒ１−２と第２抵抗Ｒ２−１，Ｒ２−２を直列に接続する。第２抵抗Ｒ１−２を接地し、第１抵抗Ｒ２−１と第２抵抗Ｒ２−１の間の端子を差動増幅器Ａｍｐ２の非反転入力端子に接続する。第２抵抗Ｒ２−２を差動増幅器Ａｍｐ２の出力端子に接続し、第１抵抗Ｒ１−２と第２抵抗Ｒ２−２の間の端子を差動増幅器Ａｍｐの反転入力端子に接続する。差動増幅器Ａｍｐ２の出力電圧を基準電圧Ｖｒｅｆとして出力する。【選択図】図１
2012059097.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ層膜厚のみが異なることで互いにしきい値電圧が異なる２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴを備え、
各完全空乏型ＳＯＩ−ＭＯＳＦＥＴについて、ソース及びボディを接地し、ゲート及びドレインを定電流源に接続し、前記ゲート及び前記ドレインをボルテージフォロア回路の入力端子に接続し、前記ボルテージフォロア回路の出力端子に第１抵抗と第２抵抗を直列に接続し、
一方の前記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する前記ボルテージフォロア回路、前記第１抵抗及び前記第２抵抗は、他方の前記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する前記ボルテージフォロア回路、前記第１抵抗及び前記第２抵抗と同じ特性をもち、
しきい値電圧が高い方の前記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する前記第２抵抗の前記第１抵抗とは反対側の端子を接地し、かつ前記第１抵抗と前記第２抵抗の間の端子を差動増幅器の非反転入力端子に接続し、
しきい値電圧が低い方の前記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する前記第２抵抗の前記第１抵抗とは反対側の端子を前記差動増幅器の出力端子に接続し、かつ前記第１抵抗と前記第２抵抗の間の端子を前記差動増幅器の反転入力端子に接続し、
前記差動増幅器の出力電圧を基準電圧として出力する基準電圧発生回路。
【請求項２】
前記第１抵抗と前記第２抵抗は同じ抵抗値をもつ請求項１に記載の基準電圧発生回路。
【請求項３】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置において、
前記基準電圧発生回路として請求項１又は２に記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【請求項４】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置において、
前記基準電圧発生回路として請求項１又は２に記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【請求項５】
基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置において、
前記基準電圧発生回路として請求項１又は２に記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路及びそれを用いた電源装置に関するものである。
【背景技術】
【０００２】
例えば定電圧発生回路（ボルテージレギュレータ回路）等の電源装置は、電源電圧によらず一定の出力電圧を発生させるために基準電圧発生回路が必要となる。つまり電源電圧ＶＤＤが変動しても、その出力電圧変動を基準電圧と比較し、ドライバトランジスターをエラーアンプで制御することで出力電圧を一定に保っている。
【０００３】
一般的に用いられる基準電圧発生回路として、エンハンスメント型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とデプレッション型ＭＯＳＦＥＴを備え、デプレッション型ＭＯＳＦＥＴを電流源として用いたＥＤ型基準電圧発生回路がある（例えば特許文献１，２，３を参照。）。
【０００４】
ＥＤ型基準電圧発生回路が出力する基準電圧は、ＭＯＳＦＥＴの温度特性に起因して変動してしまうため、エンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴのチャネルサイズ比（Ｌ／Ｗ）を変更することによって、各ＭＯＳＦＥＴの利得係数（β＝μ・Ｃｏｘ・（Ｗ／Ｌ））の温度特性を調整し、基準電圧が温度によらず一定になるようにしている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記手法では、異なる種類（エンハンスメント型とデプレッション型）のＭＯＳＦＥＴの製造上のバラツキにより、調整できる範囲が限られており、必ずしも基準電圧の温度依存性をゼロにすることはできなかった。
【０００６】
本発明の目的は、温度依存性をもたない基準電圧を発生させることができる基準電圧発生回路及びそれを用いた電源装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明にかかる基準電圧発生回路は、ＳＯＩ層膜厚のみが異なることで互いにしきい値電圧が異なる２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴを備えている。
さらに、本発明の基準電圧発生回路は、各完全空乏型ＳＯＩ−ＭＯＳＦＥＴについて、ソース及びボディを接地し、ゲート及びドレインを定電流源に接続し、上記ゲート及び上記ドレインをボルテージフォロア回路の入力端子に接続し、上記ボルテージフォロア回路の出力端子に第１抵抗と第２抵抗を直列に接続した回路を備えている。ここで、一方の上記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する上記ボルテージフォロア回路、上記第１抵抗及び上記第２抵抗は、他方の上記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する上記ボルテージフォロア回路、上記第１抵抗及び上記第２抵抗と同じ特性をもつ。
さらに、本発明の基準電圧発生回路は、しきい値電圧が高い方の上記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する上記第２抵抗の上記第１抵抗とは反対側の端子を接地し、かつ上記第１抵抗と上記第２抵抗の間の端子を差動増幅器の非反転入力端子に接続し、しきい値電圧が低い方の上記完全空乏型ＳＯＩ−ＭＯＳＦＥＴに対応する上記第２抵抗の上記第１抵抗とは反対側の端子を上記差動増幅器の出力端子に接続し、かつ上記第１抵抗と上記第２抵抗の間の端子を上記差動増幅器の反転入力端子に接続し、上記差動増幅器の出力電圧を基準電圧として出力する。
【０００８】
完全空乏型ＳＯＩ−ＭＯＳＦＥＴにおいては、ＢＯＸ層があることで空乏層の拡がりが制限されるため、空乏層内の電荷量がＳＯＩ層膜厚に依存する。つまり、完全空乏型ＳＯＩ−ＭＯＳＦＥＴのしきい値電圧は式（１）のように決定できる。
【０００９】
【数１】
2012059097.tif 000003
【００１０】
式（１）で、φｍｓはゲート電極の仕事関数差、Ｑｓｓはゲート酸化膜の界面順位、Ｃｏｘはゲート酸化膜容量、２φＦは強反転時の表面ポテンシャルの曲がり、ｑは電子の電荷量、Ｎｄはチャネル領域の不純物濃度、ｔｓはＳＯＩ層膜厚である。式（１）より、ＳＯＩ層膜厚ｔｓのみを変えることでしきい値電圧が変化することが分かる。このため、ＳＯＩ層膜厚のみを変え、その他の製造工程を同じとすることで得られるＭＯＳＦＥＴのしきい値電圧差を検出することで、温度依存性を排除することができる。
【００１１】
本発明の基準電圧発生回路において、上記第１抵抗と上記第２抵抗は同じ抵抗値をもつようにすれば、２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴのしきい値電圧差（ΔＶｔｈ）を基準電圧として出力することができる。ただし、第１抵抗の抵抗値Ｒ１と第２抵抗の抵抗値Ｒ２は互いに異なっていてもよい。この場合、出力される基準電圧Ｖｒｅｆは、Ｖｒｅｆ＝（Ｒ２／Ｒ１）（Ｖｔｈ１−Ｖｔｈ２）になる。
【００１２】
本発明にかかる電源装置の一態様は、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【００１３】
本発明にかかる電源装置の他の態様は、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【００１４】
本発明にかかる電源装置のさらに他の態様は、基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【発明の効果】
【００１５】
本発明の基準電圧発生回路は、ＳＯＩ層膜厚のみが異なることで互いにしきい値電圧が異なる２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴのしきい値電圧差に応じた電圧を基準電圧として出力するので、温度依存性をもたない基準電圧を発生させることができる。
【００１６】
本発明の基準電圧発生回路において、第１抵抗と第２抵抗は同じ抵抗値をもつようにすれば、２つの完全空乏型ＳＯＩ−ＭＯＳＦＥＴのしきい値電圧差（ΔＶｔｈ）を基準電圧として出力することができる。
【００１７】
本発明にかかる電源装置の一態様では、分割抵抗回路と、基準電圧発生回路と、分割電圧と基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、温度変化に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、電圧検出能力の安定化及び精度の向上を図ることができる。
【００１８】
本発明にかかる電源装置の他の態様では、出力ドライバと、分割抵抗回路と、基準電圧発生回路と、分割電圧と基準電圧を比較して比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、温度変化に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００１９】
本発明にかかる電源装置のさらに他の態様は、基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、温度変化に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】基準電圧発生回路の一実施例を説明するための回路図である。
【図２】本発明の基準電圧発生回路で基準電圧０.３７Ｖに設定したときの温度依存性を示す図である。
【図３】同一のＳＯＩ基板上でＳＯＩ層膜厚が互いに異なる領域を形成する工程の一例を説明するための概略的な工程断面図である。
【図４】定電圧発生回路を備えた電源装置の一実施例を示す回路図である。
【図５】電圧検出回路を備えた電源装置の一実施例を示す回路図である。
【図６】反転型チャージポンプＤＣ／ＤＣコンバータを備えた電源装置の一実施例を示す回路図である。
【発明を実施するための形態】
【００２１】
図１は、基準電圧発生回路の一実施例を説明するための回路図である。
ＳＯＩ層膜厚のみが異なることで互いにしきい値電圧が異なる２つの完全空乏型ＳＯＩ−ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２（以下、トランジスタＭＮ１，ＭＮ２と称す。）が設けられている。トランジスタＭＮ１のＳＯＩ層膜厚はトランジスタＭＮ２のＳＯＩ層膜厚よりも厚く形成されている。トランジスタＭＮ１のしきい値電圧Ｖｔｈ１は、トランジスタＭＮ２のしきい値電圧Ｖｔｈ２よりも高い。この実施例では、トランジスタＭＮ１，ＭＮ２について、基板バイアス効果によるしきい値電圧変動をなくすためにソース接地とした。また、ＳＯＩ基板の支持基板は接地されている。
【００２２】
トランジスタＭＮ１について、ソース及びボディが接地され、ゲート及びドレインが定電流源ＣＣＳ１に接続され、かつゲート及びドレインがボルテージフォロア回路Ａｍｐ１−１の入力端子に接続されている。ボルテージフォロア回路Ａｍｐ１−１の出力端子に第１抵抗Ｒ１−１と第２抵抗Ｒ２−１が直列に接続されている。
【００２３】
トランジスタＭＮ２について、ソース及びボディが接地され、ゲート及びドレインが定電流源ＣＣＳ２に接続され、かつゲート及びドレインがボルテージフォロア回路Ａｍｐ１−２の入力端子に接続されている。ボルテージフォロア回路Ａｍｐ１−２の出力端子に第１抵抗Ｒ１−２と第２抵抗Ｒ２−２が直列に接続されている。
【００２４】
ボルテージフォロア回路Ａｍｐ１−１と１−２は同じ特性をもつ。第１抵抗Ｒ１−１とＲ１−２は同じ特性をもつ。第２抵抗Ｒ２−１とＲ２−２は同じ特性をもつ。定電流源ＣＣＳ１，ＣＣＳ２には電源電圧ＶＤＤが供給される。定電流源ＣＣＳ１，ＣＣＳ２は例えばデプレッション型トランジスタによって構成される。
【００２５】
第２抵抗Ｒ２−１の第１抵抗Ｒ１−１とは反対側の端子は接地されている。第１抵抗Ｒ１−１と第２抵抗Ｒ２−１の間の端子は差動増幅器Ａｍｐ２の非反転入力端子（＋）に接続しされている。
第２抵抗Ｒ２−２の第１抵抗Ｒ１−２とは反対側の端子は差動増幅器Ａｍｐ２の出力端子に接続されている。第１抵抗Ｒ１−２と第２抵抗Ｒ２−２の間の端子は差動増幅器のＡｍｐ２の反転入力端子（−）に接続されている。
【００２６】
この実施例の基準電圧発生回路は、差動増幅器Ａｍｐ２の出力電圧を基準電圧Ｖｒｅｆとして出力する。
この実施例において、トランジスタＭＮ１，ＭＮ２以外の各ＭＯＳトランジスタは完全空乏型で動作しても部分空乏型で動作してもよい。
【００２７】
トランジスタＭＮ１のゲートとドレインが短絡され、ドレインと電源電圧ＶＤＤの間に設けられ定電流源ＣＣＳ１から定電流が流されることで、トランジスタＭＮ１のゲートとソースの間にトランジスタＭＮ１のしきい値電圧Ｖｔｈ１が発生する。この出力電圧がボルテージフォロワ回路Ａｍｐ１−１に入力されると、ボルテージフォロワ回路Ａｍｐ１はしきい値電圧Ｖｔｈ１を出力する。
トランジスタＭＮ２についても同様にして、ボルテージフォロワ回路Ａｍｐ１−２からトランジスタＭＮ２のしきい値電圧Ｖｔｈ２が出力される。
【００２８】
ボルテージフォロワ回路Ａｍｐ１の出力は、第１抵抗Ｒ１−１と第２抵抗Ｒ２−１で分圧されて、差動増幅器Ａｍｐ２の非反転入力端子（＋）に入力される。ボルテージフォロワ回路Ａｍｐ１−２の出力は、第１抵抗Ｒ１−２と第２抵抗Ｒ２−２で分圧されて、差動増幅器Ａｍｐ２の反転入力端子（−）に入力される。差動増幅器Ａｍｐ３は２つの入力端子が同電位になるように動作するため、抵抗Ｒ１−１、Ｒ２−１間の電圧と抵抗Ｒ１−２、Ｒ２−２間の電圧が等しくなるような電圧を出力する。すなわち、差動増幅器Ａｍｐ２には電流が流れ込まないため、第１抵抗Ｒ１−１，Ｒ１−２に流れる電流はそのまま第２抵抗Ｒ２−１，Ｒ２−２に流れる。第１抵抗Ｒ１−１，Ｒ１−２の抵抗値Ｒ１と第２抵抗Ｒ２−１，Ｒ２−２の抵抗値Ｒ２を同じ抵抗値に設定すれば、差動増幅器Ａｍｐ２の反転入力端子（−）に接続された第１抵抗Ｒ１−２にＶｔｈ２−Ｖｔｈ１／２だけの電圧がかかり、それに応じた電流が流れる。その電流はそのまま第２抵抗Ｒ２−２へ流れるため、差動増幅器Ａｍｐ２の出力端子にはさらにＶｔｈ１／２の電圧からＶｔｈ２−Ｖｔｈ１／２の電圧分だけ降圧された、トランジスタＭＮ１とＭＮ２のしきい値電圧差分の電圧（Ｖｔｈ１−Ｖｔｈ２＝ΔＶｔｈ）が発生する。
【００２９】
このとき、例えば、トランジスタＭＮ１のＳＯＩ層膜厚を６００Å（オングストローム）、トランジスタＭＮ２のＳＯＩ層膜厚を４００Åとすれば、しきい値電圧差ΔＶｔｈとして基準電圧０.１〜０.４Ｖ（ボルト）程度が得られる。この値は、トランジスタＮＭ１，ＭＮ２のチャネル領域の不純物濃度を、トランジスタＮＭ１，ＭＮ２が完全空乏型ＳＯＩ−ＭＯＳＦＥＴとして動作する範囲で調整することで、０．１Ｖ〜０．４Ｖ程度まで変動する。これに対し、本発明の基準電圧発生回路は、しきい値電圧差ΔＶｔｈを検出しており、温度依存性は無いので、しきい値電圧差ΔＶｔｈをある値に設定しておけば温度変化や電源電圧の変動によらず常に一定の基準電圧Ｖｒｅｆを得ることができる。
【００３０】
図２は、式（１）に基づいて計算によって求めた、本発明の基準電圧発生回路で基準電圧０.３７Ｖに設定したときの温度依存性を示す図である。左縦軸はしきい値電圧Ｖｔｈ１，Ｖｔｈ２（単位はＶ）、右縦軸はしきい値電圧差ΔＶｔｈ（単位はＶ）、横軸は温度（単位はＫ（ケルビン））を示す。
トランジスタＮＭ１，ＮＭ２のしきい値電圧Ｖｔｈ１，Ｖｔｈ２は、温度変化によって変動しているが、トランジスタＮＭ１，ＮＭ２の温度特性は同じなので、しきい値電圧Ｖｔｈ１，Ｖｔｈ２は温度変化によって同じように変動する。これにより、しきい値電圧Ｖｔｈ１とＶｔｈ２のしきい値電圧差ΔＶｔｈは温度変化によらずほぼ一定になり、温度変化で変動しない基準電圧Ｖｒｅｆが得られる。
【００３１】
図３は、同一のＳＯＩ基板上でＳＯＩ層膜厚が互いに異なる領域を形成する工程の一例を説明するための概略的な工程断面図である。図３中のかっこ数字は以下に説明する工程（１）〜（４）に対応している。
（１）支持基板１上に、埋込み酸化膜２が３０００Åの膜厚で形成され、さらにその上にＰ型ＳＯＩ層３が７００Åの膜厚で形成されたＰ型ＳＯＩ基板を用いる。
【００３２】
（２）熱酸化処理を施して、ＳＯＩ層３の表面に膜厚が１００Åのバッファ酸化膜４を形成する。ＣＶＤ（chemical vapor deposition）方により、バッファ酸化膜４上に膜厚が３００Åの窒化シリコン膜５を形成する。写真製版技術及びウェットエッチング技術により、ＳＯＩ層３の膜厚をより薄く加工する領域の窒化シリコン膜５及びバッファ酸化膜４を除去する。ここでのエッチングはドライエッチングであってもよい。
【００３３】
（３）バッファ酸化膜４及び窒化シリコン膜５をマスクにして、例えば１０００℃の条件でウェット酸化処理を施して、バッファ酸化膜４及び窒化シリコン膜５で覆われていない領域のＳＯＩ層３表面に膜厚が４００Åの酸化シリコン膜６を形成する。このとき、ＳＯＩ層３は垂直方向で表面から２００Åの膜厚だけ酸化される。
【００３４】
（４）ウェットエッチング技術により、窒化シリコン膜５、バッファ酸化膜４及び酸化シリコン膜６を全面除去する。これにより、ＳＯＩ層膜厚が６００Åの領域とＳＯＩ膜厚が４００Åの領域を作り分けることができる。
その後は、通常のＭＯＳＦＥＴ製造方法と同様にＭＯＳＦＥＴを作成することで、トランジスタＭＮ１，ＭＮ２を作成することができる。
なお、同一のＳＯＩ基板上でＳＯＩ層膜厚が互いに異なる領域を形成する工程は図３を参照して説明した工程に限定されるものではない。例えば、ドライエッチング技術やウェットエッチング技術により、ＳＯＩ層の一部の領域を薄膜化することにより、同一のＳＯＩ基板上でＳＯＩ層膜厚が互いに異なる領域を形成することも可能である。
【００３５】
本発明の基準電圧発生回路は、例えば電源装置に適用することができる。以下に、本発明の基準電圧発生回路を備えた電源装置の実施例について説明する。ただし、本発明の基準電圧発生回路の用途は電源装置に限定されるものではない。
【００３６】
図４は定電圧発生回路を備えた電源装置の一実施例を示す回路図である。
直流電源７からの電源を負荷９に安定して供給すべく、定電圧発生回路１１が設けられている。定電圧発生回路１１は、直流電源７が接続される入力端子（Ｖbat）１３、基準電圧発生回路（Ｖref）１５、差動増幅器（比較回路）１７、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）１９、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）２１を備えている。基準電圧発生回路１５として、本発明の基準電圧発生回路を備えている。
【００３７】
定電圧発生回路１１の差動増幅器１７では、出力端子がＰＭＯＳ１９のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路１５から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００３８】
図５は、電圧検出回路を備えた電源装置の一実施例を示す回路図である。
電圧検出回路２３において、１７は差動増幅器で、その反転入力端子（−）に基準電圧発生回路１５が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）２５から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて差動増幅器１７の非反転入力端子（＋）に入力される。差動増幅器１７の出力は出力端子（Ｖout）２７を介して外部に出力される。基準電圧発生回路１５として、本発明の基準電圧発生回路を備えている。
【００３９】
電圧検出回路２３では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは差動増幅器１７の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると差動増幅器１７の出力がＬレベルになる。
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、電圧検出能力の安定化及び精度の向上を図ることができる。
【００４０】
図６は、反転型チャージポンプＤＣ／ＤＣコンバータを備えた電源装置の一実施例を示す回路図である。
回路には、入力端子（Ｖin）２９、出力端子（Ｖout、反転出力）３１、ＧＮＤ端子（ＧＮＤ）３３、ポンプ容量正側端子（ＣＰ＋）３５とポンプ容量負側端子（ＣＰ−）３７が設けられている。ポンプ容量正側端子３５とポンプ容量負側端子３７の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【００４１】
内部には、入力端子２９とＧＮＤ端子３３の間に、順にＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４１が設けられている。ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４１の間にポンプ容量正側端子３５が接続されている。ＮＭＯＳトランジスタ４１とＧＮＤ端子３３の間はＧＮＤ電位４３に接続されている。
ＧＮＤ電位４３と出力端子３１の間に、順にＮＭＯＳトランジスタ４５，４７が接続されている。ＮＭＯＳトランジスタ４５，４７の間にポンプ容量負側端子３７が接続されている。
【００４２】
基準電圧発生回路（Ｖref）４９からの基準電圧に基づいて、入力端子２９と同じ大きさの電圧（Ｖin電圧）及びＧＮＤ端子３３と同じ大きさの電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）５１が設けられている。基準電圧発生回路１５として本発明の基準電圧発生回路を備えている。発振回路５１の出力端子は、ＮＭＯＳトランジスタ４１，４７のゲート電極に直接接続されており、ＮＭＯＳトランジスタ４５のゲート電極にインバータ５３を介して接続されており、ＰＭＯＳトランジスタ３９のゲート電極にインバータ５３及び５５を介して接続されている。
【００４３】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路５１を通して４つのトランジスタ３９，４１，４５，４７のゲート電極に電圧を与えてスイッチングさせ、ポンプ容量正側端子３５とポンプ容量負側端子３７の間に接続されたコンデンサを充放電させることにより電流を流し、出力端子３１に入力電圧２９の反転電圧が出力される仕組みになっている。
【００４４】
発振回路５１からＧＮＤ電圧を発したとき、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４５がオンし、他の２つのＮＭＯＳトランジスタ４１，４７はオフになる。このとき、ポンプ容量正側端子３５とポンプ容量負側端子３７の間に接続されたコンデンサに電荷がたまる。
発振回路５１からＶin電圧が発せられると、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４５はオフになり、他の２つのＮＭＯＳトランジスタ４１，４７はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子３１がＧＮＤ端子３３よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子３１から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【００４５】
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているようにしたので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００４６】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例は完全空乏型ＳＯＩ−ＭＯＳＦＥＴとしてＮチャネルＭＯＳトランジスタを用いているが、完全空乏型ＳＯＩ−ＭＯＳＦＥＴはＰチャネルＭＯＳトランジスタであってもよい。
【産業上の利用可能性】
【００４７】
本発明は、基準電圧発生回路及びそれを用いる電子回路に適用できる。
【符号の説明】
【００４８】
Ａｍｐ１−１，１−２  ボルテージフォロワ回路
Ａｍｐ２  差動増幅器
ＣＣＳ１，ＣＣＳ２  定電流源
ＭＮ１  トランジスタ（しきい値電圧が高い方の完全空乏型ＳＯＩ−ＭＯＳＦＥＴ）
ＭＮ２  トランジスタ（しきい値電圧が低い方の完全空乏型ＳＯＩ−ＭＯＳＦＥＴ）
Ｒ１−１，Ｒ１−２  第１抵抗
Ｒ２−１，Ｒ２−２  第２抵抗
Ｖｒｅｆ  基準電圧
Ｖｔｈ１  トランジスタＭＮ１のしきい値電圧
Ｖｔｈ２  トランジスタＭＮ２のしきい値電圧
ΔＶｔｈ  しきい値電圧Ｖｔｈ１とＶｔｈ２のしきい値電圧差
７  直流電源
９  負荷
１１  定電圧発生回路
１３  入力端子
１５  基準電圧発生回路
１７  演算増幅器
１９  ＰチャネルＭＯＳトランジスタ
２１  出力端子
２３  電圧検出回路
２５  入力端子
２７  出力端子
２９  入力端子
３１  出力端子
３３  ＧＮＤ端子
３５  ポンプ容量正側端子
３７  ポンプ容量負側端子
３９  ＰＭＯＳトランジスタ
４１，４５，４７  ＮＭＯＳトランジスタ
４３  ＧＮＤ電位
４９  基準電圧発生回路
５１  発振回路
５３，５５  インバータ
Ｑ１  ＮＭＯＳデプレッショントランジスタ
Ｑ２  ＮＭＯＳエンハンスメントトランジスタ
Ｑ３  ＰＭＯＳエンハンスメントトランジスタ
Ｑ４  ＰＭＯＳデプレッショントランジスタ
Ｒ１，Ｒ２  分割抵抗素子
【先行技術文献】
【特許文献】
【００４９】
【特許文献１】特公平４?６５５４６号公報
【特許文献２】特開平０９−３２６４６９号公報
【特許文献３】特開２００５?３４０３３７号公報
【図１】
2012059097.tif 000004
【図２】
2012059097.tif 000005
【図３】
2012059097.tif 000006
【図４】
2012059097.tif 000007
【図５】
2012059097.tif 000008
【図６】
2012059097.tif 000009