(57)【要約】【課題】ディジタル保護リレーの内部基板のＣＰＵが故障してもメモリに格納したデータセーブ情報を外部及び周辺基板より取得することと、ＣＰＵ並びにＣＰＵバスの負荷を低減する。【解決手段】電力系統を保護するディジタル保護リレーであって、作業用の第１のメモリ手段と、前記電力系統の電気量のアナログ入力値と前記電力系統の電力系統機器に対する入出力制御値とを記憶する第２のメモリ手段と、前記第２のメモリ手段に対して前記アナログ入力値と前記入出力制御値のメモリ書き込みの要求が同時になされた際に前記アナログ入力値のメモリ書込みを優先する調停手段と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力系統を保護するディジタル保護リレーであって、
作業用の第１のメモリ手段と、
前記電力系統の電気量のアナログ入力値と前記電力系統の電力系統機器に対する入出力制御値とを記憶する第２のメモリ手段と、
前記第２のメモリ手段に対して前記アナログ入力値と前記入出力制御値のメモリ書き込みの要求が同時になされた際に前記アナログ入力値のメモリ書込みを優先する調停手段と、
を備えることを特徴とするディジタル保護リレー。
【請求項２】
請求項１において、
前記第２のメモリ手段を搭載した基板のＣＰＵが故障した際に、外部基板のＣＰＵを用いて前記メモリ手段のメモリ情報が読み出されることを特徴とするディジタル保護リレー。
【請求項３】
請求項１において、
前記第２のメモリ手段のデータ構造が、前記アナログ入力値と前記入出力制御値とを有する所定の電気角の単位で構成されることを特徴とするディジタル保護リレー。
【請求項４】
請求項１において、
さらに、
前記第２のメモリ手段を制御するＣＰＵと、
入力バッファと出力バッファを有する交替バッファと、
を備え、
前記ＣＰＵから前記第２のメモリ手段へメモリ書込み要求する際に、前記電力系統機器に対する入出力制御値のデータは、前記交替バッファの前記入力バッファに一時記憶し、
所定の電気角のタイミングで前記入力バッファと前記出力バッファとを切換え、
前記アナログ入力値が前記第２のメモリ手段へメモリ書込みされていないときに、前記出力バッファの前記入出力制御値のデータが前記第２のメモリ手段へメモリ書込みされることを特徴とするディジタル保護リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統におけるディジタル保護リレーに係る。特に、リレーの故障部位解析用とリレー応動解析用とに設けられているデータセーブ情報を記憶するメモリの高機能化及び高信頼性技術に関する。
【背景技術】
【０００２】
従来のディジタル保護リレー装置において、データセーブ機能は標準的に設けられたものであり、定期的にメモリに記憶したディジタル保護制御装置の動作情報を用いて、リレーの故障部位解析やリレー応動解析等の保守支援用途に使用されている。
データセーブ情報を格納するメモリは、一般に書込時間や容量に制約が少ないＳＲＡＭ（Static Random Access Memory）か、またはフラッシュメモリ等の不揮発性メモリが使用される。（非特許文献１、特許文献１参照）
また、ＣＰＵ（Central Processing Unit）のバス制御のＤＭＡ（Direct Memory Access）転送機能を使用し、ＣＰＵのプログラム処理に関わらず定期的にデータの読出と格納を実行する方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１１８９１号公報
【非特許文献】
【０００４】
【非特許文献１】「電気協同研究」第６５巻第２号（保護リレーの新しい機能・性能）、Ｐ１２−２０、平成２１年発刊
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１あるいは非特許文献１について、一般にデータセーブ機能に使用するメモリは、ＣＰＵが制御するＣＰＵバスに接続している。ＣＰＵはプログラムにより定期的にデータセーブの情報をＣＰＵバスを介してメモリに格納し、またＣＰＵがメモリを読出して通信部へ出力する。これにより通信部にＬＡＮ接続した外部ＰＣ（Personal computer）は、データセーブの情報をＬＡＮ（Local Area Network）通信で受取り、故障部位解析やリレー応動解析等の保守支援を実施することができる。
しかし、ＣＰＵ自身が故障した場合は、データセーブの情報を読み出せず、故障解析が困難となる課題があった。
さらに、データセーブの情報を格納するメモリは、故障部位解析やリレー応動解析しやすくする為に大容量化が求められているが、ＣＰＵ及びＣＰＵが制御するバスのアドレス空間は限定されているため、メモリの拡張等の大容量化が難しいという課題があった。
また、データセーブ情報の大容量化によりメモリに格納するデータ量が増加し、ＣＰＵがデータセーブ情報をメモリに格納するためのＣＰＵの処理時間が増える。この処理時間の増加により、ＣＰＵが定期的に処理するリレー演算制御やＩ／Ｏ（Input/Output）機器制御に割り当てる時間が少なくなる課題がある。
また、ＣＰＵのバス制御のＤＭＡ転送機能を使用し、ＣＰＵのプログラム処理に関わらず定期的にデータの読出と格納を実行する方法は、ＣＰＵが制御するシステムバスにアクセスするデータが少ない場合に有効であるが、データセーブの情報量が増加するとシステムバスに流れるデータも増加し、バスアクセスの混雑時はその調停処理で待たされるため、ＣＰＵの処理時間が増える課題がある。
【０００６】
そこで、本発明はこのような問題点を解決するもので、その目的とするところは、ディジタル保護リレーの内部基板のＣＰＵが故障してもメモリに格納したデータセーブ情報を外部及び周辺基板から取得することと、ＣＰＵ並びにＣＰＵバスの負荷を低減することである。
【課題を解決するための手段】
【０００７】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、電力系統を保護するディジタル保護リレーであって、作業用の第１のメモリ手段と、前記電力系統の電気量のアナログ入力値と前記電力系統の電力系統機器に対する入出力制御値とを記憶する第２のメモリ手段と、前記第２のメモリ手段に対して前記アナログ入力値と前記入出力制御値のメモリ書き込みの要求が同時になされた際に前記アナログ入力値のメモリ書込みを優先する調停手段と、を備える。
【発明の効果】
【０００８】
本発明によれば、ディジタル保護リレーの内部基板のＣＰＵが故障してもメモリに格納したデータセーブ情報を外部及び周辺基板より取得でき、かつＣＰＵ並びにＣＰＵバスの負荷が低減する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態のディジタル保護リレーにおける主検出基板の構成を示したブロック図である。
【図２】本発明の第１実施形態のディジタル保護リレーにおける事故検出基板の構成を示したブロック図である。
【図３】本発明の第１実施形態のディジタル保護リレーにおける光通信基板の構成を示したブロック図である。
【図４】本発明の第１実施形態のディジタル保護リレーにおけるシステムバスと各基板との関連を示す接続図である。
【図５】本発明の第１実施形態のディジタル保護リレーにおけるデータセーブ制御部の構成を示したブロック図である。
【図６】本発明の第１実施形態のディジタル保護リレーにおけるデータセーブ専用メモリのアクセスに関するものであり、アクセスを調停するデータセーブ調停部の各信号の動作の関連を示すタイムチャート例である。
【図７】本発明の第１実施形態のディジタル保護リレーにおけるデータセーブ専用メモリの構成を示した図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態を、図面を参照して説明する。
【００１１】
(第１実施形態)
本発明の第１実施形態を説明する。
本発明の第１実施形態のディジタル保護リレーは、主検出基板（基板）１０００（図１）、事故検出基板（外部基板）１１００（図２）、光通信基板１２００（図３）を、後記する図４のように備えて構成されている。以上の各基板の構成について、順に説明する。
【００１２】
≪主検出基板１０００≫
図１はディジタル保護リレーの主検出基板１０００の構成を示したブロック図である。
図１において、主検出基板１０００は、データセーブ制御部１００、データセーブ専用メモリ（第２のメモリ手段）２００、アナログ入力部３００、ＣＰＵ４００、ＣＰＵバス５００、メインメモリ６００（第１のメモリ手段）、Ｉ／Ｏ部７００、通信部８００によって構成される。
【００１３】
アナログ入力部３００は、入力変換器２０００により電力系統から取込んだ電流及び電圧を±１０Ｖ以下のアナログ電圧信号に変換された信号をＡ／Ｄ（Analog/Digital）変換でディジタルデータ化する。
データセーブ制御部１００は、アナログ入力部３００でディジタルデータ化したＡＩ（Analog Input：アナログ入力）データを、データセーブ専用メモリ２００への書き込みと、ＣＰＵ４００に対する受け渡し用のアナログ入力データバッファ１３０（図５）とにセットする。
ＣＰＵ４００は、ＣＰＵバス５００を介してデータセーブ制御部１００内のアナログ入力データバッファ１３０（図５）のＡＩデータを受け取り、ディジタルフィルタ処理とリレー演算結果からリレー制御を実行する。
【００１４】
メインメモリ６００は、ＣＰＵバス５００を介してＣＰＵ４００のディジタルフィルタ処理とリレー演算の途中結果等のデータを格納する。
Ｉ／Ｏ部７００は、ＣＰＵバス５００を介してＣＰＵ４００のリレー制御による入出力データを受取り、外部装置４０００に対して入出力データの受渡しを行う。
通信部８００は、ＣＰＵバス５００を介して、ＣＰＵ４００のリレー制御データを受け取り、ＬＡＮを介してＨＩ（Human Interface：ヒューマンインターフェース）用ＰＣ及び解析用ＰＣ５０００にデータ通信する。なお、ＨＩ用ＰＣ及び解析用ＰＣ５０００を図１では、ＨＩ用ＰＣ／解析用ＰＣと表記している。
【００１５】
ＣＰＵ４００は、デバッグ用としてＲＳ２３２Ｃのインタフェースが設けられており、デバッグ用ＰＣ３０００に接続してデータを取り込むことができる。
データセーブ制御部１００は、システムバス１３００に接続されており、システムバス１３００を介して、データを入出力することができる。
【００１６】
≪事故検出基板１１００≫
図２は、ディジタル保護リレーの事故検出基板１１００の構成を示したブロック図である。
図２において、事故検出基板１１００は、主検出基板１０００（図１）に対して通信部８００（図１）が除かれたものである。つまり、図２と図１における、データセーブ制御部１００、データセーブ専用メモリ２００、アナログ入力部３００、ＣＰＵ４００、ＣＰＵバス５００、メインメモリ６００、Ｉ／Ｏ部７００は、同一の構成であって、同一の符号（番号）を付しているが、主検出基板１０００（図１）と事故検出基板１１００とに、それぞれ別々に備えられている。
【００１７】
また、データセーブ制御部１００とシステムバス１３００との関連、アナログ入力部３００と入力変換器２０００との関連、ＣＰＵ４００とデバッグ用ＰＣ３０００との関連、Ｉ／Ｏ部７００と外部装置４０００との関連、はそれぞれ主検出基板１０００（図１）における関連と同一である。
したがって、主検出基板１０００（図１）と事故検出基板１１００によって、ディジタル保護リレーは２重化したシステムとして構成されている。
なお、図１と図２における入力変換器２０００、システムバス１３００、デバッグ用ＰＣ３０００、外部装置４０００は、それぞれ同一のものを指しており、共通に用いられている。
【００１８】
≪光通信基板１２００≫
図３はディジタル保護リレーの光通信基板１２００の構成を示したブロック図である。
図３において、光通信基板１２００は、ＣＰＵ４００、ＣＰＵバス５００、メインメモリ６００、システムバス制御部１０１、光通信制御部８５０から構成される。
ディジタル保護リレーの光通信基板１２００は、他のディジタル保護リレー装置等に光通信モジュール６０００を介して、ＡＩデータとリレー制御データを光通信するもので、光通信するデータは、システムバス制御部１０１を介して主検出基板１０００と受渡しが行われる。
【００１９】
また、ＣＰＵ４００は、デバッグ用としてＲＳ２３２Ｃのインタフェースが設けられており、デバッグ用ＰＣ３０００に接続してデータを取り込むことができる。
また、システムバス制御部１０１は、システムバス１３００に接続されており、システムバス１３００を制御する。
なお、光通信基板１２００におけるＣＰＵ４００、ＣＰＵバス５００、メインメモリ６００は、主検出基板１０００におけるＣＰＵ４００、ＣＰＵバス５００、メインメモリ６００と、それぞれ同一の符号（番号）を付しているが、これらは同一の構成であって、かつ、それぞれ別々に備えられている。
【００２０】
次に、前記基板（１０００、１１００、１２００）間を接続するシステムバス１３００と、前記基板（１０００、１１００）に備えられたデータセーブ制御部１００とについて順に説明する。
【００２１】
≪システムバス１３００≫
図４は、システムバス１３００の前記基板（１０００、１１００、１２００）との関連を示す接続図である。
図４において、主検出基板１０００と事故検出基板１１００と光通信基板１２００は、システムバス１３００により接続されている。
【００２２】
例えば、主検出基板１０００のＣＰＵ４００（図１）が故障した場合、主検出基板１０００のデータセーブ専用メモリ２００（図１）に格納されたデータを読み出す手段として、事故検出基板１１００のＣＰＵ４００（図２）が、データセーブ制御部１００（図２）とシステムバス１３００とを介して読み出し、ＲＳ２３２Ｃ経由してデバッグＰＣ３０００（図１〜図３）に主検出基板１０００のデータセーブ情報を出力する経路を設けた。
また、光通信基板１２００のＣＰＵ４００（図３）が、システムバス制御部１０１（図３）とシステムバス１３００を介して読出、ＲＳ２３２Ｃ経由してデバッグＰＣ３０００（図１〜図３）に主検出基板１０００のデータセーブ情報を出力する経路を設けた。
上記のように、基板上のＣＰＵ４００が故障しても、他の基板のＣＰＵからデータセーブ専用メモリ２００を読み出すことができる。
【００２３】
≪データセーブ制御部１００≫
図５は、図１、図２で前記したデータセーブ制御部１００の詳細な構成を示したブロック図である。
図５において、データセーブ制御部１００は、ＣＰＵバスＩ／Ｆ（Interface）１１０、システムバスＩ／Ｆ１１１、メモリＩ／Ｆ１１２、アナログ入力タイミング制御部１２０、アナログ入力ライト用アドレス生成部１２１、ＣＰＵライトアクセス用アドレス生成部１２２、アナログ入力データバッファ１３０、データセーブ情報ライト交替バッファ（交替バッファ）１３１、データセーブリードアドレス部１４０、１４１、データセーブ調停部（調停手段）１５０、外部データアクセスロック用スイッチ１６０から構成される。
【００２４】
アナログ入力タイミング制御部１２０は、アナログ入力部３００に対して電気角３．７５°の間隔で定期的にＡ／Ｄ変換要求信号を出力し、データセーブ調停部１５０にＡＩライト要求を出力する。
ここで、電気角３．７５°の意味は、電源周波数５０Ｈｚの場合であれば、（１／５０）×（３．７５／３６０）＝約２０８ｍｓの間隔であることを示している。
またリレー制御タイミングの電気角３０°の間隔で、データセーブ情報ライト交替バッファ（「交替バッファ」と適宜略す）１３１にバッファ切換信号と、ＣＰＵ４００に対して割込信号を出力する。
【００２５】
また、アナログ入力タイミング制御部１２０は、アナログ入力ライト用アドレス生成部１２１とＣＰＵライトアクセス用アドレス生成部１２２に動作タイミングをとるとめのタイミングカウンタ値を出力している。
また、前記したアナログ入力タイミング制御部１２０がデータセーブ調停部１５０にＡＩライト要求を出力した際に、アナログ入力ライト用アドレス生成部１２１は、ＡＩ用アドレスをデータセーブ調停部１５０に出力する。
【００２６】
アナログ入力部３００は、Ａ／Ｄ変換要求信号を受けて、Ａ／Ｄ変換したデータをＡＩライトデータとして、アナログ入力データバッファ１３０とデータセーブ調停部１５０とに出力する。
アナログ入力データバッファ１３０に入力されたＡＩライトデータは、ＣＰＵ４００によりＣＰＵバス５００とＣＰＵバスＩ／Ｆ１１０とを介して読み出され、ディジタルフィルタ処理及びリレー演算される。
【００２７】
ＣＰＵ４００は、ＣＰＵバス５００とＣＰＵバスＩ／Ｆ１１０とを介して、データセーブ情報をＣＰＵライトデータとして、交替バッファ１３１の入力バッファに書き込む。
【００２８】
交替バッファ１３１は、入力バッファ（不図示）と出力バッファ（不図示）を備えている。アナログ入力タイミング制御部１２０からのバッファ切換信号により、電気角３０°で前記入力バッファと前記出力バッファが切り替る。なお、前記したように交替バッファ１３１は、入力バッファと出力バッファを備えているので、図５においては、二つの重なったブロックで表記している。
ＣＰＵバスＩ／Ｆ１１０からのＣＰＵライトデータ（電力系統機器に対する入出力制御値）は、前記入力バッファに一時記憶され、前記したアナログ入力タイミング制御部１２０からのバッファ切換信号により出力バッファに切り替り、この出力バッファの交替バッファデータは、ＣＰＵライト要求と共に、データセーブ調停部１５０に出力される。
【００２９】
また、この際のＣＰＵ用アドレスは、ＣＰＵライトアクセス用アドレス生成部１２２で自動的に生成されてデータセーブ調停部１５０に出力される。
なお、後記するようにデータセーブ調停部１５０で調整されたアクセスによって、データセーブ専用メモリ２００から読み出されたＣＰＵリードデータは、データセーブ調停部１５０を介してＣＰＵバスＩ／Ｆ１１０に出力される。
【００３０】
また、ＣＰＵ４００は、データセーブ専用メモリ２００を読み出す場合において、ＣＰＵバス５００とＣＰＵバスＩ／Ｆ１１０を介して、ＣＰＵリードアドレスをデータセーブリードアドレス部１４０にライトすると、データセーブリードアドレス部１４０は、ＣＰＵリードアドレスをデータセーブ調停部１５０に出力する。また、ＣＰＵバスＩ／Ｆ１１０は、データセーブ調停部１５０にＣＰＵリード要求を出力する。
なお、このＣＰＵリード要求にともない、前記したようにデータセーブ調停部１５０は各アクセスを調停した後、メモリＩ/Ｆ１１２を介して、データセーブ専用メモリ２００をアクセスし、その結果、データデータセーブ専用メモリ２００から読み出されたＣＰＵリードデータをメモリＩ/Ｆ１１２を介して受け取り、ＣＰＵバスＩ／Ｆ１１０に出力する。
【００３１】
システムバスＩ／Ｆ１１１は、ＣＰＵバス５００とシステムバス１３００間のデータの受渡しを主目的とし、バスＩ／Ｆの違いを吸収（インターフェース）するものである。
また、システムバス１３００を介して、データセーブ専用メモリ２００をリードする場合において、外部リードアドレスをデータセーブリードアドレス部１４１に書き込む（ライトする）と、データセーブリードアドレス部１４１は、外部リードアドレスをデータセーブ調停部１５０に出力する。また、システムバスＩ／Ｆ１１１はデータセーブ調停部１５０に外部リード要求を送る。
この外部リード要求にともないデータセーブ調停部１５０は、各アクセスを調停した後、メモリＩ／Ｆ１１２を介してデータセーブ専用メモリ２００をアクセスして、このアクセスに対応するデータを取得し、その外部リードデータをシステムバスＩ／Ｆ１１１に出力する。
【００３２】
外部データアクセスロック用スイッチ１６０は、システムバス１３００を介して外部の基板からリードを禁止するモードの切換えスイッチである。これは、外部の基板が故障等で、不要な外部リード要求を出力し続けた場合に備えたものである。
外部データアクセスロック用スイッチ１６０は、ＣＰＵ４００が故障した際、外部の基板からデータセーブの情報を取り出したいときのみロックを解除する。
【００３３】
データセーブ調停部１５０は、ＡＩライト要求、ＣＰＵライト要求、ＣＰＵリード要求、外部リード要求の４種類のアクセスを調停する機能を持ち、調停後のＲ／Ｗ（リード／ライト識別信号）、調停後のアドレス、調停後のライトデータをメモリＩ／Ｆ１１２に出力する。
メモリＩ／Ｆ１１２は、データセーブ専用メモリ２００に対し、調停結果のアクセスを実施する。アクセスの優先は、ＡＩライト要求、ＣＰＵライト要求、ＣＰＵリード要求、外部リード要求の順になる。
【００３４】
また、調停結果のアクセスがデータセーブ専用メモリ２００に対し行われたことによって出力されたＣＰＵリードデータは、メモリＩ／Ｆ１１２を介してデータセーブ調停部１５０に出力される。
また、前記した４種類の要求のアクセスが幾つか重なった際には、優先度の低いものはバッファに一時蓄えられ、その後、遅れて実行される。その様子を図示したのが図６である。
【００３５】
＜データセーブ調停部のタイムチャート例＞
図６は、データセーブ専用メモリ２００（図５）のアクセスの優先順位を説明するものである。複数の様々な要求によるアクセスが重なった場合に、そのアクセスを調停するデータセーブ調停部１５０（図５）の各信号の動作の関連を示すタイムチャート例である。
【００３６】
図６において、横軸は電気角、もしくは電気角に相当する時間の流れを示している。電源周波数が５０Ｈｚの場合は、電気角３．７５°は前記したとおり約２０８μｓの時間間隔であり、電気角３０°は約１．６６７ｍｓ（１６６７μｓ）の時間間隔である。
周期的に変化する事象については、電気角で表記した方が解りやすい場合がある。また、電気角による変化を時間単位で表記する場合には、周波数によって、時間との関係が変化してしまうので、必ずしも時間単位で表現するのが普遍性に優れているとは云えない。したがって、図６の横軸は時間の流れも示しているが、それに相当する電気角で表記している。
また、縦軸には、Ａ／Ｄ変換要求、ＡＩライトデータ、ＣＰＵライトデータ、交替バッファデータ、ＣＰＵリード要求、ＣＰＵリードデータ、調停後のデータセーブ専用メモリアクセス状態の各項目のデータが示されている。
【００３７】
≪各項目の相互の関係について≫
図６において、「Ａ／Ｄ変換要求」と「ＡＩライトデータ」の関係は前記したように「Ａ／Ｄ変換要求信号を受けて、Ａ／Ｄ変換したデータをＡＩライトデータとして、アナログ入力データバッファ１３０とデータセーブ調停部１５０とに出力する。」つまり、「Ａ／Ｄ変換要求」によって「ＡＩライトデータ」が出力する。
なお、「Ａ／Ｄ変換要求」と「ＡＩライトデータ」は、期間Ｂ０である電気角３．７５°の周期で出力される。
【００３８】
「ＣＰＵライトデータ」と「交替バッファデータ」の関係は前記したように、
「ＣＰＵ４００は、ＣＰＵバス５００とＣＰＵバスＩ／Ｆ１１０を介して、データセーブ情報をＣＰＵライトデータとして、交替バッファ１３１の入力バッファに書き込む。データセーブ情報ライト交替バッファ１３１は、電気角３０°（電気角３０°に相当する時間の経過後）で入力と出力バッファが切り替る。出力バッファの交替バッファデータは、ＣＰＵライト要求と共に、データセーブ調停部１５０に出力される。」
つまり、「ＣＰＵライトデータ」は電気角３０°の周期（Ａ０、Ａ１、・・）で交替バッファに書き込まれ、「交替バッファデータ」となる。
【００３９】
例えば、電気角３０°の間隔のＡ０の期間においては、「交替バッファデータ」はデータセーブ情報０であり、「ＣＰＵライトデータ」はデータセーブ情報１であるが、Ａ１の期間においては、Ａ０の期間でＣＰＵライトデータであったデータセーブ情報１が交替バッファ１３１（図５）に書き込まれ、「交替バッファデータ」におけるデータセーブ情報１となっている。
なお、Ａ１の期間において「ＣＰＵライトデータ」には、データセーブ情報２が書き込まれている。
同様にＡ１の期間において「ＣＰＵライトデータ」のデータセーブ情報２は、Ａ２の期間において、「交替バッファデータ」におけるデータセーブ情報２となっている。
【００４０】
「ＣＰＵリード要求」と「ＣＰＵリードデータ」の関係は前記したように、
「ＣＰＵ４００は、データセーブ専用メモリ２００を読み出す場合、ＣＰＵバス５００とＣＰＵバスＩ／Ｆ１１０を介して、ＣＰＵリードアドレスをデータセーブリードアドレス部１４０にライトすると、ＣＰＵバスＩ／Ｆ１１０はデータセーブ調停部にＣＰＵリード要求を出力する。」
であって、この「ＣＰＵリード要求」に基づいて「ＣＰＵリードデータ」が出力する。
【００４１】
≪各種要求の優先順位≫
図６において、ＡＩライト要求とＣＰＵライト要求は、実時間でのライト処理が必要である。
そして、ＡＩライト要求は、アナログ入力部３００より電気角３．７５°の周期であり、ＣＰＵライト要求は、電気角３０°の周期での入力であることから、実時間での処理が必要であって、より短い周期のＡＩライトデータの入力が最優先となって処理される。
【００４２】
また、ＣＰＵライト要求は、実時間での処理が必要であるが、電気角３０°の周期での入力であることと、交替バッファ１３１により、ＣＰＵ４００からのデータ上書きの危険を回避していることから２番目の優先度となっている。
【００４３】
また、ＣＰＵリード要求は、異常発生後でのディジタル保護制御装置の解析用であり、実時間性は必要なく、遅いリードアクセスでもよいため、優先度をライト要求よりも下にして、３番目の優先度となっている。
【００４４】
さらに、外部リード要求はＣＰＵ４００が故障時を想定している為、通常使用されることが無い理由から最下位である４番目の優先度となっている。
なお、外部リード要求は、前記したように通常使用されることが無いために図６には記載されていない。
【００４５】
≪優先順位に基づく動作≫
図６において、期間Ｂ０では、Ａ／Ｄ変換要求（ＡＩライト要求）の信号を受けて、Ａ／Ｄ変換されたデータが、ＡＩライトデータとして出力されている。
また、ＣＰＵライト要求は図示されていないが、ＣＰＵライト要求によって、ＣＰＵライトデータ（データセーブ情報１）がＢ０期間で出力されている。ただし、ＣＰＵライトデータから直接、出力されるのではなく交替バッファ１３１（図５）にバッファされている交替バッファデータ（データセーブ情報０）が出力される。
【００４６】
つまり期間Ｂ０においては、ＡＩライト要求とＣＰＵライト要求がでているが、前記したように、ＡＩライト要求が優先される。この調停によって、優先されたＡＩライト要求にしたがって、ＡＩライトデータ（０）がデータセーブ専用メモリアクセスとなる。
直ちに出力されなかったＣＰＵライト要求によるＣＰＵライトデータは、交替バッファに交替バッファデータとして電気角３０°の期間、蓄積されているので、ＡＩライト要求（Ａ／Ｄ変換要求）によるデータセーブ専用メモリアクセスの終了を待って、交替バッファデータのデータセーブ情報０がデータセーブ専用メモリアクセスとなる。このときの「調停後のデータセーブ専用メモリアクセス状態」を図６の最下段に示している。
【００４７】
期間Ｂ１では、ＡＩライト要求（Ａ／Ｄ変換要求）とＣＰＵライト要求（ＣＰＵライトデータ）とともにＣＰＵリード要求（ＣＰＵリードデータ）が出力されている。
優先順位としては前記したように（１）ＡＩライト要求、（２）ＣＰＵライト要求、（３）ＣＰＵリード要求であるので、期間Ｂ０と同様に、ＡＩライト要求が最優先されて、ＡＩライトデータ（１）がデータセーブ専用メモリアクセスとなる。
次に、ＣＰＵライト要求によるＣＰＵライトデータは、ＡＩライト要求（Ａ／Ｄ変換要求）によるデータセーブ専用メモリアクセスの終了を待って、交替バッファデータのデータセーブ情報０がデータセーブ専用メモリアクセスとなる。
次に優先順位が３番目であるＣＰＵリード要求によるデータセーブ専用メモリアクセスは、交替バッファデータのデータセーブ情報０によるデータセーブ専用メモリアクセスの終了を待って、実施される。ＣＰＵリード要求によるデータセーブ専用メモリアクセスが実施されると、ＣＰＵリードデータが出力される。
【００４８】
なお、データセーブ調停部１５０（図５）による調停は、電気角３．７５°に相当する時間内に終了するので、優先度の低いＣＰＵリード要求によるデータセーブ専用メモリ２００（図５）へのアクセス書き込みが終了しない内に、次の電気角３．７５°の期間におけるＡＩライト要求が来ることはない。したがって、データセーブ調停部１５０（図５）による調停が破綻することはない。
また、期間Ａ０の電気角３．７５°に相当する時間が過ぎると期間Ａ１が続く。
期間Ａ１において、交替バッファ１３１（図５）の情報がデータセーブ情報０からデータセーブ情報１に書き換えられ、ＣＰＵライトデータの情報は、データセーブ情報１からデータセーブ情報２に書き換えられる。したがって、ＣＰＵライト要求によるＣＰＵライトデータのデータセーブ専用メモリアクセスは、データセーブ情報１が反映されて実施される。
期間Ａ１における動作は、期間Ａ０と同様に実施される。さらに期間Ａ２以降についても同様に実施される。
【００４９】
＜データセーブ専用メモリの構成＞
図７は、データセーブ専用メモリ２００（図１、図２、図５）のデータ構成を示した図である。
図７において、メモリ構成は電気角３０°単位で区切られており、この各単位は情報０〜情報Ｎの（Ｎ＋１）単位で構成されている。また、情報０〜情報Ｎの各単位には、アドレスポインタ０〜アドレスポインタＮが割り当てられている。なお、図７では、アドレスポインタ＝０〜アドレスポインタ＝Ｎと表記している。
情報０〜情報Ｎの各単位は、単位毎に、その中は、電気角３．７５°のＡＩデータ８個（ＡＩデータ０〜ＡＩデータ７）と、ＣＰＵ４００からライトされるデータセーブ情報（データセーブ情報０〜データセーブ情報Ｍ、Ｍ＋１個）で構成される。
【００５０】
ＡＩデータ０〜ＡＩデータ７は、ＡＩ用アドレスによってアクセスされてライトされるデータ（ＡＩライトデータ）である。ＡＩデータ０〜ＡＩデータ７には、電気系統における各種のアナログ情報入力がディジタル信号に変換されたデータが記録される。
そして、データセーブ専用メモリのＡＩ用アドレスは、（ＳＩＺＥ×アドレスポインタ＋ＡＩデータＮｏ．）、で求まる。
なお、「ＳＩＺＥ」とは図７に示すように、情報０〜情報Ｎの１単位におけるデータサイズである。
【００５１】
データセーブ情報０〜データセーブ情報Ｍは、ＣＰＵアドレス（ＣＰＵライトデータ）によってアクセスされてライトされるデータである。データセーブ情報０〜データセーブ情報Ｍには、ＣＰＵの監視した情報が記録される。
例えば、異常データ、Ｉ／Ｏ部状態、入出力、通信部の状態、アナログ入力のＣＰＵ途中計算データ、フィルター演算、リレー演算等が必要に応じて、データセーブ情報０〜データセーブ情報Ｍに記録される。何をどの程度、記憶しているかは使用者の仕様による。
また、データセーブ情報ＭにおけるＭの概略値は、交替バッファのサイズによるが数１００〜数１０００である。
そして、データセーブ専用メモリのＣＰＵ用アドレスは、（ＳＩＺＥ×アドレスポインタ＋データセーブ情報Ｎｏ．）、により求めることができる。
【００５２】
電気角３０°単位で構成されている情報０〜情報Ｎには、それぞれアドレスポインタ０〜Ｎが割り当てられている。
アドレスポインタＫ（０≦Ｋ≦Ｎ）は、電気角３０°で自動的にアドレスポインタを＋１にする。つまり、アドレスポインタＫによって情報Ｋが記録されると、自動的にアドレスポインタが（Ｋ＋１）となり、アドレスポインタ（Ｋ＋１）によって情報（Ｋ＋１）が記録される。そして、同様に順に電気角３０°毎に情報Ｋ（０≦Ｋ≦Ｎ）が記録されていく。ＫがＮに達し、情報Ｎまで書き込まれると、アドレスポインタは０に戻り、情報０からまた順番にデータが上書きされていく。
この上書きは電気角３０°毎に行われることには変わりないので、情報ＮのＮ値が大き（多）ければ、記憶されている時間が長くなる。
【００５３】
上記によりＣＰＵバス５００のアドレスを使用することなく、独自なデータセーブ専用メモリのアドレスを自動生成できる。これにより、ＣＰＵバス５００のアドレス空間を考慮しなくて済むために、データセーブ専用メモリのアドレスを大きくすることが可能となり、データセーブ専用メモリの大容量化及びメモリ拡張が容易となる。
また、データ量の多いＡＩデータをＣＰＵバス５００を介さずにデータセーブ専用メモリ２００にライトできることから、ＣＰＵバス５００のアクセス負荷が低減し、ＣＰＵ４００の処理時間を低減することができる。
【００５４】
（その他の実施形態）
本発明は、前記の実施形態に限定されるものではない。以下に例をあげる。
図６または図７において、ＣＰＵライト要求を電気角３０°の周期の単位、またＡＩライト要求を電気角３．７５°の周期の単位としたが、その他の電気角度を用いてもよい。例えば、ＣＰＵライト要求の周期を電気角２０°、ＡＩライト要求の周期の電気角を２．５°としてもよい。
また、ＣＰＵライト要求の周期である電気角３０°は、ＡＩライト要求の周期である電気角３．７５°の８倍に設定しているが、他の関係に設定してもよい。例えば、ＣＰＵライト要求の周期である電気角が３０°に対して、ＡＩライト要求の周期である電気角が１．８７５°の１６倍の関係に設定してもよい。
また、電源周波数が５０Ｈｚの場合で説明したが、その他の周波数でもよい。例えば、６０Ｈｚでもよい。
【００５５】
また、図１〜図３において、ＣＰＵ４００とデバッグ用ＰＣ３０００との間のインタフェースをＲＳ２３２Ｃで説明したが、他のインタフェースでもよい。
【００５６】
また、第１実施形態のディジタル保護リレーが、主検出基板１０００（図１）と事故検出基板１１００（図２）とに、それぞれデータセーブ専用メモリ２００を備え、２個のデータセーブ専用メモリによるデータバックアップが可能な構成としているが、さらに別の基板、例えば光通信基板１２００（図３）にデータセーブ専用メモリ２００を備えて、計３個以上のデータセーブ専用メモリによるデータバックアップが可能となる構成としてもよい。
【００５７】
また、第１実施形態のディジタル保護リレーが、主検出基板１０００（図１）、事故検出基板１１００（図２）、光通信基板１２００（図３）を備えて構成されている場合について、説明したが、それ以外の基板、および電気・電子回路を備え、それらの基板間において、それぞれのデータセーブ専用メモリによる相互のデータバックアップが可能な構成としてもよい。
【００５８】
また、第１実施形態のディジタル保護リレーが、主検出基板１０００（図１）と事故検出基板１１００（図２）とに、それぞれ備えたデータセーブ専用メモリ２００（図１、図２）は同一の構成、特性を有するものとして説明したが、複数のデータセーブ専用メモリにおいて、異なる特性、あるいは構成を有するデータセーブ専用メモリの組み合わせとしてもよい。
これは、主検出基板１０００（図１）と事故検出基板１１００（図２）、そしてそれぞれに搭載されているデータセーブ専用メモリ２００（図１、図２）は、通常はそれぞれ別々の処理をしている。そしてリレーに故障が起きた際に、事故検出基板１１００（図２）のデータセーブ専用メモリ２００（図２）が利用される。したがって、通常の処理に適した構成と機能のメモリが選択される結果、前記したように異なる特性、あるいは構成を有するデータセーブ専用メモリの組み合わせとなっていてもよい。
【００５９】
（本発明、実施形態の補足）
本発明について、一部重複するが、以下に補足して説明する。
本発明の課題は、ディジタル保護リレーの内部基板のＣＰＵが故障してもメモリに格納したデータセーブの情報を外部及び周辺基板より取得することと、データセーブの情報を格納するメモリの大容量化と、大容量化したデータセーブの情報をメモリに書き込むためのＣＰＵ処理時間を減らすことである。
【００６０】
高速の、あるいはアドレス空間の大きいＣＰＵを用いる方法もあるが、これらに対応したＣＰＵは非常に高価となる。
また、この従来の解決手段として、ＣＰＵのバス制御のＤＭＡ転送機能を使用し、ＣＰＵのプログラム処理に関わらず定期的にデータの読出と格納を実行する方法がある。これは、ＣＰＵが制御するシステムバスにアクセスするデータが少ない場合に有効であるが、データセーブの情報量が増加するとシステムバスに流れるデータも増加し、バスアクセスの混雑時はその調停処理で待たされるため、ＣＰＵの処理時間が増える課題がある。
【００６１】
本実施形態においては、ディジタル保護リレーにおけるデータセーブ専用メモリ手段を設け、外部及び周辺基板からメモリ情報を読み出す手段を設け、データセーブ専用メモリ（２００、図１）に対して、Ａ／Ｄ変換データとＣＰＵからのメモリ書込み要求が同時の場合、Ａ／Ｄ変換データを優先する調停手段（データセーブ制御部１００、図１）を備える。
【００６２】
前記した従来の解決手段においては、メモリを大容量化した場合において、ＣＰＵのバスのアドレス空間は限定されているため、ＣＰＵは直接メモリをアクセスできなくなる。
このような状況に対処するために、複数のアクセスを調停するための、いわば１クッションをおく必要があるが、この１クッションに相当するのが、データセーブ制御部（１００、図１）である。
【００６３】
本実施形態によれば、データセーブ専用メモリを搭載した基板のＣＰＵが故障しても、外部及び周辺基板からデータセーブ専用メモリのデータを読み出すことができる。また、ＣＰＵバスを経由しないで、データセーブ専用メモリにＡＩデータを自動的に書込むことによりＣＰＵ並びにＣＰＵバスの負荷を低減できる。
【符号の説明】
【００６４】
１００  データセーブ制御部
１０１  システムバス制御部
１１０  ＣＰＵバスＩ／Ｆ
１１１  システムバスＩ／Ｆ
１１２  メモリＩ／Ｆ
１２０  アナログ入力タイミング制御部
１２１  アナログ入力ライト用アドレス生成部
１２２  ＣＰＵライトアクセス用アドレス生成部
１３０  アナログ入力データバッファ
１３１  データセーブ情報ライト交替バッファ、交替バッファ
１４０、１４１  データセーブリードアドレス部
１５０  データセーブ調停部（調停手段）
１６０  外部データアクセスロック用スイッチ
２００  データセーブ専用メモリ（第２のメモリ手段）
３００  アナログ入力部
４００  ＣＰＵ
５００  ＣＰＵバス
６００  メインメモリ（第１のメモリ手段）
７００  Ｉ／Ｏ部
８００  通信部
８５０  光通信制御部
１０００  主検出基板（基板）
１１００  事故検出基板（外部基板）
１２００  光通信基板
１３００  システムバス
２０００  入力変換器
３０００  デバッグ用ＰＣ
４０００  外部装置
５０００  ＨＩ用ＰＣ／解析用ＰＣ
６０００  光通信モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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