(57)【要約】【課題】簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することを課題とする。【解決手段】各々が記憶回路を有する複数の被試験デバイス（２１１〜２１４）の試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタン（ＤＴ０〜ＤＴ３）を読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタン（ＰＴＮ０〜ＰＴＮ３）を供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する試験方法が提供される。【選択図】図２
2012059340.tif 000002
【特許請求の範囲】
【請求項１】
各々が記憶回路を有する複数の被試験デバイスの試験方法であって、
試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタンを読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタンを供給する試験パタン読み出しステップと、
前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップと
を有することを特徴とする試験方法。
【請求項２】
さらに、前記試験パタン読み出しステップの前に、前記試験パタンを前記複数の被試験デバイスの記憶回路に分割して書き込む試験パタン書き込みステップを有することを特徴とする請求項１記載の試験方法。
【請求項３】
さらに、前記試験ステップの後に、前記複数の被試験デバイスの試験の結果をそれぞれ前記複数の被試験デバイスの記憶回路に書き込む試験結果書き込みステップを有することを特徴とする請求項１又は２記載の試験方法。
【請求項４】
前記試験パタン読み出しステップは、前記併合した同じ試験パタンを、前記試験パタンを記憶する複数の被試験デバイスの他に、前記試験パタンを記憶しない被試験デバイスに供給し、
前記試験ステップは、前記併合した同じ試験パタンを用いて、前記試験パタンを記憶する複数の被試験デバイス及び前記試験パタンを記憶しない被試験デバイスを同時に試験することを特徴とする請求項１〜３のいずれか１項に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験方法に関する。
【背景技術】
【０００２】
１つの半導体チップ内に、記憶回路と論理回路を有する半導体チップがある。そのような半導体チップを試験する際には、記憶回路と論理回路は異なるテスタを用いて試験されており、テスタの乗せ換えによるコスト増加が発生している。
【０００３】
また、論理回路は、記憶回路に比べ、試験に使用するピンの数が多い。そのため、論理回路用テスタによる論理回路の試験は、記憶回路用テスタによる記憶回路の試験と比べて、被試験デバイスの同時試験可能な個数が少なく、半導体チップ１個当たりの試験コストが高くなる原因となっている。
【０００４】
また、被試験デバイスの不揮発性記憶回路の記憶容量は限られており、試験パタンの全ステップの内容を一括で格納することは困難である。
【０００５】
また、ＬＳＩに内蔵されているメモリを用いてＬＳＩ内部の機能ブロックの実動作速度での機能テストが行えるＬＳＩが知られている（例えば、特許文献１参照）。
【０００６】
また、半導体メモリとその半導体メモリのテスト回路すなわちテストパターンを発生するテストパターン発生回路を内蔵した半導体集積回路が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−９１５８６号公報
【特許文献２】特許第３８６７８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することである。
【課題を解決するための手段】
【０００９】
試験方法は、各々が記憶回路を有する複数の被試験デバイスの試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタンを読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタンを供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する。
【発明の効果】
【００１０】
試験パタンを分割して複数の被試験デバイスに記憶させることにより、大容量の試験パタンを記憶可能である。また、被試験デバイスに試験パタンを記憶させることにより、簡易なテスタで複数の被試験デバイスを同時に試験することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態による被試験デバイスの試験方法を示すフローチャートである。
【図２】被試験デバイス及びその試験装置の構成例を示す図である。
【図３】被試験デバイスの構成例を示す図である。
【図４】不揮発性記憶回路の第１の試験ステップの詳細を示すフローチャートである。
【図５】不揮発性記憶回路の第１の試験を示す図である。
【図６】図６（Ａ）〜（Ｃ）は不揮発性記憶回路の第１の試験を示す図である。
【図７】図７（Ａ）は被試験デバイスの構成例を示す図であり、図７（Ｂ）はデータ書き込みの処理例を示すタイミングチャートである。
【図８】論理回路の試験ステップの詳細を示すフローチャートである。
【図９】論理回路の試験を示す図である。
【図１０】被試験デバイスの構成例を示す図である。
【図１１】論理試験の処理例を示すタイミングチャートである。
【図１２】不揮発性記憶回路コントローラ及び不揮発性記憶回路の構成例を示す図である。
【図１３】期待値比較回路の構成例を示す図である。
【図１４】不揮発性記憶回路の第２の試験ステップの詳細を示すフローチャートである。
【図１５】図１５（Ａ）〜（Ｃ）は不揮発性記憶回路の第２の試験を示す図である。
【図１６】図１６（Ａ）は被試験デバイスの構成例を示す図であり、図１６（Ｂ）は論理試験結果判定の処理例を示すタイミングチャートである。
【図１７】被試験デバイス及びその試験装置の他の構成例を示す図である。
【発明を実施するための形態】
【００１２】
図１は、実施形態による被試験デバイスの試験方法を示すフローチャートである。被試験デバイスは、不揮発性記憶回路及び論理回路を搭載する半導体チップである。ステップＳ１０１では、テスタは、被試験デバイス内の不揮発性記憶回路の第１の試験を行う。そして、テスタは、被試験デバイス内の論理回路を試験するための試験パタンを被試験デバイス内の不揮発性記憶回路に書き込む。次に、ステップＳ１０２では、テスタは、被試験デバイス内の論理回路の試験を行い、試験結果を被試験デバイス内の不揮発性記憶回路に書き込む。次に、ステップＳ１０３では、テスタは、被試験デバイス内の不揮発性記憶回路の第２の試験を行う。そして、テスタは、被試験デバイス内の不揮発性記憶回路に書き込まれた試験結果を読み出し、試験結果の合格／不合格の判定を行う。
【００１３】
図２は、被試験デバイス及びその試験装置の構成例を示す図である。被試験デバイス（ＤＵＴ）２１１〜２１４は、同一の半導体ウエハ上の複数の半導体チップ、又はパッケージ状態の複数の半導体チップであり、同一の構成を有する半導体チップである。被試験デバイス２１１〜２１４は、不揮発性記憶回路及び論理回路を有する。テスタ２０１は、試験冶具２０２を介して、４個の被試験デバイス２１１〜２１４に接続され、４個の被試験デバイス２１１〜２１４を同時に試験することができる。テスタ２０１は、制御信号２２１を被試験デバイス２１１〜２１４に供給する。制御信号２２１は、クロック信号、リセット信号、被試験デバイス２１１〜２１４内の不揮発性記憶回路の書き込み／読み出し等を指示するための信号を含む。テスタ２０１は、４個の被試験デバイス２１１〜２１４内の不揮発性記憶回路からそれぞれデータＤＴ０〜ＤＴ３を読み出し、４個の被試験デバイス２１１〜２１４にそれぞれ試験パタンＰＴＮ０〜ＰＴＮ３として供給する。４個の被試験デバイス２１１〜２１４内の不揮発性記憶回路には異なる試験パタンデータＤＴ０〜ＤＴ３が書き込まれている。試験パタンＰＴＮ０〜ＰＴＮ３は、データＤＴ０〜ＤＴ３を併合した同じ試験パタンである。４個の被試験デバイス２１１〜２１４に供給される試験パタンＰＴＮ０〜ＰＴＮ３はすべて同じである。これにより、テスタ２０１は、同じ試験パタンＰＴＮ０〜ＰＴＮ３を用いて４個の被試験デバイス２１１〜２１４を同時に試験することができる。例えば、各被試験デバイス２１１〜２１４の不揮発性記憶回路の記憶容量は、各試験パタンＰＴＮ０〜ＰＴＮ３の全てを記憶するための容量より小さい。したがって、全ての試験パタンを１個の被試験デバイス２１１の不揮発性記憶回路に記憶させることができない。そこで、試験パタンを複数の被試験デバイス２１１〜２１４に分割してデータＤＴ０〜ＤＴ３として記憶させる。そして、試験の際には、データＤＴ０〜ＤＴ３を併合して試験データＰＴＮ０〜ＰＴＮ３を生成し、４個の被試験デバイス２１１〜２１４を同時に試験する。試験データＰＴＮ０〜ＰＴＮ３は、それぞれ例えば４ビットで構成され、同じ試験データである。データＤＴ０は試験データＰＴＮ０〜ＰＴＮ３の０ビット目のデータ、データＤＴ１は試験データＰＴＮ０〜ＰＴＮ３の１ビット目のデータ、データＤＴ２は試験データＰＴＮ０〜ＰＴＮ３の２ビット目のデータ、データＤＴ３は試験データＰＴＮ０〜ＰＴＮ３の３ビット目のデータである。
【００１４】
図３は、被試験デバイス２１１の構成例を示す図である。被試験デバイス２１２〜２１４も、被試験デバイス２１１と同様の構成を有する。被試験デバイス２１１は、不揮発性記憶回路３０１、試験回路３０２及び論理回路３０３を有する。被試験デバイス２１１は、図２に示したように、制御信号２２１及び試験パタンＰＴＮ０を入力し、データＤＴ０を出力する。制御信号２２１は、テスタ２０１からの制御信号であり、信号端子の電源接続による入力固定信号を含む。試験回路３０２は、制御信号２２１の読み出し指示に応じて、不揮発性記憶回路３０１からデータＤＴ０を読み出す。また、試験回路３０２は、試験パタンＰＴＮ０を入力し、試験パタン３２１を論理回路３０３に出力する。論理回路３０３は、試験パタン３２１を入力信号として動作し、動作結果の信号３２２を試験回路３０２に出力する。試験回路３０２は、動作結果の信号３２２が期待値に一致しているか否かを判定し、試験結果信号３１３を不揮発性記憶回路３０１に書き込む。
【００１５】
図５は、図１のステップＳ１０１の不揮発性記憶回路の第１の試験を示す図である。半導体ウエハ上には、第１の列には複数の被試験デバイス２１１が配列され、第２の列には複数の被試験デバイス２１２が配列され、第３の列には複数の被試験デバイス２１３が配列され、第４の列には複数の被試験デバイス２１４が配列される。なお、被試験デバイス２１１〜２１４は、半導体ウエハではなく、パッケージでもよい。テスタ２０１は、不揮発性記憶回路用の試験パタン及び論理回路用の試験パタンを記憶する。また、図２の冶具２０２は被試験デバイス２１１〜２１４同士を接続するパスがあるが、図５の冶具２０２は被試験デバイス同士を接続する必要がない。
【００１６】
まず、テスタ２０１は、冶具２０２を介して、不揮発性記憶回路用の試験パタンを用いて２個の被試験デバイス２１１を同時に試験する。実際の試験では、数個〜数百個が同時に試験される。ハンドラは、半導体ウエハ試験では半導体ウエハ上の適切な位置へ冶具を移動し、パッケージ試験では冶具上の適切な位置へ被試験デバイス２１１を移動する。図５では、半導体ウエハ試験の例を示すが、パッケージ試験でも同様に実現可能である。次に、テスタ２０１は、冶具２０２を介して、２個の被試験デバイス２１１に対して論理回路用の試験パタンＰＴＮ０〜ＰＴＮ３のうちの０ビット目のデータＤＴ０を書き込む。同様にして、被試験デバイス２１１は、２個単位で、不揮発性記憶回路の試験及び０ビット目のデータＤＴ０の書き込みが行われる。また、被試験デバイス２１２は、２個単位で、不揮発性記憶回路の試験及び１ビット目のデータＤＴ１の書き込みが行われる。また、被試験デバイス２１３は、２個単位で、不揮発性記憶回路の試験及び２ビット目のデータＤＴ２の書き込みが行われる。また、被試験デバイス２１４は、２個単位で、不揮発性記憶回路の試験及び３ビット目のデータＤＴ３の書き込みが行われる。第１の列の複数の被試験デバイス２１１にはすべて同じデータＤＴ０が書き込まれ、第２の列の複数の被試験デバイス２１２にはすべて同じデータＤＴ１が書き込まれ、第３の列の複数の被試験デバイス２１２にはすべて同じデータＤＴ２が書き込まれ、第４の列の複数の被試験デバイス２１３にはすべて同じデータＤＴ３が書き込まれる。テスタ２０１が被試験デバイス２１１〜２１４を順に試験する方法を、図６（Ａ）〜（Ｃ）を参照しながら説明する。
【００１７】
図６（Ａ）〜（Ｃ）は、図１のステップＳ１０１の不揮発性記憶回路の第１の試験を示す図である。図６（Ａ）は、冶具位置ｊが０、書き込みビットｎが０の場合を示す。書き込みビットｎが０であるので、０ビット目のデータＤＴ０が書き込まれる被試験デバイス２１１が選択される。また、冶具位置ｊが０であるので、冶具２０２が図の上側の２個の被試験デバイス２１１の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、図の上側の２個の被試験デバイス２１１に対して不揮発性記憶回路の試験及び０ビット目の試験データＤＴ０の書き込みを行う。
【００１８】
図６（Ｂ）は、冶具位置ｊが１、書き込みビットｎが０の場合を示す。書き込みビットｎが０であるので、０ビット目のデータＤＴ０が書き込まれる被試験デバイス２１１が選択される。また、冶具位置ｊが１であるので、冶具２０２が図の中央部の２個の被試験デバイス２１１の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、図の中央部の２個の被試験デバイス２１１に対して不揮発性記憶回路の試験及び０ビット目の試験データＤＴ０の書き込みを行う。
【００１９】
同様に、冶具位置ｊが２、書き込みビットｎが０の場合には、テスタ２０１は、冶具２０２を介して、図の下側の２個の被試験デバイス２１１に対して不揮発性記憶回路の試験及び０ビット目の試験データＤＴ０の書き込みを行う。
【００２０】
また、冶具位置ｊが０〜２、書き込みビットｎが１の場合、テスタ２０１は、冶具２０２を介して、２個単位で、被試験デバイス２１２に対して不揮発性記憶回路の試験及び１ビット目の試験データＤＴ１の書き込みを行う。
【００２１】
また、冶具位置ｊが０〜２、書き込みビットｎが２の場合、テスタ２０１は、冶具２０２を介して、２個単位で、被試験デバイス２１３に対して不揮発性記憶回路の試験及び２ビット目の試験データＤＴ２の書き込みを行う。
【００２２】
また、冶具位置ｊが０〜２、書き込みビットｎが３の場合、テスタ２０１は、冶具２０２を介して、２個単位で、被試験デバイス２１４に対して不揮発性記憶回路の試験及び３ビット目の試験データＤＴ３の書き込みを行う。
【００２３】
図６（Ｃ）は、冶具位置ｊが２、書き込みビットｎが３の場合を示す。書き込みビットｎが３であるので、３ビット目のデータＤＴ３が書き込まれる被試験デバイス２１４が選択される。また、冶具位置ｊが２であるので、冶具２０２が図の下側の２個の被試験デバイス２１４の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、図の下側の２個の被試験デバイス２１４に対して不揮発性記憶回路の試験及び３ビット目の試験データＤＴ３の書き込みを行う。
【００２４】
図４は、図１のステップＳ１０１の不揮発性記憶回路の第１の試験ステップの詳細を示すフローチャートである。ステップＳ４０１では、テスタ２０１及びハンドラは、冶具位置ｊ及び書き込みビットｎにそれぞれ０を設定する。次に、ステップＳ４０２では、冶具２０２は、冶具位置ｊ及び書き込みビットｎに対応する２個の被試験デバイス２１１〜２１４の位置に選択される。次に、ステップＳ４０３では、テスタ２０１は、選択された２個の被試験デバイス２１１〜２１４に対して不揮発性記憶回路の試験を行う。次に、ステップＳ４０４では、テスタ２０１は、選択された２個の被試験デバイス２１１〜２１４の不揮発性記憶回路に対してｎビット目の試験パタンデータＤＴｎを書き込む。次に、ステップＳ４０５では、テスタ２０１及びハンドラは、冶具位置ｊをインクリメントする。次に、ステップＳ４０６では、テスタ２０１及びハンドラは、冶具位置ｊが最大冶具位置Ｊ（例えば２）より大きいか否かをチェックする。最大冶具位置Ｊ以下であればステップＳ４０２に戻り、最大冶具位置Ｊより大きければステップＳ４０７へ進む。ステップＳ４０７では、テスタ２０１及びハンドラは、書き込みビットｎをインクリメントする。次に、ステップＳ４０８では、テスタ２０１及びハンドラは、書き込みビットｎが最大ビットＮ（例えば３）より大きいか否かをチェックする。最大ビットＮ以下であればステップＳ４０２に戻り、最大ビットＮより大きければ処理を終了する。上記の処理により、試験パタンを被試験デバイス２１１〜２１４の不揮発性記憶回路に分割して書き込むことができる。
【００２５】
以上のように、不揮発性記憶回路の第１の試験では、まず不揮発性記憶回路の試験を実施する。その後、不揮発性記憶回路へ論理試験用の試験パタンを書き込む。論理回路の試験パタンの入力には、複数ビット（Ｎビット）が必要である。どの被試験デバイス２１１〜２１４へどのデータＤＴ０〜ＤＴ３を書き込むかは、テスタ２０１とハンドラに記憶されている。
【００２６】
図７（Ａ）は被試験デバイス２１１の構成例を示す図であり、図７（Ｂ）は図４のステップＳ４０４の処理例を示すタイミングチャートである。被試験デバイス２１１を例に説明するが、被試験デバイス２１２〜２１４も同様である。被試験デバイス２１１は、不揮発性記憶回路（マクロ）７０１及び順序回路（内部回路）７０２を有する。不揮発性記憶回路７０１は、テスタ２０１から書き込みアドレスＡＤＤ、試験データＤＴ０、クロック信号ＣＬＫ及びモード信号ＴＭを入力する。信号７１１はテスタ２０１の出力信号であり、信号７１２は被試験デバイス２１１の入力信号である。不揮発性記憶回路７０１は、例えば、１６ワードの記憶容量を有する。１ワードは４ビットである。すなわち、不揮発性記憶回路７０１は、１６×４＝６４ビットの試験データＤＴ０を記憶することができる。１回の試験データＰＴＮ０〜ＰＴＮ３はそれぞれ４ビットであるので、４ビット×６４サイクルの試験を行うことが可能である。テスタ２０１から出力された信号７１１は、一定時間の遅延の後、被試験デバイス２１１へ信号７１２として入力される。不揮発性記憶回路７０１には、クロック信号ＣＬＫに同期して、試験データＤＴ０が書き込まれる。モード信号ＴＭがリードモードからライトモードに代わるタイミングに合わせて、試験データＤＴ０及びそれを書き込むべきアドレスＡＤＤがテスタ２０１から被試験デバイス２１１へ出力される。ライトモードにおいて、不揮発性記憶回路７０１には、書き込みアドレスＡＤＤに基づき、試験データＤＴ０が書き込まれる。
【００２７】
図９（Ａ）〜（Ｃ）は、図１のステップＳ１０２の論理回路の試験を示す図である。図９（Ａ）は、冶具位置ｋが０の場合を示す。冶具位置ｋが０であるので、冶具２０２が第１の行の４個の被試験デバイス２１１〜２１４の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、第１の行の４個の被試験デバイス２１１〜２１４に対して論理試験を同時に行う。具体的には、図２に示したように、４個の被試験デバイス２１１〜２１４から試験データＤＴ０〜ＤＴ３を読み出し、４個の被試験デバイス２１１〜２１４にそれぞれ同じ試験パタンＰＴＮ０〜ＰＴ３を供給し、論理回路の試験を行う。
【００２８】
図９（Ｂ）は、冶具位置ｋが１の場合を示す。冶具位置ｋが１であるので、冶具２０２が第２の行の４個の被試験デバイス２１１〜２１４の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、第２の行の４個の被試験デバイス２１１〜２１４に対して論理試験を同時に行う。同様に、冶具位置ｋが２〜４の場合、テスタ２０１は、冶具２０２を介して、それぞれ第３〜第５の行の４個の被試験デバイス２１１〜２１４に対して論理試験を同時に行う。
【００２９】
図９（Ｃ）は、冶具位置ｋが５の場合を示す。冶具位置ｋが５であるので、冶具２０２が第６の行の４個の被試験デバイス２１１〜２１４の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、第６の行の４個の被試験デバイス２１１〜２１４に対して論理試験を同時に行う。
【００３０】
図８は、図１のステップＳ１０２の論理回路の試験ステップの詳細を示すフローチャートである。ステップＳ８０１では、テスタ２０１及びハンドラは、冶具位置ｋに０を設定する。次に、ステップＳ８０２では、冶具２０２は、冶具位置ｋに対応する４個の被試験デバイス２１１〜２１４の位置に選択される。次に、ステップＳ８０３では、テスタ２０１は、選択された４個の被試験デバイス２１１〜２１４から４ビットの試験データＤＴ０〜ＤＴ４を読み出して併合し、それぞれ同じ４ビットの試験パタンＰＴＮ０〜ＰＴＮ３を選択された４個の被試験デバイス２１１〜２１４に供給し、選択された４個の被試験デバイス２１１〜２１４の論理回路の試験を行う。次に、ステップＳ８０４では、テスタ２０１及びハンドラは、冶具位置ｋをインクリメントする。次に、ステップＳ８０５では、テスタ２０１及びハンドラは、冶具位置ｋが最大冶具位置Ｋ（例えば５）より大きいか否かをチェックする。最大冶具位置Ｋ以下であればステップＳ８０２に戻り、最大冶具位置Ｋより大きければ処理を終了する。
【００３１】
以上のように、論理回路の試験では 不揮発性記憶回路に書き込まれた試験パタンを読み出し、読み出された試験パタンで論理回路を試験する。テスタ２０１は、クロック信号ＣＬＫと一部の制御信号（ロジック用試験簡易パタン）をもつのみの簡易のテスタでよい。したがって、論理回路専用のテスタは不要になり、論理回路の試験のためのテスタ２０１は、不揮発性記憶回路の試験のためのテスタ２０１と同一のものを用いることができる。
【００３２】
図１０は、被試験デバイス２１１の構成例を示す図である。被試験デバイス２１２〜２１４も、被試験デバイス２１１と同様の構成を有する。被試験デバイス２１１は、不揮発性記憶回路７０１、不揮発性記憶回路コントローラ（試験回路）１００１、期待値比較回路（試験回路）１００２、フリップフロップ１０１１〜１０１３、及び組み合わせ論理回路（内部回路）１０１４を有し、クロック信号ＣＬＫ、リセット信号ＲＳ、及びモード信号ＴＭをテスタ２０１から入力する。
【００３３】
上記では、４個の被試験デバイス２１１〜２１４に対して、試験パタンＰＴＮ０〜ＰＴＮ３がそれぞれ４ビットデータＤＴ０〜ＤＴ３で構成される場合を例に説明したが、ここでは、３個の被試験デバイス２１１〜２１３に対して、試験パタンＰＴＮ０〜ＰＴＮ２がそれぞれ３ビットデータＤＴ０〜ＤＴ２で構成される場合を例に説明する。試験パタンＰＴＮ０は、３ビットデータＤＴ０〜ＤＴ２で構成される。データＤＴ０は被試験デバイス２１１から読み出したデータであり、データＤＴ１は被試験デバイス２１２から読み出したデータであり、データＤＴ２は被試験デバイス２１３から読み出したデータである。
【００３４】
ここでは、スキャン（ＳＣＡＮ）試験回路を示す。一般的には、データのビット数を増やし、スキャンやＢＩＳＴ（built-in self test）等によって試験回路が構成される。
【００３５】
不揮発性記憶回路コントローラ１００１は、モード信号ＴＭ、クロック信号ＣＬＫ及びリセット信号ＲＳを入力し、不揮発性記憶回路７０１から１ワード（４ビット）のデータを読み出し、その１ワードのデータを１ビットずつ順次サイクル毎にデータＤＴ０として出力する。リセット信号ＲＳが入力されると、不揮発性記憶回路コントローラ１００１及びフリップフロップ１０１１〜１０１３の値が初期化される。モード信号ＴＭにより、不揮発性記憶回路７０１は読み出しモードになる。クロック信号ＣＬＫに同期して、不揮発性記憶回路７０１からデータＤＴ０が読み出される。データＤＴ１及びＤＴ２も、データＤＴ０と同様に、被試験デバイス２１２及び２１３から読み出される。
【００３６】
試験パタンＰＴＮ０は、試験データＤＴ０〜ＤＴ２を有する。例えば、試験データＤＴ０はスキャン制御データであり、試験データＤＴ１はスキャン入力データであり、試験データＤＴ２は期待値データである。
【００３７】
次に、スキャン試験回路の動作を説明する。まず、スキャン制御データＤＴ０として１を入力する。すると、３個のフリップフロップ１０１１〜１０１３は直列に接続され、スキャン入力データＤＴ１は順次、フリップフロップ１０１１〜１０１３に記憶される。具体的には、３サイクルで、３個のフリップフロップ１０１１〜１０１３にデータＤＴ１が記憶される。これにより、３個のフリップフロップ１０１１〜１０１３に所望の試験データを設定することができる。
【００３８】
その後、スキャン制御データＤＴ０として０を入力する。すると、３個のフリップフロップ１０１１〜１０１３は、通常の使用状態と同様に、組み合わせ論理回路１０１４に接続される。組み合わせ論理回路１０１４は、フリップフロップ１０１３の値に応じた論理演算を行い、その演算結果をフリップフロップ１０１３に書き込む。
【００３９】
このスキャン試験により、スキャン入力データＤＴ１のテストデータをフリップフロップ１０１１〜１０１３に設定し、組み合わせ論理回路１０１４にテストデータを入力し、組み合わせ論理回路１０１４を試験することができる。組み合わせ論理回路１０１４の演算結果は、フリップフロップ１０１３に書き込まれる。スキャン入力データＤＴ１のテストデータを入力した場合の組み合わせ論理回路１０１４の演算結果の期待値は、期待値データＤＴ２として入力される。
【００４０】
期待値比較回路１００２は、フリップフロップ１０１３に記憶されている演算結果データＡＣと期待値データＤＴ２を比較し、両者が一致しているか否かを示す比較結果データ（試験結果データ）ＡＢを不揮発性記憶回路７０１に出力する。その後、モード信号ＴＭにより、不揮発性記憶回路７０１は書き込みモードになり、比較結果データＡＢは、不揮発性記憶回路７０１に書き込まれる。比較結果データＡＢは、両者が一致していれば正常（良品）を示し、両者が異なっていれば異常（不良品）を示す。
【００４１】
図１１は、図８のステップＳ８０３の処理例を示すタイミングチャートである。信号１１０１は、テスタ２０１の出力信号であり、クロック信号ＣＬＫ及びモード信号ＴＭを有する。信号１１０２は、被試験デバイス２１１〜２１３の入力信号であり、クロック信号ＣＬＫ及びモード信号ＴＭを有する。データＤＴ０は被試験デバイス２１１から読み出されるデータであり、データＤＴ１は被試験デバイス２１２から読み出されるデータであり、データＤＴ２は被試験デバイス２１３から読み出されるデータである。試験パタンＰＴＮ０は被試験デバイス２１１に入力されるパタンであり、試験パタンＰＴＮ１は被試験デバイス２１２に入力されるパタンであり、試験パタンＰＴＮ２は被試験デバイス２１３に入力されるパタンである。
【００４２】
論理試験では、テスタ２０１から被試験デバイス２１１〜２１３にクロック信号ＣＬＫ及びモード信号ＴＭが入力される。クロック信号ＣＬＫ及びモード信号ＴＭは、テスタ２０１と被試験デバイス２１１〜２１３との間を伝搬する時間により遅延する。被試験デバイス２１１〜２１３は、初期化モードが入力された時、リセット信号ＲＳにより、フリップフロップ１０１１〜１０１３が初期化される。被試験デバイス２１１〜２１３は、テストモードの状態で、クロック信号ＣＬＫが入力された時、リセットが解除され、モード信号ＴＭがリードモードになり、不揮発性記憶回路７０１のデータを読み出し、それぞれ試験パタンデータＤＴ０〜ＤＴ２として出力する。同時に試験される被試験デバイス２１１〜２１３は、各々試験パタンの０、１、２ビット目のデータＤＴ０、ＤＴ１、ＤＴ２を出力する。被試験デバイス２１１〜２１３は、それぞれ試験パタンＰＴＮ０〜ＰＴＮ２を入力する。試験パタンＰＴＮ０〜ＰＴＮ２は、同じパタンであり、データＤＴ０、ＤＴ１及びＤＴ２を有する。被試験デバイス２１１〜２１３が出力するデータＤＴ０〜ＤＴ２は、試験冶具２０２を伝搬する時間により遅延し、試験パタンＰＴＮ０〜ＰＴＮ２として被試験デバイス２１１〜２１３に入力される。同時に試験される全ての被試験デバイス２１１〜２１３は、３ビットの試験パタンＰＴＮ０〜ＰＴＮ２を次のクロック信号ＣＬＫのタイミングで読み込む。全ての被試験デバイス２１１〜２１３の入力試験パタンＰＴＮ０〜ＰＴＮ２は同じパタンである。被試験デバイス２１１〜２１３は、テストモードＴＭとしてライトモードが入力されると、論理試験の結果データＡＢを被試験デバイス２１１〜２１３内の不揮発性記憶回路７０１に書き込む。
【００４３】
図１２は、図１０の不揮発性記憶回路コントローラ１００１及び不揮発性記憶回路７０１の構成例を示す図である。不揮発性記憶回路コントローラ１００１は、インクリメンタ１２０１、６ビットカウンタ１２０２、マルチプレクサ１２０３、及び分周器１２０４を有する。不揮発性記憶回路コントローラ１００１による制御により、不揮発性記憶回路７０１のデータが読み書きされる。６ビットカウンタ１２０２は、リセット信号ＲＳにより初期化され、インクリメンタ１２０１によりカウントアップされたビット値が、クロック信号ＣＬＫに同期して更新される。６ビットカウンタ１２０２の上位４ビットは、不揮発性記憶回路７０１の読み出し又は書き込みアドレスとして使用される。６ビットカウンタ１２０２の下位２ビットは、マルチプレクサ１２０３により不揮発性記憶回路７０１の４ビット出力信号の中から１ビットデータを選択し、試験パタンデータＤＴ０として試験冶具２０２へ出力される。不揮発性記憶回路７０１は、１アドレスに１ワード（４ビット）を記憶するため、１アドレスに対して４ビットデータをマルチプレクサ１２０３に出力する。６ビットカウンタ１２０２の値はカウントアップされるので、マルチプレクサ１２０３はパラレル−シリアル変換により、４ビットデータを１ビットデータずつ順次出力する。この４ビットデータは、４サイクルの試験パタンに対応する。不揮発性記憶回路７０１は、４ビットアドレスに応じて１ワード（４ビット）単位で読み出しを行う。テストモードＴＭがリードモードのとき、不揮発性記憶回路７０１は分周器１２０４で１／４周期にされたクロック信号により、試験パタンデータＤＴ０を順に読み出す。モード信号ＴＭがライトモードのとき、比較結果データＡＢは不揮発性記憶回路７０１へ書き込まれる。
【００４４】
図１３は、図１０の期待値比較回路１００２の構成例を示す図である。期待値比較回路１００２は、排他的論理和回路１３０１、論理和回路１３０２及びフリップフロップ１３０３を有する。フリップフロップ１３０３の値は、リセット信号ＲＳによる初期化で０になる。排他的論理和回路１３０１は、演算結果データＡＣ及び期待値データＤＴ２の排他的論理和信号を出力する。排他的論理和信号は、演算結果データＡＣ及び期待値データＤＴ２が同じであれば０になり、演算結果データＡＣ及び期待値データＤＴ２が異なれば１になる。論理和回路１３０２は、排他的論理和回路１３０１の出力信号及びフリップフロップ１３０３の出力信号の論理和信号をフリップフロップ１３０３に出力する。フリップフロップ１３０３は、比較結果データＡＢを出力する。複数サイクルの論理試験のうちの１回でも、排他的論理和回路１３０１が１を出力すれば、フリップフロップ１３０３の値は１に置きかえられる。すべての試験パタンについて演算結果データＡＣ及び期待値データＤＴ２が一致していれば比較結果データＡＢは０になり、少なくとも１回の試験パタンについて演算結果データＡＣ及び期待値データＤＴ２が不一致であれば比較結果データＡＢは１になる。比較結果データＡＢは、最終的に不揮発性記憶回路７０１へ書き込まれる。
【００４５】
図１５（Ａ）〜（Ｃ）は、図１のステップＳ１０３の不揮発性記憶回路の第２の試験を示す図である。テスタ２０１は、論理試験判定パタン及び不揮発性記憶回路試験パタンを有する。この試験は、半導体ウエハ試験でもパッケージ試験でもよい。また、図２の冶具２０２は被試験デバイス２１１〜２１４同士を接続するパスがあるが、図１５（Ａ）〜（Ｃ）の冶具２０２は被試験デバイス同士を接続する必要がない。
【００４６】
図１５（Ａ）は、冶具位置ｋが０の場合を示す。冶具位置ｋが０であるので、冶具２０２が図の上側の２個の被試験デバイス２１１の位置に移動する。その後、テスタ２０１は、冶具２０２を介して、図の上側の２個の被試験デバイス２１１に対して論理試験結果の判定及び不揮発性記憶回路の試験を行う。論理試験結果の判定は、不揮発性記憶回路７０１内の比較結果データＡＢの判定を行う。
【００４７】
図１５（Ｂ）は、冶具位置ｋが１の場合を示す。冶具位置ｋが１であるので、冶具２０２が図の中央部の２個の被試験デバイス２１１の位置に移動する。その後、テスト２０１は、冶具２０２を介して、図の中央部の２個の被試験デバイス２１１に対して論理試験結果の判定及び不揮発性記憶回路の試験を行う。
【００４８】
同様に、冶具位置ｋが２の場合には、図の下側の２個の被試験デバイス２１１の論理試験結果の判定及び不揮発性記憶回路の試験を行う。同様に、冶具位置ｋが３〜５の場合には、テスタ２０１は、被試験デバイス２１２の論理試験結果の判定及び不揮発性記憶回路の試験を行う。同様に、冶具位置ｋが６〜８の場合には、テスタ２０１は、被試験デバイス２１３の論理試験結果の判定及び不揮発性記憶回路の試験を行う。同様に、冶具位置ｋが９〜１１の場合には、テスタ２０１は、被試験デバイス２１４の論理試験結果の判定及び不揮発性記憶回路の試験を行う。
【００４９】
図１５（Ｃ）は、冶具位置ｋが１１の場合を示す。冶具位置ｋが１１であるので、冶具２０２が図の下側の２個の被試験デバイス２１４の位置に移動する。その後、テスト２０１は、冶具２０２を介して、図の下側の２個の被試験デバイス２１４に対して論理試験結果の判定及び不揮発性記憶回路の試験を行う。
【００５０】
図１４は、図１のステップＳ１０３の不揮発性記憶回路の第２の試験ステップの詳細を示すフローチャートである。ステップＳ１４０１では、テスタ２０１及びハンドラは、冶具位置ｋに０を設定する。次に、ステップＳ１４０２では、冶具２０２は、冶具位置ｋに対応する２個の被試験デバイス２１１〜２１４の位置に選択される。次に、ステップＳ１４０３では、テスタ２０１は、選択された２個の被試験デバイス２１１〜２１４から比較結果データＡＢを読み出し、論理試験結果の判定を行う。比較結果データＡＢが０であれば正常であると判定し、比較結果データＡＢが１であれば異常であると判定する。試験結果が正常であれば、ステップＳ１４０４へ進む。ステップＳ１４０４では、テスタ２０１は、選択された２個の被試験デバイス２１１〜２１４に対して不揮発性記憶回路７０１の試験を行う。例えば、図４のステップＳ４０３の試験は低温試験であり、図１４のステップＳ１４０４の試験は高温試験である。又は、図４のステップＳ４０３の試験は半導体ウエハ試験であり、図１４のステップＳ１４０４の試験はパッケージ試験である。次に、ステップＳ１４０５では、テスタ２０１及びハンドラは、冶具位置ｋをインクリメントする。次に、ステップＳ１４０６では、テスタ２０１及びハンドラは、冶具位置ｋが最大冶具位置Ｋ（例えば１１）より大きいか否かをチェックする。最大冶具位置Ｋ以下であればステップＳ１４０２に戻り、最大冶具位置Ｋより大きければ処理を終了する。
【００５１】
図１６（Ａ）は被試験デバイス２１１の構成例を示す図であり、図１６（Ｂ）は図１４のステップＳ１４０３の処理例を示すタイミングチャートである。被試験デバイス２１１を例に説明するが、被試験デバイス２１２〜２１４も同様である。被試験デバイス２１１は、不揮発性記憶回路７０１及び順序回路（内部回路）７０２を有する。不揮発性記憶回路７０１は、テスタ２０１から４ビット読み出しアドレスＡＤＤ、クロック信号ＣＬＫ及びモード信号ＴＭを入力し、比較結果データＡＢを読み出す。信号１６０１はテスタ２０１の出力信号であり、信号１６０２は被試験デバイス２１１の入力信号である。不揮発性記憶回路７０１は、例えば、１６ワードの記憶容量を有する。１ワードは４ビットである。テスタ２０１から出力された信号１６０１は、一定時間の遅延の後、被試験デバイス２１１へ信号１６０２として入力される。不揮発性記憶回路７０１は、クロック信号ＣＬＫに同期して、比較結果データＡＢを読み出す。モード信号ＴＭがリードモードになると、読み出しアドレスＡＤＤがテスタ２０１から被試験デバイス２１１へ出力される。リードモードにおいて、不揮発性記憶回路７０１は、読み出しアドレスＡＤＤに基づき、比較結果データＡＢを読み出す。テスタ２０１は、読み出された比較結果データＡＢを基に論理試験結果の正常／異常を判定する。
【００５２】
次に、テスタ２０１の構成を説明する。論理試験時に、テスタ２０１から被試験デバイス２１１〜２１４に与える制御信号２２１は、クロック信号ＣＬＫと一部の制御信号のみに制限することで、論理試験のためのテスタ２０１のコストを低く抑えることができ、不揮発性記憶回路のテスタ２０１と兼用することができる。このとき、被試験デバイス２１１〜２１４の不使用の入力ピンは試験冶具２０２によりハイレベル又はローレベルに固定する。
【００５３】
なお、図１のステップＳ１０３の不揮発性記憶回路の第２の試験は削除してもよい。以下、論理回路の試験を論理試験という。図１のステップＳ１０２の論理回路の試験をする際、テスタ２０１が期待値データＤＴ２を持ち、被試験デバイス２１１〜２１４から出力される比較結果データＡＢと期待値データＤＴ２を比較することにより、良品／不良品を判定する。これにより、論理試験結果の判定を、図１のステップＳ１０３の不揮発性記憶回路の第２の試験で実施する必要がなくなる。
【００５４】
図１７は、被試験デバイス及びその試験装置の他の構成例を示す図である。図１７は、図２に対して、論理試験パタンを格納せずに論理試験のみを実施する被試験デバイス２１５を追加したものである。以下、図１７が図２と異なる点を説明する。被試験デバイス２１１〜２１４は、図２と同じであり、論理試験パタンを記憶する。被試験デバイス２１５は、論理試験パタンを記憶せず、被試験デバイス２１１〜２１４から読み出された論理試験パタンを入力して論理試験を行う。被試験デバイス２１５の論理試験方法は、被試験デバイス２１１〜２１４の論理試験方法と同様である。すなわち、テスタ２０１は、被試験デバイス２１１〜２１４から読み出して併合した同じ論理試験パタンを、論理試験パタンを記憶する被試験デバイス２１１〜２１４の他に、論理試験パタンを記憶しない被試験デバイス２１５に供給する。そして、テスタ２０１は、被試験デバイス２１１〜２１４から読み出して併合した同じ論理試験パタンを用いて、論理試験パタンを記憶する被試験デバイス２１１〜２１４及び論理試験パタンを記憶しない被試験デバイス２１５を同時に試験する。これにより、同時に論理試験する被試験デバイス２１１〜２１５の数を増やすことができる。また、論理試験パタンを格納しない被試験デバイス２１５を複数設け、パッケージ試験では、論理試験パタンを格納しない被試験デバイス２１５のみを入れ替えて論理試験することにより、論理試験パタンを格納する被試験デバイス２１１〜２１４の数を減らすことができる。
【００５５】
以上のように、論理試験パタンの容量は不揮発性記憶回路７０１の容量より大きいため、論理試験パタンを複数の被試験デバイス２１１〜２１４の不揮発性記憶回路７０１に分割して格納する。試験パタンを分割して複数の被試験デバイス２１１〜２１４に記憶させることにより、大容量の試験パタンを記憶可能である。テスタ２０１は、試験冶具２０２を介して、被試験デバイス２１１〜２１４から論理試験パタンを読み出して併合し、その併合した同じ論理試験パタンを基に被試験デバイス２１１〜２１５の論理試験を行う。被試験デバイス２１１〜２１４に試験パタンを記憶させることにより、簡易なテスタ２０１で複数の被試験デバイス２１４〜２１５を同時に試験することができる。これにより、テスタ２０１は、簡易なテスタでよく、不揮発性記憶回路７０１のテスタ２０１と同一のものを使用することができるので、不揮発性記憶回路７０１のためのテスタと論理試験のためのテスタとを別々なものを使用する場合に比べてテスタの乗せ換えによるコストを低減することができる。また、同時に論理試験する被試験デバイス２１１〜２１５の数を増やすことが出来るので、被試験デバイス２１１〜２１５の１個当たりの試験コストを低減することができる。
【００５６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５７】
２０１  テスタ
２０２  試験冶具
２１１〜２１５  被試験デバイス
７０１  不揮発性記憶回路
１００１  不揮発性記憶回路コントローラ
１００２  期待値比較回路
１０１１〜１０１３  フリップフロップ
１０１４  組み合わせ論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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