(57)【要約】【課題】突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することである。【解決手段】本発明にかかる半導体集積回路１は、領域ＰＤ１と、制御回路２５と、回路２６と、を備える。領域ＰＤ１には、電源線ＶＤＤと電源線ＶＳＤとの間にそれぞれ接続されたスイッチ２１_１、２２_１、２３_１と、電源線ＶＳＤと電源線ＶＳＳとの間に接続された回路３５と、が配置されている。回路２６は、電源線ＶＤＤおよび電源線ＶＳＳから電源が供給され、回路３５よりも最低動作電圧が高い回路である。スイッチ２２_１はスイッチ２１_１よりもオン抵抗が低い。スイッチ２２_１は領域ＰＤ１のうち回路２６と最も離れた頂点の近傍に配置されている。【選択図】図１
2012248674.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、
前記第１乃至第３のスイッチを制御する制御回路と、
前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い第２の回路と、を備え、
前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、
前記第２のスイッチは前記回路領域のうち前記第２の回路と最も離れた頂点の近傍に配置されている、
半導体集積回路。
【請求項２】
第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、
前記第１乃至第３のスイッチを制御する制御回路と、
前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い第２の回路と、を備え、
前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、
前記第２の回路が３つ以上配置されている場合、前記第２のスイッチは前記回路領域のうち前記複数の第２の回路を通る円の中心点の近傍に配置されている、
半導体集積回路。
【請求項３】
第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、
前記第１乃至第３のスイッチを制御する制御回路と、
前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い第２の回路と、を備え、
前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、
前記第２の回路が３つ以上配置されている場合、前記第２のスイッチは前記回路領域のうち前記複数の第２の回路の重心の近傍に配置されている、
半導体集積回路。
【請求項４】
第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、
前記第１乃至第３のスイッチを制御する制御回路と、
前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い第２の回路と、を備え、
前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、
前記第２の回路が２つ配置されている場合、前記第２のスイッチは前記第２の回路同士を結ぶ線分の垂直二等分線と前記回路領域を構成する辺との交点のうち前記第２の回路と離れている方の交点の近傍に配置されている、
半導体集積回路。
【請求項５】
第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、
前記第１乃至第３のスイッチを制御する制御回路と、
前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い２つの第２の回路と、を備え、
前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、
前記回路領域には前記第２のスイッチが２つ配置されており、
前記第２のスイッチの一方は、前記回路領域を前記第２の回路同士を結ぶ線分の垂直二等分線で分割した領域のうち前記第２の回路の一方と離れている方の領域に配置され、
前記第２のスイッチの他方は、前記回路領域を前記第２の回路同士を結ぶ線分の垂直二等分線で分割した領域のうち前記第２の回路の他方と離れている方の領域に配置され、
前記回路領域には更に、前記第２のスイッチのいずれかを選択する選択回路が配置され、
前記選択回路は、前記第２のスイッチのうち動作中の第２の回路から離れている方の第２のスイッチを選択する、
半導体集積回路。
【請求項６】
前記第１の電源線と前記第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチはＰ型のＭＯＳトランジスタで構成され、
前記第２の電源線は前記第３の電源線よりも高電位の電源を供給する、
請求項１乃至５のいずれか一項に記載の半導体集積回路。
【請求項７】
前記第１の電源線と前記第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチはＮ型のＭＯＳトランジスタで構成され、
前記第３の電源線は前記第２の電源線よりも高電位の電源を供給する、
請求項１乃至５のいずれか一項に記載の半導体集積回路。
【請求項８】
前記第２の回路はＳＲＡＭである、請求項１乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
前記回路領域には、前記第１の電源線と前記第２の電源線との間にそれぞれ接続された、トランジスタサイズが同一の複数のトランジスタが配置されており、動作させる前記複数のトランジスタの個数を調整することで、前記第１乃至第３のスイッチのオン抵抗を調整する、請求項１乃至８のいずれか一項に記載の半導体集積回路。
【請求項１０】
前記制御回路は、起動時において前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチの順にオン状態となるように前記第１乃至第３のスイッチを制御する、請求項１乃至９のいずれか一項に記載の半導体集積回路。
【請求項１１】
前記第３のスイッチは前記第２のスイッチよりもオン抵抗が低い、請求項１乃至１０のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に電源スイッチをオン状態にした際に流れる突入電流が他の回路へ及ぼす影響を低減することが可能な半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路が集積化されるにつれて、回路に流れるリーク電流が増大する。このリーク電流は回路が処理を実施していない待機時間においても流れるため、半導体集積回路の消費電力が増加する。このようなリーク電流を抑制するために、回路を使用していないタイミングにおいて回路の電源をオフ状態にする電源遮断技術が用いられている。
【０００３】
特許文献１には、電源ノイズを近隣回路に影響を与えないレベルに抑圧し、かつ、回路セルの配置の規則性を乱すことがない効率的なセル配置を実現することが可能な半導体集積回路に関する技術が開示されている。特許文献１に開示されている半導体集積回路は、一方向に配線された幹配線と、等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線と、分岐線ごとに設けられたローカル電圧線と、当該ローカル電圧線と分岐線間のスイッチと、ローカル電圧線に接続された少なくとも１つの回路セルとを、各々が含む複数のセルラインと、を有する。更に、複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチを同時制御可能に接続する複数の制御線を有する。
【０００４】
特許文献２には、ＭＴＣＭＯＳ（Multiple- Threshold CMOS）技術が適用されるＣＭＯＳ集積回路において、動作状態にある回路が誤動作することを防止しながら、停止状態にある回路を短時間で起動することができる技術が開示されている。特許文献２に開示されている半導体集積回路は、停止状態と動作状態とを交互に移行する停止可能回路部と、停止可能回路部が動作状態であるとき、停止可能回路部に第１の電圧を印加するための第１の電圧線と、停止可能回路部が停止状態から動作状態に移行する過渡状態であるとき、停止可能回路部に第１の電圧を印加するための第２の電圧線と、停止可能回路部に第２の電圧を印加するための第３の電圧線と、を有する。更に、停止可能回路部は、第３の電圧線と内部電圧線の間に接続される回路セルと、停止状態であるとき、第２の電圧線と内部電圧線を切り離し、過渡状態であるとき、第２の電圧線と前記内部電圧線を接続する第１のスイッチ部と、停止状態および過渡状態であるとき、第１の電圧線と内部電圧線を切り離し、動作状態であるとき、第１の電圧線と前記内部電圧線を接続する第２のスイッチ部と、を含む。
【０００５】
特許文献２に開示されている技術によれば、停止可能回路部が停止状態から動作状態に移行する過渡状態であるとき、第２のスイッチ部は第１の電圧線と内部電圧線を切り離すが、第１のスイッチ部は第２の電圧線と内部電圧線を接続する。このとき、突入電流は第２の電圧線を通って流れ、第１の電圧線には流れないので、第１の電圧線に接続された他の回路部に対し、突入電流は影響を及ぼさない。
【０００６】
特許文献３には、個々のパワー・ドメインをイネーブルするための分散型供給電流スイッチ回路に関する技術が開示されている。特許文献３に開示されている集積回路は、複数のパワー・ドメインを含む。供給電流スイッチ回路（ＳＣＳＣ）は、各パワー・ドメイン全体に分散されている。信号がＳＣＳＣ内部の制御ノードに与えられるとき、ＳＣＳＣは、パワー・ドメインのローカル供給バスをグローバル供給バスに接続する。イネーブル信号経路は、ＳＣＳＣを経由して伸び、その結果イネーブル信号はＳＣＳＣのチェーンを下って制御ノードから制御ノードに伝わることが可能であり、それによって１つずつＳＣＳＣをオンにする。ドメインが電源を入れられるようになると、制御回路は、第１のチェーンのＳＣＳＣを下って伝わるイネーブル信号をアサートする。あるプログラム可能な長さの時間の後で、制御回路は、第２のチェーンを下って伝わる第２のイネーブル信号をアサートする。ＳＣＳＣに電源を供給するタイミングを分散させることにより、ローカル・バスとグローバル・バスとを接続することで発生する突入電流を抑制することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１７０６５０号公報
【特許文献２】特開２００９−１７０１５号公報
【特許文献３】特表２００８−５３２２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１３は、本発明の課題を説明するための図である。図１３に示す半導体集積回路は、電源線ＶＤＤと仮想電源線ＶＳＤとの間に接続されたスイッチＳＷ１０１〜ＳＷ１０８と、仮想電源線ＶＳＤと電源線ＶＳＳとの間に接続された回路モジュールＡと、電源線ＶＤＤと電源線ＶＳＳとの間に接続された回路モジュールＢとを有する。ここで、電源線ＶＤＤは高位側の電源線であり、電源線ＶＳＳは低位側の電源線である。
【０００９】
半導体集積回路が備える回路モジュールＡに電源を供給する場合、電源線ＶＤＤと仮想電源線ＶＳＤとを一度に接続すると（例えば、スイッチＳＷ１０１〜ＳＷ１０８を同時にオン状態にすると）、電源線ＶＤＤから回路モジュールＡに回路モジュールＡの寄生容量を充電するための突発的な電流（突入電流）が流れる。これにより、電源線ＶＤＤの電位が低下するため（以下、ＩＲドロップともいう）、電源線ＶＤＤと電源線ＶＳＳとの間に接続されている動作状態の回路モジュールＢの誤動作を引き起こすという問題があった。そこで、図１４のタイミングチャートに示すように、スイッチＳＷ１０１〜ＳＷ１０８をオン状態にするタイミングを時間的にずらすことで、電源線ＶＤＤから回路モジュールＡに流れる突入電流のピークを抑えることができる。
【００１０】
つまり、図１４に示すように、タイミングＴ５１でスイッチＳＷ１０１をオン状態にし、タイミングＴ５２でスイッチＳＷ１０２をオン状態にし、タイミングＴ５３でスイッチＳＷ１０３をオン状態にし、タイミングＴ５４でスイッチＳＷ１０４をオン状態にし、タイミングＴ５５でスイッチＳＷ１０５をオン状態にし、タイミングＴ５６でスイッチＳＷ１０６をオン状態にし、タイミングＴ５７でスイッチＳＷ１０７をオン状態にし、タイミングＴ５８でスイッチＳＷ１０８をオン状態にすることで、電源線ＶＤＤから回路モジュールＡに流れる突入電流を時間的に分散させることができ、突入電流のピークを抑えることができる。よって、電源線ＶＤＤの電圧を、回路モジュールＢの最低動作電圧以下とならないようにすることができる。
【００１１】
しかしながら、図１３に示した半導体集積回路では、８段のスイッチＳＷ１０１〜ＳＷ１０８を時間的に分散させてオン状態とするため、回路モジュールＡを停止状態から動作状態とするまでに時間がかかるという問題があった。一方、電源線ＶＤＤと仮想電源線ＶＳＤとの間に接続されるスイッチの数を減らすと、回路モジュールＡを停止状態から動作状態とするまでに要する時間を短くすることができる。しかし、この場合は電源線ＶＤＤから回路モジュールＡに流れる突入電流が増大することで電源線ＶＤＤの電位が低下する。このため、電源線ＶＤＤと電源線ＶＳＳとの間に接続されている動作状態の回路モジュールＢの誤動作を引き起こすという問題があった。
【課題を解決するための手段】
【００１２】
本発明の一態様にかかる半導体集積回路は、第１の電源線と第２の電源線との間にそれぞれ接続された第１乃至第３のスイッチと、前記第２の電源線と第３の電源線との間に接続された第１の回路と、が配置された回路領域と、前記第１乃至第３のスイッチを制御する制御回路と、前記第１の電源線および前記第３の電源線から電源が供給され、前記第１の回路よりも最低動作電圧が高い第２の回路と、を備える。前記第２のスイッチは前記第１のスイッチよりもオン抵抗が低く、前記第２のスイッチは前記回路領域のうち前記第２の回路と最も離れた頂点の近傍に配置されている。
【００１３】
本発明の一態様にかかる半導体集積回路では、第２のスイッチが、回路領域のうち第２の回路と最も離れた頂点の近傍に配置されている。このため、第２のスイッチをオン状態とすることで生じた第１の電源線の電圧変動が、第２の回路近傍の第１の電源線に伝わるまでに、第１の電源線の配線抵抗や第１の電源線の周囲のデカップリング容量によって減衰する。よって、第２の回路に供給される電圧を最低動作電圧よりも高い状態に維持することができる。また、第１の電源線と第２の電源線との間に第１乃至第３のスイッチを設けているので、時間的に分散させてオン状態とするスイッチの数を少なくすることができ、第１の回路が停止状態から動作状態となるまでに必要とされる時間を短縮することができる。
【発明の効果】
【００１４】
本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる半導体集積回路を示す図である。
【図２】実施の形態１にかかる半導体集積回路が備える回路領域の一例を示す回路図である。
【図３】実施の形態１にかかる半導体集積回路が備える回路領域の一例を示す回路図である。
【図４】実施の形態１にかかる半導体集積回路の動作を説明するためのタイミングチャートである。
【図５】半導体集積回路の比較例を示す図である。
【図６】図５に示した半導体集積回路の動作を説明するためのタイミングチャートである。
【図７】本発明の効果を説明するための図である。
【図８】実施の形態２にかかる半導体集積回路を示す図である。
【図９】実施の形態２にかかる半導体集積回路の他の態様を示す図である。
【図１０】実施の形態２にかかる半導体集積回路の他の態様を示す図である。
【図１１】実施の形態３にかかる半導体集積回路を示す図である。
【図１２】実施の形態３にかかる半導体集積回路の動作を説明するためのタイミングチャートである。
【図１３】本発明の課題を説明するための図である。
【図１４】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態１にかかる半導体集積回路を説明するための図である。本実施の形態にかかる半導体集積回路１は、回路領域ＰＤ０、回路領域ＰＤ１、回路領域ＰＤ２、回路領域ＰＤ３、および回路領域ＰＤ４を有する。回路領域ＰＤ０は、常に電源が供給される領域である。回路領域ＰＤ０には、制御回路２５が設けられている。本実施の形態にかかる半導体集積回路では、回路領域ＰＤ１〜ＰＤ４以外の領域を回路領域ＰＤ０としている。回路領域ＰＤ１〜ＰＤ４は、回路領域ＰＤ１〜ＰＤ４を使用しないタイミングにおいて、それぞれの回路領域の電源をオフ状態にすることができる領域である。
【００１７】
回路領域ＰＤ０〜ＰＤ４には、半導体集積回路１の外部に設けられた電源ＩＣ（不図示）などから電源線ＶＤＤ、ＶＳＳを介して電源が供給される。ここで、ＶＤＤは高位側の電源線であり、電源線ＶＳＳは低位側の電源線である。電源線ＶＳＳは典型的には接地線ＧＮＤである。また、回路領域ＰＤ１〜ＰＤ４には、仮想電源線ＶＳＤが設けられている。例えば、電源線ＶＤＤ、ＶＳＳ、ＶＳＤはそれぞれ半導体集積回路１においてメッシュ状に配線されている。
【００１８】
回路領域ＰＤ１には、電源線ＶＤＤと仮想電源線ＶＳＤとの間、または仮想電源線ＶＳＤと電源線ＶＳＳとの間にそれぞれ、初段スイッチ（第１のスイッチ）２１_１、中段スイッチ（第２のスイッチ）２２_１、および複数の終段スイッチ（第３のスイッチ）２３_１が設けられている。初段スイッチ２１_１は、制御回路２５から供給される制御信号１０に応じてオン状態とオフ状態とを切り替える。中段スイッチ２２_１は、制御回路２５から供給される制御信号１１に応じてオン状態とオフ状態とを切り替える。終段スイッチ２３_１は、制御回路２５から供給される制御信号１２に応じてオン状態とオフ状態とを切り替える。図１に示す半導体集積回路では、終段スイッチ２３_１が複数設けられており、複数の終段スイッチ２３_１に制御信号１２が同時に供給されるように構成されている。
【００１９】
ここで、中段スイッチ２２_１は、初段スイッチ２１_１よりもオン抵抗が低いトランジスタ（トランジスタサイズが大きいトランジスタ）で構成されている。また、終段スイッチ２３_１は、中段スイッチ２２_１よりもオン抵抗が低いトランジスタで構成されている。図１に示す例の場合、終段スイッチ２３_１のオン抵抗とは、制御信号１２が供給される終段スイッチを全て並列に接続した際のオン抵抗である。なお、図１では終段スイッチ２３_１を複数設けた場合を例示したが、終段スイッチは一つのスイッチで構成してもよい。
【００２０】
図２は、本実施の形態にかかる半導体集積回路１の回路領域ＰＤ１の詳細を説明するための回路図である。図２に示すように、回路領域ＰＤ１には電源線ＶＤＤと仮想電源線ＶＳＤとの間に、初段スイッチＰＭＯＳ１、中段スイッチＰＭＯＳ２、および終段スイッチＰＭＯＳ３がそれぞれ設けられている。各スイッチにはＰＭＯＳトランジスタが用いられている。初段スイッチＰＭＯＳ１のゲートには制御信号１０が、中段スイッチＰＭＯＳ２のゲートには制御信号１１が、終段スイッチＰＭＯＳ３のゲートには制御信号１２がそれぞれ供給される。また、仮想電源線ＶＳＤと電源線ＶＳＳとの間には回路モジュール（第１の回路）３５が接続されている。
【００２１】
初段スイッチＰＭＯＳ１は、制御回路２５から供給される制御信号１０がロウレベル（活性状態）の場合に電源線ＶＤＤと仮想電源線ＶＳＤとを接続し、制御信号１０がハイレベルの場合に電源線ＶＤＤと仮想電源線ＶＳＤとの接続を遮断する。中段スイッチＰＭＯＳ２は、制御回路２５から供給される制御信号１１がロウレベルの場合に電源線ＶＤＤと仮想電源線ＶＳＤとを接続し、制御信号１１がハイレベルの場合に電源線ＶＤＤと仮想電源線ＶＳＤとの接続を遮断する。終段スイッチＰＭＯＳ３は、制御回路２５から供給される制御信号１２がロウレベルの場合に電源線ＶＤＤと仮想電源線ＶＳＤとを接続し、制御信号１２がハイレベルの場合に電源線ＶＤＤと仮想電源線ＶＳＤとの接続を遮断する。
【００２２】
中段スイッチＰＭＯＳ２は、初段スイッチＰＭＯＳ１よりもオン抵抗が低いトランジスタ（トランジスタサイズが大きいトランジスタ）で構成する。また、終段スイッチＰＭＯＳ３は、中段スイッチＰＭＯＳ２よりもオン抵抗が低いトランジスタで構成する。例えば、初段スイッチＰＭＯＳ１のオン抵抗は、初段スイッチＰＭＯＳ１に流れる突入電流が１００ｍＡよりも小さくなるようなオン抵抗とする。また、終段スイッチＰＭＯＳ３のオン抵抗は、通常動作における消費電流を流すことができるように十分低いオン抵抗とする。
【００２３】
なお、図２では、終段スイッチＰＭＯＳ３を一つのトランジスタで構成した場合を示した。しかし、終段スイッチは複数のトランジスタを電源線ＶＤＤと仮想電源線ＶＳＤとの間に複数並列に接続し、これらのトランジスタに制御信号１２が同時に供給されるように構成してもよい。また、各スイッチのオン抵抗は、電源線ＶＤＤと仮想電源線ＶＳＤとの間にトランジスタサイズが同一の複数のトランジスタを配置し、動作させるトランジスタの個数を調整することで調整してもよい。例えば、同時に動作させるトランジスタの数を少なくすることでオン抵抗の高いスイッチを構成することができる。逆に、同時に動作させるトランジスタの数を多くすることでオン抵抗の低いスイッチを構成することができる。
【００２４】
図３は、本実施の形態にかかる半導体集積回路１の回路領域ＰＤ１の詳細を説明するための他の回路図である。図３に示す例では、各スイッチにＮＭＯＳトランジスタを用いている。電源線ＶＤＤと仮想電源線ＶＳＤとの間には回路モジュール（第１の回路）４５が接続されている。また、仮想電源線ＶＳＤと電源線ＶＳＳとの間には、初段スイッチＮＭＯＳ１、中段スイッチＮＭＯＳ２、および終段スイッチＮＭＯＳ３がそれぞれ設けられている。初段スイッチＮＭＯＳ１のゲートには制御信号１０が、中段スイッチＮＭＯＳ２のゲートには制御信号１１が、終段スイッチＮＭＯＳ３のゲートには制御信号１２がそれぞれ供給される。
【００２５】
初段スイッチＮＭＯＳ１は、制御回路２５から供給される制御信号１０がハイレベル（活性状態）の場合に仮想電源線ＶＳＤと電源線ＶＳＳとを接続し、制御信号１０がロウレベルの場合に仮想電源線ＶＳＤと電源線ＶＳＳとの接続を遮断する。中段スイッチＮＭＯＳ２は、制御回路２５から供給される制御信号１１がハイレベルの場合に仮想電源線ＶＳＤと電源線ＶＳＳとを接続し、制御信号１１がロウレベルの場合に仮想電源線ＶＳＤと電源線ＶＳＳとの接続を遮断する。終段スイッチＮＭＯＳ３は、制御回路２５から供給される制御信号１２がハイレベルの場合に仮想電源線ＶＳＤと電源線ＶＳＳとを接続し、制御信号１２がロウレベルの場合に仮想電源線ＶＳＤと電源線ＶＳＳとの接続を遮断する。
【００２６】
この場合も、中段スイッチＮＭＯＳ２は、初段スイッチＮＭＯＳ１よりもオン抵抗が低いトランジスタ（トランジスタサイズが大きいトランジスタ）で構成する。また、終段スイッチＮＭＯＳ３は、中段スイッチＮＭＯＳ２よりもオン抵抗が低いトランジスタで構成する。例えば、初段スイッチＮＭＯＳ１のオン抵抗は、初段スイッチＮＭＯＳ１を流れる突入電流が１００ｍＡよりも小さくなるようなオン抵抗とする。また、終段スイッチＮＭＯＳ３のオン抵抗は、通常動作における消費電流を流すことができるように十分低いオン抵抗とする。
【００２７】
なお、図３では、終段スイッチＮＭＯＳ３を一つのトランジスタで構成した場合を示した。しかし、終段スイッチは複数のトランジスタを仮想電源線ＶＳＤと電源線ＶＳＳとの間に複数並列に接続し、これらのトランジスタに制御信号１２が同時に供給されるように構成してもよい。また、各スイッチのオン抵抗は、仮想電源線ＶＳＤと電源線ＶＳＳとの間にトランジスタサイズが同一の複数のトランジスタを配置し、動作させるトランジスタの個数を調整することで調整してもよい。例えば、同時に動作させるトランジスタの数を少なくすることでオン抵抗の高いスイッチを構成することができる。逆に、同時に動作させるトランジスタの数を多くすることでオン抵抗の低いスイッチを構成することができる。
【００２８】
また、図１に示す本実施の形態にかかる半導体集積回路１が備える回路領域ＰＤ２には、初段スイッチ２１_２、中段スイッチ２２_２、および複数の終段スイッチ２３_２が設けられている。回路領域ＰＤ３には、初段スイッチ２１_３、中段スイッチ２２_３、および複数の終段スイッチ２３_３が設けられている。回路領域ＰＤ４には、初段スイッチ２１_４、中段スイッチ２２_４、および複数の終段スイッチ２３_４が設けられている。ここで、回路領域ＰＤ２、ＰＤ３、ＰＤ４の構成は、図２、図３で説明した回路領域ＰＤ１の構成と同様であるので重複した説明は省略する。
【００２９】
また、回路領域ＰＤ２には回路モジュール（例えば、図２に示した回路モジュール３５）よりも最低動作電圧が高い回路（第２の回路）２６が設けられている。ここで、回路２６は、例えばＣＰＵの命令を格納可能な命令実行用のＳＲＡＭである。なお、回路２６は回路モジュール（例えば、図２に示した回路モジュール３５）よりも最低動作電圧が高い回路であればＳＲＡＭに限定されることはない。以下では、例として回路２６をＳＲＡＭ２６として説明する。また、ここでいうＳＲＡＭ２６とは、アドレスデコーダやメモリコントローラなどのような周辺回路も含んだＳＲＡＭマクロを意味している。これは、ＳＲＡＭの動作を考えるとセンスアンプやワード線の電位の振幅レベルも注意しなければならず、周辺回路も含めて電位降下から守る必要があるからである。
【００３０】
また、本実施の形態にかかる半導体集積回路では、回路領域ＰＤ１に設けられた中段スイッチ２２_１は、回路領域ＰＤ１のうちＳＲＡＭ２６と最も離れた頂点の近傍に配置されている。同様に、回路領域ＰＤ３に設けられた中段スイッチ２２_３は、回路領域ＰＤ３のうちＳＲＡＭ２６と最も離れた頂点の近傍に配置されている。なお、図１に示した例では回路領域ＰＤ４はＳＲＡＭ２６から十分に離れているため、回路領域ＰＤ４に設けられた中段スイッチ２２_４を回路領域ＰＤ４の任意の場所に設けることができる。また、本明細書では、回路２６と他の要素の距離を、回路２６のブロックに仮想的な中心点を設け、その中心点と他の要素の距離と定義することが好ましい。例えば回路２６と最も離れた辺の頂点との距離の場合には、回路２６における上記仮想的な中心点と当該頂点とを結ぶ線分の長さを距離とする。
【００３１】
制御回路２５はシーケンサを有する。シーケンサは、ＰＤ１を起動する際に、初段スイッチ２１_１、中段スイッチ２２_１、終段スイッチ２３_１の順に各スイッチがオン状態となるように、制御信号１０、１１、１２を各スイッチのゲート端子に出力する。ここで、制御回路２５に示す"ＰＤ１"の"０"は、ＰＤ１の初段スイッチ２１_１を制御する制御信号１０を出力する端子、"１"はＰＤ１の中段スイッチ２２_１を制御する制御信号１１を出力する端子、"２"はＰＤ１の終段スイッチ２３_１を制御する制御信号１２を出力する端子である。なお、回路領域ＰＤ２〜ＰＤ４についても同様である。
【００３２】
次に、本実施の形態にかかる半導体集積回路の動作について、図４に示すタイミングチャートを用いて説明する。なお、以下では各回路領域ＰＤ１〜ＰＤ４の電源線ＶＤＤと仮想電源線ＶＳＤとの間にＰＭＯＳトランジスタが設けられている構成（図２参照）について説明するが、各回路領域ＰＤ１〜ＰＤ４の仮想電源線ＶＳＤと電源線ＶＳＳとの間にＮＭＯＳトランジスタを設けた構成（図３参照）の動作についても同様である。
【００３３】
また、以下では、回路領域ＰＤ２〜ＰＤ４が既にオン状態となっており（回路領域ＰＤ２のＳＲＡＭ２６もオン状態となっている）、この状態において回路領域ＰＤ１がオン状態となる場合の動作について説明する。
【００３４】
ｔ１のタイミングにおいて、制御信号１０がハイレベルからロウレベル（活性状態）に遷移すると、回路領域ＰＤ１の初段スイッチ（ＰＭＯＳトランジスタ）２１_１がオン状態となる。これにより、初段スイッチ２１_１を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ１が備える回路モジュール３５の寄生容量が充電される。このとき、電源線ＶＤＤから回路モジュール３５へ初段スイッチ２１_１を介して突入電流ＩＶＤＤが流れる。また、この突入電流ＩＶＤＤが流れることで、中段スイッチ２２_１近傍の電源線ＶＤＤの電位が低下する（つまり、ＩＲドロップが生じる）。しかし、突入電流ＩＶＤＤが１００ｍＡよりも小さくなるように初段スイッチ２１_１のオン抵抗を調整しているので、中段スイッチ２２_１近傍の電源線ＶＤＤのＩＲドロップは１００ｍＶよりも小さく抑えられている。なお、ここでは説明のために電源線ＶＤＤの抵抗を１オームとしている。
【００３５】
中段スイッチ２２_１近傍の電源線ＶＤＤの電位およびＳＲＡＭ２６近傍の電源線ＶＤＤの電位は、ＩＲドロップにより一時的に降下した後、外部電源ＩＣなどからの電荷供給を受けることで元の電位まで回復する。このとき、回路領域ＰＤ１の仮想電源線ＶＳＤの電位は、初段スイッチ２１_１のオン抵抗と、回路モジュール３５を構成するトランジスタのオフリーク電流との分圧比により決定される中間電位までしか上昇しない。
【００３６】
次に、ｔ２のタイミングにおいて、制御信号１１がハイレベルからロウレベル（活性状態）に遷移すると、回路領域ＰＤ１の中段スイッチ（ＰＭＯＳトランジスタ）２２_１がオン状態となる。これにより、中段スイッチ２２_１を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ１が備える回路モジュール３５の寄生容量が充電され、また回路モジュール３５にオフリーク電流も流れる。このとき、電源線ＶＤＤから回路モジュール３５へ中段スイッチ２２_１を介して再び突入電流ＩＶＤＤが流れる。また、この突入電流ＩＶＤＤが流れることで、中段スイッチ２２_１近傍の電源線ＶＤＤの電位が低下する（つまり、ＩＲドロップが生じる）。
【００３７】
ここで、中段スイッチ２２_１は初段スイッチ２１_１よりもオン抵抗が低い。また、仮想電源線ＶＳＤの電圧が回路モジュール３５に印加されるので回路モジュール３５にオフリーク電流が流れる。このため、中段スイッチ２２_１を介して回路モジュール３５に流れる突入電流ＩＶＤＤのピーク値は例えば３００ｍＡよりも大きくなる。このとき、中段スイッチ２２_１近傍の電源線ＶＤＤのＩＲドロップは、この突入電流の影響をそのまま受けるため、３００ｍＶよりも大きな値となる。電源線ＶＤＤのＩＲドロップが３００ｍＶよりも大きい場合、中段スイッチ２２_１近傍の電源線ＶＤＤの電圧はＳＲＡＭ２６の最低動作電圧よりも低くなる。
【００３８】
しかしながら、本実施の形態にかかる半導体集積回路では、図１に示すように、回路領域ＰＤ１の中段スイッチ２２_１をＳＲＡＭ２６から離れた位置に配置している。つまり、回路領域ＰＤ１に設けられた中段スイッチ２２_１を、回路領域ＰＤ１のうちＳＲＡＭ２６と最も離れた頂点の近傍に配置している。このため、中段スイッチ２２_１近傍の電源線ＶＤＤから伝わる電圧降下は、ＳＲＡＭ２６近傍の電源線ＶＤＤに伝わるまでに、電源線ＶＤＤの配線抵抗や電源線ＶＤＤの周囲のデカップリング容量によって減衰する。よって、ＳＲＡＭ２６近傍の電源線ＶＤＤにおけるＩＲドロップを１００ｍＶよりも小さく抑えることができ、ＳＲＡＭ２６近傍の電源線ＶＤＤの電位をＳＲＡＭ２６の最低動作電圧よりも高くすることができる。
【００３９】
中段スイッチ２２_１近傍の電源線ＶＤＤの電位およびＳＲＡＭ２６近傍の電源線ＶＤＤの電位は、ＩＲドロップにより一時的に降下した後、外部電源ＩＣなどからの電荷供給を受けることで元の電位まで回復する。このとき、回路領域ＰＤ１の仮想電源線ＶＳＤの電位は、電源線ＶＤＤの電位とほぼ等しくなるまで充電される。
【００４０】
そして、ｔ３のタイミングにおいて、制御信号１２がハイレベルからロウレベル（活性状態）に遷移すると、回路領域ＰＤ１の終段スイッチ（ＰＭＯＳトランジスタ）２３_１がオン状態となる。これにより、終段スイッチ２３_１を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続される。このとき、回路モジュール３５の寄生容量は既に充電されているので、回路モジュール３５には極めて小さい突入電流ＩＶＤＤのみが流れる。オン抵抗が低い終段スイッチ２３_１がオン状態となることで、回路モジュール３５には十分な電流が供給される。
【００４１】
一般的に、複数のスイッチを段階的にオン状態とすることで電源が供給される半導体集積回路では、突入電流のピーク値は初段スイッチのオン抵抗で決定される。このとき、回路モジュールでのオフリーク電流を考慮しなければ、初段スイッチをオン状態とした後に十分長い時間が経過すると回路モジュールが充電されるので、仮想電源線ＶＳＤの電位は電源線ＶＤＤの電位と等しくなる。よって、これ以降、中段スイッチや終段スイッチをオン状態にしたとしても突入電流は発生しない。
【００４２】
しかしながら、実際は回路モジュールのオフリーク電流は無視することができないほど大きいので、初段スイッチのオン抵抗と回路モジュールの抵抗とで分割された中間電位までしか仮想電源線ＶＳＤの電位は上昇しない。特に、オフリーク電流は、常温条件下においては例えば１０ｍＡオーダーであるが、製造ばらつきにより回路モジュールを構成するトランジスタのスレッショルド電圧が低くなり、かつ、高温条件下（８０度程度）になれば例えば１Ａオーダーとなる。よって、仮想電源線ＶＳＤの電位を電源線ＶＤＤの電位まで引き上げるためには、電源線ＶＤＤと仮想電源線ＶＳＤとの間に複数のスイッチを設けて、これらのスイッチを段階的にオン状態として、仮想電源線ＶＳＤに供給される電流量を増やす必要がある。このとき、初段スイッチをオン状態とすることで流れる回路モジュールを充電するための電流よりも、中段スイッチをオン状態とすることで流れるオフリーク電流を原因とする突入電流の方が大きい。よって、中段スイッチをオン状態とすることで流れる突入電流を抑えることが重要となる。
【００４３】
また、オフリーク成分は定常的に流れるものであり、外部電源ＩＣなどのオフセットとして扱われるため、通常動作時のＩＲドロップは充放電電流を原因としている。一方、突入電流を考えた場合、オフリーク電流をふくめた差電流が生じるため、ＩＲドロップ値は必然的に大きくなる。
【００４４】
この突入電流に起因するＩＲドロップは、回路動作とは非同期に発生する。このため、ダイナミック回路のプリチャージ動作を妨げる場合があり、回路が遅延するのみならず、保持データが破壊される場合もある。ダイナミック回路の代表例としてはＳＲＡＭがある。ＳＲＡＭの場合、データを保持できる電圧を考慮すると、３００ｍＶ程度のＩＲドロップを許容することができる。しかし、この場合はデータを保持するだけで、ＳＲＡＭを動作させることはできない。つまり、読み出し・書き込み動作をするには、１００ｍＶ程度のＩＲドロップしか許容することができない。このＳＲＡＭの最低動作電圧にあわせて、高温リーク電流を考慮した突入電流の制御を実施した場合、図１３、図１４に示すように非常に多くのスイッチを設け、スイッチを段階的にオン状態とする制御が必要となる。
【００４５】
すなわち、図１３に示した半導体集積回路では、８段のスイッチＳＷ１０１〜ＳＷ１０８を時間的に分散させてオン状態とするため、回路モジュールＡを停止状態から動作状態とするまでに時間がかかるという問題があった。一方、電源線ＶＤＤと仮想電源線ＶＳＤとの間に接続されるスイッチの数を減らすと、回路モジュールＡを停止状態から動作状態とするまでに要する時間を短くすることができる。しかし、この場合は電源線ＶＤＤから回路モジュールＡに流れる突入電流が増大することで電源線ＶＤＤの電位が低下する。このため、電源線ＶＤＤと電源線ＶＳＳとの間に接続されている動作状態の回路モジュールＢの誤動作を引き起こすという問題があった。
【００４６】
そこで、本実施の形態にかかる半導体集積回路では、図１に示すように、回路領域ＰＤ１の中段スイッチ２２_１をＳＲＡＭ２６から離れた位置に配置している。つまり、回路領域ＰＤ１に設けられた中段スイッチ２２_１を、回路領域ＰＤ１のうちＳＲＡＭ２６と最も離れた頂点の近傍に配置している。このため、中段スイッチ２２_１近傍の電源線ＶＤＤから伝わる電圧降下は、ＳＲＡＭ２６近傍の電源線ＶＤＤに伝わるまでに、電源線ＶＤＤの配線抵抗や電源線ＶＤＤの周囲のデカップリング容量によって減衰する。よって、ＳＲＡＭ２６近傍の電源線ＶＤＤにおけるＩＲドロップを小さくすることができるので、ＳＲＡＭ２６近傍の電源線ＶＤＤの電圧をＳＲＡＭ２６の最低動作電圧よりも高い状態に維持することができる。また、本実施の形態にかかる半導体集積回路では、電源線ＶＤＤと仮想電源線ＶＳＤとの間、または仮想電源線ＶＳＤと電源線ＶＳＳとの間に３段のスイッチ、つまり初段スイッチ２１_１、中段スイッチ２２_１、および終段スイッチ２３_１を設けている。よって、時間的に分散させてオン状態とするスイッチの数を少なくすることができ、回路モジュール３５を停止状態から動作状態とするまでに必要とされる時間を短縮することができる。
【００４７】
なお、特許文献２に開示されている技術では、回路領域をオン状態とすることで発生する突入電流を排出するための経路を別に設けることで、動作状態にある回路の誤動作を防止している。しかしながら、特許文献２に開示されている技術では、突入電流を排出するための経路を別に設けるために、突入電流を排出するための配線（特許文献２に記載のＶＮＳ）や当該配線と接続される電極パッド（仮想グランド用パッド）を新たに設ける必要がある。ここで、十分なＥＳＤ耐圧を得るためには仮想グランド用パッドと実グランド用パッドおよび仮想グランド用パッドと実電源用パッドとの間にもＥＳＤ保護素子が必要となるため、チップサイズが増大する。これに対して本実施の形態にかかる半導体集積回路では、新たに配線や電極パッドを設ける必要がないため、チップサイズが増大することはない。
【００４８】
図５は半導体集積回路の比較例を示す図である。図５に示す半導体集積回路１０１の回路領域ＰＤ１０１は、図１に示した半導体集積回路１の回路領域ＰＤ１と対応している。図５に示す半導体集積回路１０１では、回路領域ＰＤ１０１が有する初段スイッチ１２１、中段スイッチ１２２、終段スイッチ１２３の配置が、図１に示した半導体集積回路１の初段スイッチ２１_１、中段スイッチ２２_１、終段スイッチ２３_１の配置と異なる。すなわち、図５に示した半導体集積回路１０１では、中段スイッチ１２２が回路領域ＰＤ１０１のうちＳＲＡＭ２６に近い場所に配置されている。これ以外は図１に示した半導体集積回路１と同様である。
【００４９】
図６は、図５に示す半導体集積回路１０１の動作を示すタイミングチャートである。
ｔ１のタイミングにおいて、制御信号１０がハイレベルからロウレベル（活性状態）に遷移すると、回路領域ＰＤ１０１の初段スイッチ（ＰＭＯＳトランジスタ）１２１がオン状態となる。これにより、初段スイッチ１２１を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ１０１が備える回路モジュールの寄生容量が充電される。このとき、電源線ＶＤＤから回路モジュールへ初段スイッチ１２１を介して突入電流ＩＶＤＤが流れる。また、この突入電流ＩＶＤＤが流れることで、中段スイッチ１２２近傍の電源線ＶＤＤの電位が低下する（つまり、ＩＲドロップが生じる）。
【００５０】
次に、ｔ２のタイミングにおいて、制御信号１１がハイレベルからロウレベル（活性状態）に遷移すると、回路領域ＰＤ１０１の中段スイッチ（ＰＭＯＳトランジスタ）１２２がオン状態となる。これにより、中段スイッチ１２２を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ１０１が備える回路モジュールの寄生容量が充電され、また当該回路モジュールにオフリーク電流も流れる。このとき、電源線ＶＤＤから回路モジュールへ中段スイッチ１２２を介して再び突入電流ＩＶＤＤが流れる。また、この突入電流ＩＶＤＤが流れることで、中段スイッチ１２２近傍の電源線ＶＤＤの電位が低下する（つまり、ＩＲドロップが生じる）。
【００５１】
このとき、図５に示した半導体集積回路１０１では、中段スイッチ１２２が回路領域ＰＤ１０１のうちＳＲＡＭ２６に近い場所に配置されているため、ＳＲＡＭ２６近傍の電源線ＶＤＤの電位がＳＲＡＭの最低動作電圧よりも低くなる。つまり、図５に示した半導体集積回路１０１では、ＳＲＡＭ２６と中段スイッチ１２２の距離が近いため、中段スイッチ１２２近傍の電源線ＶＤＤから伝わる電圧降下が電源線ＶＤＤの配線抵抗や電源線ＶＤＤの周囲のデカップリング容量によって減衰することなく、ＳＲＡＭ２６近傍の電源線ＶＤＤに伝わる。このため、ＳＲＡＭ２６近傍の電源線ＶＤＤの電位がＳＲＡＭの最低動作電圧よりも低くなるため、ＳＲＡＭ２６が誤動作するおそれがある。
【００５２】
図７は、本発明の効果を説明するための図である。図７では、回路領域ＰＤ１の中段スイッチ２２_４を中心として、同心円状にＩＲドロップの大きさを示している。つまり、円５１の範囲内は３００ｍＶのＩＲドロップが生じる領域、円５２の範囲内は２００ｍＶのＩＲドロップが生じる領域、円５３の範囲内は１００ｍＶのＩＲドロップが生じる領域である。本実施の形態にかかる半導体集積回路１では、ＳＲＡＭ２６が円５３（１００ｍＶのＩＲドロップが生じる領域）の範囲外となるように中段スイッチ２２_４を配置しているので、中段スイッチ２２_４がオン状態となることで生じるＩＲドロップにより、ＳＲＡＭ２６が誤動作することを防ぐことができる。
【００５３】
なお、図７ではＩＲドロップの大きさを同心円状の等電位線で簡易的に示したが、ＩＲドロップの大きさは電源線ＶＤＤ、ＶＳＤ、ＶＳＳの配線状態に依存するため、ＩＲドロップの等電位線は実際には図７に示した場合よりも複雑な形状となる。
【００５４】
以上で説明したように、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。
【００５５】
実施の形態２
次に、本発明の実施の形態２について説明する。図８〜図１０は、本実施の形態にかかる半導体集積回路を説明するための図である。図８〜図１０に示す本実施の形態にかかる半導体集積回路では、ＳＲＡＭの配置と中段スイッチの配置が、実施の形態１に示した半導体集積回路と異なる。これ以外は実施の形態１で説明した半導体集積回路と同様であるので、重複した説明は省略する。なお、図８〜図１０では、図の簡略化のために各回路領域、複数のＳＲＡＭ、および中段スイッチの配置のみを示し、制御回路、初段スイッチ、および終段スイッチ等を省略している。
【００５６】
図８は、本実施の形態にかかる半導体集積回路２を示す図である。図８に示す半導体集積回路２は、回路領域ＰＤ１０〜ＰＤ１４を有する。回路領域ＰＤ１１にはＳＲＡＭ６１が配置され、回路領域ＰＤ１４にはＳＲＡＭ６２が配置されている。このように、２つのＳＲＡＭ６１、６２が配置されている半導体集積回路では、回路領域ＰＤ１３に中段スイッチ６６を配置する際に、次のように配置する。
【００５７】
すなわち、２つのＳＲＡＭ６１、６２が有する仮想的な中心点同士を結ぶ線分６３の垂直二等分線６４と回路領域ＰＤ１３を構成する辺との交点のうちＳＲＡＭ６１、６２と離れている方の交点６５の近傍に中段スイッチ６６を配置する。このように中段スイッチ６６を配置することで、中段スイッチ６６とＳＲＡＭ６１、６２との距離を離すことができる。よって、中段スイッチ６６がオン状態となる際にＳＲＡＭ６１、６２が受けるＩＲドロップの影響を小さくすることができる。ここで、例えば、線分６３の始点と終点はＳＲＡＭ６１、６２の中心点とすることができる。
【００５８】
図９は、本実施の形態にかかる半導体集積回路３を示す図である。図９に示す半導体集積回路３は、回路領域ＰＤ２０〜ＰＤ２４を有する。回路領域ＰＤ２１にはＳＲＡＭ７１が配置され、回路領域ＰＤ２４にはＳＲＡＭ７２、７３が配置されている。このように、３つのＳＲＡＭ７１〜７３が配置されている半導体集積回路では、回路領域ＰＤ２３に中段スイッチ７７を配置する際に、３つのＳＲＡＭ７１〜７３を通る円７５の中心点７６の近傍に配置する。このように中段スイッチ７７を配置することで、中段スイッチ７７とＳＲＡＭ７１〜７３との距離を離すことができる。よって、中段スイッチ７７がオン状態となる際にＳＲＡＭ７１〜７３が受けるＩＲドロップの影響を小さくすることができる。
【００５９】
図１０は、本実施の形態にかかる半導体集積回路４を示す図である。図１０に示す半導体集積回路４は、回路領域ＰＤ３０〜ＰＤ３４を有する。回路領域ＰＤ３１にはＳＲＡＭ８１が配置され、回路領域ＰＤ３２にはＳＲＡＭ８２が配置され、回路領域ＰＤ３４にはＳＲＡＭ８３、８４が配置されている。このように、４つのＳＲＡＭ８１〜８４が配置されている半導体集積回路では、回路領域ＰＤ３３に中段スイッチ８７を配置する際に、４つのＳＲＡＭ８１〜８４を通る円８５の中心点８６の近傍に配置する。このように中段スイッチ８７を配置することで、中段スイッチ８７とＳＲＡＭ８１〜８４との距離を離すことができる。よって、中段スイッチ８７がオン状態となる際にＳＲＡＭ８１〜８４が受けるＩＲドロップの影響を小さくすることができる。なお、５つ以上のＳＲＡＭが配置されている場合も同様に、ＳＲＡＭを通る円の中心点の近傍に中段スイッチを配置することができる。
【００６０】
また、３つ以上のＳＲＡＭが配置されている場合、各ＳＲＡＭの重心の近傍に中段スイッチを配置してもよい。また、図８〜図１０に示した例では、幾何学的に中段スイッチの配置を示したが、中段スイッチをオン状態とすることで発生するＩＲドロップの影響は、電源線ＶＤＤ、ＶＳＤ、ＶＳＳの配線状態に影響される。よって、上記の「近傍に配置する」とは、電源線ＶＤＤ、ＶＳＤ、ＶＳＳの配線状態の影響を考慮して中段スイッチの位置を決定することを意味する。
【００６１】
具体的には、例えば図８に示した半導体集積回路２において、中段スイッチ６６が配置される位置をＳＲＡＭ６１寄りにすることでＳＲＡＭ６２が受けるＩＲドロップの影響を低減でき、且つ中段スイッチ６６が配置される位置をＳＲＡＭ６１寄りにしてもＳＲＡＭ６１が受けるＩＲドロップが大きく変化しない場合は、中段スイッチ６６をＳＲＡＭ６１寄りに配置してもよい。
【００６２】
上記例は一例であり、本実施の形態にかかる半導体集積回路では、ＳＲＡＭの幾何学的な配置と、電源線ＶＤＤ、ＶＳＤ、ＶＳＳの配線状態とを考慮し、中段スイッチがオン状態となった際にＳＲＡＭに与えるＩＲドロップの影響を低減することができる位置に中段スイッチを配置することができる。
【００６３】
以上で説明したように、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。
【００６４】
実施の形態３
次に、本発明の実施の形態３について説明する。
図１１は、本発明の実施の形態３にかかる半導体集積回路を説明するための図である。本実施の形態にかかる半導体集積回路５は、回路領域ＰＤ４０、回路領域ＰＤ４１、回路領域ＰＤ４２、回路領域ＰＤ４３、および回路領域ＰＤ４４を有する。回路領域ＰＤ４０は、常に電源が供給される領域である。回路領域ＰＤ４０には、制御回路９５が設けられている。本実施の形態にかかる半導体集積回路５では、回路領域ＰＤ４１〜ＰＤ４４以外の領域を回路領域ＰＤ４０としている。回路領域ＰＤ４１〜ＰＤ４４は、回路領域ＰＤ４１〜ＰＤ４４を使用しないタイミングにおいて、それぞれの回路領域の電源をオフ状態にすることができる領域である。
【００６５】
回路領域ＰＤ４０〜ＰＤ４４には、半導体集積回路５の外部に設けられた電源ＩＣ（不図示）などから電源線ＶＤＤ、ＶＳＳを介して電源が供給される。ここで、電源線ＶＤＤは高位側の電源線であり、電源線ＶＳＳは低位側の電源線である。電源線ＶＳＳは典型的には接地線ＧＮＤである。また、回路領域ＰＤ４１〜ＰＤ４４には、仮想電源線ＶＳＤが設けられている。例えば、電源線ＶＤＤ、ＶＳＳ、ＶＳＤはそれぞれ半導体集積回路５においてメッシュ状に配線されている。
【００６６】
回路領域ＰＤ４３には、電源線ＶＤＤと仮想電源線ＶＳＤとの間、または仮想電源線ＶＳＤと電源線ＶＳＳとの間にそれぞれ、初段スイッチ２１_５、中段スイッチ２２ａ、２２ｂ、複数の終段スイッチ２３_５、および選択回路９１が設けられている。初段スイッチ２１_５は、制御回路９５から供給される制御信号９７に応じてオン状態とオフ状態とを切り替える。
【００６７】
選択回路９１は、選択信号９６に応じて制御回路９５から供給される制御信号９８を、中段スイッチ２２ａまたは２２ｂに出力する。具体的には、選択回路９１は、選択信号９６の選択ビットが"０"である場合、制御回路９５から供給される制御信号９８を中段スイッチ２２ｂに供給し、選択信号９６の選択ビットが"１"である場合、制御回路９５から供給される制御信号９８を中段スイッチ２２ａに供給する。
【００６８】
中段スイッチ２２ａは、制御回路９５から供給される制御信号９８に応じてオン状態とオフ状態とを切り替える。中段スイッチ２２ｂは、制御回路９５から供給される制御信号９８に応じてオン状態とオフ状態とを切り替える。終段スイッチ２３_５は、制御回路９５から供給される制御信号９９に応じてオン状態とオフ状態とを切り替える。図１１に示す半導体集積回路では、終段スイッチ２３_５が複数設けられており、複数の終段スイッチ２３_５に制御信号９９が同時に供給されるように構成されている。
【００６９】
ここで、中段スイッチ２２ａ、２２ｂはそれぞれ、初段スイッチ２１_５よりもオン抵抗が低いトランジスタ（トランジスタサイズが大きいトランジスタ）で構成されている。また、終段スイッチ２３_５は、中段スイッチ２２ａ、２２ｂよりもオン抵抗が低いトランジスタで構成されている。図１１に示す例の場合、終段スイッチ２３_５のオン抵抗とは、制御信号９９が供給される終段スイッチを全て並列に接続した際のオン抵抗である。なお、図１１では終段スイッチ２３_５を複数設けた場合を例示したが、終段スイッチは一つのスイッチで構成してもよい。
【００７０】
また、初段スイッチ２１_５、中段スイッチ２２ａ、２２ｂ、終段スイッチ２３_５には、例えば図２に示したようにＰＭＯＳトランジスタを用いてもよく、図３に示したようにＮＭＯＳトランジスタを用いてもよい。以下では、初段スイッチ２１_５、中段スイッチ２２ａ、２２ｂ、複数の終段スイッチ２３_５にＰＭＯＳトランジスタを用いた場合について説明する。
【００７１】
また、半導体集積回路５が備える回路領域ＰＤ４１には、初段スイッチ２１_１、中段スイッチ２２_１、および複数の終段スイッチ２３_１が設けられている。回路領域ＰＤ４２には、初段スイッチ２１_２、中段スイッチ２２_２、および複数の終段スイッチ２３_２が設けられている。回路領域ＰＤ４４には、初段スイッチ２１_４、中段スイッチ２２_４、および複数の終段スイッチ２３_４が設けられている。また、回路領域ＰＤ４１にはＳＲＡＭ９２が設けられており、回路領域ＰＤ４４にはＳＲＡＭ９３が設けられている。
【００７２】
本実施の形態にかかる半導体集積回路５では、中段スイッチ２２ａは、回路領域ＰＤ４３をＳＲＡＭ９２とＳＲＡＭ９３とを結ぶ線分の垂直二等分線で分割した領域のうち、ＳＲＡＭ９３と離れている方の領域に配置されている。同様に、中段スイッチ２２ｂは、回路領域ＰＤ４３をＳＲＡＭ９２とＳＲＡＭ９３とを結ぶ線分の垂直二等分線で分割した領域のうち、ＳＲＡＭ９２と離れている方の領域に配置されている。
【００７３】
また、例えば、中段スイッチ２２ａは、回路領域ＰＤ４３のうちＳＲＡＭ９３と最も離れた頂点の近傍に配置されていてもよい（なお、図１１では、ＳＲＡＭ９３と最も離れた頂点の近傍ではない位置に中段スイッチ２２ａが配置されている場合を例示している）。また、中段スイッチ２２ｂは、回路領域ＰＤ４３のうちＳＲＡＭ９２と最も離れた頂点の近傍に配置されていてもよい（図１１では、ＳＲＡＭ９２と最も離れた頂点の近傍に中段スイッチ２２ｂが配置されている場合を例示している）。
【００７４】
制御回路９５はシーケンサを有する。シーケンサは、ＰＤ４３を起動する際に、初段スイッチ２１_５、中段スイッチ２２ａまたは２２ｂ、終段スイッチ２３_５の順に各スイッチがオン状態となるように、制御信号９７、９８、９９を各スイッチのゲート端子に出力する。ここで、制御回路９５に示す"ＰＤ４３"の"０"は、ＰＤ４３の初段スイッチ２１_５を制御する制御信号９７を出力する端子、"１"はＰＤ４３の中段スイッチ２２ａまたは２２ｂを制御する制御信号９８を出力する端子、"２"はＰＤ４３の終段スイッチ２３_５を制御する制御信号９９を出力する端子、"Ｓ"は選択回路９１を制御する選択信号９６を出力する端子である。なお、"０"、"１"、"２"の表記については回路領域ＰＤ４１、ＰＤ４２、ＰＤ４４についても同様である。
【００７５】
次に、本実施の形態にかかる半導体集積回路の動作について、図１２に示すタイミングチャートを用いて説明する。なお、以下では各回路領域ＰＤ４１〜ＰＤ４４の電源線ＶＤＤと仮想電源線ＶＳＤとの間にＰＭＯＳトランジスタが設けられている構成（図２参照）について説明するが、各回路領域ＰＤ４１〜ＰＤ４４の仮想電源線ＶＳＤと電源線ＶＳＳとの間にＮＭＯＳトランジスタを設けた構成（図３参照）の動作についても同様である。
【００７６】
また、以下では、回路領域ＰＤ４１、ＰＤ４３、ＰＤ４４のそれぞれに電源が供給されている場合と電源が遮断されている場合との組み合わせで構成される各動作モードについて説明する。ここで、各回路領域に電源が供給されている場合を"１"、電源が遮断されている場合を"０"として、動作モードを表記する。例えば、図１２に示すタイミングチャートのｔ１０〜ｔ１１では、回路領域ＰＤ４１がオン状態、回路領域ＰＤ４３がオフ状態、回路領域ＰＤ４４がオフ状態であり、この時の動作モードを（ＰＤ４１、ＰＤ４３、ＰＤ４４）＝（１００）と記載する。
【００７７】
また、ＰＤ４３の制御信号９７、９８、９９が"０"の時に各スイッチがオフ状態となり、"１"の時に各スイッチがオン状態となるものとする。例えば、図１２に示すタイミングチャートのｔ１０〜ｔ１１では、制御信号９７が"０"（初段スイッチ２１_５がオフ状態）、制御信号９８が"０"（中段スイッチ２２ａまたは２２ｂがオフ状態）、制御信号９９が"０"（終段スイッチ２３_５がオフ状態）であり、このときのＰＤ４３の制御信号を（０００）と記載する。
【００７８】
初期状態では動作モードが（１００）であるので、回路領域ＰＤ４１のみに電源が供給されている。その後、ｔ１１のタイミングにおいて、動作モードが（１１０）、つまり回路領域ＰＤ４１、ＰＤ４３に電源が供給され、回路領域ＰＤ４４に電源が供給されない動作モードに設定されると、ＰＤ４３の制御信号が（１００）となり、制御信号９７が活性状態となる。これにより、回路領域ＰＤ４３の初段スイッチ２１_５がオン状態となり、初段スイッチ２１_５を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ４３が備える回路モジュールの寄生容量が充電される。このとき、電源線ＶＤＤから回路モジュールへ初段スイッチ２１_５を介して突入電流が流れる。この突入電流が流れることで、回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤ、ＶＳＤの電位が低下する（つまり、ＩＲドロップが生じる）。また、回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤの電位も低下する。このとき、回路領域ＰＤ４４の電源が遮断されているので、ＳＲＡＭ９３近傍の電源線ＶＳＤの電位は低レベルのままとまる。
【００７９】
回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤ、ＶＳＤの電位および回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤの電位は、ＩＲドロップにより一時的に降下した後、外部電源ＩＣなどからの電荷供給を受けることで元の電位まで回復する。
【００８０】
次に、ｔ１２のタイミングにおいて、ＰＤ４３の制御信号が（１１０）となり、制御信号９７、９８が活性状態となる。このとき、選択回路９１を制御する選択信号９６は"０"であるので、中段スイッチ２２ｂに制御信号９８が供給される。活性状態の制御信号９８が供給されると、中段スイッチ２２ｂがオン状態となり、中段スイッチ２２ｂを介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ４３が備える回路モジュールの寄生容量が充電され、また回路モジュールにオフリーク電流も流れる。このとき、電源線ＶＤＤから回路モジュールへ中段スイッチ２２ｂを介して再び突入電流が流れる。
【００８１】
しかし、この場合に選択された中段スイッチ２２ｂは、動作中のＳＲＡＭ９２から離れているほうの中段スイッチ２２ｂであるため、回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤ、ＶＳＤの電位は、ＳＲＡＭの最低動作電圧よりも低くはならない。一方、回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤは、選択された中段スイッチ２２ｂと距離が近いためＳＲＡＭの最低動作電圧よりも低い値となる。しかし、この場合、ＳＲＡＭ９３は停止状態であるので、ＳＲＡＭ９３はＩＲドロップの影響を受けない。
【００８２】
ｔ１３のタイミングにおいて、ＰＤ４３の制御信号が（１１１）となり、制御信号９７、９８、９９が活性状態となる。これにより、回路領域ＰＤ４３の終段スイッチ２３_５がオン状態となり、終段スイッチ２３_５を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続される。このとき、ＰＤ４３の回路モジュールの寄生容量は既に充電されているので、回路モジュールには極めて小さい突入電流のみが流れる。オン抵抗が小さい終段スイッチ２３_５がオン状態となることで、ＰＤ４３の回路モジュールには十分な電流が供給される。
【００８３】
ｔ１４のタイミングにおいて動作モードが（１１１）、つまり回路領域ＰＤ４１、ＰＤ４３、ＰＤ４４に電源が供給される動作モードに設定されると、回路領域ＰＤ４４に電源が供給されて回路領域ＰＤ４４の電源線ＶＳＤの電位が上昇する。
【００８４】
ｔ１５のタイミングにおいて動作モードが（１０１）、つまり回路領域ＰＤ４１、ＰＤ４４に電源が供給され、回路領域ＰＤ４３に電源が供給されない動作モードに設定されると、回路領域ＰＤ４３への電源の供給が遮断されて回路領域ＰＤ４３の電源線ＶＳＤの電位が低下する。このとき、回路領域ＰＤ４３の選択回路９１を制御する選択信号９６が"０"から"１"となる。
【００８５】
ｔ１６のタイミングにおいて動作モードが（００１）、つまり回路領域ＰＤ４４に電源が供給され、回路領域ＰＤ４１、ＰＤ４３に電源が供給されない動作モードに設定されると、回路領域ＰＤ４１への電源の供給が遮断されて回路領域ＰＤ４１の電源線ＶＳＤの電位が低下する。
【００８６】
ｔ１７のタイミングにおいて、動作モードが（０１１）、つまり回路領域ＰＤ４３、ＰＤ４４に電源が供給され、回路領域ＰＤ４１に電源が供給されない動作モードに設定されると、ＰＤ４３の制御信号が（１００）となり、制御信号９７が活性状態となる。これにより、回路領域ＰＤ４３の初段スイッチ２１_５がオン状態となり、初段スイッチ２１_５を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ４３が備える回路モジュールの寄生容量が充電される。このとき、電源線ＶＤＤから回路モジュールへ初段スイッチ２１_５を介して突入電流が流れる。この突入電流が流れることで、回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤ、ＶＳＤの電位が低下する（つまり、ＩＲドロップが生じる）。また、回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤの電位も低下する。このとき、回路領域ＰＤ４１の電源が遮断されているので、ＳＲＡＭ９２近傍の電源線ＶＳＤの電位は低レベルのままとまる。
【００８７】
回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤ、ＶＳＤの電位および回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤの電位は、ＩＲドロップにより一時的に降下した後、外部電源ＩＣなどからの電荷供給を受けることで元の電位まで回復する。
【００８８】
次に、ｔ１８のタイミングにおいて、ＰＤ４３の制御信号が（１１０）となり、制御信号９７、９８が活性状態となる。このとき、選択回路９１を制御する選択信号９６は"１"であるので、中段スイッチ２２ａに制御信号９８が供給される。活性状態の制御信号９８が供給されると、中段スイッチ２２ａがオン状態となり、中段スイッチ２２ａを介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続されて、回路領域ＰＤ４３が備える回路モジュールの寄生容量が充電され、また回路モジュールにオフリーク電流も流れる。このとき、電源線ＶＤＤから回路モジュールへ中段スイッチ２２ａを介して再び突入電流が流れる。
【００８９】
しかし、この場合に選択された中段スイッチ２２ａは、動作中のＳＲＡＭ９３から離れているほうの中段スイッチ２２ａであるため、回路領域ＰＤ４４のＳＲＡＭ９３近傍の電源線ＶＤＤ、ＶＳＤの電位は、ＳＲＡＭの最低動作電圧よりも低くはならない。一方、回路領域ＰＤ４１のＳＲＡＭ９２近傍の電源線ＶＤＤは、選択された中段スイッチ２２ａと距離が近いためＳＲＡＭの最低動作電圧よりも低い値となる。しかし、この場合、ＳＲＡＭ９２は停止状態であるので、ＳＲＡＭ９２はＩＲドロップの影響を受けない。
【００９０】
ｔ１９のタイミングにおいて、ＰＤ４３の制御信号が（１１１）となり、制御信号９７、９８、９９が活性状態となる。これにより、回路領域ＰＤ４３の終段スイッチ２３_５がオン状態となり、終段スイッチ２３_５を介して電源線ＶＤＤと仮想電源線ＶＳＤとが接続される。このとき、回路モジュールの寄生容量は既に充電されているので、回路モジュールには極めて小さい突入電流のみが流れる。オン抵抗が小さい終段スイッチ２３_５がオン状態となることで、回路モジュールには十分な電流が供給される。
【００９１】
以上で説明したように、本実施の形態にかかる半導体集積回路では、複数の中段スイッチを配置し、この中段スイッチのうち、動作しているＳＲＡＭから離れている方の中段スイッチを選択回路９１を用いて選択することで、中段スイッチがオン状態となったときにＳＲＡＭに与えるＩＲドロップの影響を低減することができる。よって、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。
【００９２】
なお、本実施の形態では、２つの中段スイッチ２２ａ、２２ｂと、２つのＳＲＡＭ９２、９３が配置されている場合について説明したが、配置する中段スイッチの数は少なくとも２つ以上であればよく、また配置するＳＲＡＭの数も少なくとも２つ以上であればよい。また、本発明は、微細化プロセスが９０ｎｍ世代以降の半導体集積回路に適用されることが好ましい。例えばこの世代では、電源電圧が例として１．０Ｖであり、電圧降下に対するマージンが少なくなっているため、この電圧降下に対するケアが必要となるからである。
【００９３】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００９４】
１、２、３、４、５ 半導体集積回路
１０、１１、１２  制御信号
２１_１〜２１_５  初段スイッチ
２２_１〜２２_５  中段スイッチ
２３_１〜２３_５  後段スイッチ
２５  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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