(57)【要約】【課題】ラインセンサにおいて、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上する。【解決手段】複数の画素を１次元に配列してなる画素部１２０を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するラインセンサ１００において、該画素Ｐａは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを備え、複数の増幅トランジスタの各々で増幅された信号電圧を複数の画素信号として並列出力し、この並列出力された複数の画素信号の信号レベルを平均化して得られる平均値を、各画素の画素値として出力する。【選択図】図１
2012186740.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を配列してなる画素アレイ部を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力する固体撮像装置であって、
該画素は、
入射光を光電変換して信号電荷を発生する光電変換素子と、
該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅器とを備え、
該複数の増幅器の各々で増幅された信号電圧を、複数の画素信号として並列出力するよう構成した、固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
前記画素アレイ部は、前記複数の画素を１方向に配列してなる１次元画素アレイ部である、固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
前記画素毎に設けられ、該画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、
前記画素は、
前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部と該光電変換素子との間に接続され、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタと、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記増幅器を構成する増幅トランジスタとを備え、
該増幅トランジスタの一端は、電源に接続され、
該増幅トランジスタの他端は、対応する読出し信号線に接続され、
該増幅トランジスタのゲートは、該電荷蓄積部に接続されている、固体撮像装置。
【請求項４】
請求項２に記載の固体撮像装置において、
前記画素毎に設けられ、該画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、
前記画素は、
前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記増幅器を構成する増幅トランジスタとを備え、
該増幅トランジスタの一端は、電源に接続され、
該増幅トランジスタの他端は、対応する読出し信号線に接続され、
該増幅トランジスタのゲートは、該電荷蓄積部に接続されている、固体撮像装置。
【請求項５】
請求項１に記載の固体撮像装置において、
前記画素から並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する信号処理回路を備えた、固体撮像装置。
【請求項６】
請求項５に記載の固体撮像装置において、
前記信号処理回路は、
前記複数の読出し信号線の各々に対応して設けられた複数の容量素子を備え、各容量素子の一端を共通ノードに接続し、各容量素子の他端に、対応する読出し信号線からの画素信号が印加され、該共通ノードの電圧レベルを、前記複数の画素信号の信号レベルの平均値とするアナログ演算回路を含む、固体撮像装置。
【請求項７】
請求項５に記載の固体撮像装置において、
前記信号処理回路は、
前記画素から並列出力される複数の画素信号をＡＤ変換により複数のデジタル画素信号に変換するＡＤ変換回路と、
該ＡＤ変換回路から出力される複数のデジタル画素信号の平均値を演算して、該平均値を各画素の画素値として出力するデジタル演算回路とを含む、固体撮像装置。
【請求項８】
請求項１に記載の固体撮像装置において、
前記画素から並列出力される複数の画素信号の信号レベルのメディアン値を各画素の画素値として出力する信号処理回路を備えた、固体撮像装置。
【請求項９】
請求項８に記載の固体撮像装置において、
前記信号処理回路は、
前記画素から並列出力される複数の画素信号をＡＤ変換により複数のデジタル画素信号に変換するＡＤ変換回路と、
該ＡＤ変換回路から出力される複数のデジタル画素信号のメディアン値を演算して、該メディアン値を各画素の画素値として出力するデジタル演算回路とを含む、固体撮像装置。
【請求項１０】
請求項１に記載の固体撮像装置において、
前記画素アレイ部は、前記複数の画素をマトリクス状に配列してなる２次元画素アレイ部である、固体撮像装置。
【請求項１１】
請求項１０に記載の固体撮像装置において、
前記画素列毎に複数設けられ、各画素列を構成する画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、
前記画素は、
前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部と該光電変換素子との間に接続され、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタと、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記増幅器を構成する増幅トランジスタと、
該増幅トランジスタの一端と電源との間に接続され、前記画素アレイ部における画素行を選択する選択トランジスタとを備え、
該増幅トランジスタの他端は、対応する読出し信号線に接続され、
該増幅トランジスタのゲートは、該電荷蓄積部に接続されている、固体撮像装置。
【請求項１２】
請求項１０に記載の固体撮像装置において、
前記画素列毎に複数設けられ、各画素列を構成する画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、
前記画素は、
前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、
該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、
前記増幅器を構成する増幅トランジスタと、
該増幅トランジスタの一端と電源との間に接続され、前記画素アレイ部における画素行を選択する選択トランジスタとを備え、
該増幅トランジスタの他端は、対応する読出し信号線に接続され、
該増幅トランジスタのゲートは、該電荷蓄積部に接続されている、固体撮像装置。
【請求項１３】
固体撮像装置の特性を最適化する最適化処理を行う最適化方法であって、
該固体撮像装置は、複数の画素を配列してなる画素アレイ部を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するよう構成されており、
該画素は、
入射光を光電変換して信号電荷を発生する光電変換素子と、
該光電変換素子で発生した信号電荷に応じた信号電圧を増幅するＮ個（Ｎは自然数）の増幅器とを備え、
該Ｎ個の増幅器の各々で増幅された信号電圧を、Ｎ個の画素信号として並列出力するよう構成されており、
該最適化処理は、
該画素におけるＫ（１≦Ｋ≦Ｎ）番目の増幅器からの画素信号により得られる画像に基づいて、各画素における何番目の増幅器の特性が最適であるかを検出するステップと、
該特性が最適であると検出された増幅器に電源が供給されるよう、該画素内での結線を行うステップとを含む、最適化方法。
【請求項１４】
固体撮像装置の特性を最適化する最適化処理を行う最適化方法であって、
該固体撮像装置は、複数の画素を配列してなる画素アレイ部と、該画素アレイ部に電源を供給するための画素電源供給層を有し、
該画素アレイ部を搭載した第１基板と、該画素部の画素に電源を供給する画素電源供給層を形成した第２基板とは、絶縁性部材を介して対向するよう配置されており、
該最適化処理は、
該画素アレイ部における複数の画素の各々毎に、Ｋ（１≦Ｋ≦Ｎ）番目の増幅器からの画素信号により得られる画像に基づいて、各画素における何番目の増幅器の特性が最適であるかを検出するステップと、
該特性が最適であると検出された増幅器に電源が供給されるよう、該画素内での結線を行うステップとを含む、最適化方法。
【請求項１５】
請求項１４に記載の最適化方法において、
前記画素における選択トランジスタの電源側端子と前記画素電源供給層との接続は、各画素における各増幅トランジスタが駆動するよう、スルーホールを用いて行われる、最適化方法。
【請求項１６】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１に記載の固体撮像装置である電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、最適化方法、及び電子情報機器に関し、特に、ＣＭＯＳイメージセンサ等の固体撮像装置から出力される画素信号のランダムノイズを除去するための構成に関するものである。
【背景技術】
【０００２】
従来から、ランダムノイズに対する対策を施した固体撮像装置があり、例えば、特許文献１には、ＣＭＯＳイメージセンサにおいて、画素アレイ部で生成される同一の映像信号を異なる経路を通して読み出し、その読み出した複数の映像信号を用いてランダムノイズ除去を行うものが開示されている。
【０００３】
この特許文献１に開示のＣＭＯＳイメージセンサでは、非破壊読み出し型の画素回路で複数回の高速読み出しを行うことなくランダムノイズ除去を行い、また、動きのある被写体の画質を改善している。
【０００４】
図１６及び図１７は、この特許文献１に開示の固体撮像装置を説明する図であり、図１６は、固体撮像装置の回路構成を示し、図１７は、この固体撮像装置における画素の構成を示している。
【０００５】
このＣＭＯＳイメージセンサ１０は、多数の画素１Ａを２次元配列で配置してなる画素アレイ部１と、画素アレイ部１の各画素を垂直方向に走査する垂直走査回路（図示せず）と、画素アレイ部１の各画素列毎に設けられた垂直信号線２と、各垂直信号線２に定電流を供給する定電流源３と、各垂直信号線２に出力される画素信号をサンプルホールドし、固定パターンノイズの除去等を行う２つの出力回路６Ａ、６Ｂと、各出力回路６Ａ、６Ｂを水平方向に走査して画素信号を出力する水平走査回路５Ａ、５Ｂとを有している。
【０００６】
画素１Ａは、図１７に示すように、光電変換素子であるフォトダイオード（ＰＤ）１０と、４つの画素トランジスタ、具体的には転送トランジスタ１１、増幅トランジスタ１２、選択トランジスタ１３、リセットトランジスタ１４とを有し、アクティブピクセル回路を構成するものである。
【０００７】
ここで、ＰＤ１０は、光電変換によって信号電荷を生成して蓄積し、転送トランジスタ１１は、垂直走査回路からの転送パルスΦＴＸｍに基づいて、ＰＤ１０に蓄積されている信号電荷をフローティングディフュージョン部（ＦＤ部）１５に転送するものである。
【０００８】
また、増幅トランジスタ１２は、ゲートがＦＤ部１５とつながっており、転送されてくる信号電荷の量に応じて変動するＦＤ部１５の電位を電気信号（画素信号）に変換するものである。選択トランジスタ１３は、垂直走査回路からの行選択パルスΦＳＥＬｍに基づいて、画素信号を読み出すべき画素を行単位で選択するものである。
【０００９】
また、リセットトランジスタ１４は、垂直走査回路からのリセットパルスΦＲＳＴｍに基づいて、ＦＤ部１５の電位をＶｄｄにリセットするものである。
【００１０】
また、上記出力回路６Ａ、６Ｂは、垂直信号線２の両側に設けられ、これらは同一の回路構成を有し、画素アレイ部１によって撮影された同一の映像信号（画素信号）を読み出して出力するものである。これらの出力回路６Ａ及び６Ｂは、それぞれ垂直信号線２毎に設けられ、画素信号のサンプルホールドを行う列信号処理部を有している。
【００１１】
なお、各出力回路６Ａ、６Ｂは共通の構成を有するものであるので、共通の構成要素は同一の符号で示している。
【００１２】
上記列信号処理部は、各画素のリセットレベルと信号レベルとの差分をとることによりノイズ除去を行うＣＤＳ（相関二重サンプリング）回路を含むものであり、クランプ用キャパシタ６１、クランプスイッチ６２、サンプルホールドスイッチ６３、サンプルホールド用キャパシタ６４、出力アンプ部６５、及び出力選択スイッチ６６を有している。
【００１３】
クランプ用キャパシタ６１は、垂直信号線２を通して各画素のリセットレベルのサンプル信号と信号レベルのサンプル信号を順次入力するものである。
【００１４】
クランプスイッチ６２は、図示しないタイミングジェネレータからのクランプパルスΦＣＬＰ１、ΦＣＬＰ２によって制御され、クランプ用キャパシタ６１にリセットレベルのサンプル信号が入力された時点でクランプ用キャパシタ６１の出力を所定のクランプ電圧レベルＶｃｌｐにクランプするものである。
【００１５】
すなわち、このクランプスイッチ６２によってクランプ用キャパシタ６１の出力側がクランプ電圧レベルＶｃｌｐにクランプされた状態では、クランプ用キャパシタ６１の入力側と出力側が異なる電位に保持され、次にクランプ用キャパシタ６１の入力側に信号レベルのサンプル信号が入力されることにより、入力側での電位変動が出力側の電位変動を招き、この電位変動をサンプルホールドスイッチ６３及びサンプルホールド用キャパシタ６４によってサンプルホールドする構成となっている。
【００１６】
サンプルホールドスイッチ６３は、サンプルホールドパルスΦＳＨ１、ΦＳＨ２に基づいて、クランプスイッチ６２によるクランプ後にクランプ用キャパシタ６１に信号レベルのサンプル信号が入力された時点でクランプ用キャパシタ６１の出力値をサンプルホールド用キャパシタ６４に出力し、サンプルホールド用キャパシタ６４は、このクランプ用キャパシタ６１の出力値をホールドする。
【００１７】
出力選択スイッチ６６は、サンプルホールド用キャパシタ６４のサンプル信号値を水平信号線７を通して出力アンプ部６５に順次出力するものであり、水平走査回路５Ａ、５Ｂからの水平同期パルスΦＨＳＷｎによって制御される。
【００１８】
出力アンプ部６５は、演算増幅器６５Ａの負帰還ループにキャパシタ６５Ｂとリセットスイッチ６５Ｃの並列回路を挿入したものである。水平同期パルスに基づいて出力されるサンプルホールド用キャパシタ６４からの放電信号をキャパシタ６５Ｂで波形変換し、水平同期パルスΦＨＳＷｎに対応するリセットパルスΦＯＰＲＳＴｎによってリセットスイッチ６５Ｃで開閉制御しながら、映像信号を出力する。
【００１９】
このような構成のＣＭＯＳイメージセンサは、１つの画素アレイ部１から異なる経路で信号を読み出す２つの出力回路６Ａ、６Ｂによって出力される２つの映像信号を、後段の信号処理回路によってＡ／Ｄ変換してＤＳＰ（デジタルシグナルプロセッサ）に入力し、２つの映像信号の加算平均等の処理を行うことにより、ランダムノイズの除去を行うものである。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００４−１６５９１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記特許文献１に開示の従来のＣＭＯＳイメージセンサでは、複数の読出しカラム回路を持ちランダムノイズを抑制するので、読出しカラム回路に起因するノイズは低減することができるが、画素のＳＦアンプ、つまり増幅トランジスタからのノイズを抑圧することができず、この画素ＳＦアンプに起因する不良が歩留まり低下を引き起こすという問題があった。
【００２２】
本発明は、上記のような問題点を解決するためになされたものであり、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上することができる固体撮像装置、そのテスト方法、及びこのようなランダムノイズを低減した固体撮像装置を搭載した電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る固体撮像装置は、複数の画素を配列してなる画素アレイ部を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力する固体撮像装置であって、該画素は、入射光を光電変換して信号電荷を発生する光電変換素子と、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅器とを備え、該複数の増幅器の各々で増幅された信号電圧を、複数の画素信号として並列出力するよう構成したものであり、そのことにより上記目的が達成される。
【００２４】
本発明は、上記固体撮像装置において、前記画素アレイ部は、前記複数の画素を１方向に配列してなる１次元画素アレイ部であることが好ましい。
【００２５】
本発明は、上記固体撮像装置において、前記画素毎に設けられ、該画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、前記画素は、前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部と該光電変換素子との間に接続され、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタと、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、前記増幅器を構成する増幅トランジスタとを備え、該増幅トランジスタの一端は、電源に接続され、該増幅トランジスタの他端は、対応する読出し信号線に接続され、該増幅トランジスタのゲートは、該電荷蓄積部に接続されていることが好ましい。
【００２６】
本発明は、上記固体撮像装置において、前記画素毎に設けられ、該画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、前記画素は、前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、前記増幅器を構成する増幅トランジスタとを備え、該増幅トランジスタの一端は、電源に接続され、該増幅トランジスタの他端は、対応する読出し信号線に接続され、該増幅トランジスタのゲートは、該電荷蓄積部に接続されていることが好ましい。
【００２７】
本発明は、上記固体撮像装置において、前記画素から並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する信号処理回路を備えたことが好ましい。
【００２８】
本発明は、上記固体撮像装置において、前記信号処理回路は、前記複数の読出し信号線の各々に対応して設けられた複数の容量素子を備え、各容量素子の一端を共通ノードに接続し、各容量素子の他端に、対応する読出し信号線からの画素信号が印加され、該共通ノードの電圧レベルを、前記複数の画素信号の信号レベルの平均値とするアナログ演算回路を含むことが好ましい。
【００２９】
本発明は、上記固体撮像装置において、前記信号処理回路は、前記画素から並列出力される複数の画素信号をＡＤ変換により複数のデジタル画素信号に変換するＡＤ変換回路と、該ＡＤ変換回路から出力される複数のデジタル画素信号の平均値を演算して、該平均値を各画素の画素値として出力するデジタル演算回路とを含むことが好ましい。
【００３０】
本発明は、上記固体撮像装置において、前記画素から並列出力される複数の画素信号の信号レベルのメディアン値を各画素の画素値として出力する信号処理回路を備えたことが好ましい。
【００３１】
本発明は、上記固体撮像装置において、前記信号処理回路は、前記画素から並列出力される複数の画素信号をＡＤ変換により複数のデジタル画素信号に変換するＡＤ変換回路と、該ＡＤ変換回路から出力される複数のデジタル画素信号のメディアン値を演算して、該メディアン値を各画素の画素値として出力するデジタル演算回路とを含むことが好ましい。
【００３２】
本発明は、上記固体撮像装置において、前記画素アレイ部は、前記複数の画素をマトリクス状に配列してなる２次元画素アレイ部であることが好ましい。
【００３３】
本発明は、上記固体撮像装置において、前記画素列毎に複数設けられ、各画素列を構成する画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、前記画素は、前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部と該光電変換素子との間に接続され、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタと、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、前記増幅器を構成する増幅トランジスタと、該増幅トランジスタの一端と電源との間に接続され、前記画素アレイ部における画素行を選択する選択トランジスタとを備え、該増幅トランジスタの他端は、対応する読出し信号線に接続され、該増幅トランジスタのゲートは、該電荷蓄積部に接続されていることが好ましい。
【００３４】
本発明は、上記固体撮像装置において、前記画素列毎に複数設けられ、各画素列を構成する画素から前記複数の画素信号を読み出すための複数の読み出し信号線を備え、前記画素は、前記光電変換素子で発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部と、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタと、前記増幅器を構成する増幅トランジスタと、該増幅トランジスタの一端と電源との間に接続され、前記画素アレイ部における画素行を選択する選択トランジスタとを備え、該増幅トランジスタの他端は、対応する読出し信号線に接続され、該増幅トランジスタのゲートは、該電荷蓄積部に接続されていることが好ましい。
【００３５】
本発明に係る固体撮像装置の最適化方法は、固体撮像装置の特性を最適化する最適化処理を行う最適化方法であって、該固体撮像装置は、複数の画素を配列してなる画素アレイ部を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するよう構成されており、該画素は、入射光を光電変換して信号電荷を発生する光電変換素子と、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅するＮ個（Ｎは自然数）の増幅器とを備え、該Ｎ個の増幅器の各々で増幅された信号電圧を、Ｎ個の画素信号として並列出力するよう構成されており、該最適化処理は、該画素におけるＫ（１≦Ｋ≦Ｎ）番目の増幅器からの画素信号により得られる画像に基づいて、各画素における何番目の増幅器の特性が最適であるかを検出するステップと、該特性が最適であると検出された増幅器に電源が供給されるよう、該画素内での結線を行うステップとを含むことが好ましい。
【００３６】
本発明に係る固体撮像装置の最適化方法は、固体撮像装置の特性を最適化する最適化処理を行う最適化方法であって、該固体撮像装置は、複数の画素を配列してなる画素アレイ部と、該画素アレイ部に電源を供給するための画素電源供給層を有し、該画素アレイ部を搭載した第１基板と、該画素部の画素に電源を供給する画素電源供給層を形成した第２基板とは、絶縁性部材を介して対向するよう配置されており、該最適化処理は、該画素アレイ部における複数の画素の各々毎に、Ｋ（１≦Ｋ≦Ｎ）番目の増幅器からの画素信号により得られる画像に基づいて、各画素における何番目の増幅器の特性が最適であるかを検出するステップと、該特性が最適であると検出された増幅器に電源が供給されるよう、該画素内での結線を行うステップとを含むものであり、そのことにより上記目的が達成される。
【００３７】
本発明は、上記固体撮像装置の最適化方法において、前記画素における選択トランジスタの電源側端子と前記画素電源供給層との接続は、各画素における各増幅トランジスタが駆動するよう、スルーホールを用いて行われることが好ましい。
【００３８】
本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、請求項１に記載の固体撮像装置であり、そのことにより上記目的が達成される。
【００３９】
次に作用について説明する。
【００４０】
本発明においては、複数の画素を１次元に配列してなる画素部を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するラインセンサにおいて、該画素は、入射光を光電変換して信号電荷を発生する光電変換素子と、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅トランジスタとを備え、複数の増幅トランジスタの各々で増幅された信号電圧を複数の画素信号として並列出力するので、この並列出力された複数の画素信号の信号レベルを、例えば平均化して得られる平均値を、各画素の画素値として出力することにより、画素内の増幅トランジスタで発生したランダムノイズを低減することができ、これにより製造歩留まりを向上させたり、Ｓ／Ｎの高い画像を得ることができる。
【００４１】
また、本発明においては、ラインセンサでは、画素から出力される複数のアナログ画素信号に対する平均化処理をアナログ信号処理により行うので、アナログ画素信号をデジタル画素信号に変換するＡＤＣ回路は、各画素に１つでよく、ＡＤＣ部の回路規模を小さく抑えることができる。
【００４２】
また、本発明においては、各画素から並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する信号処理回路を、前記複数の読出し信号線の各々に対応して設けられた複数の容量素子を備え、各容量素子の一端を共通ノードに接続し、各容量素子の他端に、対応する読出し信号線からの画素信号が印加され、該共通ノードの電圧レベルを、前記複数の画素信号の信号レベルの平均値とするアナログ演算回路を含む構成とすることにより、外部ロジック回路の負荷を減らしたり、該外部ロジック回路としての高機能なロジック回路を不要としたりすることができ、外部ロジック回路を低消費電力で動作可能とすることができる。
【００４３】
本発明においては、２次元イメージセンサにおいても、画素は、入射光を光電変換して信号電荷を発生する光電変換素子と、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅トランジスタとを備え、複数の増幅トランジスタの各々で増幅された信号電圧を複数の画素信号として並列出力し、この並列出力された複数の画素信号の信号レベルを平均化して得られる平均値を、各画素の画素値として出力するので、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上することができる。
【００４４】
本発明においては、テスト（特性の評価）を実施する際に、スイッチ片により機械的に各画素における選択トランジスタと電源を短絡させる位置を変えていくので、固体撮像装置の画面全体として、ランダムノイズが低減された画像が得られることとなる。
【００４５】
本発明においては、２次元画素アレイ部には、この画素アレイ部を形成したウエハ（基板）とは別のウエハに形成した画素電源供給層からスルーホールを介して、各画素における複数の選択トランジスタの任意の端子に電源を供給するので、画素毎にランダムノイズの最も小さい増幅トランジスタを設定することが可能となり、飛躍的な画質の向上が可能となる。
【発明の効果】
【００４６】
以上のように、本発明によれば、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上することができる固体撮像装置、そのテスト方法、及びこのようなランダムノイズを低減した固体撮像装置を搭載した電子情報機器を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】図１は、本発明の実施形態１による固体撮像装置を説明する図であり、１次元配列の画素アレイ部を有するラインセンサの構成を示している。
【図２】図２は、本発明の実施形態１による固体撮像装置であるラインセンサにおけるアナログ演算回路を説明する図であり、図２(ａ)は、その具体的な回路を示し、図２(ｂ)は動作をタイミングチャートで説明する図である。
【図３】図３は、本発明の実施形態１の変形例１による固体撮像装置（ラインセンサ）を説明する図であり、画素を２トランジスタ構成としたものである。
【図４】図４は、本発明の実施形態１の変形例２および３による固体撮像装置（ラインセンサ）を説明する図であり、図４（ａ）は、この実施形態１の変形例２による固体撮像装置における信号処理回路を示し、図４（ｂ）は、この実施形態１の変形例３による固体撮像装置における信号処理回路を示している。
【図５】図５は、本発明の実施形態２による固体撮像装置を説明する図であり、２次元配列の画素アレイ部を有する２次元イメージセンサの構成を示している。
【図６】図６は、本発明の実施形態２による固体撮像装置（２次元イメージセンサ）の具体的な構成を示す図であり、図６（ａ）は、各画素からの複数の読出し信号線を示し、図６（ｂ）は、画素の構成を示している。
【図７】図７は、本発明の実施形態２による固体撮像装置（２次元イメージセンサ）における画素信号の読出し回路の具体的な構成を示している。
【図８】図８は、本発明の実施形態２による固体撮像装置（２次元イメージセンサ）を説明する図であり、画素出力値を用いて特性を説明する図である。
【図９】図９は、本発明の実施形態２の変形例１による固体撮像装置（２次元イメージセンサ）を説明する図であり、画素を３トランジスタ構成としたものである。
【図１０】図１０は、本発明の実施形態２の変形例２による固体撮像装置（２次元イメージセンサ）を説明する図であり、画素を、各増幅トランジスタと電源との間に接続された選択トランジスタを有する構成としたものである。
【図１１】図１１は、本発明の実施形態３による固体撮像装置の特性を最適化する方法を説明する図であり、この最適化方法を適用可能な固体撮像装置の構成を示している。
【図１２】図１２は、本発明の実施形態３による固体撮像装置の特性を最適化する方法を説明する図であり、画素に電源を供給する方法を示している。
【図１３】図１３は、本発明の実施形態３による固体撮像装置の特性を最適化する方法を説明する図であり、画素の配列とともに、画素における電源パッドを示している。
【図１４】図１４は、本発明の実施形態３による固体撮像装置の特性を最適化する方法を説明する図であり、画素の配列とともに、画素における複数の増幅トランジスタから特定の増幅トランジスタを選択する方法を示している。
【図１５】図１５は、本発明の実施形態５として、上記実施形態１及び２の固体撮像装置、並びに上記実施形態３及び４の最適化方法により最適化した固体撮像装置の少なくともいずれかを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図１６】図１６は、この特許文献１に開示の固体撮像装置を説明する図であり、図１６は、固体撮像装置の回路構成を示している。
【図１７】図１７は、上記特許文献に開示の従来の固体撮像装置における画素の構成を示している。
【発明を実施するための形態】
【００４８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４９】
（実施形態１）
図１は、本発明の実施形態１による固体撮像装置を説明する図である。
【００５０】
本実施形態１の固体撮像装置１００は、複数の画素Ｐａを配列してなる画素部（画素アレイ部）１２０を備え、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するものである。
【００５１】
この実施形態１の固体撮像装置１００は、画素部１２０を、画素を１方向に配列した１次元配列の画素アレイ部により構成したラインセンサであり、以下この実施形態１の固体撮像装置はラインセンサともいう。
【００５２】
このラインセンサ１００は、該画素部１２０に定電流を供給する定電流回路１１０と、該画素部１２０から出力されるアナログ画素信号をデジタル−アナログ変換（ＡＤ変換）によりデジタル画素信号に変換するＡＤＣ部１３０と、該デジタル画素信号に対する論理演算処理を行うロジック処理部１４０とを有している。
【００５３】
ここで、上記ラインセンサ１００は、画素Ｐａ毎に設けられ、該画素から複数のアナログ画素信号を読み出すための複数の読み出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋを備えている。
【００５４】
また、画素Ｐａは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、この光電変換素子ＰＤで発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部ＦＤと、該電荷蓄積部ＦＤと該光電変換素子ＰＤとの間に接続され、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタＴＸｎと、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタＲＳＴｎと、該電荷蓄積部ＦＤで発生した信号電圧を増幅する複数の増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを有している。
【００５５】
ここで、上記光電変換素子ＰＤはフォトダイオードにより構成されており、また、増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋはソースフォロアー接続の増幅トランジスタにより構成されている。
【００５６】
この増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの一端は電源に接続され、その他端は、対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋに接続され、そのゲートは電荷蓄積部ＦＤに接続されている。
【００５７】
このように本実施形態１のラインセンサ１００では、各画素Ｐａの光電変換素子ＰＤで発生した信号電荷に応じた信号電圧は、画素内の別々の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋにより同時に増幅され、各増幅トランジスタで増幅された信号電圧が複数の画素信号として画素から並列出力される。
【００５８】
また、ここでは、上記ＡＤＣ部１３０及びロジック処理部１４０は、各画素Ｐａから並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有する信号処理回路１３４を構成している。
【００５９】
次に動作について簡単に説明する。
【００６０】
このような構成のラインセンサ１００では、入射光を受けると、各画素Ｐａの光電変換素子ＰＤで入射光が光電変換されることにより信号電荷が発生し、この信号電荷は転送トランジスタＴＸｎを介して電荷蓄積部ＦＤに転送・蓄積される。電荷蓄積部ＦＤでは、信号電荷の蓄積量に応じた信号電圧が発生し、この信号電圧が複数の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋによりそれぞれ増幅され、該複数の増幅トランジスタの各々で増幅された信号電圧が、複数の画素信号として画素Ｐａから並列出力される。
【００６１】
このように画素Ｐａから並列出力された複数の画素信号は、対応する複数の読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋを介して上記信号処理回路１３４に入力され、この信号処理回路１３４では、複数の画素信号の信号レベルの平均値を算出する演算処理が行われ、算出された平均値が各画素のデジタル画素値としてラインセンサ１００から出力される。
【００６２】
上記演算処理機能は、アナログ信号処理で実現しても、あるいはデジタル信号処理で実現してもよく、以下、まず、上記演算処理機能をアナログ信号処理で実現する構成について説明する。
【００６３】
図２は、本発明の実施形態１によるラインセンサにおけるアナログ演算回路を説明する図であり、図２（ａ）は、その具体的な回路を示し、図２（ｂ）は、動作をタイミングチャートで説明する図である。
【００６４】
また、図４は、本発明の実施形態１による固体撮像装置（ラインセンサ）を説明する図であり、図４（ａ）は、この実施形態１のラインセンサにおける、１つの画素列に対応する１つのアナログ演算回路１３０ａと１つのＡＤ変換器１３０ｂを示している。
【００６５】
なお、この図２では、説明の都合上、上記読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋのｋ＝３である場合、つまり各画素に対して３つの読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、ＶＳＩＧｎ３が設けられている場合を示している。
【００６６】
このアナログ演算回路１３０ａは、上記ＡＤＣ部１３０に含まれるものであり、平均化ノードＡと、一端がこの平均化ノードＡに接続された容量素子Ｃ１〜Ｃ３と、該容量素子Ｃ１〜Ｃ３の他端と対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、ＶＳＩＧｎ３との間に接続されたスイッチＳ２ａ〜Ｓ２ｃとを有している。また、上記アナログ演算回路１３０ａは、一端が上記容量素子Ｃ１〜Ｃ３の他端に接続され、他端にランプ波形信号Ｒａｍｐが供給される容量素子Ｃ１ａ〜Ｃ３ａと、上記平均化ノードＡにその入力ノードが接続されたインバータＬ１と、該インバータＬ１に並列に接続されたスイッチＳ１とを有している。ここで、インバータＬ１とスイッチＳ１とは、平均化レベルとランプ波形Ｒａｍｐとを比較するコンパレータＣＰを構成している。
【００６７】
このアナログ演算回路１３０ａでは、期間ｔ１にリセット時の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、ＡＭＰｎ３の出力電位Ｖｒｓｔ１、Ｖｒｓｔ２、Ｖｒｓｔ３とコンパレータＣＰの入力と出力を短絡した際のＤＣ電圧との差分信号が容量Ｃ１、Ｃ２、Ｃ３に蓄積される。
【００６８】
その後、期間ｔ２にＴｘ信号（ΦＴＸｎ）が印加され、Ｖｓｉｇ１信号〜Ｖｓｉｇ３信号は、それぞれΔＶ１、ΔＶ２、ΔＶ３分変動する。ここで、ΔＶ１＝Ｖｒｓｔ１−Ｖｌｇｔ１、ΔＶ２＝Ｖｒｓｔ２−Ｖｌｇｔ２、ΔＶ３＝Ｖｒｓｔ３−Ｖｌｇｔ３であり、Ｖｌｇｔ１〜Ｖｌｇｔ３は、信号電荷が電荷蓄積部に転送されたときの増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、ＡＭＰｎ３の出力電圧である。
【００６９】
さらに、期間ｔ２後に、平均化ノードＡの電位は、コンパレータＣＰの入力と出力を短絡した際のＤＣ電圧Ｖｔｈから、Ｖｔｈ−（ΔＶ１＋ΔＶ２＋ΔＶ３）／３に変動する。このときの平均化ノードＡの電位変動分ΔＶＡは（ΔＶ１＋ΔＶ２＋ΔＶ３）／３である。
【００７０】
また、期間ｔ３にスイッチＳ２ａ〜Ｓ２ｃがオープンになり、アナログ演算回路１３０ａと画素Ｐａが切り離される。また、この期間ｔ３が始まると、ランプ波信号が印加され、ΔＶｒａｍｐ＝（ΔＶ１＋ΔＶ２＋ΔＶ３）／３＝ΔＶＡとなった時刻にコンパレータの出力は反転する。なお、ＡＤＣ部内のカウンタ回路（図示せず）では、ランプ波形の始動と同時にカウンタアップが始まり、ＡＤＣ部内のラッチ回路（図示せず）では、コンパレータＣＰの出力が反転した時刻のカウンタの値をラッチし、このラッチされたカウント値が、平均化レベルのデジタル信号として出力される。
【００７１】
このように、本実施形態１では、複数の画素を１次元に配列してなる画素部１２０を有し、該複数の画素の各々で光電変換により得られた信号電荷を画素信号に変換して出力するラインセンサ１００において、該画素Ｐａは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを備え、複数の増幅トランジスタの各々で増幅された信号電圧を複数の画素信号として並列出力し、この並列出力された複数の画素信号の信号レベルを平均化して得られる平均値を、各画素の画素値として出力するので、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上させたり、Ｓ／Ｎの高い画像を得ることができる。
【００７２】
また、この実施形態１のラインセンサでは、画素Ｐａから出力される複数のアナログ画素信号に対する平均化処理をアナログ信号処理により行うので、アナログ画素信号をデジタル画素信号に変換するＡＤ変換器１３０ｂは、各画素列に１つでよく、ＡＤＣ部の回路規模を小さく抑えることができる。
【００７３】
また、このようにラインセンサ内部に画素Ｐａから出力される複数のアナログ画素信号に対する平均化処理を行う平均化処理回路を備えることにより、外部ロジック回路の負荷を減らしたり、該外部ロジック回路としての高機能なロジック回路を不要としたりすることができ、外部ロジック回路を低消費電力で動作可能とすることができる。
【００７４】
なお、本実施形態１では、ラインセンサを構成する画素として、リセットトランジスタ、転送トランジスタ、及び増幅トランジスタを含む３ＴＲ構成のものを示したが、画素の構成は、これに限るものではない。
（実施形態１の変形例１）
図３は、本発明の実施形態１の変形例１による固体撮像装置（ラインセンサ）を説明する図である。
【００７５】
この実施形態１の変形例１による固体撮像装置（ラインセンサ）は、実施形態１のラインセンサ１００における画素Ｐａに代えて、２トランジスタ構成の画素Ｐｂを用いたものであり、その他の構成は、実施形態１のラインセンサと同一である。
【００７６】
ここで、画素Ｐｂは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、この光電変換素子ＰＤで発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部ＦＤと、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタＲＳＴｎと、該電荷蓄積部ＦＤで発生した信号電圧を増幅する複数の増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを有している。
【００７７】
ここで、上記光電変換素子ＰＤはフォトダイオードにより構成されており、また、増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋはソースフォロアー接続の増幅トランジスタにより構成されている。
【００７８】
この増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの一端は電源に接続され、その他端は、対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋに接続され、そのゲートは電荷蓄積部ＦＤに接続されている。
【００７９】
このようの構成の実施形態１の変形例１によるラインセンサにおいても、各画素Ｐｂの光電変換素子ＰＤで発生した信号電荷に応じた信号電圧は、画素内の別々の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋにより同時に増幅され、各増幅トランジスタで増幅された信号電圧が複数の画素信号として画素から並列出力される。
【００８０】
また、この実施形態１の変形例１のラインセンサにおいても、実施形態１のラインセンサ１００と同様に、ＡＤＣ部及びロジック処理部で、各画素Ｐｂから並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有する信号処理回路を構成している。
【００８１】
なお、上記実施形態１では、ラインセンサ１００として、ＡＤＣ部に含まれるＣＤＳ回路にアナログ演算回路を構成し、このアナログ演算回路１３０ａで複数の増幅トランジスタからの画素信号の信号レベルをアナログ信号処理により平均化するものを示したが、画素信号の平均化は、アナログ信号処理に代えてデジタル信号処理で行ってもよい。
（実施形態１の変形例２）
図４（ｂ）は、本発明の実施形態１の変形例２による固体撮像装置（ラインセンサ）を説明する図であり、画素信号の平均化をデジタル信号処理により行う構成を示している。
【００８２】
この実施形態１の変形例２によるラインセンサは、実施形態１のラインセンサ１００における、上記複数の画素信号の平均化をアナログ信号処理により行うための構成を有するＡＤＣ部１３０及びロジック処理部１４０に代えて、上記複数の画素信号の平均化をデジタル信号処理により行うための構成を有するＡＤＣ部及びロジック処理部１４０ｂを有している。
【００８３】
つまり、この実施形態１の変形例２のラインセンサでは、各画素Ｐａから複数の画素信号を読み出すための複数の読出し信号線ＶＳＩＧｎｋには、それぞれ定電流回路及びＡＤ変換器を含む回路部１３０ｃが接続されており、この回路部１３０ｃのＡＤ変換器でアナログ画素信号から変換されたデジタル画素信号が、ロジック処理部１４０ｂに供給される。
【００８４】
このロジック処理部１４０ｂでは、画素Ｐａからの複数のデジタル画素信号に対する平均化処理が行われ、平均化されたデジタル画素信号が、該画素の画素値として出力される。
【００８５】
このような構成の本実施形態１の変形例２のラインセンサでは、画素からのアナログ画素信号を処理するＣＤＳ回路やＡＤ変換器としては既存のものを用いることができ、画素信号の平均化は、デジタル信号処理により簡単に行うことができる。
【００８６】
また、画素Ｐａからの複数のデジタル画素信号に対するデジタル信号処理としては、上記のような平均化処理に限定されず、画素Ｐａからの複数のデジタル画素信号から、その信号レベルとしてメディアン値を有するものを選択するメディアン値選択処理であってもよい。
（実施形態２）
図５は、本発明の実施形態２による固体撮像装置を説明する図であり、２次元配列の画素アレイ部を有する２次元イメージセンサの構成を示している。
【００８７】
このイメージセンサ２００は、画素をマトリクス状に配列してなる画素部２０１と、該画素部２０１の画素行を選択する垂直走査回路２０３と、選択された画素行の各画素からのアナログ画素信号をＡＤ変換によりデジタル画素信号に変換する、各画素列に対応した複数のＡＤＣ回路を含むＡＤＣ部２０４と、デジタル画素信号を、水平信号線２１４に出力する水平走査回路２０２と、水平信号線２１４に出力されたデジタル画素信号をイメージセンサ２００の外部に出力する出力部２０７と、該垂直走査回路２０３、該水平走査回路２０２、並びに、ＡＤＣ部２０４にタイミングパルスを供給するタイミングジェネレータ２０６とを有している。
【００８８】
図６は、本発明の実施形態２による固体撮像装置（イメージセンサ）の具体的な構成を示す図であり、図６（ａ）は、各画素から複数のアナログ画素信号を複数の読出し信号線を介してＡＤＣ部に読み出す構成を示し、図６（ｂ）は、画素の構成を示している。
【００８９】
つまり、画素部２０１では、複数の画素Ｐｃがマトリクス状に配列されており、各画素行が垂直走査回路２０３により選択され、各画素Ｐｃからは複数のアナログ画素信号が複数の読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋを介してＡＤＣ部２０４に読み出されるようになっている。なお、この読出し信号線には、一定電流が定電流部２０５により供給されるようになっている（図５参照）。
【００９０】
ここで、画素Ｐｃは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、この光電変換素子ＰＤで発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部ＦＤと、該電荷蓄積部ＦＤと該光電変換素子ＰＤとの間に接続され、垂直走査回路２０３からの転送信号ΦＴＸｎにより、該光電変換素子で発生した信号電荷を該電荷転送部に転送する転送トランジスタＴＸｎと、垂直走査回路２０３からの選択信号ΦＳＥＬｎにより動作する選択トランジスタＳＥＬｎと、垂直走査回路２０３からのリセット信号ΦＲＳＴｎにより、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタＲＳＴｎと、該電荷蓄積部ＦＤで発生した信号電圧を増幅する複数の増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを有している。
【００９１】
ここで、上記選択トランジスタＳＥＬｎの一端は電源に接続されており、その他端は上記複数の増幅器を構成する増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの一端に共通接続されている。また、上記光電変換素子ＰＤはフォトダイオードにより構成されており、また、増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋはソースフォロアー回路を構成している。
【００９２】
この増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの他端は、対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋに接続され、そのゲートは電荷蓄積部ＦＤに接続されている。
【００９３】
このように本実施形態２の２次元イメージセンサ２００では、各画素Ｐｃの光電変換素子ＰＤで発生した信号電荷に応じた信号電圧は、画素内の別々の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋにより同時に増幅され、画素からは、各増幅トランジスタで増幅された信号電圧が複数の画素信号として画素から並列出力される。
【００９４】
また、ここでは、上記ＡＤＣ部２０４及びその後段のロジック処理部（図示せず）は、各画素Ｐｃから並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有する信号処理回路（図示せず）を構成している。
【００９５】
図７は、本発明の実施形態２による固体撮像装置（２次元イメージセンサ）における画素信号の読出し回路の具体的な構成を示している。
【００９６】
なお、図６では、図７に示す読出し回路を図示していないが、この読出し回路は、上記ＡＤＣ部２０４に含まれている。
【００９７】
つまり、ＡＤＣ部２０４は、その各ＡＤ変換器１２１の前段に設けられ、読出し信号線に暗時アナログ画素信号として読み出されたリセット信号と、該読出し信号線に明時アナログ信号として出力されたデータ信号とをそれぞれサンプリングしてそれらの差分信号をアナログ画素信号として出力するＣＤＳ回路１１１を有している。
【００９８】
ＡＤＣ部２０４を構成する各ＡＤ変換器１２１は、その前段のＣＤＳ回路１１１から出力される一定レベルのアナログ画素信号ＤＡｐｖを、ランプ波形生成部１１６からのランプ波形信号１１６ａと比較し、該ランプ波形信号の信号レベルが該アナログ画素信号ＤＡｐｖの信号レベルを超えたときタイミング信号Ｔｓを出力するコンパレータ１１２と、該タイミング信号が出力されたとき、該アナログ画素信号の信号レベルに相当する、ｎビットカウンタ１１５の出力（カウント値）１１５ａをラッチしてデジタル画素信号Ｄｐｖとして出力するｎビットラッチ回路１１３とを有している。
【００９９】
このＡＤ変換器１２１のｎビットラッチ回路１１３は、コンパレータ１１２からのタイミング信号Ｔｓに基づいて、アナログ画素信号の信号レベルに相当するカウント値を、該明時デジタル画素値としてラッチする前段ｎビットラッチ１１３ａと、該第１の前段ｎビットラッチ部のラッチ出力を保持し、上記水平走査回路２０２の水平シフトレジスタ１０９ａからのタイミングパルスΦＨａ（ｊ）により、該前段ｎビットラッチ部のラッチ出力を列選択で出力する後段ｎビットラッチ１１３ｂとを有している。
【０１００】
また、各列に対応する信号処理部１１０の後段ｎビットラッチ１１３ｂは、各列に対応する信号処理部１１０の前段ｎビットラッチ１１３ａのラッチ出力（デジタル画素値）を列選択で順次シフトして、一端側の列に対応する後段ｎビットラッチ１１３ｂから、明時デジタル画素値（つまり、デジタル画素信号）として出力する回路を構成している。
【０１０１】
そして、この実施形態２の固体撮像装置２００では、上記ＣＤＳ回路１１１は、各画素Ｐｃから並列出力される複数のアナログ画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有するアナログ演算回路１３０ａ（図２（ａ）参照）を含んでいる。
【０１０２】
このような構成の本実施形態２の２次元イメージセンサ２００においても、上記実施形態１のリニアセンサ１００と同様に、該画素Ｐｃは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、該光電変換素子で発生した信号電荷に応じた信号電圧を増幅する複数の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを備え、複数の増幅トランジスタの各々で増幅された信号電圧を複数の画素信号として並列出力し、この並列出力された複数の画素信号の信号レベルを平均化して得られる平均値を、各画素の画素値として出力するので、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上させたり、Ｓ／Ｎの高い画像を得ることができる。
【０１０３】
図８は、ランダムノイズを説明する図であり、暗時画像に関する画素出力ヒストグラムの1例を示している。
【０１０４】
図８の例ではランダムノイズによって画素出力（画素信号）は正常な出力値と誤差を含んだ出力値の２値で出力される。
【０１０５】
例えば、イメージセンサの出力にランダムノイズが含まれている場合、図８に示すように、暗時画像の出力ヒストグラムをとると、正常な画素出力値（例えば、６４）付近で度数が集中するとともに、この正常な画素出力値（６４）から離れた画素出力値に度数の集中が生ずる。
【０１０６】
これに対して、本実施形態２のイメージセンサでは、この正常な画素出力値（６４）から離れた画素出力値での度数の集中が低減されることとなる。
【０１０７】
つまり、１画素から出力された独立したｎ個の出力（画素信号）の処理に関して、第１処理としては、ｎ個の出力の平均値をとることにより、ランダムノイズは１／ｎ１／２に低減される。
【０１０８】
また、ｎ個の出力におけるメディアン値をとることにより、異常出力値の影響を除くことができる。
【０１０９】
１画素からｎ個出力される複数の画素信号を平均化すると、僅かながら誤差成分を含んでしまうが、複数の画素信号の平均値に代えてこれら画素信号のメディアン値を用いることで、誤差成分が画素値に含まれる確率を下げることができる。
【０１１０】
また、この実施形態２の２次元イメージセンサ２００においても、画素Ｐｃから出力される複数のアナログ画素信号に対する平均化処理をアナログ信号処理により行うので、アナログ画素信号をデジタル画素信号に変換するＡＤ変換器は、各画素に１つでよく、ＡＤＣ部の回路規模を小さく抑えることができる。
【０１１１】
なお、この実施形態２の２次元イメージセンサ２００では、各画素から出力される複数のアナログ画素信号をアナログ信号処理により平均化しているが、実施形態１で説明したように、１つの画素から出力される画素信号の平均化は、アナログ処理回路で行うものに限らず、ＡＣＤ部の後段側のデジタル処理回路で行ってもよい。
【０１１２】
また、ＡＣＤ部の後段側では、上記のように、１つの画素から出力される複数のデジタル画素信号の平均化に代えて、１つの画素から出力される複数のデジタル画素信号からメディアン値を抽出するメディアン処理を行ってもよい。
【０１１３】
なお、本実施形態２では、２次元イメージセンサを構成する画素として、リセットトランジスタ、転送トランジスタ、選択トランジスタ及び増幅トランジスタを含む４ＴＲ構成のものを示したが、画素の構成は、これに限るものではない。
（実施形態２の変形例１）
図９は、本発明の実施形態２の変形例１による固体撮像装置（２次元イメージセンサ）を説明する図であり、画素を３トランジスタ構成としたものである。
【０１１４】
この実施形態２の変形例１による固体撮像装置（ラインセンサ）は、実施形態２のラインセンサ２００における画素Ｐｃに代えて、３トランジスタ構成の画素Ｐｄを用いたものであり、その他の構成は、実施形態２の２次元イメージセンサと同一である。
【０１１５】
ここで、画素Ｐｄは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、この光電変換素子ＰＤで発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部ＦＤと、垂直走査回路からの選択信号により動作する選択トランジスタＳＥＬｎと、垂直走査回路からのリセット信号により、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタＲＳＴｎと、該電荷蓄積部ＦＤで発生した信号電圧を増幅する複数の増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを有している。
【０１１６】
ここで、上記光電変換素子ＰＤはフォトダイオードにより構成されており、また、増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋはソースフォロアー接続の増幅トランジスタにより構成されている。
【０１１７】
この増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの一端は上記選択トランジスタＳＥＬｎを介して電源に接続され、その他端は、対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋに接続され、そのゲートは電荷蓄積部ＦＤに接続されている。
【０１１８】
このような構成の実施形態２の変形例１によるラインセンサにおいても、各画素Ｐｄの光電変換素子ＰＤで発生した信号電荷に応じた信号電圧は、画素内の別々の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋにより同時に増幅され、各増幅トランジスタで増幅された信号電圧が複数の画素信号として画素から並列出力される。
【０１１９】
また、この実施形態２の変形例１の２次元イメージセンサにおいても、実施形態２の２次元イメージセンサと同様に、ＡＤＣ回路及びロジック処理部で、各画素Ｐｄから並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有する信号処理回路を構成している。
【０１２０】
なお、上記実施形態２では、２次元イメージセンサとして、ＡＤＣ回路に含まれるＣＤＳ回路にアナログ演算回路を構成し、このアナログ演算回路で複数の増幅トランジスタからの画素信号の信号レベルをアナログ信号処理により平均化するものを示したが、画素信号の平均化は、アナログ信号処理に代えてデジタル信号処理で行ってもよい。また、ＡＤＣ部後段でのデジタル処理としては、画素信号の平均化に代えて、メディアン値を抽出する処理を行ってもよい。
（実施形態２の変形例２）
図１０は、本発明の実施形態２の変形例２による固体撮像装置（２次元イメージセンサ）を説明する図である。
【０１２１】
この２次元イメージセンサは、上記実施形態２の２次元イメージセンサにおける画素の構成に代えて、選択トランジスタを増幅トランジスタ毎に設けた画素の構成を有するものであり、その他の構成は実施形態２の２次元イメージセンサと同一である。
【０１２２】
つまり、この２次元イメージセンサの画素Ｐｅは、入射光を光電変換して信号電荷を発生する光電変換素子ＰＤと、この光電変換素子ＰＤで発生した信号電荷を蓄積し、蓄積した信号電荷の量に応じた信号電圧を発生する電荷蓄積部ＦＤと、垂直走査回路からの選択信号により動作する複数の選択トランジスタＳＥＬｎと、垂直走査回路からのリセット信号により、該電荷蓄積部に蓄積された信号電荷をリセットするリセットトランジスタＲＳＴｎと、該電荷蓄積部ＦＤで発生した信号電圧を増幅する複数の増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋとを有している。
【０１２３】
ここで、上記光電変換素子ＰＤはフォトダイオードにより構成されており、また、増幅器ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋはソースフォロアー接続の増幅トランジスタにより構成されている。
【０１２４】
また、選択トランジスタの一端は電源（ＶＤＤ）に接続されており、上記増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの一端は、対応する選択トランジスタＳＥＬｎの他端に接続され、増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋの他端は、対応する読出し信号線ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋに接続され、そのゲートは電荷蓄積部ＦＤに接続されている。
【０１２５】
このような構成の実施形態２の変形例２による２次元イメージセンサにおいても、各画素Ｐｄの光電変換素子ＰＤで発生した信号電荷に応じた信号電圧は、画素内の別々の増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋにより同時に増幅され、画素からは、各増幅トランジスタで増幅された信号電圧が複数の画素信号として画素から並列出力される。
【０１２６】
また、この実施形態２の変形例２の２次元イメージセンサにおいても、実施形態２の２次元イメージセンサと同様に、ＡＤＣ部及びロジック処理部で、各画素Ｐｄから並列出力される複数の画素信号の信号レベルの平均値を各画素の画素値として出力する演算処理機能を有する信号処理回路を構成している。
【０１２７】
また、この実施形態２の変形例２では、複数の増幅トランジスタに供給する電源を独立したものとすることにより、各電源に含まれるランダムノイズを低減することができる。
【０１２８】
また、この実施形態２の変形例２の画素の構成（図１０）では、選択トランジスタに電源電圧を供給するか否かに応じて、複数の増幅トランジスタのうちの極端に特性の悪いものを排除することが可能となる。
【０１２９】
例えば、ウエハテスト等の状態で各画素（以下、単位画素ともいう。）に設けられた複数の画素アンプＡＭＰｎ１〜ＡＭＰｎｋのうち不良アンプを見つける。
【０１３０】
上記のテスト結果を踏まえて不良ではない画素アンプが駆動するように画素内の電源ＶＤＤを実装する。
【０１３１】
この結果、画素内アンプの不良を除くことができ、あるいは画素内アンプのノイズが抑圧された画像を得ることができる。
（実施形態３）
図１１は、本発明の実施形態３による固体撮像装置の特性を最適化する最適化方法を説明する図であり、この実施形態３による最適化方法（以下、固体撮像装置の特性調整方法ともいう。）の対象となる固体撮像装置の構成を示している。
【０１３２】
つまり、図１１に示す固体撮像装置３００は、実施形態２の変形例２による固体撮像装置の画素の構成（図１０）において、各増幅トランジスタＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋに対応する各選択トランジスタの一端ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｋと電源ＶＤＤとの間を、電気的に分離し、選択トランジスタの一端ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｋと電源ＶＤＤとの間を、スイッチ片Ｓｃなどにより機械的に短絡可能な構成としたものである。
【０１３３】
ここで、スイッチ片Ｓｃは、各画素内で同じ位置、つまり各画素内で１〜ｋ番目の選択トランジスタのうちのｍ番目の選択トランジスタの一端と電源とを短絡させる位置に配置されるよう構成されている。
【０１３４】
以下、特性調整方法について説明する。
【０１３５】
テスト（特性の評価）を実施する際に、上記スイッチ片Ｓｃにより機械的に電源を短絡させる位置を変えていく。
【０１３６】
スイッチ片Ｓｃの各位置で、各画素の読出し回路（つまり、図７に示すＣＤＳ回路１１１とコンパレータ１１２とｎビットラッチ１１３）を用いて、その増幅トランジスタＡＭＰｎｉ（ｉ＝１，２…，ｋ）の性能を調べていく。テスト結果を外部メモリに記憶しておき、テスト終了後に外部メモリに記憶されたテスト結果に基づいて、上記複数の増幅トランジスタＡＭＰｎｉ（ｉ＝１，２…．，ｋ）の中でベストの性能の増幅トランジスタＡＭＰｎｉを選び出す。
【０１３７】
例えば、上記各スイッチ片の位置で、固体撮像装置の画面全体の画像から図８に示す画素出力ヒストグラムを作成し、ノイズを含んだ画素出力の低い位置を見つける。
【０１３８】
そして、見つけた位置で、各画素における選択トランジスタの一端が電源ＶＤＤにつながるよう結線する。
【０１３９】
これにより、固体撮像装置の画面全体として、ランダムノイズが低減された画像が得られることとなる。
（実施形態４）
図１２〜図１４は、本発明の実施形態４による固体撮像装置（イメージセンサ）の特性を最適化する最適化方法を説明する図であり、この実施形態４による最適化方法（以下、固体撮像装置の特性調整方法ともいう。）の対象となる固体撮像装置の構成を示している。
【０１４０】
上記実施形態３では、２次元画素アレイ部内で、画素を構成する複数の増幅トランジスタから特定の増幅トランジスタを選択する際、行方向及び列方向のいずれにおいても、各画素における同じ相対位置の増幅トランジスタ（つまり、図１１では、各画素における左からｋ番目の増幅トランジスタ）が選択されることとなるが、この実施形態４の固体撮像装置の特性調整方法（最適化方法）では、このような制約をなくすことができる。
【０１４１】
つまり、この実施形態４の特性調整方法の対象となる固体撮像装置では、実施形態３における電源ラインＶＤＤに代えて、２次元画素アレイ部（センサ）２０１には、この画素アレイ部を形成したウエハ（基板）とは別のウエハに形成した画素電源供給層ＰｓからスルーホールＴＨを介して、各画素における複数の選択トランジスタの任意の端子に電源を供給するようにしたものである。
【０１４２】
具体的には、図１２に示すように、本実施形態４のイメージセンサでは、画素部２０１を搭載した基板（ウエハ）と、画素部２０１の画素に電源を供給する画素電源供給層Ｐｓを形成した基板（ウエハ）とは、例えば絶縁層を介して対向するよう配置されている。
【０１４３】
そして、画素電源供給層Ｐｓは、画素部２０１の各画素における選択トランジスタの電源側端子にスルーホールＴＨを介して接続されている。
【０１４４】
図１３は、画素部２０１上での画素Ｐｅの配列を示している。この図１３に示すように、各画素（単位画素）には、複数の選択トランジスタの電源側端子ＶＤＤ１、ＶＤＤ２、・・・、ＶＤＤｋが配置されている。
【０１４５】
図１４は、画素部の各画素の複数の選択トランジスタのうちのいずれの選択トランジスタの電源側端子が画素電源供給層に接続されているかを黒丸印で示している。
【０１４６】
つまり、この実施形態４の最適化方法では、画素部２０１における各画素（単位画素）について、複数の増幅トランジスタのうちのいずれの増幅トランジスタが最適な特性を有するかをテストする。
【０１４７】
このテストの結果に基づいて、各画素毎に電源を供給すべき増幅トランジスタを複数の増幅トランジスタから決定する。このようにして各画素毎に、最適な増幅トランジスタが決定した固体撮像装置における、選択トランジスタの電源側端子と画素電源供給層との接続状態を図１４に示している。
【０１４８】
図１４に示す左上の画素（単位画素）では、該画素における左から２番目の選択トランジスタの電源側端子ＶＤＤ２が、上記画素電源供給層Ｐｓに接続されており、左上の画素ではその他の選択トランジスタの電源側端子には画素電源供給層Ｐｓと接続されていない。
【０１４９】
この場合、画素部２０１における各画素について、複数の増幅トランジスタのうちのいずれの増幅トランジスタが最適な特性を有するかをテストするのに手間がかかるが、画素毎にランダムノイズの最も小さい増幅トランジスタを設定することが可能となり、飛躍的な画質の向上が可能となる。
【０１５０】
さらに、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の固体撮像装置の少なくともいずれかを撮像部に用いた、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器について以下簡単に説明する。
（実施形態５）
図１５は、本発明の実施形態５として、実施形態１及び２の固体撮像装置、並びに実施形態３及び４の最適化方法により最適化した固体撮像装置の少なくともいずれかを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【０１５１】
図１５に示す本発明の実施形態５による電子情報機器９０は、本発明の上記実施形態１および２の固体撮像装置並びに実施形態３及び４の最適化方法により最適化した固体撮像装置の少なくともいずれかを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１５２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１５３】
本発明は、固体撮像装置、該固体撮像装置の特性を最適化する最適化方法、並びに該固体撮像装置を搭載した電子情報機器の分野において、画素内で発生したランダムノイズを低減することができ、これにより製造歩留まりを向上することができる固体撮像装置、最適化方法、及びこのようなランダムノイズを低減した固体撮像装置を搭載した電子情報機器を得ることができる。
【符号の説明】
【０１５４】
９０  電子情報機器
９１  撮像部
９２  メモリ部
９３  表示手段
９４  通信手段
９５  画像出力手段
１００  ラインセンサ
１０９ａ  水平シフトレジスタ
１１０  定電流回路
１１１  ＣＤＳ回路
１１０  信号処理部
１１２  コンパレータ
１１３  ｎビットラッチ回路
１１３ａ  前段ｎビットラッチ
１１３ｂ  後段ｎビットラッチ
１１５  ｎビットカウンタ
１１５ａ  カウント値  
１１６  ランプ波形生成部
１１６ａ  ランプ波形信号
１２０、２０１  画素部
１３０  ＡＤＣ部
１３０ａ  アナログ演算回路
１３４  信号処理回路
１４０  ロジック処理部
２００  ２次元イメージセンサ
２０２  水平走査回路
２０３  垂直走査回路
２０４  ＡＤＣ部
２０７  出力部
２１４  水平信号線
ＡＭＰｎ１、ＡＭＰｎ２、・・・、ＡＭＰｎｋ  増幅器（増幅トランジスタ）
Ｃ１〜Ｃ３  容量素子
ＤＡｐｖ  アナログ画素信号
Ｄｐｖ  デジタル画素信号
ＦＤ  電荷蓄積部  
ＰＤ  光電変換素子
Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ、Ｐｅ  画素
Ｔｓ  タイミング信号
ＴＸｎ  転送トランジスタ
ＲＳＴｎ  リセットトランジスタ
ＶＳＩＧｎ１、ＶＳＩＧｎ２、・・・、ＶＳＩＧｎｋ  読み出し信号線
【図１】
2012186740.tif 000003
【図２】
2012186740.tif 000004
【図３】
2012186740.tif 000005
【図４】
2012186740.tif 000006
【図５】
2012186740.tif 000007
【図６】
2012186740.tif 000008
【図７】
2012186740.tif 000009
【図８】
2012186740.tif 000010
【図９】
2012186740.tif 000011
【図１０】
2012186740.tif 000012
【図１１】
2012186740.tif 000013
【図１３】
2012186740.tif 000014
【図１４】
2012186740.tif 000015
【図１５】
2012186740.tif 000016
【図１６】
2012186740.tif 000017
【図１７】
2012186740.tif 000018
【図１２】
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