(57)【要約】      （修正有）【課題】チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供する。【解決手段】半導体ウェハのチップ領域に半導体回路２を形成し、半導体ウェハのスクライブ領域に、半導体回路２の特性と対応する特性を備えた測定用半導体回路１を形成し、測定用半導体回路１の特性を測定し、測定用半導体回路１の測定結果に基づき、チップ領域に形成された半導体回路２を補正する。【選択図】図１
2012248617.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハのチップ領域に半導体回路を形成し、
前記半導体ウェハのスクライブ領域に、前記半導体回路の特性と対応する特性を備えた測定用半導体回路を形成し、
前記測定用半導体回路の特性を測定し、
前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路を補正する、
半導体装置の製造方法。
【請求項２】
前記半導体ウェハのチップ領域に複数の半導体素子を有する半導体回路を形成し、且つ前記半導体ウェハのスクライブ領域に前記測定用半導体回路を形成した後に、前記測定用半導体回路の特性を測定し、
前記測定用半導体回路の測定結果に基づき前記半導体ウェハのチップ領域に形成された前記複数の半導体素子を選択的に配線することで前記半導体回路の特性を補正する、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記測定用半導体回路は、前記チップ領域に形成された半導体回路の構成の一部を含み、前記測定用半導体回路の特性を測定することで前記チップ領域に形成された半導体回路の特性を推定する、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記チップ領域に形成された半導体回路は複数のトランジスタを備え、
前記測定用半導体回路は、前記複数のトランジスタと同一の比率で、且つ前記複数のトランジスタよりもゲート幅が小さい複数のトランジスタを備え、
前記測定用半導体回路の特性を測定することで前記チップ領域に形成された半導体回路の特性を推定する、
請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記測定用半導体回路の測定結果を情報記録部に記録し、
前記情報記録部に記録されている前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路の特性を補正する、
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に半導体装置の製造ばらつきの影響を低減することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、半導体装置の製造ばらつきが大きな問題となってきている。また、半導体装置の高性能化に伴い、半導体装置の製造ばらつきが半導体装置に与える影響が複雑化してきている。このため、半導体装置を構成する半導体素子のばらつきを補償するための回路を設けたり、半導体素子のばらつきの影響を低減できるように回路を設計したりすることが求められている。
【０００３】
特許文献１には、ＩＣ内部の回路特性を決定する素子の値を高精度に作り込む技術が開示されている。図７は、特許文献１に開示されている技術を説明するための図である。図７に示す回路はローパスフィルタの構成例を示している。図７に示す回路は、コンダクタンスアンプ１０１、キャパシタＣ１０１〜Ｃ１０４、抵抗Ｒ１０１、および０デシベルアンプ１０２を有する。コンダクタンスアンプ１０１は、入力信号の電圧レベルに応じた電流出力を発生する。抵抗Ｒ１０１は、コンダクタンスアンプ１０１の電圧電流変換率であるコンダクタンスｇｍを決定する固定抵抗である。
【０００４】
コンダクタンスアンプ１０１の出力端子に接続されるキャパシタＣ１０１は、主たる周波数特性決定用のキャパシタで、キャパシタＣ１０２〜Ｃ１０４は周波数特性調整用のキャパシタである。入力信号は、コンダクタンスアンプ１０１の正相入力端に供給され、カットオフ周波数を設定するキャパシタＣ１０１等および０デシベルアンプ１０２を経て出力信号となる。出力信号の一部はコンダクタンスアンプ１０１の逆相入力端に帰還される。特許文献１に開示されている技術では、キャパシタＣ１０２〜Ｃ１０４のいずれかを選択することで、又はこれらを組み合わせることで、外付素子を用いることなくローパスフィルタの周波数特性を調整することができる。
【０００５】
また、特許文献２には、半導体ウェハの検査時間を短縮することができる技術が開示されている。特許文献３には、配線形成工程の条件が適切であるか否かを容易かつ安価に判断できる技術が開示されている。特許文献４には、パターニングされた抵抗素子の電気特性を調整することで、半導体装置の特性のばらつきを低減することができる技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−５８２８７号公報
【特許文献２】特開２００６−５３１０号公報
【特許文献３】特開２００６−１６５２２２号公報
【特許文献４】特開２００６−４０９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されている技術のように、製造工程において半導体装置の特性を補正する場合は、半導体装置が備える半導体素子の特性を測定する必要がある。この際、半導体素子の特性を測定するための配線やプローブ領域を形成する必要がある。図６は、本発明の課題を説明するための図である。図６は、半導体装置に形成された複数の通常配線（半導体素子の測定に用いられる配線以外の配線）１１０と、半導体素子を測定するためのプローブ領域１１１とを示している。図６に示すように、半導体素子の特性を測定するためのプローブ領域を半導体装置に形成する場合、通常配線１１０を迂回させてプローブ領域１１１を確保する必要がある。
【０００８】
しかしながら、半導体素子の特性を測定するためのプローブ領域は、測定するためのプローブを接触させる必要があるため、ある程度の面積が必要となる。このため、半導体装置の微細化が進むにつれて、半導体チップに占めるプローブ領域の面積が大きくなり、プローブ領域がチップサイズの縮小化の妨げとなるという問題があった。このように、従来技術では、半導体装置の特性を補正する場合、特性測定のために形成されるプローブ領域等がチップサイズに影響を与えるという問題があった。
【課題を解決するための手段】
【０００９】
本発明の一態様にかかる半導体装置の製造方法は、半導体ウェハのチップ領域に半導体回路を形成し、前記半導体ウェハのスクライブ領域に、前記半導体回路の特性と対応する特性を備えた測定用半導体回路を形成し、前記測定用半導体回路の特性を測定し、前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路を補正する。
【００１０】
本発明の一態様にかかる半導体装置の製造方法では、半導体ウェハのスクライブ領域にプローブ領域等を含む測定用半導体回路を形成しているので、測定用半導体回路がチップサイズに与える影響を低減することができる。よって、チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。
【発明の効果】
【００１１】
本発明により、チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。（ａ）は測定用半導体回路の回路図である。（ｂ）はチップ領域に形成される半導体回路の回路図である。
【図２】チップ領域とスクライブ領域を説明するための図である。
【図３】実施の形態２にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。（ａ）は測定用半導体回路の回路図である。（ｂ）はチップ領域に形成される半導体回路の回路図である。
【図４】実施の形態３にかかる半導体装置の製造方法を用いて形成される測定用半導体回路の回路図である。
【図５】実施の形態３にかかる半導体装置の製造方法を用いて形成される半導体装置のブロック図である。
【図６】本発明の課題を説明するための図である。
【図７】特許文献１に開示されている技術を説明するための図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、実施の形態１にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。図１（ａ）は測定用半導体回路の回路図である。図１（ｂ）はチップ領域に形成される半導体回路の回路図である。図２は、チップ領域とスクライブ領域を説明するための図である。
【００１４】
図２に示すように、半導体ウェハ３にはチップ領域４とスクライブ領域５、６とが形成されている。チップ領域４には半導体回路（複数の半導体回路であってもよい）が形成される。なお、本明細書では、半導体回路を含む１つの半導体チップ（チップ領域４に対応する）を半導体装置と称す。
【００１５】
スクライブ領域５、６は、隣接する各チップ領域４の間に設けられた領域であり、半導体チップを分離する際にダイサーでダイシングする領域である。スクライブ領域５、６は、半導体チップを分離したあとにその一部又は全てが消滅する。
【００１６】
本実施の形態にかかる半導体装置の製造方法では、半導体ウェハ３のチップ領域４に、図１（ｂ）に示す半導体回路２を形成し、スクライブ領域５、６に、測定用半導体回路１を形成する。ここで、測定用半導体回路１は、チップ領域４に形成される半導体回路２の特性と対応する特性を備えている。
【００１７】
図１に示す例では、チップ領域４に形成される半導体回路２として差動増幅回路を示している。半導体回路２において、トランジスタＰＭ１およびＰＭ２は閾値αのＰ型ＭＯＳトランジスタ、トランジスタＮＭ１およびＮＭ２は閾値βのＮ型ＭＯＳトランジスタ、トランジスタＮＭ３は閾値γのＮ型ＭＯＳトランジスタである。
【００１８】
トランジスタＰＭ１のソースは高位側の電源線ＶＤＤに接続され、ゲートおよびドレインはノード７に接続されている。トランジスタＰＭ２のソースは電源線ＶＤＤに接続され、ゲートはノード７に接続され、ドレインはノード８に接続されている。トランジスタＮＭ１のドレインはノード７に接続され、ソースはノード９に接続されている。トランジスタＮＭ２のドレインはノード８に接続され、ソースはノード９に接続されている。トランジスタＮＭ３のドレインはノード９に接続され、ソースは低位側の電源線ＶＳＳに接続されている。
【００１９】
また、半導体回路２は、補正用トランジスタＮＭ１_１、ＮＭ１_２、ＮＭ２_１、ＮＭ２_２を有する。ここで、補正用トランジスタＮＭ１_１、ＮＭ１_２、ＮＭ２_１、ＮＭ２_２は、例えばトランジスタＮＭ１、ＮＭ２と同じ閾値βを備えるＮ型ＭＯＳトランジスタである。補正用トランジスタＮＭ１_１、ＮＭ１_２はそれぞれ、トランジスタＮＭ１と並列に接続可能に設けられている。すなわち、補正用トランジスタＮＭ１_１、ＮＭ１_２はそれぞれ、ドレインがノード７に接続可能に構成され、ソースがノード９に接続可能に構成されている。同様に、補正用トランジスタＮＭ２_１、ＮＭ２_２はそれぞれ、トランジスタＮＭ２と並列に接続可能に設けられている。すなわち、補正用トランジスタＮＭ２_１、ＮＭ２_２はそれぞれ、ドレインがノード８に接続可能に構成され、ソースがノード９に接続可能に構成されている。
【００２０】
図１（ａ）に示す測定用半導体回路１は、チップ領域４に形成される半導体回路２の特性と対応する特性を備えている。つまり、測定用半導体回路１は、チップ領域４に形成された半導体回路２の構成の一部である、トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３を含んでいる。ここで、図１（ａ）、（ｂ）において、同一の特性を備えるトランジスタには同一の符号を付している。
【００２１】
また、本実施の形態にかかる半導体装置の製造方法において、トランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の半導体素子を形成する方法は、一般的に用いられているＭＯＳ型半導体の製造方法と同様である。
【００２２】
スクライブ領域５、６に形成される図１（ａ）に示す測定用半導体回路１とチップ領域４に形成される図１（ｂ）に示す半導体回路２は、複数の製造工程を用いて同時に形成される。図１（ａ）、（ｂ）に示す状態は、スクライブ領域５、６に形成される測定用半導体回路１とチップ領域４に形成される半導体回路２とが同時に形成されている途中の状態を示している。
【００２３】
すなわち、図１（ａ）に示す測定用半導体回路１は、トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３の形成が完了し、測定用半導体回路１の特性を測定することができる状態を示している。つまり、測定用半導体回路１は、半導体回路２の製造工程の途中の段階で、回路特性の測定が可能な状態となる。
【００２４】
また、図１（ｂ）に示す半導体回路２は、トランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３の形成が完了し、更に補正用トランジスタＮＭ１_１、ＮＭ１_２、ＮＭ２_１、ＮＭ２_２の形成も完了している状態を示している。このとき、補正用トランジスタＮＭ１_１、ＮＭ１_２をノード７、９に接続するための配線は未完成の状態である。また、補正用トランジスタＮＭ２_１、ＮＭ２_２をノード８、９に接続するための配線も未完成の状態である。
【００２５】
その後、測定用半導体回路１の特性を測定する。測定用半導体回路１の特性を測定することで、チップ領域４に形成された半導体回路２の特性を推定することができる。このとき、測定用半導体回路１を測定するためのプローブ領域や配線もスクライブ領域５、６に形成されるため、プローブ領域等が半導体装置のチップサイズに与える影響を低減することができる。なお、測定用半導体回路１の特性の測定は、典型的には電気特性の測定であるが、電気特性以外にも半導体素子の光学特性等を測定してもよい。
【００２６】
そして、測定用半導体回路１の測定結果に基づき、チップ領域４に形成された半導体回路２の特性を補正する。例えば、トランジスタＮＭ１のオン抵抗が設計した値よりも高い場合は、補正用トランジスタＮＭ１_１をトランジスタＮＭ１と並列に接続する。これにより、ノード７とノード９との間に接続されているトランジスタＮＭ１およびトランジスタＮＭ１_１の合成オン抵抗を設計した値に補正することができる。
【００２７】
このとき、補正用トランジスタＮＭ１_１のドレインとノード７とを接続する配線、および補正用トランジスタＮＭ１_１のソースとノード９とを接続する配線は、その後の製造工程で形成される。すなわち、あらかじめ用意された複数の配線パターン（レチクル）のうち、半導体回路２が所望の性能となる配線パターン（レチクル）を選択することで、補正用トランジスタ（半導体素子）を選択的に配線することができる。
【００２８】
例えば、作製される半導体装置が６層の配線層を有する場合、低層側の配線層（例えば、１〜３層）の配線工程が完了する時点で測定用半導体回路１の特性が測定できるような状態となるように、測定用半導体回路１を形成する。このとき、補正用トランジスタを接続するための配線は未完成の状態である。そして、測定用半導体回路１の測定結果に基づき、その後の高層側の配線層（例えば、４〜６層）の配線工程において、所定の補正用トランジスタ（上記例では、補正用トランジスタＮＭ１_１）を接続するための配線を形成する。
【００２９】
なお、補正用トランジスタＮＭ１_１、ＮＭ１_２、ＮＭ２_１、ＮＭ２_２として、トランジスタＮＭ１、ＮＭ２と特性（例えば、トランジスタサイズ）が異なるトランジスタを用いてもよい。また、補正用トランジスタＮＭ１_１、ＮＭ１_２、ＮＭ２_１、ＮＭ２_２の特性（例えば、トランジスタサイズ）は、各々異なるように構成してもよい。例えば、トランジスタＮＭ１_１のトランジスタサイズをトランジスタＮＭ１_２のトランジスタサイズよりも大きくしたとする。このとき、トランジスタＮＭ１のオン抵抗が設計した値よりも若干高い場合は、特性の補正にトランジスタＮＭ１_２（トランジスタサイズ小）を用い、トランジスタＮＭ１のオン抵抗が設計した値よりもかなり高い場合は、特性の補正にトランジスタＮＭ１_１（トランジスタサイズ小）を用いることができる。また、補正に使用するトランジスタとして複数の補正用トランジスタを組み合わせて使用してもよい。
【００３０】
特許文献１に開示されている技術のように、製造工程において半導体装置の特性を補正する場合は、半導体装置が備える半導体素子の特性を測定する必要があった。この際、半導体素子の特性を測定するための配線やプローブ領域を形成する必要があった。
【００３１】
しかしながら、半導体素子の特性を測定するためのプローブ領域は、測定するためのプローブを接触させる必要があるため、ある程度の面積が必要となる。このため、半導体装置の微細化が進むにつれて、半導体チップに占めるプローブ領域の面積が大きくなり、プローブ領域がチップサイズの縮小化の妨げとなるという問題があった。このように、従来技術では、半導体装置の特性を補正する場合、特性測定のために形成されるプローブ領域等がチップサイズに影響を与えるという問題があった。
【００３２】
これに対して本実施の形態にかかる半導体装置の製造方法では、半導体ウェハ３のスクライブ領域５、６にプローブ領域等を含む測定用半導体回路を形成しているので、測定用半導体回路１がチップサイズに与える影響を低減することができる。よって、チップサイズへの影響を低減しつつ、製造工程において半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。
【００３３】
また、近年、半導体装置の要求性能の複雑化により、トランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の半導体素子を組み合わせた最終的な構成が、半導体回路の特性に大きな影響を与えるようになってきている。すなわち、従来ではトランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の単体の素子を個別に測定することで、半導体回路を補正していた。しかし、半導体回路が複雑化するにつれて、半導体素子を個別に測定しただけでは半導体回路の全体的な特性を把握することができないため、半導体回路を補正することが困難となってきた。よって、最終的な回路構成に近い回路を測定し、この測定結果に基づいて半導体回路を補正する必要があった。
【００３４】
本実施の形態にかかる半導体装置の製造方法では、測定用半導体回路として、複数の半導体素子を有する補正対象の半導体回路と同じパターン（レイアウト）を有する半導体回路を用いている。このため、測定用半導体回路を用いて、複数の半導体素子の製造ばらつきが互いに与える影響や、回路構成そのものが与える影響を測定することができる。このような特性は、半導体素子単体を測定した結果から得ることはできない。よって、この測定結果を用いることで、従来よりも更に高精度に半導体回路を補正することができる。
【００３５】
また、本実施の形態にかかる半導体装置の製造方法では、配線工程において所定の配線パターン（レチクル）を選択することで半導体回路の特性を補正しているので、半導体回路の特性を容易に補正することができる。また、製造ばらつきを抑えることができるので、設計の自由度や製造の歩留りを向上させることができる。
【００３６】
実施の形態２
次に、本発明の実施の形態２について説明する。図３は、本実施の形態にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。図３（ａ）は測定用半導体回路１１の回路図である。図３（ｂ）はチップ領域に形成される半導体回路１２の回路図である。本実施の形態にかかる半導体装置の製造方法では、測定用半導体回路１１の構成とチップ領域に形成される半導体回路１２の構成が、実施の形態１の場合と異なる。これ以外は、実施の形態１と同様であるので、重複した説明は省略する。本実施の形態においても、測定用半導体回路１１は、チップ領域に形成される半導体回路１２の特性と対応する特性を備えている。
【００３７】
図３（ｂ）に示す半導体回路１２は、トランジスタＰＭ１１、ＮＭ１１、抵抗素子Ｒ１１、およびキャパシタＣ１１を有する。トランジスタＰＭ１１のソースは電源線ＶＤＤに接続され、ドレインはノード１３に接続されている。トランジスタＮＭ１１のドレインはノード１３に接続され、ソースは電源線ＶＳＳに接続されている。抵抗素子Ｒ１１の一端はノード１３に接続され、他端はキャパシタＣ１１の一端と接続されている。キャパシタＣ１１の他端は電源線ＶＳＳに接続されている。
【００３８】
ここで、トランジスタＰＭ１１のゲート幅Ｗｇは例えば１５０μｍである。トランジスタＮＭ１１のゲート幅Ｗｇは例えば５０μｍである。また、半導体回路１２は、補正用トランジスタＰＭ１１_１、ＰＭ１１_２、ＮＭ１１_１、ＮＭ１１_２を有する。補正用トランジスタＰＭ１１_１、ＰＭ１１_２のゲート幅Ｗｇは例えば１５μｍである。補正用トランジスタＮＭ１１_１、ＮＭ１１_２のゲート幅Ｗｇは例えば５μｍである。
【００３９】
図３（ａ）に示す測定用半導体回路１１は、チップ領域に形成される半導体回路１２の特性と対応する特性を備えている。つまり、測定用半導体回路１１は、トランジスタＰＭ１２、ＮＭ１２、抵抗素子Ｒ１１、キャパシタＣ１１を有する。このとき、測定用半導体回路１１では、トランジスタＰＭ１２のゲート幅Ｗｇを、半導体回路１２のトランジスタＰＭ１１のゲート幅（Ｗｇ＝１５０μｍ）の１０分の１である１５μｍとしている。また、トランジスタＮＭ１２のゲート幅Ｗｇを、半導体回路１２のトランジスタＮＭ１１のゲート幅（Ｗｇ＝５０μｍ）の１０分の１である５μｍとしている。図３（ａ）に示す測定用半導体回路１１は、図３（ｂ）に示す半導体回路１２と同一ではないが、半導体回路１２の特性を反映できる回路である。
【００４０】
本実施の形態では、例えば半導体回路１２のトランジスタＰＭ１１、ＮＭ１１のゲート幅（トランジスタの面積に対応する）が大きいため、半導体回路１２と同じ回路がスクライブ領域に収まらない場合、半導体回路１２の構成を同一としたままトランジスタのゲート幅を小さくすることで、スクライブ領域に測定用半導体回路１１を形成することができる。
【００４１】
すなわち、半導体回路１２のトランジスタＰＭ１１（Ｗｇ＝１５０μｍ）とトランジスタＮＭ１１（Ｗｇ＝５０μｍ）のゲート幅を比率を維持したまま縮小することで、測定用半導体回路１１のトランジスタＰＭ１２、ＮＭ１２の面積を小さくすることができる。換言すると、測定用半導体回路１１は、トランジスタＰＭ１１、ＮＭ１１と同一の比率で、且つトランジスタＰＭ１１、ＮＭ１１よりもゲート幅が小さい複数のトランジスタＰＭ１２、ＮＭ１２を備える。これにより、半導体回路１２の特性を反映した測定用半導体回路１１をスクライブ領域に形成することができる。
【００４２】
その後、測定用半導体回路１１の特性を測定する。測定用半導体回路１１の特性を測定することで、チップ領域に形成された半導体回路１２の特性を推定することができる。例えば、トランジスタＰＭ１２のゲート幅（Ｗｇ＝１５μｍ）は、半導体回路１２のトランジスタＰＭ１１のゲート幅（Ｗｇ＝１５０μｍ）の１０分の１であるので、トランジスタＰＭ１１のオン抵抗はトランジスタＰＭ１２の約１０分の１となる。同様に、トランジスタＮＭ１２のゲート幅（Ｗｇ＝５μｍ）は、半導体回路１２のトランジスタＮＭ１１のゲート幅（Ｗｇ＝５０μｍ）の１０分の１であるので、トランジスタＮＭ１１のオン抵抗はトランジスタＮＭ１２の約１０分の１となる。よって、この関係を用いて測定用半導体回路１１の測定結果を換算することで、チップ領域に形成された半導体回路１２の特性を推定することができる。
【００４３】
そして、測定用半導体回路１１の測定結果に基づき、チップ領域に形成された半導体回路１２の特性を補正する。例えば、トランジスタＰＭ１１のオン抵抗が設計した値よりも高い場合は、補正用トランジスタＰＭ１１_１をトランジスタＰＭ１１と並列に接続する。これにより、電源線ＶＤＤとノード１３との間に接続されているトランジスタＰＭ１１およびトランジスタＰＭ１１_１の合成オン抵抗を設計した値に補正することができる。
【００４４】
なお、補正用トランジスタＰＭ１１_１、ＰＭ１１_２、ＮＭ１１_１、ＮＭ１１_２の配線方法等は実施の形態１で説明した場合と同様であるので重複した説明は省略する。
【００４５】
本実施の形態にかかる本発明によっても、チップサイズへの影響を低減しつつ、製造工程において半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。
【００４６】
実施の形態３
次に、本発明の実施の形態３について説明する。図４は、本実施の形態にかかる半導体装置の製造方法を用いて形成される測定用半導体回路の回路図である。本実施の形態では、チップ内の同期回路における典型的な論理回路段およびその配線を含む回路を測定用半導体回路としている。これ以外は、実施の形態１と同様であるので、重複した説明は省略する。
【００４７】
図４に示すように、本実施の形態では、チップ内の同期回路における典型的な論理回路段およびその配線を含む回路として、ＩＮＶ１〜２、ＡＮＤ１〜３、ＮＯＲ１を備える回路を測定用半導体回路に形成している。そして、測定用半導体回路を測定した際に、同期回路を構成するフリップフロップ間のタイミング制約に余裕があるという測定結果が得られた場合は、例えば、駆動能力の小さな回路（低能力のバッファ）や、閾値電圧の高いトランジスタを使用した回路を選択するように、配線パターン(レチクル)を変更する。このように、駆動能力の小さな回路や、閾値電圧の高いトランジスタを使用することで、半導体回路の消費電力を低減することができる。
【００４８】
実施の形態４
次に、本発明の実施の形態４について説明する。図５は、本実施の形態にかかる半導体装置の製造方法を用いて形成される半導体装置のブロック図である。図５に示す半導体装置２０は、周辺回路Ａ（２１）、周辺回路Ｂ（２２）、周辺回路Ｃ（２３）、および情報記録部２４を有する。ここで、各周辺回路２１〜２３は実施の形態１〜３で説明した半導体回路を有する。また、各周辺回路２１〜２３と情報記録部２４は配線２５によって互いに接続されている。
【００４９】
本実施の形態では、スクライブ領域上に形成された測定用半導体回路から得られた特性情報を、情報記録部２４に記録している。例えば、周辺回路Ａ（２１）を製造する際に、周辺回路Ａ（２１）が備える半導体回路の特性と対応する特性を備えた測定用半導体回路をスクライブ領域に形成する。そして、この測定用半導体回路の特性を測定し、当該測定結果を情報記録部２４に記録する。測定用半導体回路の測定結果は、周辺回路Ａ（２１）が備える半導体回路の特性を反映している。よって、周辺回路Ａ（２１）が動作する際に、情報記録部２４に格納されている測定用半導体回路の測定結果を周辺回路Ａ（２１）が参照し、周辺回路Ａ（２１）が備える半導体回路の特性に応じた回路補正を実施することで、周辺回路Ａ（２１）の性能のばらつきを抑制することができる。周辺回路Ｂ（２２）、周辺回路Ｃ（２３）についても同様である。
【００５０】
なお、情報記録部２４に測定結果を記録する際は、例えば測定用半導体回路を測定した後の配線工程（高層側の配線工程）において、配線パターン（レチクル）を選択することで情報記録部２４に情報を記録することができる。
【００５１】
例えば、実施の形態３で説明した論理回路段を測定用半導体回路として形成し、この測定用半導体回路の測定結果を情報記録部２４に記録してもよい。そして、周辺回路を動作させる際に、情報記録部２４に格納されている測定結果を周辺回路が読み込み、測定結果が周辺回路を構成するフリップフロップ間のタイミング制約に余裕があるという測定結果である場合、駆動能力の小さな回路や閾値電圧の高いトランジスタを周辺回路が使用するように回路的に補正してもよい。このようにすることで、周辺回路の消費電力を低減することができる。
【００５２】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。また、上記実施の形態１〜４は互いに組み合わせて実施してもよい。
【符号の説明】
【００５３】
１、１１  測定用半導体回路
２、１２  半導体回路
３  半導体ウェハ
４  チップ領域（半導体チップ）
５、６  スクライブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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