(57)【要約】【課題】実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにする。【解決手段】ＩｎＰからなる基板１０１の上に形成された電子供給層１０２と、電子供給層１０２の上に形成されたスペーサ層１０３と、スペーサ層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成された障壁層１０５とを備え、障壁層１０５は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを含んだアンドープの化合物半導体から構成し、ＩｎＰよりショットキー障壁高さが高いものとされている。【選択図】  図１
2012248563.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰからなる基板の上に形成されてｎ型の化合物半導体からなる電子供給層と、
前記電子供給層の上に形成されたスペーサ層と、
前記スペーサ層の上に形成されたＩｎＧａＡｓおよびＩｎＡｓより選択された化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された障壁層と、
前記障壁層の上に形成されたゲート電極と、
前記ゲート電極を挟んで各々離間して前記障壁層に接して形成された２つのコンタクト層と、
一方の前記コンタクト層の上に形成されたソース電極と、
他方の前記コンタクト層の上に形成されたドレイン電極と
を少なくとも備え、
前記コンタクト層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ａｓとを構成元素とするｎ型の化合物半導体から構成され、
前記障壁層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体から構成されていることを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１記載の電界効果型トランジスタにおいて、
前記コンタクト層は、ＩｎＡｌＡｓからなる下側コンタクト層と、ＩｎＧａＡｓからなる上側コンタクト層との２層構造とされていることを特徴とする電界効果型トランジスタ。
【請求項３】
請求項１または２記載の電界効果型トランジスタにおいて、
前記電子供給層と前記スペーサ層との間に形成されたＩｎＡｌＧａＰからなる下側障壁層を備え、
前記下側障壁層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体から構成されていることを特徴とする電界効果型トランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果型トランジスタにおいて、
前記ゲート電極と前記障壁層との間に挿入された絶縁層を備えることを特徴とする電界効果型トランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載の電界効果型トランジスタにおいて、
前記スペーサ層は、ＩｎＡｌＡｓから構成されていることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた電界効果型トランジスタに関するものである。
【背景技術】
【０００２】
ＩｎＰ基板上に形成される電界効果型トランジスタは、優れた高速性および低雑音性から、いわゆるサブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。このように非常に高い周波数領域での素子動作を実現させるためには、ゲート長の短縮、ゲート電極とチャネル間の距離の短縮が重要である。
【０００３】
ここで、上述した電界効果型トランジスタについて、図５を用いて説明する。図５は、ＩｎＰ系の化合物半導体を用いた典型的な電界効果型トランジスタの構成を示す構成図である。図５では、断面を模式的に示している。
【０００４】
この電界効果型トランジスタは、半絶縁性のＩｎＰからなる基板５０１の上に、アンドープのＩｎＡｌＡｓからなるバッファ層５０２と、この上に形成されたアンドープのＩｎＧａＡｓからなるチャネル層５０３と、この上に形成されたアンドープのＩｎＡｌＡｓからなるスペーサ層５０４と、この上に形成されたｎ+−ＩｎＡｌＡｓからなる電子供給層５０５と、この上に形成されたアンドープのＩｎＡｌＡｓからなる障壁層５０６とを備える。
【０００５】
また、障壁層５０６の上には、アンドープのＩｎＰからなるエッチング停止層５０７と、この上に形成されたｎ+−ＩｎＡｌＡｓからなるコンタクト層５０８と、この上に形成されたｎ+−ＩｎＧａＡｓからなるコンタクト層５０９とを備える。コンタクト層５０８およびコンタクト層５０９は、リセス加工され、この中央の溝領域の障壁層５０６の上にゲート電極５１１が形成されている。また、溝領域を挟んで２分割されているコンタクト層５０９の各々の上に、ソース電極５１２およびドレイン電極５１３が形成されている。
【０００６】
上述した電界効果型トランジスタを構成する化合物半導体の積層構造は、分子線エピタキシー（Molecular Beam Epitaxy:ＭＢＥ）法や、有機金属気相成長（Metal-OrganicVapor-PhaseEpitaxy）法を用いて作製される。
【０００７】
上述した電界効果型トランジスタの構造では、ゲート電極５１１とチャネル層５０３との距離は、エッチング停止層５０７、障壁層５０６、電子供給層５０５、およびスペーサ層５０４の厚さで決まる。トランジスタ高速化のためには、これらのゲート電極５１１とチャネル層５０３とを挟む各層を薄層化することが重要となる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】T.Enoki et al. , "Ultrahigh-Speed Integrated Circuits Using InP-Based HEMTs", Japanese Journal of Applied Physics, vol.37, pp.1359-1364, 1998.
【非特許文献２】T.Suemitsu et al. , "Improved Recessed-Gate Structure for Sub-0.1-μｍ-Gate InP-Based High Electron Mobility Transistor", Japanese Journal of Applied Physics, vol.37, pp.1365-1372, 1998.
【非特許文献３】H. Sugiyama et al. , "ULTRA-THIN InAlP/InGaAs HETEROJUNCTIONS GROWN BY METAL-ORGANIC VAPOR-PHASE EPITAXY", Proc. 21th Int. Conf. Indium Phosphide and Related Materials, pp.222-225, 2009.
【非特許文献４】K.B. Chough et al. , "Investigation of AlxGayIn1-x-yP as a Shottky layer of AlInAs/GaInAs high electron mobility transistors", Appl. Phys. Lett. , vol.64, no.2, pp.211-213, 1994.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した構成の電界効果型トランジスタの、ゲート電極５１１とチャネル層５０３とを挟む各層の薄層化には、次に示すような問題がある。
【００１０】
まず、エッチング停止層５０７は、非特許文献１にあるように、ゲート電極５１１を形成する時のウェットリセスエッチングを、複数の電界効果型トランジスタが形成されるウエハ面内で均一に行い、各トランジスタの閾値電圧のウエハ面内均一性を確保するなど、実用上十分なプロセスマージンを得るために重要なものとなる。しかし、エッチング停止層５０７を薄層化すると、コンタクト層を構成するＩｎＧａＡｓやＩｎＡｌＡｓに対し、十分なウエットエッチングの選択比を得る事が難しくなる。これは、結晶成長法によってＩｎＡｌＡｓからなる障壁層５０６およびＩｎＰからなるエッチング停止層５０７を形成する際に、Ｖ族原子のヘテロ界面での急峻性を確保する事が難しく、Ａｓ原子がＩｎＰ層に混入しやすいためである。十分なプロセスマージンを確保するためには、エッチング停止層５０７の層厚は少なくとも２ｎｍは必要と考えられる。
【００１１】
このように、ＩｎＰからなるエッチング停止層を用いる層構造では、エッチング停止層の厚さの分、ゲート電極５１１とチャネル層５０３との間の距離が長くなってしまう。これを回避するために、非特許文献２に記載のように、ウェットエッチングに加えて、ドライエッチングにより、ＩｎＰからなるエッチング停止層自体を除去してゲート電極を形成する試みもなされている。しかし、ウェットエッチングのみのゲート電極形成工程と比較して作製工程が複雑となる他、ウエハ面内のドライエッチング深さの均一性低下も懸念される。
【００１２】
また、前述した典型的なＨＥＭＴ構造では、ゲート電極５１１とチャネル層５０３の間の層に、ｎ型のドーピングを施した電子供給層５０５を用いている。このため、ゲート電極５１１とチャネル層５０３の間を薄層化した場合、ドーパントに起因するエネルギー準位を介したリーク電流が生じやすく、トランジスタの高速化動作を妨げる要因となる。さらに、薄層化に伴い電子供給層も薄くなるために、トランジスタ動作に必要なチャネル層の２次元電子濃度を得ることが困難となる。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る電界効果型トランジスタは、ＩｎＰからなる基板の上に形成されてｎ型の化合物半導体からなる電子供給層と、電子供給層の上に形成されたスペーサ層と、スペーサ層の上に形成されたＩｎＧａＡｓおよびＩｎＡｓより選択された化合物半導体からなるチャネル層と、チャネル層の上に形成された障壁層と、障壁層の上に形成されたゲート電極と、ゲート電極を挟んで各々離間して障壁層に接して形成された２つのコンタクト層と、一方のコンタクト層の上に形成されたソース電極と、他方のコンタクト層の上に形成されたドレイン電極とを少なくとも備え、コンタクト層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ａｓとを構成元素とするｎ型の化合物半導体から構成され、障壁層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体から構成されている。
【００１５】
上記電界効果型トランジスタにおいて、コンタクト層は、ＩｎＡｌＡｓからなる下側コンタクト層と、ＩｎＧａＡｓからなる上側コンタクト層との２層構造とされていてもよい。また、電子供給層とスペーサ層との間に形成された下側障壁層を備え、下側障壁層は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体から構成されているようにしてもよい。また、ゲート電極と障壁層との間に挿入された絶縁層を備えるようにしてもよい。なお、スペーサ層は、ＩｎＡｌＡｓから構成されていればよい。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、チャネル層から見てゲート電極とは反対の側に電子供給層を備え、加えて、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体から障壁層を構成するようにしたので、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるという優れた効果が得られる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施の形態１における電界効果型トランジスタの構成を示す構成図である。
【図２】図２は、本発明の実施の形態２における電界効果型トランジスタの構成を示す構成図である。
【図３】図３は、本発明の実施の形態３における電界効果型トランジスタの構成を示す構成図である。
【図４】図４は、本発明の実施の形態４における電界効果型トランジスタの構成を示す構成図である。
【図５】図５は、ＩｎＰ基板上に形成される電界効果型トランジスタの構成を示す構成図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図を参照して説明する。
【００１９】
[実施の形態１]
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果型トランジスタの構成を示す構成図である。図１では、断面を模式的に示している。
【００２０】
この電界効果型トランジスタは、ＩｎＰからなる基板１０１の上に形成された電子供給層１０２と、電子供給層１０２の上に形成されたスペーサ層１０３と、スペーサ層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成された障壁層１０５とを備える。
【００２１】
また、障壁層１０５の上に形成されたゲート電極１０６と、ゲート電極１０６を挟んで各々離間して障壁層１０５に接して形成された２つのコンタクト層１０７とを備える。また、一方のコンタクト層１０７の上に形成されたソース電極１１１、および他方のコンタクト層１０７の上に形成されたドレイン電極１１２を備える。ソース電極１１１およびドレイン電極１１２は、各々コンタクト層１０７にオーミック接続している。この構造は、いわゆるリセスゲート構造であり、溝を形成することで２つの領域に分割したコンタクト層１０７の間の溝部に露出する障壁層１０５の上に、ゲート電極１０６が形成されている。
【００２２】
基板１０１は、例えば鉄をドープすることで高抵抗としたＩｎＰから構成すればよい。電子供給層１０２は、ｎ型の化合物半導体から構成されたものであり、例えば、ｎ型の不純物を高濃度にドープしたＩｎＡｌＡｓから構成されていればよい。スペーサ層１０３は、例えば、アンドープのＩｎＡｌＡｓから構成されていればよい。
【００２３】
また、チャネル層１０４は、ＩｎＧａＡｓおよびＩｎＡｓより選択された化合物半導体から構成されている。障壁層１０５は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープの化合物半導体から構成されているものであり、例えば、アンドープのＩｎＡｌＧａＰから構成されていればよい。障壁層１０５は、ＩｎとＰとを含んで、ＩｎＰよりショットキー障壁高さが高いものとなっていればよい。また、コンタクト層１０７は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ａｓとを構成元素とするｎ型の化合物半導体から構成されているものであり、例えば、ｎ型の不純物を高濃度にドープしたＩｎＡｌＡｓから構成されていればよい。
【００２４】
次に、製造方法について簡単に説明する。まず、基板１０１の上に、ｎ型の不純物を高濃度にドープしたＩｎＡｌＡｓの層（電子供給層１０２）、アンドープのＩｎＡｌＡｓの層（スペーサ層１０３）、アンドープのＩｎＧａＡｓの層（チャネル層１０４）、アンドープのＩｎＡｌＧａＰの層（障壁層１０５）、およびｎ型の不純物を高濃度にドープしたＩｎＡｌＡｓの層（コンタクト層１０７）を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法または有機金属気相成長法により形成すればよい。
【００２５】
次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、コンタクト層１０７となるＩｎＡｌＡｓの層に溝（リセス）を形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。これらのエッチング液は、ＩｎＧａＡｓやＩｎＡｌＡｓなどの「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ａｓとを構成元素とする化合物半導体」は溶解するが、「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とする化合物半導体」はあまり溶解しない。このため、上述したエッチング液を用いれば、コンタクト層１０７となるＩｎＧａＡｓの層に溝を形成するエッチングで、障壁層１０５となるＩｎＡｌＧａＰの層がエッチング停止層として機能することになる。
【００２６】
以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層１０５に接した２つのコンタクト層１０７を形成した後、溝のゲート電極形成領域の障壁層１０５の上に、ショットキー接続するゲート電極１０６を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去（リフトオフ）すれば、ゲート電極１０６が形成できる。
【００２７】
次に、一方のコンタクト層１０７の上にソース電極１１１を形成し、他方のコンタクト層１０７の上にドレイン電極１１２を形成する。これらの電極も、前述したゲート電極１０６の形成と同様に、いわゆるリフトオフ法により形成すればよい。
【００２８】
上述した電界効果型トランジスタは、ゲート電極１０６に印加した電圧を変化させることによって、ゲート電極１０６下のチャネル層１０４に形成される２次元電子ガスの濃度を変化させ、ソース電極１１１からドレイン電極１１２へ流れるドレイン電流を変化させることができる。
【００２９】
以上に説明したように、本実施の形態によれば、チャネル層に２次元電子を生じさせるための電子供給層をチャネル層よりも基板側に設けているので、ゲート電極とチャネル層との間隔は、障壁層の層厚のみで決定されるようになり、ゲート電極とチャネル層との間隔をより短くすることができる。
【００３０】
また、障壁層は、コンタクト層を構成するＩｎＡｌＡｓやＩｎＧａＡｓに対してウェットエッチングで実用的な選択比を確保できる、ＩｎＡｌＧａＰなどの化合物半導体より構成したので、障壁層でエッチング停止層を兼用することができる。このため、これらの構成は、前述したように、簡便な選択ウェットエッチングによって製造できる。
【００３１】
また、障壁層をアンドープの化合物半導体から構成することで、ゲートリーク電流をより抑制することが可能となる。さらに、ＩｎＰよりもショットキー障壁高さの高い「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とする化合物半導体」から障壁層を構成しているので、リーク電流をさらに抑制することが可能となる。
【００３２】
これらのように、本実施の形態によれば、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。
【００３３】
[実施の形態２]
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２における電界効果型トランジスタの構成を示す構成図である。図２では、断面を模式的に示している。
【００３４】
この電界効果型トランジスタは、ＩｎＰからなる基板２０１の上に形成された電子供給層２０２と、電子供給層２０２の上に形成されたスペーサ層２０３と、スペーサ層２０３の上に形成されたチャネル層２０４と、チャネル層２０４の上に形成された障壁層２０５とを備える。実施の形態２では、基板２０１の上に、バッファ層２１３を介して電子供給層２０２を形成している。
【００３５】
また、実施の形態２では、障壁層２０５の上に形成されたゲート電極２０６と、ゲート電極２０６を挟んで各々離間して障壁層２０５に接して形成された２つの下層コンタクト層２０７と、各々の下層コンタクト層２０７の上に形成された上層コンタクト層２０８とを備える。実施の形態２では、コンタクト層を２層構造としている。
【００３６】
また、一方の上層コンタクト層２０８の上に形成されたソース電極２１１、および他方の上層コンタクト層２０８の上に形成されたドレイン電極２１２を備える。ソース電極２１１およびドレイン電極１１２は、各々上層コンタクト層２０８にオーミック接続している。上述した構造は、いわゆるリセスゲート構造であり、溝を形成することで２つの領域に分割した下層コンタクト層２０７および上層コンタクト層２０８の間の溝部に露出する障壁層２０５の上に、ゲート電極２０６が形成されている。
【００３７】
基板２０１は、例えば鉄をドープすることで高抵抗としたＩｎＰから構成すればよい。電子供給層２０２は、ｎ型の化合物半導体から構成されたものであり、例えば、ｎ型の不純物であるシリコンが１×１０19ｃｍ-3程度の高濃度にドープされたＩｎ0.52Ａｌ0.48Ａｓから構成されていればよい。また、電子供給層２０２は、層厚３ｎｍ程度とすればよい。バッファ層２１３は、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２００ｎｍ程度とされていればよい。スペーサ層２０３は、例えば、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚３ｎｍ程度とされていればよい。
【００３８】
また、チャネル層２０４は、Ｉｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍ程度とされていればよい。また、障壁層２０５は、アンドープのＩｎ0.75Ａｌ0.25Ｐから構成され、層厚２ｎｍ程度とされていればよい。下層コンタクト層２０７および上層コンタクト層２０８は、「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ａｓとを構成元素とするｎ型の化合物半導体」から構成されているものである。例えば、下層コンタクト層２０７は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２０ｎｍとされていればよい。また、上層コンタクト層２０８は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍとされていればよい。
【００３９】
次に、製造方法について簡単に説明する。まず、基板２０１の上に、アンドープのＩｎ0.52Ａｌ0.48Ａｓの層（バッファ層２１３）、ｎ型の不純物を高濃度にドープしたＩｎ0.52Ａｌ0.48Ａｓの層（電子供給層２０２）、アンドープのＩｎ0.52Ａｌ0.48Ａｓの層（スペーサ層２０３）、アンドープのＩｎ0.53Ｇａ0.47Ａｓの層（チャネル層２０４）、アンドープのＩｎ0.75Ａｌ0.25Ｐの層（障壁層２０５）、ｎ型の不純物を高濃度にドープしたＩｎ0.52Ａｌ0.48Ａｓの層（下層コンタクト層２０７）、およびｎ型の不純物を高濃度にドープしたＩｎ0.53Ｇａ0.47Ａｓの層（上層コンタクト層２０８）を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法、または有機金属気相成長法により形成すればよい。
【００４０】
次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、下層コンタクト層２０７となるＩｎ0.52Ａｌ0.48Ａｓの層および上層コンタクト層２０８となるＩｎ0.53Ｇａ0.47Ａｓの層に溝（リセス）を形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。
【００４１】
これらのエッチング液は、Ｉｎ0.52Ａｌ0.48ＡｓおよびＩｎ0.53Ｇａ0.47Ａｓは溶解するが、Ｉｎ0.75Ａｌ0.25Ｐはあまり溶解しない。このため、上述したエッチング液を用いれば、下層コンタクト層２０７となるＩｎ0.52Ａｌ0.48Ａｓの層および上層コンタクト層２０８となるＩｎ0.53Ｇａ0.47Ａｓの層に溝を形成するエッチングで、障壁層２０５となるＩｎ0.75Ａｌ0.25Ｐの層がエッチング停止層として機能することになる。
【００４２】
以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層２０５に接した２つの下層コンタクト層２０７および２つの上層コンタクト層２０８を形成した後、溝部のゲート電極形成領域の障壁層２０５の上に、ショットキー接続するゲート電極２０６を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去（リフトオフ）すれば、ゲート電極２０６が形成できる。
【００４３】
次に、一方の上層コンタクト層２０８の上にソース電極２１１を形成し、他方の上層コンタクト層２０８の上にドレイン電極２１２を形成する。これらの電極も、前述したゲート電極２０６の形成と同様に、いわゆるリフトオフ用により形成すればよい。
【００４４】
上述した実施の形態２における電界効果型トランジスタは、ゲート電極２０６に印加した電圧を変化させることによって、ゲート電極２０６下のチャネル層２０４に形成される２次元電子ガスの濃度を変化させ、ソース電極２１１からドレイン電極２１２へ流れるドレイン電流を変化させることができる。
【００４５】
前述したように、実施の形態２の構成では、ゲート電極２０６とチャネル層２０４との間の距離は、障壁層２０５の層厚によってのみ決定される。発明者らは、これまでに、Ｉｎ0.75Ａｌ0.25Ｐからなる層厚２ｎｍ程度のエッチング停止層で、十分なプロセスマージンを有するウェットエッチングの選択性を確認している（非特許文献３参照）。例えば、非特許文献１に記載のトランジスタのゲート電極とチャネル層との間の距離１４ｎｍと比較すると、層厚２ｎｍとした障壁層２０５は約１４％に相当し、顕著な薄層化が実現されていることが明確である。
【００４６】
また、図５を用いて説明した典型的な電界効果型トランジスタでは、ＩｎＰからなるエッチング停止層が一般に広く用いられている。これに対し、実施の形態２では、前述した実施の形態１と同様に、障壁層を「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体」であるＩｎ0.75Ａｌ0.25Ｐから構成してエッチング停止層の機能を兼用するようにしたので、ゲート電極に対するショットキー障壁を約１ｅＶとすることが可能となり、ＩｎＰの場合の約０．６ｅＶよりも高くでき、ゲートリーク電流を抑制することが可能となる（非特許文献４参照）。
【００４７】
以上に説明したように、実施の形態２においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。
【００４８】
[実施の形態３]
次に、本発明の実施の形態３について図３を用いて説明する。図３は、本発明の実施の形態３における電界効果型トランジスタの構成を示す構成図である。図３では、断面を模式的に示している。
【００４９】
この電界効果型トランジスタは、ＩｎＰからなる基板３０１の上に形成された、バッファ層３１３と、バッファ層３１３の上に形成された電子供給層３０２と、電子供給層３０２の上に形成されたスペーサ層３０３と、スペーサ層３０３の上に形成されたチャネル層３０４と、チャネル層３０４の上に形成された障壁層３０５とを備える。加えて、実施の形態３では、電子供給層３０２とスペーサ層３０３との間に下側障壁層３１４を備える。
【００５０】
また、実施の形態３では、障壁層３０５の上に形成されたゲート電極３０６と、ゲート電極３０６を挟んで各々離間して障壁層３０５に接して形成された２つの下層コンタクト層３０７と、各々の下層コンタクト層３０７の上に形成された上層コンタクト層３０８とを備える。これは、実施の形態２と同様である。
【００５１】
また、一方の上層コンタクト層３０８の上に形成されたソース電極３１１、および他方の上層コンタクト層３０８の上に形成されたドレイン電極３１２を備える。ソース電極３１１およびドレイン電極１１２は、各々上層コンタクト層３０８にオーミック接続している。
【００５２】
基板３０１は、例えば鉄をドープすることで高抵抗としたＩｎＰから構成すればよい。バッファ層３１３は、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２００ｎｍ程度とされていればよい。電子供給層３０２は、ｎ型の化合物半導体から構成されたものであり、例えば、ｎ型の不純物であるシリコンが１×１０19ｃｍ-3程度の高濃度にドープされたＩｎ0.52Ａｌ0.48Ａｓから構成されていればよい。また、電子供給層３０２は、層厚３ｎｍ程度とすればよい。
【００５３】
次に、下側障壁層３１４は、例えば、アンドープのＩｎ0.75Ａｌ0.25Ｐから構成され、層厚２ｎｍ程度とされていればよい。スペーサ層３０３は、例えば、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚３ｎｍ程度とされていればよい。
【００５４】
また、チャネル層３０４は、Ｉｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍ程度とされていればよい。また、障壁層３０５は、アンドープのＩｎ0.75Ａｌ0.25Ｐから構成され、層厚２ｎｍ程度とされていればよい。また、下層コンタクト層３０７は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚３０ｎｍとされていればよい。また、上層コンタクト層３０８は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍとされていればよい。
【００５５】
次に、製造方法について簡単に説明する。まず、基板３０１の上に、アンドープのＩｎ0.52Ａｌ0.48Ａｓの層（バッファ層３１３）、ｎ型の不純物を高濃度にドープしたＩｎ0.52Ａｌ0.48Ａｓの層（電子供給層３０２）、アンドープのＩｎ0.75Ａｌ0.25Ｐの層（下側障壁層３１４）、アンドープのＩｎ0.52Ａｌ0.48Ａｓの層（スペーサ層３０３）、アンドープのＩｎ0.53Ｇａ0.47Ａｓの層（チャネル層３０４）、アンドープのＩｎ0.75Ａｌ0.25Ｐの層（障壁層３０５）、ｎ型の不純物を高濃度にドープしたＩｎ0.52Ａｌ0.48Ａｓの層（下層コンタクト層３０７）、およびｎ型の不純物を高濃度にドープしたＩｎ0.53Ｇａ0.47Ａｓの層（上層コンタクト層３０８）を順次に成長させて積層する。これらは、例えば、よく知られた分子線エピタキシー法、または有機金属気相成長法により形成すればよい。
【００５６】
次に、公知のリソグラフィー技術で形成したマスクパターンを用いた選択的なウェットエッチングにより、下層コンタクト層３０７となるＩｎ0.52Ａｌ0.48Ａｓの層および上層コンタクト層３０８となるＩｎ0.53Ｇａ0.47Ａｓの層に溝（リセス）を形成する。このエッチングでは、例えば、リン酸および過酸化水素水からなるエッチング液を用いればよい。また、クエン酸と過酸化水素からなるエッチング液を用いるようにしてもよい。このエッチングによれば、前述した実施の形態２と同様であり、障壁層３０５となるＩｎ0.75Ａｌ0.25Ｐの層がエッチング停止層として機能することになる。
【００５７】
以上のように溝を形成することで、ゲート電極形成領域を挟んで各々離間して障壁層３０５に接した２つの下層コンタクト層３０７および２つの上層コンタクト層３０８を形成した後、溝のゲート電極形成領域の障壁層３０５の上に、ショットキー接続するゲート電極３０６を形成する。例えば、ゲート電極形成部に開口を有するレジストパターンを形成し、この上から蒸着法によりゲート電極材料となる金属を堆積する。この後、上記レジストパターンを除去（リフトオフ）すれば、ゲート電極３０６が形成できる。
【００５８】
次に、一方の上層コンタクト層３０８の上にソース電極３１１を形成し、他方の上層コンタクト層３０８の上にドレイン電極３１２を形成する。これらの電極も、前述したゲート電極３０６の形成と同様に、いわゆるリフトオフ用により形成すればよい。
【００５９】
上述した実施の形態３における電界効果型トランジスタは、ゲート電極３０６に印加した電圧を変化させることによって、ゲート電極３０６下のチャネル層３０４に形成される２次元電子ガスの濃度を変化させ、ソース電極３１１からドレイン電極３１２へ流れるドレイン電流を変化させることができる。
【００６０】
前述したように、実施の形態３の構成でも、ゲート電極３０６とチャネル層３０４との間の距離は、障壁層３０５の層厚によってのみ決定されるので、例えば、非特許文献１に記載のトランジスタのゲート電極とチャネル層との間の距離１４ｎｍと比較すると、層厚２ｎｍとした障壁層３０５は約１４％に相当し、顕著な薄層化が実現されていることが明確である。
【００６１】
また、図５を用いて説明した典型的な電界効果型トランジスタでは、ＩｎＰからなるエッチング停止層が一般に広く用いられている。これに対し、実施の形態３では、前述した実施の形態１，２と同様に、障壁層を「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体」から構成してエッチング停止層の機能を兼用するようにしたので、ゲート電極に対するショットキー障壁を、ＩｎＰの場合よりも高くでき、ゲートリーク電流を抑制することが可能となる。
【００６２】
以上に説明したように、実施の形態３においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。また、実施の形態３では、下側障壁層３１４を用いているので、下側障壁層３１４が、電子供給層３０２に対してポテンシャルバリアとなる。このように下側障壁層３１４を備えることで、ゲート電極３０６にマイナスの電圧、つまり逆バイアスを印加する際に、バッファ層３１３内部への電子の注入が抑制される。この結果、バッファ層３１３を流れるリーク電流を抑制できるようになる。
【００６３】
[実施の形態４]
次に、本発明の実施の形態４について説明する。図４は、本発明の実施の形態４における電界効果型トランジスタの構成を示す構成図である。図４では、断面を模式的に示している。
【００６４】
この電界効果型トランジスタは、ＩｎＰからなる基板４０１の上に形成されたバッファ層４１３と、バッファ層４１３の上に形成された電子供給層４０２と、電子供給層４０２の上に形成されたスペーサ層４０３と、スペーサ層４０３の上に形成されたチャネル層４０４と、チャネル層４０４の上に形成されたＩｎＡｌＧａＰからなる障壁層４０５とを備える。
【００６５】
また、実施の形態４では、障壁層４０５の上に形成されたゲート電極４０６と、ゲート電極４０６を挟んで各々離間して障壁層４０５に接して形成された２つの下層コンタクト層４０７と、各々の下層コンタクト層４０７の上に形成された上層コンタクト層４０８とを備える。実施の形態４では、コンタクト層を２層構造としている。また、実施の形態４では、ゲート電極４０６と障壁層４０５との間に挿入された絶縁層４１４を備え、ＭＩＳ（Metal-Insulator-Semiconductor）構造としている。
【００６６】
また、一方の上層コンタクト層４０８の上に形成されたソース電極４１１、および他方の上層コンタクト層４０８の上に形成されたドレイン電極４１２を備える。ソース電極４１１およびドレイン電極１１２は、各々上層コンタクト層４０８にオーミック接続している。上述した構造は、いわゆるリセスゲート構造であり、溝を形成することで２つの領域に分割した下層コンタクト層４０７および上層コンタクト層４０８の間の溝部に露出する障壁層４０５の上に、ゲート電極４０６が形成されている。
【００６７】
基板４０１は、例えば鉄をドープすることで高抵抗としたＩｎＰから構成すればよい。バッファ層４１３は、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚２００ｎｍ程度とされていればよい。電子供給層４０２は、ｎ型の化合物半導体から構成されたものであり、例えば、ｎ型の不純物であるシリコンが１×１０19ｃｍ-3程度の高濃度にドープされたＩｎ0.52Ａｌ0.48Ａｓから構成されていればよい。また、電子供給層４０２は、層厚３ｎｍ程度とすればよい。スペーサ層４０３は、例えば、アンドープのＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚３ｎｍ程度とされていればよい。
【００６８】
また、チャネル層４０４は、Ｉｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍ程度とされていればよい。また、障壁層４０５は、アンドープのＩｎ0.75Ａｌ0.25Ｐから構成され、層厚２ｎｍ程度とされていればよい。また、下層コンタクト層４０７は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.52Ａｌ0.48Ａｓから構成され、層厚４０ｎｍとされていればよい。また、上層コンタクト層４０８は、シリコンが約１×１０19ｃｍ-3ドープされたＩｎ0.53Ｇａ0.47Ａｓから構成され、層厚１５ｎｍとされていればよい。
【００６９】
また、絶縁層４１４は、Ａｌ2Ｏ3から構成すればよい。例えば、公知の原子層成長（Atomic Layer Deposition：ＡＬＤ）法により、Ａｌ2Ｏ3を堆積することで、絶縁層４１４が形成できる。原子層成長法は、原料の１分子層を成長面に吸着させることによる成膜方法であり、数原子層程度の極薄い絶縁層が形成できる。このように薄い絶縁層４１４であれば、ゲート電極３０７とチャネル層４０４との間の距離は、十分に短い状態が維持できる。例えば、図５を用いて説明した典型的な電界効果型トランジスタの場合よりも、十分に短いＭＩＳトランジスタが製造できる。
【００７０】
以上に説明した実施の形態４においても、実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようになる。
【００７１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、電子供給層は、ドーパントであるシリコンを、面密度として例えば約３×１０12ｃｍ-2で、シート状にドープしたデルタドーピング層から構成してもよい（非特許文献１参照）。
【００７２】
また、チャネル層は、ＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓに限られるものではなく、例えば、ＩｎＰに対する臨界膜厚よりも小さい膜厚を有するＩｎ組成の高いＩｎ0.7Ｇａ0.3Ａｓから構成してもよい。また、チャネル層は、Ｉｎ0.53Ｇａ0.47ＡｓとＩｎＡｓを積層し、例えば、層厚３ｎｍ程度のＩｎＡｓ層、層厚３ｎｍ程度のＩｎ0.53Ｇａ0.47Ａｓ層を積層した構造としてもよい。
【００７３】
また、ゲート電極の下に絶縁層を設ける構成は、前述した実施の形態４に限るものではなく、他の実施の形態の電界効果型トランジスタに組み合わせるようにしてもよい。
【００７４】
また、複数個の電界効果型トランジスタを同一基板上に作成する場合、公知のエッチング方法によりバッファ層の途中までエッチングすることによりメサ構造を形成すれば、メサ内にトランジスタを形成することによって、トランジスタ間のリークの抑制が可能である。例えば、障壁層までは、障壁層をエッチング停止層として用いるエッチングで加工し、障壁層は、下層（例えばＩｎＧａＡｓの層）でエッチングが停止するエッチングで加工し、この後、バッファ層の途中までエッチングすればよい。
【００７５】
障壁層を２つ用いる構成では、上側の障壁層までは、障壁層をエッチング停止層として用いるエッチングで加工し、次いで、ＩｎＧａＡｓの層でエッチングが停止するエッチングで上側の障壁層を加工する。次に、障壁層をエッチング停止層として用いるエッチングで下側の障壁層まで加工し、次いで、ＩｎＧａＡｓの層でエッチングが停止するエッチングで下側の障壁層を加工する。この後、ＩｎＧａＡｓの層でエッチングが停止するエッチングで下側の障壁層を加工し、この後、バッファ層の途中までエッチングすればよい。
【００７６】
「ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを構成元素とするアンドープ化合物半導体」からなる障壁層をエッチングする場合は、例えば、塩酸，リン酸，酢酸，及び水らなるエッチング液、また、塩化水素水をエッチング液として用いればよい。これらのエッチング液であれば、ＩｎＧａＡｓやＩｎＡｌＡｓなどがあまりエッチングされず、障壁層を選択的にエッチングできる。
【符号の説明】
【００７７】
１０１…基板、１０２…電子供給層、１０３…スペーサ層、１０４…チャネル層、１０５…障壁層、１０６…ゲート電極、１０７…コンタクト層、１１１…ソース電極、１１２…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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