(57)【要約】【課題】本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。【解決手段】実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。【選択図】図１
2012118033.tif 000002
【特許請求の範囲】
【請求項１】
複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、
前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、
前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、
前記発振回路の出力を入力とする検波回路と、
前記検波回路の出力端子と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記発振回路に制御信号を入力するテスト端子をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高周波スイッチ回路における前記共通高周波端子と前記複数の高周波端子との間の信号経路を切り替える制御回路をさらに備え、
前記制御回路は、前記半導体スイッチと前記発振回路とに制御信号を入力することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体スイッチに含まれる複数のＦＥＴの直列接続段数は、前記共通高周波端子と前記高周波端子の間に設けられた複数のＦＥＴの直列接続段数よりも多いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記高周波スイッチ回路と、前記半導体スイッチと、前記発振回路と、前記検波回路とは、ＳＯＩ（Silicon on Insulator）基板の上に設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記発振回路は、複数のＭＯＳＦＥＴを含み、
前記ＭＯＳＦＥＴのバックゲートは、電気的にフローティングであること特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記検波回路は、第１のダイオードと、第２のダイオードと、ローパスフィルタと、を有し、
前記第１のダイオードのアノードは接地され、
前記第１のダイオードのカソードと、前記第２のダイオードのアノードとが接続され、
前記ローパスフィルタは、前記第２のダイオードのカソードと、前記出力端子と、の間に設けられ、
前記発振回路の出力は、前記第１のダイオードと前記第２のダイオードとの間に容量を介して接続されていること特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置の検査方法であって、
前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、に制御信号を入力することにより、前記半導体スイッチをオン状態とし、前記発振回路から高周波信号を出力し、
前記共通高周波端子と前記複数の高周波端子との間の信号経路を切り替えて、前記発振回路の出力を入力とする検波回路における出力の変化を検出することを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその検査方法に関する。
【背景技術】
【０００２】
高周波スイッチ回路は、各種の用途に需要が広がっている。例えば、携帯電話などの移動体通信システムでは、ＧＳＭ（Global System for Mobile Communications）方式に加えて、第三世代（３Ｇ）の通信規格であるＵＭＴＳ（Universal Mobile Telecommunications System）方式に対応するマルチバンド化が進んでいる。このため、移動体通信端末は、複数の送信回路及び受信回路と、例えば、ＳＰ６Ｔ（Single-Pole 6-Throw）と呼ばれる複数の入出力端子を切り替える高周波スイッチ回路と、を備える。そして、このような高周波スイッチ回路を含む半導体装置の小型化および低消費電力化のために、ＭＯＳ型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）を集積化した半導体装置が開発されている。
【０００３】
一方、移動体通信端末に使用される半導体装置には、低コストで高品質であることが求められており、例えば、高周波スイッチ回路の良否を検査する試験工程において、高周波特性の評価を実施することが望ましい。しかしながら、高周波スイッチ回路に含まれる全てのＭＯＳＦＥＴに対する高周波特性評価を実施するためには、高額な測定設備の導入と多大な評価時間を要する。そこで、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５１５６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を示す回路図である。
【図２】第１の実施形態に係る半導体装置の等価回路である。
【図３】第１の実施形態に係る半導体装置の動作を説明する等価回路であり、（ａ）および（ｂ）では、それぞれ別の高周波端子につながる信号経路が導通されている。
【図４】第１の実施形態に係る検波回路の出力の変化を示すグラフであり、（ａ）はスルーＦＥＴの一つに異常がある場合、（ｂ）はシャントＦＥＴの一つに異常がある場合を示す。
【図５】第１の実施形態に係る発振回路を示す回路図である。
【図６】第１の実施形態に係る検波回路を示す回路図である。
【図７】第１の実施形態に係る半導体素子の構造を示す模式断面図であり、（ａ）は、ＭＯＳＦＥＴの断面、（ｂ）は、ｐｎ接合ダイオードの断面を示す。
【図８】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図９】第３の実施形態に係る半導体装置の構成を示す回路図である。
【図１０】第４の実施形態に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
（第１の実施形態）
図１は、本実施形態に係る半導体装置１００の構成を示す回路図である。半導体装置１００は、例えば、高周波半導体スイッチ装置であって、共通高周波端子であるアンテナ端子（ＡＮＴ）１０と、複数の高周波（ＲＦ）端子１〜６と、の間の信号経路を切り替えるＳＰ６Ｔスイッチ回路を有する。
【００１０】
ＡＮＴ端子１０とＲＦ端子１〜６との間には、複数のＦＥＴが直列に設けられている。例えば、アンテナ端子１０とＲＦ端子１との間には、ｎ個のＭＯＳＦＥＴ（Ｔ１１〜Ｔ１ｎ）が直列に設けられている。ＭＯＳＦＥＴ（Ｔ１１〜Ｔ１ｎ）のゲートは、それぞれ抵抗ＲＴ１１〜ＲＴ１ｎを介してコントロール端子Ｃｏｎ１１に接続されている。さらに、ＲＦ端子１とアース端子（ＧＮＤ）との間にｍ個のＭＯＳＦＥＴ（Ｓ１１〜Ｓ１ｍ）が直列に設けられている。ＭＯＳＦＥＴ（Ｓ１１〜Ｓ１ｍ）のゲートは、それぞれ抵抗ＲＳ１１〜ＲＳ１ｍを介してコントロール端子Ｃｏｎ１２に接続されている。
【００１１】
ＡＮＴ端子１０とＲＦ端子２〜６との間においても同様に、それぞれｎ個のＭＯＳＦＥＴが設けられ、ＲＦ端子２〜６とアース端子との間にｍ個のＭＯＳＦＥＴが設けられている。
【００１２】
例えば、ＲＦ端子１とＡＮＴ端子１０との間の信号経路を接続する場合は、コントロール端子Ｃｏｎ１１に制御信号ＳＨ（例えば、High-level）を入力し、ＲＦ端子１とＡＮＴ端子１０との間に設けられたＭＯＳＦＥＴ（以下、スルーＦＥＴ）Ｔ１１〜Ｔ１ｎの全てをＯＮ状態とする。そして、コントロール端子Ｃｏｎ１２には、制御信号ＳＬ（例えば、Low-level）を入力、もしくは、０レベルに維持し、ＭＯＳＦＥＴ（以下、シャントＦＥＴ）Ｓ１１〜Ｓ１ｍをＯＦＦ状態とする。
【００１３】
一方、ＡＮＴ端子１０とＲＦ端子２〜６との間に設けられた各スルーＦＥＴは、コントロール端子Ｃｏｎ２１〜Ｃｏｎ６１に制御信号ＳＬを入力することによりＯＦＦ状態とされる。そして、ＲＦ端子２〜６と接地端子との間に設けられた各シャントＦＥＴは、コントロール端子Ｃｏｎ２２〜Ｃｏｎ６２に制御信号ＳＨを入力することによりＯＮ状態とされる。
【００１４】
これにより、ＡＮＴ端子１０とＲＦ端子１との間の信号経路が接続され、ＡＮＴ端子１０とＲＦ端子２〜６との間の信号経路は遮断される。そして、シャントＦＥＴをＯＮ状態としてＲＦ端子２〜６とアース端子との間を接続することにより、ＡＮＴ端子１０からＲＦ端子２〜６への高周波信号の漏洩を遮断することができる。
【００１５】
上記のように、ＳＰ６Ｔスイッチ回路では、各スルーＦＥＴのゲートに接続されたコントロール端子Ｃｏｎ１１〜Ｃｏｎ６１と、シャントＦＥＴのゲートに接続されたコントロール端子Ｃｏｎ１２〜Ｃｏｎ６２と、に制御信号を入力し、ＲＦ端子１〜６のうちのいずれかと、ＡＮＴ端子１０と、の間を導通させ、他のＲＦ端子とＡＮＴ端子１０との間を遮断することにより信号経路を切り替える。
【００１６】
例えば、携帯電話のフロントエンドに使用されるスイッチでは、数ワットの高周波信号の経路の切り替えを行う。このため、ＯＦＦ時のＡＮＴ端子１０と各ＲＦ端子との間に印加される高周波信号の最大振幅は数１０Ｖとなる。この電圧に耐えるためには、高集積されたＭＯＳＦＥＴの１つの耐圧では不足し、上記のように複数のＭＯＳＦＥＴを直列多段接続した構成が用いられる。そして、各ＭＯＳＦＥＴのゲートとコントロール端子との間の抵抗（例えば、ＲＴ１１〜ＲＴ１ｎ）は、高周波信号の漏洩を防ぐために設けられる。
【００１７】
さらに、図１に示すように、本実施形態に係る半導体装置１００は、ＡＮＴ端子１０に接続されたテストスイッチ２０と、テストスイッチ２０を介してＡＮＴ端子１０に接続された発振回路３０とを備える。そして、発振回路３０の出力を入力とする検波回路４０と、検波回路４０の出力端子５０とをさらに備えている。
【００１８】
テストスイッチ２０は半導体スイッチであり、直列に接続された複数のＭＯＳＦＥＴ（Ｔ１〜Ｔｋ）を含む。そして、ＭＯＳＦＥＴ（Ｔ１〜Ｔｋ）のゲートは、テスト端子６０に接続されており、外部から制御信号を入力してＯＮ／ＯＦＦ制御することができる。そして、テスト端子６０は、発振回路３０の入力側にも接続されており、高周波信号を出力させるための制御信号を発振回路３０に入力することができる。
【００１９】
例えば、テストスイッチ２０をオン状態とし、同時に発振回路３０から高周波信号を出力することにより、ＡＮＴ端子１０へ高周波信号を伝搬させる。発振回路３０の出力は検波回路４０にも入力され、直流（ＤＣ）出力Ｖｍｏｎとして検波回路の出力端子５０においてモニターすることができる。
【００２０】
そして、コントロール端子Ｃｏｎ１１〜Ｃｏｎ６１およびＣｏｎ１２〜Ｃｏｎ６２に制御信号を入力し、ＡＮＴ端子１０とＲＦ端子１〜６との間を順に導通させ信号経路を切り替える。この間、ＲＦ端子１〜６をオープンとし、出力端子５０における出力Ｖｍｏｎをモニターしていれば、ＡＮＴ端子１０とＧＮＤ間におけるインピーダンスの変化によるＶｍｏｎの変化を検出することができる。
【００２１】
例えば、ＡＮＴ端子１０とＲＦ端子１〜６のそれぞれとの間に設けられたスルーＦＥＴおよびシャントＦＥＴの仕様が全て同じであれば、上記の信号経路の切り替えを行ってもＡＮＴ端子１０とＧＮＤとの間のインピーダンスは変化せず、Ｖｍｏｎの変化は検出されない。一方、ＳＰ６Ｔスイッチ回路に含まれるＭＯＳＦＥＴのうちのいずれか１つが異常であれば、そのＭＯＳＦＥＴが含まれる信号経路が導通された時に、インピーダンスに変化が生じＶｍｏｎが変動する。
【００２２】
上記のように、本実施形態に係る半導体装置１００では、テスト端子６０に制御信号を入力してテストスイッチ２０をＯＮ状態とし、発振回路３０を動作させ、且つ、ＡＮＴ端子１０とＲＦ端子１〜６との間の信号経路を切り替えることにより、各ＲＦ端子に接続されたＭＯＳＦＥＴの異常の有無を判定することができる。そして、検波回路４０の出力ＶｍｏｎがＤＣ出力であることから、高価な高周波測定装置を使用することなくＳＰ６Ｔスイッチ回路の高周波特性の良否を簡便に検査することができる。
【００２３】
なお、発振回路３０および検波回路４０は高周波特性の検査のみに使用され、ＳＰ６Ｔスイッチ回路の本来の動作には寄与しない。したがって、高周波特性の検査後のテストスイッチ２０は、ＯＦＦ状態に維持される。そして、テストスイッチ２０の耐圧は、ＡＮＴ端子１０とＲＦ端子１〜６との間の耐圧よりも高くすることが好ましい。すなわち、テストスイッチ２０に含まれる複数のＭＯＳＦＥＴ（Ｔ１〜Ｔｋ）の直列接続段数ｋを、アンテナ端子１０とＲＦ端子１〜６のそれぞれとの間に設けられたＭＯＳＦＥＴの直列接続段数ｎ以上とすることが好ましい。
【００２４】
次に、図２〜図４を参照して、検波回路４０の出力端子５０でモニターされる出力Ｖｍｏｎの変化ついて説明する。
【００２５】
図２は、第１の実施形態に係る半導体装置１００の等価回路である。ＡＮＴ端子１０とＲＦ端子１との間の信号経路が導通状態にあり、ＡＮＴ端子１０とＲＦ端子１との間には、直列接続されたｎ段のＭＯＳＦＥＴ（Ｔ１１〜Ｔ１ｎ）であるスルーＦＥＴのＯＮ抵抗（ＲｏｎＴ）が表示されている。そして、ＲＦ端子１とアース端子との間に設けられたｍ段のＭＯＳＦＥＴ（Ｓ１１〜Ｓ１ｍ）であるシャントＦＥＴが遮断されており、その容量（ＣｏｆｆＳ）が表示されている。
【００２６】
一方、ＡＮＴ端子１０とＲＦ端子２〜６との間は遮断されており、ＡＮＴ端子と各ＲＦ端子２〜６との間には、スルーＦＥＴの容量（ＣｏｆｆＴ）が表示されている。そして、各ＲＦ端子２〜６とアース端子との間に設けられたシャントＦＥＴは導通状態にあり、そのＯＮ抵抗（ＲｏｎＳ）が表示されている。
【００２７】
前述したようにＳＰ６Ｔスイッチ回路の高周波特性を評価する場合、テストスイッチ２０はＯＮ状態とされるので、ＡＮＴ端子１０と発振回路３０の出力側との間にテストスイッチ２０のＯＮ抵抗（Ｒｏｎｔｅｓｔ）が表示されている。そして、動作時の発振回路３０は、高周波発振源３１と内部抵抗（Ｒｏｓｃ）とで表される。検波回路４０の詳細については後述する。
【００２８】
図３（ａ）および（ｂ）は、図２の等価回路をさらに簡略化して表示した半導体装置１００のモデルである。すなわち、  
ＲｏｎＴ、ＲｏｎＳ、Ｔｏｎｔｅｓｔ  ≪  Ｒｏｓｃ
であるとして、便宜的にＲｏｎＴ、ＲｏｎＳ、Ｔｏｎｔｅｓｔを０Ωとして表示している。結果として、図３に示す等価回路では、高周波発振源３１の出力にＲＣ回路が接続されている。
【００２９】
図３（ａ）は、ＡＮＴ端子１０とＲＦ端子１との間の信号経路が導通され、他のＲＦ端子２〜６は遮断されている状態を示している。したがって、ＡＮＴ端子１０とＲＦ端子２〜６との間に設けられた各スルーＦＥＴのオフ容量ＣｏｆｆＴと、ＲＦ端子１とアース端子との間のシャントＦＥＴのＯＦＦ容量ＣｏｆｆＳが表示されている。
【００３０】
例えば、ＲＦ端子４に接続されたスルーＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常であり、オフ容量が他の端子の２倍となった場合を想定する。この場合、ＡＮＴ端子１０と、ＲＦ端子４以外のＲＦ端子と、の間の信号経路が導通されると、図３（ａ）に示すように、その等価回路は、２ＣｏｆｆＴとなったＲＦ４端子とＡＮＴ端子１０との間のＯＦＦ容量を含む。
【００３１】
一方、図３（ｂ）に示すように、ＲＦ端子４とＡＮＴ端子１０との間が導通されると、そのＯＦＦ容量２ＣｏｆｆＳが消え、全て同じＯＦＦ容量ＣｏｆｆＳとなる。そして、図３（ａ）の等価回路と、図３（ｂ）の等価回路のインピーダンスの違いにより、発振回路３０の出力Ｖｏｕｔの振幅が変化する。
【００３２】
図４（ａ）および（ｂ）は、検波回路４０の出力Ｖｍｏｎの変化を模式的に示すグラフである。横軸に時間、縦軸にＶｍｏｎの値を示している。図４（ａ）および（ｂ）に示すように、高周波出力Ｖｏｕｔは整流され、検波回路４０の出力ＶｍｏｎはＤＣ電圧となっている。
【００３３】
図４（ａ）は、ＲＦ端子４とＡＮＴ端子１０との間に設けられたスルーＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常である場合の出力Ｖｍｏｎの変化を示している。横軸に示すように、ＡＮＴ端子１０につながる高周波端子を、ＲＦ端子１から順に切り替えてゆくと、ＲＦ端子４に切り替えた時、Ｖｍｏｎの値はＶ１からＶ２へ上昇し、さらに、ＲＦ端子５に切り替えた時にＶ１へ戻る変化を示す。
【００３４】
Ｖ１およびＶ２の値を見積もるために、図２の等価回路に表１に示した回路定数を与え、ＲＦ端子４に接続するスルーＦＥＴのオフ容量を２ＣｏｆｆＴとして、検波回路４０の出力Ｖｍｏｎをシミュレーションした。  
【表１】
2012118033.tif 000003
【００３５】
その結果、Ｖ１の値は、１．２１４Ｖ、Ｖ２の値は、１．１４２Ｖであった。Ｖ１とＶ２の差は、７２ｍＶであり検出可能な値である。したがって、上記の通り本実施形態に係る検波回路４０の出力Ｖｍｏｎをモニターすることにより、ＡＮＴ端子１０と各ＲＦ端子１〜６との間に設けられたスルーＦＥＴに含まれるＭＯＳＦＥＴの異常の有無を検知することができる。
【００３６】
図４（ｂ）は、ＲＦ端子１〜６とアース端子との間に設けられたシャントＦＥＴ含まれるＭＯＳＦＥＴのいずれかが異常である場合の出力Ｖｍｏｎの変化を示している。シャントＦＥＴでは、ＲＦ端子１〜６のいずれかと、ＡＮＴ端子１０と、の間が導通された時に、その端子とアース端子との間のオフ容量ＣｏｆｆＳが現れる。
【００３７】
図４（ｂ）に示すように、例えば、ＲＦ端子４とアース端子との間に設けられたシャントＦＥＴが異常なＭＯＳＦＥＴを含む場合、信号経路の接続がＲＦ端子３からＲＦ端子４に切り替わった時に、Ｖｍｏｎの値は、Ｖ２からＶ３に変化し、ＲＦ端子４からＲＦ端子５に切り替わった時に、Ｖ３からＶ２へ戻る変化を示す。このように、検波回路４０の出力Ｖｍｏｎをモニターすることにより、各ＲＦ端子１〜６とアース端子との間に設けられたシャントＦＥＴに含まれるＭＯＳＦＥＴの異常の有無も検知することができる。  
【００３８】
次に、図５および図６を参照して、発振回路３０および検波回路４０について説明する。
【００３９】
図５は、本実施形態に係る発振回路３０を例示している。同図に示すように、発振回路３０は、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ１）およびｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ１）からなるリングオシレータを含んでいる。リングオシレータは、３段のＣＭＯＳインバータを並列に配置した構成を有する。各ＣＭＯＳインバータにおいて、ｐＭＯＳ１のソース側に電源（Ｖｄｄ）に接続される。一方、ｎＭＯＳ１のソース側には、第２のｎＭＯＳＦＥＴ（ｎＭＯＳ２）のドレイン側が接続されている。そして、ｎＭＯＳ２のソース側が接地され、ゲートは、Ｅｎａｂｌｅ端子（Ｅｎ)に接続されている。
【００４０】
例えば、発振回路３０の入力であるＥｎ端子に制御信号ＳＨが入力されると、ｎＭＯＳ２がＯＮ状態となりリングオシレータが発振動作を行う。一方、Ｅｎ端子の入力が制御信号ＳＬもしくは０レベルの時は、ｎＭＯＳ２がＯＦＦ状態となりリングオシレータは動作しない。さらに、図５に示すように、発振回路３０に含まれる各ＭＯＳＦＥＴのバックゲートは、電気的にフローティング状態に設けられる。これにより、例えば、数ＧＨｚの高周波発振を実現することができる。
【００４１】
図６は、本実施形態に係る検波回路４０を例示する回路図である。同図に示すように、検波回路４０は、第１のダイオード（Ｄ１）と、第２のダイオード（Ｄ２）と、ローパスフィルタと、を有している。
【００４２】
Ｄ１のアノードは接地され、Ｄ１のカソードとＤ２のアノードとが接続されている。そして、Ｄ２のカソードと、出力端子５０との間に、抵抗Ｒ１および容量Ｃ２で構成されるローパスフィルタが設けられている。発振回路３０の出力は、Ｄ１とＤ２との間に容量Ｃ１を介して接続される。Ｄ２のカソードとローパスフィルタとの接続点に、第３のダイオード（Ｄ３）のアノードが接続され、Ｄ３のカソードが第４のダイオード（Ｄ４）のアノードに接続され、Ｄ４のカソードは接地されている。
【００４３】
入力側の容量Ｃ１、ダイオードＤ１およびＤ２は、チャージポンプを構成しており、Ｄ２のカソード側の電位を上昇させる。すなわち、発振回路３０の高周波出力がマイナスの時にＣ１がチャージされ、プラス側の振幅にＣ１の電圧が付加されてＤ２のカソード側に出力される。
【００４４】
一方、ダイオードＤ３とＤ４とは、クランプ回路を構成しており、Ｄ３のビルトイン電圧と、Ｄ４のビルトイン電圧と、の和よりも大きい電圧がクランプされる。そして、チャージポンプの出力であるＤ２のカソード側の電位は、ＩＮ端子側から入力される高周波信号の振幅に応じて変化し、ローパスフィルタにより平滑化され、且つ、ノイズが除去されたＤＣ出力Ｖｍｏｎとして出力される。
【００４５】
図７は、本実施形態に係るＭＯＳＦＥＴおよびｐｎ接合ダイオードの構造を模式的に示す断面図である。図７（ａ）は、ＭＯＳＦＥＴの断面、図７（ｂ）は、ｐｎ接合ダイオードの断面を示している。
【００４６】
図７（ａ）に示すように、本実施形態に係るスイッチ回路および発振回路３０に用いるＭＯＳＦＥＴ１２０は、シリコン基板７１の上に埋め込み酸化膜層７２を介して形成されたＳＯＩ（Silicon On Insulator）層７３に設けられる。例えば、アンドープのＳＯＩ層７３に、ｐ形ボディ領域７８と、ｎ形ソース領域７６と、ｎ形ドレイン領域７５とを、それぞれイオン注入法を用いて形成することができる。そして、ｐ形ボディ領域７８の上に、ゲート絶縁膜７７を介してゲート電極７９を形成する。これにより、ｎチャネル型ＭＯＳＦＥＴを形成することができる。ｎ形ソース領域７６およびｎ形ドレイン領域７５の外側には、例えば、二酸化シリコン膜（ＳｉＯ２）からなる素子分離領域７４を設け、それぞれのＭＯＳＦＥＴを分離する。
【００４７】
シリコン基板の上に直接形成したＭＯＳＦＥＴでは、ソース領域およびドレイン領域と、シリコン基板との間の寄生容量が大きいため応答速度が制限され、さらに、高周波信号の電力損失が大きいという問題がある。
【００４８】
これに対し、ＳＯＩ構造を有する基板上に設けられたＭＯＳＦＥＴでは、シリコン基板との間の寄生容量を低減し、高周波信号の電力損失も低減できるという利点がある。さらに、シリコン基板上に直接形成するＭＯＳＦＥＴに比べて構造が単純であり、容易に製作することができる。そこで、本実施形態に係る半導体装置１００では、高周波スイッチ回路、および、発振回路３０をＳＯＩ基板上に形成することで、高周波特性に優れた半導体装置１００を実現することができる。
【００４９】
図７（ｂ）に例示するｐｎ接合ダイオード１３０は、２つのダイオードＤ１およびＤ２が直列接続された構成を有している。すなわち、シリコン基板７１の上に埋め込み酸化膜層７２を介して形成されたＳＯＩ層７３に、ｎ＋領域８１と、ｎ領域８５と、ｐ＋領域８３とを含むダイオードＤ１およびＤ２が設けられている。そして、Ｄ１のカソード側であるｎ＋領域８１と、Ｄ２のアノード側であるｐ＋領域８３と、を電気的に接続する電極８８が設けられ、Ｄ１とＤ２とが直列に接続されている。
【００５０】
Ｄ１のｐ＋領域８３の上には、アノード電極８９が設けられ、Ｄ２のｎ＋領域８１の上には、カソード電極８７が設けられている。そして、Ｄ１およびＤ１の間は、素子分離領域７４によって絶縁されている。
【００５１】
このように、ＳＯＩ基板を用いることにより、ダイオードＤ１およびＤ２を直列接続した構造を容易に形成することができる。そして、ダイオードＤ１およびＤ２は、埋め込み酸化膜層７２で絶縁された理想的な２端子構造とすることができる。
【００５２】
例えば、シリコン基板の上に検波回路４０を直接形成する場合には、Ｄ１もしくはＤ２に、シリコン基板との間のｐｎ接合が付加されるため、上記のように単純な構成とすることができず、複雑な構造を用いなければならない。
【００５３】
そして、上述したように、ＳＯＩ基板上に形成したＭＯＳＦＥＴおよびダイオードの構造が単純になるため、発振回路３０および検波回路４０を小面積に形成できるという利点がある。
【００５４】
（第２の実施形態）  
図８は、第２の実施形態に係る半導体装置２００の構成を示す回路図である。半導体装置２００は、同一基板上に設けられた制御回路７０を備え、発振回路３０およびテストスイッチ２０のゲートに入力する制御信号（Ｖｔｅｓｔ）を、制御回路７０が与える点で半導体装置１００と相違する。このため、半導体装置１００が備えるテスト端子６０が設けられていない。
【００５５】
制御回路７０は、例えば、ＳＰ６Ｔスイッチ回路におけるＡＮＴ端子１０とＲＦ端子１〜６との間の信号経路を切り替える外部信号をデコードする。そして、スイッチ回路の制御端子Ｃｏｎ１１〜Ｃｏｎ６１と、Ｃｏｎ１２〜Ｃｏｎ６２とに制御信号を出力すとともに、Ｖｔｅｓｔを出力する。
【００５６】
さらに、制御回路７０の出力するＶｔｅｓｔのレベルを調整するためのレベルシフタ９０が設けられている。すなわち、レベルシフタ９０は、テストスイッチ２０を駆動できる電位を生成する。
【００５７】
これにより、制御回路７０に外部信号を与えることにより、ＳＰ６Ｔスイッチ回路の高周波特性を試験することができる。そして、テスト端子６０を設けないことによる素子面積の縮小が可能となる。
【００５８】
（第３の実施形態）  
図９は、第３の実施形態に係る半導体装置３００の構成を示す回路図である。半導体装置３００は、ｍＰｎＴスイッチ回路（ｍ、ｎは２以上の整数）を備える。図９では、ＤＰ４Ｔ（Double Pole Four Throw）スイッチ回路を備えた例を示す。
【００５９】
ＤＰ４Ｔスイッチ回路は、２つの共通ＲＦ端子（ＡＮＴ端子に相当）ＲＦｃｏｍ１およびＲＦｃｏｍ２を備え、ＲＦ端子１〜４との間で信号経路の切り替えを行う。例えば、ＲＦｃｏｍ１とＲＦ端子１との間を導通させる場合は、スルーＦＥＴ（Ｔ２１１）をＯＮ状態とし、シャントＦＥＴ（Ｓ２０１）をＯＦＦ容量状態とする。一方、スルーＦＥＴ（Ｔ２１２）、および、ＲＦ端子２〜４につながるスルーＦＥＴはＯＦＦ状態とされ、ＲＦｃｏｍ２側のシャントＦＥＴ（Ｓ２０２）は、ＯＮ状態とする。
【００６０】
各スルーＦＥＴおよびシャントＦＥＴは、それぞれ複数の直列接続されたＭＯＳＦＥＴ（図示しない）を含んでいる。そして、各ＭＯＳＦＥＴのゲートは、高抵抗を介して制御端子Ｃｏｎ２１１〜Ｃｏｎ２４２およびＣｏｎ２０１、Ｃｏｎ２０２に接続されている。さらに、各制御端子は、制御回路７０に接続されている。
【００６１】
半導体装置３００の発振回路３０は、テストスイッチ２０１を介してＲＦｃｏｍ１、および、テストスイッチ２０２を介してＲＦｃｏｍ２に接続されている。発振回路３０の出力は、検波回路４０に入力され、検波回路４０の出力をモニターするための出力端子５０が設けられている。
【００６２】
制御回路７０は、ＲＦｃｏｍ１もしくはＲＦｃｏｍ２と、ＲＦ端子１〜４との間の信号経路を切り替えるための制御信号を出力する。さらに、テストスイッチ２０１および２０２をＯＮ状態とするための制御信号Ｖｔｅｓｔ１およびＶｔｅｓｔ２を出力する。
【００６３】
ＤＰ４Ｔスイッチ回路の高周波特性の評価時において、ＲＦｃｏｍ１とＲＦ端子１〜４との間に設けられたスルーＦＥＴ（Ｔ２１１〜Ｔ２４１）およびシャントＦＥＴ（Ｓ２０１）を検査する場合には、レベルシフタ９０１を介してＶｔｅｓｔ１をテストスイッチ２０１に入力する。そして、ＲＦｃｏｍ２とＲＦ端子１〜４との間に設けられたスルーＦＥＴ（Ｔ２１２〜Ｔ２４２）およびシャントＦＥＴ（Ｓ２０２）を検査する場合には、レベルシフタ９０２を介してＶｔｅｓｔ２をテストスイッチ２０２に入力する。さらに、ＯＲ回路８０は、Ｖｔｅｓｔ１およびＶｔｅｓｔ２のいずれかが入力された場合、発振回路３０に制御信号を入力し動作状態とする。
【００６４】
これにより、ＤＰ４Ｔスイッチ回路には、発振回路３０から高周波信号が供給される。そして、検波回路４０の出力Ｖｍｏｎをモニターすることにより、スルーＦＥＴ（Ｔ２１１〜Ｔ２４１、Ｔ２１２〜Ｔ２４２）もしくはシャントＦＥＴ（Ｓ２０１、Ｓ２０２）に含まれるＭＯＳＦＥＴの異常の有無を検査することができる。
【００６５】
（第４の実施形態）  
図１０は、第４の実施形態に係る半導体装置４００の構成を示す回路図である。半導体装置４００は、ｋ個のＳＰｎＴスイッチ（ｎ、ｋは２以上の整数）を含むスイッチ回路を有している。各ＳＰｎＴスイッチは、それぞれｎ１〜ｎｋ個のＲＦ端子と、共通ＲＦ端子（ＲＦｃｏｍ１〜ｋ）を有している。
【００６６】
図１０に示すように、共通ＲＦ端子（ＲＦｃｏｍ１〜ｋ）には、それぞれテストスイッチ２０１〜２０ｋを介して発振回路３０が接続されている。発振回路３０の出力は検波回路４０に入力され、出力端子５０において、検波回路４０の出力Ｖｍｏｎをモニターすることができる。
【００６７】
制御回路７０は、各ＳＰｎＴスイッチにおける共通ＲＦ端子と個別のＲＦ端子との間の信号経路を切り替えるための制御信号を出力する。そして、各ＳＰｎＴスイッチの高周波特性を評価し、それぞれに含まれるＭＯＳＦＥＴの異常の有無を検査するための制御信号Ｖｔｅｓｔ１〜Ｖｔｅｓｔｋを出力する。
【００６８】
各ＳＰｎＴスイッチの高周波特性は順次評価され、制御回路７０から出力されたＶｔｅｓｔ１〜Ｖｔｅｓｔｋは、それぞれレベルシフタ９０１〜９０ｋを介してテストスイッチ２０１〜２０ｋのゲートに入力される。
【００６９】
例えば、ＳＰｎ１Ｔスイッチの高周波特性を評価する場合は、Ｖｔｅｓｔ１がテストスイッチ２０１のゲートに入力され、テストスイッチ２０１がＯＮ状態となる。同時に、Ｖｔｅｓｔ１は、ｋ入力ＯＲ回路８０に入力され、ｋ入力ＯＲ回路８０の出力側から発振回路３０に制御信号が入力され、発振回路３０を動作状態とする。そして、ＳＰｎ１スイッチの共通ＲＦ端子であるＲＦｃｏｍ１とＲＦ端子１１〜１ｎ１との間の信号経路が切り替えられる。この間、検波回路４０の出力Ｖｍｏｎをモニターすることにより、ＳＰｎ１スイッチに含まれるＭＯＳＦＥＴの異常の有無を検出することができる。続いて、Ｖｔｅｓｔ１を０レベルに戻してテストスイッチ２０１をＯＦＦ状態とし、次のＳＰｎＴスイッチの評価を行う。
【００７０】
上記の通り、本実施形態にかかる半導体装置４００のように大規模なスイッチ回路を有する半導体装置であっても、テストスイッチ２０１〜２０ｋと、発振回路３０と、検波回路４０と、検波回路４０の出力端子５０を設けることにより、スイッチ回路の高周波特性をＤＣ評価により簡便に検査することが可能であり、スイッチ回路に含まれるＭＯＳＦＥＴの異常の有無を検出することができる。
【００７１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１〜６・・・ＲＦ端子、  １０・・・アンテナ（ＡＮＴ）端子、  ２０、２０１〜２０ｋ・・・テストスイッチ、  ３０・・・発振回路、  ３１・・・高周波発振源、  ４０・・・検波回路、  ５０・・・出力端子、  ６０・・・テスト端子、  ７０・・・制御回路、  ７１・・・シリコン基板、  ７２・・・酸化膜層、  ７３・・・ＳＯＩ層、  ７４・・・素子分離領域、  ７５・・・ｎ形ドレイン領域、  ７６・・・ｎ形ソース領域、  ７７・・・ゲート絶縁膜、  ７８・・・ｐ形ボディ領域、  ７９・・・ゲート電極、  ８０・・・ＯＲ回路、  ８１・・・ｎ＋領域、  ８３・・・ｐ＋領域、  ８５・・・ｎ領域、  ８７・・・カソード電極、  ８８・・・電極、  ８９・・・アノード電極、  ９０、９０１〜９０ｋ・・・レベルシフタ、  １００、２００、３００、４００・・・半導体装置、  １２０・・・ＭＯＳＦＥＴ、  １３０・・・ｐｎ接合ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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