(57)【要約】【課題】ガンマ補正が可能で、かつ表示階調数の増加に伴う回路規模の増大を抑制することができる表示装置駆動回路及び表示装置の駆動方法を提供すること【解決手段】本発明にかかる表示装置駆動回路は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路５１と、前記クロック信号をカウントする第１カウンタ回路２と、第１カウンタ回路２の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路６を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、出力するクロック周期制御回路と、
前記クロック信号をカウントする第１カウンタ回路と、
前記第１カウンタ回路の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路と、
を備える表示装置駆動回路。
【請求項２】
前記ソース出力回路は、
前記画像データを保持するメモリ部と、
前記画像データと前記第１カウンタ回路の出力信号とを比較する第１の比較回路と、
前記第１の比較回路の比較結果に応じた所定の充電期間に充電を行い、前記充電期間に基づいたソース電圧を出力するスイッチ回路と、
を備える、請求項１に記載の表示装置駆動回路。
【請求項３】
前記クロック周期制御回路は、
前記基準クロックをカウントする第２カウンタ回路と、
前記階調値に対応した複数のテーブル値を保持するテーブル値用メモリ部と前記複数のテーブル値のうち１つを選択して出力するセレクタとを有するテーブル値出力回路と、
前記第２カウンタ回路の出力信号と前記テーブル値出力回路の出力テーブル値とを比較する第２の比較回路と、
前記第２の比較回路の比較結果及び前記基準クロックに基づいて、前記クロック信号を出力する信号出力回路と、
前記クロック信号に基づき、前記テーブル値出力回路の前記セレクタを制御する第３カウンタ回路と、
を備える、請求項１又は２に記載の表示装置駆動回路。
【請求項４】
請求項３に記載の第２カウンタ回路は、フィードバックされた前記クロック信号によりリセットされる、
表示装置駆動回路。
【請求項５】
前記クロック周期制御回路は、
前記基準クロックをカウントする第２カウンタ回路と、
前記階調値に対応した複数のテーブル値を保持するテーブル値用メモリ部と前記複数のテーブル値のうち１つを選択して出力するセレクタとを有するテーブル値出力回路と、
フィードバックされた前記クロック信号に応じて、前記テーブル値出力回路の出力テーブル値を順次加算する加算回路と、
前記第２カウンタ回路の出力信号と前記加算回路の出力信号とを比較する第２の比較回路と、
前記第２の比較回路の比較結果及び前記基準クロックに基づいて、前記クロック信号を出力する信号出力回路と、
前記クロック信号に基づき、前記テーブル値出力回路の前記セレクタを制御する第３カウンタ回路と、
を備える、請求項１又は２に記載の表示装置駆動回路。
【請求項６】
前記テーブル値用メモリ部に保持される前記複数のテーブル値のビット数は、前記階調値のビット数よりも小さい、
請求項４又は５に記載の表示装置駆動回路。
【請求項７】
入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成し、
前記クロック信号をカウントし、
前記クロック信号のカウント値と画像データとに基づき、ソース電圧を出力する、
表示装置の駆動方法。
【請求項８】
前記クロック信号を生成する際、
前記階調値に対応した複数のテーブル値から１つを選択し、
選択した前記テーブル値と前記基準クロックのカウント値とを比較し、
比較結果に基づいて、前記クロック信号を生成する、
請求項７に記載の表示装置の駆動方法。
【請求項９】
前記クロック信号を生成する際、
前記階調値に対応した複数のテーブル値から１つを選択し、
フィードバックされた前記クロック信号に応じて、選択した前記テーブル値を順次加算し、
加算結果と前記基準クロックのカウント値とを比較し、
比較結果に基づいて、前記クロック信号を生成する、
請求項７に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置駆動回路及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした液晶表示装置においては、表示の多階調化、画素の高精細化の技術が進んでいる。液晶パネルを駆動するＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のサイズは、液晶パネルのサイズによる制約を受けるため、常に回路規模の縮小化が求められている。特に、表示制御装置は、同一のソース出力回路が繰り返されることで構成されるので、多階調化、高精細化による１回路あたりの規模増大が、ＩＣ全体のサイズに及ぼす影響は大きい。そのため、表示制御装置における小規模なソース出力回路が必要とされている。
【０００３】
特許文献１には、デジタル値として保持された画像データを、容量及び抵抗から構成されるＣＲ時定数回路によってアナログ電圧に変換する液晶表示装置の技術が開示されている。当該液晶表示装置は、液晶表示パネル、ゲートドライバ、データドライバを備える。ここでデータドライバは、ＣＲ時定数回路の充電期間を決定する画像データに応じたパルス信号を選択入力する機能を有する。そしてデータドライバは、その画像データに応じたパルス信号の幅を変化させることにより、γ調整を行う。
【０００４】
図１３は、特許文献１にかかる液晶表示装置のデータドライバの具体的構成を示す回路図である。この液晶表示装置のデータドライバは、階調データメモリ部１０、階調パルス時間発生部１１、セレクタ部３、Ｄ／Ａ変換部１２、出力バッファ部１３を備える。
【０００５】
階調データメモリ部１０は、２ビットのメモリから構成される。階調パルス時間発生部１１は、インバータＩＮＶａ〜ＩＮＶｄ、アンドゲートＡＮＤａ〜ＡＮＤｄからなるセレクタ回路と、アンドゲートＡＮＤ３〜ＡＮＤ６から構成される。セレクタ部３は、アンドゲートＡＮＤ１、ＡＮＤ２と、アナログスイッチＳＷ１、ＳＷ２から構成される。
【０００６】
Ｄ／Ａ変換部１２は、容量Ｃ１、Ｃ２、及び抵抗Ｒ１、Ｒ２から構成されるＣＲ時定数回路によって構成される。出力バッファ部１３は、アナログスイッチＳＷ３、ＳＷ４と、バッファアンプＡ１、Ａ２から構成される。なお、階調データメモリ部１０は、１ライン分の画像データをデジタル情報として記憶する。図１３では、階調データメモリ部１０は２ビットメモリで４階調表示のデジタルドライバである。
【０００７】
以下、図１３に示したデータドライバの動作を説明する。まず、映像データは４階調のデジタルデータとして２ビットのメモリに格納される。メモリから出力される１１、１０、０１、００の４パターンの２ビット出力データは、インバータＩＮＶａ〜ＩＮＶｄによって所定の信号に反転されてアンドゲートＡＮＤａ〜ＡＮＤｄに入力される。また、アンドゲートＡＮＤａ〜ＡＮＤｄの出力は、アンドゲートＡＮＤ３〜ＡＮＤ６の一方の入力端子に入力される。
【０００８】
アンドゲートＡＮＤａ〜ＡＮＤｄの他方の入力端子には、階調数に対応してパルス幅の異なる４種類の選択用パルス信号が入力されている。この４種類の中のいずれかのパルスは、アンドゲートＡＮＤ１、ＡＮＤ２の一方の入力端子に入力される。
【０００９】
アンドゲートＡＮＤ１、ＡＮＤ２の他方の入力端子は、それぞれ奇数ライン選択信号線、偶数ライン選択信号線に接続される。これらの信号線電位と選択用パルス信号とがいずれも「Ｈ」である際に、アナログスイッチＳＷ１、またはＳＷ２がオン状態をとり、Ｄ／Ａ変換部１２のＣＲ時定数回路によりフィールド単位に反転する液晶駆動電圧が選択用パルス信号のパルス幅分の時間だけ渡される。これによりＣＲ時定数回路の充電時間が制御され、階調電圧が発生される。
【００１０】
図１４は、階調データが「０１０」である際の階調パルスを示している。階調パルスは、ガンマ補正が容易となるように非直線性のＤ／Ａ変換がなされる。そして、Ｄ／Ａ変換部１２に蓄えられた電位が、前記奇数ライン選択信号線、偶数ライン選択信号線の信号線電位に基づいて動作するバッファアンプＡ１、Ａ２により、液晶に書き込まれる。
【００１１】
ここで、ＣＲ時定数回路に階調電圧が残っていると、次回の階調電圧に誤差が生じる。このため、液晶に所定の書込みが終了した時点でリセット信号によりアナログスイッチＳＷ３、ＳＷ４がオン状態となり、残留する階調電圧がクリアされる。
【００１２】
このように、特許文献１にかかる液晶表示装置のデータドライバでは、容量及び抵抗から構成されるＣＲ時定数回路によって、デジタル信号として入力された画像データをアナログ電圧に変換できる。ここから、当該データドライバはこのアナログ電圧を、液晶に印加する駆動電圧として出力できる。
【００１３】
また、液晶表示装置の関連技術として、特許文献２では、方形波電圧を駆動電圧として使用可能なゲートドライバの技術が開示されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平０４−２９１３９４号公報
【特許文献２】特開２０００−１０５３６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１にかかる液晶表示装置のデータドライバでは、表示階調数の増加に伴って、回路規模が著しく増大するという問題がある。その理由は、当該データドライバは、ＣＲ時定数回路の充電期間を決定するために、画像データの種類に相当する選択用パルス信号線と、画像データに対応する選択用パルス信号線選択のためのデコーダ回路を有していることである。
【００１６】
例えば、図１３のデータドライバにおいて、画像データが２ビットから３ビットに増加すると、選択用パルス信号線の数及びデコーダ回路を構成するアンドゲートの数は、２の２乗（＝４）から、２の３乗（＝８）へと増加する。つまり、画像データのビット数が増加（階調数が増加）すると、回路に用いられる素子数は指数的に増加する。
【課題を解決するための手段】
【００１７】
本発明にかかる表示装置駆動回路は、入力される基準クロックから階調値に応じた異なる周期のクロック信号を生成し出力するクロック周期制御回路と、前記クロック信号をカウントする第１カウンタ回路と、前記第１カウンタ回路の出力信号と画像データとに基づき、ソース電圧を出力するソース出力回路を備える。このような構成により、異なる周期のクロック信号によってソース電圧の値を変化させることができ、ガンマ補正が可能になる。また、表示階調ビット数が１増加することに伴う第１カウンタ回路の出力信号数の増大は１にとどまるため、表示階調数の増加に伴う回路規模の増大を抑制することができる。
【００１８】
本発明にかかる表示装置の駆動方法は、入力される基準クロックから、階調値に応じた異なる周期のクロック信号を生成して出力し、前記クロック信号をカウントし、前記クロック信号のカウント値と画像データとに基づきソース電圧を出力する、表示装置の駆動方法である。このような構成により、異なる周期に生成された前記クロック信号によってソース電圧の値を変化させることができ、ガンマ補正が可能になる。また、表示階調ビット数が１増加することに伴う第１カウンタ回路の出力信号数の増大は１にとどまるため、表示階調数の増加に伴う回路規模の増大を抑制することができる。
【発明の効果】
【００１９】
本発明により、ガンマ補正が可能で、かつ表示階調数の増加に伴う回路規模の増大を抑制することができる表示装置駆動回路及び表示装置の駆動方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかる表示装置駆動回路の構成例を示す全体図である。
【図２】実施の形態１にかかるクロック周期制御回路の構成例を示す全体図である。
【図３】実施の形態１にかかる表示装置駆動回路の動作タイミング例を示す図である。
【図４】実施の形態１にかかるクロック周期制御回路の動作タイミング例を示す図である。
【図５】実施の形態１にかかる表示装置駆動回路の動作例を示す第１のフローチャートである。
【図６】実施の形態１にかかる表示装置駆動回路の動作例を示す第２のフローチャートである。
【図７】実施の形態２にかかる表示装置駆動回路の構成例を示す全体図である。
【図８】実施の形態２にかかるクロック周期制御回路の構成例を示す全体図である。
【図９】実施の形態２にかかるクロック周期制御回路の動作タイミング例を示す図である。
【図１０】実施の形態３にかかる表示装置駆動回路の構成例を示す全体図である。
【図１１】実施の形態３にかかるクロック周期制御回路の構成例を示す全体図である。
【図１２】実施の形態３にかかるクロック周期制御回路の動作タイミング例を示す図である。
【図１３】関連技術にかかる液晶表示装置のデータドライバの回路図である。
【図１４】関連技術にかかるＤ／Ａ変換の動作を表す波形図である。
【発明を実施するための形態】
【００２１】
実施の形態１
本実施形態にかかる表示装置駆動回路は、基準クロックに基づき、階調値に応じて異なる周期に調整したクロック信号を生成し出力するクロック周期制御回路と、そのクロック信号をカウントし、（階調ビット数）＋１本の信号をソース出力回路に出力するカウンタ回路を有する。以上より、本実施形態にかかる表示装置駆動回路は、ガンマ補正が可能であり、表示階調数の増加に伴う回路規模の増大を抑制できる。
【００２２】
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施形態にかかる表示装置駆動回路１０１（階調電圧生成回路）の構成例を示す全体図であり、図２は、図１中のクロック周期制御回路５１の構成例を示した全体図である。以下、図１及び図２を用いて、本実施形態にかかる表示装置駆動回路１０１の構成を説明する。
【００２３】
図１に示すように、本実施形態にかかる表示装置駆動回路１０１は、ソース出力回路６−１、６−２、６−３、６−４、カウンタ回路２（第１カウンタ回路）及びクロック周期制御回路５１を備える。
【００２４】
ソース出力回路６−１は、画像データ用メモリ部１、比較回路４及びＣＲ時定数回路３（スイッチ回路）を有し、ソース出力数分必要となる回路である。ソース出力回路６−１は、カウンタ回路２の出力信号と画像データ用メモリ部１からの画像データとに基づき、ソース電圧ＯＵＴ（１）を出力する。ソース出力回路６−２、６−３及び６−４も同様に、ソース電圧ＯＵＴ（２）〜（４）を出力する。
【００２５】
図１では、ソース出力回路についてはソース出力回路６−１の１回路分のみを記載している。ソース出力回路６−２、６−３及び６−４は、ソース出力回路６−１とは画像データ用メモリ部１以外の構成が同一なので、図１では外形枠のみを表記し、内部構成については省略している。
【００２６】
画像データ用メモリ部１は、デジタル値である画像データを保持し、出力するメモリ部である。本実施の形態における画像データ用メモリ部１は、２ビットのデジタル値を保持できる構成である。以降、ソース出力回路６−１〜６−４の画像データ用メモリ部１を、それぞれＭＥＭ（１）〜（４）とも記載する。画像データ用メモリ部１は、ＭＥＭ（１）〜（４）の順に、それぞれ「１０」、「０１」、「１１」、「００」の画像データを保持している。つまり、画像データ用メモリ部１の出力は、ＭＥＭ（１）〜（４）の順に、「１０」、「０１」、「１１」、「００」である。
【００２７】
図１では、画像データ用メモリ部１が２ビットのデジタル値を有していることを、「ＭＥＭ［１：０］」と表している。以下の図でも、同様にビット数を表記する。
【００２８】
ＣＲ時定数回路３（スイッチ回路）は、充電用スイッチトランジスタ３００、抵抗素子３０１、容量素子３０２、放電用スイッチトランジスタ３０３及び電圧アンプ３０４を有する。ＣＲ時定数回路３は、比較回路４の比較結果に基づいた所定の充電期間に充電を行い、その充電期間に基づいた電圧値でソース電圧ＯＵＴ（電圧アンプ出力信号）を出力する。ソース出力回路６−１が出力する信号は、ソース電圧ＯＵＴ（１）、ソース出力回路６−２が出力する信号はソース電圧ＯＵＴ（２）と表記する。ソース出力回路６−３及び６−４についても同様である。
【００２９】
充電用スイッチトランジスタ３００及び放電用スイッチトランジスタ３０３は、トランジスタ（例えば電界効果トランジスタ）から構成されているスイッチである。しかし、これらのスイッチはトランジスタに限らず、その他のスイッチング素子を用いてもよい。これは、その他のスイッチトランジスタについても同様である。抵抗素子３０１は、抵抗器等の抵抗素子であり、容量素子３０２は、コンデンサ等の容量素子である。
【００３０】
比較回路４は、エクスクルーシブＮＯＲ論理素子(以降、ＸＮＯＲ論理素子と記述)４００、４０１、４０２、ＡＮＤ論理素子４０３、４０４及びＳＲラッチ４０５を有する。比較回路４は、画像データ用メモリ部１が出力する画像データと、カウンタ回路２の出力信号とが、同一であるか否かを比較し、同一である際に、信号ＥＣＨＧを出力する。ソース出力回路６−１〜６−４における出力信号ＥＣＨＧは、出力信号ＥＣＨＧ（１）〜（４）と表記される。
【００３１】
カウンタ回路２は、Ｄフリップフロップ２００及び＋１加算器２０１を有する。カウンタ回路２は、クロック周期制御回路５１が出力するクロック信号ＧＣＬＫをカウントし、カウンタ出力信号ＣＮＴ（クロック信号ＧＣＬＫのカウント値）を出力する。本実施形態では、カウンタ回路２は３ビットカウンタの構成であり、３ビットのカウンタ出力信号ＣＮＴを出力する。図１では、カウンタ回路２が３ビットカウンタのデジタル値を有していることを［２：０］と表しており、以下の図でも同様にビット数を表記する。
【００３２】
クロック周期制御回路５１は、階調値に応じたクロック信号ＧＣＬＫを生成し、カウンタ回路２に出力する回路である。クロック周期制御回路５１は、階調値に応じたクロック信号ＧＣＬＫの周期設定を行うことで、さまざまな液晶パネルの特性に合わせて階調電圧調整（いわゆるγ調整）をすることが可能である。クロック周期制御回路５１の詳細については、図２の説明にて記す。
【００３３】
以下、図１に示した各構成要素間の入出力について説明する。画像データ用メモリ部１の出力は、比較回路４のＸＮＯＲ論理素子４００、４０１の第１の入力端子に入力される。表示階調として、２ビットメモリの重みの小さい方のデータ（図１中で［０］と記載されているデータ）がＸＮＯＲ論理素子４００の第１の入力端子に、２ビットメモリの重みの大きいほうのデータ（図１中で［１］と記載されているデータ）がＸＮＯＲ論理素子４０１の第１の入力端子に入力される。例えば、ソース出力回路６−１では、ＭＥＭ（１）の出力が「０１」であることから、論理レベル「１」のデータがＸＮＯＲ論理素子４００、論理レベル「０」のデータがＸＮＯＲ論理素子４０１の第１の入力端子に入力される。ソース出力回路６−２では、ＭＥＭ（２）の出力が「１０」であることから、論理レベル「０」のデータがＸＮＯＲ論理素子４００、論理レベル「１」のデータがＸＮＯＲ論理素子４０１の第１の入力端子に入力される。ソース出力回路６−３及び６−４に関しても同様である。
【００３４】
カウンタ回路２において、Ｄフリップフロップ２００のクロック端子には、クロック周期制御回路５１からのクロック信号ＧＣＬＫが接続される。Ｄフリップフロップ２００の出力端子からのカウンタ出力信号ＣＮＴは、＋１加算器２０１に入力され、＋１加算器２０１からの出力信号は、Ｄフリップフロップ２００の入力端子に入力される。Ｄフリップフロップ２００のカウンタ出力信号ＣＮＴは、３ビットのカウンタ回路２の出力信号として、比較回路４に入力される。
【００３５】
比較回路４において、カウンタ回路２のカウンタ出力信号ＣＮＴのうち最下位ビットの信号（図１中で［０］と記載されている信号）は、ＸＮＯＲ論理素子４００の第２の入力端子に入力される。２番目に上位のビットの信号（図１中で［１］と記載されている信号）は、ＸＮＯＲ論理素子４０１の第２の入力端子に入力される。カウンタ回路２の最上位ビットの信号（図１中で［２］と記載されている信号）は、ＸＮＯＲ論理素子４０２の第１の入力端子に入力される。ＸＮＯＲ論理素子４０２の第２の入力端子には、論理０が入力される。
【００３６】
ＸＮＯＲ論理素子４００、４０１、４０２の出力は、ＡＮＤ論理素子４０３に入力される。ＡＮＤ論理素子４０３の出力は、ＳＲラッチ４０５のリセット端子に入力され、さらにＡＮＤ論理素子４０４の第１の入力端子に反転入力される。ＡＮＤ論理素子４０４の第２の入力端子には、クロック周期制御回路５１から出力されるＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬが入力される。ＡＮＤ論理素子４０４の出力は、ＳＲラッチ４０５のセット端子に入力される。ＳＲラッチ４０５の出力信号ＥＣＨＧは、ＣＲ時定数回路３の充電用スイッチトランジスタ３００のゲート端子に入力される。
【００３７】
ＣＲ時定数回路３において、充電用スイッチトランジスタ３００のドレイン端子は、定電圧線（時定数回路充電用電源線）ＶＣＨＧに接続され、ソース端子は、抵抗素子３０１の第１の端子に接続される。ゲート端子には、上述の通りＳＲラッチ４０５の出力信号ＥＣＨＧが入力される。
【００３８】
定電圧線ＶＣＨＧから出力される定電圧は、図示を省略した波形発生回路、発振器等の発生源から出力される。これらの発生源は、表示装置駆動回路１０１内に実装されてもよいし、外部にあってもよい。定電圧線ＶＣＨＧは、容量素子３０２を充電させることができる任意の定電圧ＶＨ［Ｖ］を、ＣＲ時定数回路３に供給する。
【００３９】
抵抗素子３０１の第１の端子は、上述の通り、充電用スイッチトランジスタ３００のソース端子に接続され、第２の端子は、容量素子３０２の第１の端子に接続される。抵抗素子３０１の第２の端子は、放電用スイッチトランジスタ３０３のドレイン端子に接続されるほか、電圧アンプ３０４の入力端子にも接続される。
【００４０】
容量素子３０２の第２の端子及び放電用スイッチトランジスタ３０３のソース端子は、０［Ｖ］の電位に接続される。放電用スイッチトランジスタ３０３のゲート端子は、クロック周期制御回路５１から出力される放電制御信号ＤＣＨＧに接続される。
【００４１】
次に、図２を用いて、本実施形態にかかるクロック周期制御回路５１の構成例を説明する。クロック周期制御回路５１は、テーブル値出力回路５００、比較回路５０１（第２の比較回路）、クロック信号出力回路５０２、テーブル選択用カウンタ回路５０３（第３カウント回路）、基準クロックカウンタ回路５０４（第２カウンタ回路）、ＡＮＤ論理素子５０５、５０６及びＤフリップフロップ５０７（図２ではＦＦ１と記載）を備える。
【００４２】
テーブル値出力回路５００は、テーブル値用メモリ部５０８及びテーブルセレクタ５０９を有する。テーブル値出力回路５００（テーブルセレクタ５０９）は、テーブル値用メモリ部５０８が保持した複数のテーブル値の中から、１つのテーブル値を選択して出力する。
【００４３】
テーブル値用メモリ部５０８は、階調値を複数のテーブル値として保持し、その複数のテーブル値をテーブルセレクタ５０９に出力する。テーブル値用メモリ部５０８の数は、画像データの２ビットのデジタル値に合わせて４階調分（２の２乗）の設定が可能である。階調値０に対応したテーブルはＴＢＬ０、階調値１に対応したテーブルはＴＢＬ１、階調値２に対応したテーブルはＴＢＬ２、階調値３に対応したテーブルはＴＢＬ３と表記する。テーブル値用メモリ部５０８に保持される複数のテーブルにより、画像データで表される階調数以上の階調が設定される必要がある。このため、複数のテーブル値には必然的に画像データのビット数以上のデータが設定される。本実施形態では、２ビットの画像データに対して、テーブル値用メモリ部５０８の保持する各テーブル値（各階調値）は、３ビットの値が設定される。
【００４４】
テーブルセレクタ５０９は、テーブル値用メモリ部５０８から出力された複数のテーブル値のうちから、１個のテーブル値を選択して出力する。テーブルセレクタ５０９はセレクト信号端子を有し、テーブルセレクタ５０９の選択するテーブル値は、テーブル選択用カウンタ回路５０３がテーブルセレクタ５０９のセレクト信号端子に入力する信号によって制御される。
【００４５】
比較回路５０１（第２の比較回路）は、基準クロックカウンタ回路５０４からの出力信号（基準クロックＣＬＫのカウント値）とテーブルセレクタ５０９からの出力テーブル値とが同一であるか否かを比較して、同一である際に論理１の信号を出力する。
【００４６】
クロック信号出力回路５０２は、Ｄラッチ５１０及びＡＮＤ論理素子５１１を有する。クロック信号出力回路５０２は、比較回路５０１の出力信号と基準クロックＣＬＫに基づいて、クロック信号ＧＣＬＫを出力する。
【００４７】
Ｄラッチ５１０は、比較回路５０１から論理レベル「１」の信号が出力されて基準クロックＣＬＫの立下りがある際に、論理レベル「１」の信号を保持する。ＡＮＤ論理素子５１１は、Ｄラッチ５１０と基準クロックＣＬＫが両方とも論理レベル「１」の際に、論理レベル「１」のクロック信号ＧＣＬＫを出力する。
【００４８】
テーブル選択用カウンタ回路５０３（第３カウント回路）は、クロック信号ＧＣＬＫに基づき、テーブルセレクタ５０９を制御する。テーブル選択用カウンタ回路５０３は、Ｄフリップフロップ５１２（図２ではＦＦ３と記載）及び＋１加算器５１３を有する。
【００４９】
基準クロックカウンタ回路５０４（第２カウンタ回路）は、基準クロックＣＬＫをカウントする。基準クロックカウンタ回路５０４は、Ｄフリップフロップ５１４（図２ではＦＦ２と記載）、セレクタ回路５１５及び＋１加算器５１６を有する。セレクタ回路５１５は、セレクト信号端子を有する。
【００５０】
以下、図２に示した各構成要素間の入出力について説明する。テーブル値出力回路５００において、テーブル値用メモリ部５０８における複数の各テーブルは、テーブルセレクタ５０９に接続される。テーブルセレクタ５０９は、テーブル選択用カウンタ回路５０３の出力信号に応じ、テーブル値用メモリ部５０８のうちの１個のテーブルを選択して、選択されたテーブル値の３ビットの論理レベルを、テーブル値出力回路５００の出力信号として出力する。
【００５１】
テーブル選択用カウンタ回路５０３において、Ｄフリップフロップ５１２の出力は、＋１加算器５１３に入力される。＋１加算器５１３の出力は、Ｄフリップフロップ５１２のデータ端子に入力される。Ｄフリップフロップ５１２の出力信号は、テーブル選択用カウンタ回路５０３の出力信号であり、テーブルセレクタ５０９のセレクト信号端子に接続される。また、Ｄフリップフロップ５１２のクロック端子には、クロック信号ＧＣＬＫが入力される。
【００５２】
比較回路５０１においては、テーブルセレクタ５０９の出力と、基準クロックカウンタ回路５０４の出力が入力される。また、比較回路５０１は、Ｄラッチ５１０のデータ端子に信号を出力する。
【００５３】
クロック信号出力回路５０２において、Ｄラッチ５１０のデータ端子には比較回路５０１の出力信号が、クロック端子には基準クロックＣＬＫの反転論理信号が入力される。Ｄラッチ５１０は、ＡＮＤ論理素子５１１に信号を出力する。
【００５４】
また、ＡＮＤ論理素子５１１においては、その第１及び第２の入力端子に、Ｄラッチ５１０の出力と、基準クロックＣＬＫが入力される。ＡＮＤ論理素子５１１は、クロック信号ＧＣＬＫを出力する。このクロック信号ＧＣＬＫは、テーブル選択用カウンタ回路５０３が有するＤフリップフロップ５１２のクロック端子に入力される。
【００５５】
基準クロックカウンタ回路５０４において、Ｄフリップフロップ５１４のクロック端子には基準クロックＣＬＫが入力される。Ｄフリップフロップ５１４の出力は、＋１加算器５１６及びセレクタ回路５１５の第１の入力端子に入力される。＋１加算器５１６の出力は、セレクタ回路５１５の第２の入力端子に入力される。セレクタ回路５１５のセレクト信号端子には、Ｄ／Ａ変換開始信号ＡＣＴが入力される。また、Ｄフリップフロップ５１４の出力は、基準クロックカウンタ回路５０４の出力信号である。
【００５６】
Ｄフリップフロップ５０７においては、そのデータ端子にＤ／Ａ変換開始信号ＡＣＴが入力され、クロック端子に基準クロックＣＬＫが入力される。また、Ｄフリップフロップ５０７の出力信号は、論理を反転されて、ＡＮＤ論理素子５０５、５０６に出力される。
【００５７】
ＡＮＤ論理素子５０５においては、その第１の入力端子、第２の入力端子に、それぞれＤ／Ａ変換開始信号ＡＣＴ、Ｄフリップフロップ５０７の出力信号の論理が反転された信号が入力される。ＡＮＤ論理素子５０５は、出力信号として、Ｄ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬを出力する。
【００５８】
ＡＮＤ論理素子５０６においては、その第１及び第２の入力端子にＤ／Ａ変換開始信号ＡＣＴの反転論理信号とＤフリップフロップ５０７の出力信号の反転論理信号が入力される。ＡＮＤ論理素子５０６は、出力信号として、放電制御信号ＤＣＨＧを出力する。
【００５９】
以上より、図２に示した各構成要素間の入出力について説明した。なお、基準クロックＣＬＫ及びＤ／Ａ変換開始信号ＡＣＴは、図示を省略した波形発生回路、発振器等の発生源から出力される。これらの発生源は、表示装置駆動回路１０１内に実装されてもよいし、外部にあってもよい。
【００６０】
図３は、表示装置駆動回路１０１の動作タイミング例を示す図である。図３により、表示装置駆動回路１０１の基本原理が説明される。具体的には、ＣＲ時定数回路３の充電開始時から、カウンタ回路２の出力信号と画像データ用メモリ部１に保持された画像データ値とが一致するまでの時間が、ＣＲ時定数回路３の充電時間になることを説明している。以下、図３を参照しながら、各時刻における本実施形態の表示装置駆動回路１０１の動作を説明する。
【００６１】
時刻Ｔ１００（初期状態）では、カウンタ回路２の出力は、「１１１」であり、画像データ用メモリ部１の出力は、ＭＥＭ（１）〜（４）の順に、それぞれ「１０」、「０１」、「１１」、「００」である。ＳＲラッチ４０５の出力信号ＥＣＨＧ（１）〜（４）は論理レベル「０」である。放電制御信号ＤＣＨＧの出力は、論理レベル「１」であり、電圧アンプ３０４の入力は、放電状態である０［Ｖ］の電位である。なお、図３には示されていないが、図１に示した定電圧線ＶＣＨＧには所定のレベルの電圧ＶＨ［Ｖ］が印加されている。
【００６２】
時刻Ｔ１０１では、Ｄ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬに論理レベル「０」→「１」→「０」のパルス信号が入力される。同時に、ＣＲ時定数回路３の放電制御信号ＤＣＨＧが、論理レベル「１」→「０」に変化する。
【００６３】
以上の入力信号の変化により、放電用スイッチトランジスタ３０３はオフ状態になって、ＣＲ時定数回路３の放電動作は終了する。また、カウンタ回路２の初期値は「１１１」であるから、ＸＮＯＲ論理素子４０２の出力は、論理レベル「０」である。そのため、画像データ用メモリ部１が保持する画像データ値によらず、ＡＮＤ論理素子４０３の出力は、論理レベル「０」となる。
【００６４】
Ｄ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬの論理レベル「０」→「１」→「０」の変化により、ＡＮＤ論理素子４０４の出力も論理レベル「０」→「１」→「０」に変化する。その結果、ＳＲラッチ４０５がセット状態となり、出力信号ＥＣＨＧ（１）〜（４）が論理レベル「０」→「１」に変化する。以上から、充電用スイッチトランジスタ３００がオン状態になり、ＣＲ時定数回路３は充電を開始する。上述の動作は、全てのソース出力回路６−１〜６−４に共通である。
【００６５】
時刻Ｔ１０２では、カウンタ回路２にクロック信号ＧＣＬＫが入力されることにより、カウンタ回路２が出力するカウンタ出力信号ＣＮＴが「１１１」→「０００」に変化する。ＭＥＭ（４）の出力が「００」であるソース出力回路６−４では、カウンタ出力信号ＣＮＴ及びＭＥＭ（４）の出力が、共に「０００」となる。このため、ソース出力回路６−４における比較回路４のＸＮＯＲ論理素子４００〜４０２の出力が全て論理レベル「１」となり、ＡＮＤ論理素子４０３の出力が論理レベル「１」となる。従って、ソース出力回路６−４におけるＳＲラッチ４０５はリセット状態となり、出力信号ＥＣＨＧ（４）が論理レベル「１」→「０」に変化する。以上から、ソース出力回路６−４における充電用スイッチトランジスタ３００はオフ状態になり、ソース出力回路６−４中のＣＲ時定数回路３の充電が終了する。
【００６６】
図３において、出力信号ＥＣＨＧ（４）が論理レベル「１」であり続ける期間が、ソース出力回路６−４のＣＲ時定数回路３の充電期間に相当する。つまり、ソース出力回路６−４の充電期間はＴ１０１〜Ｔ１０２の期間である。この充電期間にソース出力回路６−４の容量素子３０２には、定電圧線ＶＣＨＧから充電用スイッチトランジスタ３００を介して電荷が供給される。
【００６７】
時刻Ｔ１０３において、カウンタ回路２にクロック信号ＧＣＬＫが入力されると、カウンタ回路２のカウンタ出力信号ＣＮＴは「０００」→「００１」に変化する。ＭＥＭ（２）の出力が「０１」であるソース出力回路６−２では、カウンタ出力信号ＣＮＴとＭＥＭ（２）の出力が共に「００１」となることから、比較回路４のＸＮＯＲ論理素子４００、４０１、４０２の出力が全て論理レベル「１」となる。このため、ソース出力回路６−２におけるＡＮＤ論理素子４０３の出力は論理レベル「１」となり、ＳＲラッチ４０５がリセット状態となる。以上から、出力信号ＥＣＨＧ（２）が論理レベル「１」→「０」に変化することで、充電用スイッチトランジスタ３００がオフ状態になり、ソース出力回路６−２のＣＲ時定数回路３の充電が終了する。
【００６８】
図３において、出力信号ＥＣＨＧ（２）が論理１であり続ける期間が、ソース出力回路６−２のＣＲ時定数回路３の充電期間に相当する。つまり、ソース出力回路６−２の充電期間は、Ｔ１０１〜Ｔ１０３の期間である。この充電期間に、ソース出力回路６−２の容量素子３０２には、定電圧線ＶＣＨＧから充電用スイッチトランジスタ３００を介して電荷が供給される。
【００６９】
時刻Ｔ１０４においても、同様にカウンタ回路２にクロック信号ＧＣＬＫが入力され、カウンタ出力信号ＣＮＴは「００１」→「０１０」に変化する。これにより、時刻Ｔ１０２、Ｔ１０３におけるソース出力回路６−２、６−４のＣＲ時定数回路３と同様に、ＭＥＭ（１）の出力が「１０」であるソース出力回路６−１のＣＲ時定数回路３の充電が終了する。
【００７０】
図３において、出力信号ＥＣＨＧ（１）が論理レベル「１」であり続ける期間が、ソース出力回路６−１のＣＲ時定数回路３の充電期間に相当する。つまり、ソース出力回路６−１の充電期間は、Ｔ１０１〜Ｔ１０４の期間である。
【００７１】
時刻Ｔ１０５においても、同様にカウンタ回路２にクロック信号ＧＣＬＫが入力され、カウンタ出力信号ＣＮＴは「０１０」→「０１１」に変化する。ＭＥＭ（３）の出力が「１１」であるソース出力回路６−３のＣＲ時定数回路３についても、ソース出力回路６−１、６−２、６−４のＣＲ時定数回路３と同様に充電が終了する。
【００７２】
図３において、出力信号ＥＣＨＧ（３）が論理１であり続ける期間が、ソース出力回路６−３のＣＲ時定数回路３の充電期間に相当する。つまり、ソース出力回路６−３の充電期間は、Ｔ１０１〜Ｔ１０５の期間である。
【００７３】
時刻Ｔ１０６においては、カウンタ回路２にクロック信号ＧＣＬＫは入力されない。そのため、カウンタ出力信号ＣＮＴは変化せず、ソース出力回路６−１〜６−４は動作をしない。
【００７４】
時刻Ｔ１０７においては、放電制御信号ＤＣＨＧの出力が論理レベル「０」から「１」に戻る。そのため、ソース出力回路６−１〜６−４において、放電用スイッチトランジスタ３０３はオン状態になり、ＣＲ時定数回路３は放電動作を開始する。この動作により、ソース出力回路６−１〜６−４のＣＲ時定数回路３は初期化される。
【００７５】
以上の表示装置駆動回路１０１の動作の結果、ソース出力回路６−１〜６−４の時刻Ｔ１０７までのソース電圧ＯＵＴ（１）〜ＯＵＴ（４）の出力電圧値は、それぞれ図３に示したＶ１［Ｖ］、Ｖ２［Ｖ］、Ｖ３［Ｖ］、Ｖ４［Ｖ］になる。図３においてソース電圧ＯＵＴ（１）〜（４）として示された出力波形は、それぞれソース出力回路６−１〜６−４のＣＲ時定数回路３で充電された電圧が、電圧アンプ３０４で増幅されて出力された波形を示している。
【００７６】
ソース電圧ＯＵＴ（１）〜ＯＵＴ（４）のそれぞれの出力電圧値には、Ｖ３＞Ｖ１＞Ｖ２＞Ｖ４の関係がある。これは、上述した通り、各ソース出力回路のＣＲ時定数回路３における充電期間が異なるためである。
【００７７】
以上、時刻Ｔ１００〜Ｔ１０５において説明した動作により、表示装置駆動回路１０１は、画像データに応じたカウンタ出力信号ＣＮＴ、すなわちクロック信号ＧＣＬＫの積算されたパルス数により、ＣＲ時定数回路３の充電期間を決定することができる。つまり、表示装置駆動回路１０１は、ソース出力回路６の出力電圧を決定することができる。
【００７８】
クロック信号ＧＣＬＫのパルス周期は、図３においては同じ周期だが、実際にはγ調整に応じて異なる周期をとることができる。
【００７９】
ＣＲ時定数回路３の充電期間は、クロック周期制御回路５１から出力されたＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬ、放電制御信号ＤＣＨＧ及びクロック信号ＧＣＬＫの出力タイミングにより決定される。以下、クロック周期制御回路５１がこれらの出力信号を制御する詳細について説明する。
【００８０】
図４は、クロック周期制御回路５１の動作タイミングの例を示す図である。図４により、テーブル値出力回路５００（テーブルセレクタ５０９）から出力されるテーブル値と画像データ用メモリ部１に保持された画像データ値とが一致するタイミングによって、ソース出力回路６−１〜６−４におけるＣＲ時定数回路３の充電時間が決定されることが説明される。
【００８１】
時刻Ｔ２００（初期状態）において、テーブル値用メモリ部５０８のテーブルＴＢＬ０、ＴＢＬ１、ＴＢＬ２、ＴＢＬ３には、それぞれ「００１」、「０１０」、「１００」、「１１１」の値が設定されている。テーブルＴＢＬ０、ＴＢＬ１、ＴＢＬ２、ＴＢＬ３に設定されているのは、それぞれ、０階調、１階調、２階調、３階調のテーブル値である。テーブル選択用カウンタ回路５０３の出力は「００」、基準クロックカウンタ回路５０４の出力は「０００」、Ｄラッチ５１０（クロック信号出力回路５０２）の出力は「０」、Ｄフリップフロップ５０７の出力は「０」に初期化されている。
【００８２】
テーブルセレクタ５０９ではテーブルＴＢＬ０が選択されているため、テーブル値出力回路５００は、ＴＢＬ０のテーブル値「００１」を比較回路５０１に入力している。比較回路５０１には基準クロックカウンタ回路５０４の出力も入力されているが、基準クロックカウンタ回路５０４の出力は「０００」なので、比較回路５０１は論理レベル「０」を出力している（不一致判定）。
【００８３】
また、時刻Ｔ２００において、Ｄ／Ａ変換開始信号ＡＣＴは論理レベル「０」である。基準クロックカウンタ回路５０４におけるセレクタ回路５１５は、＋１加算器５１６の出力ではなく、Ｄフリップフロップ５１４の出力信号側を選択している。そのため、基準クロックＣＬＫが入力されても、基準クロックカウンタ回路５０４は、インクリメント動作をしない。また、ＡＮＤ論理素子５０５の出力（Ｄ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬ）は論理レベル「０」であり、ＡＮＤ論理素子５０６の出力（放電制御信号ＤＣＨＧ）は論理レベル「１」である。
【００８４】
時刻Ｔ２０１（図３の時刻Ｔ１００に対応）において、基準クロックＣＬＫが、クロック周期制御回路５１に入力される。この際に、クロック周期制御回路５１はまだ動作しない。
【００８５】
時刻Ｔ２０２（図３の時刻Ｔ１０１に対応）においては、Ｄ／Ａ変換開始信号ＡＣＴが論理レベル「０」→「１」に変化する。これにより、セレクタ回路５１５が＋１加算器５１６の出力を選択することで、基準クロックカウンタ回路５０４のインクリメント動作が可能となる。ＡＮＤ論理素子５０５の出力信号であるＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬは、論理レベル「０」→「１」に変化する。
【００８６】
ＡＮＤ論理素子５０６の出力信号である放電制御信号ＤＣＨＧは、論理レベル「１」→「０」に変化する。これにより、ソース出力回路６−１〜６−４におけるＣＲ時定数回路３は、図３で説明した通り充電動作を開始する。
【００８７】
時刻Ｔ２０３において基準クロックＣＬＫがクロック周期制御回路５１に入力されると、Ｄフリップフロップ５０７の出力が論理レベル「０」→「１」に変化する。Ｄ／Ａ変換開始信号ＡＣＴが論理レベル「１」であるため、ＡＮＤ論理素子５０５の出力であるＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬは、論理レベル「１」→「０」に戻ってパルス出力を終了する。
【００８８】
時刻Ｔ２０３における基準クロックＣＬＫの入力により、基準クロックカウンタ回路５０４の出力は「０００」→「００１」に変化する。比較回路５０１では、テーブル値出力回路５００の出力値「００１」と基準クロックカウンタ回路５０４の出力値「００１」との一致判定が行われ、比較回路５０１の出力は論理レベル「０」→「１」に変化する。また当該基準クロックＣＬＫの立下りエッジで、この一致判定結果の論理レベル「１」は、Ｄラッチ５１０に保持される。
【００８９】
時刻Ｔ２０４（図３の時刻Ｔ１０２に対応）において基準クロックＣＬＫが入力されると、Ｄラッチ５１０の出力が論理レベル「１」を保持しているので、ＡＮＤ論理素子５１１の出力には基準クロックＣＬＫが出力される。すなわち、クロック信号出力回路５０２は、クロック信号ＧＣＬＫとして、時刻Ｔ２０４の基準クロックＣＬＫを出力する。
【００９０】
時刻Ｔ２０４の基準クロックＣＬＫの入力によって、基準クロックカウンタ回路５０４の出力は、「００１」→「０１０」に変化する。同時に、クロック信号ＧＣＬＫの出力によって、テーブル選択用カウンタ回路５０３の出力は、「００」→「０１」に変化する。そのため、テーブルセレクタ５０９は次のテーブルＴＢＬ１を選択し、テーブル値出力回路５００の出力は、「００１」→「０１０」に変化する。以上の時刻Ｔ２０４での動作によって、比較回路５０１の出力は一致判定の論理レベル「１」の出力のまま変化しない。時刻Ｔ２０４の基準クロックＣＬＫの立下りエッジによって、論理レベル「１」がＤラッチ５１０に保持される。
【００９１】
時刻Ｔ２０５（図３の時刻Ｔ１０３に対応）において次の基準クロックＣＬＫが入力されると、時刻Ｔ２０４と同様に、ＡＮＤ論理素子５１１は、クロック信号ＧＣＬＫとして、基準クロックＣＬＫを出力する。この基準クロックＣＬＫの入力により、基準クロックカウンタ回路５０４の出力は、「０１０」→「０１１」に変化する。
【００９２】
同時にクロック信号ＧＣＬＫの出力により、テーブル選択用カウンタ回路５０３の出力は、「０１」→「１０」に変化する。そのため、テーブルセレクタ５０９は次のテーブルＴＢＬ２を選択し、その出力は、「０１０」→「１００」に変化する。
【００９３】
以上の時刻Ｔ２０５での動作により、比較回路５０１の出力は、不一致判定で論理レベル「１」→「０」に変化する。時刻Ｔ２０５の基準クロックＣＬＫの立下りエッジで、この論理レベル「０」がＤラッチ５１０に保持される。
【００９４】
時刻Ｔ２０６〜Ｔ２１０において、クロック周期制御回路５１は、同様の動作を繰り返す。基準クロックＣＬＫが入力されると、基準クロックカウンタ回路５０４は、順に１ずつインクリメントされる。テーブル値出力回路５００の出力値と基準クロックカウンタ回路５０４の出力値とが一致した際には、次の時刻の基準クロックＣＬＫが、クロック信号ＧＣＬＫとして出力される。テーブル値出力回路５００の出力値と基準クロックカウンタ回路５０４の出力値とが不一致の際には、クロック信号ＧＣＬＫは出力されない。クロック信号ＧＣＬＫが出力される際には、テーブル選択用カウンタ回路５０３がインクリメントされることにより、テーブルセレクタ５０９は、次のテーブルを選択する。
【００９５】
図４においてクロック信号ＧＣＬＫが出力される時刻Ｔ２０７、Ｔ２１０は、それぞれ図３の時刻Ｔ１０４、Ｔ１０５に対応している。
【００９６】
時刻Ｔ２１１において、基準クロックカウンタ回路５０４はＭＡＸ値（本実施形態では「１１１」）を超過して、「０００」を出力している。クロック周期制御回路５１はこれ以上の動作を行わず、Ｄ／Ａ変換開始信号ＡＣＴの論理レベルの変化を待つ。
【００９７】
時刻Ｔ２１２において、Ｄ／Ａ変換開始信号ＡＣＴは論理レベル「１」→「０」に戻る。
【００９８】
時刻Ｔ２１３（図３の時刻Ｔ１０７に対応）においては、Ｄ／Ａ変換開始信号ＡＣＴの論理が０である状態で基準クロックＣＬＫが出力されることにより、放電制御信号ＤＣＨＧが論理レベル「０」→「１」に戻る。このため、図３の説明の通り、ＣＲ時定数回路３は放電動作を行い、初期状態に戻る。
【００９９】
以上、図４で説明した通り、クロック周期制御回路５１は基準クロックＣＬＫ及びＤ／Ａ変換開始信号ＡＣＴに基づき、Ｄ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬ、放電制御信号ＤＣＨＧ、クロック信号ＧＣＬＫを出力する。これらの出力信号により、クロック周期制御回路５１はＣＲ時定数回路３の充電期間の設定（γ調整）を行う。
【０１００】
特にγ調整において重要であるクロック信号ＧＣＬＫの出力タイミングは、テーブル値用メモリ部５０８が保持するテーブル値により決定される。このタイミング設定が適切に行われることにより、クロック周期制御回路５１は、ＣＲ時定数回路３の充電期間の設定（γ調整）を行うことが可能となる。つまり、テーブル値用メモリ部５０８が保持するテーブル値が適切な値であることにより、クロック周期制御回路５１は適切なγ調整を行うことが可能となる。
【０１０１】
例えば図４においては、時刻Ｔ２０４、時刻Ｔ２０５、時刻Ｔ２０７、時刻Ｔ２１０において、クロック信号ＧＣＬＫが出力されている。そのため、０階調に対応する充電期間はＴ２０２〜Ｔ２０４、１階調に対応する充電期間はＴ２０２〜Ｔ２０５、２階調に対応する充電期間はＴ２０２〜Ｔ２０７、３階調に対応する充電期間はＴ２０２〜Ｔ２１０である。これらの期間が、図３で説明したソース出力回路６−１〜６−４の充電期間に対応する。
【０１０２】
図５、図６は、本実施形態の表示装置駆動回路１０１の動作例を示すフローチャートである。以下、図５、図６を用いて、表示装置駆動回路１０１の動作を改めて説明する。
【０１０３】
スタートの際、表示装置駆動回路１０１は、図３及び図４にて説明した通りの初期状態である。表示装置駆動回路１０１中のクロック周期制御回路５１は、この初期状態からＤ／Ａ変換開始信号ＡＣＴの論理が「０」→「１」に変化するか否かを判定する（ステップＳ１００）。ここで、Ｄ／Ａ変換は、図３、図４にて示した表示装置駆動回路１０１の動作である。以上のステップＳ１００の状態は、図３における時刻Ｔ１００（図４における時刻Ｔ２００）の状態に対応する。
【０１０４】
Ｄ／Ａ変換開始信号ＡＣＴの論理が０のままである際（ステップＳ１００のＮｏ）、クロック周期制御回路５１は、ステップＳ１００に戻って動作を行う。つまり、クロック周期制御回路５１は、Ｄ／Ａ変換開始信号ＡＣＴの論理が「１」になるまで待機する。
【０１０５】
Ｄ／Ａ変換開始信号ＡＣＴが論理レベル「０」→「１」に変化する際（ステップＳ１００のＹｅｓ）、表示装置駆動回路１０１は、Ｄ／Ａ変換を開始する。まず、クロック周期制御回路５１は、Ｄ／Ａ変換開始信号ＡＣＴの論理レベルの変化に基づき、ＣＲ時定数回路３に出力される放電制御信号ＤＣＨＧを、論理レベル「１」→「０」に変化させる。これにより、放電用スイッチトランジスタ３０３がオフになり、ＣＲ時定数回路３の放電動作が終了する（ステップＳ１０１）。
【０１０６】
また、放電制御信号ＤＣＨＧの変化によってＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬが出力され、充電用スイッチトランジスタ３００がオン状態になることで、ＣＲ時定数回路３は充電を開始する（ステップＳ１０２）。以上の状態は、図３における時刻Ｔ１０１（図４における時刻Ｔ２０２）の状態に対応する。
【０１０７】
以降、基準クロックＣＬＫの入力により、基準クロックカウンタ回路５０４の出力する値（基準クロックのカウンタ値。以下、図６の説明中では階調カウンタ値とも記載）は順次インクリメントされる（図６のステップＳ１０３）。この際、クロック周期制御回路５１は、階調カウンタ値がＭＡＸ値（本実施形態では「１１１」）を超過しているか否かを判定する（ステップＳ１０４）。なお、階調カウンタ値がＭＡＸ値を超過している際に、階調カウンタ値は「０００」の値をとる。
【０１０８】
基準クロックカウンタ回路５０４が出力する階調カウンタ値がＭＡＸ値を超過しなければ（ステップＳ１０４のＮｏ）、クロック周期制御回路５１中の比較回路５０１は、階調カウンタ値とテーブルセレクタ５０９が出力するテーブル値が同じか否かを比較する（ステップＳ１０５）。
【０１０９】
ステップＳ１０５において、階調カウンタ値とテーブル値とが一致しなければ（ステップＳ１０５のＮｏ）、比較回路５０１は、ステップＳ１０３の動作に戻る。
【０１１０】
ステップＳ１０５において、階調カウンタ値とテーブル値とが一致していれば（ステップＳ１０５のＹｅｓ）、クロック周期制御回路５１は、次の時刻の基準クロックＣＬＫをクロック信号ＧＣＬＫとして出力する（ステップＳ１０６）。以上の状態は、図４における時刻Ｔ２０４、Ｔ２０５、Ｔ２０７、Ｔ２１０の状態に対応する。
【０１１１】
ステップＳ１０６の後、表示装置駆動回路１０１中の比較回路４は、カウンタ回路２が出力するカウンタ出力信号ＣＮＴ（階調カウンタ値）と画像データ用メモリ部１が保持する画像データ値とが、一致するか否かを比較する（ステップＳ１０７）。
【０１１２】
ステップＳ１０７においてカウンタ出力信号ＣＮＴと画像データ値が一致した際（ステップＳ１０７のＹｅｓ）、表示装置駆動回路１０１は、一致したカウンタ出力信号ＣＮＴを有するソース出力回路６のＣＲ充電用スイッチトランジスタ３００をオフ状態とし、充電を終了させる（ステップＳ１０８）。以上の表示装置駆動回路１０１の状態は、図３における時刻Ｔ１０２、Ｔ１０３、Ｔ１０４、Ｔ１０５の状態に対応する。
【０１１３】
また、クロック周期制御回路５１中のテーブル選択用カウンタ回路５０３は、前記クロック信号ＧＣＬＫによりインクリメントされ、次のテーブルを選択する（ステップＳ１０９）。
【０１１４】
ステップＳ１０７においてカウンタ出力信号ＣＮＴと画像データ値が一致しない際（ステップＳ１０７のＮｏ）、表示装置駆動回路１０１中のテーブル選択用カウンタ回路５０３は、ステップＳ１０９の動作を行う。
【０１１５】
以降、表示装置駆動回路１０１は、ステップＳ１０４において階調カウンタ値がＭＡＸ値を超過するまで、上述のステップＳ１０３〜Ｓ１０９の動作を繰り返す。
【０１１６】
ステップＳ１０４において、階調カウンタ値がＭＡＸ値を超過した際（ステップＳ１０４のＹｅｓ）、クロック周期制御回路５１は、Ｄ／Ａ変換開始信号ＡＣＴの論理レベルが１から０に変化したか否かを判定する（ステップＳ１１０）。つまり、Ｄ／Ａ変換が終了したか否かを、クロック周期制御回路５１は判定する。
【０１１７】
ステップＳ１１０においてＤ／Ａ変換開始信号ＡＣＴの論理レベルが「１」のままである際（ステップＳ１１０のＮｏ）、クロック周期制御回路５１は、ステップＳ１１０に戻り、Ｄ／Ａ変換開始信号ＡＣＴの論理レベルの変化を待つ。この表示装置駆動回路１０１の状態は、図４の時刻Ｔ２１１の状態に対応する。
【０１１８】
ステップＳ１１０においてＤ／Ａ変換開始信号ＡＣＴの論理レベルが１→０に変化した際（ステップＳ１１０のＹｅｓ）、次の時刻にて、クロック周期制御回路５１は放電制御信号ＤＣＨＧの論理レベルを「０」→「１」に変化させる（ステップＳ１１１）。この表示装置駆動回路１０１の状態は、図３の時刻Ｔ１０７（図４の時刻Ｔ２１２、Ｔ２１３）の状態に対応する。ステップＳ１１１の動作を行うことで、表示装置駆動回路１０１は初期状態に戻る。
【０１１９】
以上、表示装置駆動回路１０１の動作について、図３〜図６を用いて説明した。テーブル値用メモリ部５０８及び基準クロックカウンタ回路５０４は３ビットの構成として説明したが、これらのビット数は、画像データのビット数以上であれば任意の数でもよい。
【０１２０】
本実施形態にかかる表示装置駆動回路１０１においては、ＣＲ時定数特性を利用したＤ／Ａコンバータを有するソース出力回路６が、画像データとカウンタ出力信号ＣＮＴとを比較する比較回路４を有している。またソース出力回路６は、クロック周期制御回路５１が出力する、周期調整がされたクロック信号ＧＣＬＫをカウンタするカウンタ回路２と接続されている。以上の構成により、表示装置駆動回路１０１は、ＣＲ時定数回路３の充電期間を設定することが可能である。
【０１２１】
また、この構成により、画像データのビット数（表示階調数）の増加に対する表示装置駆動回路１０１の回路規模の増加については、カウンタ回路２用の配線、比較回路４のＸＮＯＲ論理素子及びＡＮＤ論理素子を、それぞれ増加した画像データのビット数分だけ増加させることで十分である。特許文献１にかかる液晶表示装置では、画像データのビット数（表示階調数）の増加に対して、配線数およびＡＮＤ論理素子は、２のべき乗規模で増加させる必要があった。以上から、本実施形態にかかる表示装置駆動回路１０１は、画像データのビット数（表示階調数）の増加に対し、特許文献１にかかる液晶表示装置と比較して回路規模の増大を抑制するのに、著しい効果がある。
【０１２２】
例えば、画像データが２ビットから３ビットに増加した際、すなわち階調数が４（２の２乗）から８（２の３乗）に増加した際を考慮する。その際に、特許文献１にかかる液晶表示装置では、選択用パルス信号線は４本から８本に増加させる必要がある。その選択用パルス信号線を選択するためのデコーダ回路を構成する２入力ＡＮＤ論理素子も、４素子から８素子に増加させる必要がある。
【０１２３】
しかしながら、本実施形態にかかる表示装置駆動回路１０１では、カウンタ回路２の出力が１ビット増加することに対応して、カウンタ回路２用の配線数は３本から４本への増加となり、１本のみの増加にとどまる。同様に、比較回路４のＸＮＯＲ論理素子は３素子から４素子への増加、ＡＮＤ論理素子は、入力素子数が３入力から４入力に増加するにとどまる。
【０１２４】
すなわち、特許文献１にかかる液晶表示装置では配線数は４本増加、素子数は４素子増加となるが、本実施形態にかかる表示装置駆動回路１０１では配線数は１本増加、素子数は１素子増加で対応可能となる。また、上述の理由より、この効果は画像データのビット数が増加する程顕著である。
【０１２５】
実施の形態２
以下、図面を参照して、本発明の実施の形態２について説明する。本実施形態にかかるクロック周期制御回路５２のテーブル値用メモリ部５０８は、各階調値からの差分値をテーブル値として保持する。このため、実施の形態１のように、テーブル値用メモリ部５０８が階調値そのものをテーブル値として保持することと比較して、テーブル値用メモリ部５０８に記憶される情報のビット数の削減が可能である。この理由は、一般に各階調値間の差分値におけるビット数は、最大階調値のビット数より小さいからである。
【０１２６】
図７は、本実施形態にかかる表示装置駆動回路１０２の構成例を示す全体図であり、図８は、図７中のクロック周期制御回路５２の構成例を示した全体図である。以下、図８及び図７を用いて、本実施形態にかかる表示装置駆動回路１０２の構成を説明する。
【０１２７】
図７に示した表示装置駆動回路１０２は、クロック周期制御回路５２だけが、実施の形態１にかかる表示装置駆動回路１０１（図１を参照）と異なる。以下、クロック周期制御回路５２の詳細について説明する。
【０１２８】
図８に示したクロック周期制御回路５２には、実施の形態１にかかるクロック周期制御回路５１（図２を参照）に、テーブル値加算回路５１７が追加されている。クロック周期制御回路５１と異なる他の点として、テーブル値用メモリ部５０８には、３ビットの階調値でなく２ビットの階調値の差分値が設定されている。テーブルセレクタ５０９は、テーブル選択用カウンタ回路５０３の出力信号に応じ、テーブル値用メモリ部５０８のうちの１個のテーブルを選択して、テーブル値用メモリ部５０８が保持する２ビットの論理レベルを出力する。
【０１２９】
テーブル値加算回路５１７は、フィードバックされたクロック信号ＧＣＬＫに応じて、テーブル値出力回路５００が出力したテーブル値を順次加算した信号を出力する。テーブル値加算回路５１７は、Ｄフリップフロップ５１８と加算器５１９から構成されている。加算器５１９には、テーブル値出力回路５００の出力が入力されている。加算器５１９の出力は、比較回路５０１と、Ｄフリップフロップ５１８のデータ端子に入力されている。Ｄフリップフロップ５１８のクロック端子にはクロック信号ＧＣＬＫが入力され、出力信号は加算器５１９に入力されている。
【０１３０】
クロック周期制御回路５２のその他の構成については、図２に示した実施の形態１のクロック周期制御回路５１と同様である。
【０１３１】
表示装置駆動回路１０２の動作については、実施の形態１の表示装置駆動回路１０１の動作と同様であり（図３を参照）、説明を省略する。表示装置駆動回路１０２におけるＣＲ時定数回路３の充電期間は、クロック周期制御回路５２から出力されたＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬ、放電制御信号ＤＣＨＧ及びクロック信号ＧＣＬＫの出力タイミングにより決定される。以下では、クロック周期制御回路５２がこれらの出力信号を制御する詳細について説明する。
【０１３２】
図９は、クロック周期制御回路５２の動作タイミングの例を示す図である。
【０１３３】
時刻Ｔ３００（初期状態）において、本実施形態のテーブル値用メモリ部５０８のテーブルＴＢＬ０、ＴＢＬ１、ＴＢＬ２、ＴＢＬ３には、それぞれ「０１」、「０１」、「１０」、「１１」の値が設定されている。これらの値は、階調値０、階調値１、階調値２、階調値３の階調値である「００１」、「０１０」、「１００」、「１１１」の差分値である。
【０１３４】
時刻Ｔ３００におけるクロック周期制御回路５２の各構成要素の出力等は、図４の時刻Ｔ２００におけるクロック周期制御回路５１の各構成要素の出力等と同様に初期化されているため、説明を省略する。
【０１３５】
時刻Ｔ３０１において、基準クロックＣＬＫがクロック周期制御回路５２に入力される。この際、クロック周期制御回路５１はまだ動作しない。
【０１３６】
時刻Ｔ３０２においては、Ｄ／Ａ変換開始信号ＡＣＴの出力が論理レベル「０」→「１」に変化する。これにより、基準クロックカウンタ回路５０４の動作が可能な状態になる。ＡＮＤ論理素子５０５の出力信号であるＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬは、論理レベル「０」→「１」に変化する。加算器５１９においては、一方の入力端子に入力される最初のテーブルＴＢＬ０の値「０１」と、他方の入力端子に入力される論理レベル「０」とが加算される。これにより、テーブル値加算回路５１７は、「００１」を加算値として保持し、出力する。
【０１３７】
ＡＮＤ論理素子５０６の出力信号である放電制御信号ＤＣＨＧは、論理レベル「１」→「０」に変化する。これにより、ソース出力回路６中のＣＲ時定数回路３は、図３で説明した通り、充電動作を開始する。
【０１３８】
時刻Ｔ３０３において基準クロックＣＬＫが入力されると、Ｄフリップフロップ５０７の出力は、論理レベル「０」→「１」に変化する。Ｄ／Ａ変換開始信号ＡＣＴの出力が論理レベル「１」であるため、ＡＮＤ論理素子５０５の出力であるＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬは、論理レベル「１」→「０」に戻りパルス出力を終了する。
【０１３９】
時刻Ｔ３０３における基準クロックＣＬＫの入力により、基準クロックカウンタ回路５０４の出力は、「０００」→「００１」に変化する。比較回路５０１では、基準クロックカウンタ回路５０４の出力値「００１」とテーブル値加算回路５１７の出力値「００１」との一致判定が行われ、比較回路５０１の出力は、論理レベル「０」→「１」に変化する。また当該基準クロックＣＬＫの立下りエッジで、この一致判定結果の論理レベル「１」は、Ｄラッチ５１０に保持される。
【０１４０】
時刻Ｔ３０４において基準クロックＣＬＫが入力されると、Ｄラッチ５１０の出力が論理レベル「１」を保持しているので、ＡＮＤ論理素子５１１の出力には、基準クロックＣＬＫが出力される。すなわち、クロック周期制御回路５２は、クロック信号ＧＣＬＫとして、時刻Ｔ３０４の基準クロックＣＬＫを出力する。
【０１４１】
また、時刻Ｔ３０４の基準クロックＣＬＫの入力により、基準クロックカウンタ回路５０４の出力は、「００１」→「０１０」に変化する。同時に、前述のクロック信号ＧＣＬＫの出力により、テーブル選択用カウンタ回路５０３の出力は、「００」→「０１」に変化する。そのため、テーブル選択用カウンタ回路５０３がインクリメントされ、テーブル値出力回路５００は、次のテーブルＴＢＬ１のテーブル値「０１」を出力する。テーブル値加算回路５１７は、これまでの加算値「００１」と新しいテーブルＴＢＬ１の値「０１」との加算を行い、加算値「０１０」を出力する。
【０１４２】
つまり、比較回路５０１では、基準クロックカウンタ回路５０４の出力値「０１０」とテーブル値加算回路５１７の出力値「０１０」との一致判定が行われるため、比較回路５０１の出力は、一致判定の論理１の出力のまま変化しない。また、この基準クロックＣＬＫの立下りエッジにより、論理レベル「１」が、Ｄラッチ５１０に保持される。
【０１４３】
時刻Ｔ３０５以降においても同様に、比較回路５０１は、テーブル値加算回路５１７と基準クロックカウンタ回路５０４の出力値とを比較する。両出力値が一致した際には、クロック周期制御回路５２は、その次の時刻における基準クロックＣＬＫをクロック信号ＧＣＬＫとして出力する。テーブルセレクタ５０９は、クロック信号ＧＣＬＫに応じ、次のテーブルを選択して出力する。その他の動作は、図４に示した実施形態１にかかるクロック周期制御回路５１の動作と同様である。
【０１４４】
以上、図７〜９にて説明した通り、テーブル値加算回路５１７は、フィードバックされたクロック信号ＧＣＬＫの出力により、選択されたテーブル値を順次加算して出力する。クロック信号出力回路５０２は、比較回路５０１が行ったテーブル値加算回路５１７の出力と基準クロックカウンタ回路５０４の出力との比較結果に基づいて、クロック信号ＧＣＬＫを出力する。以上の構成により、本実施形態にかかるクロック周期制御回路５２は、実施の形態１のようにテーブル値用メモリ部５０８に階調値そのものを設定することと比較して、テーブル値用メモリ部５０８に記憶される情報のビット数の削減が可能である。換言すれば、テーブル値用メモリ部５０８におけるテーブル値のビット数を、階調値のビット数よりも小さく設定することができる。なお、階調値及び差分値の最大値によっては、本実施の形態よりもさらに、テーブル値用メモリ部５０８の有する情報のビット数を削減することが可能である。
【０１４５】
以上のクロック周期制御回路５２を備えた表示装置駆動回路１０２は、表示装置駆動回路１０１と同様に、γ調整が可能であり、多階調表示に対応する際の回路規模増加を抑制することができる。
【０１４６】
実施の形態３
本実施形態にかかるクロック周期制御回路５３のテーブル値用メモリ部５０８は、各階調値間の差分値に対応したテーブル値を有する。このため、実施の形態１のように、テーブル値用メモリ部５０８が階調値そのものをテーブル値として有することと比較して、テーブル値用メモリ部５０８に記憶される情報のビット数の削減が可能である。換言すれば、テーブル値用メモリ部５０８におけるテーブル値のビット数を、階調値のビット数よりも少なく設定することができる。この効果は、実施の形態２にかかるテーブル値用メモリ部５０８と同様である。
【０１４７】
さらに、本実施形態にかかるクロック周期制御回路５３は、実施の形態２におけるテーブル値加算回路５１７が不要である。このため、クロック周期制御回路５２と比較して、回路規模の削減ができる。
【０１４８】
以下、図面を参照して、本実施の形態について説明する。図１０は、本実施形態にかかる表示装置駆動回路１０３の構成例を示す全体図であり、図１１は、図１０中のクロック周期制御回路５３の構成例を示した全体図である。以下、図１０及び図１１を用いて、本実施形態にかかる表示装置駆動回路１０２の構成を説明する。
【０１４９】
図１０に示した表示装置駆動回路１０３は、クロック周期制御回路５３だけが、実施の形態１にかかる表示装置駆動回路１０１及び実施の形態２にかかる表示装置駆動回路１０２と異なる。以下、クロック周期制御回路５３の詳細について説明する。
【０１５０】
図１１に示したクロック周期制御回路５３には、実施の形態１にかかるクロック周期制御回路５１（図２を参照）と比べて、以下の点が異なる。クロック信号ＧＣＬＫは、Ｄフリップフロップ５１２のクロック端子の他、基準クロックカウンタ回路５０４を構成するＤフリップフロップ５１４のリセット端子に出力される。つまり、基準クロックカウンタ回路５０４は、フィードバックされたクロック信号ＧＣＬＫによりリセットされる。なお、Ｄフリップフロップ５１４は、３ビットの論理レベルの出力ではなく、２ビットの論理レベルを出力する。
【０１５１】
クロック周期制御回路５１と異なる点として、テーブル値用メモリ部５０８には、３ビットの階調値でなく、階調値の差分に対応する２ビットの値が設定されている。テーブルセレクタ５０９は、テーブル選択用カウンタ回路５０３の出力信号に応じ、テーブル値用メモリ部５０８のうちの１個のテーブルを選択して、２ビットの論理レベルを出力する。
【０１５２】
クロック周期制御回路５３のその他の接続の構成については、図２に示した実施の形態１のクロック周期制御回路５１と同様である。
【０１５３】
表示装置駆動回路１０３の動作については、実施の形態１の表示装置駆動回路１０１の動作と同様であり（図３を参照）、説明を省略する。表示装置駆動回路１０２におけるＣＲ時定数回路３の充電期間は、クロック周期制御回路５３から出力されたＤ／Ａ変換開始トリガパルス信号ＳＴＡ＿ＰＵＬ、放電制御信号ＤＣＨＧ及びクロック信号ＧＣＬＫの出力タイミングにより決定される。以下では、クロック周期制御回路５３がこれらの出力信号を制御する詳細について説明する。
【０１５４】
図１２は、クロック周期制御回路５３の動作タイミングの例を示す図である。
【０１５５】
時刻Ｔ４００（初期状態）において、本実施形態のテーブル値用メモリ部５０８のテーブルＴＢＬ０、ＴＢＬ１、ＴＢＬ２、ＴＢＬ３には、それぞれ「０１」、「００」、「０１」、「１０」の値が設定されている。これらの値は、それぞれ階調値「００１」、「０１０」、「１００」、「１１１」間の差分値に対応した値である。なお、本実施形態のテーブルＴＢＬ０の値は、実施の形態２におけるテーブルＴＢＬ０の値と同じであり、本実施形態のテーブルＴＢＬ１〜ＴＢＬ３の値は、実施の形態２におけるテーブルＴＢＬ１〜ＴＢＬ３の値から１を引いた値である。つまり、本実施形態のテーブルＴＢＬ１〜ＴＢＬ３の値は、各階調値間の差分値から１を引いた値である。
【０１５６】
また、時刻Ｔ４００におけるクロック周期制御回路５３の各構成要素の出力等は、図４の時刻Ｔ２００におけるクロック周期制御回路５１の各構成要素の出力等と同様に初期化されているため、説明を省略する。
【０１５７】
時刻Ｔ４０１以降で、クロック周期制御回路５３において基準クロックＣＬＫにより基準クロックカウンタ回路５０４がインクリメントされる動作は、図４に示すクロック周期制御回路５１の動作と同様である。テーブル値出力回路５００の出力値と基準クロックカウンタ回路５０４の出力値とが一致した際に、基準クロックＣＬＫがクロック信号ＧＣＬＫとして出力される動作も同様である。
【０１５８】
クロック周期制御回路５３の動作が、実施の形態１、２にかかるクロック周期制御回路５１、５２と異なる点は、以下の通りである。クロック周期制御回路５１又はクロック周期制御回路５２では、Ｄ／Ａ変換開始信号ＡＣＴが論理レベル「１」の期間中、基準クロックカウンタ回路５０４は、基準クロックＣＬＫにより常にインクリメントする動作を行っていた。しかし、本実施形態にかかるクロック周期制御回路５３では、テーブル値出力回路５００の出力するテーブル値と基準クロックカウンタ回路５０４が出力する基準クロックのカウンタ値とが一致し、クロック信号ＧＣＬＫが出力されると、基準クロックカウンタ回路５０４は、クロック信号ＧＣＬＫにより初期状態に戻される。（時刻Ｔ４０４、Ｔ４０５、Ｔ４０７、Ｔ４１０）。同時に、テーブルセレクタ５０９は次のテーブルを選択する。
【０１５９】
以降、基準クロックカウンタ回路５０４は初期状態からの動作となり、クロック周期制御回路５３は、テーブル値出力回路５００が出力するテーブル値と基準クロックカウンタ回路５０４が出力するカウンタ値との比較処理を繰り返す。以上から、テーブル値用メモリ部５０８に設定された２ビットのテーブル値により、各階調におけるクロック信号ＧＣＬＫの周期制御が可能となる。
【０１６０】
図１０〜１２の説明より、本実施形態にかかるクロック周期制御回路５３では、実施の形態２にかかるクロック周期制御回路５２と比較して、テーブル値加算回路５１７が不要である。つまり、テーブル値用メモリ部５０８に設定された情報量の削減（テーブル値のビット数を、階調値のビット数よりも小さく設定できること）を、基準クロックカウンタ回路５０４のリセット信号としてクロック信号ＧＣＬＫを用いるだけで実現できる。そのため、クロック周期制御回路５３は、クロック周期制御回路５２と比較して回路規模の削減が可能である。
【０１６１】
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、画像データ用メモリ部１は、実施の形態１では２ビットのデジタル値を記憶できる構成としているが、ビット数は２ビット以外の値をとってもよい。同様に、カウンタ回路２は実施の形態１では３ビットカウンタの構成としているが、ビット数は３ビット以外の値を有してもよい。
【０１６２】
上記実施の形態においては、（階調ビット数＋１）本の信号がカウンタ回路から各ソース出力回路に出力されている。しかし、階調ビット数が１増加（階調数が２倍になる）ことで信号数及び付属する回路素子が１増加する構成になっているならば、信号の本数は他の数でもよい。
【符号の説明】
【０１６３】
１  画像データ用メモリ部
２  カウンタ回路
３  ＣＲ時定数回路
４  比較回路
６  ソース出力回路
５１、５２、５３  クロック周期制御回路
１０１、１０２、１０３  表示装置駆動回路
２０１  ＋１加算器
２０２  Ｄフリップフロップ
３００  充電用スイッチトランジスタ
３０１  抵抗素子
３０２  容量素子
３０３  放電用スイッチトランジスタ
３０４  電圧アンプ
４００  エクスクルーシブＮＯＲ論理素子
４０１  エクスクルーシブＮＯＲ論理素子
４０２  エクスクルーシブＮＯＲ論理素子
４０３  ＡＮＤ論理素子
４０４  ＡＮＤ論理素子
４０５  ＳＲラッチ
５００  テーブル値出力回路
５０１  比較回路
５０２  クロック信号出力回路
５０３  テーブル選択用カウンタ回路
５０４  基準クロックカウンタ回路
５０５  ＡＮＤ論理素子
５０６  ＡＮＤ論理素子
５０７  Ｄフリップフロップ
５０８  テーブル値用メモリ部
５０９  テーブルセレクタ
５１０  Ｄラッチ
５１１  ＡＮＤ論理素子
５１２  Ｄフリップフロップ
５１３  ＋１加算器
５１４  Ｄフリップフロップ
５１５  セレクタ回路
５１６  ＋１加算器
５１７  テーブル値加算回路
５１８  Ｄフリップフロップ
５１９  加算器
【図１】
2012168379.tif 000003
【図２】
2012168379.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012168379.tif 000012
【図１１】
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【図１２】
2012168379.tif 000014
【図１３】
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【図１４】
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