(57)【要約】【課題】ゲート絶縁膜にハフニウムを含む絶縁膜を使用したＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。【解決手段】本発明では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の構成を相違させている。具体的に、ｎチャネル型コア用トランジスタＱ１では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１の積層膜を使用している。一方、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２の積層膜を使用している。【選択図】図２
2012059888.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを備える半導体装置であって、
前記ｎチャネル型ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成され、ハフニウムとジルコニウムを含む第１絶縁膜と、
（ｂ）前記第１絶縁膜上に形成された第１ゲート電極と、
（ｃ）前記半導体基板内に形成された第１ソース領域と、
（ｄ）前記半導体基板内に形成された第１ドレイン領域とを有し、
前記ｐチャネル型ＭＩＳＦＥＴは、
（ｅ）前記半導体基板上に形成され、ハフニウムを含む第２絶縁膜と、
（ｆ）前記第２絶縁膜上に形成された第２ゲート電極と、
（ｇ）前記半導体基板内に形成された第２ソース領域と、
（ｈ）前記半導体基板内に形成された第２ドレイン領域とを有し、
前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、
前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１絶縁膜は、ＨｆＺｒＳｉＯＮ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＯ膜のいずれかの膜から構成されており、
前記第２絶縁膜は、ＨｆＳｉＯＮ膜、ＨｆＯＮ膜、ＨｆＯ膜のいずれかの膜から構成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記半導体基板と前記第１絶縁膜の間に第１界面層が形成され、
前記半導体基板と前記第２絶縁膜の間に第２界面層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記第１界面層および前記第２界面層は、酸化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１ゲート電極は、金属を含む第１導体膜と、前記第１導体膜上に形成された第２導体膜から形成され、
前記第２ゲート電極は、金属を含む前記第１導体膜と、前記第１導体膜上に形成された前記第２導体膜から形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成され、
前記第２導体膜は、ポリシリコン膜から形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記第１導体膜は、窒化チタン膜から形成され、
前記第２導体膜は、アルミニウム膜から形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記第１絶縁膜は、さらに、Ｌａを含むことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記第１絶縁膜は、さらに、希土類元素を含むことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記第１絶縁膜は、さらに、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれかの元素を含むことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記第２絶縁膜は、さらに、Ａｌを含むことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記第１絶縁膜は、さらに、Ｌａを含み、
前記第２絶縁膜は、さらに、Ａｌを含むことを特徴とする半導体装置。
【請求項１３】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記第２絶縁膜上にハードマスク膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ハードマスク膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜を除去する工程と、
（ｄ）前記（ｃ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜上にジルコニウムを含む第１キャップ膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１キャップ膜と前記ハードマスク膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に導体膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程とを備え、
前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、
前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＺｒＳｉＯＮ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＯ膜のいずれかの膜から構成されており、
前記第２絶縁膜は、ＨｆＳｉＯＮ膜、ＨｆＯＮ膜、ＨｆＯ膜のいずれかの膜から構成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法であって、
前記（ａ）工程前に、前記半導体基板上に界面層を形成する工程を有し、
前記（ａ）工程は、前記界面層上に前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記界面層を酸化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法であって、
前記（ｇ）工程は、金属を含む第１導体膜を形成し、その後、前記第１導体膜上に第２導体膜を形成することにより、前記第１導体膜と前記第２導体膜からなる前記導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記（ｇ）工程は、前記第１導体膜を窒化チタン膜から形成し、前記第２導体膜をポリシリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法であって、
（ｊ）前記（ｄ）工程後、前記（ｅ）工程前に、前記第１キャップ膜上に、ランタンを含む第２キャップ膜を形成する工程を有し、
前記（ｅ）工程は、前記（ｊ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムおよび前記第２キャップ膜に含まれているランタンを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムとランタンを含む第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
（ｋ）前記（ａ）工程後、前記（ｂ）工程前に、前記第２絶縁膜上に、アルミニウムを含む第３キャップ膜を形成する工程を有し、
前記（ｂ）工程は、前記（ｋ）工程後、前記第３キャップ膜上に前記ハードマスク膜を形成し、
前記（ｃ）工程は、前記ハードマスク膜および前記第３キャップ膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜および前記第３キャップ膜を除去し、
前記（ｅ）工程は、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムおよび前記第２キャップ膜に含まれているランタンを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムとランタンを含む第１絶縁膜を形成し、かつ、前記第３キャップ膜に含まれているアルミニウムを前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｐチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとアルミニウムを含む前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記第２絶縁膜上にハードマスク膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ハードマスク膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜を除去する工程と、
（ｄ）前記（ｃ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜上にジルコニウムを含む第１キャップ膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１キャップ膜と前記ハードマスク膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に金属を含む第１導体膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記第１導体膜をパターニングすることにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記第１導体膜および前記第２導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ダミーゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ダミーゲート電極を形成する工程と、
（ｋ）前記（ｊ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程と、
（ｌ）前記（ｋ）工程後、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う前記半導体基板上に層間絶縁膜を形成する工程と、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜の表面を研磨することにより、前記第１ダミーゲート電極の上面および前記第２ダミーゲート電極の上面を露出する工程と、
（ｎ）前記（ｍ）工程後、前記第１ダミーゲート電極の一部を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第１溝を形成し、かつ、前記第２ダミーゲート電極を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第２溝を形成する工程と、
（ｏ）前記（ｎ）工程後、前記第１溝の内部および前記第２溝の内部を含む前記層間絶縁膜上に金属を含む第３導体膜を形成し、前記第３導体膜上に金属を含む第４導体膜を形成することにより、前記第１溝の内部と前記第２溝の内部を前記第３導体膜と前記第４導体膜で埋め込む工程と、
（ｐ）前記（ｏ）工程後、前記層間絶縁膜上に形成されている不要な前記第３導体膜および前記第４導体膜を除去することにより、前記第１溝内に第１ゲート電極を形成し、かつ、前記第２溝内に第２ゲート電極を形成する工程とを備え、
前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、
前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＺｒＳｉＯＮ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＯ膜のいずれかの膜から構成されており、
前記第２絶縁膜は、ＨｆＳｉＯＮ膜、ＨｆＯＮ膜、ＨｆＯ膜のいずれかの膜から構成されていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置の製造方法であって、
前記（ａ）工程前に、前記半導体基板上に界面層を形成する工程を有し、
前記（ａ）工程は、前記界面層上に前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法であって、
前記界面層を酸化シリコン膜から形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２１記載の半導体装置の製造方法であって、
前記（ｇ）工程は、前記第１導体膜を窒化チタン膜から形成し、
前記（ｉ）工程は、前記第２導体膜をポリシリコン膜から形成し、
前記（ｏ）工程は、前記第４導体膜をアルミニウム膜から形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２１記載の半導体装置の製造方法であって、
（ｑ）前記（ｄ）工程後、前記（ｅ）工程前に、前記第１キャップ膜上に、ランタンを含む第２キャップ膜を形成する工程を有し、
前記（ｅ）工程は、前記（ｑ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムおよび前記第２キャップ膜に含まれているランタンを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムとランタンを含む第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法であって、
（ｒ）前記（ａ）工程後、前記（ｂ）工程前に、前記第２絶縁膜上に、アルミニウムを含む第３キャップ膜を形成する工程を有し、
前記（ｂ）工程は、前記（ｒ）工程後、前記第３キャップ膜上に前記ハードマスク膜を形成し、
前記（ｃ）工程は、前記ハードマスク膜および前記第３キャップ膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜および前記第３キャップ膜を除去し、
前記（ｅ）工程は、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムおよび前記第２キャップ膜に含まれているランタンを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムとランタンを含む第１絶縁膜を形成し、かつ、前記第３キャップ膜に含まれているアルミニウムを前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｐチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとアルミニウムを含む前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記第２絶縁膜上にジルコニウムを含む第１キャップ膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第１キャップ膜上に金属を含む第１導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜および前記第１キャップ膜を除去する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に第２導体膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜および前記第２導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ダミーゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ダミーゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程と、
（ｉ）前記（ｈ）工程後、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う前記半導体基板上に層間絶縁膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記層間絶縁膜の表面を研磨することにより、前記第１ダミーゲート電極の上面および前記第２ダミーゲート電極の上面を露出する工程と、
（ｋ）前記（ｊ）工程後、前記第１ダミーゲート電極の一部を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第１溝を形成し、かつ、前記第２ダミーゲート電極を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第２溝を形成する工程と、
（ｌ）前記（ｋ）工程後、前記第１溝の内部および前記第２溝の内部を含む前記層間絶縁膜上に金属を含む第３導体膜を形成し、前記第３導体膜上に金属を含む第４導体膜を形成することにより、前記第１溝の内部と前記第２溝の内部を前記第３導体膜と前記第４導体膜で埋め込む工程と、
（ｍ）前記（ｌ）工程後、前記層間絶縁膜上に形成されている不要な前記第３導体膜および前記第４導体膜を除去することにより、前記第１溝内に第１ゲート電極を形成し、かつ、前記第２溝内に第２ゲート電極を形成する工程とを備え、
前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、
前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ゲート絶縁膜にハフニウムを含む絶縁膜を使用した電界効果トランジスタを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００９−３０２２６０号公報（特許文献１）および特開２０１０−２１２００号公報（特許文献２）には、電界効果トランジスタのゲート絶縁膜にジルコニウムの酸化物、酸窒化物、シリケートまたは窒素含有シリケートを使用してもよいことが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３０２２６０号公報
【特許文献２】特開２０１０−２１２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、例えば、集積回路を構成するｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴにおいて、ゲート絶縁膜は、酸化シリコン膜や酸窒化シリコン膜が使用されている。
【０００５】
ところが、近年、半導体装置を構成するＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。この現象によってゲート絶縁膜中にトンネル電流が流れる。このため、ＭＩＳＦＥＴのリーク電流が増大することになる。一方、ＭＩＳＦＥＴのリーク電流を低減するために、ゲート絶縁膜の膜厚を厚くすると、ゲート容量が小さくなり、電流駆動力が低下することになる。
【０００６】
そこで、ゲート絶縁膜として、酸化シリコン膜や酸窒化シリコン膜に代えて、酸化シリコン膜よりも誘電率の高い高誘電率膜に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電率膜で構成した場合、酸化シリコン膜で構成した場合と同じ容量であっても、実際の物理膜厚を（高誘電率膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。そして、高誘電率膜では、実際の物理膜厚を厚くしても、誘電率が大きく、誘電率を考慮した電気膜厚を薄くすることができるため、ゲート容量を確保することができる。この結果、高誘電率膜をゲート絶縁膜に使用したＭＩＳＦＥＴでは、微細化した場合であっても、リーク電流の低減と、電流駆動力の向上を図ることができる。
【０００７】
このような高誘電率膜の材料としては、ハフニウム（Ｈｆ）を含む絶縁膜が有望視されている。しかし、ハフニウムを含む絶縁膜には、固定電荷やトラップ準位が多く形成されており、ＭＩＳＦＥＴの信頼性を低下させる問題点がある。特に、ｎチャネル型ＭＩＳＦＥＴで生じるＰＢＴＩ（Positive Bias Temperature Instability）の劣化が大きくなることが問題として顕在化してきている。ＰＢＴＩとは、ＭＩＳＦＥＴのゲート電極に正電圧（正バイアス）を印加し続けると、ＭＩＳＦＥＴのしきい値電圧の変動や電流駆動力の低下を引き起こす現象をいい、ｎチャネル型ＭＩＳＦＥＴではオン動作する際、ゲート電極に正電圧（正バイアス）を印加することから、ｎチャネル型ＭＩＳＦＥＴで主に生じる現象である。このＰＢＴＩの劣化は、ゲート絶縁膜にハフニウムを含む絶縁膜を使用した場合、ハフニウムを含む絶縁膜に多く形成される固定電荷やトラップ準位が影響しているものと考えられている。
【０００８】
本発明の目的は、ゲート絶縁膜にハフニウムを含む絶縁膜を使用したＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による半導体装置は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを備える。このとき、前記ｎチャネル型ＭＩＳＦＥＴは、（ａ）前記半導体基板上に形成され、ハフニウムとジルコニウムを含む第１絶縁膜と、（ｂ）前記第１絶縁膜上に形成された第１ゲート電極と、（ｃ）前記半導体基板内に形成された第１ソース領域と、（ｄ）前記半導体基板内に形成された第１ドレイン領域とを有する。一方、前記ｐチャネル型ＭＩＳＦＥＴは、（ｅ）前記半導体基板上に形成され、ハフニウムを含む第２絶縁膜と、（ｆ）前記第２絶縁膜上に形成された第２ゲート電極と、（ｇ）前記半導体基板内に形成された第２ソース領域と、（ｈ）前記半導体基板内に形成された第２ドレイン領域とを有する。ここで、前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とするものである。
【００１２】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法に関する。そして、この半導体装置の製造方法は、（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、（ｂ）前記（ａ）工程後、前記第２絶縁膜上にハードマスク膜を形成する工程とを備える。次に、（ｃ）前記（ｂ）工程後、前記ハードマスク膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜を除去する工程とを備える。さらに、（ｄ）前記（ｃ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜上にジルコニウムを含む第１キャップ膜を形成する工程とを備える。続いて、（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程とを備える。その後、（ｆ）前記（ｅ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１キャップ膜と前記ハードマスク膜を除去する工程とを備える。次に、（ｇ）前記（ｆ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に導体膜を形成する工程とを備える。さらに、（ｈ）前記（ｇ）工程後、前記導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ゲート電極を形成する工程とを備える。そして、（ｉ）前記（ｈ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程とを備える。ここで、前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とするものである。
【００１３】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法に関する。そして、この半導体装置の製造方法は、（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、（ｂ）前記（ａ）工程後、前記第２絶縁膜上にハードマスク膜を形成する工程と、（ｃ）前記（ｂ）工程後、前記ハードマスク膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜を除去する工程とを備える。次に、（ｄ）前記（ｃ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記ハードマスク膜上にジルコニウムを含む第１キャップ膜を形成する工程とを備える。そして、（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１キャップ膜と前記ハードマスク膜を除去する工程と、（ｇ）前記（ｆ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１絶縁膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に金属を含む第１導体膜を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記第１導体膜をパターニングすることにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜を除去する工程とを備える。次に、（ｉ）前記（ｈ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に第２導体膜を形成する工程とを備える。さらに、（ｊ）前記（ｉ）工程後、前記第１導体膜および前記第２導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ダミーゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ダミーゲート電極を形成する工程とを備える。そして、（ｋ）前記（ｊ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程とを備える。その後、（ｌ）前記（ｋ）工程後、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う前記半導体基板上に層間絶縁膜を形成する工程とを備える。次に、（ｍ）前記（ｌ）工程後、前記層間絶縁膜の表面を研磨することにより、前記第１ダミーゲート電極の上面および前記第２ダミーゲート電極の上面を露出する工程とを備える。続いて、（ｎ）前記（ｍ）工程後、前記第１ダミーゲート電極の一部を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第１溝を形成し、かつ、前記第２ダミーゲート電極を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第２溝を形成する工程とを備える。さらに、（ｏ）前記（ｎ）工程後、前記第１溝の内部および前記第２溝の内部を含む前記層間絶縁膜上に金属を含む第３導体膜を形成し、前記第３導体膜上に金属を含む第４導体膜を形成することにより、前記第１溝の内部と前記第２溝の内部を前記第３導体膜と前記第４導体膜で埋め込む工程とを備える。そして、（ｐ）前記（ｏ）工程後、前記層間絶縁膜上に形成されている不要な前記第３導体膜および前記第４導体膜を除去することにより、前記第１溝内に第１ゲート電極を形成し、かつ、前記第２溝内に第２ゲート電極を形成する工程とを備える。ここで、前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とするものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴを形成する半導体装置の製造方法に関する。そして、この半導体装置の製造方法は、（ａ）前記半導体基板上にハフニウムを含む第２絶縁膜を形成する工程と、（ｂ）前記（ａ）工程後、前記第２絶縁膜上にジルコニウムを含む第１キャップ膜を形成する工程と、（ｃ）前記（ｂ）工程後、前記第１キャップ膜上に金属を含む第１導体膜を形成する工程とを備える。そして、（ｄ）前記（ｃ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜および前記第１キャップ膜を除去する工程と、（ｅ）前記（ｄ）工程後、前記半導体基板に対して加熱処理を施すことにより、前記第１キャップ膜に含まれているジルコニウムを前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記第２絶縁膜に拡散して、前記ｎチャネル型ＭＩＳＦＥＴ形成領域にハフニウムとジルコニウムを含む第１絶縁膜を形成する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第１導体膜上および前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜上に第２導体膜を形成する工程とを備える。次に、（ｇ）前記（ｆ）工程後、前記第１導体膜および前記第２導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に第１ダミーゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に第２ダミーゲート電極を形成する工程とを備える。その後、（ｈ）前記（ｇ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｎ型不純物を導入することにより、第１ソース領域および第１ドレイン領域を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の前記半導体基板内にｐ型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程とを備える。続いて、（ｉ）前記（ｈ）工程後、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う前記半導体基板上に層間絶縁膜を形成する工程と、（ｊ）前記（ｉ）工程後、前記層間絶縁膜の表面を研磨することにより、前記第１ダミーゲート電極の上面および前記第２ダミーゲート電極の上面を露出する工程とを備える。そして、（ｋ）前記（ｊ）工程後、前記第１ダミーゲート電極の一部を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第１溝を形成し、かつ、前記第２ダミーゲート電極を構成する前記第２導体膜を除去することにより、前記層間絶縁膜に第２溝を形成する工程とを備える。さらに、（ｌ）前記（ｋ）工程後、前記第１溝の内部および前記第２溝の内部を含む前記層間絶縁膜上に金属を含む第３導体膜を形成し、前記第３導体膜上に金属を含む第４導体膜を形成することにより、前記第１溝の内部と前記第２溝の内部を前記第３導体膜と前記第４導体膜で埋め込む工程とを備える。続いて、（ｍ）前記（ｌ）工程後、前記層間絶縁膜上に形成されている不要な前記第３導体膜および前記第４導体膜を除去することにより、前記第１溝内に第１ゲート電極を形成し、かつ、前記第２溝内に第２ゲート電極を形成する工程とを備える。ここで、前記第１絶縁膜の物理膜厚は、前記第２絶縁膜の物理膜厚よりも厚く、前記第１絶縁膜に含まれているジルコニウムの濃度は、前記第２絶縁膜に含まれているジルコニウムの濃度よりも高いことを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ゲート絶縁膜にハフニウムを含む絶縁膜を使用したＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの信頼性向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１における半導体装置の構成を示す断面図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態４における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】実施の形態５における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態６における半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】実施の形態１１における半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２４】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２５】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２６】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２７】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２８】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２９】
本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＣＰＵ１を構成するトランジスタと、Ｉ／Ｏ回路６を構成するトランジスタについて説明する。ＣＰＵ１を構成するトランジスタをコア用トランジスタと呼び、Ｉ／Ｏ回路６を構成するトランジスタをＩ／Ｏ用トランジスタと呼ぶことにすると、ＣＰＵ１は、例えば、ｎチャネル型コア用トランジスタと、ｐチャネル型コア用トランジスタと、ｎチャネル型抵抗素子と、ｐチャネル型抵抗素子とを有している。一方、Ｉ／Ｏ回路６は、例えば、ｎチャネル型Ｉ／Ｏ用トランジスタと、ｐチャネル型Ｉ／Ｏ用トランジスタとを有している。
【００３０】
コア用トランジスタと、Ｉ／Ｏ用トランジスタはほぼ同様の構成をしているが、その相違点は、Ｉ／Ｏ用トランジスタのゲート絶縁膜がコア用トランジスタのゲート絶縁膜よりも厚く形成されている点である。これは、ＣＰＵ１よりもＩ／Ｏ回路６のほうが高い電源電圧を使用しているため、コア用トランジスタよりもＩ／Ｏ用トランジスタに高い電圧が印加されるからである。つまり、Ｉ／Ｏ用トランジスタでは、コア用トランジスタよりも高い電圧が印加されるため、高い電圧が印加されてもゲート絶縁膜が絶縁破壊しないように厚く形成されているのである。
【００３１】
以下に、ＣＰＵ１を構成するコア用トランジスタ、Ｉ／Ｏ回路６を構成するＩ／Ｏ用トランジスタ、および、ＣＰＵ１を構成する抵抗素子の構造について説明する。図２は、本実施の形態１におけるｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２，ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２の構造を示す断面図である。図２に示すように、ｎチャネル型コア用トランジスタ形成領域ＮＣＲにｎチャネル型コア用トランジスタＱ１が形成され、ｐチャネル型コア用トランジスタ形成領域ＰＣＲにｐチャネル型コア用トランジスタＱ２が形成されている。同様に、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）にｎチャネル型Ｉ／Ｏ用トランジスタＱ３が形成され、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）にｐチャネル型Ｉ／Ｏ用トランジスタＱ４が形成されている。さらに、ｎチャネル型抵抗素子形成領域ＮＲＲにｎチャネル型抵抗素子Ｒ１が形成され、ｐチャネル型抵抗素子形成領域ＰＲＲにｐチャネル型抵抗素子Ｒ２が形成されている。
【００３２】
まず、ｎチャネル型コア用トランジスタ形成領域ＮＣＲに形成されているｎチャネル型コア用トランジスタＱ１の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ１が形成されている。ｐ型ウェルＰＷＬ１は、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されており、ｐ型ウェルＰＷＬ１上にｎチャネル型コア用トランジスタＱ１が形成されている。
【００３３】
具体的に、ｐ型ウェルＰＷＬ１上には酸化シリコン膜ＳＯ１が形成されており、この酸化シリコン膜ＳＯ１上にＨｆＺｒＳｉＯＮ膜ＨＫ１が形成されている。この酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１より、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜が形成される。そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１上にゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は、ＨｆＺｒＳｉＯＮ膜ＨＫ１上に形成された金属を含む導体膜ＣＦ１と、導体膜ＣＦ１上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。金属を含む導体膜ＣＦ１としては、例えば、窒化チタン膜がある。また、シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成されている。
【００３４】
続いて、ゲート電極Ｇ１の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００３５】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲ１が形成され、この深いｎ型不純物拡散領域ＮＲ１の表面にシリサイド膜ＳＬが形成されている。
【００３６】
サイドウォールＳＷは、ｎチャネル型コア用トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型コア用トランジスタＱ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とシリサイド膜ＳＬより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ１の端部下における電界集中を抑制できる。なお、ソース領域とドレイン領域で挟まれたゲート絶縁膜直下の領域がチャネル領域となっている。以上のようにして、半導体基板１Ｓ上にｎチャネル型コア用トランジスタＱ１が形成されている。
【００３７】
次に、ｐチャネル型コア用トランジスタ形成領域ＰＣＲに形成されているｐチャネル型コア用トランジスタＱ２の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｎ型ウェルＮＷＬ１が形成されている。ｎ型ウェルＮＷＬ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されており、ｎ型ウェルＮＷＬ１上にｐチャネル型コア用トランジスタＱ２が形成されている。
【００３８】
具体的に、ｎ型ウェルＮＷＬ１上には酸化シリコン膜ＳＯ１が形成されており、この酸化シリコン膜ＳＯ１上にＨｆＳｉＯＮ膜ＨＫ２が形成されている。この酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２より、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜が形成される。そして、ＨｆＳｉＯＮ膜ＨＫ２上にゲート電極Ｇ２が形成されている。ゲート電極Ｇ２は、ＨｆＳｉＯＮ膜ＨＫ２上に形成された金属を含む導体膜ＣＦ１と、導体膜ＣＦ１上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。金属を含む導体膜ＣＦ１としては、例えば、窒化チタン膜がある。また、シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成されている。
【００３９】
続いて、ゲート電極Ｇ２の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００４０】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にシリサイド膜ＳＬが形成されている。
【００４１】
サイドウォールＳＷは、ｐチャネル型コア用トランジスタＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型コア用トランジスタＱ２のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１とシリサイド膜ＳＬより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。なお、ソース領域とドレイン領域で挟まれたゲート絶縁膜直下の領域がチャネル領域となっている。以上のようにして、半導体基板１Ｓ上にｐチャネル型コア用トランジスタＱ２が形成されている。
【００４２】
続いて、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）に形成されているｎチャネル型Ｉ／Ｏ用トランジスタＱ３の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ２が形成されている。ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されており、ｐ型ウェルＰＷＬ２上にｎチャネル型Ｉ／Ｏ用トランジスタＱ３が形成されている。
【００４３】
具体的に、ｐ型ウェルＰＷＬ２上には酸化シリコン膜ＳＯ２が形成されており、この酸化シリコン膜ＳＯ２上にＨｆＺｒＳｉＯＮ膜ＨＫ１が形成されている。この酸化シリコン膜ＳＯ２とＨｆＺｒＳｉＯＮ膜ＨＫ１より、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート絶縁膜が形成される。ここで、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート絶縁膜と上述したｎチャネル型コア用トランジスタＱ１のゲート絶縁膜を比較すると、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３の酸化シリコン膜ＳＯ２の膜厚は、ｎチャネル型コア用トランジスタＱ１の酸化シリコン膜ＳＯ１の膜厚よりも厚くなっている。一方、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のＨｆＺｒＳｉＯＮ膜ＨＫ１の膜厚は、ｎチャネル型コア用トランジスタＱ１のＨｆＺｒＳｉＯＮ膜ＨＫ１の膜厚と同じである。したがって、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート絶縁膜は、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜よりも厚く形成されている。これは、ｎチャネル型コア用トランジスタＱ１よりもｎチャネル型Ｉ／Ｏ用トランジスタＱ３に高い電圧が印加されるからである。つまり、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３では、ｎチャネル型コア用トランジスタＱ１よりも高い電圧が印加されるため、高い電圧が印加されてもゲート絶縁膜が絶縁破壊しないように厚く形成されているのである。
【００４４】
そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１上にゲート電極Ｇ３が形成されている。ゲート電極Ｇ３は、ＨｆＺｒＳｉＯＮ膜ＨＫ１上に形成された金属を含む導体膜ＣＦ１と、導体膜ＣＦ１上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。金属を含む導体膜ＣＦ１としては、例えば、窒化チタン膜がある。また、シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ３の低抵抗化のために形成されている。このとき、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート長と、上述したｎチャネル型コア用トランジスタＱ１のゲート長を比較すると、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート長は、ｎチャネル型コア用トランジスタＱ１のゲート長よりも大きく形成されている。
【００４５】
続いて、ゲート電極Ｇ３の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００４６】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ３が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ３の外側に深いｎ型不純物拡散領域ＮＲ２が形成され、この深いｎ型不純物拡散領域ＮＲ２の表面にシリサイド膜ＳＬが形成されている。
【００４７】
サイドウォールＳＷは、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＮＲ２とシリサイド膜ＳＬより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ３の不純物濃度は、深いｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ３の端部下における電界集中を抑制できる。なお、ソース領域とドレイン領域で挟まれたゲート絶縁膜直下の領域がチャネル領域となっている。以上のようにして、半導体基板１Ｓ上にｎチャネル型Ｉ／Ｏ用トランジスタＱ３が形成されている。
【００４８】
次に、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）に形成されているｐチャネル型Ｉ／Ｏ用トランジスタＱ４の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｎ型ウェルＮＷＬ２が形成されている。ｎ型ウェルＮＷＬ２は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されており、ｎ型ウェルＮＷＬ２上にｐチャネル型Ｉ／Ｏ用トランジスタＱ４が形成されている。
【００４９】
具体的に、ｎ型ウェルＮＷＬ２上には酸化シリコン膜ＳＯ２が形成されており、この酸化シリコン膜ＳＯ２上にＨｆＳｉＯＮ膜ＨＫ２が形成されている。この酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２より、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート絶縁膜が形成される。ここで、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート絶縁膜と上述したｐチャネル型コア用トランジスタＱ２のゲート絶縁膜を比較すると、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４の酸化シリコン膜ＳＯ２の膜厚は、ｐチャネル型コア用トランジスタＱ２の酸化シリコン膜ＳＯ１の膜厚よりも厚くなっている。一方、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のＨｆＳｉＯＮ膜ＨＫ２の膜厚は、ｐチャネル型コア用トランジスタＱ２のＨｆＳｉＯＮ膜ＨＫ２の膜厚と同じである。したがって、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート絶縁膜は、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜よりも厚く形成されている。これは、ｐチャネル型コア用トランジスタＱ２よりもｐチャネル型Ｉ／Ｏ用トランジスタＱ４に高い電圧が印加されるからである。つまり、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４では、ｐチャネル型コア用トランジスタＱ２よりも高い電圧が印加されるため、高い電圧が印加されてもゲート絶縁膜が絶縁破壊しないように厚く形成されているのである。
【００５０】
そして、ＨｆＳｉＯＮ膜ＨＫ２上にゲート電極Ｇ４が形成されている。ゲート電極Ｇ４は、ＨｆＳｉＯＮ膜ＨＫ２上に形成された金属を含む導体膜ＣＦ１と、導体膜ＣＦ１上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。金属を含む導体膜ＣＦ１としては、例えば、窒化チタン膜がある。また、シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ４の低抵抗化のために形成されている。このとき、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート長と、上述したｐチャネル型コア用トランジスタＱ２のゲート長を比較すると、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート長は、ｐチャネル型コア用トランジスタＱ２のゲート長よりも大きく形成されている。
【００５１】
続いて、ゲート電極Ｇ４の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００５２】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ４が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ４の外側に深いｐ型不純物拡散領域ＰＲ２が形成され、この深いｐ型不純物拡散領域ＰＲ２の表面にシリサイド膜ＳＬが形成されている。
【００５３】
サイドウォールＳＷは、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ４と深いｐ型不純物拡散領域ＰＲ２とシリサイド膜ＳＬより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ４の不純物濃度は、深いｐ型不純物拡散領域ＰＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ４とすることにより、ゲート電極Ｇ４の端部下における電界集中を抑制できる。なお、ソース領域とドレイン領域で挟まれたゲート絶縁膜直下の領域がチャネル領域となっている。以上のようにして、半導体基板１Ｓ上にｐチャネル型Ｉ／Ｏ用トランジスタＱ４が形成されている。
【００５４】
さらに、ｎチャネル型抵抗素子形成領域ＮＲＲに形成されているｎチャネル型抵抗素子Ｒ１の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷＬ３が形成されている。ｐ型ウェルＰＷＬ３は、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されており、ｐ型ウェルＰＷＬ３上にｎチャネル型抵抗素子Ｒ１が形成されている。
【００５５】
具体的に、ｐ型ウェルＰＷＬ３上には酸化シリコン膜ＳＯ１が形成されており、この酸化シリコン膜ＳＯ１上にＨｆＺｒＳｉＯＮ膜ＨＫ１が形成されている。そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１上にゲート電極Ｇ５が形成されている。ゲート電極Ｇ５は、ＨｆＺｒＳｉＯＮ膜ＨＫ１上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ５の低抵抗化のために形成されている。
【００５６】
続いて、ゲート電極Ｇ５の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００５７】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ５が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ５の外側に深いｎ型不純物拡散領域ＮＲ３が形成され、この深いｎ型不純物拡散領域ＮＲ３の表面にシリサイド膜ＳＬが形成されている。以上のようにして、半導体基板１Ｓ上にｎチャネル型抵抗素子Ｒ１が形成されている。
【００５８】
次に、ｐチャネル型抵抗素子形成領域ＰＲＲに形成されているｐチャネル型抵抗素子Ｒ２の構造について説明する。図２において、シリコン単結晶からなる半導体基板１Ｓの主面には複数の素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にｎ型ウェルＮＷＬ３が形成されている。ｎ型ウェルＮＷＬ３は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されており、ｎ型ウェルＮＷＬ３上にｐチャネル型抵抗素子Ｒ２が形成されている。
【００５９】
具体的に、ｎ型ウェルＮＷＬ３上には酸化シリコン膜ＳＯ１が形成されており、この酸化シリコン膜ＳＯ１上にＨｆＳｉＯＮ膜ＨＫ２が形成されている。そして、ＨｆＳｉＯＮ膜ＨＫ２上にゲート電極Ｇ６が形成されている。ゲート電極Ｇ６は、ＨｆＳｉＯＮ膜ＨＫ２上に形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面をシリサイド化して形成されたシリサイド膜ＳＬから構成されている。シリサイド膜ＳＬは、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成されている。このシリサイド膜ＳＬは、ゲート電極Ｇ６の低抵抗化のために形成されている。
【００６０】
続いて、ゲート電極Ｇ６の両側の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。そして、オフセットスペーサＯＳの外側には、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜から形成することもできる。
【００６１】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ６が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ６の外側に深いｐ型不純物拡散領域ＰＲ３が形成され、この深いｐ型不純物拡散領域ＰＲ３の表面にシリサイド膜ＳＬが形成されている。以上のようにして、半導体基板１Ｓ上にｐチャネル型抵抗素子Ｒ２が形成されている。
【００６２】
次に、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／ＯトランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図２に示すように、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／ＯトランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２を形成した半導体基板１Ｓ上には、これらの半導体素子を覆うように窒化シリコン膜ＳＮ１が形成されている。そして、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【００６３】
次に、このコンタクト層間絶縁膜ＣＩＬを貫通して、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／ＯトランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２のソース領域やドレイン領域に達するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、チタン膜と、チタン膜上に形成された窒化チタン膜と、窒化チタン膜上に形成されたタングステン膜とをコンタクトホールＣＮＴに埋め込むことにより形成されている。チタン膜および窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００６４】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に形成された層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧが露出する配線溝に、バリア導体膜と、銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜と、バリア導体膜上で配線溝を埋め込むように形成された銅膜から形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上にｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／ＯトランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２が形成され、これらの半導体素子上に配線Ｌ１が形成されている。
【００６５】
続いて、本実施の形態１の特徴であるゲート絶縁膜の構成について、さらに詳述する。まず、上述したｎチャネル型コア用トランジスタＱ１とｐチャネル型コア用トランジスタＱ２に着目して、本実施の形態１の特徴について説明する。
【００６６】
従来、例えば、集積回路を構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタにおいて、ゲート絶縁膜は、酸化シリコン膜や酸窒化シリコン膜が使用されている。ところが、近年、半導体装置を構成するトランジスタの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。この現象によってゲート絶縁膜中にトンネル電流が流れる。このため、トランジスタのリーク電流が増大することになる。一方、トランジスタのリーク電流を低減するために、ゲート絶縁膜の膜厚を厚くすると、ゲート容量が小さくなり、電流駆動力が低下することになる。
【００６７】
そこで、ゲート絶縁膜として、酸化シリコン膜や酸窒化シリコン膜に代えて、酸化シリコン膜よりも誘電率の高い高誘電率膜に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電率膜で構成した場合、酸化シリコン膜で構成した場合と同じ容量であっても、実際の物理膜厚を（高誘電率膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。そして、高誘電率膜では、実際の物理膜厚を厚くしても、誘電率が大きく、誘電率を考慮した電気膜厚を薄くすることができるため、ゲート容量を確保することができる。この結果、高誘電率膜をゲート絶縁膜に使用したトランジスタでは、微細化した場合であっても、リーク電流の低減と、電流駆動力の向上を図ることができる。
【００６８】
このような高誘電率膜の材料としては、ハフニウム（Ｈｆ）を含む絶縁膜が有望視されている。例えば、ハフニウムを含む絶縁膜としては、ＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＯ膜などが挙げられる。しかし、ハフニウムを含む絶縁膜には、固定電荷やトラップ準位が多く形成される問題点がある。つまり、ハフニウムを含む絶縁膜では、膜中に固定電荷やトラップ準位を多く含んでいることから、トランジスタのしきい値電圧の変動やキャリアの移動度低下を引き起こすことが問題点として存在する。
【００６９】
例えば、固定電荷自体は電荷を帯びており、かつ、トラップ準位に電子が捕獲されると、捕獲された電子の電荷によってハフニウムを含む絶縁膜（ゲート絶縁膜）が電荷を帯びることになる。つまり、固定電荷やトラップ準位が存在するハフニウムを含む絶縁膜では、膜自体が電荷を帯びることになり、この結果、ハフニウムを含む絶縁膜をゲート絶縁膜として使用すると、膜自体に生じる電荷によって、トランジスタのしきい値電圧が変動してしまうのである。
【００７０】
さらに、ハフニウムを含む絶縁膜にある固定電荷は電界を生成し、かつ、トラップ準位に捕獲された電子によっても電界が生成される。この固定電荷や、トラップ準位に捕獲された電子による電界は、ゲート絶縁膜にハフニウムを含む絶縁膜を使用した場合、ゲート絶縁膜直下に形成されているチャネル領域に影響を及ぼすことになる。つまり、チャネル領域はソース領域とドレイン領域の間の電子の通り道であるが、このチャネル領域に、固定電荷やトラップ準位に捕獲された電子からの電界が及ぶと、この電界によって、チャネル領域を通過する電子が散乱を受ける。このため、チャネル領域を通過する電子の移動度が低下してしまうのである。この結果、トランジスタの電流駆動能力を充分に向上することができなくなってしまう。
【００７１】
さらに、ハフニウムを含む絶縁膜にある固定電荷やトラップ準位は、トランジスタの信頼性を低下させる。特に、ｎチャネル型トランジスタで生じるＰＢＴＩ（Positive Bias Temperature Instability）の劣化が大きくなることが問題として顕在化してきている。ＰＢＴＩとは、トランジスタのゲート電極に正電圧（正バイアス）を印加し続けると、トランジスタのしきい値電圧の変動や電流駆動力の低下を引き起こす現象をいい、ｎチャネル型トランジスタではオン動作する際、ゲート電極に正電圧（正バイアス）を印加することから、ｎチャネル型トランジスタで主に生じる現象である。このＰＢＴＩの劣化は、ゲート絶縁膜にハフニウムを含む絶縁膜を使用した場合、ハフニウムを含む絶縁膜に多く形成される固定電荷やトラップ準位が影響しているものと考えられている。
【００７２】
以上のように、ゲート絶縁膜の薄膜化に伴うリーク電流の増大を、電流駆動力を低下させることなく実現するため、ゲート絶縁膜に高誘電率膜であるハフニウムを含む絶縁膜を使用することが有用である。しかし、ハフニウムを含む絶縁膜には、固定電荷やトラップ準位が多く存在しており、この固定電荷やトラップ準位が、トランジスタの性能向上および信頼性向上を図る上での阻害要因となっていることがわかる。
【００７３】
そこで、本実施の形態１では、ゲート絶縁膜にハフニウムを含む絶縁膜を使用する場合であっても、トランジスタの性能向上および信頼性向上を充分に実現できる工夫を施している。以下に、この工夫を施した本実施の形態１における特徴点について説明する。
【００７４】
図２において、ｎチャネル型コア用トランジスタＱ１に着目すると、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜は、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１から形成されている。このとき、高誘電率膜として、ハフニウムとジルコニウムを含むＨｆＺｒＳｉＯＮ膜ＨＫ１を使用する点が本実施の形態１の特徴である。つまり、本実施の形態１では、ハフニウムを含む高誘電率膜として、ハフニウムを含むＨｆＳｉＯＮ膜を使用するのではなく、ハフニウムとジルコニウムを含むＨｆＺｒＳｉＯＮ膜ＨＫ１を使用しているのである。この理由について説明する。
【００７５】
例えば、ハフニウムを含む絶縁膜として、ＨｆＳｉＯＮ膜があるが、このＨｆＳｉＯＮ膜には上述したように固定電荷やトラップ準位が多く存在する。そこで、本発明者は、どのようにすれば、ハフニウムを含む絶縁膜に存在する固定電荷やトラップ準位を低減することができるかについて鋭意検討した結果、このＨｆＳｉＯＮ膜にジルコニウムを含有させると、膜中に存在する固定電荷やトラップ準位を低減できることに着目したのである。つまり、ハフニウムとジルコニウムを含む絶縁膜によれば、ハフニウムを含む絶縁膜よりも固定電荷やトラップ準位を低減できることに着目したのである。このように、ハフニウムとジルコニウムを含むＨｆＺｒＳｉＯＮ膜ＨＫ１をゲート絶縁膜に使用すると、まず、ＨｆＺｒＳｉＯＮ膜ＨＫ１自体が高誘電率膜であることから、トランジスタを微細化した場合であっても、リーク電流の低減と電流駆動力の向上とを図ることができる。
【００７６】
そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１では、膜中の固定電荷とトラップ準位を低減することができることから、固定電荷やトラップ準位に起因したトランジスタのしきい値電圧の変動やキャリアの移動度の低下を抑制できるのである。このため、ゲート絶縁膜にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用することにより、トランジスタの性能向上を図ることができるのである。さらに、本実施の形態１では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用して固定電荷やトラップ準位の低減を図っている。上述したように、特に、ｎチャネル型トランジスタ（ｎチャネル型コア用トランジスタＱ１を含む）で、固定電荷やトラップ準位に起因したＰＢＴＩの劣化が顕著となる。このことから、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にハフニウムとジルコニウムを含んだＨｆＺｒＳｉＯＮ膜ＨＫ１を使用して固定電荷やトラップ準位を低減することにより、大幅にＰＢＴＩを改善することができ、この結果、ｎチャネル型コア用トランジスタＱ１における信頼性向上を図ることができるのである。
【００７７】
なお、本実施の形態１においては、ゲート絶縁膜として、酸化シリコン膜ＳＯ１と、ＨｆＺｒＳｉＯＮ膜ＨＫ１の積層膜を使用し、ＨｆＺｒＳｉＯＮ膜ＨＫ１と半導体基板１Ｓの間に酸化シリコン膜ＳＯ１を介在させている。これは、高誘電率膜であるＨｆＺｒＳｉＯＮ膜ＨＫ１を半導体基板１Ｓと直接接触させる場合、ＨｆＺｒＳｉＯＮ膜ＨＫ１の表面粗さ（表面の凹凸）によって、ゲート絶縁膜直下のチャネル領域を流れるキャリアが散乱され、キャリアの移動度が低下してしまうからである。すなわち、キャリアの移動度の低下を抑制する観点から、ＨｆＺｒＳｉＯＮ膜ＨＫ１と半導体基板１Ｓの間に表面の平坦性のよい酸化シリコン膜ＳＯ１を介在させているのである。このようにＨｆＺｒＳｉＯＮ膜ＨＫ１と半導体基板１Ｓの間に表面の平坦性のよい酸化シリコン膜ＳＯ１を介在させることが望ましいが、酸化シリコン膜ＳＯ１は設けなくてもよい。
【００７８】
また、本実施の形態１では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にハフニウムとジルコニウムを含む絶縁膜を使用し、ハフニウムとジルコニウムを含む絶縁膜の一例として、ＨｆＺｒＳｉＯＮ膜ＨＫ１を挙げている。しかし、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜は、これに限らず、ＨｆＺｒＳｉＯ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＯ膜などを使用しても同様の効果が得られる。
【００７９】
次に、図２において、ｐチャネル型コア用トランジスタＱ２に着目すると、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜は、酸化シリコン膜ＳＯ１と、ＨｆＳｉＯＮ膜ＨＫ２から形成されている。ここで、ｐチャネル型コア用トランジスタＱ２においても、上述したｎチャネル型コア用トランジスタＱ１と同様に、高誘電率膜として、ＨｆＳｉＯＮ膜ＨＫ２ではなくてＨｆＺｒＳｉＯＮ膜ＨＫ１を使用すれば、ジルコニウムを含有させることによって膜中の固定電荷やトラップ準位が低減されると考えられる。しかし、本実施の形態１では、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜に、ＨｆＺｒＳｉＯＮ膜ＨＫ１を使用せず、ＨｆＳｉＯＮ膜ＨＫ２を使用している。以下に、この理由について説明する。
【００８０】
まず、ＨｆＳｉＯＮ膜ＨＫ２にジルコニウムを含有させてＨｆＺｒＳｉＯＮ膜ＨＫ１とすると、ジルコニウムを含有させた分だけＨｆＺｒＳｉＯＮ膜ＨＫ１の物理膜厚がＨｆＳｉＯＮ膜ＨＫ２の物理膜厚よりも厚くなってしまう。したがって、ｎチャネル型コア用トランジスタＱ１とｐチャネル型コア用トランジスタＱ２の両方にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用すると、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜の物理膜厚と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の物理膜厚が同じになる。
【００８１】
ここで、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜の物理膜厚と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の物理膜厚を同じにすると、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜の電気膜厚よりも、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の電気膜厚が厚くなってしまうことが知られている。つまり、ｎチャネル型コア用トランジスタＱ１とｐチャネル型コア用トランジスタＱ２に同じ物理膜厚のゲート絶縁膜を使用した場合、ｐチャネル型コア用トランジスタＱ２の電気膜厚がｎチャネル型コア用トランジスタＱ１の電気膜厚よりも厚くなるのである。この電気膜厚とは、ゲート容量に着目して誘電率も考慮した膜厚である。
【００８２】
このことは、ｎチャネル型コア用トランジスタＱ１とｐチャネル型コア用トランジスタＱ２に同じ材料で、かつ、同じ物理膜厚のゲート絶縁膜を使用すると、ｎチャネル型コア用トランジスタＱ１の電気膜厚よりもｐチャネル型コア用トランジスタＱ２の電気膜厚が厚くなる結果、ｎチャネル型コア用トランジスタＱ１のゲート容量よりも、ｐチャネル型コア用トランジスタＱ２のゲート容量が小さくなることを意味している。この場合、ｎチャネル型コア用トランジスタＱ１の電流駆動力と、ｐチャネル型コア用トランジスタＱ２の電流駆動力のバランスが悪くなり、回路設計がしにくくなってしまう。
【００８３】
このように、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜に、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜と同様のＨｆＺｒＳｉＯＮ膜ＨＫ１を使用すると、ｎチャネル型コア用トランジスタＱ１の電気膜厚よりもｐチャネル型コア用トランジスタＱ２の電気膜厚が厚くなってしまうデメリットがあるのである。
【００８４】
一方、ＨｆＺｒＳｉＯＮ膜ＨＫ１を使用するメリットは、膜中に存在する固定電荷やトラップ準位を低減できる点にある。特に、ｎチャネル型コア用トランジスタＱ１では、この固定電荷やトラップ準位を低減することにより、ＰＢＴＩが大幅に改善されるので、ｎチャネル型コア用トランジスタＱ１でＨｆＺｒＳｉＯＮ膜ＨＫ１を使用するメリットは大きくなる。これに対し、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用しても、それほどＮＢＴＩ（Negative Bias Temperature Instability）を改善する効果は小さく、ｐチャネル型コア用トランジスタＱ２にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用するメリットは小さいのである。ここで、ＮＢＴＩとは、トランジスタのゲート電極に負電圧（負バイアス）を印加し続けると、トランジスタのしきい値電圧の変動や電流駆動力の低下を引き起こす現象をいい、ｐチャネル型トランジスタではオン動作する際、ゲート電極に負電圧（負バイアス）を印加することから、ｐチャネル型トランジスタで主に生じる現象である。
【００８５】
以上のことから、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用する場合、ＮＢＴＩが改善されるというメリットよりも、ゲート絶縁膜の物理膜厚が厚くなり、この結果、ｐチャネル型コア用トランジスタＱ２の電気膜厚も厚くなって、ゲート容量が低下するデメリットの方が大きくなってしまうのである。したがって、本実施の形態１において、ｐチャネル型コア用トランジスタＱ２では、ＨｆＺｒＳｉＯＮ膜ＨＫ１を使用せずに、ＨｆＳｉＯＮ膜ＨＫ２を使用しているのである。
【００８６】
なお、本実施の形態１においては、ゲート絶縁膜として、酸化シリコン膜ＳＯ１と、ＨｆＳｉＯＮ膜ＨＫ２の積層膜を使用し、ＨｆＳｉＯＮ膜ＨＫ２と半導体基板１Ｓの間に酸化シリコン膜ＳＯ１を介在させている。これは、高誘電率膜であるＨｆＳｉＯＮ膜ＨＫ２を半導体基板１Ｓと直接接触させる場合、ＨｆＳｉＯＮ膜ＨＫ２の表面粗さ（表面の凹凸）によって、ゲート絶縁膜直下のチャネル領域を流れるキャリアが散乱され、キャリアの移動度が低下してしまうからである。すなわち、キャリアの移動度の低下を抑制する観点から、ＨｆＳｉＯＮ膜ＨＫ２と半導体基板１Ｓの間に表面の平坦性のよい酸化シリコン膜ＳＯ１を介在させているのである。このようにＨｆＳｉＯＮ膜ＨＫ１と半導体基板１Ｓの間に表面の平坦性のよい酸化シリコン膜ＳＯ１を介在させることが望ましいが、酸化シリコン膜ＳＯ１は設けなくてもよい。
【００８７】
また、本実施の形態１では、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜にハフニウムを含む絶縁膜を使用し、ハフニウムを含む絶縁膜の一例として、ＨｆＳｉＯＮ膜ＨＫ２を挙げている。しかし、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜は、これに限らず、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＯ膜などを使用してもよい。
【００８８】
上述した本実施の形態１の特徴をまとめると以下のようになる。すなわち、本実施の形態１では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の構成を相違させている。具体的に、本実施の形態１において、ｎチャネル型コア用トランジスタＱ１では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１の積層膜を使用している。一方、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２の積層膜を使用している。
【００８９】
このように、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にハフニウムとジルコニウムを含んだＨｆＺｒＳｉＯＮ膜ＨＫ１を使用して固定電荷やトラップ準位を低減することにより、大幅にＰＢＴＩを改善することができ、この結果、ｎチャネル型コア用トランジスタＱ１における信頼性向上を図ることができるのである。さらに、固定電荷やトラップ準位を低減できるので、しきい値電圧の変動や電流駆動力の低下も抑制することができる。
【００９０】
一方、ＨｆＺｒＳｉＯＮ膜ＨＫ１のほうが、ＨｆＳｉＯＮ膜ＨＫ２よりもジルコニウムを含んでいる分だけ物理膜厚が厚くなる。この結果、本実施の形態１では、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜に、ＨｆＺｒＳｉＯＮ膜ＨＫ１ではなく、ＨｆＳｉＯＮ膜ＨＫ２を使用することにより、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の物理膜厚を、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜の物理膜厚よりも薄くすることができる。このため、ｐチャネル型コア用トランジスタＱ２の電気膜厚がｎチャネル型コア用トランジスタＱ１の電気膜厚よりも厚くなる現象が生じても、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の物理膜厚を、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜の物理膜厚よりも薄くしているので、結果として、ｐチャネル型コア用トランジスタＱ２のゲート容量と、ｎチャネル型コア用トランジスタＱ１のゲート容量とをほぼ同じにすることができる。したがって、本実施の形態１によれば、ｎチャネル型コア用トランジスタＱ１の電流駆動力と、ｐチャネル型コア用トランジスタＱ２の電流駆動力のバランスが良くなり、回路設計がしやすくなるという利点が得られる。
【００９１】
なお、本実施の形態１では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にＨｆＺｒＳｉＯＮ膜ＨＫ１を使用し、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜にＨｆＳｉＯＮ膜ＨＫ２を使用している。したがって、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜にハフニウムとジルコニウムを含む絶縁膜を使用し、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜にハフニウムを含む絶縁膜を使用しているということができる。このとき、基本的に、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜に使用しているＨｆＳｉＯＮ膜ＨＫ２にはジルコニウムは含まれていない。しかし、実際の製造工程においては、ＨｆＳｉＯＮ膜ＨＫ２に不純物としてわずかにジルコニウムが混入することが考えられる。このため、本実施の形態１における技術的思想では、積極的に、ｐチャネル型コア用トランジスタＱ２のＨｆＳｉＯＮ膜ＨＫ２にジルコニウムを含有させない構成であるが、製造工程において、意図しないジルコニウムが不純物としてＨｆＳｉＯＮ膜ＨＫ２に含まれる場合があることを考慮している。つまり、本実施の形態１の構成では、ＨｆＺｒＳｉＯＮ膜ＨＫ１に含まれているジルコニウムの濃度は、ＨｆＳｉＯＮ膜ＨＫ２に含まれているジルコニウムの濃度よりも高いということができる。このとき、ＨｆＳｉＯＮ膜ＨＫ２には、ジルコニウムが含まれていない場合も当然含まれている。
【００９２】
以上の説明では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜とｐチャネル型コア用トランジスタＱ２のゲート絶縁膜について説明したが、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート絶縁膜とｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート絶縁膜についても同様である。つまり、図２に示すように、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３のゲート絶縁膜は、酸化シリコン膜ＳＯ２とＨｆＺｒＳｉＯＮ膜ＨＫ１から構成され、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４のゲート絶縁膜は、酸化シリコン膜ＳＯ２とＨｆＳｉＯＮ膜ＨＫ２から構成されている。そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１の物理膜厚が、ＨｆＳｉＯＮ膜ＨＫ２の物理膜厚よりも厚くなっている。
【００９３】
また、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜とｐチャネル型抵抗素子Ｒ２のゲート絶縁膜についても同様である。つまり、図２に示すように、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜は、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１から構成され、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜は、酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２から構成されている。そして、ＨｆＺｒＳｉＯＮ膜ＨＫ１の物理膜厚が、ＨｆＳｉＯＮ膜ＨＫ２の物理膜厚よりも厚くなっている。
【００９４】
続いて、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４に、金属を含む導体膜ＣＦ１とポリシリコン膜ＰＦ１との積層膜を使用している理由について説明する。
【００９５】
例えば、ゲート絶縁膜として酸化シリコン膜や酸窒化シリコン膜を使用する場合には、通常、ゲート絶縁膜上に形成されるゲート電極をポリシリコン膜から形成している。そして、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。すなわち、ゲート絶縁膜として酸化シリコン膜や酸窒化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【００９６】
ところが、本実施の形態１のように、ゲート絶縁膜として、高誘電率膜（ＨｆＺｒＳｉＯＮ膜ＨＫ１、ＨｆＳｉＯＮ膜ＨＫ２）を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜として高誘電率膜（ＨｆＺｒＳｉＯＮ膜ＨＫ１、ＨｆＳｉＯＮ膜ＨＫ２）を使用した場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。したがって、ゲート絶縁膜として高誘電率膜を使用する場合、ゲート電極をポリシリコン膜から構成すると、しきい値電圧の調整がうまくできないことがわかる。
【００９７】
そこで、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、本実施の形態１では、ゲート絶縁膜上に配置されるゲート電極Ｇ１〜Ｇ４を、ポリシリコン膜の単体膜ではなく、ゲート絶縁膜に直接接触するように金属を含む導体膜ＣＦ１（例えば、窒化チタン膜）を形成し、この導体膜ＣＦ１上にポリシリコン膜ＰＦ１を形成している。つまり、本実施の形態１では、ゲート電極Ｇ１〜Ｇ４を、導体膜ＣＦ１とポリシリコン膜ＰＦ１の積層膜から形成している。このような構造をしているゲート電極Ｇ１〜Ｇ４は、ＭＩＰＳ（Metal Inserted Poly Silicon）電極と呼ばれている。
【００９８】
このように、ゲート電極Ｇ１〜Ｇ４をＭＩＰＳ電極から形成する場合、ゲート絶縁膜に直接接触するのは導体膜ＣＦ１となる。このことから、ＭＩＰＳ電極によれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、導体膜ＣＦ１の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極Ｇ１〜Ｇ４としてＭＩＰＳ電極を使用することで、上述したフェルミレベルピニングの問題を回避することができる。
【００９９】
さらに、ゲート電極Ｇ１〜Ｇ４にＭＩＰＳ電極を使用するもう１つの理由について説明する。例えば、ゲート絶縁膜上にポリシリコン膜を直接形成すると、ポリシリコン膜のゲート絶縁膜側の界面に空乏化領域が形成される。この空乏化領域は絶縁領域として機能することから、空乏化領域が容量絶縁膜となり、ゲート絶縁膜が見かけ上厚くなる現象が生じる。この結果、ゲート容量が設計値よりも小さくなるため、ＭＩＳＦＥＴのオン電流の確保が難しくなり、ＭＩＳＦＥＴの動作速度が低下する問題点が発生する。このポリシリコン膜の空乏化の問題は、ＭＩＳＦＥＴを微細化するにしたがって顕在化してきている。
【０１００】
そこで、本実施の形態１では、ゲート電極Ｇ１〜Ｇ４としてＭＩＰＳ電極を使用している。このＭＩＰＳ電極によれば、ゲート絶縁膜と直接接触する膜は導体膜ＣＦ１となるので、空乏化の問題は生じない。つまり、導体膜ＣＦ１は金属であり半導体のように空乏化しないため、ゲート電極Ｇ１〜Ｇ４の空乏化の問題が生じない。このため、ゲート容量が設計値よりも小さくなることを防止でき、ＭＩＳＦＥＴを微細化しても、オン電流を確保することができる。
【０１０１】
以上のように、本実施の形態１では、ゲート電極Ｇ１〜Ｇ４としてＭＩＰＳ電極を使用することにより、ゲート電極Ｇ１〜Ｇ４をポリシリコン膜の単体膜から形成する場合に生じるフェルミレベルピニングの問題や空乏化の問題を回避することができる。
【０１０２】
ここで、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１から形成すると、フェルミレベルピニングの問題や空乏化の問題を解決することができることから、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１の単体膜から形成することも考えられる。しかし、本実施の形態１では、ゲート電極Ｇ１〜Ｇ４を金属膜の単体膜から構成せずに、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１とポリシリコン膜ＰＦ１の積層膜であるＭＩＰＳ電極としている。この理由について説明する。
【０１０３】
ＭＩＳＦＥＴの微細化に伴って、ゲート電極Ｇ１〜Ｇ４の加工精度も高くすることが要求される。ところが、一般的に導体膜ＣＦ１（金属膜）の加工は難しくなっている。したがって、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１（金属膜）の単体膜から形成する場合、導体膜ＣＦ１（金属膜）の膜厚が厚くなりゲート電極Ｇ１〜Ｇ４の加工精度を向上することが困難になる。つまり、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１（金属膜）の単体膜から形成する場合、加工精度を向上することが難しく、設計値通りのゲート長を有するゲート電極Ｇ１〜Ｇ４を形成することが難しくなっている。この場合、規定の電気的特性を得ることが困難になる上に、複数のＭＩＳＦＥＴで、ゲート長のばらつきが大きくなってしまう。
【０１０４】
そこで、本実施の形態１では、ゲート電極Ｇ１〜Ｇ４を導体膜ＣＦ１（金属膜）の単体膜から形成するのではなく、導体膜ＣＦ１（金属膜）とポリシリコン膜ＰＦ１の積層膜から形成している。このようにゲート電極Ｇ１〜Ｇ４を形成することにより、導体膜ＣＦ１（金属膜）自体の膜厚を薄くすることができるので、導体膜ＣＦ１（金属膜）の加工困難性を緩和することができる。そして、ポリシリコン膜ＰＦ１は加工が容易であるので、ゲート電極Ｇ１〜Ｇ４をＭＩＰＳ電極とすることにより、ゲート電極Ｇ１〜Ｇ４を微細化しても、ゲート電極Ｇ１〜Ｇ４の加工精度を良好に保つことができ、所望の電気的特性を得やすいという利点を有することになる。
【０１０５】
したがって、本実施の形態１では、フェルミレベルピニングや空乏化の問題を解決するためにゲート絶縁膜に直接接触するように導体膜ＣＦ１（金属膜）を使用するとともに、導体膜ＣＦ１（金属膜）の加工困難性を緩和するために、ゲート電極Ｇ１〜Ｇ４として、導体膜ＣＦ１（金属膜）とポリシリコン膜ＰＦ１との積層膜を使用しているのである。すなわち、本実施の形態１のように、ゲート電極Ｇ１〜Ｇ４をＭＩＰＳ電極とすることにより、フェルミレベルピニングや空乏化の抑制と加工困難性の緩和とを両立することができる。
【０１０６】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１０７】
まず、図３に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１０８】
次に、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ３を形成する。具体的に、ｎチャネル型コア用トランジスタ形成領域ＮＣＲの活性領域にｐ型ウェルＰＷＬ１を形成し、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）の活性領域にｐ型ウェルＰＷＬ２を形成する。そして、ｎチャネル型抵抗素子形成領域ＮＲＲの活性領域にｐ型ウェルＰＷＬ３を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１０９】
また、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）に不純物を導入してｎ型ウェルＮＷＬ１〜ＮＷＬ３を形成する。具体的に、ｐチャネル型コア用トランジスタ形成領域ＰＣＲの活性領域にｎ型ウェルＮＷＬ１を形成し、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）の活性領域にｎ型ウェルＮＷＬ２を形成する。そして、ｐチャネル型抵抗素子形成領域ＰＲＲの活性領域にｎ型ウェルＮＷＬ３を形成する。ｎ型ウェルＮＷＬ１〜ＮＷＬ３は、例えばリンや砒素などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１１０】
続いて、ｐ型ウェルＰＷＬ１〜ＰＷＬ３の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。同様に、ｎ型ウェルＮＷＬ１〜ＮＷＬ３の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１１１】
次に、図４に示すように、半導体基板１Ｓの主面上に、例えば、熱酸化法を使用することにより、酸化シリコン膜ＳＯ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｎチャネル型抵抗素子形成領域ＮＲＲ、および、ｐチャネル型抵抗素子形成領域ＰＲＲに形成されている酸化シリコン膜ＳＯ２を除去する。これにより、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）とｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）にだけ酸化シリコン膜ＳＯ２が残存する。
【０１１２】
続いて、図５に示すように、半導体基板１Ｓの主面上に、例えば、熱酸化法を使用することにより、酸化シリコン膜ＳＯ１を形成する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｎチャネル型抵抗素子形成領域ＮＲＲ、および、ｐチャネル型抵抗素子形成領域ＰＲＲに酸化シリコン膜ＳＯ１が形成される。このとき、酸化シリコン膜ＳＯ１の物理膜厚は、酸化シリコン膜ＳＯ２の物理膜厚よりも薄く形成される。
【０１１３】
その後、図６に示すように、酸化シリコン膜ＳＯ１および酸化シリコン膜ＳＯ２を形成した半導体基板１Ｓ上に、ＨｆＳｉＯＮ膜ＨＫ２を形成し、このＨｆＳｉＯＮ膜ＨＫ２上にハードマスク膜ＨＭ１を形成する。ＨｆＳｉＯＮ膜ＨＫ２は、例えば、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法、あるいは、ＡＬＤ（Atomic Layer Deposition）法を使用することにより形成することができる。なお、ＨｆＳｉＯＮ膜ＨＫ２に代えて、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＯ膜などの他のハフニウム系絶縁膜を使用することもできる。また、ハードマスク膜ＨＭ１は、例えば、窒化チタン膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
【０１１４】
そして、図７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ１をパターニングする。ハードマスク膜ＨＭ１のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲに形成されているハードマスク膜ＨＭ１を除去するように行われる。この結果、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲに形成されているハードマスク膜ＨＭ１が残存する。
【０１１５】
次に、図８に示すように、パターニングしたハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１を形成する。キャップ膜ＣＡＰ１は、例えば、Ｚｒ（ジルコニウム）膜、あるいは、ＺｒＯ（酸化ジルコニウム）膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１が形成される。
【０１１６】
続いて、図９に示すように、半導体基板１Ｓに対して熱処理を実施する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１が形成されているので、上述した熱処理によって、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）がＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１が形成されているので、キャップ膜ＣＡＰ１に含まれるジルコニウムは、ＨｆＳｉＯＮ膜ＨＫ２まで拡散しない。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにおいては、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにおいては、ＨｆＳｉＯＮ膜ＨＫ２がそのまま残存することになる。ここで、ＨｆＺｒＳｉＯＮ膜ＨＫ１は、ジルコニウムを含むので、ジルコニウムを含まないＨｆＳｉＯＮ膜ＨＫ２よりも物理膜厚が厚くなる。
【０１１７】
その後、半導体基板１Ｓ上にレジスト膜（図示せず）を塗布し、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにレジスト膜が残存するように行われる。言い換えれば、レジスト膜のパターニングは、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにレジスト膜が残存しないように行われる。そして、図１０に示すように、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜ＨＭ１上に形成されているキャップ膜ＣＡＰ１を除去する。
【０１１８】
次に、図１１に示すように、残存するハードマスク膜ＨＭ１を、例えば、エッチング技術により除去する。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにＨｆＺｒＳｉＯＮ膜ＨＫ１を形成し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにＨｆＳｉＯＮ膜ＨＫ２を形成することができる。
【０１１９】
続いて、図１２に示すように、ＨｆＺｒＳｉＯＮ膜ＨＫ１あるいはＨｆＳｉＯＮ膜ＨＫ２を形成した半導体基板１Ｓ上に、金属を含む導体膜ＣＦ１を形成する。導体膜ＣＦ１は、例えば、窒化チタン膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。そして、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＣＦ１をパターニングする。導体膜ＣＦ１のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）に導体膜ＣＦ１が残存するように行われる。言い換えれば、導体膜ＣＦ１のパターニングは、ｎチャネル型抵抗素子形成領域ＮＲＲとｐチャネル型抵抗素子形成領域ＰＲＲに形成されている導体膜ＣＦ１を除去するように行われる。
【０１２０】
次に、図１４に示すように、半導体基板１Ｓ上にポリシリコン膜ＰＦ１を形成する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）では、導体膜ＣＦ１上にポリシリコン膜ＰＦ１が形成される。一方、ｎチャネル型抵抗素子形成領域ＮＲＲとｐチャネル型抵抗素子形成領域ＰＲＲでは、ＨｆＺｒＳｉＯＮ膜ＨＫ１、あるいは、ＨｆＳｉＯＮ膜ＨＫ２上にポリシリコン膜ＰＦ１が形成される。
【０１２１】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１および導体膜ＣＦ１をパターニングして、ゲート電極Ｇ１〜Ｇ６を形成する。具体的に、ｎチャネル型コア用トランジスタ形成領域ＮＣＲおよびｐチャネル型コア用トランジスタ形成領域ＰＣＲでは、ポリシリコン膜ＰＦ１および導体膜ＣＦ１をパターニングすることにより、導体膜ＣＦ１とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。同様に、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）でも、ポリシリコン膜ＰＦ１および導体膜ＣＦ１をパターニングすることにより、導体膜ＣＦ１とポリシリコン膜ＰＦ１の積層膜からなるゲート電極Ｇ３およびゲート電極Ｇ４を形成する。さらに、ｎチャネル型抵抗素子形成領域ＮＲＲおよびｐチャネル型抵抗素子形成領域ＰＲＲでは、ポリシリコン膜ＰＦ１をパターニングすることにより、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ５およびゲート電極Ｇ６を形成する。
【０１２２】
その後、ｎチャネル型コア用トランジスタ形成領域ＮＣＲでは、ゲート電極Ｇ１をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型コア用トランジスタ形成領域ＰＣＲでは、ゲート電極Ｇ２をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。また、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）では、ゲート電極Ｇ３をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ２を加工することにより、酸化シリコン膜ＳＯ２とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）では、ゲート電極Ｇ４をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ２を加工することにより、酸化シリコン膜ＳＯ２とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。また、ｎチャネル型抵抗素子形成領域ＮＲＲでは、ゲート電極Ｇ５をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型抵抗素子形成領域ＰＲＲでは、ゲート電極Ｇ６をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。
【０１２３】
次に、図１６に示すように、ゲート電極Ｇ１〜Ｇ６の側壁にオフセットスペーサＯＳを形成する。オフセットスペーサＯＳは、例えば、酸化シリコン膜から形成されており、例えば、ＣＶＤ法により半導体基板１Ｓ上に酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより形成することができる。
【０１２４】
そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１、Ｇ３、Ｇ５に整合して、浅いｎ型不純物拡散領域ＥＸ１、ＥＸ３、ＥＸ５を形成する。浅いｎ型不純物拡散領域ＥＸ１、ＥＸ３、ＥＸ５は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２、Ｇ４、Ｇ６に整合して、浅いｐ型不純物拡散領域ＥＸ２、ＥＸ４、ＥＸ６を形成する。浅いｐ型不純物拡散領域ＥＸ２、ＥＸ４、ＥＸ６は、半導体領域であり、ボロン（ホウ素）などのｐ型不純物が導入されている。
【０１２５】
次に、図１７に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ１〜Ｇ６の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１２６】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、それぞれ、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３を形成する。これらの深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、それぞれ、サイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３を形成する。これらの深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３は、半導体領域であり、ボロン（ホウ素）などのｐ型不純物が導入されている。
【０１２７】
このようにして、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３および深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１２８】
その後、図１８に示すように、半導体基板１Ｓ上にニッケルプラチナ膜（図示せず）を形成する。このとき、ゲート電極Ｇ１〜Ｇ６の上面に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３や深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３にもニッケルプラチナ膜が直接接する。
【０１２９】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ６を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１〜Ｇ４は、導体膜ＣＦ１とポリシリコン膜ＰＦ１とシリサイド膜ＳＬの積層構造となり、ゲート電極Ｇ５、Ｇ６は、ポリシリコン膜ＰＦ１とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ１〜Ｇ６の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３においても低抵抗化を図ることができる。また、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３においても低抵抗化を図ることができる。
【０１３０】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２を形成することができる。
【０１３１】
次に、配線工程について図２を参照しながら説明する。図２に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮ１を形成し、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１３２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。
【０１３３】
その後、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１３４】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１３５】
次に、図２に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１３６】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１３７】
（実施の形態２）
前記実施の形態１では、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムを含む絶縁膜であるＨｆＺｒＳｉＯＮ膜を使用する例について説明した。本実施の形態２では、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムとランタン（Ｌａ）を含む絶縁膜であるＨｆＺｒＬａＳｉＯＮ膜を使用する例について説明する。
【０１３８】
本実施の形態２における半導体装置の構成は、前記実施の形態１における半導体装置の構成を示す図２とほぼ同様であるため、図示は省略する。異なる点は、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ＨｆＺｒＳｉＯＮ膜ＨＫ１に代えて、ＨｆＺｒＬａＳｉＯＮ膜を使用している点である。これにより、本実施の形態２によれば、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）を含有させることで、前記実施の形態１と同様に、膜中の固定電荷やトラップ準位を低減することができる。したがって、大幅にＰＢＴＩを改善することができ、この結果、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１における信頼性向上を図ることができるのである。また、固定電荷やトラップ準位を低減できるので、しきい値電圧の変動や電流駆動力の低下も抑制することができる。
【０１３９】
さらに、本実施の形態２では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他にランタン（Ｌａ）も含有させている。このランタン（Ｌａ）は、ハフニウムを含む絶縁膜に含有させると、ｎチャネル型ＭＩＳＦＥＴ（ここでは、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１）のしきい値電圧を低減させる効果がある。したがって、本実施の形態２では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他にランタン（Ｌａ）も含有させるようにゲート絶縁膜を構成することにより、ジルコニウム（Ｚｒ）による上述した効果の他に、ランタン（Ｌａ）によるトランジスタのしきい値電圧の低減という効果も得られる。
【０１４０】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図３〜図８までは、前記実施の形態１における製造工程と同様である。
【０１４１】
続いて、図１９に示すように、半導体基板１Ｓ上にキャップ膜ＣＡＰ２を形成する。具体的には、半導体基板１Ｓ上に形成されているキャップ膜ＣＡＰ１上にキャップ膜ＣＡＰ２が形成される。このキャップ膜ＣＡＰ２は、ランタン（Ｌａ）膜、あるいは、酸化ランタン膜から形成されており、例えば、スパッタリング法により形成することができる。
【０１４２】
その後、図２０に示すように、半導体基板１Ｓに対して熱処理を実施する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１とキャップ膜ＣＡＰ２が形成されているので、上述した熱処理によって、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）がＨｆＳｉＯＮ膜ＨＫ２に拡散するとともに、キャップ膜ＣＡＰ２に含まれるランタン（Ｌａ）がＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１およびキャップ膜ＣＡＰ２が形成されているので、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）およびキャップ膜ＣＡＰ２に含まれるランタン（Ｌａ）は、ＨｆＳｉＯＮ膜ＨＫ２まで拡散しない。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにおいては、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにおいては、ＨｆＳｉＯＮ膜ＨＫ２がそのまま残存することになる。ここで、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３は、ジルコニウムとランタンを含むので、ジルコニウムとランタンを含まないＨｆＳｉＯＮ膜ＨＫ２よりも物理膜厚が厚くなる。
【０１４３】
その後、半導体基板１Ｓ上にレジスト膜（図示せず）を塗布し、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにレジスト膜が残存するように行われる。言い換えれば、レジスト膜のパターニングは、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにレジスト膜が残存しないように行われる。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜ＨＭ１上に形成されているキャップ膜ＣＡＰ１およびキャップ膜ＣＡＰ２を除去する。
【０１４４】
次に、図２１に示すように、残存するハードマスク膜ＨＭ１を、例えば、エッチング技術により除去する。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにＨｆＺｒＬａＳｉＯＮ膜ＨＫ３を形成し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにＨｆＳｉＯＮ膜ＨＫ２を形成することができる。
【０１４５】
この後の工程は、前記実施の形態１と同様であるので、省略する（図１２〜図１８参照）。以上のようにして、本実施の形態２における半導体装置を製造することができる。なお、本実施の形態２では、ジルコニウムを含むキャップ膜ＣＡＰ１上に、ランタンを含むキャップ膜ＣＡＰ２を形成する例を示しているが、これに限らず、例えば、ランタンを含むキャップ膜ＣＡＰ２を先に形成し、このキャップ膜ＣＡＰ２上に、ジルコニウムを含むキャップ膜ＣＡＰ１を形成するようにしてもよい。
【０１４６】
（実施の形態３）
前記実施の形態２では、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムとランタン（Ｌａ）を含む絶縁膜であるＨｆＺｒＬａＳｉＯＮ膜を使用する例について説明した。本実施の形態３では、ｎチャネル型ＭＩＳＦＥＴ（ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１）のゲート絶縁膜に、ハフニウムとジルコニウムと希土類元素（アクチニウムを除く第３族元素やランタノイド）を含む絶縁膜を使用する例について説明する。
【０１４７】
本実施の形態３における半導体装置の構成は、前記実施の形態１における半導体装置の構成を示す図２とほぼ同様であるため、図示は省略する。異なる点は、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ＨｆＺｒＳｉＯＮ膜ＨＫ１に代えて、ＨｆＺｒＸＳｉＯＮ膜（Ｘは希土類元素（アクチニウムを除く第３族元素やランタノイド））を使用している点である。これにより、本実施の形態３によれば、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）を含有させることで、前記実施の形態１と同様に、膜中の固定電荷やトラップ準位を低減することができる。したがって、大幅にＰＢＴＩを改善することができ、この結果、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１における信頼性向上を図ることができるのである。また、固定電荷やトラップ準位を低減できるので、しきい値電圧の変動や電流駆動力の低下も抑制することができる。
【０１４８】
さらに、本実施の形態３では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他に希土類元素も含有させている。この希土類元素は、ハフニウムを含む絶縁膜に含有させると、前記実施の形態２で説明したランタン（Ｌａ）と同様に、ｎチャネル型ＭＩＳＦＥＴ（ここでは、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１）のしきい値電圧を低減させる効果がある。したがって、本実施の形態３では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他に希土類元素も含有させるようにゲート絶縁膜を構成することにより、ジルコニウム（Ｚｒ）による上述した効果の他に、希土類元素によるトランジスタのしきい値電圧の低減という効果も得られる。
【０１４９】
具体的に、本実施の形態３でいう希土類元素は、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれかをいうものである。
【０１５０】
本実施の形態３における半導体装置は上記のように構成されており、その製造方法は前記実施の形態２とほぼ同様である。前記実施の形態２では、キャップ膜ＣＡＰ２にランタン膜、あるいは、酸化ランタン膜を使用していたが、本実施の形態３では、このキャップ膜ＣＡＰ２として、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか）を含む膜を使用する点だけが相違する。その他の製造工程は、前記実施の形態２における製造工程と同様であるため、その説明は省略する。このようにして、本実施の形態３における半導体装置を製造することができる。
【０１５１】
（実施の形態４）
前記実施の形態１では、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ハフニウムを含む絶縁膜であるＨｆＳｉＯＮ膜を使用する例について説明した。本実施の形態４では、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ハフニウムとアルミニウム（Ａｌ）を含む絶縁膜であるＨｆＡｌＳｉＯＮ膜を使用する例について説明する。
【０１５２】
本実施の形態４における半導体装置の構成は、前記実施の形態１における半導体装置の構成を示す図２とほぼ同様であるため、図示は省略する。異なる点は、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ＨｆＳｉＯＮ膜ＨＫ２に代えて、ＨｆＡｌＳｉＯＮ膜を使用している点である。
【０１５３】
本実施の形態４では、ＨｆＳｉＯＮ膜にアルミニウム（Ａｌ）を含有させている。このアルミニウム（Ａｌ）は、ハフニウムを含む絶縁膜に含有させると、ｐチャネル型ＭＩＳＦＥＴ（ここでは、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２）のしきい値電圧を低減させる効果がある。したがって、本実施の形態４では、ＨｆＳｉＯＮ膜にアルミニウム（Ａｌ）を含有させるようにゲート絶縁膜を構成することにより、アルミニウム（Ａｌ）によるトランジスタのしきい値電圧の低減という効果も得られる。
【０１５４】
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図３〜図５までは、前記実施の形態１における製造工程と同様である。
【０１５５】
続いて、図２２に示すように、酸化シリコン膜ＳＯ１および酸化シリコン膜ＳＯ２を形成した半導体基板１Ｓ上に、ＨｆＳｉＯＮ膜ＨＫ２を形成し、このＨｆＳｉＯＮ膜ＨＫ２上にアルミニウムを含むキャップ膜ＣＡＰ３を形成する。そして、このキャップ膜ＣＡＰ３上にハードマスク膜ＨＭ１を形成する。ＨｆＳｉＯＮ膜ＨＫ２は、例えば、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法、あるいは、ＡＬＤ（Atomic Layer Deposition）法を使用することにより形成することができる。なお、ＨｆＳｉＯＮ膜ＨＫ２に代えて、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＯ膜などの他のハフニウム系絶縁膜を使用することもできる。キャップ膜ＣＡＰ３は、アルミニウムを含む膜であり、例えば、アルミニウム膜や酸化アルミニウム膜から形成されており、例えば、スパッタリング法により形成することができる。また、ハードマスク膜ＨＭ１は、例えば、窒化チタン膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
【０１５６】
そして、図２３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ１をパターニングする。ハードマスク膜ＨＭ１のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲに形成されているハードマスク膜ＨＭ１を除去するように行われる。この結果、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲに形成されているハードマスク膜ＨＭ１が残存する。その後、パターニングしたハードマスク膜ＨＭ１をマスクにしたエッチングにより、露出しているキャップ膜ＣＡＰ３を除去する。すなわち、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲに露出しているキャップ膜ＣＡＰ３を除去する。
【０１５７】
次に、図２４に示すように、パターニングしたハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１を形成する。キャップ膜ＣＡＰ１は、例えば、Ｚｒ（ジルコニウム）膜、あるいは、ＺｒＯ（酸化ジルコニウム）膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１が形成される。
【０１５８】
続いて、図２５に示すように、半導体基板１Ｓに対して熱処理を実施する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１が形成されているので、上述した熱処理によって、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）がＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１が形成されているので、キャップ膜ＣＡＰ１に含まれるジルコニウムは、ＨｆＳｉＯＮ膜ＨＫ２まで拡散しない。これに対し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１の下層にキャップ膜ＣＡＰ３が形成されているので、キャップ膜ＣＡＰ３に含まれるアルミニウムは、ＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＡｌＳｉＯＮ膜ＨＫ４が形成される。
【０１５９】
このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにおいては、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにおいては、ＨｆＡｌＳｉＯＮ膜ＨＫ４が形成される。ここで、ＨｆＺｒＳｉＯＮ膜ＨＫ１は、電流駆動力のバランスを良くする観点から、ＨｆＡｌＳｉＯＮ膜ＨＫ４よりも物理膜厚が厚くなるように調整することが望ましい。
【０１６０】
その後、半導体基板１Ｓ上にレジスト膜（図示せず）を塗布し、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにレジスト膜が残存するように行われる。言い換えれば、レジスト膜のパターニングは、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにレジスト膜が残存しないように行われる。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜ＨＭ１上に形成されているキャップ膜ＣＡＰ１を除去する。
【０１６１】
次に、図２６に示すように、残存するハードマスク膜ＨＭ１を、例えば、エッチング技術により除去する。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにＨｆＺｒＳｉＯＮ膜ＨＫ１を形成し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにＨｆＡｌＳｉＯＮ膜ＨＫ４を形成することができる。
【０１６２】
この後の工程は、前記実施の形態１と同様であるので、省略する（図１２〜図１８参照）。以上のようにして、本実施の形態４における半導体装置を製造することができる。
【０１６３】
（実施の形態５）
本実施の形態５では、前記実施の形態２と前記実施の形態４とを組み合わせた例について説明する。具体的には、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムとランタン（Ｌａ）を含む絶縁膜であるＨｆＺｒＬａＳｉＯＮ膜を使用する。そして、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ハフニウムとアルミニウム（Ａｌ）を含む絶縁膜であるＨｆＡｌＳｉＯＮ膜を使用する。
【０１６４】
本実施の形態５における半導体装置の構成は、前記実施の形態１における半導体装置の構成を示す図２とほぼ同様であるため、図示は省略する。異なる点は、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ＨｆＺｒＳｉＯＮ膜ＨＫ１に代えて、ＨｆＺｒＬａＳｉＯＮ膜を使用している点である。これにより、本実施の形態５によれば、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）を含有させることで、前記実施の形態１と同様に、膜中の固定電荷やトラップ準位を低減することができる。したがって、大幅にＰＢＴＩを改善することができ、この結果、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１における信頼性向上を図ることができるのである。また、固定電荷やトラップ準位を低減できるので、しきい値電圧の変動や電流駆動力の低下も抑制することができる。
【０１６５】
さらに、本実施の形態５では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他にランタン（Ｌａ）も含有させている。このランタン（Ｌａ）は、ハフニウムを含む絶縁膜に含有させると、ｎチャネル型ＭＩＳＦＥＴ（ここでは、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１）のしきい値電圧を低減させる効果がある。したがって、本実施の形態５では、ＨｆＳｉＯＮ膜にＺｒ（ジルコニウム）の他にランタン（Ｌａ）も含有させるようにゲート絶縁膜を構成することにより、ジルコニウム（Ｚｒ）による上述した効果の他に、ランタン（Ｌａ）によるトランジスタのしきい値電圧の低減という効果も得られる。
【０１６６】
また、本実施の形態５では、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ＨｆＳｉＯＮ膜ＨＫ２に代えて、ＨｆＡｌＳｉＯＮ膜を使用している。
【０１６７】
つまり、本実施の形態５でも、ｐチャネル型ＭＩＳＦＥＴにおいて、ＨｆＳｉＯＮ膜にアルミニウム（Ａｌ）を含有させている。このアルミニウム（Ａｌ）は、ハフニウムを含む絶縁膜に含有させると、ｐチャネル型ＭＩＳＦＥＴ（ここでは、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２）のしきい値電圧を低減させる効果がある。したがって、本実施の形態５では、ｐチャネル型ＭＩＳＦＥＴにおいて、ＨｆＳｉＯＮ膜にアルミニウム（Ａｌ）を含有させるようにゲート絶縁膜を構成することにより、アルミニウム（Ａｌ）によるトランジスタのしきい値電圧の低減という効果も得られる。
【０１６８】
本実施の形態５における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。まず、図３〜図５までは、前記実施の形態１における製造工程と同様である。その後は、図２２〜図２４に示す前記実施の形態４の製造工程を実施する。
【０１６９】
続いて、図２７に示すように、半導体基板１Ｓ上にキャップ膜ＣＡＰ２を形成する。具体的には、半導体基板１Ｓ上に形成されているキャップ膜ＣＡＰ１上にキャップ膜ＣＡＰ２が形成される。このキャップ膜ＣＡＰ２は、ランタン（Ｌａ）膜、あるいは、酸化ランタン膜から形成されており、例えば、スパッタリング法により形成することができる。
【０１７０】
その後、図２８に示すように、半導体基板１Ｓに対して熱処理を実施する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上に直接キャップ膜ＣＡＰ１とキャップ膜ＣＡＰ２が形成されているので、上述した熱処理によって、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）がＨｆＳｉＯＮ膜ＨＫ２に拡散するとともに、キャップ膜ＣＡＰ２に含まれるランタン（Ｌａ）がＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１上にキャップ膜ＣＡＰ１およびキャップ膜ＣＡＰ２が形成されているので、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）およびキャップ膜ＣＡＰ２に含まれるランタン（Ｌａ）は、ＨｆＳｉＯＮ膜ＨＫ２まで拡散しない。これに対し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、ハードマスク膜ＨＭ１の下層にキャップ膜ＣＡＰ３が形成されているので、キャップ膜ＣＡＰ３に含まれるアルミニウムは、ＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＡｌＳｉＯＮ膜ＨＫ４が形成される。
【０１７１】
このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにおいては、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにおいては、ＨｆＡｌＳｉＯＮ膜ＨＫ４が形成される。ここで、ＨｆＺｒＬａＳｉＯＮ膜ＨＫ３は、電流駆動力のバランスを良くする観点から、ＨｆＡｌＳｉＯＮ膜ＨＫ４よりも物理膜厚が厚くなるように調整することが望ましい。
【０１７２】
その後、半導体基板１Ｓ上にレジスト膜（図示せず）を塗布し、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにレジスト膜が残存するように行われる。言い換えれば、レジスト膜のパターニングは、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにレジスト膜が残存しないように行われる。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、ハードマスク膜ＨＭ１上に形成されているキャップ膜ＣＡＰ１およびキャップ膜ＣＡＰ２を除去する。
【０１７３】
次に、図２９に示すように、残存するハードマスク膜ＨＭ１を、例えば、エッチング技術により除去する。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにＨｆＺｒＬａＳｉＯＮ膜ＨＫ３を形成し、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにＨｆＡｌＳｉＯＮ膜ＨＫ４を形成することができる。
【０１７４】
この後の工程は、前記実施の形態１と同様であるので、省略する（図１２〜図１８参照）。以上のようにして、本実施の形態５における半導体装置を製造することができる。なお、本実施の形態５では、ジルコニウムを含むキャップ膜ＣＡＰ１上に、ランタンを含むキャップ膜ＣＡＰ２を形成する例を示しているが、これに限らず、例えば、ランタンを含むキャップ膜ＣＡＰ２を先に形成し、このキャップ膜ＣＡＰ２上に、ジルコニウムを含むキャップ膜ＣＡＰ１を形成するようにしてもよい。
【０１７５】
（実施の形態６）
前記実施の形態１では、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムを含む絶縁膜であるＨｆＺｒＳｉＯＮ膜を使用する例について説明した。このとき、前記実施の形態１における半導体装置の製造方法では、ゲート電極を最初に形成するゲートファーストプロセスを使用していたが、本実施の形態６では、ゲート電極を最後に形成するゲートラストプロセスを使用して、前記実施の形態１と同様の構成を有する半導体装置を製造する方法について説明する。本実施の形態６で説明するゲートラストプロセスは、ダマシンゲートプロセスと呼ばれるものである。
【０１７６】
以下に、本実施の形態６における半導体装置の製造方法について図面を参照しながら説明する。まず、図３〜図１１までは前記実施の形態１と同様である。続いて、図３０に示すように、ＨｆＺｒＳｉＯＮ膜ＨＫ１あるいはＨｆＳｉＯＮ膜ＨＫ２を形成した半導体基板１Ｓ上に、金属を含む導体膜ＣＦ１を形成する。導体膜ＣＦ１は、例えば、窒化チタン膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。そして、導体膜ＣＦ１上にポリシリコン膜ＰＦ１を形成する。
【０１７７】
次に、図３１に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１を塗布する。その後、塗布したレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲとｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）にだけレジスト膜ＦＲ１が残るように行われる。言い換えれば、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）、ｎチャネル型抵抗素子形成領域ＮＲＲ、および、ｐチャネル型抵抗素子形成領域ＰＲＲに形成されているレジスト膜ＦＲ１は除去される。
【０１７８】
そして、図３２に示すように、パターニングしたレジスト膜ＦＲ１をマスクにしたエッチングにより、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）、ｎチャネル型抵抗素子形成領域ＮＲＲ、および、ｐチャネル型抵抗素子形成領域ＰＲＲに形成されているポリシリコン膜ＰＦ１および導体膜ＣＦ１を除去する。この結果、ｎチャネル型コア用トランジスタ形成領域ＮＣＲとｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）にだけポリシリコン膜ＰＦ１と導体膜ＣＦ１が残存することになる。その後、パターニングしたレジスト膜ＦＲ１を除去する。
【０１７９】
続いて、図３３に示すように、半導体基板１Ｓの主面の全面にポリシリコン膜ＰＦ２を形成し、このポリシリコン膜ＰＦ２上に窒化シリコン膜ＳＮ２を形成する。このとき、ｎチャネル型コア用トランジスタ形成領域ＮＣＲとｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）においては、ポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ２が一体化するため、この一体化した膜をポリシリコン膜ＰＦ２とする。
【０１８０】
次に、図３４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ２および導体膜ＣＦ１をパターニングして、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６を形成する。具体的に、ｎチャネル型コア用トランジスタ形成領域ＮＣＲおよびｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）では、ポリシリコン膜ＰＦ２および導体膜ＣＦ１をパターニングすることにより、導体膜ＣＦ１とポリシリコン膜ＰＦ２の積層膜からなるダミーゲート電極ＤＧ１、ＤＧ３を形成する。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲおよびｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）では、ポリシリコン膜ＰＦ２をパターニングすることにより、ポリシリコン膜ＰＦ２からなるダミーゲート電極ＤＧ２、ＤＧ４を形成する。さらに、ｎチャネル型抵抗素子形成領域ＮＲＲおよびｐチャネル型抵抗素子形成領域ＰＲＲでは、ポリシリコン膜ＰＦ２をパターニングすることにより、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ５およびゲート電極Ｇ６を形成する。なお、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の上部には窒化シリコン膜ＳＮ２が形成されている。
【０１８１】
その後、ｎチャネル型コア用トランジスタ形成領域ＮＣＲでは、ダミーゲート電極ＤＧ１をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型コア用トランジスタ形成領域ＰＣＲでは、ダミーゲート電極ＤＧ２をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。また、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）では、ダミーゲート電極ＤＧ３をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ２を加工することにより、酸化シリコン膜ＳＯ２とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）では、ダミーゲート電極ＤＧ４をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ２を加工することにより、酸化シリコン膜ＳＯ２とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。また、ｎチャネル型抵抗素子形成領域ＮＲＲでは、ゲート電極Ｇ５をマスクとして、ＨｆＺｒＳｉＯＮ膜ＨＫ１および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１からなるゲート絶縁膜を形成する。同様に、ｐチャネル型抵抗素子形成領域ＰＲＲでは、ゲート電極Ｇ６をマスクとして、ＨｆＳｉＯＮ膜ＨＫ２および酸化シリコン膜ＳＯ１を加工することにより、酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２からなるゲート絶縁膜を形成する。
【０１８２】
次に、図３５に示すように、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の側壁にオフセットスペーサＯＳを形成する。オフセットスペーサＯＳは、例えば、酸化シリコン膜から形成されており、例えば、ＣＶＤ法により半導体基板１Ｓ上に酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより形成することができる。
【０１８３】
そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ダミーゲート電極ＤＧ１、ＤＧ３およびゲート電極Ｇ５に整合して、浅いｎ型不純物拡散領域ＥＸ１、ＥＸ３、ＥＸ５を形成する。浅いｎ型不純物拡散領域ＥＸ１、ＥＸ３、ＥＸ５は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ダミーゲート電極ＤＧ２、ＤＧ４およびゲート電極Ｇ６に整合して、浅いｐ型不純物拡散領域ＥＸ２、ＥＸ４、ＥＸ６を形成する。浅いｐ型不純物拡散領域ＥＸ２、ＥＸ４、ＥＸ６は、半導体領域であり、ボロン（ホウ素）などのｐ型不純物が導入されている。
【０１８４】
次に、図３６に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１８５】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、それぞれ、サイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３を形成する。これらの深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３は、半導体領域であり、リンや砒素などのｎ型不純物が導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、それぞれ、サイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３を形成する。これらの深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３は、半導体領域であり、ボロン（ホウ素）などのｐ型不純物が導入されている。
【０１８６】
このようにして、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３および深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１８７】
その後、図３７に示すように、半導体基板１Ｓ上にニッケルプラチナ膜（図示せず）を形成する。このとき、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の上面には窒化シリコン膜ＳＮ２が形成されているので、ニッケルプラチナ膜がダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６に直接接触することはない。一方、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３や深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３にはニッケルプラチナ膜が直接接する。
【０１８８】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３の表面においては、シリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、深いｎ型不純物拡散領域ＮＲ１、ＮＲ２、ＮＲ３においても低抵抗化を図ることができる。また、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、深いｐ型不純物拡散領域ＰＲ１、ＰＲ２、ＰＲ３においても低抵抗化を図ることができる。なお、上述したように、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の上面には窒化シリコン膜ＳＮ２が形成されているので、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の上面にはシリサイド膜ＳＬは形成されない。
【０１８９】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態６では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。
【０１９０】
次に、図３８に示すように、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６を形成した半導体基板１Ｓ上に、窒化シリコン膜ＳＮ１を形成し、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。
【０１９１】
続いて、図３９に示すように、コンタクト層間絶縁膜ＣＩＬの表面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を研磨し、さらに、窒化シリコン膜ＳＮ１および窒化シリコン膜ＳＮ２の表面も研磨する。これにより、ダミーゲート電極ＤＧ１〜ＤＧ４およびゲート電極Ｇ５、Ｇ６の上面が露出する。
【０１９２】
その後、図４０に示すように、フォトリソグラフィ技術およびエッチング技術を使用すすることにより、ダミーゲート電極ＤＧ１およびダミーゲート電極ＤＧ３の一部を構成するポリシリコン膜ＰＦ２を除去することにより、溝ＤＩＴ１を形成する。この溝ＤＩＴ１の底部には導体膜ＣＦ１が露出する。同様に、ダミーゲート電極ＤＧ２およびダミーゲート電極ＤＧ４を構成するポリシリコン膜ＰＦ２を除去することにより、溝ＤＩＴ２を形成する。この溝ＤＩＴ２の底部には、ＨｆＳｉＯＮ膜ＨＫ２が露出する。なお、ゲート電極Ｇ５およびゲート電極Ｇ６を構成するポリシリコン膜ＰＦ２は残存させる。
【０１９３】
次に、図４１に示すように、半導体基板１Ｓの主面の全面に、ｐチャネル型コア用トランジスタおよびｐチャネル型Ｉ／Ｏ用トランジスタの仕事関数を調整するための導体膜ＣＦ２を形成する。この導体膜ＣＦ２は、溝ＤＩＴ１および溝ＤＩＴ２の内面に形成されるが、溝ＤＩＴ１および溝ＤＩＴ２を完全には埋め込まないように形成される。その後、溝ＤＩＴ１および溝ＤＩＴ２の内部を完全に埋め込むように、導体膜ＣＦ２上に導体膜ＣＦ３を形成する。この導体膜ＣＦ３は、例えば、アルミニウムを含む導体膜から形成され、例えば、スパッタリング法により形成することができる。
【０１９４】
続いて、図４２に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要な導体膜ＣＦ２および導体膜ＣＦ３を、例えば、ＣＭＰ法で除去することにより、溝ＤＩＴ１と溝ＤＩＴ２の内部にだけ導体膜ＣＦ２および導体膜ＣＦ３を残存させる。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲでは、導体膜ＣＦ１と導体膜ＣＦ２と導体膜ＣＦ３からなるゲート電極Ｇ１が形成され、ｐチャネル型コア用トランジスタ形成領域ＰＣＲでは、導体膜ＣＦ２と導体膜ＣＦ３からなるゲート電極Ｇ２が形成される。同様に、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）では、導体膜ＣＦ１と導体膜ＣＦ２と導体膜ＣＦ３からなるゲート電極Ｇ３が形成され、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）では、導体膜ＣＦ２と導体膜ＣＦ３からなるゲート電極Ｇ４が形成される。
【０１９５】
以上のようにして、例えば、半導体基板１Ｓ上に、ｎチャネル型コア用トランジスタＱ１、ｐチャネル型コア用トランジスタＱ２、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、ｎチャネル型抵抗素子Ｒ１、および、ｐチャネル型抵抗素子Ｒ２を形成することができる。その後の配線工程は、前記実施の形態１と同様であり、配線工程を経ることにより最終的に本実施の形態６における半導体装置を製造することができる。
【０１９６】
（実施の形態７）
前記実施の形態２では、ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１のゲート絶縁膜に、ハフニウムとジルコニウムとランタン（Ｌａ）を含む絶縁膜であるＨｆＺｒＬａＳｉＯＮ膜を使用する例について説明した。このとき、前記実施の形態２における半導体装置の製造方法では、ゲート電極を最初に形成するゲートファーストプロセスを使用していたが、本実施の形態７では、ゲート電極を最後に形成するゲートラストプロセスを使用して、前記実施の形態２と同様の構成を有する半導体装置を製造する方法について説明する。
【０１９７】
まず、図３〜図８までは前記実施の形態１と同様である。そして、前記実施の形態２で説明した図１９〜図２１までの工程を実施する。その後、前記実施の形態６で説明した図３０〜図４２に示す工程を実施し、配線工程を経ることにより、最終的に、本実施の形態７における半導体装置を製造することができる。
【０１９８】
（実施の形態８）
前記実施の形態３では、ｎチャネル型ＭＩＳＦＥＴ（ｎチャネル型コア用トランジスタＱ１、ｎチャネル型Ｉ／Ｏ用トランジスタＱ３、および、ｎチャネル型抵抗素子Ｒ１）のゲート絶縁膜に、ハフニウムとジルコニウムと希土類元素（アクチニウムを除く第３族元素やランタノイド）を含む絶縁膜を使用する例について説明した。このとき、前記実施の形態３における半導体装置の製造方法では、ゲート電極を最初に形成するゲートファーストプロセスを使用していたが、本実施の形態８では、ゲート電極を最後に形成するゲートラストプロセスを使用して、前記実施の形態３と同様の構成を有する半導体装置を製造する方法について説明する。
【０１９９】
まず、図３〜図８までは前記実施の形態１と同様である。そして、前記実施の形態２で説明した図１９〜図２１までの工程を実施する。このとき、前記実施の形態２では、キャップ膜ＣＡＰ２にランタン膜、あるいは、酸化ランタン膜を使用していたが、本実施の形態８では、このキャップ膜ＣＡＰ２として、希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕのいずれか）を含む膜を使用する点だけが相違する。その後、前記実施の形態６で説明した図３０〜図４２に示す工程を実施し、配線工程を経ることにより、最終的に、本実施の形態８における半導体装置を製造することができる。
【０２００】
（実施の形態９）
前記実施の形態４では、ｐチャネル型コア用トランジスタＱ２、ｐチャネル型Ｉ／Ｏ用トランジスタＱ４、および、ｐチャネル型抵抗素子Ｒ２のゲート絶縁膜に、ハフニウムとアルミニウム（Ａｌ）を含む絶縁膜であるＨｆＡｌＳｉＯＮ膜を使用する例について説明した。このとき、前記実施の形態４における半導体装置の製造方法では、ゲート電極を最初に形成するゲートファーストプロセスを使用していたが、本実施の形態９では、ゲート電極を最後に形成するゲートラストプロセスを使用して、前記実施の形態４と同様の構成を有する半導体装置を製造する方法について説明する。
【０２０１】
まず、図３〜図５までは、前記実施の形態１における製造工程と同様である。そして、前記実施の形態４で説明した図２２〜図２６までの工程を実施する。その後、前記実施の形態６で説明した図３０〜図４２に示す工程を実施し、配線工程を経ることにより、最終的に、本実施の形態９における半導体装置を製造することができる。
【０２０２】
（実施の形態１０）
前記実施の形態５では、前記実施の形態２と前記実施の形態４とを組み合わせた例について説明した。このとき、前記実施の形態５における半導体装置の製造方法では、ゲート電極を最初に形成するゲートファーストプロセスを使用していたが、本実施の形態１０では、ゲート電極を最後に形成するゲートラストプロセスを使用して、前記実施の形態５と同様の構成を有する半導体装置を製造する方法について説明する。
【０２０３】
まず、図３〜図５までは、前記実施の形態１における製造工程と同様である。その後は、図２２〜図２４に示す前記実施の形態４の工程を実施する。そして、図２７〜図２９に示す前記実施の形態５の工程を実施する。その後、前記実施の形態６で説明した図３０〜図４２に示す工程を実施し、配線工程を経ることにより、最終的に、本実施の形態１０における半導体装置を製造することができる。
【０２０４】
（実施の形態１１）
本実施の形態１１では、ゲート電極を最後に形成するゲートラストプロセスを使用した半導体装置の製造方法について、前記実施の形態６とは異なる例について説明する。
【０２０５】
以下に、本実施の形態１１における半導体装置の製造方法について図面を参照しながら説明する。まず、図３〜図５までは前記実施の形態１と同様である。その後、図４３に示すように、酸化シリコン膜ＳＯ１および酸化シリコン膜ＳＯ２を形成した半導体基板１Ｓ上に、ＨｆＳｉＯＮ膜ＨＫ２を形成する。ＨｆＳｉＯＮ膜ＨＫ２は、例えば、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法、あるいは、ＡＬＤ（Atomic Layer Deposition）法を使用することにより形成することができる。なお、ＨｆＳｉＯＮ膜ＨＫ２に代えて、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＯ膜などの他のハフニウム系絶縁膜を使用することもできる。
【０２０６】
そして、ＨｆＳｉＯＮ膜ＨＫ２上にキャップ膜ＣＡＰ１を形成する。キャップ膜ＣＡＰ１は、例えば、Ｚｒ（ジルコニウム）膜、あるいは、ＺｒＯ（酸化ジルコニウム）膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。続いて、キャップ膜ＣＡＰ１を形成した半導体基板１Ｓ上に、金属を含む導体膜ＣＦ１を形成する。導体膜ＣＦ１は、例えば、窒化チタン膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
【０２０７】
その後、図４４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎチャネル型抵抗素子形成領域ＮＲＲおよびｐチャネル型抵抗素子形成領域ＰＲＲに形成されている導体膜ＣＦ１を除去する。
【０２０８】
次に、図４５に示すように、半導体基板１Ｓの主面上の全面にポリシリコン膜ＰＦ１上に形成する。そして、形成したポリシリコン膜ＰＦ１上にレジスト膜（図示せず）を塗布する。その後、塗布したレジスト膜に対して、露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｎチャネル型コア用トランジスタ形成領域ＮＣＲとｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）とｎチャネル型抵抗素子形成領域ＮＲＲにだけレジスト膜が残るように行われる。言い換えれば、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲに形成されているレジスト膜は除去される。
【０２０９】
そして、図４６に示すように、パターニングしたレジスト膜をマスクにしたエッチングにより、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲに形成されているポリシリコン膜ＰＦ１、導体膜ＣＦ１およびキャップ膜ＣＡＰ１を除去する。この結果、ｎチャネル型コア用トランジスタ形成領域ＮＣＲとｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）にポリシリコン膜ＰＦ１と導体膜ＣＦ１とキャップ膜ＣＡＰ１が残存することになる。同様に、ｎチャネル型抵抗素子形成領域ＮＲＲにポリシリコン膜ＰＦ１とキャップ膜ＣＡＰ１が残存することになる。その後、パターニングしたレジスト膜を除去する。
【０２１０】
続いて、図４７に示すように、半導体基板１Ｓに対して熱処理を実施する。これにより、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲでは、ＨｆＳｉＯＮ膜ＨＫ２上にキャップ膜ＣＡＰ１が形成されているので、上述した熱処理によって、キャップ膜ＣＡＰ１に含まれるジルコニウム（Ｚｒ）がＨｆＳｉＯＮ膜ＨＫ２に拡散する。この結果、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲでは、キャップ膜ＣＡＰ１が除去されているので、露出しているＨｆＳｉＯＮ膜ＨＫ２がそのままの状態を維持する。このようにして、ｎチャネル型コア用トランジスタ形成領域ＮＣＲ、ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域ＮＴＲ（Ｉ／Ｏ）およびｎチャネル型抵抗素子形成領域ＮＲＲにおいては、ＨｆＺｒＳｉＯＮ膜ＨＫ１が形成される。一方、ｐチャネル型コア用トランジスタ形成領域ＰＣＲ、ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域ＰＴＲ（Ｉ／Ｏ）およびｐチャネル型抵抗素子形成領域ＰＲＲにおいては、ＨｆＳｉＯＮ膜ＨＫ２がそのまま残存することになる。ここで、ＨｆＺｒＳｉＯＮ膜ＨＫ１は、ジルコニウムを含むので、ジルコニウムを含まないＨｆＳｉＯＮ膜ＨＫ２よりも物理膜厚が厚くなる。
【０２１１】
その後、前記実施の形態６で説明した図３３〜図４２に示す工程とほぼ同様の工程を実施し、配線工程を経ることにより、最終的に、本実施の形態１１における半導体装置を製造することができる。
【０２１２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１４】
１  ＣＰＵ
１Ｓ  半導体基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
ＣＡＰ１  キャップ膜
ＣＡＰ２  キャップ膜
ＣＡＰ３  キャップ膜
ＣＦ１  導体膜
ＣＦ２  導体膜
ＣＦ３  導体膜
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＤＧ１  ダミーゲート電極
ＤＧ２  ダミーゲート電極
ＤＧ３  ダミーゲート電極
ＤＧ４  ダミーゲート電極
ＤＩＴ１  溝
ＤＩＴ２  溝
ＥＸ１  浅いｎ型不純物拡散領域
ＥＸ２  浅いｐ型不純物拡散領域
ＥＸ３  浅いｎ型不純物拡散領域
ＥＸ４  浅いｐ型不純物拡散領域
ＥＸ５  浅いｎ型不純物拡散領域
ＥＸ６  浅いｐ型不純物拡散領域
ＦＲ１  レジスト膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
Ｇ４  ゲート電極
Ｇ５  ゲート電極
Ｇ６  ゲート電極
ＨＫ１  ＨｆＺｒＳｉＯＮ膜
ＨＫ２  ＨｆＳｉＯＮ膜
ＨＫ３  ＨｆＺｒＬａＳｉＯＮ膜
ＨＫ４  ＨｆＡＬＳｉＯＮ膜
ＨＭ１  ハードマスク膜
ＩＬ１  層間絶縁膜
Ｌ１  配線
ＮＣＲ  ｎチャネル型コア用トランジスタ形成領域
ＮＲ１  深いｎ型不純物拡散領域
ＮＲ２  深いｎ型不純物拡散領域
ＮＲ３  深いｎ型不純物拡散領域
ＮＲＲ  ｎチャネル型抵抗素子形成領域
ＮＴＲ（Ｉ／Ｏ）  ｎチャネル型Ｉ／Ｏ用トランジスタ形成領域
ＮＷＬ１  ｎ型ウェル
ＮＷＬ２  ｎ型ウェル
ＮＷＬ３  ｎ型ウェル
ＯＳ  オフセットスペーサ
ＰＣＲ  ｐチャネル型コア用トランジスタ形成領域
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＬＧ  プラグ
ＰＲ１  深いｐ型不純物拡散領域
ＰＲ２  深いｐ型不純物拡散領域
ＰＲ３  深いｐ型不純物拡散領域
ＰＲＲ  ｐチャネル型抵抗素子形成領域
ＰＴＲ（Ｉ／Ｏ）  ｐチャネル型Ｉ／Ｏ用トランジスタ形成領域
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＰＷＬ３  ｐ型ウェル
Ｑ１  ｎチャネル型コア用トランジスタ
Ｑ２  ｐチャネル型コア用トランジスタ
Ｑ３  ｎチャネル型Ｉ／Ｏ用トランジスタ
Ｑ４  ｐチャネル型Ｉ／Ｏ用トランジスタ
Ｒ１  ｎチャネル型抵抗素子
Ｒ２  ｐチャネル型抵抗素子
ＳＬ  シリサイド膜
ＳＮ１  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＯ１  酸化シリコン膜
ＳＯ２  酸化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
【図１】
2012059888.tif 000003
【図２】
2012059888.tif 000004
【図３】
2012059888.tif 000005
【図４】
2012059888.tif 000006
【図５】
2012059888.tif 000007
【図６】
2012059888.tif 000008
【図７】
2012059888.tif 000009
【図８】
2012059888.tif 000010
【図９】
2012059888.tif 000011
【図１０】
2012059888.tif 000012
【図１１】
2012059888.tif 000013
【図１２】
2012059888.tif 000014
【図１３】
2012059888.tif 000015
【図１４】
2012059888.tif 000016
【図１５】
2012059888.tif 000017
【図１６】
2012059888.tif 000018
【図１７】
2012059888.tif 000019
【図１８】
2012059888.tif 000020
【図１９】
2012059888.tif 000021
【図２０】
2012059888.tif 000022
【図２１】
2012059888.tif 000023
【図２２】
2012059888.tif 000024
【図２３】
2012059888.tif 000025
【図２４】
2012059888.tif 000026
【図２５】
2012059888.tif 000027
【図２６】
2012059888.tif 000028
【図２７】
2012059888.tif 000029
【図２８】
2012059888.tif 000030
【図２９】
2012059888.tif 000031
【図３０】
2012059888.tif 000032
【図３１】
2012059888.tif 000033
【図３２】
2012059888.tif 000034
【図３３】
2012059888.tif 000035
【図３４】
2012059888.tif 000036
【図３５】
2012059888.tif 000037
【図３６】
2012059888.tif 000038
【図３７】
2012059888.tif 000039
【図３８】
2012059888.tif 000040
【図３９】
2012059888.tif 000041
【図４０】
2012059888.tif 000042
【図４１】
2012059888.tif 000043
【図４２】
2012059888.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2012059888.tif 000049