(57)【要約】【課題】回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を提供することを目的とする。【解決手段】四辺を有する方形で形成された固体撮像素子１０であって、Ｉ／Ｏ回路部とパッド部とを有する複数のＩ／Ｏセルと辺１０ｂの近傍に配置されるカウンタディジタルメモリ回路１０９とを備え、複数のＩ／Ｏセルは、辺１０ｂの近傍に配置される第１のＩ／Ｏセルと、辺１０ｂと異なる方向の辺１０ａの近傍に配置される第２のＩ／Ｏセルとを有し、第１のＩ／Ｏセルでは、辺１０ｂと略平行に第１のＩ／Ｏ回路と第１のパッド部とが配置され、第２のＩ／Ｏセルでは、辺１０ａから固体撮像素子１０の内部に向かうように、第２のパッド部と第２のＩ／Ｏ回路とがこの順に並んで配置される。【選択図】図１
2012222165.tif 000002
【特許請求の範囲】
【請求項１】
４辺を有する方形で形成された固体撮像素子であって、
Ｉ／Ｏ回路部とパッド部とを有する複数のＩ／Ｏセルと、
第１の辺の近傍に配置されるディジタルメモリ回路とを備え、
前記複数のＩ／Ｏセルは、前記第１の辺の近傍に配置される第１のＩ／Ｏセルと、前記第１の辺と異なる方向の第２の辺の近傍に配置される第２のＩ／Ｏセルとを有し、
前記第１のＩ／Ｏセルでは、前記第１の辺と略平行に第１のＩ／Ｏ回路部と第１のパッド部とが配置され、
前記第２のＩ／Ｏセルでは、前記第２の辺から前記固体撮像素子の内部に向かうように、第２のパッド部と第２のＩ／Ｏ回路部とが順に並んで配置される
固体撮像素子。
【請求項２】
前記第１のＩ／Ｏセルでは、２つの第１のＩ／Ｏ回路部と２つの第１のパッド部とを有し、
２つの前記第１のパッドのうちの一方は、電源パッドであり、２つの前記第１のＩ／Ｏ回路部のうちの一方は、電源パッド用の静電保護回路であり、
２つの前記第１のパッドのうちの他方は、グランドパッドであり、２つの前記第１のＩ／Ｏ回路のうちの他方は、グランドパッド用の静電保護回路であり、
前記電源パッド用の静電保護回路と前記グランドパッド用の静電保護回路とは隣接して配置されている
請求項１に記載の固体撮像素子。
【請求項３】
前記固体撮像素子では、
前記第１のＩ／Ｏ回路部と、前記ディジタルメモリ回路と接続する配線とを有し、
前記第１のパッド部は、前記第１のＩ／Ｏ回路部と前記配線とを介して前記ディジタルメモリ回路と接続されている
請求項１又は２に記載の固体撮像素子。
【請求項４】
前記固体撮像素子では、
前記第１のパッド部と、前記ディジタルメモリ回路とを直接接続する配線を有する
請求項１又は２に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特にＣＭＯＳイメージセンサーなどの固体撮像素子に関する。
【背景技術】
【０００２】
デジタルカメラまたはデジタルビデオカメラ等の撮像装置には、ＣＭＯＳイメージセンサーなど光学像を電気信号に変換する固体撮像素子が搭載されている。
【０００３】
固体撮像素子は、近年、画素数が増大しており、デジタルカメラまたはデジタルビデオカメラ等の撮像装置の高画質化及び高機能化が図られている。それらを実現するために、固体撮像素子では、高速に電気信号に変換した画像データを劣化の少ない状態で、固体撮像素子の外部とインターフェースを取る必要がある。また、デジタルカメラやデジタルビデオカメラ等の撮像装置では、さらなる小型化が求められている。そのため、固体撮像素子のサイズの縮小が望まれている。
【０００４】
そこで、固体撮像素子では、画質及び感度の向上のため、１）固体撮像素子の断面において上端からフォトダイオードまでの距離を短くし、２）固体撮像素子の外部と高速にインターフェースを取れるように構成されている。例えば、１）においては、配線層数を通常のシステムＬＳＩのプロセスよりも少なくし、かつ、配線層及び配線層間の絶縁膜の薄膜化を行うなど固体撮像素子のプロセスにより実現される。また、２）においては、低電圧のトランジスタを用いたディジタル回路で高速に信号電荷を転送する回路も用いることで実現される。
【０００５】
しかし、固体撮像素子では、上記のディジタル回路だけでなくアナログ回路も構成されるため、ディジタル回路に用いられる低電圧とは異なる電圧で動作する回路が混在している。そして、固体撮像素子は、ディジタル回路を有することからもわかるように、高電圧に対して非常にデリケートであるため、静電気による回路の破損を防ぐため静電保護回路が、入出力のパッド近傍や固体撮像素子の各電源、グランド及び信号線の配線間に挿入される（例えば特許文献１）。
【０００６】
次に、この特許文献１に開示される構成を従来技術の構成として具体的に説明する。
【０００７】
図６は、従来の固体撮像素子の構成を示すブロック図である。図６に示す固体撮像素子６００は、走査線６０４と、バイアス線６０５と、データ線６０６と、静電保護回路６０７〜静電保護回路６０９と、定電位線６１０と、画素６１１とを備える。
【０００８】
走査線６０４は、Ｘ方向（図で水平方向）に延在する複数本の配線であり、走査線駆動回路６０２に接続されている。走査線６０４は、走査線駆動回路６０２のオンオフ動作に連動して各画素６１１からの信号を読み出す。また、各走査線６０４は、走査線６０４用の静電保護回路６０８を介して静電保護用の定電位線６１０と接続されている。
【０００９】
データ線６０６は、走査線６０４と交差し、Ｙ方向（図で垂直方向）に延在する複数本の配線であり、読み出し回路６０３に接続されている。また、データ線６０６は、データ線６０６用の静電保護回路６０９を介して静電保護用の定電位線６１０と接続されている。
【００１０】
画素６１１は、走査線６０４及びデータ線６０６と交差する位置に配置されている。換言すると、画素６１１は、図６に示すように、領域６０１においてアレイ状に配置されている。
【００１１】
バイアス線６０５は、所定の定電位が印加され、各画素６１１にバイアスを印加するための線である。また、バイアス線６０５は、バイアス線６０５用の静電保護回路６０７を介して静電保護用の定電位線６１０接続されている。
【００１２】
定電位線６１０は、静電保護用に専用に設けられた配線であり、固体撮像素子周辺部にリング状に配線されている。
【００１３】
静電保護回路６０７〜静電保護回路６０９は、静電気による回路の破損を防ぐため静電保護回路であり、保護素子の一形態である。
【００１４】
以上のように、固体撮像素子６００は、静電保護用の定電位線６１０を専用に設けることにより、静電破壊を防止する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−３０２０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の構成では、以下に示す課題がある。
【００１７】
すなわち、従来の固体撮像素子では、図６に示すように静電保護回路と、専用の静電保護用の定電位線とを備えるため、静電保護回路を配置していない箇所にも静電保護用の定電位線を配線する必要がある。それにより、固体撮像素子サイズが増大してしまうという課題がある。
【００１８】
また、従来の固体撮像素子では、高速に信号（画像データ）を固体撮像素子の外部に出力するために、固体撮像素子内のアナログ回路に比べて電源電圧が低いトランジスタを用いたディジタル回路を備える。それにより、高速動作は可能となるものの、静電保護回路の能力を低下させてしまうという課題がある。これは、固体撮像素子が、ディジタル回路を備えることで、ディジタル回路を接続するための配線を固体撮像素子内に引き回す必要があり配線長が長くなってしまい固体撮像素子の配線層の配線抵抗増大をまねいてしまうからである。
【００１９】
この課題に対しては、配線抵抗の低抵抗化を図ることで静電保護回路の能力を強化すればよいとも考えられる。しかし、例えば静電保護回路間の距離を短くするとパッド間隔を確保することが困難となり、リードフレームからのリード配線の難易度が増大してしまう。それにより、実装においてパッケージのサイズ縮小を図るのが困難となってしまう。
【００２０】
また、従来の固体撮像素子では、配線層の薄膜化により配線層のシート抵抗が増大している。そのため、固体撮像素子内に高速動作のための配線を引きまわすと、電源電圧の低下がより顕著になってしまうという問題もある。さらに、従来の固体撮像素子では、配線層間の絶縁膜の薄膜化を行っているので、固体撮像素子内に高速動作のための配線を引きまわすと、配線層間の寄生容量増大が懸念される。つまり、配線層の薄膜化と配線層間の絶縁膜の薄膜化は、いずれも回路の高速動作の妨げとなっているという課題もある。
【００２１】
本発明は、上述の事情を鑑みてなされたもので、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明の一形態における固体撮像素子は、４辺を有する方形で形成された固体撮像素子であって、Ｉ／Ｏ回路部とパッド部とを有する複数のＩ／Ｏセルと、第１の辺の近傍に配置されるディジタルメモリ回路とを備え、前記複数のＩ／Ｏセルは、前記第１の辺の近傍に配置される第１のＩ／Ｏセルと、前記第１の辺と異なる方向の第２の辺の近傍に配置される第２のＩ／Ｏセルとを有し、前記第１のＩ／Ｏセルでは、前記第１の辺と略平行に第１のＩ／Ｏ回路部と第１のパッド部とが配置され、前記第２のＩ／Ｏセルでは、前記第２の辺から前記固体撮像素子の内部に向かうように、第２のパッド部と第２のＩ／Ｏ回路部とが順に並んで配置される。
【００２３】
この構成により、固体撮像素子の端部から内部回路であるディジタルメモリ回路までの距離を短くすることができる。それにより、固体撮像素子の回路の高速動作を実現しつつ、固体撮像素子のサイズの削減を図ることができる。
【００２４】
ここで、好ましくは、前記第１のＩ／Ｏセルでは、２つの第１のＩ／Ｏ回路部と２つの第１のパッド部とを有し、２つの前記第１のパッドのうちの一方は、電源パッドであり、２つの前記第１のＩ／Ｏ回路部のうちの一方は、電源パッド用の静電保護回路であり、２つの前記第１のパッドのうちの他方は、グランドパッドであり、２つの前記第１のＩ／Ｏ回路のうちの他方は、グランドパッド用の静電保護回路であり、前記電源パッド用の静電保護回路と前記グランドパッド用の静電保護回路とは隣接して配置されている。
【００２５】
この構成により、電源パッドに接続される静電保護素子とグランドパッドに接続される静電保護素子との間を接続する配線を短くすることができる。それにより、静電保護素子間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。
【００２６】
また、前記固体撮像素子では、前記第１のＩ／Ｏ回路部と、前記ディジタルメモリ回路と接続する配線とを有し、前記第１のパッド部は、前記第１のＩ／Ｏ回路部と前記配線とを介して前記ディジタルメモリ回路と接続されているとしてもよい。
【００２７】
また、前記固体撮像素子では、前記第１のパッド部と、前記ディジタルメモリ回路とを直接接続する配線を有するとしてもよい。
【００２８】
この構成により、電源パッドからディジタルメモリ回路の電源線までの距離、及び、グランドパッドからディジタルメモリ回路のグランド線までの距離を短くすることができる。それにより配線抵抗による電圧降下を防止することができるので、ディジタルメモリ回路を高速に動作させることができる。つまり、回路の高速動作にさらなる効果を奏する。
【発明の効果】
【００２９】
本発明によれば、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１に係る固体撮像素子の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る保護素子の一例を示した図である。
【図３】本発明の実施の形態１に係る別の保護素子の一例を示した図である。
【図４】本発明の実施の形態１に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。
【図５】本発明の実施の形態２に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。
【図６】従来の固体撮像素子の構成を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態について図面を用いて説明する。なお、以下に説明する本実施の形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施の形態で説明される構成の全てが本発明の解決手段として必要であるとは限らない。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１に係る固体撮像素子の構成を示すブロック図である。
【００３３】
図１に示す固体撮像素子１０は、複数のＩ／Ｏセル（Ｉ／Ｏセル１１〜Ｉ／Ｏセル１３）と、画素アレイ領域１０５と、垂直走査回路１０６と、列アンプ１０７と、カラムＡＤＣ１０８と、カウンタディジタルメモリ回路１０９と、タイミング生成回路１１０と、グランド幹線１１１と、電源幹線１１２とを備える。ここで、固体撮像素子１０は、四辺を有する方形で形成されており、以下では、図中の左右の辺を辺１０ａ、図中の上下の辺を辺１０ｂと呼ぶことにする。なお、辺１０ｂは、本発明の第１の辺に相当し、辺１０ａは、本発明の第２の辺に相当する。
【００３４】
画素アレイ領域１０５は、固体撮像素子１０の中央付近に形成されており、画素アレイ領域１０５には、画素が二次元状に配置されている。
【００３５】
垂直走査回路１０６は、画素アレイ領域１０５内の画素の行を選択する。
【００３６】
列アンプ１０７は、画素アレイ領域１０５の周辺、かつ、固体撮像素子１０の上下の辺１０ｂの方向に同一の機能で対称に配置されている。列アンプ１０７は、垂直走査回路１０６により選択された行の各画素の信号を増幅して、カラムＡＤＣ１０８に出力する。
【００３７】
カラムＡＤＣ１０８は、画素アレイ領域１０５の周辺、かつ、固体撮像素子１０の上下の辺１０ｂの方向に同一の機能で対称に配置されている。カラムＡＤＣ１０８は、列アンプ１０７より入力された信号をディジタル信号に変換し、カウンタディジタルメモリ回路１０９に出力する。
【００３８】
カウンタディジタルメモリ回路１０９は、本発明のディジタルメモリ回路であって第１の辺（辺１０ｂ）の近傍に配置される。具体的には、カウンタディジタルメモリ回路１０９は、画素アレイ領域１０５の周辺、かつ、固体撮像素子の上下辺の方向、すなわち辺１０ｂの近傍に同一の機能で対称に配置される。カウンタディジタルメモリ回路１０９は、カラムＡＤＣ１０８により入力されたディジタル信号を、Ｉ／Ｏセル１３を介して、固体撮像素子１０の外部に出力する。
【００３９】
このように、列アンプ１０７、カラムＡＤＣ１０８及びカウンタディジタルメモリ回路１０９はそれぞれ画素アレイ領域１０５を挟んで上下対称に同じ機能のブロックが配置されている。これは、上下に配置された列アンプ１０７、カラムＡＤＣ及びカウンタディジタルメモリ回路１０９が同じタイミングで動作する必要があるからである。
【００４０】
タイミング生成回路１１０は、各周辺回路の動作すなわち垂直走査回路１０６、列アンプ１０７、カラムＡＤＣ１０８、及びカウンタディジタルメモリ回路１０９の動作のタイミングを制御している。
【００４１】
Ｉ／Ｏセル１１〜Ｉ／Ｏセル１３は、列状に配置されたパッド部とＩ／Ｏ回路部とを備え、固体撮像素子１０と外部とのインターフェース機能を有する。
【００４２】
具体的には、Ｉ／Ｏセル１１は、第１の辺（辺１０ｂ）の近傍に配置され、第１の辺（辺１０ｂ）と略平行に第１のＩ／Ｏ回路部と第１のパッド部とが配置される。具体的には、Ｉ／Ｏセル１１は、固体撮像素子の上下の辺１０ｂの近傍に複数配置されている。また、Ｉ／Ｏセル１１はそれぞれ、列状に配置された電源パッド１０１と静電保護素子１０２とを有し、その長手方向が固体撮像素子１０の上下の辺１０ｂと平行になるよう配置されている。つまり、Ｉ／Ｏセル１１はそれぞれ、辺１０ｂの近傍に複数配置されており、電源パッド１０１と静電保護素子１０２とが辺１０ｂと略平行に配置されている。なお、静電保護素子１０２は、Ｉ／Ｏ回路部の一形態である。
【００４３】
電源パッド１０１は、リードフレームなどパッケージからの配線と、固体撮像素子１０とのインターフェースをとり、カウンタディジタルメモリ回路１０９に電源を供給するためのパッドである。また、電源パッド１０１は静電保護素子１０２と接続されている。静電保護素子１０２は、第２金属配線層を用いて形成される電源配線１１３でカウンタディジタルメモリ回路１０９内に設置されている電源幹線１１２と接続されている。このように、電源パッド１０１は、静電保護素子１０２を介して、電源幹線１１２と接続されている。
【００４４】
また、Ｉ／Ｏセル１２は、第１の辺（辺１０ｂ）の近傍に配置され、第１の辺（辺１０ｂ）と略平行に第１のＩ／Ｏ回路部と第１のパッド部とが配置される。具体的には、Ｉ／Ｏセル１２は、固体撮像素子の上下の辺１０ｂの近傍に複数配置されている。また、Ｉ／Ｏセル１２はそれぞれ、列状に配置されたグランドパッド１０３と静電保護素子１０４とを有し、そのグランドパッド１０３及び静電保護素子１０４の並び方向（長手方向）が固体撮像素子の上下の辺１０ｂと平行になるように配置されている。つまり、Ｉ／Ｏセル１２はそれぞれ、辺１０ｂの近傍に複数配置されており、グランドパッド１０３と静電保護素子１０４とが辺１０ｂと平行に配置されている。
【００４５】
グランドパッド１０３は、リードフレームなどパッケージからの配線と、固体撮像素子１０とのインターフェースをとり、カウンタディジタルメモリ回路１０９にグランド電位を供給するためのパッドである。また、グランドパッド１０３は、静電保護素子１０４と接続されている。静電保護素子１０４は、第１金属配線層を用いて形成されるグランド配線１１４でカウンタディジタルメモリ回路１０９内に設置されているグランド幹線１１１と接続されている。このように、グランドパッド１０３は、静電保護素子１０４を介して、グランド幹線１１１と接続されている。
【００４６】
一方、Ｉ／Ｏセル１３は、第１の辺（辺１０ｂ）と異なる方向の第２の辺（辺１０ａ）の近傍に配置され、第２の辺（辺１０ａ）から固体撮像素子の内部に向かうように、第２のパッド部と第２のＩ／Ｏ回路部とがこの順に並んで配置される。具体的には、Ｉ／Ｏセル１３は、固体撮像素子の左右の辺１０ａの近傍に複数配置されている。また、Ｉ／Ｏセル１３はそれぞれ、列状に配置されたＩ／Ｏパッド１１５とＩ／Ｏ回路１１６とを有し、そのＩ／Ｏパッド１１５及びＩ／Ｏ回路１１６の並び方向（長手方向）が固体撮像素子の上下の辺１０ｂと平行になるように配置されている。つまり、Ｉ／Ｏセル１３はそれぞれ、辺１０ａの近傍に複数配置されており、Ｉ／Ｏパッド１１５及びＩ／Ｏ回路１１６が辺１０ｂと平行になるように配置されている。Ｉ／Ｏセル１３では、Ｉ／Ｏパッド１１５が辺１０ａの端部方向に配置され、Ｉ／Ｏ回路１１６は、Ｉ／Ｏパッド１１５よりも固体撮像素子１０の中心方向に向かう方向に配置される。
【００４７】
これは、仮に固体撮像素子１０の上辺または下辺（辺１０ｂ）の近傍にＩ／Ｏセル１３が配置されるとすると、上下対称に配置された周辺回路への配線の引き回しが必要となり、上辺または下辺（辺１０ｂ）の近傍のＩ／Ｏセル１３に、外部からの信号として制御信号を入力すると、上下対称に配置された周辺回路へ供給される信号にタイミング差が発生してしまうからである。つまり、上下対称に配置された周辺回路に供給される信号にタイミング差が発生してしまうのを防止するため、固体撮像素子１０の左辺または右辺（辺１０ａ）の近傍にＩ／Ｏセル１３を配置する。
【００４８】
また、仮に固体撮像素子１０の上辺または下辺（辺１０ｂ）の近傍にＩ／Ｏセル１３が配置されるとすると、上下対称に配置された周辺回路への配線の引き回しが必要となる。この場合でも、Ｉ／Ｏセル１３は、上下対称に配置されたカウンタディジタルメモリ回路１０９から読み出された出力信号を出力する場合、上下対称に配置された周辺回路から読み出された出力信号に出力タイミング差が発生してしまう。このことからも、上下対称に配置されたカウンタディジタルメモリ回路１０９から読み出された出力信号にタイミング差が発生してしまうのを防止するため、固体撮像素子１０の左辺または右辺（辺１０ａ）の近傍にＩ／Ｏセル１３を配置する。
【００４９】
そして、Ｉ／Ｏセル１３では、カウンタディジタルメモリ回路１０９に近い方にＩ／Ｏ回路１１６が配置され、Ｉ／Ｏパッド１１５が辺１０ａの端部に近い方に配置される。換言すると、Ｉ／Ｏセル１３では、Ｉ／Ｏパッド１１５が辺１０ａの端部方向に配置され、Ｉ／Ｏ回路１１６は、Ｉ／Ｏパッド１１５よりも固体撮像素子１０の中心方向に向かう方向に配置される。
【００５０】
上記のようにＩ／Ｏセル１３は配置されるため、カウンタディジタルメモリ回路１０９が配置されている側の辺部すなわち、辺１０ｂの近傍に配置されるＩ／Ｏセルの総数は少なくなる。それにより、辺１０ｂの近傍に配置されるＩ／Ｏセル１１とＩ／Ｏセル１２とは列状に配置されたパッド部とＩ／Ｏ回路部との並び方向（長手方向）が固体撮像素子１０の上下の辺１０ｂと平行になるように配置することができる。具体的には、Ｉ／Ｏセル１１では、電源パッド１０１と、静電保護素子１０２とが、固体撮像素子１０の辺１０ｂと平行に（沿った方向に）なるように配置することができる。また、Ｉ／Ｏセル１２では、グランドパッド１０３と静電保護素子１０４とが固体撮像素子１０の辺１０ｂに平行に（沿った方向に）なるように配置することができる。
【００５１】
このように、電源パッド１０１及び静電保護素子１０２、並びに、グランドパッド１０３及び静電保護素子１０４を、固体撮像素子１０の上下の辺１０ｂに沿った方向に配置する構成により、固体撮像素子１０の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子１０のサイズの削減を図ることができる。それとともに、電源パッド１０１間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も奏する。
【００５２】
以上のように、固体撮像素子１０は構成されている。
【００５３】
次に、図２、図３及び図４を用いて、電源パッド１０１及びグランドパッド１０３からの配線並びに静電保護素子１０２及び静電保護素子１０４の構成の一例について説明する。
【００５４】
図２は、本発明の実施の形態１に係る保護素子の一例を示した図である。図３は、本発明の実施の形態１に係る別の保護素子の一例を示した図である。図４は、本発明の実施の形態１に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。
【００５５】
図２には、電源パッド１０１に接続される静電保護素子１０２の一例として、Ｎチャネルのトランジスタ３０１が示されている。図３に示すＮチャネルのトランジスタ３０１は、電源パッド１０１とドレイン接続され、固体撮像素子１０の内部すなわちカウンタディジタルメモリ回路１０９内に設置されている電源幹線１１２へ接続されている。また、そのゲートはグランドへ接続されており、ソースは電源（電源幹線１１２）へ接続されている。
【００５６】
図３には、グランドパッド１０３に接続される静電保護素子１０４の一例Ｎチャネルのトランジスタ４０１が示されている。図４に示すＮチャネルのトランジスタ４０１は、グランドパッド１０３とソース接続され、固体撮像素子１０の内部すなわちカウンタディジタルメモリ回路１０９内に設置されているグランド幹線１１１へ接続されている。また、そのゲート及びドレインはグランドへ接続されている。
【００５７】
続いて、図４を用いて、電源パッド１０１と、グランドパッド１０３とからの配線構成について説明する。
【００５８】
図４に示すように、例えば、電源パッド１０１は、第３金属配線層を用いて形成された電源配線２０１を介して、第１の金属配線層を用いて形成された配線２０３と接続されている。それにより、電源パッド１０１は、図２に示すトランジスタ３０１（静電保護素子１０２）のソース及びドレイン（図で３０１ＳＤ）に接続される。また、トランジスタ３０１（静電保護素子１０２）のソースは、第２金属配線層を用いて形成された電源配線１１３を介して、固体撮像素子１０内部すなわちカウンタディジタルメモリ回路１０９内の電源幹線１１２と接続されている。
【００５９】
また、例えば、グランドパッド１０３は、第３金属配線層を用いて形成されたグランド配線２０６を介して、図３に示すトランジスタ４０１（静電保護素子１０４）のソース及びドレイン（図で４０１ＳＤ）に接続される。また、グランドパッド１０３は、第３金属配線層を用いて形成されたグランド配線２０６を介して、第１の金属配線層を用いて形成された配線２０４と接続されている。配線２０４は、図３に示すトランジスタ４０１（静電保護素子１０４）のゲート（図で４０１Ｇ）、及び、トランジスタ３０１（静電保護素子１０２）のゲート（図で３０１Ｇ）に接続されている。
【００６０】
また、トランジスタ４０１（静電保護素子１０４）のドレインは、第２金属配線層を用いて形成されたグランド配線１１４を介して、固体撮像素子１０内部すなわちカウンタディジタルメモリ回路１０９内のグランド幹線１１１へ接続されている。
【００６１】
このように、トランジスタ３０１（静電保護素子１０２）とトランジスタ４０１（静電保護素子１０４）とは隣接して配置される。トランジスタ３０１（静電保護素子１０２）には、電源（電源幹線１１２）と接続され、トランジスタ４０１（静電保護素子１０４）には、グランド（グランド幹線１１１）と接続される。また、電源パッド１０１とグランドパッド１０３とは、静電保護素子１０２と静電保護素子１０４とを挟んで固体撮像素子１０の上下の辺１０ｂに沿った方向へ両側に配置されている。
【００６２】
以上、本実施の形態によれば、電源パッド１０１に接続される静電保護素子１０２とグランドパッド１０３に接続される静電保護素子１０４との間を接続する配線を短くすることができる。それにより、静電保護素子１０２と静電保護素子１０４との間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。
【００６３】
また、本実施の形態によれば、電源パッド１０１及び静電保護素子１０２、並びに、グランドパッド１０３及び静電保護素子１０４を、固体撮像素子１０の上下の辺１０ｂに沿った方向に配置することにより、固体撮像素子１０の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子１０のサイズの削減を図ることができる。さらに、電源パッド１０１間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も奏する。
【００６４】
（実施の形態２）
実施の形態１では、電源配線１１３とグランド配線１１４とは、それぞれ、静電保護素子１０２と静電保護素子１０４とに接続されているとして説明したが、それに限らない。電源配線５１３とグランド配線５１４とがそれぞれ、電源パッド１０１とグランドパッド１０３とに直接接続されているとしてもよい。以下、その場合について図５を用いて説明する。
【００６５】
図５は、本発明の実施の形態２に係る固体撮像素子のパッド部からの配線の構成を詳細に説明するための図である。
【００６６】
図５に示すように、例えば電源パッド１０１は、第３金属配線層を用いて形成された電源配線２０１を介して、第１の金属配線層を用いて形成された配線２０３と接続されている。それにより、電源パッド１０１は、図２に示すトランジスタ３０１（静電保護素子１０２）のソース及びドレイン（図で、３０１ＳＤ）に接続される。また、電源パッド１０１は、第２金属配線層を用いて形成された電源配線５１３を介して、固体撮像素子１０内部すなわちカウンタディジタルメモリ回路１０９内の電源幹線１１２と接続されている。このように、電源パッド１０１は、トランジスタ３０１のソース及びドレインを介してではなく、直接、カウンタディジタルメモリ回路１０９内の電源幹線１１２と接続されている。
【００６７】
また、グランドパッド１０３は、第３金属配線層を用いて形成されたグランド配線２０６を介して、図３に示すトランジスタ４０１（静電保護素子１０４）のソース及びドレイン（図で４０１ＳＤ）に接続される。また、グランドパッド１０３は、第３金属配線層を用いて形成されたグランド配線２０６を介して、第１の金属配線層を用いて形成された配線２０４と接続されている。配線２０４は、図３に示すトランジスタ４０１（静電保護素子１０４）のゲート（図で４０１Ｇ）及び、トランジスタ３０１（静電保護素子１０２）のゲート（図で３０１Ｇ）に接続されている。このように、グランドパッド１０３は、トランジスタ４０１のゲート及びソースを介してではなく、直接、カウンタディジタルメモリ回路１０９内のグランド幹線１１１と接続されている。
【００６８】
以上、本実施の形態によれば、電源パッド１０１から電源配線５１３を、また、グランドパッド１０３からグランド配線５１４を直接配線する。この構成により、電源パッド１０１からカウンタディジタルメモリ回路の電源幹線１１２までの距離、及び、グランドパッド１０３からカウンタディジタルメモリ回路のグランド幹線１１１までの距離を短くすることができる。それにより配線抵抗による電圧降下を防止することができるので、カウンタディジタルメモリ回路１０９を高速に動作させることができるという効果を奏する。また、この構成により、電源パッド１０１に接続される静電保護素子１０２とグランドパッド１０３に接続される静電保護素子１０４との間を接続する配線を短くすることができる。それにより、静電保護素子１０２と静電保護素子１０４との間の配線の抵抗を抑えることができ、静電保護能力の低下を防止することが可能である。
【００６９】
また、本実施の形態によれば、電源パッド１０１及び静電保護素子１０２、並びに、グランドパッド１０３及び静電保護素子１０４を、固体撮像素子１０の上下の辺１０ｂに沿った方向に配置することにより、固体撮像素子１０の端部から内部回路までの距離を短くすることができる。それにより、固体撮像素子１０のサイズの削減を図ることができる。
【００７０】
さらに、電源パッド１０１間及びグランドパッド間のピッチを確保することができるので、組立の容易化向上をさせパッケージサイズの縮小の効果も期待できる。
【００７１】
以上、本発明によれば、回路の高速動作を実現しつつ、サイズの削減と、静電保護回路の能力低下の抑制とを可能とした固体撮像素子を実現することができる。
【００７２】
以上、本発明の固体撮像素子について、本実施の形態について説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態など、本発明の新規事項及び効果から逸脱しない多くの変形が可能であり、本発明内に含まれる多くの変形が存在し、それらは本発明の範囲内に含まれる。
【００７３】
例えば、Ｉ／Ｏセル、固体撮像素子の回路構成、動作も本実施の形態で説明したものに限定されず、種々の変形実施が可能である。
【００７４】
また、本発明は、固体撮像素子に限らず、本発明の固体撮像素子を構成するためのレイアウト方法にも適用することができる。
【産業上の利用可能性】
【００７５】
本発明は、固体撮像素子に利用でき、例えばデジタルカメラ、デジタルビデオカメラ等のＣＭＯＳイメージセンサーなどの撮像装置、特に高解像度、高速動作及び省デバイスサイズが要求されるデジタルスチルカメラやデジタルビデオカメラなどのカメラ装置において用いられる固体撮像素子に利用することができる。
【符号の説明】
【００７６】
１０、６００  固体撮像素子
１０ａ、１０ｂ  辺
１１、１２、１３  Ｉ／Ｏセル
１０１  電源パッド
１０２、１０４  静電保護素子
１０３  グランドパッド
１０５  画素アレイ領域
１０６  垂直走査回路
１０７  列アンプ
１０８  カラムＡＤＣ
１０９  カウンタディジタルメモリ回路
１１０  タイミング生成回路
１１１  グランド幹線
１１２  電源幹線
１１３、２０１、５１３  電源配線
１１４、２０６、５１４  グランド配線
１１５  Ｉ／Ｏパッド
１１６  Ｉ／Ｏ回路
２０３、２０４  配線
３０１、４０１  トランジスタ
６０１  領域
６０２  走査線駆動回路
６０３  回路
６０４  走査線
６０５  バイアス線
６０６  データ線
６０７、６０８、６０９  静電保護回路
６１０  定電位線
６１１  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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