(57)【要約】【課題】漏洩電流発生を最小化すると同時にオン電流（Ｏｎ  ｃｕｒｒｅｎｔ）を増加させ得る二重ゲート電極構造を含む半導体装置及びその製造方法が提供される。【解決手段】本発明による半導体装置は、基板に配置されるゲート電極と、前記ゲート電極の両端に各々隣接するように前記基板に配置される第１不純物注入領域及び第２不純物注入領域と、前記第１不純物注入領域と前記第２不純物注入領域との間に配置されるチャンネル領域を含み、前記ゲート電極は前記第１不純物注入領域に隣接する第１サブゲート電極と前記第２不純物注入領域に隣接する第２サブゲート電極と、を含み、前記第１サブゲート電極と前記第２サブゲート電極とは前記チャンネル領域の上に配置される。この半導体装置では１つのチャンネル領域が２つのサブゲートによって独立的に制御されて漏洩電流発生を最小化できる。【選択図】図３Ａ
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【特許請求の範囲】
【請求項１】
互いに離隔されてその間に第１チャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板と、
前記第１及び第２ソース／ドレーン領域の間の前記第１チャンネル領域の上の制御ゲート構造と、を含み、
前記制御ゲート構造は、
前記第１ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第１ゲート電極と、
前記第２ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第２ゲート電極と、を含み、
前記第１及び第２ゲート電極は電気的に絶縁されることを特徴とする半導体装置。
【請求項２】
前記チャンネル領域の上の前記第１ゲート電極の少なくとも一部分は前記第２ソース／ドレーン領域から離隔され、前記第１チャンネル領域の上の前記第２ゲート電極の少なくとも一部分は前記第１ソース／ドレーン領域から離隔されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御ゲート構造は前記第１ゲート電極と前記第１チャンネル領域との間、そして前記第２ゲート電極と前記第１チャンネル領域との間にゲート絶縁膜構造を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜構造は、
前記第１ゲート電極と前記第１チャンネル領域との間の第１ゲート絶縁膜と、
前記第２ゲート電極と前記第１チャンネル領域との間の第２ゲート絶縁膜と、を含み、
前記第１及び第２ゲート絶縁膜の中で少なくとも１つは前記第１及び第２ゲート電極の間へ延長されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は互いに離隔されてその間に第２チャンネル領域を定義する第３及び第４ソース／ドレーン領域及び前記第１及び第２チャンネル領域を分離する絶縁膜をさらに含み、
前記第１及び第２ゲート電極は前記第１チャンネル領域から前記第２チャンネル領域に前記絶縁膜を横切って延長されることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体基板は前記第１ソース／ドレーン領域と離隔されて前記第１ソース／ドレーン領域との間に第２チャンネル領域を提供する第３ソース／ドレーン領域をさらに含み、
前記半導体装置は、前記第１及び第３ソース／ドレーン領域の間の前記第２チャンネル領域の上の第２制御ゲート構造をさらに含み、
前記第２制御ゲート構造は、
前記第１ソース／ドレーン領域に隣接する前記第２チャンネル領域の上の第３ゲート電極と、
前記第３ソース／ドレーン領域に隣接する前記第２チャンネル領域の上の第４ゲート電極と、を含み、
前記第３及び第４ゲート電極は電気的に絶縁されることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１ソース／ドレーン領域に連結されたビットラインと、
前記第２ソース／ドレーン領域に連結されたデータ格納要素と、をさらに含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２ソース／ドレーン領域及び前記第１チャンネル領域は前記半導体基板の平らな表面の上に提供されることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体基板はその表面にトレンチを含み、前記第１及び第２ゲート電極は前記トレンチの側壁に隣接するように配置され、前記第２ゲート電極は前記第１ゲート電極と前記半導体基板の表面との間に配置されることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２ソース／ドレーン領域は前記トレンチの両側面の上の前記半導体基板の表面に配置され、前記第２ゲート電極は前記第１及び第２ソース／ドレーン領域の一部分の間に配置し、前記第１ゲート電極は前記第１ソース／ドレーン領域の一部分に隣接するように配置され、前記第１ゲート電極は前記第２ソース／ドレーン電極から離隔されるように配置されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板内へ延長される前記第１ソース／ドレーン領域の深さは前記半導体基板内へ延長される第２ソース／ドレーン領域の深さより深いことを特徴とすることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記トレンチは第１及び第２側壁とその間の底面を含み、前記第１ソース／ドレーン領域は前記トレンチの底面に隣接し、前記第２ソース／ドレーン領域は前記第１側壁に隣接し、前記第１及び第２ゲート電極各々の部分は前記第１及び第２ソース／ドレーン領域の間で前記第１側壁に沿って前記トレンチ内に位置することを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記半導体基板は前記トレンチの前記第２側壁に隣接し、前記第１ソース／ドレーン領域から離隔された第３ソース／ドレーン領域を含み、前記第１及び第３ソース／ドレーン領域はその間の第２チャンネル領域を定義し、
前記半導体基板は互いに離隔された前記第１及び第３ソース／ドレーン領域の間の前記第２チャンネル領域の上の前記トレンチ内の第２制御ゲート構造を含み、
前記第２制御ゲート構造は、
前記第１ソース／ドレーン領域に隣接する前記第２チャンネル領域の上の第３ゲート電極と、
前記第３ソース／ドレーン領域に隣接する前記第２チャンネル領域の上の第４ゲート電極と、を含み、
前記第３及び第４ゲート電極は電気的に絶縁されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１ソース／ドレーン領域に連結され、前記第１及び第３ゲート電極の間、そして前記第２及び第４ゲート電極の間の前記トレンチを通じて延長されたビットラインコンタクトと、
前記ビットラインコンタクトを通じて前記第１ソース／ドレーン領域に電気的に連結されるビットラインと、
前記第２ソース／ドレーン領域に連結される第１データ格納要素と、
前記第３ソース／ドレーン領域に連結される第２データ格納要素と、をさらに含む請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２ソース／ドレーン領域の中で少なくとも１つは前記半導体基板の表面に平行な方向に約５〜２０ｎｍの幅を有することを特徴とする請求項９〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第２ソース／ドレーン領域は前記半導体基板の表面に平行な方向に第１幅を有し、
前記半導体装置は、前記第２ソース／ドレーン領域の上に、前記第２ソース／ドレーン領域に電気的に連結される導電パッドをさらに含み、
前記導電パッドは前記半導体基板の表面に平行な方向に第２幅を有し、
前記第２幅は前記第１幅より大きいことを特徴とする請求項９〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１及び第２ゲート電極に電気的に連結されるコントローラをさらに含み、
前記コントローラは前記第１及び第２ゲート電極へ各々異なる第１及び第２電圧を印加して前記第１及び第２ソース／ドレーン領域の間の前記第１チャンネル領域を通じる電流の流れを遮断することを特徴とする請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記第２電圧は前記第１電圧より大きいことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１電圧は前記半導体装置の接地電圧より小さくて前記第２電圧は前記半導体装置の接地電圧より大きいことを特徴とする請求項１７または請求項１８に記載の半導体装置。
【請求項２０】
互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板、前記チャンネル領域の上の制御ゲート構造、及び前記第２ソース／ドレーン領域に電気的に連結されるデータ格納キャパシターを含む半導体メモリ装置の動作方法において、
書込み／読出し電圧を前記チャンネル領域にまたがる前記制御ゲート構造へ印加して前記第１及び第２ソース／ドレーン領域の間に前記チャンネル領域を通じて電流が流れるようにする段階と、
前記書込み／読出し電圧を印加する間に、前記第１ソース／ドレーン領域、前記チャンネル領域、及び前記第２ソース／ドレーン領域を通じて前記データ格納キャパシターへ書込み信号を印加して前記データ格納キャパシターをチャージ／ディスチャージすることによって前記データ格納キャパシターにデータ値を書き込む段階と、
前記書込み信号を印加した後に、前記チャンネル領域に隣接する前記制御ゲート構造の他の部分へ異なる第１及び第２スタンバイ電圧を印加することによって前記データ格納キャパシターのデータ値を維持する段階と、を含む半導体メモリ装置の動作方法。
【請求項２１】
前記異なる第１及び第２スタンバイ電圧を印加する段階は、前記第１ソース／ドレーン領域に隣接する前記制御ゲート構造の一部分へ第１スタンバイ電圧を印加する段階と、前記第２ソース／ドレーン領域に隣接する前記制御ゲート構造の一部分へ第２スタンバイ電圧を印加する段階と、を含むことを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２２】
前記第２スタンバイ電圧は前記第１スタンバイ電圧と前記書込み／読出し電圧との間の電圧であることを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
【請求項２３】
前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極と前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極とを含み、前記異なる第１及び第２スタンバイ電圧を印加する段階は前記第１ソース／ドレーン領域に隣接する前記第１ゲート電極へ第１スタンバイ電圧を印加する段階と、前記第２ソース／ドレーン領域に隣接する前記第２ゲート電極へ前記第２スタンバイ電圧を印加する段階と、を含むことを特徴とする請求項２０〜２２のいずれか一項に記載の半導体メモリ装置の動作方法。
【請求項２４】
前記異なる第１及び第２スタンバイ電圧を印加する段階の後に、前記チャンネル領域にまたがる前記制御ゲート構造へ前記書込み／読出し電圧を印加して前記第１及び第２ソース／ドレーン領域の間の前記チャンネル領域を通じて電流を流れるようにする段階と、
前記書込み／読出し電圧を印加する間に、前記データ格納キャパシターのデータ値を読み出す段階とを含むことを特徴とする請求項２０〜２３のいずれか一項に記載の半導体メモリ装置の動作方法。
【請求項２５】
互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板と、
前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域の上の制御ゲート構造と、
前記第２ソース／ドレーン領域に電気的に連結されたデータ格納キャパシターと、
前記第１及び第２ソース／ドレーン領域に連結されたコントローラと、を含み、
前記コントローラは、前記チャンネル領域にまたがる前記制御ゲート構造へ書込み／読出し電圧を印加し、前記書込み／読出し電圧を印加する間に、前記第１ソース／ドレーン領域、前記チャンネル領域、及び前記第２ソース／ドレーン領域を通じて前記データ格納キャパシターへ書込み信号を印加して前記データ格納キャパシターをチャージ／ディスチャージすることによって、前記データ格納キャパシターにデータ値を書き込み、前記書込み信号を印加した後に、前記チャンネル領域に隣接する前記制御ゲート構造の他の部分へ互いに異なる第１及び第２スタンバイ電圧を印加することによって前記データ格納キャパシターの前記データ値を維持することを特徴とする半導体メモリ装置。
【請求項２６】
前記コントローラは前記第１ソース／ドレーン領域に隣接する前記制御ゲート構造の一部分へ前記第１スタンバイ電圧を印加し、前記第２ソース／ドレーン領域に隣接する前記制御ゲート構造の一部分へ前記第２スタンバイ電圧を印加することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
前記第２スタンバイ電圧は前記第１スタンバイ電圧と前記書込み／読出し電圧との間であることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極と前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極とを含み、前記コントローラは前記第１ソース／ドレーン領域に隣接する前記第１ゲート電極へ前記第１スタンバイ電圧を印加し、前記第２ソース／ドレーン領域に隣接する前記第２ゲート電極へ第２スタンバイ電圧を印加することを特徴とする請求項２５〜２７のいずれか一項に記載の半導体メモリ装置。
【請求項２９】
前記コントローラは前記異なる第１及び第２スタンバイ電圧を印加した後に、前記チャンネル領域にまたがる前記制御ゲート構造へ前記書込み／読出し電圧を印加して前記第１及び第２ソース／ドレーン領域の間の前記チャンネル領域を通じて電流を流れるようにし、前記書込み／読出し電圧を印加する間に前記データ格納キャパシターのデータ値を読み出すことを特徴とする請求項２５〜２８のいずれか一項に記載の半導体メモリ装置。
【請求項３０】
半導体基板に互いに離隔された第１及び第２ソース／ドレーン領域を形成して前記第１及び第２ソース／ドレーン領域の間にチャンネル領域を定義する段階と、
前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域の上に制御ゲート構造を形成する段階と、を含み、
前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上に第１ゲート電極と前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上に第２ゲート電極とを含み、前記第１及び第２ゲート電極は電気的に絶縁されることを特徴とする半導体装置の製造方法。
【請求項３１】
前記制御ゲート構造を形成する段階は、前記第１及び第２ソース／ドレーン領域を形成する段階の前に進行され、前記第１及び第２ソース／ドレーン領域を形成する段階は、前記制御ゲート構造をドーピングマスクとして利用して前記制御ゲート電極構造の両側面の上に前記第１及び第２ソース／ドレーン領域をドーピングする段階を含むことを特徴とする請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記制御ゲート構造を形成する段階の前に、前記半導体基板にトレンチを形成する段階を含み、
前記制御ゲート構造を形成する段階は前記トレンチの片側に前記第１及び第２ゲート電極を形成する段階を含むことを特徴とする請求項３０または請求項３１に記載の半導体装置の製造方法。
【請求項３３】
互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板と、
前記第１及び第２ソース／ドレーン領域の間の前記チャンネル領域の上の制御ゲート構造と、を含み、
前記チャンネル領域を含む前記半導体基板の表面は実質的に平らであり、
前記制御ゲート構造は、
前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極と、
前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極と、を含み、
前記第１及び第２ゲート電極は電気的に絶縁されることを特徴とする半導体装置。
【請求項３４】
前記チャンネル領域の上の前記第１ゲート電極の少なくとも一部分は前記第２ソース／ドレーン領域から離隔され、前記チャンネル領域の上の前記第２ゲート電極は前記第１ソース／ドレーン領域から離隔されたことを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記第１及び第２ゲート電極に電気的に連結されたコントローラをさらに含み、前記コントローラは前記第１及び第２ゲート電極へ異なる第１及び第２電圧を印加して前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域を通じる電流の流れを遮断することを特徴とする請求項３３または請求項３４に記載の半導体装置。
【請求項３６】
トレンチと第１及び第２ソース／ドレーン領域とを含む半導体基板と、
前記トレンチ内の制御ゲート構造と、を含み、
前記トレンチは前記半導体基板内に位置し、前記第１及び第２ソース／ドレーン領域は前記トレンチの両側面の上に配置されて前記第１及び第２ソース／ドレーン領域の間で前記トレンチに隣接する前記半導体基板の部分を通じてチャンネル領域を定義し、
前記制御ゲート構造は前記トレンチ内の前記チャンネル領域の上に第１及び第２ゲート電極を含み、
前記第２ゲート電極は前記第１ゲート電極と前記半導体基板の表面との間に位置し、前記第１及び第２ゲート電極は電気的に絶縁されることを特徴とする半導体装置。
【請求項３７】
前記トレンチに隣接する前記半導体基板内への前記第１ソース／ドレーン領域の深さは前記トレンチに隣接する前記半導体基板内への前記第２ソース／ドレーン領域の深さより深く、前記チャンネル領域の上の前記第１ゲート電極の一部分は前記第１ソース／ドレーン領域に隣接し、前記第１ゲート電極は前記第２ソース／ドレーン領域から離隔されることを特徴とする請求項３６に記載の半導体装置。
【請求項３８】
前記第１及び第２ゲート電極に電気的に連結されたコントローラをさらに含み、前記コントローラは前記第１及び第２ゲート電極へ互いに異なる第１及び第２電圧を印加して前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域を通じる電流の流れを遮断することを特徴とする請求項３６または請求項３７に記載の半導体装置。
【請求項３９】
トレンチと第１及び第２ソース／ドレーン領域とを含む半導体基板と、
前記第１及び第２ソース／ドレーン領域の間で定義されるチャンネル領域の上の前記トレンチ内にある制御ゲート構造と、を含み、
前記トレンチは前記半導体基板内で第１及び第２側壁を包含するように位置し、前記第１ソース／ドレーン領域は前記トレンチの前記第１側壁に隣接する前記半導体基板の表面に位置し、前記第２ソース／ドレーン領域は前記トレンチの底に隣接し、前記チャンネル領域は前記第１側壁に沿って位置し、
前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極と、前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極と、を含み、
前記第１及び第２ゲート電極は電気的に絶縁されることを特徴とする半導体装置。
【請求項４０】
前記チャンネル領域の上の前記第１ゲート電極の少なくとも一部分は前記第２ソース／ドレーン領域から離隔され、前記チャンネル領域の上の前記第２ゲート電極の少なくとも一部分は前記第１ソース／ドレーン領域から離隔されることを特徴とする請求項３９に記載の半導体装置。
【請求項４１】
前記第１及び第２ゲート電極に電気的に連結されたコントローラをさらに含み、前記コントローラは前記第１及び第２ゲート電極へ互いに異なる第１及び第２電圧を印加して前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域を通じる電流の流れを遮断することを特徴とする請求項３９または請求項４０に記載の半導体装置。
【請求項４２】
互いに離隔されてその間に第１チャンネル領域を定義する第１及び第２ソース／ドレーン領域と、互いに離隔されてその間に第２チャンネル領域を定義する第３及び第４ソース／ドレーン領域とを含む半導体基板と、
前記第１及び第２ソース／ドレーン領域の間で前記第１チャンネル領域の上の第１制御ゲート構造と、
前記第３及び第４ソース／ドレーン領域の間で前記第２チャンネル領域の上の第２制御ゲート構造と、を含み、
前記第１ゲート構造は、
前記第１ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第１ゲート電極と、
前記第２ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第２ゲート電極と、を含み、
前記第１及び第２ゲート電極は互いに電気的に絶縁され、
前記第２制御ゲート構造は前記第３及び第４ソース／ドレーン領域の間で延長される前記第２チャンネル領域の上の連続的なゲート電極を含むことを特徴とする半導体装置。
【請求項４３】
前記第１及び第３ソース／ドレーン領域の間で電気的に連結されるビットラインと、
前記第２ソース／ドレーン領域に電気的に連結されるデータ格納キャパシターと、をさらに含むことを特徴とする請求項４２に記載の半導体装置。
【請求項４４】
前記第４ソース／ドレーン領域、前記第１及び第２ゲート電極、及び前記連続的なゲート電極に連結されたコントローラをさらに含み、
前記コントローラは前記第１及び第２ゲート電極へ書込み／読出し電圧を印加して前記第１及び第２ソース／ドレーン領域の間で前記第１チャンネル領域を通じる電流が流れるようにし、前記第４ソース／ドレーン領域、前記第２チャンネル領域、前記第３ソース／ドレーン領域、前記ビットライン、前記第１ソース／ドレーン領域、前記第１チャンネル領域、及び前記第２ソース／ドレーン領域を通じて前記データ格納キャパシターへ書込み信号を印加して前記データ格納キャパシターをチャージ／ディスチャージすることによって、前記書込み／読出し電圧を印加する間に、前記データ格納キャパシターにデータ値を書き込み、前記書込み信号を印加した後に前記第１チャンネル領域に隣接する前記第１制御ゲート構造の他の部分へ異なる第１及び第２スタンバイ電圧を印加することによってデータ格納キャパシターの前記データ値を維持することを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記チャンネル領域の上の前記第１ゲート電極の少なくとも一部分は前記第２ソース／ドレーン領域から離隔され、前記チャンネル領域の上の前記第２ゲート電極の少なくとも一部分は前記第１ソース／ドレーン領域から離隔されることを特徴とする請求項４２〜４４のいずれか一項に記載の半導体装置。
【請求項４６】
共通チャンネル領域を制御する第１及び第２ワードラインを含む半導体装置。
【請求項４７】
前記第１及び第２ワードラインは第１及び第２ソース／ドレーン領域の間の前記共通チャンネル領域を制御し、
前記半導体装置は、
前記第１及び第２ワードラインに電気的に連結されたコントローラをさらに含み、前記コントローラは前記第１及び第２ワードラインへ異なる第１及び第２電圧を印加して前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域を通じる電流の流れを遮断することを特徴とする請求項４６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展することによって、半導体素子の高集積化傾向が深化している。半導体素子の高集積化のために、半導体素子のパターンの線幅が段々微細化されている。しかし、近年のパターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を必要とするので、半導体素子の高集積化が段々難しくなっている。これにしたがって、近年、新しい集積技術に対する多くの研究が行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２０１１−０００１２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は漏洩電流発生を最小化すると同時にオン電流（Ｏｎ  ｃｕｒｒｅｎｔ）を増加させ得る半導体装置を提供することにある。
【０００５】
本発明の他の目的は前記半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するための発明による半導体装置は、基板に配置されるゲート電極と、前記ゲート電極の両端に各々隣接するように前記基板に配置される第１不純物注入領域及び第２不純物注入領域と、前記第１不純物注入領域と前記第２不純物注入領域との間に配置されるチャンネル領域とを含み、前記ゲート電極は前記第１不純物注入領域に隣接する第１サブゲート電極と前記第２不純物注入領域に隣接する第２サブゲート電極と、を含み、前記第１サブゲート電極と前記第２サブゲート電極とは前記チャンネル領域の上に配置される。
【０００７】
本発明の一実施形態において、前記第１サブゲート電極と前記第２サブゲート電極とは前記基板の上部面の上に並べて配置され得る。この時、前記第１サブゲート電極と前記第２サブゲート電極とは各々前記基板の上を横切るように延長されて第１サブワードラインと第２サブワードラインとを構成でき、前記第１サブワードラインと前記第２サブワードラインとの端部の幅は前記第１サブゲート電極と前記第２サブゲート電極との幅より広いことがあり得る。
【０００８】
本発明の他の実施形態において、前記第１サブゲート電極は前記基板内に配置してもよく、前記第２サブゲート電極は前記基板内で前記第１サブゲート電極の上に配置してもよい。
【０００９】
前記第１不純物注入領域及び前記第２不純物注入領域は前記基板の表面から前記基板内へ延長され得る。この時、前記第１不純物注入領域の下部面は前記第２不純物注入領域の下部面より低くてもよく、前記第２不純物注入領域の下部面は前記第２サブゲート電極の下部面より高くてもよい。
【００１０】
前記第１不純物注入領域と前記第２不純物注入領域との中で少なくとも１つの幅は５ｎｍ〜２０ｎｍであり得る。
【００１１】
前記半導体装置は、前記基板の上で前記第１不純物注入領域及び前記第２不純物注入領域と各々接する第１導電パッド及び第２導電パッドをさらに包含でき、前記第１導電パッドと前記第２導電パッドとは、前記第１不純物注入領域と前記第２不純物注入領域との中で少なくとも１つの幅より広い幅を有し得る。
【００１２】
また、前記第２不純物注入領域は前記基板の表面に隣接して配置してもよく、前記第１不純物注入領域は前記第１サブゲート電極より低い位置に配置してもよい。
【００１３】
前記半導体装置は、前記基板の上に配置され、前記第１不純物注入領域と電気的に連結されるビットラインと、前記基板を貫通して前記ビットラインと前記第１不純物注入領域と同時に接し、前記ゲート電極から絶縁されるコンタクトと、をさらに包含できる。
【００１４】
前記基板はセルアレイ領域と周辺回路領域とを包含してもよい。この時、前記半導体装置は、前記周辺回路領域に配置される周辺回路ゲート電極をさらに包含してもよく、前記周辺回路ゲート電極は前記ビットラインと同一な物質を包含してもよい。
【００１５】
前記半導体装置は、前記基板内で前記第１不純物注入領域と接するビットラインをさらに包含してもよい。
【００１６】
前記第１サブゲート電極と前記第２サブゲート電極とは各々前記基板内部を横切るように延長されて第１サブワードラインと第２サブワードラインとを構成でき、前記第１サブワードラインの端部の側壁は前記第２サブワードラインの端部の側壁と垂直的に重畳されなくてもよい。
【００１７】
前記第１サブワードラインの端部と第２サブワードラインの端部とは'Ｌ'字形状を有し、前記第１サブワードラインの端部の上部面は前記第２サブワードラインの上部面と共面を成し得る。
【００１８】
また、前記第１サブワードラインと第２サブワードラインとの端部は前記基板の上へ延長されて互いに階段形状を成し得る。
【００１９】
前記第１サブゲート電極と第２サブゲート電極とは半円断面を有し得る。
【００２０】
前記半導体装置は、前記第２不純物注入領域の上に配置され、前記第２不純物注入領域と電気的に連結されるデータ格納要素をさらに包含できる。前記データ格納要素はキャパシターでもよく、前記半導体装置はＤＲＡＭでもよい。前記キャパシターに格納されたデータを維持している（待機モード）間に、前記第１サブゲートと前記第２サブゲートには互いに異なる電圧が印加され得る。前記第１サブゲートへ印加される電圧は、望ましくは前記第２サブゲートへ印加される電圧より低い。具体的には、前記第１サブゲートへ印加される電圧は０Ｖより小さくてもよく、前記第２サブゲートへ印加される電圧は０Ｖ以上でもよい。
【００２１】
一実施形態において、前記半導体装置は、前記第１サブゲート電極と前記基板との間に介在する第１ゲート絶縁膜と、前記第２サブゲート電極と前記基板の間に介在する第２ゲート絶縁膜と、をさらに包含でき、この時、前記第２ゲート絶縁膜又は前記第１ゲート絶縁膜は延長されて前記第１サブゲート電極と前記第２サブゲート電極との間に介在され得る。
【００２２】
他の実施形態において、前記半導体装置は、前記第１サブゲート電極と前記基板と間に介在する第１ゲート絶縁膜をさらに包含でき、前記第１ゲート絶縁膜は延長されて前記第２サブゲート電極と前記基板との間、及び前記第１サブゲート電極と前記第２サブゲート電極との間に介在され得る。
【００２３】
前記他の課題を達成するための発明による半導体装置の製造方法は、基板に互いに分離された第１サブゲートと第２サブゲートとを形成する段階と、前記第１サブゲートに隣接する前記基板に第１不純物注入領域を形成する段階と、前記第２サブゲートに隣接する前記基板に第２不純物注入領域を形成する段階と、を含む。
【００２４】
本発明の一実施形態による半導体装置は、互いに分離されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板と、前記第１及び第２ソース／ドレーン領域の間の前記チャンネル領域の上の制御ゲート構造と、を包含できる。この時、前記制御ゲート構造は、前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極、及び前記第２ソース／ドレーン領域に隣接する前記チャンネル領域上の第２ゲート電極を含み、前記第１及び第２ゲート電極は電気的に絶縁され得る。
【００２５】
本発明の他の実施形態による半導体装置は、互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板、前記チャンネル領域の上の制御ゲート構造、及び前記第２ソース／ドレーン領域に電気的に連結されるデータ格納キャパシターを包含できる。この半導体メモリ装置の動作方法は、書込み／読出し電圧を前記チャンネル領域にまたがる前記制御ゲート構造へ印加して前記第１及び第２ソース／ドレーン領域の間に前記チャンネル領域を通じて電流が流れるようにする段階と、前記書込み／読出し電圧を印加する間に、前記第１ソース／ドレーン領域、前記チャンネル領域、及び前記第２ソース／ドレーン領域を通じて前記データ格納キャパシターへ書込み信号を印加して前記データ格納キャパシターをチャージ／ディスチャージすることにより前記データ格納キャパシターにデータ値を書き込む段階と、前記書込み信号を印加した後に、前記チャンネル領域に隣接する前記制御ゲート構造の他の部分へ異なる第１及び第２スタンバイ電圧を印加して前記データ格納キャパシターのデータ値を維持する段階と、を包含できる。
【００２６】
本発明のその他の実施形態による半導体メモリ装置は、互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板と、前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域の上の制御ゲート構造と、前記第２ソース／ドレーン領域に電気的に連結されたデータ格納キャパシターと、前記第１及び第２ソース／ドレーン領域に連結されたコントローラと、を包含できる。この時、前記コントローラは前記第１及び第２ソース／ドレーン領域と連結され、前記コントローラは前記チャンネル領域にまたがる前記制御ゲート構造へ書込み／読出し電圧を印加し、前記書込み／読出し電圧を印加する間に、前記第１ソース／ドレーン領域、前記チャンネル領域、及び前記第２ソース／ドレーン領域を通じて前記データ格納キャパシターへ書込み信号を印加して前記データ格納キャパシターをチャージ／ディスチャージし、それによって、前記データ格納キャパシターにデータ値を書き込み、前記書込み信号を印加した後に、前記チャンネル領域に隣接する前記制御ゲート構造の他の部分へ互いに異なる第１及び第２スタンバイ電圧を印加して前記データ格納キャパシターの前記データ値を維持できる。
【００２７】
本発明のその他の実施形態による半導体装置の製造方法は、半導体基板に互いに離隔された第１及び第２ソース／ドレーン領域を形成して前記第１及び第２ソース／ドレーン領域の間にチャンネル領域を定義する段階と、前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域の上に制御ゲート構造を形成する段階と、を包含できる。この時、前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上に第１ゲート電極と前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上に第２ゲート電極とを包含できる。前記第１及び第２ゲート電極は電気的に絶縁され得る。
【００２８】
本発明のその他の実施形態による半導体装置は、互いに離隔されてその間にチャンネル領域を定義する第１及び第２ソース／ドレーン領域を含む半導体基板、及び前記第１及び第２ソース／ドレーン領域の間の前記チャンネル領域の上の制御ゲート構造と、を含み、前記チャンネル領域を含む前記半導体基板の表面は実質的に平らであり、前記制御ゲート構造は、前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極、及び前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極を包含できる。この時、前記第１及び第２ゲート電極は電気的に絶縁され得る。
【００２９】
本発明のその他の実施形態による半導体装置は、トレンチと第１及び第２ソース／ドレーン領域を含む半導体基板と、前記トレンチ内の制御ゲート構造と、を含み、前記トレンチは前記半導体基板内に位置し、前記第１及び第２ソース／ドレーン領域は前記トレンチの両側面の上に配置されて前記第１及び第２ソース／ドレーン領域の間で前記トレンチに隣接する前記半導体基板の部分を通じてチャンネル領域を定義し、前記制御ゲート構造は前記トレンチ内の前記チャンネル領域の上に第１及び第２ゲート電極を含み、前記第２ゲート電極は前記第１ゲート電極と前記半導体基板の表面との間に位置し、前記第１及び第２ゲート電極は電気的に絶縁され得る。
【００３０】
本発明のその他の実施形態による半導体装置は、トレンチと第１及び第２ソース／ドレーン領域とを含む半導体基板と、前記第１及び第２ソース／ドレーン領域の間で前記チャンネル領域の上の前記トレンチ内の制御ゲート構造と、を含み、前記トレンチは前記半導体基板内で第１及び第２側壁を包含するように位置し、前記第１ソース／ドレーン領域は前記トレンチの前記第１側壁に隣接する前記半導体基板の表面に位置し、前記第２ソース／ドレーン領域は前記トレンチの底に隣接し、前記第１及び第２ソース／ドレーン領域の間で定義されるチャンネル領域は前記第１側壁に沿って位置し、前記制御ゲート構造は前記第１ソース／ドレーン領域に隣接する前記チャンネル領域の上の第１ゲート電極と、前記第２ソース／ドレーン領域に隣接する前記チャンネル領域の上の第２ゲート電極と、を含み、前記第１及び第２ゲート電極は電気的に絶縁され得る。
【００３１】
本発明のその他の実施形態による半導体装置は、互いに離隔されてその間に第１チャンネル領域を定義する第１及び第２ソース／ドレーン領域と、互いに離隔されてその間に第２チャンネル領域を定義する第３及び第４ソース／ドレーン領域とを含む半導体基板と、前記第１及び第２ソース／ドレーン領域の間で前記第１チャンネル領域の上の第１制御ゲート構造と、前記第３及び第４ソース／ドレーン領域の間で前記第２チャンネル領域の上の第２制御ゲート構造と、を含み、前記第１ゲート構造は、前記第１ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第１ゲート電極、及び前記第２ソース／ドレーン領域に隣接する前記第１チャンネル領域の上の第２ゲート電極を含み、前記第１及び第２ゲート電極は互いに電気的に絶縁され、前記第２制御ゲート構造は前記第３及び第４ソース／ドレーン領域の間で延長される前記第２チャンネル領域の上の連続的なゲート電極を包含できる。
【００３２】
本発明のその他の実施形態による半導体装置は、共通チャンネル領域を制御する第１及び第２ワードラインを含む。
【発明の効果】
【００３３】
本発明の一実施形態による半導体装置ではゲート電極が第１サブゲート電極と第２サブゲート電極とを包含することによって、チャンネル領域が２つのサブゲートによって独立的に制御され得る。前記第１サブゲート電極と前記第２サブゲート電極に互いに異なる電圧を印加することによって、ＧＩＤＬ現象による漏洩電流発生を最小化すると同時にオン電流を増加させ得る。
【００３４】
また、不純物注入領域の幅を減少させてサブゲートパターンの幅を相対的に広くするので、サブ閾値特性を改善し、散布を減少させ得る。また、幅を減少させた前記不純物注入領域の上に相対的に広い幅を有するパッドを形成することによって、前記パッドによるコンタクト形成工程が容易に行われ、コンタクト抵抗を減少させ得る。
【図面の簡単な説明】
【００３５】
【図１】図１は本発明の一実施形態による半導体装置の回路図を示す。
【図２】本発明の一実施形態による半導体装置の断面図を示す。
【図３Ａ】本発明の他の実施形態による半導体装置の断面図である。
【図３Ｂ】本発明のその他の実施形態による半導体装置の断面図である。
【図４】本発明の実施形態１による半導体装置の平面図を示す。
【図５】図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。
【図６Ａ】本発明の実施形態１の単位セル記憶素子の回路図を示す。
【図６Ｂ】本発明の構造とゲート電極が１つである構造とで発生される漏洩電流量を示すグラフである。
【図６Ｃ】本発明の構造（ａ）とゲート電極が１つである構造（ｂ）とで発生される漏洩電流量をシミュレーションした図である。
【図６Ｄ】本発明の構造とゲート電極が１つである構造とで発生されるソース−ドレーンの間の電流量を示すグラフである。
【図６Ｅ】本発明の構造とゲート電極が１つである構造とで発生されるソース−ドレーンの間の電流量を示すグラフである。
【図６Ｆ】本発明の構造とゲート電極が１つである構造とで発生されるソース−ドレーンの間の電流量を示すグラフである。
【図７】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図９】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１０】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１１】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１２】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１３】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１４】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１５】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１６】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１７】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１８】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図１９】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２０】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２１】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２２】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２３】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２４】図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２５】本発明の実施形態２によって図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。
【図２６】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２７】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２８】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図２９】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３０】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３１】図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３２】本発明の実施形態３によって図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。
【図３３】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３４】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３５】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３６】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３７】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３８】図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図３９】本発明の実施形態４による半導体装置の平面図である。
【図４０】図３９をＡ−Ａ'線に沿って切断した断面図を示す。
【図４１】図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４２】図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４３】図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４４】図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４５】図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４６】本発明の実施形態５によって図３９をＡ−Ａ'線に沿って切断した断面図を示す。
【図４７】図４６の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４８】図４６の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図４９】図４６の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５０】図４６の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５１】本発明の実施形態６による半導体装置の平面図である。
【図５２】図５１をＡ−Ａ'線に沿って切断した断面図を示す。
【図５３】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５４】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５５】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５６】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５７】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５８】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図５９】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６０】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６１】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６２】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６３】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６４】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６５】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６６】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６７】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６８】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図６９】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７０】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７１】図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７２】本発明の実施形態７によって図５１をＡ−Ａ'線に沿って切断した断面図を示す。
【図７３】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７４】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７５】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７６】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７７】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７８】図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図７９】本発明の実施形態８によって図５１をＡ−Ａ'線に沿って切断した断面図を示す。
【図８０】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８１】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８２】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８３】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８４】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８５】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８６】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８７】図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図８８】本発明の実施形態９による半導体装置の平面図である。
【図８９】図８８をＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線及びＧ−Ｇ'線に沿って切断した断面図を示す。
【図９０】実施形態９による半導体装置の単位セルトランジスターの斜視図を示す。
【図９１】図８９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図９２】図８９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図９３】図８９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図９４】図８９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【図９５】本発明の実施形態１０によって図８８をＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線及びＧ−Ｇ'線に沿って切断した断面図を示す。
【図９６】本発明の実施形態１１による半導体装置の平面図である。
【図９７】本発明の実施形態１１によって図９６をＨ−Ｈ'線、Ｉ−Ｉ'線、Ｊ−Ｊ'線及びＫ−Ｋ'線に沿って切断した断面図を示す。
【図９８】実施形態１１による半導体装置の単位セルトランジスターの斜視図を示す。
【図９９】本発明の技術的思想に基づいた半導体素子を含む電子装置を図式的に説明したブロック図である。
【図１００】本発明の技術的思想に基づいた半導体素子を含むメモリシステムを図式的に説明したブロック図である。
【発明を実施するための形態】
【００３６】
以上の本発明の目的、他の目的、特徴及び長所は、添付された図面と関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されることなく他の形態に具体化できる。ここで紹介される実施形態は本発明の思想の実施例を開示し、当業者に本発明の思想が十分に伝達できるようにするために提供される。
【００３７】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあったと言及される場合に、それは他の膜（又は層）又は基板の上に直接形成できるか、又はそれらの間に第３の膜（又は層）が介在され得る。また、ゲート電極がチャンネル領域の上にあると言及される場合、それはゲート電極がチャンネル領域の上又は横に配置され得ることを意味する。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張されていることがある。また、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されるが、これらの領域、膜（又は層）はこのような用語によって限定されない。これらの用語は単なる所定の領域、膜（又は層）を他の領域、膜（又は層）と区別するために使用されただけである。したがって、いずれか一つの実施形態で第１膜質として言及された膜質が、他の実施形態では第２膜質として言及されることもあり得る。ここに説明され、例示される各実施形態はその相補的な実施形態も含む。本明細書で'及び／又は'という表現は前後に並べた構成要素の中で少なくとも１つを含む意味に使用される。明細書全体において同一な参照番号で表示された部分は同一な構成要素を示す。
【００３８】
図１は本発明の一実施形態による半導体装置の回路図を示す。
【００３９】
図１を参照すれば、本発明の一実施形態による半導体装置に含まれる１つのトランジスターでは第１ソース／ドレーンＳＤ１と第２ソース／ドレーンＳＤ２との間に配置されるチャンネル領域Ｃを調節するゲートＧが第１サブゲートＳＧ１と第２サブゲートＳＧ２とで構成される。前記チャンネル領域Ｃは前記第１サブゲートＳＧ１に隣接する第１チャンネル領域Ｃ１と前記第２サブゲートＳＧ２に隣接する第２チャンネル領域Ｃ２とを含む。前記第１サブゲートＳＧ１は前記第１ソース／ドレーンＳＤ１に隣接し、前記第２サブゲートＳＧ２は前記第２ソース／ドレーンＳＤ２に隣接する。前記第１チャンネル領域Ｃ１は前記第１サブゲートＳＧ１へ印加される電圧によって調節され、前記第２チャンネル領域Ｃ２は前記第２サブゲートＳＧ２へ印加される電圧によって調節され得る。前記第１ソース／ドレーンＳＤ１と前記第２ソース／ドレーンＳＤ２との間の電荷移動は前記第１チャンネル領域Ｃ１から前記第２チャンネル領域Ｃ２へ進行するか、或いは反対に前記第２チャンネル領域Ｃ２から前記第１チャンネル領域Ｃ１へ進行され得る。前記第１サブゲートＳＧ１へ印加する電圧と前記第２サブゲートＳＧ２へ印加する電圧とを互いに独立的に調節することによって、前記サブゲートＳＧ１、ＳＧ２によって前記ソース／ドレーンＳＤ１、ＳＤ２に発生する漏洩電流を最小化できる。また、前記トランジスターの閾値以下での特性（サブ閾値特性）を改善できる。図１に示すような回路構造を有するトランジスターは閾値電圧を低くするように設計できる。このようにして、オン電流を増加させることができる。
【００４０】
図１の回路構造を有するトランジスターは多様な半導体装置に適用され得る。例えば、ＤＲＡＭやＳＲＡＭのセルアレイ領域や周辺回路領域に配置されるＭＯＳトランジスターに応用され得る。また、不揮発性メモリ素子においてストリング選択トランジスター又は接地選択トランジスターのような選択トランジスターとしても応用され得る。
【００４１】
具体的な一実施形態として、図１の回路構造を有するトランジスターはロジック回路において'ＡＮＤ'ゲートのように動作できる。表１は前記サブゲートＳＧ１、ＳＧ２を含むトランジスターの論理表である。
【００４２】
【表１】
2012248841.tif 000003
【００４３】
表１を参照すれば、前記サブゲートＳＧ１、ＳＧ２の両方がオンである場合、前記全体ゲートＧはオンになる。しかし、前記サブゲートＳＧ１、ＳＧ２の中で少なくとも１つがオフである場合、前記全体ゲートＧはオフになる。
【００４４】
次に図１の回路構造を有するトランジスターを具現した例を説明する。
【００４５】
図２は本発明の一実施形態による半導体装置の断面図を示す。
【００４６】
図２を参照すれば、基板１の上にゲートＧが配置される。前記基板１は半導体物質を包含できる。前記基板１は例えばシリコン単結晶を包含できる。前記ゲートＧの両側の前記基板１内には各々第１不純物注入領域１０と第２不純物注入領域２０とが配置される。前記第１不純物注入領域１０と前記第２不純物注入領域２０とは各々図１の第１ソース／ドレーンＳＤ１と第２ソース／ドレーンＳＤ２に対応され得る。前記ゲートＧは第１サブゲートパターンＳＧ１と第２サブゲートパターンＳＧ２とを包含できる。前記第１サブゲートパターンＳＧ１は前記第１不純物注入領域１０に隣接するように配置される。前記第２サブゲートパターンＳＧ２は前記第２不純物注入領域２０に隣接するように配置される。前記サブゲートパターンＳＧ１、ＳＧ２は前記不純物注入領域１０、２０の間のチャンネル領域の上に配置される。前記第１ゲート不純物注入領域１０は前記第１サブゲートパターンＳＧ１の下部へ延長され得るが、前記第２サブゲートパターンＳＧ２の下部まで至らない。即ち、前記第１ゲート不純物注入領域１０は前記第２サブゲートパターンＳＧ２と垂直的に重畳されない。また、前記第２ゲート不純物注入領域２０は前記第２サブゲートパターンＳＧ２の下部へ延長され得るが、前記第１サブゲートパターンＳＧ１の下部まで至らない。即ち、前記第２ゲート不純物注入領域２０は前記第１サブゲートパターンＳＧ１と垂直的に重畳されない。
【００４７】
前記サブゲートパターンＳＧ１、ＳＧ２はドーピングされた半導体物質（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属（例えば、タングステン、チタニウム、タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）等を含むグループから選択された少なくとも１つを包含できる。
【００４８】
前記第１サブゲートパターンＳＧ１と前記基板１との間には第１ゲート絶縁膜３２が介在され、前記第２サブゲートパターンＳＧ２と前記基板１との間には第２ゲート絶縁膜４２が介在する。前記第２ゲート絶縁膜４２は延長されて前記第１サブゲートパターンＳＧ１と前記第２サブゲートパターンＳＧ２との間に介在する。図２では前記第２ゲート絶縁膜４２が延長されて前記第１サブゲートパターンＳＧ１と前記第２サブゲートパターンＳＧ２との間に介在するが、前記第２ゲート絶縁膜４２の代わりに、前記第１ゲート絶縁膜３２が延長されて前記第１サブゲートパターンＳＧ１と前記第２サブゲートパターンＳＧ２との間に介在することも可能である。前記ゲート絶縁膜３２、４２はシリコン酸化膜、シリコン窒化膜、及び高誘電物質等を含むグループから選択される少なくとも１つを包含できる。仮に、前記サブゲートパターンＳＧ１、ＳＧ２の中で少なくとも１つが金属含有膜で形成されれば、そのサブゲートパターンと基板１との間に介在するゲート絶縁膜は高誘電膜で形成され得る。
【００４９】
前記第１サブゲートパターンＳＧ１と前記第２サブゲートパターンＳＧ２の上にはキャッピング膜パターン５０が配置され、前記第１サブゲートパターンＳＧ１の一側面と前記第２サブゲートパターンＳＧ２の他の側面は絶縁スペーサー５２で覆われる。前記キャッピング膜パターン５０はシリコン窒化膜、シリコン酸化膜、又はシリコン酸化窒化膜を包含できる。
【００５０】
図２では図１の回路構造を有するトランジスターが基板１の上に配置される構造を説明した。次に図１の回路構造を有するトランジスターが基板１内に配置される構造に対して説明する。
【００５１】
図３Ａは本発明の他の実施形態による半導体装置の断面図である。
【００５２】
図３Ａを参照すれば、基板１に素子分離膜３、ＳＴＩが配置されて活性領域が定義される。前記基板１内に前記素子分離膜３と離隔されるように第１サブゲートパターンＳＧ１と第２サブゲートパターンＳＧ２が配置される。前記基板１は例えばＰ形不純物でドーピングされ得る。前記第１サブゲートパターンＳＧ１は前記第２サブゲートパターンＳＧ２の下部に配置される。前記第２サブゲートパターンＳＧ２の上にはキャッピング膜パターン５０が配置される。前記キャッピング膜パターン５０は前記基板１の上部面と同一な高さの上部面を有し得る。前記第１サブゲートパターンＳＧ１の側面と前記基板１との間、及び前記第１サブゲートパターンＳＧ１の下部面と前記基板１との間には第１ゲート絶縁膜３２が介在する。前記第２サブゲートパターンＳＧ２の側面と前記基板１との間、及び前記第１サブゲートパターンＳＧ１と前記第２サブゲートパターンＳＧ２との間には第２ゲート絶縁膜４２が介在する。前記第１サブゲートパターンＳＧ１の両側に隣接する前記基板１には第１不純物注入領域１０と第２不純物注入領域２０とが配置される。前記第１不純物注入領域１０と前記第２不純物注入領域２０とは例えばＮ形不純物でドーピングされ得る。前記第１不純物注入領域１０と前記第２不純物注入領域２０との中で少なくとも１つの幅は５ｎｍ〜２０ｎｍであり得る。
【００５３】
前記第１不純物注入領域１０の深さは前記第２不純物注入領域２０と異なってもよい。前記第１不純物注入領域１０は前記基板１の表面から前記第１サブゲートパターンＳＧ１の上部面の深さより深く延長できる。前記第２不純物注入領域２０の深さＤ２は前記第１不純物注入領域１０の深さＤ１より浅いことがあり得る。前記第２不純物注入領域２０の下部面は前記第２サブゲートパターンＳＧ２の下部面より高いことがあり得る。前記第１不純物注入領域１０と前記第２不純物注入領域２０との間のチャンネル領域ＣはＵ字形状を有し得る。
【００５４】
前記基板１の上には第１パッド６１と第２パッド６２とが互いに離隔されるように配置される。前記第１パッド６１は前記第１不純物注入領域１０と接し、前記第２パッド６２は前記第２不純物注入領域２０と接する。前記第１パッド６１と前記第２パッド６２とは例えばポリシリコン膜に前記第１及び第２不純物注入領域１０、２０と同一なＮ形不純物がドーピングされることによって形成され得る。また、前記第１及び第２パッド６１、６２は導電膜で形成され得る。前記第１及び第２パッド６１、６２の幅Ｗ１は前記第１及び第２不純物注入領域１０、２０の中で少なくともいずれか１つの幅Ｗ２より広いことが望ましい。
【００５５】
図３Ａの半導体装置は基板１内に埋め込まれた（ｂｕｒｉｅｄ）ゲート構造を有する。図３Ａの半導体装置では前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２に互いに異なる電圧を印加することによって、ＧＩＤＬ（Ｇａｔｅ−ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋｇｅ）現象による漏洩電流を防止できる。また、前記サブゲートＳＧ１、ＳＧ２を含むトランジスターの閾値電圧を低くなるように設計することによって、動作状態でオン電流を増加させ得る。これを以下で具体的に説明する。
【００５６】
一般的な、ＲＣＡＴ（Ｒｅｃｅｓｓｅｄ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）やＢＣＡＴ（Ｂｕｒｉｅｄ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）では少なくとも１つのゲートの一部が基板内に埋め込まれた構造を有する。これは図３Ａで第１サブゲートＳＧ１と前記第２サブゲートＳＧ２とが、間に介在するゲート絶縁膜４２無しで１つに連結された形態と類似であり得る。このような構造でソースとドレーンとは基板表面に配置され得る。したがって、ソース／ドレーンと前記ゲートは前記基板内で水平的に重畳されるようになる。ソース／ドレーンとゲートが水平的に重なる面積が広くなるほど、ＧＩＤＬ現象による漏洩電流が発生する確率が大きくなる。ＧＩＤＬ現象は前記ソース／ドレーンに隣接する前記ゲートへ印加する電圧と前記ソース／ドレーンへ印加する電圧との間の差異が大きいほど、発生し易い。例えば、ソース／ドレーンへ第１電圧Ｖ１が印加され、前記ゲートへ第２電圧Ｖ２が印加されれば、前記ソース／ドレーンと前記ゲートとの間の電圧差はＶ２−Ｖ１になる。
【００５７】
しかし、図３Ａに示したように、本発明ではゲートが第１サブゲートＳＧ１と第２サブゲートＳＧ２とに分けられる。例えば、前記第２不純物注入領域２０へ第１電圧Ｖ１が印加され、前記第１サブゲートＳＧ１へ第２電圧Ｖ２が印加されれば、前記第２不純物注入領域２０に隣接する前記第２サブゲートＳＧ２へは前記第１電圧Ｖ１と前記第２電圧Ｖ２との間の電圧が印加され得る。もし、前記第２サブゲートＳＧ２へ（Ｖ２＋Ｖ１）／２の電圧が印加されれば、前記第２サブゲートＳＧ２と前記第２不純物注入領域２０との間の電圧差は（Ｖ２−Ｖ１）／２になり、ゲート電極が１つである構造より小さくなる。したがって、ＧＩＤＬ現象の発生を最小化できる。
【００５８】
また、ＢＣＡＴ（Ｂｕｒｉｅｄ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）構造では１つのゲート電極が基板内に埋め込まれる。仮に、ＧＩＤＬ現象のみを最小化するために、ゲート電極がソース／ドレーンと離れるように前記基板内に埋め込まれれば、ゲートによる電界の影響が下がることによって、ソース／ドレーン抵抗が増加する問題点がある。
【００５９】
しかし、本発明の図３Ａの構造で前記第２サブゲートＳＧ２が前記第２不純物注入領域２０と水平的に重畳されるので、ソース／ドレーン抵抗の増加を防止できる。一方、本発明の図３Ａの構造は閾値電圧を低くするように設計できる。閾値電圧を低くすることによって、動作状態でオン電流を増加させ得る。閾値電圧を低くする場合、漏洩電流が発生する確率が大きくなる。しかし、上のように前記サブゲートＳＧ１、ＳＧ２へ互いに異なる電圧を印加することによって、漏洩電流発生を最小化できる。したがって、漏洩電流の発生を最小化すると同時に閾値電圧が低くなるように設計することによって、動作状態でオン電流を増加させ得る。
【００６０】
また、半導体装置の高集積化によって、一般的なＢＣＡＴ構造でもゲートＣＤ（Ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）が減少することによって、トランジスターの特性が低下し、閾値電圧分布が増加する。しかし、本発明では、サブゲートの幅を広くし、不純物注入領域１０、２０の幅を５ｎｍ水準まで減らすことによって、相対的にチャンネルの長さが長くなり、閾値電圧以下での電圧−電流グラフの勾配特性（又は、サブ閾値特性）を向上させることができ、閾値電圧分布も改善させ得る。また、前記不純物注入領域１０、２０の幅を５ｎｍ〜２０ｎｍ水準まで減らす代わりに、これより広い幅を有する第１及び第２パッド６１、６２を上部に配置することによって、後の前記パッド６１、６２の上にコンタクトを形成する工程を容易にし、形成されたコンタクト抵抗を減少させ得る。
【００６１】
図３Ｂは本発明のその他の実施形態による半導体装置の断面図である。図３Ｂは本発明の概念をＶＣＡＴ（Ｖｅｒｔｉｃａｌ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）構造に適用した一実施形態を示す。
【００６２】
図３Ｂを参照すれば、基板１の表面に第２不純物注入領域２０が配置され、前記第２不純物注入領域２０の下部の前記基板１内に第１不純物注入領域１０が配置される。前記第２不純物注入領域２０と前記第１不純物注入領域１０との間のチャンネル領域Ｃは前記基板１内で垂直になる方向に配置される。前記チャンネル領域に隣接するように前記基板１内に第１サブゲートパターンＳＧ１と第２サブゲートパターンＳＧ２とが垂直的に重畳されるように配置される。前記第１不純物注入領域１０の上部面は前記第１サブゲートパターンＳＧ１の上部面より低い。前記第２不純物注入領域２０の下部面は前記第２サブゲートパターンＳＧ２の下部面より高い。
【００６３】
図３Ｂで素子分離膜とゲート絶縁膜に対する図示は省略する。前記基板１は前記第１不純物注入領域１０の下部及び前記サブゲートパターンＳＧ１、ＳＧ２の両側面方向へ延長される。前記チャンネル領域Ｃは前記基板１の下部に連結され得る。前記２つのサブゲートパターンＳＧ１、ＳＧ２は前記チャンネル領域Ｃの上に（または横に）形成される。
【００６４】
次により具体的に本発明の概念を適用した実施形態を説明する。
【００６５】
＜実施形態１＞
図４は本発明の実施形態１による半導体装置の平面図を示す。図５は図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。図６は本発明の実施形態１の単位セルトランジスターの回路図を示す。本実施形態１による半導体装置は基板内に埋め込まれたゲートとＵ字形チャンネル構造とを有するＤＲＡＭ装置であり得る。
【００６６】
具体的に、図４及び５を参照すれば、基板１に素子分離膜ＦＯＸ（３）が配置されて活性領域ＡＲが定義される。前記基板１はセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとを含む。前記セルアレイ領域ＣＡＲで基板１の上には平面的に第１方向Ｘへ延長される複数個の互いに平行なビットラインＢＬ（８０ｂ）が配置される。前記基板１内には平面的に前記第１方向Ｘと直交する第２方向Ｙへ延長される複数個の互いに平行なワードラインＷＬが配置される。前記ワードラインＷＬと前記ビットラインＢＬとが交差する地点で前記活性領域ＡＲが配置される。前記活性領域ＡＲは平面的にバー（ｂａｒ）形状を有し、前記第１方向Ｘと第２方向Ｙとの両方に対して非垂直になる（ｎｏｎ−ｐｅｒｐｅｎｄｉｃｕｌａｒ）第３方向Ｓへ長く配置され得る。第４方向Ｚは前記第１乃至第３方向Ｘ、Ｙ、Ｓの全てに対して垂直になる方向である。図５でＡ−Ａ'線に対する断面はＺ−Ｓ断面を示し、Ｂ−Ｂ'線に対する断面はＺ−Ｙ断面を示し、そしてＣ−Ｃ'線に対する断面はＺ−Ｘ断面を示す。前記ワードラインＷＬの各々は垂直に重畳された第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２とを含む。
【００６７】
続いて、第１サブゲートＳＧ１は前記第２方向Ｙへ延長されて前記第１サブワードラインＳＷＬ１を構成する。第２サブゲートＳＧ２は前記第２方向Ｙへ延長されて前記第２サブワードラインＳＷＬ２を構成する。前記第１サブゲートＳＧ１は前記第２サブゲートＳＧ２の下部に配置される。前記第１サブゲートＳＧ１と前記基板１との間には第１ゲート絶縁膜３２が介在する。前記第２サブゲートＳＧ２と前記基板１との間には第２ゲート絶縁膜４２が介在する。前記第２ゲート絶縁膜４２は延長されて前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との間に介在する。
【００６８】
前記第２サブゲートＳＧ２の両側面に隣接する前記基板１には各々第１不純物注入領域ＳＤ１（１０）と第２不純物注入領域ＳＤ２（２０）とが配置される。前記第１不純物注入領域ＳＤ１（１０）と前記第２不純物注入領域ＳＤ２（２０）との深さは同一でもよい。しかし、望ましくは、前記第１不純物注入領域ＳＤ１（１０）は前記基板１の表面から内部へ、前記第２不純物注入領域ＳＤ２（２０）より深く延長される。即ち、前記第１不純物注入領域ＳＤ１（１０）の下部面は望ましくは前記第２不純物注入領域ＳＤ２（２０）の下部面より低い。前記第１不純物注入領域ＳＤ１（１０）の下部面は前記第１サブゲートＳＧ１の上部面より低い。したがって、前記第１不純物注入領域ＳＤ１（１０）の下部面は前記第１サブゲートＳＧ１の側壁に隣接するように配置される。前記第２不純物注入領域ＳＤ２（２０）の下部面は第２サブゲートＳＧ２の下部面より高い。前記第１不純物注入領域ＳＤ１（１０）と前記第２不純物注入領域ＳＤ２（２０）との中で少なくとも１つの幅は望ましくは５ｎｍ〜２０ｎｍであり得る。前記基板１には例えばＰ形のドーパントがドーピングされ得る。前記第１及び第２不純物注入領域１０、２０には例えばＮ形のドーパントがドーピングされ得る。本発明では、不純物注入領域１０、２０の幅を５ｎｍ水準まで減らすことによって、相対的にサブゲートＳＧ１、ＳＧ２の幅を広くすることができるので、相対的にチャンネルの長さが長くなって、閾値電圧の下での勾配（又はサブ閾値特性）や閾値電圧分布を改善させ得る。
【００６９】
前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２とは導電物質で形成され得る。例えば、前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２とはドーピングされた半導体物質（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属（例えば、タングステン、チタニウム、タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）等から選択された少なくとも１つを包含できる。前記ゲート絶縁膜３２、４２は酸化物、窒化物及び／又は酸化窒化物等から形成され得る。前記第２サブゲートＳＧ２の上には第１キャッピング膜パターン５０が配置される。前記第１キャッピング膜パターン５０の上部面は前記基板１の上部面と共面を成し得る。前記第１キャッピング膜パターン５０はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のような絶縁膜を包含できる。
【００７０】
本実施形態で、前記第１キャッピング膜パターン５０の下部面は前記第２ゲート絶縁膜４２の上部面と接し、前記第１キャッピング膜パターン５０の側面は前記基板１及び／又は前記素子分離膜３に接する。しかし、他の例として、前記第２ゲート絶縁膜４２が延長されて前記第１キャッピング膜パターン５０と前記基板１との間、及び／又は前記第１キャッピング膜パターン５０と前記素子分離膜３との間に介在し得る。特に、この場合に望ましくは、前記第１キャッピング膜パターン５０がシリコン窒化膜で形成され、前記第２ゲート絶縁膜４２がシリコン酸化膜で形成される。この時、前記第１キャッピング膜パターン５０と前記基板１との間に介在された前記第２ゲート絶縁膜４２はシリコン単結晶である基板１とシリコン窒化膜である前記第１キャッピング膜パターン５０との間のストレスを緩和するバッファ膜の役割を果たし得る。
【００７１】
図５のＢ−Ｂ'断面を参照すれば、前記第１サブワードラインＳＷＬ１の第２方向Ｙへの長さは、前記第２サブワードラインＳＷＬ２の第２方向Ｙへの長さより長いことがあり得る。前記第１サブワードラインＳＷＬ１の端部の側壁は前記第２サブワードラインＳＷＬ２の端部の側壁に整列されない。前記第２サブワードラインＳＷＬ２の端部は前記第１サブワードラインＳＷＬ１の端部を覆わず露出させる。前記キャッピング膜パターン５０は前記第２サブワードラインＳＷＬ２の端部の側壁と前記第１サブワードラインＳＷＬ１の上部面とを覆うことができる。
【００７２】
再び、図５のＡ−Ａ'断面を見れば、前記基板１の上に前記第１不純物注入領域ＳＤ１（１０）と接する第１パッド６１が配置され、前記第２不純物注入領域ＳＤ２（２０）と接する第２パッド６２が配置される。前記第１パッド６１と前記第２パッド６２とは不純物がドーピングされたポリシリコン、又は導電膜で形成され得る。前記第１パッド６１と前記第２パッド６２との幅は前記第１及び第２不純物注入領域１０、２０の幅より望ましくは大きい。したがって、前記不純物注入領域１０、２０の幅を５ｎｍ〜２０ｎｍ水準まで減らす代わりに、これより広い幅を有する第１及び第２パッド６１、６２を上部に配置することによって、前記パッド６１、６２の上にコンタクト（下部電極コンタクト６５とビットラインコンタクト８０ｅと）を形成する後続工程が容易になり、このように形成されたコンタクト抵抗を減少させ得る。
【００７３】
本実施形態で、前記第１パッド６１と前記第２パッド６２とは前記素子分離膜３の上へ突出しているが、前記第１パッド６１と前記第２パッド６２とが素子分離膜３より低い位置に配置されて前記第１パッド６１と前記第２パッド６２とが前記素子分離膜３の上部面と同一または類似な位置の上部面を有することもあり得る。
【００７４】
前記パッド６１、６２の上には第１層間絶縁膜７０が配置される。ビットラインＢＬ（８０ｂ）は前記第１層間絶縁膜７０の上に配置される。前記ビットラインＢＬ（８０ｂ）は前記第１層間絶縁膜７０を貫通して前記第１パッド６１と接するビットラインコンタクト８０ｅに連結され得る。前記ビットラインＢＬ（８０ｂ）と前記ビットラインコンタクト８０ｅとは１つの膜に連結された一体形であるか、又は分離されて互いに異なる膜で構成され得る。前記ビットラインＢＬ（８０ｂ）と前記ビットラインコンタクト８０ｅとはドーピングされた半導体物質（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属（例えば、タングステン、チタニウム、タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）等から選択された少なくとも１つを包含できる。前記ビットラインＢＬ（８０ｂ）の上には第２キャッピング膜パターン８１ｂが配置され得る。前記ビットラインＢＬ（８０ｂ）の側壁は第１絶縁スペーサー８２ｂに覆われる。前記第１層間絶縁膜７０は前記周辺回路領域ＰＣＲで周辺回路トランジスターＰＴＲの周辺には配置されないことがあり得る。
【００７５】
一方、前記ビットラインＢＬ（８０ｂ）の端部に隣接する前記周辺回路領域ＰＣＲには前記ビットラインＢＬ（８０ｂ）へ電圧を印加するための周辺回路トランジスターＰＴＲが配置され得る。前記周辺回路トランジスターＰＴＲは周辺ゲート絶縁膜７１とその上に配置される周辺ゲートＰＧとを含む。前記周辺ゲートＰＧは第１周辺ゲート膜パターン７２ａとその上に配置される第２周辺ゲート膜パターン８０ａとを包含できる。前記第２周辺ゲート膜パターン８０ａは前記ビットラインＢＬ（８０ｂ）と同一な物質を包含できる。また、前記第２周辺ゲート膜パターン８０ａと前記ビットラインＢＬとは同一な高さと同一な厚さとで配置され得る。
【００７６】
前記周辺ゲートＰＧの上には第３キャッピング膜パターン８１ａが配置され得る。前記第３キャッピング膜パターン８１ａは前記第２キャッピング膜パターン８１ｂと同一な物質であり得る。前記周辺ゲートＰＧの側壁は第２絶縁スペーサー８２ａに覆われる。前記第２絶縁スペーサー８２ａと前記第１絶縁スペーサー８２ｂとは同一な物質を包含できる。前記周辺回路領域ＰＣＲで前記基板１には前記周辺ゲートＰＧに隣接するように第１周辺ソース／ドレーン領域８３ａと第２周辺ソース／ドレーン領域８３ｂとが配置される。前記絶縁スペーサー８２ａ、８２ｂ側壁は第２層間絶縁膜７３で覆われる。前記セルアレイ領域ＣＡＲで、前記第２層間絶縁膜７３は前記第１層間絶縁膜７０の上部面を覆うと同時に、前記周辺回路領域ＰＣＲでは前記基板１の上部面を覆うことができる。前記第１層間絶縁膜７０と前記第２層間絶縁膜７３とはシリコン酸化膜、シリコン窒化膜又はシリコン酸化窒化膜系列の物質で形成され得る。前記第２層間絶縁膜７３の上部面は前記第２及び第３キャッピング膜パターン８１ａ、８１ｂの上部面と共面を成し得る。
【００７７】
前記セルアレイ領域ＣＡＲで下部電極コンタクト６５は前記第２層間絶縁膜７３と前記第１層間絶縁膜７０とを貫通して前記第２パッド６２と接するように配置される。前記第２層間絶縁膜７３の上には前記下部電極コンタクト６５と接するデータ格納要素が配置され得る。本実施形態で、前記データ格納要素にキャパシターＣＡを例として説明する。しかし、前記データ格納要素はＭＲＡＭ（磁気抵抗メモリ）のＭＴＪ（磁気トンネル結合）であり得る。前記キャパシターは下部電極９３と上部電極９１及びその間に介在する誘電膜９２とを包含できる。前記下部電極９３はカップ形状を有し得る。前記上部電極９１は側面へ延長されて隣接する下部電極９３を全て覆う共通電極であり得る。前記上部電極９１と前記第２層間絶縁膜７３との間には支持膜７４が配置され得る。前記支持膜７４は前記下部電極９３の下部に位置して前記下部電極９３が倒れることを防止し、支持する役割を果たし得る。前記支持膜７４は絶縁物質を包含できる。図５で前記支持膜７４は前記下部電極９３の下部に配置されているが、前記下部電極９３の中間及び／又は上部に追加して又は単独で配置されることもあり得る。
【００７８】
前記誘電膜９２は側面へ延長されて前記支持膜７４と前記上部電極９１との間に介在することができる。前記支持膜７４は前記周辺回路領域ＰＣＲで前記第２層間絶縁膜７３を覆うことができる。
【００７９】
第１サブワードライン端部コンタクト７６と第２サブワードライン端部コンタクト７５とは前記支持膜７４、前記第２層間絶縁膜７３、前記第１層間絶縁膜７０及び前記第１キャッピング膜パターン５０を貫通して各々前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部とに連結される。図示されていないが、前記第１サブワードラインコンタクト７６と前記第２サブワードラインコンタクト７５とは、各々互いに分離されて独立的に動作する周辺回路トランジスターに連結されて前記第１サブワードラインＳＷＬ１と前記第２サブワードラインＳＷＬ２に各々互いに独立的に電圧が印加される通路として使用され得る。
【００８０】
ビットライン端部コンタクト７７は前記支持膜７４と前記第２キャッピング膜パターン８１ｂとを貫通して前記ビットラインＢＬ（８０ｂ）の端部に連結される。前記周辺回路領域ＰＣＲで、前記支持膜７４の上に前記ビットライン端部コンタクト７７と連結されるビットライン電圧印加配線８４が配置される。周辺コンタクト７８は前記支持膜７４及び前記第２層間絶縁膜７３を貫通して前記第１周辺ソース／ドレーン領域８３ａと前記ビットライン電圧印加配線８４とを連結する。前記コンタクト７５、７６、７７、７８は同時に形成されることもあり得る。
【００８１】
図４及び図５のＤＲＡＭ装置では２つの隣接する単位セル記憶素子が１つのビットラインコンタクト８０ｅと第１不純物注入領域ＳＤ１（１０）とを共有し、対称的に配置される。本実施形態によるＤＲＡＭ装置で１つの単位セル記憶素子は１つのトランジスターと１つのキャパシターとを有し得る。
【００８２】
図６Ａは本発明の実施形態１の単位セル記憶素子の回路図を示す。
【００８３】
図６Ａで、前記第１不純物注入領域ＳＤ１はビットラインノードに対応され得る。前記第２不純物注入領域ＳＤ２はストレージノードに対応され得る。
【００８４】
図５及び図６Ａを参照して、本発明によるＤＲＡＭ装置において、動作方法を説明する。先ず、回路コントローラＣＣによって、表２のように、読出し、書込み'１'、書込み'０'及び維持（又は事前充電）の状態で、選択された単位セル記憶素子の第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２とビットラインＢＬへ電圧が印加される。前記回路コントローラＣＣは例えば、同一の集積回路基板の上で図６Ａの全ての要素を含む集積回路ＤＲＡＭ装置の周辺回路領域に配置され得る。
【００８５】
【表２】
2012248841.tif 000004
【００８６】
表２を参照すれば、読出しと書込みの段階において、選択された単位セル記憶素子の第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２には同一な電圧（高電圧Ｖｐｐ）が印加される。この時、前記高電圧Ｖｐｐは例えば約３．０Ｖであり得る。データ'１'の書込み動作の場合、前記ビットラインＢＬへは電源電圧Ｖｃｃが印加され、例えば約２．０Ｖが印加され得る。この時、前記キャパシターＣＡには例えば、約２．０Ｖの電源電圧Ｖｃｃが印加され得る。基板１へは常に第１バックバイアス電圧Ｖｂｂ１（例えば、−０．４Ｖ）が印加され得る。
【００８７】
動作前の維持（または待機）状態で第１サブワードラインＳＷＬ１には第２バックバイアス電圧Ｖｂｂ２として、例えば負電圧（さらに具体的な例としては−０．４Ｖ）が印加され、第２サブワードラインＳＷＬ２には前記第２バックバイアス電圧より絶対値が小さい電圧（例えば０Ｖ）が印加され得る。この時、例えば、前記キャパシターに書き込まれた電源電圧Ｖｃｃ（例えば、２Ｖ）がストレージノードに該当する前記第２不純物注入領域ＳＤ２（２０）へ印加され得る。この時、前記第２サブワードラインＳＷＬ２と前記第２不純物注入領域ＳＤ２との間の電圧差は前記電源電圧Ｖｃｃ（例えば、２Ｖ）とほぼ等しくなり得る。
【００８８】
一方、前記第１サブワードラインＳＷＬ１と前記第２サブワードラインＳＷＬ２とが共に１つのワードラインで構成された構造では、前記第２サブワードラインＳＷＬ２にも第２バックバイアス電圧（例えば、−０．４Ｖ）が印加されるので、前記第２サブワードラインＳＷＬ２と前記第２不純物注入領域ＳＤ２との間の電圧差は電源電圧Ｖｃｃ＋（第２バックバイアス電圧Ｖｂｂ２の絶対値）であり、例えば、約２．４Ｖとなり得る。これは本発明の構造の電圧差である電源電圧Ｖｃｃ（例えば、２Ｖ）より大きいので、ＧＩＤＬ現象が発生する危険が大きくなる。このようにキャパシターの下部に位置する前記第２不純物注入領域ＳＤ２（２０）に漏洩電流が発生されれば、前記キャパシターに格納された電荷も消失されてデータが消失される。
【００８９】
しかし、本発明では前記第２サブワードラインＳＷＬ２へ前記第２バックバイアス電圧Ｖｂｂ２より高い電圧が印加されるため、前記第２サブワードラインＳＷＬ２と前記第２不純物注入領域ＳＤ２（２０）との間の電圧差が小さくなる。したがって、本発明の構造ではＧＩＤＬ現象による漏洩電流が発生する危険が小さくなる。したがって、キャパシターのデータ格納能力も向上されて信頼性を向上させ得る。
【００９０】
これをより具体的に説明する。下説明で本発明で第２不純物注入領域ＳＤ２（２０）はストレージノードＳに対応され得る。第１不純物注入領域ＳＤ１（１０）はビットラインノードＤに対応され得る。
【００９１】
図６Ｂ及び図６Ｃは本発明の構造とゲート電極が１つである構造とで発生される漏洩電流量を示すグラフである。
【００９２】
図６Ｂを参照すれば、横軸のＶＧＳはゲートＧとストレージノードＳとの間の電圧差異を意味する。ゲート電極が１つである場合は上述したようにＶＧＳがＶｃｃ＋│Ｖｂｂ２│（Ｖｂｂ２の絶対値）になり、本発明ではＶＧＳがＶｃｃに該当し得る。したがって、ソース領域でのＧＩＤＬ現象による漏洩電流量は減少し、データ維持性能が改善され得る。
【００９３】
図６Ｃは本発明の構造（ａ）とゲート電極が１つである構造（ｂ）とで発生される漏洩電流量をシミュレーションした図である。
【００９４】
図６Ｃを参照すれば、本発明の構造（ａ）でサブゲートＳＧ１、ＳＧ２の線幅は約４０ｎｍであり、不純物注入領域ＳＤ１、ＳＤ２の幅は約８ｎｍである。第１サブゲートＳＧ１へは約−０．４Ｖを、第２サブゲートＳＧ２へは約０．２Ｖを印加し、第２不純物注入領域ＳＤ２へは約２．０Ｖを印加する場合、前記第２不純物注入領域ＳＤ２の'Ａ'部分に微弱に漏洩電流が発生する。一方、ゲートが１つである構造（ｂ）で、ゲートＧの線幅は約２０ｎｍであり、不純物注入領域ＳＤ１、ＳＤ２の幅は約２０ｎｍである。前記ゲートＧへ約−０．４Ｖを印加し、前記第２不純物注入領域ＳＤ２へ約２．０Ｖを印加した場合、前記第２不純物注入領域ＳＤ２の'Ｂ'部分に相対的に多い漏洩電流が発生される。具体的に、この時の漏洩電流量と最大バンド屈曲率（最大ＢＢ率）とは表３の通りである。ここで、最大ＢＢ率とは、漏洩電流が発生した場合の正孔の個数を言い、即ち漏洩電流発生時の、正孔発生率を意味する。最大ＢＢ率が低いほど、漏洩電流量が減少する。
【００９５】
【表３】
2012248841.tif 000005
【００９６】
表３を参照すれば、本発明の構造（ａ）で発生する漏洩電流量は、ゲート電極が１つである構造（ｂ）で発生する漏洩電流量より著しく少ないことが理解され得る。
【００９７】
一方、本発明の図５の構造では読出し／書込みのような動作状態でオン電流を増加させるために閾値電圧を低く設計できる。閾値電圧を低くする場合、維持状態で漏洩電流が発生する確率が大きくなる。しかし、上述のように前記サブゲートＳＧ１、ＳＧ２へ互いに異なる電圧を印加することによって、漏洩電流発生を減少できる。したがって、維持状態で漏洩電流の発生を最小化すると同時に、動作状態でオン電流を増加させ得る。
【００９８】
これをより具体的に説明する。
【００９９】
図６Ｄ乃至図６Ｆは本発明の構造とゲート電極が１つである構造とで発生されるビットラインノード−ストレージノードの間の電流量ＩＤＳを示すグラフである。
【０１００】
図６Ｄを参照すれば、第１グラフＧ１はゲート電極が１つであり、特定閾値電圧Ｖｔｈを有する構造でのＶＧＳとＩＤＳとの間の関係を示し、第２グラフＧ２は本発明の構造で閾値電圧Ｖｔｈを△Ｖ程度低くした時のＶＧＳとＩＤＳとの間の関係を示す。前記第２グラフＧ２は前記第１グラフＧ１を横軸に△Ｖ程度平行移動する場合に対応され得る。第１グラフＧ１と第２グラフＧ２とでデータ'１'の書込み電圧である高電圧Ｖｐｐを印加する時、ビットラインノード−ストレージノードの間の電流量ＩＤＳが△ＩＤＳ程度増加するようになる。これは対数グラフより線型グラフで見ると、さらに分かり易い。したがって、本発明では閾値電圧を低く設計することによって、書込み動作のような動作状態でオン電流（Ｏｎ−Ｃｕｒｒｅｎｔ）を増加させることが理解され得る。
【０１０１】
図６Ｅは図６Ｃの本発明の構造（ａ）とゲート電極が１つである構造（ｂ）とでＶＧＳとＩＤＳとの間の関係をシミュレーションした結果を示したグラフである。例えば、ＶＧＳが約１Ｖである時、本発明の構造ではビットラインノードとストレージノードの間の電流量ＩＤＳはゲート電極が１つである時より△ＩＤＳ程度増加する。
【０１０２】
図６Ｆは図６Ｃの本発明の構造（ａ）とゲート電極が１つである構造（ｂ）とでＶＤＳとＩＤＳとの間の関係をシミュレーションした結果を示したグラフである。例えば、ＶＤＳが約１Ｖである時、本発明の構造ではビットラインノードとストレージノードの間の電流量ＩＤＳはゲート電極が１つである時より△ＩＤＳ程度増加する。
【０１０３】
図６Ｄ乃至図６Ｆにより、本発明の構造はゲートが１つである構造より、ビットラインノードとストレージノードの間の電流量ＩＤＳ、即ち動作状態のオン電流（Ｏｎ−ｃｕｒｒｅｎｔ）が増加することが理解され得る。
【０１０４】
図６Ｃに示す本発明の構造（ａ）とゲート電極が１つである構造（ｂ）について電気的特性をシミュレーションした結果を表４に示す。
【０１０５】
【表４】
2012248841.tif 000006
【０１０６】
表４を参照すれば、本発明の構造における閾値電圧は、ゲート電極が１つである構造より減少した。また、閾値電圧以下での勾配（サブ閾値勾配）は、本発明の構造では１３４であり、ゲート電極が１つである構造での値１５９より小さい。閾値電圧以下での勾配は、閾値電圧の電流値において電流が１０分の１に減少するために必要な電圧量を意味する。閾値電圧以下での勾配値が小さいほど、トランジスター性能が良くなる。したがって、本発明の構造においてサブ閾値特性は向上することが理解される。また、本発明の構造においてＶＧＳが３．０Ｖである時の飽和電流値ＩＤＳＡＴはゲート電極が１つである構造より増加することが理解される。
【０１０７】
図７乃至２４は図５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１０８】
図７を参照すれば、基板１に素子分離膜３を形成して活性領域ＡＲを定義する。前記素子分離膜３は例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方法を利用して形成され得る。前記素子分離膜３はシリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜等を利用して形成され得る。イオン注入工程を進行して前記セルアレイ領域ＣＡＲで前記基板１の前記活性領域ＡＲの全面に第２不純物注入領域２０を形成する。前記第２不純物注入領域２０は例えばＮ形の不純物がドーピングされ得る。前記第２不純物注入領域２０を形成する前に、図示されていないが、前記基板１に複数のウェル領域を形成できる。
【０１０９】
図８を参照すれば、前記基板１の上に第１マスクパターンＭ１を形成する。前記第１マスクパターンＭ１はサブワードラインＳＷＬ１、ＳＷＬ２が配置される領域を定義する第１開口部９９を有するように形成される。前記第１マスクパターンＭ１はシリコン窒化膜のようなハードマスクパターンであるか、又はフォトレジストパターンであり得る。前記第１マスクパターンＭ１をエッチングマスクとして利用して前記セルアレイ領域ＣＡＲで前記基板１と素子分離膜３とをエッチングして第２方向Ｙへ延長される複数個のライン形状のグルーブ５を形成する。
【０１１０】
図９を参照すれば、前記第１マスクパターンＭ１を除去する。前記第１マスクパターンＭ１がフォトレジストパターンである場合、アッシング工程等によって除去できる。前記第１マスクパターンＭ１がシリコン窒化膜で形成される場合、燐酸等を利用する洗浄工程によって除去できる。前記グルーブ５が形成された前記基板１の上に第１ゲート絶縁膜３２を形成する。前記第１ゲート絶縁膜３２は熱酸化工程、原子薄膜蒸着（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）又は化学的気相蒸着（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程等を利用して形成されてもよく、例えばシリコン酸化膜で形成されてもよい。前記第１ゲート絶縁膜３２が形成された前記基板１の全面の上に第１サブゲート膜３０をコンフォーマルに形成する。前記第１サブゲート膜３０は少なくとも後に形成される第１サブゲートＳＧ１の厚さ以上の厚さを有するように形成され得る。
【０１１１】
図１０を参照すれば、前記基板１の上に第１犠牲膜７を形成して前記グルーブ５を満たす。前記第１犠牲膜７は前記第１サブゲート膜３０に対してエッチング選択比を有する物質で形成できる。前記第１犠牲膜７は例えば酸化物で形成され得る。前記第１犠牲膜７に対して平坦化エッチング工程を進行して前記第１犠牲膜７の上部面の高さを前記第１サブゲート膜３０の上部面と同一またはそれより低くなるようにする。
【０１１２】
図１１を参照すれば、前記第１犠牲膜７と前記第１サブゲート膜３０とを概ね１対１でエッチングできるようにエッチング工程レシピを調節して前記第１犠牲膜７と前記第１サブゲート膜３０とを全面的に同じ割合でエッチングする。前記エッチング工程において前記第１犠牲膜７は前記グルーブ５内に位置する前記第１サブゲート膜３０がエッチングされることを防止し、保護する役割を果たす。前記グルーブ５内に残る前記第１サブゲート膜３０が望ましい厚さになるまで前記エッチング工程は継続され得る。前記グルーブ５内に残る前記第１サブゲート膜３０の上部面は望ましくは前記第２不純物注入領域２０の下部面より低い。前記エッチング工程で前記第１犠牲膜７は全て除去され、前記グルーブ５内に第１サブゲートＳＧ１（又は第１サブワードラインＳＷＬ１）が形成される。また、前記第１サブゲートＳＧ１に覆われずに露出された前記第１ゲート絶縁膜３２はエッチング損傷を受けているので、除去され得る。したがって、前記素子分離膜３及び前記基板１の上部面が露出され得る。
【０１１３】
図１２を参照すれば、前記基板１の全面に第２ゲート絶縁膜４２をコンフォーマルに形成する。前記第２ゲート絶縁膜４２は熱酸化工程、原子薄膜蒸着（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）又は化学的気相蒸着（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程等を利用して形成してもよく、例えばシリコン酸化膜で形成してもよい。前記第２ゲート絶縁膜４２は前記第１ゲート絶縁膜３２と同一または同程度の厚さに形成され得る。前記第２ゲート絶縁膜４２上に第２サブゲート膜４０をコンフォーマルに形成する。前記第２サブゲート膜４０は少なくとも後に形成される第２サブゲートＳＧ２の厚さ以上の厚さを有するように形成され得る。
【０１１４】
図１３を参照すれば、前記基板１の上に第２犠牲膜９を形成して前記グルーブ５を満たす。前記第２犠牲膜９は前記第２サブゲート膜４０に対してエッチング選択比を有する物質で形成できる。前記第２犠牲膜９は例えば酸化物で形成され得る。前記第２犠牲膜９に対して平坦化エッチング工程を進行して前記第２犠牲膜９の上部面の高さを前記第２サブゲート膜４０の上部面と同じまたはそれ以下とする。
【０１１５】
図１４を参照すれば、前記第２犠牲膜９と前記第２サブゲート膜４０を概ね１：１にエッチングできるようにエッチング工程レシピを調節して前記第１犠牲膜７と前記第２サブゲート膜４０とを全面的に同時にエッチングする。前記エッチング工程の間に前記第２犠牲膜９は前記グルーブ５内に位置する前記第２サブゲート膜４０がエッチングされることを防止し、保護する役割を果たす。前記グルーブ５内に残る前記第２サブゲート膜４０が望ましい厚さになるまで前記エッチング工程は継続され得る。前記エッチング工程で前記第２犠牲膜９は全て除去され、前記グルーブ５内に第２サブゲートＳＧ２（又は第２サブワードラインＳＷＬ２）が形成される。また、前記第２サブゲートＳＧ２に覆われず露出された前記第２ゲート絶縁膜４２はエッチング損傷を受けるので、除去され得る。したがって、前記素子分離膜３及び前記基板１の上部面が露出され得る。
【０１１６】
図１５でＢ−Ｂ'断面を参照すれば、前記基板１の上に第２マスクパターンＭ２を形成する。前記第２マスクパターンＭ２は前記第２サブゲートＳＧ２の端部（即ち、第２サブワードラインＳＷＬ２の端部）を露出させる第２開口部９８を有する。前記第２マスクパターンＭ２はシリコン窒化膜のようなハードマスクパターンであるか、又はフォトレジストパターンであり得る。前記第２マスクパターンＭ２をエッチングマスクとして利用して前記セルアレイ領域ＣＡＲで前記第２サブワードラインＳＷＬ２の端部をエッチングする。この時、前記第２ゲート絶縁膜４２も一部除去されて前記第１サブワードラインＳＷＬ１の端部の上部面が露出され得る。
【０１１７】
図１６を参照すれば、前記第２マスクパターンＭ２を除去する。前記第２マスクパターンＭ２がフォトレジストパターンである場合、アッシング工程等によって除去できる。前記第２マスクパターンＭ２がシリコン窒化膜で形成される場合、燐酸等を利用する洗浄工程によって除去できる。そして、前記基板１の全面の上に第１キャッピング膜を形成し、平坦化エッチング工程等を進行して前記グルーブ内に第１キャッピング膜パターン５０を形成する。前記第１キャッピング膜パターン５０はシリコン窒化膜、シリコン酸化膜、及びシリコン酸化窒化膜を含むグループから選択される少なくとも１つの物質で形成され得る。
【０１１８】
図１７を参照すれば、前記基板１の上に第３マスクパターンＭ３を形成する。前記第３マスクパターンＭ３は第１不純物注入領域ＳＤ１（１０）が形成される位置に第３開口部９７を有し得る。前記第３マスクパターンＭ３はイオン注入工程のマスクとして使用され得る。イオン注入工程を進行して前記第３開口部９７を通じて露出された前記基板１へ不純物を注入して隣接する２つの第２サブワードラインＳＷＬ２との間に第１不純物注入領域１０を形成する。前記第１不純物注入領域１０は前記第２不純物注入領域２０と同一なＮ形の不純物でドーピングされ得る。この時、前記第１不純物注入領域１０の下部面は前記第２不純物注入領域２０の下部面より低くなり、さらに前記第１サブゲートＳＧ１の上部面より低くなり得る。
【０１１９】
図１８を参照すれば、前記第３マスクパターンＭ３を除去する。前記基板１の上に不純物がドーピングされたポリシリコン膜、不純物がドーピングされたシリコン単結晶膜又は導電膜を形成し、パターニングして第１パッド６１と第２パッド６２とを形成する。前記第１パッド６１は前記第１不純物注入領域ＳＤ１（１０）に接するように形成され、前記第２パッド６２は前記第２不純物注入領域ＳＤ２（２０）に接するように形成される。前記第１パッド６１と前記第２パッド６２は、不純物がドーピングされたポリシリコン膜又はシリコン単結晶膜によって形成される場合、前記第１パッド６１と前記第２パッド６２は前記第１及び第２不純物注入領域１０、２０と同一なタイプの不純物がドーピングされ得る。
【０１２０】
図１９を参照すれば、前記基板１の全面の上に第１層間絶縁膜７０を積層し、パターニングして前記周辺回路領域ＰＣＲの前記基板１の表面を露出させる。前記露出された周辺回路領域ＰＣＲの基板１の上に周辺ゲート絶縁膜７１を形成する。そして、前記周辺ゲート絶縁膜７１の上に第１周辺ゲート膜７２を形成する。前記第１周辺ゲート膜７２は不純物がドーピングされたポリシリコンや金属含有膜で形成され得る。
【０１２１】
図２０を参照すれば、前記第１周辺ゲート膜７２に対してエッチング工程を進行して前記セルアレイ領域ＣＡＲで前記第１層間絶縁膜７０の上部面を露出させると同時に前記周辺回路領域ＰＣＲで前記第１周辺ゲート膜７２を残す。前記エッチング工程は例えば、全面エッチバック工程又は化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程であり得る。
【０１２２】
図２１を参照すれば、前記第１層間絶縁膜７０を一部パターニングして前記第１パッド６１を露出させるビットラインコンタクトホール７０ａを形成する。前記ビットラインコンタクトホール７０ａを形成する時、前記第１パッド６１の面積が広いので、誤整列が発生する危険が減る。前記基板１の全面の上にビットライン膜８０を形成する。前記ビットライン膜８０は望ましくは金属含有膜で形成され得る。前記ビットライン膜８０は前記ビットラインコンタクトホール７０ａ内を満たすように形成される。前記ビットライン膜８０の上に第２キャッピング膜８１を形成する。
【０１２３】
図２２を参照すれば、前記セルアレイ領域ＣＡＲで前記第２キャッピング膜８１及び前記ビットライン膜８０をパターニングしてビットライン８０ｂとその上に配置される第２キャッピング膜パターン８１ｂを形成する。この時、前記ビットラインコンタクトホール７０ａ内にはビットラインコンタクト８０ｅが形成される。前記周辺回路領域ＰＣＲで前記第２キャッピング膜８１、前記ビットライン膜８０、前記第１周辺ゲート膜７２をパターニングして順に積層された第１周辺ゲート膜パターン７２ａ、第２周辺ゲート膜パターン８０ａ、及び第３キャッピング膜パターン８１ａを形成する。前記第３キャッピング膜パターン８１ａをイオン注入マスクとして利用して前記周辺回路領域ＰＣＲで前記基板１に第１及び第２周辺不純物注入領域８３ａ、８３ｂを形成する。前記第２周辺ゲート膜パターン８０ａと前記ビットライン８０ｂとは同一な物質で同時に形成され得る。
【０１２４】
図２３を参照すれば、前記基板１の全面の上に絶縁スペーサー膜をコンフォーマルに積層し、異方性エッチングして前記ビットライン８０ｂの側壁を覆う第１絶縁スペーサー８２ｂと前記周辺ゲートＰＧの側壁を覆う第２絶縁スペーサー８２ａとを形成する。前記第１及び第２絶縁スペーサー８２ｂ、８２ａは例えばシリコン窒化膜、シリコン酸化窒化膜及びシリコン酸化膜の中で１つに形成され得る。
【０１２５】
図２４を参照すれば、前記基板１の上に第２層間絶縁膜７３を形成し、平坦化エッチングして前記第２及び第３キャッピング膜パターン８１ｂ、８１ａの上部面を露出させる。前記セルアレイ領域ＣＡＲで前記第２層間絶縁膜７３及び前記第１層間絶縁膜７０を貫通して前記第２パッド６２と接する下部電極コンタクト６５を形成する。前記下部電極コンタクト６５を形成するときにも、前記第２パッド６２の面積が広いので、誤整列が発生する危険が減る。前記第２層間絶縁膜７３の上に支持膜７４を形成する。前記支持膜７４はシリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜で形成され得る。前記支持膜７４を貫通して前記下部電極コンタクト６５と接する下部電極９３を形成する。前記下部電極９３はカップ形状に形成され得る。
【０１２６】
続いて図５を再び参照して、前記セルアレイ領域ＣＡＲに前記下部電極９３をコンフォーマルに覆う誘電膜９２と上部電極９１とを形成してキャパシターＣＡを完成する。前記支持膜７４、前記第２層間絶縁膜７３、前記第１層間絶縁膜７０、及び前記第１キャッピング膜パターン５０を貫通して第１サブワードライン端部コンタクト７６と第２サブワードライン端部コンタクト７５とが形成されて各々前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部とに連結される。ビットライン端部コンタクト７７は前記支持膜７４と前記第２キャッピング膜パターン８１ｂとを貫通して形成されて前記ビットラインＢＬ（８０ｂ）の端部に連結される。前記周辺回路領域ＰＣＲで、周辺コンタクト７８は前記支持膜７４及び前記第２層間絶縁膜７３を貫通して形成されて前記第１周辺ソース／ドレーン領域８３ａに接する。前記支持膜７４の上に前記ビットライン端部コンタクト７７と前記周辺コンタクト７８とを連結するビットライン電圧印加配線８４を形成する。上記の結果として、図５の半導体装置を完成できる。
【０１２７】
＜実施形態２＞
図２５は本発明の実施形態２によって図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。
【０１２８】
図２５のＢ−Ｂ'断面を参照すれば、第１サブワードラインＳＷＬ１の端部と第２サブワードラインＳＷＬ２との端部はグルーブ５の外の前記基板１の表面へ延長できる。そして、前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部とは階段形状を成し得る。第１キャッピング膜パターン５０は前記第１サブワードラインＳＷＬ１の端部の上部面と側面を覆うと同時に前記第２サブワードラインＳＷＬ２の端部の上部面と側面を覆う。前記第１サブワードラインＳＷＬ１の端部に隣接する前記第１キャッピング膜パターン５０は第１層間絶縁膜７０に接しておらず第２層間絶縁膜７３と支持膜７４に同時に接し得る。第１サブワードライン端部コンタクト７６と第２サブワードライン端部コンタクト７５とは、それぞれ前記支持膜７４と前記第１キャッピング膜パターン５０を貫通して、それぞれ前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部に連結される。その他の構成及び動作方法は実施形態１と同一または類似であり得る。
【０１２９】
図２６乃至３１は図２５の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１３０】
図２６を参照すれば、図１０の状態のように第１犠牲膜７を形成してグルーブ５を満たし、平坦化エッチングした後に、前記第１サブワードラインＳＷＬ１の端部を形成する領域の前記第１サブゲート膜３０上に第４マスクパターンＭ４を形成する。前記第４マスクパターンＭ４は前記グルーブ５の縁の前記基板１と所定距離重畳されるように形成される。
【０１３１】
図２７を参照すれば、前記第４マスクパターンＭ４をエッチングマスクとして利用して前記第１サブゲート膜３０と前記第１犠牲膜７とを異方性エッチングする。この時、前記第１犠牲膜７と前記第１サブゲート膜３０に対してエッチング選択比が無いエッチング工程レシピを使用できる。したがって、前記グルーブ５内に第１サブワードラインＳＷＬ１、ＳＧ１が形成される。前記第１サブワードラインＳＷＬ１、ＳＧ１の端部は前記第４マスクパターンＭ４の下で保護されてエッチングされないので、前記基板１の上に突出されるように形成される。前記第４マスクパターンＭ４を除去する。
【０１３２】
図２８を参照すれば、前記基板１の上に第２絶縁膜４２と第２サブゲート膜４０とをコンフォーマルに形成する。そして、第２犠牲膜９を形成して前記グルーブ５を満たす。前記第２犠牲膜９に対して平坦化エッチング工程を進行して前記第２サブゲート膜４０の上部面を露出させる。前記第１サブワードラインＳＷＬ１の端部が前記基板１表面の上へ突出されるので、この部分の上から前記第２サブゲート膜４０の高さが最も高くなる。したがって、前記平坦化エッチング工程で、この部分の上の前記第２サブゲート膜４０の上部面が露出される。
【０１３３】
図２９を参照すれば、前記露出された前記第２サブゲート膜４０の上部面の上に第５マスクパターンＭ５を形成する。前記第５マスクパターンＭ５は前記第４マスクパターンＭ４より狭い幅を有するように形成され得る。
【０１３４】
図３０を参照すれば、前記第５マスクパターンＭ５をエッチングマスクとして利用して前記第２サブゲート膜４０と前記第２犠牲膜９とを異方性エッチングして前記グルーブ５内に第２サブワードラインＳＷＬ２、ＳＧ２を形成する。前記第２サブワードラインＳＷＬ２の端部は前記第１サブワードラインＳＷＬ１の端部を露出させるように形成される。前記第５マスクパターンＭ５を除去する。
【０１３５】
図３１を参照すれば、前記基板１の全面の上に第１キャッピング膜パターン５０を形成する。前記第１サブワードラインＳＷＬ１と前記第２サブワードラインＳＷＬ２との端部を覆う第６マスクパターンＭ６を形成する。前記第６マスクパターンＭ６をエッチングマスクとして利用して全面異方性エッチバック工程を進行して前記グルーブ５内に第１キャッピング膜パターン５０を形成する。前記第１キャッピング膜パターン５０は前記第１及び第２サブワードラインＳＷＬ１、ＳＷＬ２の端部をコンフォーマルに覆うように形成され得る。
【０１３６】
続いて、前記第６マスクパターンＭ６を除去する。そして、実施形態１と同一または類似な工程を進行して図２５の半導体装置を形成できる。
【０１３７】
＜実施形態３＞
図３２は本発明の実施形態３によって図４をＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'線に沿って切断した断面図を示す。
【０１３８】
図３２のＢ−Ｂ'断面を参照すれば、第１サブワードラインＳＷ１及び第２サブワードラインＳＷＬ２の端部が全てグルーブ５内に位置し、前記基板１の表面の上へ突出されない。前記第１サブワードラインＳＷＬ１及び前記第２サブワードラインＳＷＬ２の端部は'Ｌ'字形断面を有し得る。また、前記第１サブワードラインＳＷＬ１の端部の上部面は前記第２サブワードラインＳＷＬ２の端部の上部面と共面を成し得る。前記第２サブワードラインＳＷＬ２の端部は第１キャッピング膜パターン５０で覆わなくて第２犠牲膜９が残存できる。第１サブワードライン端部コンタクト７６と第２サブワードライン端部コンタクト７５とは、前記支持膜７４、前記第２層間絶縁膜７３及び前記第１層間絶縁膜７０を貫通して各々前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部とに連結される。その他の構成及び動作方法は実施形態１と同一または類似であり得る。
【０１３９】
図３３乃至３８は図３２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１４０】
図３３を参照すれば、図１０の状態のように第１犠牲膜７を形成してグルーブ５を満たし、平坦化エッチングした後に、前記第１犠牲膜７と第１サブゲート膜３０に対して平坦化エッチング工程を進行して前記基板１と前記素子分離膜３の上部面を露出させると同時に前記グルーブ５内に前記第１犠牲膜７と前記第１サブゲート膜３０を残存させる。したがって、前記第１サブゲート膜３０の端部の上部面は前記基板１の上部面と共面を成し得る。
【０１４１】
図３４を参照すれば、前記基板１の上に第７マスクパターンＭ７を形成する。前記第７マスクパターンＭ７は前記周辺回路領域ＰＣＲと前記第１サブゲート膜３０との端部を覆うように形成される。前記第７マスクパターンＭ７をエッチングマスクとして利用して前記第１サブゲート膜３０と前記第１犠牲膜７とを異方性エッチングして前記グルーブ５内に第１サブゲートＳＧ１、又は第１サブワードラインＳＷＬ１を形成する。
【０１４２】
図３５を参照すれば、前記第７マスクパターンＭ７を除去する。前記基板１の上に第２ゲート絶縁膜４２と第２サブゲート膜４０とをコンフォーマルに形成する。そして、第２犠牲膜９を形成して前記グルーブ５内を満たす。
【０１４３】
図３６を参照すれば、前記第２犠牲膜９と前記第２サブゲート膜４０に対して平坦化エッチング工程を進行して前記基板１と前記素子分離膜３の表面を露出させると同時に前記グルーブ５内に前記第２犠牲膜９と前記第２サブゲート膜４０とを残存させる。したがって、前記第２サブゲート膜４０の端部の上部面は前記基板１の上部面と共面を成し得る。
【０１４４】
図３７を参照すれば、前記基板１の上に第８マスクパターンＭ８を形成する。前記第８マスクパターンＭ８は前記周辺回路領域ＰＣＲと前記第２サブゲート膜４０端部とを覆うように形成される。前記第８マスクパターンＭ８をエッチングマスクとして利用して前記第２サブゲート膜４０と前記第２犠牲膜９に対して異方性エッチング工程を進行して前記グルーブ５内に第２サブゲートＳＧ２又は第２サブワードラインＳＷＬ２を形成する。
【０１４５】
図３８を参照すれば、前記第８マスクパターンＭ８を除去する。そして、前記基板１の上に第１キャッピング膜を積層し、平坦化エッチングして前記グルーブ５内に第１キャッピング膜パターン５０を形成すると同時に前記第１及び第２サブワードラインＳＷＬ１、ＳＷＬ２の上部面を露出させる。この時、前記第８マスクパターンＭ８の下部にある第２犠牲膜９は除去されず残存してもよい。
【０１４６】
その以外の形成過程は実施形態１と同一または類似であり得る。
【０１４７】
＜実施形態４＞
図３９は本発明の実施形態４による半導体装置の平面図である。図４０は図３９をＡ−Ａ'線に沿って切断した断面図を示す。本実施形態４による半導体装置は水平方向にチャンネルが形成されるＤＲＡＭ装置であり得る。
【０１４８】
図３９及び図４０を参照すれば、基板１に素子分離膜ＦＯＸ（３）が配置されて活性領域ＡＲを定義する。図３９及び４０にはセルアレイ領域のみを図示した。本実施形態４で周辺回路領域に対する部分は実施形態１と同一または類似であるので、これに対する図示を省略した。前記基板１の上には平面的に第１方向Ｘへ延長される複数個の互いに平行なビットラインＢＬ（８０ｂ）が配置される。前記基板１の上には平面的に前記第１方向Ｘと直交する第２方向Ｙへ延長される複数個の互いに平行なワードラインＷＬが配置される。前記ワードラインＷＬと前記ビットラインＢＬとが交差する地点で前記活性領域ＡＲが配置される。前記活性領域ＡＲは平面的にバー（ｂａｒ）形状を有し、前記第１方向Ｘと第２方向Ｙとの両方に対して非垂直である（ｎｏｎ−ｐｅｒｐｅｎｄｉｃｕｌａｒ）第３方向Ｓへ長く配置され得る。第４方向Ｚは前記第１乃至第３方向Ｘ、Ｙ、Ｓの全てに対して垂直になる方向である。図４０でＡ−Ａ'線に対する断面はＺ−Ｓ断面を示す。前記ワードラインＷＬの各々は側面に並べて配列された第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２とを含む。
【０１４９】
続いて、第１サブゲートＳＧ１は前記第２方向Ｙへ延長されて前記第１サブワードラインＳＷＬ１を構成する。第２サブゲートＳＧ２は前記第２方向Ｙへ延長されて前記第２サブワードラインＳＷＬ２を構成する。前記第１サブゲートＳＧ１は前記第２サブゲートＳＧ２の片側に配置される。前記第１サブゲートＳＧ１と前記基板１との間には第１ゲート絶縁膜３２が介在する。前記第２サブゲートＳＧ２と前記基板１との間には第２ゲート絶縁膜４２が介在する。前記第２ゲート絶縁膜４２は延長されて前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との間に介在する。隣接する２つのワードラインＷＬは互いに対称となる構造を有し得る。前記第１サブワードラインＳＷＬ１の端部の幅Ｗ４は前記第１サブワードラインＳＷＬ１の幅Ｗ３より広い。前記第２サブワードラインＳＷＬ２の端部の幅は前記第２サブワードラインＳＷＬ２の幅より広い。前記第１サブワードラインＳＷＬ１の長さは前記第２サブワードラインＳＷＬ２の長さと異なり得る。例えば、前記第１サブワードラインＳＷＬ１は前記第２サブワードラインＳＷＬ２より長いことがあり得る。前記第１サブワードラインＳＷＬ１の端部と前記第２サブワードラインＳＷＬ２の端部とはジグザグに配置され得る。前記第１及び第２サブワードラインＳＷＬ１、ＳＷＬ２の端部の幅と配置とは後の前記第１及び第２サブワードラインＳＷＬ１、ＳＷＬ２へ電圧を印加するためのコンタクト形成の時、工程をより容易にする。
【０１５０】
続いて、隣接する２つの第１サブゲートＳＧ１の間の前記基板１内には第１不純物注入領域ＳＤ１（１０）が配置される。前記第２サブゲートＳＧ２に隣接する前記基板１内には第２不純物注入領域ＳＤ２（２０）が配置される。前記ワードラインＷＬの上には第１キャッピング膜パターン５０が配置され、その側壁は第１絶縁スペーサー５２に覆われる。隣接するワードラインＷＬの間の前記基板の上には第１パッド６１と第２パッド６２とが配置される。前記第１及び第２パッド６１、６２は前記第１絶縁スペーサー５２の側壁を覆う。その他の構造及び動作方法は実施形態１と同一または類似であり得る。
【０１５１】
図４１乃至４５は図４０の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１５２】
図４１を参照すれば、基板１の上に素子分離膜３を形成して活性領域を定義する。前記基板１の上に第１ゲート絶縁膜３２を形成する。前記第１ゲート絶縁膜３２は熱酸化工程で形成され得る。前記第１ゲート絶縁膜３２の上に第１サブゲート膜を積層し、パターニングして前記基板１を横切る複数個の互いに平行な第１サブワードライン（又は第１サブゲート）ＳＧ１を形成する。前記第１サブワードラインＳＧ１はドーピングされた半導体物質（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属（例えば、タングステン、チタニウム、タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）等から選択された少なくとも１つから形成され得る。
【０１５３】
前記パターニング工程で前記第１ゲート絶縁膜３２は前記基板１と前記素子分離膜３の上部面が露出され得る。
【０１５４】
図４２を参照すれば、前記第１サブワードラインＳＧ１が形成された前記基板１の全面の上に第２ゲート絶縁膜４２と第２サブゲート膜４０とをコンフォーマルに形成する。前記第２ゲート絶縁膜４２は原子薄膜蒸着工程のような蒸着過程を通じて形成され得る。前記第２サブゲート膜４０は前記第１サブゲート膜３０と同一または類似な膜で形成され得る。
【０１５５】
図４３を参照すれば、前記第２サブゲート膜４０に対して平坦化エッチング工程を進行して前記第１サブワードラインＳＧ１の上部面を露出させると同時に前記第２サブゲート膜４０の上面が前記第１サブワードラインＳＧ１の上部面と共面をなすように形成する。
【０１５６】
図４４を参照すれば、前記第１サブワードラインＳＧ１と前記第２サブゲート膜４０との上に第１キャッピング膜パターン５０を形成する。前記第１キャッピング膜パターン５０をエッチングマスクとして利用して前記第２サブゲート膜４０をエッチングして第２サブゲートＳＧ２を形成する。前記エッチング過程の間に前記第２ゲート絶縁膜４２もエッチングされ得る。前記第２ゲート絶縁膜４２は'Ｌ'字形状を有し、前記第１サブゲートＳＧ１と第２サブゲートＳＧ２との間に介在され得る。
【０１５７】
図４５を参照すれば、前記第１キャッピング膜パターン５０をイオン注入マスクとして利用して前記基板１内に不純物をドーピングして第１不純物注入領域１０と第２不純物注入領域２０とを同時に形成する。そして、前記サブゲートＳＧ１、ＳＧ２側壁に絶縁スペーサー５２を形成する。
【０１５８】
続いて、図４０を参照して、前記基板１の上に導電膜を積層し、平坦化エッチング及びパターニング工程を進行して前記ワードラインＷＬ間の前記活性領域ＡＲに自己整列された第１及び第２パッド６１、６２を形成する。実施形態１のような方法で、ビットラインＢＬとキャパシターＣＡ等を形成できる。
【０１５９】
＜実施形態５＞
図４６は本発明の実施形態５によって図３９をＡ−Ａ'線に沿って切断した断面図を示す。
【０１６０】
図４６を参照すれば、本実施形態による半導体装置では、第１サブゲートＳＧ１と前記基板１との間に第１ゲート絶縁膜３２が介在する。第２サブゲートＳＧ２と前記基板１との間には第２ゲート絶縁膜４２が介在する。前記第１ゲート絶縁膜３２が'Ｌ'字断面を有し、第１サブゲートＳＧ１と第２サブゲートＳＧ２との間に介在する。その他の構成及び動作方法は実施形態４と同一または類似であり得る。
【０１６１】
図４７乃至図５０は図４６の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１６２】
図４７を参照すれば、基板１の上に素子分離膜３を形成して活性領域を定義する。前記基板１の上に第２ゲート絶縁膜４２を形成する。前記第２ゲート絶縁膜４２は熱酸化工程で形成され得る。前記第２ゲート絶縁膜４２の上に第２サブゲート膜を積層し、パターニングして前記基板１を横切る複数個の互いに平行な第２サブワードライン（又は第２サブゲート）ＳＧ２を形成する。前記パターニング工程で前記第２ゲート絶縁膜４２がパターニングされて前記基板１と前記素子分離膜３との上の上部面も露出され得る。
【０１６３】
図４８を参照すれば、前記第２サブワードラインＳＧ２が形成された前記基板１の全面の上に第１ゲート絶縁膜３２と第１サブゲート膜３０とをコンフォーマルに形成する。前記第１ゲート絶縁膜３２は原子薄膜蒸着工程のような蒸着工程で形成され得る。
【０１６４】
図４９を参照すれば、前記第１サブゲート膜３０に対して平坦化エッチング工程を進行して前記第２サブワードラインＳＧ２の上部面を露出させると同時に前記第１サブゲート膜３０の上面が前記第２サブワードラインＳＧ２の上部面と共面をなすように形成する。
【０１６５】
図５０を参照すれば、前記第２サブワードラインＳＷＬ２と前記第１サブゲート膜３０との上に第１キャッピング膜パターン５０を形成する。前記第１キャッピング膜パターン５０をエッチングマスクとして利用して前記第１サブゲート膜３０をエッチングして第１サブゲートＳＧ１を形成する。前記エッチング過程の間に前記第１ゲート絶縁膜３２もエッチングされ得る。前記第１ゲート絶縁膜３２は'Ｌ'字形状を有し、前記第１サブゲートＳＧ１と第２サブゲートＳＧ２との間に介在され得る。続いて実施形態４と同一または類似な工程を進行して図４６の断面を有する半導体装置を形成できる。
【０１６６】
＜実施形態６＞
図５１は本発明の実施形態６による半導体装置の平面図である。図５２は図５１をＡ−Ａ'線に沿って切断した断面図を示す。本実施形態では垂直にチャンネルが形成されたＤＲＡＭ装置を例示的に説明する。
【０１６７】
図５１及び図５２を参照すれば、基板１に素子分離膜ＦＯＸ（３）が配置されて活性領域ＡＲを定義する。図５１及び図５２にはセルアレイ領域のみを図示した。本実施形態６で周辺回路領域に対する部分は実施形態１と同一または類似であるので、これに対する図示を省略した。前記基板１の上には平面的に第１方向Ｘへ延長される複数個の互いに平行なビットラインＢＬ（８０ｂ）が配置される。前記基板１内には平面的に前記第１方向Ｘと直交する第２方向Ｙへ延長される複数個の互いに平行なワードラインＷＬが配置される。前記ワードラインＷＬと前記ビットラインＢＬとが交差する地点で前記活性領域ＡＲが配置される。前記活性領域ＡＲは平面的にバー（ｂａｒ）形状を有し、前記第１方向Ｘと第２方向Ｙとの両方に対して非垂直である（ｎｏｎ−ｐｅｒｐｅｎｄｉｃｕｌａｒ）第３方向Ｓへ長く配置され得る。第４方向Ｚは前記第１乃至第３方向Ｘ、Ｙ、Ｓの全てに対して垂直になる方向である。図５２でＡ−Ａ'線に対する断面はＺ−Ｓ断面を示す。前記ワードラインＷＬの各々は垂直に重畳された第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２とを含む。
【０１６８】
続いて、第１サブゲートＳＧ１は前記第２方向Ｙへ延長されて前記第１サブワードラインＳＷＬ１を構成する。第２サブゲートＳＧ２は前記第２方向Ｙへ延長されて前記第２サブワードラインＳＷＬ２を構成する。前記第１サブゲートＳＧ１は前記第２サブゲートＳＧ２下部に配置される。第１ゲート絶縁膜３２は前記第１サブゲートＳＧ１と前記基板１との間、前記第２サブゲートＳＧ２と前記基板１との間、そして前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との間に介在する。前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２とは同一な物質で同時に形成され得る。前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２とは半円形状の断面を有し得る。
【０１６９】
前記第２サブゲートＳＧ２に隣接する前記基板１の表面には第２不純物注入領域ＳＤ２（２０）が配置される。前記第１サブゲートＳＧ１の下部の前記基板１には第１不純物注入領域ＳＤ１（１０）が配置される。前記第２不純物注入領域ＳＤ２（２０）の下部面は前記第２サブゲート電極ＳＧ２の下部面より高い。前記第１不純物注入領域ＳＤ１（１０）の上部面は前記第１サブゲート電極ＳＧ１の上部面より低い。前記素子分離膜ＦＯＸ（３）の下部面は前記第１不純物注入領域ＳＤ１（１０）の下部面より低い。
【０１７０】
隣接するワードラインＷＬは互いに対称となる構造を有する。隣接する２つのワードラインの間にはビットラインコンタクト３９ａが配置される。前記ビットラインコンタクト３９ａは前記基板１を貫通して前記第１不純物注入領域ＳＤ１（１０）に接する。前記ビットラインコンタクト３９ａと前記ワードラインＷＬとの間には埋め込み絶縁スペーサーパターン３７ａが介在する。前記基板１の上には第４キャッピング膜パターン４１が配置される。前記ビットラインコンタクト３９ａは前記基板１の上に突出され、前記第４キャッピング膜パターン４１の上部面と同一な高さの上部面を有し得る。前記ビットラインコンタクト３９ａの上にはビットラインＢＬ（８０ｂ）が配置される。前記ビットラインＢＬ（８０ｂ）の上には第２キャッピング膜パターン８１ｂが配置され、その側壁には第１絶縁スペーサー８２ｂが配置される。前記第４キャッピング膜パターン４１の上には層間絶縁膜７３が配置され、前記第１絶縁スペーサー８２ｂの側壁を覆う。下部電極コンタクト６５は前記層間絶縁膜７３と前記第４キャッピング膜パターン４１とを貫通して前記第２不純物注入領域２０に接する。その他の構成及び動作方法は実施形態１と同一または類似であり得る。
【０１７１】
図５３乃至７１は図５２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１７２】
図５３を参照すれば、基板１に素子分離膜３を形成して活性領域ＡＲを定義する。前記基板１の上に第９マスクパターンＭ９を形成する。前記第９マスクパターンＭ９は隣接する素子分離膜３間の中心部分を一部露出する開口部９６を有する。前記開口部９６は前記第２方向Ｙへ延長するライン形状を有し得る。
【０１７３】
図５４を参照すれば、前記第９マスクＭ９をエッチングマスクとして利用して、前記開口部９６を通じて露出された前記基板１と前記素子分離膜３とを一部エッチングしてライン形状の第１グルーブ１２を形成する。前記第１グルーブ１２は第５深さＤ５と第５幅Ｗ５を有するように形成される。前記第１グルーブ１２の側壁を覆い、前記第１グルーブ１２の底を露出させる第１エッチング保護スペーサー１３と第２エッチング保護スペーサー１４とを形成する。前記第１及び第２エッチング保護スペーサー１３、１４は蒸着と異方性エッチング工程で形成され得る。前記第１エッチング保護スペーサー１３は前記第２エッチング保護スペーサー１４とエッチング選択比を有する物質で形成する。
【０１７４】
図５５を参照すれば、前記エッチング保護スペーサー１３、１４をエッチングマスクとして使用して前記第１グルーブ１２の底面を異方性エッチングして前記第１グルーブ１２の下に第６深さＤ６及び第６幅Ｗ６を有する第２グルーブ１５を形成する。前記第６深さＤ６は前記第５深さＤ５より深いし、前記第６幅Ｗ６は前記第５幅Ｗ５より狭いことがあり得る。
【０１７５】
図５６を参照すれば、前記第９マスクパターンＭ９及び前記エッチング保護スペーサー１３、１４をエッチングマスクとして使用して前記第２グルーブ１５によって露出された前記基板１に対して等方性エッチング工程を進行する。したがって、前記第６幅Ｗ６より広い第７幅Ｗ７と前記第６深さＤ６より深い第７深さＤ７を有する第３グルーブ１６が形成される。前記第３グルーブ１６は第１アンダーカット領域ＵＣ１を含む。前記第３グルーブ１６の内部と底は丸い断面を有するように形成される。前記第３グルーブ１６は図示されていないが、前記第２方向Ｙに沿って前記素子分離膜３内にも形成される。この時、前記素子分離膜３は熱酸化膜と窒化膜ライナーを包含できる。したがって、前記等方性エッチング工程を進行する時、前記熱酸化膜と前記窒化膜は部分的に順序に従って除去されなければならない。
【０１７６】
したがって、前記等方性エッチング工程は少なくとも２回進行され得る。このような等方性エッチング工程で前記エッチング保護スペーサー１３、１４によって覆っている前記第１グルーブ１２の側面はエッチングされずに保護されなければならないので、前記エッチング保護スペーサー１３、１４は互いに異なる物質で形成されることが望ましい。例えば、前記第１エッチング保護スペーサー１３は前記熱酸化膜に対してエッチング選択比を有する物質で形成し、第２エッチング保護スペーサー１４は前記窒化膜ライナーに対してエッチング選択比を有する物質で形成してもよい。例えば、前記第２エッチング保護スペーサー１４は酸化膜で形成し、前記第１エッチング保護スペーサー１３は窒化物及び／又は酸化窒化物で形成してもよい。
【０１７７】
図５７を参照すれば、前記エッチング保護スペーサー１３、１４を順序に従って除去する。これによって、前記基板１に垂直的に重畳された前記第３グルーブ１６と前記第１グルーブ１２とが形成される。このように形成された前記第１グルーブ１２と前記第３グルーブ１６とは、下部が膨らみ上部が狭い水瓶形状の断面を有し得る。
【０１７８】
図５８を参照すれば、前記第１グルーブ１２と前記第３グルーブ１６との側壁を覆う第３エッチング保護スペーサー１７と第４エッチング保護スペーサー１８とを含む。前記第３エッチング保護スペーサー１７は前記第１エッチング保護スペーサー１３のように窒化物及び／又は酸化窒化物で形成され得る。前記第４エッチング保護スペーサー１８は前記第２エッチング保護スペーサー１４のように酸化膜で形成され得る。
【０１７９】
図５９を参照すれば、前記第９マスクパターンＭ９と前記エッチング保護スペーサー１７、１８とをエッチングマスクとして利用して前記第３グルーブ１６の底面を一部エッチングして第８深さＤ８と第８幅Ｗ８を有する第４グルーブ１９を形成する。前記第８幅Ｗ８は第６幅Ｗ６と概ね同一であり得る。前記第８深さＤ８は前記第７深さＤ７より深い。
【０１８０】
図６０を参照すれば、前記第９マスクパターンＭ９及び前記エッチング保護スペーサー１７、１８をエッチングマスクとして使用して前記第４グルーブ１９によって露出された前記基板１に対して等方性エッチング工程を進行して第５グルーブ２１を形成する。前記第５グルーブ２１は第９深さＤ９と第９幅Ｗ９とを有し得る。前記第９深さＤ９は前記第８深さＤ８より深い。前記第９幅Ｗ９は概ね前記第７幅Ｗ７と同一であり得る。前記第５グルーブ２１の内部側壁は丸い断面を有し得る。
【０１８１】
図６１を参照すれば、前記エッチング保護スペーサー１７、１８を順に除去する。これによって、前記基板１に垂直的に重畳された第５グルーブ２１、第３グルーブ１６及び前記第１グルーブ１２が形成される。前記第５グルーブ２１は水平方向にリセスされた第２アンダーカット領域ＵＣ２を含む。
【０１８２】
図６２を参照すれば、前記基板１に第１ゲート絶縁膜３２をコンフォーマルに形成する。また、前記第１ゲート絶縁膜３２の上にサブゲート膜３５をコンフォーマルに形成する。前記サブゲート膜３５は少なくとも前記第３グルーブ１６と前記第５グルーブ２１とのアンダーカット領域ＵＣ１、ＵＣ２を満たす程度の厚さに形成される。
【０１８３】
図６３を参照すれば、前記サブゲート膜３５の上に第１犠牲膜３６を形成して前記グルーブ２１、１６、１２を満たす。そして、前記第１犠牲膜３６は前記第９マスクパターンＭ９と前記サブゲート膜３５とに対してエッチング選択比を有する物質で形成され得る。前記第１犠牲膜３６は例えば酸化物で形成され得る。前記第１犠牲膜３６の上部を選択的にリセスさせて前記第１犠牲膜３６の上部面が前記第３グルーブ１６の入口より高く位置するようにする。
【０１８４】
図６４を参照すれば、前記第１犠牲膜３６の上部面より上に位置した前記サブゲート膜３５の一部分を除去する。この時、前記サブゲート膜３５の前記アンダーカット領域ＵＣ１、ＵＣ２を満たす部分及び前記第１犠牲膜３６の下に位置した部分は残存される。前記サブゲート膜３５の一部分は等方性エッチング工程で除去され得る。
【０１８５】
図６５を参照すれば、前記第１犠牲膜３６を除去する。前記第９マスクパターンＭ９をエッチングマスクとして利用して前記サブゲート膜３５に対して異方性エッチング工程を進行して前記アンダーカット領域ＵＣ１、ＵＣ２内に位置した前記サブゲート膜３５を残存させると同時に前記第５グルーブ２１の底を露出させる。したがって、前記第１アンダーカット領域ＵＣ１に第２サブゲートＳＧ２が形成され、前記第２アンダーカット領域ＵＣ２に第１サブゲートＳＧ１が形成される。
【０１８６】
図６６を参照すれば、前記基板１の上に埋め込み絶縁スペーサー膜３７をコンフォーマルに形成する。前記埋め込み絶縁スペーサー膜３７の上に第２犠牲膜３８を積層して、前記グルーブ２１、１６、１２を満たす。前記第２犠牲膜３８に対して平坦化エッチング工程を進行して前記埋め込み絶縁スペーサー膜３７の上部面を露出させると同時に前記グルーブ２１、１６、１２内に前記第２犠牲膜３８を残存させる。前記埋め込み絶縁スペーサー膜３７の上に第１０マスクパターンＭ１０を形成する。前記第１０マスクパターンＭ１０は前記活性領域ＡＲの前記基板１に位置する前記第２犠牲膜３８は露出させ、前記素子分離膜３内に位置する前記第２犠牲膜３８は覆うように形成される。
【０１８７】
図６７を参照すれば、前記第１０マスクパターンＭ１０をエッチングマスクとして利用して前記第２犠牲膜３８及び前記埋め込み絶縁スペーサー膜３７を異方性エッチングする。したがって、前記サブゲートＳＧ１、ＳＧ２の内部側壁を覆う埋め込み絶縁スペーサーパターン３７ａが形成されると同時に、前記活性領域ＡＲの前記基板１を露出させるビットラインコンタクトホール９５が形成される。前記ビットラインコンタクトホール９５の下部に露出された前記基板１へ不純物を注入して第１不純物注入領域１０を形成する。
【０１８８】
図６８を参照すれば、前記基板１の全面の上にビットラインコンタクト膜３９を積層して前記ビットラインコンタクトホール９５を満たす。前記ビットラインコンタクト膜３９はドーピングされた半導体物質（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属（例えば、タングステン、チタニウム、タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）等から選択された少なくとも１つから形成される。
【０１８９】
図６９を参照すれば、平坦化エッチング工程を進行して前記第９マスクパターンＭ９の上の前記埋め込み絶縁スペーサー膜３７、前記第１０マスクパターンＭ１０、及び前記ビットラインコンタクト膜３９を除去し、前記ビットラインコンタクトホール９５内にビットラインコンタクト３９ａを形成する。
【０１９０】
図７０を参照すれば、前記第９マスクパターンＭ９を除去して前記基板１の上部面を露出させる。この時、前記埋め込み絶縁スペーサーパターン３７ａと前記ビットラインコンタクト３９ａとの上部面は前記基板１の上に突出される。露出された前記基板１の表面に不純物をドーピングして第２不純物注入領域２０を形成する。
【０１９１】
図７１を参照すれば、前記基板１の上に第４キャッピング膜を形成し、平坦化エッチング工程を進行して前記ビットラインコンタクト３９ａの両側に第４キャッピング膜パターン４１を形成し、前記ビットラインコンタクト３９ａの上部面を露出させる。
【０１９２】
続いて図５２を参照して、前記第４キャッピング膜パターン４１の上に前記ビットラインコンタクト３９ａに接するようにビットラインＢＬ（８０ｂ）を実施形態１と同一または類似な方法で形成する。そして、実施形態１と同一または類似な方法にキャパシターＣＡを形成して図５２の半導体装置を完成できる。
【０１９３】
その他の製造方法は実施形態１と同一または類似であり得る。
【０１９４】
＜実施形態７＞
図７２は本発明の実施形態７によって図５１をＡ−Ａ'線に沿って切断した断面図を示す。
【０１９５】
図７２を参照すれば、本実施形態による半導体装置において、第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との離隔距離Ｄ４は図５２での第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との離隔距離Ｄ３より長い。第１ゲート絶縁膜３２は埋め込み絶縁スペーサーパターン３７ａの平らな外側壁を覆う部分が図５２に比べて多い。
【０１９６】
その他の構成は実施形態６と同一または類似である。
【０１９７】
図７３乃至図７８は図７２の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０１９８】
図７３を参照すれば、図５８の段階の後に、第９マスクパターンＭ９とエッチング保護スペーサー１７、１８とをエッチングマスクとして利用して前記第３グルーブ１６の底面を一部エッチングして第８深さＤ８と第８幅Ｗ８とを有する第４グルーブ１９ａを形成する。この時、前記第８深さＤ８は図５９の第８深さＤ８より非常に浅い。
【０１９９】
図７４を参照すれば、前記エッチング保護スペーサー１７、１８を順に除去して第１グルーブ１２及び第３グルーブ１６の側壁及び第４グルーブ１９ａの側壁と底を露出させる。
【０２００】
図７５を参照すれば、第１グルーブ１２、第３グルーブ１６、及び第４グルーブ１９ａの側壁を覆う第５エッチング保護スペーサー２２及び第６エッチング保護スペーサー２３を形成する。前記第５エッチング保護スペーサー２２及び第６エッチング保護スペーサー２３は各々の第３エッチング保護スペーサー１７及び第４エッチング保護スペーサー１８と同一な物質で形成され得る。
【０２０１】
図７６を参照すれば、前記第９マスクパターンＭ９とエッチング保護スペーサー２２、２３とをエッチングマスクとして利用して前記第４グルーブ１９ａの底面を一部エッチングして第９深さＤ９と第９幅Ｗ９とを有する第５グルーブ２４を形成する。前記第９幅Ｗ９は図７３の第８幅Ｗ８より狭いことがあり得る。前記第９深さＤ９は前記第８深さＤ８より深い。
【０２０２】
図７７を参照すれば、前記第９マスクパターンＭ９及び前記エッチング保護スペーサー２２、２３をエッチングマスクとして使用して前記第５グルーブ２４によって露出された前記基板１に対して等方性エッチング工程を進行して第６グルーブ２５を形成する。前記第６グルーブ２５は第１０深さＤ１０と第１０幅Ｗ１０とを有し得る。前記第１０深さＤ１０は前記第９深さＤ９より深い。前記第１０幅Ｗ１０は図５６の前記第７幅Ｗ７と概ね同一または類似であり得る。
【０２０３】
図７８を参照すれば、前記第５及び６エッチング保護スペーサー２２、２３を除去する。そして、実施形態６で説明した方法と同一または類似にサブゲートＳＧ１、ＳＧ２、ビットラインＢＬ（８０ｂ）及びキャパシターＣＡを形成して図７２の半導体装置を完成できる。
【０２０４】
その他の製造方法は実施形態６と同一または類似であり得る。
【０２０５】
＜実施形態８＞
図７９は本発明の実施形態８によって図５１をＡ−Ａ'線に沿って切断した断面図を示す。
【０２０６】
図７９を参照すれば、本実施形態８による半導体装置では第１サブゲートＳＧ１と第２サブゲートＳＧ２とが互いに異なる過程を通じて形成される。また、第１ゲート絶縁膜３２と第２ゲート絶縁膜４２とが互いに異なる過程を通じて形成される。前記第１ゲート絶縁膜３２は前記第１サブゲートＳＧ１と前記基板１との間に介在され、前記第２ゲート絶縁膜４２は前記第２サブゲートＳＧ２と前記基板１との間、そして前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との間に介在する。その他の構成及び動作方法は実施形態６と同一または類似であり得る。
【０２０７】
図８０乃至図８７は図７９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０２０８】
図８０を参照すれば、図５４の状態で、第１及び第２エッチング保護スペーサー１３、１４と第９マスクパターンＭ９とをエッチングマスクとして使用して第１グルーブ１２の底面を異方性エッチングして前記第１グルーブ１２下に第６深さＤ６及び第６幅Ｗ６を有する第２グルーブ１５ａを形成する。前記第６深さＤ６は図５５の第６深さＤ６より相対的に非常に深いことがあり得る。図８０で前記第６深さＤ６は、２つのサブワードラインがチャージする空間を鑑みて調節され得る。
【０２０９】
図８１を参照すれば、前記第９マスクパターンＭ９及び前記エッチング保護スペーサー１３、１４をエッチングマスクとして使用して前記第２グルーブ１５ａによって露出された前記基板１に対して等方性エッチング工程を進行して第３グルーブ１６ａを形成する。前記第３グルーブ１６ａは第７深さＤ７と第７幅Ｗ７を有し得る。前記第７深さＤ７は前記第６深さＤ６より深い。前記第７幅Ｗ７は前記第６幅Ｗ６より広い。前記第３グルーブ１６ａは側面にリセスされた第１アンダーカット領域ＵＣ１を含む。
【０２１０】
図８２を参照すれば、前記第１及び第２エッチング保護スペーサー１３、１４を除去して第１グルーブ１２の側壁を露出させる。
【０２１１】
図８３を参照すれば、前記基板１の上に第１ゲート絶縁膜３２と第１サブゲート膜３０をコンフォーマルに形成する。前記第１ゲート絶縁膜３２は熱酸化工程で形成され得る。前記第１サブゲート膜３０は前記第１アンダーカット領域ＵＣ１を満たす程度の厚さに形成され得る。
【０２１２】
図８４を参照すれば、前記第１サブゲート膜３０の上に第１犠牲膜７を積層して前記第３グルーブ１６ａを満たす。前記第１犠牲膜７を選択的にリセスさせて前記第３グルーブ１６ａ内に一部残存させて前記第１サブゲート膜３０の下部を保護する。
【０２１３】
図８５を参照すれば、前記第１サブゲート膜３０に対して全面異方性エッチング工程を進行して前記第１グルーブ１２の側壁と前記第３グルーブ１６ａの上部側壁を露出させると同時に前記第３グルーブ１６ａの下部に前記第１サブゲート膜３０を残存させる。
【０２１４】
図８６を参照すれば、前記第１犠牲膜７を選択的に除去する。そして、前記基板１の上に第２ゲート絶縁膜４２と第２サブゲート膜４０とをコンフォーマルに形成する。
【０２１５】
図８７を参照すれば、第２犠牲膜（不図示）を形成して前記グルーブ１２、１６ａを満たす。そして、平坦化エッチング工程を進行して前記第１マスクパターンＭ９の上の前記第２サブゲート膜４０を除去すると同時に前記第１マスクパターンＭ９の上部面を露出させる。前記第１マスクパターンＭ９をエッチングマスクとして利用して前記第２サブゲート膜４０、前記第２ゲート絶縁膜４２、前記第１サブゲート膜３０及び前記第１ゲート絶縁膜３２を異方性エッチングして前記第３グルーブ１６ａの第１アンダーカット領域ＵＣ１に第１サブゲートＳＧ１と第２サブゲートＳＧ２とを形成すると同時に前記基板１を露出させる第４グルーブ４３を形成する。
【０２１６】
続いて実施形態６と同一または類似な工程を進行して前記第４グルーブ４３内にビットラインコンタクト３９ａと埋め込み絶縁スペーサーパターン３７ａとを形成する。そして、ビットラインＢＬとキャパシターＣＡ等を形成して図７９の半導体装置を形成できる。
【０２１７】
その他の製造方法は実施形態７と同一または類似であり得る。
【０２１８】
＜実施形態９＞
図８８は本発明の実施形態９による半導体装置の平面図である。図８９は図８８をＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線及びＧ−Ｇ'線に沿って切断した断面図を示す。図９０は実施形態９による半導体装置の単位セルトランジスターの斜視図を示す。本実施形態では垂直にチャンネルが形成され、ビットラインが基板内部に埋め込んだ構造のＤＲＡＭ装置を例示的に説明する。
【０２１９】
図８８乃至９０を参照して、基板１に第１素子分離膜ＦＯＸ１（３）、第２素子分離膜ＦＯＸ２（４）、及び第３素子分離膜ＦＯＸ３（３７ｂ）が配置されて垂直活性チャンネル領域ＶＣを定義する。図８８乃至９０にはセルアレイ領域のみを図示した。本実施形態９で周辺回路領域に対する部分は実施形態１と同一または類似なので、これに対する図示を省略した。前記基板１内には平面的に第１方向Ｘへ延長される複数個の互いに平行なビットラインＢＬ（２）が配置される。前記基板１内には平面的に前記第１方向Ｘと直交する第２方向Ｙへ延長される複数個の互いに平行なワードラインＷＬが配置される。前記ワードラインＷＬと前記ビットラインＢＬとが交差する地点で前記垂直活性チャンネル領域ＶＣが配置される。前記垂直活性チャンネル領域ＶＣは突出されたピラー形状を有し得る。第３方向Ｚは前記第１方向Ｘ及び第２方向Ｙの全てに対して垂直になる方向である。図８９でＤ−Ｄ'線とＦ−Ｆ'線に対する断面はＺ−Ｘ断面を示す。図８９でＥ−Ｅ'線とＧ−Ｇ'線に対する断面はＺ−Ｙ断面を示す。前記ワードラインＷＬの各々は垂直に重畳された第１サブワードラインＳＷＬ１と第２サブワードラインＳＷＬ２とを含む。
【０２２０】
続いて、第１サブゲートＳＧ１は前記第２方向Ｙへ延長されて前記第１サブワードラインＳＷＬ１を構成する。第２サブゲートＳＧ２は前記第２方向Ｙへ延長されて前記第２サブワードラインＳＷＬ２を構成する。前記第１サブゲートＳＧ１は前記第２サブゲートＳＧ２の下部に配置される。第１ゲート絶縁膜３２は前記第１サブゲートＳＧ１と前記基板１との間に配置される。前記第２ゲート絶縁膜４２は前記第２サブゲートＳＧ２と前記基板１との間、そして前記第１サブゲートＳＧ１と前記第２サブゲートＳＧ２との間に介在する。
【０２２１】
前記第２サブゲートＳＧ２に隣接する前記基板１の表面には第２不純物注入領域ＳＤ２（２０）が配置される。前記第１サブゲートＳＧ１下部の前記基板１には第１不純物注入領域ＳＤ１（１０）が配置される。前記第１不純物注入領域ＳＤ１（１０）の下部に埋め込んだビットラインＢＬ（２）が配置される。前記埋め込んだビットラインＢＬ（２）は前記基板１に不純物でドーピング層（又は領域）であり得る。前記第１素子分離膜ＦＯＸ１（３）の下部面の深さは前記ビットラインＢＬ（２）の下部面の深さより深いことがあり得る。前記第２素子分離膜ＦＯＸ２（４）の下部面の深さは前記ビットラインＢＬ（２）の上部面の深さと同一または類似であり得る。前記第３素子分離膜ＦＯＸ３（３７ｂ）の下部面は前記ビットラインＢＬ（２）の上部面のような高さであるか、或いはより高いことがあり得る。
【０２２２】
隣接するワードラインＷＬは互いに対称となる構造を有し得る。前記基板１の上には層間絶縁膜７３が配置される。下部電極コンタクト６５は前記層間絶縁膜７３を貫通して前記第２不純物注入領域２０に接する。
【０２２３】
図示されていないが、前記垂直活性チャンネル領域ＶＣ側面に正孔（ｅｌｅｃｔｒｏｎ  ｈｏｌｅ）を排出するための通路として、前記基板１の下部に連結されるボディーコンタクト（ｂｏｄｙ  ｃｏｎｔａｃｔ）を追加に配置できる。前記ボディーコンタクトによって、前記垂直活性チャンネル領域ＶＣのボディーフローティング現象を解決できる。
【０２２４】
その他の構成及び動作方法は実施形態１と同一または類似であり得る。
【０２２５】
図９１乃至９４は図８９の断面を有する半導体装置を製造する過程を順序に従って示す工程断面図である。
【０２２６】
図９１を参照すれば、イオン注入工程を進行して基板１内の所定の深さにビットライン層２を形成する。前記イオン注入工程は前記基板の前記セルアレイ領域の全面に対して進行され得る。前記ビットライン層２は例えばＮ形のドーパントをドーピングすることによって形成され得る。前記ビットライン層２は前記基板１の上に形成された金属含有膜のような導電膜であり得る。前記ビットライン層２を形成した後に、再びイオン注入工程を進行して前記基板１内の所定の深さに第１不純物注入領域１０を形成する。前記第１不純物注入領域１０の下部面は前記ビットライン層２の下部面より高いことがあり得る。
【０２２７】
図９２を参照すれば、前記基板１の上に第１１マスクパターン１１を形成する。前記第１１マスクパターン１１は第１素子分離膜ＦＯＸ１（３）を定義する開口部を含む。前記第１１マスクパターン１１をエッチングマスクとして利用して前記基板１をパターニングして前記基板１に第１トレンチＴ１を形成する。前記第１トレンチＴ１は前記第１方向Ｘへ延長される複数個のライン形状のグルーブであり得る。前記第１トレンチＴ１の深さは前記ビットライン層２の下部面の深さより深く形成される。前記第１トレンチＴ１の形成によって前記ビットライン層２は前記第１方向Ｘへ延長される複数個の互いに平行なビットライン２ａに分離される。
【０２２８】
図９３を参照すれば、前記第１トレンチＴ１を絶縁膜で満たし、第１素子分離膜３を形成する。前記第１素子分離膜３は前記ビットライン２ａの間で第１方向Ｘへ延長されるライン形状を有し得る。
【０２２９】
図９４を参照すれば、前記基板１と前記第１素子分離膜３とを第２方向Ｙへ延長されるライン形状にパターニングして第２トレンチＴ２を形成する。前記第２トレンチＴ２は前記ビットライン２ａの上部面を露出させるように形成され得る。前記第２トレンチＴ２を絶縁膜で満たされて第２素子分離膜４を形成する。前記第２素子分離膜４は前記第２方向Ｙへ延長され複数個の互いに平行なライン形状を有するように形成される。
【０２３０】
続いて、図８９を参照して、実施形態８と同一または類似な方法でサブゲートＳＧ１、ＳＧ２を形成する。図８７の段階で第４グルーブ４３内にビットラインコンタクト３９ａを形成せず前記第４グルーブ４３を第３素子分離膜３７ｂで満たす。そして、キャパシターＣＡ等を形成して図８９の半導体装置を形成できる。
【０２３１】
その他の製造方法は実施形態８と同一または類似であり得る。
【０２３２】
＜実施形態１０＞
図９５は本発明の実施形態１０によって図８８をＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線及びＧ−Ｇ'線に沿って切断した断面図を示す。
【０２３３】
図９５を参照すれば、本実施形態１０で、実施形態９の第３素子分離膜３７ｂ位置に第２素子分離膜４が配置される。第１ゲート絶縁膜３２は第１サブゲートＳＧ１と基板１との間に、そして前記第１サブゲートＳＧ１と前記第２素子分離膜４との間に介在する。第２ゲート絶縁膜４２は第２サブゲートＳＧ２と基板１との間、前記第２サブゲートＳＧ２と第１サブゲートＳＧ１との間、そして前記第２サブゲートＳＧ２と前記第２素子分離膜４との間に介在する。前記第２サブゲートＳＧ２の上には第１キャッピング膜パターン５０が配置される。その他の構成及び動作方法は実施形態９と同一または類似であり得る。
【０２３４】
図９５の半導体装置の形成過程は実施形態９と実施形態１を応用して形成され得る。即ち、実施形態９と同様に第１素子分離膜３と第２素子分離膜４とを形成して垂直活性チャンネル領域ＶＣを定義し、実施形態１と同様にサブゲートＳＧ１、ＳＧ２を形成する。
【０２３５】
その他の形成過程は実施形態１及び９と同一または類似であり得る。
【０２３６】
＜実施形態１１＞
図９６は本発明の実施形態１１による半導体装置の平面図である。図９７は本発明の実施形態１１によって図９６をＨ−Ｈ'線、Ｉ−Ｉ'線、Ｊ−Ｊ'線及びＫ−Ｋ'線に沿って切断した断面図を示す。図９８は実施形態１１による半導体装置の単位セルトランジスターの斜視図を示す。
【０２３７】
図９６乃至９８を参照すれば、垂直活性チャンネル領域ＶＣの下端部が基板１の下端部と連結される。したがって、ボディーフローティング現象を解決でき、正孔排出に有利である。ビットラインＢＬは第１不純物注入領域ＳＤ１の側面と接しながら、第１方向Ｘへ行く。前記第１不純物注入領域ＳＤ１の下部面は前記基板１に接する。その他の構成及び動作方法は実施形態９と同一または類似であり得る。
【０２３８】
上述された実施形態で開示された半導体素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）に具現され得る。例えば、本発明の実施形態による半導体素子はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、  Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式にパッケージングされ得る。
【０２３９】
本発明の実施形態による半導体素子が実装されたパッケージは前記半導体素子を制御するコントローラ及び／又は論理素子等をさらに包含し得る。
【０２４０】
図９９は本発明の技術的思想に基づいた半導体素子を含む電子装置を図式的に説明したブロック図である。
【０２４１】
図９９を参照すれば、本発明の実施形態による電子装置１３００はＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピューター、携帯用コンピューター、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、有無線電子機器又はこれらの中で少なくとも１つを含む複合電子装置の中で１つであり得る。電子装置１３００はバス１３５０を通じて互いに接続された制御器１３１０、入出力装置１３２０（例えばキーパッド、キーボード、ディスプレイなど）、メモリ１３３０、無線インターフェイス１３４０を包含できる。制御器１３１０は例えば１つ以上のマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラなどを包含できる。メモリ１３３０は例えば制御器１３１０によって実行されるコマンドを格納するのに使用され得る。メモリ１３３０は使用者のデータを格納するのにも使用され得る。メモリ１３３０は本発明の実施形態による垂直形チャンネルトランジスターを含む半導体素子を少なくとも１つ包含できる。電子装置１３００は無線周波数信号を用いて無線通信ネットワークとの間でデータを送受信するために無線インターフェイス１３４０を使用できる。例えば、無線インターフェイス１３４０はアンテナ、無線トランシーバー等を包含できる。電子装置１３００は例えばＣＤＭＡ、ＧＳＭ、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００といった第３世代通信システムのような通信インターフェイスプロトコルで使用され得る。
【０２４２】
図１００は本発明の技術的思想に基づいた半導体素子を含むメモリシステムを図式的に説明したブロック図である。
【０２４３】
図１００を参照すれば、本発明の実施形態による半導体素子はメモリシステム（ｍｅｍｏｒｙ  ｓｙｓｔｅｍ）を具現するために使用され得る。メモリシステム１４００は大容量のデータを格納するためのメモリ１４１０及びメモリコントローラ１４２０を包含できる。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０から格納されたデータを読み出し又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０はホスト１４３０（例えばモバイル機器又はコンピューターシステムなど）から提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ  ｍａｐｐｉｎｇ  ｔａｂｌｅ）を構成できる。メモリ１４１０は本発明の実施形態による垂直形チャンネルトランジスターを含む半導体素子を少なくとも１つ包含できる。
【０２４４】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変えることなく、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態は全ての面で例示的なものであり、限定的でないものとして理解しなければならない。
【符号の説明】
【０２４５】
ＡＲ  活性領域、
ＶＣ  垂直活性チャンネル領域、
ＷＬ  ワードライン、
ＢＬ、２、８０ｂ  ビットライン、
ＳＧ１  第１サブゲート、
ＳＧ２  第２サブゲート、
ＳＷＬ１  第１サブワードライン、
ＳＷＬ２  第２サブワードライン、
３２  第１ゲート絶縁膜、
４２  第２ゲート絶縁膜、
ＳＤ１、１０  第１不純物注入領域、
ＳＤ２、２０  第２不純物注入領域、
ＣＡ  キャパシター、
ＦＯＸ、ＦＯＸ１、ＦＯＸ２、ＦＯＸ３、３、４、３７ｂ  素子分離膜、
６１  第１パッド、
６２  第２パッド、
８０ｅ、３９ａ  ビットラインコンタクト、
６５  下部電極コンタクト。
【図１】
2012248841.tif 000007
【図２】
2012248841.tif 000008
【図３Ａ】
2012248841.tif 000009
【図３Ｂ】
2012248841.tif 000010
【図４】
2012248841.tif 000011
【図５】
2012248841.tif 000012
【図６Ａ】
2012248841.tif 000013
【図６Ｂ】
2012248841.tif 000014
【図６Ｃ】
2012248841.tif 000015
【図６Ｄ】
2012248841.tif 000016
【図６Ｅ】
2012248841.tif 000017
【図６Ｆ】
2012248841.tif 000018
【図７】
2012248841.tif 000019
【図８】
2012248841.tif 000020
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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