(57)【要約】【課題】チャネルが形成されるＰウェルの電位が確実に安定する半導体装置を提供する。【解決手段】Ｐウェル４に形成されたトレンチ６内には、ポリシリコンゲート電極Ｇが形成されている。Ｐウェル４の領域には、ソース領域としての２つのＮ+領域１３が形成されている。一方のＮ+領域１３と他方のＮ+領域１３とによって挟まれたＰウェル４の部分には、Ｐウェル４を所定の電位に固定するためのコンタクト領域としてＰ+領域５が、Ｐウェル４の表面に接触するように形成されている。一方（他方）のＮ+領域１３とＰ+領域５との間には熱酸化膜１１が形成されている。ポリシリコンゲート電極Ｇを覆うようにシリコン酸化膜１５が形成されている。Ｐ+領域５およびＮ+領域１３に電気的に接続される金属配線１８が形成されている。【選択図】図２
2012059873.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体基板と、
前記半導体基板の前記主表面に接触するように形成された第２導電型の半導体層と、
前記半導体層の表面から第１深さにわたり形成された第１導電型の第１不純物領域と、
前記半導体層に達するように、前記第１不純物領域の表面から前記第１深さよりも深い第２深さにわたり形成された溝と、
前記溝の側壁にゲート絶縁膜を介在させて形成されたゲート電極と、
前記第１不純物領域における所定の領域の表面に接触するように形成された第１導電型の第２不純物領域と、
前記第１不純物領域における他の所定の領域の表面に接触するように形成された第２導電型の第３不純物領域と、
前記第２不純物領域と前記第３不純物領域との間に形成された絶縁膜と
を備えた、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、絶縁ゲート型バイポーラトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
家電製品や産業用機器等では、電力制御のために絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が使われている。たとえば、家電製品では、携帯電話機のカメラあるいはデジタルスチルカメラのストロボの発光を制御する発光回路に縦型のＩＧＢＴが適用されている。
【０００３】
縦型ＩＧＢＴでは、互いに間隔を隔てて複数のトレンチが形成され、それぞれのトレンチの内部にゲート電極が形成されている。互いに隣り合う一方のトレンチと他方のトレンチによって挟まれた領域には、チャネルが形成されるＰウェルが形成されている。そのＰウェルには、Ｐウェルを所定の電位に固定するコンタクト領域としてＰ+領域が形成されている。また、Ｐウェルには、ソース（またはエミッタ）領域としてＮ+領域が形成されている。Ｐウェルの下方には、チャネルを介してソース領域に電気的に繋がるドレイン領域が形成されている。なお、縦型のＩＧＢＴを開示した非特許文献の一つとして、非特許文献１がある。
【０００４】
近年、携帯電話機あるいはデジタルスチルカメラの小型化に対応するために、ＩＧＢＴにも小型化が求められるとともに、低電圧化が求められている。ＩＧＢＴのサイズを小さくしようとすれば、Ｐウェルに形成されるＰ+領域の占有面積も削減する必要がある。そうすると、Ｐウェルの電位を固定するコンタクト領域としてのＰ+領域における寄生抵抗値が高くなってしまい、Ｐウェルの電位が浮く等のＰウェルの電位が不安定になることがある。Ｐウェルの電位が不安定な状態において、ＩＧＢＴのソース−ドレイン間に電流を流すと、ラッチアップが起こり、ＩＧＢＴをオフすることができなくなる不具合が発生する。このような不具合を解消するために、Ｐ+領域の不純物濃度をより高くすることによって寄生抵抗を下げる手段が講じられている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Michio Nemoto et.al., “The Recessed-Gate IGBT Structure” Power Semiconductor Devices and ICs, 1999. ISPSD '99. Proceedings., The 11th International Symposium on.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置では、次のような問題点があった。寄生抵抗を下げるためにＰ+領域の不純物濃度を高くすると、ｐ型の不純物がソースとしてのＮ+領域へ拡散する一方、Ｎ+領域のｎ型の不純物がＰ+領域へ拡散してしまい、Ｐ+領域とＮ+領域との間で不純物が相互拡散をすることがあった。このため、Ｐ+領域の不純物濃度を高くして寄生抵抗を下げる手法にも限界があった。
【０００７】
本発明は上記問題点を解決するためになされたものであり、その目的は、チャネルが形成されるＰウェルの電位が確実に安定する半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、主表面を有する第１導電型の半導体基板と、第２導電型の半導体層と、第１導電型の第１不純物領域と、溝と、ゲート電極と、第１導電型の第２不純物領域と、第２導電型の第３不純物領域と、絶縁膜とを備えている。第２導電型の半導体層は、半導体基板の主表面に接触するように形成されている。第１導電型の第１不純物領域は、半導体層の表面から第１深さにわたり形成されている。溝は、半導体層に達するように、第１不純物領域の表面から第１深さよりも深い第２深さにわたり形成されている。ゲート電極は、溝の側壁にゲート絶縁膜を介在させて形成されている。第１導電型の第２不純物領域は、第１不純物領域における所定の領域の表面に接触するように形成されている。第２導電型の第３不純物領域は、第１不純物領域における他の所定の領域の表面に接触するように形成されている。絶縁膜は、第２不純物領域と第３不純物領域との間に形成されている。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、ゲート電極に所定の電圧を印加することによってチャネルが形成される第１導電型の第１不純物領域を所定の電位に固定するコンタクトとしての第１導電型の第２不純物領域と、ソースとしての第２導電型の第３不純物領域との間に絶縁膜が形成されている。これにより、第２不純物領域の不純物濃度を上げても、第２不純物領域と第３不純物領域との間の不純物の相互拡散が抑制されて、第１不純物領域の電位を確実に固定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の部分平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す部分平面図である。
【図７】同実施の形態において、図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】同実施の形態において、図６および図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す部分平面図である。
【図１１】同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】比較例に係る半導体装置の断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の部分平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】同実施の形態において、図１３に示す断面線ＸＶ−ＸＶにおける断面図である。
【図１６】同実施の形態において、図１３に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す部分平面図である。
【図１９】同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。
【図２０】同実施の形態において、図１８および図１９に示す工程の後に行われる工程を示す部分平面図である。
【図２１】同実施の形態において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】同実施の形態において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】同実施の形態において、図２０〜図２２に示す工程の後に行われる工程を示す部分平面図である。
【図２４】同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】同実施の形態において、図２３に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、図２３〜図２５に示す工程の後に行われる工程を示す部分平面図である。
【図２７】同実施の形態において、図２６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図２８】同実施の形態において、図２６に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。
【発明を実施するための形態】
【００１１】
実施の形態１
ここでは、ＩＧＢＴの第１の例について説明する。図１に示すように、このＩＧＢＴでは、ソース領域としてのＮ+領域１３と、Ｐウェルのコンタクト領域としてのＰ+領域５とが、ポリシリコンゲート電極Ｇが延在する方向に沿って形成されている。なお、図１に示される領域Ｒ１は、下のパターンを示すためにシリコン酸化膜１５を取り除いた領域を示す。さらに図２に示すように、半導体基板１の一方の主表面に接触するようにＮ+エピタキシャル層２が形成され、そのＮ+エピタキシャル層２の表面に接触するようにＮ-エピタキシャル層３が形成されている。Ｎ-エピタキシャル層３における所定の領域に、Ｎ-エピタキシャル層３の表面から所定の深さにわたりＰウェル４が形成されている。Ｐウェル４における所定の領域には、複数のトレンチ６が形成されている。複数のトレンチ６のそれぞれは、互いに間隔を隔てて一方向に延在し、Ｎ-エピタキシャル層３に達するように形成されている。それぞれのトレンチ６内には、トレンチ６の側壁にゲート酸化膜７を介在させてポリシリコンゲート電極Ｇが形成されている。
【００１２】
互いに隣り合う一方のトレンチ６と他方のトレンチ６によって挟まれたＰウェル４の領域には、ソース領域としての２つのＮ+領域１３が形成されている。Ｎ+領域１３の不純物濃度のオーダは、〜１０21／ｃｍ3程度である。一方のトレンチ６の側に位置する一方のＮ+領域１３は、Ｐウェル４の表面に接触するとともに、そのトレンチ６の側壁に形成されたゲート酸化膜７の部分に接触するように形成されている。他方のトレンチ６の側に位置する他方のＮ+領域１３は、Ｐウェル４の表面に接触するとともに、そのトレンチ６の側壁に形成されたゲート酸化膜７の部分に接触するように形成されている。Ｎ+領域１３は、Ｐウェル４に形成されるチャネルを介して、ドレイン領域としてのＮ-エピタキシャル層３に電気的に繋がることになる。
【００１３】
一方のＮ+領域１３と他方のＮ+領域１３とによって挟まれたＰウェル４の部分には、Ｐウェル４を所定の電位に固定するためのコンタクト領域としてＰ+領域５が、Ｐウェル４の表面に接触するように形成されている。Ｐ+領域５の不純物濃度のオーダは、〜１０20／ｃｍ3程度である。一方のＮ+領域１３とＰ+領域５との間には熱酸化膜１１が形成され、他方のＮ+領域１３とＰ+領域５との間には熱酸化膜１１が形成されている。
【００１４】
ポリシリコンゲート電極Ｇを覆うようにシリコン酸化膜１５が形成されている。そのシリコン酸化膜１５に、Ｐ+領域５の表面およびＮ+領域１３の表面を露出する開口部１６が形成されている。その開口部１６を充填するように、Ｐ+領域５およびＮ+領域１３に電気的に接続される金属配線１８が形成されている。金属配線１８はチタンタングステン膜１８ａとアルミニウムシリコン膜１８ｂからなる。チタンタングステン膜１８ａは、開口部１６の側壁を含むシリコン酸化膜１５の表面に接触するように形成されている。アルミニウムシリコン膜１８ｂは、チタンタングステン膜１８ａの表面に接触するように形成されている。そのアルミニウムシリコン膜１９の表面に接触するように、ガラスコート膜２０が形成されている。半導体基板１の他方の主表面には、コレクタ電極２１が形成されている。
【００１５】
次に、上述したＩＧＢＴの動作について説明する。まず、ポリシリコンゲート電極Ｇに所定のしきい値電圧（たとえば、０．６〜０．８Ｖ程度）よりも高い電圧を印加することにより、ポリシリコンゲート電極Ｇの側方に位置するＰウェル４の部分にチャネルが形成される。チャネルが形成されると、ソース領域（エミッタ）としてのＮ+領域１３からチャネルを経て、ドレイン領域としてのＮ-エピタキシャル層３へ電子ｅが注入され、一方、コレクタ電極２１からＰ型の半導体基板１を経てＮ-エピタキシャル層３へホールｈが注入される。これにより、Ｎ-エピタキシャル層３の抵抗値が電導度変調により下がり、コレクタ側からソース（エミッタ）側へ向かって電流が流れる状態（オン状態）となる。
【００１６】
一方、ポリシリコンゲート電極Ｇにしきい値電圧よりも低い電圧を印加すると、Ｐウェル４に形成されたチャネルが消滅する。チャネルが消滅すると、Ｎ-エピタキシャル層３への電子の注入が止まり、Ｎ-エピタキシャル層３に蓄積されていた電子とホールは、再結合することによって消滅したり、Ｎ+領域１３あるいはコレクタ電極２１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
【００１７】
次に、上述したＩＧＢＴの製造方法について説明する。図３に示すように、エピタキシャル成長法によって、Ｐ型の半導体基板１の主表面に接触するようにＮ+エピタキシャル層２が形成され、さらに、Ｎ+エピタキシャル層２に接触するようにＮ-エピタキシャル層３が形成される。次に、熱酸化処理を施すことにより、Ｎ-エピタキシャル層３の表面に接触するようにシリコン酸化膜２２が形成される。次に、イオン注入法により、シリコン酸化膜２２を介してボロン（Ｂ）を注入することにより、Ｐウェル４が形成される。引き続き、二フッ化ボロン（ＢＦ2）を注入することにより、Ｐ+領域５が形成される。なお、基板としては、Ｎ-エピタキシャル層３が形成された状態のものが使用される。
【００１８】
次に、所定の写真製版処理を施すことにより、トレンチを形成するためのレジスト（図示せず）が形成される。そのレジストをマスクとして、シリコン酸化膜２２にエッチングを施すことにより、Ｐ+領域５の表面を露出させる。その後、レジストが除去される。次に、残されたシリコン酸化膜２２をマスクとして、露出したＰ+領域５、Ｐウェル４およびＮ-エピタキシャル層３にエッチング処理を施すことにより、図４に示すように、Ｎ-エピタキシャル層３を貫通するようにトレンチ６が形成される。その後、シリコン酸化膜２２が除去される。次に、熱酸化処理を施すことにより、露出したトレンチの側壁にゲート酸化膜７（図５参照）が形成される。このとき、露出したＰ+領域５の表面にもシリコン酸化膜が形成される。
【００１９】
次に、トレンチ６を充填するように、リンをドープしたポリシリコン膜（図示せず）が形成される。次に、ポリシリコン膜の全面にエッチバック処理を施して、Ｐ+領域５の上面上に位置するポリシリコン膜の部分を除去することにより、図５に示すように、トレンチ６内にポリシリコンゲート電極Ｇが形成される。次に、図６および図７に示すように、ポリシリコンゲート電極Ｇを覆うように、シリコン酸化膜１０が形成される。なお、図６に示される領域Ｒ２は、下のパターンを示すためにシリコン酸化膜１０を取り除いた領域を示す。次に、所定の写真製版処理を施すことにより、ポリシリコンゲート電極Ｇを覆うとともに、ポリシリコンゲート電極Ｇが延在する方向に沿ってＰ+領域５の一部を覆うレジスト３１が形成される。次に、レジスト３１をマスクとしてシリコン酸化膜１０にエッチング処理を施すことにより、Ｐ+領域５の表面を露出させる。その後、レジスト３１が除去される。次に、図８に示すように、残されたシリコン酸化膜１０をマスクとして、露出したＰ+領域５の表面にエッチング処理を施すことにより、Ｐウェル４の表面を露出させる。
【００２０】
次に、熱酸化処理を施すことにより、露出したＰ+領域５の側壁およびＰウェル４の表面に熱酸化膜が形成される。次に、所定のエッチング処理を施すことにより、Ｐ+領域５の側壁に形成された熱酸化膜１１（図９参照）を残して、Ｐウェル４の表面に形成された熱酸化膜の部分が除去される。次に、露出したＰウェル４の部分の表面および残されたシリコン酸化膜１０の表面に接触するように、リンをドープしたポリシリコン膜（図示せず）が形成される。次に、ポリシリコン膜の全面にエッチバック処理を施すことにより、Ｐ+領域５とポリシリコンゲート電極Ｇとの間に位置するポリシリコン膜の部分を残して、シリコン酸化膜１０の上面上に位置するポリシリコン膜の部分が除去される。その後、所定の熱処理を施して活性化させることにより、図９に示すように、Ｐ+領域５とポリシリコンゲート電極Ｇとの間にＮ+領域１３が形成される。
【００２１】
次に、Ｎ+領域１３およびシリコン酸化膜１０を覆うように、シリコン酸化膜１５（図１１参照）が形成される。次に、所定の写真製版処理を施すことにより、Ｐ+領域５を露出する開口部を形成するためのレジスト（図示せず）が形成される。次に、そのレジストをマスクとして、シリコン酸化膜１５にエッチング処理を施すことにより、Ｐ+領域５の表面を露出する開口部１６（図１１参照）が形成される。次に、レジストが除去されて、図１０および図１１に示すように、シリコン酸化膜１５に、Ｐ+領域５を露出する開口部１６が形成される。なお、図１０に示される領域Ｒ３は、下のパターンを示すためにシリコン酸化膜１５を取り除いた領域を示す。
【００２２】
次に、スパッタ法等により露出したＰ+領域５の表面およびＮ+領域１３の表面に接触するように、チタンタングステン膜（図示せず）が形成され、さらに、そのチタンタングステン膜の表面に接触するようにアルミニウムシリコン膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、配線を形成するためのレジスト（図示せず）が形成される。次に、そのレジストをマスクとして、アルミニウムシリコン膜およびチタンタングステン膜にエッチング処理を施すことにより、チタンタングステン膜およびアルミニウムシリコン膜からなる金属配線１８（図２参照）が形成される。こうして、図２に示すように、ＩＧＢＴの主要部分が形成される。
【００２３】
上述したＩＧＢＴでは、ソース領域としてのＮ+領域１３とコンタクト領域としてＰ+領域５との間に熱酸化膜１１が形成されていることで、Ｐ+領域５の不純物濃度を高くしても、不純物の相互拡散が抑制されて寄生抵抗を下げることができる。このことについて、比較例に係るＩＧＢＴを交えて説明する。
【００２４】
図１２に示すように、比較例に係るＩＧＢＴでは、半導体基板１０１の主表面に接触するようにＮ+エピタキシャル層１０２が形成され、そのＮ+エピタキシャル層１０２の表面に接触するようにＮ-エピタキシャル層１０３が形成されている。Ｎ-エピタキシャル層１０３における所定の領域に、互いに間隔を隔ててＮ-エピタキシャル層１０３の表面から所定の深さにわたりＰウェル１０４が形成されている。Ｐウェル４における所定の領域に、Ｐウェル４を貫通するように、互いに間隔を隔ててＮ-エピタキシャル層１０３に達する複数のトレンチ１０６が形成されている。それぞれのトレンチ１０６内には、トレンチ１０６の側壁にゲート酸化膜１０７を介在させてポリシリコンゲート電極ＪＧが形成されている。
【００２５】
互いに隣り合う一方のトレンチ１０６と他方のトレンチ１０６によって挟まれたＰウェル１０４では、一方のトレンチ１０６の側に位置する部分に、そのトレンチ１０６の側壁に形成されたゲート酸化膜１０７に接触するように一方のＮ+領域１１３が形成され、他方のトレンチ１０６の側に位置する部分に、そのトレンチ１０６の側壁に形成されたゲート酸化膜１０７に接触するように他方のＮ+領域１１３が形成されている。一方（他方）のＮ+領域１１３は、Ｐウェル１０４の表面からＰウェル１０４の深さよりも浅い所定の深さにわたり形成されている。一方のＮ+領域１１３と他方のＮ+領域１１３とによって挟まれたＰウェル１０４の部分には、その表面から所定の深さにわたりＰ+領域１０５が形成されている。
【００２６】
ポリシリコンゲート電極ＪＧおよび一方（他方）のＮ+領域１１３を覆うように、層間絶縁膜１１０が形成されている。その層間絶縁膜１１０を覆い、Ｐ+領域１０５に接触するように、金属配線１８０として、チタンタングステン（ＴｉＷ）膜１１８がａ形成され、そのチタンタングステン膜１１８ａに接触するように、アルミニウムシリコン（ＡｌＳｉ）膜１１８ｂが形成されている。アルミニウムシリコン膜１１８ｂに接触するように、ガラスコート膜１２０が形成されている。半導体基板１０１の他方の主表面にはコレクタ電極１２１が形成されている。
【００２７】
比較例に係るＩＧＢＴでは、家電製品等の小型化に対応させるために、ＩＧＢＴのサイズを小さくしようとすれば、距離Ｌを縮めてコンタクト領域としてのＰ+領域１０５の占有面積も削減する必要がある。このため、Ｐ+領域１０５における寄生抵抗値が高くなってしまい、Ｐウェル１０４の電位が不安定になって、ラッチアップの原因となる。このような不具合を解消するために、Ｐ+領域１０５の不純物濃度を高くして寄生抵抗を下げようとすると、Ｐ+領域１０５のｐ型の不純物がＮ+領域１１３へ拡散する一方、Ｎ+領域１１３のｎ型の不純物がＰ+領域１０５へ拡散してしまう。このため、Ｐ+領域１０５の不純物濃度を上げるには限界がある。
【００２８】
比較例に対して実施の形態に係るＩＧＢＴでは、ソース（エミッタ）領域としてのＮ+領域１３とコンタクト領域としてＰ+領域５との間に熱酸化膜１１が形成されている。これにより、Ｐ+領域５の不純物濃度を高くしても、Ｐ+領域５のｐ型の不純物がＮ+領域１３へ拡散するのを確実に阻止することができる。一方、Ｎ+領域１３のｎ型の不純物がＰ+領域５へ拡散するのも確実に阻止することができる。こうして、不純物の相互拡散が抑制されて、Ｐ+領域５の寄生抵抗を下げることができ、ラッチアップの要因がなくなってＩＧＢＴを安定に動作させることができる。
【００２９】
実施の形態２
ここでは、ＩＧＢＴの第２の例について説明する。図１３に示すように、このＩＧＢＴでは、ソース領域としてのＮ+領域１３とＰウェルのコンタクト領域としてのＰ+領域５とが、ポリシリコンゲート電極Ｇが延在する方向と直交する方向に沿って形成されており、ポリシリコンゲート電極Ｇに沿って、Ｎ+領域１３とＰ+領域５とが交互に配置されている。図１３および図１４に示すように、ポリシリコンゲート電極Ｇが延在する方向と直交し、Ｐ+領域５を横切る断面では、Ｐウェル４の表面に接触するようにコンタクト領域としてのＰ+領域５が形成されている。Ｐ+領域５に電気的に接続される金属配線１８が形成されている。
【００３０】
図１３および図１５に示すように、ポリシリコンゲート電極Ｇが延在する方向と直交し、Ｎ+領域１３を横切る断面では、Ｐウェル４の表面に接触するようにソース領域としてのＮ+領域１３が形成されている。Ｎ+領域１３およびポリシリコンゲート電極Ｇを覆うようにシリコン酸化膜１５が形成されている。そのシリコン酸化膜１５に接触するように金属配線１８が形成されている。
【００３１】
図１３および図１６に示すように、ポリシリコンゲート電極Ｇが延在する方向に沿って、Ｎ+領域１３およびＰ+領域５を横切る断面では、Ｐウェル４の表面に接触するように、Ｎ+領域１３とＰ+領域５とが交互に形成されている。Ｐ+領域５の側壁に熱酸化膜１１が形成されて、Ｎ+領域１３とＰ+領域５との間に介在している。Ｎ+領域１３を覆うようにシリコン酸化膜１５が形成されている。そのシリコン酸化膜１５に接触するように、Ｐ+領域５とＮ+領域１３とに電気的に接続される金属配線１８が形成されている。なお、これ以外の構成については、図１および図２に示されるＩＧＢＴと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００３２】
次に、上述したＩＧＢＴの動作について説明する。上述したＩＧＢＴの動作は前述したＩＧＢＴの動作と基本的に同じである。まず、ポリシリコンゲート電極Ｇに所定のしきい値電圧よりも高い電圧を印加することにより、Ｐウェル４の部分にチャネルが形成されて、Ｎ-エピタキシャル層３へ電子ｅが注入される一方、コレクタ電極２１からＮ-エピタキシャル層３へホールｈが注入されて、Ｎ-エピタキシャル層３の抵抗値が電導度変調により下がる。これにより、コレクタ側からソース（エミッタ）側へ向かって電流が流れる状態（オン状態）となる。
【００３３】
一方、ポリシリコンゲート電極Ｇにしきい値電圧よりも低い電圧を印加すると、Ｐウェル４に形成されたチャネルが消滅し、Ｎ-エピタキシャル層３に蓄積されていた電子とホールは、再結合することによって消滅したり、Ｎ+領域１３あるいはコレクタ電極２１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。
【００３４】
次に、上述したＩＧＢＴの製造方法について説明する。まず、前述した図３〜図５に示す工程と同様の工程を経て、図１７に示すように、トレンチ６内にポリシリコンゲート電極Ｇが形成される。次に、図１８および図１９に示すように、ポリシリコンゲート電極Ｇを覆うように、シリコン酸化膜１０（図１９参照）が形成される。次に、所定の写真製版処理を施すことにより、ポリシリコンゲート電極Ｇを覆うとともに、ポリシリコンゲート電極Ｇが延在する方向と直交する方向に沿ってＰ+領域５の一部を覆うレジスト３２が形成される。なお、図１８に示される領域Ｒ４は、下のパターンを示すためにシリコン酸化膜１０を取り除いた領域を示す。
【００３５】
次に、レジスト３２をマスクとしてシリコン酸化膜１０にエッチング処理を施すことにより、Ｐ+領域５の表面を露出させる。その後、レジスト３２が除去される。次に、図２０、図２１および図２２に示すように、残されたシリコン酸化膜１０をマスクとして、露出したＰ+領域５の表面にエッチング処理を施すことにより、Ｐウェル４の表面を露出させる。
【００３６】
次に、熱酸化処理を施すことにより、露出したＰ+領域５の側壁およびＰウェル４の表面に熱酸化膜が形成される。次に、所定のエッチング処理を施すことにより、Ｐ+領域５の側壁に形成された熱酸化膜１１（図２３参照）を残して、Ｐウェル４の表面に形成された熱酸化膜の部分が除去される。次に、露出したＰウェル４の部分の表面および残されたシリコン酸化膜１０の表面に接触するように、リンをドープしたポリシリコン膜（図示せず）が形成される。次に、ポリシリコン膜の全面にエッチバック処理を施すことにより、ポリシリコンゲート電極Ｇとポリシリコンゲート電極Ｇとによって挟まれるとともに、Ｐ+領域５とＰ+領域５とによって挟まれた領域に位置するポリシリコン膜の部分を残して、シリコン酸化膜１０の上面上に位置するポリシリコン膜の部分が除去される。その後、所定の熱処理を施して活性化させることにより、図２３、図２４および図２５に示すように、Ｎ+領域１３が形成される。
【００３７】
次に、Ｎ+領域１３およびシリコン酸化膜１０を覆うように、シリコン酸化膜１５（図２８参照）が形成される。次に、所定の写真製版処理を施すことにより、Ｐ+領域５を露出する開口部を形成するためのレジスト（図示せず）が形成される。次に、そのレジストをマスクとして、シリコン酸化膜１５にエッチング処理を施すことにより、Ｐ+領域５の表面を露出する開口部１６（図２６参照）が形成される。次に、レジストが除去されて、図２６、図２７および図２８に示すように、シリコン酸化膜１５に、Ｐ+領域５を露出する開口部１６が形成される。
【００３８】
次に、スパッタ法等により露出したＰ+領域５の表面およびＮ+領域１３の表面に接触するように、チタンタングステン膜（図示せず）が形成され、さらに、そのチタンタングステン膜の表面に接触するようにアルミニウムシリコン膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、配線を形成するためのレジスト（図示せず）が形成される。次に、そのレジストをマスクとして、アルミニウムシリコン膜およびチタンタングステン膜にエッチング処理を施すことにより、図１４および図１５に示すように、チタンタングステン膜およびアルミニウムシリコン膜からなる金属配線１８が形成されて、ＩＧＢＴの主要部分が形成される。
【００３９】
上述したＩＧＢＴでは、ソース（エミッタ）領域としてのＮ+領域１３とコンタクト領域としてＰ+領域５との間に熱酸化膜１１が形成されている。これにより、前述したＩＧＢＴについて説明したように、Ｐ+領域５の不純物濃度を高くしても、Ｐ+領域５のｐ型の不純物がＮ+領域１３へ拡散するのを確実に阻止することができる。一方、Ｎ+領域１３のｎ型の不純物がＰ+領域５へ拡散するのも確実に阻止することができる。その結果、不純物の相互拡散が抑制されて、Ｐ+領域５の寄生抵抗を下げることができ、ラッチアップの要因がなくなってＩＧＢＴを安定に動作させることができる。
【００４０】
また、上述したＩＧＢＴでは、Ｎ+領域１３とＰ+領域５とが、ポリシリコンゲート電極Ｇが延在する方向と直交する方向に沿って形成されており、ポリシリコンゲート電極Ｇに沿って、Ｎ+領域１３とＰ+領域５とが交互に配置されている。これにより、前述したＩＧＢＴの場合と比べて、ＩＧＢＴの同じ素子面積に対して、ソースとしてのＮ+領域１３の占有面積をより大きく設定することができる。
【００４１】
なお、各実施の形態では、Ｐ+領域５の不純物とＮ+領域１３の不純物とが相互拡散を阻止する膜として、熱酸化膜１１を例に挙げて説明したが、ｐ型の不純物とｎ型の不純物の相互拡散をより確実に阻止するには、シリコン酸窒化膜（ＳｉＯＮ）膜がより好ましい。この場合、シリコン酸窒化膜は、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により、Ｐ+領域５の側壁を覆うサイドウォール膜として形成することが可能である。また、シリコン酸窒化膜の他に、たとえば、ＴＥＯＳ（Tetra Ethoxy Ortho Silicate）膜も適用することが可能である。
【００４２】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４３】
本発明は、縦型のゲート絶縁型バイポーラトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００４４】
１  半導体基板、２  Ｎ+エピタキシャル層、３  Ｎ-エピタキシャル層、４  Ｐウェル、５  Ｐ+領域、６  トレンチ、７  ゲート酸化膜、Ｇ  ポリシリコンゲート電極、１０  シリコン酸化膜、１１  熱酸化膜、１３  Ｎ+領域、１５  シリコン酸化膜、１６  開口部、１８  金属配線、１８ａ  チタンタングステン膜、１８ｂ  アルミニウムシリコン膜、２１  コレクタ電極、２２  シリコン酸化膜、３１  レジスト、３２  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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