(57)【要約】      （修正有）【課題】選択セルへの書き込みにより発生する非選択セルへの影響を低減することが可能な半導体記憶装置を提供する。【解決手段】ワード線に印加する電圧を制御して、第１および第２の選択トランジスタをオフした状態で、第１、第３、および第４のスイッチ回路をオンして、第１の信号端子と第１のビット線の一端との間、第３の信号端子と第２のビット線の他端との間、および第４の信号端子と第３のビット線の一端との間を導通するとともに、第２のスイッチ回路をオフして第２の信号端子と第２のビット線の一端との間を遮断する。さらに、第１の書き込み回路が第１の信号端子に第１の電圧を印加し、第２の書き込み回路が第３の信号端子に第１の電圧と異なる第２の電圧を印加するとともに第４の信号端子に第１の電圧と異なる第３の電圧を印加する。その後、第４の信号端子と第３のビット線の他端との間を遮断し、第１と第２の選択トランジスタをオンさせる。【選択図】図１
2012059326.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線の一端に一端が接続された第１のスイッチ回路と、
第２のビット線の一端に一端が接続された第２のスイッチ回路と、
前記第２のビット線の他端に一端が接続された第３のスイッチ回路と、
第３のビット線の一端に一端が接続された第４のスイッチ回路と、
ワード線の電圧を制御するロウデコーダと、
前記第１のスイッチ回路の他端に第１の信号端子が接続され、前記第２のスイッチ回路の他端に第２の信号端子が接続された第１の書き込み回路と、
前記第３のスイッチ回路の他端に第３の信号端子が接続され、前記第４のスイッチ回路の他端に第４の信号端子が接続された第２の書き込み回路と、
前記ワード線に制御端子が接続された第１の選択トランジスタと、
前記第１のビット線と前記第２のビット線との間で前記第１の選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する第１の抵抗変化素子と、
前記ワード線に制御端子が接続された第２の選択トランジスタと、
前記第２のビット線と前記第３のビット線との間で前記第２の選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する第２の抵抗変化素子と、を備え、
書き込み動作時において、
前記ロウデコーダが前記ワード線に印加する電圧を制御することにより前記第１および第２の選択トランジスタをオフした状態で、前記第１、第３、および第４のスイッチ回路をオンして、前記第１の信号端子と前記第１のビット線の一端との間、前記第３の信号端子と前記第２のビット線の他端との間、および前記第４の信号端子と前記第３のビット線の一端との間を導通するとともに、前記第２のスイッチ回路をオフして前記第２の信号端子と前記第２のビット線の一端との間を遮断し、且つ、前記第１の書き込み回路が前記第１の信号端子に前記第１の電圧を印加し、前記第２の書き込み回路が前記第３の信号端子に前記第１の電圧と異なる第２の電圧を印加するとともに前記第４の信号端子に前記第１の電圧と異なる第３の電圧を印加し、
その後、前記第４のスイッチ回路をオフして前記第４の信号端子と前記第３のビット線の他端との間を遮断し、
その後、前記ロウデコーダが前記ワード線に印加する電圧を制御することにより、前記第１および第２の選択トランジスタをオンさせる
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２の電圧は、前記第３の電圧と等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２の抵抗変化素子は、
第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有し、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の電圧と前記第２の電圧との電位差により、前記第１の抵抗変化素子に前記第１の反転閾値電流以上の前記第１の極性の電流が流れることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および第２の抵抗変化素子は、磁気抵抗素子であることを特徴とする請求項１ないし４のいずれか一項に記載の半導体記憶装置。
【請求項６】
磁気抵抗素子は、ＭＴＪ素子であることを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、スピン注入型ＭＲＡＭであることを特徴とする請求項１ないし６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１の選択トランジスタの一端は前記第１のビット線に接続され、
前記第１の抵抗変化素子は前記第１の選択トランジスタの他端と前記第２のビット線との間に接続され、
前記第２の選択トランジスタの一端は前記第２のビット線に接続され、
前記第２の抵抗変化素子は前記第２の選択トランジスタの他端と前記第３のビット線との間に接続されている
ことを特徴とする請求項１ないし７のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化素子を有するＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化素子（ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｌｅｍｅｎｔ）をメモリセルとする半導体記憶装置が次世代メモリとして注目されている。その１つに磁気抵抗効果素子（ｍａｇｎｅｔｏｒｅｓｉｓｓｔｉｖｅ  ｅｌｅｍｅｎｔ）をメモリセルとする磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)等がある。
【０００３】
例えば、ＭＲＡＭでは、記憶素子にＭＴＪ(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ)素子と呼ばれる磁気抵抗素子を用いている。
【０００４】
このＭＴＪ素子は、反強磁性層により磁化方向が固定された固定層と磁化方向を自由に反転できる記録層及び、固定層と記録層に挟まれた絶縁膜を有している。ＭＴＪ素子は、磁気抵抗効果と呼ばれる、固定層に対する記録層の相対的な磁化方向による抵抗変化を利用している。
【０００５】
つまり、相対的な磁化方向によった抵抗の違いを利用して”１”又は”０”データの判別がなされている。
【０００６】
特に、書き込み方式に偏極スピン電流注入による磁化反転を利用したスピン注入型ＭＲＡＭが近年注目されている。スピン注入型ＭＲＡＭでは、磁化反転に必要な電流量(反転閾値電流)がＭＴＪ素子を流れる電流密度で規定されている。
【０００７】
そして、スピン注入型ＭＲＡＭの書き込み動作は、反転閾値電流以上の書き込み電流を流すことで行われる。
【０００８】
そして、データの極性(“０”又は”１”)はＭＴＪ素子に対する書き込み電流の注入方向によって決定される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−４７２２０
【発明の概要】
【発明が解決しようとする課題】
【００１０】
選択セルへの書き込みにより発生する非選択セルへの影響を低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
実施例に従った半導体記憶装置は、第１のビット線の一端に一端が接続された第１のスイッチ回路と、第２のビット線の一端に一端が接続された第２のスイッチ回路と、前記第２のビット線の他端に一端が接続された第３のスイッチ回路と、第３のビット線の一端に一端が接続された第４のスイッチ回路と、を備える。さらに、前記半導体記憶装置は、ワード線の電圧を制御するロウデコーダと、前記第１のスイッチ回路の他端に第１の信号端子が接続され、前記第２のスイッチ回路の他端に第２の信号端子が接続された第１の書き込み回路と、前記第３のスイッチ回路の他端に第３の信号端子が接続され、前記第４のスイッチ回路の他端に第４の信号端子が接続された第２の書き込み回路と、を備える。さらに、前記半導体記憶装置は、前記ワード線に制御端子が接続された第１の選択トランジスタと、前記第１のビット線と前記第２のビット線との間で前記第１の選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する第１の抵抗変化素子と、前記ワード線に制御端子が接続された第２の選択トランジスタと、前記第２のビット線と前記第３のビット線との間で前記第２の選択トランジスタと直列に接続され、流れる電流に応じてその抵抗値が変化する第２の抵抗変化素子と、を備える。
【００１２】
書き込み動作時において、前記ロウデコーダが前記ワード線に印加する電圧を制御することにより前記第１および第２の選択トランジスタをオフした状態で、前記第１、第３、および第４のスイッチ回路をオンして、前記第１の信号端子と前記第１のビット線の一端との間、前記第３の信号端子と前記第２のビット線の他端との間、および前記第４の信号端子と前記第３のビット線の一端との間を導通するとともに、前記第２のスイッチ回路をオフして前記第２の信号端子と前記第２のビット線の一端との間を遮断する。さらに、前記第１の書き込み回路が前記第１の信号端子に前記第１の電圧を印加し、前記第２の書き込み回路が前記第３の信号端子に前記第１の電圧と異なる第２の電圧を印加するとともに前記第４の信号端子に前記第１の電圧と異なる第３の電圧を印加する。
【００１３】
その後、前記第４のスイッチ回路をオフして前記第４の信号端子と前記第３のビット線の他端との間を遮断する。
【００１４】
その後、前記ロウデコーダが前記ワード線に印加する電圧を制御することにより、前記第１および第２の選択トランジスタをオンさせる。
【図面の簡単な説明】
【００１５】
【図１】実施例１に係る半導体記憶装置１００の構成の一例を示す図である。
【図２】図１に示す半導体記憶装置１００のメモリセルアレイの各信号の波形の一例を示す波形図である。
【図３】図１に示す半導体記憶装置１００のメモリセルアレイの各信号の波形の他の例を示す波形図である。
【発明を実施するための形態】
【００１６】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００１７】
図１は、実施例１に係る半導体記憶装置１００の構成の一例を示す図である。
【００１８】
図１に示すように、半導体記憶装置（スピン注入型ＭＲＡＭ）１００は、ロウデコーダ１と、第１の書き込み回路２ａと、第２の書き込み回路２ｂと、第１の選択トランジスタＴｒ１と、第２の選択トランジスタＴｒ２と、第３の選択トランジスタＴｒ３と、第４の選択トランジスタＴｒ４と、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、ワード線ＷＬ１、ＷＬ２と、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、第３のスイッチ回路ＳＷ３と、第４のスイッチ回路ＳＷ４と、第１の抵抗変化素子ＭＴＪ１と、第２の抵抗変化素子ＭＴＪ２と、第３の抵抗変化素子ＭＴＪ３と、第４の抵抗変化素子ＭＴＪ４と、を備える。
【００１９】
第１のスイッチ回路ＳＷ１は、第１のビット線ＢＬ１の一端に一端が接続され、第１の信号端子２ａ１に他端が接続されている。この第１のスイッチ回路ＳＷ１は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ１、ＰＢＬＳＷ１により、オン／オフが制御される。
【００２０】
第２のスイッチ回路ＳＷ２は、第２のビット線ＢＬ２の一端に一端が接続され、第２の信号端子２ａ２に他端が接続されている。この第２のスイッチ回路ＳＷ２は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ２、ＰＢＬＳＷ２により、オン／オフが制御される。
【００２１】
第３のスイッチ回路ＳＷ３は、第２のビット線ＢＬ２の他端に一端が接続され、第３の信号端子２ｂ１に他端が接続されている。この第３のスイッチ回路ＳＷ３は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ３、ＰＢＬＳＷ３により、オン／オフが制御される。
【００２２】
第４のスイッチ回路ＳＷ４は、第３のビット線ＢＬ３の一端に一端が接続され、第４の信号端子２ｂ２に他端が接続されている。この第４のスイッチ回路ＳＷ４は、例えば、トランスミッションゲートであり、制御信号ＮＢＬＳＷ４、ＰＢＬＳＷ４により、オン／オフが制御される。
【００２３】
ここで、制御信号ＮＢＬＳＷ１〜ＮＢＬＳＷ４、ＰＢＬＳＷ１〜ＰＢＬＳＷ４は、外部から入力されるアドレス信号をデコーダ（図示せず）によりデコードすることにより生成される。すなわち、第１ないし第４のスイッチ回路ＳＷ１〜ＳＷ４は、外部から入力される該アドレス信号に応じて、制御される。
【００２４】
ロウデコーダ１は、ワード線ＷＬ１、ＷＬ２の電圧を制御するようになっている。
【００２５】
第１の書き込み回路２ａは、第１のスイッチ回路ＳＷ１の他端に第１の信号端子２ａ１が接続され、第２のスイッチ回路ＳＷ２の他端に第２の信号端子２ａ２が接続されている。この第１の書き込み回路２ａは、書き込み動作時に、第１、第２の信号端子２ａ１、２ａ２に所定の電圧（電流）を印加するようになっている。
【００２６】
第２の書き込み回路２ｂは、第３のスイッチ回路ＳＷ３の他端に第３の信号端子２ｂ１が接続され、第４のスイッチ回路ＳＷ４の他端に第４の信号端子２ｂ２が接続されている。この第２の書き込み回路２ｂは、書き込み動作時に、第３、第４の信号端子２ｂ１、２ｂ２に所定の電圧（電流）を印加するようになっている。
【００２７】
第１の選択トランジスタＴｒ１は、ワード線ＷＬ１に制御端子（ゲート）が接続されたＭＯＳトランジスタである。
【００２８】
第１の抵抗変化素子ＭＴＪ１は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間で第１の選択トランジスタＴｒ１と直列に接続されている。この第１の抵抗変化素子ＭＴＪ１は、流れる電流に応じてその抵抗値が変化するようになっている。
【００２９】
なお、本実施例では、第１の選択トランジスタＴｒ１の一端（ソース）は、第１のビット線ＢＬ１に接続されている。そして、第１の抵抗変化素子ＭＴＪ１は、第１の選択トランジスタＴｒ１の他端（ドレイン）と第２のビット線ＢＬとの間に接続されている。
【００３０】
これらの第１の選択トランジスタＴｒ１と第１の抵抗変化素子ＭＴＪ１によりセルユニットが構成される。
【００３１】
第２の選択トランジスタＴｒ２は、ワード線ＷＬ１に制御端子（ゲート）が接続されたＭＯＳトランジスタである。
【００３２】
第２の抵抗変化素子ＭＴＪ２は、第２のビット線ＢＬ２と第３のビット線ＢＬ３との間で第２の選択トランジスタＴｒ２と直列に接続されている。この第２の抵抗変化素子ＭＴＪ２は、流れる電流に応じてその抵抗値が変化するようになっている。
【００３３】
なお、本実施例では、第２の選択トランジスタＴｒ２の一端（ソース）は、第２のビット線ＢＬ２に接続されている。そして、第２の抵抗変化素子ＭＴＪ２は、第２の選択トランジスタＴｒ２の他端（ドレイン）と第３のビット線ＢＬ３との間に接続されている。
【００３４】
これらの第２の選択トランジスタＴｒ２と第２の抵抗変化素子ＭＴＪ２によりセルユニットが構成される。
【００３５】
第３の選択トランジスタＴｒ３は、ワード線ＷＬ２に制御端子（ゲート）が接続されたＭＯＳトランジスタである。
【００３６】
第３の抵抗変化素子ＭＴＪ３は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間で第３の選択トランジスタＴｒ３と直列に接続されている。この第３の抵抗変化素子ＭＴＪ３は、流れる電流に応じてその抵抗値が変化するようになっている。
【００３７】
なお、本実施例では、第３の選択トランジスタＴｒ３の一端（ソース）は、第１のビット線ＢＬ１に接続されている。そして、第３の抵抗変化素子ＭＴＪ３は、第３の選択トランジスタＴｒ３の他端（ドレイン）と第２のビット線ＢＬとの間に接続されている。
【００３８】
これらの第３の選択トランジスタＴｒ３と第３の抵抗変化素子ＭＴＪ３によりセルユニットが構成される。
【００３９】
第４の選択トランジスタＴｒ４は、ワード線ＷＬ２に制御端子（ゲート）が接続されたＭＯＳトランジスタである。
【００４０】
第４の抵抗変化素子ＭＴＪ４は、第２のビット線ＢＬ２と第３のビット線ＢＬ３との間で第４の選択トランジスタＴｒ４と直列に接続されている。この第４の抵抗変化素子ＭＴＪ４は、流れる電流に応じてその抵抗値が変化するようになっている。
【００４１】
なお、本実施例では、第４の選択トランジスタＴｒ４の一端（ソース）は、第２のビット線ＢＬ２に接続されている。そして、第４の抵抗変化素子ＭＴＪ４は、第４の選択トランジスタＴｒ４の他端（ドレイン）と第３のビット線ＢＬ３との間に接続されている。
【００４２】
これらの第４の選択トランジスタＴｒ４と第４の抵抗変化素子ＭＴＪ４によりセルユニットが構成される。
【００４３】
そして、以上の４つのセルユニットにより半導体記憶装置１００のメモリセルアレイが構成される。
【００４４】
ここで、第１ないし第４の抵抗変化素子ＭＴＪ１〜ＭＴＪ４は、例えば、磁気抵抗素子（特に、ＭＴＪ素子）である。
【００４５】
すなわち、第１ないし第４の抵抗変化素子ＭＴＪ１〜ＭＴＪ４は、例えば、第１の反転閾値電流以上の第１の極性の電流が流れた場合には、第１の抵抗値を有し、第２の反転閾値電流以上の電流が第１の極性と異なる第２の極性に流れた場合には、第２の抵抗値を有する。
【００４６】
次に、以上のような構成を有する半導体記憶装置１００の書き込み動作の幾つかの例について説明する。
【００４７】
先ず、半導体記憶装置１００の第１の抵抗変化素子ＭＴＪ１に対する書き込み動作の一例について説明する。すなわち、第１の抵抗変化素子ＭＴＪ１が選択され、第２ないし第４の抵抗変化素子ＭＴＪ２〜ＭＴＪ４が非選択になる。
【００４８】
ここで、図２は、図１に示す半導体記憶装置１００のメモリセルアレイの各信号の波形の一例を示す波形図である。
【００４９】
書き込み動作時において、図２に示すように、初期状態（〜時間ｔ１）では、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１〜ＮＢＬＳＷ４が“Ｌｏｗ”レベルに維持されている（制御信号ＰＢＬＳＷ１〜ＰＢＬＳＷ４が“Ｈｉｇｈ”レベルに維持されている）。これにより、第１ないし第４のスイッチ回路ＳＷ１〜ＳＷ４がオフしている。
【００５０】
さらに、ロウデコーダ１がワード線ＷＬ１、ＷＬ２に印加する電圧を制御する（“Ｌｏｗ”レベルにする）ことにより、第１ないし第４の選択トランジスタＴｒ１〜Ｔｒ４をオフしている。
【００５１】
次に、第１および第２の選択トランジスタＴｒ１、Ｔｒ２を継続してオフした状態で、時間ｔ２において、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１、ＮＢＬＳＷ３、ＮＢＬＳＷ４が“Ｈｉｇｈ”レベルに遷移する（制御信号ＰＢＬＳＷ１、ＰＢＬＳＷ３、ＰＢＬＳＷ４が“Ｌｏｗ”レベルに遷移する）。
【００５２】
これにより、第１、第３、および第４のスイッチ回路ＳＷ１、ＳＷ３、ＳＷ４をオンして、第１の信号端子２ａ１と第１のビット線ＢＬ１の一端との間、第３の信号端子２ｂ１と第２のビット線ＢＬ２の他端との間、および第４の信号端子２ｂ２と第３のビット線ＢＬ３の一端との間を導通する。さらに、第２のスイッチ回路ＳＷ２を継続してオフして、第２の信号端子２ａ２と第２のビット線ＢＬ２の一端との間を継続して遮断する。
【００５３】
さらに、第１の書き込み回路２ａが第１の信号端子２ａ１に第１の電圧を印加する。さらに、第２の書き込み回路２ｂが第３の信号端子２ｂ１に該第１の電圧と異なる第２の電圧を印加するとともに第４の信号端子２ｂ２に該第１の電圧と異なる第３の電圧を印加する。
【００５４】
これにより、第１ないし第３のビット線ＢＬ１、ＢＬ２、ＢＬ３の電圧が、理想的には、それぞれ、該第１の電圧、該第２の電圧、該第３の電圧になる。しかし、配線容量や回路の電圧降下等により、実際には、該第１の電圧、該第２の電圧、該第３の電圧からずれる場合がある。なお、本実施例では、該第２の電圧は、該第３の電圧と等しくなるように設定されている。
【００５５】
そして、その後、時間ｔ３において、該アドレス信号に応じて、制御信号ＮＢＬＳＷ４が“Ｌｏｗ”レベルに遷移する（制御信号ＰＢＬＳＷ４が“Ｈｉｇｈ”レベルに遷移する）。これにより、第４のスイッチ回路ＳＷ４をオフして、第４の信号端子２ｂ２と第３のビット線ＢＬ３の他端との間を遮断する。すなわち、第３のビット線ＢＬ３から、第４のスイッチ回路ＳＷ４を経由した、第２の書き込み回路２ｂへのパスが、遮断された状態になる。
【００５６】
その後、時間ｔ４において、ロウデコーダ１がワード線ＷＬ１に印加する電圧を制御する（“Ｈｉｇｈ”レベルにする）ことにより、第１および第２の選択トランジスタＴｒ１、Ｔｒ２をオンさせる。
【００５７】
これにより、例えば、該第１の電圧と該第２の電圧との電位差により、選択セルである第１の抵抗変化素子ＭＴＪ１に該第１の反転閾値電流以上の該第１の極性の電流が流れる。すなわち、第１の抵抗変化素子ＭＴＪ１の抵抗値が、該第１の抵抗値になる。
【００５８】
一方、第４のスイッチ回路ＳＷ４を経由した、第２の書き込み回路２ｂへのパスが、遮断された状態であるので、非選択セルである第２の抵抗変化素子ＭＴＪ２には電流が流れない。すなわち、第２の抵抗変化素子ＭＴＪ２の抵抗値は変化しない。
【００５９】
なお、上記書き込み動作の間は、ロウデコーダ１がワード線ＷＬ２の電位を“Ｌｏｗ”レベルに維持するので、第３、第４の選択トランジスタＴｒ３、Ｔｒ４はオフしたままであり、非選択セルである第３、第４の抵抗変化素子ＴＭＪ３、ＴＭＪ４には、電流が流れない。すなわち、非選択セルである第３、第４の抵抗変化素子ＴＭＪ３、ＴＭＪ４は、書き込みされない。
【００６０】
以上のように、ワード線ＷＬ１の電圧を制御して第１、第２の選択トランジスタＴｒ１、Ｔｒ２をオンする前に、第３のビット線ＢＬ３に接続されている第４のスイッチ回路ＳＷ４をオフする。これにより、非選択セルである第２の抵抗変化素子ＭＴＪ２に電流が流れないようにし、データの誤書き込みを抑制することができる。
【００６１】
次に、半導体記憶装置１００の書き込み動作の他の例について説明する。ここでは、半導体記憶装置１００の第２の抵抗変化素子ＭＴＪ２に対する書き込み動作の一例について説明する。すなわち、第２の抵抗変化素子ＭＴＪ２が選択され、第１、第３および第４の抵抗変化素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ４が非選択になる。
【００６２】
ここで、図３は、図１に示す半導体記憶装置１００のメモリセルアレイの各信号の波形の他の例を示す波形図である。
【００６３】
書き込み動作時において、図３に示すように、初期状態（〜時間ｔ１）では、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１〜ＮＢＬＳＷ４が“Ｌｏｗ”レベルに維持されている（制御信号ＰＢＬＳＷ１〜ＰＢＬＳＷ４が“Ｈｉｇｈ”レベルに維持されている）。これにより、第１ないし第４のスイッチ回路ＳＷ１〜ＳＷ４がオフしている。
【００６４】
さらに、ロウデコーダ１がワード線ＷＬ１、ＷＬ２に印加する電圧を制御する（“Ｌｏｗ”レベルにする）ことにより、第１ないし第４の選択トランジスタＴｒ１〜Ｔｒ４をオフしている。
【００６５】
次に、第１および第２の選択トランジスタＴｒ１、Ｔｒ２を継続してオフした状態で、時間ｔ２において、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１、ＮＢＬＳＷ２、ＮＢＬＳＷ４が“Ｈｉｇｈ”レベルに遷移する（制御信号ＰＢＬＳＷ１、ＰＢＬＳＷ２、ＰＢＬＳＷ４が“Ｌｏｗ”レベルに遷移する）。
【００６６】
これにより、第１、第２、および第４のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ４をオンして、第１の信号端子２ａ１と第１のビット線ＢＬ１の一端との間、第２の信号端子２ａ２と第２のビット線ＢＬ２の他端との間、および第４の信号端子２ｂ２と第３のビット線ＢＬ３の一端との間を導通する。さらに、第３のスイッチ回路ＳＷ３を継続してオフして、第３の信号端子２ｂ１と第２のビット線ＢＬ２の他端との間を継続して遮断する。
【００６７】
さらに、第１の書き込み回路２ａが第１の信号端子２ａ１に該第３の電圧を印加するとともに第２の信号端子２ａ２に該第２の電圧を印加する。さらに、第２の書き込み回路２ｂが第４の信号端子２ｂ２に該第１の電圧を印加する。
【００６８】
これにより、第１ないし第３のビット線ＢＬ１、ＢＬ２、ＢＬ３の電圧が、理想的には、それぞれ、該第３の電圧、該第２の電圧、該第１の電圧になる。しかし、配線容量や回路の電圧降下等により、実際には、該第３の電圧、該第２の電圧、該第１の電圧からずれる場合がある。なお、本実施例では、該第２の電圧は、該第３の電圧と等しくなるように設定されている。
【００６９】
そして、その後、時間ｔ３において、該アドレス信号に応じて、制御信号ＮＢＬＳＷ１が“Ｌｏｗ”レベルに遷移する（制御信号ＰＢＬＳＷ１が“Ｈｉｇｈ”レベルに遷移する）。これにより、第１のスイッチ回路ＳＷ１をオフして、第１の信号端子２ａ１と第１のビット線ＢＬ１の一端との間を遮断する。すなわち、第１のビット線ＢＬ１から、第１のスイッチ回路ＳＷ１を経由した、第１の書き込み回路２ａへのパスが、遮断された状態になる。
【００７０】
その後、時間ｔ４において、ロウデコーダ１がワード線ＷＬ１に印加する電圧を制御する（“Ｈｉｇｈ”レベルにする）ことにより、第１および第２の選択トランジスタＴｒ１、Ｔｒ２をオンさせる。
【００７１】
これにより、例えば、該第１の電圧と該第２の電圧との電位差により、選択セルである第２の抵抗変化素子ＭＴＪ２に該第１の反転閾値電流以上の該第１の極性の電流が流れる。すなわち、第２の抵抗変化素子ＭＴＪ２の抵抗値が、該第２の抵抗値になる。
【００７２】
一方、第１のスイッチ回路ＳＷ１を経由した、第１の書き込み回路２ａへのパスが、遮断された状態であるので、非選択セルである第１の抵抗変化素子ＭＴＪ１には電流が流れない。すなわち、第1の抵抗変化素子ＭＴＪ1の抵抗値は変化しない。
【００７３】
なお、上記書き込み動作の間は、ロウデコーダ１がワード線ＷＬ２の電位を“Ｌｏｗ”レベルに維持するので、第３、第４の選択トランジスタＴｒ３、Ｔｒ４はオフしたままであり、非選択セルである第３、第４の抵抗変化素子ＴＭＪ３、ＴＭＪ４には、電流が流れない。すなわち、非選択セルである第３、第４の抵抗変化素子ＴＭＪ３、ＴＭＪ４は、書き込みされない。
【００７４】
以上のように、ワード線ＷＬ１の電圧を制御して第１、第２の選択トランジスタＴｒ１、Ｔｒ２をオンする前に、第１のビット線ＢＬ１に接続されている第１のスイッチ回路ＳＷ１をオフする。これにより、非選択セルである第１の抵抗変化素子ＭＴＪ１に電流が流れないようにし、データの誤書き込みを抑制することができる。
【００７５】
すなわち、本実施例１に係る半導体記憶装置によれば、選択セルへの書き込みにより発生する非選択セルへの影響を低減することができる。
【００７６】
なお、図１に示す半導体記憶装置１００の例では、４つのセルユニットによりメモリセルアレイが構成された例について示しているが、さらにセルユニットを備えたメモリセルアレイを備えた半導体記憶装置についても同様適用可能である。この場合も同様の作用効果を奏することができる。
【符号の説明】
【００７７】
１  ロウデコーダ
２ａ  第１の書き込み回路
２ｂ  第２の書き込み回路
１００  半導体記憶装置
ＳＷ１〜ＳＷ４  第１〜第４のスイッチ回路
ＷＬ１、ＷＬ２  ワード線
ＢＬ１〜ＢＬ３  第１〜第３のビット線
Ｔｒ１〜Ｔｒ４  第１〜第４の選択トランジスタ
ＭＴＪ１〜ＭＴＪ４  第１〜第４の抵抗変化素子
【図１】
2012059326.tif 000003
【図２】
2012059326.tif 000004
【図３】
2012059326.tif 000005