(57)【要約】【課題】画素アレイ部の周辺回路の回路規模の縮小化を可能にする、シフトレジスタを用いて成る走査回路、当該走査回路を用いる表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器を提供する。【解決手段】書込み走査回路４０を有する有機ＥＬ表示装置において、書込み走査回路４０を構成するシフトレジスタ４１の１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する。そして、当該複数の走査信号によって複数の画素行を単位として同時に走査を行う構成を採ることで、シフトレジスタ４１のシフト段の段数を削減する。【選択図】図９
2012168359.tif 000002
【特許請求の範囲】
【請求項１】
複数のシフト段が直列に接続されて成るシフトレジスタと、
前記シフトレジスタの１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群と
を備える走査回路。
【請求項２】
電気光学素子を含む画素が行列状に配置されて成る表示装置の前記画素の走査に用いられる
請求項１に記載の走査回路。
【請求項３】
前記表示装置は、前記複数の走査信号によって複数の画素行の単位で走査を行い、当該複数の画素行の各画素に対して前記複数の走査信号に応答して信号を書き込む
請求項２に記載の走査回路。
【請求項４】
前記複数の走査信号は、前記複数の画素行の各画素に対して画素行間で時間差をもって信号を書き込む
請求項３に記載の走査回路。
【請求項５】
前記複数の画素行間の時間差は、発光期間の１％以内である
請求項４に記載の走査回路。
【請求項６】
前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有する
請求項７に記載の走査回路。
【請求項７】
前記画素は、前記複数の走査信号による駆動の下に、前記移動度補正の処理を信号の書込み処理と並行して行う
請求項６に記載の走査回路。
【請求項８】
前記画素は、前記電気光学素子を駆動する駆動トランジスタのゲート電位の初期化電位を基準として当該初期化電位から前記駆動トランジスタの閾値電圧を減じた電位に向かって、前記駆動トランジスタのソース電位を変化させる閾値補正の機能を有する
請求項４に記載の走査回路。
【請求項９】
前記画素は、前記複数の走査信号による駆動の下に、信号の書込み処理に先立って前記閾値補正の処理を行う
請求項８に記載の走査回路。
【請求項１０】
前記複数の画素行の各画素は、前記閾値補正の処理を各画素行に共通の閾値補正期間に行う
請求項９に記載の走査回路。
【請求項１１】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を具備し、
前記走査回路は、
複数のシフト段が直列に接続されて成るシフトレジスタと、
前記シフトレジスタの１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群とを備える
表示装置。
【請求項１２】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
複数のシフト段が直列に接続されて成るシフトレジスタを有し、前記画素アレイ部の各画素を走査する走査回路と
を具備する表示装置の駆動に当たって、
前記シフトレジスタの１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成し、
前記複数の走査信号によって複数の画素行の単位で走査を行う
表示装置の駆動方法。
【請求項１３】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を具備し、
前記走査回路は、
複数のシフト段が直列に接続されて成るシフトレジスタと、
前記シフトレジスタの１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する論理回路群とを備える
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、走査回路、表示装置、表示装置の駆動方法、及び、電子機器に関し、特に、シフトレジスタを用いて成る走査回路、当該走査回路を用いる表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
平面型（フラットパネル型）の表示装置やＸ−Ｙアドレス型の固体撮像装置は、行列状に配置された画素を走査回路によって例えば行単位で順次選択し、その選択行の画素に対して信号を書き込んだり、選択行の画素から信号を読み出したりする構成となっている。そして、画素アレイ部の各画素を選択走査する走査回路としては、デコーダを用いる構成のものもあるが、シフトレジスタを用いる構成のものが一般的に知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１４９６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、平面型表示装置や固体撮像装置の分野では、表示画像あるいは撮像画像の高精細化のためにより多画素化の要望が強い。そして、画素アレイ部の画素数が増えると、画素数に対応して走査回路を構成するシフトレジスタの段数も増える。しかし、シフトレジスタの段数が増えると、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模が大きくなる。
【０００５】
そこで、本開示は、画素アレイ部の周辺回路の回路規模の縮小化を可能にする、シフトレジスタを用いて成る走査回路、当該走査回路を用いる表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本開示は、
複数のシフト段が直列に接続されて成るシフトレジスタを有する走査回路、当該走査回路を用いる表示装置、または、当該表示装置を有する電子機器において、
前記シフトレジスタの１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成する
構成を採っている。
【０００７】
上記構成の走査回路、当該走査回路を用いる表示装置、または、当該表示装置を有する電子機器において、複数の走査信号によって複数の画素行を単位として同時に走査を行うことになる。これにより、同時走査の単位となる行数をＮとすると、シフトレジスタの段数は、シフト段毎に走査信号を生成し、画素行毎に走査する場合の１／Ｎとなるため、シフトレジスタの段数を大幅に削減できる。
【発明の効果】
【０００８】
本開示によれば、シフトレジスタを有する走査回路において、シフトレジスタの段数を大幅に削減できるために、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模を縮小できる。
【図面の簡単な説明】
【０００９】
【図１】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図３】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図４】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図５】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図７】参考例に係る書込み走査回路の構成の概略を示すブロック図である。
【図８】参考例に係る書込み走査回路で画素行毎に生成される走査信号を示すタイミング波形図である。
【図９】実施形態に係る書込み走査回路の構成の概略を示すブロック図である。
【図１０】実施形態に係る書込み走査回路で２つの画素行の単位で生成される２つの走査信号と２つの画素行の各画素との関係を示す回路図である。
【図１１】実施形態に係る書込み走査回路で２つの画素行の単位で生成される２つの走査信号のタイミング関係を示すタイミング波形図である。
【図１２】参考例に係る書込み走査回路の場合と実施形態に係る書込み走査回路の場合の１Ｈ期間についての比較図である。
【図１３】実施形態に係る書込み走査回路の論理回路群の回路構成の一例を示すブロック図である。
【図１４】図１３の各部の信号のタイミング関係を示すタイミング波形図である。
【図１５】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図１６】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１７】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１８】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図１９】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１０】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本開示が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．書込み走査回路
２．実施形態の説明
３．適用例
４．電子機器
【００１１】
＜１．本開示が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００１２】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（薄膜トランジスタ）が用いられる。
【００１３】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００１４】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００１５】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００１６】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００１７】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００１８】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００１９】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２０】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。書込み走査回路４０の具体的な構成については後で詳細に説明する。
【００２１】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００２２】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００２３】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００２４】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００２５】
図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００２６】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２７】
ここで、画素２０内のトランジスタ、即ち、駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも一方、好ましくは、両方のトランジスタ２２，２３として、周知のＬＤＤ構造のトランジスタが用いられる。ＬＤＤ構造によれば、ドレイン領域の近傍での電界集中が小さくなるため、ホットキャリアの発生を抑えることが可能になる。
【００２８】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００２９】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００３０】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００３１】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００３２】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００３３】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００３４】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００３５】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００３６】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００３７】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００３８】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００３９】
［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００４０】
図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００４１】
（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００４２】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００４３】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００４４】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００４５】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００４６】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００４７】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００４８】
（閾値補正期間）
次に、時刻ｔ13で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００４９】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００５０】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００５１】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００５２】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図５（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００５３】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００５４】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００５５】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００５６】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００５７】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００５８】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００５９】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【００６０】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【００６１】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００６２】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【００６３】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。このブートストラップ動作の詳細については後述する。
【００６４】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００６５】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【００６６】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【００６７】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【００６８】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【００６９】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【００７０】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2           ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【００７１】
図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図６（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【００７２】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【００７３】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2     ……（２）
【００７４】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００７５】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００７６】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００７７】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【００７８】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００７９】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【００８０】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【００８１】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。
【００８２】
［１−３．書込み走査回路］
ここで、書込み走査回路４０の一般的な構成について参考例として説明する。図７は、参考例に係る書込み走査回路４０Aの構成の概略を示すブロック図である。
【００８３】
図７に示すように、書込み走査回路４０Aは、画素アレイ部３０の画素行の数に対応した複数のシフト段（転送段／単位回路）が直列に接続されて成るシフトレジスタ４１を有する。ここでは、図面の簡略化のために、ｉ−１段目、ｉ段目、ｉ＋１段目のシフト段４１i-1，４１i，４１i+1を図示している。シフトレジスタ４１を構成するシフト段の段数は、画素アレイ部３０の行数（垂直方向の画素数）に対応して設定されている。
【００８４】
シフト段４１i-1，４１i，４１i+1の各々のシフト信号は、次段のシフト段に供給されるとともに、論理回路群４２の対応する論理回路４２i-1，４２i，４２i+1の入力となる。論理回路４２i-1，４２i，４２i+1は、シフト段４１i-1，４１i，４１i+1の各シフト信号を基に、画素アレイ部３０の対応する画素行の走査信号ｗｓi-1，ｗｓi，ｗｓi+1を生成する。これら走査信号ｗｓi-1，ｗｓi，ｗｓi+1は、バッファ回路群４３の対応するバッファ回路４３i-1，４３i，４３i+1を介して、最終的な走査信号ＷＳi-1，ＷＳi，ＷＳi+1として画素アレイ部３０の対応する画素行の走査線３１i-1，３１i，３１i+1に与えられる。
【００８５】
走査信号ＷＳi-1，ＷＳi，ＷＳi+1は、図８のタイミング波形図に示すように、２連のパルス波形として生成される。前半のパルスの期間では、閾値補正処理が行われる。後半のパルスの期間では、信号電圧Ｖsigの書込み処理及び移動度補正処理が並行して行われる。これら走査信号ＷＳi-1，ＷＳi，ＷＳi+1は、書込み走査回路４０Aから１Ｈ周期で順次出力される。
【００８６】
上述したように、参考例に係る書込み走査回路４０Aは、シフトレジスタ４１が、画素アレイ部３０の行数に対応した段数のシフト段から成り、各シフト段から出力されるシフト信号を基に、画素行毎に順に走査信号ＷＳを生成する構成となっている。そのため、画素アレイ部３０の行数（垂直方向の画素数）が増えると、行数に対応して書込み走査回路４０Aを構成するシフトレジスタ４１の段数も増える。そして、シフトレジスタ４１の段数が増えると、書込み走査回路４０Aの回路規模、ひいては、画素アレイ部３０の周辺回路の回路規模が大きくなる。
【００８７】
＜２．実施形態の説明＞
上述した参考例に係る書込み走査回路４０Aの問題点に鑑みて為されたのが、以下に説明する本開示の実施形態に係る書込み走査回路４０Bである。
【００８８】
図９は、本開示の実施形態に係る書込み走査回路４０Bの構成の概略を示すブロック図であり、図中、図７と同等部位には同一符号を付して示している。
【００８９】
先述した参考例に係る書込み走査回路４０Aは、シフトレジスタ４１が画素アレイ部３０の行数に対応した数のシフト段によって構成されている。これに対して、本実施形態に係る書込み走査回路４０Bは、シフトレジスタ４１が画素アレイ部３０の行数の例えば半分に対応した数のシフト段が直列に接続された構成となっている。ここでは、図面の簡略化のために、画素アレイ部３０のｉ−１行目とｉ行目、及び、ｉ＋１行目とｉ＋２行目にそれぞれ対応するｊ段目、ｊ＋１段目のシフト段（転送段／単位回路）４１j，４１j+1を図示している。
【００９０】
ｊ段目のシフト段４１jは、前段のシフト段４１j-1の出力信号（シフト信号）をシフトし、自段のシフト信号として次段のシフト段４１j+1に供給するとともに、対応する２つの論理回路４２i-1，４２iにそれぞれ供給する。ｊ＋１段目のシフト段は、ｊ段目のシフト段４１jの出力信号をシフトし、自段のシフト信号として次段のシフト段４１j+2に供給するとともに、対応する２つの論理回路４２i+1，４２i+2にそれぞれ供給する。
【００９１】
論理回路群４２において、論理回路４２i-1，４２i，４２i+1，４２i+2は、シフト段４１j，４１j+1の各シフト信号を基に、画素アレイ部３０の対応する画素行の走査信号ｗｓi-1，ｗｓi，ｗｓi+1，ｗｓi+2を生成する。これらの走査信号ｗｓi-1，ｗｓi，ｗｓi+1，ｗｓi+2は、バッファ回路群４３の対応するバッファ回路４３i-1，４３i，４３i+1，４３i+2を介して、最終的な走査信号ＷＳi-1，ＷＳi，ＷＳi+1，ＷＳi+2として対応する画素行の走査線３１i-1，３１i，３１i+1，３１i+2に与えられる。
【００９２】
ここで、図１０に示すように、画素２０（２０R，２０G，２０B）は、画素列単位で信号線３３k-1，３３k,３３k+1に接続されているため、画素行毎に異なるタイミングで信号電圧Ｖsigの書込みが行われる必要がある。換言すれば、信号電圧Ｖsigの書込みを行う２行分の走査信号、即ち、走査信号ＷＳi-1と走査信号ＷＳi、走査信号ＷＳi+1と走査信号ＷＳi+2はそれぞれ異なるタイミングでアクティブになる必要がある。
【００９３】
このような理由から、論理回路４２i-1と論理回路４２i、論理回路４２i+1と論理回路４２i+2はそれぞれ異なるタイミングでアクティブになる走査信号ＷＳを生成するために異なる回路構成となっている。論理回路群４２の各論理回路の具体的な回路構成については、後で詳細に説明する。
【００９４】
このように、シフトレジスタ４１の１つのシフト段から出力されるシフト信号を基に複数の走査信号、本例では２つの走査信号を生成することで、当該２つの走査信号によって２つの画素行を単位として走査が行われる。そして、２つの画素行の各画素に対して２つの走査信号に応答して信号電圧Ｖsigをそれぞれ書き込むことになる。
【００９５】
図１０には、ｉ−１行目、ｉ行目に対応する２つの走査信号ＷＳi-1，ＷＳiと２つの画素行の各画素との関係を示している。因みに、信号出力回路６０は、例えば、セレクタスイッチの集合から成る、所謂、セレクタ方式を採っている。信号出力回路６０の各セレクタスイッチは、ＲＧＢの画素（副画素）に対応する３つのＭＯＳスイッチＳＷR，ＳＷG，ＳＷBを単位として構成されている。
【００９６】
このセレクタ方式を採る場合、信号出力回路６０には、表示パネル２０の外部からデータ線６１を通して各画素２０R，２０G，２０Bの信号電圧ＶsigR，ＶsigG，ＶsigBが時系列で入力される。そして、信号出力回路６０は、１本のデータ線６１を通してパネル外部から入力される時系列の信号を時分割にて信号線３３（…，３３k-1，３３k,３３k+1，…）に書き込む。
【００９７】
図１１に、ｉ−１行目、ｉ行目に対応する２つの走査信号ＷＳi-1，ＷＳiのタイミング関係を示す。２つの走査信号ＷＳi-1，ＷＳiは共に２連のパルス波形として生成される。そして、論理回路４２i-1と論理回路４２iの後述する回路構成の違いにより、走査信号ＷＳi-1，ＷＳiは、閾値補正を行うための前半のパルスについては同じタイミングで生成される。これにより、ｉ−１行目、ｉ行目の画素行の各画素２０は、後半のパルスに基づく信号書込み処理に先立って、閾値補正の処理を各画素行に共通の閾値補正期間に行うことになる。
【００９８】
一方、信号電圧Ｖsigの書込みを行うための後半のパルスについては、先述したように、同一の信号線３３を通して信号電圧Ｖsigを書き込む必要があることから、Δｔの期間だけずれた状態（時間差もった状態）で生成される。これにより、２つの走査信号ＷＳi-1，ＷＳiは、ｉ−１行目、ｉ行目の画素行の各画素２０に対して画素行間でΔｔの時間差をもって信号電圧Ｖsigを書き込むことになる。このとき、先述した図３に基づく基本的な回路動作の場合と同様に、移動度補正の処理を、信号電圧Ｖsigの書込み処理と並行して行うことになる。図１１において、走査信号ＷＳi-1に基づく信号書込み＆移動度補正期間を信号書込み＆移動度補正期間１とし、走査信号ＷＳiに基づく信号書込み＆移動度補正期間を信号書込み＆移動度補正期間２としている。
【００９９】
以上説明したように、シフトレジスタ４１の１つのシフト段から出力されるシフト信号を基に複数の走査信号を生成し、当該複数の走査信号によって複数の画素行を単位として同時に走査を行うことで、次のような作用、効果を奏することができる。すなわち、同時走査の単位となる行数をＮ（本例の場合、Ｎ＝２）とすると、シフトレジスタ４１の段数は、シフト段毎に走査信号を生成し、画素行毎に走査する場合の１／Ｎとなるため、シフトレジスタ４１の段数を大幅に削減できる。その結果、書込み走査回路４０の回路規模、ひいては、画素アレイ部３０の周辺回路の回路規模を縮小できるため、表示パネル７０の小型化を図ることができる。
【０１００】
ここで、信号書込み＆移動度補正期間１，２を２つの画素行間で時間的にずらすと、そのずれの時間Δｔだけ２つの画素行間で発光期間が、発光期間１，２という具合に異なるため輝度差が生じることになる。そこで、２つの画素行の発光期間１，２の差、即ち、信号書込み＆移動度補正期間１，２のずれの時間Δｔを発光期間の１／１００以内（以下）とする。
【０１０１】
このようにすることで、２つの画素行に属する画素の画素行間の輝度差が１％以下となる。一般的に、輝度差が１％以下となると、その輝度差は視認できないとされている。従って、２つの画素行間の輝度差が視認できないため、信号書込み＆移動度補正期間１，２を２つの画素行間で時間的にずらすことに伴う発光期間の差が視認上問題になることはない。
【０１０２】
また、シフトレジスタ４１の１つのシフト段を２つの画素行に対して共通化することにより、１Ｈの期間を長くとることができる。具体的には、参考例に係る書込み走査回路４０Aの場合は、図１２（Ａ）に示すように、１ライン（画素行）毎に１Ｈ周期で走査信号ＷＳが生成される。これに対して、本実施形態に係る書込み走査回路４０Bの場合は、図１２（Ｂ）に示すように、２ライン毎に１Ｈ周期で走査信号ＷＳが生成される。
【０１０３】
従って、１つのシフト段を２つの画素行に対して共通化することで、１Ｈの期間を長くとることができる。このとき、１Ｈの期間を１ライン毎に１Ｈ周期で走査信号ＷＳを生成する参考例の場合と同じ長さで良いとした場合、１Ｈ期間で２つの画素行を同時に駆動できることになるため、参考例の場合の２倍の速度で駆動する、所謂、倍速駆動が可能になる。
【０１０４】
続いて、実施形態に係る書込み走査回路４０Bの具体的な回路構成、より具体的には、論理回路群４２の具体的な回路構成について、図１３を用いて説明する。
【０１０５】
図１３は、実施形態に係る書込み走査回路４０Bの論理回路群４２の回路構成の一例を示すブロック図であり、図中、図９と同等部位には同一符号を付して示している。ここでは、論理回路群４２における、画素アレイ部３０のｉ−１行目〜ｉ＋２行目の画素行に対応する４つの論理回路４２i-1，４２i，４２i+1，４２i+2の回路構成を示している。
【０１０６】
先述したように、１つのシフト段の出力信号（シフト信号）に基づいて２つの画素行に対応する２つの走査信号を生成する２つの論理回路は互いに異なる回路構成を採ることになる。具体的には、シフト段４１jのシフト信号ｓｒjに基づいて２つの走査信号ｗｓi-1，ｗｓiを生成する論理回路４２i-1と論理回路４２iとは異なる回路構成となっている。また、シフト段４１j+1のシフト信号ｓｒj+1に基づいて２つの走査信号ｗｓi+1，ｗｓi+2を生成する論理回路４２i+1と論理回路４２i+2とは異なる回路構成となっている。但し、論理回路４２i-1と論理回路４２i+1、論理回路４２iと論理回路４２i+2とは同じ回路構成となっている。
【０１０７】
以下に、具体的な回路構成について説明する。論理回路４２i-1は、２入力の２つのＮＡＮＤ回路４２１，４２２によって構成されている。ＮＡＮＤ回路４２１は、シフト段４１jのシフト信号ｓｒjを一方の入力とし、第１のイネーブル信号ｗｓｅｎ1を他方の入力としている。ＮＡＮＤ回路４２２は、ＮＡＮＤ回路４２１の出力信号を一方の入力としている。
【０１０８】
論理回路４２iは、インバータ回路４２３、２入力のＮＯＲ回路４２４、及び、２入力の３つのＮＡＮＤ回路４２５〜４２７によって構成されている。インバータ回路４２３は、シフト段４１j+1のシフト信号ｓｒj+1の論理（極性）を反転する。ＮＯＲ回路４２４は、シフト段４１jのシフト信号ｓｒjを一方の入力とし、インバータ回路４２３を経たシフト段４１j+1のシフト信号ｓｒj+1を他方の入力とする。
【０１０９】
ＮＡＮＤ回路４２５は、ＮＯＲ回路４２４の出力信号を一方の入力とし、第２のイネーブル信号ｗｓｅｎ2を他方の入力とする。ＮＡＮＤ回路４２５の出力信号は、論理回路４２i-1に対してＮＡＮＤ回路４２２の他方の入力として供給される。ＮＡＮＤ回路４２６は、ＮＯＲ回路４２４の出力信号を一方の入力とし、第３のイネーブル信号ｗｓｅｎ3を他方の入力とする。
【０１１０】
そして、論理回路４２i-1において、ＮＡＮＤ回路４２１，４２５の各出力信号を２入力とするＮＡＮＤ回路４２２は、これら２入力を論理演算することによってｉ−１行目の走査信号ＷＳi-1の基となる走査信号ｗｓi-1を生成する。また、論理回路４２iにおいて、論理回路４２i-1のＮＡＮＤ回路４２１の出力信号と、ＮＡＮＤ回路４２６の出力信号とを２入力とするＮＡＮＤ回路４２７は、これら２入力を論理演算することによってｉ行目の走査信号ＷＳiの基となる走査信号ｗｓiを生成する。
【０１１１】
先述したように、論理回路４２i+1は、論理回路４２i-1と同じ回路構成となっており、論理回路４２i+2は、論理回路４２iと同じ回路構成となっている。すなわち、論理回路４２i+1は、２入力の２つのＮＡＮＤ回路４２１，４２２によって構成されている。また、論理回路４２i+2は、インバータ回路４２３、２入力のＮＯＲ回路４２４、及び、２入力の３つのＮＡＮＤ回路４２５〜４２７によって構成されている。
【０１１２】
そして、シフト段４１j+1のシフト信号ｓｒj+1、次段のシフト段４１j+2のシフト信号ｓｒj+、及び、第１〜第３のイネーブル信号ｗｓｅｎ1，ｗｓｅｎ2，ｗｓｅｎ3に基づいて、論理回路４２i+1はｉ＋１行目の走査信号ＷＳi+1の基となる走査信号ｗｓi+1を生成する。また、論理回路４２i+2はｉ＋２行目の走査信号ＷＳi+2の基となる走査信号ｗｓi+2を生成する。
【０１１３】
図１４に、図１３の各部の信号、具体的には、シフト段４１j，４１j+1の各シフト信号ｓｒj，ｓｒj+1、第１〜第３のイネーブル信号ｗｓｅｎ1，ｗｓｅｎ2，ｗｓｅｎ3、及び、走査信号ｗｓi-1，ｗｓiのタイミング関係を示す。尚、ここでは、閾値補正を信号書込み＆移動度補正と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する例えば３Ｈ期間に亘って分割して閾値補正処理を合計４回実行する分割閾値補正の駆動法を実行する場合のタイミング関係を示している。
【０１１４】
図１４のタイミング波形図から明らかなように、第１のイネーブル信号ｗｓｅｎ1は、１回目乃至４回目の閾値補正期間を決めるパルス信号として用いられている。第２のイネーブル信号ｗｓｅｎ2は、前の行（…，ｉ−１，ｉ＋１，…）の信号書込み＆移動度補正期間を決めるパルス信号として用いられている。第３のイネーブル信号ｗｓｅｎ3は、後の行（…，ｉ，ｉ＋２，…）の信号書込み＆移動度補正期間を決めるパルス信号として用いられている。
【０１１５】
上述した論理回路群４２の各論理回路の回路構成によれば、簡単な論理回路（ゲート）の組み合わせにより、１つのシフト段のシフト信号を基に、複数の画素行、例えば２つの画素行に対応する２つの走査信号を生成することができる。これにより、本例の場合、シフトレジスタ４１のシフト段の段数を、シフト段毎に走査信号を生成する場合の１／２に削減可能となるために、書込み走査回路４０の回路規模の縮小化に寄与できる。
【０１１６】
＜３．適用例＞
上記実施形態では、本開示の技術が適用される走査回路として、書込み走査回路４０を例に挙げて説明したが、電源供給走査回路５０を含む、表示装置に用いられる走査回路全般に対して適用可能である。また、表示装置に用いられる走査回路に限らず、例えば固体撮像装置に用いられる走査回路に対しても適用可能である。
【０１１７】
尚、上記実施形態の場合は、電源供給走査回路５０から電源供給線３２に与えられる電位ＤＳは、図８のタイミング波形図から明らかなように、閾値補正期間の開始タイミングを決めるのに用いられており、また、閾値補正期間は２つの画素行間で同じ期間となっている。従って、上記実施形態の場合は、書込み走査回路４０のように、シフトレジスタの後段に論理回路群を設けて異なるタイミングで２つの走査信号を生成する必要はない。換言すれば、この場合の電源供給走査回路５０に対しては、本開示の技術を適用する必要がない。
【０１１８】
但し、電源供給走査回路５０から電源供給線３２に与えられる電位ＤＳについて、書込み走査回路４０による異なる２つの信号書込み＆移動度補正期間に対応させて電位ＤＳを変化させる構成を採る場合がある。かかる構成を採る場合に、書込み走査回路４０と同様に、電源供給走査回路５０を構成するシフトレジスタの後段に論理回路群を設けることで、１つのシフト段のシフト信号を基に、複数の画素行に対応する複数の走査信号を生成するようにすることができる。
【０１１９】
また、上記実施形態では、画素回路が閾値補正機能及び移動度補正機能の両機能を有する場合を前提として説明したが、本開示の技術は、両機能を持たない画素回路や、閾値補正機能のみを持つ画素回路や、移動度補正機能のみを持つ画素回路に対しても同様に適用可能である。
【０１２０】
更に、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。具体的には、本開示は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１２１】
＜４．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１５〜図１９に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１２２】
このように、あらゆる分野の電子機器の表示部として本開示による表示装置を用いることで、各種の電子機器の小型化に寄与できる。すなわち、先述した実施形態の説明から明らかなように、本開示による走査回路を用いた表示装置によれば、走査回路の回路規模、ひいては、画素アレイ部の周辺回路の回路規模を縮小できるため、表示パネルの小型化を図ることができる。従って、各種の電子機器において、その表示部として本開示による表示装置（表示パネル）を用いることで機器の小型化に寄与できる。
【０１２３】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１２４】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１２５】
図１５は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による表示装置を用いることにより作製される。
【０１２６】
図１６は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１２７】
図１７は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１２８】
図１８は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１２９】
図１９は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１３０】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０，４０A，４０B…書込み走査回路、４１…シフトレジスタ、４２…論理回路群、４３…バッファ回路群、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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