(57)【要約】【課題】リード用トランジスタのソースとドレインがワード線とビット線に接続されたメモリセルを備えた半導体集積回路において、リード動作時の消費電力を低減する。【解決手段】メモリセル１０，１１は、リード用トランジスタＱＮ５を有するリードポートを備えている。トランジスタＱＮ５は、ソースとドレインがリードワード線ＸＲＷＬ１とリードビット線ＲＢＬ１に接続されており、ゲートが記憶ノードｎ１に接続されている。センスアンプ部１７はＰＭＯＳクロスカップルＱＰ１３，ＱＰ１４を備えており、トランジスタＱＰ１３，ＱＰ１４は、ソースにリードビット線ＲＢＬ１，ＸＲＢＬ１がそれぞれ接続されており、ドレインがセンスノードｓ１，ｘｓ１に接続されている。【選択図】図１
2012059327.tif 000002
【特許請求の範囲】
【請求項１】
行方向に配置された、複数のリードワード線と、
列方向に配置された、複数のリードビット線対と、
前記複数のリードワード線と前記複数のリードビット線対との交差点にそれぞれ配置された、複数のメモリセルと、
前記複数のリードワード線にそれぞれ接続された、複数のワード線ドライバと、
前記複数のリードビット線対にそれぞれ接続された、複数のセンスアンプ部と、
前記複数のリードビット線対にそれぞれ接続された、複数の電流源とを備え、
前記メモリセルは、リード用トランジスタを有するリードポートを備えており、前記リード用トランジスタは、ソースとドレインが、前記リードワード線、および前記リードビット線対の一方のビット線にそれぞれ接続されており、ゲートが、当該メモリセルの記憶ノードに接続されており、
前記センスアンプ部は、ＰＭＯＳクロスカップルを備えており、前記ＰＭＯＳクロスカップルを構成する２個のＰＭＯＳトランジスタは、ソースに前記リードビット線対のビット線がそれぞれ接続されており、ドレインが当該センスアンプ部のセンスノードに接続されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記センスアンプ部は、
前記ＰＭＯＳクロスカップルを有し、前記リードビット線対から前記ＰＭＯＳクロスカップルに流れる電流の差をセンシングし、この電流差に応じた電位差を前記センスノードに生じさせる１次センスアンプと、
前記センスノードに生じた電位差を、電源電位差に増幅する２次センスアンプとを備え、
リード動作において、前記リードビット線対に微小電位差が生じた後に、前記１次センスアンプを動作させ、その後、前記２次センスアンプを動作させる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記２次センスアンプは、ＣＭＯＳクロスカップルを有する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記２次センスアンプは、前記ＰＭＯＳクロスカップルを、ＣＭＯＳクロスカップルの一部として、前記１次センスアンプと共有する
ことを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体集積回路において、
前記リードビット線対と前記センスアンプ部との電気的な接続／分離を切替可能に構成された、スイッチ回路を備えており、
リード動作前に、前記リードビット線対と前記センスアンプ部とを前記スイッチ回路によって電気的に分離した状態で、前記センスノードを接地電位に設定し、その後、前記スイッチ回路によって前記リードビット線対と前記センスアンプ部とを電気的に接続して、リード動作を行う
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを備えた半導体集積回路に関するものであり、特に、メモリセルのデータ読出し時における消費電力低減に関するものである。
【背景技術】
【０００２】
近年、プロセスの微細化に伴い、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体集積回路では、メモリセルを構成している各トランジスタの特性ばらつきにより、リード動作とライト動作を安定して両立することが非常に困難になりつつある。これは、リード動作では、メモリセルのフリップフロップ部から記憶データをリードする際にリードポートに接続されたビット線の電荷を放電するのに対して、ライト動作では、メモリルのフリップフロップ部にデータを書き込む際にビット線側からライトポートを介してフリップフロップ内の電荷を放電する、という相反する動作が要求されるからである。すなわち、リード動作ではリードポートを介したビット線からのノイズを受けにくく設計する必要があるが、ライト動作ではビット線のノイズが入り易い設計が好ましい、という相反する特性を満たすメモリセル設計が要求される。
【０００３】
このため、リードポートとライトポートが共通である従来の一般的な６トランジスタ構成のＳＲＡＭメモリセルでは、トランジスタの特性のばらつきの増加に伴い、フリップフロップの記憶情報を保ちつつリードとライトの動作を両立することが困難となりつつある。この課題に対する従来技術の一つとして、メモリセルのリードポートとライトポートを分離した８トランジスタ構成のメモリセルが提案されている（例えば、非特許文献１を参照）。
【０００４】
図５は従来の半導体集積回路の構成を示す回路図であり、図６は図５の半導体集積回路のリード動作における動作波形の一例である。なお、図５ではリード用の回路のみを示し、ライト用の回路は省略している。また、以下の説明で、Ｖｓｓレベルは接地レベルであり、Ｖｄｄレベルは電源レベルである。
【０００５】
メモリセル１０，１１へのアクセスが行われない非選択状態では、リードワード線選択信号ＲＷＬ１，ＲＷＬ２はＶｓｓレベルで、リードワード線ＸＲＷＬ１，ＸＲＷＬ２はＨｉｇｈレベルである。プリチャージ信号ＸＰＲＥはＶｓｓレベルであり、プリチャージ回路３１のＰＭＯＳトランジスタＱＰ３〜ＱＰ５を通じて、リードビット線ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）およびセンスノードｓ１，ｘｓ１（ｓｎ，ｘｓｎ）はＶｄｄレベルにプリチャージされている。スイッチ信号ＸＣＳはＶｄｄレベルであり、スイッチ回路３２によって、リードビット線ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）とセンスノードｓ１，ｘｓ１（ｓｎ，ｘｓｎ）とは非接続状態である。センスアンプ起動信号ＳＡＥはＶｓｓレベルである。
【０００６】
リードワード線ＸＲＷＬ１，ＸＲＷＬ２と、リードビット線ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）はいずれもＶｄｄである。このため、メモリセル１０，１１のリードポートであるＮＭＯＳトランジスタＱＮ５，ＱＮ６のソース・ドレイン間に電流は流れない。
【０００７】
次に、メモリセルへのリードアクセスが行われる。ここでは、リードビット線対ＲＢＬ１，ＸＲＢＬ１に接続されたメモリセル１０へのリードアクセスが行われるものとする。なお、メモリセル１０，１１では、記憶ノードｎ１，ｎ２はそれぞれＶｄｄレベル、Ｖｓｓレベルであるものとする。
【０００８】
リードサイクルが始まると、まずプリチャージ信号ＸＰＲＥがＶｄｄレベルに遷移し、プリチャージ回路３１における、リードビット線ＲＢＬ１，ＸＲＢＬ１およびセンスノードｓ１，ｘｓ１へのＶｄｄ電位供給は停止される。スイッチ信号ＸＣＳがＶｓｓレベルに遷移し、スイッチ回路３２のＰＭＯＳトランジスタＱＰ６，ＱＰ７が導通して、リードビット線ＲＢＬ１，ＸＲＢＬ１とセンスノードｓ１，ｘｓ１とがそれぞれ接続される。
【０００９】
続いて、リードワード線選択信号ＲＷＬ１が選択されてＶｄｄレベルに遷移し、ＲＷＬ１を入力するリードワード線ドライバ１２のＮＭＯＳトランジスタＱＮ１０が導通して、リードワード線ＸＲＷＬ１が放電される。これに伴い、メモリセル１０のリードポートであるＮＭＯＳトランジスタＱＮ５のソースのレベルが低下するため、トランジスタＱＮ５を介して、そのドレインに接続されＶｄｄレベルにプリチャージされているリードビット線ＲＢＬ１からリードワード線ＸＲＷＬ１に電流が流れる。この電流によって、リードビット線ＲＢＬ１の電荷が放電されてレベルが低下し始める。同時に、スイッチ回路３２を介して、センスノードｓ１の電位も同様に低下し始める。
【００１０】
他方のリードビット線ＸＲＢＬ１は、記憶ノードｎ２がＶｓｓレベルであるため、放電は生じず、Ｖｄｄレベルに近い値である。同様に、センスノードｘｓ１のレベルもＶｄｄレベルに近い値である。
【００１１】
センスノードｓ１のレベルが低下し、他方のセンスノードｘｓ１とのレベル差が１００ｍＶ程度になるタイミングで、センスアンプ起動信号ＳＡＥがＶｄｄレベルに遷移する。これにより、電圧センスアンプ３０のＮＭＯＳトランジスタＱＮ３０，ＱＮ３１のソースがＶｓｓレベルとなり、電圧センスアンプ３０が活性化されて、センスノードｓ１，ｘｓ１のレベルがそれぞれＶｓｓレベルとＶｄｄレベルとなるよう電位差が増幅される。増幅されたセンスノードｓ１，ｘｓ１間の電位差は、出力回路（図示せず）に転送されて、リード動作が完了する。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】２０１０ Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ．１０３−１０４．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述の構成では、選択されたメモリセル１０のリードポートのトランジスタＱＮ５と、選択されたリードワード線ドライバ１２のトランジスタＱＮ１０を介して、リードビット線ＲＢＬ１の電荷を放電してレベルを低下させ、他方のリードビット線ＸＲＢＬ１との電位差を生じさせて、これを電圧センスアンプ３０によって増幅してデータとして読み出している。
【００１４】
ところがこの構成では、リードビット線ＲＢＬ１のレベルが低下するにつれて、非選択のメモリセル１１のリードポートのトランジスタＱＮ５を介して、リードビット線ＲＢＬ１にリーク電流が流れ込み、消費電力が非常に大きくなるという問題があった。すなわち、非選択のリードワード線ＸＲＷＬ２のレベルはＶｄｄレベルであるため、リードビット線ＲＢＬ１のレベルが低下すると、非選択のメモリセル１１のトランジスタＱＮ５では、ソース・ドレイン間に電位差が生じる。このため、記憶ノードｎ１がＶｄｄレベルの場合には、非選択のメモリセル１１のトランジスタＱＮ５を介して、図５中に矢印で示す経路でリーク電流が生じてしまう。さらに、リードビット線ＲＢＬ１の電位がＶｄｄからトランジスタＱＮ５の閾値（例えば３００ｍＶ程度）以上低下すると、トランジスタＱＮ５が導通状態となり、大きな電流がリードビット線ＲＢＬ１に流れ込む。
【００１５】
この電流は、リード動作に不要であり、また選択メモリセル１０のトランジスタＱＮ５がリードビット線ＲＢＬ１を放電するリード動作を妨げる。さらには、リードビット線には通常、数十〜数百もの非選択セルが縦方向に接続されているため、その非選択セルの全てのリードポートが導通した場合、不要な大電流がリードビット線に流れ込み、消費電力が非常に大きくなってしまう。
【００１６】
本発明は、上記の問題に着目してなされたものであり、リード用トランジスタのソースとドレインがワード線とビット線に接続された構成のメモリセルを備えた半導体集積回路において、リード動作時の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、半導体集積回路として、行方向に配置された複数のリードワード線と、列方向に配置された複数のリードビット線対と、前記複数のリードワード線と前記複数のリードビット線対との交差点にそれぞれ配置された複数のメモリセルと、前記複数のリードワード線にそれぞれ接続された複数のワード線ドライバと、前記複数のリードビット線対にそれぞれ接続された複数のセンスアンプ部と、前記複数のリードビット線対にそれぞれ接続された複数の電流源とを備え、前記メモリセルは、リード用トランジスタを有するリードポートを備えており、前記リード用トランジスタは、ソースとドレインが、前記リードワード線、および前記リードビット線対の一方のビット線にそれぞれ接続されており、ゲートが、当該メモリセルの記憶ノードに接続されており、前記センスアンプ部は、ＰＭＯＳクロスカップルを備えており、前記ＰＭＯＳクロスカップルを構成する２個のＰＭＯＳトランジスタは、ソースに前記リードビット線対のビット線がそれぞれ接続されており、ドレインが当該センスアンプ部のセンスノードに接続されているものである。
【００１８】
この態様では、リードビット線対に、電流源がそれぞれ接続されている。また、リードビット線対は、センスアンプ部が有するＰＭＯＳクロスカップルを構成するＰＭＯＳトランジスタのソースに接続されており、センスノードはこのＰＭＯＳトランジスタのドレインに接続されている。すなわち、リード動作時において、リードビット線とセンスノードとが電気的に切断されるとともに、リードビット線に電流源から充電がなされる。このため、メモリセルのリード用トランジスタを流れる電流によるリードビット線のレベル低下は、非常に小さなものとなる。これにより、非選択メモリセルのリードポートを介してリードビット線に流入する不要な電流を、無視できる程度にまで低減することができる。これにより、消費電力を大幅に低減することができる。
【発明の効果】
【００１９】
本発明によると、リード用トランジスタのソースとドレインがワード線とビット線に接続された構成のメモリセルを備えた半導体集積回路において、リード動作時の消費電力を大幅に低減することができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る半導体集積回路の構成を示す回路図である。
【図２】第１の実施形態に係る半導体集積回路の動作波形である。
【図３】第２の実施形態に係る半導体集積回路の構成を示す回路図である。
【図４】第２の実施形態に係る半導体集積回路の動作波形である。
【図５】従来の半導体集積回路の構成を示す回路図である。
【図６】従来の半導体集積回路の動作波形である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路の構成を示す回路図であり、図２は図１の半導体集積回路のリード動作における動作波形の一例である。なお、図１ではリード用の回路のみを示し、ライト用の回路は省略している。
【００２３】
図１において、複数のリードワード線ＸＲＷＬ１，ＸＲＷＬ２が行方向に配置されており、複数のリードビット線対（ＲＢＬ１，ＸＲＢＬ１），…，（ＲＢＬｎ，ＸＲＢＬｎ）が列方向に配置されている。複数のリードワード線ＸＲＷＬ１，ＸＲＷＬ２と複数のリードビット線対（ＲＢＬ１，ＸＲＢＬ１），…，（ＲＢＬｎ，ＸＲＢＬｎ）との交差点に、それぞれ、メモリセル１０，１１が配置されている。また、複数のライトワード線ＷＷＬ１，ＷＷＬ２が行方向に配置されており、複数のライトビット線対（ＷＢＬ１，ＸＷＢＬ１），…，（ＷＢＬｎ，ＸＷＢＬｎ）が列方向に配置されている。
【００２４】
メモリセル１０，１１は同一構成であり、ＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮ１〜ＱＮ６の計８個のトランジスタによって構成されている。トランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２によって、データを記憶するフリップフロップが構成されており、ｎ１，ｎ２はフリップフロップの記憶ノードである。トランジスタＱＮ３，ＱＮ４はライトポートを構成しており、ドレインがライトビット線対ＷＢＬ１，ＸＷＢＬ１（ＷＢＬｎ，ＸＷＢＬｎ）に接続され、ゲートがライトワード線ＷＷＬ１またはＷＷＬ２に接続されている。リード用トランジスタとしてのトランジスタＱＮ５，ＱＮ６はリードポートを構成しており、ソースがリードワード線ＸＲＷＬ１またはＸＲＷＬ２に接続され、ドレインがリードビット線対ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）に接続され、ゲートがフリップフロップの記憶ノードｎ１またはｎ２に接続されている。
【００２５】
１２はリードワード線ドライバであり、入力にリードワード線選択信号ＲＷＬ１またはＲＷＬ２を受け、出力が複数のリードワード線ＸＲＷＬ１，ＸＲＷＬ２にそれぞれ接続されている。リードワード線ドライバ１２は、ＰＭＯＳトランジスタＱＰ１０およびＮＭＯＳトランジスタＱＮ１０によって構成されている。
【００２６】
１３は電流源であり、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２によって構成されている。トランジスタＱＰ１１，ＱＰ１２は、ソースがＶｄｄに、ゲートがＶｓｓに接続されており、ドレインがリードビット線対ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）にそれぞれ接続されている。
【００２７】
１７はセンスアンプ部であり、１次センスアンプ１４、２次センスアンプ１５、およびイコライザ１６を備えている。ｓ１，ｘｓ１はセンスアンプ１７のセンスノードである。
【００２８】
１次センスアンプ１４は、ＰＭＯＳクロスカップルを構成するＰＭＯＳトランジスタＱＰ１３，ＱＰ１４と、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２，ＱＮ１３とを備えている。トランジスタＱＰ１３，ＱＰ１４は、ソースがリードビット線対ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）にそれぞれ接続され、ドレインが他方のゲートに接続されている。トランジスタＱＰ１３，ＱＰ１４のドレインはセンスノードｓ１，ｘｓ１にそれぞれ接続されている。トランジスタＱＮ１１，ＱＮ１２はドレインとゲートがセンスノードｓ１，ｘｓ１にそれぞれ接続されている。トランジスタＱＮ１３は、ソースがＶｓｓに接続され、ドレインがトランジスタＱＮ１１，１２のソースに接続され、ゲートに１次センスアンプ起動信号ＳＡＥ１を受ける。
【００２９】
２次センスアンプ１５は、ＮＭＯＳクロスカップルを構成するＮＭＯＳトランジスタＱＮ１５，ＱＮ１６と、ＮＭＯＳトランジスタＱＮ１７とを備えている。トランジスタＱＮ１５，ＱＮ１６は、ドレインがセンスノードｓ１，ｘｓ１にそれぞれ接続されており、ゲートが他方のドレインに接続されている。トランジスタＱＮ１７は、ソースがＶｓｓに接続され、ドレインがトランジスタＱＮ１５，１６のソースに接続され、ゲートに２次センスアンプ起動信号ＳＡＥ２を受ける。なお、この２次センスアンプ１５は、トランジスタＱＰ１３，ＱＰ１４からなるＰＭＯＳクロスカップルを１次センスアンプ１４と共有しており、このＰＭＯＳクロスカップルとトランジスタＱＮ１５，ＱＮ１６からなるＮＭＯＳクロスカップルとによって、ＣＭＯＳクロスカップルが実現されている。
【００３０】
イコライザ１６はＮＭＯＳトランジスタＱＮ１８とＰＭＯＳトランジスタＱＰ１８とによって構成されている。トランジスタＱＮ１８，ＱＰ１８は、ソースとドレインがセンスノードｓ１，ｘｓ１にそれぞれ接続されており、ゲートに相補イコライズ信号ＥＱ，ＸＥＱを受ける。
【００３１】
図１に示す半導体集積回路のリード動作について、図２を用いて説明する。なお、以下の説明では、Ｖｓｓレベルは接地レベルであり、Ｖｄｄレベルは電源レベルであるものとする。
【００３２】
メモリセル１０，１１へのアクセスが行われない非選択状態では、リードワード線選択信号ＲＷＬ１，ＲＷＬ２はＶｓｓレベルであり、リードワード線ＸＲＷＬ１，ＸＲＷＬ２はＶｄｄレベルである。リードビット線対ＲＢＬ１，ＸＲＢＬ１（ＲＢＬｎ，ＸＲＢＬｎ）は、電流源１３によってＶｄｄレベルにチャージされている。相補イコライズ信号ＥＱ，ＸＥＱはそれぞれＶｄｄレベルとＶｓｓレベルであり、センスノードｓ１，ｘｓ１は、イコライザ１６によって、ＶｄｄとＶｓｓの間の同一レベルに保たれる。１次センスアンプ起動信号ＳＡＥ１と２次センスアンプ起動信号ＳＡＥ２はともにＶｓｓレベルであり、これにより、１次センスアンプ１４と２次センスアンプ１５は非活性状態である。
【００３３】
次に、メモリセルへのリードアクセスが行われる。ここでは、リードビット線対ＲＢＬ１，ＸＲＢＬ１に接続されたメモリセル１０へのリードアクセスが行われるものとする。なお、メモリセル１０，１１では、記憶ノードｎ１，ｎ２はそれぞれＶｄｄレベル、Ｖｓｓレベルであるものとする。
【００３４】
リードサイクルが始まると、まず相補イコライズ信号ＥＱ，ＸＥＱがそれぞれＶｓｓレベル、Ｖｄｄレベルに遷移し、これにより、イコライザ１６のＮＭＯＳトランジスタＱＮ１８およびＰＭＯＳトランジスタＱＰ１８はともに非導通状態となる。すなわち、イコライザ１６の機能は停止される。
【００３５】
同時に、リードワード線選択信号ＲＷＬ１が選択されてＶｄｄレベルに遷移し、信号ＲＷＬ１を入力するリードワード線ドライバ１２のトランジスタＱＮ１０が導通して、リードワード線ＸＲＷＬ１が放電される。これに伴い、選択メモリセル１０のリードポートであるトランジスタＱＮ５，ＱＮ６のソースのレベルが低下する。ここで、記憶ノードｎ１はＶｄｄレベルであるので、トランジスタＱＮ５は導通状態である。よって、Ｖｄｄレベルにプリチャージされているリードビット線ＲＢＬ１から、図１の点線矢印で示す電流ｉが、トランジスタＱＮ５を介してリードワード線ＸＲＷＬ１に流れる。この電流ｉによってリードビット線ＲＢＬ１のレベル低下が生じる。ただし、電流源１３がリードビット線ＲＢＬ１を充電しているため、リードビット線ＲＢＬ１のレベル低下はわずかである。例えば、図２に示すように２０ｍＶ程度となる。一方、記憶ノードｎ２はＶｓｓレベルであるので、トランジスタＱＮ６は非導通状態であり、このため、リードビット線ＸＲＢＬ１からリードワード線ＸＲＷＬ１に電流は流れず、よってリードビット線ＸＲＢＬ１のレベル低下は生じない。
【００３６】
続いて、１次センスアンプ起動信号ＳＡＥ１がＶｄｄレベルに遷移し、１次センスアンプ１４のトランジスタＱＮ１３が導通し、トランジスタＱＮ１１，ＱＮ１２のソースがＶｓｓレベルになる。この状態で、図１で矢印に示すように、リードビット線対ＲＢＬ１，ＸＲＢＬ１から１次センスアンプ１４のＰＭＯＳクロスカップルに電流が流れる。すなわち、電流源１３からＱＰ１１〜ＲＢＬ１〜ＱＰ１３〜ＱＮ１１の経路を流れる電流Ｉ−ｉと、同様に電流源１３からＱＰ１２〜ＸＲＢＬ１〜ＱＰ１４〜ＱＮ１２の経路を流れる電流Ｉとが生じる。電流Ｉ−ｉは電流Ｉに比べて、選択メモリセル１０のリードポートのトランジスタＱＮ５がリードビット線ＲＢＬ１を放電する電流ｉの分だけ、小さくなっている。
【００３７】
一次センスアンプ１４はこの電流差をセンシングし、この電流差に応じた微小電位差をセンスノードｓ１，ｘｓ１に生じさせる。すなわち、電流Ｉ−ｉと電流Ｉとの差により、トランジスタＱＮ１１，ＱＮ１２のドレイン―ソース間電圧に電位差が生じ、図２に示すように、センスノードｓ１のレベルはセンスノードｘｓ１のレベルに対して低くなる。この電位差によって、ＰＭＯＳクロスカップルにフィードバックが生じ、トランジスタＱＰ１３の電流供給量が小さくなり、逆にトランジスタＱＰ１４の電流供給量が大きくなっていき、センスノードｓ１，ｘｓ１の電位差がさらに広がる。
【００３８】
続いて、例えばセンスノードｓ１，ｘｓ１の電位差が約１００ｍＶに達するタイミングで、２次センスアンプ起動信号ＳＡＥ２がＶｄｄレベルに遷移し、２次センスアンプ１５のトランジスタＱＮ１７が導通し、ＮＭＯＳクロスカップルを構成するトランジスタＱＮ１６，ＱＮ１７のソースがＶｓｓレベルになる。この状態で、図２に示すように、センスノードｓ１のレベルはトランジスタＱＮ１５によってＶｓｓレベルに引き下げられ、逆にＰＭＯＳクロスカップルを構成するトランジスタＱＰ１４によって、センスノードｘｓ１のレベルはＸＲＢＬ１のレベルであるＶｄｄレベルに引き上げられる。すなわち、２次センスアンプ１５はセンスノードｓ１，ｘｓ１に生じた微小電位差を、電源電位差に増幅する。増幅されたセンスノードｓ１，ｘｓ１間の電位差は、出力回路（図示せず）に転送されて、リード動作が完了する。
【００３９】
本実施形態の特徴は次の通りである。
【００４０】
（１）ＰＭＯＳクロスカップルへのリードビット線対ＲＢＬ１，ＸＲＢＬ１の接続により、センスアンプ部１７による増幅動作時において、レベルが低くなる方のリードビット線ＲＢＬ１とセンスノードｓ１とが電気的に切断される。このことと、電流源１３からの充電により、リードビット線ＲＢＬ１のレベル低下が例えば２０ｍＶと小さいものとなる。これにより、従来構成の問題であった、非選択メモリセルのリードポート（例えばメモリセル１１のトランジスタＱＮ５）を介して、非選択リードワード線ＸＲＷＬ２からリードビット線ＲＢＬ１に流入する不要な電流を、無視できる程度にまで低減することができる。これにより、消費電力を大幅に低減することができる。
【００４１】
（２）１次センスアンプ１４による小振幅センス後に、２次センスアンプ１５が、ＰＭＯＳとＮＭＯＳ双方からなるＣＭＯＳクロスカップルを用いて、センスノード間を電源電位差に大振幅してラッチする。これにより、センスアンプ部１７において、リードビット線対ＲＢＬ１，ＸＲＢＬ１から流入する電流を切断することができ、センスアンプ部１７の消費電力を抑えることができる。
【００４２】
（３）１次センスアンプ１４と２次センスアンプ１５がＰＭＯＳクロスカップルを共有することによって、センスアンプ部１７の面積増加を抑えることができる。
【００４３】
このように、本実施形態によると、上述したような効果を得ることができ、その実用的効果は大きい。
【００４４】
（第２の実施形態）
図３は第２の実施形態に係る半導体集積回路の構成を示す回路図であり、図４は図３の半導体集積回路のリード動作における動作波形の一例である。なお、図３ではリード用の回路のみを示し、ライト用の回路は省略している。また、図１と共通の構成要素については図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４５】
図３の構成において、図１と構成と異なるのは、センスアンプ部１８においてイコライザ１６が省かれている点と、リードビット線対（ＲＢＬ１，ＸＲＢＬ１），…，（ＲＢＬｎ，ＸＲＢＬｎ）とセンスアンプ部１８との間に、それぞれ、スイッチ回路１９が追加されている点である。スイッチ回路１９はスイッチ信号ＸＳＷを入力とし、リードビット線対（ＲＢＬ１，ＸＲＢＬ１），…，（ＲＢＬｎ，ＸＲＢＬｎ）とセンスアンプ部１８のＰＭＯＳクロスカップルとの電気的な接続／分離を切替可能に構成されている。図３では、スイッチ回路１９は、ゲートにスイッチ信号ＸＳＷを受けるＰＭＯＳトランジスタＱＰ２１，ＱＰ２２によって構成されている。
【００４６】
図３に示す半導体集積回路のリード動作について、図４を用いて説明する。
【００４７】
図４では、図２と異なり、信号ＥＱ，ＸＥＱがなく、スイッチ信号ＸＳＷが示されている。そして、リード動作前は、スイッチ信号ＸＳＷはＶｄｄレベルであり、リードビット線対ＲＢＬ１，ＸＲＢＬ１とセンスアンプ部１８のＰＭＯＳクロスカップルとはスイッチ回路１９によって電気的に分離されている。そして、１次センスアンプ起動信号ＳＡＥ１が立ち上がり、導通状態になったトランジスタＱＮ１３によってセンスノードｓ１，ｘｓ１がＶｓｓレベルに放電される。その後、スイッチ信号ＸＳＷがＶｓｓレベルに遷移して、リードビット線対ＲＢＬ１，ＸＲＢＬ１とセンスアンプ部１８とが電気的に接続される。その後の動作は、第１の実施形態と同様である。
【００４８】
本実施形態の特徴は次のとおりである。
【００４９】
すなわち、リード動作前に、スイッチ回路１９によって、リードビット線対ＲＢＬ１，ＸＲＢＬ１とセンスアンプ部１８とを電気的に分離し、センスノードｓ１，ｘｓ１を予めＶｓｓレベルに設定する。その後、スイッチ回路１９を導通させ、Ｖｄｄレベルに近いリードビット線ＲＢＬ１，ＸＲＢＬ１をセンスアンプ部１８に電気的に接続する。これにより、ＰＭＯＳクロスカップルを構成するＰＭＯＳトランジスタのソース−ゲート間の電位差が大きくなり、ＰＭＯＳクロスカップルを流れる電流を大きくすることができるので、低電圧でもセンスアンプ部１８の増幅動作を高速化できる。例えば、Ｖｄｄが１．０Ｖを下回る場合には、センスノードｓ１，ｘｓ１のレベルが高いときＰＭＯＳクロスカップルのソース−ゲート間の電位差が小さくなり、ＰＭＯＳクロスカップルを流れる電流が非常に小さくなってしまうため、センスアンプ部１８の増幅速度が非常に遅くなる。
【００５０】
このように、本実施形態によると、上述したような効果を得ることができ、その実用的効果は大きい。
【産業上の利用可能性】
【００５１】
本発明では、リード用トランジスタのソースとドレインがワード線とビット線に接続された構成のメモリセルを備えた半導体集積回路において、リード動作時の消費電力を大幅に低減できるので、例えば、メモリ製品の消費電力削減等に有用である。
【符号の説明】
【００５２】
１０，１１  メモリセル
１２  ワード線ドライバ
１３  電流源
１４  １次センスアンプ
１５  ２次センスアンプ
１７，１８  センスアンプ部
１９  スイッチ部
ＸＲＷＬ１，ＸＲＷＬ２  リードワード線
（ＲＢＬ１，ＸＲＢＬ２），（ＲＢＬｎ，ＸＲＢＬｎ）  リードビット線対
ＱＮ５，ＱＮ６  リード用トランジスタ
ＱＰ１３，ＱＰ１４  ＰＭＯＳクロスカップル
ｎ１，ｎ２  記憶ノード
ｓ１，ｘｓ１  センスノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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