(57)【要約】【課題】半導体層に光電変換部が形成され半導体層の第１の面の上方に配線が形成される固体撮像素子を製造するための半導体ウエハーにおいて、当該半導体層の第２の面の側における加工精度を向上させる。【解決手段】半導体層と、半導体層に形成された光電変換を行う光電変換部と、半導体層の第１の面に形成された窪み部を含むアライメントマークと、半導体層の第１の面の上方に形成された配線と、を具備し、上記アライメントマークは、窪み部の最も深い位置から半導体層の第２の面までの距離が、可視光によって半導体層の第２の面の側から識別可能な距離となるように形成されている。【選択図】図１
2012124280.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成された光電変換を行う光電変換部と、
前記半導体層の第１の面に形成された窪み部を含むアライメントマークと、
前記半導体層の第１の面の上方に形成された配線と、
を具備し、
前記アライメントマークは、前記窪み部の最も深い位置から前記半導体層の第２の面までの距離が、可視光によって前記半導体層の第２の面の側から識別可能な距離となるように形成されている半導体ウエハー。
【請求項２】
請求項１において、
前記窪み部に、第１の層及び前記第１の層とは屈折率の異なる第２の層が埋め込まれている半導体ウエハー。
【請求項３】
請求項１又は２において、
前記窪み部の最も深い位置から前記半導体層の第２の面の側の所定位置までの間の少なくとも一部に、不純物領域が形成されている半導体ウエハー。
【請求項４】
請求項１において、
前記窪み部の最も深い位置から前記半導体層の第２の面までの距離は、０．１μｍ以上３．０μｍ以下である半導体ウエハー。
【請求項５】
第１の半導体層と、
前記第１の半導体層の第１の面の上方にエピタキシャル成長によって形成された第２の半導体層と、
前記第２の半導体層に形成された光電変換を行う光電変換部と、
前記第１の半導体層に形成された不純物領域、及び、前記第２の半導体層の第１の面の前記不純物領域に対応する位置に形成された段差部を含むアライメントマークと、
前記第２の半導体層の第１の面の上方に形成された配線と、
を具備し、
前記不純物領域は、前記第１の半導体層の第２の面に露出し、又は、前記第１の半導体層の第２の面との距離が、可視光によって前記第１の半導体層の第２の面の側から識別可能な距離となるように形成されている半導体ウエハー。
【請求項６】
半導体基板の第１の面に窪み部を形成する工程（ａ）と、
前記半導体基板に、光電変換を行う光電変換部を形成する工程（ｂ）と、
前記半導体基板の第１の面の上方に、配線を形成する工程（ｃ）と、
前記半導体基板の第１の部分を、前記光電変換部及び前記窪み部の最も深い位置に達しないように除去する工程（ｄ）と、
前記窪み部をアライメントマークとして用いて、前記半導体基板の第２の面の側に光学素子を形成する工程（ｅ）と、
を具備し、
工程（ｄ）は、前記窪み部の最も深い位置から前記半導体基板の第２の面までの距離が、可視光によって前記半導体基板の第２の面の側から識別可能な距離となるように前記半導体基板の前記第１の部分を除去する固体撮像素子の製造方法。
【請求項７】
請求項６において、
工程（ａ）は、素子分離用の絶縁膜を形成する工程と同時に行われる固体撮像素子の製造方法。
【請求項８】
請求項６又は７において、
工程（ａ）の後、工程（ｃ）の前に、前記半導体基板の第１の面の側から前記窪み部を介して前記半導体基板内に不純物を注入する工程（ｆ）をさらに具備する固体撮像素子の製造方法。
【請求項９】
請求項６又は７において、
工程（ａ）は、前記半導体基板の第１の面に形成したエッチング用マスクを用いて前記窪み部を形成する工程であり、
工程（ａ）の後、前記エッチング用マスクを除去する前に、前記エッチング用マスクをイオン注入用マスクとして用いて、前記半導体基板の第１の面の側から前記窪み部を介して前記半導体基板内に不純物を注入する工程（ｆ'）をさらに具備する固体撮像素子の製造方法。
【請求項１０】
半導体基板の第１の面の一部に不純物領域を形成する工程（ｇ）と、
前記半導体基板の前記第１の面に、前記不純物領域に対応する第１の段差部を形成する工程（ｈ）と、
前記半導体基板の前記第１の面の上方にエピタキシャル層を形成する工程（ｉ）と、
前記エピタキシャル層に、光電変換を行う光電変換部を形成する工程（ｂ）と、
前記エピタキシャル層の第１の面に前記第１の段差部の形状が引き継がれて形成される第２の段差部をアライメントマークとして用いて、前記エピタキシャル層の第１の面の上方に、配線を形成する工程（ｃ）と、
前記半導体基板の第１の部分を除去する工程（ｄ）と、
前記不純物領域をアライメントマークとして用いて、前記半導体基板の第２の面の側に光学素子を形成する工程（ｅ）と、
を具備し、
工程（ｄ）は、前記不純物領域が、前記半導体基板の第２の面に露出し、又は、前記半導体基板の第２の面との距離が、可視光によって前記半導体基板の第２の面の側から識別可能な距離となるように前記半導体基板の前記第１の部分を除去する固体撮像素子の製造方法。
【請求項１１】
請求項１０において、
工程（ｈ）は、前記半導体基板の前記第１の面を酸化させて酸化膜を形成し、且つ前記酸化膜を除去することにより、前記第１の段差部を形成する固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハー、及び、固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）イメージセンサー、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサー等の固体撮像素子において、フォトダイオードが形成された半導体層の表面側に配線層を形成し、半導体層の裏面側にカラーフィルターやオンチップレンズ等の光学素子を形成し、半導体層の裏面側からフォトダイオードに光を入射させて撮像できるようにすることにより、受光のための開口率を高くした、いわゆる裏面照射型の固体撮像素子が知られている。このような裏面照射型の固体撮像素子の製造においては、配線層の形成時には表面側でアライメントをとる必要があるとともに、光学素子の形成時には裏面側でアライメントをとる必要がある。
【０００３】
下記の特許文献１には、フォトダイオードが形成される単結晶シリコン層の表面側から裏面側に貫通した穴を形成し、この穴に、アモルファスシリコン層を上記単結晶シリコン層よりも突出して形成することにより、表面側からも裏面側からも識別可能なアライメントマークとすることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５９８７３号公報（段落００３９、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１においては、フォトダイオードが形成される単結晶シリコン層と、アライメントマークとなるアモルファスシリコン層との間に段差が形成されているため、例えばオンチップレンズを形成するために塗布する液体の平坦性が損なわれ、加工精度が十分でない場合がある。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、半導体層に光電変換部が形成され半導体層の第１の面の上方に配線が形成される固体撮像素子を製造するための半導体ウエハーにおいて、当該半導体層の第２の面の側における加工精度を向上させることに関連している。上方とは、表面を基準として裏面に向かう方向とは反対の方向を意味する。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、半導体ウエハーは、半導体層と、半導体層に形成された光電変換を行う光電変換部と、半導体層の第１の面に形成された窪み部を含むアライメントマークと、半導体層の第１の面の上方に形成された配線と、を具備し、上記アライメントマークは、窪み部の最も深い位置から半導体層の第２の面までの距離が、可視光によって半導体層の第２の面の側から識別可能な距離となるように形成されている。
この態様によれば、半導体層の第１の面に窪み部を含むアライメントマークが形成され、窪み部の最も深い位置から半導体層の第２の面までの距離が、可視光によって第２の面の側から識別可能な距離となるように形成されているので、第２の面における段差を軽減し、第２の面の側における加工精度を向上することができる。
【０００８】
上述の態様において、窪み部に、第１の層及び第１の層とは屈折率の異なる第２の層が埋め込まれていることが望ましい。
これによれば、窪み部における光の干渉によって特定波長の光を強め合うことにより、アライメントマークを識別し易くすることができる。
【０００９】
上述の態様において、窪み部の最も深い位置から半導体層の第２の面の側の所定位置までの間の少なくとも一部に、不純物領域が形成されていることが望ましい。
これによれば、半導体層に不純物領域が形成されているので、光の屈折率差により、第２の面の側からアライメントマークとして識別することができる。
【００１０】
上述の態様において、窪み部の最も深い位置から半導体層の第２の面までの距離は、０．１μｍ以上３．０μｍ以下であることが望ましい。
これによれば、厚さ３．０μｍでの赤色光の吸収率が５０％である半導体層においても、第２の面の側からのアライメントにおいて窪み部をアライメントマークとして識別することができる。
【００１１】
本発明の他の態様において、半導体ウエハーは、第１の半導体層と、第１の半導体層の第１の面の上方にエピタキシャル成長によって形成された第２の半導体層と、第２の半導体層に形成された光電変換を行う光電変換部と、第１の半導体層に形成された不純物領域、及び、第２の半導体層の第１の面の不純物領域に対応する位置に形成された段差部を含むアライメントマークと、第２の半導体層の第１の面の上方に形成された配線と、を具備し、上記不純物領域は、第１の半導体層の第２の面に露出し、又は、第１の半導体層の第２の面との距離が、可視光によって第１の半導体層の第２の面の側から識別可能な距離となるように形成されている。
この態様によれば、アライメントマークが第１の半導体層に形成された不純物領域、及び、第２の半導体層の第１の面に形成された段差部を含むので、第２の面からも第１の面からも高精度なアライメントができる。
【００１２】
本発明の他の態様において、固体撮像素子の製造方法は、半導体基板の第１の面に窪み部を形成する工程（ａ）と、半導体基板に、光電変換を行う光電変換部を形成する工程（ｂ）と、半導体基板の第１の面の上方に、配線を形成する工程（ｃ）と、半導体基板の第１の部分を、光電変換部及び窪み部の最も深い位置に達しないように除去する工程（ｄ）と、窪み部をアライメントマークとして用いて、半導体基板の第２の面の側に光学素子を形成する工程（ｅ）と、を具備し、工程（ｄ）は、窪み部の最も深い位置から半導体基板の第２の面までの距離が、可視光によって半導体基板の第２の面の側から識別可能な距離となるように半導体基板の上記第１の部分を除去する。
この態様によれば、半導体層の第１の面にアライメントマークとなる窪み部を形成し、この窪み部は、窪み部の最も深い位置から半導体層の第２の面までの距離が、可視光によって第２の面の側から識別可能な距離となるように形成するので、第２の面における段差を軽減し、第２の面の側における加工精度を向上することができる。
【００１３】
上述の態様において、工程（ａ）は、素子分離用の絶縁膜を形成する工程と同時に行われることが望ましい。
これによれば、窪み部の形成工程を別途実行する必要がなく、工程を簡素化することができる。
【００１４】
上述の態様において、工程（ａ）の後、工程（ｃ）の前に、半導体基板の第１の面の側から窪み部を介して半導体基板内に不純物を注入する工程（ｆ）をさらに具備することが望ましい。
これによれば、不純物の注入エネルギーを高くしなくても、第２の面の側から識別可能な深さに不純物領域を形成し、アライメントマークとして用いることができる。
【００１５】
上述の態様において、工程（ａ）は、半導体基板の第１の面に形成したエッチング用マスクを用いて窪み部を形成する工程であり、工程（ａ）の後、エッチング用マスクを除去する前に、エッチング用マスクをイオン注入用マスクとして用いて、半導体基板の第１の面の側から窪み部を介して半導体基板内に不純物を注入する工程（ｆ'）をさらに具備することが望ましい。
これによれば、窪み部の底以外の領域に不純物が注入されることを抑制し、識別の容易なアライメントマークを形成することができる。
【００１６】
本発明の他の態様において、固体撮像素子の製造方法は、半導体基板の第１の面の一部に不純物領域を形成する工程（ｇ）と、半導体基板の第１の面に、不純物領域に対応する第１の段差部を形成する工程（ｈ）と、半導体基板の第１の面の上方にエピタキシャル層を形成する工程（ｉ）と、エピタキシャル層に、光電変換を行う光電変換部を形成する工程（ｂ）と、エピタキシャル層の第１の面に第１の段差部の形状が引き継がれて形成される第２の段差部をアライメントマークとして用いて、エピタキシャル層の第１の面の上方に、配線を形成する工程（ｃ）と、半導体基板の第１の部分を除去する工程（ｄ）と、不純物領域をアライメントマークとして用いて、半導体基板の第２の面の側に光学素子を形成する工程（ｅ）と、を具備し、工程（ｄ）は、不純物領域が、半導体基板の第２の面に露出し、又は、半導体基板の第２の面との距離が、可視光によって半導体基板の第２の面の側から識別可能な距離となるように半導体基板の上記第１の部分を除去する。
この態様によれば、第１の段差部の形状が第２の段差部に引き継がれてエピタキシャル成長するため、第１の面と第２の面の両方において同一位置を示すアライメントマークを形成することができる。
【００１７】
上述の態様において、工程（ｈ）は、半導体基板の第１の面を酸化させて酸化膜を形成し、且つ酸化膜を除去することにより、第１の段差部を形成することが望ましい。
これによれば、第１の段差部を簡易な工程で形成することができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体ウエハーの構成を示す平面図及び断面図。
【図２】第１の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図３】第１の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図４】第１の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図５】第１の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図６】第２の実施形態に係る半導体ウエハーの構成を示す断面図。
【図７】第２の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図８】第２の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図９】第２の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１０】第２の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１１】第３の実施形態に係る半導体ウエハーの構成を示す断面図。
【図１２】第３の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１３】第３の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１４】第３の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１５】第３の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１６】第４の実施形態に係る半導体ウエハーの構成を示す断面図。
【図１７】第４の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１８】第４の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図１９】第４の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図２０】第４の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図２１】第５の実施形態に係る半導体ウエハーの構成を示す断面図。
【図２２】第５の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図２３】第５の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図２４】第５の実施形態に係る固体撮像素子の製造工程を示す断面図。
【図２５】第５の実施形態の変形例に係る固体撮像素子の製造工程を示す断面図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００２０】
＜１．第１の実施形態＞
図１（Ａ）は、第１の実施形態に係る固体撮像素子を製造するための半導体ウエハーの構成を示す平面図であり、図１（Ｂ）はそのＢ−Ｂ'線断面図である。この半導体ウエハー１は、複数の固体撮像素子１ａを同時に製造するために半導体基板を用いて製造されるものである。
各々の固体撮像素子１ａは、半導体層１０の表面１０ａ側に配線２２を含む多層配線部２０が形成され、多層配線部２０が支持基板３０に支持されているとともに、半導体層１０の裏面１０ｂ側に光学素子４０が形成されたものである。
【００２１】
半導体層１０は、例えば単結晶のシリコン（Ｓｉ）によって構成されており、半導体層１０には、Ｐ型不純物領域及びＮ型不純物領域を含むフォトダイオード（光電変換部）１１が多数規則的に配列されている。
また、半導体層１０には、表面１０ａから裏面１０ｂ付近に向かって窪み部１０ｃが形成されており、この窪み部１０ｃ内に、酸化シリコン（ＳｉＯ２）等の絶縁体１２が埋め込まれている。これにより、裏面１０ｂ側から識別可能なアライメントマークが形成されている。
【００２２】
多層配線部２０は、フォトダイオード１１に接続された変調素子２１及び配線２２と、変調素子２１及び配線２２間の層間膜２３と、を含んでいる。変調素子２１はトランジスターを含んでおり、フォトダイオード１１において発生した光起電力に応じて、変調信号を出力する。配線２２はアルミニウム（Ａｌ）等の金属によって形成され、層間膜２３は酸化シリコン（ＳｉＯ２）等の絶縁体によって形成されている。
【００２３】
支持基板３０は、例えば単結晶のシリコンによって構成されている。支持基板３０は、密着層３１によって多層配線部２０に密着して固定されている。
【００２４】
光学素子４０は、カラーフィルター４１と、マイクロレンズアレイ４２とを含んでいる。カラーフィルター４１は、例えば３色（赤、緑、青）の着色領域が規則的に配列され、この着色領域の各々がフォトダイオード１１の各々に対向して配置されたものであり、フォトダイオード１１の各々に対する入射光の波長を選択する。マイクロレンズアレイ４２は、凸レンズが規則的に配置され、この凸レンズの各々がフォトダイオード１１の各々に対向して配置されたものであり、フォトダイオード１１の各々に対して入射光を集光する。
【００２５】
以上の構成において、半導体層１０の裏面１０ｂ側から入射した光により、フォトダイオード１１の各々において光起電力が発生する。この光起電力に基づいて変調素子２１から出力された変調信号が、配線２２を介して図示しない駆動回路に読み取られ、画像データが生成される。
【００２６】
第１の実施形態において、窪み部１０ｃは、裏面１０ｂ側にまで貫通せず、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）を有している。従って、半導体層１０の裏面１０ｂには凹凸が形成されず、平坦であるため、裏面１０ｂに光学素子４０を高精度で形成することができる。
【００２７】
また、第１の実施形態において、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）は、可視光によって裏面１０ｂ側からアライメントマークが識別可能な距離となるように形成されている。従って、赤外光などを用いた特別な装置を使わなくても、通常の露光装置を用いて、光学素子４０を形成するためのアライメントを行うことができる。より具体的には、露光装置において、可視光を裏面１０ｂ側から照射してアライメントマークを識別し、そのマークの位置を検出する。そして、そのマークの位置を基準に、露光処理を行って、光学素子４０を構成するカラーフィルター４１やマイクロレンズアレイ４２のパターンを形成していく。その結果、アライメントマークとカラーフィルター４１やマイクロレンズアレイ４２の位置が合わせられる。
【００２８】
可視光によって裏面１０ｂ側からアライメントマークが識別可能な距離は、例えば、半導体層１０における可視光の吸収率によって決定される。具体例を挙げて説明すると、半導体層１０を構成するシリコンによる赤色光の吸収率が、厚さ３．０μｍで５０％であるとすれば、半導体層１０の裏面１０ｂ側から入射したアライメント用の光（赤色光）が片道３．０μｍの距離を往復すると、７５％が吸収されるので、これより長い距離ではアライメントマークは識別困難である。従ってこの場合には、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）の最大値は、３．０μｍとすることができる。
【００２９】
窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）は、より短い方がアライメントマークの識別は容易となる。窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）の好ましい値は、１．０μｍ以下である。
但し、距離（Ｘ）を０．１μｍ以下とし、なおかつ窪み部１０ｃが裏面１０ｂ側に貫通しないように加工することは必ずしも容易ではない。従って、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）の最小値は、例えば０．１μｍとすることができる。
【００３０】
図２〜図５は、第１の実施形態に係る固体撮像素子の製造工程を示す断面図である。
まず、図２（Ａ）に示すように、ＳＯＩ（Silicon On Insulator）基板１００を用意する。このＳＯＩ基板１００は、第１のシリコン層１０２上に、シリコン酸化膜１０１を介して、第２のシリコン層である半導体層１０が形成されたＳＯＩ構造を有している。
次に、図２（Ｂ）に示すように、半導体層１０の表面１０ａ上に、酸化シリコン（ＳｉＯ２）等の酸化膜１０３を形成し、さらにその上に窒化シリコン（Ｓｉ３Ｎ４）等の窒化膜１０４を形成する。
次に、図２（Ｃ）に示すように、窒化膜１０４上にフォトレジスト１０５を塗布し、所定形状にパターニングする。
次に、図２（Ｄ）に示すように、パターニングされたフォトレジスト１０５をエッチング用マスクとして、窒化膜１０４及び酸化膜１０３をエッチングする。
【００３１】
次に、図３（Ｅ）に示すように、窒化膜１０４をエッチング用マスクとして、半導体層１０を所定の深さまで（シリコン酸化膜１０１まで達しないように）エッチングし、窪み部１０ｃを形成する。
次に、図３（Ｇ）に示すように、例えば酸化シリコン（ＳｉＯ２）を堆積させることにより、半導体層１０の窪み部１０ｃ内に絶縁体１２を埋め込む。
次に、図３（Ｈ）に示すように、窒化膜１０４上に堆積した酸化シリコン（ＳｉＯ２）を研磨することによって除去する。窪み部１０ｃ内に堆積していた絶縁体１２は、窪み部１０ｃ内に残る。
【００３２】
次に、図４（Ｉ）に示すように、窒化膜１０４及び酸化膜１０３を除去し、半導体層１０の表面１０ａを露出させる。
次に、図４（Ｊ）に示すように、半導体層１０内にフォトダイオード１１を形成し、さらに、半導体層１０の表面１０ａ側に、変調素子２１を形成する。
次に、図４（Ｋ）に示すように、変調素子２１上に、層間膜２３及び配線２２を交互に形成する。
このとき、窪み部１０ｃ及び絶縁体１２によって構成されたアライメントマークを表面１０ａ側から参照して、フォトダイオード１１、変調素子２１、配線２２等を形成する。
【００３３】
次に、図５（Ｌ）に示すように、変調素子２１、配線２２、層間膜２３を含む多層配線部２０上に、密着層３１を介して支持基板３０を貼り付ける。
次に、図５（Ｍ）に示すように、第１のシリコン層１０２及びシリコン酸化膜１０１を除去して、半導体層１０の裏面１０ｂを露出させる。このとき、シリコン酸化膜１０１をエッチングストッパーとして用いることにより、フォトダイオード１１及び窪み部１０ｃの最も深い位置に達しないようにエッチングを行う。
仮に、窪み部１０ｃの最も深い位置までエッチングしてしまうと、エッチング液や洗浄液などによって、窪み部１０ｃがえぐられてしまい、半導体層１０の裏面１０ｂの平坦性が損なわれてしまう。本実施形態においては、窪み部１０ｃの最も深い位置に達しないようにエッチングすることにより、半導体層１０の裏面１０ｂを平坦にし、光学素子の加工精度を向上させている。
【００３４】
最後に、図５（Ｎ）に示すように、露出した半導体層１０の裏面１０ｂ側に、カラーフィルター４１及びマイクロレンズアレイ４２等の光学素子を形成する。
このとき、窪み部１０ｃ及び絶縁体１２によって構成されたアライメントマークを裏面１０ｂ側から参照して、カラーフィルター４１及びマイクロレンズアレイ４２等を形成する。
以上の工程により、第１の実施形態に係る半導体ウエハー１が製造される。半導体ウエハー１をチップ単位に切断することにより、第１の実施形態に係る固体撮像素子１ａ（図１参照）が製造される。
【００３５】
＜２．第２の実施形態＞
図６は、第２の実施形態に係る固体撮像素子を製造するための半導体ウエハーの構成を示す断面図である。図６は、第１の実施形態において参照した図１（Ｂ）に対応する部分を示している。第２の実施形態に係る半導体ウエハー２は、半導体層１０の窪み部１０ｃ内に、窒化シリコン（Ｓｉ３Ｎ４）等の窒化膜１３と酸化シリコン（ＳｉＯ２）等の絶縁体１４とが埋め込まれている点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。
【００３６】
半導体層１０と、窒化膜１３と、絶縁体１４とでは、屈折率が異なるため、各層の境界において光が反射する。従って、窒化膜１３の膜厚に応じて光が干渉し、特定波長の光を強め合うので、窪み部１０ｃに形成した窒化膜１３及び絶縁体１４は、アライメントマークとしての機能を強く発揮することができる。可視光によるアライメントマークを識別して、アライメントを精度よく行うためには、窒化膜１３の膜厚は、可視光を強め合う条件に設定することが望ましい。
【００３７】
第２の実施形態において、光の干渉によってアライメントマークとしての機能が強く発揮される場合には、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）は、第１の実施形態における距離（Ｘ）よりも長くすることが可能である。
なお、第２の実施形態においては、窪み部１０ｃ内に窒化膜１３と絶縁体１４の２層を埋め込む構成としたが、３層以上を埋め込んでも良い。
【００３８】
図７〜図１０は、第２の実施形態に係る固体撮像素子の製造工程を示す断面図である。図７〜図１０は、第１の実施形態において参照した図２〜図５にほぼ対応している。第２の実施形態においては、図８（Ｇ）において、半導体層１０の窪み部１０ｃ内に、窒化シリコン（Ｓｉ３Ｎ４）等の窒化膜１３を埋め込み、さらに、酸化シリコン（ＳｉＯ２）等の絶縁体１４を埋め込む点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。
【００３９】
＜３．第３の実施形態＞
図１１は、第３の実施形態に係る固体撮像素子を製造するための半導体ウエハーの構成を示す断面図である。図１１は、第１の実施形態において参照した図１（Ｂ）に対応する部分を示している。第３の実施形態に係る半導体ウエハー３は、センサー領域１７だけでなく、周辺回路領域１８が存在する点、半導体層１０に、浅い窪み部１０ｄが形成されている点、及び、窪み部１０ｄの最も深い位置から半導体層１０の裏面１０ｂまでの間の一部に、不純物領域１５が存在する点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。周辺回路領域１８には、トランジスターや抵抗等の素子２４、素子分離用のトレンチ（溝）１０ｆ、多層配線部２０が形成されている。
【００４０】
半導体層１０内に不純物領域１５を形成することにより、光の屈折率差が生じるため、裏面１０ｂ側から識別可能なアライメントマークとして用いることができる。第３の実施形態においては、窪み部１０ｄにイオン注入することによって不純物領域１５を形成しているので、イオン注入エネルギーを高くしなくても、半導体層１０の裏面１０ｂ側から識別可能な位置に不純物領域１５を形成することができる。また、イオン注入エネルギーを高くしなくても良いため、イオンの注入深さのばらつきが小さくて済み、高精度のアライメントが可能となる。
【００４１】
さらに、窪み部１０ｄにイオン注入して形成した不純物領域１５をアライメントマークとするので、窪み部１０ｄを深く形成しなくても、半導体層１０の裏面１０ｂ側から識別可能な位置にアライメントマークを形成することができる。つまり、第３の実施形態においては、窪み部１０ｄの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）は、第１の実施形態における距離（Ｘ）よりも長くすることが可能である。例えば、不純物領域１５と半導体層１０の裏面１０ｂとの間の距離は１．０μｍ程度で裏面から識別可能であり、不純物領域１５の厚さと、不純物領域１５と窪み部１０ｄの最も深い位置との間の距離の和が４．０μｍであるとすれば、窪み部１０ｄの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）の最大値は、５．０μｍとすることができる。
【００４２】
なお、第３の実施形態においては、窪み部１０ｄ内に絶縁体１２を埋め込む構成としたが、第２の実施形態において説明したように、２層又は３層以上を埋め込むことにより、屈折率差による裏面からのアライメント精度を高めるようにしても良い。
【００４３】
図１２〜図１５は、第３の実施形態に係る固体撮像素子の製造工程を示す断面図である。図１２〜図１５は、第１の実施形態において参照した図２〜図５にほぼ対応している。第３の実施形態においては、センサー領域１７だけでなく、周辺回路領域１８が存在する点、図１３（Ｅ）において、半導体層１０に形成する窪み部１０ｄの深さは浅くても良い点、及び、図１３（Ｆ）において、窪み部１０ｄにイオン注入することによって不純物領域１５を形成する点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。
【００４４】
図１３（Ｅ）において、半導体層１０に形成する窪み部１０ｄは、周辺回路領域１８に形成される各素子を絶縁膜によって電気的に分離するＳＴＩ（shallow trench isolation）のためのトレンチ（溝）１０ｆと同一の深さでも良い。その場合には、ＳＴＩ用のトレンチの形成工程と同一の工程で、窪み部１０ｄを形成することができる。
また、図１３（Ｆ）において、窪み部１０ｄにイオン注入する際には、窪み部１０ｄを形成するためにエッチング用マスクとして用いた窒化膜１０４が残っているため、この窒化膜１０４をそのままイオン注入用マスクとして用いることができる。従って、窪み部１０ｄ以外の領域にイオンが注入されることを抑制し、アライメントマークとしての検出精度を高めることができる。
【００４５】
＜４．第４の実施形態＞
図１６は、第４の実施形態に係る固体撮像素子を製造するための半導体ウエハーの構成を示す断面図である。図１６は、第１の実施形態において参照した図１（Ｂ）に対応する部分を示している。第４の実施形態に係る半導体ウエハー４は、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの間に、不純物領域１５が存在する点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。つまり、第４の実施形態は、窪み部１０ｃの深さが第３の実施形態における窪み部１０ｄより深い点で第３の実施形態と異なる。
【００４６】
第４の実施形態においては、深い窪み部１０ｃの底にイオン注入することによって不純物領域１５を形成するので、第３の実施形態よりもさらにイオンの注入深さのばらつきを低減することができる。また、不純物領域１５が半導体層１０の裏面１０ｂにまで達することができる。従って、一層精度の高いアライメントが可能となる。
【００４７】
また、第４の実施形態においては、不純物領域１５がアライメントマークとして機能するので、窪み部１０ｃの最も深い位置から半導体層１０の裏面１０ｂまでの距離（Ｘ）は、第１の実施形態における距離（Ｘ）よりも長くすることが可能である。従って、距離（Ｘ）について高い加工精度は必ずしも要求されず、ある程度ばらつきがあっても良い。
【００４８】
なお、第４の実施形態においては、窪み部１０ｃ内に絶縁体１２を埋め込む構成としたが、第２の実施形態において説明したように、２層又は３層以上を埋め込むことにより、屈折率差による裏面からのアライメント精度を高めるようにしても良い。
【００４９】
図１７〜図２０は、第４の実施形態に係る固体撮像素子の製造工程を示す断面図である。図１７〜図２０は、第１の実施形態において参照した図２〜図５にほぼ対応している。第４の実施形態においては、図１８（Ｆ）において、窪み部１０ｃの底にイオン注入することによって不純物領域１５を形成する点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。つまり、第４の実施形態は、図１８（Ｅ）において、窪み部１０ｃを第３の実施形態における窪み部１０ｄより深く形成する点で第３の実施形態と異なる。
【００５０】
＜５．第５の実施形態＞
図２１は、第５の実施形態に係る固体撮像素子を製造するための半導体ウエハーの構成を示す断面図である。図２１は、第１の実施形態において参照した図１（Ｂ）に対応する部分を示している。第５の実施形態に係る半導体ウエハー５は、半導体層１０が、エピタキシャル成長によって形成された第３のシリコン層１０ｆ（第２の半導体層）を有している点、及び、半導体層１０の裏面１０ｂに形成された不純物領域１６と、半導体層１０の表面１０ａに形成された段差部１０ｇと、がアライメントマークとなっている点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。
【００５１】
不純物領域１６と段差部１０ｇは、半導体層１０の裏面１０ｂと表面１０ａの対応する位置にそれぞれ形成されている。従って、不純物領域１６と段差部１０ｇは、同一位置を示すアライメントマークとして、裏面１０ｂ側と表面１０ａ側の両方から用いることができる。
【００５２】
図２２〜図２４は、第５の実施形態に係る固体撮像素子の製造工程を示す断面図である。図２３及び図２４は、第１の実施形態において参照した図４及び図５にほぼ対応している。第５の実施形態においては、図２２（Ａ）〜（Ｅ）において、アライメントマークを含む半導体層１０をエピタキシャル成長によって形成する点で、第１の実施形態と異なる。他の点は第１の実施形態と同様である。
【００５３】
まず、図２２（Ａ）に示すように、ＳＯＩ（Silicon On Insulator）基板１００を用意する。このＳＯＩ基板１００は、第１のシリコン層１０２上に、シリコン酸化膜１０１を介して、第２のシリコン層１０ｅ（第１の半導体層）が形成されたＳＯＩ構造を有している。なお、第２のシリコン層１０ｅは、エピタキシャル成長によって形成されたものであることが望ましい。
次に、図２２（Ｂ）に示すように、第２のシリコン層１０ｅの表面の一部にイオン注入を行うことにより、不純物領域１６を形成する。
【００５４】
次に、図２２（Ｃ）に示すように、第２のシリコン層１０ｅの表面を熱酸化させることにより、酸化膜１１１を形成する。すると、不純物領域１６とそれ以外の領域とでは酸化速度が異なるため、酸化膜１１１と第２のシリコン層１０ｅとの境界面には、不純物領域１６上では低く、それ以外の領域上では高くなった段差が形成される。従って、次の図２２（Ｄ）において酸化膜１１１を除去すると、第２のシリコン層１０ｅの表面には段差部が形成される。なお、第２のシリコン層１０ｅの表面に段差部を形成する方法は、熱酸化に限らず、エッチングでも良い。
【００５５】
次に、図２２（Ｅ）に示すように、第２のシリコン層１０ｅ上に、さらに第３のシリコン層１０ｆをエピタキシャル成長させる。すると、図２２（Ｄ）において第２のシリコン層１０ｅの表面に形成された段差部の形状が、第３のシリコン層１０ｆの表面１０ａ上にも順次引き継がれ、段差部１０ｇが形成される。
なお、第２のシリコン層１０ｅ及び第３のシリコン層１０ｆが、半導体層１０を構成する。
【００５６】
次に、図２３に示すように、半導体層１０の表面１０ａに形成された段差部１０ｇをアライメントマークとして、フォトダイオード１１、変調素子２１、配線２２等を形成する。次に、図２４に示すように、半導体層１０の裏面１０ｂに形成された不純物領域１６をアライメントマークとして、カラーフィルター４１及びマイクロレンズアレイ４２等の光学素子を形成する。なお、ここでは不純物領域１６が半導体層１０の裏面１０ｂに露出するように形成される例について説明したが、これに限らず、半導体層１０の裏面１０ｂとの距離が、可視光によって裏面１０ｂ側から識別可能な距離となるように形成されても良い。不純物領域がアライメントマークとして識別可能な距離は、例えば、１．０μｍとすることができる。
【００５７】
第５の実施形態においては、第３のシリコン層１０ｆの膜厚をコントロールすることにより、不純物領域１６の深さを決定することができるので、アライメントマークの形成位置を高精度に決定することができる。また、半導体層１０の形成時にアライメントマークを形成するので、プロセス時にアライメントマーク形成工程を行う必要がなく、プロセスの負荷を軽減することができる。
【００５８】
図２５は、第５の実施形態の変形例に係る固体撮像素子の製造工程を示す断面図である。図２５は、第５の実施形態の図２２にほぼ対応している。図２２においてはＳＯＩ基板１００を用いたのに対し、図２５においてはＳＯＩ構造を有しないシリコン基板１１０を用いる。シリコン基板１１０としては、市販されているエピタキシャル基板を用いることができる。
【００５９】
図２２のようにＳＯＩ基板１００を用いた場合は、図２４（Ｍ）において半導体層１０の裏面１０ｂを露出させる際にシリコン酸化膜１０１をエッチングストッパーとするのに対し、図２５のようにＳＯＩ構造を有しないシリコン基板１１０を用いる場合には、エッチングスピードと処理時間によって半導体層１０の厚さを制御する。
【符号の説明】
【００６０】
１ａ…固体撮像素子、１〜５…半導体ウエハー、１０…半導体層、１０ａ…表面、１０ｂ…裏面、１０ｃ、１０ｄ…窪み部、１０ｅ…第２のシリコン層、１０ｆ…第３のシリコン層、１０ｇ…段差部、１０ｆ…トレンチ（溝）、１１…フォトダイオード、１２…絶縁体、１３…窒化膜、１４…絶縁体、１５、１６…不純物領域、１７…センサー領域、１８…周辺回路領域、２０…多層配線部、２１…変調素子、２２…配線、２３…層間膜、２４…素子、３０…支持基板、３１…密着層、４０…光学素子、４１…カラーフィルター、４２…マイクロレンズアレイ、１００…ＳＯＩ基板、１０１…シリコン酸化膜、１０２…第１のシリコン層、１０３…酸化膜、１０４…窒化膜、１０５…フォトレジスト、１１０…シリコン基板、１１１…酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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