(57)【要約】【課題】画素電源用配線の寄生容量の影響を受けることなく、高速に画素信号を読み出すことができる固体撮像装置を提供する。【解決手段】受光量に応じた信号を出力する画素セル２が２次元状に配列されて構成された撮像部１と、画素セル２を行単位で選択する行選択回路３と、行選択回路３で選択された画素セル２から出力される信号を、画素セル２の列ごとに、垂直信号線１９を介して読み出す列回路７とを備え、列回路７は、信号を読み出すときに、画素セル２の列ごとに、垂直信号線１９を介して、行選択回路３で選択された画素セル２に電流を供給する画素電流源回路４を備え、行選択回路３は、一行分の画素セル２からの信号の読み出し期間において、第１の行の画素セル２を選択することと、第１の行の画素セル２および第２の行の画素セル２を同時に選択することとを切り替える。【選択図】図５
2012222763.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた信号を出力する画素セルが２次元状に配列されて構成された撮像部と、
前記画素セルを行単位で選択する行選択回路と、
前記行選択回路で選択された画素セルから出力される信号を、前記画素セルの列ごとに設けられた垂直信号線を介して読み出す列回路とを備え、
前記列回路は、前記信号を読み出すときに、前記画素セルの列ごとに、前記垂直信号線を介して、前記行選択回路で選択された画素セルに電流を供給する画素電流源回路を備え、
前記行選択回路は、一行分の画素セルからの信号の読み出し期間において、第１の行の画素セルを選択することと、前記第１の行の画素セルおよび第２の行の画素セルを同時に選択することとを切り替える
固体撮像装置。
【請求項２】
前記第２の行の画素セルは、前記第１の行の画素セルの次に読み出される行の画素セルである
請求項１記載の固体撮像装置。
【請求項３】
前記行選択回路は、前記第１の行の画素セルだけを選択する状態から、次に読み出す対象となる前記第２の行の画素セルだけを選択する状態に切り替えるときに、前記第１の行の画素セルおよび前記第２の行の画素セルを同時に選択する状態を介して切り替える
請求項１または２記載の固体撮像装置。
【請求項４】
前記画素電流源回路は、ゲート電位が一定に保持されるトランジスタを有し、前記読み出し期間においては、前記トランジスタを介して、前記行選択回路で選択された画素セルに一定電流を供給する
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記画素セルは、
光を電気信号に変換する少なくとも１つのフォトダイオードと、
前記フォトダイオードで変換された電気信号を前記垂直信号線に出力するオン動作と、前記電気信号を前記垂直信号線に出力しないオフ動作とを選択的に行う行選択トランジスタとを備え、
前記行選択回路は、前記行選択トランジスタのオン動作およびオフ動作を制御することにより、前記第１の行の画素セルを選択することと、前記第１の行の画素セルおよび前記第２の行の画素セルを同時に選択することとを切り替える
請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記画素セルはさらに、
前記フォトダイオードで変換された電気信号を蓄積するためのフローティングディフュージョンと、
前記少なくとも１つのフォトダイオードで変換された電気信号を前記フローティングディフュージョンに転送する少なくとも１つの転送トランジスタとを備え、
前記行選択トランジスタは、前記オン動作では、前記フローティングディフュージョンに蓄積された電気信号を前記垂直信号線に出力する
請求項５記載の固体撮像装置。
【請求項７】
前記行選択回路は、前記読み出し期間において前記第１の行だけを選択しているときに、前記少なくとも一つの転送トランジスタに対して、前記転送を行わせるためのパルスを出力する
請求項６記載の固体撮像装置。
【請求項８】
前記画素セルは、複数の前記フォトダイオードと、複数の前記フォトダイオードの夫々に対応して設けられた複数の前記転送トランジスタとを備え、
前記行選択回路は、前記複数の転送トランジスタを選択的にオンさせることにより、前記複数のフォトダイオードのうちの一つで変換された電気信号が前記フローティングディフュージョンに転送されるように、制御する
請求項６記載の固体撮像装置。
【請求項９】
前記行選択回路は、前記読み出し期間において前記第１の行だけを選択しているときに、前記複数の転送トランジスタの夫々に対して、順次、前記転送を行わせるためのパルスを出力する
請求項８記載の固体撮像装置。
【請求項１０】
前記列回路はさらに、前記画素セルの列ごとに、前記画素セルがリセットされたときの電圧であるリセット電圧と前記受光量に応じた電圧であるリード電圧とを前記画素セルから読み出し、それらの差分である画素信号を生成するクランプ回路を備える
請求項１〜９のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記列回路はさらに、前記画素セルの列ごとに、前記クランプ回路で生成された画素信号を一時的に保持するサンプルホールド回路を備える
請求項１０記載の固体撮像装置。
【請求項１２】
前記固体撮像装置はさらに、前記画素セルの列ごとに、前記サンプルホールド回路で保持された画素信号をデジタル値に変換するカラムＡＤＣを備える
請求項１１記載の固体撮像装置。
【請求項１３】
受光量に応じた信号を出力する画素セルが２次元状に配列されて構成された撮像部を備える固体撮像装置の駆動方法であって、
前記画素セルを行単位で選択する行選択ステップと、
前記行選択ステップで選択された画素セルから出力される信号を、前記画素セルの列ごとに設けられた垂直信号線を介して読み出す読み出しステップとを含み、
前記読み出しステップでは、前記信号を読み出すときに、前記画素セルの列ごとに、前記垂直信号線を介して、前記行選択ステップで選択された画素セルに電流を供給し、
前記行選択ステップでは、一行分の画素セルからの信号の読み出し期間において、第１の行の画素セルを選択することと、前記第１の行の画素セルおよび第２の行の画素セルを同時に選択することとを切り替える
固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入射された光を光電変換する画素セルが半導体基板上に２次元に配置された固体撮像装置およびその駆動方法に関し、特に、高速撮影に好適な固体撮像装置に関する。
【背景技術】
【０００２】
ＭＯＳ型イメージセンサから構成される固体撮像装置は低消費電力、高感度など優れた特徴があり、このような固体撮像装置を搭載したデジタルスチルカメラの市場は近年急速に拡大している。また、最近は静止画撮影機能だけでなく、フルハイビジョン動画記録機能を搭載したカメラも増えてきている。これは画質の向上だけなく、高速に動作する固体撮像装置が必要になっていることを意味する。
【０００３】
図１４は、特許文献１に記載されている従来の固体撮像装置の全体構成を示す図である。この従来の固体撮像装置は、画素セル２、電流源トランジスタ２０、信号線固定トランジスタ５１から構成される。画素セル２は、入射した光を光電変換し電荷を出力する画素、つまり、フォトダイオード（ＰＤ）１１と、ＰＤ１１により発生した電荷を蓄積し、蓄積した電荷を電圧信号として出力するフローティングディフュージョン（ＦＤ）１３と、画素リセット信号ＲＳＴを受けたときにＦＤ１３の示す電圧が初期電圧（ここでは、画素電源用配線１７を介して接続された電圧ＶＤＤ）になるようにリセットするリセットトランジスタ１４と、電荷転送信号ＴＲＡＮを受けたときにＰＤ１１により出力される電荷をＦＤ１３に供給する転送トランジスタ１２と、ＦＤ１３の示す電圧に追従して変化する電圧を出力する増幅トランジスタ１５と、行選択信号ＳＥＬを受けたときに増幅トランジスタ１５の出力を垂直信号線１９に接続する行選択トランジスタ１６とを含む。
【０００４】
図１５は、従来の固体撮像装置の画素読み出し動作における各制御信号のタイミングを示す。画素読み出しを行わない期間（図中タイミングｔ１）では、画素電流イネーブル信号ＬＯＡＤをＬｏｗ電位、信号線固定信号ＦＩＸをＬｏｗ電位にして、垂直信号線１９の電位を一定の電位Ｖｆｉｘに固定する。一方、画素読み出しを行う期間（図中、ｔ３〜ｔ７）では、画素電流イネーブル信号ＬＯＡＤをＨｉｇｈ電位、信号線固定信号ＦＩＸをＨｉｇｈ電位にする。電流源トランジスタ２０が生成する電流を、垂直信号線１９を介して画素セル２内の増幅トランジスタ１５に流すことでソースフォロア回路を構成し、画素信号の読み出しが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４０３３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、固体撮像装置の画素（つまり、ＰＤ）は一般に１０００万個以上あり、これらへの電源はチップ周辺のパッド（電源用パッド）から画素電源用配線１７を介して供給される。図１６は従来の固体撮像装置の画素電源用配線１７における電位分布を示す。横軸はパッドからの距離を示し、縦軸はその距離における画素電源用配線１７の位置での電位を示す。点線は画素信号を読み出していないとき（タイミングｔ１）、実線は読み出しているとき（タイミングｔ３）での電位分布である。読み出していないときは画素電源用配線１７には電流が流れないため、パッドからの距離によらず画素電源用配線１７における電位は一定である。一方、読み出し時は大きな電流が流れ、配線抵抗によりパッドから遠ざかるほど画素電源用配線１７における電位が下がる。そのために、読み出さない期間から読み出す期間の切り替え時に画素電源用配線１７における電位分布が変動するが、画素電源用配線１７の寄生容量は大きいので、その応答も遅くなる。この遅延は固体撮像装置の高速化を行う上での制約となる。
【０００７】
そこで、本発明は、このような問題に鑑みてなされたものであり、画素電源用配線の寄生容量の影響を受けることなく、高速に画素信号を読み出すことができる固体撮像装置等を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る固体撮像装置の一形態は、受光量に応じた信号を出力する画素セルが２次元状に配列されて構成された撮像部と、前記画素セルを行単位で選択する行選択回路と、前記行選択回路で選択された画素セルから出力される信号を、前記画素セルの列ごとに設けられた垂直信号線を介して読み出す列回路とを備え、前記列回路は、前記信号を読み出すときに、前記画素セルの列ごとに、前記垂直信号線を介して、前記行選択回路で選択された画素セルに電流を供給する画素電流源回路を備え、前記行選択回路は、一行分の画素セルからの信号の読み出し期間において、第１の行の画素セルを選択することと、前記第１の行の画素セルおよび第２の行の画素セルを同時に選択することとを切り替える。
【０００９】
このとき、例えば、前記第２の行の画素セルは、前記第１の行の画素セルの次に読み出される行の画素セルである。つまり、前記行選択回路は、前記第１の行の画素セルだけを選択する状態から、次に読み出す対象となる前記第２の行の画素セルだけを選択する状態に切り替えるときに、前記第１の行の画素セルおよび前記第２の行の画素セルを同時に選択する状態を介して切り替えるのが好ましい。
【００１０】
これにより、読み出す画素セルの行の切り替えに際して、少なくとも一行分の画素セルが選択され、選択された画素セルに対して画素電流源回路から一定の電流が流れる状態が維持されるので、画素セルから信号を読み出すタイミングと読み出さないタイミングとが発生する従来の固体撮像装置とは異なり、画素電源用配線において電位分布の変動が発生しないため、高速に画素信号を読み出すことが可能になる。
【００１１】
なお、前記画素電流源回路は、ゲート電位が一定に保持されるトランジスタを有し、前記読み出し期間においては、前記トランジスタを介して、前記行選択回路で選択された画素セルに一定電流を供給してもよい。これにより、画素電流源回路が簡易に実現される。
【００１２】
また、前記画素セルは、光を電気信号に変換する少なくとも１つのフォトダイオードと、前記フォトダイオードで変換された電気信号を前記垂直信号線に出力するオン動作と、前記電気信号を前記垂直信号線に出力しないオフ動作とを選択的に行う行選択トランジスタとを備え、前記行選択回路は、前記行選択トランジスタのオン動作およびオフ動作を制御することにより、前記第１の行の画素セルを選択することと、前記第１の行の画素セルおよび前記第２の行の画素セルを同時に選択することとを切り替えてもよい。これにより、画素セルの単位で、フォトダイオードと垂直信号線との接続／非接続が制御される。
【００１３】
また、前記画素セルはさらに、前記フォトダイオードで変換された電気信号を蓄積するためのフローティングディフュージョンと、前記少なくとも１つのフォトダイオードで変換された電気信号を前記フローティングディフュージョンに転送する少なくとも１つの転送トランジスタとを備え、前記行選択トランジスタは、前記オン動作では、前記フローティングディフュージョンに蓄積された電気信号を前記垂直信号線に出力してもよい。このとき、前記行選択回路は、前記読み出し期間において前記第１の行だけを選択しているときに、前記少なくとも一つの転送トランジスタに対して、前記転送を行わせるためのパルスを出力するのが好ましい。これにより、例えば、１画素１セルの構造を有する固体撮像装置において、読み出す画素セルの行の切り替えに際して、画素電源用配線における電位分布の変動が抑制される。
【００１４】
また、前記画素セルは、複数の前記フォトダイオードと、複数の前記フォトダイオードの夫々に対応して設けられた複数の前記転送トランジスタとを備え、前記行選択回路は、前記複数の転送トランジスタを選択的にオンさせることにより、前記複数のフォトダイオードのうちの一つで変換された電気信号が前記フローティングディフュージョンに転送されるように、制御してもよい。このとき、前記行選択回路は、前記読み出し期間において前記第１の行だけを選択しているときに、前記複数の転送トランジスタの夫々に対して、順次、前記転送を行わせるためのパルスを出力するのが好ましい。これにより、例えば、多画素１セルの構造を有する固体撮像装置において、読み出す画素セルの行の切り替えに際して、画素電源用配線における電位分布の変動が抑制される。
【００１５】
また、前記列回路はさらに、前記画素セルの列ごとに、前記画素セルがリセットされたときの電圧であるリセット電圧と前記受光量に応じた電圧であるリード電圧とを前記画素セルから読み出し、それらの差分である画素信号を生成するクランプ回路を備えてもよい。これにより、クランプ回路での相間２重サンプリングにより、撮像部で発生する固定パターンノイズが除去される。
【００１６】
また、前記列回路はさらに、前記画素セルの列ごとに、前記クランプ回路で生成された画素信号を一時的に保持するサンプルホールド回路を備えてもよい。そして、前記固体撮像装置はさらに、前記画素セルの列ごとに、前記サンプルホールド回路で保持された画素信号をデジタル値に変換するカラムＡＤＣを備えてもよい。これにより、画素セルの列ごとに、画素信号に対応した正確なデジタル値が得られる。
【００１７】
また、上記目的を達成するために、本発明に係る固体撮像装置の駆動方法の一形態は、受光量に応じた信号を出力する画素セルが２次元状に配列されて構成された撮像部を備える固体撮像装置の駆動方法であって、前記画素セルを行単位で選択する行選択ステップと、前記行選択ステップで選択された画素セルから出力される信号を、前記画素セルの列ごとに設けられた垂直信号線を介して読み出す読み出しステップとを含み、前記読み出しステップでは、前記信号を読み出すときに、前記画素セルの列ごとに、前記垂直信号線を介して、前記行選択ステップで選択された画素セルに電流を供給し、前記行選択ステップでは、一行分の画素セルからの信号の読み出し期間において、第１の行の画素セルを選択することと、前記第１の行の画素セルおよび第２の行の画素セルを同時に選択することとを切り替える。
【００１８】
これにより、読み出す画素セルの行の切り替えに際して、少なくとも一行分の画素セルが選択され、選択された画素セルに対して画素電流源回路から一定の電流が流れる状態が維持されるので、画素セルから信号を読み出すタイミングと読み出さないタイミングとが発生する従来の固体撮像装置とは異なり、画素電源用配線において電位分布の変動が発生しないため、高速に画素信号を読み出すことが可能になる。
【発明の効果】
【００１９】
本発明によれば、画素セルからの信号の読み出し時に画素電源用配線における電位分布が変動しないため、高速撮影に適した固体撮像装置を実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における固体撮像装置の全体構成を示す図である。
【図２】本発明の実施の形態１における固体撮像装置の画素セルと列回路の構成を示す図である。
【図３】本発明の実施の形態１における固体撮像装置の行選択回路の詳細な構成を示す図である。
【図４】本発明の実施の形態１における固体撮像装置のカラムＡＤＣの詳細な構成を示す図である。
【図５】本発明の実施の形態１における固体撮像装置の画素読み出し動作における各制御信号のタイミングを示す図である。
【図６】本発明の実施の形態１における固体撮像装置のカラムＡＤＣの動作を示すタイミングチャートである。
【図７】本発明の実施の形態２における固体撮像装置の全体構成を示す図である。
【図８】本発明の実施の形態２における固体撮像装置の画素セルと列回路の構成を示す図である。
【図９】本発明の実施の形態２における固体撮像装置の画素読み出し動作における各制御信号のタイミングを示す図である。
【図１０】本発明の実施の形態３における固体撮像装置の全体構成を示す図である。
【図１１】本発明の実施の形態３における固体撮像装置の画素セルと列回路の構成を示す図である。
【図１２】本発明の実施の形態３における固体撮像装置の行選択回路の詳細な構成を示す図である。
【図１３】本発明の実施の形態３における固体撮像装置の画素読み出し動作における各制御信号のタイミングを示す図である。
【図１４】従来の固体撮像装置の全体構成を示す図である。
【図１５】従来の固体撮像装置の画素読み出し動作における各制御信号のタイミングを示す図である。
【図１６】従来の固体撮像装置の画素電源電位分布の変動を示す図である。
【発明を実施するための形態】
【００２１】
（実施の形態１）
まず、本発明の実施の形態１について説明する。
【００２２】
図１は、本発明の実施の形態１における固体撮像装置の全体構成を示す図である。この固体撮像装置は、高速撮影に好適な固体撮像装置であり、半導体基板上に形成された撮像部１、行選択回路３、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６およびカラムＡＤＣ４４から構成される。なお、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６を、合わせて列回路７と称する。
【００２３】
撮像部１は、光電変換によって受光量に応じた信号を出力する画素セル２が２次元上に配置されて構成された撮像領域である。ここでは、６×４の２次元状に配列された２４個の画素セル２から構成される撮像部１の例が示されているが、実際の総画素数（つまり、総ＰＤ数）は１千万個以上である。
【００２４】
行選択回路３は、撮像部１の画素セル２を行単位で選択する回路であり、１行毎に行選択信号ＳＥＬ用、画素リセット信号ＲＳＴ用および電荷転送信号ＴＲＡＮ用の３本の制御線を備え、撮像部１の各画素セル２に対して、行単位でリセット（初期化）、リード（読み出し）、およびラインセレクト（行選択）を制御する。この行選択回路３は、一行分の画素セル２からの信号の読み出し期間において、第１の行の画素セル２を選択することと、第１の行の画素セル２および第２の行の画素セル２を同時に選択することとを切り替えることを特徴とする。より具体的には、この行選択回路３は、第１の行の画素セル２だけを選択する状態から、次に読み出す対象となる第２の行の画素セル２だけを選択する状態に切り替えるときに、第１の行の画素セル２および第２の行の画素セル２を同時に選択する状態を介して切り替える。
【００２５】
画素電流源回路４は、列方向に基本単位がアレイ状にならび、画素セル２からの信号を垂直信号線１９に供給するための電流を生成する。つまり、この画素電流源回路４は、画素セル２から信号が読み出されるときに、画素セル２の列ごとに、垂直信号線１９を介して、行選択回路３で選択された画素セル２に電流を供給する。
【００２６】
クランプ回路５は、列方向に基本単位がアレイ状にならび、垂直信号線１９からの行単位の出力に対して、相間２重サンプリングにより、画素セル２で発生する固定パターンノイズ成分を除去する。
【００２７】
Ｓ／Ｈ回路６は、列方向に基本単位がアレイ状にならび、クランプ回路５からの行単位の出力を保持する。
【００２８】
カラムＡＤＣ４４は、列方向に基本単位がアレイ状にならび、Ｓ／Ｈ回路６に保持された行単位のアナログ信号である画素信号をデジタル信号に変換するＡＤ変換器である。
【００２９】
図２は、図１における画素セル２および列回路７の詳細を示す回路図である。各画素セル２は、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを垂直信号線１９に出力することを特徴とし、入射した光を光電変換し電荷を出力する（つまり、光を電気信号に変換する）フォトダイオード（ＰＤ）１１と、ＰＤ１１により発生した電荷を蓄積し、蓄積した電荷を電圧信号として出力するフローティングディフュージョン（ＦＤ）１３と、画素リセット信号ＲＳＴ［ｎ］を受けたときにＦＤ１３の示す電圧が初期電圧（ここでは、画素電源用配線１７を介して接続された電圧ＶＤＤ）になるようにリセットするリセットトランジスタ１４と、画素転送信号ＴＲＡＮ［ｎ］を受けたときにＰＤ１１により出力される電荷をＦＤ１３に転送する転送トランジスタ１２と、ＦＤ１３の示す電圧に追従して変化する電圧を出力する増幅トランジスタ１５と、行選択回路３から行選択信号ＳＥＬ［ｎ］を受けたときに増幅トランジスタ１５の出力を垂直信号線１９に接続する行選択トランジスタ１６とを含む。
【００３０】
なお、行選択トランジスタ１６は、ＰＤ１１で変換された電気信号を垂直信号線１９に出力するオン動作と、その電気信号を垂直信号線１９に出力しないオフ動作とを選択的に行うスイッチとして機能する。また、行選択回路３は、行選択トランジスタ１６のオン動作およびオフ動作を制御することにより、撮像部１における第１の行の画素セル２を選択することと、第１の行の画素セル２および第２の行の画素セル２を同時に選択することとを切り替える機能を有する。
【００３１】
また、画素電流源回路４、クランプ回路５およびＳ／Ｈ回路６から構成される列回路７の機能は、画素セル２から出力されるリセット電圧とリード電圧との差分を示す画素信号を保持し、カラムＡＤＣ４４に出力することである。つまり、列回路７は、行選択回路３で選択された画素セル２から出力される信号を、画素セル２の列ごとに、垂直信号線１９を介して読み出す回路として機能する。
【００３２】
画素電流源回路４は、垂直信号線１９とグランドとの間に接続された電流源トランジスタ２０からなる。電流源トランジスタ２０は、電流源バイアス電位２１がそのゲートに供給されており、画素セル２からの信号読み出し時に増幅トランジスタ１５に、電流源バイアス電位２１に応じた電流を供給する。つまり、この画素電流源回路４は、ゲート電位が一定（電流源バイアス電位２１）に保持される電流源トランジスタ２０を有し、画素セル２からの読み出し期間においては、電流源トランジスタ２０を介して、行選択回路３で選択された画素セル２に一定電流を供給する。
【００３３】
クランプ回路５は、画素セル２から出力される電圧を入力とし、リセット電圧とリード電圧の差分すなわち画素信号を求めるクランプ容量２３（容量値Ｃｃｌ）と、該クランプ容量２３の、画素セル２とは反対側の端子電位をクランプ電位（ＶＣＬ）に設定するためのクランプ電位入力端子２５とクランプトランジスタ２４とからなる。
【００３４】
Ｓ／Ｈ回路６は、画素信号を一時的に保持するためのＳ／Ｈ容量２７（容量値Ｃｓｈ）と、ゲートにＳ／Ｈ容量入力信号が供給され、Ｓ／Ｈ容量２７に画素信号を入力するスイッチとして機能するＳ／Ｈ容量入力トランジスタ２６とを含む。
【００３５】
なお、本発明の固体撮像装置の積層構造としては、ＰＤ１１の上に配線層および回路層が形成され、それら配線層および回路層を通してＰＤ１１に光が入射する表面照射型の構造に限られず、配線層および回路層の上にＰＤ１１が形成され、配線層および回路層を通さずにＰＤ１１に直接、光が入射する裏面照射型の構造であってもよい。
【００３６】
図３は、図１における行選択回路３の詳細を示す図である。行選択回路３は、アドレスデコーダ３１と行毎に設けられた行選択用論理回路３２とから構成される。各行選択用論理回路３２は、フリップフロップ３３、ＡＮＤゲート３４ａ〜３４ｄおよびＯＲゲート３４ｅから構成される。
【００３７】
アドレスデコーダ３１は、外部の制御回路（図面には未記載）から供給されるアドレス信号ＡＤＲに応じて、対応する行選択用論理回路３２にＨｉｇｈ信号を出力する。これと同時に、フリップフロップ３３にライトイネーブル信号ＷＥが行選択用論理回路３２に入力される。すると、アドレス信号ＡＤＲによって選択された行のフリップフロップ３３にはＨｉｇｈが設定され、その行は選択状態になる。そのような選択行の設定完了後に、画素制御用信号（パルス）ＳＥＬ＿ｓ、ＴＲＡＮ＿ｓおよびＲＳＴ＿ｓが行選択用論理回路３２に入力され、選択された行の画素セル２に対して、それぞれのパルスに対応した制御信号（画素リセット信号ＲＳＴ［ｎ］、電荷転送信号ＴＲＡＮ［ｎ］および行選択信号ＳＥＬ［ｎ］）が供給され、画素セル２が駆動される。このような画素セル２の駆動が完了したら、つまり、読み出しが終了した行に対して、アドレスデコーダ３１から行選択用論理回路３２にＨｉｇｈ信号が出力されたら、続いて、選択解除パルスＬＶＳＷが行選択用論理回路３２に入力されて、その行のフリップフロップ３３がリセットされて選択が解除される。このような動作により、撮像部１を構成する画素セル２の全行が順次選択される。
【００３８】
図４は、図１におけるカラムＡＤＣ４４の詳細を示す。このカラムＡＤＣ４４は、ランプ波形生成回路４８、カウンタ５０、および、複数のカラムＡＤＣ４４ａから構成される。なお、複数のカラムＡＤＣ４４ａの夫々は、列回路７ごとに設けられ、コンパレータ４７およびラッチ４９を有している。
【００３９】
ランプ波形生成回路４８は、ランプ波形の基準信号を発生する。コンパレータ４７は、カラムＡＤＣ入力端子４６から入力されるＳ／Ｈ回路６からの画素信号と、ランプ波形生成回路４８からのランプ波形とを比較し、ランプ波形の電圧が画素信号の電圧よりも低いときにＨｉｇｈ信号を出力する。カウンタ５０は、ランプ波形生成回路４８で生成されるランプ波形に同期してカウントアップを行う。ラッチ４９は、ＡＤ変換後のデジタル値のビット数に応じた基本単位を列回路７の夫々ごとに有し、各基本単位はコンパレータ４７からの出力信号（つまり、ラッチ信号）がＨｉｇｈからＬｏｗに切り替わったときに（つまり、ランプ波形の電圧が画素信号の電圧に達した、あるいは、超えたときに）、カウンタ５０の値をラッチする。なお、各カラムＡＤＣ４４ａは１列分のカラムＡＤＣである。
【００４０】
次に、以上のように構成された本実施の形態における固体撮像装置による画素信号の読み出し動作を説明する。読み出し動作は、画素セル２からＳ／Ｈ回路６までの読み出し動作と、Ｓ／Ｈ回路６に保持された画素信号をカラムＡＤＣ４４でＡＤ変換する動作とからなる。
【００４１】
図５は、画素セル２からＳ／Ｈ回路６までの読み出し動作における画素セル２、列回路７および行選択回路３に供給される各制御信号のタイミング（つまり、本実施の形態の固体撮像装置の駆動方法）を示す図である。ここでは、第１の行と、続く第２の行の読み出しについてのタイミングが示されている。
【００４２】
まず、第１の行の画素セル２からの読み出し方法を説明する。タイミングｔ１においては、転送トランジスタ１２がオフでリセットトランジスタ１４はオンであり、ＦＤ１３の電位（以下、「Ｖｆｄ」という。）はＦＤリセット電位Ｖｆｄｒｓｔ（＝ＶＤＤ）に初期化される。
【００４３】
タイミングｔ２では、転送トランジスタ１２およびリセットトランジスタ１４がオフなので、ＦＤ１３のリセット状態は保持される。このとき、行選択トランジスタ１６はオンのため、増幅トランジスタ１５のしきい電圧をＶｔｈとすると、Ｖｆｄｒｓｔ−Ｖｔｈがリセット電圧として垂直信号線１９に出力される（正確にはＶｆｄｒｓｔ−Ｖｔｈ−αであるが、ここではαは省略）。さらに、このリセット電圧Ｖｆｄｒｓｔ−Ｖｔｈはクランプ容量２３の一方の端子に出力される。一方、クランプ信号（クランプトランジスタ２４のゲートに入力される信号）はＨｉｇｈであり、クランプ容量２３の他方の端子はクランプ電位ＶＣＬに設定される。
【００４４】
タイミングｔ３では、転送トランジスタ１２がオンとなるため、ＰＤ１１に蓄積された電荷がＦＤ１３に転送され、ＦＤ１３の電位Ｖｆｄはこの信号電荷量に応じた電圧Ｖｆｄｓｉｇだけ低下しＶｆｄｒｓｔ−Ｖｆｄｓｉｇとなる。
【００４５】
タイミングｔ４では、転送トランジスタ１２がオフで、行選択トランジスタ１６がオンであり、Ｖｆｄｒｓｔ−β×Ｖｆｄｓｉｇ−Ｖｔｈの電位がリード電圧として垂直信号線１９に出力される。これによりクランプ容量２３の入力はβ×Ｖｆｄｓｉｇだけ変化する。さらに、クランプトランジスタ２４はオフ、Ｓ／Ｈ容量入力トランジスタ２６はオンなので、クランプ容量２３（容量値：Ｃｃｌ）の他方の端子の電位、すなわちＳ／Ｈ容量２７（容量値：Ｃｓｈ）の電位はβ×Ｖｆｄｓｉｇ×Ｃｃｌ／（Ｃｃｌ＋Ｃｓｈ）だけ変化する。この電位変化は垂直信号線１９におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
【００４６】
タイミングｔ５では、サンプリング信号（Ｓ／Ｈ容量入力トランジスタ２６のゲートに入力される信号）がＬｏｗとなり、画素信号がＳ／Ｈ容量２７に蓄積される。以上の動作により、１行分の画素信号がＳ／Ｈ回路６に保持されることになる。また、このタイミングｔ５では、アドレスデコーダ３１から第２の行に対応する行選択用論理回路３２に対しＨｉｇｈ信号が入力され、同時にライトイネーブル信号ＷＥが行選択用論理回路３２に入力され、第２の行が選択状態となる。このとき、画素制御用信号ＲＳＴ＿ｓ、ＳＥＬ＿ｓがＨｉｇｈであることから、第２の行の画素セル２におけるリセットトランジスタ１４と行選択トランジスタ１６はオン状態となる。つまり、このタイミングｔ５では、行選択回路３により、第１の行の画素セル２と第２の行の画素セル２とが同時に選択される。
【００４７】
タイミングｔ６では、アドレスデコーダ３１から第１の行に対応する行選択用論理回路３２に対してＨｉｇｈ信号が入力され、さらに選択解除パルスＬＶＳＷが行選択用論理回路３２に入力されることにより、フリップフロップ３３がリセットされ、その結果、第１の行の画素セル２におけるリセットトランジスタ１４と行選択トランジスタ１６がオフ状態となる。引き続き、このタイミングｔ６では、第２の行の画素セル２からの読み出し動作が開始される。第２の行の画素セル２からの読み出し方法は、第１の行の画素セル２からの読み出し方法で説明したタイミングｔ１からｔ５と同様である。
【００４８】
以上の動作のポイントは次のようになる。つまり、本実施の形態における固体撮像装置の駆動方法は、受光量に応じた信号を出力する画素セル２が２次元状に配列されて構成された撮像部１を備える固体撮像装置の駆動方法であって、画素セル２を行単位で選択する行選択ステップと、行選択ステップで選択された画素セル２から出力される信号を、画素セル２の列ごとに、垂直信号線１９を介して読み出す読み出しステップとを含み、読み出しステップでは、信号を読み出すときに、画素セル２の列ごとに、垂直信号線１９を介して、行選択ステップで選択された画素セル２に電流を供給し、行選択ステップでは、一行分の画素セル２からの信号の読み出し期間において、第１の行の画素セル２を選択することと、第１の行の画素セル２および第２の行の画素セル２を同時に選択することとを切り替えることを特徴とする。
【００４９】
つまり、本実施の形態の固体撮像装置では、行選択回路３により、第１の行の画素セル２だけを選択する状態から、次に読み出す対象となる第２の行の画素セル２だけを選択する状態に切り替えるときに、第１の行の画素セル２および第２の行の画素セル２を同時に選択する状態（タイミングｔ５）を介して切り替えられる。
【００５０】
ここで、画素電流源回路４から供給される電流Ｉの流れを考える。タイミングｔ１からｔ４では、第１の行だけが選択されているので、電流Ｉは、第１の行の画素セル２を介して画素電源用配線１７に流れる。タイミングｔ５では、第１の行と第２の行とが同時に選択されるので、電流Ｉは、第１の行と第２の行に分割して画素電源用配線１７に流れる。タイミングｔ６では、第２の行だけが選択されるので、電流Ｉは、第２の行の画素セル２を介して画素電源用配線１７に流れる。そして、この動作の間、画素電源用配線１７に流れる電流は、電流源トランジスタ２０と、そのゲートに印加された電流源バイアス電位２１とにより決定される電流Ｉでほぼ一定となる。これは電流変動による画素電源用配線１７の電位分布変動が発生しないことを意味する。つまり、本実施の形態の固体撮像装置によれば、画素セル２の行の切り替えにおいては、いずれの行も選択しない状態が発生しないで、かつ、垂直信号線１９に一定の電流が流れるように制御されるので、従来の固体撮像装置のような電流変動による画素電源用配線１７の電位分布の変動が回避される。
【００５１】
次に、カラムＡＤＣ４４におけるＡＤ変換動作について図６のタイミングチャートを参照して説明する。なお、行ｎのＡＤ変換は行ｎ＋１の画素信号を読み出している期間に重ねて実行される。まずタイミングｔａで、画素信号がカラムＡＤＣ４４に入力され、ランプ波形は画素信号の最小値に、カウンタ５０は０に設定（初期化）される。また、ランプ波形は画素信号より低いレベルなのでコンパレータ４７の出力信号（ラッチ信号）はＨｉｇｈである。次にタイミングｔｂで、ランプ波形のレベルは上昇し始める。上昇の傾きはタイミングｔｄで画素信号の最大値に達するように設定されている。カウンタ５０もランプ波形の上昇に同期させてカウントアップする。タイミングｔｃでは、ランプ波形が画素信号より大きくなるので、コンパレータ４７の出力信号（ラッチ信号）がＬｏｗレベルに切り替わり、そのときのカウンタ５０のカウンタ値がラッチ４９に書き込まれる。先に述べたように、ランプ波形の上昇とカウントアップとは同期しているので、ラッチ４９に書き込まれたデジタル値は画素信号に対応した値になっている。以上の動作は各列で並列に行われており、１行分のアナログ信号である画素信号が並列にＡＤ変換され、各列のラッチ４９に保持される。
【００５２】
このようにして、画素セル２からＳ／Ｈ回路６への読み出し動作とＡＤ変換動作とを行単位で繰り返すことにより画素セル２全体のデジタル信号を読み出すことができる。
【００５３】
以上のように、本実施の形態では、画素信号を読み出す画素セル２の行の切り替え時に、少なくとも一行分の画素セル２が選択されて画素電流源回路４からの一定電流が流れる状態が維持されるので、画素信号を読み出すタイミングと読み出さないタイミングとが発生する従来の固体撮像装置とは異なり、画素電源用配線１７において電位分布の変動が発生しないため、高速撮影に適した固体撮像装置を実現できる。
【００５４】
なお、本実施の形態では、各列にＡＤＣを設けているが、Ｓ／Ｈ容量２７の信号を順次アナログ信号として読み出し、列数より少ない個数のＡＤＣに供給してＡＤ変換を行ってもよい。
【００５５】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
【００５６】
図７は、本発明の実施の形態２における固体撮像装置の全体構成を示す図である。この固体撮像装置は、高速撮影に好適な固体撮像装置であり、半導体基板上に形成された撮像部１ａ、行選択回路３ａ、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６およびカラムＡＤＣ４４から構成される。なお、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６を、合わせて列回路７と称する。
【００５７】
撮像部１ａは、光電変換によって受光量に応じた信号を出力する画素セル１０２が２次元上に配置されて構成された撮像領域である。本実施の形態では、１つの画素セル１０２は２つの画素（つまり、２つのＰＤ）を有する。ここでは６×４の２次元状に配列された２４個の画素の例（画素セル１０２としては３×２個）が示されているが、実際の総画素数（つまり、総ＰＤ数）は１千万個以上である。
【００５８】
行選択回路３ａは、撮像部１ａの画素セル１０２を行単位で選択する回路であり、１行毎に電荷転送信号ＴＲＡＮ用の１本の制御線、横２行毎に行選択信号ＳＥＬ用および画素リセット信号ＲＳＴ用の２本の制御線を備え、撮像部１ａの各画素セル１０２に対して、行単位でリセット（初期化）、リード（読み出し）、およびラインセレクト（行選択）を制御する。この行選択回路３ａは、一行分の画素セル１０２からの信号の読み出し期間において、第１の行の画素セル１０２を選択することと、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択することとを切り替えることを特徴とする。より具体的には、この行選択回路３ａは、第１の行の画素セル１０２だけを選択する状態から、次に読み出す対象となる第２の行の画素セル１０２だけを選択する状態に切り替えるときに、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択する状態を介して切り替える。
【００５９】
画素電流源回路４は、列方向に基本単位がアレイ状にならび画素セル１０２からの信号を垂直信号線１９に供給するための電流を生成する。つまり、この画素電流源回路４は、画素セル１０２から信号が読み出されるときに、画素セル１０２の列ごとに、垂直信号線１９を介して、行選択回路３ａで選択された画素セル１０２に電流を供給する。
【００６０】
クランプ回路５は、列方向に基本単位がアレイ状にならび、垂直信号線１９からの行単位の出力に対して、相間２重サンプリングにより、画素セル１０２で発生する固定パターンノイズ成分を除去する。
【００６１】
Ｓ／Ｈ回路６は、列方向に基本単位がアレイ状にならび、クランプ回路５からの行単位の出力を保持する。
【００６２】
カラムＡＤＣ４４は、列方向に基本単位がアレイ状にならび、Ｓ／Ｈ回路６に保持された行単位のアナログ信号である画素信号をデジタル信号に変換するＡＤ変換器である。
【００６３】
図８は、図７における画素セル１０２および列回路７の詳細を示す回路図である。画素セル１０２は、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを垂直信号線１９に出力することを特徴とし、入射した光を光電変換し電荷を出力する（つまり、光を電気信号に変換する）２つのフォトダイオード（ＰＤ）ＰＤ１１ａおよび１１ｂと、ＰＤ１１ａおよび１１ｂにより発生した電荷を蓄積し、蓄積した電荷を電圧信号として出力するフローティングディフュージョン（ＦＤ）ＦＤ１３と、画素リセット信号ＲＳＴ［ｎ−ｍ］等を受けたときにＦＤ１３の示す電圧が初期電圧（ここでは、画素電源用配線１７を介して接続された電圧ＶＤＤ）になるようにリセットするリセットトランジスタ１４と、画素転送信号ＴＲＡＮ［ｎ］及びＴＲＡＮ［ｍ］を受けたときにそれぞれＰＤ１１ａおよび１１ｂにより出力される電荷をＦＤ１３に転送する２つの転送トランジスタ１２ａおよび１２ｂと、ＦＤ１３の示す電圧に追従して変化する電圧を出力する増幅トランジスタ１５と、行選択回路３ａから行選択信号ＳＥＬ［ｎ−ｍ］を受けたときに増幅トランジスタ１５の出力を垂直信号線１９に接続する行選択トランジスタ１６とを含む。
【００６４】
ここで、１つの画素セル１０２は、２つのＰＤ１１ａおよび１１ｂ、それぞれに対応する２つの転送トランジスタ１２ａおよび１２ｂを備え、２つの画素として機能する。２つの画素（つまり、ＰＤ）が読み出し用の３つのトランジスタ（リセットトランジスタ１４、増幅トランジスタ１５および行選択トランジスタ１６）を共有する構成であり、フォトダイオード（ＰＤ１１ａおよび１１ｂ）の面積を大きくして感度が高くなるという特徴がある。
【００６５】
なお、行選択トランジスタ１６は、ＰＤ１１ａまたは１１ｂで変換された電気信号を垂直信号線１９に出力するオン動作と、その電気信号を垂直信号線１９に出力しないオフ動作とを選択的に行うスイッチとして機能する。また、行選択回路３ａは、行選択トランジスタ１６のオン動作およびオフ動作を制御することにより、撮像部１ａにおける第１の行の画素セル１０２を選択することと、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択することとを切り替える機能を有する。
【００６６】
また、画素電流源回路４、クランプ回路５およびＳ／Ｈ回路６から構成される列回路７の機能は、画素セル１０２から出力されるリセット電圧とリード電圧との差分を示す画素信号を保持し、カラムＡＤＣ４４に出力することである。つまり、列回路７は、行選択回路３ａで選択された画素セル１０２から出力される信号を、画素セル１０２の列ごとに、垂直信号線１９を介して読み出す回路として機能する。なお、各回路の詳細は実施の形態１と同じである。
【００６７】
次に、以上のように構成された本実施の形態における固体撮像装置の画素信号読み出し動作を説明する。読み出し動作は、画素セル１０２からＳ／Ｈ回路６までの読み出し動作とＳ／Ｈ回路６に保持された信号をカラムＡＤＣ４４でＡＤ変換する動作からなる。
【００６８】
図９は、画素セル１０２からＳ／Ｈ回路６までの読み出し動作における画素セル１０２および列回路７に供給される各制御信号のタイミング（つまり、本実施の形態の固体撮像装置の駆動方法）を示す図である。ここでは、４行分の画素（ＰＤ）に対応する第１の行１から第４の行の画素（つまり、２行分の画素セル１０２）からの読み出し分についてのタイミングが示されている。
【００６９】
タイミングｔ１〜ｔ５の期間では、第１の行の画素信号（第１の画素セル１０２内の第１のＰＤ１１ａに対応した画素信号）の読み出しが行われる。タイミングｔ１においては、転送トランジスタ１２ａおよび１２ｂがオフでリセットトランジスタ１４はオンであり、ＦＤ１３の電位ＶｆｄはＦＤリセット電位Ｖｆｄｒｓｔ（＝ＶＤＤ）に初期化される。
【００７０】
タイミングｔ２では、転送トランジスタ１２ａおよび１２ｂ、リセットトランジスタ１４がオフなので、ＦＤ１３のリセット状態は保持される。このとき、行選択トランジスタ１６はオンのため、増幅トランジスタ１５のしきい電圧をＶｔｈとすると、Ｖｆｄｒｓｔ−Ｖｔｈの電位がリセット電圧として垂直信号線１９に出力される（正確にはＶｆｄｒｓｔ−Ｖｔｈ−αであるが、ここではαは省略）。さらに、このリセット電圧Ｖｆｄｒｓｔ−Ｖｔｈはクランプ容量２３の一方の端子に出力される。一方、クランプ信号（クランプトランジスタ２４のゲート信号）はＨｉｇｈであり、クランプ容量２３の他方の端子はクランプ電位ＶＣＬに設定される。
【００７１】
タイミングｔ３では、転送トランジスタ１２ａがオンとなるため、ＰＤ１１ａに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３の電位Ｖｆｄはこの信号電荷量に応じた電圧Ｖｆｄｓｉｇａだけ低下し、Ｖｆｄｒｓｔ−Ｖｆｄｓｉｇａとなる。
【００７２】
タイミングｔ４では、転送トランジスタ１２ａがオフで行選択トランジスタ１６がオンであり、Ｖｆｄｒｓｔ−β×Ｖｆｄｓｉｇａ−Ｖｔｈの電位がリード電圧として垂直信号線１９に出力される。これによりクランプ容量２３の入力はβ×Ｖｆｄｓｉｇａだけ変化する。さらに、クランプトランジスタ２４はオフ、Ｓ／Ｈ容量入力トランジスタ２６はオンなので、クランプ容量２３（容量値：Ｃｃｌ）の他方の端子の電位、すなわちＳ／Ｈ容量２７（容量値：Ｃｓｈ）の電位はβ×Ｖｆｄｓｉｇａ×Ｃｃｌ／（Ｃｃｌ＋Ｃｓｈ）だけ変化する。この電位変化は垂直信号線１９におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
【００７３】
タイミングｔ５では、サンプリング信号（Ｓ／Ｈ容量入力トランジスタ２６のゲートに入力される信号）がＬｏｗとなり、画素信号がＳ／Ｈ容量２７に蓄積される。以上の動作により、第１の行の１行分の画素信号がＳ／Ｈ回路６に保持されることになる。
【００７４】
続いて、タイミングｔ６〜ｔ１０の期間では、第２の行の画素信号（第１の画素セル１０２内の第２のＰＤ１１ｂに対応した画素信号）の読み出しが行われる。タイミングｔ６においては、転送トランジスタ１２ａおよび１２ｂがオフでリセットトランジスタ１４はオンであり、ＦＤ１３の電位ＶｆｄはＦＤリセット電位Ｖｆｄｒｓｔ（＝ＶＤＤ）に初期化される。
【００７５】
タイミングｔ７では、転送トランジスタ１２ａおよび１２ｂ、リセットトランジスタ１４がオフなので、ＦＤ１３のリセット状態は保持される。このとき、行選択トランジスタ１６はオンのため、増幅トランジスタ１５のしきい電圧をＶｔｈとすると、Ｖｆｄｒｓｔ−Ｖｔｈの電位がリセット電圧として垂直信号線１９に出力される（正確にはＶｆｄｒｓｔ−Ｖｔｈ−αであるが、ここではαは省略）。さらに、このリセット電圧Ｖｆｄｒｓｔ−Ｖｔｈはクランプ容量２３の一方の端子に出力される。一方、クランプ信号（クランプトランジスタ２４のゲート信号）はＨｉｇｈであり、クランプ容量２３の他方の端子はクランプ電位ＶＣＬに設定される。
【００７６】
タイミングｔ８では、転送トランジスタ１２ｂがオンとなるため、ＰＤ１１ｂに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３の電位Ｖｆｄはこの信号電荷量に応じた電圧Ｖｆｄｓｉｇｂだけ低下し、Ｖｆｄｒｓｔ−Ｖｆｄｓｉｇｂとなる。
【００７７】
タイミングｔ９では、転送トランジスタ１２ｂがオフで行選択トランジスタ１６がオンであり、Ｖｆｄｒｓｔ−β×Ｖｆｄｓｉｇｂ−Ｖｔｈの電位がリード電圧として垂直信号線１９に出力される。これによりクランプ容量２３の入力はβ×Ｖｆｄｓｉｇｂだけ変化する。さらに、クランプトランジスタ２４はオフ、Ｓ／Ｈ容量入力トランジスタ２６はオンなので、クランプ容量２３（容量値：Ｃｃｌ）の他方の端子の電位、すなわちＳ／Ｈ容量２７（容量値：Ｃｓｈ）の電位はβ×Ｖｆｄｓｉｇｂ×Ｃｃｌ／（Ｃｃｌ＋Ｃｓｈ）だけ変化する。この電位変化は垂直信号線１９におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
【００７８】
タイミングｔ１０では、サンプリング信号（Ｓ／Ｈ容量入力トランジスタ２６のゲートに入力される信号）がＬｏｗとなり、画素信号がＳ／Ｈ容量２７に蓄積される。以上の動作により、第２の行の１行分の画素信号がＳ／Ｈ回路６に保持されることになる。また、タイミングｔ１０では、アドレスデコーダ３１から行選択用論理回路３２の第３の行−第４の行（つまり、第２の行）に対しＨｉｇｈ信号が入力され、同時にライトイネーブル信号ＷＥが行選択用論理回路３２に入力され、第３の行−第４の行の画素（つまり、第２の行の画素セル１０２）が選択状態となる。このとき、画素制御用信号ＲＳＴ＿ｓ、ＳＥＬ＿ｓがＨｉｇｈであることから、第３の行−第４の行のリセットトランジスタ１４と行選択トランジスタ１６はオン状態となる。つまり、このタイミングｔ１０では、行選択回路３ａにより、第１の行〜第４の行の画素信号、つまり、２行分の画素セル１０２が同時に選択される。
【００７９】
タイミングｔ１１では、アドレスデコーダ３１から行選択用論理回路３２の第１の行−第２の行に対してＨｉｇｈ信号が入力され、さらに選択解除パルスＬＶＳＷが行選択用論理回路３２に入力されることにより、第１の行−第２の行のフリップフロップがリセットされ、その結果、第１の行−第２の行の画素（つまり、第１の行の画素セル１０２）に対応するリセットトランジスタ１４と行選択トランジスタ１６がオフ状態となる。引き続き、このタイミングｔ１１では第３の行の読み出し動作（第２の画素セル１０２内の第１のＰＤ１１ａに対応した画素信号の読み出し動作）が開始される。この第３の行の画素セル１０２からの読み出し方法は、第１の行、第２の行で説明したタイミングｔ１からｔ１０と同様である。
【００８０】
このように、本実施の形態の固体撮像装置では、行選択回路３ａにより、第１の行の画素セル１０２（第１の行および第２の行の画素）だけを選択する状態から、次に読み出す対象となる第２の行の画素セル１０２（第３の行および第４の行の画素）だけを選択する状態に切り替えるときに、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択する状態（タイミングｔ１０）を介して切り替えられる。
【００８１】
ここで、画素電流源回路４から供給される電流Ｉの流れを考える。タイミングｔ１からｔ９では、第１の行および第２の行の画素が選択されているので、電流Ｉは、第１の行と第２の行に相当する１つの画素セル１０２を介して画素電源用配線１７に流れる。タイミングｔ１０では、第１の行、第２の行、第３の行および第４の行の画素が選択されるので、電流Ｉは、第１の行と第２の行の画素に相当する画素セル１０２と第３の行と第４の行の画素に相当する画素セル１０２に分割して画素電源用配線１７に流れる。タイミングｔ１１では、第３の行および第４の行の画素が選択されるので、電流Ｉは、第３の行と第４の行に相当する１つの画素セル１０２を介して画素電源用配線１７に流れる。そして、この動作の間、画素電源用配線１７に流れる電流は電流源トランジスタ２０と、そのゲートに印加された電流源バイアス電位２１により決定される電流Ｉでほぼ一定となる。これは電流変動による画素電源用配線１７の電位分布変動が発生しないことを意味する。
【００８２】
以上のように、本実施の形態では、画素信号を読み出す画素セル１０２の行の切り替え時に、少なくとも一行分の画素セル１０２が選択されて画素電流源回路４からの一定電流が流れる状態が維持されるので、画素信号を読み出すタイミングと読み出さないタイミングとが発生する従来の固体撮像装置とは異なり、画素電源用配線１７において電位分布の変動が発生しないため、高速撮影に適した固体撮像装置、かつ、フォトダイオードの面積が大きいことにより、高感度な固体撮像装置を実現できる。
【００８３】
なお、本実施の形態では、２個の画素（つまり、２個のＰＤ）で１個の行選択トランジスタ１６を共有する構成を示したが、３個以上の画素（つまり、３個のＰＤ）で１個の行選択トランジスタ１６を共有するようにしてもよい。
【００８４】
また、本実施の形態では、各列にＡＤＣを設けているが、Ｓ／Ｈ容量２７の信号を順次アナログ信号として読み出し、列数より少ない個数のＡＤＣに供給してＡＤ変換を行ってもよい。
【００８５】
（実施の形態３）
次に、本発明の実施の形態３について説明する。
【００８６】
図１０は、本発明の実施の形態３における固体撮像装置の全体構成を示す図である。この固体撮像装置は、高速撮影に好適な固体撮像装置であり、半導体基板上に形成された撮像部１ａ、行選択回路３ｂ、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６およびカラムＡＤＣ４４から構成される。なお、画素電流源回路４、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６を、合わせて列回路７と称する。
【００８７】
撮像部１ａは、光電変換によって受光量に応じた信号を出力する画素セル１０２が２次元上に配置されて構成された撮像領域である。本実施の形態では、１つの画素セル１０２は２つの画素（つまり、２つのＰＤ）を有する。ここでは６×４の２次元状に配列された２４画素の例（画素セル１０２としては３×２個）が示されているが、実際の総画素数（つまり、総ＰＤ数）は１千万個以上である。
【００８８】
行選択回路３ｂは、撮像部１ａの画素セル１０２を行単位で選択する回路であり、１行毎に電荷転送信号ＴＲＡＮ用の１本の制御線、横２行毎に行選択信号ＳＥＬ用および画素リセット信号ＲＳＴ用の２本の制御線を備え、撮像部１ａの各画素セル１０２に対して、行単位でリセット（初期化）、リード（読み出し）、およびラインセレクト（行選択）を制御する。この行選択回路３ｂは、一行分の画素セル１０２からの信号の読み出し期間において、第１の行の画素セル１０２を選択することと、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択することとを切り替えることを特徴とする。より具体的には、この行選択回路３ｂは、第１の行の画素セル１０２だけを選択する状態から、次に読み出す対象となる第２の行の画素セル１０２だけを選択する状態に切り替えるときに、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択する状態を介して切り替える。
【００８９】
画素電流源回路４は、列方向に基本単位がアレイ状にならび画素セル１０２からの信号を垂直信号線１９に供給するための電流を生成する。つまり、この画素電流源回路４は、画素セル１０２から信号が読み出されるときに、画素セル１０２の列ごとに、垂直信号線１９を介して、行選択回路３ｂで選択された画素セル１０２に電流を供給する。
【００９０】
クランプ回路５は、列方向に基本単位がアレイ状にならび、相間２重サンプリングにより、垂直信号線１９からの行単位の出力から画素セル１０２で発生する固定パターンノイズ成分を除去する。
【００９１】
Ｓ／Ｈ回路６は、列方向に基本単位がアレイ状にならび、クランプ回路５からの行単位の出力を保持する。
【００９２】
カラムＡＤＣ４４は、列方向に基本単位がアレイ状にならび、Ｓ／Ｈ回路６に保持された行単位のアナログ信号である画素信号をデジタル信号に変換するＡＤ変換器である。
【００９３】
図１１は、画素セル１０２および列回路７の詳細を示す回路図である。画素セル１０２、画素電流源回路４、クランプ回路５、Ｓ／Ｈ回路６の機能は、画素セル１０２から出力されるリセット電圧とリード電圧との差分を示す画素信号を保持し、カラムＡＤＣ４４に出力することである。各回路の詳細は実施の形態２と同じである。
【００９４】
図１２は、図１０における行選択回路３ｂの詳細を示す回路図である。行選択回路３ｂは、アドレス選択回路３５と行毎に設けられた行選択用論理回路３２ａとから構成される。アドレス選択回路３５は、２つのラッチ回路３６ａおよび３６ｂと、２つのＡＮＤゲート３４ｆおよび３４ｇとから構成される。各行選択用論理回路３２ａは、３つのＡＮＤゲート３４ｂ〜３４ｄから構成される。
【００９５】
アドレス選択回路３５には、同時にＨｉｇｈ信号になることがない２相のクロック信号Ｖ１およびＶ２と、同時にＨｉｇｈ信号となる期間が存在する２相クロックＡＤ１およびＡＤ２が供給される。また、クロック信号Ｖ１およびＡＤ１は同位相となるクロックである。選択解除信号Ｒｅｓｅｔが入力されると、行選択用論理回路３２ａに対応して設けられた複数のラッチ回路３６ａおよび３６ｂが初期化され、どの行も選択されていない状態となる。また、シフト信号ＳＦＴＩＮとしてＨｉｇｈ信号が設定された状態で、クロック信号Ｖ１として１パルスが入力されると、ラッチ回路３６ａはＨｉｇｈに設定され、第１の行が選択状態となる。選択状態の行が１行でよい場合は、以降はシフト信号ＳＦＴＩＮとしてＬｏｗに設定される。このときに、クロック信号ＡＤ１がクロック信号Ｖ１と同相であるため、アドレス選択回路３５から、第１の行に対応した行選択用論理回路３２ａにＨｉｇｈ信号が入力される。
【００９６】
次に、選択行設定完了後に画素制御用信号（パルス）ＳＥＬ＿ｓ、ＴＲＡＮ＿ｓおよびＲＳＴ＿ｓが行選択用論理回路３２ａに入力され、選択された行の画素セル１０２に対して、それぞれのパルスに対応した制御信号（画素リセット信号ＲＳＴ［ｎ］、電荷転送信号ＴＲＡＮ［ｎ］および行選択信号ＳＥＬ［ｎ］）が供給され、画素セル１０２が駆動される。このような画素セル１０２の駆動が完了したら、次に、クロック信号Ｖ２として１パルスがアドレス選択回路３５に入力されることにより、第２の行に対応したラッチ回路３６ｂはＨｉｇｈに設定され、第２の行が選択状態となる。このときに、クロック信号ＡＤ２がクロック信号Ｖ２と同相であるため、第２の行に対応した行選択用論理回路３２ａにＨｉｇｈ信号が入力される。次に読み出しが終了した第１の行に対応したクロック信号ＡＤ１信号がＬｏｗに設定されることにより、第１の行の選択状態は解除される。さらにクロック信号Ｖ１として１パルスがアドレス選択回路３５に入力されることにより、第１の行に対応したラッチ回路３６ａはＬｏｗに設定され、第３の行に対応したラッチ回路（図示されず）がＨｉｇｈに設定される。このような動作により、撮像部１ａを構成する画素セル１０２の全行が順次選択される。
【００９７】
次に、以上のように構成された本実施の形態における固体撮像装置の画素信号読み出し動作を説明する。読み出し動作は画素セル１０２からＳ／Ｈ回路６までの読み出し動作とＳ／Ｈ回路６に保持された信号をカラムＡＤＣ４４でＡＤ変換する動作とからなる。
【００９８】
図１３は、画素セル１０２からＳ／Ｈ回路６までの読み出し動作における画素セル１０２および列回路７に供給される各制御信号のタイミング（つまり、本実施の形態の固体撮像装置の駆動方法）を示す図である。ここでは、４行分の画素（ＰＤ）に対応する第１の行から第４の行の画素（つまり、２行分の画素セル１０２）からの読み出し分についてのタイミングが示されている。読み出し動作の要領は実施の形態２と同様である。
【００９９】
タイミングｔ１〜ｔ５の期間では、第１の行の画素信号（第１の画素セル１０２内の第１のＰＤ１１ａに対応した画素信号）の読み出しが行われる。タイミングｔ１では、クロック信号Ｖ１およびＡＤ１がＨｉｇｈに設定され、アドレス選択回路３５から、第１の行−第２の行に対応する行選択用論理回路３２ａにＨｉｇｈ信号が入力される。これにより、第１の行−第２の行に対し、画素トランジスタの駆動が可能となる。次に、転送トランジスタ１２ａおよび１２ｂがオフでリセットトランジスタ１４はオンであり、ＦＤ１３の電位（以下ではＶｆｄ）はＦＤリセット電位Ｖｆｄｒｓｔ（＝ＶＤＤ）に初期化される。タイミングｔ２〜ｔ９の間で、クロック信号Ｖ１はＬｏｗに設定される。
【０１００】
タイミングｔ２では、転送トランジスタ１２ａおよび１２ｂ、リセットトランジスタ１４がオフなので、ＦＤ１３のリセット状態は保持される。このとき、行選択トランジスタ１６はオンのため、増幅トランジスタ１５のしきい電圧をＶｔｈとすると、Ｖｆｄｒｓｔ−Ｖｔｈの電位がリセット電圧として垂直信号線１９に出力される（正確にはＶｆｄｒｓｔ−Ｖｔｈ−αであるが、ここではαは省略）。さらに、このリセット電圧Ｖｆｄｒｓｔ−Ｖｔｈはクランプ容量２３の一方の端子に出力する。一方、クランプ信号（クランプトランジスタ２４のゲート信号）はＨｉｇｈであり、クランプ容量２３の他方の端子はクランプ電位ＶＣＬに設定される。
【０１０１】
タイミングｔ３では、転送トランジスタ１２ａがオンとなるため、ＰＤ１１ａに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３の電位Ｖｆｄはこの信号電荷量に応じた電圧Ｖｆｄｓｉｇａだけ低下し、Ｖｆｄｒｓｔ−Ｖｆｄｓｉｇａとなる。
【０１０２】
タイミングｔ４では、転送トランジスタ１２ａがオフで行選択トランジスタ１６がオンであり、Ｖｆｄｒｓｔ−β×Ｖｆｄｓｉｇａ−Ｖｔｈの電位がリード電圧として垂直信号線１９に出力される。これによりクランプ容量２３の入力はβ×Ｖｆｄｓｉｇａだけ変化する。さらに、クランプトランジスタ２４はオフ、Ｓ／Ｈ容量入力トランジスタ２６はオンなので、クランプ容量２３（容量値：Ｃｃｌ）の他方の端子の電位、すなわちＳ／Ｈ容量２７（容量値：Ｃｓｈ）の電位はβ×Ｖｆｄｓｉｇａ×Ｃｃｌ／（Ｃｃｌ＋Ｃｓｈ）だけ変化する。この電位変化は垂直信号線１９におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
【０１０３】
タイミングｔ５では、サンプリング信号（Ｓ／Ｈ容量入力トランジスタ２６のゲートに入力される信号）がＬｏｗとなり、画素信号がＳ／Ｈ容量２７に蓄積される。以上の動作により、第１の行の１行分の画素信号がＳ／Ｈ回路６に保持されることになる。
【０１０４】
続いて、タイミングｔ６〜ｔ１０の期間では、第２の行の画素信号（第１の画素セル１０２内の第２のＰＤ１１ｂに対応した画素信号）の読み出しが行われる。タイミングｔ６においては、転送トランジスタ１２ａおよび１２ｂがオフでリセットトランジスタ１４はオンであり、ＦＤ１３の電位ＶｆｄはＦＤリセット電位Ｖｆｄｒｓｔ（＝ＶＤＤ）に初期化される。
【０１０５】
タイミングｔ７では、転送トランジスタ１２ａおよび１２ｂ、リセットトランジスタ１４がオフなので、ＦＤ１３のリセット状態は保持される。このとき、行選択トランジスタ１６はオンのため、増幅トランジスタ１５のしきい電圧をＶｔｈとすると、Ｖｆｄｒｓｔ−Ｖｔｈの電位がリセット電圧として垂直信号線１９に出力される（正確にはＶｆｄｒｓｔ−Ｖｔｈ−αであるが、ここではαは省略）。さらに、このリセット電圧Ｖｆｄｒｓｔ−Ｖｔｈはクランプ容量の一方の端子に出力される。一方、クランプ信号（クランプトランジスタ２４のゲート信号）はＨｉｇｈであり、クランプ容量２３の他方の端子はクランプ電位ＶＣＬに設定される。
【０１０６】
タイミングｔ８では、転送トランジスタ１２ｂがオンとなるため、ＰＤ１１ｂに蓄積された電荷がＦＤ１３に転送され、ＦＤ１３の電位Ｖｆｄはこの信号電荷量に応じた電圧Ｖｆｄｓｉｇｂだけ低下し、Ｖｆｄｒｓｔ−Ｖｆｄｓｉｇｂとなる。
【０１０７】
タイミングｔ９では、転送トランジスタ１２ｂがオフで行選択トランジスタ１６がオンであり、Ｖｆｄｒｓｔ−β×Ｖｆｄｓｉｇｂ−Ｖｔｈの電位がリード電圧として垂直信号線１９に出力される。これによりクランプ容量２３の入力はβ×Ｖｆｄｓｉｇｂだけ変化する。さらに、クランプトランジスタ２４はオフ、Ｓ／Ｈ容量入力トランジスタ２６はオンなので、クランプ容量２３（容量値：Ｃｃｌ）の他方の端子の電位、すなわちＳ／Ｈ容量２７（容量値：Ｃｓｈ）の電位はβ×Ｖｆｄｓｉｇｂ×Ｃｃｌ／（Ｃｃｌ＋Ｃｓｈ）だけ変化する。この電位変化は垂直信号線１９におけるリセット電圧とリード電圧の差分に対応した電圧、すなわち画素信号である。
【０１０８】
タイミングｔ１０では、サンプリング信号（Ｓ／Ｈ容量入力トランジスタ２６のゲートに入力される信号）がＬｏｗとなり、画素信号がＳ／Ｈ容量２７に蓄積される。以上の動作により、第２の行の１行分の画素信号がＳ／Ｈ回路６に保持されることになる。また、タイミングｔ１０で、クロック信号Ｖ２およびＡＤ２がＨｉｇｈに設定され、第３の行−第４の行に対応したラッチ回路３６ｂが選択状態となり、アドレス選択回路３５から、第３の行３−第４の行（つまり、第２の行）に対応した行選択用論理回路３２ａにＨｉｇｈ信号が入力される。このとき、画素制御用信号ＲＳＴ＿ｓ、ＳＥＬ＿ｓはＨｉｇｈに設定されていることにより、第３の行−第４の行の画素（つまり、第２の行の画素セル１０２）に対応するリセットトランジスタ１４と行選択トランジスタ１６がオン状態となる。つまり、このタイミングｔ１０では、行選択回路３ｂにより、第１の行〜第４の行の画素信号、つまり、２行分の画素セル１０２が同時に選択される。
【０１０９】
タイミングｔ１１では、クロック信号ＡＤ１がＬｏｗに設定され、アドレス選択回路３５から、第１の行−第２の行に対応した行選択用論理回路３２ａにＬｏｗ信号が入力され、第１の行−第２の行の選択状態が解除される。このとき、第１の行−第２の行の画素（つまり、第１の行の画素セル１０２）に対応したリセットトランジスタ１４、行選択トランジスタ１６はオフ状態となる。引き続き、タイミングｔ１１では第３の行の読み出し動作（第２の画素セル１０２内の第１のＰＤ１１ａに対応した画素信号の読み出し動作）が開始される。この第３の行の画素セル１０２からの読み出し方法は、第１の行、第２の行で説明したタイミングｔ１からｔ１０と同様である。
【０１１０】
このように、本実施の形態の固体撮像装置では、行選択回路３ｂにより、第１の行の画素セル１０２（第１の行および第２の行の画素）だけを選択する状態から、次に読み出す対象となる第２の行の画素セル１０２（第３の行および第４の行の画素）だけを選択する状態に切り替えるときに、第１の行の画素セル１０２および第２の行の画素セル１０２を同時に選択する状態（タイミングｔ１０）を介して切り替えられる。
【０１１１】
ここで、画素電流源回路４から供給される電流Ｉの流れを考える。タイミングｔ１からｔ９では、第１の行および第２の行の画素が選択されているので、電流Ｉは、第１の行と第２の行の画素に相当する１つの画素セル１０２を介して画素電源用配線１７に流れる。タイミングｔ１０では、第１の行、第２の行、第３の行および第４の行の画素が選択されるので、電流Ｉは、第１の行と第２の行の画素に相当する画素セル１０２と第３の行と第４の行の画素に相当する画素セル１０２に分割して画素電源用配線１７に流れる。タイミングｔ１１では、第３の行および第４の行の画素が選択されるので、電流Ｉは、第３の行３と第４の行の画素に相当する１つの画素セル１０２を介して画素電源用配線１７に流れる。すなわち、この動作の間、画素電源用配線１７に流れる電流は、電流源トランジスタ２０と、そのゲートに印加された電流源バイアス電位２１により決定される電流Ｉでほぼ一定となる。これは電流変動による画素電源用配線１７の電位分布変動が発生しないことを意味する。
【０１１２】
以上のように、本実施の形態では、画素信号を読み出す画素セル１０２の行の切り替え時に、少なくとも一行分の画素セル１０２が選択されて画素電流源回路４からの一定電流が流れる状態が維持されるので、画素信号を読み出すタイミングと読み出さないタイミングとが発生する従来の固体撮像装置とは異なり、画素電源用配線１７において電位分布の変動が発生しないため、高速撮影に適した固体撮像装置であって、かつ、フォトダイオードの面積が大きいことにより、高感度な固体撮像装置を実現できる。
【０１１３】
以上、本発明に係る固体撮像装置およびその駆動方法について、実施の形態１〜３に基づいて説明したが、本発明はこれらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態の構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。
【０１１４】
また、本実施の形態では、２個の画素（つまり、２個のＰＤ）で１個の行選択トランジスタ（つまり、画素セル）を共有する構成を示したが、３個以上の画素（つまり、３個以上のＰＤ）で１個の行選択トランジスタ（つまり、画素セル）を共有するようにしてもよい。つまり、本発明に係る固体撮像装置は、１個の画素セルに１個の画素（つまり、１個のＰＤ）が配置される１画素１セル、あるいは、１個の画素セルに２個の画素（つまり、２個のＰＤ）が配置される２画素１セルの構造だけに限られず、１個の画素セルに４個の画素（つまり、４個のＰＤ）が配置される４画素１セル等の多画素１セルの構造を備えてもよい。
【０１１５】
また、本実施の形態では、各列にＡＤＣを設けているが、Ｓ／Ｈ容量２７の信号を順次アナログ信号として読み出し、列数より少ない個数のＡＤＣに供給してＡＤ変換を行ってもよい。
【０１１６】
また、本発明は、画素信号を読み出す画素セルの行の切り替え時に少なくとも一行分の画素セルを選択した状態で垂直信号線に一定電流を流す点に特徴を有する固体撮像装置であり、必ずしも、クランプ回路５、サンプルホールド（Ｓ／Ｈ）回路６およびカラムＡＤＣ４４を必要とするものではない。
【産業上の利用可能性】
【０１１７】
本発明は、固体撮像装置として、特に、デジタル一眼レフカメラ、高級コンパクトカメラなどの高画質で高速撮影が求められる撮像機器向けイメージセンサとして、有用である。
【符号の説明】
【０１１８】
１、１ａ  撮像部
２、１０２  画素セル
３、３ａ、３ｂ  行選択回路
４  画素電流源回路
５  クランプ回路
６  Ｓ／Ｈ回路
７  列回路
１１  フォトダイオード（ＰＤ）
１２、１２ａ、１２ｂ  転送トランジスタ
１３  フローティングディフュージョン（ＦＤ）
１４  リセットトランジスタ
１５  増幅トランジスタ
１６  行選択トランジスタ
１７  画素電源用配線
１９  垂直信号線
２０  電流源トランジスタ
２１  電流源バイアス電位
２３  クランプ容量
２４  クランプトランジスタ
２５  クランプ電位入力端子
２６  Ｓ／Ｈ容量入力トランジスタ
２７  Ｓ／Ｈ容量
３１  アドレスデコーダ
３２、３２ａ  行選択用論理回路
３３  フリップフロップ
３４ａ〜３４ｄ、３４ｆ、３４ｇ  ＡＮＤゲート
３４ｅ  ＯＲゲート
３５  アドレス選択回路
３６ａ、３６ｂ  ラッチ回路（全体）
４４  カラムＡＤＣ
４４ａ  カラムＡＤＣ（列単位）
４６  カラムＡＤＣ入力端子
４７  コンパレータ
４８  ランプ波形生成回路
４９  ラッチ
５０  カウンタ
５１  信号線固定トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2012222763.tif 000016
【図１５】
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【図１６】
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