(57)【要約】【課題】微細化による信頼性低下が小さい半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備えたＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、不揮発性メモリセルが直列接続されている。不揮発性メモリセルのソース領域及びドレイン領域は、シリサイドを用いて形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備え、前記不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、前記不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを有し、
前記ソース領域及びドレイン領域は、シリサイドを用いて形成される
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御ゲートは、シリサイドを用いて形成され、
前記浮遊ゲートは、シリサイド以外の材料を用いて形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体基板の表面部に不純物拡散層が形成され、
前記ソース領域及びドレイン領域は、前記不純物拡散層に形成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記半導体基板の表面部にシリコンゲルマニウム層が形成され、
前記ソース領域及びドレイン領域は、前記シリコンゲルマニウム層に形成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
半導体基板の上にトンネル絶縁膜となる第１の絶縁膜、浮遊ゲートとなる第１の導電層、ゲート間絶縁層となる第２の絶縁層及び制御ゲートとなる第２の導電層を順次形成し、
前記第１の絶縁膜、第１の導電層、第２の絶縁膜及び第２の導電層を選択的にエッチングして前記トンネル絶縁膜、浮遊ゲート、ゲート間絶縁層及び制御ゲートを備えたゲート構造体を形成し、
前記ゲート構造体の側壁部分を第３の絶縁層により被覆し、
前記第２の絶縁層により側壁を被覆したゲート構造体及び前記半導体基板の上を金属層で覆い、熱処理することにより、前記半導体基板の前記ゲート構造体間の表面部及び前記制御ゲートをサリサイド化する
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、浮遊ゲートと制御ゲートを有する電気的書き換え可能な不揮発性メモリセルが複数個直列接続されてＮＡＮＤセルユニットを構成する。このため、単位セル面積が小さく、大容量化が容易である。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが不純物拡散層からなるソース領域及びドレイン領域を介してＮＡＮＤ接続される。近年、メモリセルの微細化が進み、ソース領域及びドレイン領域も微細化している。これに伴い、センス電流の減少、プログラムディスターブの問題などが懸念されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９９４９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、微細化による信頼性低下が小さい半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備え、前記不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、前記不揮発性メモリセルが直列接続されたＮＡＮＤセルユニットを有し、ソース領域及びドレイン領域は、シリサイドを用いて形成される。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る半導体記憶装置の平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路である。
【図５】本発明の第１の実施形態に係る半導体記憶装置の作成方法を説明する為の断面図である。
【図６】同半導体記憶装置の作成方法を説明する為の断面図である。
【図７】同半導体記憶装置の作成方法を説明する為の断面図である。
【図８】同半導体記憶装置の作成方法を説明する為の断面図である。
【図９】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１０】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１１】同半導体記憶装置の動作を説明する為の模式図である。
【図１２】本発明の第２の実施形態に係る半導体記憶装置の構成を示す断面図である。
【図１３】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１４】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１５】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１６】本発明の第３の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。
【図１７】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１８】同半導体記憶装置の作成方法を説明する為の断面図である。
【図１９】同半導体記憶装置の作成方法を説明する為の断面図である。
【図２０】同半導体記憶装置の作成方法を説明する為の断面図である。
【図２１】同半導体記憶装置の作成方法を説明する為の断面図である。
【図２２】同半導体記憶装置の作成方法を説明する為の断面図である。
【図２３】同半導体記憶装置の作成方法を説明する為の断面図である。
【発明を実施するための形態】
【０００８】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの平面図であり、図２はそのビット線（ＢＬ）方向の断面図（図１のＩ−Ｉ’断面図）、図３はメモリセルＭＣ１つ分の拡大断面図である。
【０００９】
図１に示すように、メモリセルアレイは、所定方向に延びる平行に配置された複数のワード線ＷＬ０〜ＷＬ１５及びこれらワード線ＷＬ０〜ＷＬ１５の両側に配置された選択ゲート線ＳＧＤ，ＳＧＳと、ワード線ＷＬ０〜ＷＬ１５及び選択ゲート線ＳＧＤ，ＳＧＳと直交し平行に配置された複数のビット線ＢＬと、ビット線ＢＬと並行に配置された複数のアクティブエリア（図示せず）とを有する。ワード線ＷＬ０〜ＷＬ１５とアクティブエリアの交差部にメモリセルＭＣが形成され、選択ゲート線ＳＧＤ，ＳＧＳとアクティブエリアの交差部に選択ゲートトランジスタＳＧｓ，ＳＧｄが形成されている。
【００１０】
図２には、ビット線ＢＬに沿った断面が示されている。ｐ型の半導体基板１（例えばＰウェル）表面には複数のメモリセルＭＣが直列に配置され、複数のメモリセルＭＣのソース側、及びドレイン側には選択ゲートトランジスタＳＧｓ及びＳＧｄがそれぞれ配置されている。メモリセルＭＣは、図３にも示すように、半導体基板１の上に形成されたトンネル絶縁層２、浮遊ゲート３、ゲート間絶縁層４及び制御ゲート５を含むゲート構造体を有する。このゲート構造体の側壁は、側壁絶縁層６で覆われている。各メモリセルＭＣは、隣接するメモリセルＭＣ間でソース／ドレイン領域７を共有しており、この実施の形態では、このソース／ドレイン領域７に、シリサイドを用いる。また、選択ゲートトランジスタＳＧｓ及びＳＧｄのソース／ドレイン領域７もシリサイドを用いる。各メモリセルＭＣの制御ゲート５及び選択ゲートトランジスタＳＧｓ及びＳＧｄの上部ゲート５ａは、ワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤを形成し、これらもシリサイドを用いる。各メモリセルＭＣの浮遊ゲート３及び選択ゲートトランジスタＳＧｓ及びＳＧｄの下部ゲート５ｂは、ポリシリコンを用いる。尚、ここでは浮遊ゲート３としてポリシリコン層を用いているが、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属を用いることも可能である。
【００１１】
メモリセルＭＣ上は層間絶縁層９で覆われ、この上にビット線（ＢＬ）１０が形成される。層間絶縁層９内には、ＮＡＮＤセルユニットのソースを共通接続する共通ソース線（ＣＥＬＳＲＣ）８ｓが埋め込まれ、例えばこれと同じ導電材料でビット線コンタクトプラグ８ｄが埋め込まれる。ビット線１０はこのビット線コンタクトプラグ８ｄを介して選択ゲートトランジスタＳＧの近傍に形成されたソース／ドレイン領域７に接続される。
【００１２】
図４は、メモリセルアレイの等価回路を示している。１つのＮＡＮＤセルユニットＮＵは、複数の直列接続されたメモリセルＭＣ０−ＭＣ１５と、それらの両端部に配置された選択ゲートトランジスタＳＧｄ，ＳＧｓを有する。１つの消去単位であるメモリセルブロックＢＬＫはワード線ＷＬ方向の複数のＮＡＮＤセルユニットＮＵを有し、複数のＮＡＮＤセルユニットＮＵはワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤが共通に接続されている。メモリセルアレイには、このメモリセルブロックＢＬＫがビット線ＢＬ方向に複数配列されている。
【００１３】
［半導体記憶装置の動作］
次に、本実施形態に係る半導体記憶装置の動作を説明する。
【００１４】
本実施形態のメモリセルＭＣは、ソース／ドレイン領域７にシリサイド（金属層）を用いるため、不純物拡散層とは異なり、半導体基板１との界面にショットキー接合が形成される。読み出し時には、選択メモリセルＭＣの制御ゲート５に浮遊ゲート３のしきい値を超える電圧を印加すると、ソース／ドレイン領域７から電子がチャネル領域にトンネルによって注入され、次のソース／ドレイン領域７に向かって流れていく。
【００１５】
ここで、ソース／ドレイン領域７が、不純物拡散層であると、素子の微細化に伴って不純物拡散層の幅も狭くなり、十分な電子が供給されなくなり、抵抗値が増大して読み出し時に十分なセンス電流が流せなくなるという問題がある。特に、半導体と酸化膜との界面にトラップされる電子の影響で上述したセンス電流の低下を招くと共に、浮遊ゲート３のしきい値上昇という問題を招来する。これは、データの誤読み出しやプログラムディスターブを引き起こす。
【００１６】
更に、不純物拡散層は、その後の熱処理によって領域が拡大して短チャネル効果による問題を引き起こすという可能性もある。
【００１７】
この点、本実施形態の半導体記憶装置によれば、ソース／ドレイン領域７に、シリサイド用いるため、センス電流の低下を引き起こしにくく、電子トラップによるプログラムディスターブや短チャネル効果による問題を引き起こしにくい。
【００１８】
［半導体記憶装置の製造方法］
次に、図５〜図１０を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００１９】
まず、図５に示す通り、半導体基板１に、トンネル絶縁層２となる絶縁層２Ａ、浮遊ゲート３となる浮遊ゲート層３Ａ、ゲート間絶縁層４となる絶縁層４Ａ、及び制御ゲート５となる制御ゲート層５Ａを順次積層する。浮遊ゲート層３Ａ及び制御ゲート層５Ａとしては、例えばポリシリコン等が適用可能であり、ＣＶＤ法によって積層することが可能である。
【００２０】
次に、図６に示す通り、エッチングを行い、浮遊ゲート３、ゲート間絶縁層４、及び制御ゲート５Ｂを形成する。次に、図７に示す通り、ＣＶＤ法等の方法によって側壁絶縁層６となる酸化層６Ａを堆積する。次に、図８に示す通り、異方性エッチングを行い、浮遊ゲート３、ゲート間酸化層４、及び制御ゲート５Ｂの側壁部分に側壁酸化膜６を残した状態で、それ以外の部分に堆積された酸化層６Ａ及び絶縁層２Ａを除去する。これにより、メモリセルＭＣ間の半導体基板１の表面と制御ゲート５Ｂの上面が露出すると共に、トンネル絶縁層２が形成される。
【００２１】
次に、図９に示す通り、スパッタ等の方法によって金属層１１を、半導体基板１の表面、絶縁層６、及び制御ゲート５Ｂを覆うように堆積する。金属層１１としては、ニッケル（Ｎｉ）を用いることができるが、他にコバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等を用いることもできる。次に、図１０に示す通り熱処理を行い、半導体基板１表面のソース部、ドレイン部、及び制御ゲート５Ｂをサリサイド（Self-aligned silicide）化する。この熱処理によって、サリサイド化されたソース／ドレイン領域７及び制御ゲート５が形成される。尚、浮遊ゲート３はゲート間絶縁層４及び側壁絶縁層６に保護されている為、サリサイド化しない。次に金属層１１を除去することによって、本実施形態に係るメモリセルＭＣが形成される。
【００２２】
本実施形態では、浮遊ゲート３をサリサイド化させないように側壁絶縁層６で保護することにより、浮遊ゲート３の劣化や浮遊ゲート３と半導体基板１との間及び浮遊ゲート３と制御ゲート５との間の短絡を防止することかできる。
【００２３】
［第２の実施の形態］
次に、本実施形態に係る半導体記憶装置の動作について、第１の実施形態と対比して説明する。図１１に示す通り、第１の実施形態においては、ソース／ドレイン領域７にシリサイドを用いる為、ソース／ドレイン領域７と半導体基板１との間にショットキーバリアを超える一定以上の電圧を印加すると、半導体基板１側にリーク電流が流れてしまう。
【００２４】
図１２は、本発明の第２の実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図である。本実施形態に係るメモリセルは、基本的には第１の実施形態と同じであるが、ソース／ドレイン領域７の下部に、更にシリコンを用いるｎ型拡散層１２を有している点において異なっている。
【００２５】
本実施形態においては、シリサイドを用いるソース／ドレイン領域７の下部に、ｎ型拡散層１２を有している。従って、ソース／ドレイン領域７と半導体基板１との間に一定以上の電圧を印加した場合に、ｎ型拡散層とｐ型の半導体基板１の界面に空乏層が形成され、この空乏層がソース／ドレイン領域７全体を取り囲むことでリーク電流を抑制することが可能となる。
【００２６】
次に、図１３〜図１５を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００２７】
本実施形態に係る半導体記憶装置の図８までの工程は、第１の実施形態と同様である。半導体基板１の上にゲート積層体が形成されたら、図１３に示す通り、図８に示す様に、半導体基板１の、ソース領域、及びドレイン領域にヒ素、リン等の不純物を注入し、ｎ型拡散層１２Ａを形成する。ｎ型拡散層１２Ａは、半導体基板１の、後にソース／ドレイン領域７が形成される領域よりも深い位置まで形成される必要がある。
【００２８】
次に、図１４に示す通り、スパッタ等の方法によってＮｉ等の金属層１１を、ｎ型拡散層１２Ａの表面、絶縁層６、及び制御ゲート５Ｂを覆うように堆積する。次に、図１５に示す通り熱処理を行い、ｎ型拡散層１２Ａ表面のソース部、ドレイン部、及び制御ゲート５Ｂをサリサイド化する。この熱処理によって、ソース／ドレイン領域７、ｎ型拡散層１２、及び制御ゲート５が形成される。尚、浮遊ゲート３はゲート間酸化層４、及び絶縁層６によって保護されている為、サリサイド化しない。次に金属層１１を除去することによって、本実施形態に係るメモリセルＭＣが形成される。
【００２９】
［第３の実施の形態］
次に、本発明の第３の実施形態に係る半導体記憶装置について説明する。図１６に、本実施形態に係る半導体記憶装置の構成を示す。本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同じであるが、半導体基板１上部の、メモリセルＭＣが形成されている領域にシリコンゲルマニウム（ＳｉＧｅ）層１３が形成されている点において異なっている。本実施形態に係る半導体記憶装置においては、シリコンゲルマニウム層１３によりドレイン電流が増加し、半導体基板１へのリーク電流を抑制することが可能である。
【００３０】
次に、図１７〜図２３を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００３１】
まずは、図１７に示す通り、半導体基板１上部にゲルマニウム（Ｇｅ）イオンを注入してシリコンゲルマニウム層１３Ａを形成する。次に、図１８に示す通り、シリコンゲルマニウム層１３Ａ上に、トンネル絶縁層２となる絶縁層２Ａ、浮遊ゲート３となる浮遊ゲート層３Ａ、ゲート間酸化層４となる絶縁層４Ａ、及び制御ゲート５となる制御ゲート層５Ａを積層する。浮遊ゲート層３Ａ及び制御ゲート層５Ａとしては、例えばポリシリコンが適用可能であり、ＣＶＤ法によって積層することが可能である。
【００３２】
次に、図１９に示す通りにエッチングを行い、浮遊ゲート３、ゲート間絶縁層４、及び制御ゲート５Ｂを形成する。次に、図２０に示す通り、ＣＶＤ法等の方法によって側壁絶縁層６となる酸化層６Ａを堆積する。次に、図２１に示す通り、異方性エッチングを行い、浮遊ゲート３、ゲート間絶縁層４、及び制御ゲート５Ｂの側壁部分以外の部分に堆積された酸化層６Ａ及び絶縁層２Ａを除去し、側壁絶縁層６及びトンネル絶縁層２を形成する。
【００３３】
次に、図２２に示す通り、スパッタ等の方法によってＮｉ等の金属層１１を、シリコンゲルマニウム層１３Ａの表面、絶縁層６、及び制御ゲート５Ｂを覆うように堆積する。次に、図２３に示す通り熱処理を行い、シリコンゲルマニウム層１３Ａ表面のソース部、ドレイン部、及び制御ゲート５Ｂをサリサイド化する。この熱処理によって、ソース／ドレイン領域７、シリコンゲルマニウム層１３Ａ、及び制御ゲート５が形成される。尚、浮遊ゲート３はゲート間絶縁層４及び絶縁層６に保護されている為、サリサイド化しない。次に金属層１１を除去することによって、本実施形態に係るメモリセルＭＣが形成される。
【００３４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３５】
１…半導体基板、２…トンネル絶縁層、３…浮遊ゲート、４…ゲート間絶縁層、５…制御ゲート、６…絶縁層、７…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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