(57)【要約】      （修正有）【課題】複数の入力データの中から択一的に選択される各入力データの選択確率の均等化を図る。【解決手段】データ選択回路１は比較回路２と調整回路３を有する。比較回路２は、複数の入力データＤ1，Ｄ2・・・の値を順次比較していき、複数の入力データＤ1，Ｄ2・・・の中から択一的に最大値を持つデータを選択する。ところで、比較回路２により選択された前記入力データ以外にも複数の入力データＤ1，Ｄ2・・・の中に同じ最大値を持つ別の入力データが存在する場合がある。調整回路３は、その場合に、前記複数の入力データＤ1，Ｄ2・・・の値の組み合わせが予め定めた組み合わせである場合には、前記比較回路により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力する。【選択図】図１
2012048337.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力データと第２の入力データとの値を比較し、この比較によって前記第１の入力データと前記第２の入力データとのうちの大きいと判断した方の前記入力データと、第３の入力データとの値を比較するというように、複数の入力データの値を順次比較していき、前記複数の入力データの中から択一的に最大値を持つデータを選択する比較回路と、
前記比較回路により選択された前記入力データ以外にも前記複数の入力データの中に前記最大値を持つ別の入力データが存在する場合に、前記複数の入力データの値の組み合わせが予め定めた組み合わせである場合には、前記比較回路により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力する調整回路と、
を有するデータ選択回路。
【請求項２】
前記比較回路が比較する前記入力データは、第１と第２と第３の３つの入力データであり、
前記調整回路は、前記比較回路により前記第１の入力データが最大値を持つデータとして選択され、かつ、前記第３の入力データも前記第１の入力データと同じ最大値を持つ場合に、前記第１の入力データに代えて、前記第３の入力データを、最大値を持つデータとして出力する回路構成を有している請求項１記載のデータ選択回路。
【請求項３】
前記調整回路は、前記第１の入力データと、前記第３の入力データとが等しいか否かを判断する回路を有する請求項２記載のデータ選択回路。
【請求項４】
請求項２又は請求項３記載のデータ選択回路を複数有する前段の回路群と、
請求項２又は請求項３記載のデータ選択回路と同じ回路構成を持ち、前記前段の回路群の前記各データ選択回路がそれぞれ出力した前記各データを比較し、当該データの中から択一的に最大値を持つ前記データを出力する後段の回路と、
を有するデータ選択回路。
【請求項５】
前記入力データは、デジタル信号であり、
前記調整回路は、論理演算回路を有していることを特徴とする請求項１乃至請求項４の何れか一つに記載のデータ選択回路。
【請求項６】
第１の入力データと第２の入力データとの値を比較し、この比較によって前記第１の入力データと前記第２の入力データとのうちの大きいと判断した方の前記入力データと、第３の入力データとの値を比較するというように、複数の入力データの値を順次比較し、
この比較によって、前記複数の入力データの中から択一的に最大値を持つデータを選択し、
その選択された前記入力データ以外にも前記複数の入力データの中に前記最大値を持つ別の入力データが存在する場合に、前記複数の入力データの値の組み合わせが予め定めた組み合わせである場合には、前記比較回路により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力するデータ選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力データの値を比較し当該比較結果に基づいて入力データを択一的に選択するデータ選択回路およびデータ選択方法に関する。
【背景技術】
【０００２】
図９は、データ処理装置の一例を示すブロック構成図である（特許文献１参照）。このデータ処理装置６０は、次に述べるようなプロセッサ６１1〜６１nおよび比較選択部６２1〜６２nを有している（但し、ｎは２以上の整数）。
【０００３】
各プロセッサ６１1〜６１nは、それぞれ、自データＡ1〜Ａnを保持している。また、プロセッサ６１1〜６１nは、直列に接続している。さらに、各プロセッサ６１1〜６１nは、それぞれ、一対一に対応する比較選択部６２1〜６２nに接続している。各プロセッサ６１1〜６１nは、それぞれ、データが加えられると、当該入力データと自データを、対応する比較選択部６２1〜６２nに出力する機能を有している。また、各プロセッサ６１1〜６１nは、それぞれ、対応する比較選択部６２1〜６２nからデータを受け取ると、その受け取ったデータを出力する機能を有している。
【０００４】
各比較選択部６２1〜６２nは、それぞれ、プロセッサ６１1〜６１nから受け取った２つのデータを比較し、それら２つのデータのうちの大きい方を、対応するプロセッサ６１1〜６１nに出力する回路構成を有している。
【０００５】
上記のような構成を有するデータ処理装置６０は、次のような回路動作を行う。例えば、データＡ0がプロセッサ６１1に加えられると、プロセッサ６１1は、そのデータＡ0と、自データＡ1とを比較選択部６２1に出力する。比較選択部６２1は、それらデータＡ0，Ａ1の値を比較し、値の大きい方のデータをプロセッサ６１1に出力する。プロセッサ６１1は、比較選択部６２1から受け取ったデータ（データＡ0，Ａ1のうちの大きい方のデータ）を次のプロセッサ６１2に出力する。プロセッサ６１2は、プロセッサ６１1からデータを受け取ると、その受け取ったデータと、自データＡ2とを比較選択部６２2に出力する。比較選択部６２2は、それら受け取った２つのデータの値を比較し、値の大きい方のデータをプロセッサ６１2に出力する。そして、プロセッサ６１2は、比較選択部６２2から受け取ったデータを次のプロセッサ６１3に出力する。このようにプロセッサ６１1〜６１nおよび比較選択部６２1〜６２nが動作することによって、データ処理装置６０は、各プロセッサ６１1〜６１nが持つ自データＡ1〜Ａnの中の最大値のデータＡmaxを出力することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−８４９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のようなデータ処理装置６０の回路に対して、各入力データが選択される選択確率（選択回数）がほぼ均等であることが望まれる場合がある。その場合とは、例えば、上記回路を調停回路として利用しようとする場合である。しかしながら、上記したようなデータ処理装置６０の回路では、最初の入力データＡ0の選択確率が他よりも高くなる傾向にあり、各データの選択確率が均等でないという問題が生じる。
【０００８】
本発明は上記課題を解決するために考えられた。すなわち、本発明の主な目的は、複数の入力データの中から択一的に選択される各入力データの選択確率（選択回数）の均等化を図ることができるデータ選択回路およびデータ選択方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のデータ選択回路は、
第１の入力データと第２の入力データとの値を比較し、この比較によって前記第１の入力データと前記第２の入力データとのうちの大きいと判断した方の前記入力データと、第３の入力データとの値を比較するというように、複数の入力データの値を順次比較していき、前記複数の入力データの中から択一的に最大値を持つデータを選択する比較回路と、
前記比較回路により選択された前記入力データ以外にも前記複数の入力データの中に前記最大値を持つ別の入力データが存在する場合に、前記複数の入力データの値の組み合わせが予め定めた組み合わせである場合には、前記比較回路により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力する調整回路と、
を有する。
【００１０】
本発明のデータ選択方法は、
第１の入力データと第２の入力データとの値を比較し、この比較によって前記第１の入力データと前記第２の入力データとのうちの大きいと判断した方の前記入力データと、第３の入力データとの値を比較するというように、複数の入力データの値を順次比較し、
この比較によって、前記複数の入力データの中から択一的に最大値を持つデータを選択し、
その選択された前記入力データ以外にも前記複数の入力データの中に前記最大値を持つ別の入力データが存在する場合に、前記複数の入力データの値の組み合わせが予め定めた組み合わせである場合には、前記比較回路により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力する。
【発明の効果】
【００１１】
本発明によれば、複数の入力データの中から択一的に選択される各入力データの選択確率（選択回数）の均等化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る第１実施形態のデータ選択回路を簡略化して示すブロック構成図である。
【図２】本発明に係る第２実施形態のデータ選択回路を示す回路図である。
【図３】図２のデータ選択回路において、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、出力データとの関係を表す表である。
【図４】第２実施形態のデータ選択回路と比較する比較例のデータ選択回路を示す回路図である。
【図５】図４のデータ選択回路において、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、出力データとの関係を表す表である。
【図６】図２のデータ選択回路と、図４のデータ選択回路とのそれぞれにおける各入力データＤ1，Ｄ2，Ｄ3の選択回数および選択確率を示す表である。
【図７】本発明に係る第３実施形態のデータ選択回路を示す回路図である。
【図８】本発明に係るその他の実施形態のデータ選択回路を説明するブロック構成図である。
【図９】特許文献１に示されているデータ処理装置の回路の一つを示すブロック構成図である。
【発明を実施するための形態】
【００１３】
以下に、この発明に係る実施形態を図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、本発明に係る第１実施形態のデータ選択回路を簡略化して示すブロック構成図である。この第１実施形態のデータ選択回路１は、比較回路２と、調整回路３とを有している。すなわち、比較回路２は、第１の入力データＤ1と第２の入力データＤ2との値を比較する回路を有する。さらに、比較回路２は、その比較によって第１の入力データＤ1と第２の入力データＤ2とのうちの大きいと判断した方の入力データと、第３の入力データＤ3との値を比較する回路を有する。このように、比較回路２は、複数の入力データＤ1，Ｄ2・・・の値を順次比較していき、それら入力データＤ1，Ｄ2・・・の中から択一的に最大値を持つデータを選択する回路構成を有する。
【００１５】
ところで、比較回路２により選択された入力データ以外にも前記複数の入力データの中に同じ最大値を持つ別の入力データが存在する場合がある。この第１実施形態のデータ選択回路１では、そのような場合を考慮した次のような構成を備えている。すなわち、第１実施形態のデータ選択回路１は、前記の如く、調整回路３を有している。この調整回路３は、上記のような場合に、前記複数の入力データＤ1，Ｄ2・・・の値の組み合わせが予め定めた組み合わせである場合には、比較回路２により選択された入力データに代えて、前記最大値を持つ別の入力データを、最大値を持つデータとして出力する。
【００１６】
この第１実施形態のデータ選択回路１は、上記のような比較回路２および調整回路３を有することによって、複数の入力データの中から択一的に選択される各入力データの選択確率（選択回数）の均等化を図ることができる。つまり、比較回路２は、比較している二つの入力データの値が等しい場合であっても、何れか一方を大きい方として出力する。このことに起因して、比較回路２により選択される各入力データの選択確率が均等ではなくなる。この対策として、この第１実施形態のデータ選択回路１は、比較回路２に加えて、調整回路３を有している。この調整回路３により、次のように、各入力データの選択確率の均等化を図ることができる。
【００１７】
例えば、比較回路２により選択される選択確率の高い入力データ（例えばＤ1とする）と、比較回路２により選択される選択確率の低い入力データ（例えばＤ3とする）とが同じ最大値を持つ場合に、比較回路２が、その選択確率の高い入力データＤ1を選択する場合がある。このような場合に、調整回路３は、例えば、その比較回路２により選択された入力データＤ1に代えて、前記選択確率の低い前記入力データＤ3を、最大値を持つデータとして出力する。このような調整回路３の回路動作により、各入力データの選択確率の均等化を図ることができる。
【００１８】
（第２実施形態）
以下に、本発明に係る第２実施形態を説明する。
【００１９】
図２は、第２実施形態のデータ選択回路を示す回路図である。この第２実施形態のデータ選択回路５は、入力端IN1，IN2，IN3と、比較回路６と、調整回路７と、出力端OUTとを有している。入力端IN1，IN2，IN3は、それぞれ、デジタル信号であるデータ（入力データ）Ｄ1，Ｄ2，Ｄ3が入力する部分である。出力端OUTは、データＤoutが出力する部分である。比較回路６は、大小判定回路１０，１１と、選択回路１２とを有している。調整回路７は、判定回路１３と、否定論理積演算回路（以下、ＮＡＮＤ回路と記す）１４と、論理積演算回路（ＡＮＤ回路と記す）１５と、選択回路１６とを有している。
【００２０】
比較回路６の大小判定回路１０は、２つの入力端と１つの出力端を有する。それら２つの入力端のうちの一方は、入力端IN1に接続し、他方は、入力端IN2に接続している。大小判定回路１０は、入力端IN1を通って入力した入力データＤ1が、入力端IN2を通って入力した入力データＤ2以上の値である否かに応じた次のような信号Ｓ1を出力する回路構成を有する。つまり、大小判定回路１０は、入力データＤ1が入力データＤ2以上の値である場合（Ｄ1≧Ｄ2）には、デジタル信号の「１」を示すハイレベル（Ｈ（High）レベル）の信号Ｓ1を出力する。また、大小判定回路１０は、それ以外の場合（Ｄ1＜Ｄ2）には、デジタル信号の「０」を示すローレベル（Ｌ（Low）レベル）の信号Ｓ1を出力する。なお、大小判定回路１０は、回路部品であるコンパレータ（比較器）の態様をなしていてもよい。
【００２１】
選択回路１２は、２つの入力端と１つの制御端と１つの出力端を有する。その入力端の一つは、入力端IN1に接続し、別の入力端は、入力端IN2に接続し、制御端は、大小判定回路１０の出力端に接続している。選択回路１２は、大小判定回路１０の出力信号Ｓ1に応じて次のようにデータＤ10を出力する回路構成を有する。つまり、選択回路１２は、大小判定回路１０の出力信号Ｓ1がＨレベル（「１」）である場合には、入力データＤ1をデータＤ10として出力する。また、選択回路１２は、大小判定回路１０の出力信号Ｓ1がＬレベル（「０」）である場合には、入力データＤ2をデータＤ10として出力する。
【００２２】
大小判定回路１１は、２つの入力端と１つの出力端を有する。それら２つの入力端のうちの一方は、選択回路１２の出力端に接続し、他方は、入力端IN3に接続している。大小判定回路１１は、選択回路１２から出力した入力データＤ10が、入力端IN3を通って入力した入力データＤ3以上の値である否かに応じた次のような信号Ｓ2を出力する回路構成を有する。つまり、大小判定回路１１は、入力データＤ10が入力データＤ3以上の値である場合（Ｄ10≧Ｄ3）には、デジタル信号の「１」を示すハイレベル（Ｈ（High）レベル）の信号Ｓ2を出力する。また、大小判定回路１１は、それ以外の場合（Ｄ10＜Ｄ3）には、デジタル信号の「０」を示すローレベル（Ｌ（Low）レベル）の信号Ｓ2を出力する。この第２実施形態では、その信号Ｓ2は、比較回路６によって入力データＤ1，Ｄ2，Ｄ3の中から択一的に選択されたデータを示す信号である。なお、大小判定回路１１は、回路部品であるコンパレータ（比較器）の態様をなしていてもよい。
【００２３】
調整回路７の判定回路１３は、２つの入力端と１つの出力端を有する。それら２つの入力端のうちの一方は、入力端IN1に接続し、他方は、入力端IN3に接続している。判定回路１３は、入力端IN1を通って入力した入力データＤ1と、入力端IN3を通って入力した入力データＤ3とが等しいか否かに応じた次のような信号Ｓ3を出力する回路構成を有する。つまり、判定回路１３は、入力データＤ1と入力データＤ3が等しい場合（Ｄ1＝Ｄ3）には、デジタル信号の「１」を示すハイレベル（Ｈ（High）レベル）の信号Ｓ3を出力する。また、大小判定回路１０は、それ以外の場合（Ｄ1≠Ｄ3）には、デジタル信号の「０」を示すローレベル（Ｌ（Low）レベル）の信号Ｓ3を出力する。なお、判定回路１３は、回路部品（素子）としての態様をなしていてもよい。
【００２４】
ＮＡＮＤ回路１４は、２つの入力端と１つの出力端を有している。一方の入力端は、判定回路１３の出力端に接続し、他方の入力端は、大小判定回路１０の出力端に接続している。ＮＡＮＤ回路１４は、論理演算回路である。当該ＮＡＮＤ回路１４は、大小判定回路１０からの出力信号Ｓ1と判定回路１３からの出力信号Ｓ3との組み合わせに応じて次のように信号Ｓ4を出力する回路構成を有する。
【００２５】
すなわち、ＮＡＮＤ回路１４は、大小判定回路１０がＨレベル（「１」）の信号Ｓ1を出力し、かつ、判定回路１３がＨレベル（「１」）の信号Ｓ3を出力した場合に、デジタル信号の「０」を示すローレベル（Ｌ（Low）レベル）の信号Ｓ4を出力する。つまり、ＮＡＮＤ回路１４は、入力データＤ1が入力データＤ2以上の値であり、かつ、入力データＤ1と入力データＤ3が等しい場合（Ｄ1≧Ｄ2、かつ、Ｄ1＝Ｄ3）には、Ｌレベルの信号Ｓ4を出力する。
【００２６】
また、ＮＡＮＤ回路１４は、上記以外の場合には、デジタル信号の「１」を示すハイレベル（Ｈ（High）レベル）の信号Ｓ4を出力する。つまり、ＮＡＮＤ回路１４は、入力データＤ1が入力データＤ2未満の値である場合と、入力データＤ1と入力データＤ3が等しくない場合との一方又は両方の場合（Ｄ1＜Ｄ2、or、Ｄ1≠Ｄ3）には、Ｈレベルの信号Ｓ4を出力する。
【００２７】
ＡＮＤ回路１５は、２つの入力端と１つの出力端を有している。一方の入力端は、ＮＡＮＤ回路１４の出力端に接続し、他方の入力端は、大小判定回路１１の出力端に接続している。ＡＮＤ回路１５は、論理演算回路である。当該ＡＮＤ回路１５は、ＮＡＮＤ回路１４からの出力信号Ｓ4と大小判定回路１１からの出力信号Ｓ2との組み合わせに応じて次のように信号Ｓ5を出力する回路構成を有する。
【００２８】
すなわち、ＡＮＤ回路１５は、ＮＡＮＤ回路１４がＨレベル（「１」）の信号Ｓ4を出力し、かつ、大小判定回路１１がＨレベル（「１」）の信号Ｓ2を出力した場合に、デジタル信号の「１」を示すハイレベル（Ｈ（High）レベル）の信号Ｓ5を出力する。つまり、ＡＮＤ回路１５は、入力データＤ1が入力データＤ2未満であるか、あるいは、入力データＤ1と入力データＤ3が等しくない場合であって、かつ、入力データＤ10が入力データＤ3以上の値である場合（（Ｄ1＜Ｄ2、or、Ｄ1≠Ｄ3）かつ、Ｄ10≧Ｄ3）に、Ｈレベルの信号Ｓ5を出力する。
【００２９】
また、ＡＮＤ回路１５は、上記以外の場合には、デジタル信号の「０」を示すローレベル（Ｌ（Low）レベル）の信号Ｓ5を出力する。つまり、ＡＮＤ回路１５は、入力データＤ1が入力データＤ2以上の値であり、かつ、入力データＤ1と入力データＤ3が等しい場合でるか、あるいは、入力データＤ10が入力データＤ3未満の値である場合（（Ｄ1≧Ｄ2、かつ、Ｄ1＝Ｄ3）、あるいは、Ｄ10＜Ｄ3）には、Ｌレベルの信号Ｓ5を出力する。
【００３０】
選択回路１６は、２つの入力端と１つの制御端と１つの出力端を有する。その入力端の一つは選択回路１２の出力端に接続し、別の入力端は入力端IN3に接続し、制御端はＡＮＤ回路１５の出力端に接続している。選択回路１６の出力端は、データ選択回路５の出力端OUTに接続している。選択回路１６は、ＡＮＤ回路１５からの出力信号Ｓ5に応じて次のようにデータＤoutを出力する回路構成を有する。つまり、選択回路１６は、ＡＮＤ回路１５の出力信号Ｓ5がＨレベル（「１」）である場合には、データＤ10を出力データＤoutとして出力する。また、選択回路１６は、ＡＮＤ回路１５の出力信号Ｓ5がＬレベル（「０」）である場合には、入力データＤ3を出力データＤoutとして出力する。
【００３１】
この第２実施形態のデータ選択回路５は、上記のように構成されている。このデータ選択回路５では、各入力データＤ1，Ｄ2，Ｄ3がそれぞれ２ビットである場合（「００」、「０１」、「１０」、「１１」の何れかである場合）には、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、出力データＤoutとは、図３の表に示される関係となる。なお、表３では、出力データＤoutとして、入力データＤ1が出力される場合には「Ｄ１」と表し、入力データＤ2が出力される場合には「Ｄ２」と表し、入力データＤ3が出力される場合には「Ｄ３」と表している。また、表３は、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、大小判定回路１０，１１と判定回路１３からそれぞれ出力される各信号Ｓ1，Ｓ2，Ｓ3のレベル（「１」か「０」）との関係をも表している。
【００３２】
表３に示されるように、第２実施形態のデータ選択回路５では、各入力データＤ1，Ｄ2，Ｄ3がそれぞれ２ビットである場合には、入力データＤ1が出力データＤoutとして出力する回数（選択回数）は、２０回である。また、入力データＤ2の選択回数は、入力データＤ1と同じ２０回である。さらに、入力データＤ3の選択回数は、２４回である。これら選択回数に基づいて、各入力データＤ1，Ｄ2，Ｄ3の選択確率（入力データＤ1，Ｄ2，Ｄ3の組み合わせ総数に対する選択回数の比率）を計算すると、入力データＤ1の選択確率は、３１．２５％である。また、入力データＤ2の選択確率は、３１．２５％である。さらに、入力データＤ3の選択確率は、３７．５０％である。
【００３３】
ここで、この第２実施形態のデータ選択回路５と、図４に示すデータ選択回路２０とを対比する。なお、図４では、データ選択回路５を構成する回路構成部分と同様な回路構成部分には同一符号を付している。
【００３４】
図４に示すデータ選択回路２０は、データ選択回路５における調整回路７が設けられておらず、大小判定回路１０，１１と、選択回路１２と、選択回路１６’とを有している。大小判定回路１０，１１および選択回路１２は、データ選択回路５における大小判定回路１０，１１および選択回路１２と同様な回路構成であるので、ここでは、前記の如く同一符号を付し、その重複説明は省略する。
【００３５】
選択回路１６’は、次に述べる相違点を除いてデータ選択回路５における選択回路１６と同様な構成を備えている。つまり、データ選択回路５の選択回路１６は、ＡＮＤ回路１５の出力端に接続しているのに対し、データ選択回路２０の選択回路１６’は、大小判定回路１１の出力端に接続している。これにより、選択回路１６’は、大小判定回路１１から出力される信号Ｓ2に応じて次のように出力データＤoutを出力する回路構成を有している。すなわち、選択回路１６’は、大小判定回路１１の出力信号Ｓ2がＨレベル（「１」）である場合には、データＤ10を出力データＤoutとして出力する。また、選択回路１６’は、大小判定回路１１の出力信号Ｓ2がＬレベル（「０」）である場合には、入力データＤ3を出力データＤoutとして出力する。
【００３６】
図４のデータ選択回路２０は、上記のように構成されている。このデータ選択回路２０では、各入力データＤ1，Ｄ2，Ｄ3がそれぞれ２ビットである場合には、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、選択回路１６’から出力される出力データＤoutとの関係は、図５の表に示される関係となる。なお、表５においても、表３と同様に、出力データＤoutとして、入力データＤ1が出力される場合には「Ｄ１」と表し、入力データＤ2が出力される場合には「Ｄ２」と表し、入力データＤ3が出力される場合には「Ｄ３」と表している。また、表５は、入力データＤ1，Ｄ2，Ｄ3の組み合わせと、大小判定回路１０，１１からそれぞれ出力される各信号Ｓ1，Ｓ2のレベル（「１」か「０」）との関係をも表している。
【００３７】
表５に基づくと、データ選択回路２０では、各入力データＤ1，Ｄ2，Ｄ3がそれぞれ２ビットである場合には、入力データＤ1が出力データＤoutとして出力する回数（選択回数）は、３０回である。また、入力データＤ2の選択回数は、入力データＤ1と同じ２０回である。さらに、入力データＤ3の選択回数は、１４回である。さらにまた、入力データＤ1の選択確率は、４６．８７％であり、入力データＤ2の選択確率は、３１．２５％であり、入力データＤ3の選択確率は、２１．８８％である。
【００３８】
図６は、各入力データＤ1，Ｄ2，Ｄ3の選択回数および選択確率を、データ選択回路５（調整回路７が有る場合）とデータ選択回路２０（調整回路７が無い場合）とを対比して表した表である。この図６の表にも示されるように、第２実施形態のデータ選択回路５は、調整回路７を設けることによって、調整回路７が無い場合に比べて、各入力データＤ1，Ｄ2，Ｄ3の選択確率（選択回数）が均等化されている。この選択確率の均等化の効果は、各入力データＤ1，Ｄ2，Ｄ3のビット数が大きくなるにつれて、より発揮される。例えば、各入力データＤ1，Ｄ2，Ｄ3が４ビットの場合には、各入力データＤ1，Ｄ2，Ｄ3の選択回数は、それぞれ、１３６０回、１３６０回、１３７６回であり、入力データＤ1，Ｄ2，Ｄ3の選択確率は、それぞれ、３３．２％、３３．２％、３３．６％である。このように、各入力データＤ1，Ｄ2，Ｄ3のビット数が大きくなると、この第２実施形態のデータ選択回路５における選択確率の均等化の効果は、より大きくなる。
【００３９】
この第２実施形態のデータ選択回路５が、上記のように選択確率の均等化の効果を得ることができる理由は次の通りである。すなわち、比較回路６の大小判定回路１０，１１は、対比している２つの入力データの値が等しくとも、何れか一方が他方よりも大きい値を持つデータであるとして出力する。このため、調整回路７が設けられていない図４のデータ選択回路２０は、次に示す３つのパターンの何れにおいても、入力データＤ1を出力データＤoutとして出力（選択）する。その３つのパターンの一つは、入力データＤ1，Ｄ2，Ｄ3の値が全て等しい場合（Ｄ1＝Ｄ2＝Ｄ3）である。前記３つのパターンの別の一つは、入力データＤ1，Ｄ2が等しく、かつ、それら入力データＤ1，Ｄ2が入力データＤ3よりも大きい場合（Ｄ1＝Ｄ2＞Ｄ3）である。前記３つのパターンのさらに別の一つは、入力データＤ1，Ｄ3が等しく、かつ、それら入力データＤ1，Ｄ3が入力データＤ2よりも大きい場合（Ｄ1＝Ｄ3＞Ｄ2）である。
【００４０】
このように、データ選択回路２０は、入力データＤ1が、入力データＤ2，Ｄ3のうちの少なくとも一方と同じ最大値を持つ場合には、入力データＤ1を出力データＤoutとして出力（選択）する。換言すれば、入力データＤ2，Ｄ3が最大値を持っていても、入力データＤ1もその最大値を同様に持っている場合には、入力データＤ2，Ｄ3は出力データＤoutとして出力されない。このため、前記の如く入力データＤ1の選択確率は、４６．８７％であるというように、他の入力データＤ2，Ｄ3の選択確率（３１．２５％、２１．８８％）に比べて、高くなる。
【００４１】
これに対して、この第２実施形態のデータ選択回路５は、調整回路７を有している。この調整回路７は、前記３つのパターンのうちの次に述べる２つのパターンにおいては、入力データＤ1に代えて、入力データＤ3が出力データＤoutとなるように、出力データＤoutを調整している。前記２つのパターンの一つは、入力データＤ1，Ｄ2，Ｄ3の値が全て等しい場合（Ｄ1＝Ｄ2＝Ｄ3）である。前記２つのパターンの別の一つは、入力データＤ1，Ｄ3が等しく、かつ、それら入力データＤ1，Ｄ3が入力データＤ2よりも大きい場合（Ｄ1＝Ｄ3＞Ｄ2）である（図３と図５の各表における項番１，１８，２２，３５，３９，４３，５２，５６，６０，６４を参照）。
【００４２】
上記調整回路７の出力データＤoutの調整によって、第２実施形態のデータ選択回路５は、前述したように、各入力データＤ1，Ｄ2，Ｄ3の選択確率の均等化を図ることができるという効果を得ることができる。
【００４３】
（第３実施形態）
以下に、本発明に係る第３実施形態を説明する。
【００４４】
図７は、第３実施形態のデータ選択回路を示す回路図である。この第３実施形態のデータ選択回路２２は、第２実施形態のデータ選択回路５を４つ有している。なお、この第３実施形態の説明において、第２実施形態のデータ選択回路５を構成する回路構成部分と同様な回路構成部分には同一符号を付し、その同一符号を付した部分の重複説明は省略する。
【００４５】
図７に示されるように、この第３実施形態では、３つのデータ選択回路５（５Ａ，５Ｂ，５Ｃ）は電気的に並列に配置されて前段の回路群２３を構成する。データ選択回路５（５Ｄ）は、後段の回路２４を構成する。このデータ選択回路５（５Ｄ）の３つの入力端は、それぞれ、各データ選択回路５（５Ａ，５Ｂ，５Ｃ）の出力端に接続している。データ選択回路５（５Ｄ）の出力端は、第３実施形態のデータ選択回路２２の出力端OUTとして機能する。
【００４６】
この第３実施形態のデータ選択回路２２は、９つの入力データＤ1〜Ｄ9の中から択一的に最大値を持つ入力データを出力データＤoutとして出力端OUTから出力する回路である。すなわち、当該データ選択回路２２は、第２実施形態で述べたデータ選択回路５を複数組み合わせることにより、より多くの入力データに対応可能となっている。
【００４７】
この第３実施形態のデータ選定回路２２は、第２実施形態のデータ選択回路５を複数組み合わせて構成されているので、第２実施形態と同様に、各入力データＤ1〜Ｄ9の選択確率の均等化を図ることができるという効果を得ることができる。
【００４８】
（その他の実施形態）
なお、この発明は第１〜第３の各実施形態に限定されるものではなく、様々な実施の形態を採り得る。例えば、第３実施形態の構成をさらに応用して、図８に示されるようなデータ選択回路２６をも構成することができる。なお、図８において、第２や第３の各実施形態のデータ選択回路５，２０を構成する回路構成部分と同様な回路構成部分には同一符号を付している。ここでは、その同一符号を付した回路構成部分の重複説明は省略する。
【００４９】
図８のデータ選択回路２６は、データ選択回路５1〜５13を有している。これらデータ選択回路５1〜５13を組み合わせることによって、データ選択回路２６は、より多くの入力データＤ1〜Ｄ27に対応可能な回路となっている。つまり、このデータ選択回路２６では、データ選択回路５1〜５9が電気的に並列に配置されて前段の回路群を構成している。各データ選択回路５1〜５9の各入力端が、データ選択回路２６の入力端となっている。データ選択回路５10〜５12は、中段の回路群を構成している。データ選択回路５10の３つの入力端は、それぞれ、対応するデータ選択回路５1〜５3の出力端に接続している。データ選択回路５11の３つの入力端は、それぞれ、対応するデータ選択回路５4〜５6の出力端に接続している。データ選択回路５12の３つの入力端は、それぞれ、対応するデータ選択回路５7〜５9の出力端に接続している。データ選択回路５13は、後段の回路を構成している。このデータ選択回路５13の３つの入力端は、それぞれ、対応するデータ選択回路５10〜５12の出力端に接続している。データ選択回路５13の出力端は、データ選択回路２６の出力端OUTとして機能する。
【００５０】
このように、データ選択回路２６は、複数のデータ選択回路５が３段以上に多段配置された構成を有し、より多くの入力データに対応可能となる。このデータ選択回路２６も、前記各実施形態と同様に、各入力データの選択確率の均等化を図ることができるという効果を得ることができる。
【符号の説明】
【００５１】
１，５，２２  データ選択回路
２，６  比較回路
３，７  調整回路
１４  ＮＡＮＤ回路
１５  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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