(57)【要約】【課題】ｐ型ボディ層の層厚を薄くした場合であってもスイッチオフ時にゲート寄生発振が発生し難い構造を有するトレンチゲートパワーＭＯＳＦＥＴを提供する。【解決手段】ｎ−型ドリフト層１１４と、ｐ型ボディ層１２０と、ｎ−型ドリフト層１１４に達して形成してなる溝１３０と、少なくとも一部を溝１３０の内周面に露出させて形成してなるｎ＋型ソース領域１４０と、溝１３０の内周面に形成してなるゲート絶縁膜１３２と、ゲート絶縁膜１３２の内周面に形成してなるゲート電極層１３４と、ゲート電極層１３４と絶縁されるとともに、ｎ＋型ソース領域１４０と接して形成してなるソース電極層１５０とを備え、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置Ｐが、ｐ型ボディ層１２０の表面の深さ位置Ｐ１と底面の深さ位置Ｐ２との中間に位置する深さ位置Ｐ３よりも深い位置にあるトレンチゲートパワーＭＯＳＦＥＴ１００。【選択図】図１
2012248760.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、
前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、
前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、
前記溝の内周面に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、
前記ゲート電極層と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、
前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあることを特徴とするトレンチゲートパワー半導体装置。
【請求項２】
請求項１に記載のトレンチゲートパワー半導体装置において、
前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置から０．２μｍ以上深い位置にあることを特徴とするトレンチゲートパワー半導体装置。
【請求項３】
請求項１又は２に記載のトレンチゲートパワー半導体装置において、
前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、
前記第１半導体領域は、ソース領域であり、
前記第１電極層は、ソース電極層であり、
前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
【請求項４】
請求項１に記載のトレンチゲートパワー半導体装置において、
前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、
前記第１半導体領域は、エミッタ領域であり、
前記第１電極層は、エミッタ電極層であり、
前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
【請求項５】
請求項１に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
前記ドリフト層となる第１導電型の第１半導体層を備える半導体基体を準備する半導体基体準備工程と、
前記第１半導体層に溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、
多段階イオン注入法により前記第１半導体層に第２導電型不純物をイオン注入して、前記ボディ層となる第２導電型の第２半導体層を形成する第２半導体層形成工程と、
前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第２半導体層及び前記保護絶縁膜を覆うように前記第１電極層を形成する第１電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、
前記第２半導体層形成工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在することとなるように第２導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。
【請求項６】
請求項５に記載のトレンチゲートパワー半導体装置の製造方法において、
前記第２半導体層形成工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも０．２μｍ以上深い位置に存在することとなるように第２導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。
【請求項７】
請求項１に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
前記ドリフト層となる第１導電型の第１半導体層及び前記ボディ層となる第２導電型の第２半導体層を備え、前記第１半導体層上に前記第２半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、
前記第２半導体層の表面から前記第１半導体層に達するように溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、
前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型の第１半導体領域を形成する第１半導体領域形成工程と、
前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第２半導体層及び前記保護絶縁膜を覆うように前記第１電極層を形成する第１電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、
前記半導体基体準備工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。
【請求項８】
請求項７に記載のトレンチゲートパワー半導体装置の製造方法において、
前記第２半導体層準備工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも０．２μｍ以上深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。
【請求項９】
請求項５〜８のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、
前記第１半導体領域は、ソース領域であり、
前記第１電極層は、ソース電極層であり、
前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
【請求項１０】
請求項５〜８のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、
前記第１半導体領域は、エミッタ領域であり、
前記第１電極層は、エミッタ電極層であり、
前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートパワー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、トレンチゲートパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバーターなど各種電源装置に広く用いられている（例えば、特許文献１参照。）。図１１は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。図１１（ａ）はトレンチゲートパワーＭＯＳＦＥＴ９００の断面図であり、図１１（ｂ）はｐ型ボディ層９２０におけるｐ型不純物及びｎ型不純物の濃度プロファイルを示す図である。
【０００３】
従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１１（ａ）に示すように、ｎ型＋型ドレイン層９１２と、ｎ＋型ドレイン層９１２上に位置するｎ−型ドリフト層９１４と、ｎ−型ドリフト層９１４上に位置するｐ型ボディ層９２０と、ｐ型ボディ層９２０を開口し、ｎ−型ドリフト層９１４に達して形成してなる溝９３０と、ｐ型ボディ層９２０内に配置されるとともに、少なくとも一部を溝９３０の内周面に露出させて形成してなるｎ＋型ソース領域９４０と、溝９３０の内周面に形成してなるゲート絶縁膜９３２と、ゲート絶縁膜９３２の内周面に形成してなるゲート電極層９３４と、ゲート電極層９３４と絶縁されるとともに、ｎ＋型ソース領域９４０と接して形成してなるソース電極層９５０と、ｎ＋型ドレイン層９１２と接して形成してなるドレイン電極層９６０とを備える。なお、図１１（ａ）中、符号９１０は半導体基体を示し、符号９３６は保護絶縁膜を示し、符号９４２はｐ＋型コンタクト領域を示す。
【０００４】
従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりも単位セル面積を縮小することが可能であるため、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりもオン抵抗を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２９９６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明の発明者らの研究により、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１１（ｂ）に示すように、ｐ型ボディ層９２０内におけるｐ型不純物の濃度分布が緩やかであるため、スイッチオフ時にゲート寄生発振が発生し易くなってしまうという問題があることがわかった。
【０００７】
図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００におけるドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳの変化を示す図である。図１３は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００におけるスイッチオフ時のゲート寄生発振を説明するために示す図である。図１３（ａ）はスイッチオフ時におけるゲート制御電圧ＶＧの時間変化を示す図であり、図１３（ｂ）はスイッチオフ時におけるドレイン・ソース間電流ＩＤＳ及び電圧ＶＤＳの時間変化を示す図であり、図１３（ｃ）はスイッチオフ時におけるソース・ゲート間電圧ＶＳＧの時間変化を示す図である。
【０００８】
すなわち、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１１（ｂ）に示すように、ｐ型ボディ層９２０内におけるｐ型不純物の濃度分布が緩やかであることから、ｐ型ボディ層９２０の底面の近傍でｐ型不純物の濃度が低く、これに起因してスイッチオフ時にｐ型ボディ層９２０とドリフト層９１４との間のｐｎ接合からソース電極層９５０に向かう空乏層が伸長し易い。このため、オン抵抗をより一層低減しようとしてｐ型ボディ層９２０の層厚を薄くした場合には、図１２に示すように、（ドレイン・ソース間に印加する所定の電圧領域（矢印で示す０Ｖ〜２５Ｖの領域））でドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳ（又は出力容量Ｃｏｓｓ）の変化が比較的急峻になるため、図１３に示すように、スイッチオフ時にゲート寄生発振が発生し易くなってしまうのである。
【０００９】
なお、このような問題は、ｐ型とｎ型とを逆にしたトレンチゲートパワーＭＯＳＦＥＴの場合にも同様に見られる問題である。また、このような問題はトレンチゲートパワーＭＯＳＦＥＴの場合だけに存在する問題ではなく、トレンチゲートＩＧＢＴその他のトレンチゲートパワー半導体装置全般に存在する問題である。
【００１０】
そこで、本発明は、上記した問題を解決するためになされたもので、ｐ型ボディ層の層厚を薄くした場合であってもスイッチオフ時にゲート寄生発振が発生し難い構造を有するトレンチゲートパワー半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
［１］本発明のトレンチゲートパワー半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあることを特徴とする。
【００１２】
［２］本発明のトレンチゲートパワー半導体装置においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置から０．２μｍ以上深い位置にあることが好ましい。
【００１３】
［３］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、前記第１半導体領域は、ソース領域であり、前記第１電極層は、ソース電極層であり、前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることが好ましい。
【００１４】
［４］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、前記第１半導体領域は、エミッタ領域であり、前記第１電極層は、エミッタ電極層であり、前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることが好ましい。
【００１５】
［５］本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第１導電型の第１半導体層を備える半導体基体を準備する半導体基体準備工程と、前記第１半導体層に溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、多段階イオン注入法により前記第１半導体層に第２導電型不純物をイオン注入して、前記ボディ層となる第２導電型の第２半導体層を形成する第２半導体層形成工程と、前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型の第１半導体領域を形成する第１半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第２半導体層及び前記保護絶縁膜を覆うように前記第１電極層を形成する第１電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記第２半導体層形成工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在することとなるように第２導電型不純物をイオン注入することを特徴とする。
【００１６】
［６］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記第２半導体層形成工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも０．２μｍ以上深い位置に存在することとなるように第２導電型不純物をイオン注入することが好ましい。
【００１７】
［７] 本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記ドリフト層となる第１導電型の第１半導体層及び前記ボディ層となる第２導電型の第２半導体層を備え、前記第１半導体層上に前記第２半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第２半導体層の表面から前記第１半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型の第１半導体領域を形成する第１半導体領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第２半導体層及び前記保護絶縁膜を覆うように前記第１電極層を形成する第１電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、前記半導体基体準備工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在する半導体基体を準備することを特徴とする。
【００１８】
［８］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記第２半導体層準備工程においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも０．２μｍ以上深い位置に存在する半導体基体を準備することが好ましい。
【００１９】
［９］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、前記第１半導体領域は、ソース領域であり、前記第１電極層は、ソース電極層であり、前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることが好ましい。
【００２０】
［１０］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、前記第１半導体領域は、エミッタ領域であり、前記第１電極層は、エミッタ電極層であり、前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることが好ましい。
【発明の効果】
【００２１】
本発明のトレンチゲートパワー半導体装置によれば、後述する図１に示すように、ｐ型ボディ層１２０におけるｐ型不純物（第２導電型不純物）の濃度が最大値を示す深さ位置が、ｐ型ボディ層１２０の表面の深さ位置とｐ型ボディ層１２０の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあるため、ｐ型ボディ層１２０の底面の近傍でｐ型不純物の濃度が高くなる。このため、スイッチオフ時にｐ型ボディ層１２０とドリフト層１１４との間のｐｎ接合からソース電極層（第１電極層）１５０に向かう空乏層の伸長が従来よりも抑制されるようになるため、後述する図２に示すように、（ドレイン・ソース間に印加する所定の電圧領域（矢印で示す０Ｖ〜２５Ｖの領域））でドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳ（又は出力容量Ｃｏｓｓ）の変化が従来よりも緩やかになり、後述する図３に示すように、スイッチオフ時にゲート寄生発振が発生し難くなる。
【図面の簡単な説明】
【００２２】
【図１】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。
【図２】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００におけるドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳの変化を示す図である。
【図３】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００におけるスイッチオフ時のゲート寄生発振の様子を示す図である。
【図４】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法を説明するために示す図である。
【図５】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法を説明するために示す図である。
【図６】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法を説明するために示す図である。
【図７】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法を説明するために示す図である。
【図８】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する別の方法を説明するために示す図である。
【図９】実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する別の方法を説明するために示す図である。
【図１０】実施形態２に係るトレンチゲートＩＧＢＴ２００を説明するために示す図である。
【図１１】従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。
【図１２】従来のトレンチゲートパワーＭＯＳＦＥＴ９００におけるドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳの変化を示す図である。
【図１３】従来のトレンチゲートパワーＭＯＳＦＥＴ９００におけるスイッチオフ時のゲート寄生発振の様子を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明のトレンチゲートパワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。
【００２４】
［実施形態１］
１．実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００
図１は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。図１（ａ）はトレンチゲートパワーＭＯＳＦＥＴ１００の断面図であり、図１（ｂ）はｐ型ボディ層１２０におけるｐ型不純物及びｎ型不純物の濃度プロファイルを示す図である。
【００２５】
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、図１に示すように、ｎ＋型ドレイン層１１２と、ｎ＋型ドレイン層１１２上に位置するｎ−型ドリフト層（第１導電型のドリフト層）１１４と、ｎ−型ドリフト層１１４上に位置するｐ型ボディ層（第２導電型のボディ層）１２０と、ｐ型ボディ層１２０を開口し、ｎ−型ドリフト層１１４に達して形成してなる溝１３０と、ｐ型ボディ層１２０内に配置されるとともに、少なくとも一部を溝１３０の内周面に露出させて形成してなるｎ＋型ソース領域（第１導電型の第１半導体領域）１４０と、溝１３０の内周面に形成してなるゲート絶縁膜１３２と、ゲート絶縁膜１３２の内周面に形成してなるゲート電極層１３４と、ゲート電極層１３４と絶縁されるとともに、ｎ＋型ソース領域１４０と接して形成してなるソース電極層１５０と、ｎ＋型ドレイン層１１２と接して形成してなるドレイン電極層１６０とを備える。
【００２６】
そして、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図１（ｂ）に示すように、ｐ型ボディ１２０におけるｎ型不純物の濃度が最大値を示す深さ位置Ｐが、ｐ型ボディ１２０の表面の深さ位置Ｐ１とｐ型ボディ１２０の底面の深さ位置Ｐ２との中間に位置する深さ位置Ｐ３よりも深い位置にある。なお、図１中、符号１１０は半導体基体を示し、符号１３６は保護絶縁膜を示し、符号１４２はｐ＋型コンタクト領域を示す。
【００２７】
ｎ＋型ドレイン層１１２の厚さは例えば２００μｍであり、ｎ＋型ドレイン層１１２の不純物濃度は例えば２×１０１９ｃｍ−３である。また、ｎ−型ドリフト層１１４の厚さは例えば１０μｍであり、ｎ−型ドリフト層１１４の不純物濃度は例えば１×１０１６ｃｍ−３である。また、ｐ型ボディ層１２０の厚さは例えば２μｍであり、ｐ型ボディ層１２０の不純物濃度は、表面において例えば１×１０１６ｃｍ−３であり、深さ位置Ｐにおいて例えば１×１０１７ｃｍ−３である。
【００２８】
溝の深さは例えば２．５μｍであり、ｎ＋型ソース領域１４０の深さは例えば０．３μｍであり、ｎ＋型ソース領域１４０の不純物濃度は例えば２×１０１９ｃｍ−３である。ゲート絶縁膜１３２の厚さは例えば０．１μｍである。ゲート電極層１３４は例えばリンをドープしたポリシリコンからなる。ソース電極層１５０は、例えばアルミニウムからなり、厚さが例えば５μｍである。ソース電極層１５０は保護絶縁膜１３６によりゲート電極層１３４と絶縁されている。ドレイン電極層１６０は、例えばニッケルからなり、厚さが例えば２μｍである。
【００２９】
ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置は、図１（ｂ）に示すように、深さ位置Ｐ３から０．５μｍ深い位置（ｐ型ボディ層１２０の表面から１．５μｍ深い位置、ｐ型ボディ層１２０の底面から０．５μｍ浅い位置にある。
【００３０】
２．実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、上記したように、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置Ｐが、ｐ型ボディ層１２０の表面の深さ位置Ｐ１とｐ型ボディ層１２０の底面の深さ位置Ｐ２との中間に位置する深さ位置Ｐ３よりも深い位置にあるため、スイッチオフ時にゲート寄生発振が発生し易くなってしまうという問題を軽減できる。
【００３１】
図２は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００におけるドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳの変化を示す図である。図３は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００におけるスイッチオフ時のゲート寄生発振を説明するために示す図である。図３（ａ）はスイッチオフ時におけるゲート制御電圧ＶＧの時間変化を示す図であり、図３（ｂ）はスイッチオフ時におけるドレイン・ソース間電流ＩＤＳ及び電圧ＶＤＳの時間変化を示す図であり、図３（ｃ）はスイッチオフ時におけるソース・ゲート間電圧ＶＳＧの時間変化を示す図である。
【００３２】
すなわち、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、図１に示すように、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置Ｐが、ｐ型ボディ層１２０の表面の深さ位置Ｐ１とｐ型ボディ層１２０の底面の深さ位置Ｐ２との中間に位置する深さ位置Ｐ３よりも深い位置にあるため、ｐ型ボディ層１２０の底面の近傍でｐ型不純物の濃度が高くなる。このため、スイッチオフ時にｐ型ボディ層１２０とｎ−型ドリフト層１１４との間のｐｎ接合からソース電極層１５０に向かう空乏層の伸長が従来よりも抑制されるようになるため、図２に示すように、（ドレイン・ソース間に印加する所定の電圧領域（矢印で示す０Ｖ〜２５Ｖの領域））でドレイン・ソース間電圧ＶＤＳの変化に対するドレイン・ソース間容量ＣＤＳ（又は出力容量Ｃｏｓｓ）の変化が従来よりも緩やかになり、図３に示すように、スイッチオフ時にゲート寄生発振が発生し難くなる。
【００３３】
３．実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下のような方法により製造することができる。
【００３４】
図４〜図７は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）及び図７（ａ）〜図７（ｃ）は各工程図である。
【００３５】
（１）半導体基体準備工程
図４（ａ）に示すように、ｎ＋型ドレイン層１１２となるｎ＋型半導体基板と、ｎ−型ドリフト層１１４及びｐ型ボディ層１２０となるｎ−型エピタキシャル層１１３とが積層された構造の半導体基体１１０を準備する。
【００３６】
（２）溝形成工程
その後、図４（ｂ）に示すように、ｎ−型エピタキシャル層１１３の表面から所定深さの溝１３０を形成する。溝の深さは例えば２．５μｍとする。
【００３７】
（３）ゲート絶縁膜形成工程
その後、酸化性雰囲気の下で半導体基体１１０に熱処理を施して、図４（ｃ）に示すように、ｎ−型エピタキシャル層１１３の表面及び溝１３０の内周面（底面及び側面）に熱酸化膜１３１を形成する。当該熱酸化膜１３１のうち溝１３０の内周面（底面及び側面）に形成された熱酸化膜がゲート絶縁膜１３２となる。
【００３８】
（４）ゲート電極層形成工程
その後、図５（ａ）に示すように、ｎ−型エピタキシャル層１１３の表面側から、溝１３０を埋めるようにドープトポリシリコン膜１３３を形成する。
その後、図５（ｂ）に示すように、ポリシリコン膜１３３のエッチバックを行い、溝１３０の内部にのみポリシリコン膜１３３を残した状態でポリシリコン膜１３３を除去する。これにより、溝１３０の内周面にゲート電極層１３４が形成される。
【００３９】
（５）ｐ型ボディ層形成工程
その後、図５（ｃ）に示すように、ｎ−型エピタキシャル層１１３の表面側から多段階イオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。この工程は、まず、比較的高い加速電圧（例えば２００ｋｅＶ）かつ比較的高ドーズ量（例えば１×１０１３ｃｍ−２）の条件でボロンイオンを注入し、その後、比較的低い加速電圧（例えば７０ｋｅＶ）かつ比較的低ドーズ量（例えば１×１０１２ｃｍ−２）の条件でボロンイオンを注入することにより行う。
次に、半導体基体１１０に熱処理（例えば１０００℃、２時間）を施してｐ型不純物を活性化させることにより、ｐ型ボディ層１２０を形成する。
これにより、図６（ａ）に示すように、上述したような濃度プロファイルを有するｐ型ボディ層１２０が形成される（図１参照。）。
【００４０】
（６）ｐ＋型コンタクト領域形成工程
その後、図６（ｂ）に示すように、ｐ型ボディ層１２０の表面における所定領域に図示しないマスクＭ１を形成した後、当該マスクＭ１を介してｐ型不純物（例えばボロンイオン）のイオン注入を行い、さらにその後、半導体基体１１０に熱処理を施してｐ型不純物を活性化させる。これにより、ｐ型ボディ層１２０の表面にｐ＋型コンタクト領域１４２が形成される。
【００４１】
（７）ｎ＋型ソース領域形成工程
その後、図６（ｃ）に示すように、ｐ型ボディ層１２０の表面における所定領域に図示しないマスクＭ２を形成した後、当該マスクＭ２を介してｎ型不純物（例えばリンイオン）のイオン注入を行い、さらにその後、半導体基体１１０に熱処理を施してｎ型不純物を活性化させる。これにより、ｐ型ボディ層１２０内に、少なくとも一部が溝１３０の内周面に露出するようにｎ＋型ソース領域１４０が形成される。
【００４２】
（８）保護絶縁膜形成工程
その後、ｐ型ボディ層１２０の表面における熱酸化膜１３１を除去した後、半導体基体１１０に熱処理を施してｐ型ボディ層１２０の表面及び溝１３０上部の内周面にシリコンの熱酸化膜を形成し、その後、ｐ型ボディ層１２０の表面側から気相法によりＰＳＧ膜を形成することにより積層膜１３５を形成する（図７（ａ）参照。）。さらにその後、ゲート電極層１３４の上部を残して積層膜１３５をエッチングにより除去する。これにより、図７（ｂ）に示すように、ゲート電極層１３４の上部に保護絶縁膜１３６が形成される。
【００４３】
（９）ソース電極層形成工程及びドレイン電極層形成工程
その後、図７（ｃ）に示すように、ｐ型ボディ層１２０及び保護絶縁膜１３６を覆うようにソース電極層１５０を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極層１６０を形成する。
【００４４】
以上のようにして、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造することができる。
【００４５】
４．実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する別の方法
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下のような方法によっても製造することができる。
【００４６】
図８及び図９は、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する別の方法を説明するために示す図である。図８（ａ）〜図８（ｃ）及び図９（ａ）〜図９（ｃ）は各工程図である。
【００４７】
（１）半導体基体準備工程
図８（ａ）に示すように、ｎ＋型ドレイン層１１２となるｎ＋型半導体基板、ｎ−型ドリフト層１１４となる第１エピタキシャル層及びｐ型ボディ層１２０となる第２エピタキシャル層１１９を備えこれらがこの順序で積層された構造の半導体基体１１０を準備する。
【００４８】
その後、図８（ｂ）に示すように、第２エピタキシャル層１１９の表面からｐ型不純物（例えばボロンイオン）を第２エピタキシャル層１１９中に高加速電圧（例えば２００ｋｅＶ）、高ドーズ量（例えば１×１０１３ｃｍ−２）でイオン注入し、その後半導体基体に熱処理（例えば１０００℃、２時間）を施して、ｐ型不純物を活性化させる。これにより、図８（ｃ）に示すように、ｐ型ボディ層１２０におけるＰ型不純物の濃度が最大値を示す深さ位置Ｐが、ｐ型ボディ層１２０の表面の深さ位置Ｐ１とｐ型ボディ層１２０の底面の深さ位置Ｐ２との中間に位置する深さ位置Ｐ３よりも深い位置に存在する半導体基体１１０が得られる。
【００４９】
（２）溝形成工程
その後、図９（ａ）に示すように、ｐ型ボディ層１２０の表面からｎ−型ドリフト層１１４に達するように溝１３０を形成する。溝の深さは例えば２．５μｍとする。
【００５０】
（３）ゲート絶縁膜形成工程
その後、酸化性雰囲気の下で半導体基体１１０に熱処理を施して、図９（ｂ）に示すように、第２エピタキシャル層１１９の表面及び溝１３０の内周面（底面及び側面）に熱酸化膜１３１を形成する。当該熱酸化膜１３１のうち溝１３０の内周面（底面及び側面）に形成された熱酸化膜がゲート絶縁膜１３２となる。
【００５１】
（４）ゲート電極層形成工程
その後、図９（ｃ）に示すように、ｐ型ボディ層１２０の表面側から、溝１３０を埋めるようにドープトポリシリコン膜１３３を形成する。
その後、ポリシリコン膜１３３のエッチバックを行い、溝１３０の内部にのみポリシリコン膜１３３を残した状態でポリシリコン膜１３３を除去する。これにより、溝１３０の内周面にゲート電極層１３４が形成され、前述した図６（ａ）に示したものと同じ構造のものが得られる。
【００５２】
その後、上記した「実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法」と同様の方法により、ｐ＋型コンタクト領域形成工程、ｎ＋型ソース領域形成工程、保護絶縁膜形成工程、ソース電極層形成工程及びドレイン電極層形成工程を実施することにより、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造することができる。
【００５３】
５．実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造するさらに別の方法
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下のような方法によっても製造することができる。
【００５４】
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造するさらに別の方法おいては、ｎ＋型ドレイン層１１２上に、ｎ−型エピタキシャル層１１４及びｐ型ボディ層１２０が順次積層した構造を有する半導体基体１１０（図８（ｃ）参照。）を準備する。
【００５５】
その後は、上記した「実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する別の方法」と同様の方法により、溝形成工程、ゲート絶縁膜形成工程、ゲート電極層形成工程、ｐ＋型コンタクト領域形成工程、ｎ＋型ソース領域形成工程、保護絶縁膜形成工程、ソース電極層形成工程及びドレイン電極層形成工程を実施することにより、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造することができる。
【００５６】
［実施形態２］
図１０は、実施形態２に係るトレンチゲートＩＧＢＴ２００を説明するために示す図である。
【００５７】
上記した実施形態１においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明のトレンチゲートパワー半導体装置を説明したが、本発明はこれに限定されるものではない。本発明は、例えばトレンチゲートＩＧＢＴにも適用可能である。
【００５８】
実施形態２に係るトレンチゲートＩＧＢＴ２００においては、図１０に示すように、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と同様に、ｐ型ボディ層２２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｐ型ボディ層２２０の表面の深さ位置とｐ型ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にある。
【００５９】
実施形態２に係るトレンチゲートＩＧＢＴ２００によれば、ｐ型ボディ層２２０の底面の近傍でｐ型不純物の濃度が高くなるため、スイッチオフ時にｐ型ボディ層２２０とｎ−型ドリフト層２１４との間のｐｎ接合からエミッタ電極層２５０に向かう空乏層の伸長が従来よりも抑制されるようになる。このため、コレクタ・エミッタ間電圧ＶＣＥの変化に対するコレクタ・エミッタ間容量ＣＣＥ（又は出力容量Ｃｏｓｓ）の変化が従来よりも緩やかになり、実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と同様に、スイッチオフ時にゲート寄生発振が発生し難くなる。
【００６０】
以上、本発明のトレンチゲートパワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【００６１】
（１）上記した「実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造する方法」においては、比較的高い加速電圧かつ比較的高ドーズ量の条件でボロンイオンを注入し、その後、比較的低い加速電圧かつ比較的低ドーズ量の条件でボロンイオンを注入するという２段階のイオン注入により多段階イオン注入法を行ったが、本発明はこれに限定されるものではない。３段階以上のイオン注入により多段階イオン注入法を行ってもよい。
【００６２】
（２）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
【符号の説明】
【００６３】
１００，９００…パワーＭＯＳＦＥＴ、１１０，２１０，９１０…半導体基体、１１２，９１２…ｎ＋型ドレイン層、１１３…ｎ−型エピタキシャル層、１１４，２１４，９１４…ｎ−型ドリフト層、１１９…第２エピタキシャル層、１２０，２２０，９２０…ｐ型ボディ層、１３０，２３０，９３０…溝、１３１…シリコン酸化膜、１３２，２３２，９３２…ゲート絶縁膜、１３３…ポリシリコン層、１３４，９３４…ゲート電極層、１３６，２３６，９３６…保護絶縁膜、１４０，９４０…ｎ＋型ソース領域、１４２，２４２，９４２…ｐ＋型コンタクト領域、１５０，９５０…ソース電極層、１６０，９６０…ドレイン電極層、２００…ＩＧＢＴ、２１２…ｐ＋型コレクタ層、２４０…ｎ＋型エミッタ領域、２５０…エミッタ電極層、２６０…コレクタ電極層
【図２】
2012248760.tif 000003
【図３】
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【図４】
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【図５】
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【図１２】
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【図１３】
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【図１】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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