(57)【要約】【課題】同じ周波数と異なる位相を有する２つの入力クロック信号から、これら異なる位相の間の範囲で調節した位相を有する位相補間信号を生成するにあたって、一方の入力クロック信号の位相が途中で切り替わった場合でも、２つの入力クロック信号が電源電圧およびグランド電圧の間でフルに振幅する場合でも、正常に動作する位相補間装置を提供する。【解決手段】本発明の位相補間装置は、遅延を有するフィルタ回路を設けることで、入力クロック信号の立ち上がり時間に依存することなく位相補間信号を生成できる。また、２つの入力クロック信号のうち一方だけで位相補間信号の位相が決定される場合に他方の影響を排除することが可能なリセット信号を生成する論理回路を設けている。【選択図】図６Ａ
2012175683.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力クロック信号がそれぞれ有する第１および第２の位相の間の範囲内で、前記第１および第２の入力クロック信号にそれぞれ対応する第１および第２の位相補間制御信号に応じた位相を有する位相補間信号を設定するための中間電圧制御信号を生成する第１の論理回路と、
前記中間電圧制御信号に基づいて調整された中間電圧を出力する中間電圧生成回路と、
前記第１および前記第２の入力クロック信号ならびに前記第１および前記第２の位相補間制御信号を入力して、前記第１および前記第２の位相補間制御信号に対する前記第１または前記第２の入力クロック信号の一方の影響だけで前記位相補間信号の位相が決定する場合に、前記第１または前記第２の入力クロック信号の他方の影響を排除することができるリセット信号を生成する第２の論理回路と、
前記リセット信号に応じて前記中間電圧を所定の電圧に固定するリセット回路と
を具備する
位相補間装置。
【請求項２】
請求項１に記載の位相補間装置において、
前記中間電圧生成回路は、
前記中間電圧制御信号に応じて第１の電流を生成する第１の電流源回路部と、
前記第１の電流源回路部および前記容量素子の間に接続されて、前記第１の入力クロック信号がＨｉｇｈ状態のときに導通する第１のトランジスタと、
前記中間電圧制御信号に応じて第２の電流を生成する第２の電流源回路部と、
前記第２の電流源回路部および前記容量素子の間に接続されて、前記第２の入力クロック信号がＨｉｇｈ状態のときに導通する第２のトランジスタと、
前記第１および前記第２の電流によって放電される容量素子と
を具備し、
前記中間電圧は、前記容量素子のゲート電圧である
位相補間装置。
【請求項３】
請求項２に記載の位相補間装置において、
前記第１および前記第２の位相補間制御信号は、
一連の「０」または一連の「１」もしくは一連の「０」および一連の「１」の組み合わせとして所定ビット数でバイナリ表記されたサーモメトリックコード
を具備し、
前記第１の論理回路は、前記中間電圧制御信号として前記第１、第２の位相補間制御信号を出力し、
前記第１の電流源回路部は、
並列に接続された第１の複数の電流源と、
ソースおよびドレインが、前記第１のトランジスタおよび前記複数の電流源のそれぞれの間に直列に接続されて、ゲートが、前記第１の位相補間制御信号の前記複数のビットをそれぞれ入力する第１の複数のトランジスタと
を具備し、
前記第２の電流源回路部は、
並列に接続された第２の複数の電流源と、
ソースおよびドレインが、前記第２のトランジスタおよび前記複数の電流源のそれぞれの間に直列に接続されて、ゲートが、前記第２の位相補間制御信号の前記複数のビットをそれぞれ入力する第２の複数のトランジスタと
を具備し、
前記第２の論理回路は、
前記第２の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第１のＮＡＮＤ回路と、
前記第１の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第２のＮＡＮＤ回路と、
前記第１の入力クロック信号および前記第１のＮＡＮＤ回路の出力信号を入力する第３のＮＡＮＤ回路と、
前記第２の入力クロック信号および前記第２のＮＡＮＤ回路の出力信号を入力する第４のＮＡＮＤ回路と、
前記第３のＮＡＮＤ回路の出力信号および前記第４のＮＡＮＤ回路の出力信号を入力して前記リセット信号を出力する第５のＮＡＮＤ回路と
を具備する
位相補間装置。
【請求項４】
請求項１に記載の位相補間装置において、
前記中間電圧生成回路は、
前記中間電圧制御信号に基づいて調整された内部中間電圧を生成する内部中間電圧調整回路と、
前記中間電圧を、前記内部中間電圧から所定の遅延を伴って出力するフィルタ回路と
をさらに具備し、
前記フィルタ回路は、
容量素子と、
前記容量素子および前記内部中間電圧調整回路の間に接続された抵抗素子と
を具備し、
前記抵抗素子の抵抗値および前記容量素子の容量値から、前記所定の遅延に対応する時定数が算出され、
前記抵抗値および前記容量値のうち少なくとも一方は調整可能である
位相補間装置。
【請求項５】
請求項１または４に記載の位相補間装置において、
前記内部中間電圧調整回路は、
電源およびグランドの間に直列に接続された複数の抵抗素子と、
前記複数の抵抗素子の両端にドレインおよびソースがそれぞれ接続された複数のトランジスタと
を具備し、
前記複数のトランジスタのそれぞれは、前記複数の抵抗素子のそれぞれを、ゲートに入力した前記中間電圧制御信号に応じて個別に短絡する
位相補間装置。
【請求項６】
請求項５に記載の位相補間装置において、
前記第１および前記第２の位相補間制御信号は、
複数のビットを有するサーモメトリックコード
を具備し、
前記第１の論理回路は、
前記複数のビットにそれぞれ対応する複数の論理回路部
を具備し、
前記複数の論理回路部のそれぞれは、
前記第１の入力クロック信号および前記第１の位相補間制御信号における対応ビットを入力する第１のＮＡＮＤ回路と、
前記第２の入力クロック信号および前記第２の位相補間制御信号における対応ビットを入力する第２のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力信号および前記第２のＮＡＮＤ回路の出力信号を入力し、前記中間電圧制御信号における対応ビットを出力するＡＮＤ回路と
を具備し、
前記第２の論理回路は、
前記第２の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第１のＮＡＮＤ回路と、
前記第１の位相補間制御信号における最下位ビットおよび最上位ビットを入力する第２のＮＡＮＤ回路と、
前記第１の入力クロック信号および前記第１のＮＡＮＤ回路の出力信号を入力する第３のＮＡＮＤ回路と、
前記第２の入力クロック信号および前記第２のＮＡＮＤ回路の出力信号を入力する第４のＮＡＮＤ回路と、
前記第３のＮＡＮＤ回路の出力信号および前記第４のＮＡＮＤ回路の出力信号を入力して前記リセット信号を出力するＡＮＤ回路と
を具備する
位相補間装置。
【請求項７】
請求項１〜６のいずれかに記載の位相補間装置において、
前記中間電圧を所定の閾値電圧と比較して前記位相補間信号を生成するバッファ回路
をさらに具備する
位相補間装置。
【請求項８】
請求項７に記載の位相補間装置において、
前記第１および前記第２の論理回路の前段に接続されて、同じ周波数および異なる位相を有する複数の入力クロック信号を入力して、前記第１および前記第２の入力クロック信号を選択的に出力するクロックセレクタ
をさらに具備する
位相補間装置。
【請求項９】
請求項８に記載の位相補間装置と、
入力したデータ信号の減衰を回復して出力するイコライザと、
前記イコライザの後段に接続されて、前記位相補間装置が出力する前記位相補間信号を用いて前記データの収集を実施するサンプラーと、
前記サンプラーによるデータ収集の結果を基に、前記位相補間信号および前記データの位相関係を判定する位相比較器と、
位相補間信号およびデータの位相関係が揃うように生成した位相補間制御信号を前記第１および前記第２の論理回路に向けて出力する位相制御回路と、
前記複数の入力クロック信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）と
を具備する
クロックデータリカバリー回路。
【請求項１０】
第１および第２の位相をそれぞれ有する第１および第２の入力クロック信号ならびに前記第１および前記第２の入力クロック信号にそれぞれ対応する第１および第２の位相補間制御信号を入力するステップと、
前記第１および前記第２の位相の間の範囲内で、前記第１および前記第２の位相補間制御信号に応じた位相を設定するための中間電圧制御信号を生成するステップと、
前記中間電圧制御信号に基づいて調整された中間電圧を、所定の遅延を伴って出力するステップと、
前記第１および前記第２の位相補間制御信号に対する前記第１または前記第２の入力クロック信号の一方の影響だけで前記位相補間信号の位相が決定する場合に、前記第１または前記第２の入力クロック信号の他方の影響を排除することができるリセット信号を生成するステップと、
前記リセット信号に応じて前記中間電圧を所定の電圧に固定するステップと
を具備する
位相補間方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間装置と、この位相補間装置を用いたクロックデータリカバリー回路および位相補間方法とに係る。
【背景技術】
【０００２】
ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）やＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）のような高速Ｉ／Ｆ（ＩｎｔｅｒＦａｃｅ）回路では、同じ周波数と異なる位相を有する複数のクロック信号を入力して位相補間を行う位相補間回路が用いられる。同様な機能は、以下に示すタイミング差分割回路およびタイミング発生回路などでも得られる。
【０００３】
図１Ａは、特許文献１（特開２００１−３３９２８０号公報）に記載されたタイミング差分割回路の構成を示す回路図である。図１Ｂは、特許文献１に記載されたタイミング差分割回路における各種信号の時間変化を示すタイミングチャートである。
【０００４】
図１Ａのタイミング差分割回路の構成要素について説明する。図１Ａのタイミング差分割回路ＴＭＤは、第１、第２の入力部ＩＮ１、ＩＮ２と、論理回路Ｌと、第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２と、Ｐ型ＭＯＳトランジスタＭＰ１と、第１、第２の電流源Ｉ０１、Ｉ０２と、可変容量回路部と、ノードＮ１と、インバータＩＮＶ１と、出力部Ｏｕｔとを具備している。可変容量回路部は、複数のＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１５と、制御信号入力部７とを具備している。
【０００５】
図１Ａのタイミング差分割回路の構成要素の接続関係について説明する。論理回路Ｌにおける第１、第２の入力部は、第１、第２の入力部ＩＮ１、ＩＮ２にそれぞれ接続されている。論理回路Ｌにおける第１の出力部は、Ｐ型ＭＯＳトランジスタＭＰ１のゲートと、第１のＮ型ＭＯＳトランジスタＭＮ１のゲートとに接続されている。論理回路Ｌにおける第２の出力部は、第２のＮ型ＭＯＳトランジスタＭＮ２のゲートに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソースは、電源部Ｖｃｃに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１および第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれにおけるドレインは、ノードＮ１に接続されている。第１のＮ型ＭＯＳトランジスタＭＮ１におけるソースは、第１の電流源Ｉ０１における入力部に接続されている。第２のＮ型ＭＯＳトランジスタＭＮ２のそれぞれにおけるソースは、第２の電流源Ｉ０２における入力部に接続されている。第１、第２の電流源Ｉ０１、Ｉ０２のそれぞれにおける出力部は、グランドＧＮＤに接地されている。ノードＮ１は、可変容量回路部における一方の端部と、インバータＩＮＶ１の入力部とに接続されている。インバータＩＮＶ１の出力部は、出力部Ｏｕｔに接続されている。
【０００６】
可変容量回路部における一方の端部は、複数のＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１５のそれぞれにおけるドレインおよびソースに共通接続されている。複数のＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１５のそれぞれにおけるゲートは、制御信号入力部７に接続されている。
【０００７】
図１Ａのタイミング差分割回路の動作について、図１Ｂのタイムチャートを用いて説明する。図１Ｂのタイムチャートには、（ａ）〜（ｆ）の、合計６本のグラフが描かれている。これら６本のグラフは、上から順に、第１の入力部ＩＮ１から入力する第１の入力クロック信号ＩＮ１、第２の入力部ＩＮ２から入力する第２の入力クロック信号ＩＮ２、論理回路Ｌにおける第１の出力部から出力する第１のゲート電圧Ｇ１、論理回路Ｌにおける第２の出力部から出力する第２のゲート電圧Ｇ２、第１の場合におけるノードＮ１の電圧の波形例Ｎ１ｅ、第２の場合におけるノードＮ１の電圧の波形例Ｎ１ｆ、をそれぞれ示している。ここで、Ｔは第１、第２の入力クロック信号間の位相差に対応する時間差を表し、Ｔｏｖｐはオーバーラップ時間を表す。
【０００８】
まず、制御信号入力部７が所定の制御信号を入力し、複数のＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１５のそれぞれをオン状態またはオフ状態に設定する。ここで、複数のＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１５は、それぞれ異なる容量値を有する。たとえば、ＭＰ１５の容量値が基準容量値Ｃであって、ＭＰ１４の容量値が２Ｃ、ＭＰ１３の容量値が４Ｃ、ＭＰ１２の容量値が８Ｃ、ＭＰ１１の容量値が１６Ｃであれば、５ビットの制御信号で３２通りの容量値を可変容量回路部に設定することが可能である。なお、この可変容量値は、入出力されるクロック信号の周波数に応じて適宜に変更される。
【０００９】
次に、論理回路は、第１、第２の入力クロック信号に応じて、第１、第２のゲート電圧Ｇ１、Ｇ２を生成する。具体的には、第１のゲート電圧Ｇ１は、第１のクロック信号が立ち上がるとＨｉｇｈ状態になり、第２のクロック信号が立ち下がるとＬｏｗ状態になる。また、第２のゲート電圧Ｇ２は、第２のクロック信号が立ち上がるとＨｉｇｈ状態になり、第２のクロック信号が立ち下がるとＬｏｗ状態になる。
【００１０】
その結果、第１、第２の入力クロック信号が双方ともＬｏｗ状態になると、Ｐ型ＭＯＳトランジスタＭＰ１はオン状態になり、ノードＮ１の電圧はＨｉｇｈ状態になる。この状態から、第１の入力クロック信号がＨｉｇｈ状態になると、可変容量回路部に充電された電荷は、第１の電流源Ｉ０１の電流値Ｉ１に比例する速度で放電する。これは、図１Ｂの、第１の場合におけるノードＮ１の電圧の時間変化に対応する。
【００１１】
ここでさらに第２の入力クロック信号がＨｉｇｈ状態になると、可変容量回路部に充電された電荷は、第１、第２の電流源Ｉ０１、Ｉ０２の電流値Ｉ１、Ｉ２の和に比例する速度で放電する。これは、図１Ｂの、第２の場合におけるノードＮ１の電圧の時間変化に対応する。ここで、電流値Ｉ１、Ｉ２の合計を一定に保ったまま両者の比率を変えると、ノードＮ１の電圧が下降する速度も変化する。このとき、出力部Ｏｕｔが出力する出力クロック信号の位相は、第１、第２の入力クロック信号のそれぞれにおける位相の間の、比率に対応する値となる。
【００１２】
図２は、特許文献２（特開２００３−２２９７６３号公報）に記載されたタイミング発生回路の原理構成を示す回路図である。図２のタイミング発生回路の構成について説明する。図２のタイミング発生回路は、第１、第２、第３の入力部ＩＮａ、ＩＮｂ、ＩＮｃと、可変抵抗回路部２と、出力部Ｏｕｔとを具備している。可変抵抗回路部２は、第１、第２、第３の可変抵抗素子２１、２２、２３を具備している。第１の入力部ＩＮａは、第１の可変抵抗素子２１における一方の端部に接続されている。第２の入力部ＩＮｂは、第２の可変抵抗素子２２における一方の端部に接続されている。第３の入力部ＩＮｃは、第３の可変抵抗素子２３における一方の端部に接続されている。出力部Ｏｕｔは、第１〜第３の可変抵抗素子２１〜２３のそれぞれにおける他方の端部に共通接続されている。
【００１３】
図２のタイミング発生回路の動作について説明する。第１の入力部ＩＮａは、第１の入力クロック信号を入力する。第２の入力部ＩＮｂは、第２の入力クロック信号を入力する。第３の入力部ＩＮｃは、第３の入力クロック信号を入力する。ここで、第１、第２、第３の入力クロック信号は、同じクロック周波数で異なる位相を有している。ここでは、第１、第２、第３の入力クロック信号がそれぞれ有する位相を、第１、第２、第３の位相φａ、φｂ、φｃとする。
【００１４】
出力部Ｏｕｔは、第１〜第３の入力クロック信号と同じクロック周波数と、位相φｏとを有する出力クロック信号を出力する。ここで、出力クロック信号は、第１〜第３の入力クロック信号に、第１〜第３の可変抵抗素子２１〜２３の可変抵抗値にそれぞれ対応する重み付けをした上で合成されたものである。したがって、第１〜第３の可変抵抗素子２１〜２３の可変抵抗値を適宜に調整することで、出力クロック信号の位相φｏを任意に設定することが可能である。例えば、位相φｏを位相φａおよび位相φｂの中間値に設定したい場合は、第１および第２の可変抵抗素子２１、２２の可変抵抗値を同じにして、かつ、第３の可変抵抗値２３の可変抵抗値を無限大にする調整を行えば良い。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−３３９２８０号公報
【特許文献２】特開２００３−２２９７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記に示した２つの従来技術における問題点について説明する。まず、特許文献１に記載のタイミング差分割回路では、実際には、同じ周波数で位相の異なる複数のクロック信号から、位相が隣接する２つのクロック信号を選択して、第１、第２の入力クロック信号として用いる。そして、これら２つの入力クロック信号を合成することで、中間の位相を補間した信号を生成する。
【００１７】
図３は、特許文献１の従来技術における、各信号の波形の例を示すタイムチャートである。図３は、上から順に（ａ）〜（ｆ）の合計６つの波形を示している。図３（ａ）は、位相が０ｄｅｇ（ｄｅｇｒｅｅ：度）のクロック信号の波形を示している。図３（ｂ）は、位相が６０ｄｅｇのクロック信号の波形を示している。図３（ｃ）は、位相が１２０ｄｅｇのクロック信号の波形を示している。図３（ｄ）は、位相が６０ｄｅｇのクロック信号である第１の入力信号ＩＮ１の波形を示している。図３（ｅ）は、位相が１２０ｄｅｇのクロック信号から位相が０ｄｅｇのクロック信号に切り替わる第２の入力信号ＩＮ２の波形を示している。図３（ｆ）は、第１、第２の入力信号ＩＮ１、ＩＮ２を合成して得られる信号Ｎ１の波形を示している。
【００１８】
すなわち、図３の例では、６０ｄｅｇごとに位相のずれた６つのクロック信号から、第１の入力信号ＩＮ１として６０ｄｅｇのクロック信号を選択し、第２の入力信号ＩＮ２として最初は１２０ｄｅｇの信号を、途中からは０ｄｅｇの信号を選択している。図３（ｅ）において、第２の入力信号ＩＮ２の位相が切り替え時刻４１で切り替わるとき、選択されたクロック信号が切り替わる際に、図３（ｆ）においてパルスの消失４２が発生する場合がある。
【００１９】
より具体的には、このとき、位相が６０ｄｅｇの第１の入力信号ＩＮ１だけに位相補間の重み付けがされており、かつ、出力信号の位相を進めるために第２の入力信号ＩＮ２として位相１２０ｄｅｇのクロック信号から位相０ｄｅｇのクロック信号に切り替える場合を想定している。
【００２０】
すると、切り替え時刻４１において、第２の入力信号ＩＮ２の位相が１２０ｄｅｇから０ｄｅｇに切り替わった結果、ノードＮ１における出力信号においてパルスの消失４２が発生する。すなわち、本来なら、第１、第２の入力信号ＩＮ１、ＩＮ２の双方がＬｏｗになることで、ノードＮ１における出力信号は充電（リセット）される。しかし、切り替え時刻４１で第２の入力信号ＩＮ２のＬｏｗパルスが消えたために、ノードＮ１における出力信号はリセットが出来なくなり、パルスの消失４２が発生する。
【００２１】
次に、特許文献２における問題点について説明する。特許文献２に記載のタイミング信号発生回路では、入力クロック信号としてＣＭＯＳクロック信号の波形を用いるときに、正しく位相補間出来ない場合がある。ここで、ＣＭＯＳクロック信号の波形とは、電源電圧Ｖｄｄと、接地電圧ＧＮＤとの間でフルに振幅する波形である。
【００２２】
特許文献２に記載のタイミング信号発生回路は、複数のインバータ出力を抵抗で接続するだけの構成である。より具体的には、このタイミング信号発生回路は、１つ目の入力クロック信号が立ち上がってから２つ目の入力クロック信号が立ち上がるまでの間に、抵抗比に応じた電圧を補完するだけである。ここで、入力クロック信号としてＳｉｎ（Ｓｉｎｕｓ：正弦）波などを用いれば、電圧と時間の対応が成立する。しかし、入力クロック信号としてＣＭＯＳクロック信号の波形を用いる場合には、図４に示すにように正常な動作が得られない。
【００２３】
図４は、特許文献２に記載の従来技術において位相補間を行った場合の各信号の波形の例を示すタイムチャートである。図４は、（ａ）〜（ｃ）の合計３つのグラフを示している。図４（ａ）は、第１の入力クロック信号ＩＮａの波形を示している。図４（ｂ）は、第２の入力クロック信号ＩＮｂの波形を示している。図４（ｃ）は、出力部Ｏｕｔから出力される出力クロック信号の、５つの異なる抵抗比に応じた波形における変動例を示している。
【課題を解決するための手段】
【００２４】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
本発明による位相補間装置は、第１の論理回路（Ｌ１、Ｌ１ａ）と、中間電圧生成回路（ＣＰ、ＢＵＦまたはＩＮＶ、など）と、第２の論理回路（Ｌ１、Ｌ１ｂ）と、リセット回路（ＭＰｒｓｔ、ＭＰ１）とを具備する。ここで、第１の論理回路（Ｌ１、Ｌ１ａ）は、第１および第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）がそれぞれ有する第１および第２の位相の間の範囲内で、第１および第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）にそれぞれ対応する第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）に応じた位相を有する位相補間信号を設定するための中間電圧制御信号（ＰＣＯＮＳＷ）を生成する。中間電圧生成回路（ＣＰ、ＢＵＦまたはＩＮＶ、など）は、中間電圧制御信号（ＰＣＯＮＳＷ）に基づいて調整された中間電圧（Ｖｙ）を出力する。第２の論理回路（Ｌ１、Ｌ１ｂ）は、第１および第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）ならびに第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）を入力して、第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）に対する第１または第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）の一方の影響だけで位相補間信号の位相が決定する場合に、第１または第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）の他方の影響を排除することができるリセット信号（ＲＳＴ、ＲＳＴＢ）を生成する。リセット回路（ＭＰｒｓｔ、ＭＰ１）は、リセット信号（ＲＳＴ、ＲＳＴＢ）に応じて中間電圧（Ｖｙ）を所定の電圧に固定する。
【００２６】
本発明による位相補間方法は、第１および第２の位相をそれぞれ有する第１および第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）ならびに第１および第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）にそれぞれ対応する第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）を入力するステップと、第１および第２の位相の間の範囲内で、第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）に応じた位相を設定するための中間電圧制御信号（ＰＣＯＮＳＷ）を生成するステップと、中間電圧制御信号（ＰＣＯＮＳＷ）に基づいて調整された中間電圧（Ｖｙ）を、所定の遅延を伴って出力するステップと、第１および第２の位相補間制御信号（ＰＣＯＮ、ＰＣＯＮＢ）に対する第１または第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）の一方の影響だけで位相補間信号の位相が決定する場合に、第１または第２の入力クロック信号（ＣＬＫＡ、ＣＬＫＢ）の他方の影響を排除することができるリセット信号（ＲＳＴ、ＲＳＴＢ）を生成するステップと、リセット信号（ＲＳＴ、ＲＳＴＢ）に応じて中間電圧（Ｖｙ）を所定の電圧に固定するステップとを具備する。
【発明の効果】
【００２７】
本発明では、同じ周波数と異なる位相を有する２つの入力クロック信号から、これら異なる位相の間の範囲で調節した位相を有する位相補間信号を生成するにあたって、一方の入力クロック信号の位相が途中で切り替わった場合でも、２つの入力クロック信号が電源電圧および接地電圧の間でフルに振幅する場合でも、正常に動作する位相補間装置を提供する。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは、特許文献１に記載されたタイミング差分割回路の構成および動作について説明するための図である。
【図１Ｂ】図１Ｂは、特許文献１に記載されたタイミング差分割回路における各種信号の時間変化を示すタイミングチャートである。
【図２】図２は、特許文献２に記載されたタイミング発生回路の原理構成を示す回路図である。
【図３】図３は、特許文献１の従来技術における、各信号の波形の例を示すタイムチャートである。
【図４】図４は、特許文献２に記載の従来技術において位相補間を行った場合の各信号の波形の例を示すタイムチャートである。
【図５】図５は、本発明の第１の実施形態による位相補間装置の全体的な構成を示すブロック図である。
【図６Ａ】図６Ａは、本実施形態による論理回路および位相補間回路の詳細な構成を示す回路図である。
【図６Ｂ】図６Ｂは、本実施形態による論理回路のうち、１ビットの中間電圧制御信号を生成する論理回路部の詳細な構成を示す論理回路図である。
【図６Ｃ】図６Ｃは、本実施形態による論理回路のうち、リセット信号を生成する論理回路部の詳細な構成を示す論理回路図である。
【図７】図７は、図６Ａの位相補間回路の動作を概略的に説明するための等価回路の回路図である。
【図８】図８は、本発明の第１の実施形態による位相補間回路の動作を説明するためのタイムチャートである。
【図９Ａ】図９Ａは、本発明の第１の実施形態による位相補間装置における複数の抵抗素子のレイアウトの例を示す平面図である。
【図９Ｂ】図９Ｂは、本発明の第１の実施形態による位相補間装置における複数の抵抗素子のレイアウトの例を示す平面図である。
【図１０Ａ】図１０Ａは、本発明の第２の実施形態による位相補間装置の構成を示す回路図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施形態による第７、第８の入力部および第１、第２の電流源回路部の詳細な構成を示す回路図である。
【図１１】図１１は、本発明の第３の実施形態による位相補間装置の構成を示す回路図である。
【図１２】図１２は、本発明の第４の実施形態によるクロックデータリカバリー回路の構成を示す回路図である。
【発明を実施するための形態】
【００２９】
添付図面を参照して、本発明による位相補間装置と、この位相補間装置を用いたクロックデータリカバリー回路および位相補間方法とを実施するための形態を以下に説明する。
【００３０】
（第１の実施形態）
図５は、本発明の第１の実施形態による位相補間装置の全体的な構成を示すブロック図である。図５の位相補間装置は、論理回路Ｌ１と、位相補間回路ＰＩ１とを具備している。なお、本実施形態による位相補間装置は、クロックセレクタＣＳ１をさらに具備しても良い。クロックセレクタＣＳ１と、論理回路Ｌ１と、位相補間回路ＰＩ１とは、この順番に、直列に接続されている。
【００３１】
図５の位相補間装置の動作、すなわち本実施形態による位相補間方法について、概略的に説明する。まず、クロックセレクタＣＳ１は、多層クロック信号を入力する。多層クロック信号に含まれる各信号は、同じ周波数および同じ波形を共有する一方で、それぞれ異なる位相を有している。多層クロック信号は、循環的に等位相差であることが一般的であるが、このことは本発明においては必ずしも必要な条件ではない。
【００３２】
クロックセレクタＣＳ１は、入力した多層クロック信号のうち、２つのクロック信号を選択的に出力する。これら２つのクロック信号としては、多層クロック信号の中で位相が隣接するもの同士が選択されることが一般的であるが、このことは本発明においては必ずしも必要な条件ではない。
【００３３】
次に、論理回路Ｌ１は、クロックセレクタＣＳ１から出力された２つのクロック信号と、さらに外部から供給される位相制御信号とを入力とする。位相制御信号は、本発明による位相補間装置が最終的に出力する位相補間信号の位相を制御するためのものである。位相制御信号は、後述する第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢのように、複数のビット数を含むパラレル信号であることが望ましい。
【００３４】
論理回路Ｌ１は、リセット信号ＲＳＴと、中間電圧制御信号ＰＣＯＮＳＷとを生成して出力する。中間電圧制御信号ＰＣＯＮＳＷは、位相補間信号の位相を調整するために、後述する電圧調整回路に用いられるものである。リセット信号ＲＳＴは、位相補間信号の位相を、クロックセレクタＣＳ１から出力された２つのクロック信号のいずれかと同じに設定する場合に用いられるものである。なお、中間電圧制御信号ＰＣＯＮＳＷは、後述するように、複数のビット数を含むパラレル信号であることが望ましい。
【００３５】
次に、位相補間回路ＰＩ１は、論理回路Ｌ１から出力されたリセット信号ＲＳＴおよび中間電圧制御信号ＰＣＯＮＳＷを入力とし、位相補間信号を生成して出力する。
【００３６】
図６Ａは、本実施形態による論理回路Ｌ１および位相補間回路ＰＩ１の詳細な構成を示す回路図である。図６Ｂは、本実施形態による論理回路Ｌ１のうち、１ビットの中間電圧制御信号ＰＣＯＮＳＷを生成する論理回路部Ｌ１ａの詳細な構成を示す論理回路図である。図６Ｃは、本実施形態による論理回路Ｌ１のうち、リセット信号を生成する論理回路部Ｌ１ｂの詳細な構成を示す論理回路図である。
【００３７】
図６Ａの論理回路Ｌ１は、第１の入力クロック信号ＣＬＫＡと、第２の入力クロック信号ＣＬＫＢと、第１の位相補間制御信号ＰＣＯＮと、第２の位相補間制御信号ＰＣＯＮＢとを入力し、中間電圧制御信号ＰＣＯＮＳＷと、リセット信号ＲＳＴとを出力する。ここで、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢは、クロックセレクタＣＳ１から出力された２つのクロック信号に対応する。また、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢは、外部から供給される位相制御信号に対応する。
【００３８】
ここで、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢおよび中間電圧制御信号ＰＣＯＮＳＷは、それぞれ、第０〜第Ｎの合計Ｎ＋１ビットを有するパラレル信号である。また、図６Ａの論理回路Ｌ１は、図６Ｂの論理回路部Ｌ１ａをＮ＋１個、図６Ｃの論理回路部Ｌ１ｂを１個、具備している。
【００３９】
図６Ｂの論理回路部Ｌ１ａは、３つのＮＡＮＤ回路を具備している。第１のＮＡＮＤ回路は、第１の入力クロック信号ＣＬＫＡと、第１の位相補間制御信号ＰＣＯＮの第ｎビットとを入力する。第２のＮＡＮＤ回路は、第２の入力クロック信号ＣＬＫＢと、第２の位相補間制御信号ＰＣＯＮＢの第ｎビットとを入力する。第３のＮＡＮＤ回路は、第１、第２のＮＡＮＤ回路のそれぞれにおけるＮＡＮＤ演算結果を入力する。図６Ｂの論理回路部Ｌ１ａは、第３のＮＡＮＤ回路のＮＡＮＤ演算結果を、中間電圧制御信号ＰＣＯＮＳＷの第ｎビットとして出力する。
【００４０】
図６Ｃの論理回路部Ｌ１ｂは、４つのＮＡＮＤ回路と、１つのＡＮＤ回路とを具備している。第１のＮＡＮＤ回路は、第２の位相補間制御信号ＰＣＯＮＢにおける第０ビットおよび第Ｎビットを入力する。第２のＮＡＮＤ回路は、第１の位相補間制御信号ＰＣＯＮにおける第０ビットおよび第Ｎビットを入力する。第３のＮＡＮＤ回路は、第１の入力クロック信号ＣＬＫＡと、第１のＮＡＮＤ回路のＮＡＮＤ演算結果とを入力する。第４のＮＡＮＤ回路は、第２の入力クロック信号ＣＬＫＢと、第２のＮＡＮＤ回路のＮＡＮＤ演算結果とを入力する。ＡＮＤ回路は、第３、第４のＮＡＮＤ回路のそれぞれにおけるＮＡＮＤ演算結果を入力する。図６Ｃの論理回路部Ｌ１ｂは、ＡＮＤ回路のＡＮＤ演算結果を、リセット信号ＲＳＴとして出力する。
【００４１】
次に、位相補間回路ＰＩ１の詳細な構成について説明する。位相補間回路ＰＩ１は、内部中間電圧調整回路と、リセット回路と、フィルタ回路と、バッファ回路とに分けて考えることが出来る。
【００４２】
内部中間電圧調整回路は、電源部Ｖｃｃと、合計Ｎ＋１個の抵抗素子Ｒ０ａ〜ＲＮａからなる第１の抵抗素子群と、合計Ｎ＋１個のＰ型ＭＯＳトランジスタＭＰ０〜ＭＰＮからなる第１のスイッチ群と、合計Ｎ＋１個の抵抗素子Ｒ０ｂ〜ＲＮｂからなる第２の抵抗素子群と、合計Ｎ＋１個のＮ型ＭＯＳトランジスタＭＮ０〜ＭＮＮからなる第２のスイッチ群と、グランドＧＮＤとを具備する。第１、第２の抵抗素子群において、全ての抵抗素子が同じ抵抗値を有する必要性は無いが、ＲｉａとＲｉｂのように番号が同じ抵抗素子は同じ抵抗値を有することが望ましい。
【００４３】
リセット回路は、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔを具備している。
【００４４】
フィルタ回路は、可変抵抗素子ＲＰと、容量素子ＣＰとを具備している。なお、容量素子ＣＰの代わりに可変容量素子を用いても良い。さらには、抵抗素子および可変容量素子の組み合わせを用いても構わない。いずれの場合も、後述するように、フィルタ回路の時定数が調整可能であることが望ましい。
【００４５】
バッファ回路は、閾値Ｖｔｈを有する。
【００４６】
内部中間電圧調整回路において、電源部Ｖｃｃと、第１の抵抗素子群と、第２の抵抗素子群と、グランドＧＮＤとは、この順番に直列に接続されている。第１の抵抗素子群において、第０〜第Ｎの抵抗素子Ｒ０ａ〜ＲＮａは、この順番に直列に接続されている。第２の抵抗素子群において、第０〜第Ｎの抵抗素子Ｒ０ｂ〜ＲＮｂは、この順番に直列に接続されている。なお、抵抗素子Ｒ０ａの一方の端部は電源部Ｖｃｃに接続されており、抵抗素子ＲＮａおよび抵抗素子Ｒ０ｂのそれぞれにおける一方の端部は可変抵抗素子ＲＰにおける一方の端部に接続されており、抵抗素子ＲＮｂの一方の端部はグランドＧＮＤに接地されている。以降、抵抗素子ＲＮａ、Ｒ０ｂおよび可変抵抗ＲＰが接続されたノードにおける電圧を、内部中間電圧Ｖｘと呼ぶ。
【００４７】
第１のスイッチ群および第１の抵抗素子群において、第０〜第ＮのＰ型ＭＯＳトランジスタＭＰ０〜ＭＰＮのそれぞれにおけるドレインは、第０〜第Ｎの抵抗素子Ｒ０ａ〜ＲＮａのそれぞれにおける一方の端部に接続されている。同様に、第０〜第ＮのＰ型ＭＯＳトランジスタＭＰ０〜ＭＰＮのそれぞれにおけるソースは、第０〜第Ｎの抵抗素子Ｒ０ａ〜ＲＮａのそれぞれにおける他方の端部に接続されている。なお、第０〜第ＮのＰ型ＭＯＳトランジスタＭＰ０〜ＭＰＮのそれぞれにおけるゲートは、中間電圧制御信号ＰＣＯＮＳＷにおける第０〜第Ｎのビットをそれぞれ入力する。
【００４８】
第２のスイッチ群および第２の抵抗素子群において、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ０〜ＭＮＮのそれぞれにおけるソースは、第０〜第Ｎの抵抗素子Ｒ０ｂ〜ＲＮｂのそれぞれにおける一方の端部に接続されている。同様に、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ０〜ＭＮＮのそれぞれにおけるドレインは、第０〜第Ｎの抵抗素子Ｒ０ｂ〜ＲＮｂのそれぞれにおける他方の端部に接続されている。なお、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ０〜ＭＮＮのそれぞれにおけるゲートは、中間電圧制御信号ＰＣＯＮＳＷにおける第０〜第Ｎのビットをそれぞれ入力する。
【００４９】
フィルタ回路において、可変抵抗素子ＲＰの他方の端部、すなわち抵抗素子ＲＮａ、Ｒ０ｂと接続されていない方の端部は、容量素子ＣＰにおける一方の端部と、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔにおけるドレインと、バッファＢＵＦにおける入力部とに接続されている。容量素子ＣＰにおける他方の端部は、グランドＧＮＤに接地されている。つまり、このフィルタ回路は、時定数＝ＲＰ×ＣＰを有するＲＣ（Ｒｅｓｉｓｔｏｒ−Ｃａｐａｃｉｔｏｒ）回路である。以降、可変抵抗素子ＲＰ、容量素子ＣＰ、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔおよびバッファＢＵＦが接続されたノードの電圧を、中間電圧Ｖｙと呼ぶ。言い換えれば、中間電圧Ｖｙは、容量素子ＣＰのゲート電圧である。
【００５０】
リセット回路において、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔにおいて、ソースはグランドＧＮＤに接地されており、ゲートは論理回路Ｌ１からリセット信号ＲＳＴを入力する。
【００５１】
バッファ回路において、バッファＢＵＦの出力部は、本実施形態による位相補間装置の出力部Ｏｕｔに接続されている。
【００５２】
本実施形態による位相補間装置の動作、すなわち位相補間方法について、より詳細に説明する。まず、第１のスイッチ群および第１の抵抗素子群において、第ｉのＰ型ＭＯＳトランジスタＭＰｉは、ゲートに印加される電圧に応じて、ドレイン・ソース間に接続された抵抗素子Ｒｉａの両端部を短絡する。ここで、ｉは、０以上Ｎ以下の任意の整数を表す。同様に、第２のスイッチ群および第２の抵抗素子群において、第ｉのＮ型ＭＯＳトランジスタＭＮｉは、ゲートに印加される電圧に応じて、ドレイン・ソース間に接続された抵抗素子Ｒｉｂの両端部を短絡する。このとき、第１、第２のスイッチ群のＭＯＳトランジスタは極性が異なるので、第ｉの抵抗素子Ｒｉａ、Ｒｉｂのペアを考えるとき、常にいずれか一方だけが短絡される。
【００５３】
さらに、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢとして、サーモメトリックコードを用いるものとする。ここで、サーモメトリックコードとは、数値をバイナリで表す際に用いられる表記の一種である。Ｎビットのサーモメトリックコードでは、０〜Ｎビットの連続した「０」と、０〜Ｎビットの連続した「１」を組み合わせることで、最大２Ｎ種類の値を表現することが出来る。このとき、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢは、いずれもＮ＋１ビットの信号であり、一例としてＮ＝３の場合は、「００００」、「０００１」、「００１１」、「０１１１」、「１１１１」、「１１１０」、「１１００」、「１０００」からなる合計８種類のうちいずれかの値を取る。また、第１および第２の位相補間制御信号ＰＣＯＮおよびＰＣＯＮＢは反転信号であり、たとえば第１の位相補間制御信号ＰＣＯＮＢが「００００」の場合に第２の位相補間制御信号ＰＣＯＮＢは「１１１１」となる。このとき、図６Ａの論理回路Ｌ１は、中間電圧制御信号ＰＣＯＮＳＷとして、やはり「００００」、「０００１」、「００１１」、「０１１１」、「１１１１」、「１１１０」、「１１００」、「１０００」のうちいずれかの値を出力する。
【００５４】
その結果、第１および第２の入力クロック信号ＣＬＫＡおよびＣＬＫＢの両方がＬｏｗである状態からいずれか一方だけがＨｉｇｈになったとき、第１の抵抗素子群のうち、番号の小さい方から０〜Ｎ＋１個の抵抗素子が短絡されて、また、第２の抵抗素子群のうち、番号の大きい方から０〜Ｎ＋１個の抵抗素子が短絡される。このとき、いずれの場合においても、第１、第２の抵抗素子群のうち、合計Ｎ＋１個の抵抗素子が短絡されて、残る合計Ｎ＋１個の抵抗素子が電源部ＶｃｃおよびグランドＧＮＤの間に直列に接続された状態になる。
【００５５】
ここで、第１および第２の入力クロック信号ＣＬＫＡおよびＣＬＫＢの両方がＬｏｗである状態からいずれか一方だけがＨｉｇｈになったときの内部中間電圧Ｖｘに注目すると、中間電圧制御信号ＰＣＯＮＳＷの５種類の値にそれぞれ対応する５種類の電圧値を取る。すなわち、
ＰＣＯＮＳＷ＝「１１１１」のとき、Ｖｘ＝０
ＰＣＯＮＳＷ＝「１１１０」のとき、Ｖｘ＝Ｖｃｃ×Ｒ０ｂ／（Ｒ１ａ＋Ｒ２ａ＋Ｒ３ａ＋Ｒ０ｂ）
ＰＣＯＮＳＷ＝「１１００」のとき、Ｖｘ＝Ｖｃｃ×（Ｒ０ｂ＋Ｒ１ｂ）／（Ｒ２ａ＋Ｒ３ａ＋Ｒ０ｂ＋Ｒ１ｂ）
ＰＣＯＮＳＷ＝「１０００」のとき、Ｖｘ＝Ｖｃｃ×（Ｒ０ｂ＋Ｒ１ｂ＋Ｒ２ｂ）／（Ｒ３ａ＋Ｒ０ｂ＋Ｒ１ｂ＋Ｒ２ｂ）
ＰＣＯＮＳＷ＝「００００」のとき、Ｖｘ＝Ｖｃｃ
となる。ここで、Ｖｃｃは電源部Ｖｃｃの電圧を表す。
【００５６】
次に、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔは、リセット信号ＲＳＴがオン状態になると、容量素子ＣＰをグランドＧＮＤに短絡する。すなわち、リセット信号ＲＳＴがオン状態のとき、中間電圧Ｖｙは、内部中間電圧Ｖｘの値に関係なく、ゼロになる。
【００５７】
図７は、図６Ａの位相補間回路ＰＩ１の動作を概略的に説明するための等価回路の回路図である。図６Ａの位相補間回路ＰＩ１が、図７の等価回路と同じ機能を有していることについて説明する。
【００５８】
図７の等価回路は、電源部Ｖｃｃと、第０〜第Ｎの抵抗素子Ｒ０〜ＲＮと、グランドＧＮＤと、抵抗値切替スイッチＳＷｒｅｓと、抵抗素子ＲＰと、容量素子ＣＰと、リセット信号用スイッチＳＷｒｓｔと、バッファＢＵＦとを具備している。
【００５９】
グランドＧＮＤと、第０の抵抗素子Ｒ０と、第１の抵抗素子Ｒ１と、…、第Ｎの抵抗素子ＲＮと、電源部Ｖｃｃとは、この順番に直列に接続されている。抵抗値切替スイッチＳＷｒｅｓは、単極Ｎ＋１投スイッチであり、１個の共通端部と、第０〜第Ｎ＋１の合計Ｎ＋１個の端部とを具備している。
【００６０】
抵抗値切替スイッチＳＷｒｅｓにおいて、第０の端部は第０の抵抗素子Ｒ０におけるグランドＧＮＤ側の端部に接続されており、第１の端部は第１の抵抗素子Ｒ１における第０の抵抗素子Ｒ０側の端部に接続されている。以下同様に、第Ｎの端部は第Ｎの抵抗素子ＲＮにおける第Ｎ−１の抵抗素子ＲＮ−１側の端部に接続されている。最後に、第Ｎ＋１の端部は、第Ｎの抵抗素子ＲＮにおける電源部Ｖｃｃ側の端部に接続されている。なお、抵抗値切替スイッチＳＷｒｅｓの共通端部は、抵抗素子ＲＰにおける一方の端部に接続されている。ここで、抵抗値切替スイッチＳＷｒｅｓの共通端部における電圧を内部中間電圧Ｖｘと呼ぶ。
【００６１】
抵抗素子ＲＰにおける他方の端部は、リセット信号用スイッチＳＷｒｓｔにおける一方の端部と、容量素子ＣＰにおける一方の端部と、バッファＢＵＦにおける入力部とに接続されている。リセット信号用スイッチＳＷｒｓｔにおける他方の端部と、容量素子ＣＰにおける他方の端部とは、いずれもグランドＧＮＤに接地されている。ここで、容量素子ＣＰの電圧を中間電圧Ｖｙと呼ぶ。
【００６２】
図６Ａにおける第１、第２の抵抗素子群Ｒ０ａ〜ＲＮａ、Ｒ０ｂ〜ＲＮｂおよび図７におけるＲ０〜ＲＮにおいて、同じ番号を有する全ての抵抗素子の抵抗値が同じであれば、内部中間電圧Ｖｘが取り得る電圧値も図６Ａおよび図７で同じとなる。また、図７のリセット信号用スイッチＳＷｒｓｔによって中間電圧Ｖｙを任意にゼロに出来ることも、図６ａの場合と同じである。
【００６３】
以上に説明したように、図７の等価回路は図６Ａの位相補間回路ＰＩ１と同様に動作する。図７および下記のタイムチャートを用いて、本実施形態による位相補間回路ＰＩ１の動作についてさらに詳細に説明する。
【００６４】
図８は、本発明の第１の実施形態による位相補間回路ＰＩ１の動作を説明するためのタイムチャートである。図８は、（ａ）〜（ｃ）の、合計３つのグラフを示している。図８（ａ）は、第１の入力クロック信号ＣＬＫＡの波形の一例を示すグラフである。図８（ｂ）は、第２の入力クロック信号ＣＬＫＢの波形の一例を示すグラフである。図８（ｃ）は、中間電圧Ｖｙの波形の一例を示すグラフである。図８（ｃ）には、第１〜第３のグラフ８Ａ〜８Ｃが描かれており、第１および第２の入力クロック信号ＣＬＫＡおよびＣＬＫＢが両方ともＬｏｗである状態からいずれか一方だけがＨｉｇｈになったときの内部中間電圧Ｖｘの電圧値によって、以下のように場合分けしている。第１のグラフ８Ａは、内部中間電圧Ｖｘが電源部Ｖｃｃの電圧に等しい場合の、中間電圧Ｖｙの時間変化を示している。第２のグラフ８Ｂは、内部中間電圧Ｖｘがゼロである場合の、中間電圧Ｖｙの時間変化を示している。第３のグラフ８Ｃは、内部中間電圧ＶｘがＶｃｃ／２である場合の、中間電圧Ｖｙの時間変化を示している。
【００６５】
図８のタイムチャートは、第１〜第５の、合計５つの時間帯に分けられている。まず、第１の時間帯では、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢが両方ともＬｏｗ状態にある。図６Ｃの論理回路から分かるように、この場合、リセット信号ＲＳＴはオン状態になる。したがって、中間電圧ＶｙはＬｏｗ状態に固定されている。これは、第５の時間帯でも同じである。
【００６６】
次に、第２の時間帯は、第１の入力クロック信号ＣＬＫＡだけがＨｉｇｈ状態に立ち上がった時刻から、第２の入力クロック信号ＣＬＫＢがＨｉｇｈ状態に立ち上がる時刻までの時間帯である。この時間をΔＴと置く。ここで、時間ΔＴは、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢの位相差に対応している。
【００６７】
この間、内部中間電圧Ｖｘは、中間電圧調整信号ＰＣＯＮＳＷに応じて、すなわち第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢに応じて、所望の電圧に設定されている。中間電圧Ｖｙは、ＲＣ回路として動作するフィルタ回路の時定数ＲＰ×ＣＰに基づいて、内部中間電圧Ｖｘに追従する。ここで、第２の時間帯における中間電圧Ｖｙの時間変化は、次の式で表される。
Ｖｙ（ｔ）＝Ｖｘ×（１−ｅｘｐ（−ｔ／（ＲＰ×ＣＰ）））
ここで、ｔは、第１の入力クロック信号ＣＬＫＡの立ち上がりから始まる時間を意味する変数である。
【００６８】
さらに一般化すると、第２の時間帯における中間電圧Ｖｙの時間変化は、次の式で表される。
Ｖｙ（ｔ）＝Ｖｃｃ×（ｎ／（Ｎ＋１））×（１−ｅｘｐ（−ｔ／（ＲＰ×ＣＰ）））
この式は、電源部ＶｃｃおよびグランドＧＮＤの間に直列に接続された各抵抗素子の全てにおいてその抵抗値が同じであることを前提としている。また、ｎは、抵抗値切替スイッチＳＷｒｅｓの端部およびグランドＧＮＤの間に接続された抵抗素子の総数を意味する変数であり、０≦ｎ≦Ｎ＋１である。
【００６９】
図６Ａの場合、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢを適宜に設定することによって、所望の変数ｎを設定することが、すなわち所望の内部中間電圧Ｖｘを設定することが可能となっている。
【００７０】
次に、第３の時間帯は、第１の入力クロック信号ＣＬＫＡに続いて、第２の入力クロック信号ＣＬＫＢがＨｉｇｈ状態に立ち上がった時刻から、第１の入力クロック信号ＣＬＫＡがＬｏｗ状態に立ち下がる時刻までの時間帯である。
【００７１】
第３の時間帯の開始時における初期条件について説明する。ｎ＝Ｎ＋１の場合における、第２の時間帯の終了時の中間電圧Ｖｙを、電圧Ｖ１と呼ぶ。電圧Ｖ１は、次の式で表される。
Ｖ１＝Ｖｃｃ×（１−ｅｘｐ（−ΔＴ／（ＲＰ×ＣＰ）））
【００７２】
第３の時間帯の開始時において、第２の入力クロック信号ＣＬＫＢがＨｉｇｈ状態に立ち上がると、内部中間電圧Ｖｘのノードは電源部Ｖｃｃに短絡され、Ｖｘ＝Ｖｃｃとなる。これは、図６Ａにおける第１のスイッチ群ＭＰ０〜ＭＰＮの全てがオン状態になるからである。そのため、中間電圧Ｖｙは、時定数ＲＰ×ＣＰに基づいて、Ｖｃｃまで上昇しようとする。中間電圧Ｖｙの時間変化は、次の式で表される。
Ｖｙ（ΔＴ＋ｔ）＝Ｖ１×ｎ／（Ｎ＋１）＋（Ｖｃｃ−Ｖ１×ｎ／（Ｎ＋１））×（１−ｅｘｐ（−ｔ／（ＲＰ×ＣＰ）））
ただし、ｔの基準は、第３の時間帯の開始時刻、すなわち第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢが両方ともＨｉｇｈ状態になった時刻である。
【００７３】
中間電圧Ｖｙが、次段のバッファ回路における閾値Ｖｔｈを超える時刻をτと置くと、次の方程式が得られる。
Ｖｔｈ＝Ｖ１×ｎ／（Ｎ＋１）＋（Ｖｃｃ−Ｖ１×ｎ／（Ｎ＋１））×（１−ｅｘｐ（−τ／（ＲＰ×ＣＰ）））
この方程式をτで解くと、次の式が得られる。
τ＝−ＲＰ×ＣＰ×（ｌｎ（Ｖｃｃ−Ｖｔｈ）−ｌｎ（Ｖｃｃ−Ｖ１×ｎ／（Ｎ＋１）））
したがって、ｎの値を０〜Ｎの範囲で調整することで、τの値を調整することが可能である。
【００７４】
ここで、ｎの値を１段階だけ動かした場合の、τの変化を計算する。τをｎで偏微分すると、次の式が得られる。
∂τ／∂ｎ＝−（ＲＰ×ＣＰ／（Ｎ＋１））／（ＶＤＤ／Ｖ１−ｎ／（Ｎ＋１））
したがって、ｎの値を１段階だけ動かした場合の、位相補間信号における位相変動量に対応する時間ズレ量Δτは、次の式で得られる。
Δτ＝∂τ／∂ｎ×Δｎ＝−（ＲＰ×ＣＰ／（Ｎ＋１））／（ＶＤＤ／Ｖ１−ｎ／（Ｎ＋１））×Δｎ
ここで、Δｎは、抵抗接続を１段階変えた場合の変動量を表する。例えば、図７のＲ０〜ＲＮが全て同じであれば、または図６ＡのＲ０ａ〜ＲＮａおよびＲ０ｂ〜ＲＮｂが全て同じであれば、Δｎ＝１である。
【００７５】
ここで、一例として、Ｖｃｃ／Ｖ１＝３の場合について考える。上記のとおり、ｎは０〜Ｎ＋１の範囲で変動するので、ｎ／（Ｎ＋１）の値は０〜１の範囲で変動することになる。このとき、Δτにおける最大値および最小値の比率は、１．５倍となる。Δτの変動幅を抑えるためには、∂τ／∂ｎの値に応じてΔｎを変えれば良い。具体的には、図７における抵抗素子Ｒ０〜ＲＮの抵抗値を、Ｒ０＞Ｒ１＞Ｒ２＞…＞ＲＮ、の順に小さく設定することで、Δτの値を一定に近づけることが可能になる。
【００７６】
次に、第４の時間帯は、第１の入力クロック信号ＣＬＫＡがＬｏｗ状態に立ち下がった時刻から、第２の入力クロック信号ＣＬＫＢがＬｏｗ状態に立ち下がるまでの時間帯である。
【００７７】
第４の時間帯の開始時刻において、第１の入力クロック信号ＣＬＫＡがＬｏｗ状態に立ち下がると、この立ち下がりに同期して図６Ａにおける第１、第２のスイッチ群の導通状態が切り替わる。その結果、抵抗値切替スイッチＳＷｒｅｓが、図７における抵抗素子群Ｒ０〜ＲＮの、電源部Ｖｃｃ側から数えてｎ番目およびｎ＋１番目の抵抗素子の間に接続される。つまり、内部中間電圧Ｖｘが、抵抗素子群Ｒ０〜ＲＮの、電源部Ｖｃｃ側から数えてｎ番目およびｎ＋１番目の抵抗素子の間の電圧に設定される。なお、厳密には、第４の時間帯における図７の抵抗素子群の順番は逆に、すなわちＲＮをグランドＧＮＤ側に、Ｒ０を電源Ｖｃｃ側に、記すべきである。しかし、位相補間動作は第２〜第３の時間帯で完了しているので、このままで特に問題は無い。
【００７８】
このとき、図８（ｃ）の第３のグラフ８Ｃのように、中間電圧Ｖｙは、フィルタ回路を挟んだ内部中間電圧Ｖｘに向かって変動を始める。ただし、図８（ｃ）の第１のグラフ８Ａのように、中間電圧Ｖｙの立ち上りが第１の入力クロック信号ＣＬＫＡの立ち上りタイミングだけに依存し、第２の入力クロック信号ＣＬＫＢの影響を受けないときは、第１の入力クロック信号ＣＬＫＡがＬｏｗ状態に立ち下がると同時にリセットがかかる。すなわち、リセット信号用スイッチＳＷｒｓｔが導通状態になり、容量素子ＣＰが放電し、中間電圧ＶｙはＬｏｗ状態になる。
【００７９】
この動作は、図６Ｂに示された論理回路によって実現される。例として、Ｎ＝３で、第１および第２の位相補間制御信号ＰＣＯＮおよびＰＣＯＮＢが００００、０００１、００１１、０１１１、１１１１、１１１０、１１００、１０００のように変化するサーモメトリックコードである場合について考える。
【００８０】
この場合、第１の位相補間制御信号ＰＣＯＮにおける最上位ビットＰＣＯＮ［Ｎ］および最下位ビットＰＣＯＮ［０］に注目するだけで、全ビットが１になっているかどうかを判定できる。第１の位相補間制御信号ＰＣＯＮの全ビットが１になっているとき、出力クロック信号における立ち上がりおよび立ち下がりのタイミングは、第１の入力クロック信号ＣＬＫＡだけで決まり、第２の入力クロック信号ＣＬＫＢは出力クロック信号に影響しない。
【００８１】
また、図６Ｃに示された論理回路の出力を、中間電圧Ｖｙにつながるリセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔのゲートに入力すると、第１の位相補間制御信号ＰＣＯＮにおける全ビットが１のとき第１の入力クロック信号ＣＬＫＡがＬｏｗになることで、リセットがかかる。ここで、リセットのタイミングは第１の入力クロック信号ＣＬＫＡにおける立ち上がりのタイミングだけで決定し、第２の入力クロック信号ＣＬＫＢの出力によらない。
【００８２】
反対に、出力クロック信号が第２の入力クロック信号ＣＬＫＢだけで決まるときは、第２の位相補間制御信号ＰＣＯＮＢにおける全ビットが１になり、以下、リセットに係る動作は、第１のクロック信号ＣＬＫＡおよび第１の位相補間制御信号ＰＣＯＮの場合と同様である。
【００８３】
次に、第５の時間帯は、第１の入力クロック信号ＣＬＫＡに続いて、第２の入力クロック信号ＣＬＫＢがＬｏｗ状態に立ち下がった時刻から、第１の入力クロック信号ＣＬＫＡがＨｉｇｈ状態に再度立ち上がる時刻までの時間帯である。
【００８４】
第５の時間帯は、第１の時間帯と同じである。すなわち、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢは、両方ともＬｏｗ状態になっているので、図７におけるリセット信号用スイッチＳＷｒｓｔはオン状態であり、中間電圧ＶｙはＬｏｗ状態に固定されている。
【００８５】
以上、図８のタイミングチャートを参照して、本実施形態による位相補間装置の動作、すなわち本実施形態による位相補間方法について説明した。
【００８６】
図９Ａおよび図９Ｂは、本実施形態による位相補間装置における複数のポリシリコン抵抗素子９０−１〜９０−Ｘのレイアウトの例を示す平面図である。複数のポリシリコン抵抗素子９０−１〜９０−Ｘそれぞれは、ポリシリコン９１と、シリサイドブロック層９２と、コンタクト９３とを具備している。
【００８７】
上記の説明で、図６Ａや図７などで直列に接続されている複数の抵抗素子Ｒ０ａ〜ＲＮａ、Ｒ０ｂ〜ＲＮｂ、Ｒ０〜ＲＮにおいて、各抵抗素子の抵抗値がそれぞれ異なる場合について述べた。複数のポリシリコン抵抗素子９０−１〜９０−Ｘそれぞれは、シリサイドブロック層９２の長さに応じた抵抗値を有している。
【００８８】
図９Ａの例では、第１〜第Ｘのポリシリコン抵抗素子９０−１〜９０−Ｘは全て同じ形状であって、その全てが一列に配置されている。図９Ｂの例では、第１〜第Ｘのポリシリコン抵抗素子９０−１〜９０−Ｘは、それぞれ異なる長さであって、第１および第Ｘのポリシリコン抵抗素子９０−１および９０−Ｘ、第２および第Ｘ−１のポリシリコン抵抗素子９０−２および９０−Ｘ−１、のように合計の長さが同様となるペアごとに、幅方向に一列に配置されている。
【００８９】
図９Ａの例では、ポリシリコン９１の長さを一定にすることでレイアウトを簡略化している。また、図９Ｂの例では、シリサイドブロック層９２の長さに合わせてポリシリコン９１の長さを変えることで、レイアウトの面積を最小化している。
【００９０】
本発明の第１の実施形態によって得られる効果についてまとめる。本実施形態における第１の効果は、ＣＭＯＳクロック信号の補間が可能となることである。特許文献２の従来技術では、入力信号の立ち上がりが出力信号に直接影響するため、フル振幅するＣＭＯＳクロック信号などの補間が上手く機能しないことがある。本発明では、入力信号がＨｉｇｈ状態に立ち上がってから中間電圧Ｖｙが立ち上がるまでの時間は、フィルタ回路の時定数ＲＰ×ＣＰで決定される。よって、入力クロック信号の立ち上がり時間に依存することなく、位相補間信号を生成することが出来る。
【００９１】
本実施形態における第２の効果は、入力クロック信号の切替時における誤動作を回避できることである。本実施形態では、位相補間回路ＰＩ１のゲート入力信号を、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢおよび第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢを入力する論理回路で生成した。位相補間信号が、第１の入力クロック信号ＣＬＫＡのタイミングのみで決定されるとき、第２の入力クロック信号ＣＬＫＢとして用いる信号を別の信号に切り替えると、特許文献１の従来技術ではリセットに必要な信号が入力されないことがあった。しかし、本実施形態では、この論理回路により、リセット信号用Ｎ型ＭＯＳトランジスタＭＮｒｓｔのゲート電圧を第１の入力クロック信号ＣＬＫＡの電圧のみで決めることで、第２の入力クロック信号ＣＬＫＢが期待しない動作をしたときの誤動作を回避した。
【００９２】
本実施形態における第３の効果は、位相補間量の線形性である。特許文献１の従来技術では、電流源として、飽和領域で動作するトランジスタを用いている。このトランジスタは、その動作上、ドレイン・ソース電圧Ｖｄｓが０Ｖ近辺まで落ちるため、線形領域の動作を強いられる。しかし、これが位相補間ステップのずれにつながっていた。本実施形態では、抵抗および容量によって決定する時定数を用いているため、トランジスタの動作領域が原因となる、理想状態からのズレは、発生しない。ただし、抵抗および容量によって決定する時定数を用いているので、電圧の変化は線形ではない。しかし、時定数から求められる式において抵抗素子Ｒ０〜ＲＮの抵抗値を適宜に調整し、位相補間量を均一に近付けることが可能である。
【００９３】
（第２の実施形態）
図１０Ａは、本発明の第２の実施形態による位相補間装置の構成を示す回路図である。本実施形態による位相補間装置は、本発明の第１の実施形態による位相補間装置のうち、位相補間回路ＰＩ１の部分を特許文献１の位相補間回路に置き換えたものに等しい。
【００９４】
図１０Ａの位相補間装置は、論理回路Ｌ２と、位相補間回路ＰＩ２とを具備している。論理回路Ｌ２は、第１〜第８の入力部と、第１〜第５のＮＡＮＤ回路とを具備している。位相補間回路ＰＩ２は、電源部Ｖｃｃと、グランドＧＮＤと、第１のＰ型ＭＯＳトランジスタＭＰ１と、第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２と、第１、第２の電流源回路部ＩＯ１、ＩＯ２と、容量素子ＣＰと、インバータＩＮＶと、出力部Ｏｕｔとを具備している。
【００９５】
第１の入力部は、第１のＮＡＮＤ回路における第１の入力部に接続されている。第２の入力部は、第１のＮＡＮＤ回路における第２の入力部に接続されている。第３の入力部は、第２のＮＡＮＤ回路における第１の入力部に接続されている。第４の入力部は、第２のＮＡＮＤ回路における第２の入力部に接続されている。第５の入力部は、第３のＮＡＮＤ回路における第１の入力部と、第１のＮ型ＭＯＳトランジスタＭＮ１におけるゲートとに接続されている。第６の入力部は、第４のＮＡＮＤ回路における第１の入力部と、第２のＮ型ＭＯＳトランジスタＭＮ２におけるゲートとに接続されている。第７の入力部は、第１の電流源回路部ＩＯ１における制御信号入力部に接続されている。第８の入力部は、第２の電流源回路部ＩＯ２における制御信号入力部に接続されている。第１のＮＡＮＤ回路における出力部は、第３のＮＡＮＤ回路における第２の入力部に接続されている。第２のＮＡＮＤ回路における出力部は、第４のＮＡＮＤ回路における第２の入力部に接続されている。第３のＮＡＮＤ回路における出力部は、第５のＮＡＮＤ回路における第１の入力部に接続されている。第４のＮＡＮＤ回路における出力部は、第５のＮＡＮＤ回路における第２の入力部に接続されている。第５のＮＡＮＤ回路における出力部は、Ｐ型ＭＯＳトランジスタＭＰ１におけるゲートに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１におけるソースは、電源部Ｖｃｃに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１におけるドレインは、第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれにおけるドレインと、容量素子ＣＰにおける一方の端部と、インバータＩＮＶにおける入力部とに接続されている。第１のＮ型ＭＯＳトランジスタＭＮ１におけるソースは、第１の電流源回路部ＩＯ１における入力部に接続されている。第２のＮ型ＭＯＳトランジスタＭＮ２におけるソースは、第２の電流源回路部ＩＯ２における入力部に接続されている。第１の電流源回路部ＩＯ１における出力部は、グランドＧＮＤに接地されている。第２の電流源回路部ＩＯ２における出力部は、グランドＧＮＤに接地されている。容量素子ＣＰにおける他方の端部は、グランドＧＮＤに接地されている。インバータＩＮＶにおける出力部は、出力部Ｏｕｔに接続されている。
【００９６】
図１０Ｂは、本実施形態による第７、第８の入力部および第１、第２の電流源回路部ＩＯ１、ＩＯ２の詳細な構成を示す回路図である。第１の電流源回路部ＩＯ１は、第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎと、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎとを具備している。同様に、第２の電流源回路部ＩＯ２は、第０〜第Ｎの電流源ＩＯ２−０〜ＩＯ２−Ｎと、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ２−０〜ＭＮ２−Ｎとを具備している。
【００９７】
第１の電流源回路部ＩＯ１における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎのドレインは、第１のＮ型ＭＯＳトランジスタＭＮ１のソースに共通接続されている。同様に、第２の電流源回路部ＩＯ２における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ２−０〜ＭＮ２−Ｎのドレインは、第２のＮ型ＭＯＳトランジスタＭＮ２のソースに共通接続されている。
【００９８】
第１の電流源回路部ＩＯ１における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎのゲートは、第１の位相補間制御信号ＰＣＯＮにおける第０〜第Ｎビットを、それぞれ入力する。同様に、第２の電流源回路部ＩＯ２における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ２−０〜ＭＮ２−Ｎのゲートは、第２の位相補間制御信号ＰＣＯＮＢにおける第０〜第Ｎビットを、それぞれ入力する。
【００９９】
第１の電流源回路部ＩＯ１において、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎのソースは、第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎの一方の端部にそれぞれ接続されている。同様に、第２の電流源回路部ＩＯ２において、第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ２−０〜ＭＮ２−Ｎのソースは、第０〜第Ｎの電流源ＩＯ２−０〜ＩＯ２−Ｎの一方の端部にそれぞれ接続されている。
【０１００】
第１の電流源回路部ＩＯ１において、第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎの他方の端部は、グランドＧＮＤに接地されている。同様に、第２の電流源回路部ＩＯ２において、第０〜第Ｎの電流源ＩＯ２−０〜ＩＯ２−Ｎの他方の端部は、グランドＧＮＤに接地されている。
【０１０１】
第１の入力部は、第２の位相補間制御信号ＰＣＯＮＢにおける最下位ビットＰＣＯＮＢ［０］を入力する。第２の入力部は、第２の位相補間制御信号ＰＣＯＮＢにおける最上位ビットＰＣＯＮＢ［Ｎ］を入力する。第３の入力部は、第１の位相補間制御信号ＰＣＯＮにおける最下位ビットＰＣＯＮ［０］を入力する。第４の入力部は、第１の位相補間制御信号ＰＣＯＮにおける最上位ビットＰＣＯＮ［Ｎ］を入力する。第５の入力部は、第１の入力クロック信号ＣＬＫＡを入力する。第６の入力部は、第２の入力クロック信号ＣＬＫＢを入力する。第７の入力部は、第１の位相補間制御信号ＰＣＯＮの全ビットを入力する。第８の入力部は、第２の位相補間制御信号ＰＣＯＮＢの全ビットを入力する。
【０１０２】
論理回路Ｌ２における、第１〜第５のＮＡＮＤ回路からなる回路部は、本発明の第１の実施形態における図６Ｃの論理回路部Ｌ１ｂを基に、その出力信号を反転したものに等しい。このように構成されたことで、第５のＮＡＮＤ回路の出力は、リセット信号ＲＳＴＢとして用いられる。ただし、本実施形態によるリセット信号ＲＳＴＢは、本発明の第１の実施形態によるリセット信号ＲＳＴとは反転している。これは、リセット信号をゲートで受けるＭＯＳトランジスタが、本発明の第１の実施形態ではＮ型であったのに対して、本実施形態ではＰ型であるからである。
【０１０３】
リセット信号ＲＳＴＢがオン状態のとき、中間電圧Ｖｙは、第１、第２の電流源回路部ＩＯ１、ＩＯ２の動作によらず、強制的にオン状態になる。このとき、中間電圧ＶｙはＶｃｃに設定されていることが望ましい。
【０１０４】
リセット信号ＲＳＴＢがオフ状態のとき、中間電圧Ｖｙは、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢおよび第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢに応じて決定する。すなわち、まず、第１、第２の入力クロック信号ＣＬＫＡ、ＣＬＫＢに応じて、第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれにおけるソース・ドレイン間が導通状態または遮断状態になる。第１、第２のＮ型ＭＯＳトランジスタのそれぞれにおけるソース・ドレイン間が導通状態にあるとき、第１、第２の電流源回路部ＩＯ１、ＩＯ２における電流に応じて容量素子ＣＰが放電され、中間電圧Ｖｙが変動する。インバータＩＮＶは、中間電圧Ｖｙの変動を閾値電圧と比較した結果を出力クロック信号として出力する。
【０１０５】
第１、第２の電流源回路部ＩＯ１、ＩＯ２が、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢにそれぞれ応じて動作することについて、図１０Ｂを参照して説明する。本発明の第１の実施形態の場合と同様に、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢとして、それぞれ、Ｎ＋１ビットのサーモメトリックコードを用いる。第１の電流源回路部ＩＯ１における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎのそれぞれは、第１の位相補間制御信号ＰＣＯＮにおける第０〜第ＮのビットがＬｏｗ状態なら遮断状態になり、Ｈｉｇｈ状態なら導通状態になる、スイッチとして動作する。その結果、Ｈｉｇｈ状態になった第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ１−０〜ＭＮ１−Ｎに接続された第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎの電流だけが、第１の電流源回路部ＩＯ１の電流に寄与する。第２の電流源回路部ＩＯ２の場合も同様に動作するので、詳細な説明を省略する。
【０１０６】
なお、中間電圧Ｖｙの制御を簡単にするためには、第１、第２の電流源回路部ＩＯ１、ＩＯ２において、第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎ、第０〜第Ｎの電流源ＩＯ２−０〜ＩＯ２−Ｎが全て同じ特性を有していることが好ましい。
【０１０７】
本実施形態と、本発明の第１の実施形態との対応関係について、詳細に説明する。まず、本発明の第１の実施形態における第１の論理回路部Ｌ１ａは、本実施形態における第５〜第８の入力部から第１、第２のＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２および第１、第２の電流源回路部ＩＯ１、ＩＯ２への配線に対応している。すなわち、本実施形態において、第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢは、そのまま中間電圧制御信号ＰＣＯＮＳＷとしても用いられている。また、本発明の第１の実施形態における第２の論理回路部Ｌ１ｂは、本実施形態における第１〜第６の入力部からＰ型ＭＯＳトランジスタＭＰ１のゲートへつながる５つのＮＡＮＤ回路に対応している。すなわち、本発明の第１の実施形態におけるリセット信号ＲＳＴは、本実施形態におけるリセット信号ＲＳＴＢに対応している。
【０１０８】
次に、本発明の第１の実施形態における第１、第２のスイッチ群は、本実施形態の第１、第２の電流源回路部ＩＯ１、ＩＯ２における第０〜第ＮのＮ型ＭＯＳトランジスタＭＮ０〜ＭＮＮに対応している。また、本発明の第１の実施形態における電源部Ｖｃｃ、第１、第２の抵抗素子群Ｒ０ａ〜ＲＮａ、Ｒ０ｂ〜ＲＮｂ、可変抵抗素子ＲＰおよびグランドＧＮＤは、本実施形態における電源部Ｖｃｃ、第１、第２の電流源回路部ＩＯ１、ＩＯ２のそれぞれにおける第０〜第Ｎの電流源ＩＯ１−０〜ＩＯ１−Ｎ、ＩＯ２−０〜ＩＯ２−ＮおよびグランドＧＮＤ、に相当する。
【０１０９】
次に、本発明の第１の実施形態における容量素子ＣＰは、本実施形態における容量素子ＣＰに対応し、本発明の第１の実施形態におけるバッファＢＵＦは、本実施形態におけるインバータＩＮＶに対応し、本発明の第１の実施形態におけるリセット回路は、本実施形態によるリセット回路に対応する。
【０１１０】
このように、本発明の第２の実施形態によっても、本発明の第１の実施形態と同様の動作が得られ、すなわち同様の効果が得られる。
【０１１１】
（第３の実施形態）
図１１は、本発明の第３の実施形態による位相補間装置の構成を示す回路図である。本実施形態による位相補間装置は、図６Ａに示した、本発明の第１の実施形態による位相補間装置に、以下の変更を加えたものに等しい。すなわち、本発明の第１の実施形態による位相補間回路ＰＩ１に以下の変更を加えて位相補間回路ＰＩ３とする。より具体的には、第０〜第ＮのＰ型ＭＯＳトランジスタＭＰ０〜ＭＰＮからなる第１のスイッチ群と、第０〜第Ｎの抵抗素子Ｒ０ａ〜ＲＮａからなる第１の抵抗素子群とを取り除き、代わりに電流源ＩＯを設ける。ここで、電流源ＩＯの入力部は電源部Ｖｃｃに接続されており、電流源ＩＯの出力部は、可変抵抗素子ＲＰ、第２の抵抗素子群における第０の抵抗素子Ｒ０ｂおよび第２のスイッチ群における第０のＮ型ＭＯＳトランジスタＭＮ０のドレインの接続点に接続されている。なお、本実施形態による論理回路Ｌ３は、本発明の第１の実施形態による論理回路Ｌ１と同じ構成であって良い。
【０１１２】
内部中間電圧Ｖｘは、最低値はグランドＧＮＤと同じ電圧であり、最高値は電流源ＩＯが出力する電流ＩＯおよび抵抗素子Ｒ０〜ＲＮの抵抗値の総和の積である。リセット信号ＲＳＴがオフ状態のとき、内部中間電圧Ｖｘの実際の値は、抵抗素子Ｒ０〜ＲＮのうち、Ｎ型ＭＯＳトランジスタＭＮ０〜ＭＮＮによって短絡されていないものの抵抗値の総和および電流源ＩＯの出力電流ＩＯの積に等しい。
【０１１３】
本実施形態による位相補間装置のその他の構成、動作および効果は、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【０１１４】
（第４の実施形態）
図１２は、本発明の第４の実施形態によるクロックデータリカバリー回路の構成を示す回路図である。図１２のクロックデータリカバリー回路は、第１、第２のデータ信号入力部ＤＡＴＡ  Ａ、ＤＡＴＡ  Ｂと、イコライザ１２１と、サンプラー１２２と、位相比較器１２３と、位相制御回路１２４と、位相補間回路１２５と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１２６と、データ信号出力部ＤＡＴＡとを具備している。
【０１１５】
イコライザ１２１における第１の入力部は、第１のデータ信号入力部ＤＡＴＡ  Ａに接続されている。イコライザ１２１における第２の入力部は、第２のデータ信号入力部ＤＡＴＡ  Ｂに接続されている。イコライザ１２１における第１、第２の出力部は、サンプラー１２２における第１、第２の入力部にそれぞれ接続されている。サンプラー１２２における第１の出力部は、データ信号出力部ＤＡＴＡに接続されている。サンプラー１２２における第２の出力部は、位相比較器１２３における入力部に接続されている。位相比較器１２３における出力部は、位相制御回路１２４における入力部に接続されている。位相制御回路１２４における出力部は、位相補間回路１２５における第１の入力部に接続されている。ＰＬＬ１２６における出力部は、位相補間回路１２５における第２の入力部に接続されている。位相制御回路１２４における出力部は、サンプラー１２２における第３の入力部に接続されている。
【０１１６】
本実施形態によるクロックデータリカバリー回路の動作について説明する。位相補間回路１２５として、本発明の第１〜第３の実施形態のいずれかによる位相補間装置を用いる。ＰＬＬ１２６は、同じ周波数および異なる位相を有する複数のクロック信号からなる多層クロック信号を生成し、位相補間回路１２５のクロックセレクタＣＳ１に向けて出力する。イコライザ１２１は、ケーブルから入力したデータ信号の減衰を回復して、サンプラー１２２に向けて出力する。サンプラー１２２は、位相補間回路１２５が出力する位相補間信号を用いて、イコライザ１２１から入力したデータの収集を実施する。位相比較器１２３および位相制御回路１２４は、サンプラー１２２によるデータ収集の結果を基に、クロックおよびデータの位相関係を判定する。位相制御回路１２４は、位相補間信号およびデータの位相関係が揃うように生成した位相制御信号としての第１、第２の位相補間制御信号ＰＣＯＮ、ＰＣＯＮＢを、位相補間回路１２５の論理回路Ｌ１〜Ｌ３に向けて出力する。
【０１１７】
以上のように動作することで、本実施形態によるクロックデータリカバリー回路は、Ｓｅｒｄｅｓなどの高速Ｉ／Ｆ回路においても正しく機能する。
【符号の説明】
【０１１８】
２  可変抵抗回路部
２１  可変抵抗素子
２２  可変抵抗素子
２３  可変抵抗素子
４１  （切り替え）時刻
４２  パルスの消失
７  制御信号入力部
８Ａ  （第１の）グラフ
８Ｂ  （第２の）グラフ
８Ｃ  （第３の）グラフ
９０−１〜９０−Ｘ  ポリシリコン抵抗素子
９１  ポリシリコン
９２  シリサイドブロック層
９３  コンタクト
１２１  イコライザ
１２２  サンプラー
１２３  位相比較器
１２４  位相制御回路
１２５  位相補間回路
１２６  ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）
ＣＬＫＡ  （第１の）入力クロック信号
ＣＬＫＢ  （第２の）入力クロック信号
ＣＰ  （可変）容量素子（の容量値）
ＣＳ１  クロックセレクタ
ΔＴ  （位相差に対応する）時間
Ｇ１  （第１の）ゲート電圧
Ｇ２  （第２の）ゲート電圧
ＧＮＤ  グランド、接地電圧
ＩＮａ  （第１の）入力部、（第１の）入力クロック信号
ＩＮｂ  （第２の）入力部、（第２の）入力クロック信号
ＩＮｃ  （第３の）入力部
ＩＮ１  （第１の）入力部、（第１の）入力信号
ＩＮ２  （第２の）入力部、（第２の）入力信号
ＩＮＶ  インバータ
ＩＮＶ１  インバータ
ＩＯ  電流源（電流）
ＩＯ１  （第１の）電流源回路部
ＩＯ１−０〜ＩＯ１−Ｎ  （第０〜第Ｎの）電流源
ＩＯ２  （第２の）電流源回路部
ＩＯ２−０〜ＩＯ２−Ｎ  （第０〜第Ｎの）電流源
Ｌ  論理回路
Ｌ１  論理回路
Ｌ１ａ  （第１の）論理回路部
Ｌ１ｂ  （第２の）論理回路部
Ｌ２  論理回路
Ｌ３  論理回路
Ｎ１  ノード
Ｎ１ｅ  波形例
Ｎ１ｆ  波形例
ＭＮ０〜ＭＮＮ  （第０〜Ｎの）Ｎ型ＭＯＳトランジスタ、（第２の）スイッチ群
ＭＮ１−０〜ＭＮ１−Ｎ  （第０〜Ｎの）Ｎ型ＭＯＳトランジスタ
ＭＮ２−０〜ＭＮ２−Ｎ  （第０〜Ｎの）Ｎ型ＭＯＳトランジスタ
ＭＮｒｓｔ  （リセット信号用）Ｎ型ＭＯＳトランジスタ
ＭＰ０〜ＭＰＮ  （第０〜Ｎの）Ｐ型ＭＯＳトランジスタ、（第１の）スイッチ群
ＭＰ１１  （第１の可変容量用）Ｐ型ＭＯＳトランジスタ
ＭＰ１２  （第２の可変容量用）Ｐ型ＭＯＳトランジスタ
ＭＰ１３  （第３の可変容量用）Ｐ型ＭＯＳトランジスタ
ＭＰ１４  （第４の可変容量用）Ｐ型ＭＯＳトランジスタ
ＭＰ１５  （第５の可変容量用）Ｐ型ＭＯＳトランジスタ
ＢＵＦ  バッファ
Ｏｕｔ  出力部
ＰＣＯＮ  （第１の）位相補間制御信号
ＰＣＯＮＢ  （第２の）位相補間制御信号
ＰＣＯＮＳＷ  中間電圧制御信号
ＰＩ１  位相補間回路
ＰＩ２  位相補間回路
ＰＩ３  位相補間回路
Ｒ０〜ＲＮ  （第０〜第Ｎの）抵抗素子、抵抗素子群
Ｒ０ａ〜ＲＮａ  （第０〜第Ｎの）抵抗素子、（第１の）抵抗素子群
Ｒ０ｂ〜ＲＮｂ  （第０〜第Ｎの）抵抗素子、（第２の）抵抗素子群
ＲＰ  （可変）抵抗素子（の抵抗値）
ＲＳＴ  リセット信号
ＲＳＴＢ  リセット信号
ＳＷｒｅｓ  抵抗値切替スイッチ
ＳＷｒｓｔ  リセット信号用スイッチ
Ｔ  位相差
ＴＭＤ  タイミング差分割回路
Ｔｏｖｐ  オーバーラップ期間
Ｖ１  電圧
Ｖｃｃ  電源部（の電圧）
Ｖｘ  内部中間電圧
Ｖｙ  中間電圧
【図１Ａ】
2012175683.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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