(57)【要約】【課題】チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク電流が小さいキャパシタを形成する。【解決手段】半導体装置の製造方法は、下部電極を形成後、下部電極上に中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する。次に、第１の熱処理を行うことにより、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する。次に、結晶質チタン酸ストロンチウム膜上に上部電極を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
下部電極を形成する工程と、
前記下部電極上に、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する工程と、
第１の熱処理を行うことにより、前記中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する工程と、
前記結晶質チタン酸ストロンチウム膜上に上部電極を形成する工程と、
を有する、キャパシタを備えた半導体装置の製造方法。
【請求項２】
前記積層膜は、前記下部電極側から上部電極側に向かって順に積層された中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜からなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層膜は、前記下部電極側から上部電極側に向かって順に積層された非晶質チタン酸ストロンチウム膜、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜からなる、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記非晶質チタン酸ストロンチウム膜がアルミニウムを含有する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記非晶質チタン酸ストロンチウム膜中の、原子数比Ａｌ／（Ｓｒ＋Ｔｉ＋Ａｌ＋Ｏ）が０．１〜１．０ａｔ％である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記非晶質チタン酸ストロンチウム膜中の原子数比Ｓｒ／Ｔｉが、前記結晶質チタン酸ストロンチウム膜中の原子数比Ｓｒ／Ｔｉよりも大きい、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記非晶質チタン酸ストロンチウム膜中の原子数比Ｓｒ／Ｔｉが１以上であり、
前記結晶質チタン酸ストロンチウム膜中の原子数比Ｓｒ／Ｔｉが０．８〜１．２である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記非晶質チタン酸ストロンチウム膜中の原子数比Ｓｒ／Ｔｉが１．６以下である、請求項７に記載の半導体装置の製造方法。
【請求項９】
６５０℃未満の温度で前記第１の熱処理を行う、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
６００℃以下の温度で前記第１の熱処理を行う、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記下部電極を形成する工程の前に更に、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタの第１不純物拡散領域に接続されるようにビット線を形成する工程と、
前記ＭＯＳトランジスタの第２不純物拡散領域に接続されるように容量コンタクトパッドを形成する工程と、
を有し、
前記下部電極を形成する工程において、
前記容量コンタクトパッドに接続されるように前記下部電極を形成する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記容量コンタクトパッドを形成する工程の後に更に、
前記容量コンタクトパッドを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜内に、前記容量コンタクトパッドを露出させるようにキャパシタホールを形成する工程と、
を有し、
前記下部電極を形成する工程において、
前記キャパシタホール内に下部電極を形成し、
前記積層膜を形成する工程は、
前記キャパシタホール内の下部電極上及び前記層間絶縁膜上に、前記中間窒化チタン膜を形成する工程と、
前記層間絶縁膜上の前記中間窒化チタン膜を除去する工程と、
前記キャパシタホール内の前記中間窒化チタン膜上に、前記非晶質チタン酸ストロンチウム膜を形成する工程と、
を有する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記結晶質チタン酸ストロンチウム膜に変換する工程の後に更に、酸化性雰囲気下で第２の熱処理を行う工程を有する、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の熱処理の温度は、前記第２の熱処理の温度よりも高い、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭでは微細化が進んでおり、設計ルール４０ｎｍ以降の世代では、キャパシタ用の誘電体膜として誘電率の高い絶縁膜が必要となっている。現在、その候補の１つとしてＳｒＴｉＯx（チタン酸ストロンチウム；ｘは正の数を表し、自然数又は小数であっても良い。以下、「ＳＴＯ」と記載）の利用が検討されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１１１０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＳＴＯ膜を用いたキャパシタではリーク電流を低減することが難しく、微細化したＤＲＡＭのメモリセルに適した誘電体膜としての利用が困難であった。
【課題を解決するための手段】
【０００５】
一実施形態は、
下部電極を形成する工程と、
前記下部電極上に、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する工程と、
第１の熱処理を行うことにより、前記中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する工程と、
前記結晶質チタン酸ストロンチウム膜上に上部電極を形成する工程と、
を有する、キャパシタを備えた半導体装置の製造方法に関する。
【発明の効果】
【０００６】
チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク電流が小さいキャパシタを形成することができる。
【図面の簡単な説明】
【０００７】
【図１】第１実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２】第１実施例による半導体装置の製造方法の一工程を表す断面図である。
【図３】第１実施例による半導体装置の製造方法の一工程を表す断面図である。
【図４】第１実施例による半導体装置の製造方法の一工程を表す断面図である。
【図５】第１実施例による半導体装置の製造方法の一工程を表す断面図である。
【図６】非晶質ＳＴＯ膜の結晶化温度と、非晶質ＳＴＯ膜中の非晶質Ｓｒ／Ｔｉ比の関係を示す図である。
【図７】結晶質ＳＴＯ膜と窒化チタン膜の断面ＳＥＭ像を示す図である。
【図８】中間窒化チタン膜の膜厚と、熱処理後の結晶質ＳＴＯ膜の結晶質Ｓｒ／Ｔｉ比の関係を示す図である。
【図９】ＳＴＯキャパシタの比誘電率εｒと中間窒化チタン膜の膜厚の関係を示す図である。
【図１０】ＳＴＯキャパシタのリーク電流と中間窒化チタン膜の膜厚の関係を示す図である。
【図１１】第２実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１２】第２実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１３】第２実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１４】第２実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１５】第２実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１６】第３実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１７】第３実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１８】第３実施例による半導体装置の製造方法の一工程を表す断面図である。
【図１９】アルミニウムドープ量に対する、比誘電率、リーク電流の依存性を示すグラフである。
【図２０】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２１】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２２】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２３】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２４】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２５】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２６】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２７】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２８】第４実施例による半導体装置の製造方法の一工程を表す断面図である。
【図２９】第４実施例の変形例による半導体装置の製造方法の一工程を表す断面図である。
【図３０】第４実施例の変形例による半導体装置の製造方法の一工程を表す断面図である。
【図３１】第４実施例の変形例による半導体装置の製造方法の一工程を表す断面図である。
【図３２】第４実施例の変形例による半導体装置の製造方法の一工程を表す断面図である。
【図３３】第４実施例の変形例による半導体装置の製造方法の一工程を表す断面図である。
【発明を実施するための形態】
【０００８】
第１実施例の、ＳＴＯキャパシタの製造方法及び構造を、図１〜９を用いて説明する。図１〜５は第１実施例による半導体装置の製造方法を表す断面図である。図６は非晶質状態のＳＴＯ膜（以下では、「非晶質ＳＴＯ膜」と呼ぶ）の結晶化温度と、非晶質ＳＴＯ膜中におけるストロンチウム（Ｓｒ）とチタン（Ｔｉ）の原子数比（以下では、「非晶質Ｓｒ／Ｔｉ比」と呼ぶ）の関係を示す図である。図７Ａ、Ｂは結晶質状態のＳＴＯ膜（以下では、「結晶質ＳＴＯ膜」と呼ぶ）と窒化チタン膜の断面ＳＥＭ像を示す図である。図８は中間窒化チタン膜の膜厚と、熱処理後の結晶質ＳＴＯ膜におけるＳｒとＴｉの原子数比（以下では、「結晶質Ｓｒ／Ｔｉ比」と呼ぶ）の関係を示す図である。図９はＳＴＯキャパシタの比誘電率εｒと中間窒化チタン膜の膜厚の関係を示す図である。また、図１０はＳＴＯキャパシタのリーク電流と中間窒化チタン膜の膜厚の関係を示す図である。
【０００９】
図１に示すように、シリコン等の半導体基板１１１上に、シリコン酸化膜からなる層間膜１１２を形成した。この後、層間膜１１２を貫き半導体装置１１１に接続するキャパシタコンタクトプラグ１１３を形成した。キャパシタコンタクトプラグ１１３上に、キャパシタの下部電極膜を形成した。下部電極膜の材料には、ルテニウム膜（Ｒｕ）を用いた。下部電極膜の成膜にはＡＬＤ法を用い、原料ガスにはＲｕ（Ｃ7Ｈ11）（Ｃ7Ｈ9）を用いた。下部電極膜の成膜方法はこれに限定されず、ＭＯＣＶＤ法などを用いることができる。下部電極膜の膜厚は１０ｎｍを用いた。下部電極膜の成膜後、リソグラフィー技術とドライエッチング技術を用いてパターニングを行い、下部電極１１４を形成した。
【００１０】
図２に示すように、下部電極１１４上に、窒化チタン膜（ＴｉＮ）を形成した。以下では、この窒化チタン膜を「中間窒化チタン膜１１５」と呼ぶ。窒化チタン膜の膜厚は評価のために０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍ、と膜厚を変えて形成した。以下では、形成した中間窒化チタン膜１１５の膜厚を「ｔＴｉＮ」と表記する。ここで、比較として窒化チタン膜を形成しない０ｎｍのものも形成した。窒化チタン膜の成膜にはＡＬＤ法を用い、原料ガスには、ＴｉＣｌ4とＮＨ3を用いて交互に供給して形成した。窒化チタン膜の製法はこれに限定されず、ＭＯＣＶＤ法などを用いても良い。
【００１１】
図３に示すように、非晶質ＳＴＯ膜１１６を成膜した。非晶質ＳＴＯ膜１１６の成膜にはＡＬＤ法を用いた。ＡＬＤ法では、半導体基板を３００℃程度に加熱した状態でストロンチウム（Ｓｒ）原料ガスを所定の時間、供給した（工程（ａ））。この後、酸化原料ガスとしてＯ3を所定の時間供給することでストロンチウムの酸化反応を起こした後、パージを行った（工程（ｂ））。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとしてＯ3を所定の時間供給することでチタンの酸化反応を起こした（工程（ｃ））。この後、パージを行った（工程（ｄ））。ＡＬＤ法では、工程（ａ）及び（ｂ）からなるＳｒ原料成膜サイクルが１サイクル以上と、工程（ｃ）及び（ｄ）からなるＴｉ原料成膜サイクルが１サイクル以上と、からＳＴＯ成膜サイクルが構成される。そして、Ｓｒ原料成膜サイクルとＴｉ原料成膜サイクルのサイクル数を調節することで、非晶質ＳＴＯ膜の非晶質Ｓｒ／Ｔｉ比を調節した。また、ＳＴＯ成膜サイクルのサイクル数を調節することでＳＴＯ膜の膜厚を調節した。
【００１２】
本実施例では、非晶質ＳＴＯ膜１１６形成時の原料ガスの供給時間１０秒、パージ時間１０秒とし、その膜厚は１０ｎｍで形成した。なお、ストロンチウム原料として、ビス（ペンタメチルシクロペンタジエニル）ストロンチウム（Ｓｒ（Ｃ5（ＣＨ3）5）2）を用いた。ストロンチウム原料としてはこの他に、Ｓｒ（ＤＰＭ）2（ＤＰＭはジピバロイルメタナート）、Ｓｒ（ＭＥＴＨＤ）2（ＭＥＴＨＤはメトキシエトキシテトラメチルヘプタンジオネート）、Ｓｒ（ＯＣ2Ｈ5）2、Ｓｒ（ＯＣ3Ｈ7）2、Ｓｒ（ＨｆＡ）2（ＨｆＡはヘキサフルオロアセチルアセトナト）などを用いることができるが、特にこれらのガスに限定されない。
【００１３】
チタン原料ガスとしては、テトラキス（イソプロポキシ）チタンＴｉ（ＯＣＨ（ＣＨ3）2）4を用いた。この他、テトラキス（２−メトキシ−１−メチル−１−プロポキソ）チタン（Ｔｉ（ＭＭＰ）4）、ＴｉＯ（ｔｍｈｄ）2（ただし、ｔｍｈｄは２，２，６，６−テトラメチルへプタン−３，５−ジオンを示す）、Ｔｉ（ｄｅｐｄ）（ｔｍｈｄ）2（ただし、ｄｅｐｄはジエチルペンタジオールを示す）など公知のチタン原料ガスを用いることができるが、特にこれらのガスに限定されない。
【００１４】
成膜した非晶質ＳＴＯ膜１１６の組成比は、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  ｂａｃｋｓｃａｔｔｅｒｉｎｇ  ｓｐｅｃｔｒｏｍｅｔｒｙ；ラザフォード後方散乱）測定等により調べた。本実施例では、非晶質Ｓｒ／Ｔｉ比は１．６になるように形成した。この理由は、後の図４の工程で述べるように、ストロンチウムを過剰にすることにより結晶化温度が低温化され、ＳＴＯ膜の剥がれの抑制を行えるためである。なお、本実施例では、非晶質ＳＴＯ膜１１６の製造方法はＡＬＤ法で説明したが、製造方法はこれに限定されず、ＭＯＣＶＤ法、スパッタ法などを用いて形成しても良い。
【００１５】
図４に示すように、非晶質ＳＴＯ膜１１６が成膜された基板に対して熱処理を行い、非晶質ＳＴＯ膜１１６を結晶化させて、結晶質ＳＴＯ膜１１６ａを形成した。結晶化熱処理は、窒素雰囲気でＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ；瞬時熱アニール）法を用いて行った。温度は６００℃、時間５分の条件で行った。この熱処理温度は、次の実験結果に基づいて決められた。
【００１６】
シリコン基板上に、窒化チタン膜、１０ｎｍの非晶質ＳＴＯ膜を、順次成膜した後、熱処理温度を変えて熱処理を施し、形成されたＳＴＯ膜が結晶性を有しているか否かをＸＲＤ測定により調べた。非晶質ＳＴＯ膜は、非晶質Ｓｒ／Ｔｉ比を０．８、１．０、１．２、１．４、１．６と変えて形成した。それぞれについて、結晶化温度を調べた。その結果を図６に示す。
【００１７】
図６では、非晶質状態は□、結晶化状態は■で示している。各非晶質Ｓｒ／Ｔｉ比により結晶化温度が変化し、それぞれの結晶化温度は、非晶質Ｓｒ／Ｔｉ比０．８の時６２０℃、非晶質Ｓｒ／Ｔｉ比１の時６１０℃、非晶質Ｓｒ／Ｔｉ比１．２の時５９０℃、非晶質Ｓｒ／Ｔｉ比１．４の時５８０℃、非晶質Ｓｒ／Ｔｉ比１．６の時５７０℃と求められた。非晶質Ｓｒ／Ｔｉ比が１．８、２．０では５７０℃と、非晶質Ｓｒ／Ｔｉ比１．６以上では結晶化温度は一定になった。同様に、ルテニウム膜上についても、結晶化温度と非晶質Ｓｒ／Ｔｉ比依存性を調べたところ、ほぼ窒化チタン膜上と同じ結晶化温度と、非晶質Ｓｒ／Ｔｉ比依存性が得られ、下部電極の材料の依存性は見られなかった。このように、非晶質Ｓｒ／Ｔｉ比が大きいほど、結晶化温度は低下する傾向を示す理由は明確ではないが、ストロンチウムが過剰に含まれることにより低温で結晶化しやすい結晶物（ストロンチウム酸化物（ＳｒＯ酸化物））などが形成され、その結晶核にチタン酸化物（ＴｉＯ酸化物）が取り込まれてＳＴＯ結晶が成長すると考えている。
【００１８】
次に、シリコン基板上に窒化チタン膜を成膜し、窒化チタン上に非晶質Ｓｒ／Ｔｉ比１．６で非晶質ＳＴＯ膜を１０ｎｍ形成した後、前述の熱処理条件において、熱処理温度を５７０℃から７００℃の間で、１０℃間隔で温度を変えて処理して、ＳＥＭ観察を行った。この結果、６５０℃以上で熱処理を行った試料では、窒化チタン膜と、結晶質ＳＴＯ膜１１６ａとの界面で、膜剥がれが観察された。６４０℃以下で熱処理を行った試料では、膜剥がれは観察されなかった。非晶質Ｓｒ／Ｔｉ比を１に変えて、同様の観察を行ったところ、同様に６５０℃程度以上で剥がれが観察された。
【００１９】
非晶質Ｓｒ／Ｔｉ比が１．６の場合において熱処理温度６００℃で行った場合の断面ＳＥＭ写真を図７Ａに、熱処理温度６５０℃で行った場合の断面ＳＥＭ写真を図７Ｂに示す。６５０℃で行った試料では、上面から見ると、円状の斑点が観察され、その部分の断面を見たのが図７Ｂである。円状の斑点として見えた部分では、結晶質ＳＴＯ膜と窒化チタン膜の間に剥れ１２１が発生していた。ＳＴＯ膜は、下部電極との密着性が弱く、剥がれに対する注意が必要であることが示唆される。また、熱処理の時間については、１時間までの範囲において、時間と剥がれ易さには依存性は見られなかった。同様に、下部電極がルテニウム膜においても、熱処理温度と剥がれの観察を行ったが、ほぼ同じ温度で剥がれる傾向を示した。
【００２０】
このように、ＳＴＯ膜は、６５０℃以上の熱処理では、剥がれ易いことがわかり、結晶化熱処理は６５０℃より低い温度で行う必要であることがわかってきた。この剥がれが起きる温度は、ＳＥＭ観察により求められたが、確実に剥がれを抑制するには、６５０℃から余裕をとって低くすることが望ましい。
【００２１】
一方、結晶化温度は５７０℃〜６２０℃であり、結晶化温度と剥がれを起こす温度との間に、温度領域の余裕がない。さらに結晶化熱処理は、結晶化温度よりもなるべく高い温度で行い、結晶化を十分に行うことが、誘電率を高めるには好ましい。そのため、結晶化温度は、６５０℃より低い温度領域であり、そのような温度領域においてなるべく低い温度であることが望ましい。そのような結晶化温度であれば、熱処理温度と結晶化温度との温度差を大きくでき、結晶化が十分にでき、且つ、剥がれが起きる６５０℃との温度マージンも確保できる。このように、結晶化温度を低温化することが望ましいが、そのためには、結晶化温度と非晶質Ｓｒ／Ｔｉ比との関係の結果から、非晶質ＳＴＯ膜１１６形成時の非晶質Ｓｒ／Ｔｉ比を大きくして形成して、結晶化温度を下げることが有効である。このため、非晶質ＳＴＯ膜１１６の非晶質Ｓｒ／Ｔｉ比は１．６以上であることが好ましい。本実施例では、非晶質ＳＴＯ膜１１６の非晶質Ｓｒ／Ｔｉ比は１．６を用いた。それにより、結晶化温度は５７０℃と低温化することができ、結晶化熱処理の熱処理温度を、剥がれが観察された６５０℃よりも十分に低い６００℃で行った。これにより、剥がれを抑制しつつ、且つ、結晶化も促進させることが可能となる。
【００２２】
結晶化熱処理に引き続いて、必要に応じて、ＳＴＯ膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行う。温度は、剥がれが起きないように、結晶化熱処理より低温を用いる。本実施例では、４５０℃で、１０分、酸素雰囲気、ファーネスで行った。
【００２３】
図５に示すように、上部電極膜を成膜した。上部電極膜の材料には、ルテニウム（Ｒｕ）膜を用いた。上部電極膜の成膜は、図１の工程の下部電極の成膜と同様に行うことができる。上部電極膜の膜厚は１０ｎｍに形成した。フォトリソグラフィー技術、エッチング技術を用いて、上部電極膜をパターニングして、上部電極１１７を形成した。この工程を経て、結晶質ＳＴＯ膜１１６ａを絶縁膜とし、結晶質ＳＴＯ膜１１６ａの上下に下部電極１１４、上部電極１１７から成るＭＩＭ構造のＳＴＯキャパシタ１１８を形成した。膜厚ｔＴｉＮが振られて形成された５種類のＳＴＯキャパシタ１１８について原子数比を調べた。
【００２４】
結晶質ＳＴＯ膜１１６ａのＳｒとＴｉの原子数比をＲＢＳ測定で調べた。この原子数比を、非晶質ＳＴＯ膜の原子数である非晶質Ｓｒ／Ｔｉ比と区別して、「結晶質Ｓｒ／Ｔｉ比」と呼ぶ。図８に中間窒化チタン膜の各膜厚ｔＴｉＮに対する、結晶質Ｓｒ／Ｔｉ比を示す。ｔＴｉＮ＝０ｎｍでは、非晶質状態と同じ１．６を示した。一方、ｔＴｉＮ＝０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍでは、非晶質状態の１．６よりも小さい値を示し、それぞれ１．３、１．０、０．８、０．７であった。
【００２５】
これらを見ると、中間窒化チタン膜１１５を形成した試料で、ｔＴｉＮが厚いほど、結晶質Ｓｒ／Ｔｉ比は小さくなっている。このことは、中間窒化チタン膜１１５の膜厚ｔＴｉＮが厚いほど、結晶質ＳＴＯ膜１１６ａ中へのチタンの割合が増加していることを意味しており、結晶化熱処理中に、中間窒化チタン膜１１５が、ＳＴＯ膜中に取り込まれることにより結晶質Ｓｒ／Ｔｉ比が低下したことが示唆される。
【００２６】
次に、作製した種々のＳＴＯキャパシタについて、誘電率特性、リーク電流特性を評価した。図９に、比誘電率εｒの窒化チタン膜厚ｔＴｉＮに対する依存性を示す。中間窒化チタン膜１１５を形成していないｔＴｉＮ＝０ｎｍでは、比誘電率εｒは約４０と小さい。中間窒化チタン膜を０．５ｎｍで形成したｔＴｉＮ＝０．５ｎｍのＳＴＯキャパシタでは、比誘電率εｒは約９０と増加した。さらに、中間窒化チタン膜１１５の膜厚を増加させたｔＴｉＮ＝１．０ｎｍ、１．５ｎｍでは、比誘電率εｒは約１００と最も大きい値を示した。さらに、中間窒化チタン膜１１５を厚くしたｔＴｉＮ＝２ｎｍでは、逆に、比誘電率は約５０に低下した。これらＳＴＯキャパシタは、従来のジルコニウム酸化膜の比誘電率約２０〜３０に比べて、大きい値が得られ、特に、ＴｉＮ＝０．５、１．０．１．５では、１００近くの比誘電率εｒが得られ、従来のジルコニウム酸化膜の３倍以上と非常に大きな良好な値が得られた。
【００２７】
この比誘電率εｒと、結晶質ＳＴＯ膜１１６ａの結晶質Ｓｒ／Ｔｉ比との関係を見てみる。結晶質Ｓｒ／Ｔｉ比が０．８、１．０の時、つまりｔＴｉＮ＝１．５ｎｍ、１ｎｍの時、比誘電率εｒが１００と大きくなっていることがわかる。そして、結晶質Ｓｒ／Ｔｉ比がそれらよりも大きい方向に変化すると、Ｓｒ／Ｔｉ比１．３の時（ｔＴｉＮ＝０．５ｎｍの時）比誘電率εｒは９０、Ｓｒ／Ｔｉ比１．６の時（ｔＴｉＮ＝０ｎｍの時）比誘電率εｒは４０と小さい方向に変化した。結晶質Ｓｒ／Ｔｉ比がそれらより小さい方向に変化すると、Ｓｒ／Ｔｉ比０．７の時（ｔＴｉＮ＝２ｎｍの時）、比誘電率εｒは５０とやはり小さい方向に変化した。即ちＳｒ／Ｔｉ比１近くの０．８〜１．２付近で比誘電率εｒはピークを示し、そこからずれると比誘電率εｒは小さくなっている。この理由は、結晶質Ｓｒ／Ｔｉ比が１近くでは、ＳＴＯ膜（ＳｒＴｉＯ3）の化学量論比の１に近い組成比となり、ＳＴＯ膜が支配的に形成されるため、比誘電率が大きくなったものと考えられる。そして、ＳＴＯ膜の比誘電率εｒは１００程度であると考えられる。一方、結晶質Ｓｒ／Ｔｉ比＞１では、過剰のストロンチウムが含まれており、そのストロンチウムは、ストロンチウム酸化膜（ＳｒＯx）を形成し、ＳＴＯ膜中に混在するものと考えられる。このストロンチウム酸化膜は、比誘電率εｒが約４０と、得られたＳＴＯの比誘電率εｒの１００に比べて小さい。そのため、ストロンチウム酸化膜が混在したＳＴＯ膜は、全体として比誘電率εｒは小さくなるものと考えられる。また、Ｓｒ／Ｔｉ＜１では、過剰のチタンが含まれており、このチタンはチタン酸化膜（ＴｉＯx）を形成してＳＴＯ膜中に混在するものと考えられる。チタン酸化膜はアナターゼ構造で比誘電率は約４０、ルチル構造で約８０が得られており、これらの比誘電率εｒは、ＳＴＯ膜の比誘電率１００に比べて小さい。そのため、チタン酸化膜が混在したＳＴＯ膜は、全体として比誘電率εｒは小さくなるものと考えられる。これらの結果から、比誘電率εｒを大きくするには、結晶質Ｓｒ／Ｔｉ比を１付近となるように形成することが望ましいことが示される。
【００２８】
次に、キャパシタの上下電極間に電圧を印加して、電極間に流れるリーク電流を評価した。図１０に、リーク電流密度Ｊの、中間窒化チタン膜１１５の膜厚ｔＴｉＮに対する依存性を示す。リーク電流は、１．０Ｖ印加時のリーク電流密度で示した。周辺回路領域の電源電圧にＶｄｄを用い、ビット線に１／２Ｖｄｄを与える電圧構成をとる場合、キャパシタ絶縁膜には１／２Ｖｄｄが印加される。現在のＤＲＡＭでは、Ｖｄｄには約１．５Ｖが用いられており、キャパシタ絶縁膜には約０．７５Ｖが印加される。リーク電流の評価では、電圧の変動マージンなどを考慮して、１．０Ｖで評価した。また、リーク電流は、製品のデータ保持時間を満たすようにする必要がある。現在のＤＲＡＭでは、例えば、１セルあたり凡そ１×１０-15Ａ以下とすることが求められており、リーク電流密度１×１０-8（Ａ／ｃｍ2）以下とすることが目安となる。
【００２９】
中間窒化チタン膜１１５を形成しないｔＴｉＮ＝０ｎｍ、中間窒化チタン膜１１５を形成した０．５ｎｍ、１ｎｍでは、リーク電流はＪ＝５×１０-9（Ａ／ｃｍ2）と小さい値を示した。中間窒化チタン膜１１５をさらに厚くしたｔＴｉＮ＝１．５ｎｍでは、リーク電流は９×１０-9（Ａ／ｃｍ2）とやや大きくなった。中間窒化チタン膜１１５をさらに厚くしたｔＴｉＮ＝２ｎｍでは、さらにリーク電流は増加して、Ｊ＝５×１０-5（Ａ／ｃｍ2）と３桁以上、増加した。ｔＴｉＮ＝０〜１．５ｎｍでは、リーク電流密度の製品上の許容値の１×１０-8（Ａ／ｃｍ2）以下を示した。一方、ｔ＝２ｎｍでは、製品上の許容値より大きく、スペックを満足していなかった。これらから、リーク電流の観点から、本実施例では、ｔ＝１．５ｎｍ以下で形成する必要があることが示された。
【００３０】
ここで、キャパシタの電極の材料の種類とリーク電流との関係を考える。ＳＴＯ膜のバンドギャップは３．２ｅＶと狭いため、電極の材料によっては、結晶質ＳＴＯ膜とのバンドオフセットが減少し、ショットキー伝導によるリーク電流が増大するという問題がある。発明者の検討により、ルテニウム膜、窒化チタン膜に対して、ＸＰＳ法を用いて、仕事関数を調べた結果、それぞれ４．９９ｅＶ、４．８５ｅＶが得られた。この結果、ルテニウム膜は、窒化チタン膜に比べて、仕事関数が深く、リーク電流が抑制されることが示唆される。また、ＳＴＯ膜の電子親和力χはおよそ４．０ｅＶであり、この値からバンドオフセットを見積もると、ルテニウム膜とＳＴＯ膜との間は１ｅＶ、窒化チタン膜とＳＴＯ膜との間は０．８５ｅＶと見積もられ、ルテニウム膜では１ｅＶ程度が確保されるが、窒化チタン膜では１ｅＶより小さいことが見積もられる。
【００３１】
実験結果を見ると、ｔＴｉＮ＝０ｎｍの試料で、リーク電流密度がＪ＝５×１０-9（Ａ／ｃｍ2）と小さかった。この理由は、下部電極がルテニウム膜であるため、ＳＴＯ膜の伝導帯とのバンドオフセットの見積もり値が１ｅＶ程度とれるので電流が抑制されているものと考えられる。これに対して、ｔＴｉＮ＝２ｎｍの試料で、リーク電流がＪ＝５×１０-5（Ａ／ｃｍ2）と大きくなるのは、ルテニウム膜上に形成された中間窒化チタン膜上にＳＴＯ膜が形成されたため、ＳＴＯ膜の伝導帯とのバンドオフセットの見積もり値が、ルテニウム膜の１ｅＶより小さい０．８５ｅＶ程度のため、リーク電流が大きくなったことが推定される。
【００３２】
ここで、ｔ＝０．５ｎｍ、１ｎｍ、１．５ｎｍでは、中間窒化チタン膜を形成しているにもかかわらず、リーク電流がＪ＝１×１０-8（Ａ／ｃｍ2）以下と小さく、ｔＴｉＮ＝０ｎｍのリーク電流特性と略同じ値を示した。前に示したように、結晶質ＳＴＯ膜１１６ａの組成比を調べた結果、中間窒化チタン膜１１５を形成した試料では、結晶質Ｓｒ／Ｔｉ比が、非晶質ＳＴＯ膜１１６形成時の非晶質Ｓｒ／Ｔｉ比１．６よりも小さくなっていた。このことより、結晶化熱処理中に中間窒化チタン膜がＳＴＯ膜中に取り込まれることにより、ＳＴＯ膜中のチタンの割合が増加していることが示唆されている。ここで得られたリーク電流特性の結果を考慮すると、ｔＴｉＮ＝０．５ｎｍ、１ｎｍ、１．５ｎｍでは、中間窒化チタン膜１１５は、殆どが結晶質ＳＴＯ膜１１６ａ中に取り込まれ、下部電極１１４のルテニウム膜と結晶質ＳＴＯ膜１１６ａが接する構造となっているものと考えられる。一方、ｔＴｉＮ＝２ｎｍでは、結晶化熱処理後において、中間窒化チタン膜１１４の一部分がＳＴＯ膜中に取り込まれるが、少なくとも中間窒化チタン膜１１４の一部が残存しているものと考えられる。尚、ｔＴｉＮ＝０．５ｎｍ、１ｎｍ、１．５ｎｍでは中間窒化チタン膜１１５が結晶質ＳＴＯ膜１１６ａに殆ど取り込まれると考えられるが、中間窒化チタン膜１１５の一部が僅かに残存し、その残存した中間窒化チタン膜１１５が、絶縁膜、例えばＴｉＯx、ＴｉＯxＮyなどに変質して残存している可能性はある。そのような絶縁膜に変質して残存している場合においても、ショットキー伝導を抑制する効果は十分に発揮される。
【００３３】
これらで示したように、本実施例では、下部電極１１４のルテニウム膜上に形成した中間窒化チタン膜１１５が、非晶質ＳＴＯ膜１１６の結晶化熱処理の最中に、ＳＴＯ膜中に取り込まれて、結晶質ＳＴＯ膜１１６ａが形成されることが推定される。ここで、非晶質ＳＴＯ膜１１６のＳｒ／Ｔｉ比を１より大きくして形成する場合、過剰のストロンチウムが含まれており、このストロンチウムは、中間窒化チタン膜から取り込まれたチタンとでＳｒＴｉＯ3結晶を形成するものと考えられる。ここで、この過剰のストロンチウムと中間窒化チタン膜のチタンがＳＴＯを形成する際に、酸素が必要であるが、酸素は、非晶質ＳＴＯ膜中、下部電極のルテニウム膜、下地基板のシリコン酸化膜などに含まれている酸素から供給されることが可能である。これら酸素が補われても、形成された結晶質ＳＴＯ膜１１６ａ中の酸素欠損が問題となるときは、図４の工程において結晶化熱処理の後の酸化性雰囲気熱処理を行うようにして、酸素を補うことが有効である。
【００３４】
中間窒化チタン膜１１５の膜厚は、用いる非晶質ＳＴＯ膜１１６の非晶質Ｓｒ／Ｔｉ比と、非晶質ＳＴＯ膜１１６の厚さと、形成される結晶質ＳＴＯ膜１１６ａにおいて求められる結晶質Ｓｒ／Ｔｉ比に依存して決められる。ここで用いる非晶質ＳＴＯ膜１１６の非晶質Ｓｒ／Ｔｉ比は、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Ｓｒ／Ｔｉ比となるように決められる。所定の結晶質Ｓｒ／Ｔｉ比を得る場合、非晶質Ｓｒ／Ｔｉ比が大きいほど中間窒化チタン膜１１５の厚さを厚くする必要がある。非晶質ＳＴＯ膜１１６の厚さについては、ＳＴＯキャパシタ１１８において求められる耐圧、リーク電流、容量値から必要な厚さが決められる。所定の結晶質Ｓｒ／Ｔｉ比を得る場合、非晶質ＳＴＯ膜１１６の厚さが厚いほど中間窒化チタン膜１１５を厚くする必要がある。形成される結晶質ＳＴＯ膜１１６ａにおいて求められる結晶質Ｓｒ／Ｔｉ比は、高い容量値を得るためには１程度となるように決められる。所定の結晶質Ｓｒ／Ｔｉ比を得る場合、結晶質Ｓｒ／Ｔｉ比は小さいほど中間窒化チタン膜１１５の厚さを厚くする必要がある。
【００３５】
図４の工程で行う結晶化熱処理は、中間窒化チタン膜１１５のほぼ全部を、ＳＴＯ膜が取り込めるように行う必要がある。そのため、中間窒化チタン膜１１５が厚くなると、それに応じて結晶化熱処理の時間を長くして行われる。結晶化熱処理による熱負荷によるトランジスタへの影響等を考慮すると、結晶化熱処理の時間は短い方が好ましく、そのためには、中間窒化チタン膜１１５の厚さは薄い方が好ましい。
【００３６】
本実施例の半導体装置の製造方法では、下部電極上に第１膜厚の中間窒化チタン膜を形成する工程、中間窒化チタン膜上に非晶質ＳＴＯ膜を形成する工程、非晶質ＳＴＯ膜に対して熱処理を行い中間窒化チタン膜を取り込むように結晶質ＳＴＯ膜を形成する工程、を有する。
【００３７】
非晶質ＳＴＯ膜は、ストロンチウムとチタンの原子数比である非晶質Ｓｒ／Ｔｉが第１原子数比を有して形成され、結晶質ＳＴＯ膜はストロンチウムとチタンの原子数比である結晶質Ｓｒ／Ｔｉが第１原子数比よりも小さい第２原子数比を有する。
【００３８】
第１原子数比は１よりも大きく、第２原子数比は０．８〜１．２を有することが好ましい。結晶質ＳＴＯ膜の形成後において、結晶質ＳＴＯ膜と下部電極の間には、窒化チタン膜は存在しないように形成する。
【００３９】
非晶質ＳＴＯ膜は、非晶質Ｓｒ／Ｔｉ比を１．６で形成し、６００℃以下の温度で熱処理を行って、結晶質Ｓｒ／Ｔｉ比１．０の結晶質ＳＴＯ膜を形成することが好ましい。
【００４０】
本実施例の製造方法では、下部電極上に中間窒化チタン膜を形成し、その上にＳｒ／Ｔｉ比が１よりも大きい組成を持つ非晶質ＳＴＯ膜を形成し、熱処理を行い、中間窒化チタン膜を取り込んでＳｒ／Ｔｉ比が１程度の結晶質ＳＴＯ膜を形成する方法を用いることが好ましい。この結果、高い誘電率、低いリーク電流を持つ結晶質ＳＴＯキャパシタを、低温で形成することが可能となり、剥がれの問題を抑制して形成することが実現できる。
【００４１】
本実施例では、上部電極、下部電極にルテニウム膜を用いたが、これに限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。また、これらから選ばれた複数の膜からなる積層膜を用いても良い。
【００４２】
本実施例では、結晶化熱処理において、中間窒化チタン膜１１５がＳＴＯ膜に取り込まれることで説明した。しかし、熱処理は、図４の工程で行う結晶化熱処理以外の、ＳＴＯキャパシタを形成した後の工程における、層間膜のアニール工程や、コンタクトプラグ形成時のＣＶＤ膜成長時の熱処理工程などにおいて行っても良い。但し、ＳＴＯキャパシタ形成後の、これら熱処理で代用する場合には、ＳＴＯ膜の構造が変化することによる応力がＳＴＯ膜に加わり、膜が劣化する問題があるので、このような問題が発生しない場合に用いることができる。
【００４３】
（第２実施例）
第２実施例では、第１実施例の技術を用いて、さらにリーク電流が小さいＳＴＯキャパシタを提供する。図１１〜１５は、第２実施例を説明するための半導体装置の断面図である。
【００４４】
図１１に示すように、第１実施例の図１の工程と同様にして半導体基板２１１上に、シリコン酸化膜から成る層間膜２１２、キャパシタコンタクトプラグ２１３、下部電極２１４を形成した。下部電極２１４の材料は、ルテニウム膜（Ｒｕ）を用いた。
【００４５】
第１実施例の図３の工程の非晶質ＳＴＯ膜の成長と同様に、非晶質第１ＳＴＯ膜２１５を、ＡＬＤ法により形成した。非晶質第１ＳＴＯ膜２１５の膜厚は５ｎｍとし、非晶質Ｓｒ／Ｔｉ比１．６で形成した。
【００４６】
図１２に示すように、非晶質第１ＳＴＯ膜２１５上に、第１実施例の図４の工程の中間窒化チタン膜の形成と同様にして、中間窒化チタン膜２１６を形成した。中間窒化チタン膜の膜厚は、ｔＴｉＮ＝１ｎｍで形成した。
【００４７】
図１３に示すように、第１実施例の図３の工程の非晶質ＳＴＯ膜の成長と同様にして、非晶質状態で非晶質第２ＳＴＯ膜２１７を、ＡＬＤ法により形成した。非晶質第２ＳＴＯ膜２１７の膜厚は５ｎｍとし、非晶質Ｓｒ／Ｔｉ比は、第１実施例の非晶質ＳＴＯ膜と同様の非晶質Ｓｒ／Ｔｉ＝１．６で形成した。
【００４８】
図１４に示すように、第１実施例の図４の工程と同様にして、剥がれに注意して６００℃の窒素（Ｎ2）の不活性ガス雰囲気中でのＲＴＡ法により５分の熱処理を行い、非晶質第１ＳＴＯ膜２１５、非晶質第２ＳＴＯ膜２１７を結晶化させた。これにより、結晶化第１ＳＴＯ膜２１５ａ、結晶化第２ＳＴＯ膜２１７ａを形成した。結晶化熱処理に引き続いて、必要に応じて、ＳＴＯ膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下の熱処理温度は、剥がれが起きないよう、結晶化熱処理よりも低温を用いた。本実施例では、４５０℃で、１０分、酸素雰囲気、ファーネスで行った。
【００４９】
図１５に示すように、第１実施例の図５の工程と同様にして上部電極膜を成膜した。上部電極膜の材料には、ルテニウム（Ｒｕ）膜を用いた。フォトリソグラフィー技術、エッチング技術を用いて、上部電極２１８をパターニング形成した。
【００５０】
以上の工程を経て、ＳＴＯ膜を絶縁膜とする、ＭＩＭ構造のＳＴＯキャパシタ２１９を形成した。完成したＳＴＯキャパシタ２１９は、中間窒化チタン膜２１６が、第１ＳＴＯ膜、第２ＳＴＯ膜に取り込まれて消滅し、下部電極２１４のルテニウム膜上に、結晶質第１ＳＴＯ膜２１５ａ、結晶質第２ＳＴＯ膜２１７ａが順に積層された構成となった。すなわち、上に形成された非晶質第２ＳＴＯ膜２１７が、（２００）優先配向した結晶化第２ＳＴＯ膜２１７ａとなって形成された。結晶化第１ＳＴＯ膜２１５ａ、結晶化第２ＳＴＯ膜２１７ａの結晶質Ｓｒ／Ｔｉ比は、それぞれ凡そ１に形成され、高い比誘電率εｒが得られる構造となった。結晶化第１ＳＴＯ膜２１５ａと結晶化第２ＳＴＯ膜２１７ａの間は、結晶の連続性が分断されて、下部電極２１４上面に対して略平行に形成された、面状に広がる粒界２２１が形成された（図１４）。このように、結晶質ＳＴＯ膜には高さ方向に２層に分断する粒界面を形成され、下部電極２１４から、上部電極２１８にかけて連続的に走る粒界が形成されることを抑制できた。
【００５１】
このＳＴＯ膜の、リーク電流を測定したところ、Ｊ＝１×１０-9（Ａ／ｃｍ2）と、第１実施例で得られた最も小さいリーク電流を示したｔＴｉＮ＝０、０．５ｎｍ、１．０ｎｍでのＪ＝５×１０-9（Ａ／ｃｍ2）に比べて、さらに低い電流を得ることができた。この理由は、下部電極から、上部電極にかけて連続的に走る粒界が形成されることを抑制されたためと考えられる。
【００５２】
次に、比誘電率εｒの測定を行った。その結果、１００と、第１実施例で得られた結果と同等の結果が得られた。本実施例を用いると、第１実施例に比べてさらにリーク電流が小さい高誘電率膜を得ることができる。リーク電流を低減したい場合に効果を有する。
【００５３】
（第３実施例）
非晶質ＳＴＯ膜の成膜後、結晶化して形成された結晶質ＳＴＯ膜は、膜中の酸素が抜けて欠陥準位が形成され、リーク電流の増大を招く場合があった。本実施例は、このような問題を対策する例に関するものである。
【００５４】
第３実施例の、ＳＴＯキャパシタの製造方法及び構造を、図１６〜１９を用いて説明する。図１６〜１８は、第３実施例による半導体装置の製造方法を示す断面図である。図１９は、アルミニウムドープ量に対する、比誘電率、リーク電流の依存性を示すグラフである。
【００５５】
図１６に示すように、第１実施例の図１の工程と同様にして、半導体基板３１１、シリコン酸化膜から成る層間膜３１２、キャパシタコンタクトプラグ３１３、キャパシタの下部電極３１４を形成した。下部電極３１４の材料は、ルテニウム膜（Ｒｕ）を用いた。下部電極３１４の膜厚は１０ｎｍで形成した。第１実施例の図２の工程と同様に、中間窒化チタン膜３１５を形成した。中間窒化チタン膜３１５の膜厚は、ｔＴｉＮ＝１ｎｍで形成した。
【００５６】
中間窒化チタン膜３１５上に、アルミニウム（Ａｌ）を含んだ、非晶質状態のＡｌ含有ＳＴＯ膜をＡＬＤ法により形成した。以下では、これを「非晶質Ａｌ含有ＳＴＯ膜３１６」と呼ぶ。この非晶質Ａｌ含有ＳＴＯ膜３１６は、第１実施例と同様にストロンチウムとチタンの原子数比Ｓｒ／Ｔｉ比を１．６として形成した。
【００５７】
非晶質Ａｌ含有ＳＴＯ膜３１６の成膜には、ＡＬＤ法を用いた。半導体基板を３００℃程度に加熱した状態でストロンチウム（Ｓｒ）原料ガスを所定の時間、供給した後に、酸化原料ガスとして、Ｏ3を所定の時間供給することでストロンチウムの酸化反応を起こした。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとして、Ｏ3を所定の時間供給することでチタンの酸化反応を起こす。これをＡＬＤ法の１サイクルとして、複数のサイクルを繰り返すことにより、所望の膜厚となるようにＳＴＯ膜を形成した。さらに、本実施例では、アルミニウム（Ａｌ）原料ガスを所定の時間供給した後に、酸化原料ガスとして、Ｏ3を所定の時間供給することでアルミニウムの酸化反応を起こすステップを、前記複数のサイクルのうち、所定の複数のサイクルに追加した。このアルミニウムの酸化反応を起こすステップのアルミニウム原料ガス供給時間、アルミニウムの酸化反応を起こすステップが追加されるサイクルの数は、完成したＳＴＯ膜中に所望の濃度でアルミニウムが含まれるように、調整した。なお、ストロンチウム原料ガス、チタン原料ガスは第１実施例に示したガスを用いることができる。アルミニウム原料ガスとしては、トリメチルアルミニウム（ＴＭＡ）を用いたが、これに限定はされない。
【００５８】
本実施例では、トータル膜厚は１０ｎｍで形成した。アルミニウムの酸化反応を起こすステップをサイクルに追加する数を変えて形成して、異なるアルミニウム濃度が含まれるＳＴＯ膜を形成した。尚、成膜方法はＡＬＤ法に限定されず、ＭＯＣＶＤ法、スパッタ法など用いることができる。
【００５９】
第１実施例の図４と同様にして、剥がれに注意して、６００℃程度の窒素（Ｎ2）の不活性ガス雰囲気中でのＲＴＡ法により５分の熱処理を行い、結晶化したＡｌ含有ＳＴＯ膜を形成した。以下では、この膜を「結晶化Ａｌ含有ＳＴＯ膜３１６ａ」と呼ぶ。尚、アルミドープを行うことにより、結晶化温度が変化することが考えられるが、今回実験で用いた２ａｔ％以下では結晶化温度への影響は小さかった。結晶化熱処理に引き続いて、必要に応じて、ＳＴＯ膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下での熱処理温度は、剥がれが起きないよう、結晶化熱処理より低温を用いた。本実施例では、４５０℃で、１０分、酸素雰囲気、ファーネスで行った。
【００６０】
図１８に示すように、第１実施例の図５の工程と同様にして、上部電極３１７を成膜した。上部電極３１７の材料には、ルテニウム（Ｒｕ）膜を用いた。この工程を経て、ＳＴＯ膜を絶縁膜とする、ＭＩＭ構造のＳＴＯキャパシタ３１８を形成した。アルミニウム濃度を変化させて形成した結晶化Ａｌ含有ＳＴＯ膜３１７について、ＲＢＳ法によりアルミの原子数比Ａｌ／（Ｓｒ＋Ｔｉ＋Ａｌ＋Ｏ）を調べたところ、原子数濃度で、０ａｔ％〜２ａｔ％の間で変化した試料が形成された。また、Ｓｒ／Ｔｉ比は、約１に形成された。
【００６１】
これらの試料に対して、比誘電率（●）、リーク電流（○）のアルミニウムドープ量依存性を調べた。結果を図１９に示す。アルミニウムを含まない０ａｔ％では、第１実施例と同様に比誘電率εｒは１００を示した。図１９の比誘電率εｒを示す右側の縦軸では、０ａｔ％での比誘電率εｒを１と規格化して、比誘電率比で示している。これを見ると、比誘電率比は、０ａｔ％の１を最大として、アルミニウム原子数濃度が増えると比誘電率比は徐々に減少した。０．３〜１ａｔ％の範囲では、比誘電率比は約０．７、比誘電率εｒは約７０となる。この範囲では、アルミニウム原子数濃度に拠らずにほぼ一定の値を示した。１ａｔ％以上では、再び減少し、２ａｔ％では比誘電率比０．３を示した。この結果から、ドープするアルミニウム原子数比が０．３〜１ａｔ％の範囲では、アルミニウムを含まないＳＴＯ膜に比べて、約７０％〜８０％の比誘電率と小さくなるが、現在用いられているジルコニウムの比誘電率εｒの２０〜３０などに比べて十分に大きい値が得られている。また、アルミニウム原子数濃度に対する比誘電率εｒの変化は小さく安定しており、製造上でのばらつきの問題も抑制される結果を示した。
【００６２】
アルミニウムを含まない０ａｔ％の第１実施例の条件での、リーク電流密度Ｊ＝５×１０-9（Ａ／ｃｍ2）を示す。図１９のリーク電流を示す左側の縦軸では、０ａｔ％でのリーク電流を１と規格化したリーク電流比で示している。アルミニウムを０．１ａｔ％ドープすると、リーク電流比は、２００分の１に急激に減少し、Ｊ＝２×１０-11（Ａ／ｃｍ2）と小さいリーク電流値を示した。０．１ａｔ％以上ドープすると、ドープ量が増加すると共に少しずつ減少する。このことから、アルミニウムを０．１ａｔ％以上ドープすることによりリーク電流を２桁小さくできることが判った。この理由は、アルミニウムを含有しないＳＴＯ膜が酸素欠損を起こし易く、酸素が抜けた箇所で、欠陥準位が形成され、リークの原因となるためである。アルミニウムは、イオン半径がチタン（Ｔｉ）に近いので、アルミニウムをドープすると、ＳＴＯ膜中のチタン（Ｔｉ）と置換されると考えられる。アルミニウムは３価で、価数変化が殆どない元素である。アルミニウムをドープすることにより、酸素欠損量を低減でき、リーク電流が抑制されるものと考えられる。また、アルミニウムは、価数の変化が殆どない元素であり、不安定な準位を形成することもない。アルミニウムと同様の効果が得られる元素として、同じ３価の元素で、チタンと原子半径が近いガリウム（Ｇａ）、インジウム（Ｉｎ）、ルテチウム（Ｌｕ）のいずれかをドープして用いることもできる。
【００６３】
（第４実施例）
本実施例は、第１実施例のキャパシタを、ＤＲＡＭに適用する方法を開示したものである。図２０〜２８は、第４実施例による半導体装置の製造方法を説明する断面図である。図２９〜３３は、第４実施例の変形例を説明するための半導体装置の断面図である。
【００６４】
図２０に示すように、半導体基板１１上に、素子分離領域１２を形成した。この素子分離領域１２で区画されて素子形成領域１３が画定された。ゲート絶縁膜１４、ゲート導電膜１５、ゲート保護膜１６を成膜した後、レジストマスクを用いて順次エッチングして、ゲート電極１７を形成した。ゲート電極１７をマスクに用いて、半導体基板１１上にイオン注入法を用いてソース／ドレイン領域１８を形成した。ゲート電極１７の側壁にサイドウォール１９を形成した。ゲート電極１７間を埋め込むようにゲート層間膜２０を形成した。ゲート電極１７間のソース／ドレイン領域１８上と接続するセルコンタクトプラグ２１を形成した。セルコンタクトプラグ層間膜２２を形成した。セルコンタクトプラグ層間膜２２を貫き、ビット線が接続される側のセルコンタクトプラグ２１上と接続するビット線コンタクトプラグ２３を形成した。ビット線コンタクトプラグ２３と接続するビット線２４を形成した。ビット線層間膜２５を形成した。ビット線層間膜２５を貫き、キャパシタが接続される側のセルコンタクトプラグ２１上と接続するキャパシタコンタクトプラグ２６を形成した。
【００６５】
キャパシタ層間膜２７を形成する。材料はシリコン酸化膜を用いた。ここで、本実施例では、層間膜にホールを形成して、ホール内壁に電極を形成する、コンケーブ型構造のキャパシタを用いた。尚、キャパシタ構造はこれに限定されず、導電膜をパターニングして得られる箱型構造などを用いても良い。
【００６６】
図２１に示すように、フォトリソグラフィー技術を用いて、キャパシタホール形成領域が開口されたレジストマスク４１１を形成した。レジストマスク４１１を用いて、キャパシタ層間膜２７を貫きキャパシタコンタクトプラグ２６上を開口するエッチングを行い、キャパシタホール４１２を形成した。
【００６７】
図２２に示すように、キャパシタホール４１２内から、キャパシタ層間膜２７上にかけて、下部電極膜４１３を形成した。下部電極膜４１３の材料には、ルテニウム膜（Ｒｕ）用いた。下部電極膜４１３の成膜にはＡＬＤ法を用い、原料ガスには、Ｒｕ（Ｃ7Ｈ11）（Ｃ7Ｈ9）を用いた。下部電極膜４１３の成膜方法はこれに限定されず、ＭＯＣＶＤ法などを用いることができる。下部電極膜４１３の膜厚は１０ｎｍを用いたが、その材料はルテニウム膜に限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。また、これらから選ばれた複数の膜からなる積層膜を用いても良い。
【００６８】
図２３に示すように、キャパシタ層間膜２７上の下部電極膜４１３を選択的に除去して、キャパシタホール４１２内の側面から底面に残るように下部電極４１３を形成した。下部電極４１３は、底部でキャパシタコンタクトプラグ２６と接続される。下部電極４１３の形成にはＣＭＰ法を用いたが、下部電極４１３の形成方法はこれに限定されずエッチバック法を用いても良い。下部電極４１３の形成において、キャパシタホール４１２内の下部電極膜４１３がエッチング除去されるのを防止するため、キャパシタホール４１２内の下部電極膜４１３の凹部内に、レジスト膜などの保護膜を埋め込んで行うこともできる。その際には、キャパシタ層間膜２７上の下部電極膜４１３を除去した後、保護膜を除去する。
【００６９】
図２４に示すように、第１実施例の図２の工程と同様にして、中間窒化チタン膜４１４を形成した。中間窒化チタン膜４１４の成膜にはＡＬＤ法を用い、原料ガスには、ＴｉＣｌ4とＮＨ3を用いて、交互に供給して形成した。中間窒化チタン膜４１４の製法はこれに限定されずＭＯＣＶＤ法などを用いても良い。尚、本実施例では、ＡＬＤ法、ＭＯＣＶＤ法などのステップカバレッジに優れる製法を用いるのが好ましい。本実施例では、中間窒化チタン膜４１４の膜厚はｔＴｉＮ＝１ｎｍで形成した。尚、この中間窒化チタン膜４１４の膜厚は、第１実施例で述べたように、非晶質ＳＴＯ膜で用いられる非晶質Ｓｒ／Ｔｉ比、膜厚、結晶化された後の結晶質ＳＴＯ膜の結晶質Ｓｒ／Ｔｉ比の要請に応じて決められる。
【００７０】
図２５に示すように、第１実施例の図３の工程と同様にして、キャパシタ絶縁膜として、ＳＴＯ膜を非晶質状態で成長させて非晶質ＳＴＯ膜４１５を得た。本実施例では、非晶質ＳＴＯ膜４１５の非晶質Ｓｒ／Ｔｉ比は１．６で形成した。非晶質ＳＴＯ膜４１５の成膜は、ステップカバレッジに優れるＡＬＤ法を用いた。すなわち、半導体基板を３００℃程度に加熱した状態でストロンチウム（Ｓｒ）原料ガスを所定の時間供給した後に、酸化原料ガスとして、Ｏ3を所定の時間供給することでストロンチウムの酸化反応を起こし、次にパージを行った。引き続き、チタン原料ガスを所定の時間供給した後に、酸化原料ガスとして、Ｏ3を所定の時間供給することでチタンの酸化反応を起こし、次にパージを行った。これをＡＬＤ法の１サイクルとして、複数のサイクルを繰り返すことにより、所望の膜厚となるようにＳＴＯ膜を形成した。本実施例では、原料ガスの供給時間１０秒、パージ時間１０秒で行い、膜厚は１０ｎｍで形成した。
【００７１】
なお、ストロンチウム原料として、ビス（ペンタメチルシクロペンタジエニル）ストロンチウム（Ｓｒ（Ｃ5（ＣＨ3）5）2）を用いた。この他、Ｓｒ（ＤＰＭ）2（ＤＰＭはジピバロイルメタナート）、Ｓｒ（ＭＥＴＨＤ）2（ＭＥＴＨＤはメトキシエトキシテトラメチルヘプタンジオネート）、Ｓｒ（ＯＣ2Ｈ5）2、Ｓｒ（ＯＣ3Ｈ7）2、Ｓｒ（ＨｆＡ）2（ＨｆＡはヘキサフルオロアセチルアセトナト）などを用いることができるが、特にこれらのガスに限定されない。チタン原料ガスとしては、テトラキス（イソプロポキシ）チタンＴｉ（ＯＣＨ（ＣＨ3）2）4を用いた。この他、テトラキス（２−メトキシ−１−メチル−１−プロポキソ）チタン（Ｔｉ（ＭＭＰ）4）、ＴｉＯ（ｔｍｈｄ）2（ただし、ｔｍｈｄは２，２，６，６−テトラメチルへプタン−３，５−ジオンを示す）、Ｔｉ（ｄｅｐｄ）（ｔｍｈｄ）2（ただし、ｄｅｐｄはジエチルペンタジオールを示す）など公知のチタン原料ガスを用いることができるが、特にこれらのガスに限定されない。
【００７２】
成膜する非晶質ＳＴＯ膜４１３のストロンチウム（Ｓｒ）とチタン（Ｔｉ）の組成比である非晶質Ｓｒ／Ｔｉ比は、Ｓｒ原料成膜サイクルのサイクル回数、Ｔｉ原料成膜サイクルのサイクル回数を調整し、所定の組成比で形成した。非晶質Ｓｒ／Ｔｉ比としてここでは１．６を用いたが、第１実施例で述べたように、Ｓｒ／Ｔｉ比を大きくすると結晶化温度を下げることができ、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Ｓｒ／Ｔｉ比となるように決められる。
【００７３】
本実施例では、非晶質ＳＴＯ膜４１５を成膜する膜厚は１０ｎｍで形成した。尚、この膜厚は、第１実施例で述べたようにＳＴＯキャパシタ４６２において求められる耐圧、リーク電流、容量値から決められる。
【００７４】
中間窒化チタン膜４１４の膜厚については、用いる非晶質ＳＴＯ膜４１５の非晶質Ｓｒ／Ｔｉ比と、非晶質ＳＴＯ膜４１５の厚さと、形成される結晶質ＳＴＯ膜４１５ａにおいて求められる結晶質Ｓｒ／Ｔｉ比とに依存して、厚さが決められる。ここで用いる非晶質ＳＴＯ膜４１５の非晶質Ｓｒ／Ｔｉ比は、行いたい結晶化熱処理の温度を満足できる様な所望の結晶化温度が得られる非晶質Ｓｒ／Ｔｉ比となるように決められる。所定の結晶質Ｓｒ／Ｔｉ比を得る場合、非晶質Ｓｒ／Ｔｉ比が大きいほど中間窒化チタン膜４１４の厚さを厚くする必要がある。非晶質ＳＴＯ膜４１５の厚さは、後に完成されるＳＴＯキャパシタ４１７において求められる耐圧、リーク電流、容量値から必要な厚さが決められる。所定の結晶質Ｓｒ／Ｔｉ比を得る場合、非晶質ＳＴＯ膜４１５の厚さが厚いほど中間窒化チタン膜４１４を厚くする必要がある。形成される結晶質ＳＴＯ膜４１５ａにおいて求められる結晶質Ｓｒ／Ｔｉ比は、高い容量値を得るためには１程度となるように決められる。結晶質Ｓｒ／Ｔｉ比が小さいほど、中間窒化チタン膜４１４の厚さを厚くする必要がある。
【００７５】
図２６に示すように、第１実施例の図４の工程と同様にして、６００℃で５分、Ｎ2雰囲気、５分の条件で結晶化熱処理を行った。この熱処理温度は、結晶化温度よりも高く、また６５０℃に対してなるべく低い温度となるように決められる。熱処理時間は、第１実施例で述べたように、中間窒化チタン膜４１４を、ＳＴＯ膜がほぼ完全に取り込めるような時間に定められる。
【００７６】
結晶化熱処理に引き続いて、必要に応じて、ＳＴＯ膜中に酸素を十分に供給するため、酸化性雰囲気熱処理を行った。酸化性雰囲気下の熱処理温度は、剥がれが起きないように、結晶化熱処理より低温を用いた。本実施例では、４５０℃で、１０分、酸素雰囲気、ファーネスで行った。
【００７７】
以上のようにして結晶質ＳＴＯ膜４１５ａが形成された。結晶化熱処理では中間窒化チタン膜４１４がＳＴＯ膜中に取り込まれ、結晶質ＳＴＯ膜４１５ａの下面は、下部電極４１４のルテニウム膜とほぼ接触するような構造となった。結晶質ＳＴＯ膜４１５ａの結晶質Ｓｒ／Ｔｉ比は、ほぼ１となるように形成した。
【００７８】
図２７に示すように、第１実施例の図５の工程と同様にして、上部電極膜４１６を成膜した。上部電極膜４１６の材料には、ルテニウム膜（Ｒｕ）膜を用い、その成膜にはステップカバレッジに優れるＡＬＤ法を用いた。上部電極膜４１６の原料ガスには、Ｒｕ（Ｃ7Ｈ11）（Ｃ7Ｈ9）を用いた。上部電極の成膜方法はこれに限定されず、ＭＯＣＶＤ法などを用いることができる。上部電極の膜厚は１０ｎｍを用いた。上部電極の材料はルテニウム膜に限定されず、仕事関数が深い材料、特にルテニウムよりも深い材料を用いることができ、白金膜、イリジウム膜、ニッケル膜、コバルト膜、モリブデン膜などの金属、ルテニウム酸化膜、イリジウム酸化膜、モリブデン酸化膜などの酸化膜を用いることができる。またこれらから選ばれた複数の膜からなる積層膜を用いても良い。
【００７９】
図２８に示すように、フォトリソグラフィー技術、エッチング技術を用いて、上部電極膜をパターニングして、上部電極４１６を形成した。これにより、結晶質ＳＴＯ膜４１５ａと、その上下に形成された下部電極４１３、上部電極４１６から成るＳＴＯキャパシタ４１７が形成された。キャパシタ上層間膜４１８を形成した。周辺回路領域において、キャパシタ上層間膜４１８からビット線２４と接続する周辺コンタクトを形成した（図示されない）。周辺コンタクトに接続する配線４１９を形成した。この後、必要に応じて、層間膜、ビアホール、配線、キャップ膜、層間膜、パッド電極、パッシベーション膜を形成して、デバイスが完成させた。
【００８０】
以上の工程を経て、結晶質ＳＴＯ膜を絶縁膜とするＭＩＭキャパシタを有するＤＲＡＭを形成することができた。形成されたキャパシタの比誘電率は約１００程度と大きい値を有し、且つ１Ｖ印加時のリーク電流密度はＪ＝５×１０-5（Ａ／ｃｍ2）と小さい値を示した。これにより、微細化した場合であってもデータ保持特性（リフレッシュ特性）に優れた、信頼性の高いＤＲＡＭ素子を製造することが可能となった。尚、ここでは、第１実施例の形成方法を応用したが、第２実施例、第３実施例の方法を応用することも可能である。
【００８１】
（変形例）
図２９〜図３３は、第４実施例の変形例を説明するための図である。上述した第４実施例では、下部電極膜を形成した後、キャパシタホール内を覆うように下部電極を形成し、その上に中間窒化チタン膜、非晶質ＳＴＯ膜を形成して中間窒化チタン膜をＳＴＯ膜中に取り込む方法を用いた。この方法では、中間窒化チタン膜４１４がキャパシタ層間膜２７上を覆うように形成された（図２４）。図２６の工程で、ＳＴＯ膜中に中間窒化チタン膜４１４を取り込む際に、キャパシタ層間膜上に中間窒化チタン膜が、残渣として残ると、隣接する下部電極間の短絡を招き、製品の不良を引き起こす。このため、中間窒化チタン膜４１４がキャパシタ層間膜２７上に残らないようにＳＴＯ膜中に取り込まれるよう形成する必要がある。変形例では、このような問題が発生しない方法を開示する。
【００８２】
図２９に示すように、図２２の下部電極膜４１４を形成するまでは、第４実施例と同様に行う。下部電極膜４１４の上に中間窒化チタン膜５１１を積層するように形成した。下部電極膜４１４の形成方法は、第４実施例の図２４と同様に行う。
【００８３】
図３０に示すように、第４実施例の図２３と同様の方法で、キャパシタ層間膜２７上の中間窒化チタン膜５１１と下部電極膜４１３の選択的に除去して、キャパシタホール４１２内の側面から底面に残るように下部電極４１３と、中間窒化チタン膜５１１を形成した。下部電極４１３は、底部でキャパシタコンタクトプラグ２６と接続された。下部電極４１３の形成にはＣＭＰ法を用いたが、下部電極４１３の形成方法はこれに限定されずエッチバック法を用いても良い。また保護膜で凹部内を保護して行っても良い。
【００８４】
図３１に示すように、第４実施例の図２５の工程と同様に非晶質ＳＴＯ膜５１２を形成した。
【００８５】
図３２に示すように、第４実施例の図２６の工程と同様に結晶化熱処理を行った。キャパシタホール４１２内に形成された中間窒化チタン膜５１１は、ＳＴＯ膜内に取り込まれた。この際、非晶質ＳＴＯ膜５１２は、結晶化されて結晶質ＳＴＯ膜５１２ａが形成された。結晶質ＳＴＯ膜５１２ａは、キャパシタホール４１２内に形成された部分では、中間窒化チタン膜５１１が取り込まれるため、キャパシタ層間膜２７上に形成された部分に比べて厚い膜厚を有していた。尚、下部電極４１３の環状の上面上には、中間窒化チタン膜５１１が形成されないので、その部分では結晶質ＳＴＯ膜５１２ａの膜厚は、キャパシタ層間膜２７上での厚さとほぼ等しくなり、キャパシタホール４１２内での結晶質ＳＴＯ膜５１２ａの厚さに比べて薄く形成された。
【００８６】
図３３に示すように、第４実施例の図２７の工程と同様にして上部電極膜５１３を形成した。フォトリソグラフィー技術、エッチング技術を用いてパターニングを行い、上部電極５１３を形成した。これによりＳＴＯキャパシタ５１４が形成した。この後の工程は、第４実施例の図２８と同様の工程を経てデバイスが完成させた。この変形例を用いれば、中間窒化チタン膜５１１は、図３０の工程でキャパシタホール４１２内の側壁に選択的に形成するので、キャパシタ層間膜２７上の中間窒化チタン膜５１１はＣＭＰ法またはエッチング法により除去された。この結果、隣接する下部電極間での、中間窒化チタン膜５１１を介しての短絡の問題が起きにくくできる。
【００８７】
この変形例のＳＴＯキャパシタ５１４は、下部電極４１３の環状の上面上の部分の結晶質ＳＴＯ膜５１２ａの膜厚は、キャパシタホール４１２内での結晶質ＳＴＯ膜５１２ａの厚さに比べて薄く形成される。このため、下部電極４１３の環状の上面上の部分における、リーク電流、耐圧が、製品上の規格を満たすような厚さに形成する。また、下部電極４１３の環状の上面上の部分の結晶質ＳＴＯ膜５１２ａは、Ｓｒ／Ｔｉ比は、ほぼ非晶質Ｓｒ／Ｔｉ比の値を有するので、この部分での比誘電率εｒは、キャパシタホール４１２内の部分の比誘電率εｒに比べて小さくなるが、キャパシタンスとしての影響は小さく問題ないレベルで済む。
【符号の説明】
【００８８】
１１  半導体基板
１２  素子分離領域
１３  素子形成領域
１４  ゲート絶縁膜
１５  ゲート導電膜
１６  ゲート保護膜
１７  ゲート電極
１８  ソース／ドレイン領域
１９  サイドウォール
２０  ゲート層間膜
２１  セルコンタクトプラグ
２２  セルコンタクトプラグ層間膜
２３  ビット線コンタクトプラグ
２４  ビット線
２５  ビット線層間膜
２６  キャパシタコンタクトプラグ
２７  キャパシタ層間膜
１１１、２１１、３１１  半導体基板
１１２、２１２、３１２  層間膜
１１３、２１３、３１３  キャパシタコンタクトプラグ
１１４、２１４、３１４  下部電極
１１５、２１６、３１５  中間窒化チタン膜
１１６  非晶質ＳＴＯ膜
１１６ａ  結晶質ＳＴＯ膜
１１７、２１８、３１７  上部電極
１１８、２１９、３１８  ＳＴＯキャパシタ
１２１  剥れ
２１５  非晶質第１ＳＴＯ膜
２１５ａ  結晶化第１ＳＴＯ膜
２１７  非晶質第２ＳＴＯ膜
２１７ａ  結晶化第２ＳＴＯ膜
２２１  粒界
３１６  非晶質Ａｌ含有ＳＴＯ膜
３１６ａ  結晶化Ａｌ含有ＳＴＯ膜
３１７  結晶化Ａｌ含有ＳＴＯ膜
４１１  レジストマスク
４１２  キャパシタホール
４１３  下部電極膜
４１４  中間窒化チタン膜
４１５  非晶質ＳＴＯ膜
４１５ａ  結晶質ＳＴＯ膜
４１６  上部電極膜
４１７、４６２  ＳＴＯキャパシタ
４１８  キャパシタ上層間膜
４１９  配線
５１１  中間窒化チタン膜
５１２  非晶質ＳＴＯ膜
５１２ａ  結晶質ＳＴＯ膜
５１３  上部電極膜
５１４  ＳＴＯキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図７】
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