(57)【要約】【課題】ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象を防止することができる半導体集積回路を提供する。【解決方法】ヒューズＦＵＳＥと、第１ヒューズ感知信号ＩＮに応答して感知ノードＡを第１駆動する第１駆動部２０と、ヒューズＦＵＳＥとともに駆動経路を構成し、第２ヒューズ感知信号ＩＮ２に応答して感知ノードＡを第２駆動する第２駆動部２２と、ヒューズＦＵＳＥと並列に接続されたバイパス抵抗部２４と、感知ノードＡの電圧に応答してヒューズＦＵＳＥのプログラミング状態を感知する感知部２６とを備える半導体集積回路が提供される。【選択図】図２
2012234611.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズと、
第１ヒューズ感知信号に応答して感知ノードを第１駆動する第１駆動部と、
前記ヒューズとともに駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードを第２駆動する第２駆動部と、
前記ヒューズと並列に接続されたバイパス抵抗部と、
前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１ヒューズ感知信号が、感知ノード初期化区間で前記第１駆動部をイネーブルさせ、以後の区間で前記第１駆動部をディセーブルさせることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２ヒューズ感知信号が、ヒューズ状態感知区間で前記第２駆動部をイネーブルさせ、以後の区間で前記第２駆動部をディセーブルさせることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１駆動部が、プルダウン電圧源と前記感知ノードとの間に提供され、前記第２駆動部が、プルアップ電圧源と前記感知ノードとの間に提供されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
第１駆動部が、プルアップ電圧源と前記感知ノードとの間に提供され、前記第２駆動部が、プルダウン電圧源と前記感知ノードとの間に提供されることを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記感知部が、前記感知ノードを入力端とするインバータを含む反転ラッチを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
ヒューズと、
第１ヒューズ感知信号に応答して感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、
前記ヒューズとともにプルアップ駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、
前記ヒューズと並列に接続されたバイパス抵抗部と、
前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体集積回路。
【請求項８】
前記ヒューズの一端が前記感知ノードに接続され、
前記ＰＭＯＳトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの他端にドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記ヒューズの一端がプルアップ電圧源に接続され、
前記ＰＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記第１ヒューズ感知信号が、感知ノード初期化区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項８または９に記載の半導体集積回路。
【請求項１１】
前記第２ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記感知部が、前記感知ノードを入力端とする第１インバータと、
前記第１インバータの出力信号を入力とし、前記感知ノードを出力端とする第２インバータと、
を備えることを特徴とする請求項７に記載の半導体集積回路。
【請求項１３】
前記ヒューズがカットされていない場合、
前記ＰＭＯＳトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第２インバータに含まれたプルダウンＮＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＜ＶｉＬ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＬは前記第１インバータのロジックロー入力特性値）を満足することを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記ヒューズがカットされた場合、
前記ＰＭＯＳトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第２インバータに含まれたプルダウンＮＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＞ＶｉＨ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＨは前記第１インバータのロジックハイ入力特性値）を満足することを特徴とする請求項１２に記載の半導体集積回路。
【請求項１５】
ヒューズと、
第１ヒューズ感知信号に応答して感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、
前記ヒューズとともにプルアップ駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第１ＰＭＯＳトランジスタと、
前記ヒューズおよび前記第１ＰＭＯＳトランジスタとともにプルアップ駆動経路を構成し、前記第１ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第２ＰＭＯＳトランジスタと、
前記ヒューズと並列に接続されたバイパス抵抗部と、
前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体集積回路。
【請求項１６】
前記第１ＰＭＯＳトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とし、
前記第２ＰＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第１ヒューズ感知信号をゲート入力とすることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記第２ＰＭＯＳトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第１ヒューズ感知信号をゲート入力とし、
前記第１ＰＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１８】
前記第１ヒューズ感知信号が、感知ノード初期化区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項１６または１７に記載の半導体集積回路。
【請求項１９】
前記第２ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項１８に記載の半導体集積回路。
【請求項２０】
前記感知部が、前記感知ノードを入力端とする第１インバータと、
前記第１インバータの出力信号を入力とし、前記感知ノードを出力端とする第２インバータと、
を備えることを特徴とする請求項１５に記載の半導体集積回路。
【請求項２１】
前記ヒューズがカットされていない場合、
前記第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第２インバータに含まれたプルダウンＮＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＜ＶｉＬ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＬは前記第１インバータのロジックロー入力特性値）を満足することを特徴とする請求項２０に記載の半導体集積回路。
【請求項２２】
前記ヒューズがカットされた場合、
前記第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第２インバータに含まれたプルダウンＮＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＞ＶｉＨ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＨは前記第１インバータのロジックハイ入力特性値）を満足することを特徴とする請求項２０に記載の半導体集積回路。
【請求項２３】
ヒューズと、
第１ヒューズ感知信号に応答して感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、
前記ヒューズとともにプルダウン駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、
前記ヒューズと並列に接続されたバイパス抵抗部と、
前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体集積回路。
【請求項２４】
前記ヒューズの一端が前記感知ノードに接続され、
前記ＮＭＯＳトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの他端にドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項２３に記載の半導体集積回路。
【請求項２５】
前記ヒューズの一端がプルアップ電圧源に接続され、
前記ＮＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項２３に記載の半導体集積回路。
【請求項２６】
前記第１ヒューズ感知信号が、感知ノード初期化区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項２４または２５に記載の半導体集積回路。
【請求項２７】
前記第２ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項２６に記載の半導体集積回路。
【請求項２８】
前記感知部が、前記感知ノードを入力端とする第１インバータと、
前記第１インバータの出力信号を入力とし、前記感知ノードを出力端とする第２インバータと、
を備えることを特徴とする請求項２３に記載の半導体集積回路。
【請求項２９】
前記ヒューズがカットされていない場合、
前記ＮＭＯＳトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第２インバータに含まれたプルアップＰＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＜ＶｉＬ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＬは前記第１インバータのロジックロー入力特性値）を満足することを特徴とする請求項２８に記載の半導体集積回路。
【請求項３０】
前記ヒューズがカットされた場合、
前記ＮＭＯＳトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第２インバータに含まれたプルアップＰＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＞ＶｉＨ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＨは前記第１インバータのロジックハイ入力特性値）を満足することを特徴とする請求項２８に記載の半導体集積回路。
【請求項３１】
ヒューズと、
第１ヒューズ感知信号に応答して感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、
前記ヒューズとともにプルダウン駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第１ＮＭＯＳトランジスタと、
前記ヒューズおよび前記第１ＮＭＯＳトランジスタとともにプルダウン駆動経路を構成し、前記第１ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第２ＮＭＯＳトランジスタと、
前記ヒューズと並列に接続されたバイパス抵抗部と、
前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体集積回路。
【請求項３２】
前記第１ＮＭＯＳトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とし、
前記第２ＮＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第１ヒューズ感知信号をゲート入力とすることを特徴とする請求項３１に記載の半導体集積回路。
【請求項３３】
前記第２ＮＭＯＳトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第１ヒューズ感知信号をゲート入力とし、
前記第１ＮＭＯＳトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第２ヒューズ感知信号をゲート入力とすることを特徴とする請求項３１に記載の半導体集積回路。
【請求項３４】
前記第１ヒューズ感知信号が、感知ノード初期化区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項３２または３３に記載の半導体集積回路。
【請求項３５】
前記第２ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項３４に記載の半導体集積回路。
【請求項３６】
前記感知部が、前記感知ノードを入力端とする第１インバータと、
前記第１インバータの出力信号を入力とし、前記感知ノードを出力端とする第２インバータと、
を備えることを特徴とする請求項３１に記載の半導体集積回路。
【請求項３７】
前記ヒューズがカットされていない場合、
前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第２インバータに含まれたプルアップＰＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＜ＶｉＬ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＬは前記第１インバータのロジックロー入力特性値）を満足することを特徴とする請求項３６に記載の半導体集積回路。
【請求項３８】
前記ヒューズがカットされた場合、
前記第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第２インバータに含まれたプルアップＰＭＯＳトランジスタの有効抵抗値との抵抗比が、Ｖａ＞ＶｉＨ（ここで、Ｖａは前記感知ノードの電圧、ＶｉＨは前記第１インバータのロジックハイ入力特性値）を満足することを特徴とする請求項３６に記載の半導体集積回路。
【請求項３９】
複数のヒューズと、
プリチャージ信号に応答して共通感知ノードをプルアップ駆動する第１駆動部と、
該当ヒューズとともにプルダウン駆動経路を構成し、該当アドレス情報に応答して前記共通感知ノードをプルダウン駆動する複数の第２駆動部と、
該当ヒューズと並列に接続された複数のバイパス抵抗部と、
前記共通感知ノードの電圧に応答して前記複数のヒューズ各々のプログラミング状態を感知する感知部と、
を備えることを特徴とする半導体メモリ装置。
【請求項４０】
前記プリチャージ信号が、プリチャージコマンドを受けて活性化され、アクティブコマンドを受けて非活性化されることを特徴とする請求項３９に記載の半導体メモリ装置。
【請求項４１】
各々のアドレス情報が、前記アクティブコマンドを受けて順次活性化され、活性化区間が、ｔＲＣＤｍｉｎ（Ｒａｓ  ｔｏ  Ｃａｓ  Ｄｅｌａｙ  ｔｉｍｅの最小値）より小さいことを特徴とする請求項４０に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路設計技術に関するもので、特に半導体集積回路のヒューズ回路に関するものである。
【背景技術】
【０００２】
半導体集積回路は、同一パターンの回路を含んでおり、工程の変動によって一部の回路に不良が発生しても良品として販売することができるように、リダンダンシー（Ｒｅｄｕｎｄａｎｃｙ）回路をともに配置している。
【０００３】
特に、半導体メモリ装置の場合、１つのチップに多くの数のメモリセルが集積されているが、このようなメモリセルのうち何れか１つにでも欠陥があると、該当メモリチップは不良品として処理され使用することができなくなる。
【０００４】
半導体集積回路の高集積化にともない、限定されたサイズのチップにさらに多数のメモリセルを集積させている傾向がある。何れか１つのセルに不良が発生した場合、メモリチップ全体を不良品として処理するとするならば、廃棄されるメモリチップの数は増加するものであり、それによって経済性のある半導体メモリ装置の生産が不可能になる。
【０００５】
このような問題を解決するために、通常の半導体メモリ装置は、ヒューズ回路とリダンダンシーセルアレイとを備えている。ヒューズ回路は、金属配線の形態を有する複数のヒューズを含んでおり、リペア工程で、ヒューズのブローイングの有無に応じて、欠陥があるセルをリダンダンシーセルに代替している。リダンダンシーセルアレイおよびヒューズ回路は、半導体製造工程時に形成されるものである。リペア工程では、不良と判定されたメモリセルをリダンダンシーセルに代替し、リペア工程は、主にレーザービームを使用して金属ラインからなるヒューズを選択的にカットする方式でなされる。
【０００６】
一方、ヒューズがブローイング（Ｂｌｏｗｉｎｇ）された後、金属イオンによる電気／化学的マイグレーション（Ｍｉｇｒａｔｉｏｎ）作用によって、切れたヒューズが再び接続（短絡）される不良が発生することがある。このような不良をよくヘストフェイル（Ｈａｓｔ  Ｆａｉｌ）と呼ぶ。このようなヘストフェイルは、金属配線材料として、既存のアルミニウム（Ａｌｕｍｉｎｉｕｍ）を銅（Ｃｏｐｐｅｒ）で代替するにともない頻繁に発生しており、高い温度と電圧、そして水分１００％で信頼性をテストする時に主に発生している。
【０００７】
ヘストフェイルは、半導体集積回路を高速で動作させるために、半導体製造工程に銅を使用することによって現れることが一般的であるが、アルミニウムやその他、他の物質を使用する場合にも発生することがある。ヘストフェイルは、リペア工程でヒューズブローイングの後に発生するため、これを改めて探すのも難しく、直すのも難しい。ヘストフェイルは、半導体集積回路の生産性を低下させ、半導体集積回路の性能および信頼性を低下させる要因になっている。
【０００８】
図１Ａおよび図１Ｂは、従来技術に係る半導体集積回路のヒューズ回路を示した図である。図１Ａは、ヒューズがブローイングされなかった状態、図１Ｂはヒューズがブローイングされた状態を示している。
【０００９】
図１Ａを参照すれば、半導体集積回路のヒューズ回路は、接地電圧ＶＳＳにソースが接続されて感知ノードＡにドレーンが接続され、ヒューズ感知信号ＩＮ１をゲート入力とするＮＭＯＳトランジスタＭＮ０と、電源電圧端ＶＤＤにソースが接続されてノードＢにドレーンが接続され、ヒューズ感知信号ＩＮ１をゲート入力とするＰＭＯＳトランジスタＭＰ０と、ノードＢおよび感知ノードＡの間に接続されたヒューズＦＵＳＥと、感知ノードＡを入力端として出力信号ＯＵＴを出力するインバータＩＶ０と、接地電圧ＶＳＳにソースが接続されて感知ノードＡにドレーンが接続され、出力信号ＯＵＴをゲート入力とするＮＭＯＳトランジスタＭＮ１とで構成される。
【００１０】
ここで、ＮＭＯＳトランジスタＭＮ１は、インバータＩＶ０とともに反転ラッチを構成する。
【００１１】
図１Ａおよび図１Ｂに示されたヒューズ回路の動作を説明する。
【００１２】
まず、ヒューズ感知信号ＩＮ１は、初期状態で論理レベルハイを表す。したがって、ＮＭＯＳトランジスタＭＮ０がターンオンされて感知ノードＡを放電させ、結局、出力信号ＯＵＴは論理レベルハイで出力される。ラッチを構成するＮＭＯＳトランジスタＭＮ１もやはり、ターンオンされて感知ノードＡの状態が維持されるようにする。
【００１３】
次に、ヒューズ感知信号ＩＮ１が論理レベルローで活性化されると、ＮＭＯＳトランジスタＭＮ０は、ターンオフされてＰＭＯＳトランジスタＭＰ０がターンオンされる。この時、ヒューズの状態の判別は、初期状態を維持するためのＮＭＯＳトランジスタＭＮ１のプルダウン能力と、ＰＭＯＳトランジスタＭＰ０とヒューズＦＵＳＥのプルアップ能力によってなされる。ヒューズＦＵＳＥがブローイングされなかった場合（図１Ａ）、ＰＭＯＳトランジスタＭＰ０およびヒューズＦＵＳＥを介して感知ノードＡが電源電圧ＶＤＤで駆動される。感知ノードＡの遷移は、プルアップ装置の有効抵抗とプルダウン装置の有効抵抗との抵抗比によって決定され、感知ノードＡの電圧レベルがインバータＩＶ０のロジック閾値より高く上昇すると、出力信号ＯＵＴは論理レベルローに遷移し、これがフィードバックされてプルダウン装置のＮＭＯＳトランジスタＭＮ１をターンオフさせ、感知ノードＡのレベルを安定化させる。結局、出力信号ＯＵＴは、論理レベルハイ状態となる。
【００１４】
一方、ヒューズＦＵＳＥがブローイングされた場合（図１Ｂ）、ＰＭＯＳトランジスタＭＰ０はターンオン状態であるが、ヒューズＦＵＳＥがブローイングされた状態であるため、出力信号ＯＵＴは初期レベルの論理レベルハイを維持する。
【００１５】
下記の表１は、ヒューズ感知信号ＩＮ１およびヒューズの状態にともなう、図１Ａおよび図１Ｂのヒューズ回路の各ノードの論理レベルの変化を表したもので、先の動作説明で説明したところと異なるものではない。
【００１６】
【表１】
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【００１７】
表１を参照すれば、ヒューズ感知信号ＩＮ１が論理レベルローで活性化した場合に、出力信号ＯＵＴの論理レベルがヒューズＦＵＳＥのカットの有無に応じて変わることを確認することができる。
【００１８】
ところで、ヒューズＦＵＳＥがカットされた場合は、ヒューズ感知信号ＩＮ１が論理レベルローの状態で、ヒューズＦＵＳＥ両端のノードＢとノードＡとの間にＶＤＤ−ＶＳＳ電圧がかかることになり、対応する電界が、先に言及した金属イオンの電気／化学的マイグレーション現象を促進することになる。
【００１９】
金属イオンの電気／化学的マイグレーション現象は、カットされたヒューズＦＵＳＥを再接続（短絡）する結果を招き、これはヒューズプログラミングの結果を元に戻し、集積回路の動作に深刻なエラーとして表れることになる。
【００２０】
このような金属イオンの電気／化学的マイグレーション現象は、工程技術の変化に起因したものであるが、これを工程的に解決することが容易でないため、設計的観点で解決するための技術が提示されている。代表的な技術として米国特許第６，０２１，０７８号がある。この技術は、ヒューズ両端の電位を等電位に維持し、金属イオンの電気／化学的マイグレーション現象を防止する方法を採っている。しかし、基本的なヒューズ回路の２倍以上の回路素子でヒューズ回路を構成しており、半導体メモリ装置のように多数のヒューズ回路を使用する半導体集積回路では、非常に大きい回路面積の増加を誘発するため、量産化が不可能であるという問題がある。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】米国特許第６，０２１，０７８号
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、上記課題を解決するためになされたものであり、その目的は、ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象を防止することができる半導体集積回路および半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の第１側面によれば、ヒューズと、第１ヒューズ感知信号に応答して感知ノードを第１駆動する第１駆動部と、前記ヒューズとともに駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードを第２駆動する第２駆動部と、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。
【００２４】
ここで、前記第１ヒューズ感知信号は、感知ノード初期化区間で前記第１駆動部をイネーブルさせ、その後の区間で前記第１駆動部をディセーブルさせ、前記第２ヒューズ感知信号は、ヒューズ状態感知区間で前記第２駆動部をイネーブルさせ、その後の区間で前記第２駆動部をディセーブルさせる。
【００２５】
さらに、前記第１駆動部は、プルダウン電圧源と前記感知ノードの間に提供され、前記第２駆動部はプルアップ電圧源と前記感知ノードの間に提供可能である。
【００２６】
一方、第１駆動部は、プルアップ電圧源と前記感知ノードの間に提供され、前記第２駆動部はプルダウン電圧源と前記感知ノードの間に提供可能である。
【００２７】
好ましくは、前記感知部は前記感知ノードを入力端とするインバータを含む反転ラッチを備える。
【００２８】
本発明の第２側面によれば、ヒューズと、第１ヒューズ感知信号に応答して感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。
【００２９】
本発明の第３側面によれば、ヒューズと、第１ヒューズ感知信号に応答して感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第１ＰＭＯＳトランジスタと、前記ヒューズおよび前記第１ＰＭＯＳトランジスタとともにプルアップ駆動経路を構成し、前記第１ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第２ＰＭＯＳトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。
【００３０】
本発明の第４側面によれば、ヒューズと、第１ヒューズ感知信号に応答して感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動するＮＭＯＳトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。
【００３１】
本発明の第５側面によれば、ヒューズと、第１ヒューズ感知信号に応答して感知ノードをプルアップ駆動するＰＭＯＳトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第２ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第１ＮＭＯＳトランジスタと、前記ヒューズおよび前記第１ＮＭＯＳトランジスタとともにプルダウン駆動経路を構成し、前記第１ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第２ＮＭＯＳトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。
【００３２】
本発明の第６側面によれば、複数のヒューズと、プリチャージ信号に応答して共通感知ノードをプルアップ駆動する第１駆動部と、該当ヒューズとともにプルダウン駆動経路を構成し、該当アドレス情報に応答して前記共通感知ノードをプルダウン駆動する複数の第２駆動部と、該当ヒューズと並列に接続された複数のバイパス抵抗部と、前記共通感知ノードの電圧に応答して前記複数のヒューズ各々のプログラミング状態を感知する感知部とを備える半導体メモリ装置が提供される。
【発明の効果】
【００３３】
本発明によると、工程の改善やヒューズの物理的な変形なしで、設計的にヒューズ両端に等電位を具現することによって、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象による不良を解決することができる。また、ヒューズ回路を構成する回路素子数の増加を最小化して、回路面積の増加を抑制することができる。
【図面の簡単な説明】
【００３４】
【図１Ａ】従来技術に係る半導体集積回路のヒューズ回路を示した図である。
【図１Ｂ】従来技術に係る半導体集積回路のヒューズ回路を示した図である。
【図２】本発明の第１実施形態に係るヒューズ回路を示した図である。
【図３Ａ】図２に示す第１および第２ヒューズ感知信号の波形を示した図である。
【図３Ｂ】図２に示す第１および第２ヒューズ感知信号の波形の他の例を示した図である。
【図４】インバータのＤＣ特性曲線である。
【図５Ａ】ヒューズがカットされていない状態で感知ノードの電圧レベルを決定する要素の状態を示した図である。
【図５Ｂ】ヒューズがカットされた状態で感知ノードの電圧レベルを決定する要素の状態を示した図である。
【図６】本発明の第２実施形態に係るヒューズ回路を示した図である。
【図７】本発明の第３実施形態に係るヒューズ回路を示した図である。
【図８】本発明の第４実施形態に係るヒューズ回路を示した図である。
【図９】本発明の第５実施形態に係るヒューズ回路を示した図である。
【図１０】図９に示す第１および第２ヒューズ感知信号の波形を示した図である。
【図１１】図９に示すヒューズがカットされていない状態で感知ノードの電圧レベルを決定する要素の状態を示した図である。
【図１２】本発明の第６実施形態に係るヒューズ回路を示した図である。
【図１３】図１２に示すヒューズ回路をＤＲＡＭのリダンダンシー回路に適用する場合の動作タイミングを示した図である。
【発明を実施するための形態】
【００３５】
以下、本発明が属する技術分野で通常の知識を有する者が本発明を実施することができるようにするために、図面を参照して本発明の実施形態を詳細に説明する。
【００３６】
図２は、本発明の第１実施形態に係るヒューズ回路を示した図である。
【００３７】
図２を参照すれば、本実施形態に係るヒューズ回路は、ヒューズＦＵＳＥと、第１ヒューズ感知信号ＩＮ１に応答して感知ノードＡを駆動する第１駆動部２０と、ヒューズＦＵＳＥとともに駆動経路を構成し、第２ヒューズ感知信号ＩＮ２に応答して感知ノードＡを駆動する第２駆動部２２と、ヒューズＦＵＳＥと並列接続されたバイパス抵抗部２４と、感知ノードＡにかかった電圧に応答してヒューズＦＵＳＥのプログラミング状態を感知する感知部２６とを備える。
【００３８】
ここで、ヒューズＦＵＳＥおよびバイパス抵抗部２４は、プルアップ経路のどこにでも配置することができ、場合によってはプルダウン経路にも配置することができる。
【００３９】
図２に例示されたヒューズ回路の詳細回路構成を説明する。
【００４０】
まず、第１駆動部２０は、接地電圧ＶＳＳにソースが接続され、感知ノードＡにドレーンが接続され、第１ヒューズ感知信号ＩＮ１をゲート入力とするＮＭＯＳトランジスタＭＮ１０を備える。
【００４１】
第２駆動部２２は、電源電圧端ＶＤＤにソースが接続され、ノードＢにドレーンが接続され、第２ヒューズ感知信号ＩＮ２をゲート入力とするＰＭＯＳトランジスタＭＰ１０を備える。
【００４２】
ヒューズＦＵＳＥは、ノードＢおよび感知ノードＡの間に接続され、バイパス抵抗部２４は、ノードＢと感知ノードＡとの間に、ヒューズＦＵＳＥと並列に接続された抵抗Ｒを備える。
【００４３】
感知部２６は、感知ノードＡを入力端として出力信号ＯＵＴを出力するインバータＩＶ１０と、出力信号ＯＵＴの入力を受けて感知ノードＡを出力端とするインバータＩＶ１１とを備える。
【００４４】
図３Ａは、図２に示す第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２の波形を表したものであり、下記の表２は、第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２およびヒューズの状態にともなう、図２のヒューズ回路の各ノードの電圧変化を表したもので、以下、これを参照して図２のヒューズ回路の動作を説明する。
【００４５】
【表２】
2012234611.tif 000004
【００４６】
まず、ヒューズ回路の初期化区間（第１動作区間）では、第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２は、すべて論理レベルハイで非活性化された状態である。この時、ＮＭＯＳトランジスタＭＮ１０がターンオンされて感知ノードＡを放電させ、出力信号ＯＵＴは論理レベルハイとなる。
【００４７】
次に、ヒューズ回路のヒューズ状態感知区間（第２動作区間）では、第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２は、すべて論理レベルローで活性化した状態となる。したがって、ＮＭＯＳトランジスタＭＮ１０はターンオフされ、ＰＭＯＳトランジスタＭＰ１０はターンオンされる。また、インバータＩＶ１１のプルダウンＮＭＯＳトランジスタは、初期値を維持する駆動を継続する。
【００４８】
ここで、ヒューズＦＵＳＥがカットされなかった場合を先に説明する。ＰＭＯＳトランジスタＭＰ１０が感知ノードＡに対するプルアップ駆動を行い、インバータＩＶ１１のプルダウンＮＭＯＳトランジスタが感知ノードＡに対するプルダウン駆動を行うことになる。すなわち、プルアップ装置（ＭＰ１０、ＦＵＳＥ、Ｒ）の有効抵抗値と、プルダウン装置（インバータＩＶ１１のプルダウンＮＭＯＳトランジスタ）の有効抵抗値との抵抗比によって、感知ノードＡの遷移が行われる。感知ノードＡの電圧レベルＶａがインバータＩＶ１０のロジック閾値より高まると、（安定的な動作のためにＶａ＞ＶｉＨ）、出力信号ＯＵＴは論理レベルローとなる。この出力信号ＯＵＴは、フィードバックされてインバータＩＶ１１のＰＭＯＳトランジスタをターンオンさせ、感知ノードＡが安定的に論理レベルハイ状態を維持するようにする。この動作は図１のヒューズ回路の動作と異なることはない。ただし、ヒューズＦＵＳＥに並列に抵抗Ｒが連結されているため、プルアップ装置の有効抵抗が減ることになり、ヒューズＦＵＳＥが連結された状態をより安定的に感知することができる。
【００４９】
一方、ヒューズＦＵＳＥがカットされた場合には、ヒューズＦＵＳＥの両端子が抵抗Ｒで連結されているため、実際にヒューズＦＵＳＥの両端子は絶縁された状態ではないが（参考として、カットされたヒューズは、理想的には無限大の抵抗値を有し、通常１ＭΩ以上の抵抗を有する）、感知ノードＡの電圧レベルＶａが無条件で論理レベルローになるものではない。先に説明したように、感知ノードＡの電圧レベルＶａは、プルアップ装置（ＭＰ１０、ＦＵＳＥ、Ｒ）の有効抵抗値と、プルダウン装置（インバータＩＶ１１のプルダウンＮＭＯＳトランジスタ）の有効抵抗値との抵抗比によって決定される。この時、決定される感知ノードＡの電圧レベルＶａが、インバータＩＶ１０のロジック閾値より低く（安定的な動作のためにＶａ＜ＶｉＬ）維持され、出力信号ＯＵＴは論理レベルハイになり、ヒューズＦＵＳＥがカットされた状態を表すことになる。
【００５０】
このように抵抗Ｒが存在するにもかかわらず、ヒューズ回路が第２動作区間で安定した出力を担保するための、インバータＩＶ１０のＤＣ特性曲線（図４）と、感知ノードＡの電圧レベルＶａとの関係を説明する。図５Ａおよび図５Ｂは、ヒューズＦＵＳＥがカットされていない状態と、ヒューズＦＵＳＥがカットされた状態とのそれぞれにおいて、感知ノードＡの電圧レベルＶａを決定する要素の状態を表している。
【００５１】
図５Ａを参照すれば、ヒューズＦＵＳＥがカットされていない場合には、プルアップ装置としてターンオンされたＰＭＯＳトランジスタＭＰ１０、並列に連結された抵抗ＲおよびヒューズＦＵＳＥが有する有効抵抗値と、プルダウン装置としてターンオンされたフィードバックインバータＩＶ１１のＮＭＯＳトランジスタＭＮ１１の有効抵抗値との抵抗比が、Ｖａ＜ＶｉＬを満足しなければならない。
【００５２】
また、図５Ｂを参照すれば、ヒューズＦＵＳＥがカットされた場合には、プルアップ装置としてターンオンされたＰＭＯＳトランジスタＭＰ１０および抵抗Ｒが有する有効抵抗値と、プルダウン装置としてターンオンされたフィードバックインバータＩＶ１１のＮＭＯＳトランジスタＭＮ１１の有効抵抗値との抵抗比が、Ｖａ＞ＶｉＨを満足しなければならない。
【００５３】
ここで、ＶｉＬおよびＶｉＨは、インバータＩＶ１０のＶｉｎ／Ｖｏｕｔ関係のＤＣ特性曲線において、傾き（ｓｌｏｐｅ＝ｄＶｏｕｔ／ｄＶｉｎ）が「−１」になる入力電圧Ｖｉｎと規定する。参考として、通常のヒューズ回路に抵抗Ｒを連結すると、１０ｋΩ〜１００ｋΩ程度で抵抗値を設定することができるだろう。
【００５４】
次に、第３動作区間（ヒューズ状態感知区間以後）では、第１ヒューズ感知信号ＩＮ１は論理レベルロー状態を維持し、第２ヒューズ感知信号ＩＮ２は論理レベルハイに遷移される。したがって、ＮＭＯＳトランジスタＭＮ１０はターンオフ状態を維持し、ＰＭＯＳトランジスタＭＰ１０はターンオフされる。
【００５５】
まず、ヒューズＦＵＳＥがカットされていない場合には、第２動作区間で論理レベルハイに遷移された感知ノードＡが、出力信号ＯＵＴを論理レベルローにしておいたため、フィードバックインバータＩＶ１１のプルアップＰＭＯＳトランジスタがターンオンされ、依然として感知ノードＡを論理レベルハイ状態で安定的に維持することになる。この時、ヒューズＦＵＳＥの両端子は抵抗Ｒによって連結されているため、ハイレベルで等電位を維持することになる。
【００５６】
一方、ヒューズＦＵＳＥがカットされた場合には、第２動作区間でインバータＩＶ１０のロジック閾値より低い電圧レベルで維持された感知ノードＡが、ＰＭＯＳトランジスタＭＰ１０がターンオフされた状態であるため、完全なローレベルで安定化される。この時にも、ヒューズＦＵＳＥの両端子は抵抗Ｒによって連結されているため、ローレベルで等電位を維持することになる。
【００５７】
図３Ｂは、図２に示す第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２の波形の他の例を表したもので、ヒューズ回路の初期化区間（第１動作区間）において、第１ヒューズ感知信号ＩＮ１が論理レベルハイであり、第２ヒューズ感知信号ＩＮ２が論理レベルロー状態である。この場合、ＮＭＯＳトランジスタＭＮ１０とともにＰＭＯＳトランジスタＭＰ１０がターンオンされるが、プルアップ経路にヒューズＦＵＳＥ／抵抗Ｒが存在するため、ＮＭＯＳトランジスタＭＮ１０が感知ノードＡを放電させ、出力信号ＯＵＴを論理レベルハイにする初期化動作には問題がない。
【００５８】
前述した本実施形態のヒューズ回路の場合、ヒューズ状態感知区間において、ヒューズプログラミング状態を安定的に感知しつつも、ヒューズ状態感知区間以後にはヒューズの両端に等電位が形成されるようにすることによって、金属イオンの電気／化学的マイグレーション現象を根本的に防止することができる。
【００５９】
以下では多様な実施形態を説明する。
【００６０】
図６は、本発明の第２実施形態に係るヒューズ回路を示した図である。
【００６１】
図２に示された第１実施形態のヒューズ回路と比較すると、プルアップ装置のＰＭＯＳトランジスタＭＰ１０とヒューズＦＵＳＥ／抵抗Ｒとの結合位置が変更されたことを確認することができる。プルダウン装置のＮＭＯＳトランジスタＭＮ１２には変更がない。
【００６２】
この場合にも、プルアップ装置の位置のみが入れ替わったものであるため、第１および第２ヒューズ感知信号ＩＮ１、ＩＮ２、並びに全体ヒューズ回路の動作は、第１実施形態と同一である。
【００６３】
図７は、本発明の第３実施形態に係るヒューズ回路を示した図である。
【００６４】
図２に示された第１実施形態のヒューズ回路と比較すると、プルアップ装置としてのＰＭＯＳトランジスタＭＰ１２、ヒューズＦＵＳＥ／抵抗Ｒの他に、第１ヒューズ感知信号ＩＮ１に制御されるＰＭＯＳトランジスタＭＰ１３が追加されたことを確認することができる。ここで、ＰＭＯＳトランジスタＭＰ１３は、ソースがヒューズＦＵＳＥ／抵抗Ｒに接続され、ドレーンが感知ノードに接続され、第１ヒューズ感知信号ＩＮ１をゲート入力とする。プルダウン装置であるＮＭＯＳトランジスタＭＮ１３には変更がない。
【００６５】
図８は、本発明の第４実施形態に係るヒューズ回路を示した図である。
【００６６】
図７に示された第３実施形態と同様に、プルアップ装置としてのＰＭＯＳトランジスタＭＰ１５、ヒューズＦＵＳＥ／抵抗Ｒの他に、第１ヒューズ感知信号ＩＮ１に制御されるＰＭＯＳトランジスタＭＰ１４が追加されたことを確認することができる。プルダウン装置であるＮＭＯＳトランジスタ（ＭＮ１４）には変更がない。ただし、第１ヒューズ感知信号ＩＮ１に制御されるＰＭＯＳトランジスタＭＰ１４の位置と、第２ヒューズ感知信号ＩＮ２に制御されるＰＭＯＳトランジスタＭＰ１５の位置とが、第３実施形態と反対に配置されただけである。
【００６７】
前記の第３および第４実施形態の場合にも、第１および第２実施形態と比較する場合、プルアップ装置として第１ヒューズ感知信号ＩＮ１に制御されるＰＭＯＳトランジスタ１つが追加されたものであるため、回路動作はほとんど同一である。ただし、先に言及した設計条件にＰＭＯＳトランジスタの有効抵抗値を追加して、各デバイスのサイズを設定するのがよい。
【００６８】
図９は、本発明の第５実施形態に係るヒューズ回路を示した図である。
【００６９】
図９を参照すれば、電源電圧端ＶＤＤにソースが接続され、感知ノードＡ１にドレーンが接続され、第１ヒューズ感知信号ＩＮ１１をゲート入力とするＰＭＯＳトランジスタＭＰ１５と、接地電圧ＶＳＳにソースが接続され、ノードＢ１にドレーンが接続され、第２ヒューズ感知信号ＩＮ１２をゲート入力とするＮＭＯＳトランジスタＭＮ１５と、感知ノードＡ１とノードＢ１との間に接続されたヒューズＦＵＳＥと、感知ノードＡ１とノードＢ１との間にヒューズＦＵＳＥと並列に接続された抵抗Ｒと、感知ノードＡ１を入力端として出力信号ＯＵＴを出力するインバータＩＶ２０と、出力信号ＯＵＴの入力を受けて感知ノードＡ１を出力端とするインバータＩＶ２１とを備える。
【００７０】
ここで、インバータＩＶ２０とインバータＩＶ２１とは反転ラッチを構成している。
【００７１】
前記のように構成されたヒューズ回路は、前述した第１ないし第４実施形態のヒューズ回路と比較して、ヒューズＦＵＳＥおよび抵抗Ｒが、プルアップ経路でないプルダウン経路に配置された差異点がある。
【００７２】
図１０は、図９に示す第１および第２ヒューズ感知信号ＩＮ１１、ＩＮ１２の波形を表したものであり、下記の表３は、第１および第２ヒューズ感知信号ＩＮ１１、ＩＮ１２、およびヒューズの状態にともなう、図９のヒューズ回路の各ノードの電圧変化を表したもので、以下、これを参照して図９のヒューズ回路の動作を説明する。
【００７３】
【表３】
2012234611.tif 000005
【００７４】
まず、ヒューズ回路の初期化区間（第１動作区間）では、第１および第２ヒューズ感知信号ＩＮ１１、ＩＮ１２は、すべて論理レベルローで非活性化された状態である。この時、ＰＭＯＳトランジスタＭＰ１５がターンオンされて感知ノードＡ１を充電させ、出力信号ＯＵＴは論理レベルローとなる。
【００７５】
次に、ヒューズ回路のヒューズ状態感知区間（第２動作区間）では、第１および第２ヒューズ感知信号ＩＮ１１、ＩＮ１２は、すべて論理レベルハイで活性化した状態となる。したがって、ＰＭＯＳトランジスタＭＰ１５はターンオフされ、ＮＭＯＳトランジスタＭＮ１０はターンオンされる。また、インバータＩＶ２１のプルアップＰＭＯＳトランジスタは、初期値を維持する駆動を継続する。
【００７６】
ここで、ヒューズＦＵＳＥがカットされなかった場合を先に説明する。図１１は、ヒューズＦＵＳＥがカットされていない状態において、感知ノードＡ１の電圧レベルＶａを決定する要素の状態を表している。ＮＭＯＳトランジスタＭＰ１５が、感知ノードＡ１に対するプルダウン駆動を行い、インバータＩＶ２１のプルアップＰＭＯＳトランジスタＭＰ１６が、感知ノードＡ１に対するプルアップ駆動を行うことになる。すなわち、プルダウン装置（ＭＮ１５、ＦＵＳＥ、Ｒ）の有効抵抗値と、プルアップ装置（インバータＩＶ２１のプルアップＰＭＯＳトランジスタＭＰ１６）の有効抵抗値との抵抗比によって、感知ノードＡ１の遷移が行われる。感知ノードＡ１の電圧レベルＶａがインバータＩＶ２０のロジック閾値より低くなると（安定的な動作のためにＶａ＜ＶｉＬ）、出力信号ＯＵＴは論理レベルハイとなる。この出力信号ＯＵＴは、フィードバックされてインバータＩＶ２１のＮＭＯＳトランジスタをターンオンさせ、感知ノードＡ１が安定的に論理レベルロー状態を維持するようにする。ただし、ヒューズＦＵＳＥに並列に抵抗Ｒが連結されているため、プルダウン装置の有効抵抗が減ることになり、ヒューズＦＵＳＥが連結された状態をより安定的に感知することができる。
【００７７】
一方、ヒューズＦＵＳＥがカットされた場合には、ヒューズＦＵＳＥの両端子が抵抗Ｒで連結されているため、実際にヒューズＦＵＳＥの両端子は絶縁された状態ではないが、感知ノードＡ１の電圧レベルＶａが無条件で論理レベルハイになるものではない。先に説明したように、感知ノードＡ１の電圧レベルＶａは、プルダウン装置（ＭＰ１５、ＦＵＳＥ、Ｒ）の有効抵抗値と、プルアップ装置（インバータＩＶ２１のプルダウンＮＭＯＳトランジスタＭＰ１６）の有効抵抗値との抵抗比によって決定される。この時、決定される感知ノードＡの電圧レベルＶａが、インバータＩＶ１０のロジック閾値より高く（安定的な動作のためにＶａ＞ＶｉＨ）維持され出力信号ＯＵＴは論理レベルハイになり、ヒューズＦＵＳＥがカットされた状態を表すことになる。
【００７８】
次に、第３動作区間（ヒューズ状態感知区間以後）では、第１ヒューズ感知信号ＩＮ１１は論理レベルハイ状態を維持し、第２ヒューズ感知信号ＩＮ１２は論理レベルローに遷移される。したがって、ＰＭＯＳトランジスタＭＰ１５はターンオフ状態を維持し、ＮＭＯＳトランジスタＭＮ１５はターンオフされる。
【００７９】
まず、ヒューズＦＵＳＥがカットされていない場合には、第２動作区間で論理レベルローに遷移された感知ノードＡ１が、出力信号ＯＵＴを論理レベルハイにしておいたため、フィードバックインバータＩＶ２１のプルダウンＮＭＯＳトランジスタがターンオンされ、依然として感知ノードＡ１を論理レベルロー状態で安定的に維持することになる。この時、ヒューズＦＵＳＥの両端子は抵抗Ｒによって連結されているため、ローレベルで等電位を維持することになる。
【００８０】
一方、ヒューズＦＵＳＥがカットされた場合には、第２動作区間でインバータＩＶ２０のロジック閾値より高い電圧レベルで維持された感知ノードＡ１が、ＮＭＯＳトランジスタＭＮ１５がターンオフされた状態であるため、完全なハイレベルで安定化される。この時にも、ヒューズＦＵＳＥの両端子は抵抗Ｒによって連結されているため、ハイレベルで等電位を維持することになる。
【００８１】
前述した本実施形態のヒューズ回路の場合、ヒューズ状態感知区間でヒューズプログラミング状態を安定的に感知しつつも、ヒューズ状態感知区間以後にはヒューズの両端に等電位が形成されるようにすることによって、金属イオンの電気／化学的マイグレーション現象を根本的に防止することができる。
【００８２】
一方、先に説明したように第５実施形態の場合、プルアップ装置が初期化の役割をし、プルダウン装置側にヒューズを配置したことの他には基本的な動作が同一であるため、前述した第２ないし第４実施形態のような方式で回路の変形が可能である。
【００８３】
図１２は、本発明の第６実施形態に係るヒューズ回路を示した図である。
【００８４】
図１２を参照すれば、本実施形態に係るヒューズ回路は、複数個のヒューズ部が、１つの初期化部（ＰＭＯＳトランジスタ）と１つの感知部（反転ラッチ）とを共有するスキームを表している。通常、ＤＲＡＭのような半導体メモリのリダンダンシー回路がこのようなスキームに従っている。特に、コラムアドレスアクセス動作時（リード／ライト動作）に使用されるリダンダンシーヒューズに、このようなスキームのヒューズ回路が使用されている。
【００８５】
図１３は、図１２に示すヒューズ回路をＤＲＡＭのリダンダンシー回路に適用する場合の動作タイミングを示した図である。
【００８６】
プリチャージＰＣＧＢ信号は、アクティブコマンドＡＣＴ印加時に論理レベルハイで非活性化されていて、プリチャージコマンドＰＣＧ印加時に論理レベルローで活性化する信号である。ヒューズイネーブル信号ＥＮ＜０：ｘ＞は、アクティブコマンド印加時に共に印加されるローアドレス情報であって、一般的にビットライン感知増幅器ＢＬＳＡアレイに区分されるセルブロックに割り当てられたアドレス情報である。任意のヒューズイネーブル信号ＥＮｉの例を見れば、アクティブコマンドＡＣＴを受けて論理レベルハイで活性化して、コラムアドレスが印加される前に論理レベルローで非活性化される形態を見せている。したがって、ヒューズイネーブル信号ＥＮｉの活性化区間は、ＤＲＡＭが保障しなければならないｔＲＣＤｍｉｎ（Ｒａｓ  ｔｏ  Ｃａｓ  Ｄｅｌａｙ  ｔｉｍｅの最小値）より小さく具現される。
【００８７】
一方、ヒューズイネーブル信号ＥＮ＜０：ｘ＞は、同時に活性化されないようになっているため、共通で使用されるヒューズ出力端（感知ノード）をはじめとする各ノードの状態は、図９のそれと同一である。
【００８８】
参考として、図１３において、第１動作区間はＤＲＡＭがプリチャージ状態であり、第２動作区間はアクティブ状態であり、第３動作区間はリード／ライト動作が可能な状態である。
【００８９】
本発明の技術思想は前述した実施形態によって具体的に記述されたが、前述した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。
【００９０】
例えば、前述した実施形態で例示されたロジックは、使用する信号の種類および活性化レベルに応じて、他のロジックに代替したり省略することができる。
【００９１】
また、前述した実施形態では、プルアップ電圧源として電源電圧ＶＤＤを使用し、プルダウン電圧源として接地電圧ＶＳＳを使用したが、これら各々を他の電圧源に変更する場合にも本発明は適用される。
【符号の説明】
【００９２】
２０：第１駆動部
２２：第２駆動部
２４：バイパス抵抗部
２６：感知部
ＦＵＳＥ：ヒューズ
【図１Ａ】
2012234611.tif 000006
【図１Ｂ】
2012234611.tif 000007
【図２】
2012234611.tif 000008
【図３Ａ】
2012234611.tif 000009
【図３Ｂ】
2012234611.tif 000010
【図４】
2012234611.tif 000011
【図５Ａ】
2012234611.tif 000012
【図５Ｂ】
2012234611.tif 000013
【図６】
2012234611.tif 000014
【図７】
2012234611.tif 000015
【図８】
2012234611.tif 000016
【図９】
2012234611.tif 000017
【図１０】
2012234611.tif 000018
【図１１】
2012234611.tif 000019
【図１２】
2012234611.tif 000020
【図１３】
2012234611.tif 000021