(57)【要約】【課題】本発明は、製造プロセスが煩雑でなく、かつ高い絶縁耐力を有する電力用半導体装置の提供を目的とする。【解決手段】本発明に係る電力用半導体装置は、第１導電型のＳｉＣ基板１と、ＳｉＣ基板１上に形成され、その表面にリセス構造２ａが形成された第１導電型のドリフト層２と、リセス構造２ａの表面内に配設された第２導電型の終端部３と、終端部３の一端にかかるようにドリフト層２上に形成され、ドリフト層２とショットキー接続するショットキー電極４，５と、終端部３を被うようにドリフト層２上に形成された絶縁膜６と、絶縁膜６上に形成され、ショットキー電極５と電気的に接続された導電膜８とを備える。導電膜８の抵抗値は１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、
前記リセス構造の表面内に配設された第２導電型の終端部と、
前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、
前記終端部を被うように前記ドリフト層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備え、
前記導電膜の抵抗値が１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下である、
電力用半導体装置。
【請求項２】
前記導電膜は高分子材料と導電性微粒子の混合体で構成される、請求項１に記載の電力用半導体装置。
【請求項３】
前記導電膜は導電性高分子材料で構成される、請求項１に記載の電力用半導体装置。
【請求項４】
前記導電膜は、前記終端部の前記ショットキー電極に覆われていない方の端部上方に形成される、
請求項１〜３のいずれかに記載の電力用半導体装置。
【請求項５】
前記導電膜上の所定部位を覆って形成された第２の絶縁膜をさらに備える、
請求項１〜４のいずれかに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体装置に関する。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかしＳｉＣ半導体装置には、多くの解決すべき課題が残されている。その一つは、半導体素子の終端部（例えばショットキー障壁ダイオードのショットキー電極の端部や、ｐｎダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のｐｎ接合の端部）における電界集中より半導体装置の耐電圧特性が低下する問題である。
【０００３】
半導体素子の終端部に生じる電界を緩和する終端構造の代表例としては、ガードリング（ＧＲ：Guard Ring）構造や、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造等がある。これらはいずれも半導体素子を囲むように形成される不純物拡散層である。一般に、ＪＴＥ構造は表面電界を低減する目的で設けられ、半導体素子の終端部から外へ向けて段階的に不純物濃度が低くなる構造を有している。これに対し、ＦＬＲ構造は同じ濃度の複数の不純物拡散層から成る。
【０００４】
例えば下記の特許文献１には、ＧＲとＪＴＥとを組み合わせた終端構造が開示されている。特許文献１の終端構造は、ＧＲの外側に、当該ＧＲよりも不純物濃度を低くしたＪＴＥが配設された構造である。また特許文献１では、ＧＲおよびＪＴＥを、半導体層表面に設けたリセスの下に形成することにより、電界集中が生じ易いＧＲおよびＪＴＥの底端部と半導体層表面との距離を長くし、半導体層表面の電界を更に緩和させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１１６４４４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不純物濃度の異なる２種類の不純物領域を形成するＧＲ／ＪＴＥ構造では、夫々の位置に不純物を注入するためのマスクを形成する工程が必要となる。また、それらのマスクを作製するためには、各々のマスクの位置をアライメントするための基準（アライメントマーク）を前工程で作製する必要があり、アライメントマーク形成用、ＧＲ形成用、ＪＴＥ形成用と少なくとも３つのマスクが必要になる。
【０００７】
このように工程が複雑になる結果、各工程におけるマスクのばらつきによる特性の悪化、不良率の悪化、素子作製に費やす時間の増加によるコストの増加、などの問題が発生していた。
【０００８】
これらの点を改善するためにマスクを１枚にすることが考えられる。すなわち、終端構造をＧＲのみの構造とするかＦＬＲ構造にして注入工程を１つにすると共に、アライメントマークを形成する工程と注入用マスクを形成する工程を共通にすることで、１枚のマスクで終端構造を形成することが出来る。
【０００９】
そして、ＧＲあるいはＦＬＲを半導体層表面に設けたリセスの下に形成する。ただし、ＳｉＣ基板上に注入された不純物は、Ｓｉ基板上とは異なりほとんど拡散することなく活性化される。従ってリセス構造の極近傍に高濃度の不純物層が形成される。耐圧特性を確実なものとするためにＧＲあるいはＦＬＲは不純物濃度を高くして形成されるため、高電圧をカソードに印加した場合の不純物層における空乏層の伸びは少なく、高電界が発生しやすい。
【００１０】
特にリセス底面のコーナー部には強い電界が発生し、絶縁膜の絶縁破壊強度を超えると絶縁破壊が生じる。終端部をポリイミドなどの絶縁膜で覆う場合には、その外部に電荷が蓄積するとリセス部の電界強度が変動し、絶縁破壊を引き起こす要因となっていた。また、デバイスを電力変換用のモジュールに組み込む際には他の絶縁体で被うことが必要となるが、その工程においてポリイミド等の絶縁体表面に電荷が蓄積し絶縁耐力を低下させる原因となっていた。
【００１１】
そこで、本発明は上述の問題点に鑑み、製造プロセスが煩雑でなく、かつ高い絶縁耐力を有する電力用半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明の電力用半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、前記リセス構造の表面内に配設された第２導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下である。
【発明の効果】
【００１３】
本発明の電力用半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、前記リセス構造の表面内に配設された第２導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下であるので、絶縁膜に蓄積する電荷を逃がすことができ、高い絶縁耐力を有する電力用半導体装置となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の電力用半導体装置の構成を示す断面図である。
【図２】実施の形態１の電力用半導体装置の構成を示す上面図である。
【図３】実施の形態１の電力用半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の電力用半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の電力用半導体装置の製造工程を示す断面図である。
【図６】実施の形態１の電力用半導体装置の製造工程を示す断面図である。
【図７】実施の形態１の電力用半導体装置の製造工程を示す断面図である。
【図８】実施の形態２の電力用半導体装置の構成を示す断面図である。
【図９】実施の形態２の電力用半導体装置の構成を示す上面図である。
【図１０】実施の形態１の電力用半導体装置の構成を示す上面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
＜構成＞
実施の形態１の電力用半導体装置の構成を示す断面図を図１に、上面図を図２に示す。図１は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。（０００１）面がＳｉ面である４Ｈ−ＳｉＣのｎ＋基板１上に、ＳｉＣのｎドリフト層２が形成される。ｎドリフト層２の不純物濃度は５×１０15（／ｃｍ3）程度であり、ｎ＋基板１の不純物濃度よりも低い。ｎドリフト層２の表面にはリセス構造２ａが形成される。リセス構造２ａの表面内には、終端部としてｐ型不純物が注入されたＧＲ層３が形成される。ＧＲ層は終端部での電界を緩和する目的で形成され、ここでのｐ型不純物は例えばＡｌである。
【００１６】
ＧＲ層３の一端にかかるようにｎドリフト層２上には、ｎドリフト層２とショットキー接触する金属層４が形成され、金属層４上には表面電極５が形成される。すなわち、金属層４と表面電極５でショットキー電極を構成している。例えば、金属層４はＴｉで形成され表面電極５はＡｌで形成される。ｎドリフト層２上には、ショットキー電極に隣接して終端部を覆うようにポリイミドからなる絶縁膜６がさらに形成され、絶縁膜６上には導電膜８が形成される。導電膜８は接続部９により表面電極５と電気的に接続される。
【００１７】
導電膜８は絶縁膜６に蓄積する電荷を抑制する層である。導電膜８の抵抗値が１０6（Ω／ｓｑ．）より小さくなると、リーク電流が顕著に大きくなり極端な場合には絶縁破壊により素子が破壊されてしまう。一方、導電膜８の抵抗値が１０6（Ω／ｓｑ．）より大きくなると、絶縁膜６に誘起される電荷を抑制することが出来なくなる。以上のことから、導電膜８の抵抗値は１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下に制限される。
【００１８】
但し、導電膜８はこの抵抗値の条件を満たす限りにおいて材質に制約を受けない。例えば金属薄膜、酸化物半導体、高分子材料に導電性微粒子を分散させた導電性樹脂、導電性高分子などを用いることができる。特に、導電性樹脂の高分子材料としてはポリイミド樹脂が、導電性高分子材料としては、ポリ３，４エチレンジオキシチオフェン（ＰＥＤＴ）とポリスチレンスルフォン酸（ＰＳＳ）の組み合わせが、耐熱性の観点から望ましい。導電膜８に高分子材料と導電性微粒子の混合体を用いる場合は、高分子材料と導電性微粒子の混合比や膜厚を変えることにより、抵抗値の制御が可能である。また、導電膜８に導電性高分子材料を用いる場合は、ドーパント濃度や膜厚を変えることにより、抵抗値の制御が可能である。
【００１９】
接続部９は絶縁膜６に蓄積した電荷を導電膜８から受取って表面電極５に逃がすための層であり、上記した導電膜８と同じ抵抗値の制限を受ける。導電膜８と同じ材質であっても良い。また、接続部９は図２（ａ）に示すように導電膜１４の内側全てに形成してもよいし、図２（ｂ）に示すように部分的に形成してもよい。
【００２０】
また、導電膜８をポリイミドからなる絶縁膜１２（第２絶縁膜）で覆ってもよい。絶縁膜１２は、素子外周部と導電膜８間に高電界がかかる場合に終端部での沿面放電を抑制することを目的として設けられ、導電膜８全体を覆ってもよいし（図１０（ａ））、導電膜８の外側のみを覆ってもよい（図１０（ｂ））。また、特に高電界が発生し易いセルコーナー部で導電膜８を覆ってもよいし（図１０（ｃ））、セルコーナー部で導電膜８の外側を覆ってもよい（図１０（ｄ））。
【００２１】
ｎ＋基板１の裏面側には、ｎ＋基板１とオーミック接触する金属層７が形成され、金属層７上には裏面電極１０が形成される。例えば、金属層７はＮｉで形成され裏面電極１０はＡｕで形成される。
【００２２】
＜製造工程＞
実施の形態１の電力用半導体装置の製造工程を図３〜図６に沿って説明する。まず、４Ｈ−ＳｉＣのｎ＋基板１の表面上に、不純物濃度が５×１０15（／ｃｍ3）程度の低濃度のｎドリフト層２を形成する。次に、ｎドリフト層２の表面にリセス構造２ａを形成する。リセス構造２ａは垂直なリセスとしてもよいし、図３に示すようにテーパー形状のリセスとしてもよい。マスクの位置をアライメントするための基準となるアライメントマークを形成する際のエッチング工程でリセス構造２ａを形成するため、１回のエッチング工程でリセス構造２ａが形成される。その後、ｎドリフト層２の表面を犠牲酸化して保護膜１１を形成する（図３）。保護膜１１は例えば、厚みが１０ｎｍ以上５０ｎｍ以下のＳｉＯ2熱酸化膜であり、プロセス保護膜として機能する。
【００２３】
次に、リセス構造２ａの上部からＡｌイオンを注入することにより、ショットキー電極端部の電界集中緩和構造としてＧＲ層３を形成する（図４）。そして、ＧＲ層３のＡｌイオンを活性化させるためにアニールを行う。例えばこのアニールは、ファーネスタイプのＳｉＣ−ＣＶＤ装置を用いて、減圧したＨ2及びＣ3Ｈ8雰囲気中で１３５０℃、１５分程度実施する。このアニールを行うことにより、Ｃ3Ｈ8が炭化珪素からの炭素原子の昇華を抑制し、バンチングステップに代表されるアニール後の表面凹凸を１ｎｍ未満に抑えることが可能である。表面凹凸を１ｎｍ未満に抑制することにより、後工程で保護膜１１を除去する際に、保護膜１１を残さず除去することが出来る。なお、このアニールは、高真空仕様あるいはＨ2及びＣ3Ｈ8という特殊なガスを使用せずに、ＲＴＡタイプのアニール炉を用いて常圧Ａｒ雰囲気中で処理してもよい。
【００２４】
次に、ｎ＋基板１の裏面にＮｉからなる金属層７を蒸着形成し、アニールを施してオーミック接合を形成する。その後、ｎドリフト層２の表面に形成した保護膜１１を除去し、除去した面にＴｉ膜を蒸着して金属層４を形成する。金属層４はリセス構造の一方の端部を覆うようにパターニングし、４００℃以上６００℃以下で熱処理を行いショットキー接合を所望の特性に形成する（図５）。ショットキー接合材料としてＴｉを用いることにより、所望の順方向特性が得られるとともに、後述するウェットエッチングなどの加工プロセスが容易になる。なお、ここで金属層７を金属層４よりも先に形成したのは、金属層７の１０００℃程度のアニール工程で金属層４のショットキー接合が破壊されることを防ぐためである。また、保護膜１１を除去した後のｎドリフト層２表面は化学的にも再現性良く安定しているので、金属層４を形成する直前に保護膜１１を除去することにより、良好なショットキー接合が形成される。
【００２５】
次に、金属層４上に表面電極５を形成する（図６）。表面電極５として、例えばＡｌを厚み３μｍで蒸着形成し、写真製版によりレジスト開口部を熱リン酸などを用いたウェットエッチングでパターニングする。
【００２６】
なお、金属層４に熱処理を施した後に表面電極５を形成すると説明したが、金属層４上に表面電極５を形成してから熱処理を行うことがより望ましい。これにより、金属層４と表面電極５の界面の密着性を高めることが出来る。また、金属層４と表面電極５とを同時にウェットエッチングでパターニングすることが可能となり、写真製版の工程数を一回省略できる。
【００２７】
次に、リセス構造２ａを覆うようにしてｎドリフト層２上に絶縁膜６を形成する。例えば表面をＡｌメタライズした後、ｎドリフト層２および表面電極５上にポリイミドなどの絶縁膜６を塗布し、焼成する。このときの焼成温度はショットキー接合形成時の熱処理温度より５０℃以上低温にする。これは、熱処理により安定したショットキー接合の界面状態を再び不安定にしないためである。
【００２８】
その後、絶縁膜６上に導電膜８を形成する。また、接続部９を形成して導電膜８と表面電極５を電気的に接続する。導電膜８に導電性樹脂や導電性高分子を用いる場合は、リソグラフィー法や印刷法、あるいはインクジェットによるパターニングが利用できる。接続部９と表面電極５との接続を確実に行うために、予め表面電極５にＡｒイオンミリングやアルカリ浸漬処理によるライトエッチングを行っておく事が望ましい。
【００２９】
なお、終端部での沿面放電を抑制するために前述した図１０に示す構成を形成する場合は、導電膜８上の所定の位置にポリイミドからなる絶縁膜１２を形成する。すなわち、例えば導電膜８の全体（図１０（ａ））、導電膜８の外側（図１０（ｂ））、セルコーナー部における導電膜８（図１０（ｃ））、セルコーナー部における導電膜８の外側（図１０（ｄ））のいずれかに、リソグラフィー法により絶縁膜１２をパターニングし形成する。
【００３０】
次に、ｎ＋基板１の裏面に裏面電極１０を形成する。例えばＮｉ＆Ａｕメタライズすることで、チップに裏面をダイボンドする際、半田の濡れ性を良好にすることが出来る。ここで、裏面電極１０は絶縁膜６の形成より後工程で形成しているが、その理由は、裏面電極１０を絶縁膜６より前に形成すると、絶縁膜６を３５０℃で焼成する工程で、金属層７のＮｉが裏面電極１０のＡｕ表面に拡散してＮｉ酸化物を形成するので、半田の濡れ性が極端に劣化してしまうからである。また、同様に裏面電極１０の酸化を抑制する観点から、導電膜１４の形成後に裏面電極１０を形成することが望ましい。こうして、図７に示す実施の形態１の電力用半導体装置が形成される。
【００３１】
＜効果＞
本実施の形態の電力用半導体装置は、第１導電型のＳｉＣ基板１（ｎ＋基板）と、ｎ＋基板１上に形成され、その表面にリセス構造２ａが形成された第１導電型のドリフト層（ｎドリフト層２）と、リセス構造２ａの表面内に配設された第２導電型の終端部（ＧＲ層３）と、ＧＲ層３の一端にかかるようにｎドリフト層２上に形成され、ｎドリフト層２とショットキー接続するショットキー電極（金属層４）と、ＧＲ層３を被うようにｎドリフト層２上に形成された第１の絶縁膜（絶縁膜６）と、絶縁膜６上に形成され、表面電極５と電気的に接続された導電膜８とを備え、導電膜８の抵抗値が１０6（Ω／ｓｑ．）以上１０13（Ω／ｓｑ．）以下であるので、絶縁膜６に誘起される電荷を導電膜８によって抑制することができ、高い絶縁耐力を有する電力用半導体装置となる。また、ＧＲ層３を１種類の不純物濃度で形成することにより不純物注入工程が複雑にならず、簡単に製造することができる。
【００３２】
また、導電膜８を高分子材料と導電性微粒子の混合体で構成すれば、抵抗値の制御を高分子材料と導電性微粒子の混合比や膜厚を変えることで容易に行う事が可能である。
【００３３】
あるいは、導電膜８を導電性高分子材料で構成すれば、抵抗値の制御をドーパント濃度や膜厚を変えることで容易に行う事が可能である。
【００３４】
また、本実施の形態の電力用半導体装置は導電膜８上の所定部位を覆って形成された第２の絶縁膜（絶縁膜１２）をさらに備えるので、素子外周部と導電膜８間に高電界がかかる場合に終端部での沿面放電を抑制する。
【００３５】
（実施の形態２）
＜構成＞
実施の形態２の電力用半導体装置の構成を示す断面図を図８に、上面図を図９に示す。これらの図において、図１〜７と同一又は対応する構成要素には同一の参照符号を付している。図８は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。導電膜８をＧＲ層３の全体を覆うように形成するのではなく、ＧＲ層３の金属層４が形成された側とは反対の端部の上方に形成する点が、実施の形態１とは異なる。
【００３６】
導電膜８の面積が大きくなるとリーク電流が大きくなるため、リーク電流を抑制する観点からは導電膜８の面積は小さい方が良い。そこで、デバイスシミュレーションにより終端部分の電界強度を求め、２×１０6（Ｖ／ｃｍ）を超える領域のみを覆うように導電膜８を形成することで、絶縁膜６への電荷の蓄積を抑制しながらリーク電流を抑制する。
【００３７】
図８に示すショットキーバリアダイオードの終端構造では、ＧＲ層３の金属層４が覆っていない側の端部の電界強度が大きくなるため、この部分を覆うように導電膜８を形成する。なお、接続部９は図９（ａ）に示すように導電膜１４の内側全てに形成してもよいし、図９（ｂ）に示すように部分的に形成してもよい。
【００３８】
これ以外の点については実施の形態１と同様であるため、説明を省略する。
【００３９】
＜効果＞
本実施の形態の電力用半導体装置では、導電膜８が終端部（ＧＲ層３）のショットキー電極（金属層４）に覆われていない方の端部上方に形成されるので、絶縁膜６に誘起される電荷を導電膜８によって抑制する他、リーク電流が低減できる。
【符号の説明】
【００４０】
１  ｎ＋基板、２  ｎドリフト層、２ａ  リセス構造、３  ＧＲ層、４，７  金属層、５  表面電極、６，１２  絶縁膜、８  導電膜、９  接続部、１０  裏面電極、１１  保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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