(57)【要約】【課題】  高速信号などの特定の信号に対するノイズ対策及び／又はインピーダンス整合を確保しながら、多層基板の使用を抑制あるいは排除し得る半導体装置を提供する。【解決手段】  半導体装置１００は、一方の面に外部接続端子１２５を備えた第１の配線基板１２０と、第１の配線基板１２０の他方の面上に配置された半導体チップ１４０とを有する。半導体装置１００は更に、第１の配線基板１２０の前記他方の面上に配置された第２の配線基板１３０を有する。第２の配線基板１３０には、例えばボンディングワイヤ１６５を介して、半導体チップ１４０で用いられる所定の信号が配線される。第２の配線基板１３０はまた、第１の配線基板１２０に突起状の接続電極１３５によって接続される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
一方の面に外部接続端子を備えた第１の配線基板と、
前記第１の配線基板の他方の面上に配置された第２の配線基板と、
前記第１の配線基板の前記他方の面上に配置された半導体チップと、
を有し、
前記第２の配線基板は、前記半導体チップで用いられる所定の信号のための信号配線を有し、
前記第２の配線基板は前記第１の配線基板に突起状の接続電極によって接続されている、
ことを特徴とする半導体装置。
【請求項２】
前記第２の配線基板は、前記第１の配線基板とは反対側の第１の配線層と、前記第１の配線基板側の第２の配線層とを有し、
前記第１の配線層は前記信号配線を含み、前記第２の配線層は、前記信号配線の少なくとも一部に対向する電源プレーン又はグランドプレーンを含む、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線層は更に、前記信号配線に隣接配置された電源プレーン又はグランドプレーンを含む、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体チップと前記第２の配線基板の前記信号配線とを接続するボンディングワイヤ、を更に有することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記第２の配線基板の前記信号配線と前記半導体チップとが、前記第１の配線基板上の配線を介して接続されている、ことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項６】
前記第１の配線基板及び前記第２の配線基板はともに２層基板である、ことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高性能・多機能化に伴い、ボールグリッドアレイ（ＢＧＡ）型パッケージなど、多数の突起状の外部接続端子をアレイ状に配設した半導体パッケージが広く使用されるに至っている。このような半導体装置における端子数の増加は、一般的に、パッケージ基板が有する電気配線の数の増加を伴う。配線数の増加は、限られたスペース内での配線レイアウトを困難にするとともに、パッケージ基板の配線間でのノイズ対策、及びパッケージ基板と他の基板（例えば、マザーボード）や周囲環境との間でのノイズ対策を困難にする。特に、例えば高速マクロ信号用の配線など、特定の一部の配線は、より厳格なノイズ対策及び／又はインピーダンス整合を必要とし、基板設計を複雑にしている。
【０００３】
図１に、従来技術に係る半導体装置の一例を示す。図１に例示した半導体装置１０は、プラスチック・ボールグリッドアレイ（ＰＢＧＡ）型半導体装置であり、パッケージ基板（インターポーザ）２０及びその上に搭載された半導体チップ４０と、半導体チップ４０を封止するモールド樹脂５０とを含んでいる。インターポーザ２０の半導体チップ搭載面とは反対側の下面には、外部接続端子として、半田ボール２５が設置されている。半導体チップ４０は、銀ペースト４５によってインターポーザ２０上に接着されている。また、半導体チップ４０上の電極とインターポーザ２０上の電極パッドとが、金ワイヤー６０を介して電気的に接続されている。
【０００４】
半導体装置１０においては、半導体チップ４０で使用あるいは処理される高速信号及び低速信号を含む全ての信号が、単一のインターポーザ２０を介して、半田ボール２５に配線されている。一般的に、高速マクロ信号配線などの高速信号配線は、ノイズ対策及び／又はインピーダンス整合のために、その周囲に電源プレーン及び／又はグランド（ＧＮＤ）プレーンが配設されるように設計される。そのため、高速信号配線を含むインターポーザ２０には、典型的に、４層以上の多層基板が使用されている。すなわち、半導体チップ４０で扱う信号の大部分が２層基板で配線可能な場合であっても、インターポーザ２０は、その全体において、４層基板又はより多層の基板として構成されている。多層基板は、例えば２層基板などのより少ない配線層を有する基板と比較して、高コストであるとともに、設計及び設計変更に伴う作業も煩雑である。
【０００５】
このような問題に関連し、高速信号配線を含む基板部分を多層基板として分離し、高速信号を取り扱う半導体チップを該多層基板上に実装し、且つ該多層基板を片面基板又は両面基板上に実装する技術が知られている。
【０００６】
また、低配線密度のパッケージ基板上に、半導体チップと、高配線密度のインピーダンス整合用の追加基板とを配置し、半導体チップの高速信号電極を追加基板にワイヤー接続し、且つ該追加基板とパッケージ基板とをワイヤー接続する技術が知られている。この技術においては、半導体チップの高速信号電極を、直接的に低配線密度基板にワイヤボンディングする代わりに、高配線密度基板を介して接続することにより、高速信号用のワイヤー群を互いに平行に延在させることが可能になる。
【０００７】
しかしながら、高速信号を取り扱う半導体チップを多層基板上に実装する技術は、パッケージ基板の一部のみを多層基板とすることを可能にするが、該半導体チップを実装するために、依然として多数の配線を含む多層基板を必要とし、コストの削減には限界がある。また、そのような多層基板は搭載する半導体チップの品種ごとに専用設計され、異なる品種の半導体チップに共通に使用することができない。
【０００８】
また、半導体チップの高速信号電極を、パッケージ基板上に配置された追加基板を介してパッケージ基板に接続する既知の技術は、１本の高速信号配線に対して、半導体チップと追加基板との間及び追加基板とパッケージ基板との間の２本のワイヤーを必要とする。従って、トータルでのワイヤー長の短縮、ひいては、ノイズ対策及び／又はインピーダンス整合の改善に限界があるとともに、実装コストが増加し得る。また、高速信号用のワイヤーを接続するためのスペースがパッケージ基板上に必要であり、パッケージ基板の配線数、ひいては、半導体装置の配線数を増加させることの妨げとなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３４７４８９号公報
【特許文献２】特開２００２−２８９９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
故に、半導体装置に対する複雑化する電気特性要求に対応して、高速信号などの特定の信号に対するノイズ対策及び／又はインピーダンス整合を確保しながら、多層基板の使用を抑制あるいは排除して低コスト化を図ることが可能な技術が依然として望まれる。
【課題を解決するための手段】
【００１１】
一観点によれば、半導体装置は、一方の面に外部接続端子を備えた第１の配線基板と、第１の配線基板の他方の面上に配置された半導体チップとを有する。当該半導体装置は更に、第１の配線基板の前記他方の面上に配置された第２の配線基板を有する。第２の配線基板には、半導体チップで用いられる所定の信号が配線される。第２の配線基板また、第１の配線基板に突起状の接続電極によって接続される。
【発明の効果】
【００１２】
第１の配線基板上に突起電極によって第２の配線基板を接続することで、部分的にパッケージ基板を多層化したのと同様の効果を得ることができる。故に、配線層数が少ない低コストの配線基板を用いながら、第２の配線基板に形成された信号配線について、ノイズ対策及び／又はインピーダンス整合を確保することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】従来技術に係る半導体装置の一例を示す断面図である。
【図２】一実施形態に係る半導体装置の一例を透視的に示す斜視図である。
【図３】図２に示した半導体装置を透視的に示す上面図である。
【図４】図３の直線Ａ−Ａ’に沿ってとられた半導体装置の断面図である。
【図５】内包インターポーザの一部を例示する断面図である。
【図６】内包インターポーザ及びＰＫＧインターポーザの一部を例示する断面図である。
【図７】一実施形態に係る半導体装置の一変形例を示す断面図である。
【図８】一実施例に係る半導体装置にて使用され得る内包インターポーザを透視的に示す斜視図である。
【図９】他の一実施例に係る半導体装置にて使用され得る内包インターポーザを透視的に示す斜視図である。
【図１０】他の一実施例に係る半導体装置にて使用され得る内包インターポーザを透視的に示す上面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。
【００１５】
先ず、図２−４を参照して、一実施形態に係る半導体装置の一例を説明する。図２−４に示した半導体装置１００は、プラスチック・ボールグリッドアレイ（ＰＢＧＡ）型半導体装置である。図２及び３は、それぞれ、半導体装置１００の内部を透視的に見た斜視図及び上面図であり、図４は、図３の直線Ａ−Ａ’における半導体装置１００の断面図である。
【００１６】
半導体装置１００は、パッケージ基板（以下、ＰＫＧインターポーザと称する）１２０及びその上に搭載された半導体チップ１４０を含んでいる。ＰＫＧインターポーザ１２０は、例えば、１８ｍｍ□〜４０ｍｍ□程度の大きさの、ガラスエポキシ基板などの樹脂基板とし得る。ＰＫＧインターポーザ１２０の半導体チップ搭載面とは反対側の面、すなわち、半導体装置１００の裏面には、例えば半田ボールなどの突起状の外部接続端子１２５が配設されている。半田ボール１２５は、例えばＳｎ−Ｐｄ合金、Ｓｎ−Ａｕ合金、Ｓｎ−Ａｇ合金又はＳｎ−Ａｇ−Ｃｕ合金など、種々の半田材料から形成され得る。半導体チップ１４０は、例えば銀ペーストなどの接着材１４５によってＰＫＧインターポーザ１２０上に接着されることができる。また、半導体チップ１４０は、モールド樹脂１５０によって封止されている。
【００１７】
半導体装置１００はまた、ＰＫＧインターポーザ１２０上に更なる配線基板１３０を含んでいる。配線基板１３０は、ＰＫＧインターポーザ１２０より小さいサイズを有し、半導体チップ１４０とともにモールド樹脂１５０によって封止され、半導体装置１００に内包される。故に、以下では、配線基板１３０を内包インターポーザと称する。内包インターポーザ１３０は、例えば、ガラスエポキシ基板などの樹脂基板とし得る。
【００１８】
半導体装置１００は更に、半導体チップ１４０と、ＰＫＧインターポーザ１２０（具体的には、その上の電極パッド１２２（図３））及び内包インターポーザ１３０とを電気的に接続するボンディングワイヤ１６０及び１６５を含んでいる。ボンディングワイヤ１６０及び１６５は、例えば直径１０〜３０μｍの金ワイヤーとすることができ、以下では金ワイヤーであるとして説明する。しかしながら、例えば銅ワイヤーなどのその他の金属ワイヤーも用い得る。
【００１９】
半導体チップ１４０は、例えば中央演算処理装置（ＣＰＵ）などのプロセッサ又は特定用途向け集積回路（ＡＳＩＣ）などとすることができ、信号、電源及びグランド（ＧＮＤ）用の多数の電極を有し得る。金ワイヤー１６５は、半導体チップ１４０の多数の電極のうちの一部を、内包インターポーザ１３０に接続し、金ワイヤー１６０は、半導体チップ１４０の残りの電極をＰＫＧインターポーザ１２０に接続する。内包インターポーザ１３０に接続される半導体チップ１４０の電極は、好ましくは、他の信号より強固なノイズ対策及び／又はインピーダンス整合を必要とする所定の信号のための電極パッドを含んでいる。このような信号は、例えば高速マクロ信号などの高速信号を含み、しばしば差動伝送信号対として２本の信号線を介して伝送され得る。高速マクロ信号の例としては、ＰＣＩ−Ｅｘｐｒｅｓｓ、ＤＤＲ、ＬＶＤＳ、Ｓｅｒｉａｌ−ＡＴＡ、ＵＳＢ、ＨＤＭＩ、及びＦＰＤ−ｌｉｎｋなどの各種規格にて使用されるマクロ信号を挙げることができる。好ましくは、ノイズ対策の強化及び／又はインピーダンス整合の容易化のため、金ワイヤー１６５の長さを短縮し得るよう、内包インターポーザ１３０は、金ワイヤー１６５によって内包インターポーザ１３０に接続されるべき電極に近接して配置される。
【００２０】
図４に示した例において、ＰＫＧインターポーザ１２０及び内包インターポーザ１３０は何れも２層基板であり、それぞれのコア基板の上面及び下面に、配線、電極パッド及び／又はダイパッドなどを構成するようにパターニングされた配線層を有している。具体的には、ＰＫＧインターポーザ１２０はコア基板（例えば、ガラスエポキシ基板自体）１２１の上面及び下面に、それぞれ、第１の配線層１２２及び第２の配線層１２３を有している。また、内包インターポーザ１３０はコア基板（例えば、ガラスエポキシ基板自体）１３１の上面及び下面に、それぞれ、第１の配線層１３２及び第２の配線層１３３を有している。
【００２１】
各インターポーザ１２０、１３０において、上下の配線層はスルーホールビア１２４、１３４によって接続され得る。なお、図４における配線層パターン及びスルーホールビアは説明のために配置されたものであり、正確に配置されていないことに注意されたい。各インターポーザ１２０、１３０の配線層及びスルーホールビアは、例えば銅の電解メッキ又は無電解メッキなど、当業者に知られた種々のプロセスのうちの何れを用いて形成されていてもよい。各インターポーザ１２０、１３０及び配線層の上には、好ましくは、配線層の所定部分を露出させるようにソルダーレジスト１２６、１３６が形成される。
【００２２】
内包インターポーザ１３０は、例えば半田ボールなどの突起状の接続電極１３５によって、ＰＫＧインターポーザ１２０に接続され得る。２つのインターポーザ間の半田ボール１３５の半田材料は、例えば、外部接続端子としての半田ボール１２５に関して上述した種々の材料から選択され得る。しかしながら、好ましくは、後に半導体装置１００をマザーボードなどに実装する際のリフロー工程時に溶融しないよう、半田ボール１２５の材料より高融点の材料から選択される。
【００２３】
ここで、図５に、内包インターポーザ１３０の一部を更に詳細に示す。内包インターポーザ１３０は、ガラスエポキシなどのコア基板１３１の上面に形成された第１の配線層１３２に、例えば一対の差動伝送信号配線として形成された高速マクロ信号のための配線１３２ａを含み得る。第１の配線層１３２には更に、信号配線１３２ａに隣接し且つ好ましくは信号配線１３２ａを取り囲むように、電源電位（例えば、ＶＤＤ若しくはＶＳＳ）又はグランド電位などのプレーン１３２ｂが形成され得る。以下では、プレーン１３２ｂはＶＳＳプレーンであるとして説明する。また、コア基板１３１の下面に形成された第２の配線層１３３にも、ＶＳＳプレーン１３３ｂが形成され得る。下面のＶＳＳプレーン１３３ｂは、好ましくは、コア基板１３１を挟んで信号配線１３２ａのより多くの部分に対向するように形成される。上面及び下面のＶＳＳプレーン１３２ｂ及び１３３ｂは互いに、スルーホールビア１３４を介して接続され得る。図５とは異なる断面において、上面の信号配線１３２ａを下面側に引き出すためのスルーホールビアも形成され得る。
【００２４】
第１及び第２の配線層１３２及び１３３並びにスルーホールビア１３４は、例えば、コア基板１３１の両面とコア基板１３１に設けられたスルーホールの内壁とに、銅を電解メッキあるいは無電解メッキすることにより形成され得る。図５に示すようにスルーホールを銅で完全に充填しない場合、残存したスルーホール内の空洞部には、後に形成されるソルダーレジスト又はその他の樹脂などを孔埋め材１３７として充填し得る。ソルダーレジスト１３６の塗布及びパターニングの後、ソルダーレジスト１３６の開口部において、第２の配線層１３２に電気的に連通するように、ＰＫＧインターポーザ１２０との接続のための突起電極（例えば、半田ボール）１３５が形成され得る。
【００２５】
内包インターポーザ１３０を突起状の接続電極１３５によって接続することにより、高コストの多層基板を用いることなく、ＰＫＧインターポーザ１２０の一部を擬似的に多層化することができる。故に、内包インターポーザ１３０の配線層１３２及び／又は１３３に電源及び／又はグランドのプレーンを形成することが可能となり、内包インターポーザ１３０の信号配線１３２ａのノイズ対策及び／又はインピーダンス整合を確実に行うことができる。また、同様にプレーン形成により２つのインターポーザ１２０及び１３０の信号配線間の干渉を抑制することが可能であり、一例において、２つのインターポーザ１２０及び１３０を利用して半導体装置１００の配線数を増加させ得る。他の一例において、内包インターポーザ１３０に比較的高い密度で配線を形成し、より大きいＰＫＧインターポーザ１２０に比較的低い配線密度の基板を採用することで、半導体装置１００の更なる低コスト化を図ってもよい。また、内包インターポーザ１３０をワイヤー接続するためのスペースをＰＫＧインターポーザ１２０上に設ける必要がないため、ＰＫＧインターポーザ１２０の面積資源を更に有効に利用することができる。
【００２６】
なお、ここではＰＫＧインターポーザ１２０及び内包インターポーザ１３０の双方が２層基板である例を説明した。しかしながら、本実施形態はこの例に限定されず、例えば、ＰＫＧインターポーザ１２０及び／又は内包インターポーザ１３０は３層以上の多層基板を有していてもよい。このように一方又は双方に多層基板を用いる場合であっても、パッケージ基板全体をより多層の基板で構成する場合と比較して、基板コストを低減することができる。
【００２７】
また、ここでは１つの半導体チップと１つの内包インターポーザとを含む半導体装置について説明した。しかしながら、本実施形態に係る半導体装置は、複数の半導体チップを含むマルチチップパッケージ（ＭＣＰ）としてもよく、該複数の半導体チップの１つ以上に付随して２つ以上の内包インターポーザを含んでいてもよい。
【００２８】
さらに、ここでは低コスト化に有利なＰＢＧＡ型半導体装置について説明したが、本実施形態は、パッケージ基板（インターポーザ）を有するその他の半導体装置にも同様に適用され得る。各インターポーザ１２０、１３０は、樹脂基板に限定されるものではなく、例えばセラミック基板などのその他の材料を有する基板としてもよい。
【００２９】
続いて、図６を参照して、内包インターポーザ１３０とＰＫＧインターポーザ１２０との積層部分の一例を説明する。
【００３０】
図６は、内包インターポーザ１３０の一部と、ＰＫＧインターポーザ１２０の一部とを模式的に示している。内包インターポーザ１３０は、上述のように、コア基板１３１と、該基板の上面及び下面にそれぞれ形成された第１の配線層１３２及び第２の配線層１３３とを含み得る。内包インターポーザ１３０は更に、ソルダーレジスト層１３６を有し得る。ＰＫＧインターポーザ１２０も、上述のように、コア基板１２１と、該基板の上面及び下面にそれぞれ形成された第１の配線層１２２及び第２の配線層１２３とを有し得る。ＰＫＧインターポーザ１２０は更にソルダーレジスト層１２６を有し得る。
【００３１】
内包インターポーザ１３０は、この例において、第１の配線層１３２に、一対の差動伝送信号配線からなる高速マクロ信号配線１３２ａとＶＳＳプレーン１３２ｂとを有し、第２の配線層１３３にＶＳＳプレーン１３３ｂを有している。第２の配線層のＶＳＳプレーン１３３ｂは、コア基板１３１を挟んで第１の配線層の高速マクロ信号配線１３２ａに対向するように形成されている。内包インターポーザのコア基板１３１の厚さは、ＰＫＧインターポーザのコア基板１２１の厚さと同一としてもよいし、異なるものとしてもよい。しかしながら、好ましくは、コア基板１３１の厚さ及び誘電率と、信号配線１３２ａの長さ及び幅とを適切に設計することにより、高速マクロ信号配線１３２ａのインピーダンス整合が達成される。
【００３２】
ＰＫＧインターポーザ１２０は、第１の配線層１２２に、２つの別個の（あるいは一対の）信号配線１２２ａと、該信号配線を取り囲むように配置されたＶＳＳプレーン１２２ｂとを有し、第２の配線層１２３にＶＳＳプレーン１２３ｂを有している。ＰＫＧインターポーザ１２０においても、第２の配線層のＶＳＳプレーン１２３ｂは、信号配線１２２ａに対向するように形成され得る。
【００３３】
内包インターポーザ１３０が半田ボールなどの接続電極１３５を介してＰＫＧインターポーザ１２０に接続されると、内包インターポーザのＶＳＳプレーン１３２ｂ、１３３ｂがＰＫＧインターポーザのＶＳＳプレーン１２２ｂ、１２３ｂと電気的に接続され得る。半田ボール１３５は、半田リフロー工程に先立って、内包インターポーザ１３０又はＰＫＧインターポーザ１２０の何れかに形成され得る。
【００３４】
内包インターポーザの第１及び第２の配線層にＶＳＳプレーンなどの定電位プレーン１３２ｂ及び１３３ｂを形成することにより、該プレーンのシールド（遮蔽）作用を用いて、内包インターポーザ上の高速マクロ信号配線１３２ａのノイズ対策を確実に行い得る。また、特に内包インターポーザ１３０の第２の配線層にＶＳＳプレーン１３３ｂを形成することにより、内包インターポーザ上の信号配線１３２ａとＰＫＧインターポーザ上の信号配線１２２ａとの間での干渉を抑制あるいは排除することができる。さらに、内包インターポーザのＶＳＳプレーン１３３ｂによってＰＫＧインターポーザ上の信号配線１２２ａに対するシールド効果も強化され得るため、ＰＫＧインターポーザ１２０上にノイズ対策が必要な重要配線の一部を形成することも可能である。
【００３５】
次に、図７を参照して、半導体装置１００の一変形例に係る半導体装置１００’を説明する。図７は、図４と同様の断面図にて、半導体装置１００’を示している。
【００３６】
半導体装置１００’は、ＰＫＧインターポーザ１２０’及び内包インターポーザ１３０’を含んでいる。これらのインターポーザ１２０’及び１３０’は、それぞれ、上述の半導体装置１００のインターポーザ１２０及び１３０と同様の構成を有し得る。しかしながら、内包インターポーザ１３０’上の信号配線は、金ワイヤー（図４の１６５）によって直接的に半導体チップ１４０に接続される代わりに、ＰＫＧインターポーザ１２０’を介して半導体チップ１４０に接続されている。すなわち、半田ボールなどの突起状の接続電極１３５’、ＰＫＧ上の信号配線１２２ａ’、及びＰＫＧインターポーザ１２０’と半導体チップとを接続する金ワイヤー１６５’を介して、半導体チップ１４０の対応する電極に接続されている。
【００３７】
半導体装置１００’においては、内包インターポーザ１３０’に接続される信号に関するインピーダンス設計及び／又はノイズケア設計を、ＰＫＧインターポーザ１２０’をも含めて行う必要があるものの、上述の半導体装置１００と同様の効果を奏し得る。また、半導体装置１００’においては、全てのワイヤー１６０及び１６５’がＰＫＧインターポーザ１２０’上に接続されるため、ワイヤボンディング工程が簡略化される。
【００３８】
以下、幾つかの実施例を示す。
【実施例１】
【００３９】
図８に、実施例１に係る半導体装置にて使用され得る２層基板の形態をした内包インターポーザ２３０を斜視図にて示す。なお、コア基板２３１の部分はあたかも透明であるように示されている。
【００４０】
内包インターポーザ２３０は、コア基板２３１の上面に、差動伝送信号のため一対の信号配線２３２ａ（同種又は異なる種類のより多くの信号配線を含み得る）、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン２３２ｂなどを含んでいる。信号配線２３２ａ及びプレーン２３２ｂは、例えば、ワイヤー２６５によって半導体チップに接続され得る。内包インターポーザ２３０はまた、コア基板２３１の下面に、上面の信号配線２３２ａ又はプレーン２３２ｂにスルーホールビア２３４によって接続されたランド又はプレーン２３３ｂなどを含んでいる。内包インターポーザ２３０は更に、下面のランド又はプレーン２３３ｂに接続された、ＰＫＧインターポーザとの接続のための接続電極２３５を有している。
【００４１】
下面側にも配線パターンを形成することができるため、接続電極２３５の位置は、内包インターポーザ２３０の下面内で広範囲に変更可能であり、様々な品種の半導体装置のＰＫＧインターポーザに適応され得る。
【実施例２】
【００４２】
図９に、実施例２に係る半導体装置にて使用され得る２層基板の形態をした内包インターポーザ３３０を斜視図にて示す。なお、コア基板３３１の部分はあたかも透明であるように示されている。
【００４３】
内包インターポーザ３３０は、コア基板３３１の上面に、差動伝送信号のため一対の信号配線３３２ａ（同種又は異なる種類のより多くの信号配線を含み得る）、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン３３２ｂなどを含んでいる。内包インターポーザ３３０はまた、コア基板３３１の下面に、上面の信号配線３３２ａ又はプレーン３３２ｂにスルーホールビア３３４によって接続されたランド又はプレーン３３３ｂなどを含んでいる。内包インターポーザ３３０は更に、下面のランド又はプレーン３３３ｂに接続された、ＰＫＧインターポーザとの接続のための接続電極３３５を有している。
【００４４】
内包インターポーザ３３０は、特定の高速マクロ信号（ここではＰＣＩ−Ｅｘｐｒｅｓｓ用の差動信号とする）に適合するようにインピーダンス設計されている。ＰＣＩ−Ｅｘｐｒｅｓｓ回路を含む様々な品種の半導体装置のＰＫＧインターポーザにおいて、内包インターポーザとの接続ランドパターンを予め決めておくことにより、内包インターポーザ３３０は、該回路を含む異品種の半導体装置に共通に使用され得る。また、例えばＤＤＲ、ＬＶＤＳ、Ｓｅｒｉａｌ−ＡＴＡ、ＵＳＢ、ＨＤＭＩ、及びＦＰＤ−ｌｉｎｋなど、その他の高速マクロ信号に関しても、インピーダンスを調整した同様の内包インターポーザを作成することができる。それにより、１つ以上の高速マクロ信号を取り扱う半導体装置において、内包インターポーザをその都度設計するのではなく、予め作成され且つ特性検証された内包インターポーザの中から所要の１つ以上を選択して使用することが可能となる。
【実施例３】
【００４５】
図１０に、実施例３に係る半導体装置にて使用され得る２層基板の形態をした内包インターポーザ４３０を上面図にて示す。なお、コア基板４３１の部分はあたかも透明であるように示されている。
【００４６】
内包インターポーザ４３０は、コア基板４３１の上面に、差動伝送信号のため一対の信号配線４３２ａ（同種又は異なる種類のより多くの信号配線を含み得る）、及び該信号配線の略全体を取り囲む電源又はグランドのプレーン４３２ｂなどを含んでいる。信号配線４３２ａ及びプレーン４３２ｂは、例えば、ワイヤー４６５によって半導体チップに接続され得る。内包インターポーザ４３０はまた、コア基板４３１の下面に、上面の信号配線４３２ａ又はプレーン４３２ｂにスルーホールビアによって接続されたランド又はプレーン４３３ｂなどを含んでいる。
【００４７】
図１０は、内包インターポーザ４３０を上面図で示すことにより、下面の電源又はグランドのプレーン４３３ｂが、コア基板４３１を挟んで、上面の信号配線４３２ａの略全体と対向していることを示している。ＰＫＧインターポーザ構造と連携させた電磁界シミュレーションにより、このような内包インターポーザ下面のプレーンにより、内包インターポーザとＰＫＧインターポーザとの間での信号干渉ひいてはノイズが抑制されることが示されている。
【００４８】
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。
【００４９】
以上の説明に関し、更に以下の付記を開示する。
（付記１）
一方の面に外部接続端子を備えた第１の配線基板と、
前記第１の配線基板の他方の面上に配置された第２の配線基板と、
前記第１の配線基板の前記他方の面上に配置された半導体チップと、
を有し、
前記第２の配線基板は、前記半導体チップで用いられる所定の信号のための信号配線を有し、
前記第２の配線基板は前記第１の配線基板に突起状の接続電極によって接続されている、
ことを特徴とする半導体装置。
（付記２）
前記第２の配線基板は、前記第１の配線基板とは反対側の第１の配線層と、前記第１の配線基板側の第２の配線層とを有し、
前記第１の配線層は前記信号配線を含み、前記第２の配線層は、前記信号配線の少なくとも一部に対向する電源プレーン又はグランドプレーンを含む、
ことを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の配線層は更に、前記信号配線に隣接配置された電源プレーン又はグランドプレーンを含む、ことを特徴とする付記２に記載の半導体装置。
（付記４）
前記所定の信号は差動伝送信号対である、ことを特徴とする付記１乃至３の何れか一に記載の半導体装置。
（付記５）
前記第２の配線基板は、複数の高速インタフェース規格の各々に対して設計された複数の基板から、前記所定の信号が従う規格に対応して選択されている、ことを特徴とする付記１乃至４の何れか一に記載の半導体装置。
（付記６）
前記半導体チップと前記第２の配線基板の前記信号配線とを接続するボンディングワイヤ、を更に有することを特徴とする付記１乃至５の何れか一に記載の半導体装置。
（付記７）
前記第２の配線基板の前記信号配線と前記半導体チップとが、前記第１の配線基板上の配線を介して接続されている、ことを特徴とする付記１乃至５の何れか一に記載の半導体装置。
（付記８）
前記第１の配線基板及び前記第２の配線基板はともに２層基板である、ことを特徴とする付記１乃至７の何れか一に記載の半導体装置。
【符号の説明】
【００５０】
１００  半導体装置
１２０  配線基板（ＰＫＧインターポーザ）
１２１  コア基板
１２２、１２３  配線層
１２２ａ  信号配線
１２２ｂ、１２３ｂ  電源プレーン又はグランドプレーン
１２４  スルーホールビア
１２５  外部接続端子
１３０、２３０、３３０、４３０  配線基板（内包インターポーザ）
１３１  コア基板
１３２、１３３  配線層
１３２ａ  信号配線（高速マクロ信号配線など）
１３２ｂ、１３３ｂ  電源プレーン又はグランドプレーン
１３４  スルーホールビア
１３５  接続電極
１３６  ソルダーレジスト
１４０  半導体チップ
１４５  接着材
１５０  モールド樹脂
１６０、１６５  ワイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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