(57)【要約】 【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制する。【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択トランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。【選択図】図２
2012174869.tif 000002
【特許請求の範囲】
【請求項１】
ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、
前記端部メモリセルと前記選択トランジスタとの間において前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面と、前記メモリセルストリングにおいて隣接する２つのメモリセルのゲート間において対向する前記ゲートの側面とを、シリコン酸化膜を含む膜で被覆する側壁膜と、
前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜と、
複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域を備え、
前記隣接する２つのメモリセルの前記側壁膜間に空隙があり、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があり、
前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とするＮＡＮＤ型ＥＥＰＲＯＭ。
【請求項２】
ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、
前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面を被覆する側壁膜と、
前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜とを備え、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があることを特徴とする半導体記憶装置。
【請求項３】
前記側壁膜は、前記メモリセルストリングにおいて隣接する２つのメモリセルのゲート間の、該隣接する２つのメモリセルのゲートの側面を被覆し、
前記隣接する２つのメモリセルの前記側壁膜間に空隙があることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域をさらに備え、
前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、
隣接する前記メモリセル間の第１の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第２の間隙を、シリコン窒化膜を用いて充填し、
隣接する前記選択トランジスタ間の第３の間隙に堆積された前記シリコン窒化膜を除去し、
前記第３の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、
前記スペーサを残しつつ、前記第１の間隙および前記第２の間隙に充填された前記シリコン窒化膜を選択的に除去し、
前記第１の間隙および前記第２の間隙にシリコン酸化膜を堆積することによって、前記第１の間隙および前記第２の間隙内に空隙を形成することを具備する半導体記憶装置の製造方法。
【請求項６】
前記スペーサの形成時に、複数の前記メモリセルを含むメモリセルアレイを制御する周辺回路領域にあるトランジスタのゲート側面にも前記スペーサを形成することを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記スペーサの形成後、前記第３の間隙を絶縁膜で充填し、
前記第３の間隙をマスク材で被覆し、
その後、前記第１の間隙および前記第２の間隙に充填された前記シリコン窒化膜を選択的に除去することを特徴とする請求項５または請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記マスク材は、前記周辺回路領域をも被覆することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。  
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）のような半導体記憶装置では、近年、益々微細化の要求が高まっている。しかし、メモリを微細化すると、メモリセル間の間隔が狭小化し、メモリセル同士の干渉（隣接干渉効果）が無視できなくなる。隣接干渉効果は、すでにデータを書き込んだメモリセルの閾値電圧が隣接メモリセルへのデータ書込み動作によってシフトする現象である。隣接干渉効果によって、メモリセルの閾値電圧分布は拡大し、読み出したデータの信頼性が低下する。
【０００３】
隣接干渉効果は、隣接するメモリセルの結合容量が大きいことが原因である。従って、隣接するメモリセルの結合容量を小さくするために、メモリセル間に誘電率の小さい空隙（エアギャップ）を形成することが考えられる。また、メモリセルと選択トランジスタとの間の隣接干渉効果を低減させるために、メモリセルと選択トランジスタとの間にも空隙を形成することが考えられる。
【０００４】
しかし、隣接するメモリセル間やメモリセルと選択トランジスタとの間に空隙を形成しようとすると、空隙は、選択トランジスタとコンタクトとの間、および、周辺回路のトランジスタとコンタクトとの間にも形成される。この場合、選択トランジスタおよび周辺回路のトランジスタの近傍に形成されたコンタクトホールが空隙と連通し、コンタクト材料が空隙に入り込んでしまう。これは、ビット線方向に隣接するコンタクト同士の短絡に繋がる。また、これは、選択トランジスタとコンタクトとの間の耐圧を低下させ、メモリの信頼性を損ねる原因となる。
【０００５】
これに対処するためには、コンタクトホールと空隙とが連通しないように、コンタクトホールを空隙より遠い位置に形成する必要があった。この場合、選択トランジスタとコンタクトとの間の間隔および周辺回路におけるトランジスタ間の間隔を広く設計しなければならない。これは、メモリの微細化の妨げとなっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７７８９７号公報
【特許文献２】特開２００９−２３１３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
隣接するメモリセル間およびメモリセルと選択トランジスタとの間に空隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択トランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に従った半導体記憶装置の構成を示す図。
【図２】第１の実施形態に従った半導体記憶装置の構成を示す断面図。
【図３】本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図。
【図４】メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲートを加工した直後の構造を示す平面図。
【図５】図４のＡ−Ａ線に沿った断面図。
【図６】図５に続く、本実施形態によるメモリの製造方法を示す断面図。
【図７】図６に続く、本実施形態によるメモリの製造方法を示す断面図。
【図８】図７に続く、本実施形態によるメモリの製造方法を示す断面図。
【図９】図８に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１０】図９に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１１】図１０に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１２】図１１に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１３】図１２に続く、本実施形態によるメモリの製造方法を示す断面図。
【図１４】図１３に続く、本実施形態によるメモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
図１は、本発明に係る実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１２】
メモリセルアレイ１は、複数のブロックＢＬＫを有し、各ブロックＢＬＫは、複数のメモリセルストリング（以下、単にストリングとも言う）ＣＳを有する。ブロックＢＬＫは、データの消去単位である。ストリングＣＳは、直列に接続された複数のメモリセルＭＣを有する。ストリングＣＳの両端のメモリセル（端部メモリセル）ＭＣｅは、選択トランジスタＳＴに接続されている。一方の端部メモリセルＭＣｅは、選択トランジスタＳＴを介してビット線ＢＬに接続されており、他方の端部メモリセルＭＣｅは、選択トランジスタＳＴを介してセルソースＣＥＬＳＲＣに接続されている。
【００１３】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、選択トランジスタＳＴのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダおよびワード線ドライバＷＬＤにより駆動される。
【００１４】
各ビット線ＢＬは、選択トランジスタＳＴを介してストリングＣＳに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。尚、一つのワード線に接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。
【００１５】
選択ゲート線ＳＧＳ、ＳＧＤが選択トランジスタＳＴを駆動することによって、ストリングＣＳがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１６】
図２は、第１の実施形態に従った半導体記憶装置の構成を示す断面図である。メモリセルＭＣおよび選択トランジスタＳＴが半導体基板１０上に形成されている。メモリセルＭＣは、トンネル絶縁膜２０上に設けられたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられたインターポリ絶縁膜３０と、インターポリ絶縁膜３０上に設けられたコントロールゲートＣＧと、拡散層４０とを備えている。拡散層４０は、隣接するメモリセルＭＣによって共有されており、それにより、複数のメモリセルＭＣが直列に接続されている。また、端部メモリセルＭＣｅが拡散層４１によって選択トランジスタＳＴに接続されている。選択トランジスタＳＴが拡散層４２によってコンタクトＣＮＴに接続されている。従って、コンタクトＣＮＴは、選択トランジスタＳＴを介してストリングＣＳに接続されており、選択トランジスタＳＴの導通状態によってストリングＣＳに電気的に接続され、あるいは、電気的に切断され得る。
【００１７】
メモリセルＭＣのフローティングゲートＦＧおよびコントロールゲートＣＧの側面は、側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、電荷をトラップし難い絶縁膜（例えば、シリコン酸化膜）で形成されている。換言すると、側壁膜５０、１００は、隣接する２つのメモリセルＭＣのゲート間において対向するゲート側面を被覆している。隣接する側壁膜１００の間には、空隙ＡＧがある。即ち、隣接するメモリセルＭＣのフローティングゲート間およびコントロールゲート間の間隙（第１の間隙）において、側壁膜５０、１００は、その隣接するメモリセルＭＣのフローティングゲートＦＧおよびコントロールゲートＣＧの側面を被覆している。そして、第１の間隙において、空隙ＡＧが、側壁膜１００間（側壁膜１００内）に設けられている。
【００１８】
また、選択トランジスタＳＴのゲートの側面も、側壁膜５０、１００によって被覆されている。端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧの側面も側壁膜５０、１００によって被覆されている。側壁膜５０、１００は、端部メモリセルＭＣｅと選択トランジスタＳＴとの間において端部メモリセルＭＣｅのゲートの側面および選択トランジスタＳＴのゲートの側面を被覆している。選択トランジスタＳＴのゲートと端部メモリセルＭＣｅのゲートＦＧ、ＣＧとの間において、隣接する側壁膜１００の間（側壁膜１００中）には、空隙ＡＧがある。即ち、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙（第２の間隙）において、側壁膜５０、１００は、端部メモリセルＭＣｅのゲートＦＧ、ＣＧの側面および選択トランジスタＳＴのゲートの側面を被覆している。そして、第２の間隙において、空隙ＡＧが端部メモリセルＭＣｅの側壁膜１００と選択トランジスタＳＴの側壁膜１００との間に設けられている。
【００１９】
各メモリセルＭＣのコントロールゲートＣＧ、選択トランジスタＳＴのゲートの上部には、シリサイド１１０が設けられている。これにより、メモリセルＭＣおよび選択トランジスタＳＴのゲート抵抗を低減させることができる。
【００２０】
隣接する選択トランジスタＳＴの間の間隙（第３の間隙）には、絶縁膜６０、７０、８０、９０が充填されている。絶縁膜６０、７０、９０は、例えば、シリコン酸化膜である。絶縁膜８０は、例えば、シリコン窒化膜である。絶縁膜７０は、例えば、ＴＥＯＳ膜から成るライナ層である。絶縁膜８０は、例えば、シリコン窒化膜からなるライナ層である。絶縁膜９０は、例えば、ＰＢＳＧ、ＮＳＧまたはＰＳＧを用いた被覆性の良いシリコン酸化膜である。
【００２１】
さらに、層間絶縁膜１２０、１３０が、メモリセルＭＣ、選択トランジスタＳＴ、絶縁膜６０、７０、８０、９０上を被覆するように設けられている。
【００２２】
コンタクトＣＮＴは、層間絶縁膜１２０、１３０および絶縁膜６０、７０、８０、９０を貫通して、拡散層４２に接触している。
【００２３】
本実施形態では、隣接する選択トランジスタＳＴの間には、絶縁膜６０、７０、８０、９０が充填されており、原則空隙が存在しない。即ち、選択トランジスタＳＴとコンタクトＣＮＴとの間には原則空隙が存在しない。従って、図２に示すように、コンタクトＣＮＴが、隣接する選択トランジスタＳＴのいずれか一方にずれた場合であっても、空隙ＡＧとコンタクトホールとが連通しにくく、コンタクトＣＮＴと選択トランジスタＳＴとの間は絶縁膜６０、７０、８０または９０によって充填たされている。その結果、本実施形態によるメモリは、コンタクトＣＮＴと選択トランジスタＳＴとの間の耐圧を高く維持することができ、信頼性を高く維持することができる。
【００２４】
一方、端部メモリセルＭＣｅと選択トランジスタとの間には、側壁膜５０、１００を介して空隙ＡＧが設けられている。これにより、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の結合容量を低減させ、選択トランジスタＳＴと端部メモリセルＭＣｅの間の耐圧を向上することができる。
【００２５】
また、端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧ、および、選択トランジスタＳＴのゲートの各側面は、側壁膜５０および１００によって保護されている。これにより、端部メモリセルＭＣｅのフローティングゲートＦＧ、コントロールゲートＣＧ、選択トランジスタＳＴのゲート、トンネル絶縁膜端部、および、インターポリ絶縁膜端部は、空隙ＡＧ作成後のプロセスダメージ（ｗｅｔエッチング工程のサイドエッチング）から保護され得る。
【００２６】
さらに、側壁膜５０および１００には、電荷をトラップし難いシリコン酸化膜を用いている。これにより、側壁膜５０および１００が端部メモリセルＭＣｅおよびその他のメモリセルＭＣの閾値電圧への影響を抑制できる。
【００２７】
例えば、シリコン窒化膜は電荷をトラップし易い。このため、側壁膜５０および１００がシリコン窒化膜で形成されている場合、データの書込み／消去動作によって電荷が側壁膜５０および１００にトラップされる可能性が高い。この場合、端部メモリセルＭＣｅの近傍にトラップされた電荷が端部メモリセルＭＣｅのデータに影響を与える場合がある。
【００２８】
これに対し、側壁膜５０および１００にシリコン酸化膜を用いることによって、端部メモリセルＭＣｅおよびその他のメモリセルＭＣのデータへの影響を抑制できる。
【００２９】
隣接するメモリセルＭＣ間にも、側壁膜５０、１００間に空隙ＡＧが設けられている。これにより、メモリセルＭＣ間の結合容量を低減させ、メモリセルＭＣ同士の隣接干渉効果を抑制できる。
【００３０】
図３は、本実施形態による周辺回路領域のトランジスタＴｒの構成を示す断面図である。トランジスタＴｒは、半導体基板１０に形成された拡散層４３、４４と、ゲート電極Ｇとを備えている。ゲート電極Ｇ上には、シリサイド１１０が形成されている。ゲート電極Ｇの側面には、側壁膜５０および絶縁膜（例えばシリコン酸化膜）６０が設けられている。
【００３１】
また、素子分離領域には、ＳＴＩ（Shallow Trench Isolation）が半導体基板１０中に埋め込まれている。素子分離領域ＳＴＩ上には、絶縁膜６０、絶縁膜（例えばＴＥＯＳ（Tetraethoxysilane）膜）７０、絶縁膜（例えばシリコン窒化膜）８０およびシリコン酸化膜９０が設けられている。
【００３２】
トランジスタＴｒのゲートＧとそれに隣接するトランジスタのゲートとの間の間隙は、側壁膜５０、絶縁膜６０〜１００またはコンタクトＣＮＴで充填されており、原則空隙がない。
【００３３】
次に、本実施形態による半導体記憶装置の製造方法を説明する。
【００３４】
図４は、メモリセルＭＣのコントロールゲートＣＧおよび選択トランジスタＳＴのゲートを加工した直後の構造を示す平面図である。図４に示すように、アクティブエリアＡＡと素子分離領域ＳＴＩとがロウ方向（ワード線ＷＬの延伸方向）に配列されており、ともにカラム方向（ビット線ＢＬの延伸方向）に延伸している。従って、アクティブエリアＡＡは、カラム方向に延伸しておりストライプ状に形成されている。後の工程で、ビット線ＢＬは、アクティブエリアＡＡ上に形成される。
【００３５】
コントロールゲートＣＧ、および、選択トランジスタＳＴのゲートＧｓｔは、ロウ方向に延伸している。コントロールゲートＣＧは、ワード線ＷＬとして機能してよい。フローティングゲートＦＧは、図４では示されていないが、コントロールゲートＣＧの下方に各メモリセルＭＣに対応して設けられている。従って、フローティングゲートＦＧは、コントロールゲートＣＧとは異なり、ロウ方向に隣接するアクティブエリアＡＡごとに互いに絶縁されている。
【００３６】
図５は、図４のＡ−Ａ線に沿った断面図である。図６（Ａ）から図１４の（Ａ）は、図５に続く、本実施形態によるメモリの製造方法を示す断面図である。図６（Ｂ）から図１４の（Ｂ）は、周辺回路領域のトランジスタＴｒの製造方法を示す断面図である。尚、図６から図１４の（Ａ）と（Ｂ）とは、同じ製造工程における断面を示す。
【００３７】
図５を参照すると、半導体基板１０上にトンネル絶縁膜２０が形成される。トンネル絶縁膜２０は、ＣＶＤ（Chemical Vapor Deposition）法または熱酸化法を用いて形成される。トンネル絶縁膜２０上に、フローティングゲートＦＧの材料（例えば、ポリシリコン）を堆積する。フローティングゲートＦＧ上にインターポリ絶縁膜３０を形成する。インターポリ絶縁膜３０は、ＣＶＤ法を用いて形成されたシリコン酸化膜、シリコン窒化膜または酸化アルミニウム、もしくはこれらを含む積層膜を用いる。リソグラフィおよびＲＩＥ（Reactive Ion Etching）法を用いて選択トランジスタＳＴおよび周辺回路領域のトランジスタのインターポリ絶縁膜３０の少なくとも一部を除去する。これにより、選択トランジスタＳＴおよび周辺回路領域のトランジスタでは、フローティングゲートＦＧの材料とコントロールゲートＣＧの材料とが接続されて、単一のゲートＧｓｔ、Ｇとして機能する。
【００３８】
次に、ＣＶＤ法を用いてインターポリ絶縁膜３０上にコントロールゲートＣＧの材料（例えば、ポリシリコン）を堆積する。さらに、コントロールゲートＣＧの材料上にマスク材料３０１（例えば、シリコン窒化膜）を堆積し、リソグラフィおよびＲＩＥを用いて、マスク材３０１をゲート電極のパターンに加工する。
【００３９】
そして、マスク材３０１をマスクとしてＲＩＥ法でコントロールゲートＣＧの材料、インターポリ絶縁膜３０およびフローティングゲートＦＧの材料をエッチングする。これにより、図５に示すゲート構造が得られる。
【００４０】
周辺回路領域のトランジスタＴｒは、図６（Ｂ）に示すように、選択トランジスタＳＴと同様に形成されている。尚、素子分離領域ＳＴＩが既知の方法で既に形成されている。素子分離領域ＳＴＩの表面は、半導体基板１０のアクティブエリアＡＡの表面よりも低く窪んでいる。
【００４１】
次に、図６（Ａ）に示すように、ＣＶＤ法を用いて側壁膜（例えばシリコン酸化膜）５０を堆積し、側壁膜５０上にシリコン窒化膜３２０を堆積する。このとき、側壁膜５０は、フローティングゲートＦＧ、コントロールゲートＣＧおよびゲート電極Ｇｓｔを保護する。シリコン窒化膜３２０は、隣接するメモリセルＭＣ間の間隙（第１の間隙）、並びに、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙（第２の間隙）を充填し、隣接する選択トランジスタＳＴ間の間隙（第３の間隙）を充填しないような厚みで堆積される。これにより、図６（Ａ）に示すように、シリコン窒化膜３２０は、隣接するコントロールゲートＣＧ間、隣接するフローティングゲートＦＧ間、隣接するゲートＦＧ、ＣＧとゲートＧｓｔとの間に充填される。一方で、シリコン窒化膜３２０は、ゲートＧｓｔの側面を被覆するが、隣接するゲートＧｓｔ間に充填されない。
【００４２】
周辺回路領域では、図６（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域ＳＴＩ上に側壁膜５０およびシリコン窒化膜３２０が堆積される。
【００４３】
次に、熱燐酸溶液を用いてシリコン窒化膜３２０をウエットエッチングすることによって、隣接する選択トランジスタＳＴのゲートＧｓｔ間にあるシリコン窒化膜３２０をシリコン窒化膜３２０が堆積された厚さ分、除去する。このとき、シリコン窒化膜３２０はメモリセルＭＣ間、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間に残っている。これは、ウエットエッチングが等方性エッチングであるため、狭い隙間にあるシリコン窒化膜３２０が残るからである。従って、メモリセルＭＣ間、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にシリコン窒化膜３２０を充填させたまま、隣接する選択トランジスタＳＴ間にあるシリコン窒化膜３２０を除去することができる。これにより、図７（Ａ）示す構造が得られる。
【００４４】
周辺回路領域では、図７（Ｂ）に示すように、素子分離領域ＳＴＩ上にあるシリコン窒化膜３２０も含めて除去される。素子分離領域ＳＴＩは、隣接メモリセルＭＣ間、あるいは、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の間隙よりも広く、シリコン窒化膜３２０が充填されていないからである。これにより、トランジスタＴｒと素子分離領域ＳＴＩとの境界にある段差ＳＴＰにシリコン窒化膜が残りにくい。
【００４５】
次に、ＣＶＤ法を用いてシリコン窒化膜３２０および側壁膜５０上に絶縁膜６０を堆積する。このとき、図８（Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓｔ間を絶縁膜６０で充填しない。
【００４６】
周辺回路領域では、図８（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域ＳＴＩ上に絶縁膜６０が堆積される。
【００４７】
次に、ＲＩＥ法を用いて、絶縁膜６０を異方的にエッチングする。これにより、図９（Ａ）に示すように、隣接する選択トランジスタＳＴのゲートＧｓｔ間の間隙（第３の間隙）において、互いに対向する側面に絶縁膜６０をスペーサとして残置させる。そして、絶縁膜６０、シリコン窒化膜３２０、３０１をマスクとして用いて選択トランジスタＳＴ間の半導体基板１０に不純物を注入する。不純物を拡散することによって拡散層４２が形成され得る。
【００４８】
このとき、周辺回路領域では、図９（Ｂ）に示すように、トランジスタＴｒのゲートＧの側面、および、段差ＳＴＰの側面にも絶縁膜６０がスペーサとして残置されている。また、露光、拡散、現像、不純物注入等の工程を経て拡散層４３、４４が形成される。
【００４９】
次に、図１０（Ａ）に示すように、側壁膜５０、絶縁膜６０およびシリコン窒化膜３０１、３２０上に絶縁膜７０、絶縁膜８０および絶縁膜９０を順次堆積する。絶縁膜７０および絶縁膜８０は、コンタクト形成時のストッパとしての機能を果たす。絶縁膜９０は、隣接する選択トランジスタＳＴのゲートＧｓｔ間を埋め込むように埋込み性の良好な絶縁材料であって、例えば、ＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＮＳＧ（Non-doped Silicate Glass）、ＰＳＧ（Phosphorus Silicate Glass）等のシリコン酸化膜でよい。
【００５０】
周辺回路領域では、図１０（Ｂ）に示すように、トランジスタＴｒおよび素子分離領域ＳＴＩ上に絶縁膜７０、絶縁膜８０および絶縁膜９０が堆積される。
【００５１】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３０１が露出されるまで、絶縁膜９０、絶縁膜８０および絶縁膜７０を研磨する。これにより、図１１（Ａ）に示す構造が得られる。
【００５２】
周辺回路領域では、図１１（Ｂ）に示すように、トランジスタＴｒのゲートＧ上にあるシリコン窒化膜３０１が露出される。
【００５３】
次に、図１２（Ａ）に示すように、ＣＭＰ法、ＲＩＥ法等を用いてメモリセルＭＣのコントロールゲートＣＧの上部および選択トランジスタＳＴのゲートＧｓｔの上部を露出させる。
【００５４】
周辺回路領域では、図１２（Ｂ）に示すように、トランジスタＴｒのゲートＧの上部が露出される。
【００５５】
次に、リソグラフィ技術を用いて、選択トランジスタＳＴ間の絶縁膜６０、７０、８０、９０をフォトレジスト３７０で被覆する。一方、メモリセルＭＣ間のシリコン窒化膜３２０および端部メモリセルＭＣｅと選択トランジスタＳＴとの間のシリコン窒化膜３２０を露出させる。続いて、熱燐酸溶液を用いて、メモリセルＭＣ間の第１の間隙および端部メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の間隙にあるシリコン窒化膜３２０を選択的に除去する。これにより、図１３（Ａ）に示す構造が得られる。このとき、絶縁膜６０、７０、８０、９０がフォトレジスト３７０で保護されているため、絶縁膜６０、７０、８０、９０は、隣接する選択トランジスタＳＴ間の第３の間隙を充填した状態を維持する。
【００５６】
周辺回路領域では、図１３（Ｂ）に示すように、フォトレジスト３７０は、トランジスタＴｒおよび素子分離領域ＳＴＩ上を被覆する。また、トランジスタＴｒと素子分離領域ＳＴＩとの間の段差ＳＴＰには、絶縁膜膜６０が残置されているもののシリコン窒化膜は残存していない。従って、シリコン窒化膜への電荷トラップによる電気的特性の劣化は抑制される。
【００５７】
続いて、コントロールゲートＣＧ、ゲートＧｓｔの上部をＭｏ／Ｗ／Ｔｉ／Ｃｏ／Ｎｉなどを用いてシリサイド化する。
【００５８】
次に、ＣＶＤ法等を用いて、メモリセルＭＣおよび選択トランジスタＳＴ上に被覆性の悪い堆積条件のもとで側壁膜１００を堆積する。これにより、メモリセルＭＣおよび選択トランジスタＳＴの側面に側壁膜１００が堆積される。しかし、隣接するメモリセルＭＣ間の第１の間隙、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の間隙は、側壁膜１００で充填される前に、それらの開口部が閉塞される。これにより、図１４（Ａ）に示すように、空隙ＡＧが、隣接するメモリセルＭＣ間の側壁膜１００内、および、端部メモリセルＭＣｅと選択トランジスタＳＴとの間の側壁膜１００内に形成される。
【００５９】
周辺回路領域では、トランジスタＴｒおよび素子分離領域ＳＴＩ上に側壁膜１００が堆積される。
【００６０】
側壁膜１００の平坦化後、層間絶縁膜１２０、１３０を堆積する。そして、リソグラフィおよびＲＩＥを用いて、コンタクトホールを形成し、そのコンタクトホール内に導電体を充填する。これにより、コンタクトＣＮＴが形成され、図２に示すメモリが完成する。
【００６１】
本実施形態によれば、隣接するメモリセルＭＣ間の第１の間隙および端部メモリセルＭＣｅと選択トランジスタＳＴとの間の第２の間隙に空隙ＡＧを形成しつつ、コンタクトＣＮＴと選択トランジスタＳＴとの間の第３の間隙や周辺回路領域には原則空隙を形成しない。従って、隣接干渉効果を抑制しつつ、コンタクトＣＮＴと選択トランジスタＳＴまたは周辺回路領域のトランジスタＴｒとの間の短絡を防止することができる。その結果、信頼性を高く維持したまま、メモリ全体を微細化することができる。
【００６２】
また、本実施形態によれば、隣接するメモリセルＭＣ間や端部メモリセルＭＣｅと選択トランジスタＳＴとの間に空隙ＡＧを形成しつつ、フローティングゲートＦＧ、コントロールゲートＣＧ、選択トランジスタＳＴのゲートＧｓｔの各側面は、側壁膜（シリコン酸化膜）５０、１００によって被覆されている。よって、側壁膜５０、１００は、空隙ＡＧ形成後のプロセスダメージからフローティングゲートＦＧ、コントロールゲートＣＧ、選択トランジスタＳＴのゲートＧｓｔを保護することができる。
【００６３】
さらに、図７（Ａ）において、シリコン窒化膜３２０はメモリセルＭＣ間だけでなく、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にも充填されている。これにより、図１３（Ａ）に示すフォトレジスト３７０は、選択トランジスタＳＴ間を被覆すれば足りる。
【００６４】
もし、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にシリコン酸化膜およびシリコン窒化膜の積層膜が充填されている場合、メモリセルＭＣ間のシリコン窒化膜を除去する際に、熱燐酸溶液中にシリコン酸化膜のダストが混入してしまう。
【００６５】
本実施形態では、シリコン窒化膜３２０が端部メモリセルＭＣｅと選択トランジスタＳＴとの間に充填されているので、端部メモリセルＭＣｅと選択トランジスタＳＴとの間をエッチングしてもこのようなダストの問題が発生し難い。よって、本実施形態は、端部メモリセルＭＣｅと選択トランジスタＳＴとの間にも空隙ＡＧを形成することができる。
【００６６】
なお、本実施形態では不純物注入を用いて拡散層４０〜４４を形成する例について説明したが、メモリセルＭＣと選択トランジスタＳＴとを直列に接続し、メモリストリングスを構成することができれば、拡散層４０〜４４を省略しても構わない。
【符号の説明】
【００６７】
１・・・メモリセルアレイ、２・・・周辺回路領域、ＣＳ・・・メモリセルストリング、ＢＬＫ・・・ブロック、ＭＣ・・・メモリセル、ＭＣｅ・・・端部メモリセル、１０・・・半導体基板、２０・・・トンネル絶縁膜、３０・・・インターポリ絶縁膜（ＩＰＤ）、４０〜４４・・・拡散層、５０、１００・・・側壁膜、６０、７０、８０、９０・・・絶縁膜、１２０、１３０・・・層間絶縁膜、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＳＴ・・・選択トランジスタ、ＣＮＴ・・・コンタクト、ＡＧ・・・空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成24年6月18日(2012.6.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本実施形態による半導体記憶装置の製造方法は、
半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、
隣接する前記メモリセル間の第１の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第２の間隙を、シリコン窒化膜を用いて充填し、
隣接する前記選択トランジスタ間の第３の間隙に堆積された前記シリコン窒化膜を除去し、
前記第３の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、
前記第３の間隙を絶縁膜で充填し、
前記第３の間隙をマスク材で被覆し、
前記スペーサを残しつつ、前記第３の間隙を前記マスク材で被覆した状態で、前記第１の間隙および前記第２の間隙に充填された前記シリコン窒化膜を選択的に除去し、
前記第１の間隙および前記第２の間隙にシリコン酸化膜を堆積することによって、前記第１の間隙および前記第２の間隙内に空隙を形成することを具備する。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、
隣接する前記メモリセル間の第１の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第２の間隙を、シリコン窒化膜を用いて充填し、
隣接する前記選択トランジスタ間の第３の間隙に堆積された前記シリコン窒化膜を除去し、
前記第３の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、
前記第３の間隙を絶縁膜で充填し、
前記第３の間隙をマスク材で被覆し、
前記スペーサを残しつつ、前記第３の間隙を前記マスク材で被覆した状態で、前記第１の間隙および前記第２の間隙に充填された前記シリコン窒化膜を選択的に除去し、
前記第１の間隙および前記第２の間隙にシリコン酸化膜を堆積することによって、前記第１の間隙および前記第２の間隙内に空隙を形成することを具備する半導体記憶装置の製造方法。
【請求項２】
前記スペーサの形成時に、複数の前記メモリセルを含むメモリセルアレイを制御する周辺回路領域にあるトランジスタのゲート側面にも前記スペーサを形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記マスク材は、前記周辺回路領域をも被覆することを特徴とする請求項２に記載の半導体記憶装置の製造方法。