(57)【要約】【課題】  セル面積を縮小させつつ、コストの増大を抑制する。【解決手段】  実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。【選択図】図２
2012234884.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に所定のピッチを有して配置され、前記第１の方向と直交する第２の方向に延在された第１及び第２のゲート電極と、
前記第１及び第２のゲート電極間の上方に配置された第１の磁気抵抗素子と、
前記第１の磁気抵抗素子より高い位置に配置され、前記第１の磁気抵抗素子と前記第１の方向に前記ピッチの半分の距離を有して配置された電極層と、
前記電極層より高い位置に配置され、前記第１の方向に延在された配線と、
前記第１の磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を１つの導電層で行う第１のビアと、
を具備する磁気ランダムアクセスメモリ。
【請求項２】
前記第１の磁気抵抗素子と前記第２の方向に前記距離を有して配置された第２の磁気抵抗素子をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１の磁気抵抗素子と前記第１の方向に並んで配置された第２の磁気抵抗素子と、
前記第２の磁気抵抗素子と前記配線との接続のみを行う第２のビアと、
をさらに具備し、
前記第１及び第２のビアは、前記第１の方向において交互に配置されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１の磁気抵抗素子と前記電極層とは、異なるメモリセル内に位置することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記電極層は、２つの異なるセルで共有されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項６】
第１の方向に所定のピッチを有して配置され、前記第１の方向と直交する第２の方向に延在する第１及び第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極間の上方に、磁気抵抗素子を形成する工程と、
前記磁気抵抗素子より高い位置で、かつ、前記磁気抵抗素子と前記第１の方向に前記ピッチの半分の距離を有する位置に、電極層を形成する工程と、
前記磁気抵抗素子及び前記電極層を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に除去し、前記磁気抵抗素子及び前記電極層を同時に露出するビアホールを形成する工程と、
前記ビアホール内を導電層で埋め込み、ビアを形成する工程と、
前記ビア上に、前記第１の方向に延在する配線を形成し、前記ビアによって前記磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を同時に行う工程と、
を具備する磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高さの異なる層と同時にコンタクトするビアを用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）及びその製造方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭと称す）は、強磁性体の磁化方向によるバリア層の抵抗変化を利用した記憶情報を、随時、保持、読み出すことができる不揮発性固体メモリの総称である。ＭＲＡＭのセルは、通常複数の強磁性体とバリア層とを積層した構造を有する。
【０００３】
従来型の配線電流による磁場を用いてデータの書き込みを行うＭＲＡＭにおいては、ＭＴＪ（Magnetic Tunnel Junction）素子のサイズを縮小すると、保持力が大きくなるため、書き込みに必要な電流が大きくなる傾向がある。この従来型のＭＲＡＭでは、大容量化に向けたセルサイズの微細化と低電流化の両立が困難である。
【０００４】
このような課題を克服する書き込み方式として、スピントランスファートルク（ＳＴＴ：Spin Transfer Torque）書き込み方式を用いたスピン注入型ＭＲＡＭが提案されている。スピン注入型ＭＲＡＭでは、情報の書き込みは、ＭＴＪ素子に電流を直接通電して、この電流の向きで自由層の磁化の方向を変化させることで行われる。
【０００５】
このようなスピン注入型ＭＲＡＭにおいて、セルの大容量化には、セル面積を縮小させることが必要である。一方で、セル面積を縮小させると、ビアとビアとの距離が近接し、最小加工寸法Ｆの間隔でビアを配置させることが必要になる。しかしながら、最小加工寸法Ｆでのビア配置は、露光上困難で、複数回に分けて露光する必要がある。このため、高コスト化する可能性がある。
【特許文献１】特開２０１０−２２５８０７号公報
【特許文献２】特開２０１０−１７１３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
セル面積を縮小させつつ、コストの増大を抑制することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態による磁気ランダムアクセスメモリは、第１の方向に所定のピッチを有して配置され、前記第１の方向と直交する第２の方向に延在された第１及び第２のゲート電極と、前記第１及び第２のゲート電極間の上方に配置された第１の磁気抵抗素子と、前記第１の磁気抵抗素子より高い位置に配置され、前記第１の磁気抵抗素子と前記第１の方向に前記ピッチの半分の距離を有して配置された電極層と、前記電極層より高い位置に配置され、前記第１の方向に延在された配線と、前記第１の磁気抵抗素子と前記配線との接続及び前記電極層と前記配線との接続を１つの導電層で行う第１のビアと、を具備する。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトを示す平面図。
【図２】図２（ａ）は、図１のＩＩＡ−ＩＩＡ線に沿った断面図、図２（ｂ）は、図１のＩＩＢ−ＩＩＢ線に沿った断面図。
【図３】実施形態に係る磁気ランダムアクセスメモリの周辺回路部を示す断面図。
【図４】実施形態に係る磁気ランダムアクセスメモリのセルアレイレイアウトを示す平面図。
【発明を実施するための形態】
【０００９】
本実施形態は、セルに抵抗変化素子を利用した抵抗変化メモリであって、例えば、スピン注入型の磁気ランダムアクセスメモリを例に挙げる。以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［１］レイアウト
図１を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイのレイアウトについて説明する。尚、このレイアウトは、８Ｆ２タイプである。
【００１１】
図１に示すように、Ｘ方向（第１の方向）に延在する複数の素子領域（アクティブエリア）ＡＡ（ＡＡ１〜ＡＡｎ）が設けられ、第１の方向と直交するＹ方向（第２の方向）に延在する複数のゲート電極ＧＣ（ＧＣ１〜ＧＣｎ）が配置されている。複数の素子領域ＡＡの上方には、Ｘ方向に延在する複数の上部配線（ビット線）Ｍ１がそれぞれ配置されている。
【００１２】
Ｘ方向に隣り合うゲート電極ＧＣ間の素子領域ＡＡ上には、ビット線コンタクトＣＢ（ＣＢ１〜ＣＢｎ等）が配置されている。ゲート電極ＧＣの片側のＹ方向に隣り合うビット線コンタクトＣＢ上には、磁気トンネル接合素子（抵抗変化素子）ＭＴＪ（ＭＴＪａ〜ＭＴＪｃ等）が配置されている。
【００１３】
ここで、Ｘ方向に並ぶゲート電極ＧＣのピッチＰは、２Ｆ（Ｆ：最小加工寸法）である。Ｘ方向に隣り合うゲート電極ＧＣ間の距離は、Ｆである。Ｘ方向に隣り合う磁気トンネル接合素子ＭＴＪ間の距離Ａは、３Ｆである。Ｙ方向に隣り合う磁気トンネル接合素子ＭＴＪ間の距離Ｂは、Ｆである。Ｘ方向に隣り合うビット線コンタクトＣＢ間の距離Ｃは、Ｆである。従って、距離Ｂ及びＣは、ピッチＰの半分になっている。
【００１４】
ここで、セルＡ内において、ゲート電極ＧＣ１の両側の第１の素子領域ＡＡ１内には、ソース／ドレイン領域Ｓ／Ｄ１及びＳ／Ｄ２がそれぞれ形成されている。このソース／ドレイン領域Ｓ／Ｄ１及びＳ／Ｄ２上には、ビット線コンタクトＣＢ１及びＣＢ２がそれぞれ配置されている。ビット線コンタクトＣＢ１上には、ビアＶ０が配置されている。一方、ビット線コンタクトＣＢ２上には、磁気トンネル接合素子ＭＴＪａが配置されている。ビアＶ０上には、第１の上部電極ＵＥ１が配置されている。この第１の上部電極ＵＥ１は、アイランド状になっており、Ｙ方向に隣り合う第２の素子領域ＡＡ２上まで延在している。この第２の素子領域ＡＡ２の上方における第１の上部電極ＵＥ１上には、ビアＶ１Ｙ’が配置されている。
【００１５】
また、セルＢ内において、ゲート電極ＧＣ２の両側の第３の素子領域ＡＡ３上には、ビット線コンタクトＣＢ２’及びＣＢ３’がそれぞれ配置されている。ビット線コンタクトＣＢ２’上には、磁気トンネル接合素子ＭＴＪｂが配置されている。一方、ビット線コンタクトＣＢ３’上には、ビアＶ０’が配置されている。ビアＶ０’上には、第２の上部電極ＵＥ２が配置されている。この第２の上部電極ＵＥ２は、アイランド状になっており、Ｙ方向に隣り合う第１の素子領域ＡＡ１上まで延在している。
【００１６】
このような実施形態では、セルＡにおける磁気トンネル接合素子ＭＴＪａと上部配線Ｍ１との接続、セルＢにおける第２の上部電極ＵＥ２と上部配線Ｍ１との接続は、共通のビアＶ１Ｙを用いて同時に行われる。ビアＶ１Ｙの開口は、例えば、Ｘ方向に長い（例えば３Ｆ程度の長さ）楕円や長方形等である。尚、磁気トンネル接合素子ＭＴＪａと第２の上部電極ＵＥ２とは、異なる高さに配置されている。
【００１７】
第１の素子領域ＡＡ１において、セルＡの磁気トンネル接合素子ＭＴＪａ、セルＣのＭＴＪｃがＸ方向に並んで配置されている。磁気トンネル接合素子ＭＴＪａ上には、高さの異なる層（磁気トンネル接合素子ＭＴＪａと上部電極ＵＥ２）を同時に接続するブリッジ型のビアＶ１Ｙが配置され、磁気トンネル接合素子ＭＴＪｃ上には、磁気トンネル接合素子ＭＴＪｃのみを接続する単一型のビアＶ１Ｓが配置されている。つまり、Ｘ方向に並ぶ複数の磁気トンネル接合素子ＭＴＪ上には、ブリッジ型のビアＶ１Ｙと単一型のビアＶ１Ｓとが交互に配置されている。
【００１８】
セルＡの電流Ｉａは、第１の素子領域ＡＡ１上の上部配線Ｍ１、ビアＶ１Ｙ、磁気トンネル接合素子ＭＴＪａ、ビット線コンタクトＣＢ２、ソース／ドレイン領域Ｓ／Ｄ２及びＳ／Ｄ１、ビット線コンタクトＣＢ１、ビアＶ０、上部電極ＵＥ１、ビアＶ１Ｙ’、第２の素子領域ＡＡ２上の上部配線Ｍ１の順に流れる。
【００１９】
セルＢの電流Ｉｂは、第３の素子領域ＡＡ３上の上部配線Ｍ１、磁気トンネル接合素子ＭＴＪｂ、ビット線コンタクトＣＢ２’、ソース／ドレイン領域Ｓ／Ｄ２’及びＳ／Ｄ３’、ビット線コンタクトＣＢ３’、ビアＶ０’、上部電極ＵＥ２、ビアＶ１Ｙ、第１の素子領域ＡＡ１上の上部配線Ｍ１の順に流れる。
【００２０】
［２］断面構造
図２（ａ）及び（ｂ）を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの断面構造について説明する。図３を用いて、実施形態に係る磁気ランダムアクセスメモリの周辺回路部の断面構造について説明する。
【００２１】
図２（ａ）に示すように、半導体基板１１上にゲート電極ＧＣ１〜ＧＣ４が形成され、このゲート電極ＧＣ１〜ＧＣの両側面上に側壁絶縁膜１３が形成されている。隣り合うゲート電極ＧＣ１〜ＧＣ４間には、ビット線コンタクトＣＢ１〜ＣＢ５が形成されている。このビット線コンタクトＣＢ１〜ＣＢ５は、素子領域ＡＡ１内のソース／ドレイン領域Ｓ／Ｄ１〜Ｓ／Ｄ５にそれぞれ接続されている。
【００２２】
セルＡでは、ビット線コンタクトＣＢ２上に磁気トンネル接合素子ＭＴＪａが形成され、ビット線コンタクトＣＢ１上にビアＶ０を介して第１の上部電極ＵＥ１が形成されている。セルＢでは、ビット線コンタクトＣＢ３の上方に第２の上部電極ＵＥ２が形成されている。セルＣでは、ビット線コンタクトＣＢ４上に磁気トンネル接合素子ＭＴＪｃが形成され、ビット線コンタクトＣＢ５上にビアＶ０を介して第３の上部電極ＵＥ３が形成されている。
【００２３】
セルＡの磁気トンネル接合素子ＭＴＪａとセルＢの第２の上部電極ＵＥ２とは、異なる高さに配置され、ブリッジ型のビアＶ１Ｙを介して上部配線Ｍ１に接続されている。ビアＶ１Ｙの下部は、段差を形成する第１の面Ｓ１と第２の面Ｓ２と第３の面Ｓ３を有している。第１の面Ｓ１は、磁気トンネル接合素子ＭＴＪａの上面に接し、第２の面Ｓ２は、第２の上部電極ＵＥ２の上面に接し、第３の面Ｓ３は、第２の上部電極ＵＥ２の側面に接している。
【００２４】
セルＣにおいて、磁気トンネル接合素子ＭＴＪｃは、ビアＶ１Ｓを介して上部配線Ｍ１に接続されている。
【００２５】
図２（ｂ）に示すように、セルＡの第１の上部電極ＵＥ１は、第１の素子領域ＡＡ１から第２の素子領域ＡＡ２までＹ方向に延在している。第２の素子領域ＡＡ２の上方における第１の上部電極ＵＥ１上には、ビアＶ１Ｙ’が配置されている。
【００２６】
図３に示すように、周辺回路部では、ソース／ドレイン領域Ｓ／Ｄにビット線コンタクトＣＢが接続され、このビット線コンタクトＣＢにビアＶ０を介して上部電極ＵＥが接続されている。さらに、上部電極ＵＥには、ビアＶ１Ｚを介して上部配線Ｍ１が接続されている。
【００２７】
［３］製造方法
図２（ａ）及び（ｂ）を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの製造方法について説明する。
【００２８】
まず、半導体基板１１内にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成され、素子領域ＡＡ１及びＡＡ２が分離される。次に、半導体基板１１上にゲート電極ＧＣ１〜ＧＣ４が形成され、このゲート電極ＧＣ１〜ＧＣ４の側面に側壁絶縁膜１３が形成される。その後、素子領域ＡＡ１及びＡＡ２内にソース／ドレイン領域Ｓ／Ｄ１〜Ｓ／Ｄ５、Ｓ／Ｄ１’が形成される。
【００２９】
次に、ゲート電極ＧＣ１〜ＧＣ４間にギャップフィル膜１４が埋め込まれる。その後、ギャップフィル膜１４が選択的に除去され、ソース／ドレイン領域Ｓ／Ｄ１〜Ｓ／Ｄ５、Ｓ／Ｄ１’を露出する溝が形成される。次に、溝内に導電材が埋め込まれ、ソース／ドレイン領域Ｓ／Ｄ１〜Ｓ／Ｄ５、Ｓ／Ｄ１’に接続するビット線コンタクトＣＢ１〜ＣＢ５、ＣＢ１’が形成される。次に、ビット線コンタクトＣＢ２及びＣＢ４上に磁気トンネル接合素子ＭＴＪａ及びＭＴＪｃが形成される。
【００３０】
次に、磁気トンネル接合素子ＭＴＪａ及びＭＴＪｃを覆う保護膜１５が形成され、この保護膜１５上に層間絶縁膜１６が形成される。ここで、保護膜１５の例としては、ＳｉＮ、ＡｌＯｘ等が挙げられる。次に、保護膜１５及び層間絶縁膜１６が平坦化され、磁気トンネル接合素子ＭＴＪａ及びＭＴＪｃが露出される。次に、保護膜１５及び層間絶縁膜１６が選択的に除去され、ビット線コンタクトＣＢ１及びＣＢ５を露出するビアホールが形成される。そして、ビアホール内に導電材が埋め込まれ、平坦化されることで、ビアＶ０が形成される。
【００３１】
次に、例えばＴｉＮ等からなる上部電極ＵＥ１〜ＵＥ３が形成される。次に、上部電極ＵＥ１〜ＵＥ３を覆う層間絶縁膜１７が形成される。次に、層間絶縁膜１７内にビアホール１８、１９及び２０が選択的に形成され、このビアホール１８、１９及び２０内に導電材が埋め込まれ、平坦化される。これにより、ビアＶ１Ｙ、Ｖ１Ｓ及びＶ１Ｙ’が形成される。ここで、ビアホール１８、１９及び２０の形成におけるマスク作成及び露光は、ビアホール１８及び２０とビアホール１９との２回に分けて行われる。ビアホール１８は、セルＡの磁気トンネル接合素子ＭＴＪａ及びセルＢの上部電極ＵＥ２を同時に露出する。ビアホール１９は、セルＣの磁気トンネル接合素子ＭＴＪｃを露出する。ビアホール２０は、セルＡの上部電極ＵＥ１を露出する。次に、ビアＶ１Ｙ、Ｖ１Ｓ及びＶ１Ｙ’上に上部配線Ｍ１が形成される。
【００３２】
［４］セルレイアウト
図４を用いて、実施形態に係る磁気ランダムアクセスメモリのセルレイアウトについて説明する。尚、上述した図１では、発明の理解を容易にするために、簡略化されたセルレイアウトが図示されている。
【００３３】
本実施形態では、上部電極ＵＥ、この上部電極ＵＥにつながるコンタクトＶ０、ビット線コンタクトＣＢ、ソース／ドレイン領域Ｓ／ＤおよびビアＶ１Ｙは、２つのセルで共有されている。
【００３４】
例えば、図４に示すように、セルＡとセルＡ’は、上部電極ＵＥ１、コンタクトＶ０、ビット線コンタクトＣＢ１、ソース／ドレイン領域Ｓ／Ｄ１およびビアＶ１Ｙ’を共有している。セルＢとセルＢ’は、上部電極ＵＥ２、コンタクトＶ０’、ビット線コンタクトＣＢ３’、ソース／ドレイン領域Ｓ／Ｄ３’およびビアＶ１Ｙを共有している。セルＣとセルＣ’は、上部電極ＵＥ３、コンタクトＶ０、ビット線コンタクトＣＢ５、ソース／ドレイン領域Ｓ／Ｄ５およびビアＶ１Ｙ”を共有している。
【００３５】
［５］効果
例えば、磁気トンネル接合素子ＭＴＪａと上部配線Ｍ１との接続、上部電極ＵＥ２と上部配線Ｍ１との接続を、別々のビアＶａ及びＶｂで行う場合、セル面積を縮小するためにビアＶａ及びＶｂ間の距離をＦにすると、ビアＶａ及びＶｂの同時露光が困難で、マスク及び露光をビアＶａ及びＶｂ用の２回に分ける必要がある。
【００３６】
しかし、本実施形態は、磁気トンネル接合素子ＭＴＪａと上部配線Ｍ１との接続、上部電極ＵＥ２と上部配線Ｍ１との接続を、ブリッジ型のビアＶ１Ｙで同時に行う。このため、間隔Ｆでビア又はコンタクトを配置した場合であっても、ブリッジ型のビアＶ１Ｙを用いることで、上記２つの接続を行うビア形成のための露光は、１回になる。また、ビアＶ１Ｓと周辺回路部のビアＶ１Ｚは、間隔がＦ以上離れているため、同時に露光が可能である。このため、本実施形態のビア形成は、ビアＶ１Ｓ及びＶ１Ｚのための露光とブリッジ型のビアＶ１Ｙのための露光の合計２回で済む。従って、露光回数を減少することができ、コストを低減できる。
【００３７】
以上のように、本実施形態によれば、間隔Ｆでビア又はコンタクトを配置し、高さの異なるレイヤ（磁気トンネル接合素子ＭＴＪａと上部電極ＵＥ２）を同時に接続するブリッジ型のビアＶ１Ｙを形成する。これにより、セル面積を縮小させつつ、コストの増大を抑制することができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１１…半導体基板、１２…素子分離領域、１３…側壁絶縁膜、１４…ギャップフィル膜、１５…保護膜、１６、１７…層間絶縁膜、１８、１９、２０…ビアホール、ＡＡ…素子領域、ＧＣ…ゲート電極、ＣＢ…ビット線コンタクト、ＭＴＪ…磁気トンネル接合素子、ＵＥ…上部電極、Ｍ１…上部配線、Ｖ１Ｙ、Ｖ１Ｓ、Ｖ１Ｚ…ビア。
【図１】
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【図２】
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【図３】
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【図４】
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