(57)【要約】【課題】本発明は、ＴＥＧを備えた半導体装置において、１枚の半導体基板から取得可能な半導体チップの数を増加させることの可能な半導体装置を提供することを課題とする。【解決手段】第１のスクライブ領域１１の幅Ｗ１をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも広くして、第１のスクライブ領域１１にＴＥＧ１８及びＴＥＧ用パッド２１〜２４を配置すると共に、第１のスクライブ領域１１と交差する第２のスクライブ領域１２の幅Ｗ２をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の方向に延在する第１のスクライブ領域、該第１のスクライブ領域と交差する第２の方向に延在する第２のスクライブ領域、及び前記第１及び第２のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と、
前記ＴＥＧと電気的に接続されたＴＥＧ用パッドと、を有し、
前記第１のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも広くして、前記第１のスクライブ領域に前記ＴＥＧ用パッドを配置すると共に、前記第２のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも狭くしたことを特徴とする半導体装置。
【請求項２】
前記第２のスクライブ領域の幅は、前記半導体基板をダイシング可能な最小の幅であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＴＥＧを、前記第１のスクライブ領域に配置したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ＴＥＧを、前記第２のスクライブ領域に配置したことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記第１のスクライブ領域に、他のＴＥＧ用パッドを配置したことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１のスクライブ領域または前記第２のスクライブ領域に、前記他のＴＥＧ用パッドと電気的に接続された他のＴＥＧを設けたことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路の特性評価や製造プロセスの特性評価を行なう目的で、複数の半導体チップが形成される半導体基板（半導体ウェハ）上にＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ；テスト素子群）と呼ばれる評価用デバイスを集積回路（ＩＣ）として形成し、ＴＥＧの電気的特性や信頼性評価及び故障解析等の各種データの収集することが行なわれている。
上記ＴＥＧは、検査用装置（例えば、プローバー）の端子を接触するためのＴＥＧ用パッドと電気的に接続されている。
【０００３】
特許文献１の図２（Ｃ）には、縦方向に延在する第１のスクライブ領域、第１のスクライブ領域と交差する横方向に延在する第２のスクライブ領域、及び第１及び第２のスクライブ領域に囲まれたデバイス回路領域（半導体集積回路が形成される領域であり、切断されることで半導体チップとなる領域）を有した半導体基板（半導体ウェハ）のうち、第１及び第２のスクライブ領域にＴＥＧを形成することが開示されている。
【０００４】
なお、特許文献１の図２（Ｃ）を参照するに、第１及び第２のスクライブ領域の幅は、同じ幅であると思われる。また、特許文献１の図２（Ｃ）には、図示されていないが、第１及び第２のスクライブ領域には、ＴＥＧと電気的に接続されるＴＥＧ用パッドが配置されていると思われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３３２０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年のウェハテスト用プローブカードの製作技術の向上やワイヤボンディング技術の向上により、ＴＥＧ用パッドのサイズ及び配設ピッチは縮小傾向にある。
一方、半導体ウェハの第１及び第２のスクライブ領域を切断して、半導体ウェハに形成された複数の半導体チップを個片化する技術（半導体ウェハを切断する技術）は、ＴＥＧ用パッドのサイズ及び配設ピッチの縮小の速度よりも急速に進化しており、半導体ウェハの切断に必要な幅は、ＴＥＧ用パッドの幅よりも小さい。
【０００７】
このため、第１及び第２のスクライブ領域の幅を半導体ウェハの切断に必要な最小の幅にした場合、第１及び第２のスクライブ領域からＴＥＧ用パッドがはみ出るため、第１及び第２のスクライブ領域にＴＥＧ用パッドを配置することができない。
図４は、従来の問題点を説明するための平面図である。
このため、従来、図４に示すように、第１及び第２のスクライブ領域１０２，１０３の幅Ｅ１，Ｅ２をＴＥＧ用パッド１０５の幅Ｅ３よりも大きくする必要があった。
【０００８】
これにより、１枚の半導体ウェハ１０１から取得可能な半導体チップの数が減少してしまうという問題があった。
なお、図４では、第１及び第２のスクライブ領域１０２，１０３に形成され、かつＴＥＧ用パッド１０５と電気的に接続されたＴＥＧの図示を省略している。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、第１の方向に延在する第１のスクライブ領域、該第１のスクライブ領域と交差する第２の方向に延在する第２のスクライブ領域、及び前記第１及び第２のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と、前記ＴＥＧと電気的に接続されたＴＥＧ用パッドと、を有し、前記第１のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも広くして、前記第１のスクライブ領域に前記ＴＥＧ用パッドを配置すると共に、前記第２のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも狭くしたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１のスクライブ領域の幅をＴＥＧ用パッドの幅よりも広くして、第１のスクライブ領域にＴＥＧ用パッドを配置すると共に、第２のスクライブ領域の幅をＴＥＧ用パッドの幅よりも狭くすることにより、第２のスクライブ領域の幅を第１のスクライブ領域と同じ幅にした場合と比較して、半導体基板を占有する第２のスクライブ領域の面積を減少させることが可能となる。
これにより、１枚の半導体基板に、より多くの半導体チップ形成領域を配置することが可能となるため、１枚の半導体基板から取得可能な半導体チップの数を増加させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置に設けられた半導体基板の概略を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の概略を示す平面図である。
【図３】本発明の第２の実施の形態に係る半導体装置の概略を示す平面図である。
【図４】従来の問題点を説明するための平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられた半導体基板の概略を示す平面図である。図１に示すＸ方向は、半導体基板１０の横方向（第２の方向）を示しており、図１に示すＹ方向は、半導体基板１０の縦方向（第１の方向）を示している。
【００１４】
図１を参照するに、半導体基板１０は、円形状とされており、Ｙ方向に延在する複数の第１のスクライブ領域１１と、第１のスクライブ領域１１と交差（図１の場合、直交）するＸ方向に延在する複数の第２のスクライブ領域１２と、第１及び第２のスクライブ領域１１，１２で囲まれた複数の半導体チップ形成領域１３と、を有する。
半導体チップ形成領域１３は、後述する図２に示すように、半導体集積回路１６（デバイス）が形成される領域であると共に、個片化されることで半導チップとなる領域である。
なお、第１及び第２のスクライブ領域１１，１２の幅については、後述図２において詳述する。
【００１５】
図２は、本発明の第１の実施の形態に係る半導体装置の概略を示す平面図である。図２では、図１に示す領域Ａに対応する半導体基板１０に形成された半導体装置１５を示す。また、図２において、図１に示す半導体基板１０と同一構成部分には、同一符号を付す。
図２を参照するに、第１の実施の形態の半導体装置１５は、半導体基板１０と、半導体チップ形成領域１３に形成された半導体集積回路１６と、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）１８と、ＴＥＧ用パッド２１〜２４と、を有する。
【００１６】
図２を参照するに、第１のスクライブ領域１１の幅Ｗ１は、ＴＥＧ用パッド２１〜２４の幅Ｗ３よりも広くなるように構成されている。第２のスクライブ領域１２の幅Ｗ２は、ＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くなるように構成されている。第２のスクライブ領域１２の幅Ｗ２は、半導体基板１０をダイシング可能な最小の幅にするとよい。
このように、第２のスクライブ領域１２の幅Ｗ２を、半導体基板１０をダイシング可能な最小の幅にすることにより、半導体基板１０を占有する第２のスクライブ領域１２の面積を最小にすることができる。
【００１７】
ＴＥＧ１８は、第１のスクライブ領域１１に配置されている。ＴＥＧ１８としては、例えば、ゲート用端子、ソース用端子、ドレイン用端子、及びボディ用端子を有したＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることができる。
【００１８】
ＴＥＧ用パッド２１〜２４は、第１のスクライブ領域１１に配置されている。ＴＥＧ１８がＮＭＯＳの場合、例えば、ＴＥＧ用パッド２１をゲート用端子と接続されるゲート用パッド、ＴＥＧ用パッド２２をソース用端子と接続されるソース用パッド、ＴＥＧ用パッド２３をドレイン用端子と接続されるドレイン用パッド、ＴＥＧ用パッド２４をボディ用端子と接続されるボディ用パッドとして、それぞれ用いることができる。
【００１９】
第１の実施の形態の半導体装置によれば、第１のスクライブ領域１１の幅Ｗ１をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも広くして、第１のスクライブ領域１１にＴＥＧ１８及びＴＥＧ用パッド２１〜２４を配置すると共に、第２のスクライブ領域１２の幅Ｗ２をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くすることにより、第２のスクライブ領域１２の幅Ｗ２と第１のスクライブ領域１１の幅Ｗ１とを同じにした場合と比較して、半導体基板１０を占有する第２のスクライブ領域１２の面積を減少させることが可能となる。
これにより、１枚の半導体基板１０に、より多くの半導体チップ形成領域１３を配置することが可能となるため、１枚の半導体基板１０から取得可能な半導体チップの数を増加させることができる。
【００２０】
なお、第１の実施の形態の半導体装置１５では、第１のスクライブ領域１１を半導体基板１０の縦方向（Ｙ方向）に配置し、第２のスクライブ領域１２を半導体基板１０の横方向（Ｘ方向）に配置した場合を例に挙げて説明したが、第１のスクライブ領域１１を半導体基板１０の横方向（Ｘ方向）に配置し、第２のスクライブ領域１２を半導体基板１０の縦方向（Ｙ方向）に配置してもよい。
【００２１】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体装置の概略を示す平面図である。図３において、図２に示す第１の実施の形態の半導体装置１５と同一構成部分には同一符号を付す。
【００２２】
図３を参照するに、第２の実施の形態の半導体基板３０は、半導体基板１０と、半導体集積回路１６と、ＴＥＧ１８，３１と、ＴＥＧ用パッド２１〜２４，３２，３３と、を有する。
言い換えれば、第２の実施の形態の半導体装置３０は、第１の実施の形態の半導体装置１５に設けられたＴＥＧ１８を第２のスクライブ領域１２に配置し、かつＴＥＧ３１（他のＴＥＧ）及びＴＥＧ用パッド３２，３３（他のＴＥＧ用パッド）を設けた以外は、第１の実施の形態の半導体装置１５と同様に構成される。
【００２３】
ＴＥＧ３１は、第１のスクライブ領域１１に設けられている。ＴＥＧ３１としては、例えば、ＥＭ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）特性評価用のパターンや、トランジスタ特性評価用のパターンを用いることができる。
ＴＥＧ用パッド３２，３３は、第１のスクライブ領域１１に設けられており、ＴＥＧ３１と電気的に接続されている。ＴＥＧ用パッド３２，３３の幅Ｗ４は、ＴＥＧ用パッド２１〜２４の幅Ｗ３と略等しい。
【００２４】
第２の実施の形態の半導体装置によれば、第１のスクライブ領域１１の幅Ｗ１をＴＥＧ用パッド２１〜２４，３２，３３の幅Ｗ３，Ｗ４よりも広くして、第１のスクライブ領域１１にＴＥＧ３１及びＴＥＧ用パッド２１〜２４，３２，３３を配置すると共に、第２のスクライブ領域１２の幅Ｗ２をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くし、第２のスクライブ領域１２にＴＥＧ１８を配置することにより、第２のスクライブ領域１２を有効活用することが可能となる。
これにより、１枚の半導体基板１０から取得可能な半導体チップの数を増加させた上で、第１のスクラブ領域１１に、より多くのＴＥＧ用パッド３２，３３を配置することができる。
【００２５】
なお、第２の実施の形態の半導体装置３０では、ＴＥＧ３１を第１のスクライブ領域１１に配置した場合を例に挙げて説明したが、ＴＥＧ３１を第２のスクライブ領域１２に配置してもよい。また、第２の実施の形態の半導体装置３０において、第１のスクライブ領域１１にＴＥＧ１８を配置すると共に、第２のスクライブ領域１２にＴＥＧ３１を配置してもよい。
【００２６】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００２７】
本発明は、半導体装置に適用可能である。
【符号の説明】
【００２８】
１０…半導体基板、１１…第１のスクライブ領域、１２…第２のスクライブ領域、１３…半導体チップ形成領域、１５，３０…半導体装置、１６…半導体集積回路、１８，３１…ＴＥＧ、２１〜２４，３２，３３…ＴＥＧ用パッド、Ａ…領域、Ｗ１，Ｗ２，Ｗ３，Ｗ４…幅
【図１】
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【図２】
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【図３】
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【図４】
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