(57)【要約】      （修正有）【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
テスト対象の複数のメモリを少なくとも第１及び第２のグループにグループ分けし、
前記第１及び第２のグループのメモリに対して供給するテストパタンを生成する第１及び第２のテストパタンジェネレータと、
前記第１及び第２のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路と、
を備え、
前記テストパタンジェネレータ制御回路は、
前記第１及び第２のテストパタンジェネレータによるテストがともにライトの場合、
前記第１及び第２のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、
前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する前記他方のグループに対するライトのテストパタンを出力する、ことを特徴とする半導体試験装置。
【請求項２】
前記テストパタンジェネレータ制御回路は、前記第１及び第２のテストパタンジェネレータの少なくとも一方のテストがリードの場合、
前記第１及び第２のテストパタンジェネレータによるテストシーケンスの実行をともに許可する、ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記テストパタンジェネレータ制御回路は、前記一方のグループのライトの開始から該ライトに要するクロックサイクル数分、遅れて、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のグループに対するライトを実行する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項４】
前記テストパタンジェネレータ制御回路は、前記第１及び第２のテストパタンジェネレータからそれぞれ出力されるリード・ライトのステータス信号を受け取り、
前記第１及び第２のテストパタンジェネレータの前記リード・ライトのステータス信号に基づき、前記第１及び第２のテストパタンジェネレータに対してそれぞれ供給するテストシーケンスの実行許可信号の活性化と非活性化を制御する、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体試験装置。
【請求項５】
前記第１及び第２のグループが、前記第１及び第２のテストパタンジェネレータから生成されるアドレス、データ、メモリアクセス制御、期待値のパタンを受け、前記第１及び第２のグループの前記メモリに対してアドレス信号、データ信号、制御信号を供給するＢＩＳＴ回路をそれぞれ備えた、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体試験装置。
【請求項６】
前記第１及び第２のグループの前記ＢＩＳＴ回路は、前記第１及び第２のグループの前記メモリからのリード時、リードデータと前記期待値との比較結果をテスト結果として、テスト結果出力信号線に出力する、ことを特徴とする請求項５記載の半導体試験装置。
【請求項７】
前記テストパタンジェネレータ制御回路は、前記第１及び第２のテストパタンジェネレータでのテストがともにライトであり、前記第１及び第２のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可して一方のグループを他方のグループよりも優先的にライトを行った場合、
次に前記第１及び第２のテストパタンジェネレータのテストがともにライトの場合には、ライトが一方に偏らないように、前記他方のグループを前記一方のグループよりも優先的にライトを行うように制御する、ことを特徴とする請求項１記載の半導体試験装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の前記半導体試験装置、及び／又は、前記メモリを備えた半導体装置。
【請求項９】
複数のメモリを有する半導体集積回路をテストする方法であって、
テスト対象の複数のメモリを少なくとも第１及び第２のグループにグループ分けし、
前記第１及び第２のグループのテストがともにライトの場合、前記第１及び第２のグループの一方のグループに対するライトを実行し、且つ、他方のグループのライトの実行を不許可とし、
前記他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で遅延させ、前記一方のグループのライトの終了後、前記他方のグループに対するライトを実行する、ことを特徴とするテスト方法。
【請求項１０】
前記第１及び第２のグループの少なくとも一方のテストがリードの場合、前記第１及び第２のグループのリード又はライトのテストシーケンスの実行をともに許可する制御を行う、ことを特徴とする請求項９記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近時、半導体集積回路の大規模化・高機能化に伴い、一つの半導体集積回路に複数のメモリが搭載されることがある。複数のメモリが搭載された半導体集積回路のテストを行う場合、ロジック部のテストと、メモリのテストを分けて行うのが一般的である。これは、メモリには様々な不良モードがあるため、メモリ専用のテストパタンを作成したほうが効率的にテストできるからである。
【０００３】
半導体集積回路の高機能化に伴い、メモリのテストにおいては縮退の故障のみならず、ユーザーが使用する周波数で動作するかどうかのテスト（「アット・スピードテスト」という）も行われる。複数のメモリをテストする場合、メモリを一つずつテストすると、テスト時間が長くなる。テスト時間の長大化はテストコストの増大を意味し製品コストに反映する。このため、複数のメモリを並行してテストすることでテスト時間の短縮が図られる。
【０００４】
複数のメモリを並行してテストする場合、ユーザーが使用する際の使い方以上に、複数のメモリが同時にアクセスされる場合が生じる。すなわち、当該半導体製品の実機搭載状態での実使用時よりも、テスト時の方が複数のメモリへの同時アクセス頻度が高くなる場合がある。並行テストにより、ユーザーが使用する際の規格よりも大きな消費電流（電源電流）が流れ、半導体チップ内の電源配線に流れる電源電流により生じる電圧降下（ＩＲドロップ）が発生し、回路に供給される、電源電圧が低下する。電源電圧が低下すると、回路の伝播遅延時間が増大する。場合によっては、想定していた以上の遅延変動が発生する要因となる。この遅延変動により、本来の使い方の条件では、良品であるにも関わらず、テスト時の条件において不良品として判定されてしまう場合が起こり得る。こうした要因に影響を受けることなく、アット・スピードでのメモリテスト可能な技術が望まれている。
【０００５】
特許文献１には、メモリテスト時にメモリそれぞれに供給するクロック位相をずらす機能を有することにより、クロックの動作エッジが同一時刻に重なることを防ぎ、瞬間的な消費電流とＩＲドロップ量を低減するようにした構成が開示されている。図５に、特許文献１の図７をそのまま引用して示す（なお、詳細は特許文献１の記載が参照される）。図５において、メモリＭＥＭ１〜ＭＥＭｎがクロック同期式であるとき、テストシーケンス制御部１によるテストシーケンス実行中に、それぞれのメモリへ供給するクロックの位相を調整するクロック位相調整部４を備えている。クロック位相調整部４は、入力クロックＣＫからの位相をそれぞれ異ならせてメモリＭＥＭ１〜ＭＥＭｎへ供給するクロックＣＫ１〜ＣＫｎを生成する。クロック同期式のメモリの場合、クロック信号の動作エッジに、瞬間的に多量の電流が流れる。したがって、テストシーケンス制御部１によるテストシーケンス実行時に、複数のメモリを同時にテストする場合、それぞれのメモリのクロックが同位相であると、消費電流のピークが重なって、ＩＲドロップが大きくなる。そこで、メモリＭＥＭ１〜ＭＥＭｎへ供給するクロックＣＫ１〜ＣＫｎの位相を少しずつずらし、メモリテスト時に複数のメモリを同時にテストしても、消費電流のピークが重ならないようにしている。
【０００６】
図６は、特許文献１の図８をそのまま引用した図であり、クロック位相調整部４の動作例の波形が示されている。図６に示すように、クロック位相調整部４から出力されるクロックＣＫ１〜ＣＫｎの位相は少しずつずれており、これにより、メモリＭＥＭ１〜ＭＥＭｎの消費電流のピークも少しずつずれることになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下に関連技術の分析を与える。
【０００９】
高速動作する複数のメモリに対するアット・スピードテストに限界があり、メモリの種類・量、及び、各メモリの動作周波数によっては、アット・スピードテストが適用できない場合がある、という問題がある。これは、テスト周期の長さと、消費電流の大きさによって、消費電流のピークを分散させることができないためである。以下、この問題について説明する（本発明者の分析による）。
【００１０】
特許文献１に開示された構成では、同時に測定するメモリ毎に供給するクロックの位相をずらすことで消費電流のピークを分散させている。図５のクロック位相調整部４にて、ｎ個のメモリＭＥＭ１〜ＭＥＭｎに対してそれぞれ位相が少しずつずれたクロックＣＫ１、ＣＫ２、・・・ＣＫｎを供給することで、図６に示すように、消費電流ピークが重ならないよう調整するというものである。
【００１１】
図７は、図５の構成のメモリＭＥＭ１、ＭＥＭ２の二つのメモリに供給するクロックＣＫ１、ＣＫ２の位相をずらした時の動作を示すタイミングチャートである。なお、図７は、関連技術の問題点を説明するために、本発明者が新たに作成した図である。横軸は時間、縦軸は消費電流を示す。
【００１２】
ＣＫ１はメモリＭＥＭ１供給されるクロック、
ＣＫ２はメモリＭＥＭ２供給されるクロック、
８０５はメモリＭＥＭ１の消費電流、
８０６はメモリＭＥＭ２の消費電流、
Ｔ１はテスト時のクロック周期期間、
Ｔ２はメモリＭＥＭ１とＭＥＭ２に供給されるクロックＣＫ１、ＣＫ２の位相差の期間を示している。
【００１３】
テストを行う際に、メモリＭＥＭ２に供給されるクロックＣＫ２の位相を、メモリＭＥＭ１に供給されるクロックＣＫ１からずらし、メモリＭＥＭ１とＭＥＭ２の消費電流８０５、８０６のピークが重ならないよう調整することで、電源電流の急激な変動（増大）と、これに起因するＩＲドロップを回避する。
【００１４】
テスト時のクロック周期である期間Ｔ１内で、クロックＣＫ１と、ＣＫ１から位相差の期間Ｔ２分位相をずらしたＣＫ２をメモリＭＥＭ１とＭＥＭ２にクロックを供給する。
【００１５】
この時、図７の（ｃ）に示すように、メモリＭＥＭ１とＭＥＭ２の消費電流８０５、８０６は、テスト対象となるメモリに対してクロックが供給された時点から徐々に上昇し、ある点（ピーク地点）に達した所で下降をはじめ、最終的には、クロック供給前の安定状態に戻る。この消費電流の一連の動作は、ある程度の時間がかかる。この時間を、消費電流の発生する期間Ｔ３とする（図７の（ｃ）参照）。
【００１６】
クロック位相差の期間Ｔ２が消費電流の発生する期間Ｔ３に対して短すぎる場合、各メモリＭＥＭ１、ＭＥＭ２の消費電流のピークは十分に分散されない（消費電流のピークの時間軸上の間隔が短く、一部で重なりが生じ、完全に分離されない）。
【００１７】
このため、クロック位相差の期間Ｔ２は、期間Ｔ３よりも大きな時間を確保することが望ましい。
【００１８】
一方で、クロックＣＫ１とＣＫ２の位相差の期間Ｔ２が、テスト時のクロック周期である期間Ｔ１を超えると、次のサイクルのクロックのエッジをトリガーとする消費電流ピークとも重なってしまう。例えば図７において、Ｔ２がＴ１よりも長い場合を想定すると、ＣＫ２の立ち上がりエッジは、次のサイクルのＣＫ１の立ち上がりエッジの時刻点よりも遅れることになり、次のサイクルのＣＫ１の立ち上がりエッジから開始する次サイクルでのメモリＭＥＭ１の消費電流と、現サイクルのＣＫ１の立ち上がりエッジからＴ１以上遅延されたＣＫ２の立ち上がりエッジから開始する現サイクルのＭＥＭ２の消費電流のピークが重なる場合が起り得る。
【００１９】
同様に、メモリがｎ個（ｎは２以上の所定の正整数）の場合、ＭＥＭ１〜ＭＥＭｎに供給するクロックＣＫ１〜ＣＫｎの隣接クロックの位相差の期間をＴ２とすると、例えばＣＫ１の立ち上がりエッジからＣＫｎの立ち上がりエッジまでの遅延差（ｎ−１）×Ｔ２がテスト時のクロック周期である期間Ｔ１を超えると、現サイクルのＣＫｎの立ち上がりエッジをトリガーとするメモリＭＥＭｎの消費電流と、次のサイクルのクロックＣＫ１の立ち上がりエッジをトリガーとするメモリＭＥＭ１の消費電流ピークが重なってしまう。
【００２０】
現サイクルのクロックＣＫｎの立ち上がりエッジをトリガーとするメモリＭＥＭｎの消費電流と次のサイクルのクロックＣＫ１の立ち上がりエッジをトリガーとするメモリＭＥＭ１の消費電流との重なりを回避するため、（ｎ−１）×Ｔ２は、テスト時のクロック周期Ｔ１よりも少ない値に設定する必要がある。
【００２１】
しかし、アット・スピードテストを行うテスト時のクロック周期として、期間Ｔ１（クロック周期）に高い周波数（短い周期）が設定されている場合、十分なクロック位相差の期間Ｔ２を確保することができない場合が発生する。
【００２２】
図８は、メモリテストにおいて、クロック位相をずらした時の消費電流の電流波形を示すタイミングチャートである。横軸は時間、縦軸は消費電流を示す。図８（ａ）、図８（ｂ）は消費電流に重なりがない場合と、消費電流に重なりがある場合をそれぞれ示している。なお、図８は、関連技術の問題点を説明するために、本発明者が新たに作成した図である。図８（ａ）の１００１、１００２、図８（ｂ）の１００３、１００４は、テスト時のメモリ毎のライト時の消費電流の電流波形である。１００５は、メモリテスト時の１００３と１００４の消費電流の和である。
【００２３】
テスト周期が短く、テストクロック周期内に全てのメモリ（ＭＥＭ１〜ＭＥＭｎ）へ供給するクロックを発生することができない場合について、一般的な高速で動作するメモリの数値例を用いて説明する。
【００２４】
以下では、クロックの立ち上がりから３ｎＳ（ナノ秒）経過後に１０ｍＡ（ミリアンペア）、５ｎＳ経過後に、０ｍＡの消費電流が流れる二つのメモリをテストするものとする。図８（ａ）を参照すると、消費電流１００１、１００２のピークが重ならないように、二つのメモリに供給するクロックを５ｎＳ間隔空けて入力した場合、最初のクロックの立ち上がりエッジに対応する消費電流の電流波形は、１００１となる。最初のクロックの立ち上がりから５ｎＳ遅れたクロックの立ち上がりに対応する消費電流の電流波形は、１００２となる。消費電流１００１と消費電流１００２は、同時に流れない。このため、メモリテスト時の最大消費電流は１０ｍＡとなる。
【００２５】
テスト周期が１０ｎＳより短くなると、図８（ｂ）に示すように、消費電流１００１と消費電流１００２の電流波形が重複部を有し（二つのメモリに同時に電流が流れる期間を有する）、二つのメモリに供給するクロックの間隔として、５ｎＳを確保することができず、２ｎＳに変更した場合、最初のクロックの立ち上がりで消費電流１００３が消費され、最初のクロックの立ち上がりから２ｎＳ遅れたクロックの立ち上がりで消費電流１００４が消費される。
【００２６】
二つのメモリに供給するクロックの間隔は、メモリにクロックが供給されてから消費電流が０ｍＡになるまでの時間５ｎＳよりも短い。このため、消費電流１００３と消費電流１００４が同時に流れる。消費電流１００３と消費電流１００４の和である消費電流１００５の最大消費電流は１６ｍＡとなる。
【００２７】
このように、テストクロック周期と消費電流の大きさによって消費電流のピークを分散させることができない。
【課題を解決するための手段】
【００２８】
上記問題点の少なくとも一つを解決するため、本発明は、概略以下の構成とされる（ただし、限定されない）。
【００２９】
本発明によれば、テスト対象の複数のメモリを少なくとも第１及び第２のグループにグループ分けし、
前記第１及び第２のグループのメモリに対して供給するテストパタンを生成する第１及び第２のテストパタンジェネレータと、
前記第１及び第２のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路と、を備え、
前記テストパタンジェネレータ制御回路は、
前記第１及び第２のテストパタンジェネレータによるテストがともにライトの場合、
前記第１及び第２のテストパタンジェネレータのうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、
前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する半導体試験装置が提供される。
【００３０】
本発明によれば、複数のメモリを有する半導体集積回路をテストする方法であって、
テスト対象の複数のメモリを少なくとも第１及び第２のグループにグループ分けし、
前記第１及び第２のグループのテストがともにライトの場合、前記第１及び第２のグループの一方のグループに対するライトを実行し、且つ、他方のグループのライトの実行を不許可とし、
前記他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で遅延させ、前記一方のグループのライトの終了後、前記他方のグループに対するライトを実行するテスト方法が提供される。
【発明の効果】
【００３１】
本発明によれば、メモリテスト時の周波数を高速化に対応可能とし、メモリテスト時の消費電流のピークが、規格の消費電流以上となることを回避可能としている。本発明による上記外の作用・効果は、本発明を限定する意味を有しない好適な形態や実施形態の記載、さらに図面等から当業者には明らかとなろう。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態１の半導体試験装置の構成を示す図である。
【図２】テストパタンジェネレータ制御回路とテストパタンジェネレータの実行フローである。
【図３】メモリテストに使用するメモリの種類と、個数、リードとライトの消費電流の表である。
【図４】本発明の実施形態１のメモリテスト実行時のメモリの消費電流を示すタイミングチャートである。
【図５】特許文献１の図７を引用した図である。
【図６】特許文献１の図８を引用した図である。
【図７】図５において、クロックをずらした時の動作を示すタイミングチャートである。
【図８】図５において、クロック位相をずらした時の消費電流を示すタイミングチャートである。
【発明を実施するための形態】
【００３３】
本発明を実施するための好ましい形態によれば、複数のメモリを有する半導体集積回路において、外部よりテストパタンを与えるテストにおいて、試験対象の複数のメモリを少なくとも二つのグループ（第１、第２のグループ）（１０１、１０２）にグループ分け（分割）する。好ましい形態の一つによれば、前記第１及び第２のグループ（１０１、１０２）のメモリ（１０７）に対して供給するテストパタンを生成する第１及び第２のテストパタンジェネレータ（１０４、１０５）と、前記第１及び第２のテストパタンジェネレータを制御するテストパタンジェネレータ制御回路（１０３）を備えている。
【００３４】
好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路（１０３）は、前記第１及び第２のテストパタンジェネレータ（１０４、１０５）によるテストがともにライトの場合、前記第１及び第２のテストパタンジェネレータ（１０４、１０５）のうちの一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、且つ、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、前記一方のテストパタンジェネレータから対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、前記一方のグループのライトのテストサイクル単位で時間的にずらし、前記一方のテストパタンジェネレータによる前記一方のグループのライトの終了後、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。
【００３５】
好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路（１０３）は、前記第１及び第２のテストパタンジェネレータ（１０４、１０５）の少なくとも一方のテストがリードの場合、前記第１及び第２のテストパタンジェネレータ（１０４、１０５）によるテストシーケンスの実行をともに許可する。
【００３６】
好ましい形態の一つによれば、前記テストパタンジェネレータ制御回路（１０３）は、前記一方のグループのライトの開始から該ライトに要するクロックサイクル数分、遅れて、前記他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、前記他方のグループに対するライトを実行する。
【００３７】
上記の通り、二つのグループが同時にライト動作する場合には、二つのグループが交互にライト動作させる。例えば１サイクル以上のクロック期間、ライト動作しない方のグループのライトイネーブルをインアクティブとして、所定の期間ライト動作を遅らせる。一方、二つのグループが同時にライト動作しない場合には、二つのグループのライトイネーブルを共にアクティブにする。かかる構成により、消費電流のピークを抑制し、ＩＲドロップを低減する。このため、高速なメモリテストを可能としている。以下、例示的な実施形態に即して説明する。
【００３８】
図１は、本発明の例示的な実施形態１の構成を示す図である。図１には、実施形態１の半導体集積回路装置（ＬＳＩ）の要部構成が示されている。図１を参照すると、半導体集積回路装置（ＬＳＩ）は、被試験メモリ（Ｍｅｍｏｒｙ  Ｕｎｄｅｒ  Ｔｅｓｔ）である複数のメモリ１０７（図１では二つ）と、メモリに１０７のテストを行う二つのＢＩＳＴ（Ｂｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路１０６を備えている。図１に示す例では、メモリ１０７とＢＩＳＴ回路１０６は、二つのグループ１０１、１０２にグループ分けされている。グループ１０１、１０２のメモリ１０７同士、ＢＩＳＴ回路１０６同士は互いに同一構成とされる。
【００３９】
半導体集積回路装置（ＬＳＩ）に搭載されるメモリ１０７を試験する半導体試験装置として、メモリ１０７のテストシーケンス（テストパタン）を発生するテストパタンジェネレータ１０４、１０５と、テストパタンジェネレータ１０４、１０５を制御するテストパタンジェネレータ制御回路１０３を備えている。図１に示す例では、グループ１０１、１０２に対応して、テストパタンジェネレータ１０４、１０５がそれぞれ配設されている。
【００４０】
ＢＩＳＴ（Ｂｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路１０６は、テストパタンジェネレータ１０４／１０５から、それぞれテストアドレス１４２／１５２、テストデータ１４３／１５３、メモリアクセス制御１４４／１５４のパタンを受け取り、半導体試験装置の外部（ＬＳＩテスタ等）からメモリクロック１１０を受け取り、メモリ１０７に対してテスト信号を発生させる。
【００４１】
図１の実施形態１において、半導体集積回路装置（ＬＳＩ）は、二つのグループ１０１、１０２のメモリ１０７及びＢＩＳＴ回路１０６と、テストパタンジェネレータ１０４、１０５と、テストパタンジェネレータ制御回路１０３とを同一チップ上に備えている。この場合、被試験デバイスである二つのグループ１０１、１０２のメモリ１０７をテストする半導体試験装置は、テストパタンジェネレータ１０４、１０５と、テストパタンジェネレータ制御回路１０３、二つのグループ１０１、１０２のＢＩＳＴ回路１０６を含む。
【００４２】
あるいは、実施形態１の変形例として、例えば二つのグループ１０１、１０２のメモリ１０７とＢＩＳＴ回路１０６を備えた半導体集積回路装置（ＬＳＩ）とは、別のチップあるいは装置に、テストパタンジェネレータ１０４、１０５とテストパタンジェネレータ制御回路１０３を備えた構成としてもよいことは勿論である。また別の変形例として、図１のテストパタンジェネレータ１０４／１０５と対応するＢＩＳＴ回路１０６を、各グループ毎に、１つの回路ユニットにまとめた構成としてもよい。
【００４３】
テストパタンジェネレータ１０４、１０５は、テストがリードであるかライトであるかのステータス情報を示す信号（ステータス信号）であるＧＲＰ１＿ＲＷ１４１、ＧＲＰ２＿ＲＷ１５１を、テストパタンジェネレータ制御回路１０３に出力する。
【００４４】
テストパタンジェネレータ制御回路１０３は、ＧＲＰ１＿ＲＷ１４１、ＧＲＰ２＿ＲＷ１５１の基づき、テストシーケンスの実行許可信号であるＧＲＰ１＿ＥＮ１３１、ＧＲＰ２＿ＥＮ１３２の活性化・非活性化を制御し、テストパタンジェネレータ１０４、１０５にそれぞれ供給する。テストパタンジェネレータ１０４、１０５は、それぞれテストシーケンスの実行許可信号であるＧＲＰ１＿ＥＮ１３１、ＧＲＰ２＿ＥＮ１３２が活性状態のとき、テストシーケンス（テストパタン）を対応するグループのＢＩＳＴ回路１０６に出力し、ＧＲＰ１＿ＥＮ１３１、ＧＲＰ２＿ＥＮ１３２が非活性状態のとき、テストシーケンス（テストパタン）の出力を停止する（アイドル状態）。
【００４５】
テストパタンジェネレータ１０４、１０５は、半導体試験装置外部からテストシーケンス設定信号１０９（テストシーケンス入力信号）と、メモリクロック１１０を受け取る。テストシーケンス設定信号１０９とメモリクロック１１０は、例えば、不図示のテスタ（メモリテスタあるいはＬＳＩテスタ）等から供給される。この場合、テストシーケンス設定信号１０９はテスタから供給されるテストパタンベクトルである。
【００４６】
テストパタンジェネレータ１０４、１０５は、外部から入力されたテストシーケンス設定信号１０９を順次記憶するレジスタ群等を含み、テストシーケンス設定信号１０９で設定されたテストがライト、リードであるかに応じてＧＲＰ１＿ＲＷ１４１、ＧＲＰ２＿ＲＷ１５１にリード・ライトのステータスをテストパタンジェネレータ制御回路１０３に出力し、テストパタンジェネレータ制御回路１０３から出力されるＧＲＰ１＿ＥＮ１３１、ＧＲＰ２＿ＥＮ１３２が活性状態のとき、テストシーケンス設定信号１０９で設定されたライト・リードのテストに対応するテストパタン（テストアドレス、テストデータ、メモリアクセス制御からなるパタン）を例えばメモリクロック１１０に同期してＢＩＳＴ回路１０６に出力する。なお、特に制限されるものではないが、テストパタンジェネレータ１０４、１０５は、被試験メモリに対してアルゴリズミックなテストパタン（例えばｍａｒｃｈｉｎｇ、ｇａｌｌｏｐｉｎｇ、ｗａｌｋｉｎｇ等のパタン）を生成するＡＬＰＧ（ａｌｇｏｒｉｔｈｍｉｃ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）機能等を実装した構成してもよい。
【００４７】
グループ１０１、１０２のＢＩＳＴ回路１０６は、アドレス生成回路１６１、ライトデータ生成回路１６２、コントロール生成回路１６３、クロック制御回路１６４、テスト結果判定回路１６５を備えている。
【００４８】
アドレス生成回路１６１は、テストパタンジェネレータ１０４／１０５からテストアドレス１４２／１５２を受け、メモリ１０７のアドレス端子Ａに対してメモリアドレス１７１を出力する。
【００４９】
ライトデータ生成回路１６２は、テストパタンジェネレータ１０４／１０５からテストデータ１４３／１５３を受け、メモリ１０７のデータ入力端子ＤＩに対してメモリライトデータ１７２を出力する。
【００５０】
コントロール生成回路１６３は、テストパタンジェネレータ１０４／１０５からメモリ制御信号（パタン）１４４／１５４を受け、メモリ１０７の制御端子Ｒ／Ｗ（リード／ライト）、ＣＥ（チップイネーブル）に対してメモリ制御信号１７３を出力する。
【００５１】
クロック制御回路１６４は、メモリクロック１１０を受け、メモリ１０７のクロック端子ＣＬＫにメモリクロック１７４を出力する。
【００５２】
テスト結果判定回路１６５は、テストパタンジェネレータ１０４／１０５からテスト結果（期待値パタン）１４５／１５５を受け取り、被試験デバイスであるメモリ１０７のデータ出力端子ＤＯからのリードデータを受け取り、テスト結果（期待値パタン）１４５／１５５と比較し、テスト結果１０８を半導体試験装置の外部に出力する。
【００５３】
テストパタンジェネレータ１０４、１０５から出力するＧＲＰ１＿ＲＷ１４１、ＧＲＰ２＿ＲＷ１５１は、メモリアクセスがメモリリードであるかメモリライトであるかを示す信号である。
【００５４】
テストシーケンスの実行許可信号ＧＲＰ１＿ＥＮ１３１、ＧＲＰ２＿ＥＮ１３２は、ＧＲＰ１＿ＲＷ１４１、ＧＲＰ２＿ＲＷ１５１信号に応じて、テストパタンジェネレータ１０４、１０５が、同時にＷｒｉｔｅ（ライト）を行わないように制御する信号である。テストシーケンスの実行許可信号ＧＲＰ１＿ＥＮ１３１／ＧＲＰ２＿ＥＮ１３２が非活性状態に設定されると、テストパタンジェネレータ１０４／１０５は、ＢＩＳＴ回路１０６に対するパタン供給を行わず、ＢＩＳＴ回路１０６からメモリ１０７へのライトは行われない。
【００５５】
テスト結果１０８は、メモリグループ１０１、１０２の各テスト結果判定回路１６５により、メモリ１０７のデータ出力端子ＤＯから読み出したメモリリードデータ１７５と、テストパタンジェネレータ１０４、１０５の出力するテスト結果（期待値パタン）１４５、１５５とを比較した結果の信号である。メモリグループ１０１、１０２のＢＩＳＴ回路１０６のテスト結果判定回路１６５の出力はテスト結果１０８に共通に接続されている。特に制限されるものではないが、例えば二つのテスト結果判定回路１６５の出力をＷｉｒｅｄ−ＯＲ（ワイヤード・オア）接続し、二つのテスト結果判定回路１６５の出力がともにＰａｓｓ（パス）のとき、テスト結果１０８はＨｉｇｈとされ、少なくとも一つがｆａｉｌ（フェイル）のとき、テスト結果１０８はＬｏｗとされる。
【００５６】
なお図１では、説明の簡単のため、グループ１０１、１０２の各グループに一つのメモリ１０７を備えた構成が示されているが、各グループに同一構成の複数のメモリを備え、同一グループ内で、複数メモリの同時（並列）テストを行うようにしてもよいことは勿論である。この場合、ＢＩＳＴ回路１０６は、同一グループ内の複数のメモリに共通のテストパタン（アドレス信号、データ信号、メモリ制御信号）を印加し、ＢＩＳＴ回路１０６のテスト結果判定回路１６５では、同時（並列）テストされる同一グループ内の複数のメモリからのリードデータを受け取り、良否判定を行う。その際、同一グループ内の複数のメモリからの複数のリードデータを情報圧縮した上で良否判定するようにしてもよいことは勿論である。
【００５７】
次に、実施形態１の動作を説明する。図２は、図１のテストパタンジェネレータ制御回路１０３とテストパタンジェネレータ１０４、１０５の実行手順を説明する流れ図である。分割したグループのメモリテストを、図２のフローチャートを用いて説明する。
【００５８】
図１の二つのメモリグループ１０１、１０２は、メモリをメモリグループ１０１がライト動作、メモリグループ１０２がリード動作した際のピーク消費電流の和と、メモリグループ１０１がリード動作、メモリグループ１０２がライト動作した際のピーク消費電流の和が均等になるように二つのグループに分割される。
【００５９】
図２においてｉは、メモリグループ１０１のパタン番号、ｊはメモリグループ１０２のパタン番号、ＰＡＴは全テストパタン数（テストベクタ数）である。パタン番号は、１レート分のテスト１回につき、一つの番号が振られており（１サイクルあたりの刺激パタンと、期待値パタン）、全パタン番号を実行することで、１個のメモリテストが完了する。
【００６０】
ステップＳ１でメモリテストが開始されると、メモリグループ１０１のパタン番号、メモリグループ１０２のパタン番号にテストシーケンスの先頭番号を入力する（ステップＳ２）。メモリグループ１０１のパタン番号ｉ＝１、メモリグループ１０２のパタン番号ｊ＝１と初期設定する。
【００６１】
メモリテストの進行が、一方のグループに偏らないように、メモリグループ１０１のテストを優先したあとは、メモリグループ１０２のテストを行うようにする。
【００６２】
初めに、メモリグループ１０１のテストを優先するため、メモリグループ１０１のテストパタンジェネレータ１０４のテストがライトであるか判定する（ステップＳ３）。
【００６３】
ライトであれば（ステップＳ３のＹｅｓ分岐）、メモリグループ１０２のテストパタンジェネレータ１０５のテストがライトであるかを判定する（ステップＳ１４）。
【００６４】
次に、テストパタンジェネレータ１０５がライトでない場合（ステップＳ１４のＮｏ分岐）、ＧＲＰ１＿ＥＮ１３１を１、ＧＲＰ２＿ＥＮ１３２を１にセットして、テストパタンジェネレータ１０４、１０５がテストを実行し（ステップＳ１５）、メモリグループ１０１、１０２のパタン番号を一つずつ進める（ステップＳ１６）。
【００６５】
テストパタンジェネレータ１０５がライトであれば（ステップＳ１４のＹｅｓ分岐）、ＧＲＰ１＿ＥＮ１３１を１、ＧＲＰ２＿ＥＮ１３２を０にして、テストパタンジェネレータ１０４のみがテストを実行し（ステップＳ１７）、メモリグループ１０１のパタン番号を一つ進める（ステップＳ１８）。
【００６６】
メモリグループ１０１のパタン番号ｉと全テストパタン番号ＰＡＴの大きさを比較し、全テストパタン番号ＰＡＴと等しければ（ステップＳ１９のＮｏ分岐）、メモリグループ１０１のテストが終了していると判定し、ステップＳ７に移行する。
【００６７】
ステップＳ７では、メモリグループ１０１の全テストパタンのテストが終了している場合、ＧＲＰ１＿ＥＮ１３１を０、ＧＲＰ２＿ＥＮ１３２を１にして、テストパタンジェネレータ１０４を停止させる。
【００６８】
メモリグループ１０２のパタン番号ｊを一つ進め（ステップＳ８）、メモリグループ１０２の全テストパタンのテストが終了しているか、メモリグループ１０１と同様の判定を行う（ステップＳ９）。全テストパタンのテストが終了していない場合（ステップＳ９のＮｏ分岐）、ステップＳ７に戻り、全テストパタンのテストが終了するまでテストを実行する。すなわち、ステップＳ９でＰＡＴ＜ｊとなるまで、ステップＳ７、Ｓ８を繰り返す。
【００６９】
ステップＳ１９で、メモリグループ１０１の全テストパタンのテストが終了していない場合（ステップＳ１９のＹｅｓ分岐）、メモリグループ１０２の全テストパタンのテストが終了しているか判定を行う（ステップＳ２０）。
【００７０】
メモリグループ１０２の全テストパタンのテストが終了している場合（ステップＳ２０のＮｏ分岐）、ステップＳ１１に分岐する。ステップＳ１１では、ＧＲＰ２＿ＥＮ１３２を０とし、ＧＲＰ１＿ＥＮ１３１を１として、テストパタンジェネレータ１０５を停止させる。
【００７１】
メモリグループ１０１のパタン番号ｉを一つ進め（ステップＳ１２）、メモリグループ１０１の全テストパタンのテストが終了しているか判定を行う（ステップＳ１３）。全テストパタンのテストが終了していない場合（ステップＳ１３のＮｏ分岐）、ステップＳ１１に戻り、全テストパタンのテストが終了するまでテストを実行する。すなわち、ステップＳ１３でＰＡＴ＜ｉとなるまで、ステップＳ１１、Ｓ１２を繰り返す。
【００７２】
ステップＳ２０で、メモリグループ１０２の全テストパタンのテストが終了していない場合（ステップＳ２０のＹｅｓ分岐）、ステップＳ３に戻る。
【００７３】
ステップＳ３の判定がライトでない場合（ステップＳ３のＮｏ分岐）、ＧＲＰ１＿ＥＮ１３１を１とし、ＧＲＰ２＿ＥＮ１３２を１として、テストパタンジェネレータ１０４、１０５がテストを実行し（ステップＳ４）、メモリグループ１０１、１０２のパタン番号ｉ、ｊを一つずつ進める（ステップＳ５）。
【００７４】
メモリグループ１０１の全テストパタンのテストが終了しているか判定を行う（ステップＳ６）。メモリグループ１の全テストパタンのテストが終了している場合（ステップＳ６のＮｏ分岐）、ステップＳ７に移行する。
【００７５】
ステップＳ６で、メモリグループ１０１の全テストパタンのテストが終了していない場合（ステップＳ６のＹｅｓ分岐）、メモリグループ１０２の全テストパタンのテストが終了しているか判定を行う（ステップＳ１０）。
【００７６】
メモリグループ１０２の全テストパタンのテストが終了している場合（ステップＳ１０のＮｏ分岐）、ステップＳ１１に移行する。
【００７７】
ステップＳ１０で、メモリグループ１０２の全テストパタンのテストが終了していない場合（ステップＳ１０のＹｅｓ分岐）、ステップＳ３からステップＳ２０と同様のフローを実行するが、メモリグループ１０１のテストでライトが偏らないように、メモリグループ１０２のテストを優先して行うために、ステップＳ２１に移行する。
【００７８】
メモリグループ１０２のテストパタンジェネレータ１０５の、テストがライトであるか判定し（ステップＳ２１）、ライトであれば（ステップＳ２１のＹｅｓ分岐）、メモリグループ１０１のテストパタンジェネレータ１０４のテストを判定する（ステップＳ２２）。
【００７９】
テストパタンジェネレータ１０４がライトでない場合（ステップＳ２２のＮｏ分岐）、ＧＲＰ１＿ＥＮ１３１を１、ＧＲＰ２＿ＥＮ１３２を１として、テストパタンジェネレータ１０４、１０５がテストを実行し（ステップＳ２５）、メモリグループ１０１、１０２のパタン番号ｉ、ｊを一つずつ進める（ステップＳ２６）。
【００８０】
テストパタンジェネレータ１０４がライトの場合（ステップＳ２２のＹｅｓ分岐）、ＧＲＰ１＿ＥＮ１３１を０とし、ＧＲＰ２＿ＥＮ１３２を１として、テストパタンジェネレータ１０５がテストを実行し（ステップＳ２３）、メモリグループ１０２のパタン番号を一つ進める（ステップＳ２４）。
【００８１】
次に、メモリグループ１０１の全テストパタンのテストが終了しているか判定を行う（ステップＳ２７）。メモリグループ１０１の全テストパタンのテストが終了している場合（ステップＳ２７のＮｏ分岐）、ステップＳ７に移行する。
【００８２】
ステップＳ２７で、メモリグループ１０１の全テストパタンのテストが終了していない場合（ステップＳ２７のＹｅｓ分岐）、メモリグループ１０２の全テストパタンのテストが終了しているか判定を行う（ステップ２８）。
【００８３】
メモリグループ１０２の全テストパタンのテストが終了している場合（ステップＳ２８のＮｏ分岐）、ステップＳ１１に移行する。
【００８４】
メモリグループ１０２の全パタンのテストが終了していない場合（ステップＳ２８のＹｅｓ分岐）、ステップＳ２１に戻る。
【００８５】
次に、ステップＳ２１の判定がライトでない場合（ステップＳ２１のＮｏ分岐）、ＧＲＰ１＿ＥＮ１３１を１、ＧＲＰ２＿ＥＮ１３２を１として、テストパタンジェネレータ１０４、１０５がテストを実行し（ステップＳ２９）、メモリグループ１０１、１０２のパタン番号ｉ、ｊを一つずつ進める（ステップＳ３０）。
【００８６】
次に、メモリグループ１０１の全テストパタンのテストが終了しているか判定を行う（ステップＳ３１）。メモリグループ１０１の全テストパタンのテストが終了している場合（ステップＳ３１のＮｏ分岐）、ステップＳ７に移行する。
【００８７】
ステップＳ３１で、メモリグループ１０１の全テストパタンのテストが終了していない場合（ステップＳ３１のＹｅｓ分岐）、メモリグループ１０２の全テストパタンのテストが終了しているか判定を行う（ステップ３２）。
【００８８】
メモリグループ１０２の全テストパタンのテストが終了している場合（ステップＳ３２のＮｏ分岐）、ステップＳ１１に移行する。
【００８９】
ステップＳ３２で、メモリグループ１０２の全テストパタンのテストが終了していない場合（ステップＳ３２のＹｅｓ分岐）、ステップＳ３に戻り、メモリグループ１０１とメモリグループ１０２の全テストが完了する（ステップＳ３３）まで、上記したフローを実行する。
【００９０】
本実施形態によれば、テストするメモリを二つのグループに分けて、一のグループがライトの時は、他方のグループがリードを行うように制御して、メモリテストを行う構成としている。メモリの消費電流は、リードよりライトの方が大きいので、全てのメモリを同時にライトさせるよりも、リードとライトを混在させたほうが、消費電流、ＩＲドロップ量を低減することができる。
【００９１】
その結果、本実施形態によれば、高速で動作するメモリのアット・スピードテストを適用するにあたり、当該メモリの種類・量、及び、動作周波数等により、アット・スピードテストが適用できないケースを削減することができる。
【００９２】
以下に、本実施形態の作用・原理を詳細に説明する。
【００９３】
図３は、メモリテストに使用するメモリの種類と、個数、リードとライトの消費電流の表である。
【００９４】
メモリＡは、４８ＷＯＲＤ×１６ＢＩＴのメモリであり、
リード時の消費電流：１
ライト時の消費電流：１．６
とする。
【００９５】
メモリＢは、４８ＷＯＲＤ×３２ＢＩＴのメモリであり、
リード時の消費電流：５
ライト時の消費電流：８
とする。
メモリＡの個数は３、メモリＢの個数は３である。
【００９６】
図３のメモリ構成を例に説明すると、例えば
グループ１は、メモリＡが０個、メモリＢが２個、
グループ２は、メモリＡが３個、メモリＢが１個
となるように、二つのグループに分割した場合の消費電流は以下の通りである。
【００９７】
グループ１のライトの消費電流（８×２＝１６）＋グループ２のリードの消費電流（５＋１×３＝８）＝２４
【００９８】
グループ２のライトの消費電流（８＋１．６×３＝１２．８）＋グループ１のリードの消費電流（５×２＝１０）＝２２．８
【００９９】
グループ１又は２単独グループのライト時の消費電流は、いずれも、グループ１、２がともライトとなった場合の消費電流（１．６×３＋８×３）＝２８．８よりも小さく抑えられていることがわかる。
【０１００】
６つのメモリ全てを同時にテストした場合、６つのメモリの全てがライト動作の場合で２８．８の電流が発生するのに対して、二つのメモリグループが同時にライトにならないように、メモリグループ１がライトの時にメモリグループ２はリードあるいは停止とすることで、メモリグループ１のライト時の消費電流と、メモリグループ２のリード時の消費電流の和である２４にまで低減が可能となる。
【０１０１】
図４は、本実施形態において、メモリテスト実行時のメモリの消費電流を示すタイミングチャートである。図４において、
（ａ）のＣＫはメモリＭＥＭ１、ＭＥＭ２のメモリクロック、
（ｂ）、（ｃ）のＭＥＭ１、ＭＥＭ２は、テストするメモリグループ１、メモリグループ２の動作タイミング、
（ｄ）は消費電流波形をそれぞれ示している。横軸は時間を示す。なお、図４の（ｂ）、（ｃ）に示すように、この例では、メモリＭＥＭ１、ＭＥＭ２についてｒｅａｄ−ａｆｔｅｒ−ｗｒｉｔｅ  ｔｅｓｔが行われる。
【０１０２】
図４の（ｂ）において、９１０はメモリグループ１のライト動作、９１１はメモリグループ１のリード動作を表し、図４の（ｃ）において、９１２はメモリグループ２のライト動作、９１３はメモリグループ２のリード動作を表している。
【０１０３】
図４の（ｄ）において、
９０４はＭＥＭ１における９１０（メモリグループ１のライト動作）の消費電流、
９０５はＭＥＭ２における９１２（メモリグループ２のライト動作）の消費電流、
９０６はＭＥＭ１における９１１（メモリグループ１のリード動作）の消費電流、
９０７はＭＥＭ２における９１３（メモリグループ２のリード動作）の消費電流、
９０８は消費電流９０５と消費電流９０６の和、
９０９はＭＥＭ１のライトとＭＥＭ２の同時ライトを仮に想定した場合における消費電流の和、
９１４はユーザーが使用する際の規格の消費電流値
をそれぞれ示している。
【０１０４】
仮に、ＭＥＭ１のライト９１０とＭＥＭ２のライト９１２が同時に発生すると、消費電流はＭＥＭ１とＭＥＭ２のライトの消費電流の和である消費電流９０９となり、ユーザーが使用する際の規格の消費電流値９１４を越えて、ユーザーが使用する際の規格より大きな消費電流が流れて不良品として判定される。
【０１０５】
これに対して、ＭＥＭ１のリード９１１とＭＥＭ２のライト９１２が同時に発生すると、消費電流は、ＭＥＭ１のリードの消費電流９０６とＭＥＭ２のライトの消費電流９０５の和である９０８となり、ユーザーが使用する際の規格の消費電流値９１４以下となる。
【０１０６】
このように、消費電流の多いライト動作をＭＥＭ１とＭＥＭ２が同時にならないように、メモリテスト時のテストパタンの印加をクロックサイクル単位でずらすことにより、メモリテスト時の消費電流がユーザーが使用する際の規格の消費電流値以下に抑えている。
【０１０７】
本実施形態によれば、関連技術の問題点として説明したように、テスト時のクロック周期の期間Ｔ１を、クロック位相差の期間Ｔ２×メモリ数よりも大きい値にすることを不要とし、メモリテスト時の周波数を高速化できる。
【０１０８】
また、ユーザーがメモリを使用する場合、メモリ毎に、用途や周波数が異なるため、全てのメモリが同時にライト動作を行うことは通常は無いが、リードとライトを混在させてメモリテストすることは、ユーザー使用に近い条件でメモリテストを行っているともいえる。
【０１０９】
なお、上記実施形態では、複数のメモリ１０７を二つのグループにグループ分けし（分割し）、同時にライト動作とならないように、テストサイクル（テスト周期）単位でテストパタンをずらす構成としたが、三つ以上のグループ分けしてもよいことは勿論である。この場合、二つ以上のグループのテストにおいて同時にライトのとき、ライト動作が、少なくとも二つのグループで互いに時間的に重ならないように、テストサイクル（テスト周期）単位でテストパタンの発生をずらす構成とする。
【０１１０】
さらに、上記実施形態において、メモリ１０７としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の試験に好適とされるが、これらに制限されるものでないこと勿論である。
【０１１１】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１２】
１  テストシーケンス制御部
２  メモリアクセス制御部
３  テストデータ生成部
４  クロック位相調整部
１０１、１０２  グループ（メモリグループ）
１０３  テストパタンジェネレータ制御回路
１０４、１０５  テストパタンジェネレータ
１０６  ＢＩＳＴ回路
１０７  メモリ
１０８  テスト結果の出力信号
１０９  テストシーケンス設定信号（テストシーケンス入力信号）
１１０  メモリクロック
１３１  ＧＲＰ１＿ＥＮ（テストシーケンス実行許可信号）
１３２  ＧＲＰ２＿ＥＮ（テストシーケンス実行許可信号）
１４１  ＧＲＰ１＿ＲＷ（リード・ライトステータス信号）
１４２  テストアドレス
１４３  テストデータ
１４４  メモリアクセス制御
１４５  テスト結果
１５１  ＧＲＰ２＿ＲＷ（リード・ライトステータス信号）
１５２  テストアドレス
１５３  テストデータ
１５４  メモリアクセス制御
１５５  テスト結果
１６１  アドレス生成回路
１６２  ライトデータ生成回路
１６３  コントロール生成回路
１６４  クロック制御回路
１６５  テスト結果判定回路
１７１  メモリアドレス
１７２  メモリライトデータ
１７３  メモリ制御信号
１７４  メモリクロック
１７５  メモリリードデータ
８０５、８０６、９０４、９０５、９０６、９０７、９０８、９０９  消費電流
９１０  メモリグループ１のライトタイミング
９１１  メモリグループ１のリードタイミング
９１２  メモリグループ２のライトタイミング
９１３  メモリグループ２のリードタイミング
９１４  ユーザー使用の際の規格の消費電流値
１００１、１００２  ライト時の消費電流
１００３、１００４  ライト時の消費電流
１００５  メモリテスト時の１００３と１００４の消費電流の和
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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