(57)【要約】      （修正有）【課題】簡便な方法で製造することが可能で、ソース−ドレイン間耐圧や、オン抵抗のバラツキのない高耐圧の半導体装置を提供する。【解決手段】高濃度Ｎ型の半導体基板１上に積層されたＰ型のエピタキシャル層上に、複数のトレンチ溝１１と、トレンチ溝１１内に充填された誘電体層１２に含まれるＮ型不純物が、Ｐ型のエピタキシャル層中に拡散して形成されたＮ型ピラー領域２と、拡散領域間に残ったＰ型のエピタキシャル層によるＰ型ピラー領域３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記半導体基板上に積層された第二導電型のエピタキシャル層と、
前記エピタキシャル層表面から前記半導体基板に向かって深さ方向に延びるトレンチ溝と、
前記トレンチ溝内に充填された誘電体層と、
前記誘電体層に含まれる第一導電型の不純物が、前記エピタキシャル層へ拡散し、前記半導体基板に達するように形成された第一導電型の第一ピラー領域と、
前記トレンチ溝と前記第一ピラー領域の間の前記エピタキシャル層からなる第二ピラー領域と、
前記第二ピラー領域表面に、前記第一ピラー領域に接続するように形成された第二導電型のベース領域と、
前記ベース領域表面に形成された第一導電型のソース領域と、
前記第一ピラー領域と前記ソース領域との間の前記ベース領域表面に、ゲート酸化膜を介して配置されたゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを具備し、
前記第一ピラー領域と前記第二ピラー領域が前記半導体基板上に、平行に交互に配置して形成されていることを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板上に、第二導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層表面に、第二導電型の半導体領域を形成する工程と、
前記第二導電型の半導体領域表面から前記エピタキシャル層内に、ストライプ状にトレンチ溝を形成する工程と、
前記トレンチ溝内に第一導電型の不純物を含んだ誘電体層を充填させる工程と、
加熱処理を行うことにより、前記誘電体層から前記第一導電型の不純物を、前記エピタキシャル層中に拡散させ、拡散領域からなる第一導電型の第一ピラー領域と、前記第一ピラー領域間に残る前記エピタキシャル層からなる第二導電型の第二ピラー領域とを形成する工程と、
ゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体領域に、前記ゲート電極直下がベース領域となるように、第一導電型のソース領域を形成する工程と、
前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタが形成された半導体装置において、耐圧の向上が試みられている。図４はＭＯＳＦＥＴが形成された従来のスーパージャンクション型の半導体装置の断面図である。ドレイン層となるＮ++型の半導体基板１０１の上に、Ｎ型ピラー層１０２とＰ型のＰ型ピラー層１０３を含む半導体層が、半導体基板１０１に平行な方向に交互に繰り返し現れるようストライプ状に配置されており、いわゆるスーパージャンクション構造を形成している。
【０００３】
また、表面には、Ｐ型のベース領域１０４が選択的に形成され、それぞれのベース領域１０４表面には、Ｎ型のソース領域１０５が形成されている。そして、ベース領域１０４、ソース領域１０５からＮ型ピラー層１０２を介して隣接するソース領域１０５、ベース領域１０４上には、ゲート酸化膜１０６を介して、ゲート電極１０７が形成されている。ソース領域１０５を開口するように層間絶縁膜１０８が形成され、ソース領域１０５に接続するソース電極１０９が形成されている。一方、裏面には、半導体基板１０１に接続するドレイン電極１１０が形成されている。
【０００４】
図５は、その製造工程を示す断面図である。ドレイン層となるＮ++型の半導体基板１０１の上に、２０μｍ以上の厚さでＮ型半導体層１１１がエピタキシャル成長され、このＮ型半導体層１１１のＮ型ピラー層１０２形成予定領域に、複数のトレンチ溝１１２を形成する。このトレンチ溝１１２は、Ｎ型半導体層１１１と半導体基板１０１の界面近傍に達する深さ（２０μｍ程度）で、半導体基板１０１表面にほぼ垂直な内側壁を有しており、等間隔で互いに平行に形成する（図５ａ）。
【０００５】
次に、トレンチ溝１１２を埋めるように、エピタキシャル成長技術により、Ｐ型半導体層１１３を形成し、トレンチ溝１１２内をＰ型半導体層１１３で充填する（図５ｂ）。
【０００６】
Ｐ型半導体層１１３の表面をＣＭＰ（Chemical Mechanical Polish）法により研磨することにより、Ｎ型ピラー層１０２とＰ型ピラー層１０３を形成する（図５ｃ）。
【０００７】
Ｐ型ピラー層１０３表面に、ＭＯＳＦＥＴのチャネルが形成されるＰ型のベース層１０４を形成する（図５ｄ）。
【０００８】
ゲート酸化膜１０６を形成した後、ＣＶＤ法によりポリシリコン膜を成長させ、パターニングすることで、ゲート電極１０７を形成し（図５ｅ）、さらにＮ型の半導体領域からなるソース領域１０５を形成する（図５ｆ）。
【０００９】
層間絶縁膜１０８を形成後、コンタクトホール１１４を形成する（図５ｇ）。その後、ソース領域１０５に接続するソース電極１０９と、半導体基板１０１に接続するドレイン電極１１０を形成することで、図４に示す半導体装置を完成させることができる。
【００１０】
このように形成された半導体装置は、ソース電極１０９とドレイン電極１１０の一方に外部負荷が接続され、ソース電極１０９及びドレイン電極１１０と負荷との間に設けられた電源により電圧が印加された状態で使用される。ここで印加される電圧は、Ｐ型ピラー層１０３とＮ型ピラー層１０２によって形成されるＰＮ接合に対して逆バイアスとなるように印加される。この状態でゲート電極１０７を適当な電位に設定すると、ＭＯＳＦＥＴがオン状態となり、ソース電極１０９とドレイン電極１１０との間に電流を流すことが可能となる。これは、ゲート電極１０７に適当な電圧を印加することにより、ＰＮ接合には、負荷とＭＯＳＦＥＴのオン抵抗とで分圧した逆バイアスがかかり、このとき生じる空乏層の広がりはわずかであり、Ｎ型ピラー層１０２にはキャリアの経路が存在する状態となるからである。こうしてＮ型ピラー層１０２とソース領域１０５との間のベース領域１０４とゲート酸化膜１０６との界面にチャネルが形成されることによる。
【００１１】
一方、ゲート電極１０７の電位が、チャネルが形成されない電位に設定された場合、このＭＯＳＦＥＴがオフ状態となり、ＭＯＳＦＥＴには電流が流れないので、Ｎ型ピラー層１０２とＰ型ピラー層１０３とにより形成されるＰＮ接合には電源電圧がそのまま逆バイアスとして印加される。そのため、Ｎ型ピラー層１０２とＰ型ピラー層１０３との界面からＮ型ピラー層１０２とＰ型ピラー層１０３へ空乏層が広がり、局所的な電界集中も無くなり、Ｎ型ピラー層１０２とＰ型ピラー層１０３が完全に空乏化するため高い耐圧を維持できる。この種のスーパージャンクション型の半導体装置は、例えば特許文献１（図１５）に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−２１４５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記のような製造方法により形成した半導体装置では、２０μｍ程度の深いトレンチ溝を形成し、トレンチ溝内にＰ型の半導体層をエピタキシャル成長させる必要がある。そのため、高アスペクト比（３〜４以上）のトレンチ溝内にボイドの無い充填性のよいエピタキシャル成長技術が要求されることになる。しかも、トレンチ溝内に形成するＰ型ピラー層１０３とＮ型ピラー層１０２により形成される大面積のＰＮ接合は結晶欠陥ゼロである必要がある。
【００１４】
このような条件を満たすエピタキシャル層を形成するために、一般には、ＳｉＨ2Ｃｌ2ガスを用いた減圧下でのエピタキシャル成長とＨＣｌガスによるエッチングを繰り返し行うような成長シーケンス等が採用されている。しかしながら、２０μｍ程度の深さでアスペクト比３以上のトレンチ溝を埋めるためには、１０μｍ以上エピタキシャル成長させる必要があり、上述の成長シーケンスを採用した成長速度の遅い減圧エピタキシャル成長法では、生産効率が非常に悪いという問題があった。
【００１５】
また、エピタキシャル成長後にＣＭＰ（Chemical Mechanical Polish）法によって、Ｎ型ピラー層１０２とＰ型ピラー層１０３を形成するため、研磨厚のバラツキにより、それぞれの厚さにバラツキが発生してしまう。その結果、半導体装置のソース−ドレイン間の耐圧（BVDSS）やオン抵抗（Rdson）にバラツキが発生してしまうという問題があった。
【００１６】
本発明は上記問題を解消し、簡便な方法で製造することが可能で、ソース−ドレイン間耐圧や、オン抵抗のバラツキのない高耐圧の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決するため、本願請求項１に係る発明は、第一導電型の半導体基板と、前記半導体基板上に積層された第二導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板に向かって深さ方向に延びるトレンチ溝と、前記トレンチ溝内に充填された誘電体層と、前記誘電体層に含まれる第一導電型の不純物が、前記エピタキシャル層へ拡散し、前記半導体基板に達するように形成された第一導電型の第一ピラー領域と、前記トレンチ溝と前記第一ピラー領域の間の前記エピタキシャル層からなる第二ピラー領域と、前記第二ピラー領域表面に、前記第一ピラー領域に接続するように形成された第二導電型のベース領域と、前記ベース領域表面に形成された第一導電型のソース領域と、前記第一ピラー領域と前記ソース領域との間の前記ベース領域表面に、ゲート酸化膜を介して配置されたゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを具備し、前記第一ピラー領域と前記第二ピラー領域が前記半導体基板上に、平行に交互に配置して形成されていることを特徴とする。
【００１８】
本願請求項２に係る発明は、第一導電型の半導体基板上に、第二導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層表面に、第二導電型の半導体領域を形成する工程と、前記第二導電型の半導体領域表面から前記エピタキシャル層内に、ストライプ状にトレンチ溝を形成する工程と、前記トレンチ溝内に第一導電型の不純物を含んだ誘電体層を充填させる工程と、加熱処理を行うことにより、前記誘電体層から前記第一導電型の不純物を、前記エピタキシャル層中に拡散させ、拡散領域からなる第一導電型の第一ピラー領域と、前記第一ピラー領域間に残る前記エピタキシャル層からなる第二導電型の第二ピラー領域とを形成する工程と、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記半導体領域に、前記ゲート電極直下がベース領域となるように、第一導電型のソース領域を形成する工程と、前記ソース領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１９】
本発明においては、Ｐ型のエピタキシャル層内に形成された深いトレンチ溝内に、Ｎ型の不純物を高濃度にドープした誘電体（例えばＰＳＧ；リンドープトシリカガラス）層を埋め込み形成し、その誘電体層から不純物をエピタキシャル層内へ直接、均一に拡散させてＮ型ピラー層を形成する。そのため、従来のような、深いトレンチ溝内に高品質のエピタキシャル成長を行う必要もなく、また、エピタキシャル層をＣＭＰ法により平坦化する必要もなく、非常に簡便な製造方法となる。Ｐ型ピラー層とＮ型ピラー層界面の結晶性を劣化することもないため、安定した耐圧（BVDSS）、オン抵抗（Rdson）が得られるという利点もある。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例の半導体装置の断面図である。
【図２】本発明の実施例の半導体装置の製造工程を説明する図である。
【図３】本発明の別の実施例の半導体装置の断面図である。
【図４】従来のこの種の半導体装置の断面図である。
【図５】従来のこの種の半導体装置の製造工程を説明する図である。
【発明を実施するための形態】
【００２１】
本発明の半導体装置は、深いトレンチ溝内にエピタキシャル層を成長させる代わりに、トレンチ溝内に不純物を含む誘電体層を充填し、この誘電体層から不純物を拡散させることで、Ｎ型ピラー層及びＰ型ピラー層を形成することを特徴とする。以下、本発明の実施例について詳細に説明する。
【実施例１】
【００２２】
図１は本発明に係る半導体装置の断面図である。図において、１はドレイン層となる高濃度のＮ型（Ｎ++型）の半導体基板、２はＮ型ピラー層、３はＰ型のエピタキシャル層からなるＰ型ピラー層、４はＰ型のベース領域、５はＮ型のソース領域、６はゲート酸化膜、７はゲート電極、８は層間絶縁膜、９はソース電極、１０はドレイン電極、１１はトレンチ溝、１２はトレンチ溝１１内に充填された誘電体層である。このような構造の半導体装置は、次のように形成される。
【００２３】
まず、高濃度のＮ型シリコン半導体基板からなりドレイン層となる半導体基板１上に、Ｐ型のエピタキシャル層１３を形成し、エピタキシャル層１３表面にはＰ型のベース領域４を形成する。全面にシリコン酸化膜１４をＣＶＤ（Chemical Vapor Deposition）法により形成し、トレンチ溝形成予定領域を開口するように、パターニングする。そして、シリコン酸化膜１４をエッチングマスクとして使用して、トレンチ溝１１を形成する。このトレンチ溝１１は、表面に形成されているベース領域４を貫通し、エピタキシャル層１３と半導体基板１の界面近傍に達する深さ（２０μｍ程度）で、半導体基板１表面にほぼ垂直な内壁面を有しており、等間隔で互いに平行なストライプ状に形成されている（図２ａ）。
【００２４】
次に、Ｎ型不純物であるリン（Ｐ）を所望の濃度含んだ誘電体層１２（ＰＳＧ膜）を、減圧条件下で成長させる。その結果、トレンチ溝１１内は、誘電体層１２によって均一に埋め込まれる（図２ｂ）。ここで、誘電体層１２をトレンチ溝１１内に均一に埋め込むためには、誘電体層としてＰＳＧ膜を用いた場合、トレンチ開口幅の約１．２〜２．０倍以上とすればよい。
【００２５】
次に、表面を覆う誘電体層１２をエッチバックし、あるいはＣＭＰ法により研磨して、トレンチ溝１１にのこる誘電体層１２の表面が、ベース領域４表面と同一、あるいはわずかに下の位置になるようにそのエッチバック時間、あるいはＣＭＰ研磨量を調整する（図２ｃ）。
【００２６】
その後、熱処理を行うことにより、誘電体層１２に含まれる不純物（リン）を、エピタキシャル層１３およびベース領域４中に拡散させ、Ｎ型ピラー層２を形成する。ここで、不純物（リン）のエピタキシャル層１３への拡散は、均一に行われ、制御性良く行うことができるので、拡散深さとエピタキシャル厚およびトレンチ溝の深さを調節することで、Ｎ型ピラー層２の底部が半導体基板１に達するようにする。その結果、エピタキシャル層からなるＰ型ピラー層３が形成される（図２ｄ）。
【００２７】
以下、従来例同様、全面にゲート酸化膜６を形成し、その後、ゲート電極７となるポリシリコン膜を形成する（図２ｅ）。
【００２８】
ポリシリコン膜をパターニングしてゲート電極７を形成した後、ゲート電極７をマスクの一部として使用して、自己整合的にソース領域５を形成する（図２ｆ）。
【００２９】
層間絶縁膜８を成長後、ソース領域５およびベース領域４を開口するコンタクトホール１５を形成する（図２ｇ）。その後、ソース電極９およびドレイン電極１０を形成して、図１に示す半導体装置を完成する。
【００３０】
このように形成された本発明の半導体装置は、トレンチ溝内に埋め込まれた誘電体層１２から、Ｐ型のエピタキシャル層１３内へ不純物を熱拡散することで、Ｎ型ピラー層２と、不純物が拡散されずに残るＰ型エピタキシャル層からなるＰ型ピラー層３が、半導体基板上に、ストライプ状に平行に配置され、また、Ｎ型ピラー層２の最底部が半導体基板１と接続するように形成されている。
【００３１】
このような構造とすることで、ゲート電極７に正の電圧が印加されると、ゲート電極７下のベース層４表面に、チャネルが形成され、ＭＯＳＦＥＴがオン状態になり、ドレイン電極１１から、半導体基板１、Ｎ型ピラー層２、ベース領域４内に形成されるチャネル領域及びソース領域５を電流経路として、ソース電極１０へ電流が流れることになる。
【００３２】
一方、ゲート電極７にチャネルが形成されない電圧が印加された場合は、ＭＯＳＦＥＴはオフ状態となり、Ｎ型ピラー層２とＰ型ピラー層３には電源電圧が直接印加されるが、トレンチ溝内に埋め込まれる誘電体層の不純物濃度と拡散条件を適切にすることによるＮ型ピラー層、およびＰ型エピタキシャル層の各濃度を適正化することで、Ｎ型ピラー層とＰ型ピラー層を完全に空乏化させることが可能となり、電源電圧以上の耐圧を維持することが可能となる。
【００３３】
なお、ソース領域５を形成する際、同時にエピタキシャル層表面に形成されるトレンチ溝側ソース領域は、図３に示すように形成しなくても良い。
【００３４】
なお、本発明は上記実施例に限定されるものではない。たとえば、Ｐ型エピタキシャル層へＮ型不純物を拡散してＮ型ピラー層２を形成する代わりに、Ｎ型エピタキシャル層へＰ型不純物を拡散してＰ型ピラー層３を形成するように変更することも可能である。
【００３５】
以上のように本発明により形成した半導体装置では、Ｎ型ピラー層２、Ｐ型ピラー層３の濃度と厚さが、トレンチ溝内に埋め込まれる誘電体層中の不純物濃度と、誘電体層より拡散される不純物の拡散長の制御で決まるため、非常に制御性がよく、ソース−ドレイン間の耐圧やオン抵抗のバラツキが少なくなる。一方、従来のエピタキシャル層の埋め込みにより形成した半導体装置では、エピタキシャル層の不純物濃度は、その制御性から上限が１．０×１０17ｃｍ-3程度であるため、耐圧維持のためには、エピタキシャル層で形成されるピラー層の幅を広くする必要があった。その結果、セルピッチが大きくなり、単位面積あたりのオン抵抗を下げるには限界があった。これに対し、本発明により形成した半導体装置では、各ピラー層の濃度を高め、逆に厚さを狭めることにより、同じ耐圧を維持しつつセルピッチを縮小することが可能であり、単位面積あたりのオン抵抗を低減することが可能となる。
【符号の説明】
【００３６】
１：半導体基板、２：Ｎ型ピラー層、３：Ｐ型ピラー層、４：ベース領域、５：ソース領域、６：ゲート酸化膜、７：ゲート電極、８：層間絶縁膜、９：ソース電極、１０：ドレイン電極、１１：トレンチ溝、１２：誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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