(57)【要約】【課題】消費電流を低減可能な昇圧回路を提供すること。【解決手段】本発明にかかる昇圧回路は、電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に、トランジスタＭ１１〜Ｍ１４と、ノードＶ２４の電位に応じて導通状態が制御されるトランジスタＭ１５と、を備え、トランジスタＭ１１〜Ｍ１５間の各接続点とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ１１〜Ｃ１４を備え、電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に、トランジスタＭ２１〜Ｍ２４と、ノードＶ１４の電位に応じて導通状態が制御されるトランジスタＭ２５と、を備え、トランジスタＭ２１〜Ｍ２５間の各接続点とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ２１〜Ｃ２４を備える。各トランジスタはトリプルウェル上に形成され、少なくともトランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４を形成する各トリプルウェルにてＮウェル及びＰウェル間は電気的に接続される。【選択図】図１
2012135146.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧端子と第１ノードとの間に設けられた第１ダイオード素子と、
前記第１ノードと外部出力端子との間に設けられ、第２ノードの電圧レベルに応じて導通状態が制御される第１トランジスタと、
前記第１ノードに一端が接続され、他端にクロック信号が供給される第１容量素子と、
前記基準電圧端子と前記第２ノードとの間に設けられた第２ダイオード素子と、
前記第２ノードと前記外部出力端子との間に設けられ、前記第１ノード間の電圧レベルに応じて導通状態が制御される第２トランジスタと、
前記第２ノードに一端が接続され、他端に前記クロック信号と逆相のクロック信号が供給される第２容量素子と、
前記第１及び第２ダイオード素子並びに前記第１及び第２トランジスタはそれぞれＮウェル、Ｐウェル及びＰ型基板によって構成されるトリプルウェル上に形成され、少なくとも前記第１及び第２ダイオード素子を形成する各トリプルウェルにおいてＮウェル及びＰウェル間は電気的に接続されている昇圧回路。
【請求項２】
直列接続された複数の前記第１ダイオード素子と、
前記複数の第１ダイオード素子及び前記第１トランジスタの間の各接続点に一端が接続され、他端に交互に逆相のクロック信号が供給される複数の前記第１容量素子と、
直列接続された複数の前記第２ダイオード素子と、
前記複数の第２ダイオード素子及び前記第２トランジスタの間の各接続点に一端が接続され、他端に交互に逆相のクロック信号が供給される複数の前記第２容量素子と、を備えた請求項１に記載の昇圧回路。
【請求項３】
前記第１及び前記第２ダイオード素子は、
それぞれダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の昇圧回路。
【請求項４】
前記第１及び前記第２ダイオード素子は、
それぞれＰＮ接続ダイオードであることを特徴とする請求項１又は２に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、特に消費電流の低減に適した昇圧回路に関する。
【背景技術】
【０００２】
近年、携帯電話などの携帯用電子機器に用いられている負昇圧回路（負電圧生成用の昇圧回路）においては、消費電流の低減が課題となっている。
【０００３】
図５は、従来技術の負昇圧回路を示す回路図である（特許文献１の図１５に相当）。図５に示す負昇圧回路は、低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に直列接続されたＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ１０１〜Ｍ１０５と、これらトランジスタ間のノードＶ１〜Ｖ４とクロック入力端子（ＣＬＫ１又はＣＬＫ２）との間に設けられた容量素子Ｃ１０１〜Ｃ１０４と、を備える。なお、トランジスタＭ１０１〜Ｍ１０５は、それぞれダイオード接続されている。より具体的には、トランジスタＭ１０１〜Ｍ１０５のゲート及びバックゲートは、それぞれトランジスタＭ１０１〜Ｍ１０５の第１端子（以下、便宜上、ソースと称す）に接続されている。容量Ｃ１０５は、出力負荷容量（出力端子Ｖｏｕｔに負荷される容量）である。この負昇圧回路は、互いに逆相の昇圧クロックＣＬＫ１，ＣＬＫ２に同期してノードＶ１〜Ｖ４の電位を増減させることにより、出力端子Ｖｏｕｔに負電圧を生成している。
【０００４】
ここで、トランジスタＭ１０１〜Ｍ１０５は、それぞれＰ型基板上に形成されたＮウェルのさらに上に形成されたＰウェル上に形成される。つまり、トランジスタＭ１０１〜Ｍ１０５は、トリプルウェル構造上に形成される。これにより、Ｐウェルをベース、Ｎウェルをコレクタ、Ｐウェル上に形成されたＮ＋拡散領域をエミッタとする寄生トランジスタが形成される。その結果、当該寄生トランジスタのエミッタ−コレクタ間に無駄な電流（寄生電流）が流れ、消費電流が増大するという問題があった（特許文献１の図１７参照）。
【０００５】
このような問題に対する解決策が、特許文献１に開示されている。図６は、特許文献１に開示された負昇圧回路を示す回路図である（特許文献１の図１に相当）。
【０００６】
図６に示す負昇圧回路では、直列接続されたＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４及びＭ１１６と、直列接続されたＮチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２４及びＭ１２６と、が低電位側電源端子（基準電圧端子）ＧＮＤと出力端子Ｖｏｕｔとの間に並列に２列接続されている。また、トランジスタＭ１１４，Ｍ１１６間のノードＶ１１４と、トランジスタＭ１２６のバックゲート（ノードＶ１１５）と、の間にＮチャネルＭＯＳトランジスタＭ１１５が設けられる。トランジスタＭ１２４，Ｍ１２６間のノードＶ１２４と、トランジスタＭ１１６のバックゲート（ノードＶ１２５）と、の間にＮチャネルＭＯＳトランジスタＭ１２５が設けられる。さらに、トランジスタＭ１１１〜Ｍ１１４，Ｍ１１６間のノードＶ１１１〜Ｖ１１４及び上述のノードＶ１１５と、クロック入力端子（ＣＬＫ１又はＣＬＫ２）と、の間に容量素子Ｃ１１１〜Ｃ１１５が設けられる。トランジスタＭ１２１〜Ｍ１２４，Ｍ１２６間のノードＶ１２１〜Ｖ１２４及び上述のノードＶ１２５と、クロック入力端子（ＣＬＫ１又はＣＬＫ２）と、の間に容量素子Ｃ１２１〜Ｃ１２５が設けられる。
【０００７】
なお、トランジスタＭ１１１〜Ｍ１１６及びトランジスタＭ１２１〜Ｍ１２６は、それぞれダイオード接続されている。より具体的には、トランジスタＭ１１１〜Ｍ１１６のゲートは、それぞれトランジスタＭ１１１〜Ｍ１１６のソースに接続されている。容量Ｃ１０５は、出力負荷容量（出力端子Ｖｏｕｔに負荷される容量）である。この負昇圧回路は、互いに逆相の昇圧クロックＣＬＫ１，ＣＬＫ２に同期してノードＶ１１１〜Ｖ１１５，Ｖ１２１〜Ｖ１２５の電位を増減させることにより、各列から出力端子Ｖｏｕｔに対して交互に負電圧を生成している。
【０００８】
ここで、図６に示す負昇圧回路では、一方の列のトランジスタＭ１１１〜Ｍ１１４の各バックゲートが、それぞれ他方の列のノードＶ１２２〜Ｖ１２５に接続されている。また、他方の列のトランジスタＭ１２１〜Ｍ１２４の各バックバートが、それぞれ一方の列のノードＶ１１２〜Ｖ１１５に接続されている。換言すると、図６に示す負昇圧回路では、トランジスタＭ１１１〜Ｍ１１４，Ｍ１２１〜Ｍ１２４の各バックゲートに、対面する列の一段後段のトランジスタの出力電圧が印加されている。それにより、トランジスタＭ１１１〜Ｍ１１４，Ｍ１２１〜Ｍ１２４の各バックゲートは、自己のドレイン、ソースより常に低電位となる。その結果、図６に示す負昇圧回路は、図５に示す負昇圧回路において問題となっていた、寄生トランジスタの影響による消費電流の増大を抑制することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−２３７１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、図６に示す従来技術の負昇圧回路は、トランジスタＭ１１４，Ｍ１２４のバックゲートに印加するための低電位を、Ｍ１１５，Ｍ１２５及び容量素子Ｃ１１５，Ｃ１２５を備えることにより生成している。つまり、図６に示す負昇圧回路は、４倍の昇圧電圧を生成するために通常より１段多い５段の昇圧セル（トランジスタ及び容量素子により構成されるセル）を備える必要がある。さらに、図６に示す負昇圧回路では、各トランジスタのバックゲートに対する配線が複雑になる。このような理由により、従来技術の負昇圧回路では、消費電流を抑制しようとすると回路規模が増大するという問題があった。
【課題を解決するための手段】
【００１１】
本発明にかかる昇圧回路は、基準電圧端子と第１ノードとの間に設けられた第１ダイオード素子と、前記第１ノードと外部出力端子との間に設けられ、第２ノードの電圧レベルに応じて導通状態が制御される第１トランジスタと、前記第１ノードに一端が接続され、他端にクロック信号が供給される第１容量素子と、前記基準電圧端子と前記第２ノードとの間に設けられた第２ダイオード素子と、前記第２ノードと前記外部出力端子との間に設けられ、前記第１ノード間の電圧レベルに応じて導通状態が制御される第２トランジスタと、前記第２ノードに一端が接続され、他端に前記クロック信号と逆相のクロック信号が供給される第２容量素子と、前記第１及び第２ダイオード素子並びに前記第１及び第２トランジスタはそれぞれＮウェル、Ｐウェル及びＰ型基板によって構成されるトリプルウェル上に形成され、少なくとも前記第１及び第２ダイオード素子を形成する各トリプルウェルにおいてＮウェル及びＰウェル間は電気的に接続されている。
【００１２】
上述のような回路構成により、回路規模の増大を抑制しつつ、寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することができる。
【発明の効果】
【００１３】
本発明により、回路規模の増大を抑制しつつ、寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制することが可能な昇圧回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる昇圧回路を示す回路図である。
【図２】本発明の実施の形態１にかかる昇圧回路を構成する素子の縦構造を示す図である。
【図３】本発明の実施の形態２にかかる昇圧回路を示す回路図である。
【図４】本発明の実施の形態２にかかる昇圧回路を構成する素子の縦構造を示す図である。
【図５】従来技術の負昇圧回路を示す回路図である。
【図６】従来技術の負昇圧回路を示す回路図である。
【図７】従来技術の負昇圧回路を構成する素子の縦構造を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１６】
実施の形態１
図１は、本発明の実施の形態１にかかる負電圧生成用の昇圧回路を示す図である。本実施の形態にかかる昇圧回路１は、直列接続された複数のトランジスタを基準電圧端子と外部出力端子との間に並列に２列備え、各列の出力段トランジスタの導通状態を、対面する列の前段のトランジスタの出力電圧に基づいて制御する。さらに、本実施の形態にかかる昇圧回路１は、少なくとも出力段トランジスタ以外のトランジスタにおいて、トリプルウェルを構成するＮウェルと当該トリプルウェル上に形成されている各トランジスタのバックゲートとを接続する。換言すると、本実施の形態にかかる昇圧回路１は、少なくとも出力段トランジスタ以外のトランジスタにおいて、トリプルウェルを構成するＮウェルとＰウェルとを電気的に接続する。これにより、本実施の形態にかかる昇圧回路は、回路規模の増大を抑制しつつ、寄生トランジスタに流れる電流を低減し、消費電流の増大を抑制できることを特徴とする。以下、具体的に説明する。
【００１７】
まず、昇圧回路１の回路構成について説明する。図１に示す負電圧生成用の昇圧回路１は、ＮチャネルＭＯＳトランジスタ（第１ダイオード素子。以下、単にトランジスタと称す）Ｍ１１〜Ｍ１４と、トランジスタ（第１トランジスタ）Ｍ１５と、トランジスタ（第２ダイオード素子）Ｍ２１〜Ｍ２４と、トランジスタ（第２トランジスタ）Ｍ２５と、容量素子（第１容量素子）Ｃ１１〜Ｃ１４と、容量素子（第２容量素子）Ｃ２１〜Ｃ２４と、を備える。トランジスタＭ１１〜Ｍ１５は、低電位側電源端子（基準電圧端子）ＧＮＤと出力端子（外部出力端子）Ｖｏｕｔとの間に直列に接続される。トランジスタＭ２１〜Ｍ２５は、低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に直列に接続される。つまり、直列接続されたトランジスタＭ１１〜Ｍ１５と、直列接続されたトランジスタＭ２１〜Ｍ２５と、が低電位側電源端子ＧＮＤと出力端子Ｖｏｕｔとの間に並列に２列接続される。なお、トランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４は、それぞれダイオード接続されている。
【００１８】
また、トランジスタＭ１１〜Ｍ１５間のノードＶ１１〜Ｖ１４とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ１１〜Ｃ１４が設けられる。トランジスタＭ２１〜Ｍ２５間のノードＶ２１〜Ｖ２４とクロック入力端子ＣＬＫ１又はＣＬＫ２との間に容量素子Ｃ２１〜Ｃ２４が設けられる。
【００１９】
より具体的には、トランジスタＭ１１では、第１端子、ゲート及びバックゲートがノードＶ１１に接続され、第２端子が低電位側電源端子ＧＮＤに接続される。以下の説明では、便宜上、バックゲートに接続されている第１端子をソース、第２端子をドレイン、と称し、昇圧回路１を構成する他のＭＯＳトランジスタも同様とする。
【００２０】
トランジスタＭ１２では、ドレインがノードＶ１１に接続され、ソース、ゲート及びバックゲートがノードＶ１２に接続される。トランジスタＭ１３では、ドレインがノードＶ１２に接続され、ソース、ゲート及びバックゲートがノードＶ１３に接続される。トランジスタＭ１４では、ドレインがノードＶ１３に接続され、ソース、ゲート及びバックゲートがノードＶ１４に接続される。トランジスタＭ１５では、ドレインがノードＶ１４に接続され、ソース及びバックゲートが出力端子Ｖｏｕｔに接続され、ゲートが対面する列のノードＶ２４に接続される。
【００２１】
トランジスタＭ２１では、ドレインが低電位側電源端子ＧＮＤに接続され、ソース、ゲート及びバックゲートがノードＶ２１に接続される。トランジスタＭ２２では、ドレインがノードＶ２１に接続され、ソース、ゲート及びバックゲートがノードＶ２２に接続される。トランジスタＭ２３では、ドレインがノードＶ２２に接続され、ソース、ゲート及びバックゲートがノードＶ２３に接続される。トランジスタＭ２４では、ドレインがノードＶ２３に接続され、ソース、ゲート及びバックゲートがノードＶ２４に接続される。トランジスタＭ２５では、ドレインがノードＶ２４に接続され、ソース及びバックゲートが出力端子Ｖｏｕｔに接続され、ゲートが対面する列のノードＶ１４に接続される。
【００２２】
容量素子Ｃ１１は、クロック入力端子ＣＬＫ１とノードＶ１１との間に設けられる。容量素子Ｃ１２は、クロック入力端子ＣＬＫ２とノードＶ１２との間に設けられる。容量素子Ｃ１３は、クロック入力端子ＣＬＫ１とノードＶ１３との間に設けられる。容量素子Ｃ１４は、クロック入力端子ＣＬＫ２とノードＶ１４との間に設けられる。容量素子Ｃ２１は、クロック入力端子ＣＬＫ２とノードＶ２１との間に設けられる。容量素子Ｃ２２は、クロック入力端子ＣＬＫ１とノードＶ２２との間に設けられる。容量素子Ｃ２３は、クロック入力端子ＣＬＫ２とノードＶ２３との間に設けられる。容量素子Ｃ２４は、クロック入力端子ＣＬＫ１とノードＶ２４との間に設けられる。容量Ｃ５は、出力負荷容量（出力端子Ｖｏｕｔに負荷される容量）である。
【００２３】
なお、以下の説明では、ノードＶ１１〜Ｖ１４，Ｖ２１〜Ｖ２４及び出力端子Ｖｏｕｔの電位をそれぞれＶ１１〜Ｖ１４，Ｖ２１〜Ｖ２４及びＶｏｕｔと称すことがある。低電位側電源端子ＧＮＤ及び高電位側電源端子ＶＤＤの電位をそれぞれＧＮＤ（０Ｖ）及びＶＤＤと称すことがある。また、クロック入力端子ＣＬＫ１，ＣＬＫ２に供給されるクロック信号をそれぞれＣＬＫ１，ＣＬＫ２と称す。なお、クロック信号ＣＬＫ１，ＣＬＫ２は、同じ周波数であってかつ位相が互いに逆である。クロック信号ＣＬＫ１，ＣＬＫ２は、いずれも、Ｌレベルの場合に電位ＧＮＤを示し、Ｈレベルの場合に電位ＶＤＤを示す。そして、容量素子Ｃ１１〜Ｃ１４，Ｃ２１〜２４は、それぞれクロック信号ＣＬＫ１又はＣＬＫ２に同期してノードＶ１１〜Ｖ１４，Ｖ２１〜２４の電位を増減させる。
【００２４】
次に、昇圧回路１の動作について説明する。なお、簡単のため、ダイオード接続されたトランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４の各順方向降下電圧Ｖｆが０Ｖであるものとして説明する。
【００２５】
まず、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルの場合、容量素子Ｃ１１の一端には電位ＶＤＤが印加される。このとき、トランジスタＭ１１がオンするため、ノードＶ１１の電位は低電位側電源端子ＧＮＤと同じ０Ｖとなる。つまり、容量素子Ｃ１１の両端に印加される電圧はＶＤＤとなる。次に、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルに変化すると、容量素子Ｃ１１の一端には電位ＧＮＤが印加され、さらにトランジスタＭ１１がオフするため、ノードＶ１１の電位は−ＶＤＤとなる。このとき、容量素子Ｃ１２の一端には、電位ＶＤＤが印加されるため、トランジスタＭ１２がオンし、ノードＶ１２の電位はノードＶ１１と同じ−ＶＤＤとなる。つまり、容量素子Ｃ１２の両端に印加される電圧はＶＤＤ−（−ＶＤＤ）＝２ＶＤＤとなる。
【００２６】
次に、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルに変化すると、容量素子Ｃ１２の一端には電位ＧＮＤが印加され、さらにトランジスタＭ１２がオフするため、ノードＶ１２の電位は−２ＶＤＤとなる。このとき、容量素子Ｃ１３の一端には、電位ＶＤＤが印加されるため、トランジスタＭ１３がオンし、ノードＶ１３の電位はノードＶ１２と同じ−２ＶＤＤとなる。つまり、容量素子Ｃ１３の両端に印加される電圧はＶＤＤ−（−２ＶＤＤ）＝３ＶＤＤとなる。
【００２７】
次に、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルに変化すると、容量素子Ｃ１３の一端には電位ＧＮＤが印加され、さらにトランジスタＭ１３がオフするため、ノードＶ１３の電位は−３ＶＤＤとなる。このとき、容量素子Ｃ１４の一端には、電位ＶＤＤが印加されるため、トランジスタＭ１４がオンし、ノードＶ１４の電位はノードＶ１３と同じ−３ＶＤＤとなる。つまり、容量素子Ｃ１４の両端に印加される電圧はＶＤＤ−（−３ＶＤＤ）＝４ＶＤＤとなる。
【００２８】
次に、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルに変化すると、容量素子Ｃ１４の一端には電位ＧＮＤが印加され、さらにトランジスタＭ１４がオフするため、ノードＶ１４の電位は−４ＶＤＤとなる。
【００２９】
なお、上述の動作は、逆相関係にある他の列（トランジスタＭ２１〜Ｍ２４を含む列）においても同様に行われる。したがって、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルの場合には、ノードＶ１４の電位が−４ＶＤＤ、ノードＶ２４の電位が−３ＶＤＤを示す。一方、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルの場合には、ノードＶ１４の電位が−３ＶＤＤ、ノードＶ２４の電位が−４ＶＤＤを示す。
【００３０】
ここで、クロック信号ＣＬＫ１がＨレベル、クロック信号ＣＬＫ２がＬレベルの場合、ＮチャネルＭＯＳトランジスタであるトランジスタＭ１５は、ゲートに電位−３ＶＤＤが印加され、ドレインに電位−４ＶＤＤが印加されるため、オンする。同じくＮチャネルＭＯＳトランジスタであるトランジスタＭ２５は、ゲートに電位−４ＶＤＤが印加され、トレインに電位−３ＶＤＤが印加されるため、オフする。
【００３１】
一方、クロック信号ＣＬＫ１がＬレベル、クロック信号ＣＬＫ２がＨレベルの場合、トランジスタＭ１５は、ゲートに電位−４ＶＤＤが印加され、ドレインに電位−３ＶＤＤが印加されるため、オフする。トランジスタＭ２５は、ゲートに電位−３ＶＤＤが印加され、ドレインに電位−４ＶＤＤが印加されるため、オンする。このように、トランジスタＭ１５，Ｍ２５がクロック信号ＣＬＫ１，ＣＬＫ２に同期して交互にオンすることにより、出力端子Ｖｏｕｔに負電圧（−４ＶＤＤ）が与えられる。
【００３２】
次に、昇圧回路１を構成する素子の縦構造について、図２を用いて説明する。図２では、簡単のため、トランジスタＭ１４，Ｍ１５及び他の周辺回路（図１において不図示）のみ図示している。なお、トランジスタＭ２４，Ｍ２５及び他の周辺回路の縦構造は、図２に示す縦構造と同様の構造をしている。
【００３３】
Ｐ型基板上（以下、単にＰｓｕｂと称す）１０上に、トランジスタＭ１４用のＮウェル１２と、トランジスタＭ１５用のＮウェル１３と、電位ＶＤＤが印加されている他の周辺回路用のＮウェル１１と、が形成される。Ｎウェル１２上には、Ｐウェル１４が形成される。そして、Ｐウェル１４上には、Ｎ＋拡散領域１６と、Ｎ＋拡散領域１７と、が形成される。なお、Ｎ＋拡散領域１６がトランジスタＭ１４の第２端子（ドレイン）であり、Ｎ＋拡散領域１７がトランジスタＭ１４の第１端子（ソース）であり、Ｐウェル１４がトランジスタＭ１４のバックゲートである。Ｎウェル１３上には、Ｐウェル１５が形成される。そして、Ｐウェル１５上には、Ｎ＋拡散領域２０と、Ｎ＋拡散領域２１と、が形成される。なお、Ｎ＋拡散領域２０がトランジスタＭ１５の第２端子（ドレイン）であり、Ｎ＋拡散領域２１がトランジスタＭ１５の第１端子（ソース）であり、Ｐウェル１５がトランジスタＭ１５のバックゲートである。
【００３４】
なお、図２に示すように、Ｎ＋拡散領域１６はノードＶ１３に接続されている。Ｎ＋拡散領域１７、Ｐウェル１４、Ｎウェル１２及びＮ＋拡散領域２０はノードＶ１４に接続されている。Ｎ＋拡散領域２１、Ｐウェル１５、Ｎウェル１３及びＰｓｕｂ１０は出力端子Ｖｏｕｔに接続されている。ただし、Ｎウェル１３は、出力端子Ｖｏｕｔに代えて高電位側電源端子ＶＤＤに接続されてもよい。
【００３５】
このように、トランジスタＭ１４，Ｍ１５は、それぞれＰｓｕｂ（１０）、Ｎウェル（１２、１３）及びＰウェル（１４、１５）からなるトリプルウェル構造上に形成される。なお、図示しない他のトランジスタも同様にトリプルウェル構造上に形成される。
【００３６】
ここで、上述のように、Ｐウェル１４とＮウェル１２とがノードＶ１４を介して接続されているため、Ｐウェル１４とＮウェル１２とは同電位となる。したがって、従来技術と異なり、Ｐウェル１４をベース、Ｎウェル１２をコレクタ、Ｎ＋拡散領域１６をエミッタとする寄生トランジスタは形成されない。これは、他のトリプルウェルにおいても同様のことが言える。したがって、昇圧回路１では、図５に示す従来技術において問題となっていた消費電流の増大が抑制される。なお、トランジスタＭ１５において、Ｎウェル１３の接続先を高電位側電源端子ＶＤＤとした場合、Ｎ＋拡散領域２０をエミッタ、Ｐウェル１５をベース、Ｎウェル１３をコレクタとする寄生のＮＰＮバイポーラトランジスタが形成される。しかし、トランジスタＭ１５はＦＥＴ動作をするため、Ｐウェル１５とＮウェル２０との電位差が０．２Ｖ程度以下となる。したがって、寄生のＮＰＮバイポーラトランジスタがオンしないため、消費電流の増大は抑制される。
【００３７】
さらに、本実施の形態にかかる昇圧回路１は、図６に示す従来技術と異なり、トランジスタＭ１１５，Ｍ１２５及び容量素子Ｃ１１５，Ｃ１２５に相当する素子を備える必要がない。また、本実施の形態にかかる昇圧回路１は、図６に示す従来技術と異なり、各トランジスタのバックゲートに対する配線を単純化することができる。これらの理由により、本実施の形態にかかる昇圧回路１は、回路規模の増大を抑制することができる。
【００３８】
次に、図５に示す従来技術の昇圧回路において、トリプルウェルを構成するＮウェルとＰウェルとを電気的に接続した場合の各素子の縦構造について、図７を用いて説明する。図７では、簡単のため、トランジスタＭ１０４，Ｍ１０５及び他の周辺回路のみ図示している。Ｐｓｕｂ１００上に、トランジスタＭ１０４用のＮウェル１０２と、トランジスタＭ１０５用のＮウェル１０３と、電位ＶＤＤが印加されている他の周辺回路用のＮウェル１０１と、が形成される。Ｎウェル１０２上には、Ｐウェル１０４が形成される。そして、Ｐウェル１０４上には、Ｎ＋拡散領域１０６と、Ｎ＋拡散領域１０７と、が形成される。なお、Ｎ＋拡散領域１０６がトランジスタＭ１０４の第２端子（ドレイン）であり、Ｎ＋拡散領域１０７がトランジスタＭ１０４の第１端子（ソース）であり、Ｐウェル１０４がトランジスタＭ１０４のバックゲートである。Ｎウェル１０３上には、Ｐウェル１０５が形成される。そして、Ｐウェル１０５上には、Ｎ＋拡散領域１１０と、Ｎ＋拡散領域１１１と、が形成される。なお、Ｎ＋拡散領域１１０がトランジスタＭ１０５の第２端子（ドレイン）であり、Ｎ＋拡散領域１１１がトランジスタＭ１０５の第１端子（ソース）であり、Ｐウェル１０５がトランジスタＭ１０５のバックゲートである。
【００３９】
なお、図７に示すように、Ｎ＋拡散領域１０６はノードＶ３に接続されている。Ｎ＋拡散領域１０７、Ｐウェル１０４、Ｎウェル１０２及びＮ＋拡散領域１１０はノードＶ４に接続されている。Ｎ＋拡散領域１１１、Ｐウェル１０５、Ｎウェル１０３及びＰｓｕｂ１００は出力端子Ｖｏｕｔに接続されている。
【００４０】
ここで、上述のように、Ｐウェル１０４とＮウェル１０２とがノードＶ４を介して接続されているため、Ｐウェル１０４とＮウェル１０２とは同電位となる。したがって、Ｐウェル１０４をベース、Ｎウェル１０２をコレクタ、Ｎ＋拡散領域１０６をエミッタとする寄生トランジスタは形成されない。これは、他のトリプルウェルにおいても同様のことが言える。したがって、図７の場合でも、図５に示す従来技術において問題となっていた消費電流の増大は抑制される。
【００４１】
しかし、図７に示すように、Ｐウェル１０４とＮウェル１０２とが接続された場合、Ｎウェル１０２の電位は、Ｐｓｕｂ１００の電位Ｖｏｕｔよりもダイオード接続されたトランジスタＭ１０５の順方向降下電圧Ｖｆ（０．６〜０．７Ｖ程度）だけ低くなる。つまり、Ｎウェル１０２の電位はＶｏｕｔ−Ｖｆとなる。また、上述したように、Ｎウェル１０１の電位はＶＤＤである。これにより、Ｐｓｕｂ１００をベース、Ｎウェル１０２をエミッタ、Ｎウェル１０１をコレクタとする寄生トランジスタＤ５０が形成される。その結果、寄生トランジスタＤ５０のエミッタ−コレクタ間に無駄な電流（寄生電流）が流れる。したがって、図７に示す従来技術の変形例では、消費電流が増大するという問題があった。
【００４２】
一方、図１及び図２に示す昇圧回路１の場合、トランジスタＭ１５の導通状態は、対面する列の前段のトランジスタＭ２４の出力電圧、つまり、ノードＶ２４の電圧に基づいて制御される。そのため、トランジスタＭ１５のオン抵抗と負荷電流との積によって求められる当該トランジスタＭ１５の降下電圧は０．２Ｖ程度と非常に小さくなる。つまり、トランジスタＭ１５の降下電圧は、従来技術と比較して非常に小さくなる。したがって、Ｐｓｕｂ１０をベース、Ｎウェル１２をエミッタ、Ｎウェル１１をコレクタとする寄生トランジスタＤ１０が形成されるが、Ｐｓｕｂ１０（ベース）からＮウェル１２（エミッタ）へのベース電流はほとんど流れないため、Ｎウェル１１のコレクタからＮウェル１２のエミッタへの寄生電流は殆ど流れない。同様に、トランジスタＭ２５の導通状態は、対面する列の前段のトランジスタＭ１４の出力電圧、つまり、ノードＶ１４の電圧に基づいて制御される。そのため、トランジスタＭ２５の降下電圧は０．２Ｖ程度と、従来技術と比較して非常に小さくなる。したがって、トランジスタＭ２４を構成するトリプルウェル（図２において不図示）とＮウェル１１との間には寄生トランジスタが形成されるが、ベース電流はほとんど流れないため、寄生電流は殆ど流れない。その結果、本実施の形態にかかる昇圧回路１では、各寄生トランジスタのエミッタ−コレクタ間に流れる電流（寄生電流）が従来技術よりも低減され、消費電流の増大が抑制される。
【００４３】
このように、本実施の形態にかかる昇圧回路１は、回路規模の増大を抑制しつつ、寄生トランジスタに流れる電流を低減し、消費電力の増大を抑制することができる。
【００４４】
実施の形態２
図３は、本発明の実施の形態２にかかる負電圧生成用の昇圧回路を示す図である。本実施の形態にかかる昇圧回路２は、実施の形態１にかかる昇圧回路１と比較して、トランジスタＭ１１〜Ｍ１４，Ｍ２１〜Ｍ２４に代えて、ダイオードＤ１１〜Ｄ１４，Ｄ２１〜Ｄ２４を備える。図３に示す昇圧回路２のその他の回路構成は、図１に示す昇圧回路１と同様であるため、その説明を省略する。図３に示す昇圧回路２も、図１に示す昇圧回路１と同様の動作を経て、最終的に出力端子Ｖｏｕｔに所望の負電圧（−４ＶＤＤ）を生成する。本実施の形態では、ダイオードＤ１１〜Ｄ１４，Ｄ２１〜Ｄ２４がＰＮ接合ダイオードである場合を例に説明する。
【００４５】
次に、昇圧回路２を構成する素子の縦構造について、図４を用いて説明する。図４では、簡単のため、ダイオードＤ１４、トランジスタＭ１５及び他の周辺回路のみ図示している。なお、ダイオードＤ２４、トランジスタＭ２５及び他の周辺回路の縦構造は、図４に示す縦構造と同様の構造をしている。
【００４６】
Ｐ型基板上（以下、単にＰｓｕｂと称す）１０上に、ダイオードＤ１４用のＮウェル１２と、トランジスタＭ１５用のＮウェル１３と、電位ＶＤＤが印加されている他の周辺回路用のＮウェル１１と、が形成される。Ｎウェル１２上には、Ｐウェル１４とＮ＋拡散領域１９とが形成される。そして、Ｐウェル１４上には、Ｎ＋拡散領域１６とＰ＋拡散領域１８とが形成される。なお、Ｎ＋拡散領域１６がダイオードＤ１４のカソードであり、Ｐ＋拡散領域１８がトランジスタＭ１４のアノードである。その他の構造は、図２に示す構造と同等であるため、その説明を省略する。
【００４７】
なお、図４に示すように、Ｎ＋拡散領域１６はノードＶ１３に接続されている。Ｐ＋拡散領域１８、Ｎ＋拡散領域１９及びＮ＋拡散領域２０はノードＶ１４に接続されている。Ｎ＋拡散領域２１、Ｐウェル１５、Ｎウェル１３及びＰｓｕｂ１０は出力端子Ｖｏｕｔに接続されている。
【００４８】
このように、ダイオードＤ１４及びトランジスタＭ１５は、それぞれＰｓｕｂ（１０）、Ｎウェル（１２、１３）及びＰウェル（１４、１５）からなるトリプルウェル構造上に形成される。なお、図示しない他のダイオード及びトランジスタも同様にトリプルウェル構造上に形成される。
【００４９】
上述のような回路構成及び各素子の縦構造の場合でも、実施の形態１にかかる昇圧回路１と同様に、回路規模の増大を抑制しつつ、寄生トランジスタに流れる電流を低減し、消費電力の増大を抑制することができる。
【００５０】
なお、本発明は上記実施の形態１，２に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、出力段のトランジスタＭ１５，Ｍ２５以外のトランジスタ又はダイオードが各列に４段ずつ設けられた場合を例に説明したが、これに限られない。出力端子Ｖｏｕｔに所望の電圧を生成できるのであれば、任意の段数のトランジスタ又はダイオードを備えた回路構成に適宜変更可能である。
【符号の説明】
【００５１】
１  昇圧回路
２  昇圧回路
Ｃ５  出力負荷容量
Ｃ１１〜Ｃ１４  容量素子
Ｃ２１〜Ｃ２４  容量素子
Ｍ１１〜Ｍ１５  トランジスタ
Ｍ２１〜Ｍ２５  トランジスタ
Ｄ１１〜Ｄ１４  ダイオード
Ｄ２１〜Ｄ２４  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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