(57)【要約】【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。【解決手段】実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路とを備えている。電流源回路は、電源回路の出力ラインと第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む。駆動回路は、コンデンサと電流源との間に接続された第１の入力端子と、内部回路の出力端子と接続された第２の入力端子と、出力トランジスタの制御電極と接続された出力端子とを有する。第２の外部端子に最大定格電圧より大きい電圧が印加すると、駆動回路は出力トランジスタをオフにし、ＥＳＤ保護回路が動作する。【選択図】図１
2012174983.tif 000002
【特許請求の範囲】
【請求項１】
外部電源と接続される第１の外部端子と、
第２の外部端子と、
接地された第３の外部端子と、
前記第２の外部端子に接続された第１の電極と、前記第３の外部端子に接続された第２の電極と、制御電極とを有する出力トランジスタと、
前記第２の外部端子と前記第３の外部端子との間に接続されたＥＳＤ（Electro Static Discharge）保護回路と、
前記第２の外部端子から前記第１の外部端子に向かう方向を順方向として、前記第１の外部端子と前記第２の外部端子との間に接続されたダイオードと、
前記第１の外部端子と前記第３の外部端子との間に接続された電源回路と、
前記電源回路の出力ラインと前記第３の外部端子との間に接続された内部回路と、
前記電源回路の前記出力ラインと前記第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む電流源回路と、
前記コンデンサと前記電流源との間に接続された第１の入力端子と、前記内部回路の出力端子と接続された第２の入力端子と、前記出力トランジスタの前記制御電極と接続された出力端子とを有する駆動回路と、
を備え、
前記第２の外部端子に最大定格電圧より大きい電圧が印加すると、前記駆動回路は前記出力トランジスタをオフにし、前記ＥＳＤ保護回路が動作することを特徴とする集積回路。
【請求項２】
前記第２の外部端子に前記最大定格電圧より大きい電圧が印加したとき、前記電流源は動作しないことを特徴とする請求項１記載の集積回路。
【請求項３】
前記ＥＳＤ保護回路が動作しない通常動作時、前記駆動回路は前記内部回路の出力に依存して前記出力トランジスタをオンオフすることを特徴とする請求項１または２に記載の集積回路。
【請求項４】
前記駆動回路は、ＮＯＲ回路であることを特徴とする請求項１〜３のいずれか１つに記載の集積回路。
【請求項５】
前記コンデンサは、前記電源回路の前記出力ラインと、前記ＮＯＲ回路の第１の入力端子との間に接続され、
前記電流源は、前記ＮＯＲ回路の前記第１の入力端子と、前記第３の外部端子との間に接続されていることを特徴とする請求項４記載の集積回路。
【請求項６】
前記駆動回路は、ＮＡＮＤ回路を含むことを特徴とする請求項１〜３のいずれか１つに記載の集積回路。
【請求項７】
前記電流源は、前記電源回路の前記出力ラインと、前記ＮＡＮＤ回路の第１の入力端子との間に接続され、
前記コンデンサは、前記ＮＡＮＤ回路の前記第１の入力端子と、前記第３の外部端子との間に接続されていることを特徴とする請求項６記載の集積回路。
【請求項８】
前記コンデンサの容量は、前記駆動回路における前記第１の入力端子に接続されたトランジスタのゲート容量よりも大きいことを特徴とする請求項１〜７のいずれか１つに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路に関する。
【背景技術】
【０００２】
ＥＳＤ（Electro Static Discharge）印加時の電荷を吸収または消失させるための保護回路を有する集積回路において、通常動作を優先させるために保護回路を信頼性高く動作させるのは難しい。本来保護されるべき素子がＥＳＤ印加時に動作し、その影響で保護回路が動作しなくなることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２２２１１９号公報
【特許文献２】特開２００８−２１８８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態によれば、ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ（Electro Static Discharge）保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路と、を備えている。  
前記出力トランジスタは、前記第２の外部端子に接続された第１の電極と、前記第３の外部端子に接続された第２の電極と、制御電極とを有する。  
前記ＥＳＤ保護回路は、前記第２の外部端子と前記第３の外部端子との間に接続されている。前記ダイオードは、前記第２の外部端子から前記第１の外部端子に向かう方向を順方向として、前記第１の外部端子と前記第２の外部端子との間に接続されている。前記電源回路は、前記第１の外部端子と前記第３の外部端子との間に接続されている。前記内部回路は、前記電源回路の出力ラインと前記第３の外部端子との間に接続されている。前記電流源回路は、前記電源回路の前記出力ラインと前記第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む。前記駆動回路は、前記コンデンサと前記電流源との間に接続された第１の入力端子と、前記内部回路の出力端子と接続された第２の入力端子と、前記出力トランジスタの前記制御電極と接続された出力端子とを有する。前記第２の外部端子に最大定格電圧より大きい電圧が印加すると、前記駆動回路は前記出力トランジスタをオフにし、前記ＥＳＤ保護回路が動作する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の集積回路の回路図。
【図２】第２実施形態の集積回路の回路図。
【図３】実施形態の集積回路をフォトカプラと組み合わせた回路の回路図。
【図４】比較例の集積回路の回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
（第１実施形態）
図１は、第１実施形態の集積回路の回路図である。
【０００９】
図１に示す各要素は同一半導体基板もしくは１チップに集積化されている。本実施形態の集積回路は、３つの外部端子を有する。第１の外部端子としての外部電源端子１は、外部電源と接続される。第２の外部端子としての出力端子２は、本集積回路による駆動対象（例えばパワーデバイス）に接続される。第３の外部端子としてのグランド端子３は、接地される。外部電源端子１は電源ライン１１に接続され、グランド端子３はグランドライン１２に接続されている。
【００１０】
出力端子２とグランド端子３との間には、出力トランジスタＭ１が接続されている。出力トランジスタＭ１は、例えばｎ形のＤＭＯＳ（double diffusion MOS）構造を有するＦＥＴ（Field Effect Transistor）である。
【００１１】
出力トランジスタＭ１の第１の電極であるドレインは、出力端子２に接続されている。出力トランジスタＭ１の第２の電極であるソースは、グランド端子３に接続されている。
【００１２】
また、出力端子２とグランド端子３との間には、ＥＳＤ（Electro Static Discharge）保護回路４５が接続されている。出力端子２とグランド端子３との間に、出力トランジスタＭ１とＥＳＤ保護回路４５が並列接続されている。ＥＳＤ保護回路４５は、バイポーラトランジスタＱ１、ツェナーダイオードＤ１〜Ｄ５、抵抗Ｒ１を含む。
【００１３】
バイポーラトランジスタＱ１は、例えばｎｐｎ形バイポーラトランジスタである。バイポーラトランジスタＱ１のコレクタは、出力端子２に接続されている。バイポーラトランジスタＱ１のエミッタは、グランド端子３に接続されている。バイポーラトランジスタＱ１の制御電極であるベースは、ツェナーダイオードＤ１と抵抗Ｒ１との間に接続されている。
【００１４】
複数のツェナーダイオードＤ１〜Ｄ５は、出力端子２と、バイポーラトランジスタＱ１のベースとの間に直列接続されている。複数のツェナーダイオードＤ１〜Ｄ５は、バイポーラトランジスタＱ１のベースから出力端子２に向かう方向を順方向としている。出力端子２とグランド端子３との間の電位差が、通常動作時の最大定格電圧より大きくなると、ツェナーダイオードＤ１〜Ｄ５はブレークダウンし、バイポーラトランジスタＱ１のベースに電流を供給する。なお、ツェナーダイオードの数は、５つに限ることなく、任意である。
【００１５】
バイポーラトランジスタＱ１のベースと、グランド端子３との間には、抵抗Ｒ１が接続されている。
【００１６】
外部電源端子１と出力端子２との間には、ダイオードＤ６が接続されている。ダイオードＤ６は、出力端子２から外部電源端子１に向かう方向を順方向としている。出力端子２とグランド端子３との間に、最大定格電圧より大きな電圧が印加されたとき、ダイオードＤ６を通じて電源ラインに電流が流れる。
【００１７】
電源ライン１１とグランドライン１２との間に、電源回路３１が接続されている。電源回路３１は、外部電源の電圧を調整し、出力ライン１３に所定の電圧（定電圧）を出力する。
【００１８】
電源回路３１の出力ライン１３と、グランドライン１２との間に、内部回路３２が接続されている。また、電源回路３１の出力ライン１３と、グランドライン１２との間に、コンデンサＣ１及び電流源２１を含む電流源回路が接続されている。電流源２１は、例えばカレントミラー回路により構成される。
【００１９】
電流源回路及び内部回路３１は、ＮＯＲ回路４１の入力端子に接続されている。ＮＯＲ回路４１は、出力トランジスタＭ１の制御電極であるゲートを駆動する駆動回路として機能する。ＮＯＲ回路４１は、第１の入力端子６１、第２の入力端子６２、出力端子６３、トランジスタＭ２〜Ｍ５を含む。
【００２０】
第１の入力端子６１は、コンデンサＣ１と電流源２１との間に接続されている。コンデンサＣ１は、電源回路３１の出力ライン１３と、ＮＯＲ回路４１の第１の入力端子６１との間に接続されている。電流源２１は、第１の入力端子６１とグランドライン１２との間に接続されている。
【００２１】
ＮＯＲ回路４１の第２の入力端子６２は、内部回路３２の出力端子に接続されている。ＮＯＲ回路４１の出力端子６３は、出力トランジスタＭ１のゲートに接続されている。
【００２２】
トランジスタＭ３及びトランジスタＭ５は、例えばｐ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。トランジスタＭ３及びトランジスタＭ５は、電源回路３１の出力ライン１３と、ＮＯＲ回路４１の出力端子６３との間に直列接続されている。
【００２３】
トランジスタＭ２及びトランジスタＭ４は、例えばｎ形ＭＯＳＦＥＴである。トランジスタＭ２及びトランジスタＭ４は、ＮＯＲ回路４１の出力端子６３とグランドライン１２との間に並列接続されている。
【００２４】
トランジスタＭ３のゲート及びトランジスタＭ２のゲートは、第１の入力端子６１に接続されている。トランジスタＭ５のゲート及びトランジスタＭ４のゲートは、第２の入力端子６２に接続されている。
【００２５】
コンデンサＣ１の容量は、ＮＯＲ回路４１のトランジスタＭ２のゲート容量（寄生容量）Ｃ２よりも大きい。
【００２６】
次に、本実施形態の集積回路の動作について説明する。
【００２７】
出力端子２に通常動作時の最大定格電圧よりも大きな正電圧（ＥＳＤ電圧）が印加すると、一部のＥＳＤ電荷がダイオードＤ６を通じて電源ライン１１に流れる。したがって、ＥＳＤ印加と同時に、電源回路３１が起動し、電源回路３１の出力ライン１３の電位が上昇する。
【００２８】
ＥＳＤの印加は、例えば１〜１０ナノ秒程である。カレントミラーで構成される電流源２１の応答性は遅く、ＥＳＤ印加時、電流源２１は動作できない。すなわち、電流源２１に電流が流れない。
【００２９】
電源回路３１の出力ライン１３の電位上昇により、コンデンサＣ１と、トランジスタＭ２のゲート容量Ｃ２間で電荷の移動が起こる。ここで、ゲート容量Ｃ２は十分大きい。そのため、ＮＯＲ回路４１の第１の入力端子６１の電位は、出力ライン１３の電位に近い電位に上昇する。
【００３０】
すなわち、ＮＯＲ回路４１の第１の入力端子６１の電位がハイレベルであるので、第２の入力端子６２の電位に関係なく、ＮＯＲ回路４１の出力端子６３の電位はローレベル（グランドライン１２に等しい電位）となる。したがって、出力トランジスタＭ１のゲート電位はローレベルになり、出力トランジスタＭ１はオフする。
【００３１】
すなわち、ＥＳＤ印加時、ＮＯＲ回路４１は、第２の入力端子６２に接続された内部回路３２の出力に関係なく、出力トランジスタＭ１のゲートにローレベルを出力し、出力トランジスタＭ１を確実にオフにする。
【００３２】
出力トランジスタＭ１がオフになると、出力端子２の電位が上昇する。これにより、ＥＳＤ保護回路４５のツェナーダイオードＤ１〜Ｄ５がブレークダウンし、出力端子２からバイポーラトランジスタＱ１のベースに電流が供給され、バイポーラトランジスタＱ１がオンする。
【００３３】
バイポーラトランジスタＱ１がオンすることで、出力端子２に印加されたＥＳＤ電荷をバイポーラトランジスタＱ１が消費する。オフ状態の出力トランジスタＭ１ではＥＳＤ電荷が消費されず、出力トランジスタＭ１の破壊を防ぐことができる。すなわち、ＥＳＤ印加時、保護対象の出力トランジスタＭ１を動作させずに、ＥＳＤ保護回路４５の安定した動作を実現できる。
【００３４】
出力端子２とグランド端子３間の電圧が最大定格電圧より低い通常動作時、ツェナーダイオードＤ１〜Ｄ５はブレークダウンしない。さらに、バイポーラトランジスタＱ１のベースとエミッタ間に抵抗Ｒ１が接続されている。したがって、通常動作時、バイポーラトランジスタＱ１はオンせず、ＥＳＤ保護回路４５は動作しない。
【００３５】
通常動作時、電源回路３１は、外部電源端子１に接続された外部電源の電圧を適切に調整して、出力ライン１３に所定の定電圧を出力する。この定常状態で、電流源２１は動作している。
【００３６】
したがって、ＮＯＲ回路４１の第１の入力端子６１の電位は、グランドライン１２の電位とほぼ等しく、ローレベルである。ＮＯＲ回路４１の第１の入力端子６１の電位がローレベルであるため、ＮＯＲ回路４１の出力は第２の入力端子６２の電位のみに依存する。第２の入力端子６２がローレベルのとき、出力端子６３はハイレベルになり、第２の入力端子６２がハイレベルのとき、出力端子６３はローレベルになる。
【００３７】
第２の入力端子６２は、内部回路３２の出力端子に接続されているため、ＮＯＲ回路４１の出力は内部回路３２の出力のみに依存する。すなわち、通常動作時、内部回路３２の出力信号に基づいて、出力トランジスタＭ１がオンオフされ、出力端子２に所望の電圧が出力される。
【００３８】
（第２実施形態）
図２は、第２実施形態の集積回路の回路図である。なお、図１に示す第１実施形態の回路と同じ要素には同じ符号を付している。
【００３９】
図２に示す各要素は同一半導体基板もしくは１チップに集積化されている。本実施形態では、内部回路３２の出力端子と、出力トランジスタＭ１のゲートとの間に、インバータ４２、ＮＡＮＤ回路４３およびインバータ４４が接続されている。これらインバータ４２、ＮＡＮＤ回路４３およびインバータ４４は、出力トランジスタＭ１のゲートを駆動する駆動回路として機能する。
【００４０】
インバータ４２の入力端子は、内部回路３２の出力端子と接続されている。インバータ４２の出力端子は、ＮＡＮＤ回路４３の第２の入力端子７２と接続されている。
【００４１】
インバータ４２は、電源回路３１の出力ライン１３とグランドライン１２との間に直列接続されたトランジスタＭ７及びトランジスタＭ６を有する。トランジスタＭ７はｐ形ＭＯＳＦＥＴであり、トランジスタＭ６はｎ形ＭＯＳＦＥＴである。トランジスタＭ７のゲート及びトランジスタＭ６のゲートは、インバータ４２の入力端子に接続されている。
【００４２】
電源回路３１の出力ライン１３と、グランドライン１２との間に、電流源２１及びコンデンサＣ１を含む電流源回路が接続されている。電流源２１は、例えばカレントミラー回路により構成される。
【００４３】
ＮＡＮＤ回路４３は、トランジスタＭ８〜Ｍ１１を含む。ＮＡＮＤ回路４３の第１の入力端子７１は、電流源２１とコンデンサＣ１の間に接続されている。電流源２１は、電源回路３１の出力ライン１３と、ＮＡＮＤ回路４３の第１の入力端子７１との間に接続されている。コンデンサＣ１は、第１の入力端子７１とグランドライン１２との間に接続されている。
【００４４】
トランジスタＭ８及びトランジスタＭ９は、例えばｐ形ＭＯＳＦＥＴである。トランジスタＭ８及びトランジスタＭ９は、電源回路３１の出力ライン１３と、ＮＡＮＤ回路４３の出力端子７３との間に並列接続されている。
【００４５】
トランジスタＭ１０及びトランジスタＭ１１は、例えばｎ形ＭＯＳＦＥＴである。トランジスタＭ１０及びトランジスタＭ１１は、ＮＡＮＤ回路４３の出力端子７３とグランドライン１２との間に直列接続されている。
【００４６】
トランジスタＭ８のゲート及びトランジスタＭ１１のゲートは、第１の入力端子７１に接続されている。トランジスタＭ９のゲート及びトランジスタＭ１０のゲートは、第２の入力端子７２に接続されている。
【００４７】
ＮＡＮＤ回路４３の出力端子７３は、インバータ４４の入力端子に接続されている。インバータ４４の出力端子は、出力トランジスタＭ１のゲートに接続されている。
【００４８】
インバータ４４は、電源回路３１の出力ライン１３とグランドライン１２との間に直列接続されたトランジスタＭ１２及びトランジスタＭ１３を有する。トランジスタＭ１２はｐ形ＭＯＳＦＥＴであり、トランジスタＭ１３はｎ形ＭＯＳＦＥＴである。トランジスタＭ１２のゲート及びトランジスタＭ１３のゲートは、ＮＡＮＤ回路４３の出力端子７３に接続されている。
【００４９】
コンデンサＣ１の容量は、ＮＡＮＤ回路４３のトランジスタＭ８のゲート容量（寄生容量）Ｃ３よりも大きい。
【００５０】
次に、本実施形態の集積回路の動作について説明する。
【００５１】
出力端子２に通常動作時の最大定格電圧よりも大きな正電圧（ＥＳＤ電圧）が印加すると、一部のＥＳＤ電荷がダイオードＤ６を通じて電源ライン１１に流れる。したがって、ＥＳＤ印加と同時に、電源回路３１が起動し、電源回路３１の出力ライン１３の電位が上昇する。
【００５２】
ＥＳＤの印加は、例えば１〜１０ナノ秒程である。カレントミラーで構成される電流源２１の応答性は遅く、ＥＳＤ印加時、電流源２１は動作できない。すなわち、電流源２１に電流が流れない。
【００５３】
電源回路３１の出力ライン１３の電位上昇により、トランジスタＭ８のゲート容量Ｃ３とコンデンサＣ１間で電荷の移動が起こる。ここで、ゲート容量Ｃ３は十分大きい。そのため、ＮＡＮＤ回路４３の第１の入力端子７１の電位は、グランドライン１２の電位とほぼ等しく、ローレベルとなる。
【００５４】
すなわち、ＮＡＮＤ回路４３の第１の入力端子７１の電位がローレベルであるので、第２の入力端子７２の電位に関係なく、ＮＡＮＤ回路４３の出力端子７３の電位はハイレベル（電源回路３１の出力ライン１３の電位にほぼ等しい電位）となる。ＮＡＮＤ回路４３の出力がハイレベルであるので、その入力を受けるインバータ４４は、出力トランジスタＭ１のゲートにローレベルを出力する。これにより、出力トランジスタＭ１はオフする。
【００５５】
すなわち、ＥＳＤ印加時、内部回路３２の出力（第２の入力端子７２の電位）に関係なく、出力トランジスタＭ１のゲートはローレベルになり、出力トランジスタＭ１は確実にオフされる。
【００５６】
出力トランジスタＭ１がオフになると、出力端子２の電位が上昇する。これにより、ＥＳＤ保護回路４５のツェナーダイオードＤ１〜Ｄ５がブレークダウンし、出力端子２からバイポーラトランジスタＱ１のベースに電流が供給され、バイポーラトランジスタＱ１がオンする。
【００５７】
バイポーラトランジスタＱ１がオンすることで、出力端子２に印加されたＥＳＤ電荷をバイポーラトランジスタＱ１が消費する。オフ状態の出力トランジスタＭ１ではＥＳＤ電荷が消費されず、出力トランジスタＭ１の破壊を防ぐことができる。すなわち、ＥＳＤ印加時、保護対象の出力トランジスタＭ１を動作させずに、ＥＳＤ保護回路４５の安定した動作を実現できる。
【００５８】
出力端子２とグランド端子３間の電圧が最大定格電圧より低い通常動作時、ツェナーダイオードＤ１〜Ｄ５はブレークダウンしない。さらに、バイポーラトランジスタＱ１のベースとエミッタ間に抵抗Ｒ１が接続されている。したがって、通常動作時、バイポーラトランジスタＱ１はオンせず、ＥＳＤ保護回路４５は動作しない。
【００５９】
通常動作時、電源回路３１は、外部電源端子１に接続された外部電源の電圧を適切に調整して、出力ライン１３に所定の定電圧を出力する。この定常状態で、電流源２１は動作している。
【００６０】
したがって、ＮＡＮＤ回路４３の第１の入力端子７１の電位は、電源回路３１の出力ライン１３の電位に近い電位に上昇し、ハイレベルとなる。ＮＡＮＤ回路４３の第１の入力端子７１の電位がハイレベルであるため、ＮＡＮＤ回路４３の出力は第２の入力端子７２の電位のみに依存する。第２の入力端子７２がローレベルのとき、出力端子７３はハイレベルになり、第２の入力端子７２がハイレベルのとき、出力端子７３はローレベルになる。
【００６１】
第２の入力端子７２は、インバータ４２を介して内部回路３２の出力端子に接続されているため、ＮＡＮＤ回路４３の出力は内部回路３２の出力のみに依存する。すなわち、通常動作時、内部回路３２の出力信号に基づいて、出力トランジスタＭ１がオンオフされ、出力端子２に所望の電圧が出力される。
【００６２】
以上説明した各実施形態において、ダイオードＤ６として、トランジスタの寄生ダイオードを利用してもよい。また、バイポーラトランジスタＱ１に代えて、ＭＯＳＦＥＴを用いてもよい。
【００６３】
前述した各実施形態の集積回路は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴなどの高耐圧、大出力素子を駆動する回路として使用することができる。
【００６４】
図３は、実施形態の集積回路をフォトカプラ７０と組み合わせた回路の回路図である。なお、図３に示す集積回路においては、前述した要素の一部のみを示す。また、図３における回路３０は、内部回路３２、出力トランジスタＭ１のゲートを駆動する駆動回路などを含む。
【００６５】
フォトカプラ７０は、発光素子５０と受光素子６０とを有する。発光素子５０のアノードは一方の入力端子４１に接続され、カソードは他方の入力端子４２に接続されている。
【００６６】
入力端子４１、４２に入力された電気信号は発光素子５０によって光に変換され、その光で受光素子６０が導通され、回路３０に信号が伝達される。
【００６７】
入力端子４１、４２と、出力端子２とは電気的に絶縁されるため、それぞれ独立した電源で駆動される二系統の回路間で絶縁を保ったままでの信号伝達に用いることができる。
【００６８】
ここで、図４は比較例の集積回路の回路図を示す。前述した実施形態の集積回路と同じ要素については同じ符号を付している。
【００６９】
この比較例の回路では、内部回路３２の出力端子と、出力トランジスタＭ１のゲートとの間に、インバータが接続されている。インバータの入力端子は内部回路３２の出力端子に接続され、インバータの出力端子は出力トランジスタＭ１のゲートに接続されている。
【００７０】
インバータは、電源回路３１の出力ライン１３と、グランドライン１２との間に直列接続されたトランジスタＭ１４及びトランジスタＭ１５を含む。トランジスタＭ１４のゲート及びトランジスタＭ１５のゲートは、内部回路３２の出力端子と接続されている。
【００７１】
出力トランジスタＭ１にＤＭＯＳを使用した高耐圧集積回路では低い出力抵抗が要求される。そのため、半導体基板上において、出力端子２となるパッドと、出力トランジスタＭ１との間の距離は最短になるようにレイアウトされ、且つ太い金属配線で出力端子２と出力トランジスタＭ１とは接続される。
【００７２】
ＥＳＤ保護回路４５も出力端子２に近い方がよいが、低い出力抵抗を優先すると、ＥＳＤ保護回路４５は出力端子２から離れた位置にレイアウトせざるを得ない。
【００７３】
ＥＳＤの印加は高速で、１〜１０ナノ秒ほどである。そのため、ＥＳＤが印加する出力端子２から離れた位置にＥＳＤ保護回路４５があるとＥＳＤ保護回路４５の応答動作が遅くなり、ＥＳＤ保護回路４５でＥＳＤ電荷が吸収できなくなる場合がある。
【００７４】
出力端子２にＥＳＤが印加されたとき、ＥＳＤ電荷の一部はダイオードＤ６を介して電源回路３１にいたる。電源回路３１が高速に対応することができるならば、出力ライン１３の電位がすばやく上昇する。しかし、電流源に使用されるカレントミラー回路の応答性が遅いことから、内部回路３２は高速に立ち上がらないのが一般的である。ゆえに、内部回路３２の出力はフローティング状態で、結果として出力トランジスタＭ１のゲート電位が確定しない。
【００７５】
なお、出力トランジスタＭ１のゲートに接続されている各種寄生容量により、ＥＳＤ印加時、出力トランジスタＭ１のゲート電位が上昇することがある。例えば、出力トランジスタＭ１の前段のトランジスタＭ１４の寄生容量Ｃ４などにより、出力トランジスタＭ１のゲート電位が上昇し、出力トランジスタＭ１がオンする場合がある。しかし、寄生容量は、通常、保証、管理できず、ＥＳＤ印加時に確実に出力トランジスタＭ１のゲート電位を上昇させる信頼性に乏しい。
【００７６】
出力トランジスタＭ１のゲート電位が上昇すれば、出力トランジスタＭ１がオンし、ＥＳＤ電荷は出力トランジスタＭ１により吸収される。ＥＳＤ印加時、出力トランジスタＭ１のゲート電位が上昇せず、出力トランジスタＭ１がオフ状態であると、破壊する可能性がある。また、出力トランジスタＭ１のゲート電位がたとえ上昇したとしても不十分で、出力トランジスタＭ１の十分なオン状態が得られないと、ＥＳＤ電荷を出力トランジスタＭ１は吸収しきれずに、破壊してしまう可能性がある。
【００７７】
これに対して、以上説明した少なくともひとつの実施形態の集積回路によれば、ＥＳＤ印加時、内部回路３２の出力に関係なく、出力トランジスタＭ１を確実にオフさせることができる。なおかつ、通常動作時は、内部回路３２の出力信号にのみ依存して、出力トランジスタＭ１のオンオフを制御することができる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１…外部電源端子、２…出力端子、３…グランド端子、２１…電流源、３１…電源回路、３２…内部回路、４１…ＮＯＲ回路、４３…ＮＡＮＤ回路、４２，４４…インバータ、４５…ＥＳＤ保護回路、Ｃ１…コンデンサ、Ｍ１…出力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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