(57)【要約】【課題】書き込み不良の減少に有利な半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路４は、前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する。【選択図】図３
2012234600.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、
前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、
前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路は、
前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する
半導体記憶装置。
【請求項２】
前記制御回路は、
前記メモリセル列の非選択ワード線に与えられる電圧を、前記第１書き込みパス電圧の第１傾きが、前記書き込み電圧の傾きよりも小さくなるように制御する
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、
前記メモリセル列の非選択ワード線に与えられる電圧を、前記第２書き込みパス電圧の第２傾きが、前記書き込み電圧の傾きよりも小さくなるように制御する
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、
前記メモリセル列の非選択ワード線に与えられる電圧を、前記第１，第２書き込みパス電圧に達するまで、階段状に立ち上げるように制御する
請求項１に記載の半導体記憶装置。
【請求項５】
前記制御回路は、ＲＥＡＳＢ方式において、
非選択ビット線に接続される前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する
請求項１乃至４に記載のいずれか１項の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルの電流経路が複数個直列に接続されるＮＡＮＤセルユニットを備える。
【０００３】
データ書き込み動作の際には、ＮＡＮＤセルユニットの非選択セルに書き込みパス電圧（ＶPASS）を印加することでチャネルを形成させ、選択セルに書き込み電圧（ＶＰＧＭ）を印加することで、選択セルに所定の閾値を書き込む。
【０００４】
しかしながら、上記非選択セルへ印加する書き込みパス電圧（ＶPASS）の大きさおよび時間により、書き込みストレスが増大し、書き込み不良が発生する原因となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−８６６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
書き込み不良の減少に有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、一態様に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路は、前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る半導体記憶装置のデータ書き込み時における電圧関係を示す断面図。
【図３】第１の実施形態に係る半導体記憶装置のデータ書き込み動作を示すタイミングチャート図。
【図４】第１の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧の立ち上がりの傾きに関する図。
【図５】第１の実施形態に係る半導体記憶装置の電圧波形を発生させるための一例を示す図。
【図６】第１の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧の立ち上がりの傾きを示す図。
【図７】比較例に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【図８】第１の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【図９】第１の実施形態に係る半導体記憶装置のデータ書き込み動作後における不良ビット数を示す図。
【図１０】第２の実施形態に係る半導体記憶装置のデータ書き込み時における電圧関係（ＲＥＡＳＢ方式）を示す断面図。
【図１１】第３の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【図１２】第４の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【図１３】第５の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【図１４】第６の実施形態に係る半導体記憶装置のデータ書き込み動作における非選択ワード線の電圧波形を示す図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
［第１の実施形態］  
＜１．全体構成例＞  
まず、第１の実施形態に係る半導体記憶装置の全体構成例について、図１を用いて説明する。
【００１１】
図示するように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１、センスアンプ回路２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭフューズ６、電圧発生回路７を備える。コントローラ４は、メモリセルアレイ１に対する制御部を構成する。
【００１２】
メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス状にそれぞれ配列される複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）により構成される。一つのＮＡＮＤセルユニット１０は、電流経路が複数個直列に接続されるメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成される。
【００１３】
図示は省略するが、１つのメモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。
【００１４】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続される。
【００１５】
ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続される。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。複数ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）を含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成される。
【００１６】
センスアンプ回路（SA）２は、メモリセルアレイ１のビット線ＢＬに電気的に接続される。センスアンプ回路２は、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する複数のセンスアンプＳＡを有する。センスアンプ回路２は、カラム選択ゲートを有する。
【００１７】
ロウデコーダ（ワード線ドライバを含む）（Row DED / WDRV）３は、ワード線ＷＬおよび選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１８】
コントローラ（CNTL）４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、このＮＡＮＤ型フラッシュメモリ２１の全般の動作の制御を行う。  
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また、コントローラ４は、外部制御信号に基づいて、データ読み出し、データ書き込み、データ消去のシーケンス制御、印加電圧の制御等を行う。
【００１９】
データ入出力バッファ（I/O Buffer）５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
【００２０】
ロムヒューズ（ROM Fuse）６は、例えば、後述するデータ書き込み動作の際に用いられる書き込み電圧レベルに係るパラメータ等が記録される。これらは、例えば、ＮＡＮＤ型フラッシュメモリ２１の電源立ち上げ時に、ロムヒューズ６から読み出され、コントローラ４内の図示しないレジスタ回路に読み込まれ、ＮＡＮＤ型フラッシュメモリ２１の動作の際等に用いられる。
【００２１】
電圧発生回路７は、昇圧回路１１と、パルス発生回路１２とを備える。昇圧回路１１は、それぞれ複数のチャージポンプ回路（チャージポンプ回路ＣＰ１，ＣＰ２、・・・、ＣＰｎ）から構成され得る。昇圧回路１１は、図示しないクロック発生回路より与えられるクロックＣＬＫに応じて、所定の電圧をチャージしてパルス発生回路に出力する。パルス発生回路（ＰＧ）１２は、昇圧回路１１からの入力に応じて、データ書き込み動作等の際に必要な所定のパルス電圧を発生させる。
【００２２】
上記構成において、電圧発生回路７は、コントローラ４からの制御信号に基づいて、入力されるクロックＣＬＫのクロック数や、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。クロックＣＬＫ数や、駆動される昇圧回路１１の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間（電圧波形の傾き等の鈍りの度合）を変化させるためである。
【００２３】
＜２．データ書き込み動作＞  
次に、図２乃至図６を用い、第１の実施形態に係る半導体記憶装置のデータ書き込み動作について説明する。
【００２４】
２−１．データ書き込み動作時の電圧関係
ＮＡＮＤセルユニット１０のデータ書き込み動作時の電圧関係は、図２のように示される。図示するように、メモリセルＭＣ０〜３１および選択ゲートＳＧＳ、ＳＧＤは、半導体基板のウェル上に順次設けられる、トンネル絶縁膜、電荷蓄積層（浮遊電極）ＦＧ、ゲート間絶縁膜ＩＰＤ、および制御電極ＣＧを備える。但し、選択ゲートＳＧＳ、ＳＧＤのゲート間絶縁膜ＩＰＤの中央部分は開口され、浮遊電極ＦＧと制御電極ＣＧとが電気的に接続される。
【００２５】
上記構成において、データ書き込み動作時の電圧関係は、以下の通りである。なお、ここでは、選択セルをメモリセルＭＣ２９とする場合を一例に挙げる。
【００２６】
選択セルＭＣ２９に接続される選択ワード線ＷＬ２９には、書き込み電圧ＶＰＧＭが印加される。
【００２７】
非選択セルＭＣ０〜２８，３０，３１の非選択ワード線ＷＬ０〜２８，３０，３１には、書き込みパス電圧ＶPASSが印加される。書き込みパス電圧ＶPASSを印加することで、非選択セルＭＣ０〜２８，３０，３１のチャネルが形成され、電流経路が導通される。ここで、書き込み電圧ＶＰＧＭは、書き込みパス電圧ＶPASSよりも大きい電圧値である（ＶＰＧＭ ＞ ＶPASS）。
【００２８】
選択ゲートＳＧＳ，ＳＧＤのゲートには、選択電圧ＶＳＧが与えられる。
【００２９】
ビット線には、選択セルが書き込みの場合は、例えば、接地電位Ｖｓｓが、選択セルが非書き込みの場合は、例えば、内部電源電圧Ｖddが与えられる。
【００３０】
ソース線には、ソース電圧ＳＲＣが与えられる。
【００３１】
半導体基板のウェル（Cell P-well）には、所定のウェル電圧が与えられる。また、非書き込みセルのチャネルの電位を「チャネル電位」と称する。この「チャネル電位」が書き込み電圧Ｖｐｇｍに近いほど、非書き込みの選択セルの誤書き込みが生じにくい。
【００３２】
２−２．データ書き込み動作のタイミングチャート
次に、図３のタイミングチャートに沿って、データ書き込み動作についてさらに詳しく説明する。この動作において、全体の制御は、コントローラ４が行う。また、図３は選択セルが非書き込みの場合、すなわち、ＮＡＮＤセルユニット１０のチャネル電位をいわゆるセルフブーストにより高くする場合について説明する。
【００３３】
まず、ここでは図示しないが、選択ゲートＳＧＳ，ＳＧＤに、例えば、選択電圧が、ビット線には、例えば、内部電源電圧Ｖddが与えられる。  
続いて、時刻ｔ１の際、非選択ワード線ＷＬ０〜２８，３０，３１および基板に、書き込みパス電圧ＶPASS１が与えられる。ここで、非選択ワード線ＷＬ０〜２８，３０，３１の電圧が書き込みパス電圧ＶPASS１に達した後、ＮＡＮＤセルユニット１０のチャネル電位はセルフブーストによりVchannel１まで上昇する。この際、書き込みパス電圧ＶPASSの立ち上がりは、傾きθVP1を有する。詳細については後述するが、傾きθVP1は、書き込み電圧の傾きθVPGMよりも小さいものである（θVP1 ＜ θVPGM）。
【００３４】
続いて、時刻ｔ２の際、選択ワード線ＷＬ２９には、書き込み電圧ＶＰＧＭが印加される。この際、書き込み電圧ＶＰＧＭの立ち上がりは、傾きθVPGMを有する。この時、ＮＡＮＤセルユニット１０のチャネル電位はセルフブーストによりVchannel１から上昇する場合がある。なお、本例では、説明簡略化のため、Vchannel１が変動しないとして説明する。
【００３５】
ここで、チャネル電位は、例えば、ジャンクションリーク、選択ゲートトランジスタのオフリークなどのリークにより降下する。以降、チャネル電位を降下させるリークを「ブーストリーク」と称する。
【００３６】
続いて、時刻ｔ３の際、書き込みの選択セルの電荷蓄積層には、制御電極ＣＧとチャネルとの間の高電界により電荷が注入されている。一方、非書き込みの選択セルのチャネル電位はブーストリークによりVchannel2まで低下している。ここで、非選択ワード線ＷＬ０〜２８，３０，３１に、第２段階目の書き込みパス電圧ＶPASS２に上昇させる。この際、書き込みパス電圧ＶPASSの立ち上がりは、傾きθVP2を有する。図示するように、第２段階目の書き込みパス電圧ＶPASS２に上昇させることにより、ブーストリークで下がったチャネル電位Ｖchanne2を、カップリングで再度昇圧させることができる。そのため、書き込み時において、非書き込みの選択メモリセルの基板電圧Ｖchannelを高い電圧のまま維持することができる。なお、時刻ｔ３は書き込み電圧ＶＰＧＭの立ち上がり途中に位置していても良い。書き込み電圧ＶＰＧＭの立ち上がり途中でも、書き込みパス電圧を上昇させればチャネル電位を上昇させることが出来るからである。
【００３７】
なお、書き込みパス電圧Vpass１とVpass２を区別せず書き込み電圧Vpassと称する場合もある。
【００３８】
その後、時刻ｔ４−１の際、選択ワード線の電位を一旦、書き込みパス電圧VPASS２まで立ち下げ、その後、ワード線ＷＬの電位を立ち下げる（時刻ｔ４−２）。なお、チャネル電位Vchannelはカップリングによりワード線の立ち下げとともに低下する。
【００３９】
上記サイクルを、書き込みの選択セルＭＣ２９が、所定の閾値電圧になるまで繰り返す。
【００４０】
これに対して、図中に破線で示す比較例は、非選択ワード線の書き込みパス電圧の立ち上がりの傾きが、選択ワード線ＷＬの書き込み電圧の傾きよりも小さくなるように制御されていない。また、書き込み電圧が立ち上がった後に、書き込みパス電圧を上昇させていない。そのため、比較例に係るチャネル電位は、選択ワード線が立ち上がった後、上昇しない。
【００４１】
このように、本例では、破線で示す比較例に比べ、書き込みパス電圧ＶPASSの立ち上がりの傾きθVP1, θVP2が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなる（θVP1, θVP2＜ θVPGM）ように制御される。そのため、破線で示す比較例（書き込みパス電圧の立ち上がりの傾きが傾き大きい場合）と比べ、書き込みパス電圧ＶPASS×時間の面積を減らすことが可能となる。そのため、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。
【００４２】
加えて、本例では、時刻ｔ３の際、非選択ワード線ＷＬ０〜２８，３０，３１に、傾きθVP2を有する第２段階目の書き込みパス電圧ＶPASS２に上昇させる。そのため、第２段階目の書き込みパス電圧ＶPASS２を与えることにより、ブーストリークで下がったチャネル電位」Ｖchannel2を、カップリングで再度昇圧する。そのため、基板電圧Ｖchannelを高い電圧のまま維持することができる。
【００４３】
２−３．電圧の立ち上がりの傾きに関して
次に、図４を用い、本例の電圧の立ち上がりの傾きに関して説明する。  
図示するように、書き込みパス電圧ＶPASSの傾きθVP1、および書き込み電圧ＶＰＧＭの傾きθVPGMは、本例では、以下のように定義される。即ち、
電圧の立ち上がりの傾き：最大値の５０％電圧に達するまでの時間
より具体的に、図示するものでは、以下の通りである。
【００４４】
書き込みパス電圧ＶPASSの傾きθVP1：（ＶPASS１／２）／ｔvpass
書き込み電圧ＶＰＧＭの傾きθVPGM  ：（ＶPGM／２）／ｔvpgm
このように、本例では、書き込みパス電圧ＶPASS１の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように制御される。また、書き込みパス電圧ＶPASSは、書き込み電圧ＶPGMよりも早く若しくはほぼ同時に立ち上げが開始される。
【００４５】
２−４．傾きθVP1，θVP2の生成について
次に、図５を用い、本例に係る書き込みパス電圧ＶPASSの傾きθVP1，θVP2の生成について説明する。  
まず、図中に示す波形（Ｃ）を得る場合には、（Ａ）に示すように期間ｔ１−Ｃの間、チャージポンプ回路（ＣＰ１〜ＣＰｎ）１１に入力させるクロックパルスＣＬＫを、連続で発生させてチャージポンプ回路１１を動作させて昇圧動作を継続させる。
【００４６】
続いて、期間ｔ２−Ｃの間、チャージポンプ回路（ＣＰ１〜ＣＰｎ）１１に入力させるクロックパルスＣＬＫを停止させ、昇圧動作を停止させる。
【００４７】
そして、この期間ｔ１−Ｃとｔ２−Ｃにより電圧値ＶPASSの立ち上がりの当初から、電圧値ＶPASS１が得られるまで繰り返す。その結果、波形（Ｃ）に示す立ち上がりが傾きθVP1, θVP2を有する鈍った波形の非選択ワード線ＷＬ０〜２８，３０，３１を発生させることができる。本例では、非選択ワード線ＷＬ０〜２８，３０，３１に与えられる書き込みパス電圧のＶPASS１に達するまで傾きθVP1が、書き込み電圧ＶPGMの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように、例えば、書き込み電圧ＶPGMを発生させる際のクロックＣＬＫのクロック数よりも、時刻ｔ１−Ｃの上記クロック数を低減（クロックの周波数を延ばす）すれば良い。また、最初の時刻ｔ１−Ｃのみ上記クロックの時間を短くすることにより、傾きθVP1が、書き込み電圧ＶPGMの傾きθVPGMよりも小さくすることもできる。
【００４８】
このようにすることで、ほぼ垂直に上がった後、電圧値ＶPASS１に達するまで傾きθVP1を有する鈍った波形の非選択ワード線ＷＬ０〜２８，３０，３１を発生させることができる。本例では、非選択ワード線ＷＬ０〜２８，３０，３１に与えられる書き込みパス電圧のＶPASS１の立ち上がりの傾きθVP1が、書き込み電圧ＶPGMの立ち上がりの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように、時刻ｔ１−Ｃの上記クロック数を小さくすれば良い。
【００４９】
上記のように、本例では、チャージポンプ回路１１の回路数を減らすことなく、クロックＣＬＫのクロック数を切り替えることで、波形（Ａ）、または、波形（Ｂ）のような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路１１を構成するトランジスタの特性ばらつきや、チャージポンプ回路１１から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、波形（Ａ）、（Ｂ）の制御性を向上でき、これらの波形を安定化することができる。
【００５０】
なお、図中の波形（Ｂ）は、その他の一例として、動作させるチャージポンプ回路１１の数を、波形の立ち上がり当初はｎ個とし、その後ｎ’個（ｎ’＜ｎ）に減少させることにより得ることも可能である。
【００５１】
２−５．傾きθVP2に関して
次に、図６を用い、本例に係る書き込みパス電圧ＶPASSの傾きθVP2に関して説明する。  
図示するように、書き込みパス電圧ＶPASSの第２段目の立ち上がりの傾きθVP2は、本例では、以下のように定義される。
【００５２】
２回目の書き込みパス電圧の立ち上がりの傾きθVP2：{(ＶPASS2 − ＶPASS1）／２｝／ｔvpass2
本例では、２回であるが、さらに複数段（ｎ回目）の書き込みパス電圧の傾きも同様である。
【００５３】
上記非選択ワード線ＷＬ０〜２８，３０，３１の電圧波形を発生させる具体例については、上記図５に示した構成により、以下の通りである。
【００５４】
書き込みパス電圧ＶPASS２の立ち上がりの傾きθVP2の生成については、図５（Ｄ）を用いて説明される。波形（Ｄ）を得る場合には、書き込みパス電圧VPASS２に達した後、例えば、上記波形（Ａ）の期間ｔ１−Ｃとｔ２−Ｃを長くすれば良い。
【００５５】
このようにすることで、書き込み電圧ＶPGMの立ち上がりの傾きθVPGMよりも小さい、書き込みパス電圧ＶPASS２の立ち上がりの傾きθVP2を生成することが可能である。
【００５６】
＜３．作用効果＞  
第１の実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００５７】
（１）書き込み不良の減少に有利である。  
上記図３に示したように、第１の実施形態に係る半導体記憶装置では、コントローラ（制御回路）４が、非選択ワード線ＷＬ０〜２８，３０，３１に与えられる書き込みパス電圧ＶPASSに達するまで立ち上がりの傾きθVP1が、書き込み電圧ＶPGMの立ち上がりの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように制御する。
【００５８】
一方、比較例に係るステップアップ方式における非選択電圧は、図７のように示される。なお、図７では書き込み電圧ＶＰＧＭが３回印加される場合（同様に書き込みパス電圧VPASSも３回印加）である。図示するように、比較例に係る非選択電圧は、１回目（１）において、書き込みパス電圧ＶPASSまで、ほぼ垂直に立ち上げられる。２回目（２）、３回目（３）においては、ステップアップされた所定の電圧が加えられ、同様に立ち上げられる。そのため、電圧（ＶPASS）×時間の面積を低減することができない。
【００５９】
これに対して、第１の実施形態では、図８に示すように、書き込みパス電圧ＶPASSに達するまでの非選択ワード線ＷＬ０〜２８，３０，３１に与えられる書き込みパス電圧の立ち上がりを緩やかにすることができる。
【００６０】
より具体的には、上記図５で説明した方法により図中の第１回目のパルス（１）において、時刻ｔ２−１の際に、立ち上がりの傾きθVP1（θVP1 ＜ θVPGM）で書き込みパス電圧まで立ち上げられる。続いて、所定時間経過の後時刻ｔ３−１において、上記図５で説明した方法により、立ち上がりの傾きθVP2を有して、電圧ＶPASS２まで電圧を立ち上げる。
【００６１】
以後、第２、第３回目のパルス（２）、（３）においても同様に、上記所定の電圧からステップアップされた電圧まで立ち上げる。
【００６２】
このように、図中の破線で示すほぼ垂直に立ち上げる比較例に比べ、電圧（ＶPASS）×時間の面積を低減することが可能となる。その結果、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。
【００６３】
例えば、第１の実施形態を適用した場合の所定の閾値分布は、図９のように予想される。図９の縦軸はビット数であり、横軸は閾値電圧である。  
図示するように、本例のように、書き込みパス電圧ＶPASS１を傾きθVP1を有して、緩やかに立ち上げることにより、比較例の場合に比べ、下限側に隣接する閾値分布のビット数（閾値分布の下限においてビット数が上昇している箇所）が減少している。すなわち、非選択セルの書き込みストレスによる書き込み不良が少ないことを意味している。なお、第１の実施形態でも閾値分布と、下限側に隣接する閾値分布とが重なっている部分が存在するが、ＥＣＣなどでエラー救済できる数まで低減できていれば問題ない。
【００６４】
さらに、書き込みパス電圧を２段階で立ち上げることにより、初段の書き込みパス電圧Vpass１を低くすることが出来る。その結果、非選択セルの書き込みストレスをさらに低減させることができ、書き込み不良を防止することができる。
【００６５】
これにより、ＮＡＮＤ型フラッシュメモリ２１全体の信頼性を向上できる点でもメリットがある。
【００６６】
同様に、書き込みパス電圧ＶPASS２を傾きθVP２を有して、緩やかに立ち上げることにより、比較例の場合に比べ、不良ビット数を減少できることが明らかである。また、ＶPASS２を緩やかに立ち上げることによりオーバーシュートを減らすことができ、非選択セルのストレスを低減することができる。また、書き込みパス電圧Ｖｐａｓｓ１で非選択セルは導通状態となっている。すなわち、書き込みパス電圧Vpass2をゆるやかに立ち上げたとしても書き込み時間が長くなることはほとんど無い。
【００６７】
（２）チャネル電位Ｖchannelを高い電圧のまま維持することができ、信頼性を向上できる。
【００６８】
上記図３に示したように、第１の実施形態では、時刻ｔ３の際、制御回路４の制御により、非選択ワード線ＷＬ０〜２８，３０，３１に、選択ワード線２９が書き込み電圧ＶＰＧＭに達した後、書き込みパス電圧ＶPASS２に上昇させる。
【００６９】
このように、書き込みパス電圧ＶPASS２に上昇させることにより、ブーストリークで下がったチャネル電位Ｖchannel２を、カップリングで再度昇圧させることができる。そのため、基板電圧Ｖchannelを高い電圧のまま維持することができ、非書き込みの選択セルが誤書き込みされることを防止できる点で有利である。
【００７０】
また、書き込み／消去の回数が増加すると、メモリセルＭＣのトンネル絶縁膜が劣化し、書き込みにくくなる。その結果、書き込み時間（図３のｔ２〜ｔ４の時間）を延ばす場合がある。また、メモリセルＭＣに書き込み閾値が高い場合、書き込み時間を長くする場合がある。ここで、書き込み時間が長くなるとブーストリークによりチャネル電位が低下しやすい。そこで、書き込み／消去の回数が一定の回数を超えた場合や、書き込みのループ回数が一定の回数を超えた場合のみ、書き込みパス電圧VPASSを２段階に立ち上げても良い。
【００７１】
ここで、チャネル電位が低くても非書き込みの選択セルが誤書き込みを起こす可能性が低い場合、書き込みパス電圧Vpassを低くすることができる。すなわち、書き込みパス電圧VPASSを２段階に立ち上げることなく、書き込みパス電圧VPASS１のみを使用する。その結果、非選択セルの書き込みパス電圧VPASSによるストレスを低減させつつ、非書き込みの選択セルの誤書き込みを低減させることができる。
【００７２】
（３）電圧波形の制御性を向上でき、これらの電圧波形を安定化することができる。
【００７３】
上記図５に示したように、本例では、上記非選択ワード線ＷＬ０〜２８，３０，３１の電圧波形を発生させることができる。
【００７４】
即ち、本例では、非選択ワード線ＷＬ０〜２８，３０，３１に与えられる書き込みパス電圧のＶPASSに達するまで傾きθVP1，θVP2が、電圧ＶPGMの傾きθVPGMよりも小さくなる（θVP1, θVP2 ＜ θVPGM）ように、電圧ＶPGMを発生させる際のクロック数よりも、昇圧回路１１に与えるクロック数を低減させるように制御する。
【００７５】
上記のように、本例では、昇圧回路１１の回路数を減らすのではなく、クロックＣＬＫのクロック数を切り替えることで、波形（Ａ）、または、波形（Ｂ）のような鈍った電圧波形を発生させることができる。そのため、それぞれのチャージポンプ回路１１を構成するトランジスタの特性ばらつきや、チャージポンプ回路１１から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、電圧波形（Ａ）、（Ｂ）の制御性を向上でき、これらの波形を安定化することができる。
【００７６】
［第２実施形態（ＲＥＡＳＢ方式の一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１０を用いて説明する。第２の実施形態は、非選択ビット線の非選択ワード線ＷＬに与えられるＲＥＡＳＢ（Revised Erase Area Self Boost）方式における電圧ＶPASS、ＶISO、ＶGPについても同様に適用するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７７】
ＲＥＡＳＢ方式について
図１０を用い、第２の実施形態に係るＲＥＡＳＢ方式について説明する。
【００７８】
このＲＥＡＳＢ方式は、非選択ビット線における非選択ワード線ＷＬに与えられる電圧に関するもので、電圧関係は、図１０のように示される。本例では、選択セルをＭＣ３０とする場合を一例に挙げる。
【００７９】
図示するように、選択ワード線ＷＬ３０には、電圧ＶＰＧＭが与えられる。
【００８０】
非選択ワード線ＷＬ２８には、電圧ＶＧＰが与えられる。電圧ＶＧＰは、ＶＩＳＯとＶＰＡＳＳ２、ＶＰＧＭの急激な電位差を緩和する電圧である。（ＶＩＳＯ＜ＶＧＰ＜ＶＰＡＳＳ２）
非選択ワード線ＷＬ２８にソース線側に隣接する非選択ワード線ＷＬ２７には、電圧ＶＩＳＯが与えられる。電圧ＶＩＳＯは、Highly Boosted領域とLowly Boosted領域を分ける電圧、例えば、接地電位Ｖｓｓよりもやや高い電圧である。
【００８１】
なお、上記に示した場合には限られない。例えば、電圧の種類が４種類以上、以下で有っても良いし、電圧Ｖｐｇ／電圧ＶＩＳＯが与えられるワード線ＷＬは２本であっても良い。
【００８２】
その他の非選択ワード線ＷＬ０〜２６，２９，３１には、第１の実施形態で述べた書き込みパス電圧ＶPASS１、VPASS2が与えられる。
【００８３】
但し、上記電圧値は、ＶＰＧＭ ＞ ＶPASS２ ＞ＶＧＰ ＞ ＶＩＳＯ、なる関係がある。なおVPASS１はＶPASS2とＶＩＳＯの間に位置し、ＶＧＰより高くても、低くても良いし、同じであっても良い。
【００８４】
上記電圧関係により、基板３１中には、低くブーストされた書き込み領域（Program area Lowly Boosted）および高くブーストされた消去領域（Erased area Highly Boosted）が形成される。
【００８５】
本例における上記電圧ＶＧＰ、ＶＩＳＯにおいても、上記第１の実施形態と同様に、その傾き等を制御することが可能である。
【００８６】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００８７】
さらに、第２の実施形態のように、必要に応じ、上記ＲＥＡＳＢ方式に適用することが可能である。また、電圧ＶＧＰも、書き込みパス電圧VPASS1、VPASS2と同様に、電圧ＶＧＰ１を印加し、チャネル電位がブーストリークにより低下した後、電圧ＶＧＰ１よりも大きい電圧ＶＧＰ２に上昇させることにより、チャネル電位Vchannelの降下を防止することができる。
【００８８】
［第３の実施形態（更に複数段に立ち上げる一例）］  
次に、第３の実施形態に係る半導体記憶装置について、図１１を用いて説明する。第３の実施形態は、非選択ワード線に与えられる電圧を、更に複数段に立ち上げる一例に関するものである。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。
【００８９】
＜概要＞  
図１１を用い、第３の実施形態の概要について説明する。  
図示するように、第３の実施形態は、非選択ワード線ＷＬに与えられる電圧ＶPASSが、更に複数段に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧ＶＰＧＭよりも早くなるように制御され、２回目以降の上昇は、書き込み電圧ＶＧＰＭが印加された後に行われる。
【００９０】
より具体的には、第１回目のパルス（１）において、時刻ｔ４−１の際に、第３段目の立ち上がりの傾きθVP3（θVP1, θVP2 , θVP3 ＜ θVPGM）を有して、所定の電圧（ＶPASS３）まで立ち上げられる。続く、第２、第３回目のパルス（２）、（３）においても同様に、時刻ｔ４−２、ｔ４−３の際に、第３段目の立ち上がりの傾きθVP3を有して、上記所定の電圧からステップアップされた電圧まで立ち上げられる。
【００９１】
これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧ＶＧＰ、ＶＩＳＯも同様に制御することが可能である。
【００９２】
また、書き込み／消去の回数が一定の回数を超えた場合や、書き込みのループ回数が一定の回数を超えた場合に、書き込みパス電圧ＶPASSを３段階以上に上昇させても良い。書き込み時間が変化しても、チャネル電位Vchannelを一定の値にすることができる。
【００９３】
＜作用効果＞  
第３の実施形態に係る半導体記憶装置は、上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。特に、小刻みにチャネル電位Vchannelを上昇させることができ、電位Vchannelのレベルをより安定させることができる。
【００９４】
［第４の実施形態（階段状に立ち上げる一例）］  
次に、第４の実施形態に係る半導体記憶装置について、図１２を用いて説明する。第４の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。
【００９５】
＜概要＞  
図１２を用い、第４の実施形態の概要について説明する。  
図示するように、第４の実施形態は、非選択ワード線ＷＬに与えられる書き込みパス電圧ＶPASS１、VPASS2が、階段状に立ち上げられる点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧ＶＰＧＭよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧ＶＧＰＭが印加された後に行われる。
【００９６】
より具体的には、第１回目のパルス（１）において、時刻ｔ２−１の際に、ほぼ垂直に３回に分けて立ち上げることにより、書き込みパス電圧VPASS1まで立ち上げられる。続いて、時刻ｔ３−１の際、ほぼ垂直に３回に分けて立ち上げることにより、書き込みパス電圧VPASS２まで立ち上げられる。。
【００９７】
第２、第３回目のパルス（２）、（３）においても同様に、上記所定の電圧からステップアップされた電圧まで立ち上げる。書き込みパス電圧VPASSの立ち上がりの傾きを小さくさせるのではなく、段階的に立ち上げることにより、立ち上がりの傾きを小さくするのと同様の効果を得ることができる。
【００９８】
これらの動作を、選択セルが所定の閾値になるまで繰り返す。電圧ＶＧＰ、ＶＩＳＯも同様に制御することが可能である。
【００９９】
＜作用効果＞  
第４の実施形態に係る半導体記憶装置は、上記（１）、（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、書き込みパス電圧VPASSを段階的に立ち上げるため、書き込みパス電圧VPASSの制御が容易である。
【０１００】
［第５の実施形態（階段状に立ち上げる一例）］  
次に、第５の実施形態に係る半導体記憶装置について、図１３を用いて説明する。第５の実施形態は、非選択ワード線に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。
【０１０１】
＜概要＞  
図１３を用い、第５の実施形態の概要について説明する。  
図示するように、第５の実施形態は、非選択ワード線ＷＬに与えられる書き込みパス電圧ＶPASS１VPASS2が、階段状に立ち上げられる点で、第４の実施形態と同様である。非選択ワード線の立ち上がりの時間は書き込み電圧ＶＰＧＭよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧ＶＧＰＭが印加された後に行われる。ここで、便宜上、電圧ＶＧＰ＝書き込みパス電圧ＶＰＡＳＳ１の場合を例に説明する。
【０１０２】
書き込みパス電圧は、第１回目のパルス（１）において、時刻ｔ２−１、の際に、ほぼ垂直に、電圧ＶＩＳＯに、その後、電圧VPASS1（電圧ＶＧＰ）までそれぞれ立ち上げられる。続いて、時刻ｔ３−１の際、書き込みパス電圧VPASS2まで上昇する。ここで、電圧ＶＳＩＯ、ＶＧＰが与えられる非選択ワード線は、それぞれの電圧に達したところで電圧の上昇が停止し、それぞれの電圧ＶＳＩＯ、ＶＧＰに保持される。
【０１０３】
第２、第３回目のパルス（２）、（３）においても同様に、書き込みパス電圧VPASS2まで立ち上げる。
【０１０４】
これらの動作を、選択セルが所定の閾値になるまで繰り返す。
【０１０５】
なお、このような変形は、例えば、ロムヒューズ６に記録させたパラメータを設定し、コントローラ４がパラメータを読み出して実行することにより可能である。
【０１０６】
＜作用効果＞  
第５の実施形態に係る半導体記憶装置は、上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。さらに、書き込みパス電圧VPASSの立ち上げを、その他の電圧ＶＩＳＯ、ＶＧＰに区切ることにより、昇圧回路１１で生成される電圧の種類を減らすことができる。その結果、回路動作を簡易化することができる。
【０１０７】
［第６の実施形態（緩やかに階段状に立ち上げる一例）］  
次に、第６の実施形態に係る半導体記憶装置について、図１４を用いて説明する。第６の実施形態は、非選択ワード線に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。
【０１０８】
＜概要＞  
図１４を用い、第６の実施形態の概要について説明する。  
図示するように、第６の実施形態は、非選択ワード線ＷＬに与えられる書き込みパス電圧ＶPASSが階段状に立ち上げられる点で、第４の実施形態と同様である。ここで、書き込みパス電圧ＶPASSの階段状の立ち上げも緩やかに行われている点で、上記実施形態と相違する。非選択ワード線の立ち上がりの時間は、書き込み電圧ＶＰＧＭよりも早くなるように制御され、書き込みパス電圧VPASS2への上昇は、書き込み電圧ＶＧＰＭが印加された後に行われる。
【０１０９】
書き込みパス電圧ＶＰＡＳＳは時刻ｔ2−１の際に、立ち上がりの傾きθVP1-1を有して立ち上がり、その後立ち上がりの傾きθVP1-2を有して立ち上がり、その後立ち上がりの傾きθVP1-3を有して電圧ＶPASS１まで立ち上げられる。ここで、立ち上がりの傾きθVP1-1，θVP1-2，θVP1-3は立ち上がりの傾きθVPGMよりも小さい。
【０１１０】
同様に、時刻t3-1において、書き込みパス電圧VPASSは、立ち上がりの傾きθVP2-1を有して立ち上がり、その後立ち上がりの傾きθVP2-2を有して立ち上がり、その後立ち上がりの傾きθVP2-3を有して電圧ＶPASS２まで立ち上げられる。ここで、立ち上がりの傾きθVP2-1，θVP2-2，θVP2-3は立ち上がりの傾きθVPGMよりも小さい。
【０１１１】
第２回目（２）における書き込みパス電圧VPASSも、同様に、立ち上げられる。
【０１１２】
これらの動作を、選択セルが所定の閾値になるまで繰り返す。
【０１１３】
なお、このような変形は、例えば、ロムヒューズ６に記録させたパラメータを設定し、コントローラ４がパラメータを読み出して実行することにより可能である。
【０１１４】
＜作用効果＞  
第６の実施形態に係る半導体記憶装置は、上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。また、階段状のパルスの立ち上がりの傾きも小さくすることにより、非選択セルの書き込みストレスをさらに低減させることができ、書き込み不良を防止することができる。
【０１１５】
［変形例（その他のバリエーションの一例）］  
次に、変形例に係る半導体記憶装置について、説明する。
【０１１６】
上記実施形態に限らず、例えば、ロムヒューズ６に記録させたパラメータを設定し、コントローラ４がこれを実行することにより、必要に応じた種々のバリエーションが可能である。
【０１１７】
例えば、書き込みパス電圧ＶPASSの方式としては、上記のステップアップ方式（ＶPASS-Step Up）に限らず、固定方式（VPASS 固定）を適用することも可能である。
【０１１８】
パルス（Pulse）の立ち上げ方式としては、上記第１の実施形態のように緩やかに立ち上げる場合や、上記第４の実施形態のように階段状に立ち上げることも可能である。
【０１１９】
パルス電圧の初期（Initial）電圧、ステップ（Step）電圧、ステップ（step）段数、傾き、および長さとしては、均等、波形内で変える、波形毎に変える等も可能である。
【０１２０】
また、変形の対象として、書き込みパス電圧ＶPASSのみの場合や、その他の複数の電圧（ＶＩＳＯ、ＶＧＰ等）と組み合わせる場合等も可能である。
【０１２１】
なお、これに限られず、必要に応じて、これらを組み合わせることも可能であることは、言うまでもない。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１…メモリセルアレイ、ＢＬ…ビット線、ＷＬ…ワード線、１０…セルユニット、ＭＣ…メモリセル、ＳＧＳ，ＳＧＤ…選択トランジスタ、７…電圧発生回路、４…コントローラ（制御回路）。
【図１】
2012234600.tif 000003
【図２】
2012234600.tif 000004
【図３】
2012234600.tif 000005
【図４】
2012234600.tif 000006
【図５】
2012234600.tif 000007
【図６】
2012234600.tif 000008
【図７】
2012234600.tif 000009
【図８】
2012234600.tif 000010
【図９】
2012234600.tif 000011
【図１０】
2012234600.tif 000012
【図１１】
2012234600.tif 000013
【図１２】
2012234600.tif 000014
【図１３】
2012234600.tif 000015
【図１４】
2012234600.tif 000016