(57)【要約】【課題】各種の積層型マルチチップパッケージにおいて、各チップにチップアドレスを付して、各チップを区別することができる半導体記憶装置を提供する。【解決手段】このメモリはイネーブル信号を受けるパッドをチップ間において共通に接続した複数のチップを積層して構成されている。チップアドレスメモリは自己のアドレスを示すチップアドレスを記憶できる。判定部は選択アドレスをチップアドレスと比較して一致判定を行う。制御信号設定部は判定部の判定に応じて制御信号を有効又は無効に設定する。チップアドレス設定部は複数のメモリセルに関するフェイルビット数に応じてチップアドレスをチップアドレスメモリへ格納するか否かを決定する。各チップは、メモリセルアレイ、チップアドレスメモリ、判定部、制御信号設定部およびチップアドレス設定部を備える。コントローラは、フェイルビット数に基づいて各チップに異なるチップアドレスを割り当てる。【選択図】図３
2012003797.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体メモリチップを積層して構成された半導体記憶装置であって、
前記複数の半導体メモリチップ間において共通に接続され、各前記半導体メモリチップへのアクセスを可能とするイネーブル信号を受けるパッドと、
複数のメモリセルを含むメモリセルアレイと、
自己のアドレスを示すチップアドレスを記憶可能なチップアドレスメモリと、
前記入出力パッドを介して外部から入力された選択アドレスを前記チップアドレスと比較して一致判定を行う判定部と、
前記判定部の判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部と、
各前記半導体メモリチップの特定の領域内におけるフェイルビット数に応じて、前記チップアドレスを前記チップアドレスメモリへ格納するか否かを決定するチップアドレス設定部と、を前記半導体メモリチップのそれぞれに備え、
前記フェイルビット数に基づいて、前記半導体メモリチップのそれぞれに異なる前記チップアドレスを割り当てるメモリコントローラを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ内のフェイルビット数をカウントするフェイルビットカウンタと、
前記フェイルビット数を記憶するフェイルビットメモリと、を前記半導体メモリチップのそれぞれに備え、
前記チップアドレス設定部は、前記フェイルビット数に応じて、前記チップアドレスを前記チップアドレスメモリへ格納するか否かを決定し、
前記メモリコントローラは、前記フェイルビット数に基づいて、前記半導体メモリチップのそれぞれに異なる前記チップアドレスを割り当てることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
積層された前記複数の半導体メモリチップの平面上方から見た場合に、前記パッドは、重複するように各半導体メモリチップに配置されていることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記チップアドレス設定部は、
前記半導体メモリチップの外部から受け取った第1の基準値および第２の基準値と前記フェイルビット数とをそれぞれ比較するコンパレータと、
前記フェイルビット数が前記第1の基準値と前記第２の基準値との間にある場合に、前記メモリコントローラからの前記チップアドレスを前記チップアドレスメモリへ伝達するスイッチングトランジスタとを含むことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記メモリコントローラは、単一の前記半導体メモリチップの前記フェイルビット数が前記第1の基準値と前記第２の基準値との間にある場合のみに、前記チップアドレスを前記半導体メモリチップへ送ることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
複数の前記半導体メモリチップの前記フェイルビット数が前記第1の基準値と前記第２の基準値との間にある場合、前記メモリコントローラは、前記チップアドレスを前記半導体メモリチップへ送らず、前記フェイルビット数の測定位置を変更し、変更後のフェイルビット数に基づいて、前記チップアドレスを受け取っていない前記半導体メモリチップへ前記チップアドレスを割り当てることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の大容量化が進み、半導体記憶装置がハードディスクに代わる２次記憶装置として採用されはじめている。例えば、メモリセルを縦列に接続したＮＡＮＤセルにより構成されるＮＡＮＤ型ＥＥＰＲＯＭは高集積化に適しており、携帯電話など携帯端末の２次記憶装置やメモリカードなどに広く使用されている。
【０００３】
このような半導体記憶装置において、ＴＳＶ（Through-Silicon Via）が知られている。ＴＳＶ構造は、パッケージの内部に複数のメモリチップを積層し、積層されたメモリチップの最下層チップから最上層チップを貫通するように貫通ビアを設けてすべてのメモリチップのパッドを共通に配線した構造である。また、積層されたメモリチップの最下層チップから最上層チップの側壁に配線を設け、すべてのメモリチップのパッドを共通配線した構造もある。
【０００４】
積層型マルチチップパッケージでは、各チップを区別して動作させるために、積層された複数のチップは、それぞれ固有のチップアドレスを持つ必要がある。ボンディングを用いて各チップを接続する場合、各チップにチップアドレス用のパッドを設け、各チップのチップアドレス認識用パッドに異なるリードをボンディングすることによって、それぞれのチップを区別することが可能であった。
【０００５】
しかし、ＴＳＶ構造やチップの側面に共通配線を設けた構造では、同じ位置のパッドが共通に接続されているので、ボンディングによって各チップを区別することはできない。チップの積層前にチップアドレスを各チップ内のメモリに予め格納することが考えられる。しかし、チップアドレスを考慮しながら複数のチップを積層することは非効率的であり、アッセンブリ時にチップ選別が必要になり、コストが高くなるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７７７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
各種の積層型マルチチップパッケージにおいて、各チップにチップアドレスを付して、各チップを区別することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、複数の半導体メモリチップを積層して構成されている。前記半導体メモリチップは、前記複数の半導体メモリチップ間において共通に接続され、各前記半導体メモリチップへのアクセスを可能とするイネーブル信号を受けるパッドを備えている。前記半導体メモリチップは、複数のメモリセルを含むメモリセルアレイを備えている。前記半導体メモリチップは、自己のアドレスを示すチップアドレスを記憶可能なチップアドレスメモリを備えている。前記半導体メモリチップは、前記入出力パッドを介して外部から入力された選択アドレスを前記チップアドレスと比較して一致判定を行う判定部を備えている。前記半導体メモリチップは、前記判定部の判定に応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部を備えている。前記半導体メモリチップは、前記複数のメモリセルに関するフェイルビット数に応じて、前記チップアドレスを前記チップアドレスメモリへ格納するか否かを決定するチップアドレス設定部を備えている。半導体記憶装置は、前記フェイルビット数に基づいて、前記半導体メモリチップのそれぞれに異なる前記チップアドレスを割り当てるメモリコントローラを備えている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示す断面図。
【図２】図１のメモリの平面図。
【図３】積層された各メモリチップ２の構成を示すブロック図。
【図４】パッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図。
【図５】ＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８の具体的な構成例を示す図。
【図６】ＣＬＥバッファ２９、およびＡＬＥバッファ３０の具体的な構成例を示す図。
【図７】第１の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図。
【図８】第２の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図。
【図９】第３の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ（以下、メモリともいう）の構成を示す断面図である。図２は、図１のメモリの平面図である。このメモリは、積層された複数のメモリチップ２を樹脂で封止したパッケージ１によって構成されている。積層された複数のメモリチップ２は、上から順にＣｈｉｐ１、Ｃｈｉｐ２、Ｃｈｉｐ３、Ｃｈｉｐ４と定義する。メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の表面には、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の外部から信号を受け、あるいは、外部へ信号を出力するパッド３が設けられている。パッド３は、メモリチップ２の最下層から最上層までを縦断的に貫通する複数の貫通ビア４によって共通接続されている。即ち、本実施形態は、シリコン貫通電極（ＴＳＶ）を有する。尚、積層されるメモリチップの数は、４つに限定されず、３以下あるいは５以上であってもよい。
【００１２】
図２に示すように、最上層のＣｈｉｐ１に形成された各パッド３は、パッケージ１内部から外部に突出するように設けられた入出力ピン６に配線５を介して接続されている。これにより、Ｃｈｉｐ１のパッド３は、入出力ピン６を介して外部との間で信号を入出力する。メモリチップＣｈｉｐ１のパッド３は、貫通ビア４を介してメモリチップＣｈｉｐ２〜Ｃｈｉｐ４の各パッド３に電気的に接続されている。従って、すべてのメモリチップＣｈｉｐ１〜Ｃｈｉｐ４が貫通ビア４および入出力ピン６を介して外部との間で信号の入出力が可能となっている。
【００１３】
また、パッケージ１内には、複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４の全体を制御するＮＡＮＤコントローラ１００が内蔵されている。ＮＡＮＤコントローラ１００は、別チップとして図１の最下層または中間層に配置される。ＮＡＮＤコントローラ１００は、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４と外部との間の信号のやり取りを制御するように構成されている。
【００１４】
図３は、積層された各メモリチップ２の構成を示すブロック図である。パッド３は、電源電圧を受ける電源パッド１０と、データ信号の入出力を行う入出力パッド１１と、制御信号をメモリチップの外部（ＮＡＮＤコントローラ１００）から受け取る制御パッド１２とを含み、用途によって入力される信号が異なっている。メモリチップ２は、これらのパッド３の他に、メモリセルアレイ１３、ロウデコーダ１４、センスアンプ１５、入出力バッファ１６、アドレスバッファ１７、カラムデコーダ１８、コマンドバッファ１９、制御回路２０、電圧生成回路２１、パワーオンリセット回路２２、チップアドレスメモリ２３、チップアドレス比較器２４、チップアドレス設定部４０、フェイルビットカウンタ５０、および、フェイルビットメモリ６０を備えている。
【００１５】
メモリセルアレイ１３は、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、直列に接続されてＮＡＮＤストリングを構成している。複数のビット線ＢＬは、ＮＡＮＤストリングの一端とセンスアンプ１５との間を電気的に接続する。複数のワード線ＷＬは、メモリセルＭＣのゲートとロウデコーダ１４との間を電気的に接続する。各メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交点に対応して設けられている。ロウデコーダ１４は、ロウアドレスに従ってワード線ＷＬおよび選択ゲート線を選択駆動するために、ワード線ドライバおよび選択ゲート線ドライバを含む。センスアンプ１５は、ビット線ＢＬに接続されており、メモリセルＭＣからのデータを検出する。
【００１６】
データは、入出力バッファ１６、データバス、アドレスバッファ１７およびコマンドバッファ１９を介してメモリチップ２の内部と入出力パッド１１との間でやり取りされる。入出力パッド１１から受け取ったデータは、センスアンプ１５に取り込まれる。また、入出力パッド１１を介して受け取ったアドレスＡｄｄは、入出力バッファ１６、データバスおよびアドレスバッファ１７を介してロウデコーダ１４およびカラムデコーダ１８に転送される。更に、入出力パッド１１を介して受け取ったコマンドＣｏｍは、入出力バッファ１６、データバスおよびコマンドバッファ１９を介して制御回路２０に転送される。
【００１７】
制御回路２０は、入力されたコマンドＣｏｍに基づいてデータの書き込み、読み出しおよび消去の制御を行う。電圧生成回路２１は、制御回路２０によって制御され、書き込み、読み出しおよび消去に必要な各種内部電圧を生成する。電圧生成回路２１は、電源パッド１０から供給される電源電圧より高い内部電圧を発生するために昇圧回路を含んでいる。パワーオンリセット回路２２は、メモリチップ２への電源投入を検出して、制御回路２０に初期化動作を行わせる。チップアドレスメモリ２３は、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４によってそれぞれ異なる自己チップアドレスＩＮＴＣＡｉを格納する。ここで、チップアドレスメモリ２３は、電気的に書込み可能なメモリ素子であればよく、特に限定しない。例えば、チップアドレスメモリ２３は、ＲＯＭ、ＲＡＭまたはヒューズであってもよい。チップアドレス比較器２４は、チップアドレスメモリ２３から受け取った自己チップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力された選択チップアドレスＥＸＴＣＡｉとを比較する。チップアドレス比較器２４は、自己のチップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉとの比較の結果、一致するか否かを示す判定信号としてアドレスフラグ信号ＣＡＦＬＧを出力する。
【００１８】
データの書込み、読出しおよび消去の通常動作は、既知の動作でよいので、その詳細な説明は省略する。
【００１９】
フェイルビットカウンタ５０は、制御回路２０内に組み込まれており、メモリセルアレイ１３の不良メモリセルの個数（フェイルビット数）をカウントする。不良メモリセルの個数は、メモリセルアレイ１３の全メモリセルＭＣに所定のデータを書き込んだ後、そのデータを読み出し（ベリファイリード）、制御回路２０が書き込んだデータと読み出したデータとを比較することによって判明する。不良メモリセルの個数は、フェイルビットメモリ６０に記憶される。不良メモリセルの個数は、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４においてそれぞれ異なる場合が多い。従って、本実施形態では、不良メモリセルの個数（フェイルビット数）が、チップアドレスを決定するパラメータとして利用される。フェイルビットメモリ６０は、制御回路２０またはチップアドレス設定部４０内に設けられていてもよい。
【００２０】
チップアドレス設定部４０は、パラメータとしての不良メモリセルの個数に応じて、チップアドレスをチップアドレスメモリ２３へ格納するか否かを決定するように構成されている。そのために、チップアドレス設定部４０は、フェイルビットコンパレータ４１、４２と、インバータ４３と、スイッチングトランジスタ４４、４５とを備えている。チップアドレス設定部４０の動作によって、メモリコントローラとしてのＮＡＮＤコントローラ１００は、不良メモリセルの個数に基づいて、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４のそれぞれに異なるチップアドレスを割り当てることができる。
【００２１】
フェイルビットコンパレータ４１は、フェイルビットメモリ６０から不良メモリセルの個数ＮＦＡを受け取り、かつ、入出力パッド１１を介して外部から第１の基準値ＮＦｉ（ｉは整数）を受け取る。そして、フェイルビットコンパレータ４１は、実際の不良メモリセルの個数ＮＦＡと第１の基準値ＮＦｉと比較して、その結果を出力する。例えば、実際の不良メモリセルの個数ＮＦＡが第１の基準値ＮＦｉより小さい場合、フェイルビットコンパレータ４１は、論理ローを出力し、実際の不良メモリセルの個数ＮＦＡが第１の基準値ＮＦｉ以上である場合、フェイルビットコンパレータ４１は、論理ハイを出力する。
【００２２】
フェイルビットコンパレータ４２は、フェイルビットメモリ６０から不良メモリセルの個数ＮＦＡを受け取り、かつ、入出力パッド１１を介して外部から第２の基準値ＮＦｉ＋１を受け取る。そして、フェイルビットコンパレータ４２は、実際の不良メモリセルの個数ＮＦＡと第２の基準値ＮＦｉ＋１と比較して、その結果を出力する。例えば、実際の不良メモリセルの個数ＮＦＡが第２の基準値ＮＦｉ＋１より小さい場合、フェイルビットコンパレータ４２は、論理ローを出力し、実際の不良メモリセルの個数ＮＦＡが第２の基準値ＮＦｉ＋１以上である場合、フェイルビットコンパレータ４２は、論理ハイを出力する。
【００２３】
尚、フェイルビットコンパレータ４１、４２は、一体として構成してもよく、個別に設けられていてもよい。
【００２４】
第１の基準値ＮＦｉおよび第２の基準値ＶＮＦｉ＋１は、互いに異なる整数であり、入出力パッド１１および入出力バッファ１６を介して、外部から与えられるデータである。本実施形態では、ＮＦｉ＋１は、ＮＦｉよりも大きい数値である。実際の不良メモリセルの個数ＮＦＡが第１の基準値ＮＦｉと第２の基準値ＶＮＦｉ＋１との間である場合に、チップアドレス設定部４０は、チップアドレスメモリ２３と入出力バッファ１６との間を接続するように構成されている。より詳細には、フェイルビットコンパレータ４１の出力は、スイッチングトランジスタ４４を介してスイッチングトランジスタ４５のゲートに接続されている。フェイルビットコンパレータ４２の出力は、インバータ４３を介してスイッチングトランジスタ４４のゲートに接続されている。
【００２５】
スイッチングトランジスタ４４は、フェイルビットコンパレータ４２の出力の反転信号に応じて、フェイルビットコンパレータ４１の出力をスイッチングトランジスタ４５のゲートに接続し、あるいは、フェイルビットコンパレータ４１の出力をスイッチングトランジスタ４５のゲートから切断する。
【００２６】
スイッチングトランジスタ４４がフェイルビットコンパレータ４１の出力をスイッチングトランジスタ４５のゲートに接続しているときに、スイッチングトランジスタ４５は、フェイルビットコンパレータ４１の出力に応じてチップアドレスメモリ２３を入出力バッファ１６に接続する。つまり、スイッチングトランジスタ４５は、ＮＡＮＤコントローラ１００からのチップアドレスをチップアドレスメモリ２３へ伝達する役目を果たす。このとき、チップアドレスメモリ２３は、入出力パッド１１および入出力バッファ１６を介して外部からチップアドレスを受け取ることができる。このように、フェイルイビットコンパレータ４１の出力が論理ハイであり、かつ、フェイルビットコンパレータ４２の出力が論理ロウである場合（ＮＦＡがＮＦｉ以上であり、かつ、ＮＦｉ＋１未満である場合）に、チップアドレスメモリ２３は、入出力パッド１１および入出力バッファ１６を介して外部からチップアドレスを受け取る。
【００２７】
チップアドレス設定部４０は、不良メモリセルの数ＮＦＡに応じて、チップアドレスをチップアドレスメモリ２３へ格納するか否かを決定する。チップアドレス設定部４０がチップアドレスをチップアドレスメモリ２３へ格納することを決定すると（即ち、スイッチングトランジスタ４５がオンになると）、チップアドレスメモリ２３にチップアドレスが格納され、そのメモリチップのチップアドレスが決定される。
【００２８】
メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の不良メモリセル数をそれぞれＮＦＡ１〜ＮＦＡ４とすると、第１の基準値ＮＦｉおよび第２の基準値ＮＦｉ＋１は、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４を不良メモリセル数ＮＦＡ１〜ＮＦＡ４によって区別するために与えられる。
【００２９】
例えば、不良メモリセル数ＮＦＡ１が第１の基準値ＮＦ３と第２の基準値ＮＦ４との間であり、不良メモリセル数ＮＦＡ２が第１の基準値ＮＦ１と第２の基準値ＮＦ２との間であり、不良メモリセル数ＮＦＡ３が第１の基準値ＮＦ０と第２の基準値ＮＦ１との間であり、かつ、不良メモリセル数ＮＦＡ４が第１の基準値ＮＦ３と第２の基準値ＮＦ４との間であったとする。この条件のもと、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各チップアドレス設定部４０が第１の基準値ＮＦ０および第２の基準値ＮＦ１を受け取った場合、メモリチップＣｈｉｐ３のスイッチングトランジスタ４５のみがオン状態になり、他のメモリチップＣｈｉｐ１、Ｃｈｉｐ２およびＣｈｉｐ４のスイッチングトランジスタ４５はオフ状態を維持する。これにより、メモリチップＣｈｉｐ３のチップアドレスメモリ２３のみが外部（ＮＡＮＤコントローラ１００）からアクセス可能な状態になり、チップアドレスが外部からメモリチップＣｈｉｐ３のチップアドレスメモリ２３のみに格納される。その結果、メモリチップＣｈｉｐ３のチップアドレスが決定され得る。
【００３０】
同様に、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各チップアドレス設定部４０が第１の基準値ＮＦ１および第２の基準値ＮＦ２を受け取った場合、メモリチップＣｈｉｐ２のチップアドレスメモリ２３のみが外部からアクセス可能な状態になり、チップアドレスが外部からメモリチップＣｈｉｐ２のチップアドレスメモリ２３のみに格納される。その結果、メモリチップＣｈｉｐ２のチップアドレスが決定され得る。メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各チップアドレス設定部４０が第１の基準値ＮＦ２および第２の基準値ＮＦ３を受け取った場合、メモリチップＣｈｉｐ１のチップアドレスメモリ２３のみが外部からアクセス可能な状態になり、チップアドレスが外部からメモリチップＣｈｉｐ１のチップアドレスメモリ２３のみに格納される。その結果、メモリチップＣｈｉｐ１のチップアドレスが決定され得る。さらに、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各チップアドレス設定部４０が第１の基準値ＮＦ３および第２の基準値ＮＦ４を受け取った場合、メモリチップＣｈｉｐ１のチップアドレスメモリ２３のみが外部からアクセス可能な状態になり、チップアドレスが外部からメモリチップＣｈｉｐ１のチップアドレスメモリ２３のみに格納される。その結果、メモリチップＣｈｉｐ１のチップアドレスが決定され得る。
【００３１】
このように、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４に入力される第１の基準値ＮＦｉおよび第２の基準値ＮＦｉ＋１を逐次変更することによって、外部からアクセス可能なメモリチップを変更することができる。
【００３２】
しかし、常に単一のメモリチップの不良メモリセル数ＮＦＡが第１の基準値ＮＦｉと第２の基準値ＮＦｉ＋１との間にあるとは限らない。複数のメモリチップの不良メモリセル数ＮＦＡが第１の基準値ＮＦｉと第２の基準値ＮＦｉ＋１との間にある場合もある。即ち、複数のメモリチップが、同じグループに入ってしまう場合がある。
【００３３】
この場合、積層された全メモリチップＣｈｉｐ１〜Ｃｈｉｐ４に第１の基準値ＮＦｉおよび第２の基準値ＮＦｉ＋１を入力すると、複数のメモリチップのチップアドレスメモリ２３がアクセス可能になってしまう。このとき、ＮＡＮＤコントローラ１００は、いずれのメモリチップにもチップアドレスを格納しないようにする必要がある。これは、複数のメモリチップに同一チップアドレスを格納すれば、それらのメモリチップを区別できなくなってしまうからである。
【００３４】
通常、複数のメモリチップのチップアドレスメモリ２３がアクセス可能になっている場合、１つのメモリチップのチップアドレスメモリ２３がアクセス可能になっている場合と比べて、ＮＡＮＤコントローラ１００からチップアドレスメモリ２３までの配線はアクセス可能なチップアドレスの数の分だけ負荷が大きくなり、それに伴い電圧降下も大きくなる。ＮＡＮＤコントローラ１００は、この配線の電圧降下を検知することによって、複数のメモリチップのチップアドレスメモリ２３がアクセス可能になっていることを認識することができる。
【００３５】
複数のメモリチップのチップアドレスメモリ２３がアクセス可能になっている場合には、ＮＡＮＤコントローラ１００は、その複数のメモリチップへチップアドレスを送信しない。これにより、複数のメモリチップに同一のチップアドレスを与えてしまうことを防止できる。
【００３６】
さらに、第１の基準値ＮＦｉと第２の基準値ＮＦｉ＋１との間にある不良メモリセル数ＮＦＡが無い場合、ＮＡＮＤコントローラ１００からチップアドレスメモリ２３までの配線の電圧降下が非常に小さいか、あるいは、ほとんど無い。この場合も、ＮＡＮＤコントローラ１００は、その複数のメモリチップチップへチップアドレスを送信しなくてよい。
【００３７】
一方、１つのメモリチップに固有のチップアドレスを付与すると、ＮＡＮＤコントローラ１００は、その後のチップアドレス設定動作においてそのメモリチップのチップアドレスが変更されないように、そのメモリチップへのアクセスを禁止する。アクセスの禁止は、図４に示すチップイネーブル信号ｂＣＥを不活性化させることによって実現できる。
【００３８】
チップアドレスがまだ付与されていない複数のメモリチップについては、ＮＡＮＤコントローラ１００は、ベリファイリードの条件（ベリファイリードの対象ページ、あるいは、ベリファイリード時のワード線電圧）を変更して、再度、上記のチップアドレス設定動作を行う。ベリファイリードの条件を変更することによって、複数のメモリチップの不良メモリセル数ＮＦＡを互いに相違させることが可能になる。従って、書込みの条件またはベリファイリードの条件を変更しながらチップアドレス設定動作を繰り返すことによって、ＮＡＮＤコントローラ１００は、複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各々に固有のチップアドレスを付与することができる。複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４は、それぞれ異なる固有チップアドレスＩＮＴＣ１〜４を有するので、入出力ピン６から入力された選択アドレスＥＸＴＣＡ１〜４によってメモリチップＣｈｉｐ１〜Ｃｈｉｐ４のいずれかを特定することができる。
【００３９】
こうすることで、この積層メモリは、特定されたメモリチップをアクセス可能にし、この特定のメモリチップに対してのみ書込み、読出しまたは消去等の通常動作を実行させることができる。
【００４０】
図４は、パッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図である。２個の電源パッド１０には、電源電圧ＶＣＣと、接地電圧ＶＳＳとがそれぞれ入力され、例えば、電圧生成回路２１等に必要な電圧が供給されている。尚、以下に示す“ｂ＊＊”は、信号“＊＊”の反転信号を表わす。
【００４１】
入出力パッド１１には、例えば、８ビットのデータＩ／Ｏ０〜７が入力され、これらのデータＩ／Ｏ０〜７は入出力バッファ１６に接続されている。
【００４２】
制御パッド１２は、例えば、６個のパッド３からなり、それぞれのパッド３に異なる制御信号が入力されている。ここでは、一例として、選択可能状態（選択がなされアクセス可能な状態）、または、非選択可能状態（選択がなされずアクセスができない状態）であるメモリチップ２を選択可能状態にリセットするリセット信号ｂＲＳＴ、メモリチップ２をアクセス可能な状態に設定するチップイネーブル信号ｂＣＥ 、メモリチップ２にデータの書き込みを行うライトイネーブル信号ｂＷＥ、メモリチップ２内のデータをシリアル出力するリードイネーブル信号ｂＲＥ、データＩ／Ｏ０〜７をコマンドとして取り込むことを可能とするコマンドラッチイネーブル信号ＣＬＥ、および、データＩ／Ｏ０〜７をアドレスとして取り込むことを可能とするアドレスラッチイネーブル信号ＡＬＥが６個の制御パッドのそれぞれに入力されるものとする。
【００４３】
制御パッド１２に入力されるこれらの信号は、ＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、および、ＡＬＥバッファ３０にそれぞれ出力される。バッファ２５〜３０は、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号により活性状態又は非活性化状態となる。すなわち、バッファ２５〜３０は、このバッファ入力端子ＩＮＢＵＦｅｎの信号に基づいて、入力される制御信号を有効または無効に設定する制御信号設定部として機能する。
【００４４】
チップイネーブル信号ｂＣＥを受け取る制御パッド１２の少なくとも１つは、ＴＳＶ等を介して複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４間において共通に接続されている。また、図２のようにメモリを平面上方から見た場合に、複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４間において共通に接続されるパッドは、複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４の積層状態において重複するように各チップに配置されている。
【００４５】
図５に、ＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８の具体的な構成例を示し、図６にＣＬＥバッファ２９、およびＡＬＥバッファ３０の具体的な構成例を示す。
【００４６】
図５に示すように、バッファ２５〜２８は、例えば、Ｐ型ＭＯＳトランジスタＭＰ０、ＭＰ１およびＮ型ＭＯＳトランジスタＭＮ１、ＭＮ によって構成することができる。Ｐ型ＭＯＳトランジスタＭＰ０は、ソースが電源電圧ＶＣＣに接続され、ゲートにインバータＩＮＶ０ を介してバッファ入力端子ＩＮＢＵＦｅｎが接続されている。なお、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号は、ＲＳＴバッファ２５では常に“Ｈ”に設定され、ＣＥバッファ２６ではアドレスフラグ信号ＣＡＦＬＧが入力され、ＷＥバッファ２７、ＲＥバッファ２８では、後述するようにＣＥバッファ２６から出力されるチップイネーブル信号ｂＣＥが入力される。Ｐ型ＭＯＳトランジスタＭＰ１は、ソースがＰ型ＭＯＳトランジスタＭＰ０のドレインに接続され、ゲートには各制御パッド１２からの制御信号（リセット信号ｂＲＳＴ、チップイネーブル信号ｂＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ）が入力される。Ｎ型ＭＯＳトランジスタＮＭ１は、ドレインノードＮ１がＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、ソースが接地電圧ＶＳＳに接続され、ゲートに各制御パッド１２からの制御信号が入力される。制御信号が“Ｈ”である場合ノードＮ１の出力を“Ｌ”とし、制御信号が“Ｌ”である場合ノードＮ１の出力を“Ｈ”とする。すなわち、トランジスタＭＰ１とＭＮ１とで一つのＭＯＳインバータＩＮＶｃを構成している。Ｎ型ＭＯＳトランジスタＭＮ１のドレイン出力は、インバータＩＮＶ１、ＩＮＶ２を介してバッファ出力端子ＩＮＢＵＦｏｕｔに接続されている。バッファ出力端子ＩＮＢＵＦｏｕｔから出力される信号は、ＲＳＴバッファ２５ではリセット信号ＲＳＴであり、ＣＥバッファ２６ではチップイネーブル信号ｂＣＥであり、ＷＥバッファ２７ではライトイネーブル信号ＷＥであり、ＲＥバッファ２８ではリードイネーブル信号ＲＥである。Ｎ型ＭＯＳトランジスタＭＮ２は、ソースが接地電圧ＶＳＳに接続され、ゲートにバッファ入力端子ＩＮＢＵＦｅｎに入力される信号の反転信号（ｂＩＮＢＵＦｅｎ）がインバータＩＮＶ０を介して入力される。バッファ２５〜２８は、このような構成を有することより、バッファ入力端子ＩＮＢＵＦｅｎに入力された信号が“Ｈ”であるときに各制御パッド１２から入力される制御信号を有効とし、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｌ”であるときに各制御パッド１２から入力される制御信号を無効に設定することができる。
【００４７】
また、図６に示すように、バッファ２９、３０は、例えば、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２に接続され、ゲートがバッファ入力端子ＩＮＢＵＦｅｎに接続されたＰ型ＭＯＳトランジスタＭＰ０と、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２に接続され、ゲートが制御パッド１２からの制御信号（ＡＬＥ又はＣＬＥ）を受けるＰ型ＭＯＳトランジスタＭＰ１と、ソースがＮ型ＭＯＳトランジスタＭＮ０を介して接地電源ＶＳＳに接続され、ドレインがノードＮ２に接続され、ゲートが制御パッド１２からの制御信号（ＡＬＥ又はＣＬＥ）を受けるＮ型ＭＯＳトランジスタＭＮ１と、ソースが接地電源ＶＳＳに接続され、ドレインがＮ型ＭＯＳトランジスタＭＮ１のソースに接続され、ゲートがバッファ入力端子ＩＮＢＵＦｅｎに接続されたＮ型ＭＯＳトランジスタＭＮ０とを備えている。ここで、Ｐ型ＭＯＳトランジスタＭＰ１およびＮ型ＭＯＳトランジスタＭＮ１は、１つのインバータＩＮＶｄを構成しており、このインバータＩＮＶｄの出力であるノードＮ２は、インバータＩＮＶ１を介してバッファ出力端子ＩＮＢＵＦｏｕｔに接続されている。
【００４８】
以上のように、バッファ２９、３０は、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｈ”であるときに各制御パッド１２から入力される制御信号ＡＬＥ、ＣＬＥを有効とし、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｌ”であるときに無効に設定することができる。これらのパッド３へ電力または信号は、ＮＡＮＤコントローラ１００から入力する。
【００４９】
図７は、第１の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図である。まず、ＮＡＮＤコントローラ１００は、全メモリチップＣｈｉｐ１〜Ｃｈｉｐ４に特定のデータを書き込む（Ｓ１０）。このとき、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４は、まだチップアドレスによって区別されていない。ステップＳ１０での書込み動作は、不良メモリセルの個数ＮＦＡを調べて、チップアドレスを設定する動作（チップアドレス設定動作）のために行う。従って、ステップＳ１０での書込み動作は、通常動作における書込みと同じ動作である必要は必ずしもない。例えば、データの書込みは、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の一部のいくつかのページに行ってもよく、あるいは、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の全ページに行ってもよい。各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の一部のいくつかのページに書き込む場合、各メモリチップの同じアドレスのページに書き込む必要がある。また、例えば、書き込まれるデータは、総て同じ論理値でもよく、あるいは、特定のパターンに従ったデータでもよい。さらに、書込み時のワード線ＷＬまたはビット線ＢＬの電圧レベルは、通常動作における書込み動作のそれらと異なっていてもよい。例えば、ステップＳ１０での書込み時のワード線電圧Ｖｔｈａは、通常動作における書込み時のワード線電圧の約９０％の電圧でよい。これにより、チップアドレス設定動作における消費電力を低減させることができる。
【００５０】
さらに、ステップＳ１０の書込み動作は、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の積層前に実行されてもよく、あるいは、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の積層後に実行されてもよい。積層前にステップＳ１０を実行した場合には、ステップＳ１０の実行後に、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４を積層する。積層後にステップＳ１０を実行した場合には、ステップＳ１０の実行後、引き続き、チップアドレス設定動作を続行する。
【００５１】
次に、ＭＡＮＤコントローラ１００は、全メモリチップＣｈｉｐ１〜Ｃｈｉｐ４に対してベリファイリードを実行する。ベリファイリードを実行しながら、図３に示すフェイルビットカウンタ５０は、不良メモリセルをカウントする（Ｓ２０）。このベリファイリードで読み出されるデータは、ステップＳ１０において各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４に書き込まれた全データである必要はなく、その一部のデータでよい。例えば、ベリファイリードで読み出されるデータは、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の特定の１ページのデータでよい。また、ベリファイリード時に選択ワード線に印加される電圧は、ステップＳ１０の書込み時のワード線電圧Ｖｔｈａよりも幾分低い電圧で行う。例えば、ベリファイリード時に選択ワード線に印加される電圧ＶＷＬは、Ｖｔｈａ−ｔΔＶｐｇｍでよい。ここで、ｔは正数である。ΔＶｐｇｍは、通常動作の書込みステージの各書込みループにおいてステップアップさせる選択ワード線の電圧のステップアップ幅である。
【００５２】
尚、この時点でメモリチップＣｈｉｐ１〜Ｃｈｉｐ４はまだ互いに区別されていないので、ステップＳ２０において読み出されるページは、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４のそれぞれにおいて同じアドレス（ページアドレス）を持つページである。
【００５３】
ベリファイリード後、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４は、フェイルビットカウンタ５０においてカウントされた不良メモリセル数ＮＦＡ１〜ＮＦＡ４をフェイルビットメモリ６０へ格納する（Ｓ３０）。
【００５４】
次に、ＮＡＮＤコントローラ１００は、第１の基準値ＮＦｉおよび第２の基準値ＮＦｉ＋１をチップアドレス設定部４０に与える（Ｓ４０）。このとき、上述の通り、実際の不良メモリセル数ＮＦＡがＮＦｉからＮＦｉ＋１の範囲にある場合に、そのメモリチップのスイッチングトランジスタ４５（図３参照）がオン状態になる。
【００５５】
単一のメモリチップのみの不良メモリセル数ＮＦＡがＮＦｉからＮＦｉ＋１の範囲にある場合（ステージＳ５０のＹＥＳ）、ＮＡＮＤコントローラ１００は、当該メモリチップにチップアドレスを送る（Ｓ６０）。チップアドレスを受け取ったメモリチップは、このチップアドレスをチップアドレスメモリ２３（図３参照）に格納する。さらに、チップアドレスの決定されたメモリチップへのアクセスは禁止される（Ｓ７０）。アクセス禁止は、例えば、図４に示すチップイネーブル信号ｂＣＥを不活性化させることによって実行される。
【００５６】
一方、複数のメモリチップの不良メモリセル数ＮＦＡがＮＦｉからＮＦｉ＋１の範囲にある場合、あるいは、いずれのメモリチップの不良メモリセル数ＮＦＡもＮＦｉからＮＦｉ＋１の範囲にない場合（ステージＳ５０のＮＯ）、ＮＡＮＤコントローラ１００は、当該複数のメモリチップにチップアドレスを送らない。ＮＦｉからＮＦｉ＋１の範囲にあるＮＦＡを有するメモリチップが１つだけか否かは、上述の通り、ＮＡＮＤコントローラ１００からチップアドレスメモリ２３までの配線の電圧降下を検出することによって判断され得る。
【００５７】
ステップＳ４０〜Ｓ７０の動作は、全ての第１の基準値ＮＦｉ、第２の基準値ＮＦｉ＋１について実行される。例えば、ＮＡＮＤコントローラ１００は、ｉをカウントするカウンタを備え、ｉを０、１、２・・・と上昇させる。このとき、ステップＳ４０〜Ｓ７０の動作によって、不良メモリセル数ＮＦＡがＮＦ０〜ＮＦ１の範囲に含まれるメモリチップ、不良メモリセル数ＮＦＡがＮＦ１〜ＮＦ２の範囲に含まれるメモリチップ、不良メモリセル数ＮＦＡがＮＦ２〜ＮＦ３の範囲に含まれるメモリチップ・・・のように、複数のメモリチップが不良メモリセル数ＮＦＡによって区分けされる。基準値ＮＦ１、ＮＦ２、ＮＦ３、ＮＦ４・・・は、例えば、０、１０、２０、３０・・・のように或る一定の間隔で設定された数値でよい。ＮＦｉ＋１の最大値は、メモリチップ内にある１ｐａｇｅにおけるｂｉｔ数に等しい。
【００５８】
全てのｉについてステップＳ４０〜Ｓ７０が実行されていない場合（Ｓ８０のＮＯ）、ＮＡＮＤコントローラ１００は、ｉをｉ＋１にしてステップＳ４０〜Ｓ７０を再度実行する。
【００５９】
一方、全てのｉについてステップＳ４０〜Ｓ７０が実行された場合（Ｓ８０のＹＥＳ）、次に、ＮＡＮＤコントローラ１００は、全メモリチップＣｈｉｐ１〜Ｃｈｉｐ４にチップアドレスが付与されているか否かを判断する（Ｓ９０）。複数のメモリチップの不良メモリセル数ＮＦＡが或る範囲ＮＦｉ〜ＮＦｉ＋１に含まれる場合、チップアドレスが付与されていないメモリチップが存在する。より詳細には、ＮＡＮＤコントローラ１００は、積層されたメモリチップの個数と付与されたチップアドレスの個数とを比較し、これらの個数が異なる場合には、チップアドレスが付与されていないメモリチップが存在すると判断する（ステップＳ９０のＮＯ）。この場合、ベリファイリードを行うページ（測定位置）を変更して、ステップＳ２０〜Ｓ９０を再度実行する。このとき、チップアドレスが付与されたメモリチップはアクセス禁止となっているので、チップアドレスがまだ付与されていないメモリチップのみにステップＳ２０〜Ｓ９０が実行される。ここで、ベリファイリードを行うページが変更されているので、各メモリチップの不良メモリセル数ＮＦＡは、１回目のステップＳ２０〜Ｓ９０における不良メモリセル数とは異なり得る。従って、１回目のステップＳ２０〜Ｓ９０においてチップアドレスが付与されなかったメモリチップは、次のステップＳ２０〜Ｓ９０によってチップアドレスが付与され得る。
【００６０】
勿論、ページを変更しても複数のメモリチップの不良メモリセル数ＮＦＡが同じ範囲ＮＦｉ〜ＮＦｉ＋１に属する場合がある。しかし、ページの変更およびステップＳ２０〜Ｓ９０の実行を繰り返すことによって、チップアドレスの付与されないメモリチップは、少なくなる。
【００６１】
もし、ステップＳ１０で書き込みを行った全ページにおいてステップＳ２０〜Ｓ９０を実行してもチップアドレスの付与されないメモリチップが存在する場合、あるいは、ステップＳ２０〜Ｓ９０の実行回数が所定回数を超えてもチップアドレスの付与されないメモリチップが存在する場合（Ｓ１００のＹＥＳ）、そのメモリチップを不良チップとして無効（使用不可）としてよい（Ｓ１１０）。不良チップは、通常動作においてアクセスが禁止され、メモリ内に存在しないものとして取り扱われる。
【００６２】
もし、ステップＳ１０で書き込みを行った全ページがまだ残っている場合、あるいは、ステップＳ２０〜Ｓ９０の実行回数が所定回数を超えていない場合（Ｓ１００のＮＯ）、上述のようにベリファイリードを行うページを変更して、ステップＳ２０〜Ｓ９０を実行する。
【００６３】
このように、チップアドレス設定動作が実行される。チップアドレス設定後、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の固有のチップアドレスは、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の各チップアドレスメモリ２３に格納される。ＮＡＮＤコントローラ１００は、各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４の固有のチップアドレスを、ＮＡＮＤコントローラ１００内のメモリ（図示せず）に保存してもよい。
【００６４】
その後の通常動作では、ＮＡＮＤコントローラ１００は、チップアドレスによって各メモリチップＣｈｉｐ１〜Ｃｈｉｐ４のいずれかを特定し、その特定されたメモリチップを動作させることができる。
【００６５】
このように本実施形態によれば、複数のメモリチップを積層した後に各メモリチップにチップアドレスを付与することができる。従って、メモリチップの積層前において、複数のメモリチップＣｈｉｐ１〜Ｃｈｉｐ４は、互いに区別される必要が無く、総てのメモリチップを同等に取り扱うことができる。従って、各メモリチップのチップアドレスを考慮しながら複数のメモリチップを順番に積層する必要が無い。これは、メモリのアッセンブリを容易化し、かつ、時間的な短縮化を可能とする。また、ウェハ製造段階においてチップアドレスを取り扱う必要がないので、ウェハ製造も容易となる。
【００６６】
また、積層前において総てのメモリチップおよび総てのウェハは互いに区別される必要が無いので、複数のウェハを積層状態にしてからダイシングを行うことができる。これにより、ダイシングの実行と同時に積層状態のメモリチップを形成することができる。即ち、ダイシング前にウェハ状態で積層し、ＴＳＶを形成した後にダイシングを実行してもよい。その後、本実施形態を実施することによって、積層された複数のチップにチップアドレスを付与することができる。これにより、メモリのアッセンブリがさらに容易になり、時間的に短縮化される。
【００６７】
（第２の実施形態）
図８は、第２の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図である。第２の実施形態は、ステップＳ９０においてＮＯの場合、ベリファイリード時の選択ワード線の電圧ＶＷＬを、パラメータの測定条件として上昇させる。第２の実施形態のその他の動作は、第１の実施形態の対応する動作と同様である。また、第２の実施形態によるメモリの構成は、第１の実施形態によるメモリの構成と同様でよい。
【００６８】
第２の実施形態によれば、ステップＳ９０においてＮＯの場合、メモリは、パラメータの測定条件として、ベリファイリードの対象ページを変更するのではなく、ベリファイリード時の選択ワード線の電圧ＶＷＬを下げる。例えば、選択ワード線の電圧ＶＷＬ（ＶＷＬ＝Ｖｔｈａ−ｔΔＶｐｇｍ）のｔをｔ＋１にする。これにより、選択ワード線の電圧ＶＷＬは、ΔＶｐｇｍだけ下がる。選択ワード線の電圧ＶＷＬを下げることによって、各メモリチップの不良メモリセル数ＮＦＡは、１回目のステップＳ２０〜Ｓ９０における不良メモリセル数とは異なり得る。従って、１回目のステップＳ２０〜Ｓ９０においてチップアドレスが付与されなかったメモリチップは、次のステップＳ２０〜Ｓ９０によってチップアドレスが付与され得る。
【００６９】
勿論、選択ワード線の電圧ＶＷＬを下げても複数のメモリチップの不良メモリセル数ＮＦＡが同じ範囲ＮＦｉ〜ＮＦｉ＋１に属する場合がある。しかし、電圧ＶＷＬの変更およびステップＳ２０〜Ｓ９０の実行を繰り返すことによって、チップアドレスの付与されないメモリチップは、少なくなる。もし、ステップＳ１０で書き込みを行った全ページにおいてステップＳ２０〜Ｓ９０を実行してもチップアドレスの付与されないメモリチップが存在する場合、あるいは、ステップＳ２０〜Ｓ９０の実行回数が所定回数を超えてもチップアドレスの付与されないメモリチップが存在する場合（Ｓ１００のＹＥＳ）、そのメモリチップを不良チップとして無効（使用不可）としてよい（Ｓ１１０）。もし、ステップＳ１０で書き込みを行った全ページがまだ残っている場合、あるいは、ステップＳ２０〜Ｓ９０の実行回数が所定回数を超えていない場合（Ｓ１００のＮＯ）、上述のようにベリファイリードを行うページを変更して、ステップＳ２０〜Ｓ９０を実行する。
【００７０】
第２の実施形態のように選択ワード線の電圧ＶＷＬを変更しながらチップアドレス設定動作を実行しても、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４のそれぞれにチップアドレスを付与することができる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７１】
（第３の実施形態）
図９は、第３の実施形態によるメモリを用いたチップアドレス設定動作をより詳細に示すフロー図である。第３の実施形態は、ステップＳ９０においてＮＯの場合、パラメータの測定位置としてベリファイリードの対象ページを変更すると共に、パラメータの測定条件としてベリファイリード時の選択ワード線の電圧ＶＷＬを上昇させる。すなわち、第３の実施形態は、第１の実施形態および第２の実施形態の組合せである。第３の実施形態のその他の動作は、第１の実施形態の対応する動作と同様である。また、第３の実施形態によるメモリの構成は、第１の実施形態によるメモリの構成と同様でよい。
【００７２】
第３の実施形態によれば、ステップＳ９０においてＮＯの場合、メモリは、ベリファイリードの対象ページの変更および選択ワード線の電圧ＶＷＬの変更を行う。これによって、各メモリチップの不良メモリセル数ＮＦＡは、１回目のステップＳ２０〜Ｓ９０における不良メモリセル数とは異なり得る。従って、１回目のステップＳ２０〜Ｓ９０においてチップアドレスが付与されなかったメモリチップは、次のステップＳ２０〜Ｓ９０によってチップアドレスが付与され得る。
【００７３】
勿論、選択ワード線の電圧ＶＷＬを上昇させても複数のメモリチップの不良メモリセル数ＮＦＡが同じ範囲ＮＦｉ〜ＮＦｉ＋１に属する場合がある。しかし、ベリファイリードの対象ページの変更および電圧ＶＷＬの変更を行いながらステップＳ２０〜Ｓ９０の実行を繰り返すことによって、チップアドレスの付与されないメモリチップは、ほとんど無くなる。もし、ステップＳ１０で書き込みを行った全ページにおいてステップＳ２０〜Ｓ９０を実行してもチップアドレスの付与されないメモリチップが存在する場合、あるいは、ステップＳ２０〜Ｓ９０を所定回数実行してもそれでもチップアドレスの付与されないメモリチップが存在する場合には、そのメモリチップを不良チップとして無効（使用不可）としてよい（Ｓ１１０）。
【００７４】
もし、ステップＳ１０で書き込みを行った全ページがまだ残っている場合、あるいは、ステップＳ２０〜Ｓ９０の実行回数が所定回数を超えていない場合（Ｓ１００のＮＯ）、上述のようにベリファイリードを行うページを変更して、ステップＳ２０〜Ｓ９０を実行する。
【００７５】
第３の実施形態では、ベリファイリードの対象ページおよび選択ワード線の電圧ＶＷＬの両方を変更するので、各メモリチップの不良メモリセル数ＮＦＡのばらつきが大きくなると考えられる。従って、第３の実施形態は、ステップＳ２０〜Ｓ９０の繰り返し回数を低減させることができる。即ち、第３の実施形態によれば、メモリチップＣｈｉｐ１〜Ｃｈｉｐ４のそれぞれに、早い段階でチップアドレスを付与することができる。その結果、チップアドレス設定動作の時間を短縮することができる。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７６】
図３において、スイッチングトランジスタ４４、４５は、Ｎ型ＭＩＳトランジスタで構成されているが、スイッチングトランジスタ４４、４５は、Ｐ型ＭＩＳトランジスタで構成されていてもよい。スイッチングトランジスタ４４、４５がＰ型ＭＩＳトランジスタである場合、フェイルビットコンパレータ４１、４２から出力される信号の論理を逆にすればよい。
【００７７】
その他の計測可能な任意のパラメータも上記チップアドレス付与動作に利用され得る。
【符号の説明】
【００７８】
１…パッケージ、２…メモリチップ、３…パッド、１０…電源パッド、１１…入出力パッド、１２…制御パッド、１３…メモリセルアレイ、１４…ロウデコーダ、１５…センスアンプ、１６…入出力バッファ、１７…アドレスバッファ、１８…カラムデコーダ、１９…コマンドバッファ、２０…制御回路、２１…電圧生成回路、２２…パワーオンリセット回路、２３…チップアドレスメモリ、２４…チップアドレス比較器、４０…チップアドレス設定部、４１…フェイルビットコンパレータ、４３…インバータ、４４、４５…スイッチングトランジスタ、５０…フェイルビットカウンタ、６０…フェイルビットメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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