(57)【要約】【課題】圧接による電極板の塑性変形を防止することが可能な圧接型半導体装置を提供する。【解決手段】圧接型半導体装置１は、半導体基板１１と、半導体基板１１上に形成された複数列のゲート配線１５と、ゲート配線１５の側面及び上面を覆うように形成された複数の絶縁部１７と、絶縁部１７によって覆われたゲート配線１５同士の間を埋めるとともに絶縁部１７の上面を覆うように形成されており、平坦な表面を呈するエミッタ電極１６と、エミッタ電極１７に圧接された上部電極板２１と、を備える。【選択図】図１
2012234962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された複数列の第一電極と、
前記複数列の第一電極の側面及び上面を覆うように形成された複数の絶縁部と、
前記絶縁部によって覆われた前記第一電極同士の間を埋めるとともに前記絶縁部の上面を覆うように形成されており、平坦な表面を呈する第二電極と、
前記第二電極に圧接された電極板と、
を備えることを特徴とする圧接型半導体装置。
【請求項２】
前記第一電極は、Ａｌ又はＡｌ系合金から形成されている
ことを特徴とする請求項１に記載の圧接型半導体装置。
【請求項３】
前記第二電極は、
前記半導体基板上にＡｌ又はＡｌ系合金から形成された第一の部位と、
前記第一の部位上及び前記絶縁部上にＡｕ、Ｎｉ、Ａｌ、Ａｌ系合金、Ｔｉ／Ｎｉ／Ａｕ、Ｎｉ又はＮｉ／Ａｕから形成された第二の部位と、
を備えることを特徴とする請求項２に記載の圧接型半導体装置。
【請求項４】
半導体基板上に交互に配列された第一電極と第二電極の一部とを形成する第一ステップと、
前記第一電極と前記第二の電極の一部との間を埋めるとともに前記第一電極の上面を覆うように絶縁部を形成する第二ステップと、
前記第二の電極の一部上及び前記絶縁部上に、平坦な表面を呈する第二電極の残部を形成する第三ステップと、
前記第二電極に電極板を圧接する第四ステップと、
を含むことを特徴とする圧接型半導体装置の製造方法。
【請求項５】
前記第一ステップにおいて、
Ａｌ又はＡｌ系合金を前記半導体基板上にスパッタリングする又は蒸着させることによって、前記第一電極と前記第二電極の一部とを形成する
ことを特徴とする請求項４に記載の圧接型半導体装置の製造方法。
【請求項６】
前記第三ステップにおいて、
Ａｕ、Ｎｉ、Ａｌ、Ａｌ系合金若しくはＴｉ／Ｎｉ／Ａｕを前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させることによって、前記第二電極の残部を形成する、
又は、
Ａｌ若しくはＡｌ系合金を前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させた後に、Ｎｉ若しくはＮｉ／ＡｕをＡｌ若しくはＡｌ系合金上に電解めっきする若しくは無電解めっきすることによって、前記第二電極の残部を形成する
ことを特徴とする請求項５に記載の圧接型半導体装置の製造方法。
【請求項７】
前記第三ステップにおいて、
形成された前記第二電極の残部の表面に、平坦化処理を施す
ことを特徴とする請求項６に記載の圧接型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳細には、電極が形成された半導体基板と外部電極板とを圧接させた、いわゆる圧接型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、圧接型半導体装置においては、半導体基板を一対の外部電極板で挟持した状態で、これらを加圧することによって、半導体基板上に形成された電極と外部電極板とを電気的及び熱的に良好に接続し、順方向の電圧降下値を低くし、かつ、通電時に発生した熱が外部冷却器へと伝わりやすくするように設計される。
【０００３】
電気的接続及び熱的接続を良好にするために加圧力を大きくした場合には、半導体装置使用時に熱サイクルが半導体装置に作用することに加えて、外部電極板がクリープ現象を起こして塑性変形する。外部電極板の塑性変形が著しい場合には、外部電極板が半導体基板上のゲート配線を押圧することによってゲート配線が変形し、ゲート配線がエミッタ電極と接触してゲート配線とエミッタ電極との間が短絡するおそれがある。このような不具合を防止するために、外部電極板のエミッタ電極と接触する面に凸部を有する構造が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２０４３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、外部電極板の凸部とエミッタ電極とを当接させた状態で圧接しても、エミッタ電極への単位面積あたりの圧力は減少するが、外部電極板に作用する加圧力が不均一となるため、外部電極板の塑性変形を防止することができない。また、外部電極板の塑性変形によるゲート配線とエミッタ電極との間の短絡を防止するために凸部を高くすると、装置の厚みが増してしまう。
【０００６】
そこで、本発明は、圧接による電極板の塑性変形を防止することが可能な圧接型半導体装置及び圧接型半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
前記した課題を解決するために、本発明の圧接型半導体装置は、半導体基板と、前記半導体基板上に形成された複数列の第一電極と、前記複数列の第一電極の側面及び上面を覆うように形成された複数の絶縁部と、前記絶縁部によって覆われた前記第一電極同士の間を埋めるとともに前記絶縁部の上面を覆うように形成されており、平坦な表面を呈する第二電極と、前記第二電極に圧接された電極板と、を備えることを特徴とする。
【０００８】
かかる構成によると、第二電極が半導体基板上から絶縁部上にわたって形成されてその表面が平坦であるとともに、電極板と下部構造との間に隙間が無い状態で電極板が第二電極の平坦な表面に圧接されるので、圧接による電極板の塑性変形を防止することができる。
【０００９】
前記第一電極は、Ａｌ又はＡｌ系合金から形成されている構成であってもよい。
【００１０】
また、前記第二電極は、前記半導体基板上にＡｌ又はＡｌ系合金から形成された第一の部位と、前記第一の部位上及び前記絶縁部上にＡｕ、Ｎｉ、Ａｌ、Ａｌ系合金、Ｔｉ／Ｎｉ／Ａｕ、Ｎｉ又はＮｉ／Ａｕから形成された第二の部位と、を備える構成であってもよい。
【００１１】
また、本発明の圧接型半導体装置の製造方法は、半導体基板上に交互に配列された第一電極と第二電極の一部とを形成する第一ステップと、前記半導体基板上及び前記第一電極上に、前記第一電極と前記第二の電極の一部との間を埋めるとともに前記第一電極の上面を覆うように絶縁部を形成する第二ステップと、前記第二の電極の一部上及び前記絶縁部上に、平坦な表面を呈する第二電極の残部を形成する第三ステップと、前記第二電極に電極板を圧接する第四ステップと、を含むことを特徴とする。
【００１２】
かかる構成によると、第二電極が半導体基板上から絶縁部上にわたって形成されてその表面が平坦であるとともに、電極板と下部構造との間に隙間が無い状態で電極板が第二電極の平坦な表面に圧接されるので、圧接による電極板の塑性変形を防止することができる。
【００１３】
前記第一ステップにおいて、Ａｌ又はＡｌ系合金を前記半導体基板上にスパッタリングする又は蒸着させることによって、前記第一電極と前記第二電極の一部とを形成する構成であってもよい。
【００１４】
前記第三ステップにおいて、Ａｕ、Ｎｉ、Ａｌ、Ａｌ系合金若しくはＴｉ／Ｎｉ／Ａｕを前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させることによって、前記第二電極の残部を形成する、又は、Ａｌ若しくはＡｌ系合金を前記第一電極上及び前記絶縁部上にスパッタリングする若しくは蒸着させた後に、Ｎｉ若しくはＮｉ／ＡｕをＡｌ若しくはＡｌ系合金上に電解めっきする若しくは無電解めっきすることによって、前記第二電極の残部を形成する構成であってもよい。
【００１５】
前記第三ステップにおいて、形成された前記第二電極の残部の表面に、平坦化処理を施す構成であってもよい。
【発明の効果】
【００１６】
本発明によれば、圧接時における電極板の塑性変形を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る圧接型半導体装置を示す模式断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る圧接型半導体装置の製造方法を説明するための模式断面図である。
【図３】（ａ）（ｂ）は、比較例に係る圧接型半導体装置を示す模式断面図である。
【発明を実施するための形態】
【００１８】
次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。以下の説明において、上下という表現は、半導体基板を基準とした一方向と他方向とを表すためのものであり、重力を基準とした上下ではない。
【００１９】
図１に示すように、本発明の実施形態に係る圧接型半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と圧接型とを組み合わせた半導体装置であって、半導体素子１０と、上部電極板２１と、下部電極板２２と、を備える。
【００２０】
半導体素子１０は、例えば、パワー半導体素子であり、電気自動車、ハイブリッド車等の電動機の電力変換装置等に用いられる。半導体素子１０は、半導体基板１１と、半導体基板１１の一面に設けられたフィールド酸化膜１２、ゲート電極１３、層間絶縁膜１４、複数列のゲート配線１５、エミッタ電極１６及び複数の絶縁部１７と、半導体基板１１の他面（下面）に設けられたコレクタ電極１８と、を備える。
【００２１】
半導体基板１１は、例えばＳｉ、ＳｉＣ等の半導体材料からなる薄板状の基板である。
【００２２】
フィールド酸化膜１２は、素子間を電気的に分離するものであって、例えばＳｉＯ２等からなる絶縁膜であり、化学気相成長法（ＣＶＤ）等によって積層形成されている。本実施形態において、複数のフィールド酸化膜１２が、半導体基板１１上に所定の間隔を空けて形成されている。ゲート電極１３は、ゲート電極１３直下の半導体基板１１にチャネルを形成するものであって、例えばポリシリコン等からなる層であり、化学気相成長法（ＣＶＤ）等によってフィールド酸化膜１２上に形成されている。層間絶縁膜１４は、配線間を電気的に分離するものであって、例えばＳｉＯ２等からなる絶縁膜であり、化学気相成長法（ＣＶＤ）等によってゲート電極１３上に形成されている。
【００２３】
＜ゲート配線＞
ゲート配線（第一電極）１５は、半導体基板１１上に設けられた導電層であって、例えば、Ａｌ又はＡｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。本実施形態では、ゲート配線１５は、いわゆるゲートフィンガー電極であり、複数列のゲート配線１５が、所定の間隔を空けて、それぞれフィールド酸化膜１２、ゲート電極１３及び層間絶縁膜１４からなる層構造の間に設けられている。
【００２４】
＜エミッタ電極＞
エミッタ電極（第二電極）１６は、複数列の第一エミッタ電極層１６ａと、第二エミッタ電極層１６ｂと、から構成される。
【００２５】
第一エミッタ電極層１６ａは、半導体基板１１上の他部、詳細には、フィールド酸化膜１２、ゲート電極１３及び層間絶縁膜１４からなる層構造上に設けられた複数列の導電層であって、ゲート配線１５と同様、例えば、Ａｌ又はＡｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。すなわち、ゲート配線１５及び第一エミッタ電極層１６ａは、交互に配列されている。
【００２６】
第二エミッタ電極層１６ｂは、第一エミッタ電極層１６ａ上及び後記する絶縁部１７上に設けられた導電層であって、例えば、Ａｕ、Ｎｉ、Ａｌ、Ａｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）の単層構造又はＴｉ／Ｎｉ／Ａｕの３層構造からなり、スパッタリング又は蒸着によって積層形成されているか、Ａｌ又はＡｌ系合金の単層構造上にＮｉの単層構造又はＮｉ／Ａｕの２層構造が形成された多層構造からなり、Ａｌ又はＡｌ系合金はスパッタリング又は蒸着によって積層形成されており、Ｎｉ又はＮｉ／Ａｕは電解めっき又は無電解めっきによって積層形成されている。また、第二エミッタ電極層１６ｂは、平坦な表面を呈する。これら第一エミッタ電極層１６ａ及び第二エミッタ電極層１６ｂは、互いに電気的及び熱的に接続されている。
【００２７】
＜絶縁部＞
絶縁部１７は、半導体基板１１上及びゲート配線１５上に設けられた保護層であり、例えば、ポリイミド等の樹脂性材料といった絶縁性材料からなり、例えばスピン塗布法によって積層形成されている。一の絶縁部１７は、一のゲート配線１５の両側面及び上面を覆っており、ゲート配線１５とエミッタ電極１６とを絶縁している。
【００２８】
コレクタ電極１８は、半導体基板１１の他面（下面）上に設けられた導電層であって、例えば、Ａｌ又はＡｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）の単層構造からなり、スパッタリング又は蒸着によって積層形成されている。なお、本発明の特徴はゲート配線１５及びエミッタ電極１６が形成された側にあるため、コレクタ電極１８側の詳細な説明は省略し、図においても薄い層として描画している。
【００２９】
＜電極板＞
電極板２１，２２は、半導体素子１０を加圧する加圧板として機能するとともに、圧接型半導体装置１の外部電極として機能する部材である。上部電極板２１は、例えばＣｕ、Ｎｉ、Ａｕ、Ｓｎ、Ｍｏ等の導電性材料からなる平板状部材であり、その平坦な下面が、半導体素子１０の上面、詳細には第二エミッタ電極層１６ｂの表面に圧接される電極板である。上部電極板２１は、圧接によって、第二エミッタ電極層１６ｂに電気的及び熱的に接続されている。下部電極板２２は、例えばＣｕ、Ｎｉ、Ａｕ、Ｓｎ、Ｍｏ等の導電性材料からなる平板状部材であり、その平坦な上面が、半導体素子１０の下面、詳細にはコレクタ電極１８の表面に圧接される電極板である。下部電極板２２は、圧接によって、コレクタ電極１８に電気的及び熱的に接続されている。
【００３０】
＜製造方法＞
続いて、本発明の実施形態に係る圧接型半導体装置１の製造方法について、図１，２を参照して説明する。
【００３１】
まず、図２（ａ）に示すように、半導体基板１１の他面（下面）上にコレクタ電極１８を積層形成するとともに、半導体基板１１の一面（上面）上に、フィールド酸化膜１２、ゲート電極１３、層間絶縁膜１４、ゲート配線１５、第一エミッタ電極層１６ａ及び絶縁部１７を積層形成する。半導体基板１１の一面側に関して、詳細には、半導体基板１１上に複数列のフィールド酸化膜１２を積層形成した後、フィールド酸化膜１２上にゲート電極１３を積層形成し、さらにゲート電極１３上に層間絶縁膜１４を積層形成する。続いて、各層１２〜１４が形成された半導体基板１１上に、スパッタリング又は蒸着によってＡｌ又はＡｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）を積層させ、積層したＡｌ又はＡｌ系合金にリソグラフィ処理又はエッチング処理を施すことによって、複数列のゲート配線１５及び複数列の第一エミッタ電極層１６ａを積層形成する。続いて、各層１２〜１４、ゲート配線１５及び第一エミッタ電極層１６ａが形成された半導体基板１１上に、ポリイミドからなる絶縁部１７を、ゲート配線１５及び第一エミッタ電極層１６ａの間を埋めるとともにゲート配線１５の上面を覆うように形成する。ここで、絶縁部１７の両端部は、第一エミッタ電極層１６ａ上にも形成されているため、絶縁部１７の上面は、第一エミッタ電極層１６ａの上面よりも高い。
【００３２】
続いて、図２（ｂ）に示すように、複数列の第一エミッタ電極層１６ａ及び複数の絶縁部１７上に、Ａｕ、Ｎｉ、Ａｌ、Ａｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）若しくはＴｉ／Ｎｉ／Ａｕ、又は、Ａｌ若しくはＡｌ系合金及びＮｉ若しくはＮｉ／Ａｕからなる第二エミッタ電極層前駆体１６ｂ１を積層形成する。ここで、Ａｕ、Ｎｉ、Ａｌ、Ａｌ系合金（ＡｌＳｉ、ＡｌＳｉＣｕ等）又はＴｉ／Ｎｉ／Ａｕを用いる場合には、第二エミッタ電極層前駆体１６ｂ１は、スパッタリング又は蒸着によって積層形成され、Ａｌ又はＡｌ系合金及びＮｉ又はＮｉ／Ａｕを用いる場合には、第二エミッタ電極層前駆体１６ｂ１は、Ａｌ又はＡｌ合金をスパッタリング又は蒸着した後にＮｉ又はＮｉ／Ａｕを電解めっき又は無電解めっきすることによって積層形成される。第二エミッタ電極層前駆体１６ｂ１は、第一エミッタ電極層１６ａと絶縁部１７との間の段差を覆うことができる程度の厚みを有している。
【００３３】
続いて、図２（ｃ）に示すように、第二エミッタ電極層前駆体１６ｂ１の表面に、例えばＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理を施すことによって、平坦な表明を呈する第二エミッタ電極層１６ｂを形成する。例えば、平坦化処理前の第二エミッタ電極層前駆体１６ｂ１の表面は、約３μｍの段差を有するのに対し、平坦化処理後の第二エミッタ電極層１６ｂの表面は、数十ｎｍ以下の段差しか有しておらず、平坦である。この段階で、半導体素子１０が完成する。
【００３４】
続いて、図１に示すように、下部電極板２２、半導体素子１０、上部電極板２１の順に重ねた状態で、図示しない加圧装置によって上下から加圧保持することによって、圧接型半導体装置１を形成する。この際に、第二エミッタ電極層１６ｂの表面（上面）と上部電極板２１の下面とが、圧接されるとともに電気的及び熱的に接続され、コレクタ電極１８の下面と下部電極板２２の上面とが圧接されるとともに電気的及び熱的に接続される。
【００３５】
ここで、比較例に係る圧接型半導体装置について、図３を参照して説明する。図３（ａ）に示すように、比較例に係る圧接型半導体装置１０１は、第二エミッタ電極層１１６ｂが絶縁部１１７上に形成されておらず、絶縁部１１７と上部電極板１２１との間に隙間がある。そのため、ゲート配線１１５及びエミッタ電極１１６を備える半導体素子１１０に上部電極板１２１及び下部電極板１２２を圧接しようとすると、上部電極板１２１が変形して絶縁部１１７を介してゲート配線１１５及び第一エミッタ電極層１１６ａに加圧力が作用し、ゲート配線１１５及び第一エミッタ電極層１１６ａが塑性変形して接触し（図３（ｂ）の領域Ａ）、短絡（ゲートリーク）が発生してしまう。
【００３６】
一方、本発明の実施形態に係る圧接型半導体装置１は、第二エミッタ電極層１６ｂが第一エミッタ電極層１６ａ上及び絶縁部１７上の全体にわたって形成されており、その表面が平坦なので、上部電極板２１を第二エミッタ電極層１６ｂに圧接しても、加圧力によって上部電極板２１が塑性変形することがなく、加圧力は第二エミッタ電極層１６ｂ、絶縁部１７、第一エミッタ電極層１６ａ及びゲート配線１５に均一に伝わる。したがって、本発明の実施形態に係る圧接型半導体装置１及びその製造方法によると、圧接による上部電極板２１の塑性変形を防止することができ、塑性変形の無い圧接型半導体装置１を提供することができるとともに、ゲート配線１５とエミッタ電極１６との間の短絡を防止することができる。
【００３７】
以上、本発明の実施形態について詳細に説明したが、本発明は前記実施形態に限定されず、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、ゲート配線１５を絶縁部１７で覆うとともに、さらにエミッタ電極１６で覆う構成に限定されない。
【符号の説明】
【００３８】
１      圧接型半導体装置
１０    半導体素子
１１    半導体基板
１５    ゲート配線（第一電極）
１６    エミッタ電極（第二電極）
１６ａ  第一エミッタ電極層（第一の部位、第二電極の一部）
１６ｂ  第二エミッタ電極層（第二の部位、第二電極の残部）
１７    絶縁部
２１    上部電極板（電極板）
【図１】
2012234962.tif 000003
【図２】
2012234962.tif 000004
【図３】
2012234962.tif 000005