(57)【要約】【課題】生産性がより良く、より安定したツェナーダイオード及びその製造方法を提供する。【解決手段】ツェナーダイオードは、基板１１とベース拡散層１２と第１ポリシリコン層１４ａと第２ポリシリコン層１４ｂとを具備している。基板１１は第１導電型である。ベース拡散層１２は、基板１１の表面近傍に設けられ、第２導電型である。第１ポリシリコン層１４ａは、ベース拡散層１２上に設けられ、第２導電型である。第２ポリシリコン層１４ｂは、第１ポリシリコン層１４ａ上に設けられ、第２導電型である。第１ポリシリコン層１４ａの第２導電型の不純物濃度は、第２ポリシリコン層１４ｂの第２導電型の不純物濃度よりも高い。【選択図】図３Ｂ
2012174894.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の表面近傍に設けられた第２導電型のベース拡散層と、
前記ベース拡散層上に設けられた前記第２導電型の第１ポリシリコン層と、
前記第１ポリシリコン層上に設けられた前記第２導電型の第２ポリシリコン層と
を具備し、
前記第１ポリシリコン層の前記第２導電型の不純物濃度は、前記第２ポリシリコン層の前記第２導電型の不純物濃度よりも高い
ツェナーダイオード。
【請求項２】
請求項１に記載のツェナーダイオードにおいて、
前記第１ポリシリコン層の前記第２導電型の不純物濃度は、前記ベース拡散層の前記第２導電型の不純物濃度よりも高い
ツェナーダイオード。
【請求項３】
請求項１又は２に記載のツェナーダイオードにおいて、
前記第１ポリシリコン層の第１膜厚と前記第２ポリシリコン層の第２膜厚との合計膜厚は、プローバのニードルによる破壊を受けない膜厚に設定されている
ツェナーダイオード。
【請求項４】
複数の電子素子と、
前記複数の電子素子の一部と配線で接続された請求項１乃至３のいずれか一項に記載のツェナーダイオードと
を具備する
半導体装置。
【請求項５】
第１導電型の基板上に所定の位置を開口した酸化膜を形成する工程と、
第２導電型の不純物をドープされた第１ポリシリコン膜を成膜する工程と、
前記第１ポリシリコン膜上にノンドープの第２ポリシリコン膜を成膜する工程と、
熱処理によって、前記第１ポリシリコン膜の前記第２導電型の不純物を前記基板及び前記第２ポリシリコン膜に拡散させる工程と
を具備する
ツェナーダイオードの製造方法。
【請求項６】
請求項５に記載のツェナーダイオードの製造方法において、
前記第１ポリシリコン膜の第１膜厚と前記第２ポリシリコン膜の第２膜厚との合計膜厚は、プローバーのニードルによる破壊を受けない膜厚に設定されている
ツェナーダイオードの製造方法。
【請求項７】
請求項６に記載のツェナーダイオードの製造方法において、
前記熱処理の熱処理条件における、前記第１ポリシリコン膜の不純物の、隣接ノンドープポリシリコン膜中での拡散距離が、前記第２膜厚よりも大きくなるように、前記第２膜厚が設定され、
前記第１膜厚は、前記合計膜厚と前記第２膜厚との差である
ツェナーダイオードの製造方法。
【請求項８】
請求項５乃至７のいずれか一項に記載のツェナーダイオードの製造方法において、
前記熱処理後に、プローバーのニードルを前記第２ポリシリコン膜に接触させてツェナー電圧の特性を計測する工程と、
再度熱処理を行い、前記ツェナー電圧を調整する工程と
を更に具備する
ツェナーダイオードの製造方法。
【請求項９】
半導体基板上に複数の電子素子を製造する工程と、
前記複数の電子素子の一部と配線で接続されるツェナーダイオードを請求項５乃至８のいずれか一項に記載のツェナーダイオードの製造方法により製造する工程と
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーダイオード、半導体装置及びそれらの製造方法に関し、特にポリシリコン（多結晶シリコン）膜を有するツェナーダイオード、半導体装置及びそれらの製造方法に関する。
【背景技術】
【０００２】
ツェナーダイオードが知られている。ツェナーダイオードのツェナー電圧（以下、Ｖｚともいう）特性にはランクが有り、ユーザの要求により目的のＶｚ特性値に調整して提供する必要がある。
【０００３】
図１Ａ及び図１Ｂは、典型的なツェナーダイオードの構成を示す平面図及び断面図である。ツェナーダイオード１０１は、基板１１１と、ベース拡散層１１２と、ガイドリング１１３と、ポリシリコン層１１４と、上部電極１１５と、酸化層１１６と、裏面電極１１７とを具備している。基板１１１は、Ｎ型の半導体基板である。ベース拡散層１１２は、基板１１１の表面近傍に設けられた、Ｐ型の不純物の拡散した領域である。ガイドリング１１３は、ベース拡散層１１２の周辺に設けられた、Ｐ型の不純物が高濃度に拡散した領域である。ポリシリコン層１１４は、ベース拡散層１１２上に設けられた、Ｐ型の不純物がドープされたポリシリコン膜である。上部電極１１５は、ポリシリコン層１１４上に設けられた電極用の金属膜である。酸化層１１６は、ポリシリコン層１１４の周辺に設けられた絶縁層である。
【０００４】
特開平０８−０６４８４３号公報（特許文献１）には、ツェナーダイオードの製造方法が開示されている。このツェナーダイオードの製造方法は、Ｎ型の基板１１１（半導体基板とエピタキシャル層）の表面に設けた酸化層１１６に開口部を形成する工程と、開口部にＰ型の不純物を添加したポリシリコン層１１４を堆積した後、ポリシリコン層１１４中の不純物を基板１１１内に拡散させＰ型のベース拡散層１１２を形成する工程と、ポリシリコン層１１４上に上部電極１１５を被着し、基板１１１裏面に裏面電極１１７を被着する工程とを具備している。
【０００５】
すなわち、特許文献１によるツェナーダイオードの製造方法では、図２Ａに示すように、Ｎ型の基板１１１上に形成されたＰ型不純物（例示：ボロン（Ｂ））ドープ済みのポリシリコン層１１４を不純物拡散源として、熱処理により基板１１１にＰ型不純物（例示：ボロン（Ｂ））を拡散させてベース拡散層１１２を形成している。
【０００６】
しかしながら、Ｎ型の基板１１１の不純物濃度は、ロット間、ウェーハ間、及びウェーハ内でばらつきがある。そのため、同じ熱処理条件でベース拡散層１１２の形成を行うと、ロット間、ウェーハ間、及びウェーハ内でＶｚ特性がばらつくという問題があった。
【０００７】
この問題を解決する方法として、特開昭６１−１２４１２６号公報（特許文献２）に半導体装置の製造方法が開示されている。この半導体装置の製造方法では、半導体ウェーハに不純物を選択的に拡散して複数の半導体素子を一括して形成した後、半導体ウェーハにおける各半導体素子の特性測定を個々に行い、その測定データに基づいて半導体素子を個別に熱処理して特性の微調整を行う。
【０００８】
すなわち、特許文献２による半導体装置の製造方法では、図２Ｂに示すように、ポリシリコン層１１４（又はベース拡散層１１２）のいずれかにプローバーのニードル１３０を当て、素子毎のＶｚ特性を測定し、その測定結果に基づいて再度熱処理を行うことで、Ｖｚ特性のばらつきを小さくしている（以下、Ｖｚ調整ともいう）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０８−０６４８４３号公報
【特許文献２】特開昭６１−１２４１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
通常、不純物をドープしていないノンドープポリシリコン膜の成膜は、同時に１００枚程度のウェーハの処理が可能なバッチ処理方式のＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置が使用される。一方、ツェナーダイオードにおける不純物をドープしたドープドポリシリコン膜（ポリシリコン層１１４）の成膜は、１回のウェーハの処理枚数が８枚程度の装置が用いられている。このように１回の処理枚数が少ないのは、このドープドポリシリコン膜はベース拡散層の形成に使用するため高濃度の不純物を含む必要があり、成膜時に高濃度のドーピングによるデポ物が生成することを回避するためである。
【００１１】
このように、ドープドポリシリコン膜は、１回のウェーハの処理枚数が少ないので、膜厚が厚くなるほど生産性が低下する。そのため、ポリシリコン膜の薄膜化が求められている。しかし、以下のような問題があるためこれまでその薄膜化は実現できなかった。すなわち、図２Ｂに示すように、ポリシリコン層１１４を薄膜化すると、Ｖｚ調整時に用いるプローバーのニードル１３０の接触に伴うストレスにより、ポリシリコン層１１４やベース拡散層１１２にクラック１３１が発生するおそれがある。このクラック１３１は、リーク不良を発生させる要因となる。ツェナーダイオードを所望のＶｚ特性値により容易かつより高い信頼性で調整することが可能な技術が望まれている。生産性がより良く、より安定したツェナーダイオードの製造が可能な技術が求められている。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明のツェナーダイオードは、基板（１１）と、ベース拡散層（１２）と、第１ポリシリコン層（１４ａ）と、第２ポリシリコン層（１４ｂ）とを具備している。基板（１１）は、第１導電型である。ベース拡散層（１２）は、基板（１１）の表面近傍に設けられ、第２導電型である。第１ポリシリコン層（１４ａ）は、ベース拡散層（１２）上に設けられ、第２導電型である。第２ポリシリコン層（１４ｂ）は、第１ポリシリコン層（１４ａ）上に設けられ、第２導電型である。第１ポリシリコン層（１４ａ）の第２導電型の不純物濃度は、第２ポリシリコン層（１４ｂ）の第２導電型の不純物濃度よりも高い。
【００１４】
本発明の半導体装置は、複数の電子素子（図示されず）と、ツェナーダイオード（１）とを具備している。ツェナーダイオード（１）は、複数の電子素子（図示されず）の一部と配線（図示されず）で接続された上記段落に記載のものである。
【００１５】
本発明のツェナーダイオードの製造方法は、第１導電型の基板（１１）上に所定の位置を開口した酸化膜（１６）を形成する工程と；第２導電型の不純物をドープされた第１ポリシリコン膜（１４ａ）を成膜する工程と；第１ポリシリコン膜（１４ａ）上にノンドープの第２ポリシリコン膜（１４ｂ）を成膜する工程と；熱処理によって、第１ポリシリコン膜（１４ａ）の第２導電型の不純物を基板（１１）及び第２ポリシリコン膜（１４ｂ）に拡散させる工程とを具備している。
【００１６】
本発明の半導体装置の製造方法は、半導体基板上に複数の電子素子（図示されず）を製造する工程と、複数の電子素子（図示されず）の一部と配線（図示されず）で接続されるツェナーダイオード（１）を上記段落に記載のツェナーダイオードの製造方法により製造する工程とを具備している。
【００１７】
本発明では、第２ポリシリコン層（１４ｂ）と第１ポリシリコン層（１４ａ）とを備えている。そのため、第２ポリシリコン層（１４ｂ）により、プローバーのニードルによるシリコン膜の破壊を防止することができる。そして、基板（１１）及び第２ポリシリコン層（１４ｂ）に不純物を供給する第１ポリシリコン層（１４ａ）の膜厚を従来方法と比較して薄膜化することができる。それにより、従来方法と比較して短時間に第２ポリシリコン層（１４ｂ）と第１ポリシリコン層（１４ａ）を成膜することができ、熱処理によってドープドシリコン層から不純物を基板及びノンドープシリコン層の両方の内部に拡散させて、ベース拡散層を形成すると共に、クラックの発生や高抵抗の問題を発生させることなくＶｚ特性を測定可能とすることができる。その結果、従来方法よりも生産性が良く、安定した製品作りが可能となる。
【発明の効果】
【００１８】
本発明により、生産性がより良く、より安定したツェナーダイオード、半導体装置及びそれらの製造方法を提供できる。
【図面の簡単な説明】
【００１９】
【図１Ａ】図１Ａは典型的なツェナーダイオードの構成を示す平面図である。
【図１Ｂ】図１Ｂは典型的なツェナーダイオードの構成を示す断面図である。
【図２Ａ】図２Ａは特許文献１のツェナーダイオードの製造方法の一工程を示す断面図である。
【図２Ｂ】図２Ｂは特許文献２のツェナーダイオードの製造方法の一工程を示す断面図である。
【図３Ａ】図３Ａは本発明の実施の形態に係るツェナーダイオードの構成を示す平面図である。
【図３Ｂ】図３Ｂは本発明の実施の形態に係るツェナーダイオードの構成を示す断面図である。
【図４Ａ】図４Ａは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図４Ｂ】図４Ｂは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図４Ｃ】図４Ｃは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図４Ｄ】図４Ｄは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図４Ｅ】図４Ｅは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図４Ｆ】図４Ｆは本発明の実施の形態に係るツェナーダイオードの製造方法を示す断面図である。
【図５Ａ】図５Ａは図４Ｅにおける熱処理でのＰ型不純物の拡散状態を模式的に示す断面図である
【図５Ｂ】図５Ｂは図４Ｅにおける熱処理でのＰ型不純物の拡散状態を模式的に示す断面図である
【発明を実施するための形態】
【００２０】
以下、本発明のツェナーダイオード、半導体装置及びそれらの製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２１】
本発明の実施の形態に係るツェナーダイオードについて、添付図面を参照して説明する。図３Ａ及び図３Ｂは、本発明の実施の形態に係るツェナーダイオードの構成を示す平面図及び断面図である。ツェナーダイオード１は、基板１１と、ベース拡散層１２と、ガイドリング１３と、ポリシリコン層１４と、上部電極１５と、絶縁層１６と、裏面電極１７とを具備している。基板１１は、Ｎ型の半導体基板であり、Ｎ型のシリコンウェーハに例示される。エピタキシャル層を含んでいても良い。ベース拡散層１２は、基板１１の表面近傍に設けられた、Ｐ型の不純物（例示：ボロン）の拡散した領域である。ガイドリング１３は、ベース拡散層１２の周辺に、ベース拡散層１２により深くなるように設けられた、Ｐ型の不純物を高濃度で拡散した領域である。ポリシリコン層１４は、ベース拡散層１２上に設けられた、Ｐ型の不純物がドープされたポリシリコン膜である。上部電極１５は、ポリシリコン層１４上に設けられた、電極用の金属膜であり、アルミニウム及び銀の少なくとも一方を含む膜に例示される。絶縁層１６は、ベース拡散層１２を囲むように、ポリシリコン層１４の周辺の基板１１上に設けられた絶縁層であり、酸化シリコン膜に例示される。裏面電極１７は、基板１１の裏面に設けられた、電極用の金属膜であり、アルミニウム及び銀の少なくとも一つを含む膜に例示される。
【００２２】
ポリシリコン層１４は、第１ポリシリコン層１４ａと第２ポリシリコン層１４ｂとを備えている。第１ポリシリコン層１４ａは、ベース拡散層１２上に設けられている。第２ポリシリコン層１４ｂは、第１ポリシリコン層１４ａ上に積層されている。第１ポリシリコン層１４ａのＰ型の（平均的な）不純物濃度は、第２ポリシリコン層１４ｂのＰ型の（平均的な）不純物濃度よりも高い。これは、後述されるように、第１ポリシリコン層１４ａのＰ型の不純物を熱処理により第２ポリシリコン層１４ｂに拡散させているためである。従って、第２ポリシリコン層１４ｂ内では、Ｐ型の不純物濃度は、第１ポリシリコン層１４ａ側から上部電極１５側に向かって、減少する（又は概ね一定）となっている。第２ポリシリコン層１４ｂは、主には、プローバーのニードルにより第１ポリシリコン層１４ａやベース拡散層１２にクラックが発生することを防止する目的で積層されている。その詳細は後述される。
【００２３】
また、第１ポリシリコン層１４ａのＰ型の（平均的な）不純物濃度は、ベース拡散層１２のＰ型の（平均的な）不純物濃度よりも高い。これも、後述されるように、第１ポリシリコン層１４ａのＰ型の不純物を熱処理によりベース拡散層１２に拡散させているためである。従って、ベース拡散層１２内では、Ｐ型の不純物濃度は、第１ポリシリコン層１４ａ側から裏面電極１７側に向かって、減少する（又は概ね一定）となっている。なお、ポリシリコン層１４は、上部電極１５を形成するときに発生するアロイスパイクに対するバッファ層としても利用可能である。
【００２４】
本発明の実施の形態に係る半導体装置（図示されず）は、上記のツェナーダイオード１を用いている。その半導体装置は、半導体基板上に設けられた複数の電子素子（例示：論理回路、記憶素子、入出力素子）と、半導体基板上に設けられ、それら複数の電子素子の一部と配線で接続されたツェナーダイオード１とを具備している。このような半導体装置は、例えば、複数の電子素子とツェナーダイオード１とが単一のチップにモノリシックに集積化されてＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）として構成されていても良いし、別々のチップに搭載されてＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）として構成されていても良いし、半導体基板上に設けられた複数の電子素子が一つのチップに設けられ、一つのプリント基板上にそのチップとツェナーダイオード１とが搭載されていても良い。これらの各構成は、上記ツェナーダイオード１以外は、従来知られた構成を用いることができる。
【００２５】
次に、本発明の実施の形態に係るツェナーダイオードの製造方法について、添付図面を参照して説明する。図４Ａ〜図４Ｆは、本発明の実施の形態に係るツェナーダイオードの製造方法の一例を示す断面図である。まず、図４Ａに示すように、Ｎ型のシリコンウェーハからなる基板１１を準備する。次に、図４Ｂに示すように、基板１１の表面に熱酸化により酸化膜２１を形成する。続いて、その酸化膜２１をパターンニングして所定の箇所（ガードリング１３を形成する箇所）に開口部を形成する。そして、その開口部内にＰ型不純物を拡散又はイオン注入してガードリング１３を形成する。その後、図４Ｃに示すように、酸化膜２１を除去した後、基板１１の表面に絶縁層１６を形成する。そして、その絶縁層１６をパターンニングして所定の箇所（ベース拡散層を形成する箇所）に開口部を形成する。
【００２６】
次に、図４Ｄに示すように、基板１１及び絶縁層１６上に、ＬＰＣＶＤ法により温度約６００〜７５０℃で、Ｐ型の不純物（例示：ボロン）をドープした第１ポリシリコン層１４ａを形成する。続いて、第１ポリシリコン層１４ａ上に、ＬＰＣＶＤ法により温度約６００〜７５０℃で、ノンドープの第２ポリシリコン層１４ｂを形成する。そして、それら第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂをパターンニングして絶縁層１６の開口部を覆うポリシリコン層１４を形成する。ポリシリコン層１４の膜厚は例えば２μｍ程度である。
【００２７】
次に、図４Ｅに示すように、ポリシリコン層１４などが形成された基板１１を温度約８００〜８５０℃の窒素雰囲気中で熱処理する。図５Ａ及び図５Ｂは、熱処理でのＰ型不純物の拡散状態を模式的に示す断面図及びその部分拡大図である。この熱処理により、第１ポリシリコン層１４ａに含まれているＰ型の不純物（例示：ボロン）が基板１１及び第２ポリシリコン層１４ｂへそれぞれ拡散する。その結果、基板１１の表面近傍の領域には、ベース拡散層１２が形成される。ベース拡散層１２の厚み（深さ）は例えば０．２〜０．５μｍ程度である。一方、第２ポリシリコン層１４ｂはＰ型の不純物がドープされて低抵抗のポリシリコン層になる。
【００２８】
続いて、プローバーのニードル（図示されず）をポリシリコン層１４（第２ポリシリコン層１４ｂ）上に押し当てて、Ｖｚ特性を測定する。そして、その測定結果に基づいて、必要に応じて再度熱処理してＶｚ特性を所望の値に調整する。このとき、ポリシリコン層１４は第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂと２層になり厚くなっているので、プローバーのニードルによるクラックの発生を抑制することができる。また、第２ポリシリコン層１４ｂは事後的にＰ型不純物をドープされているので、Ｖｚ特性の測定時にその抵抗が問題になることはない。
【００２９】
次に、図４Ｆに示すように、蒸着等によりポリシリコン層１４上にアルミニウム又は銀のような金属膜を上部電極１５として形成する。その後、基板１１の裏面に同様に裏面電極１７を形成する。以上のようにして、本発明の実施の形態に係るツェナーダイオードが製造される。
【００３０】
本発明の実施の形態に係る半導体装置の製造方法（図示されず）は、半導体基板上に複数の電子素子（例示：論理回路、記憶素子、入出力素子）を形成する工程と、半導体基板上に設けられ、それら複数の電子素子の一部と配線で接続されたツェナーダイオード１を上述の製造方法で形成する工程とを具備している。このとき、特に複数の電子素子とツェナーダイオード１とが別々のチップに搭載されてＳＩＰとして構成される場合、更に、それら別々のチップを一つのパッケージにする工程を含んでいる。また、複数の電子素子が設けられた一つのチップとツェナーダイオード１とが一つのプリント基板上に搭載される場合、更に、そのチップとツェナーダイオード１とを同一プリント基板上に搭載し配線する工程を含んでいる。これらの各工程は、ツェナーダイオード１を形成する工程以外は、従来知られた工程を用いることができる。
【００３１】
次に、ポリシリコン層１４について説明する。ポリシリコン層１４は、上述のように第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂの少なくとも２層で構成されている。それぞれのポリシリコン層の主な形成目的は以下の通りである。
【００３２】
第１ポリシリコン層１４ａ（Ｐ型不純物をドープしたもの）は、生産性を向上させるために従来品よりも薄膜化する。既述のように、不純物をドープしたポリシリコン膜を形成するために、１回のウェーハの処理枚数が非常に少ない装置が用いられている。そのため、生産性を向上させるために、不純物をドープしたポリシリコン膜（＝第１ポリシリコン層１４ａ）の膜厚を少なくする。それにより、成膜時間が短縮され、生産性が向上する。ただし、その分だけ、不純物濃度を従来品と比較して高くしても良い。
【００３３】
第２ポリシリコン層１４ｂ（Ｐ型不純物をドープしていないもの）は、プローバーでのＶｚ測定において、ニードルによる破壊を受けない程度の膜厚を確保する。既述のように、不純物をドープしたポリシリコン膜を薄膜化すると、プローバーのニードルによりリーク不良の要因となるクラックが発生する恐れがある（図２Ｂなど）。そのため、クラック防止のために保護として、不純物をドープしていないポリシリコン膜（＝第２ポリシリコン層１４ｂ）を形成する。それにより、ポリシリコン層１４の膜厚が厚くなり、クラックが防止される。また、不純物をドープしていないポリシリコン膜は、既述のように比較的生産性が良い。そのため、第１ポリシリコン層１４ａを用いることによる生産性の向上に対して、第２ポリシリコン層１４ｂを追加的に成膜してもその影響は極めて少ない。
【００３４】
ここで、単純に、第２ポリシリコン層１４ｂ（＝不純物をドープしていないポリシリコン膜）を用いた場合、ポリシリコン膜１４の抵抗値が高くなり、プローバーによる測定が出来ず、Ｖｚ調整ができなくなる。そのためにＶｚ的中率が下がってしまう。そこで、本実施の形態では、熱処理（図４Ｅ）によりＰ型不純物が第２ポリシリコン層１４ｂの表層まで拡散するようにしている。具体的には、以下のように、第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂの膜厚を設定している。
【００３５】
すなわち、第１ポリシリコン膜１４ａ及び第２ポリシリコン膜１４ｂの膜厚は、熱処理（図４Ｅ）によりＰ型不純物が第２ポリシリコン層１４ｂの表層まで拡散するように、かつ、プローバーのニードルによりポリシリコン層１４が破壊されないように設定されている。
【００３６】
具体的には、第１ポリシリコン層１４ａ（ドープドポリシリコン）及び第２ポリシリコン層１４ｂ（ノンドープポリシリコン）の膜厚の決定に際しては、まず、ニードルによる破壊を受けない膜厚であるトータル膜厚（ポリシリコン層１４の膜厚）ｔを決定する。次に、Ｖｚ調整前の（１回目の）熱処理条件（温度・時間）での第２ポリシリコン層１４ｂへのＰ型不純物の拡散距離ｔ０を計算し、第２ポリシリコン層１４ｂの膜厚をｔ０未満のｔ２に設定する。そして、第１ポリシリコン膜１４ａの膜厚をｔ１＝（ｔ−ｔ２）に設定する。なお、ｔ１が負になる場合には、熱処理条件を変更して（ｔ０を変更して）対応することができる。
【００３７】
上記ポリシリコン層１４が第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂの少なくとも２層で構成されている場合の生産性について説明する。本実施の形態では、生産性に劣るドープドポリシリコン膜（第１ポリシリコン膜１４ａ）の膜厚を薄くすることにより、従来の厚膜（図１Ａ及び図１Ｂにおけるポリシリコン膜１１４）の成長よりも作業時間を短縮できる。それは以下の理由による。
（１）ドープドポリシリコン膜とノンドープポリシリコン膜の処理時間（成膜時間）の比較
（ただし、ウェーハ１００枚での処理時間の比較（２μｍの膜厚））
ドープドポリシリコン膜：  １００分
ノンドープポリシリコン膜：  １０分
（２）従来方法（図１Ａ及び図１Ｂ）と本実施の形態（図３Ａ及び図３Ｂ）の処理時間の比較
（ただし、ウェーハ１００枚での処理時間の比較（２μｍの膜厚））
ニードルによる破壊を受けない厚さであるトータル厚さｔは２μｍとする。従って、従来方法では２μｍの膜厚で成膜する。一方、本実施の形態では、仮に、第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂの膜厚の比を１：１、すなわち１μｍ：１μｍとして成膜するとする（ただし、本来は、既述のようにノンドープポリシリコン膜への拡散距離ｔ０を算出して膜厚の比を求めるが、ここでは簡単のために１：１とした）。
従来方法：１００分
本実施の形態：１００分×（１／２）×１μｍ＋１０分×（１／２）×１μｍ＝５５分
このように、処理時間のかかるドープドシリコン膜（第１ポリシリコン膜１４ａ）の成膜時間（処理時間）分を軽減させることで生産性を向上させることができる。なお、このとき、ノンドープポリシリコン膜の抵抗は、ドープドポリシリコン膜からの不純物拡散により低抵抗化されているので、プローバーによるＶｚ特性測定には問題が無いことは上述のとおりである。
【００３８】
以上のように、本実施の形態では、目的の異なる２層のシリコン膜を基板上に成膜する。すなわち、プローバーのニードルによるシリコン膜の破壊を防止することを主な目的とした不純物を含まないノンドープシリコン層（第２ポリシリコン層１４ｂ）と、基板及びノンドープシリコン層に不純物を供給することを主な目的としたドープドシリコン層（第１ポリシリコン層１４ａ）である。それにより、短時間でシリコン層１４を形成できると共に、熱処理によってドープドシリコン層から不純物を、基板及びノンドープシリコン層の両方の内部に拡散させ、ベース拡散層を形成すると共に、クラックの発生や高抵抗の問題を発生させることなくＶｚ特性を測定可能とすることができる。その結果、従来方法よりも生産性が良く、安定した製品作りが可能となる。
【００３９】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００４０】
１、１０１    ツェナーダイオード
１１、１１１    基板
１２、１１２    ベース拡散層
１３、１１３    ガードリング
１４、１１４    ポリシリコン層
１４ａ    第１ポリシリコン層
１４ｂ    第２ポリシリコン層
１５、１１５    上部電極
１６    絶縁層
１７、１１７    裏面電極
２１    酸化膜
１１６    酸化層
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
2012174894.tif 000009
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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