(57)【要約】【課題】擬似的に記憶容量を増加させる。【解決手段】ダミービット線領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第１シリコンピラーと、シャント領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第２シリコンピラーと、第１シリコンピラーおよび第２シリコンピラーの一対の柱状部の一方に接続され、メモリストリングの上方に形成されたソース線と、第１シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第１配線、および第２シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第２配線と、を具備し、第１配線はダミービット線に接続され、第１配線および第２配線は同レベルで接続されている。【選択図】      図１１
2012174872.tif 000002
【特許請求の範囲】
【請求項１】
ロウ方向において隣接する第１セルアレイ領域および第２セルアレイ領域と、第１セルアレイ領域および第２セルアレイ領域の間に位置するシャント領域と、前記第１セルアレイ領域および前記シャント領域の間に位置する第１ダミービット線領域と、前記第２セルアレイ領域および前記シャント領域の間に位置する第２ダミービット線領域と、で構成される半導体記憶装置であって、
前記第１ダミービット線領域において、半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成する第１シリコンピラーと、
前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、ロウ方向において前記第１シリコンピラーに隣接する第２シリコンピラーと、
前記第１シリコンピラーおよび前記第２シリコンピラーの前記一対の柱状部の一方に接続されてロウ方向に延び、前記第１シリコンピラーおよび前記第２シリコンピラーの前記メモリストリングの上方に形成されたソース線と、
前記第１シリコンピラーの前記一対の柱状部の他方に接続され、前記第１シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第１配線、および前記第２シリコンピラーの前記一対の柱状部の他方に接続され、前記第２シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第２配線と、
を具備し、
前記第１配線は、前記第１配線の上方に形成され、カラム方向に延びる第１ダミービット線に接続され、
前記第１配線および前記第２配線は、同レベルで接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２ダミービット線領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続された第３シリコンピラーと、
前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続され、ロウ方向において前記第３シリコンピラーに隣接する第４シリコンピラーと、
前記第３シリコンピラーの前記一対の柱状部の他方に接続され、前記第３シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第３配線と、前記第４シリコンピラーの前記一対の柱状部の他方に接続され、前記第４シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第４配線と、
をさらに具備し、
前記第３配線は、前記第３配線の上方に形成され、カラム方向に延びる第２ダミービット線に接続され、
前記第３配線および前記第４配線は、同レベルで接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１配線および前記第２配線は互いに並列に接続され、前記第３配線および前記第４配線は互いに並列に接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２配線および前記第３配線は、絶縁分離されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続され、ロウ方向において前記第２シリコンピラーに前記第１シリコンピラーと異なる側で隣接する第３シリコンピラーと、
前記第３シリコンピラーの前記一対の柱状部の他方に接続され、前記第３シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第３配線と、
をさらに具備し、
前記第１配線、前記第２配線および前記第３配線は、互いに並列に接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする（微細化する）しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
上記問題を解決するため、メモリ層を３次元的に積層し、一括加工することにより３次元積層メモリを製造するアイデアが提案されている。さらに、この一括加工型３次元積層メモリ（ＢｉＣＳ：Bit Cost Scalable）として、積層方向にＵ字型にメモリストリングが形成されたパイプ型のＮＡＮＤ型フラッシュメモリ（ｐ−ＢｉＣＳ）が提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリでは、一対のシリコンピラーとこれらを下端において連結するパイプとで１つのメモリストリングが構成されている。より具体的には、シリコンピラーと積層された複数のワード線との各交差部にメモリセルトランジスタが配置されている。また、それらの上端において、一対のシリコンピラーのそれぞれと２つの選択ゲートとの各交差部に選択トランジスタが配置されている。これら２つの選択トランジスタのうち一方はビット線に接続され、他方はソース線に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
擬似的に記憶容量を増加させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、ロウ方向において隣接する第１セルアレイ領域および第２セルアレイ領域と、第１セルアレイ領域および第２セルアレイ領域の間に位置するシャント領域と、前記第１セルアレイ領域および前記シャント領域の間に位置する第１ダミービット線領域と、前記第２セルアレイ領域および前記シャント領域の間に位置する第２ダミービット線領域と、で構成される半導体記憶装置であって、前記第１ダミービット線領域において、半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成する第１シリコンピラーと、前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、ロウ方向において前記第１シリコンピラーに隣接する第２シリコンピラーと、前記第１シリコンピラーおよび前記第２シリコンピラーの前記一対の柱状部の一方に接続されてロウ方向に延び、前記第１シリコンピラーおよび前記第２シリコンピラーの前記メモリストリングの上方に形成されたソース線と、前記第１シリコンピラーの前記一対の柱状部の他方に接続され、前記第１シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第１配線、および前記第２シリコンピラーの前記一対の柱状部の他方に接続され、前記第２シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第２配線と、を具備し、前記第１配線は、前記第１配線の上方に形成され、カラム方向に延びる第１ダミービット線に接続され、前記第１配線および前記第２配線は、同レベルで接続されている。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】本実施形態に係る半導体記憶装置の概略構成例を示す斜視図。
【図３】第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す平面図。
【図４】第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す平面図。
【図５】第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す平面図。
【図６】図４および図５におけるVI−VI線に沿った断面図。
【図７】図６におけるメモリストリングを拡大した断面図。
【図８】図４および図５におけるVIII−VIII線に沿った断面図。
【図９】図４および図５におけるIX−IX線に沿った断面図。
【図１０】図４および図５におけるX−X線に沿った断面図。
【図１１】図４および図５におけるXI−XI線に沿った断面図。
【図１２】第２の実施形態に係る半導体記憶装置のメモリセルアレイを示す平面図。
【図１３】図１２におけるXIII−XIII線に沿った断面図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜全体構成例＞
以下に図１および図２を用いて、本実施形態に係る半導体記憶装置（ｐ−ＢｉＣＳ）の全体構成例について説明する。
【００１０】
図１は、本実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、制御回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４、およびメモリセルアレイ５を備えている。
【００１２】
制御回路１は、書き込み時、消去時および読み出し時においてメモリセルアレイ５内のメモリセルに供給される電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ２およびカラムデコーダ３、およびセンスアンプ４を制御するように構成されている。
【００１３】
ロウデコーダ２は、制御回路１の制御に従い、ワード線ＷＬを選択するように構成されている。
【００１４】
カラムデコーダ３は、制御回路１の制御に従い、センスアンプ４を介してビット線ＢＬを選択するように構成されている。
【００１５】
メモリセルアレイ５は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリストリングとを備えている。
【００１６】
センスアンプ４は、カラムデコーダ３の制御に従い、ページごとにメモリセルからビット線ＢＬに読み出されたデータを増幅するように構成されている。なお、センスアンプ４は、カラムデコーダ３と一体であってもよい。
【００１７】
図２は、本実施形態に係る半導体記憶装置の概略構成例を示す斜視図である。
【００１８】
図２に示すように、半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備えている。
【００１９】
メモリセルアレイ５には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートが設けられている。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置されている。なお、図２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００２０】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。
【００２１】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００２２】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００２３】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００２４】
ソース線駆動回路１７は、ソース配線ＳＬ−２（Ｍ２）およびソース配線ＳＬ−１（Ｍ１）を介してソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００２５】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２６】
これらの駆動回路は、図１に示す制御回路１によって制御される。
【００２７】
上述したようなｐ−ＢｉＣＳ構造では、以下の問題が生じる。
【００２８】
ｐ−ＢｉＣＳ構造では、単位面積当たりの記憶容量が大きいため、その消去単位が大きくなることが問題とされている。これに対して、ソース線ＳＬに対して電源として機能する数系統のソース配線を設けることで、実質的に消去単位を分割化している。このソース配線は、上位の配線層Ｍ２（ソース配線ＳＬ−２）から中位の配線層Ｍ１（ソース配線ＳＬ−１）に引き回され、中位の配線層Ｍ１から下位の配線層Ｍ０（ソース線ＳＬ）に引き回される。
【００２９】
この際、中位の配線層Ｍ１におけるソース配線ＳＬ−１は、ビット線ＢＬと同レベルの配線層で、かつビット線ＢＬと同じ方向（カラム方向）に沿って形成されている。このため、数系統のソース配線（後述するＳＬ０−１〜ＳＬ５−１）は、ビット線ＢＬの間の領域（シャント領域）に存在している。すなわち、シャント領域にはビット線を配置することができず、そこに存在するセルは全てフローティング状態であり、ダミーセルとして存在している。また、シャント領域に隣接するビット線は、ソース配線によるカップリングの影響を懸念して動作させず、ダミービット線として存在している。
【００３０】
このように、ソース配線を増加させるとシャント領域が大きくなり、また、シャント領域の数が増えるとダミービット線の数が増えるため、エリアペナルティが大きくなることが問題になっていた。
【００３１】
これに対し、本実施形態は、シャント領域およびダミービット線領域に存在するセル（ダミーセル）を書き込みにおける管理データ（例えば、電圧データ、閾値データ等）を記憶するＲＯＭヒューズ等に有効活用することで擬似的に記憶容量を増加させる例である。
【００３２】
＜第１の実施形態＞
以下に図３乃至図１１を用いて、第１の実施形態に係る半導体記憶装置について説明する。
【００３３】
図３乃至図５は、第１の実施形態に係る半導体記憶装置のメモリセルアレイ５を示す平面図である。より具体的には、図３は上位の配線層Ｍ２および中位の配線層Ｍ１を示す平面図であり、図４は中位の配線層Ｍ１および下位の配線層Ｍ０を示す平面図であり、図５は下位の配線層Ｍ０を示す平面図である。ここで、図３乃至図５において、２ブロック分の領域が示されている。
【００３４】
図３に示すように、メモリセルアレイ５は、複数のセルアレイ領域、複数のシャント領域、および複数のダミービット線領域で構成されている。ここでは、ロウ方向において隣接する２つのセルアレイ領域（第１セルアレイ領域および第２セルアレイ領域）と、第１セルアレイ領域および第２セルアレイ領域の間に位置するシャント領域と、第１セルアレイ領域およびシャント領域の間に位置する第１ダミービット線領域と、第２セルアレイ領域およびシャント領域の間に位置する第２ダミービット線領域とを示している。
【００３５】
各セルアレイ領域には、配線層Ｍ１である複数のビット線ＢＬが形成されている。これら複数のビット線ＢＬは、カラム方向に延び、互いに並行に配置されている。
【００３６】
シャント領域は、ロウ方向において隣接する２つのセルアレイ領域の間に位置している。シャント領域には、配線層Ｍ１である複数のソース配線ＳＬ−１が形成されている。言い換えると、ソース配線ＳＬ−１は、ビット線ＢＬと同レベルに形成されている。ここでは、６系統のソース配線ＳＬ１−１〜ＳＬ５−１が形成されている。これらソース配線ＳＬ１−１〜ＳＬ５−１は、カラム方向に延び、互いに並行にかつビット線ＢＬに並行に配置されている。
【００３７】
ダミービット線領域は、セルアレイ領域およびシャント領域の間に位置している。ダミービット線領域には、配線層Ｍ１であるダミービット線Ｄ−ＢＬが形成されている。言い換えると、ダミービット線Ｄ−ＢＬは、ビット線ＢＬおよびソース配線ＳＬ−１と同レベルに形成されている。このダミービット線Ｄ−ＢＬは、ビット線ＢＬと同様の構造を有し、ビット線ＢＬおよびソース配線ＳＬ−１に並行に配置されている。また、ダミービット線Ｄ−ＢＬは、ロウ方向においてビット線ＢＬおよびソース配線ＳＬ−１に隣接して形成されている。
【００３８】
なお、本実施形態におけるダミービット線Ｄ−ＢＬは、ビット線ＢＬと同様の機能を有する。すなわち、ダミービット線Ｄ−ＢＬには、書き込み、消去、読み出し動作時に適当な電圧が印加され得る。
【００３９】
ここで、ソース配線ＳＬ−１は、配線層Ｍ１よりも上層に位置する配線層Ｍ２のソース配線ＳＬ−２にコンタクトを介して接続されている。より具体的には、配線層Ｍ１のソース配線ＳＬ０−１は配線層Ｍ２のソース配線ＳＬ０−２に接続され、配線層Ｍ１のソース配線ＳＬ１−１は配線層Ｍ２のソース配線ＳＬ１−２に接続されている。ソース配線ＳＬ２−１〜ＳＬ５−１もそれぞれ、図示せぬ配線層Ｍ２のソース配線に接続されている。また、配線層Ｍ２のソース配線ＳＬ−２は、ロウ方向に延びて形成されている。言い換えると、ソース配線ＳＬ−１とソース配線ＳＬ−２とは、互いに直交して形成されている。
【００４０】
図４に示すように、ソース配線ＳＬ−１は、配線層Ｍ１よりも下層に位置する配線層Ｍ０のソース線ＳＬにコンタクトを介して接続されている。より具体的には、配線層Ｍ１のソース配線ＳＬ０−１〜ＳＬ５−１はそれぞれ、配線層Ｍ０のソース線ＳＬ０〜ＳＬ５に接続されている。また、配線層Ｍ０のソース線ＳＬは、ロウ方向に延びて形成されている。言い換えると、ソース配線ＳＬ−１とソース線ＳＬとは、互いに直交して形成されている。
【００４１】
また、ビット線ＢＬは、配線層Ｍ１よりも下層に位置する配線層Ｍ０の後述する配線５０にコンタクトを介して接続されている。また、ダミービット線Ｄ−ＢＬは、配線層Ｍ０の後述する配線５１にコンタクトを介して接続されている。
【００４２】
図５に示すように、配線層Ｍ０である配線５０は、セルアレイ領域に複数形成され、カラム方向において各ソース線ＳＬの間に配置されている。また、複数の配線５０は、各ビット線ＢＬの下方に配置され、ロウ方向において互いにラインアンドスペースで形成されている。
【００４３】
配線層Ｍ０である配線５１は、ダミービット線領域に形成され、カラム方向において各ソース線ＳＬの間に配置されている。また、複数の配線５１は、ダミービット線Ｄ−ＢＬの下方に配置されている。
【００４４】
配線層Ｍ０である配線５２は、シャント領域に複数形成され、カラム方向において各ソース線ＳＬの間に配置されている。また、複数の配線５２は、ロウ方向において互いにラインアンドスペースで形成されている。
【００４５】
これらセルアレイ領域の配線５０、ダミービット線領域の配線５１、およびシャント領域の配線５２は、隣接するソース線ＳＬ間においてロウ方向に並列して形成されている。
【００４６】
ここで、本実施形態において、隣接するソース線ＳＬ間でロウ方向に並列するダミービット線領域の配線５１およびシャント領域の複数の配線５２は、配線層Ｍ０でありロウ方向に延びる配線５３により互いに一部で電気的に接続されている。すなわち、ロウ方向に並列する配線５１および複数の配線５２は、コンタクトを介してダミービット線Ｄ−ＢＬに並列接続されている。このとき、図５の破線部に示すように、シャント領域をロウ方向において半分に分け、その一方側（図５における上側）に配置された複数の配線５２は一端に隣接する配線５１とともにダミービット線Ｄ−ＢＬに並列接続され、他方側（図５における下側）に配置された複数の配線５２は他端に隣接する配線５１とともにダミービット線Ｄ−ＢＬに並列接続されている。これにより、後述するように、シャント領域およびダミービット線領域に配置されたセルがビット線（ダミービット線Ｄ−ＢＬ）に接続され、メモリセルとして機能させることが可能となる。
【００４７】
なお、シャント領域の複数の配線５２の分け方は、半分ずつに限らない。一方側で並列接続される配線５２の数が多く、他方側で並列接続される配線５２の数が少なくてもよい。
【００４８】
図６乃至図１１は、第１の実施形態に係る半導体記憶装置のメモリセルアレイ５を示す断面図である。より具体的には、図６は図４および図５におけるVI−VI線に沿った断面図であり、図７はメモリストリングの拡大した断面図であり、図８は図４および図５におけるVIII−VIII線に沿った断面図であり、図９は図４および図５におけるIX−IX線に沿った断面図であり、図１０は図４および図５におけるX−X線に沿った断面図であり、図１１は図４および図５におけるXI−XI線に沿った断面図である。なお、図６乃至図１１において、配線層Ｍ２を省略し、主に配線層Ｍ０および配線層Ｍ１について示している。
【００４９】
図６に示すように、セルアレイ領域におけるカラム方向に沿った断面において、基板１０上に、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）６０が形成されている。各メモリストリング６０は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００５０】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線ＷＬ）との各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。図７に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜７３を有している。このメモリ膜７３は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜７２、電荷蓄積層７１、およびブロック絶縁膜７０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、ＭＯＮＯＳ構造を有している。
【００５１】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図７に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。
【００５２】
また、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端が複数のメモリセルトランジスタＭＴｒの他端に接続され、他端が配線５０を介してビット線ＢＬに接続されている。上述したように、ソース線ＳＬと配線５０とは、同レベルであり、配線層Ｍ０内に位置する。
【００５３】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図７に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部７４が充填されている。
【００５４】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に並行して延びている。また、複数のコントロールゲートＣＧは、カラム方向においてＵ字状シリコンピラーＳＰの柱状部毎に互いに絶縁分離してラインアンドスペースで形成されている。すなわち、各コントロールゲートＣＧは、ロウ方向に並ぶシリコンピラーＳＰの柱状部で共有されるように形成されている。
【００５５】
なお、図６において、コントロールゲートＣＧが４層積層された例を示しているが、これに限らない。また、図示はしないが、カラム方向において奇数番目のコントロールゲートＣＧは、ブロック（例えば、１２メモリストリング）毎にロウ方向の一端でひとまとまりになっている。一方、カラム方向において偶数番目のコントロールゲートＣＧは、ブロック毎にロウ方向の他端でひとまとまりになっている。
【００５６】
バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００５７】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部に交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００５８】
各ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方の配線層Ｍ０に設けられ、ソース側選択トランジスタＳＳＴｒの一端に接続されている。また、各ソース線ＳＬは、カラム方向に隣接する２つのメモリストリング６０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部に共有されるように形成されている。これら複数のソース線ＳＬは、ロウ方向に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。すなわち、各ソース線は、シリコンピラーＳＰの一対の柱状部の一方に接続されてロウ方向に延び、シリコンピラーＳＰのメモリストリング６０の上方に形成されている。
【００５９】
各ビット線ＢＬは、ソース線ＳＬよりも上方の配線層Ｍ１に設けられている。また、ビット線ＢＬは、ドレイン側選択トランジスタＳＤＴｒの一端に配線５０を介して接続されている。複数のビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００６０】
各配線５０は、シリコンピラーＳＰのメモリストリング６０の上方、すなわちソース線ＳＬと同レベル（配線層Ｍ０）に設けられ、カラム方向に隣接する２つのメモリストリング６０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部に共有されるように形成されている。また、各配線５０は、カラム方向において、隣接するソース線ＳＬの間に配置されている。また、各配線５０は、ロウ方向において、ビット線ＢＬと同じ位置に配置されている。言い換えると、複数の配線５０は、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００６１】
図８に示すように、ダミービット線領域におけるカラム方向に沿った断面において、基板１０上に、Ｕ字状シリコンピラーＳＰで構成される複数のメモリストリング（メモリセルストリング）８０が形成されている。各メモリストリング８０は、図６に示すメモリストリング６０と同様の構造を有している。
【００６２】
すなわち、各メモリストリング８０は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。これは、ダミービット線領域におけるメモリストリング８０が、セルの製造工程において、セルアレイ領域におけるメモリストリング６０と同時に形成されるためである。
【００６３】
また、ダミービット線Ｄ−ＢＬは、ソース線ＳＬよりも上方の配線層Ｍ１に設けられている。このダミービット線Ｄ−ＢＬは、ドレイン側選択トランジスタＳＤＴｒの一端に配線５１を介して接続されている。
【００６４】
各配線５１は、シリコンピラーＳＰのメモリストリング８０の上方、すなわちソース線ＳＬと同レベル（配線層Ｍ０）に設けられ、カラム方向に隣接する２つのメモリストリング８０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部に共有されるように形成されている。また、各配線５１は、カラム方向において、隣接するソース線ＳＬの間に配置されている。言い換えると、各配線５１は、カラム方向において配線５０と同じ位置に配置されている。また、各配線５１は、ロウ方向において、ダミービット線Ｄ−ＢＬと同じ位置に配置されている。
【００６５】
図９に示すように、シャント領域におけるカラム方向に沿った断面において、基板１０上に、Ｕ字状シリコンピラーＳＰで構成される複数のメモリストリング（メモリセルストリング）９０が形成されている。各メモリストリング９０は、図６に示すメモリストリング６０および図８に示すメモリストリング８０と同様の構造を有している。
【００６６】
すなわち、各メモリストリング９０は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。これは、シャント領域におけるメモリストリング９０が、セルの製造工程において、セルアレイ領域におけるメモリストリング６０およびダミービット線領域におけるメモリストリング８０と同時に形成されるためである。
【００６７】
また、各配線５２は、シリコンピラーＳＰのメモリストリング９０の上方、すなわちソース線ＳＬと同レベル（配線層Ｍ０）に設けられ、カラム方向に隣接する２つのメモリストリング９０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部に共有されるように形成されている。また、各配線５２は、カラム方向において、隣接するソース線ＳＬの間に配置されている。言い換えると、各配線５２は、カラム方向において配線５０および配線５１と同じ位置に配置されている。また、各配線５２は、ソース配線ＳＬ−１の下方に配置されている。
【００６８】
図１０および図１１に示すように、ロウ方向における断面において、コントロールゲートＣＧ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳは、セルアレイ領域、ダミービット線領域、およびシャント領域に渡って延びて形成されている。また、図１０に示すように、配線層Ｍ０のソース線ＳＬ０は、コンタクトを介して配線層Ｍ１のソース配線ＳＬ０−１に接続されている。図示はしないが、ソース線ＳＬ１〜ＳＬ５もそれぞれ、コンタクトを介してソース配線ＳＬ１−１〜ＳＬ５−１に接続されている。
【００６９】
図１１に示すように、第１の実施形態において、ダミービット線領域の配線５１（配線層Ｍ０）は、コンタクトを介してダミービット線Ｄ−ＢＬ（配線層Ｍ１）に接続されている。また、配線５１は、同レベルであるシャント領域の複数の配線５２（配線層Ｍ０）に、同レベルである配線５３（配線層Ｍ０）によって接続されている。すなわち、ダミービット線領域のメモリセルストリング８０およびシャント領域の複数のメモリストリング９０は、ダミービット線Ｄ−ＢＬに対して、並列接続されている。
【００７０】
この際、ロウ方向に並列するシャント領域の複数のメモリストリング９０を半分に分け、その一方側（図１１における右側）に配置された複数のメモリストリング９０は一端に隣接するダミービット線領域のメモリストリング８０とともにダミービット線Ｄ−ＢＬに並列接続され、他方側（図１１における左側）に配置された複数のメモリストリング９０は他端に隣接するダミービット線領域のメモリストリング８０とともにダミービット線Ｄ−ＢＬに並列接続されている。これにより、ロウ方向において一方側で並列接続されたメモリストリング８０およびメモリストリング９０、または他方側で並列接続されたメモリストリング８０およびメモリストリング９０のそれぞれによって、１ビットずつの記憶容量を有するメモリを確保することができる。
【００７１】
上記第１の実施形態によれば、ダミービット線領域におけるメモリセルストリング８０をコンタクトを介してダミービット線Ｄ−ＢＬに接続し、さらに配線層Ｍ０（配線５１，５２，５３）を介してシャント領域における複数のメモリセルストリング９０に接続させている。これにより、ダミービット線領域におけるメモリセルストリング８０およびシャント領域におけるメモリセルストリング９０をダミービット線Ｄ−ＢＬに接続でき、ＲＯＭヒューズ等のメモリとして機能させることができる。このように、ダミービット線領域におけるメモリセルストリング８０およびシャント領域におけるメモリセルストリング９０を有効活用することで、擬似的に記憶容量を増加させることができる。同時に、通常ＲＯＭヒューズとして用いられるメモリ領域を削減でき、チップ面積の縮小を図ることができる。
【００７２】
また、配線層Ｍ０において、メモリセルストリング８０に接続される配線５１とメモリセルストリング９０に接続される複数の配線５２とを、配線５３により並列に接続している。これにより、メモリセルストリング８０と複数のメモリセルストリング９０とを並列接続することができ、セル数（セル容量）を多くすることができる。その結果、単体のメモリストリングでは信頼性が低くても、複数のメモリセルストリングを並列接続することで閾値に応じて変化するセル電流を大きくすることができる。すなわち、ダミービット線領域およびシャント領域において信頼性の高いメモリを確保することができる。
【００７３】
＜第２の実施形態＞
以下に図１２および図１３を用いて、第２の実施形態に係る半導体装置について説明する。上記第１の実施形態は、シャント領域においてロウ方向に並列する複数のメモリセルストリングを半分に分けてそれぞれ配線５３により並列接続し、それぞれ１ビット分のデータを記憶する領域を確保した。これに対し、第２の実施形態では、シャント領域においてロウ方向に並列する複数のメモリセルストリングの全てを配線５３により並列接続する例である。
【００７４】
なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００７５】
図１２は、第２の実施形態に係る半導体記憶装置のメモリセルアレイ５を示す平面図である。より具体的には、図１２は下位の配線層Ｍ０を示す平面図である。
【００７６】
図１２に示すように、配線層Ｍ０である配線５１は、ダミービット線領域に形成され、カラム方向における各ソース線ＳＬの間に配置されている。また、複数の配線５１は、ダミービット線Ｄ−ＢＬの下方に配置されている。
【００７７】
配線層Ｍ０である配線５２は、シャント領域に複数形成され、カラム方向における各ソース線ＳＬの間に配置されている。また、複数の配線５２は、ロウ方向において互いにラインアンドスペースで形成されている。
【００７８】
これらセルアレイ領域の配線５０、ダミービット線領域の配線５１、およびシャント領域の配線５２は、隣接するソース線ＳＬ間においてロウ方向に並列して形成されている。
【００７９】
ここで、図１２の破線部に示すように、第２の実施形態において、隣接するソース線ＳＬ間でロウ方向に並列するシャント領域の複数の配線５２の全てが、配線層Ｍ０でありロウ方向に延びる配線５３により互いに一部で電気的に接続されている。また、ロウ方向においてシャント領域の複数の配線５２の両端に隣接するダミービット線領域の配線５１も電気的に接続されている。すなわち、ロウ方向に並列する配線５１および配線５２は全て、両端でコンタクトを介してダミービット線Ｄ−ＢＬに並列接続されている。これにより、後述するように、シャント領域およびダミービット線領域に配置されたセルがビット線（ダミービット線Ｄ−ＢＬ）に接続され、メモリセルとして機能させることが可能となる。
【００８０】
図１３は、第２の実施形態に係る半導体記憶装置のメモリセルアレイ５を示す断面図である。より具体的には、図１３は図１２におけるXIII−XIII線に沿った断面図である。なお、図１３において、配線層Ｍ２を省略し、主に配線層Ｍ０および配線層Ｍ１について示している。
【００８１】
図１３に示すように、ダミービット線領域の配線５１（配線層Ｍ０）は、コンタクトを介してダミービット線Ｄ−ＢＬ（配線層Ｍ１）に接続されている。また、配線５１は、同レベルであるシャント領域の複数の配線５２（配線層Ｍ０）に、同レベルである配線５３（配線層Ｍ０）によって接続されている。すなわち、ダミービット線領域のメモリセルストリング８０およびシャント領域の複数のメモリストリング９０は、ダミービット線Ｄ−ＢＬに対して、並列接続されている。
【００８２】
この際、ロウ方向に並列するシャント領域の複数のメモリストリング９０の全てが、両端（図１３における左右側）に隣接するメモリストリング８０とともにダミービット線Ｄ−ＢＬに並列接続されている。これにより、ロウ方向において並列接続されたメモリストリング８０およびメモリストリング９０によって、１ビットの記憶容量を有するメモリを確保することができる。
【００８３】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８４】
さらに、第２の実施形態では、隣接するソース線ＳＬ間でロウ方向に並列する配線５１および配線５２は全て、ダミービット線Ｄ−ＢＬに並列接続されている。これにより、第１の実施形態よりもダミービット線Ｄ−ＢＬに並列接続されるセル数（セル容量）を多くすることができる。その結果、ダミービット線領域およびシャント領域において、より信頼性の高いメモリを確保することができる。
【００８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８６】
１０…半導体基板、６０，８０，９０…メモリストリング、５０，５１，５２，５３…配線、Ｍ０，Ｍ１，Ｍ２…配線層、ＳＰ…シリコンピラー、ＳＬ…ソース線、ＳＬ−１，ＳＬ−２…ソース配線、ＢＬ…ビット線、Ｄ−ＢＬ…ダミービット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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