(57)【要約】【課題】メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善をはかる。【解決手段】メモリ書込み制御装置３は、リードデータからエラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、ＣＰＵ１から出力されるライト位置指定信号に基づきライト要求データをマージして補正前のライトデータを生成する。そして、そのライトデータからエラー訂正用検査ビットを生成して検査ビット付きライトデータを出力し、エラー訂正が必要なビット位置が特定されると、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成してメモリ２に書き込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、
前記メモリを使用するメモリ使用装置から出力されるアドレスにしたがい前記メモリから読み出されるリードデータから前記エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定するエラー検出部と、
前記メモリ使用装置から出力されるライト位置指定信号に基づき、前記リードデータに前記ライト要求データをマージして補正前の前記ライトデータを生成するライトデータ生成部と、
前記補正前の前記ライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力する検査ビット生成部と、
前記エラー検出部によりエラー訂正が必要なビット位置が特定されると、前記ライト位置指定信号に基づき、前記特定されたビット位置のエラー訂正の要否を示す補正データを生成する補正データ生成部と、
前記補正データに基づき、前記ライトデータ生成部から出力される前記補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成して前記メモリに書き込むライトデータ補正部と、
を有することを特徴とするメモリ書込み制御装置。
【請求項２】
前記エラー検出部による前記エラー検出と、前記ライトデータ生成部による前記補正前のライトデータの生成とを並列に実行させるタイミング制御部と、
を有することを特徴とする請求項１記載のメモリ書込み制御装置。
【請求項３】
前記検査ビット生成部による前記補正前検査ビット付きのライトデータの生成と、前記補正データ生成部による前記補正データの生成とを並列に実行させるタイミング制御部と、
を有することを特徴とする請求項１記載のメモリ書込み制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、ＣＰＵ等のメモリ使用装置から所定のデータ幅に満たないライト要求データを書き込む、メモリ書込み制御装置に関する。
【背景技術】
【０００２】
半導体技術の進歩によりメモリの高速大容量化が進み、並行して高信頼性が求められるサーバ等の記憶装置やデータ伝送路等のバスには、ＥＣＣ（Error Check and Correct）対応のメモリが実装されるようになった。ＥＣＣとは、メモリからデータを読み出す際に、データの誤りを訂正するために本来のデータとは別に付加される冗長なデータのことをいい、例えば、拡張ハミング符号が用いられる。
【０００３】
ＰＣ（Personal Computer）等の情報処理装置では、例えば、メモリ６４ビットにつき８ビットの誤り訂正用データを対応させ、６４ビットのうち１ビットが誤った値になったときに、これを検出して訂正（ビット反転）する。また、２ビット以上の誤りは訂正不可であるが、誤り検出は可能である。このように、データの誤りは検出するが訂正できないパリティと比較してより多くの冗長ビットを必要とする代わりに、データの誤りが発生してもシステムを継続して稼働させることが可能である。
【０００４】
ところで、情報処理装置において、ＣＰＵ・メモリと入出力装置間のデータ転送を効率的に行なう技術が、例えば、特許文献１に開示されている。また、特許文献２には、メモリのデータ幅に満たないデータをＣＰＵや入出力装置等のメモリ使用装置から書き込む場合、バイト単位でマスクをかけ、データ幅中の一部データのみの書込みを行う技術が開示されている。しかしながら、この技術を適用するには、マスクに対応して書込み環制御するマスクライト機能を有する、例えば、ＤＤＲ−ＳＤＲＡＭ（Dual Inline Memory Module - Synchronous Dynamic Random Access Memory）等、高価なメモリが必要になるため、リード・モディファイ・ライト処理を行うのが通例である。このリード・モディファイ・ライト処理では、メモリからデータを読み出し、その一部を書き換えてメモリに書き戻すことで、結果としてメモリのデータ幅の一部書き換えを行う。しかしながら、このリード・モディファイ・ライト処理が実行されると、メモリへのアクセス回数が増加してモリへの書込み速度の低下を招く。
【０００５】
リード・モディファイ・ライト処理について、図４と図５を用いて具体的に説明する。図４は従来のメモリ書込み制御装置３００の構成を、図５は、図４に示す信号線５００，５０１，５０２，５１１，５１２，５０３，５０４のそれぞれを伝播するデータの一例を示す。
【０００６】
図４によれば、メモリ書込み制御装置３００は、メモリ２００とメモリ使用装置としてのＣＰＵ１００との間にあって、エラー検出部３０１と、エラー訂正部３０２と、ライトデータ生成部３０３と、検査ビット生成部３０４と、を含み構成される。ここでは、メモリ書込み制御装置３００は、６４ビットのデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリ２００に対し、ＣＰＵ１００からメモリ２００のデータ幅に満たない３２ビットのライト要求データを書き込む場合の動作を説明する。
【０００７】
上記構成において、まず、ＣＰＵ１００は、ライト先のメモリアドレスと、ライト要求データと、ライト位置指示信号とを生成し、それぞれ、信号線５０９、５１０、５１１に出力する。このことにより、メモリ２００の該当アドレスから信号線５００経由で図５（ａ）に示すリードデータが読み出される。リードデータには、データＡ，Ｂ，Ｃ，Ｄ‘，Ｅ，Ｆに基づく検査ビット＃１が含まれ、ここでは、データＤ’にエラーが含まれているものとして説明する。
【０００８】
次に、エラー検出部３１０は、リードデータからエラー検出訂正符号の仕組みを用いて図５（ｂ）に示す訂正箇所データを信号線５０１に出力する。ここで、“０”はエラー無し、“１”はエラー有りをそれぞれ示す。これを受け、エラー訂正部３０２は、リードデータに対し訂正箇所データに基づくエラー訂正を行い、図５（ｃ）に示す訂正済みリードデータを信号線５０２に出力する。ここで、データＤはデータＤ‘のエラーを訂正したデータである。
【０００９】
ライトデータ生成部３０３では、訂正済みリードデータのうち、信号線５１１を介しＣＰＵ１００から出力されるライト位置指定信号（図５（ｅ））に示される位置のデータのみをライト要求データ（図５（ｄ））に置換してライトデータ（図５（ｆ））を生成し、信号線５０３を介して検査ビット生成部３０４に出力する。検査ビット生成部３０４では、信号線５０３を介して出力されるライトデータからエラー検出訂正符号の検査ビット＃２（データＡ、Ｂ、Ｃ、Ｄ、Ｋ、Ｌに基づく）を生成し、これをライトデータとマージすることによって検査ビット付ライトデータ（図５（ｇ））を生成し、信号線５０４を介してメモリ２００に出力する。以上の動作により、メモリ２００は、該当アドレスに検査ビット付ライトデータを保持することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−２７８９３９号公報
【特許文献２】特開２００５−１８２５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記した従来のメモリ書込み制御装置３００によれば、ＣＰＵ１００から発せられるメモリ書込み要求から、メモリ２００に書き込むべき検査ビット付きライトデータの生成に至るまでに、「エラー検出」、「エラー訂正」、「ライトデータ生成」、「検査ビット付きライトデータ生成」の、４ステップの動作を要していた。このため、メモリ２００へのデータ書込み処理に時間を要し、システム全体としての動作性能に悪影響を与えていた。
【００１２】
本発明は上記した課題を解決するためになされたものであり、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善をはかったメモリ書込み制御装置を提供することを目的とする
【課題を解決するための手段】
【００１３】
上記の課題を解決するために本発明は、所定のデータ幅を単位にエラー訂正用検査ビット付きのライトデータが書き込まれるメモリに対し、前記所定のデータ幅に満たないライト要求データを書き込むメモリ書込み制御装置であって、前記メモリを使用するメモリ使用装置から出力されるアドレスにしたがい前記メモリから読み出されるリードデータから前記エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定するエラー検出部と、前記メモリ使用装置から出力されるライト位置指定信号に基づき、前記リードデータに前記ライト要求データをマージして補正前の前記ライトデータを生成するライトデータ生成部と、前記補正前の前記ライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力する検査ビット生成部と、前記エラー検出部によりエラー訂正が必要なビット位置が特定されると、前記ライト位置指定信号に基づき、前記特定されたビット位置のエラー訂正の要否を示す補正データを生成する補正データ生成部と、前記補正データに基づき、前記補正前検査ビット付きライトデータ生成部から出力される前記補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成して前記メモリに書き込むライトデータ補正部と、を有することを特徴とする。
【００１４】
本発明によれば、メモリ書込み制御装置は、リードデータからエラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、メモリ使用装置から出力されるライト位置指定信号に基づき、リードデータにライト要求データをマージして補正前のライトデータを生成する。そして、補正前のライトデータからエラー訂正用検査ビットを生成して補正前検査ビット付きライトデータを出力し、エラー訂正が必要なビット位置が特定されると、ライト位置指定信号に基づき、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、当該補正データに基づき、補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成してメモリに書き込む。このように、メモリ使用装置から発せられるメモリ書込み要求から、メモリに書き込むべき検査ビット付きライトデータ生成に至るまでに、「エラー検出・ライトデータ生成」、「補正データ生成・検査ビット生成」、「ライトデータ補正」の３ステップの動作で行なうため、「エラー検出」、「エラー訂正」、「ライトデータ生成」、「検査ビット付きライトデータ生成」の４ステップの動作を必要としていた従来のメモリ書込み動作に比べて1ステップ分の時間短縮が可能になり、結果、システム全体の速度性能の向上がはかれる。また、本発明によれば、上記した各ステップにおける出力をクロック同期で生成するパイブ信号線動作による実装形態と、検査ビット付きライトデータの出力をクロック同期で生成する組み合わせ回路による実装形態のいずれにも適応できることから柔軟な回路設計が可能になる。
【００１５】
また、本発明のメモリ書込み制御装置において、前記エラー検出部による前記エラー検出と、前記ライトデータ生成部による前記補正前のライトデータの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする。本発明によれば、エラー検出と、補正前のライトデータの生成とを並列に実行させることにより、エラー検出と補正前のライトデータの生成とを逐次行なっていた従来例と比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。
【００１６】
また、本発明のメモリ書込み制御装置において、前記検査ビット生成部による前記補正前検査ビット付きのライトデータの生成と、前記補正データ生成部による前記補正データの生成とを並列に実行させるタイミング制御部と、を有することを特徴とする。本発明によれば、補正前検査ビット付きのライトデータの生成と、補正データの生成とを並列に実行させることにより、これを逐次実行させる場合と比較してメモリライトに要する時間が短縮され、システム全体としての速度性能の向上がはかれる。
【発明の効果】
【００１７】
本発明のメモリ書込み制御装置によれば、メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善がはかれる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係るメモリ書込み制御装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係るメモリ書込み制御装置の動作を、信号線上を伝播するデータの一例によって示した図である。
【図３】本発明の実施の形態に係るメモリ書込み制御装置の動作を、信号線上を伝播するデータの他の例によって示した図である。
【図４】従来のメモリ書込み制御装置の構成例を示す図である。
【図５】従来のメモリ書込み制御装置の動作を、信号線上を伝播するデータの一例によって示した図である。
【発明を実施するための形態】
【００１９】
以下、漆付図面を参照して本発明を実施するための実施の形態（以下、単に本実施形態という）について詳細に説明する。
【００２０】
（実施形態の構成）
図１は、本実施形態に係るメモリ書込み制御装置の構成を示すブロック図である。図１によれば、メモリ書込み制御装置３は、メモリ２とＣＰＵ１との間に介在し、エラー検出部３１と、ライトデータ生成部３２と、補正データ生成部３３と、検査ビット生成部３４と、ライトデータ補正部３５と、タイミング生成部３６とを含み構成される。
【００２１】
エラー検出部３１は、ＣＰＵ１から信号線１０を介して出力されるアドレスにしたがい、信号線２０を介してメモリ２から出力（読み出し）されるリードデータから、エラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、信号線２１を介して補正データ生成部３３へ出力する。ライトデータ生成部３２は、ＣＰＵ１から信号線１２を介して出力されるライト位置指定信号に基づき、リードデータに、同じくＣＰＵ１から信号線１１を介して出力されるライト要求データをマージして補正前のライトデータを生成し、信号線２２を介して検査ビット生成部３４へ出力する。
【００２２】
補正データ生成部３３は、エラー検出部３１によりエラー訂正が必要なビット位置が特定されると、ＣＰＵ１から信号線１２を介して出力されるライト位置指定信号に基づき、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、信号線２４経由でライトデータ補正部３５の一方の入力端子に出力する。検査ビット生成部３４は、信号線２２を介して入力される補正前のライトデータからエラー訂正用検査ビットを生成し、補正前のエラー訂正用検査ビット付きのライトデータを信号線２３経由でライトデータ補正部３５の他方の入力端子に出力する。
【００２３】
ライトデータ補正部３５は、信号線２４を介して補正データ生成部３３から出力される補正データに基づき、検査ビット生成部３４から出力される補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成し、信号線２５を介してメモリ２へ出力する。
【００２４】
なお、タイミング生成部３６は、ＣＰＵ１から信号線１３を介して出力されるタイミング制御信号に基づき、エラー検出部３１によるエラー検出と、ライトデータ生成部３２による補正前のライトデータの生成とを並列に実行させ、また、検査ビット生成部３４による補正前検査ビット付きのライトデータの生成と、補正データ生成部３３による補正データの生成とを並列に実行させるためのシーケンス制御を行う。
【００２５】
（実施形態の動作）
以下、図２、図３に示す信号線上を伝播するデータ例を参照しながら、図１に示す本実施形態のメモリ書込み制御装置３の動作について詳細に説明する。
【００２６】
図２、図３共に、（ａ）は、メモリ２から読み出され、信号線２０を介して出力されるリードデータ、（ｂ）は、エラー検出部３１により生成され、信号線２１を介して出力される訂正個所データ、（ｃ）は、ＣＰＵ１により生成され信号線１１を介して出力されるライト要求データ、（ｄ）は、ＣＰＵ１１により生成され、信号線１２を介して出力されるライト位置指定信号、（ｅ）は、ライトデータ生成部３２により生成され信号線２２を介して出力される補正前ライトデータ、（ｆ）は、検査ビット生成部３４により生成され、信号線２３を介して出力される補正前検査ビット付きライトデータ、（ｇ）は、補正データ生成部３３により生成され、信号線２４を介して出力される補正データ、（ｈ）は、ライトデータ補正部３５により生成され、信号線２５を介してメモリ２に出力される検査ビット付きライトデータ、のそれぞれを示す。
【００２７】
図２に示す例では、信号線１２を伝播するライト位置指定信号の値から、信号線２０を伝播するリードデータ「Ａ、Ｂ、Ｃ、Ｄ‘、Ｅ、Ｆ」のうち、エラーを含むデータ「Ｄ’」は上書きされず、そのままメモリ２へ書き戻される。したがって、データＤ’を訂正するために、補正データ生成部３３により生成され、信号線２４を介して出力される「補正データ」のリードデータ「Ｄ’」に相当する位置の値は、エラー有りを示す値“１”になる。
【００２８】
一方、検査ビット生成部３４では、エラーを含むデータ「Ｄ’」に基づく検査ビット＃２’が付加された補正前検査ビット付ライトデータが信号線２３を介して出力される。この検査ビット＃２’は、データ「Ｄ’」が訂正されるのに合わせ、訂正後のデータ「Ｄ」に基づく検査ビット（検査ビット＃２）に置換する必要がある。このためのデータが補正データ生成部３３により出力される補正データ（検査ビット補正値）である。
【００２９】
検査ビット生成部３４により生成される検査ビットは、ライトデータ生成部３２から出力される補正前ライトデータの「Ａ，Ｂ，Ｃ，Ｄ’，Ｋ，Ｌ」に基づき生成されるが、どのビットがどのデータから生成されるかは一意である。このとき、データ「Ａ，Ｂ，Ｃ，Ｄ’，Ｋ，Ｌ」のいずれにエラーがあるかが判明していれば、補正する（反転させる）検査ビットは一意に決定される。このため、補正データ生成部３３により生成され出力される補正データは、検査ビット値中のどのビットを補正するかを示すビット列となる。
【００３０】
次に、図３に示す例では、ＣＰＵ１から信号線１２を介して出力されるライト位置指定信号の値から、信号線２０を介して出力されるリードデータ「Ａ、Ｂ、Ｃ、Ｄ’、Ｅ、Ｆ」のうちのエラーを含むデータ「Ｄ’」は上書きされることがわかる。このためデータの訂正は不要となり、また検査ビット＃１の補正も不要である。
【００３１】
この場合、ライトデータ補正部３５は、検査ビット生成部３４により生成され、信号線３４を介して出力される補正前検査ビット付ライトデータと、補正データ生成部３３により生成され、信号線２４を介して出力される補正データ（検査ビット補正値）とから、検査ビット（検査ビット＃３）付ライトデータを生成し、信号線２５を介してメモリ２に出力する。  補正データ生成部３３により生成され出力される補正データは、補正が必要なビット位置が“１”になっている値である。ライトデータ補正部３５は、これに基づき検査ビット生成部３４により生成出力される補正前検査ビット付ライトデータの該当ビットを反転させることで、検査ビット付ライトデータを生成する。
【００３２】
以下に本実施形態に係るメモリ書込み制御装置３の動作を時系列的に説明する。まず、ＣＰＵ１は、メモリ２にデータを書き込むにあたり、アドレス、ライト要求データ、ライト位置指示信号、タイミング制御信号を生成し、アドレスは信号線１０を介してメモリに出力し、ライト要求データは信号線１１を介してライトデータ生成部３２へ、ライト位置指示信号は、信号線１２を介して補正データ生成部３３とライトデータ生成部３２へ、タイミング制御信号は、信号線１３を介してタイミング生成部３６へ出力する。このことにより、メモリ２の該当アドレスから信号線２０経由でリードデータが読み出され、エラー検出部３１及びライトデータ生成部３２に入力される。
【００３３】
これを受けてエラー検出部３１では、リードデータから、訂正箇所データを生成し、信号線２１を介して補正データ生成部３３へ出力する。また、ライトデータ生成部３２では、リードデータと、ライト要求データと、ライト位置指示信号とから補正前ライトデータを生成し、信号線２２経由で検査ビット生成部３４へ出力する。このエラー検出部３１による訂正個所データの生成出力と、ライトデータ生成部３２による補正前ライトデータの生成は、タイミング生成部３６により、データと信号の依存関係により並列処理され、同時動作が可能である。
【００３４】
また、補正データ生成部３３では、エラー検出部３１から信号線２１を介して出力される訂正箇所データと、ＣＰＵ１から信号線１２を介して出力されるライト位置指示信号とから、補正データ５２３を生成し、ライトデータ補正部３５へ信号線２４経由で出力する。また、検査ビット生成部３４では、ライトデータ生成部３２から信号線２２を介して出力される補正前ライトデータから、補正前検査ビット付ライトデータを生成し、信号線２３を介してライトデータ補正部３５へ出力する。この補正データ生成部３３による補正データの生成と、検査ビット生成部３４による補正前検査ビット付ライトデータの生成は、同じくタイミング生成部３６によりデータと信号の依存関係により並列処理され、同時動作が可能である。
【００３５】
最後に、ライトデータ補正部３５では、検査ビット生成部３４から信号線２３経由で出力される補正前検査ビット付ライトデータと、補正データ生成部３３から信号線２４経由で出力される補正データとから、検査ビット付ライトデータを生成し、信号線２５経由でメモリ２に出力する。これにより、メモリ２は、該当アドレスに検査ビット付ライトデータを保持することができる。
【００３６】
以上説明のように本実施形態に係るメモリ書込み制御装置３によれば、エラー検出部３１とライトデータ生成部３２とにより、メモリ２から読み出されるリードデータのエラーの有無に依存することなく補正前検査ビット付ライトデータを生成し、また、補正データ生成部３３と検査ビット生成部３４とにより、エラー訂正に必要な情報である補正データを生成し、ライトデータ補正部３５で補正データに基づき補正前検査ビット付ライトデータから検査ビット付ライトデータを生成することにより、メモリ書込み要求から検査ビット付きライトデータの生成までの動作ステップを２５％削減でき、このため、メモリ書込み処理の時間短縮が可能である。その結果、システム全体の速度性能の改善がはかれる。
【００３７】
なお、上記した本実施形態に係るメモリ書込み制御装置は、以下に示す２通りの実装形態をとることができる。一つは、「エラー検出・ライトデータ生成」、「補正データ生成・検査ビット生成」、「ライトデータ補正」による各出力をクロック同期で生成する、パイプ処理形態であり、他の一つは、メモリ書込み制御装置３の出力である検査ビット付ライトデータをクロック同期で生成する組み合わせ回路による実装形態である。この実装形態の選択は、回路設計方針、要求動作速度により決定される。
【００３８】
前者の実装形態によれば、検査ビット付ライトデータ生成に要するクロックの数が４から３に削減できることにより、メモリ２へのライト動作を高速化でき、後者の実装形態によれば、回路の論理段数が２５％削減されることから、同一半導体プロセス、同一条件において、より高速のクロック周波数で動作させることが可能になり、メモリへの書込み動作を高速化することができる。
【００３９】
なお、本実施形態では、メモリ使用装置としてＣＰＵ１のみ例示したが、メモリ使用装置が入出力装置であっても同様に動作する。また、本実施形態において使用されるエラー検出訂正符号は、拡張ハミング符号の他に、ターボ符号、リードマラー符号等があるが、これらの種類に依存するものではくエラー検出訂正符号のいずれの種類にも適用できる。また、本実施形態の図２、図３に示す検査ビットの格納位置、及び訂正箇所データ、ライト位置指定信号、補正データの書式はいずれも一例であり、それぞれにおいて必要なデータが示せればその書式は制限されないものとする。
【００４０】
以上、本実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。またそのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４１】
１・・ＣＰＵ、２・・メモリ、３・・メモリ書込み制御装置、３１・・エラー検出部、３２・・ライトデータ生成部、３３・・補正データ生成部、３４・・検査ビット生成部、３５・・ライトデータ補正部、３６・・タイミング生成部
【図１】
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【図２】
2012174050.tif 000004
【図３】
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【図４】
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【図５】
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