(57)【要約】【課題】レクテナに用いた場合でも、高効率で高出力電力を発生することができる整流回路を提供する。【解決手段】整流回路の整流部を構成するのは、第１のダイオード３と第２のダイオード４との組、及び第３のダイオード５と第４のダイオード６との組の２組であり、それぞれの組のダイオードは順方向に直列接続されている。第１のダイオード３と第３のダイオード５とのそれぞれのアノードは、グランドに接地されている。第２のダイオード４と第４のダイオード６とのそれぞれのカソードは、平滑化用キャパシタ７に接続されている。第１のダイオード３のカソードと第３のダイオード５のカソードとは、位相調整手段９を介して、互いに接続されている。第１のダイオード３と第２のダイオード４との接続点は、直流電流阻止キャパシタ２に接続されている。【選択図】図１
2012130128.tif 000002
【特許請求の範囲】
【請求項１】
順方向に直列接続された第１のダイオード及び第２のダイオードと、
順方向に直列接続された第３のダイオード及び第４のダイオードと、
前記第１のダイオード及び前記第２のダイオードの接続点に接続された入力キャパシタと、
前記第２のダイオードの出力端と前記第４のダイオードの出力端とに接続された出力キャパシタと、
前記第１のダイオード及び前記第２のダイオードの接続点と、前記第３のダイオード及び前記第４のダイオードの接続点との間に配置され、入力信号の位相を変えるための位相調整手段と
を備えることを特徴とする整流回路。
【請求項２】
請求項１に記載の整流回路をＮ（Ｎは正の整数）個組み合わせてなる整流回路であって、
第（Ｎ−１）番目の整流回路における前記第２のダイオードの出力端は、第Ｎ番目の整流回路における前記第１のダイオードの入力端に接続され、
第（Ｎ−１）番目の整流回路における前記第４のダイオードの出力端は、第Ｎ番目の整流回路における前記第３のダイオードの入力端に接続されている
ことを特徴とする整流回路。
【請求項３】
前記位相調整手段は、インダクタによって構成されている
ことを特徴とする請求項１又は請求項２に記載の整流回路。
【請求項４】
前記位相調整手段は、キャパシタによって構成されている
ことを特徴とする請求項１又は請求項２に記載の整流回路。
【請求項５】
前記第１から第４のダイオードは、電極が短絡接続されたＦＥＴからなる回路素子によってそれぞれ構成されている
ことを特徴とする請求項１から請求項４までのいずれか１項に記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、衛星通信や地上波マイクロ波通信等に用いられ、入力された交流信号を直流電力に変換して出力する整流回路に関する。
【背景技術】
【０００２】
従来から、入力された交流信号を直流電力に変換して出力する整流回路がアンテナ等の通信用途に使用されている。図６は、特許文献１に示すような倍電圧整流回路を示す回路図である。図６において、倍電圧整流回路１０１は、信号源１０３から入力される交流信号を直流電力に変換して負荷抵抗Ｒ１に出力するものである。
【０００３】
また、倍電圧整流回路１０１は、信号源１０３との整合をとるための入力整合回路１０２と、直流電流阻止のためのコンデンサＣ１、ダイオードＤ１及びダイオードＤ２によって構成される整流部と、インダクタＬ１及びコンデンサＣ２によって構成される出力フィルタとを備えている。
【０００４】
整流部を構成する２つのダイオードＤ１，Ｄ２のうち、ダイオードＤ１のアノードは、グランドに接地され、ダイオードＤ１のカソードは、入力コンデンサＣ１の一端に接続されている。入力コンデンサＣ１の他端は、入力整合回路１０２を介して、第１入力端子１１２に接続されている。一方、ダイオードＤ２のアノードは、入力コンデンサＣ１の一端に接続され、ダイオードＤ２のカソードは、出力フィルタを構成するインダクタＬ１の一端に接続されている。インダクタＬ１の他端は、第２出力端子１１４に接続されている。また、第２出力端子１１４と第１出力端子１１５との間には、出力フィルタを構成するコンデンサＣ２が接続されている。
【０００５】
次に、動作について説明する。倍電圧整流回路１０１では、信号源１０３から入力端子を介して入力された交流信号が、入力整合回路１０２と入力コンデンサＣ１とを介して、各ダイオードＤ１及びＤ２に流れ、この交流信号が各ダイオードＤ１及びＤ２によって整流される。そして、整流後の信号は、インダクタＬ１及びコンデンサＣ２からなる出力フィルタによって直流に平滑化される。これにより、出力端子側には、入力された交流信号の約２倍の直流電圧が発生する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５２０４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、倍電圧整流回路は、周波数の低い交流信号から周波数の高い（数ＧＨｚまで）交流信号までを直流に変換することができるため、例えばマイクロ波を受信して直流電力を取り出すレクテナとして用いることもできる。このレクテナでは、受信した信号をいかに効率よく直流電力に変換できるかが課題である。また、近年、倍電圧整流回路の効率を改善させるための技術は、種々提案されているが、レクテナの用途の整流回路に関しては、十分とは言えない。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、レクテナに用いた場合でも、高効率で高出力電力を発生することができる整流回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明の整流回路は、順方向に直列接続された第１のダイオード及び第２のダイオードと、順方向に直列接続された第３のダイオード及び第４のダイオードと、前記第１のダイオード及び前記第２のダイオードの接続点に接続された入力キャパシタと、前記第２のダイオードの出力端と前記第４のダイオードの出力端とに接続された出力キャパシタと、前記第１のダイオード及び前記第２のダイオードの接続点と、前記第３のダイオード及び前記第４のダイオードの接続点との間に配置され、入力信号の位相を変えるための位相調整手段とを備える。
【発明の効果】
【００１０】
この発明の整流回路によれば、第３のダイオードと第４のダイオードとの接続点が、位相調整手段を介して、第１のダイオードと第２のダイオードとの接続点に接続されているので、第１のダイオードと第２のダイオードとの組と、第３のダイオードと第４のダイオードとの組への入力信号の位相条件を位相調整手段によって変えることにより、レクテナに用いた場合でも、高効率で高出力電力を発生することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１による整流回路を示す回路図である。
【図２】この発明の実施の形態２による整流回路を示す回路図である。
【図３】この発明の実施の形態３による整流回路を示す回路図である。
【図４】この発明の実施の形態４による整流回路を示す回路図である。
【図５】この発明の実施の形態５による整流回路を示す回路図である。
【図６】特許文献１に示すような倍電圧整流回路を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１による整流回路を示す回路図である。
図１において、１は交流信号入力端子、２は直流電流阻止キャパシタ（入力キャパシタ）、３は第１のダイオード、４は第２のダイオード、５は第３のダイオード、６は第４のダイオード、７は平滑化用キャパシタ（出力キャパシタ）、８は負荷抵抗、９は位相調整手段（位相調整回路）である。
【００１３】
実施の形態１の整流回路は、交流信号入力端子１から入力される交流信号を直流電力に変換して負荷抵抗８に出力するものである。整流部を構成するのは、第１のダイオード３と第２のダイオード４との組（ダイオード対）、及び第３のダイオード５と第４のダイオード６との組の２組であり、それぞれの組のダイオードは順方向に直列接続されている。
【００１４】
第１のダイオード３と第３のダイオード５とのそれぞれのアノードは、グランドに接地されている。第２のダイオード４と第４のダイオード６とのそれぞれのカソードは、平滑化用キャパシタ７に接続されている。また、第１のダイオード３のカソードと第３のダイオード５のカソードとは、位相調整手段９を介して、互いに接続されている。さらに、第１のダイオード３と第２のダイオード４との接続点は、直流電流阻止キャパシタ２に接続されている。
【００１５】
次に、動作について説明する。図１の整流回路では、交流信号入力端子１からの交流信号が、直流電流阻止キャパシタ２を介して、第１及び第２のダイオード３，４及び位相調整手段９に入力される。ここで、位相調整手段９によって交流信号の位相が調整されて、その調整後の交流信号が第３及び第４のダイオード５，６に入力される。そして、交流信号が各ダイオード３〜６によって整流され、その後、平滑化用キャパシタ７によって直流に平滑化される。これにより、出力端子側の負荷抵抗８に直流電圧が発生する。
【００１６】
従って、上記のような実施の形態１によれば、入力された交流信号が正の位相をもつ場合に、その交流信号が平滑化用キャパシタ７に充電されて直流電圧が発生する。また、第１のダイオード３と第２のダイオード４との組と、第３のダイオード５と第４のダイオード６との組への入力信号の位相条件を位相調整手段９によって変えることにより、レクテナに用いた場合でも、高効率で高出力電力を発生することができる。
【００１７】
実施の形態２．
図２は、この発明の実施の形態２による整流回路を示す回路図である。図２において、実施の形態２の整流回路は、実施の形態１で示した第１の整流回路１０と、第１の整流回路１０と同様の素子から構成された第２の整流回路１１とを組み合わせてなる整流回路である。
【００１８】
また、実施の形態２の整流回路は、実施の形態１と同様に、交流信号入力端子１から入力される交流信号を直流電力に変換して負荷抵抗８に出力するものである。第１の整流回路１０における第１のダイオード及び第３のダイオードのアノードは、グランドに接地されている。第１の整流回路１０における第２のダイオード及び第４のダイオードのカソードと、第２の整流回路１１における第１のダイオード及び第３のダイオードのアノードとは、互いに接続されている。
【００１９】
上記のような実施の形態２によれば、第１の整流回路１０の第２のダイオード及び第４のダイオードのカソードと、第２の整流回路１１の第１のダイオード及び第３のダイオードのアノードとが接続されている。この構成により、第１の整流回路１０の出力電位を第２の整流回路１１の基準電位とすることができ、第２の整流回路１１の各ダイオードの立ち上がり電圧を負荷抵抗に印加することができ、実施の形態１に比べて、さらに高い電圧を出力することができる。
【００２０】
さらに、実施の形態２の整流回路では、入力された交流信号が正の位相をもつ場合にキャパシタ７に充電され直流電圧を発生する。位相調整手段９により、２組の整流回路の入力信号の位相条件を変えることにより、より高出力な電圧を発生することができる。
【００２１】
なお、図２に示した整流回路では、２組の整流回路を組み合わせた場合を示したが、３組以上の整流回路を組み合わせることによっても、実施の形態２と同様の効果を得ることができる。
【００２２】
実施の形態３．
図３は、この発明の実施の形態３による整流回路を示す回路図である。図３において、実施の形態３の整流回路は、実施の形態１における位相調整手段９を実現する回路素子としてインダクタ１２を用いたものである。実施の形態３の整流回路でも、実施の形態１と同様に、２組のダイオード対の入力信号の位相条件を変えることにより、より高出力な電圧を発生することができる。
【００２３】
実施の形態４．
図４は、この発明の実施の形態４による整流回路を示す回路図である。図４において、実施の形態４の整流回路は、実施の形態１における位相調整手段９を実現する回路素子としてキャパシタ１３を用いたものである。実施の形態４の整流回路でも、実施の形態１と同様に、２組のダイオード対の入力信号の位相条件を変えることにより、より高出力な電圧を発生することができる。
【００２４】
なお、実施の形態３，４において、位相調整手段を実現する回路として、入力信号の位相を変えることができれば、インダクタ及びキャパシタを組み合わせてもよい。
【００２５】
また、実施の形態３，４では、１組の整流回路を用いた場合の構成について説明した。しかしながら、実施の形態２のように、２組以上の整流回路を用いた場合にも、同様の効果を得ることができる。
【００２６】
実施の形態５．
図５は、この発明の実施の形態５による整流回路を示す回路図である。図５において、実施の形態５の整流回路は、実施の形態１における第１〜第４のダイオード３〜６を、Ｎ型ＭＯＳ−ＦＥＴ１４〜１７に置き換えた構成である。Ｎ型ＭＯＳ−ＦＥＴ１４〜１７のゲート電極とソース電極とは、短絡されており、Ｎ型ＭＯＳ−ＦＥＴ１４〜１７は、それぞれダイオードをなしている。他の構成は、実施の形態１と同様である。
【００２７】
実施の形態５の整流回路では、実施の形態１と同様に、２組のダイオード対（ＦＥＴ対）の入力信号の位相条件を変えることによって、実施の形態１と同様に、より高出力な電圧を発生することができる。また、実施の形態５の整流回路では、ダイオードのないプロセスを用いた場合にも、整流回路を実現することができる。これにより、整流回路の１チップ化が実現でき、低コスト化を図ることができる。
【００２８】
なお、実施の形態５では、１組の整流回路を用いた場合の構成について説明した。しかしながら、実施の形態２のように２組以上の整流回路を用いた場合にも、同様の効果を得ることができる。また、実施の形態３，４のように、位相調整手段９として、インダクタあるいはキャパシタを用いてもよい。
【００２９】
さらに、実施の形態１〜５では、入力整合回路及び出力整合回路を用いない整流回路の回路構成について説明した。しかしながら、入力整合回路及び出力整合回路を用いた回路構成でも、実施の形態１〜５と同様の効果を得ることができる。
【符号の説明】
【００３０】
１  交流信号入力端子、２  直流電流阻止キャパシタ（入力キャパシタ）、３  第１のダイオード、４  第２のダイオード、５  第３のダイオード、６  第４のダイオード、７  平滑化用キャパシタ（キャパシタ）、８  負荷抵抗、９  位相調整手段、１０  第１の整流回路、１１  第２の整流回路、１２  インダクタ、１３  キャパシタ、１４〜１７  Ｎ型ＭＯＳ−ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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