(57)【要約】【課題】微細配線を簡易に低抵抗化する。【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、
前記第１乃至第ｎの半導体層のうちの１つを選択する第１乃至第ｎのレイヤーセレクトトランジスタとを具備し、
前記第１乃至第ｎのレイヤーセレクトトランジスタのうちの第ｉのレイヤーセレクトトランジスタ（ｉは、１〜ｎのうちの１つ）は、
前記フィン型積層構造の前記第１及び第２の方向に垂直な第３の方向にある表面上において前記第１の方向に延びるゲート電極を有し、前記第１乃至第ｎの半導体層のうちの第ｉの半導体層においてノーマリオン状態、前記第ｉの半導体層以外の残りの半導体層においてオン／オフ制御可能であり、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される
半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に垂直な第１の方向に配置され、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、
前記フィン型積層構造の前記第２の方向の一端に接続され、前記第１及び第２の方向に垂直な第３の方向に延びる梁と、
前記梁の前記第２の方向にある表面上に配置される第１乃至第ｎのレイヤーセレクトトランジスタ（ｎは、２以上の自然数）とを具備し、
前記フィン型積層構造及び前記梁は、第１乃至第ｎの半導体層を有し、前記第１乃至第ｎのレイヤーセレクトトランジスタは、前記第１乃至第ｎの半導体層のうちの１つを選択し、
前記第１乃至第ｎのレイヤーセレクトトランジスタのうちの第ｉのレイヤーセレクトトランジスタ（ｉは、１〜ｎのうちの１つ）は、
前記梁の前記第２の方向にある表面上において前記第１の方向に延びるゲート電極を有し、前記第１乃至第ｎの半導体層のうちの第ｉの半導体層においてノーマリオン状態、前記第ｉの半導体層以外の残りの半導体層においてオン／オフ制御可能であり、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される
半導体装置。
【請求項３】
前記フィン型積層構造は、第１乃至第ｎのメモリストリングを有し、
前記第１乃至第ｎのメモリストリングのうちの第ｉのメモリストリングは、前記第ｉの半導体層をチャネルとし、前記第２の方向に直列接続される複数のメモリセルを備える
請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のメモリセルは、それぞれ、記録層及びコントロールゲート電極を有し、前記記録層の状態により閾値が変化するＦＥＴである請求項３に記載の半導体装置。
【請求項５】
前記第３の方向に延びる第１乃至第ｍの半導体層（ｍは、２以上の自然数）と、前記第１乃至第ｎの半導体層と前記第１乃至第ｍの半導体層との間に配置される複数の抵抗変化素子とをさらに具備する請求項１又は２に記載の半導体装置。
【請求項６】
前記第１乃至第ｎのレイヤーセレクトトランジスタの各々のチャネル幅は、１５ｎｍ以下である請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に配置され、第１及び第２の凹部を有する絶縁層と、
前記第１の凹部内に配置され、ｎ型領域及びその上のｐ型領域を備える第１の半導体層と、
前記第２の凹部内に配置される第２の半導体層とを具備し、
前記第１の半導体層の上面のみ及び前記第２の半導体層の全体は、金属シリサイド化される
半導体装置。
【請求項８】
前記第１の半導体層と共に積層構造を構成する抵抗変化素子をさらに具備する請求項７に記載の半導体装置。
【請求項９】
前記凹部の幅は、１５ｎｍ以下である請求項７又は８に記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に配置される絶縁層と、
前記絶縁層上に配置される第１及び第２の半導体層と、
前記第１の半導体層上に配置される第１のゲート電極を有するオン／オフ制御可能な第１のＦＥＴと、
前記第２の半導体層上に配置される第２のゲート電極を有するノーマリオン状態の第２のＦＥＴとを具備し、
前記第２のＦＥＴのチャネルは、金属シリサイド化される
半導体装置。
【請求項１１】
前記半導体基板上に配置され、前記絶縁層により覆われる論理ＬＳＩをさらに具備し、
前記第１及び第２のＦＥＴは、前記論理ＬＳＩの選択情報を保持するコンフィギュレーションメモリを構成する請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２のＦＥＴのチャネル幅は、１５ｎｍ以下である請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記金属シリサイド化された領域は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy及びHoのうちの１つを含む請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記金属シリサイド化された領域は、As、P、Si、Ge、F、Cのうちの１つを不純物として含む請求項１乃至１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１乃至第ｎの半導体層は、シリコン、ゲルマニウム及びシリコンゲルマニウムのうちの１つである請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１６】
請求項１に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第３の方向の表面上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。
【請求項１７】
請求項２に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われた前記チャネル領域内にそれを非晶質化する不純物を注入し、
前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われていない領域の前記第２の方向の表面上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。
【請求項１８】
請求項７に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第２の半導体層の全体にそれを非晶質化する不純物を注入し、
前記第１及び第２の半導体層上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。
【請求項１９】
請求項１０に記載の半導体装置の製造方法において、
前記金属シリサイド化は、
前記第２の半導体層の全体にそれを非晶質化する不純物を注入し、
前記第１及び第２のゲート電極により覆われていない前記第１及び第２の半導体層上に金属層を形成し、
熱処理により前記不純物が注入された領域を選択的にシリサイド化する
ことにより実行する
半導体装置の製造方法。
【請求項２０】
前記不純物は、As、P、Si、Ge、F、Cのうちの１つを含む請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、ロジックＬＳＩあるいは不揮発性メモリＬＳＩの高集積化は、それらを構成するデバイスのサイズを縮小することによって実現してきた。しかし、近年では、微細パターン加工の困難度が増加しており、微細化に頼らずに集積度を高める手法として、デバイスの積層化（ＬＳＩの3次元化）が盛んに検討されるようになっている。
【０００３】
一般に、3次元構造ＬＳＩを構成するトランジスタやダイオードの活性層は、絶縁体に取り囲まれた半導体であるが、高集積度を実現するには、そのサイズを縮小する必要がある。結果として、活性層としての半導体は、数十nm以下の細線（ナノワイヤ）形状となることが多い。活性層がナノワイヤ形状であれば、個々のデバイスにアクセスするための配線部もナノワイヤ形状となるが、ナノワイヤ形状の半導体に高濃度の不純物を導入することは難しく、その抵抗が大きくなることが知られている。配線部の抵抗が大きくなれば、ＬＳＩの動作速度の低下が問題となる。
【０００４】
配線部の抵抗を下げるために、配線部を金属で形成することも考えられるが、金属の微細パターン加工は困難度が高く、簡易なプロセスで低抵抗な微細配線を形成する技術が必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2004-152893号公報
【特許文献２】特開2008-78404号公報
【特許文献３】特開2009-27136号公報
【非特許文献】
【０００６】
【非特許文献１】M. Saitoh et al, “Short-Channel Performance Improvement by Raised Source/Drain Extensions With Thin Spacers in Trigate Silicon Nanowire MOSFETs”, IEEE Electron Device Lett. (2011).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、微細配線を簡易に低抵抗化する技術を提案する。
【課題を解決するための手段】
【０００８】
実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１乃至第ｎの半導体層（ｎは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記第１乃至第ｎの半導体層のうちの１つを選択する第１乃至第ｎのレイヤーセレクトトランジスタとを備え、前記第１乃至第ｎのレイヤーセレクトトランジスタのうちの第ｉのレイヤーセレクトトランジスタ（ｉは、１〜ｎのうちの１つ）は、前記フィン型積層構造の前記第１及び第２の方向に垂直な第３の方向にある表面上において前記第１の方向に延びるゲート電極を有し、前記第１乃至第ｎの半導体層のうちの第ｉの半導体層においてノーマリオン状態、前記第ｉの半導体層以外の残りの半導体層においてオン／オフ制御可能であり、前記第ｉの半導体層のうちの前記第ｉのレイヤーセレクトトランジスタの前記ゲート電極により覆われたチャネル領域は、金属シリサイド化される。
【図面の簡単な説明】
【０００９】
【図１】金属シリサイド化の原理を説明する図。
【図２】金属シリサイド化の原理を説明する図。
【図３】金属シリサイド化の実験結果を示す図。
【図４】ナノワイヤ幅と金属シリサイド化の関係を示す図。
【図５】ナノワイヤ幅と金属シリサイド化の関係を示す図。
【図６】実施例の基本原理を示す図。
【図７】実施例の基本原理を示す図。
【図８】第１の実施例としての3次元メモリを示す図。
【図９】図８のIX-IX線に沿う断面図。
【図１０】図８のX-X線に沿う断面図。
【図１１】図８のデバイスの製造方法を示す図。
【図１２】図８のデバイスの製造方法を示す図。
【図１３】図８のデバイスの製造方法を示す図。
【図１４】図８のデバイスの製造方法を示す図。
【図１５】図８のデバイスの製造方法を示す図。
【図１６】図８のデバイスの製造方法を示す図。
【図１７】図８のデバイスの製造方法を示す図。
【図１８】図８のデバイスの製造方法を示す図。
【図１９】図８のデバイスの製造方法を示す図。
【図２０】図８のデバイスの製造方法を示す図。
【図２１】図８のデバイスの製造方法を示す図。
【図２２】第２の実施例としての3次元メモリを示す図。
【図２３】第３の実施例としての3次元メモリを示す図。
【図２４】図２３のメモリセルアレイを示す図。
【図２５】図２４のA-A線及びB-B線に沿う断面図。
【図２６】第４の実施例としての半導体デバイスを示す図。
【図２７】図２６のXXVII-XXVII線に沿う断面図。
【図２８】第４の実施例の変形例を示す図。
【図２９】第４の実施例の変形例を示す図。
【図３０】図２７のデバイスの製造方法を示す図。
【図３１】図２７のデバイスの製造方法を示す図。
【図３２】図２７のデバイスの製造方法を示す図。
【図３３】図２７のデバイスの製造方法を示す図。
【図３４】第５の実施例としての半導体デバイスを示す図。
【図３５】図３４のXXXV-XXXV線に沿う断面図。
【図３６】第５の実施例の変形例を示す図。
【図３７】図３５のデバイスの製造方法を示す図。
【図３８】図３５のデバイスの製造方法を示す図。
【図３９】図３５のデバイスの製造方法を示す図。
【図４０】図３５のデバイスの製造方法を示す図。
【図４１】図３５のデバイスの製造方法を示す図。
【図４２】第６の実施例としてのＦＰＧＡを示す図。
【図４３】ＦＰＧＡのチップレイアウトを示す図。
【図４４】ＦＰＧＡ内のロジック部と配線部とを示す図。
【図４５】マルチプレクサの例を示す図。
【図４６】開発時のコンフィギュレーションＳＲＡＭを示す図。
【図４７】大量生産時のコンフィギュレーションＳＲＡＭを示す図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態を説明する。
【００１１】
１．  原理  
実施形態は、細線（ナノワイヤ）半導体を選択的に金属シリサイド化することにより、微細配線を簡易に低抵抗化する技術を提案する。既に述べたように、細線半導体に対しては、高濃度不純物の導入によりその抵抗値を低くすることが難しい。そこで、実施形態では、細線半導体を金属シリサイド化することにより、微細配線の低抵抗化を実現する。
【００１２】
但し、細線半導体の金属シリサイド化は、条件によっては、シリサイド化が進行し難かったり、逆に、シリサイド化が促進されたりする。
【００１３】
従って、まずは、細線半導体の金属シリサイド化が促進される条件について検討する必要がある。
【００１４】
図１は、ナノワイヤ半導体のシリサイド実験の概要を示している。
【００１５】
この実験のサンプルは、ナノワイヤ半導体(Si)を活性層とするＦＥＴ(Field Effect Transistor)である。このサンプルは、以下の工程により形成される。
【００１６】
まず、SOI基板（半導体層の厚さ16nm）上にナノワイヤトランジスタ（チャネル部が細線形状であるトランジスタ）を形成する。即ち、ゲート電極（ポリシリコンゲート）及び側壁絶縁層（SiN）を形成した後、これらをマスクにして、セルフアラインで、ドーズ量1×1015cm-2の砒素(As)又はボロン(B)をイオン注入し、ソース／ドレイン領域を形成する。この後、ソース／ドレイン領域上に、厚さ4nmの金属層(NiPt)を形成する。そして、熱処理を行うことにより、半導体層と金属層とを反応させ、金属シリサイド層を形成する。
【００１７】
以上のサンプルにおいて、金属シリサイド層がどの部分に形成されるか、を、ナノワイヤ半導体の幅（ＦＥＴのチャネル幅に相当）と、ソース／ドレイン領域を構成する不純物の種類とを変更して検証する。
【００１８】
第１のサンプルは、ナノワイヤ半導体(Si)の幅（チャネル幅）が100nmであり、ソース／ドレイン領域に砒素(As)がドープされたＦＥＴである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図２の(a)に示す。
【００１９】
図２の(a)において、破線（白）で挟まれる領域がゲート電極（ポリSiゲート）に対応する。シリサイド化のための金属層(NiPt)は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層（ニッケルシリサイド層）は、図２の(a)において黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース／ドレイン領域内のみに形成され、ＦＥＴのチャネル部には形成されない。
【００２０】
第２のサンプルは、ナノワイヤ半導体(Si)の幅（チャネル幅）が10nmであり、ソース／ドレイン領域に砒素(As)がドープされたＦＥＴである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図２の(b)に示す。
【００２１】
図２の(b)において、破線（白）で挟まれる領域がゲート電極（ポリSiゲート）に対応する。シリサイド化のための金属層(NiPt)は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層（ニッケルシリサイド層）は、図２の(b)において黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース／ドレイン領域内に形成される他、ＦＥＴのチャネル部にも20nm程度進入する。
【００２２】
第３のサンプルは、ナノワイヤ半導体(Si)の幅（チャネル幅）が10nmであり、ソース／ドレイン領域にボロン(B)がドープされたＦＥＴである。このサンプルにおいて、熱処理により金属シリサイド化を行った後のTEM平面画像を、図２の(c)に示す。
【００２３】
図２の(c)において、破線（白）で挟まれる領域がゲート電極（ポリSiゲート）に対応する。シリサイド化のための金属層(NiPt)は、ゲート電極に覆われたチャネル部のナノワイヤ半導体には接触しない。金属層とナノワイヤ半導体との反応により形成された金属シリサイド層（ニッケルシリサイド層）は、図２の(c)において黒太線で囲まれた白く見える領域である。この結果から分かるように、このサンプルにおいては、金属シリサイド層は、ソース／ドレイン領域内のみに形成され、ＦＥＴのチャネル部には形成されない。
【００２４】
以上の実験結果から分かったことは、ナノワイヤ半導体の幅が狭くなると、金属層と半導体層とが接触する領域以外にも金属シリサイド層が形成され得るということである。また、半導体層内に予めボロンをドープしたときは、シリサイド化が抑制され、半導体層内に予め砒素をドープしたときは、シリサイド化が促進される、ということがこの実験結果から分かった。
【００２５】
金属層と半導体層とのシリサイド反応が促進される原因としては、第一に、ナノワイヤ半導体の幅が狭くなることによる毛細管現象である。即ち、ナノワイヤ半導体の幅が狭くなると、ゲート電極により覆われた半導体層内にも金属シリサイド層が侵入する。
【００２６】
しかし、図２の(b)及び(c)の結果から分かるように、同じ幅を持つナノワイヤ半導体でも、その半導体層内に注入される不純物の種類によっては、シリサイド反応の促進の程度が大きく異なる。これに関し、実験結果では、砒素のイオン注入により半導体層が非晶質化されているのが確認されたが、ボロンのイオン注入によっては半導体層の非晶質化は殆ど確認されなかった。
【００２７】
従って、金属層と半導体層とのシリサイド反応が促進される原因としては、第二に、半導体層内に不純物を注入することによるナノワイヤ半導体の非晶質化が想定される。
【００２８】
即ち、半導体層を非晶質化させる不純物であれば、砒素に限られず、それ以外の不純物でもシリサイド化を促進させる効果を発揮する。また、半導体層を非晶質化させなければ、シリサイド化を抑制させる効果を発揮する。
【００２９】
即ち、予め、単結晶又は多結晶半導体層を形成しておき、その半導体層の結晶状態を維持したうえでシリサイド化を行えば、シリサイド反応が促進されることはない。従って、シリサイド化を抑制するに当たっては、半導体層を非晶質化させなければ、ボロンドープに限られず、それ以外の不純物をドープしてもよい。また、半導体層に不純物をドープしないことによりシリサイド化を抑制してもよい。
【００３０】
以上の結果を基に図１のサンプルを変形した図３のサンプルを構成してみた。このサンプルの特徴は、ナノワイヤ半導体の全体（ゲート電極により覆われたチャネル部を含む）に砒素をイオン注入した点にあり、その他については、図１のサンプルと同じである。
【００３１】
このサンプルは、ナノワイヤ半導体(Si)の幅（チャネル幅）が10nmであり、ナノワイヤ半導体の全体に砒素(As)がドープされたＦＥＴである。このサンプルにおいて、熱処理により金属シリサイド化を行えば、金属シリサイド層は、ソース／ドレイン領域及びＦＥＴのチャネル部の全体に形成されると考えられる。
【００３２】
以上の実験結果から分かることは、ナノワイヤ半導体の幅を狭くすることによる毛細管現象と、不純物を注入することによるナノワイヤ半導体の非晶質化とを組み合わせることにより、シリサイド反応を大幅に促進できるということである。
【００３３】
図４及び図５は、上述の実験結果を裏付けるデータを示している。
【００３４】
このＩ−Ｖ特性は、ドレイン電圧Vdを1Vとしたときに、ナノワイヤ半導体の幅（チャネル幅）をパラメータに、ゲート電圧とドレイン電流との関係を記載している。
【００３５】
これらの図によれば、ナノワイヤ半導体の幅（チャネル幅）が15nm以下において、上述の実験結果が顕著に反映されている。
【００３６】
即ち、砒素(As)がドープされたnチャネルＦＥＴ（図４）においては、ナノワイヤ半導体の幅が20nmから15nmに変化すると、プラスのゲート電圧においてドレイン電流が不連続に大きく減少し、マイナスのゲート電圧においてドレイン電流が大きく増加する。これは、ナノワイヤ半導体の幅が15nmのときに、ソース／ドレイン領域とＦＥＴのチャネル領域とがショットキー接触に変化したことを意味する。即ち、毛細管現象及び半導体層の非晶質化により、ソース／ドレイン領域の金属シリサイド層がゲート電極直下のチャネル領域に侵入したことを如実に表している。
【００３７】
これに対し、ボロン(B)がドープされたpチャネルＦＥＴ（図５）においては、ナノワイヤ半導体の幅を小さくしても、プラスのゲート電圧においてドレイン電流に不連続な変化が見られない。このことから、ボロンがドープされたナノワイヤ半導体の場合、半導体層が非晶質化されることはなく、ゲート電極直下のチャネル領域への金属シリサイド層の侵入が抑えられていることが分かる。
【００３８】
以上の実験結果を基に、微細配線（ＦＥＴのチャネル部を含む）を簡易に低抵抗化する実施例の基本原理を説明する。
【００３９】
ここでは、本原理を分かり易くするため、低抵抗化したい微細配線と、低抵抗化したくない微細配線とを、パラレルに形成する例を説明する。
【００４０】
図６は、実施例の基本原理を示している。
【００４１】
まず、低抵抗化したい微細配線のベースとなる単結晶半導体層（例えば、シリコンナノワイヤ）内に、その半導体層を非晶質化するための不純物（例えば、砒素）をイオン注入する（同図の(a)参照）。
【００４２】
また、低抵抗化したくない微細配線をマスク材により覆う。本例では、マスク材は、ＦＥＴのゲート電極である（同図の(b)参照）。
【００４３】
そして、ゲート電極により覆われていない半導体層上に金属層を形成した後、熱処理により金属層と半導体層とをシリサイド反応させる（同図の(c)参照）。
【００４４】
この時、低抵抗化したい微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が促進されるため、結果として、微細配線が低抵抗化される。また、低抵抗化したくない微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が抑制されるため、結果として、微細配線が低抵抗化されない。
【００４５】
図７は、図６の変形例を示している。
【００４６】
この例の特徴は、ゲート電極が半導体層（例えば、ポリシリコン）から構成される点にあり、ゲート電極及びソース／ドレイン領域のシリサイドプロセス（self-aligned silicide process）と同時に、微細配線の低抵抗化も行おうとするものである。
【００４７】
まず、低抵抗化したい微細配線のベースとなる単結晶半導体層（例えば、シリコンナノワイヤ）内に、その半導体層を非晶質化するための不純物（例えば、砒素）をイオン注入する（同図の(a)参照）。
【００４８】
また、低抵抗化したくない微細配線をマスク材により覆う。本例では、マスク材は、ポリシリコンゲート電極である（同図の(b)参照）。
【００４９】
そして、ゲート電極上及び半導体層上に金属層を形成した後、熱処理により金属層と半導体層（ゲート電極を含む）とをシリサイド反応させる（同図の(c)参照）。
【００５０】
この時、低抵抗化したい微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が促進されるため、結果として、微細配線が低抵抗化される。また、低抵抗化したくない微細配線では、金属層と半導体層との界面に平行な方向へのシリサイド反応が抑制されるため、結果として、微細配線が低抵抗化されない。
【００５１】
この基本原理によれば、以下の実施例に示すように、様々な半導体デバイスにおける微細配線を簡易に低抵抗化することが可能になる。また、この原理は、特に、3次元構造ＬＳＩのように、構造が微細化かつ複雑化するなかで、それを簡易（低コスト）で製造することが要望される半導体デバイスに有効である。
【００５２】
尚、本原理において、金属シリサイド化を促進させる不純物（半導体層を非晶質化させる不純物）としては、砒素の他、リン(P)、シリコン(Si)、ゲルマニウム(Ge)、フッ素(F)、カーボン(C)などがある。
【００５３】
また、金属シリサイド化を抑制させる不純物（半導体層を非晶質化させない不純物）として、ボロンを挙げたが、金属シリサイド化したくない領域については、不純物を注入しないことによっても、金属シリサイド化を抑える効果を得ることができる。
【００５４】
２．  実施例  
(1)   第１の実施例  
A.  構造  
図８は、第１の実施例の構造を示している。図９は、図８のIX-IX線に沿う断面図、図１０は、図８のX-X線に沿う断面図である。
【００５５】
半導体基板１は、例えば、シリコン基板である。フィン型積層構造９は、半導体基板１上に形成される。
【００５６】
本例では、フィン型積層構造９は、半導体基板１の表面に対して垂直な第１の方向に、第１の絶縁層２、第１の半導体層３ａ、第２の絶縁層４ａ、第２の半導体層３ｂ、第３の絶縁層４ｂ、第３の半導体層３ｃ、第４の絶縁層５の順に積み重ねられる積層体であり、半導体基板１の表面に平行な第２の方向に延びる。
【００５７】
但し、これに限られず、フィン型積層構造９は、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体として一般化できる。
【００５８】
第１の絶縁層２は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、例えば、単結晶シリコン（Ｓｉ）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
【００５９】
第２及び第３の絶縁層４（４ａ，４ｂ）は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第４の絶縁層５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）や、それらが積み重ねられる構造などにより形成される。
【００６０】
第１乃至第３のメモリストリングNa, Nb, Ncは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。ここで、１つのメモリストリングは、１つの半導体層をチャネルとするため、フィン型積層構造９を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。
【００６１】
第１乃至第３のメモリストリングNa, Nb, Ncは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる電荷蓄積層６ｂ及びコントロールゲート電極６ｄの積層構造を有する。
【００６２】
第１のゲート絶縁層６aは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と電荷蓄積層６ｂとの間に形成される。第２のゲート絶縁層６ｃは、電荷蓄積層６ｂとコントロールゲート電極６ｄとの間に形成される。
【００６３】
この例では、第１乃至第３のメモリストリングNa, Nb, Ncは、SONOS (silicon/oxide/nitride/oxide/silicon)型を有する。即ち、電荷蓄積層６ｂは、シリコンリッチSiNなどの絶縁体から構成される。第２のゲート絶縁層６ｃは、電荷蓄積層６ｂとコントロールゲート電極６ｄとの間のリーク電流をブロックする役割を有することからブロック絶縁層と呼ばれる。
【００６４】
本例では、第１乃至第３のメモリストリングNa, Nb, Ncは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のメモリストリングNa, Nb, Ncは、ダブルゲート構造を有する。
【００６５】
金属シリサイド層２３は、結合半導体層をシリサイド化したものであり、第１乃至第３のメモリストリングNa, Nb, Ncの第２の方向の一端（ドレイン電極７側の一端）において第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を互いに結合する。
【００６６】
金属シリサイド層２３は、例えば、結合半導体層（Ｓｉ）をシリサイド化することにより形成され、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と一体化する。また、シリサイド化する前の結合半導体層は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と同様に、単結晶状態であるのが望ましいが、多結晶状態であってもよい。
【００６７】
本例において、半導体層がシリサイド化された領域をハッチングにより表す。即ち、シリサイド化された半導体層は、第１乃至第３のメモリストリングNa, Nb, Ncの第２の方向の両端にそれぞれ存在する。
【００６８】
ドレイン電極７は、金属シリサイド層（結合半導体層）２３に接続され、ソース電極８は、第１乃至第３のメモリストリングNa, Nb, Ncの第２の方向の他端において第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）のシリサイド化された領域に接続される。ドレイン電極７及びソース電極８の底部は、第１の絶縁層２に達しているのが望ましい。
【００６９】
ビット線ＢＬは、ドレイン電極７に接続され、ソース線ＳＬは、ソース電極８に接続される。
【００７０】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３のメモリストリングNa, Nb, Ncとドレイン電極７との間においてドレイン電極７側から第１乃至第３のメモリストリングNa, Nb, Ncに向かって順に並ぶ。レイヤーセレクトトランジスタの数は、フィン型積層構造９を構成する半導体層の数に等しい。
【００７１】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びる第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を有する。
【００７２】
本例では、第１乃至第３のセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、ダブルゲート構造を有する。
【００７３】
ソース側セレクトトランジスタＴｓは、第１乃至第３のメモリストリングNa, Nb, Ncとソース電極８との間に配置される。
【００７４】
ソース側セレクトトランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に跨って第１の方向に延びるセレクトゲート電極１１を有する。
【００７５】
本例では、ソース側セレクトゲート電極１１は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面を覆っている。即ち、ソース側セレクトトランジスタＴｓは、ダブルゲート構造を有する。
【００７６】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及びソース側セレクトトランジスタＴｓは、スイッチ素子として機能していれば、その構造に制限はない。
【００７７】
例えば、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及びソース側セレクトトランジスタＴｓは、それぞれ、第１乃至第３のメモリストリングNa, Nb, Ncを構成するメモリセルと同じ構造を有していてもよいし、それとは異なる構造を有していてもよい。
【００７８】
第２及び第３の絶縁層４（４ａ，４ｂ）のドレイン電極７側のエッジの位置について説明する。
【００７９】
第２の絶縁層４ａのドレイン電極７側のエッジは、第１のセレクトゲート電極１０ａの第１乃至第３のメモリストリングNa, Nb, Nc側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
【００８０】
例えば、第２の絶縁層４ａのドレイン電極７側のエッジは、ａ点又はそれよりもドレイン電極７側に位置する。
【００８１】
第３の絶縁層４ｂのドレイン電極７側のエッジは、第２のセレクトゲート電極１０ｂの第１乃至第３のメモリストリングNa, Nb, Nc側のエッジと同じ又はそれよりもドレイン電極７側に位置する。
【００８２】
例えば、第３の絶縁層４ｂのドレイン電極７側のエッジは、ｂ点又はそれよりもドレイン電極７側に位置する。
【００８３】
以上を一般化すると、フィン型積層構造９が、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体であるとき、第１乃至第（ｎ＋１）の絶縁層のうち第ｉの絶縁層（ｉは、２〜ｎのうちの１つ）のドレイン電極側のエッジは、第（ｉ−１）のセレクトゲート電極の第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりもドレイン電極側に位置する、ということになる。
【００８４】
尚、第ｉの絶縁層のドレイン電極側のエッジは、第（ｉ＋１）の絶縁層のドレイン電極側のエッジよりもドレイン電極側に位置するのが望ましい。この場合、第１乃至第（ｎ＋１）の絶縁層のドレイン電極側のエッジは、階段状になる。
【００８５】
また、第１乃至第（ｎ＋１）の絶縁層のうち第（ｉ＋１）の絶縁層のドレイン電極側のエッジは、第（ｉ−１）のセレクトゲート電極の第１乃至第ｎのメモリストリング側のエッジと同じ又はそれよりも第１乃至第ｎのメモリストリング側に位置するのが望ましい。これは、例えば、ノーマリオンチャネル（金属シリサイドチャネル）１３ａ，１３ｂ，１３ｃを形成するためのイオン注入(ion implantation)を１回で済ますためである。
【００８６】
さらに、最上層である第（ｎ＋１）の絶縁層のドレイン電極側のエッジの位置については、特に制限されない。なぜなら、第（ｎ＋１）の絶縁層、即ち、図８乃至図１０における第４の絶縁層５上には、アクティブエリアとしての半導体層（メモリストリング）が形成されないからである。
【００８７】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの閾値状態について説明する。
【００８８】
第１乃至第３のメモリストリングNa, Nb, Ncから最も遠い第１のレイヤーセレクトトランジスタＴａは、最下層である第１の半導体層３ａにおいて、第１のセレクトゲート電極１０ａに印加される電圧範囲内で、オン／オフ制御が不可能な常にオン（ノーマリオン）状態である。
【００８９】
ここでの常にオン状態は、第１のレイヤーセレクトトランジスタＴａのチャネルとしての第１の半導体層３ａ内にノーマリオンチャネル（金属シリサイドチャネル）１３ａを設けることにより実現する。
【００９０】
その他の第２及び第３の半導体層３ｂ、３ｃにおいては、第１のレイヤーセレクトトランジスタＴａは、第１のセレクトゲート電極１０ａに印加される電圧範囲内でオン／オフ制御が可能である。
【００９１】
第２のレイヤーセレクトトランジスタＴｂは、中間層である第２の半導体層３ｂにおいて、第２のセレクトゲート電極１０ｂに印加される電圧範囲内で、オン／オフ制御が不可能な常にオン（ノーマリオン）状態である。
【００９２】
ここでの常にオン状態は、第２のレイヤーセレクトトランジスタＴｂのチャネルとしての第２の半導体層３ｂ内にノーマリオンチャネル（金属シリサイドチャネル）１３ｂを設けることにより実現する。
【００９３】
その他の第１及び第３の半導体層３ａ、３ｃにおいては、第２のレイヤーセレクトトランジスタＴｂは、第２のセレクトゲート電極１０ｂに印加される電圧範囲内でオン／オフ制御が可能である。
【００９４】
第１乃至第３のメモリストリングNa, Nb, Ncに最も近い第３のレイヤーセレクトトランジスタＴｃは、最上層である第３の半導体層３ｃにおいて、第３のセレクトゲート電極１０ｃに印加される電圧範囲内で、オン／オフ制御が不可能な常にオン（ノーマリオン）状態である。
【００９５】
ここでの常にオン状態は、第３のレイヤーセレクトトランジスタＴｃのチャネルとしての第３の半導体層３ｃ内にノーマリオンチャネル（金属シリサイドチャネル）１３ｃを設けることにより実現する。
【００９６】
その他の第１及び第２の半導体層３ａ、３ｂにおいては、第３のレイヤーセレクトトランジスタＴｃは、第３のセレクトゲート電極１０ｃに印加される電圧範囲内でオン／オフ制御が可能である。
【００９７】
以上を一般化すると、フィン型積層構造９が、第１の絶縁層、第１の半導体層、…第ｎの絶縁層、第ｎの半導体層、第（ｎ＋１）の絶縁層（ｎは２以上の自然数）の順に積み重ねられる積層体であるとき、第１乃至第ｎのレイヤーセレクトトランジスタのうち第ｊのレイヤーセレクトトランジスタ（ｊは、１〜ｎのうちの１つ）は、第ｊの半導体層で常にオン（ノーマリオン）状態である、ということになる。
【００９８】
また、ノーマリオン状態を作り出すためのノーマリオンチャネルは、上述の原理（ナノワイヤ半導体及びそれを非晶質化する不純物のドープ）により実現する。
【００９９】
このような構造によれば、例えば、第２及び第３のメモリストリングNb, Ncにおいて第１のレイヤーセレクトトランジスタＴａをオフにし、第１のメモリストリングNaにおいて第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにすることにより、第１のメモリストリングNaのみに電流を流すことができる。
【０１００】
この時、第１のメモリストリングNaから第２及び第３のメモリストリングNb, Ncへのリークパスは、第２の絶縁層４ａにより遮断される。
【０１０１】
同様に、例えば、第１及び第３のメモリストリングNa, Ncにおいて第２のレイヤーセレクトトランジスタＴｂをオフにし、第２のメモリストリングNbにおいて第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにすることにより、第２のメモリストリングNbのみに電流を流すことができる。
【０１０２】
この時、第２のメモリストリングNbから第３のメモリストリングNcへのリークパスは、第３の絶縁層４ｂにより遮断される。
【０１０３】
尚、上述の構造では、フィン型積層構造９は、第１の方向に積み重ねられ、第２の方向に直列接続される複数のメモリセル（メモリストリング）を備えるが、メモリセルアレイ領域の構成は、これに限定されることはない。
【０１０４】
例えば、メモリセルアレイ領域内のメモリセルは、記録層及びコントロールゲート電極を有し、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとし、記録層の状態により閾値が変化するＦＥＴとすることが可能である。メモリセルを構成する記録層は、例えば、電荷蓄積層（フローティングゲート電極、電荷トラップ絶縁層など）、可変抵抗層（電圧、電流、熱などにより抵抗値が変化する材料層など）である。
【０１０５】
また、金属シリサイド層２３は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoのうちの少なくとも１つを含むのが望ましい。
【０１０６】
B.  材料例  
図８乃至図１０のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
【０１０７】
例えば、第１のゲート絶縁層６ａは、SiO2とし、電荷蓄積層６ｂは、Si3N4とし、第２のゲート絶縁層６ｃは、Al2O3とし、コントロールゲート電極６ｄは、NiSiとすることができる。
【０１０８】
第１のゲート絶縁層６ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１のゲート絶縁層６ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【０１０９】
電荷蓄積層６ｂは、シリコンと窒素の組成比ｘ、ｙが任意であるSiｘNｙ、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のうちの少なくとも１つから構成してもよい。
【０１１０】
電荷蓄積層６ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【０１１１】
第２のゲート絶縁層６ｃは、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、及び、ランタンアルミシリケート(LaAlSiO)のうちの少なくとも１つから構成してもよい。
【０１１２】
コントロールゲート電極６ｄは、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成できる。
【０１１３】
コントロールゲート電極６ｄは、不純物が添加されたポリシリコンから構成してもよい。
【０１１４】
ノーマリオンチャネル（金属シリサイドチャネル）１３ａ，１３ｂ，１３ｃを形成するために、予めノーマリオンチャネルとなる領域にドープする不純物としては、砒素(As)、リン(P)、シリコン(Si)、ゲルマニウム(Ge)、フッ素(F)、カーボン(C)などがある。
【０１１５】
また、ドレイン電極７及びソース電極８は、W、Alなどの金属材料である。
【０１１６】
C.  動作  
第１の実施例（図８乃至図１０）の半導体メモリの動作について説明する。
【０１１７】
・  書き込み動作は、以下の通りである。  
まず、第１の半導体層３ａをチャネルとするメモリストリングNaに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ｂ，１０ｃ及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ａ，１１にはバイアスを印加しない。
【０１１８】
この時、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNa, Nb, Ncのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
【０１１９】
また、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤーセレクトトランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、ノーマリオンチャネル１３ａにより第１の半導体層３ａにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側セレクトトランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
【０１２０】
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
【０１２１】
非選択のメモリストリングNb, Ncが形成される第２及び第３の半導体層３ｂ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止(inhibit)される。
【０１２２】
選択されたメモリストリングNaが形成される第１の半導体層３ａでは、第１のレイヤーセレクトトランジスタＴａがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第１の半導体層３ａに転送される。
【０１２３】
プログラムデータが“０”のとき、例えば、チャネルとしての第１の半導体層３ａは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第１のレイヤーセレクトトランジスタＴａがカットオフ状態になる。
【０１２４】
従って、第１の半導体層３ａでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
【０１２５】
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第１の半導体層３ａは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第１のレイヤーセレクトトランジスタＴａがカットオフ状態になることはない。
【０１２６】
従って、チャネルとしての第１の半導体層３ａには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
【０１２７】
次に、第２の半導体層３ｂをチャネルとするメモリストリングNbに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｃ及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。
【０１２８】
この時、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNa, Nb, Ncのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
【０１２９】
また、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤーセレクトトランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、ノーマリオンチャネル１３ｂにより第２の半導体層３ｂにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側セレクトトランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
【０１３０】
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
【０１３１】
非選択のメモリストリングNa, Ncが形成される第１及び第３の半導体層３ａ，３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
【０１３２】
選択されたメモリストリングNbが形成される第２の半導体層３ｂでは、第２のレイヤーセレクトトランジスタＴｂがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第２の半導体層３ｂに転送される。
【０１３３】
プログラムデータが“０”のとき、例えば、チャネルとしての第２の半導体層３ｂは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第２のレイヤーセレクトトランジスタＴｂがカットオフ状態になる。
【０１３４】
従って、第２の半導体層３ｂでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
【０１３５】
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第２の半導体層３ｂは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第２のレイヤーセレクトトランジスタＴｂは、オン状態のままである。
【０１３６】
従って、チャネルとしての第２の半導体層３ｂには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
【０１３７】
最後に、第３の半導体層３ｃをチャネルとするメモリストリングNcに対して書き込みを実行するとき、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。
【０１３８】
この時、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNa, Nb, Ncのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｎ型不純物の蓄積領域が形成される。
【０１３９】
また、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤーセレクトトランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、不純物領域１３ｃにより第３の半導体層３ｃにおいてオン状態である。また、セレクトゲート電極１１にバイアスが印加されないため、ソース側セレクトトランジスタＴｓは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）においてオフ状態である。
【０１４０】
この後、書き込み対象となる選択されたメモリセルのコントロールゲート電極に、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬからドレイン電極７にプログラムデータ“０”／“１”を転送する。
【０１４１】
非選択のメモリストリングNa, Nbが形成される第１及び第２の半導体層３ａ，３ｂでは、第３のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、書き込みが禁止される。
【０１４２】
選択されたメモリストリングNcが形成される第３の半導体層３ｃでは、第３のレイヤーセレクトトランジスタＴｃがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第３の半導体層３ｃに転送される。
【０１４３】
プログラムデータが“０”のとき、例えば、チャネルとしての第３の半導体層３ｃは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第３のレイヤーセレクトトランジスタＴｃがカットオフ状態になる。
【０１４４】
従って、第３の半導体層３ｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
【０１４５】
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第３の半導体層３ｃは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第３のレイヤーセレクトトランジスタＴｃは、オン状態のままである。
【０１４６】
従って、チャネルとしての第３の半導体層３ｃには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
【０１４７】
・  消去動作は、以下の通りである。  
［第１の例］  
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNa, Nb, Ncに対して一括して行う（ブロック消去１）。
【０１４８】
まず、ドレイン電極７及びソース電極８に接地電位を印加し、セレクトゲート電極１０ａ，１０ｂ，１０ｃ，１１及びコントロールゲート電極６ｄに第１の負のバイアスを印加する。
【０１４９】
この時、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃ及び第１乃至第３のメモリストリングNa, Nb, Ncのチャネルとなる第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、例えば、ｐ型不純物の蓄積領域が形成される。
【０１５０】
そして、コントロールゲート電極６ｄに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０１５１】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される（ブロック消去）。
【０１５２】
［第２の例］  
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNa, Nb, Ncのうちの１つに対して行うこともできる（ブロック消去２）。
【０１５３】
例えば、第１のメモリストリングNaに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ａ，１１にはバイアスを印加しない。これにより、第１のレイヤーセレクトトランジスタＴａは、第２及び第３の半導体層３ｂ，３ｃにおいてオフ状態になるため、第１のメモリストリングNaに対して選択的に消去を行うことができる。
【０１５４】
また、第２のメモリストリングNbに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｂ，１１にはバイアスを印加しない。これにより、第２のレイヤーセレクトトランジスタＴｂは、第１及び第３の半導体層３ａ，３ｃにおいてオフ状態になるため、第２のメモリストリングNbに対して選択的に消去を行うことができる。
【０１５５】
さらに、第３のメモリストリングNcに対して消去を実行するときは、書き込みと同様に、セレクトゲート電極１０ｃ，１１にはバイアスを印加しない。これにより、第３のレイヤーセレクトトランジスタＴｃは、第１及び第２の半導体層３ａ，３ｂにおいてオフ状態になるため、第３のメモリストリングNcに対して選択的に消去を行うことができる。
【０１５６】
［第３の例］  
消去動作は、例えば、フィン型積層構造内の第１乃至第３のメモリストリングNa, Nb, Nc内の１つのメモリセルに対して行うこともできる（ページ消去／１セル消去）。
【０１５７】
この場合、上述の第１又は第２の例の条件にさらに以下の条件を付加する。
【０１５８】
消去対象となる選択されたメモリセルのコントロールゲート電極に第１の負のバイアスよりも大きい第２の負のバイアスを印加する。消去対象とならない非選択のメモリセルのコントロールゲート電極には第２の負のバイアスを印加しない。
【０１５９】
これにより、選択されたメモリセルのみに対して、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０１６０】
・  読み出し動作は、以下の通りである。  
まず、第１の半導体層３ａをチャネルとするメモリストリングNaに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ｂ，１０ｃ，１１及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。
【０１６１】
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ａにはバイアスを印加しない。
【０１６２】
この時、セレクトゲート電極１０ａにバイアスが印加されないため、第１のレイヤーセレクトトランジスタＴａは、第２及び第３の半導体層３ｂ、３ｃにおいてオフ状態であり、第１の半導体層３ａにおいてオン状態である。
【０１６３】
この後、メモリストリングNaに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
【０１６４】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０１６５】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
【０１６６】
次に、第２の半導体層３ｂをチャネルとするメモリストリングNbに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｃ，１１及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。
【０１６７】
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｂにはバイアスを印加しない。
【０１６８】
この時、セレクトゲート電極１０ｂにバイアスが印加されないため、第２のレイヤーセレクトトランジスタＴｂは、第１及び第３の半導体層３ａ、３ｃにおいてオフ状態であり、第２の半導体層３ｂにおいてオン状態である。
【０１６９】
この後、メモリストリングNbに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
【０１７０】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０１７１】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
【０１７２】
最後に、第３の半導体層３ｃをチャネルとするメモリストリングNcに対して読み出しを実行するとき、ドレイン電極７を読み出し回路に接続し、ソース電極８に接地電位を印加する。また、セレクトゲート電極１０ａ，１０ｂ，１１及びコントロールゲート電極６ｄに第１の正のバイアスを印加する。
【０１７３】
第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。セレクトゲート電極１０ｃにはバイアスを印加しない。
【０１７４】
この時、セレクトゲート電極１０ｃにバイアスが印加されないため、第３のレイヤーセレクトトランジスタＴｃは、第１及び第２の半導体層３ａ、３ｂにおいてオフ状態であり、第３の半導体層３ｃにおいてオン状態である。
【０１７５】
この後、メモリストリングNcに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
【０１７６】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０１７７】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線に流れる電流変化などを検出することにより、読み出しを行うことができる。
【０１７８】
D.  図８乃至図１０の構造を製造する方法  
図１１乃至図２０は、図８乃至図１０の構造を製造する方法を示している。
【０１７９】
まず、図１１に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に第１の絶縁層（例えば、酸化シリコン）２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａ及び第２の絶縁層（例えば、酸化シリコン）４ａを順次形成する。
【０１８０】
ＰＥＰ(Photo engraving process)により、第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。その結果、第２の絶縁層４ａの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
【０１８１】
また、第２の絶縁層４ａ上に第２の半導体層（例えば、シリコン）３ｂ及び第３の絶縁層（例えば、酸化シリコン）４ｂを順次形成する。
【０１８２】
ＰＥＰにより、第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。その結果、第３の絶縁層４ｂの第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
【０１８３】
また、第３の絶縁層４ｂ上に第３の半導体層（例えば、シリコン）３ｃ及び第４の絶縁層（例えば、酸化シリコン）５を順次形成する。
【０１８４】
ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。その結果、第４の絶縁層５の第２の方向におけるエッジの位置が決定される。この後、レジストパターンは、除去される。
【０１８５】
ここで、本例では、第２乃至第４の絶縁層４ａ，４ｂ，５の第１方向における厚さは、後述するイオン注入（一括インプラ）を考慮すると、互いに等しいことが望ましい。
【０１８６】
次に、図１２に示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターン１５を形成し、このレジストパターン１５をマスクにして、ノーマリオンチャネル（金属シリサイドチャネル）を形成するための砒素(As)のイオン注入を行う。
【０１８７】
このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域１３ａ’，１３ｂ’，１３ｃ’が同時に形成される（一括インプラ）。
【０１８８】
また、不純物領域１３ａ’，１３ｂ’，１３ｃ’は、第２乃至第４の絶縁層４ａ，４ｂ，５がマスクとして機能するため、自己整合的に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の一端のみに形成される。
【０１８９】
この後、レジストパターン１５は、除去される。
【０１９０】
次に、図１３に示すように、結合半導体層（例えば、シリコン）１４を形成し、ＣＭＰ(Chemical Mechanical Polishing)により、結合半導体層１４の表面を平坦化する。この平坦化は、例えば、ドライエッチングにより行うこともできる。
【０１９１】
結合半導体層１４は、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を第２の方向における一端において互いに結合する。
【０１９２】
次に、図１４に示すように、ＰＥＰにより、第４の絶縁層５上及び結合半導体層１４上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第１の半導体層３ａ、第１の絶縁層２、及び、結合半導体層１４を、順次、パターニングする。その結果、フィン型積層構造９が形成される。
【０１９３】
この後、レジストパターンは、除去される。
【０１９４】
次に、図１５に示すように、ＣＶＤやスパッタなどの方法及びＲＩＥなどの異方性エッチング方法を用いて、フィン型積層構造９に跨り、第３の方向に延びるゲート積層構造６（１），６（２），…６（ｎ）及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）を形成する。
【０１９５】
ここで、ゲート積層構造６（１），６（２），…６（ｎ）は、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。同様に、セレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）も、例えば、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向に対向する２つの側面においては、第１の方向に延びる。
【０１９６】
次に、図１６及び図１７に示すように、フィン型積層構造９上に保護層（例えば、窒化シリコン層）２１を形成し、この保護層２１をマスクにして、砒素(As)のイオン注入を行う。
【０１９７】
このイオン注入では、加速エネルギー及びドーズ量を制御することにより、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に、セルフアラインで、不純物領域（ドットで示す）が形成される。
【０１９８】
本例では、保護層２１は、例えば、メモリセルアレイが形成される領域を覆う。
【０１９９】
このように、メモリセルアレイ上を保護層２１で覆う理由は、メモリセル（ＦＥＴ）が微細化されると、それに拡散層（ソース／ドレイン領域）を形成しなくても、ゲート電極（コントロールゲート電極）に電圧を与えると、チャネルに電流パスが形成されるいわゆるフリンジ現象が発生するからである。
【０２００】
また、逆に、メモリセル（ＦＥＴ）に拡散層を形成すると、不純物のチャネル部への拡散によりメモリセルの特性が劣化するからである。
【０２０１】
尚、フリンジ現象とは、ゲート電極の間隔（電極ピッチ）が３０ｎｍ以下となる場合に、直列接続された各トランジスタ間に拡散層を形成しなくても、ゲート電極から絶縁層を介したフリンジ電界により半導体層（チャネル）に電流パスが形成される現象のことである。これについては、例えば、Chang-Hyum Lee et al, VＬＳＩ Technology Digest of Technical Papers, pp118-119, 2008に記載される。
【０２０２】
このイオン注入により、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃが存在するドレイン電極側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内、及び、ソース電極側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に、それぞれ、不純物領域（ドットで示す）が形成される。
【０２０３】
次に、図１８に示すように、フィン型積層構造９を覆う金属層（例えば、Ni層）２２をスパッタ法又はCVD法により形成する。この時、保護層２１及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）で覆われた領域においては、図１９に示すように、金属層２２が第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に接触することはない。
【０２０４】
また、保護層２１及びセレクトゲート電極１０（１０ａ，１０ｂ，１０ｃ）で覆われていない剥き出し領域においては、図２０に示すように、金属層２２が第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に接触する。
【０２０５】
この後、熱処理を行い、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と金属層２２とをシリサイド反応させる。熱処理の温度は、例えば300〜500℃、熱処理の時間は、例えば数秒〜数十秒である。この熱処理により、図１８の不純物領域（ドットで示す）は、金属シリサイド層に変化する。この後、ウェットエッチングにより未反応の金属層２２を除去し、かつ、保護層２１を除去する。
【０２０６】
その結果、図２１に示すように、フィン型積層構造９の第２の方向の両端部に、それぞれ、金属シリサイド層２３が形成される。また、フィン型積層構造９の第２の方向の一端に、ドレイン電極（例えば、タングステン）７を形成し、他端に、ソース電極（例えば、タングステン）８を形成すると、図８乃至図１０の構造が完成する。
【０２０７】
尚、以上の製造方法において、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのノーマリオンチャネルを確実に形成するために、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのチャネル幅（第１乃至第３の半導体層３ａ，３ｂ，３ｃの厚さに相当）は、15nm以下であるのが望ましい。
【０２０８】
また、シリサイド反応をチャネル部の全体に形成するために、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのチャネル長（セレクトゲート電極１０ａ，１０ｂ，１０ｃの幅に相当）は、40nm以下であるのが望ましい。
【０２０９】
E.  まとめ  
第１の実施例によれば、レイヤーセレクトトランジスタのノーマリオンチャネルが金属シリサイド層（例えば、ニッケルシリサイド層）であるため、ノーマリオンチャネルを不純物領域により形成する場合に比べてオン抵抗を下げることができ、メモリ動作の高速化に貢献できる。この効果は、フィン型積層構造内の活性層（メモリストリング）の数が増加し、これに伴い、直列接続されるレイヤーセレクトトランジスタが増加した場合に顕著である。
【０２１０】
また、ノーマリオントランジスタのチャネルへの不純物の添加は、シリサイド反応の促進のために行うため、そのドープ量によりトランジスタの特性（オン抵抗）が決まることはない。即ち、不純物のドープは、半導体層を非晶質化するために十分な量だけ行えばよく、結果として、不純物のドープ量を大きくしなければならない従来に比べて、不純物のドープ量を低減することができ、プロセス時間を短縮できる。
【０２１１】
また、メモリセルアレイ領域を保護層で覆い、メモリセルアレイ領域内でのシリサイド反応を禁止すれば、各メモリセルのチャネル電位を制御し易くなるため、書き込み／消去特性を向上できる。
【０２１２】
また、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）としては、多結晶が一般的であるが、熱処理により、その多結晶の粒径を拡大し、多結晶半導体を単結晶半導体に近付けることも可能である。半導体が単結晶化すれば、メモリセルトランジスタ及びセレクトトランジスタに流れる電流を増加させることができるため、読み出し速度を向上させることができる。また、メモリセルのトンネル絶縁膜（シリコン酸化膜）として、熱酸化による良質な酸化膜を得ることができるため、メモリセルの保持特性を向上できる。
【０２１３】
また、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）としては、シリコン、ゲルマニウム、シリコンゲルマニウムなどを用いることが可能である。シリコンゲルマニウム及びゲルマニウムは、シリコンに比べて結晶化温度が低く、熱処理により結晶粒径を大きくすることが容易である。このため、シリコンゲルマニウム及びゲルマニウムは、シリコンよりも単結晶に近い性質が得られ、読み出し速度及び保持特性を向上できる。
【０２１４】
また、フィン型積層構造９を形成するに当たり、絶縁層２，４ａ，４ｂ，５と、半導体層３ａ，３ｂ，３ｃとを交互に積層する代わりに、シリコンゲルマニウム層上にシリコン層をエピタキシャル成長し、そのシリコン層上にシリコンゲルマニウム層をエピタキシャル成長する、というプロセスを繰り返し、フィン型積層構造９を形成した後にシリコンゲルマニウム層をエッチングにより除去してもよい。このプロセスでは、フィン型積層構造９内のシリコン層が完全な単結晶となるため、上述の通り、読み出し特性及び保持特性を向上できる。
【０２１５】
(2)   第２の実施例  
図２２は、第２の実施例の構造を示している。
【０２１６】
半導体基板（例えば、Ｓｉ基板）３１上には、その表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、第１の方向に積み重ねられるメモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【０２１７】
尚、第１の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２１８】
これらメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる３つの半導体層（例えば、単結晶Ｓｉ層）３２ａ，３２ｂ，３２ｃと、第２の方向に直列接続される複数のメモリセルＭＣとから構成される。本例では、直列接続されるメモリセルＭＣの数は、６つであるが、これに限られない。即ち、第２の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【０２１９】
尚、第２の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２２０】
各メモリセルＭＣは、半導体層３２（３２ａ，３２ｂ，３２ｃ）の第１及び第２の方向に対して垂直な第３の方向にある側面上に配置される記録層３３ａと、記録層３３ａの半導体層３２側とは反対側に配置されるゲート電極（例えば、ワード線ＷＬ）３４ａとを備える。
【０２２１】
ゲート電極３４ａは、各半導体層３２ａ，３２ｂ，３２ｃの第３の方向にある側面側において第１の方向に延びる。また、ゲート電極３４ａをその上面から見たとき、ゲート電極３４ａは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第３の方向に延びる。
【０２２２】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端には、第３の方向に延びる梁３５が接続される。複数の半導体層３２ａ，３２ｂ，３２ｃが絶縁層により分離され、１つの半導体層と１つの絶縁層とが交互に積層されることにより、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成されるとき、例えば、梁３５は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と同じ構造を有する。
【０２２３】
梁３５は、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、例えば、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の倒壊を防止する機能を有する。梁３５の第２の方向の幅は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第３の方向の幅、即ち、複数の半導体層３２ａ，３２ｂ，３２ｃの第３の方向の幅よりも広いのが望ましい。
【０２２４】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁３５との間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【０２２５】
本例では、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同様に、記録層３３ｂと、ゲート電極（アシストゲート電極）３４ｂとを有する。アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【０２２６】
ゲート電極３４ｂは、互いに電気的に独立している。また、ゲート電極３４ｂは、コンタクトプラグ３６を介して、アシストゲート線ＡＧＬに接続される。
【０２２７】
梁３５の第３の方向の端部には、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能が付加されている。
【０２２８】
その機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現する。この場合、梁３５内の各半導体層に対して共通に１つのビット線コンタクト部（プラグ）３７を設けることができる。
【０２２９】
レイヤーセレクトトランジスタＬＳＴａは、梁３５内の最下層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮａが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴａは、それ以外の半導体層では、スイッチとして機能する。
【０２３０】
また、レイヤーセレクトトランジスタＬＳＴｂは、梁３５内の中間層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｂが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｂは、それ以外の半導体層では、スイッチとして機能する。
【０２３１】
さらに、レイヤーセレクトトランジスタＬＳＴｃは、梁３５内の最上層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｃが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｃは、それ以外の半導体層では、スイッチとして機能する。
【０２３２】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのノーマリオン状態は、例えば、梁３５内の各半導体層内に、ノーマリオンチャネル（金属シリサイドチャネル）４１ａ，４１ｂ，４１ｃを選択的に形成することにより実現する。
【０２３３】
この場合、例えば、メモリストリングＮａを選択するときは、レイヤーセレクトトランジスタＬＳＴａがオフ状態、レイヤーセレクトトランジスタＬＳＴｂ，ＬＳＴｃがオン状態になる電位をセレクトゲート電極ＳＧに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタＬＳＴａがオフ状態であるため、メモリストリングＮｂ，Ｎｃは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタＬＳＴａがノーマリオンであるため、メモリストリングＮａが選択される。
【０２３４】
同様の原理により、メモリストリングＮｂ，Ｎｃについても、独立に選択することが可能である。
【０２３５】
尚、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、メモリセルＭＣと同様に、記録層３３ｂと、ゲート電極３４ｂとから構成されていてもよいし、これに代えて、メモリセルＭＣとは異なる構造を有していてもよい。
【０２３６】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃがメモリセルＭＣと異なる構造を有するとき、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、例えば、ＭＯＳ構造を有するトランジスタから構成することができる。
【０２３７】
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つの半導体層）を選択することができる。即ち、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。
【０２３８】
本例では、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に並んで複数存在する。本例では、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、４つであるが、これに限られない。即ち、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、２つ以上であればよい。
【０２３９】
尚、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２４０】
(3)   第３の実施例  
第１及び第２の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするＦＥＴ（例えば、電荷蓄積層を有するフラッシュメモリセル）であったが、これに限定されることはない。
【０２４１】
例えば、第１及び第２のフィン型積層構造を互いに交差させ、第１のフィン型積層構造内の半導体層と第２のフィン型積層構造内の半導体層との間に２端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。
【０２４２】
この場合、メモリセルは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用されるメモリセルをそのまま採用することが可能である。
【０２４３】
図２３は、第３の実施例の構造を示している。
【０２４４】
半導体基板（例えば、Ｓｉ基板）上には、互いに交差する第１のフィン型積層構造と第２のフィン型積層構造が配置される。
【０２４５】
第１のフィン型積層構造は、半導体基板の表面に対して垂直な第１の方向に積み重ねられ、半導体基板の表面に対して平行な第２の方向に延びる複数の半導体層５１ａ，５１ｂ，５１ｃを備える。
【０２４６】
第２のフィン型積層構造は、半導体基板の表面に対して垂直な第１の方向に積み重ねられ、半導体基板の表面に対して平行な第３の方向に延びる複数の半導体層５２ａ，５２ｂ，５２ｃを備える。
【０２４７】
本例では、第１の方向に積み重ねられる半導体層の数は、第１及び第２のフィン型積層構造共に、３つであるが、これに限られない。即ち、第１の方向に積み重ねられる半導体層の数は、２つ以上であればよい。
【０２４８】
第１のフィン型積層構造内の複数の半導体層５１ａ，５１ｂ，５１ｃは、ワード線ＷＬ／ビット線ＢＬとして機能する。同様に、第２のフィン型積層構造内の複数の半導体層５２ａ，５２ｂ，５２ｃも、ワード線ＷＬ／ビット線ＢＬとして機能する。
【０２４９】
例えば、図２３及び図２４に示すように、第１のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５１ａ，５１ｂ，５１ｃ）と、第２のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５２ａ，５２ｂ，５２ｃ）との間には、２端子型のメモリセルＭＣが配置される。
【０２５０】
メモリセルは、電圧、電流、熱などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用されるメモリセルをそのまま採用することが可能である。
【０２５１】
第１のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５１ａ，５１ｂ，５１ｃ）の第２の方向の両端には、第３の方向に延びる梁３５が接続される。例えば、梁３５は、第１のフィン型積層構造と同じ構造を有する。
【０２５２】
同様に、第２のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５２ａ，５２ｂ，５２ｃ）の第３の方向の両端には、第２の方向に延びる梁３５が接続される。例えば、梁３５は、第２のフィン型積層構造と同じ構造を有する。
【０２５３】
梁３５は、第１及び第２のフィン型積層構造を固定し、その倒壊を防止するために付加される。第１のフィン型積層構造に接続される梁３５の第２の方向の幅は、第１のフィン型積層構造の第３の方向の幅、即ち、複数の半導体層ＷＬ／ＢＬ（５１ａ，５１ｂ，５１ｃ）の第３の方向の幅よりも広いのが望ましい。
【０２５４】
また、第２のフィン型積層構造に接続される梁３５の第３の方向の幅は、第２のフィン型積層構造の第２の方向の幅、即ち、複数の半導体層ＷＬ／ＢＬ（５２ａ，５２ｂ，５２ｃ）の第２の方向の幅よりも広いのが望ましい。
【０２５５】
第１のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５１ａ，５１ｂ，５１ｃ）と梁３５との間には、アシストゲートトランジスタＡＧＴが配置される。第２のフィン型積層構造内の半導体層ＷＬ／ＢＬ（５２ａ，５２ｂ，５２ｃ）と梁３５との間にも、アシストゲートトランジスタＡＧＴが配置される。
【０２５６】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【０２５７】
第１のフィン型積層構造の梁３５の第３の方向の端部には、複数の半導体層５１ａ，５１ｂ，５１ｃのうちの１つを選択するための機能が付加されている。また、第２のフィン型積層構造の梁３５の第２の方向の端部には、複数の半導体層５２ａ，５２ｂ，５２ｃのうちの１つを選択するための機能が付加されている。
【０２５８】
その機能は、第２の実施例と同様に、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃにより実現する。これらトランジスタの構成については、第２の実施例と同じであるため、ここでの詳細な説明を省略する。
【０２５９】
重要な点は、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのノーマリオンチャネル４１ａ，４１ｂ，４１ｃをそれぞれ金属シリサイドチャネルにより構成したということにある。
【０２６０】
本例では、第１及び第２のフィン型積層構造の数は、それぞれ４つであるが、これに限られない。即ち、第１及び第２のフィン型積層構造の数は、２つ以上であればよい。
【０２６１】
尚、第１及び第２のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０２６２】
(4)   第４の実施例  
図２６は、第４の実施例の構造を示している。図２７は、図２６のXXVII-XXVII線に沿う断面図である。
【０２６３】
この実施例は、整流素子（ｐｎダイオード）と低抵抗な微細配線とを備える半導体装置に関する。
【０２６４】
例えば、ＬＳＩの配線層６０内の導電層６１上には、底部が導電層６１に達する第１及び第２の凹部を有する絶縁層６５が配置される。
【０２６５】
ｐｎダイオード領域内において、絶縁層６５の第１の凹部内には、ｎ型半導体層（ｎ型領域）６２及びｐ型半導体層（ｐ型領域）６３を備えるダイオードＤが形成される。ｐ型半導体層６３上には、金属シリサイド層６４が形成される。
【０２６６】
また、配線領域内において、絶縁層６５の第２の凹部内には、低抵抗な微細配線としての金属シリサイド層６４が形成される。この金属シリサイド層６４は、第２の凹部内に設けられたアモルファス状態の半導体層をシリサイド化することにより得られる。
【０２６７】
この半導体層は、ｐｎダイオードＤを形成するときに堆積する半導体層を用いて形成することができる。例えば、ｐｎダイオードＤのカソード（ｎ型領域）を形成するときに使用する砒素(As)を、配線領域内の第２の凹部内の半導体層の全体に予め注入しておく。これにより、配線領域内の第２の凹部内の半導体層の全体を金属シリサイド化することが可能になり、簡易に、微細配線を形成することができる。
【０２６８】
本例では、微細配線は、コンタクトプラグを意図している。この場合、コンタクトプラグの幅（平面形状が円形のときは直径）は、15nm以下であるのが望ましい。また、本例は、配線幅Wφを持つ配線に適用することも可能である。この場合、配線領域内の第２の凹部の幅（配線幅Wφ）は、15nm以下であるのが望ましい。
【０２６９】
尚、金属シリサイド層６４は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoを含んでいるのが望ましい。
【０２７０】
図２８及び図２９は、第４の実施例の変形例を示している。
【０２７１】
この変形例は、図２６及び図２７のダイオードＤを、クロスポイント型メモリセルアレイ内のメモリセルＭＣの整流素子として用いた点に特徴を有する。即ち、ダイオードＤと抵抗変化素子ＲＥとは、互いに積層される。それらの積層順は、特に制限されない。
【０２７２】
例えば、図２８の例では、導電線Ｌ１上に抵抗変化素子ＲＥが配置され、抵抗変化素子ＲＥ上にｐｎダイオード（ｎ型領域６２及びｐ型領域６３）Ｄが配置され、ｐｎダイオードＤ上に金属シリサイド層６４を介して導電線Ｌ２が配置される。
【０２７３】
また、図２９の例では、導電線Ｌ１上にｐｎダイオード（ｎ型領域６２及びｐ型領域６３）Ｄが配置され、ｐｎダイオードＤ上に金属シリサイド層６４を介して抵抗変化素子ＲＥが配置され、抵抗変化素子ＲＥ上に導電線Ｌ２が配置される。
【０２７４】
このような構造は、特に、クロスポイント型メモリセルアレイを3次元化したときに有効である。この場合、例えば、複数段に積み重ねられたメモリセルアレイを半導体基板上の周辺回路に接続するために、メモリセル（ダイオードＤ及び抵抗変化素子ＲＥ）ＭＣが形成される層内にコンタクトプラグＰＧを形成する必要があるからである。
【０２７５】
このコンタクトプラグＰＧの形成に本実施例を適用することができる。
【０２７６】
従来は、メモリセルＭＣとは別にコンタクトプラグＰＧを形成しなければならなかったので、メモリセルアレイの積層数が増えるに従い、製造プロセスの増加により製造コストが増大する問題があった。これに対し、本実施例によれば、メモリセルＭＣの形成と並行してコンタクトプラグＰＧを形成することができるため、メモリセルアレイの積層数が増加しても、製造コストが増大することはない。
【０２７７】
次に、図２６及び図２７のデバイスを製造する方法を説明する。
【０２７８】
まず、図３０に示すように、ＬＳＩの配線層６０内の導電層６１上に、ＣＶＤ法により絶縁層６５を形成する。また、フォトリソグラフィとドライエッチングにより、絶縁層６５に複数の凹部６６を形成する。各凹部６６の幅（直径）は、3〜15nmである。
【０２７９】
次に、図３１に示すように、絶縁層６５上に複数の凹部６６を満たすシリコン層を堆積した後、ＣＭＰによりシリコン層の平坦化を行う。その結果、複数の凹部６６内に柱状シリコン層６７が形成される。
【０２８０】
次に、図３２に示すように、イオン注入により、ｐｎダイオード領域内及び配線領域内のシリコン層６７内に、ｎ型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、ダイオードのカソード（ｎ型領域）を形成すること、及び、配線領域内のシリコン層６７の下部を非晶質化することを目的とする。
【０２８１】
また、配線領域内のシリコン層６７をレジストで覆った後、イオン注入により、ｐｎダイオード領域内のシリコン層６７内に、ｐ型不純物として、ボロンを注入する。このイオン注入は、加速電圧及びドーズ量を制御し、ダイオードのアノード（ｐ型領域）を形成することを目的とする。この後、レジストを除去する。
【０２８２】
さらに、ｐｎダイオード領域内のシリコン層６７をレジストで覆った後、イオン注入により、配線領域内のシリコン層６７内に、ｎ型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、配線領域内のシリコン層６７の上部を非晶質化することを目的とする。この後、レジストを除去する。
【０２８３】
次に、図３３に示すように、絶縁層６５上に、ｐｎダイオード領域内及び配線領域内のシリコン層６７に接触する金属層（例えば、ニッケル層）６９を形成する。この後、熱処理を行い、金属層６９とシリコン層６７とをシリサイド反応させ、金属シリサイド層を形成する。
【０２８４】
この時、配線領域内では、砒素の注入により非晶質化されたシリコン層６７が金属層６９に接触しているため、金属層６９とシリコン層６７とのシリサイド反応が促進され、結果として、凹部内のシリコン層６７のほぼ全てが金属シリサイド層に変化する。
【０２８５】
これに対し、ｐｎダイオード領域内では、ボロンが注入されたｐ型領域としてのシリコン層６７が金属層６９に接触しているため、金属層６９とシリコン層６７とのシリサイド反応が促進されることはなく、結果として、シリコン層６７の上部のみが金属シリサイド層に変化する。即ち、ｐｎダイオード領域内では、ｐｎダイオード（ｎ型領域６２及びｐ型領域６３）がそのまま残る。
【０２８６】
この後、未反応の金属層６９を除去する。
【０２８７】
以上の工程により、図２６及び図２７の構造を得ることができる。
【０２８８】
尚、シリサイド反応を導電層６１の上面まで到達させるために、絶縁層６５の厚さ（凹部の深さ）は、20nm以下であるのが望ましい。
【０２８９】
第４の実施例によれば、従来、別々に形成していたダイオードと配線（コンタクトプラグを含む）とを、同時に形成することが可能になる。従って、プロセスコストが大幅に削減できる。また、同一配線層内に形成されるダイオードと配線とを１回のリソグラフィプロセスにより同時にレイアウトできるため、位置合わせ精度の向上と共に、製造歩留まりの向上も図ることができる。
【０２９０】
尚、本例では、柱状シリコン層６７は、単結晶シリコン又は多結晶シリコンである。多結晶シリコンのときは、熱処理により結晶粒径を大きくすることで単結晶シリコンに近付けることも可能である。柱状シリコン層６７を単結晶化すれば、それに形成されるダイオードの特性（整流性向上、リーク電流特性など）を向上させることができる。
【０２９１】
(5)   第５の実施例  
図３４は、第５の実施例の構造を示している。図３５は、図３４のXXXV-XXXV線に沿う断面図である。
【０２９２】
この実施例は、ＳＯＩ(silicon on insulator)基板上に形成される、オン／オフ制御可能なＦＥＴ(Field effect transistor)と、常にオン（ノーマリオン）状態のＦＥＴとを備える半導体装置に関する。
【０２９３】
例えば、半導体基板７１上には、絶縁層７２が配置され、絶縁層７２上には、第１及び第２の半導体層（例えば、単結晶シリコン層）７３，７４が配置される。
【０２９４】
第１及び第２の半導体層７３，７４は、共に、チャネル部の幅（ＦＥＴのチャネル幅に相当）Wchがソース／ドレイン領域の幅Wdsよりも狭くなるように加工される。例えば、チャネル部の幅Wchは、後述する金属シリサイド化に際して毛細管現象が顕著に発生する15nm以下に設定される。
【０２９５】
ここで、ＦＥＴのチャネル幅が狭くなると、そのオン電流も小さくなる。もし、チャネル幅を狭くしたことにより十分なオン電流が得られなくなるときは、例えば、図３６に示すように、第１及び第２の半導体層７３，７４の平面形状をはしご状にすることも可能である。この場合、ソース領域とドレイン領域とは、幅Wchを有する複数のチャネル部により互いに接続される。また、ＦＥＴのチャネル幅は、Wch×（チャネル部の数）になり、十分に大きなオン電流を確保できる。
【０２９６】
第１及び第２の半導体層７３，７４上には、ゲート絶縁層（例えば、酸化シリコン層）７８を介してゲート電極（例えば、ポリシリコン層、金属層、これらの積層など）７９が配置される。ゲート電極７９の側面上には、側壁絶縁層８０が配置される。
【０２９７】
第１及び第２のＦＥＴ  Ｔ１，Ｔ２は、共に、ゲート電極７９の両側にあるソース／ドレイン領域の一部又は全部が金属シリサイド化される。本例では、ソース／ドレイン領域の全部が金属シリサイド層（例えば、ニッケルシリサイド層）７５から構成される。
【０２９８】
また、第１のＦＥＴ  Ｔ１のチャネル部は、半導体層７６から構成される。即ち、第１のＦＥＴ  Ｔ１のチャネル部は、金属シリサイド化されない。従って、第１のＦＥＴ  Ｔ１は、オン／オフ制御可能なトランジスタである。
【０２９９】
また、第２のＦＥＴ  Ｔ２のチャネル部は、金属シリサイド層７７から構成される。即ち、第２のＦＥＴ  Ｔ２のチャネル部は、金属シリサイド化される。従って、第２のＦＥＴ  Ｔ２は、オン／オフ制御不可能なノーマリオントランジスタである。
【０３００】
尚、第１及び第２のＦＥＴ  Ｔ１，Ｔ２のゲート幅（チャネル長）Wgは、チャネル部の金属シリサイド化を完全に行うために40nm以下であるのが望ましい。また、金属シリサイド層７５，７７は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Hoを含んでいるのが望ましい。
【０３０１】
このような構造によれば、後述するように、オン／オフ制御可能な通常のトランジスタと、オン／オフ制御不可能なノーマリオントランジスタとを、同一プロセスで並行に形成することが可能であるため、プロセスコストが大幅に削減できる。
【０３０２】
また、第１及び第２のＦＥＴ  Ｔ１，Ｔ２を、メモリ機能を有する素子として使用することも可能である。即ち、ノーマリオン化された状態と、ノーマリオン化されていない状態とを、２つの状態として記憶可能である。
【０３０３】
次に、図３４及び図３５のデバイスを製造する方法を説明する。
【０３０４】
まず、図３７及び図３８に示すように、半導体基板７１上に絶縁層７２を形成し、絶縁層７２上に第１及び第２の半導体層７３，７４を形成する。第１及び第２の半導体層７３，７４は、例えば、絶縁層７２上の全体に単結晶半導体層を形成した後に、この単結晶半導体層をパターニングすることにより形成できる。
【０３０５】
尚、第１及び第２の半導体層７３，７４のチャネル部の幅Wchは、3〜15nmである。
【０３０６】
次に、図３９に示すように、イオン注入により、ノーマリオントランジスタを形成する第２の半導体層７４内に、ｎ型不純物として、砒素を注入する。このイオン注入は、加速電圧及びドーズ量を制御し、第２の半導体層７４を非晶質化することを目的とする。
【０３０７】
次に、図４０に示すように、例えば、第１及び第２の半導体層７３，７４上に酸化シリコン層及び不純物を含む導電性ポリシリコン層を形成した後、ＰＥＰ及びＲＩＥにより、これらをパターニングする。その結果、第１及び第２の半導体層７３，７４上には、ゲート絶縁層７８及びゲート電極７９が形成される。
【０３０８】
続けて、ゲート電極７９を覆う絶縁層を形成した後、この絶縁層を異方性エッチングすることにより、ゲート電極７９の側面上に側壁絶縁層８０を形成する。
【０３０９】
次に、図４１に示すように、第１及び第２の半導体層７３，７４上及びゲート電極７９上に、金属層（例えば、ニッケル層）８１を形成する。この後、熱処理を行い、金属層８１と第１及び第２の半導体層７３，７４とをシリサイド反応させ、金属シリサイド層を形成する。
【０３１０】
この時、第１の半導体層（オン／オフ制御可能なトランジスタを形成する領域）７３は、砒素の注入により非晶質化されていないため、金属層８１と第２の半導体層７４とのシリサイド反応が促進されることはなく、結果として、ソース／ドレイン領域のみが金属シリサイド層に変化する。即ち、ゲート電極７９直下のチャネル部が金属シリサイド層に変化することはない。
【０３１１】
これに対し、第２の半導体層（ノーマリオントランジスタを形成する領域）７４は、砒素の注入により非晶質化されているため、金属層８１と第２の半導体層７４とのシリサイド反応が促進される。結果として、ソース／ドレイン領域に加えて、ゲート電極７９直下のチャネル部（狭窄部）のほぼ全てが金属シリサイド層に変化する。
【０３１２】
尚、本例では、ゲート電極７９がポリシリコン層から構成されるとき、上述のシリサイド反応時に、ゲート電極７９上部もシリサイド化することが可能である (Self-aligned silicide process)。
【０３１３】
この後、未反応の金属層８１を除去する。
【０３１４】
以上の工程により、図３４及び図３５の構造を得ることができる。
【０３１５】
尚、第２の半導体層７４のチャネル部の全てをシリサイド化するために、ＦＥＴのゲート幅（チャネル長）Wgは、40nm以下であるのが望ましい。
【０３１６】
第５の実施例によれば、オン／オフ制御可能な通常のトランジスタと、オン／オフ制御不可能なノーマリオントランジスタとを、例えば、１回のイオン注入を追加し、そのイオン注入での不純物注入領域を打ち分けることにより、同一プロセスで並行に形成することが可能である。
【０３１７】
従来、オン／オフ制御可能な通常トランジスタと、オン／オフ制御不可能なノーマリオントランジスタ（金属配線と等価）とは、別々に形成することが必要であったが、本例によれば、これらを同時に形成することが可能になる。従って、プロセスコストが大幅に削減できる。
【０３１８】
また、本例では、通常トランジスタと金属配線として機能するノーマリオントランジスタとが同一パターンを有するため、これらの面内均一性が高い（上下方向のばらつきが少ない）。従って、リソグラフィプロセスの精度及び歩留まりの向上が可能である。
【０３１９】
尚、本例では、第１及び第２の半導体層７３，７４は、単結晶シリコン又は多結晶シリコンである。多結晶シリコンのときは、熱処理により結晶粒径を大きくすることで単結晶シリコンに近付けることも可能である。第１及び第２の半導体層７３，７４を単結晶化すれば、それに形成されるトランジスタの特性（オン／オフ特性など）を向上させることができる。
【０３２０】
図４２は、第５の実施例の適用例を示している。
【０３２１】
第５の実施例は、3次元ＦＰＧＡ(Field Programmable Gate Array)に適用することが可能である。3次元ＦＰＧＡは、トランジスタ層及び配線層から構成される論理ＬＳＩ上に、ＴＦＴ(Thin film transistor)、例えば、多結晶シリコンチャネルトランジスタで構成されるコンフィギュレーションメモリ（回路情報を記憶する、書き換え可能なメモリ）を形成したものである。尚、コンフィギュレーションメモリとは、論理ＬＳＩの選択情報を保持するメモリのことである。
【０３２２】
このコンフィギュレーションメモリに第５の実施例の半導体装置を適用できる。
【０３２３】
例えば、ＬＳＩの開発段階においては、ＬＳＩの仕様を実現すべく、まず、ＴＦＴで構成されるコンフィギュレーションメモリ（例えば、ＳＲＡＭ）を備える開発用プロトタイプＦＰＧＡを製造し、コンフィギュレーションメモリを書き換えながらテスト動作を繰り返す。
【０３２４】
そして、仕様を満たす回路設計が確定したら、コンフィギュレーションメモリを金属配線に置き換える作業を行う。即ち、ＴＦＴで構成されるコンフィギュレーションメモリと等価な金属配線を設計し、最上層にＬＳＩの仕様を満たす高速動作が可能な回路を実現するための金属配線を備える大量生産用ＦＰＧＡを製造する。
【０３２５】
ここで、コンフィギュレーションメモリを金属配線に置き換える作業は、コンフィギュレーションメモリを構成するトランジスタのうち、常時オンさせるべき（金属配線として機能させるべき）トランジスタと、常時オフさせるべきトランジスタとを区別し、常時オンさせるべきトランジスタを金属配線化する作業とみなすことができる。
【０３２６】
従って、コンフィギュレーションメモリに第５の実施例を適用し、不純物の打ち分けによって、常時オンさせるべきトランジスタ（ノーマリオントランジスタ）と、常時オフさせるべきトランジスタ（通常トランジスタ）とを作り分けすれば、従来の金属配線の設計作業を第５の実施例における金属シリサイド化に代替することができる。
【０３２７】
このように、第５の実施例を3次元ＦＰＧＡにおけるコンフィギュレーションメモリの金属配線への置き換え作業に適用すれば、新たに金属配線を設計することなく、開発用ＦＰＧＡに使用したコンフィギュレーションメモリを作るためのマスクをそのまま使用し、かつ、金属シリサイドを形成するための不純物を打ち分けるだけで、大量生産用ＦＰＧＡを製造することができる。
【０３２８】
即ち、第５の実施例の適用により、開発用ＦＰＧＡの製造プロセスと大量生産用ＦＰＧＡの製造プロセスとの相違点がほとんどなくなるため、大量生産用ＦＰＧＡにおいて金属配線の設計が必要になる従来に比べて、プロセスコストを低減することが可能である。
【０３２９】
以下、コンフィギュレーションＳＲＡＭを備えたＦＰＧＡの回路例について説明する。
【０３３０】
図４３は、ＦＰＧＡのレイアウトの例を示している。
【０３３１】
ＦＰＧＡ１１１は、Ｉ(Input)／Ｏ(Output)部１１２、ロジック部Ｌ、配線部１１３、及び、ＤＳＰ(Digital Signal Processor)・ブロックＲＡＭ部１１４を備える。ＦＰＧＡ（チップ）１１１の外周に沿ってＩ／Ｏ部１１２が配置され、チップの大部分は、ロジック部Ｌと配線部１１３とで占められている。配線部１１３は、ロジック部Ｌ内の複数のロジックブロックＢＫに対する配線を行なう。
【０３３２】
尚、ＤＳＰ・ブロックＲＡＭ部１１４は、省略することも可能であるが、一般的には、それを備えている製品のほうが多く存在する。
【０３３３】
図４４は、図４３のロジック部Ｌと配線部１１３との関係を示している。
【０３３４】
配線部１１３からの入力信号Ｉ０，Ｉ１は、ロジック部Ｌ内のロジックブロックＢＫに入力され、ロジックブロックＢＫの出力信号Ｏは、配線部１１３内の信号線Ｙ６，Ｙ７に出力される。ロジックブロックＢＫは、コンフィギュレーションＳＲＡＭ（メモリセル）ＭＣからのデータ（例えば、正信号のみ）により制御される。
【０３３５】
配線部１１３内のマルチプレクサＭＵＸは、例えば、信号線Ｙ０〜Ｙ５からの入力信号を選択的に出力する。マルチプレクサＭＵＸは、コンフィギュレーションＳＲＡＭ  ＭＣからのデータ（例えば、正信号とその反転信号）により制御される。
【０３３６】
図４５乃至図４７は、開発用ＦＰＧＡにおけるコンフィギュレーションＳＲＡＭとマルチプレクサの例を示している。
【０３３７】
マルチプレクサＭＵＸは、２入力マルチプレクサであり、２個のパストランジスタ（ＮチャネルＭＯＳトランジスタ）Ｔ０，Ｔ１を備える。
【０３３８】
２入力マルチプレクサＭＵＸは、２つの入力信号Ａ，Ｂのうちの１つを出力信号Ｙとして出力する。２つの入力信号Ａ，Ｂのいずれを選択するかは、コンフィギュレーションＳＲＡＭ  ＭＣからのデータ（正信号Ｓ０とその反転信号Ｓ１）により制御される。
【０３３９】
コンフィギュレーションＳＲＡＭ  ＭＣは、ＰチャネルＭＯＳトランジスタ  Ｐ１，Ｐ２及びＮチャネルＭＯＳトランジスタ  Ｎ１，Ｎ２により構成される。Ｖ１１は、第１の電源電位（例えば、正電位）、Ｖ１２は、第２の電源電位（例えば、接地電位）である。
【０３４０】
ＬＳＩの開発段階においては、例えば、図４６に示すように、コンフィギュレーションＳＲＡＭ  ＭＣのデータは、書き換え可能であり、これにより、ＬＳＩの仕様を満たす回路を実現する。
【０３４１】
これに対し、ＬＳＩの大量生産段階においては、例えば、図４７に示すように、コンフィギュレーションＳＲＡＭ  ＭＣのデータは、固定される。例えば、ＮチャネルＭＯＳトランジスタＮ１のチャネル部を金属シリサイド化し、このトランジスタをノーマリオントランジスタＮｏｎにする。
【０３４２】
これにより、図４７の場合、電源を投入すると（例えば、第１の電源電位Ｖ１１を正電位にし、第２の電源電位Ｖ１２を接地電位にすると）、ノードｎが第２の電源電位Ｖ１２に短絡されるため、Ｓ０＝“Ｌ”、Ｓ１＝“Ｈ”になり、入力信号Ｂが選択される。
【０３４３】
尚、本例では、２入力マルチプレクサＭＵＸ内のパストランジスタＴ０，Ｔ１は、それぞれ、１個のＮチャネルＭＯＳトランジスタにより構成されるが、これに代えて、例えば、１個のＰチャネルＭＯＳトランジスタと、１個のＮチャネルＭＯＳトランジスタとからなるトランスファーゲートを用いてもよい。
【０３４４】
３．  むすび  
実施形態によれば、微細配線を簡易に低抵抗化することができる。
【０３４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３４６】
１：  半導体基板、  ２，４ａ，４ｂ，５：  絶縁層、  ３ａ，３ｂ，３ｃ：  半導体層、  ６（１），６（２），６（３），…：  ゲート積層構造、  ７：  ドレイン電極、  ８：  ソース電極、  ９：  フィン型積層構造、  １０ａ，１０ｂ，１０ｃ，１１：  セレクトゲート電極、  Ｔａ，Ｔｂ，Ｔｃ：  レイヤーセレクトトランジスタ（ドレイン側セレクトトランジスタ）、  Ｔｓ：  ソース側セレクトトランジスタ、  ＢＬ：  ビット線、  ＳＬ：  ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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