(57)【要約】【課題】バンプを排除した積層構造を備える電子デバイス、及びその製造方法を提供する。【解決手段】本発明に係る電子デバイス１は、積層された複数枚の基板１１〜１３を含む。複数枚の基板は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極２を含んでいる。また、１以上の貫通電極２は、複数枚の基板１１〜１３のうち、２枚以上の基板１１〜１３にわたって延在する連続導体である。本発明に係る電子デバイス１は、このように、各基板の板面同士が重ね合わせられ、２枚以上の基板１１〜１３にわたって延在する連続導体である貫通電極２を備えている。したがって、本発明に係る電子デバイスは、複数枚の基板１１〜１３が、バンプを用いることなく、積層された構造を有している。【選択図】図１
2012174826.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数枚の基板を含む電子デバイスであって、
前記複数枚の基板は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極を含んでおり、
前記１以上の貫通電極は、前記複数枚の基板のうち、２枚以上の基板にわたって延在する連続導体である、
電子デバイス。
【請求項２】
請求項１に記載された電子デバイスであって、
前記複数枚の基板の少なくとも１つは、回路素子を含んでおり、
前記回路素子は、前記１以上の貫通電極の少なくとも１つと電気的に接続されている、
電子デバイス。
【請求項３】
請求項２に記載された電子デバイスであって、
前記回路素子を含む基板の少なくとも１つはインターポーザであり、該回路素子はコンデンサ素子である、
電子デバイス。
【請求項４】
請求項２に記載された電子デバイスであって、
三次元システム・パッケージ（３Ｄ−ＳｉＰ)である、
電子デバイス。
【請求項５】
請求項３に記載された電子デバイスであって、
システムＬＳＩ、メモリＬＳＩ、イメージセンサ、又はＭＥＭＳの何れかである、
電子デバイス。
【請求項６】
電子デバイスの製造方法であって、
複数枚の基板を、板面を重ね合わせて積層する積層工程と、
前記積層工程後に前記複数枚の基板を貫通する貫通孔を形成する貫通工程と、
前記貫通孔を導体により充填する充填工程と
を含む、電子デバイスの製造方法。
【請求項７】
請求項６に記載された電子デバイスの製造方法であって、
前記充填工程において、前記貫通孔に溶融金属を流し込み、前記溶融金属を、加圧したまま、冷却して凝固させることによって、前記貫通孔を導体により充填する、
電子デバイスの製造方法。
【請求項８】
請求項６に記載された電子デバイスの製造方法であって、
前記貫通工程において、レーザ加工により前記貫通孔を形成する、
電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層構造を有する電子デバイス、及びその製造方法に関する。
【背景技術】
【０００２】
電子デバイスの例としては、例えば、各種スケールの集積回路、各種半導体素子もしくはそのチップ等を挙げることができる。この種の電子デバイスにおいて、その三次元回路配置を実現する手法として、回路基板上にＬＳＩを配置し、その間をワイヤ・ボンディングなどの手段で接続する方法がとられてきた。しかし、この方法では、実装面積がＬＳＩの数とともに増加し、配線長の増加から、ＬＳＩ間の信号遅延が大きくなる。
【０００３】
そこで、回路基板に多数の貫通電極を設けておき、この回路基板を積層するＴＳＶ（Through-Silicon-Via）技術が提案されている。特許文献１〜４には、ＴＳＶ技術に不可欠な貫通電極形成技術が開示されている。ワイヤ・ボンディングに対するＴＳＶ技術の優位性は、次のように言われている。
【０００４】
まず、ワイヤ・ボンディングでは、１００〜２００本と接続本数が限られていたが、ＴＳＶ技術を使えば、μｍオーダの間隔で接続用貫通電極を配列できるため、数千本単位での接続本数が可能となる。
【０００５】
また、接続距離が最短になるので、ノイズを受けにくくなること、寄生容量や抵抗が小さくて済むため遅延や減衰、波形の劣化が少なくなること、増幅や静電破壊保護のための余分な回路が不要になること、これらによって、回路の高速動作と低消費電力化が実現されることなどの利点が得られる。
【０００６】
ＴＳＶ技術を用いることにより、アナログやデジタルの回路、ＤＲＡＭのようなメモリ回路、ＣＰＵのようなロジック回路などを含む電子デバイスは勿論のこと、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスを得ることもできる。
【０００７】
３次元集積回路（３Ｄ−ＩＣ）にＴＳＶ技術を使用すれば、大量の機能を小さな占有面積の中に詰め込めるようになる。加えて、素子同士の重要な電気経路が劇的に短く出来るために、処理の高速化が導かれる。
【０００８】
ところで、ＴＳＶ技術では、貫通電極を形成した基板を積層してゆくことになるので、積層される基板間で貫通電極を位置合せしたうえで、貫通電極の端部に形成されたバンプ（電極）同士を確実に接続することが必要になる。このバンプは、マイクロ・バンプとも称されるように、μｍオーダの微小寸法であるがゆえに、その接合にあたって、位置合わせの困難性、接合強度の担保、及び耐熱性の担保という問題が伴う。また、バンプ間のギャップも当然に微小寸法となるために、微小な位置ずれを生じただけで、バンプ間短絡等を招いてしまうという問題もある。
【０００９】
位置合わせの困難性を克服する手段として、本発明者等は、特許文献６に開示されているように、バンプに磁性膜を適用し、磁気的吸引力によって貫通電極を位置合わせする手法を提案した。また、バンプの接合に、はんだ微粒子と低粘性樹脂の混合物を用いる手法や、バンプの形状を凹凸状にして圧接する手法などが提案されている。
【００１０】
しかしながら、何れの手法を用いても、上記の問題を完全に克服できるわけではない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−２９８１３８号公報
【特許文献２】特開２０００−２２８４１０号公報
【特許文献３】特開２００２−１５８１９１号公報
【特許文献４】特開２００３−２５７８９１号公報
【特許文献５】特開２００６−１１１８９６号公報
【特許文献６】特許第４４７２０２３号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、バンプを排除し、バンプ接合に付随する諸問題点を解決した積層構造の電子デバイス、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するため、本発明に係る電子デバイスは、積層された複数枚の基板を含む。前記複数枚の基板は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極を含んでいる。前記１以上の貫通電極は、前記複数枚の基板のうち、２枚以上の基板にわたって延在する連続導体である。
【００１４】
本発明に係る電子デバイスは、このように、各基板の板面同士が重ね合わせられ、２枚以上の基板にわたって延在する連続導体である貫通電極を備えている。したがって、本発明に係る電子デバイスは、複数枚の基板が、バンプを用いることなく、積層された構造を有している。
【００１５】
よって、本発明によれば、バンプ接合の構造を採る場合に生じていた位置合わせの困難性、接合強度の担保、耐熱性の担保及び電極間短絡といった問題を、全て解決した高品質、高信頼度の電子デバイスを提供することができる。
【００１６】
更に、本発明は、上述した電子デバイスを製造する方法を開示する。この電子デバイスの製造方法は、以下の工程を含んでいる。
（１）複数枚の基板を、板面を重ね合わせて積層する積層工程
（２）前記積層工程後に前記複数枚の基板を貫通する貫通孔を形成する貫通工程
（３）前記貫通孔を導体により充填する充填工程
本発明に係る電子デバイスの製造方法によると、上述した本発明に係る電子デバイスが得られる。したがって、本発明に係る電子デバイスの製造方法は、既に述べた作用効果を奏する。
【発明の効果】
【００１７】
以上述べたように、本発明によれば、バンプを排除した積層構造を備える電子デバイス、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る電子デバイスの積層方向における断面図である。
【図２】本発明に係る電子デバイスの製造方法を示す断面図である。
【図３】図２に示した工程の後の工程を示す断面図である。
【図４】図３に示した工程の後の工程を示す断面図である。
【図５】本発明に係る電子デバイスの他の実施形態を示す断面図である。
【図６】図５に示した電子デバイスの上面図である。
【発明を実施するための形態】
【００１９】
本発明に係る電子デバイスの積層方向における断面図である図１を参照すると、本発明に係る電子デバイス１は、積層された複数枚の基板１１〜１３を含む。
【００２０】
本実施形態の電子デバイス１は、三次元システム・パッケージ（３Ｄ−ＳｉＰ)であり、具体的には複数のＩＣチップを積層して１つのパッケージにした、いわゆるマルチ・チップ・モジュール（ＭＣＭ）である。この電子デバイスの用途としては、システムＬＳＩ、メモリＬＳＩ、イメージセンサ、又はＭＥＭＳなどが挙げられる。
【００２１】
すなわち、本発明の適用対象は特に限定されるものではなく、アナログやデジタルの回路、ＤＲＡＭのようなメモリ回路、ＣＰＵのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスであってもよい。更に具体的には、センサーモジュル、光電気モジュール、ユニポーラ・トランジスタ、ＭＯＳ  ＦＥＴ、ＣＭＯＳ  ＦＥＴ、メモリーセル、もしくは、それらの集積回路部品（ＩＣ）、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とする電子デバイスのほとんどのものが含まれ得る。なお、本発明において、集積回路は、概念上、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路等の全てを含む。
【００２２】
図中の最下層にある第１の基板１１は、Ｓｉ基板、セラミック基板、あるいはガラエポ（ガラス・エポキシ）基板などであり、他の基板１２，１３を支持するものである。また、第２の基板１２は、第１の基板１１と第３の基板１３の間に位置するインターポーザであって、例えば、デカップリング・コンデンサ等のコンデンサ素子４を含んでいる。第３の基板１３は、ＩＣチップであって、演算素子などの集積回路３を含んでいる。第２及び第３の基板１２，１３は、Ｓｉ基板によって構成することができる。なお、図１は、一部の積層構造を拡大して示したものであるため、一部のＩＣチップのみが示されている。
【００２３】
第１〜第３の基板１１〜１３は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極２を含んでいる。貫通電極２は、第１〜第３の基板１１〜１３にわたって延在する連続導体である。具体的には、貫通電極２は、積層方向において第１〜第３の基板１１〜１３に埋設された状態で、それらを連続して貫通するように設けられている。
【００２４】
本実施形態では、貫通電極２の全てが、第１〜第３の基板１１〜１３を連続して貫通しているが、そのいくつかは、一部の基板のみを貫通するものであってもよい。例えば、第１の基板１１と第２の基板１２を貫通するが、第３の基板１３を貫通しないような形態の貫通電極を含んでいてもよい。貫通電極２は、例えば、溶融金属充填法（後述）によって形成した場合には溶融凝固金属体であり、メッキ法によって形成した場合にはメッキ膜である。
【００２５】
貫通電極２は、コンデンサ素子４、及び集積回路３の各々と電気的に接続されている。コンデンサ素子４は、誘電体層４１と、上部電極層４２ａと、下部電極層４２ｂとを含んでいる。上部電極層４２ａ、及び下部電極層４２ｂは、誘電体層４１を挟む込み、図中の左右にある貫通電極２までそれぞれ延在して、これと電気的に接続されている。同様に、集積回路３も、左右にある貫通電極２までそれぞれ延在する電極３１が設けられており、貫通電極２と電気的に接続されている。このような接続形態は、例えば、コンデンサ素子４を、集積回路３の電源ノイズ除去用のデカップリングコンデンサとして用いる場合に採用され得る。
【００２６】
本発明に係る電子デバイスは、このように、各基板１１〜１３の板面同士が重ね合わせられ、２枚以上の基板１１〜１３にわたって延在する連続導体である貫通電極２を備えている。即ち、本発明に係る電子デバイスは、複数枚の基板１１〜１３が、バンプを用いることなく、積層された構造を有している。よって、本発明によれば、バンプ接合構造を採る場合に生じていた位置合わせの困難性、接合強度の担保、及び耐熱性の担保といった問題を全て解決した高品質、高信頼度の電子デバイスを実現することができる。
【００２７】
次に、本発明に係る電子デバイスの製造方法を説明する。まず、別々に製造された第１〜第３の基板１１〜１３を準備する。第１〜第３の基板１１〜１３は、ウエハであり、図２に示されるように、上述した貫通電極２が未形成の状態にある。
【００２８】
そして、第１〜第３の基板１１〜１３を、例えば基板に設けた位置決め孔などの手段により位置合わせして、それぞれの表面を隣接させて積層する。次に、積層された第１〜第３の基板１１〜１３を、位置ずれしないように真空吸引手段、または接着手段などにより固定しておき、図３に示されるように、プラズマＣＶＤ、レーザ加工又はドライエッチングなどによって、第１〜第３の基板１１〜１３を貫通する貫通孔２０を形成する。貫通孔２０は、径がおおよそ０．５〜２５μｍの範囲にある。第１〜第３の基板１１〜１３を、Ｓｉ基板で構成した場合には、同一穿孔方法によって、貫通孔２０を一気に形成することができる。
【００２９】
次に、図４に示すように、貫通孔２０を導体２により充填する。この導体２が、最終的に貫通電極となる。充填にあたっては、溶融金属充填法を適用して、貫通孔２０に溶融金属を流し込み、凝固させることにより、貫通電極２を形成することができる。この溶融金属充填法においては、貫通孔２０に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させる。これにより、空洞のない緻密な構造を持つ貫通電極２を、短時間で、効率よく形成することができる。
【００３０】
溶融金属充填法を適用する場合に用いられる金属材料の主なものとしては、Ｂｉ、Ｉｎ、Ｓｎ、Ｃｕ、Ａｇを例示することができる。特に、Ｂｉを含有させると、Ｂｉの持つ凝固時の体積膨張特性により、貫通孔２０の内部で、空洞を生じることのない緻密な貫通電極２を形成することができる。また、低融点材料であるＢｉ又はＳｎと、高融点材料であるＣｕまたはＡｇとの組み合わせにより、凝固点が低く、融解点の高い貫通電極２を形成することが可能である。Ｂｉ等を含有させると、電気抵抗、熱抵抗が増大する傾向にあるので、要求される電気抵抗値を満たす限度で、Ｂｉを使用することが好ましい。溶融金属としては、上述した金属材料を用いて、粒径１μｍ以下の多結晶体の集合体でなる粒子（ナノ粒子）の粉体を溶融したものを用いることができる。
【００３１】
貫通電極２の形成手法は、この溶融金属充填法に限定されず、メッキ法、あるいは導電ペースト充填法を用いることもできる。メッキ法の場合には、主にＣｕメッキ膜が用いられる。もっとも、これらの貫通電極形成手法のうち、上述した溶融金属充填法は、微小な貫通孔に対して、空洞のない緻密な貫通電極を、極めて短時間で形成し得る点で、メッキ法及び導電ペースト充填法に優位する。
【００３２】
ここまで述べた工程を経ることによって、図１に示される電子デバイスを容易に製造することができる。また、上述したような、一部の基板のみに貫通電極２を形成する場合、上記の工程を経た後、さらなる基板を追加して積層すればよい。
【００３３】
上述した実施形態では、本発明の好適な例として、貫通電極２を挙げているが、本発明の適用範囲はこれに留まるものではない。図５及び図６には、本発明の他の実施形態が示されている。
【００３４】
この実施形態では、上記の貫通電極２に代えて、又は、貫通電極２とともに、柱状ヒートシンク５が設けられている。柱状ヒートシンク５は、貫通電極２と同様の手法により形成された柱状の導体、好ましくは金属体である。柱状ヒートシンク５は、円柱や四角柱などの何れの形状であってもよく、図６に示されるように、集積回路３の周辺に配置されている。したがって、第３の基板１３を平面視した場合、集積回路３を、その全周から、柱状ヒートシンク５によって取り囲む放熱路が形成されることになるから、集積回路３に発生した熱を集熱し、効率よく放熱することができる。集積回路３が、発熱量の多いＣＰＵなどに使用される演算素子であった場合、柱状ヒートシンク５を備えることは、その動作の安定性確保等の観点から、格別の効果がある。
【００３５】
柱状ヒートシンク５は、所定の占有率をもって分布している。したがって、柱状ヒートシンク５を構成する材料の熱抵抗を考慮したうえで、柱状ヒートシンク５の占有率を適切に選ぶことにより、集積回路３の動作によって生じた熱を、柱状ヒートシンク５によって、電子デバイス１の外部に効率よく放熱し、異常発熱を回避することができる。
【００３６】
柱状ヒートシンク５は、貫通電極２と同じ材料を用いてもよいし、異なる材料を用いてもよい。ただ、貫通電極２が、電気抵抗の低い材料という観点から選択されるのに対し、柱状ヒートシンク５は、熱抵抗の低い材料という観点から選択されるべきであるので、両者は、一般には、異なった材料で構成される。
【００３７】
この柱状ヒートシンク５も、複数枚の基板１１〜１３のうち、２枚以上の基板にわたって延在する連続体であるので、柱状ヒートシンク５についてバンプ接合構造を採る場合に不可避な位置合わせの困難性、接合強度の担保、及び耐熱性の担保といった問題を、全て解決し得る。
【００３８】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【００３９】
１                    電子デバイス
１１〜１３            基板
２                    貫通電極
３                    集積回路
４                    コンデンサ素子
【図１】
2012174826.tif 000003
【図２】
2012174826.tif 000004
【図３】
2012174826.tif 000005
【図４】
2012174826.tif 000006
【図５】
2012174826.tif 000007
【図６】
2012174826.tif 000008
【手続補正書】
【提出日】平成23年7月28日(2011.7.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層された複数枚の基板を含む電子デバイスであって、
前記複数枚の基板は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極を含んでおり、
前記１以上の貫通電極は、前記複数枚の基板のうち、２枚以上の基板にわたって延在する連続導体であり、前記２枚以上の前記基板に連続して穿孔された貫通孔内に加圧充填された凝固金属体でなる、
電子デバイス。
【請求項２】
請求項１に記載された電子デバイスであって、
前記複数枚の基板の少なくとも１つは、回路素子を含んでおり、
前記回路素子は、前記１以上の貫通電極の少なくとも１つと電気的に接続されている、
電子デバイス。
【請求項３】
請求項２に記載された電子デバイスであって、
前記回路素子を含む基板の少なくとも１つはインターポーザであり、該回路素子はコンデンサ素子である、
電子デバイス。
【請求項４】
請求項２に記載された電子デバイスであって、
三次元システム・パッケージ（３Ｄ−ＳｉＰ)である、
電子デバイス。
【請求項５】
請求項３に記載された電子デバイスであって、
システムＬＳＩ、メモリＬＳＩ、イメージセンサ、又はＭＥＭＳの何れかである、
電子デバイス。
【請求項６】
電子デバイスの製造方法であって、
複数枚の基板を、板面を重ね合わせて積層する積層工程と、
前記積層工程後に前記複数枚の基板を貫通する貫通孔を、同時に形成する貫通工程と、
前記貫通孔に導体を充填する充填工程と
を含み、
前記充填工程は、前記貫通孔に流し込まれた溶融金属を、加圧したまま、冷却して凝固させる
工程を含む電子デバイスの製造方法。
【請求項７】
請求項６に記載された電子デバイスの製造方法であって、
前記貫通工程において、レーザ加工により前記貫通孔を形成する、
電子デバイスの製造方法。
【手続補正書】
【提出日】平成24年5月18日(2012.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層された複数枚の基板を含む電子デバイスであって、
前記複数枚の基板は、それぞれ、板面を直接に重ね合わせて積層され、１以上の貫通電極を含んでおり、
前記１以上の貫通電極は、前記複数枚の基板のうち、連続して積層された２枚以上の基板にわたって延在する連続導体であり、前記２枚以上の前記基板に連続して穿孔された貫通孔内に加圧充填された凝固金属体でなる、
電子デバイス。
【請求項２】
請求項１に記載された電子デバイスであって、
前記複数枚の基板の少なくとも１つは、回路素子を含んでおり、
前記回路素子は、前記１以上の貫通電極の少なくとも１つと電気的に接続されている、
電子デバイス。
【請求項３】
請求項２に記載された電子デバイスであって、
前記回路素子を含む基板の少なくとも１つはインターポーザであり、該回路素子はコンデンサ素子である、
電子デバイス。
【請求項４】
請求項２に記載された電子デバイスであって、
三次元システム・パッケージ（３Ｄ−ＳｉＰ)である、
電子デバイス。
【請求項５】
請求項３に記載された電子デバイスであって、
システムＬＳＩ、メモリＬＳＩ、イメージセンサ、又はＭＥＭＳの何れかである、
電子デバイス。
【請求項６】
電子デバイスの製造方法であって、
複数枚の基板を、板面を重ね合わせて積層する積層工程と、
前記積層工程後に前記複数枚の基板を貫通する貫通孔を、同時に形成する貫通工程と、
前記貫通孔に導体を充填する充填工程と
を含み、
前記積層工程は、２枚以上の前記基板を、連続して重ね合わせる工程であり、
前記貫通工程は、前記２枚以上の基板を貫通する貫通孔を、同時に形成する工程であり、
前記充填工程は、前記貫通孔に流し込まれた金属成分を、プレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却して凝固させる工程を含む、
電子デバイスの製造方法。
【請求項７】
請求項６に記載された電子デバイスの製造方法であって、
前記貫通工程において、レーザ加工により前記貫通孔を形成する、
電子デバイスの製造方法。