(57)【要約】【課題】貫通電極を備える半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制、テスト時間の短縮、および、ピン端子数の削減を図る。【解決手段】チップ１００−１において電源電圧ＶＤＤと貫通電極１１１−１ごとの間に駆動トランジスタ１２１を挿入する。チップ１００−２において、貫通電極１１１−１と接続される貫通電極１１１−２ごとにテストトランジスタ１２２のゲートを接続し、テストトランジスタ１２２により直列回路を形成しておく。また、テストトランジスタ１２２の各ゲートとグランドとの間にはプルダウン抵抗としての抵抗トランジスタ１２３を挿入する。テスト時は、駆動トランジスタ１２１をオンとした状態で上記直列回路の導通を測定することで、貫通電極１１１−１および１１１−２間の接続の良否判定を行う。【選択図】図１
2012026845.tif 000002
【特許請求の範囲】
【請求項１】
内部において垂直方向に貫通して形成される貫通電極と、
上層側または下層側に積層された他の半導体装置における所定の他層貫通電極を経由して前記貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、
前記直列回路部の導通の測定に用いられ、前記直列回路部の端部と接続されるテスト端子と
を具備する半導体装置。
【請求項２】
前記テスト対応スイッチは、ゲート電圧の印加に応じてオンとなる第１のトランジスタであり、当該第１のトランジスタのゲートは、前記貫通電極と接続される請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタのゲートとグランドとの間に挿入される抵抗をさらに具備する請求項２記載の半導体装置。
【請求項４】
前記抵抗は、ゲート電圧の印加によって所定の抵抗値が生じるように駆動される第２のトランジスタである請求項３記載の半導体装置。
【請求項５】
前記直列回路部は、互いに重複しない前記第１のトランジスタを順次直列に接続して形成される複数の分割直列回路部を備え、
複数の前記分割直列回路部のうちから１つを測定の対象として選択する選択回路と、
前記測定の対象として選択された前記直列回路部を形成する前記第１のトランジスタのゲートとグランドの間に挿入される第２のトランジスタを駆動する駆動回路部とをさらに具備する
請求項４記載の半導体装置。
【請求項６】
内部において垂直方向に貫通して形成される貫通電極と、
上層側または下層側に積層された他の半導体装置における他層貫通電極を経由して前記貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、
前記直列回路部の導通の測定に用いられ、前記直列回路部の端部と接続されるテスト端子と、
前記他の半導体装置のうちの特定の半導体装置が具備するテスト対応スイッチを駆動するための駆動電圧を前記貫通電極に対して印加する駆動電圧印加部と
を具備する半導体装置。
【請求項７】
前記テスト対応スイッチは、ゲート電圧の印加に応じてオンとなる第１のトランジスタであり、当該第１のトランジスタのゲートは前記貫通電極と接続され、
前記駆動電圧印加部は、ゲート電圧の印加に応じてオンとなり、前記貫通電極と前記駆動電圧の信号線との間に挿入される第３のトランジスタである
請求項６記載の半導体装置。
【請求項８】
前記第１のトランジスタのゲートとグランドとの間に挿入され、ゲート電圧の印加によって所定の抵抗値が生じるように駆動される第２のトランジスタをさらに具備する請求項７記載の半導体装置。
【請求項９】
前記第２のトランジスタと前記第３のトランジスタは、前記第１のトランジスタのゲートと、前記駆動電圧の電位とグランド電位との間で切り替わる制御電圧が入力される端子との間に対して並列に挿入される請求項７記載の半導体装置。
【請求項１０】
通常の動作に対応して機能する通常動作対応回路部と前記貫通電極との間に挿入され、ゲート電圧の印加に応じてオンオフが切り替えられるモード切替えトランジスタをさらに具備し、
前記モード切替えトランジスタは、前記第３のトランジスタをオンとするゲート電圧の印加に応じてオフとなる
請求項７記載の半導体装置。
【請求項１１】
少なくとも第１の半導体装置と第２の半導体装置とを積層した積層半導体装置であって、
前記第１の半導体装置は、
内部において垂直方向に貫通して形成される第１の貫通電極と、
前記第２の半導体装置から当該第１の半導体装置に至るまでの貫通電極同士の接続を介して前記第１の貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、
前記直列回路部の導通の測定に用いられ、前記直列回路部の端部と接続されるテスト端子とを備え、
前記第２の半導体装置は、
内部において垂直方向に貫通して形成され、当該前記第２の半導体装置から前記第１の半導体装置に至るまでの貫通電極同士の接続を介して前記第１の貫通電極と接続されるべき第２の貫通電極と、
前記駆動電圧を前記第２の貫通電極に対して印加する駆動電圧印加部とを備える
積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、内部に貫通電極を備える構造を有し、積層半導体装置において積層される半導体装置、および、このような半導体装置を積層して構成される積層半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを備える集積半導体装置として、半導体チップを積層した積層半導体装置が知られている。積層半導体装置は、例えば半導体チップを平面的に配置する集積半導体装置と比較して、その実装面積を大幅に小さくすることができる。
【０００３】
また、積層半導体装置においては、半導体チップに対してＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）と称される貫通電極を形成することが提案されており、現在、実用化に向けて開発されている状況にある。
【０００４】
半導体チップに貫通電極を形成することで、積層半導体装置において、貫通電極同士の接続によりチップ間の配線を行うことが可能になる。これにより、ワイヤボンディングによる接続を行う必要がなくなる。
【０００５】
ワイヤボンディングの場合は半導体チップの端部から配線を引き出さなければならないために、半導体チップ間の接続本数は１００乃至２００程度が限度となっていた。これに対して、貫通電極であれば、半導体チップにおいて例えば数十μｍ程度の間隔で形成することが可能になる。このため、１つの半導体チップにおいて１０００以上の貫通電極を形成することが容易に可能になる。これにより、他の半導体チップとの間の接続本数も１０００以上とすることが可能になる。
【０００６】
そして、上記のような貫通電極を備える積層半導体装置を製造する際には、貫通電極間の接続についての良否をテストすることが必要になる。半導体チップ間の接続の良否をテストするための技術の１つとしてはバウンダリスキャン方式が知られている。バウンダリスキャン方式は、ＩＥＥＥ  Ｓｔａｎｄａｒｄ  １１４９．１  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化されている。このバウンダリスキャン規格は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）により策定されたものである。
【０００７】
バウンダリスキャンによるテストにおいては、テスト対象となる半導体チップに対してバウンダリスキャンに対応させた内部回路を予め実装する。この内部回路は、バウンダリスキャンセルとも称され、例えば半導体チップを外部と接続するための端子ごとに対応して設けられる。そして、内部のバウンダリスキャンセルを制御することで、これらの半導体チップをデイジーチェーンで接続したうえで、外部から信号を入出力させる。これにより、半導体装置間の接続の良否を判定しようというものである。
【０００８】
また、積層半導体装置における半導体チップ間の接続テストとして、次のような従来技術が知られている。すなわち、半導体チップ内の内部端子(貫通電極）ごとに導通チェックのためのダイオード素子のカソードを接続する。また、１つ半導体チップ内のダイオード素子のアノードと共通に接続される外部端子を各層の半導体チップに対応して設ける。また、半導体チップ間で相互に接続される貫通電極の配線ごとに対応して導通テスト専用端子を設ける。そして、各１つの外部端子と導通テスト専用端子との組合せに対して所定電圧の印加を行うことで１つのダイオード素子を選択して駆動する。このように、駆動されるダイオード素子の電流値を測定することにより、そのダイオード素子が対応する貫通電極の接続状態を判断しようというものである（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１３９２７３号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、貫通電極により半導体チップ間の配線を行う積層半導体装置に対して、実際に上述したバウンダリスキャン方式による接続テストを適用した場合には、各半導体チップの貫通電極ごとに対応してバウンダリスキャンセルを実装することになる。このために、半導体チップ内に実装すべきバウンダリスキャンセルは、例えば１０００を越える膨大な数になる。バウンダリスキャンセルは、例えばマルチプレクサ、フリップおよびセレクタなどの回路から成り、ＮＡＮＤゲートに換算して１０以上の比較的多数の論理ゲートによって形成される。これにより、半導体チップにおける回路規模が大きく拡大してしまう。また、バウンダリスキャンでは、異なるビット値のデータをシフトさせながら入出力させるという動作を貫通電極ごとに行うものとなるために、テスト時間も非常に長くなり、これによるコストアップも招くことになる。
【００１１】
一方、導通テストのためのダイオード素子を備える従来技術の場合には、テストのために貫通電極ごとに追加する回路はダイオード素子でよいことから、回路規模の拡大は少なくて済む。ただし、この従来技術では、半導体チップ間の貫通電極の配線ごとに対応して外部端子を設ける必要がある。したがって、実際においては、例えば１０００以上もの外部端子に応じた数のピン端子を設けなければならない。積層半導体装置においてテストのためのピン端子を設けることが可能な領域には制限があるため、ピン端子数はできるだけ削減されることが好ましい。
【００１２】
本発明はこのような状況に鑑みてなされたものであり、貫通電極を備える半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制、テスト時間の短縮、および、ピン端子数の削減などを図ることを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、内部において垂直方向に貫通して形成される貫通電極と、上層側または下層側に積層された他の半導体装置における所定の他層貫通電極を経由して上記貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、上記直列回路部の導通の測定に用いられ、上記直列回路部の端部と接続されるテスト端子とを具備する半導体装置である。これにより、他の半導体装置から駆動電圧を印加して直列回路部の導通を測定することによって、半導体装置の層間における接続の良否をテストするという作用をもたらす。
【００１４】
また、この第１の側面において、上記テスト対応スイッチは、ゲート電圧の印加に応じてオンとなる第１のトランジスタであり、当該第１のトランジスタのゲートは、上記貫通電極と接続されてもよい。これにより、トランジスタによりテスト対応スイッチを形成するという作用をもたらす。
【００１５】
また、この第１の側面において、上記第１のトランジスタのゲートとグランドとの間に挿入される抵抗をさらに具備してもよい。これにより、第１のトランジスタのゲートと接続される貫通電極の接続が不良の場合に、第１のトランジスタのゲート電位をグランドに固定するという作用をもたらす。
【００１６】
また、この第１の側面において、上記抵抗は、ゲート電圧の印加によって所定の抵抗値が生じるように駆動される第２のトランジスタとされてよい。これにより、トランジスタを駆動して抵抗を形成するという作用をもたらす。
【００１７】
また、この第１の側面において、上記直列回路部は、互いに重複しない上記第１のトランジスタを順次直列に接続して形成される複数の分割直列回路部を備え、複数の上記分割直列回路部のうちから１つを測定の対象として選択する選択回路と、上記測定の対象として選択された上記直列回路部を形成する上記第１のトランジスタのゲートとグランドの間に挿入される第２のトランジスタを駆動する駆動回路部とをさらに具備してもよい。これにより、選択した分割直列回路部ごとに導通を測定するという作用をもたらす。
【００１８】
また、本発明の第２の側面は、内部において垂直方向に貫通して形成される貫通電極と、上層側または下層側に積層された他の半導体装置における他層貫通電極を経由して上記貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、上記直列回路部の導通の測定に用いられ、上記直列回路部の端部と接続されるテスト端子と、上記他の半導体装置のうちの特定の半導体装置が具備するテスト対応スイッチを駆動するための駆動電圧を上記貫通電極に対して印加する駆動電圧印加部とを具備する半導体装置である。これにより、１つの半導体装置において、導通測定が行われる直列回路部と、駆動電圧を印加する駆動電圧印加部の両者の機能を有させるという作用をもたらす。
【００１９】
また、この第２の側面において、上記テスト対応スイッチは、ゲート電圧の印加に応じてオンとなる第１のトランジスタであり、当該第１のトランジスタのゲートは上記貫通電極と接続され、上記駆動電圧印加部は、ゲート電圧の印加に応じてオンとなり、上記貫通電極と上記駆動電圧の信号線との間に挿入される第３のトランジスタとされてよい。これにより、テスト対応スイッチおよび駆動電圧印加部をトランジスタにより形成するという作用をもたらす。
【００２０】
また、この第２の側面において、上記第１のトランジスタのゲートとグランドとの間に挿入され、ゲート電圧の印加によって所定の抵抗値が生じるように駆動される第２のトランジスタをさらに具備してもよい。これにより、第１のトランジスタのゲートと接続される貫通電極の接続が不良の場合に、第１のトランジスタのゲート電位をグランドに固定するという作用をもたらす。
【００２１】
また、この第２の側面において、上記第２のトランジスタと上記第３のトランジスタは、上記第１のトランジスタのゲートと、上記駆動電圧の電位とグランド電位との間で切り替わる制御電圧が入力される端子との間に対して並列に挿入されてもよい。これにより、端子に対する制御電圧を切り替えることによって、上記第２のトランジスタの動作と上記第３のトランジスタの動作を切り替えるという作用をもたらす。
【００２２】
また、この第２の側面において、通常の動作に対応して機能する通常動作対応回路部と上記貫通電極との間に挿入され、ゲート電圧の印加に応じてオンオフが切り替えられるモード切替えトランジスタをさらに具備し、上記モード切替えトランジスタは、上記第３のトランジスタをオンとするゲート電圧の印加に応じてオフとなるようにしてもよい。これにより、第３のトランジスタをオンとする制御によって、同時に、通常動作対応回路部と貫通電極との間の信号線を遮断するという作用をもたらす。
【００２３】
また、本発明の第３の側面は、少なくとも第１の半導体装置と第２の半導体装置とを積層した積層半導体装置であって、上記第１の半導体装置は、内部において垂直方向に貫通して形成される第１の貫通電極と、上記第２の半導体装置から当該第１の半導体装置に至るまでの貫通電極同士の接続を介して上記第１の貫通電極に伝達された駆動電圧によって駆動されるテスト対応スイッチを順次直列に接続して形成される直列回路部と、上記直列回路部の導通の測定に用いられ、上記直列回路部の端部と接続されるテスト端子とを備え、上記第２の半導体装置は、内部において垂直方向に貫通して形成され、当該上記第２の半導体装置から上記第１の半導体装置に至るまでの貫通電極同士の接続を介して上記第１の貫通電極と接続されるべき第２の貫通電極と、上記駆動電圧を上記第２の貫通電極に対して印加する駆動電圧印加部とを備える積層半導体装置である。これにより、積層半導体装置において、第２の半導体装置から駆動電圧を印加して第１の半導体装置における直列回路部の導通をテストすることによって、第１の半導体装置から第２の半導体装置までの層間の接続の良否をテストするという作用をもたらす。
【発明の効果】
【００２４】
本発明によれば、貫通電極を備える半導体チップ間の接続の良否をテストするにあたり、回路規模の拡大の抑制、テスト時間の短縮、および、ピン端子数の削減などが図られるという優れた効果を奏し得る。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態におけるチップ１００の基本構成例を示す図である。
【図２】本発明の第１の実施の形態におけるチップ１００の基本構成に対して、プルダウン抵抗Ｒｐｄを挿入した構成例を示す図である。
【図３】本発明の第１の実施の形態におけるチップ１００の実際に対応した回路構成例を示す図である。
【図４】本発明の第２の実施の形態におけるチップ１００の基本構成例を示す図である。
【図５】本発明の第２の実施の形態におけるチップ１００の実際に対応した回路構成例を示す図である。
【図６】本発明の第３の実施の形態におけるチップ１００の実際に対応した回路構成例を示す図である。
【図７】本発明の第４の実施の形態におけるチップ１００に対応した回路構成例を示す図である。
【図８】本発明の実施の形態と従来技術とで、ピン端子数、回路量、テスト時間、および、層ごとに異なる貫通電極配置への対応性を比較して示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（１つのチップから貫通電極配線経由で他のチップのテストトランジスタを駆動する構成）
２．第２の実施の形態（１つのチップから貫通電極配線経由で他のチップのテストトランジスタを駆動する構成：接続テスト対応の回路をチップごとに共通とする場合の例）
３．第３の実施の形態（１つのチップから貫通電極配線経由で他のチップのテストトランジスタを駆動する構成：積層システム半導体装置に対応する具体例）
４．第４の実施の形態（１つのチップから貫通電極配線経由で他のチップのテストトランジスタを駆動する構成：テストトランジスタの直列接続を分割する例）
【００２７】
＜１．第１の実施の形態＞
［本発明の実施の形態における接続テストのための基本構成例］
本発明の実施の形態においては、積層半導体装置において積層される半導体チップ間の貫通電極の接続の良否をテストする。以降においては、半導体チップ間の貫通電極の接続の良否をテストすることについては、接続テストとも称することにする。
【００２８】
図１は、本発明の実施の形態としての接続テストの基本概念に対応した回路構成例を示している。この図においては、互いに上下の関係となるように積層された２つのチップ１００−１および１００−２が示される。この図では、上層にチップ１００−１が配置され、その下層にチップ１００−２が配置されている。
【００２９】
この図に示すチップ１００−１においては、４つの貫通電極１１１ａ−１乃至１１１ｄ−１が設けられた状態が示されている。また、チップ１００−２においても、上記貫通電極１１１ａ−１乃至１１１ｄ−１にそれぞれ対応するものとして、４つの貫通電極１１１ａ−２乃至１１１ｄ−２が設けられている。これらの貫通電極１１１は、チップ１００の積層方向（垂直方向）に貫通するように形成される電極であり、一般にシリコン貫通ビア（ＴＳＶ：Through-Silicon Via）とも称されるものである。
【００３０】
なお、この図においては、チップ１００におけるテストのための回路と貫通電極１１１との関係を分かりやすく示すことの便宜上、貫通電極１１１については、チップ１００において貫通している実際の状態に応じた図示はしていない。実際には、上記したように、チップの垂直方向に貫通するように形成されるものである。
【００３１】
また、貫通電極１１１の端部に対しては接合端子であるマイクロバンプ１１２が設けられる。具体的に、図においては、チップ１００−１の下面において、貫通電極１１１ａ−１の下側端部に対応してマイクロバンプ１１２ａ−１が設けられる。同様に、貫通電極１１１ｂ−１乃至１１１ｄ−１の下側端部に対応して、それぞれマイクロバンプ１１２ｂ−１乃至１１２ｄ−１が設けられる。また、チップ１００−２の上面において、貫通電極１１１ａ−２乃至１１１ｄ−２の上側端部ごとに対応して、マイクロバンプ１１２ａ−２乃至１１２ｄ−２が設けられる。
【００３２】
そして、チップ１００−１とチップ１００−２との間での貫通電極１１１−１および１１１−２との接続は、互いに対向するマイクロバンプ１１２−１および１１２−２との接合により行われる。すなわち、図１の場合であれば、マイクロバンプ１１２ａ−１とマイクロバンプ１１２ａ−２が接合されることで、貫通電極１１１ａ−１と貫通電極１１１ａ−２が接続される。同様にして、マイクロバンプ１１２ｂ−１乃至１１２ｄ−１とマイクロバンプ１１２ｂ−２乃至１１２ｄ−２とがそれぞれ接続される。これにより、貫通電極１１１ｂ−１乃至１１１ｄ−１と、貫通電極１１１ｂ−２乃至１１１ｄ−２とが、それぞれ接続されることになる。
【００３３】
次に、接続テストのための構成について説明する。まず、チップ１００−１においては、駆動トランジスタ１２１ａ乃至１２１ｄを備える。これら駆動トランジスタ１２１ａ乃至１２１ｄは、接続テスト時において、対応する貫通電極１１１ａ−１乃至１１１ｄ−１を駆動するものである。
【００３４】
駆動トランジスタ１２１ａ乃至１２１ｄのドレインは、それぞれ、貫通電極１１１ａ−１乃至１１１ｄ−１と接続される。また、駆動トランジスタ１２１ａ乃至１２１ｄのソースは、端子ＴＭ１１から供給される電源電圧ＶＤＤに対して共通に接続される。駆動トランジスタ１２１ａ乃至１２１ｄのゲートは、端子ＴＭ２１と接続されることで、外部から供給されるゲート電圧ＶＧ１が共通に印加される。なお、電源電圧ＶＤＤは、特許請求の範囲に記載の駆動電圧の一例である。
【００３５】
一方のチップ１００−２においては、貫通電極１１１ａ−２乃至１１１ｄ−２ごとに対応して、各１つのテストトランジスタ１２２ａ乃至１２２ｄが備えられる。テストトランジスタ１２２ａ乃至１２２ｄは、対応する貫通電極１１１ａ乃至１１１ｄの接続状態を検出する機能を有する。これらテストトランジスタ１２２ａ乃至１２２ｄのゲートは、それぞれ、対応する貫通電極１１１ａ−２乃至１１１ｄ−２に対して接続される。また、テストトランジスタ１２２ａ乃至１２２ｄは、図示するように順次直列に接続される。なお、このように形成されるテストトランジスタ１２２による直列接続については、以降、トランジスタ直列回路ともいうことにする。また、トランジスタ直列回路は、特許請求の範囲に記載の直列回路部の一例である。
【００３６】
上記トランジスタ直列回路の一方の端部となるテストトランジスタ１２２ａのドレイン（またはソース）は、端子ＴＭ４１と接続される。また、トランジスタ直列回路の他方の端部となるテストトランジスタ１２２ｄのソース（またはドレイン）は、端子ＴＭ４２と接続される。なお、端子ＴＭ４１およびＴＭ４１は、特許請求の範囲に記載のテスト端子の一例である。
【００３７】
次に、上記図１に示した構成における接続テスト時の動作について説明する。接続テストに際しては、テスト装置から引き出された導通測定のための信号線と、チップ１００−１の端子ＴＭ４１と端子ＴＭ４２とを接続する。これにより、テスト装置によりトランジスタ直列回路の導通を測定することが可能になる。
【００３８】
そして、上記の状態の下で、チップ１００−１側の端子ＴＭ１１に電源電圧ＶＤＤを印加した状態で、端子ＴＭ２１から所定レベルのゲート電圧ＶＧ１を印加する。これにより、チップ１００−１において、駆動トランジスタ１２１ａ乃至１２１ｄの各々が導通し、それぞれが対応する貫通電極１１１ａ−１乃至１１１ｄ−１に対して電源電圧ＶＤＤが印加される。
【００３９】
ここで、例えばマイクロバンプ１１２ａ−１とマイクロバンプ１１２ａ−２との接続が良好であるとする。この場合、貫通電極１１１ａ−１に印加された電源電圧ＶＤＤは、貫通電極１１１ａ−２に伝達されてテストトランジスタ１２２ａのゲートに印加される。これにより、テストトランジスタ１２２ａはオンとなる。これに対して、マイクロバンプ１１２ａ−１とマイクロバンプ１１２ａ−２との接続が不良である場合には、貫通電極１１１ａ−２を経由して電源電圧ＶＤＤがテストトランジスタ１２２ａのゲートに印加されることはない。このため、テストトランジスタ１２２ａはオフとなる。このように、テストトランジスタ１２２は、対応するマイクロバンプ１１２−１と１１２−２との間の接合が良好であればオンとなり、不良であればオフとなる。
【００４０】
したがって、テストトランジスタ１２２ａ乃至１２２ｄによる直列接続回路は、それぞれが対応するマイクロバンプ間の接続が全て良好であれば導通し、少なくとも１つのマイクロバンプ間の接続が不良であれば導通しないことになる。テスト装置は、このようなトランジスタ直列回路の導通状態を測定する。なお、導通状態の測定は、例えば実際のトランジスタ直列回路の抵抗値、電流値、または、トランジスタ直列回路間の電位などを測定することにより行うことができる。
【００４１】
トランジスタ直列回路が導通しているとの測定結果が得られたのであれば、チップ１００−１とチップ１００−２との間の全ての貫通電極１１１−１と１１１−２との間の接続が良好であると判定できる。これに対して、トランジスタ直列回路が導通していないとの検査結果が得られたのであれば、チップ１００−１とチップ１００−２との間における少なくとも１つの貫通電極１１１−１と１１１−２との間の接続が不良であると判定できる。
【００４２】
このように、本発明の実施の形態の接続テストとしては、まず、１つのチップ１００−１におけるトランジスタによって貫通電極１１１に電圧を印加するように駆動する。そして、他のチップ１００−２においては、上記貫通電極に印加された電圧を、トランジスタ直列回路を形成するテストトランジスタ１２２のゲートに印加し、この状態で導通を測定するというものになる。これにより、チップ間における全ての貫通電極間の接続が良好であるか否かのテストを行うことができる。
【００４３】
なお、上記した接続テストでは、例えばマイクロバンプ間の接合が良好であるとしても、貫通電極１１１自体の不良が原因で導通しない箇所があるような場合には、トランジスタ直列回路は導通しない状態になる。すなわち、この接続テストでは、貫通電極１１１自体の良否についての検査も行っているとみることができる。
【００４４】
また、上記の説明によると、テストトランジスタ１２２の各々は、対応する貫通電極１１１−２に電圧が印加された状態ではオンとなり、電圧が印加されない状態ではオフとなるスイッチとして機能しているといえる。テストトランジスタ１２２は、特許請求に記載のテスト対応スイッチの一例であり、また、第１のトランジスタの一例である。また、駆動トランジスタ１２１は、特許請求の範囲に記載の駆動電圧印加部の一例であり、また、第３のトランジスタの一例である。
【００４５】
［基本構成に対するプルダウン抵抗の追加例］
上記図１に示した構成はあくまでも本発明の実施の形態の接続テストに対応して基本となる概念を示している。このために、図１に示したままの回路構成により実際に接続テストを行った場合には次のような不具合を生じる。
【００４６】
例えば、図１に示されるマイクロバンプ１１２ａ−１、１１２ａ−２間の接合不良が原因で貫通電極１１１ａにおける接続が切断されている状態であるとする。この場合、図１に示したままの回路では、テストトランジスタ１２２ａのゲートはオープンとなり、電気的にどこにも接続されないフローティング状態となる。この状態では、ゲート電位が不定となり、そのときの電位の状態によっては、テストトランジスタ１２２ａがオンの状態になってしまう可能性がある。また、貫通電極１１１ａの接続が不良な状態として、例えば完全に切断されてはいないが高抵抗が測定される状態となる場合がある。このような場合にも、貫通電極１１１ａの配線を介して電位が伝達されることになるのでテストトランジスタ１２２ａはオンとなってしまう。
【００４７】
このように、貫通電極１１１との電気的接続が得られなくなることによってテストトランジスタ１２２のゲートがオープンとなる回路形態のままでは、不良な箇所があるにもかかわらず良好であるとの誤ったテスト結果となってしまうおそれがある。
【００４８】
そこで、本発明の実施の形態においては、図２に示す構成とすることにより、上記の問題を解消することとした。図２においては、上記図１に示した構成から、１組の貫通電極１１１−１、１１１−２の配線に対応した回路部のみを抜き出して示している。すなわち、この図においてはチップ１００−１における１つの貫通電極１１１−１と、チップ１００−２における貫通電極１１１−２とが、マイクロバンプ１１２−１、１１２−２の接合を介して接続された状態が示される。さらに、図１と同様に、貫通電極１１１−１に対しては駆動トランジスタ１２１が接続された状態が示され、貫通電極１１１−２に対してはテストトランジスタ１２２のゲートが接続された状態が示される。
【００４９】
そのうえで、図２においては、テストトランジスタ１２２のゲートとグランドとの間にプルダウン抵抗Ｒｐｄを挿入している。このようにプルダウン抵抗Ｒｐｄを挿入することによって、貫通電極１１１−１および１１１−２の間の接続が不良となった場合にもテストトランジスタ１２２のゲートはオープンとならず、安定してグランド電位が設定されることになる。これにより、テストトランジスタ１２２は、貫通電極１１１−１および１１１−２の間の接続が不良な状態においては確実にオフ状態が設定されることとなり、正しい接続テストの結果を得ることができる。
【００５０】
［プルダウン抵抗の実装例］
図３は、上記図２に示したプルダウン抵抗Ｒｐｄを、実際の半導体チップに実装した場合の回路構成例を示している。なお、この図において、図１および図２と同一部分には同一符号を付して説明を省略する。また、この図におけるチップ１００−１および１００−２の内部においては、図２と同様にして、１組の貫通電極１１１−１および１１１−２の配線に対応した回路部のみを抜き出して示している。
【００５１】
さらに、この図では、チップ１００−１および１００−２のそれぞれにおいて内部回路２００−１および２００−２がそれぞれ示されている。内部回路２００−１および２００−２は、それぞれ、通常動作時に対応して所定の機能に対応した動作を実行する部位である。これら内部回路２００−１および２００−２は、それぞれ、特許請求の範囲に記載の通常動作対応回路部の一例である。
【００５２】
また、チップ１００−１において、内部回路２００−１と貫通電極１１１−１との信号経路の間にはスイッチＳＷ１が挿入される。スイッチＳＷ１は、内部回路２００−１と貫通電極１１１−１との間での接続、切断を切り替えるための部位である。同様にして、チップ１００−２においても、内部回路２００−２と貫通電極１１１−２との間での接続、切断を切り替えるためのスイッチＳＷ２が挿入される。
【００５３】
スイッチＳＷ１は、チップ１００−１の端子ＴＭ２２から入力される制御信号に応じて、テスト時にはオフで、通常動作時にはオンとなるように制御される。同様に、スイッチＳＷ２も、チップ１００−２の端子ＴＭ２２から入力される制御信号に応じて、テスト時にはオフで、通常動作時にはオンとなるように制御される。これにより、テスト時においては、接続テストに影響を及ぼさないように内部回路２００−１および２００−２を、それぞれ貫通電極１１１−１および１１１−２から切り離すことができる。また、通常動作時においては、内部回路２００−１および２００−２が貫通電極１１１−１および１１１−２を接続した配線を介して相互に接続される。
【００５４】
また、この図に示されるチップ１００−１においては、外部から端子ＴＭ１１を介して、駆動トランジスタ１２１のドレインに対して電源電圧ＶＤＤを供給するようにされている。また、外部から端子ＴＭ２１を介して、駆動トランジスタ１２１のゲートに対してゲート電圧ＶＧ１を供給するようにされている。
【００５５】
次に、チップ１００−２においては、抵抗トランジスタ１２３が示されている。この抵抗トランジスタ１２３が、図２に示したプルダウン抵抗Ｒｐｄに相当する。このように、実際のプルダウン抵抗Ｒｐｄはトランジスタにより形成することができる。この抵抗トランジスタ１２３のソースは、例えば端子ＴＭ３１と接続される。この場合の端子ＴＭ３１は、例えば外部のグランド電位の信号線と接続される。すなわち、抵抗トランジスタ１２３のソースは常にグランド電位となる。抵抗トランジスタ１２３のドレインは、テストトランジスタ１２２のゲートと接続される。抵抗トランジスタ１２３のゲートは、端子ＴＭ３２と接続される。
【００５６】
接続テスト時においては、チップ１００−２の端子ＴＭ３２に対しては定常的にゲート電圧ＶＧ２を印加することで、抵抗トランジスタ１２３は、ソースとドレインとの間において一定の抵抗値が生じるように駆動される。これにより、テストトランジスタ１２２のゲートとグランドとは抵抗を介して接続された状態となる。すなわち、図２に示したように、テストトランジスタ１２２のゲートとグランドとの間にプルダウン抵抗Ｒｐｄが挿入されたのと等価の状態となる。
【００５７】
上記のように、抵抗トランジスタ１２３を実装することで、貫通電極１１１−１と１１１−２との間の接続が不良である場合には、テストトランジスタ１２２のゲート電位が抵抗トランジスタ１２３を介してグランド電位に固定されることになる。これにより、テストトランジスタ１２２は確実にオフとなるように駆動され、トランジスタ直列回路の導通状態を正しくテストすることができる。
【００５８】
なお、抵抗トランジスタ１２３は、特許請求の範囲に記載の抵抗の一例であり、また、第２のトランジスタの一例である。
【００５９】
＜２．第２の実施の形態＞
［チップ内のテスト回路を共通化した基本構成例］
積層半導体装置においては、共通の構造を有するチップを積層するということが行われる場合がある。一例としてＤＲＡＭ（Dynamic Random Access Memory）などでは、例えば共通のプロセスにより製造された同一構造のメモリチップを積層して積層半導体装置とすることが多い。
【００６０】
これまでにおける図１乃至図３による説明では、チップ１００−１とチップ１００−２とではそれぞれ異なる構成を採っていた。すなわち、貫通電極１１１を駆動するための駆動トランジスタ１２１を備える構成と、トランジスタ直列回路を形成するテストトランジスタ１２２を備える構成とで分けられていた。
【００６１】
そこで接続テストの回路をチップごとに共通化した構成を、本発明の第２の実施の形態として挙げることとする。この第２の実施の形態に対応するチップ１００の構成例について、図４を参照して説明する。なお、図４において図３と同一部分については同一符号を付してここでの説明は省略する。また、この図においても、説明の便宜上、１組の貫通電極１１１−１および１１１−２に対応した回路のみを抜き出して示している。
【００６２】
また、図４においてはテスト装置３００が示されている。この図のテスト装置３００は、チップ１００−１とチップ１００−１との層間の接続の良否をテストするための装置である。この図の構成に対応したテスト装置３００の動作については後述する。
【００６３】
ここでは、テスト回路の構成が共通化されたチップ１００の構成について、チップ１００−２により説明する。図４のチップ１００−２は、図３のチップ１００−２の構成に対して、さらに駆動トランジスタ１２１−２が追加されている。すなわち、接続テストに対応する素子として、トランジスタ直列回路を形成するテストトランジスタ１２２−２および抵抗トランジスタ１２３−２の組と、貫通電極１１１を駆動するための駆動トランジスタ１２１−２の両者の構成を備える。
【００６４】
このチップ１００−２において、駆動トランジスタ１２１−２のドレインは端子ＴＭ１１に対して接続される。また、駆動トランジスタ１２１−２のソースは貫通電極１１１−２に対して接続される。すなわち、図４においては、駆動トランジスタ１２１−２と抵抗トランジスタ１２３−２は並列に接続される。
【００６５】
なお、図４においては、図３に示した端子ＴＭ３１が端子ＴＭ１１に置き換えられている。図４の端子ＴＭ１１は、図３の端子ＴＭ１１と端子ＴＭ３１の両者に対応し、電源電圧ＶＤＤの電位とグランド電位とで切り替わる制御電圧が入力されるようになっている。なお、他の端子ＴＭ２１、ＴＭ２２、ＴＭ３２、ＴＭ４１およびＴＭ４２とチップ１００−２内部との接続については、図３と同様となっている
【００６６】
そして、チップ１００−１においても、上記チップ１００−２と同様にして、接続テストのための回路が構成されている。このように、図４のチップ１００−１とチップ１００−２は接続テストに対応する回路として共通の構成を有する。
【００６７】
［接続テストの手順例および接続テストにおける動作例］
次に、図４に示す構成における接続テストの手順と接続テストにおける動作例について説明する。この場合のテスト装置３００は、図示するように、チップ１００−２の端子ＴＭ１１、ＴＭ２１、ＴＭ２２、ＴＭ３２、ＴＭ４１およびＴＭ４２と接続される。また、チップ１００−１の端子ＴＭ１１、ＴＭ２１、ＴＭ２２およびＴＭ３２と接続される。以降の説明から理解されるように、この場合は、接続テストとして、チップ１００−１側で駆動トランジスタ１２１−１を駆動し、チップ１００−２側でテストトランジスタ１２２の導通を測定する。したがって、テスト装置３００とチップ１００−１側のトランジスタ直列回路とを接続する必要はない。このために、チップ１００−１側の端子ＴＭ４１およびＴＭ４２に対してテスト装置３００を接続してはいない。
【００６８】
接続テストを行うにあたり、まず、チップ１００−１における内部回路２００−１と貫通電極１１１−１との間の信号経路を切断する必要がある。同様に、チップ１００−２における内部回路２００−２と貫通電極１１１−２との間の信号経路を切断する必要がある。そこで、テスト装置３００は、チップ１００−１とチップ１００−２の各端子ＴＭ２２に対して、例えば「Ｌ」の制御信号を出力する。これにより、スイッチＳＷ１およびＳＷ２は接続テスト時においてはオフとなって、チップ１００−１とチップ１００−２のそれぞれにおいて、内部回路２００と貫通電極１１１との間の信号経路が遮断された状態となる。
【００６９】
なお、内部回路２００と貫通電極１１１との間の信号経路のオンオフは、接続テスト対象のチップ１００に対して同時に行えばよい。このため、チップ１００−１とチップ１００−２の端子ＴＭ２２の各々は、テスト装置３００に対して共通に接続されている。
【００７０】
この状態の下、テスト装置３００は、チップ１００−１の端子ＴＭ１１、ＴＭ２１の各々に対して「Ｈ」を出力する。なお、図４の場合、端子ＴＭ１１に対して入力された「Ｈ」の電圧は、電源電圧ＶＤＤとして使用される。
【００７１】
上記の信号の入力により、チップ１００−１においては、駆動トランジスタ１２１ａに対して「Ｈ」のゲート電圧ＶＧ１が印加されることになってオンとなり、端子ＴＭ１１から印加される電源電圧ＶＤＤを貫通電極１１１−１に対して印加することになる。
【００７２】
また、テスト装置３００は、端子ＴＭ３２に対して「Ｌ」を出力する。すなわち、「Ｌ」のゲート電圧ＶＧ２を印加され、抵抗トランジスタ１２３−１はオフとなる。この状態では、抵抗トランジスタ１２３−１は省略されたものとしてみることができる。
【００７３】
なお、テストトランジスタ１２２−１のゲートに対しては電源電圧ＶＤＤが印加されるが、テストトランジスタ１２２の両端に接続される端子ＴＭ４１およびＴＭ４２はオープンの状態であるため、テストトランジスタ１２２は省略されているのと等価となる。このように、図４のチップ１００−１は、図３のチップ１００−１と等価の回路を形成して、貫通電極１１１−１に対して電源電圧ＶＤＤを印加する。
【００７４】
一方、テスト装置３００は、チップ１００−２の端子ＴＭ１１およびＴＭ２１に対して「Ｌ」を出力し、端子ＴＭ３２に対して「Ｈ」の信号を出力する。なお、端子ＴＭ１１に対して「Ｌ」が出力された場合、その電位はグランド（ＧＮＤ）となる。
【００７５】
この状態においては、駆動トランジスタ１２１−２に対しては「Ｌ」のゲート電圧ＶＧ１が印加される。これに応じて駆動トランジスタ１２１−２はオフとなる。一方、ゲート電圧ＶＧ２は「Ｈ」であることから、抵抗トランジスタ１２３−２は所定の抵抗値を有するように駆動される。また、端子ＴＭ１１はグランド電位となっている。このために、抵抗トランジスタ１２３−２は、テストトランジスタ１２２−２のゲートと接続されたプルダウン抵抗として機能する。
【００７６】
この状態において、貫通電極１１１−１と貫通電極１１１−２との間の接続が良好な状態であれば、貫通電極１１１−１に印加された電源電圧ＶＤＤは、貫通電極１１１−２に伝達されてテストトランジスタ１２２−２のゲートに印加される。これにより、テストトランジスタ１２２−２はオンとなり、チップ１００−２における端子ＴＭ４１と端子ＴＭ４２との間が導通する。
【００７７】
これに対して、貫通電極１１１−１と貫通電極１１１−２との間の接続が不良の場合には、貫通電極１１１−２からテストトランジスタ１２２−２のゲートに対して電源電圧ＶＤＤは印加されない。または、接続不良の状態に応じた高抵抗の状態に応じた電位が現れるような状態となる。このような状態において、テストトランジスタ１２２−２のゲートは、プルダウン抵抗としての抵抗トランジスタ１２３−２を介してグランド電位と接続されていることから、テストトランジスタ１２２−２のゲート電位もグランド電位で固定される。これにより、貫通電極１１１−１と貫通電極１１１−２との間の接続不良の状態において、テストトランジスタ１２２−２は安定してオフの状態を保つ。
【００７８】
図４のテスト装置３００は、テストトランジスタ１２２−２の導通をテストするのであるが、上記のように、貫通電極１１１が接続不良の際にはテストトランジスタ１２２−２が安定してオフとなるように制御される。これにより、貫通電極１１１の接続の良否を正しく判定することができる。
【００７９】
また、図４の構成においては、上記とは逆に、チップ１００−２側において駆動トランジスタ１２１−２を駆動して貫通電極１１１−２に電源電圧ＶＤＤを印加させる。一方、チップ１００−１側においてテストトランジスタ１２２−１の導通をテストするように動作させることができる。このためには、テスト装置３００からチップ１００−１とチップ１００−２に対して、上記とは逆のパターンにより信号を出力させればよい。すなわち、チップ１００−２の端子ＴＭ１１、ＴＭ２１の各々に対して「Ｈ」の信号を出力し、端子ＴＭ３２には「Ｌ」を出力する。一方、チップ１００−１の端子ＴＭ１１およびＴＭ２１に対して「Ｌ」を出力し、端子ＴＭ３２に対して「Ｈ」の信号を出力する。
【００８０】
［複数の貫通電極の組全体の接続テストを行うための構成例］
上記図４は、チップ１００ごとの接続テストのための回路を共通化した基本構成として、１組の貫通電極１１１−１および１１１−２に対応する回路部分のみを示したが、実際のチップは、多数の貫通電極を有する。本発明の実施の形態では、図１により説明したように、これらの貫通電極の組全体の接続の良否をテストすることになる。
【００８１】
そこで、図４を基として構成した、複数の貫通電極の組全体の接続の良否をテストするための回路例を図５に示す。なお、この図において、図１乃至図４と同一部分については同一符号を付して説明を省略する。
【００８２】
まず、図５のチップ１００−１における回路構成について説明する。この図に示すチップ１００−１においては、４つの貫通電極１１１ａ−１乃至１１１ｄ−１が示される。また、貫通電極１１１ａ−１に対応して、図４に示したのと同様の接続態様により、駆動トランジスタ１２１ａ−１、テストトランジスタ１２２ａ−１および抵抗トランジスタ１２３ａ−１を備える回路が接続される。同様にして、貫通電極１１１ｂ−１に対応して、駆動トランジスタ１２１ｂ−１、テストトランジスタ１２２ｂ−１および抵抗トランジスタ１２３ｂ−１を備える回路が接続される。また、貫通電極１１１ｃ−１に対応して、駆動トランジスタ１２１ｃ−１、テストトランジスタ１２２ｃ−１および抵抗トランジスタ１２３ｃ−１を備える回路が接続される。貫通電極１１１ｄ−１に対応して、駆動トランジスタ１２１ｄ−１、テストトランジスタ１２２ｄ−１および抵抗トランジスタ１２３ｄ−１を備える回路が接続される。
【００８３】
そのうえで、チップ１００−１の端子ＴＭ１１は、駆動トランジスタ１２１ａ−１乃至１２１ｄ−１のドレインが共通に接続されるとともに、抵抗トランジスタ１２３ａ−１乃至１２３ｄ−１のソースが共通に接続される。
【００８４】
また、チップ１００−１の端子ＴＭ２１は、駆動トランジスタ１２１ａ−１乃至１２１ｄ−１のゲートに対して共通に接続される。さらに、チップ１００−１の端子ＴＭ３２は、抵抗トランジスタ１２３ａ−１乃至１２３ｄ−１のゲートに対して共通に接続される。
【００８５】
また、４つのテストトランジスタ１２２ａ−１乃至１２２ｄ−１は、図示するように、順次、直列に接続されることで、トランジスタ直列回路を形成する。このトランジスタ直列回路の両端が、それぞれ、端子ＴＭ４１およびＴＭ４２に対して接続される。
【００８６】
また、図５においては、図４に示したスイッチＳＷ１に相当する部位がモード切替トランジスタ１２４−１として示されている。このように、実際の半導体チップにおいて内部回路２００と貫通電極１１１との信号経路をオンオフするスイッチＳＷは、トランジスタにより形成することができる。モード切替トランジスタ１２４−１も、貫通電極１１１−１ごとに対応して設けられる。モード切替トランジスタ１２４ａ−１は、内部回路２００−１と貫通電極１１１ａ−１の間に挿入される。同様にして、モード切替トランジスタ１２４ｂ−１乃至１２４ｄ−１は、それぞれ、内部回路２００−１と貫通電極１１１ｂ−１乃至１１１ｄ−１との間に挿入される。そのうえで、モード切替トランジスタ１２４ａ−１乃至１２４ｄ−１の各ゲートは、端子ＴＭ２２に対して共通に接続される。モード切替トランジスタ１２４と、これに相当するものとして図４に示したスイッチＳＷ１およびＳＷ２は、特許請求の範囲に記載のモード切替えスイッチの一例である。
【００８７】
チップ１００−２においては、チップ１００−１の貫通電極１１１ａ−１乃至１１１ｄ−１にごとに対応して貫通電極１１１ａ−２乃至１１１ｄ−２が備えられる。これらの貫通電極１１１ａ−１乃至１１１ｄ−１および貫通電極１１１ａ−２乃至１１１ｄ−２は、図１にて示したのと同様に、それぞれの組がマイクロバンプ１１２−１および１１２−２の接合を経由して接続される。
【００８８】
そのうえで、チップ１００−２においては、貫通電極１１１ａ−２乃至１１１ｄ−２ごとに対応して、接続テストのための回路が形成される。なお、この接続テストのための回路を形成するための駆動トランジスタ１２１−２、テストトランジスタ１２２−２、抵抗トランジスタ１２３−２およびモード切替トランジスタ１２４−２の接続態様は、チップ１００−１と同様となるため、ここでの説明は省略する。また、上記各トランジスタと、端子ＴＭ１１、ＴＭ２１、ＴＭ３２およびＴＭ４１との接続態様も、チップ１００−１と同様となるため、ここでの説明は省略する。また、図５においては、図４に示したテスト装置３００の図示は省略している。
【００８９】
［接続テストの手順例および接続テストにおける動作例］
続いて、上記図５に示す構成のもとでの接続テストの手順と接続テストにおける動作例について説明する。なお、図５の場合も、図４と同様に、チップ１００−１側にて駆動トランジスタ１２１−１を駆動し、チップ１００−２側のトランジスタ直列回路の導通テストを行うことを前提とする。
【００９０】
図５においては図示していないが、この場合のテスト装置３００も、チップ１００−２の端子ＴＭ１１、ＴＭ２１、ＴＭ２２、ＴＭ３２、ＴＭ４１およびＴＭ４２と接続されるものとする。また、チップ１００−２の端子ＴＭ１１、ＴＭ２１、ＴＭ２２およびＴＭ３２と接続されるものとする。
【００９１】
そのうえで、テスト装置３００は、チップ１００−１とチップ１００−２の端子ＴＭ２２のそれぞれに対して「Ｌ」の制御信号を出力して、チップ１００−１とチップ１００−２における各モード切替トランジスタ１２４を全てオフとする。これにより、チップ１００−１とチップ１００−２のそれぞれにおいて、内部回路２００と貫通電極１１１との間の信号経路が遮断される。
【００９２】
この状態の下、テスト装置３００は、チップ１００−１の端子ＴＭ１１およびＴＭ２１の各々に対して「Ｈ」の信号を出力する。これにより、チップ１００−１における駆動トランジスタ１２１ａ−１乃至１２１ｄ−１は、共通に「Ｈ」のゲート電圧ＶＧ１が印加されることで全てオンとなる。これに応じて、電源電圧ＶＤＤが貫通電極１１１ａ−１乃至１１１ｄ−１の各々に対して同時に印加される状態となる。
【００９３】
また、テスト装置３００は、端子ＴＭ３２に対して「Ｌ」を出力する。これにより、抵抗トランジスタ１２３ａ−１乃至１２３ｄ−１は、「Ｌ」のゲート電圧ＶＧ２が印加されるために導通しない状態となる。この状態は、抵抗トランジスタ１２３ａ−１乃至１２３ｄ−１は抵抗としては機能せず、存在していないのと等価となる。このように、チップ１００−１においては、貫通電極１１１ａ−１乃至貫通電極１１１ｄ−１のそれぞれに対して電源電圧ＶＤＤを印加するように動作する。
【００９４】
なお、テストトランジスタ１２２ａ−１乃至１２２ｄ−１の各ゲートに対しては電源電圧ＶＤＤが印加されるが、図４と同様に、テストトランジスタ１２２−１乃至１２２ｄ−１は省略されていることと等価となる。
【００９５】
また、テスト装置３００は、チップ１００−２の端子ＴＭ１１およびＴＭ２１に対して「Ｌ」を出力する。また、端子ＴＭ３２に対して「Ｈ」の信号を出力する。
【００９６】
この状態においては、駆動トランジスタ１２１ａ−２乃至１２１ｄ−２に対しては、それぞれ、「Ｌ」のゲート電圧ＶＧ１が印加される。これに応じて駆動トランジスタ１２１ａ−２乃至１２１ｄ−２は全てオフとなる。一方、ゲート電圧ＶＧ２は「Ｈ」となることから、抵抗トランジスタ１２３ａ−２乃至１２３ｄ−２はオンとなって、それぞれ、テストトランジスタ１２２−２のゲートとグランド電位である端子ＴＭ１１との間に接続されたプルダウン抵抗として機能する。
【００９７】
この状態において、貫通電極１１１ａ−１乃至１１１ｄ−１と貫通電極１１１ａ−２乃至１１１ｄ−２との各組の間の接続が良好であるとする。この場合、貫通電極１１１ａ−１乃至１１１ｄ−１に印加された電源電圧ＶＤＤは、それぞれ貫通電極１１１ａ−２乃至１１１ｄ−２に伝達され、テストトランジスタ１２２ａ−２乃至１２２ｄ−２の各ゲートに印加される。これにより、テストトランジスタ１２２ａ−２乃至テストトランジスタ１２２ｄ−２は全てオンとなり、トランジスタ直列回路が導通する。
【００９８】
これに対して、貫通電極１１１ａ−１乃至１１１ｄ−１と貫通電極１１１ａ−２乃至１１１ｄ−２とによる各組において、ある１以上の組の接続が不良であるとする。この場合には、その接続不良の貫通電極１１１−１および１１１−２の組からテストトランジスタ１２２−２のゲートに対して電源電圧ＶＤＤは印加されなくなる。これにより、その組のテストトランジスタ１２２−２はオフとなり、トランジスタ直列回路は導通しない状態になる。なお、この場合においても、図４と同様に、接続不良の貫通電極１１１−１および１１１−２の組に対応するテストトランジスタ１２２−２のゲートは、グランド電位に固定されて確実にオフとなるように制御される。
【００９９】
このように、図５の構成においても、テスト装置３００は、チップ１００−２の端子ＴＭ４１およびＴＭ４２の間に接続されたトランジスタ直列回路が導通しているか否かを正しく測定することができる。すなわち、複数の貫通電極１１１−１および１１１−２の組全体を対象とした接続の良否を判定することができる。
【０１００】
＜３．第３の実施の形態＞
［積層型システム半導体装置の構成例］
上記第２の実施の形態は、積層半導体装置において積層されるチップの構造が共通である場合に対応している。これに対して、互いに構造が異なるチップを積層して積層半導体装置を構成する場合もある。例えば、それぞれの機能が異なるチップを積層して１つのシステムとして統合された積層半導体装置を構成しようとする場合に、内部の回路構成や電極端子などの配置などのチップの構造が異なることが多い。なお、以降において、構造が異なるチップを積層した積層半導体装置については、積層型システム半導体装置とも称することにする。
【０１０１】
第３の実施の形態は、上記積層型システム半導体装置に対応したチップ１００の回路構成例、および、接続テストにおける動作例に関するものとなる。図６は、第３の実施の形態に対応する積層型システム半導体装置の構成例を示している。なお、この図において、図１乃至図５と同一部分については同一符号を付して説明を省略する。
【０１０２】
この図に示す積層型システム半導体装置は、４つのチップ１００−１乃至４を積層して構成されている。また、この場合においては、チップ１００−１が最下層に配置され、その上層に対して、チップ１００−２、１００−３、１００−４の順で積層している。なお、この場合の最下層のチップ１００−１の実際としては、例えばインターポーザと称される配線基板を想定することができる。そして、その上層のチップ１００−２乃至４の各々が、それぞれ異なる所定の機能を有している。
【０１０３】
まず、最下層のチップ１００−１は、テスト装置３００側と接続されるための端子ＴＭ１１、ＴＭ２０、ＴＭ３２ａ、ＴＭ３２ｂおよびＴＭ４０を備える。なお、この図においては、テスト装置３００の図示は省略している。
【０１０４】
テスト装置３００は、端子ＴＭ１１に対して電源電圧ＶＤＤを供給する。端子ＴＭ１１を介してチップ１００−１に入力された電源電圧ＶＤＤは、チップ層間の接続を介して、順次、上層のチップ１００−２、１００−３および１００−４に対して入力される。
【０１０５】
また、テスト装置３００は、端子ＴＭ２０に対してテストモード信号ｃｍｏｄｅを出力する。端子ＴＭ２０を介してチップ１００−１に入力されたテストモード信号ｃｍｏｄｅも、チップ層間の接続を介して、順次、上層のチップ１００−２、１００−３および１００−４に対して入力される。なお、この端子ＴＭ２０に対して入力されるテストモード信号ｃｍｏｄｅは、例えば図５との対応では、端子ＴＭ２１に入力されるモード切替トランジスタ１２４をオンオフする信号に相当する。また、端子ＴＭ２１に入力される駆動トランジスタ１２１のゲート電圧ＶＧ１に相当する。すなわち、図６の構成では、モード切替トランジスタ１２４のオンオフ信号とゲート電圧ＶＧ１とが共用されている。
【０１０６】
また、テスト装置３００は、端子ＴＭ３２ａに対してチップ選択データｃｄａｔを出力する。チップ１００−１に入力されたチップ選択データｃｄａｔは層間接続を介してチップ１００−２に入力される。チップ１００−２においては、フリップフロップ１５１−２を介してチップ選択データｃｄａｔが入出力され、さらに層間接続を介して、上層のチップ１００−３に入力される。同様に、チップ１００−３においては、フリップフロップ１５１−３によりチップ選択データｃｄａｔを入力し、層間接続を介して上層のチップ１００−４に出力する。チップ１００−４においても、フリップフロップ１５１−４によりチップ選択データｃｄａｔを入力する。これらのフリップフロップ１５１−２、１５１−３および１５１−４により３ビットのシフトレジスタが形成される。
【０１０７】
テスト装置３００は、端子ＴＭ３２ｂに対して上記シフトレジスタのためのクロックｃｃｌを出力する。チップ１００−１に入力されたクロックｃｃｌは、チップ層間の接続を介して、順次、チップ１００−２、１００−３および１００−４に対して入力される。そして、フリップフロップ１５１−２、１５１−３および１５１−４の各クロック入力端子に入力される。また、テストモード信号ｃｍｏｄｅは、フリップフロップ１５１−２乃至４のリセット端子に対して反転して入力される。この場合のフリップフロップ１５１−２乃至４は、リセット端子の電位が「Ｌ」から「Ｈ」に反転することに応じて、それまで保持していた値がリセットされるようになっている。
【０１０８】
なお、後述するように、フリップフロップ１５１−２、１５１−３および１５１−４の出力は、それぞれ、同じチップ内のトランジスタ直列回路を動作させるための制御信号と機能する。また、フリップフロップ１５１−２、１５１−３および１５１−４の出力は、それぞれ、対応するチップにおける抵抗トランジスタ１２３のゲートと接続される。すなわち、先に図５に示した抵抗トランジスタ１２３のゲート電圧ＶＧ２が入力される端子ＴＭ３２は、図６においては、シフトレジスタを動作させるための端子ＴＭ３２ａおよびＴＭ３２ｂが対応するものとしてみることができる。
【０１０９】
また、端子ＴＭ４０には、テスト装置３００がトランジスタ直列回路の導通を測定するために出力する測定信号ｃｔｅｓｔが入力される。チップ１００−１に入力された測定信号ｃｔｅｓｔは、チップ層間の接続を介して、順次、チップ１００−２、１００−３および１００−４に対して入力される。なお、図６におけるチップ１００−２乃至４においては、後述するように、トランジスタ直列回路の両端のうち、その一端がグランドと接続され、他端が上記端子ＴＭ４０に対応する信号線と接続される。この場合、端子ＴＭ４０は、例えば図５の端子ＴＭ４１と端子ＴＭ４２の何れか一方に相当することになる。例えば、端子ＴＭ４０が端子ＴＭ４１に相当するものとした場合、上記トランジスタ直列回路の一端が、図５の端子ＴＭ４２に代えて、チップ内部のグランドの信号線と接続されたものとしてみることができる。したがって、この場合のテスト装置３００は、測定信号ｃｔｅｓｔを出力させた状態で、端子ＴＭ４０とグランド間の導通を測定することになる。
【０１１０】
なお、上記各端子に対応する信号線のチップ層間における接続は、マイクロバンプの接合により形成することができる。また、フリップフロップ１５１が介在する端子ＴＭ３２ａ以外の各端子についてのチップ１００ごとにおける配線は、貫通電極とすることができる。
【０１１１】
なお、図６においては、図示の内容を簡略なものとすることの便宜上、接続テストのための回路に対応する貫通電極１１１およびマイクロバンプ１１２のみを図示することとして、上記各端子に対応する貫通電極およびマイクロバンプの図示は省略している。
【０１１２】
次に、チップ１００−１の内部の構成について説明する。この場合のチップ１００−１は、接続テストの対象となる貫通電極として、３つの貫通電極１１１ａ−１、１１１ｂ−１および１１１ｃ−１を備えるものとしている。これら貫通電極１１１ａ−１、１１１ｂ−１および１１１ｃ−１は、それぞれ、内部回路２０１乃至２０３に対応した信号経路の一部となる。
【０１１３】
また、貫通電極１１１ａ−１に対応する接続テストのための回路として、駆動トランジスタ１２１ａ−１およびモード切替トランジスタ１２４ａ−１が備えられる。また、貫通電極１１１ｂ−１に対しては、駆動トランジスタ１２１ｂ−１およびモード切替トランジスタ１２４ｂ−１が備えられる。貫通電極１１１ｃ−１に対しては、駆動トランジスタ１２１ｃ−１およびモード切替トランジスタ１２４ｃ−１が設けられる。駆動トランジスタ１２１ａ−１乃至１２１ｃ−１のソースは、それぞれ、貫通電極１１１ａ−１乃至１１１ｃ−１と接続される。また、駆動トランジスタ１２１ａ−１乃至１２１ｃ−１のドレインは、それぞれ、電源電圧ＶＤＤに対して共通に接続される。また、駆動トランジスタ１２１ａ−１乃至１２１ｃ−１のゲートは、テストモード信号ｃｍｏｄｅの信号線に対して共通に接続される。
【０１１４】
また、モード切替トランジスタ１２４ａ−１は、内部回路２０１と貫通電極１１１ａ−１の間の信号線に挿入される。なお、この信号線は、内部回路２０１に対して双方向で信号が入出力される経路となる。
【０１１５】
モード切替トランジスタ１２４ｂ−１は、内部回路２０２と貫通電極１１１ｂ−１の間の信号線に挿入される。この信号線は、内部回路２０２から出力される信号の経路となる。
【０１１６】
モード切替トランジスタ１２４ｃ−１は、内部回路２０３と貫通電極１１１ｃ−１の間の信号線に挿入される。この信号線は、内部回路２０３から出力される信号の経路となる。
【０１１７】
そして、モード切替トランジスタ１２４ａ−１乃至１２４ｃ−１の各ゲートは、インバータ１４１−１を介してテストモード信号ｃｍｏｄｅと接続される。
【０１１８】
次にチップ１００−２の構成について説明する。チップ１００−２においては、接続テストの対象となる貫通電極として、４つの貫通電極１１１ａ−２乃至１１１ｄ−２が備えられる。貫通電極１１１ａ−２乃至１１１ｃ−２は、それぞれ、内部回路２０４乃至２０６に対応した配線となる。
【０１１９】
なお、貫通電極１１１ｂ−２は、下層のチップ１００−１の貫通電極１１１ｂ−１と、上層のチップ１００−３の貫通電極１１１ｂ−３とを接続するための通過配線として形成されている。このために、貫通電極１１１ｂ−２は、対応する内部回路を有さない。また、これに伴い、接続テストのための回路も付加しないこととしている。また、貫通電極１１１ｂ−２に対して接続テストのための回路を付加してもよい。ただし、通常動作に対応する信号線が接続される必要性が無い貫通電極に対して、接続テスト対応の回路のみを形成することは製造プロセスの観点からすると効率的ではない場合がある。そこで、この場合には、貫通電極１１１ｂ−２に対して接続テスト回路は付加しないこととしている。
【０１２０】
貫通電極１１１ａ−２に対しては、テストトランジスタ１２２ａ−２、抵抗トランジスタ１２３ａ−２およびモード切替トランジスタ１２４ａ−２が備えられる。同様に、貫通電極１１１ｃ−２に対しても、テストトランジスタ１２２ｃ−２、抵抗トランジスタ１２３ｃ−２およびモード切替トランジスタ１２４ｃ−２が備えられる。
【０１２１】
テストトランジスタ１２２ａ−２のゲートは、貫通電極１１１ａ−２に対して接続される。テストトランジスタ１２２ｃ−２のゲートは、貫通電極１１１ｃ−２に対して接続される。テストトランジスタ１２２ａ−２および１２２ｃ−２は直列に接続されることでトランジスタ直列回路を形成する。また、このトランジスタ直列回路の一方の端部は、選択トランジスタ１２５−２の直列接続を介して測定信号ｃｔｅｓｔと接続され、他方の端部はグランドに接続される。選択トランジスタ１２５−２のゲートは、フリップフロップ１５１−２の出力端子と接続されている。
【０１２２】
抵抗トランジスタ１２３ａ−２のドレインは、テストトランジスタ１２２ａ−２のゲートと接続される。また、抵抗トランジスタ１２３ｃ−２のドレインは、テストトランジスタ１２２ｃ−２のゲートと接続される。また、抵抗トランジスタ１２３ａ−２および１２３ｃ−２のソースは、グランドに対して共通に接続される。抵抗トランジスタ１２３ａ−２および１２３ｃ−２のゲートは、フリップフロップ１５１−２の出力端子に対して共通に接続される。
【０１２３】
貫通電極１１１ｄ−２は、内部回路２０５に対応し、駆動トランジスタ１２１ｄ−２およびモード切替トランジスタ１２４ｄ−２を備える。駆動トランジスタ１２１ｄ−２は、電源電圧ＶＤＤの信号線と貫通電極１１１ｄ−２との間に挿入され、ゲートはテストモード信号ｃｍｏｄｅの信号線と接続される。
【０１２４】
また、モード切替トランジスタ１２４ａ−２は、内部回路２０４と貫通電極１１１ａ−２の間の信号線に挿入される。この信号線は、内部回路２０４に対して双方向で入出力する信号の経路となる。モード切替トランジスタ１２４ｃ−２は、内部回路２０６と貫通電極１１１ｃ−２の間の信号線に挿入される。この信号線は、内部回路２０６に入力される信号の経路となる。モード切替トランジスタ１２４ｄ−２は、内部回路２０５と貫通電極１１１ｄ−２の間の信号線に挿入される。この信号線は、内部回路２０５から出力される信号の経路となる。これらモード切替トランジスタ１２４ａ−２、１２４ｃ−２および１２４ｄ−２のゲートは、インバータ１４１−２を介してテストモード信号ｃｍｏｄｅと接続される。
【０１２５】
次にチップ１００−３の構成について説明する。チップ１００−３においては、接続テストの対象となる貫通電極として、４つの貫通電極１１１ａ−３、１１１ｄ−３、１１１ｂ−３および１１１ｅ−３が備えられる。これら１１１ａ−３、１１１ｄ−３、１１１ｂ−３および１１１ｅ−３は、それぞれ内部回路２０７乃至２１０に対応する。
【０１２６】
貫通電極１１１ａ−３に対しては、テストトランジスタ１２２ａ−３、抵抗トランジスタ１２３ａ−３およびモード切替トランジスタ１２４ａ−３が備えられる。また、貫通電極１１１ｂ−３に対して、同様にテストトランジスタ１２２ｂ−３、抵抗トランジスタ１２３ｂ−３およびモード切替トランジスタ１２４ｂ−３が備えられる。また、貫通電極１１１ｄ−３に対して、同様にテストトランジスタ１２２ｄ−３、抵抗トランジスタ１２３ｄ−３およびモード切替トランジスタ１２４ｄ−３が備えられる。
【０１２７】
また、貫通電極１１１ｅ−３に対しては、駆動トランジスタ１２１ｅ−３およびモード切替トランジスタ１２４ｅ−３が備えられる。
【０１２８】
テストトランジスタ１２２ａ−３、１２２ｂ−３および１２２ｄ−３のゲートは、それぞれ、貫通電極１１１ａ−３、１１１ｂ−３および１１１ｄ−３と接続される。また、テストトランジスタ１２２ａ−３、１２２ｂ−３および１２２ｄ−３は、直列に接続されることでトランジスタ直列回路を形成する。このトランジスタ直列回路の一端は、選択トランジスタ１２５−３を介して測定信号ｃｔｅｓｔの信号線と接続され、他端はグランドと接続される。選択トランジスタ１２５−３のゲートは、フリップフロップ１５１−３の出力端子と接続される。
【０１２９】
また、抵抗トランジスタ１２３ａ−３、１２３ｂ−３および１２３ｄ−３は、それぞれ、テストトランジスタ１２２ａ−３、１２２ｂ−３および１２２ｄ−３のゲートとグランドとの間に挿入される。また、抵抗トランジスタ１２３ａ−３、１２３ｂ−３および１２３ｄ−３のゲートは、フリップフロップ１５１−３の出力端子に対して共通に接続される。
【０１３０】
また、駆動トランジスタ１２１ｅ−３は電源電圧ＶＤＤと貫通電極１１１ｅ−３との間に挿入され、そのゲートはテストモード信号ｃｍｏｄｅの信号線と接続される。
【０１３１】
また、モード切替トランジスタ１２４ａ−３は、内部回路２０７と貫通電極１１１ａ−３との間の信号線に挿入される。この信号線は、内部回路２０７に対して双方向に入出力される信号の経路となる。また、モード切替トランジスタ１２４ｄ−３は、内部回路２０８と貫通電極１１１ｄ−３との間の信号線に挿入される。この信号線は、内部回路２０８に対して入力される信号の経路となる。モード切替トランジスタ１２４ｂ−３は、内部回路２０９と貫通電極１１１ｂ−３との間の信号線に挿入される。この信号線は、内部回路２０９に対して入力される信号の経路となる。モード切替トランジスタ１２４ｅ−３は、内部回路２１０と貫通電極１１１ｅ−３との間の信号線に挿入される。この信号線は、内部回路２１０に対して入力される信号の経路となる。これらモード切替トランジスタ１２４ａ−３、１２４ｂ−３、１２４ｄ−３および１２４ｅ−３のゲートは、インバータ１４１−３を介してテストモード信号ｃｍｏｄｅと接続される。
【０１３２】
次にチップ１００−４の構成について説明する。チップ１００−４においては、接続テストの対象となる貫通電極として、２つの貫通電極１１１ａ−４および１１１ｅ−４が備えられる。これら貫通電極１１１ａ−４および１１１ｅ−４は、それぞれ内部回路２１１および２１２に対応する。
【０１３３】
貫通電極１１１ａ−４に対しては、テストトランジスタ１２２ａ−４、抵抗トランジスタ１２３ａ−４およびモード切替トランジスタ１２４ａ−４が備えられる。また、貫通電極１１１ｅ−４に対して、同様にテストトランジスタ１２２ｅ−４、抵抗トランジスタ１２３ｅ−４およびモード切替トランジスタ１２４ｅ−４が備えられる。
【０１３４】
テストトランジスタ１２２ａ−４および１２２ｅ−４のゲートは、それぞれ、貫通電極１１１ａ−４および１１１ｅ−４と接続される。また、テストトランジスタ１２２ａ−４および１２２ｅ−４は、直列に接続されることでトランジスタ直列回路を形成する。このトランジスタ直列回路の一端は、選択トランジスタ１２５−４を介して測定信号ｃｔｅｓｔの信号線と接続され、他端はグランドと接続される。選択トランジスタ１２５−４のゲートは、フリップフロップ１５１−４の出力端子と接続される。
【０１３５】
また、抵抗トランジスタ１２３ａ−４および１２３ｅ−４は、それぞれ、テストトランジスタ１２２ａ−４および１２２ｅ−４のゲートとグランドとの間に挿入される。また、抵抗トランジスタ１２３ａ−４および１２３ｅ−４のゲートは、フリップフロップ１５１−４の出力端子に対して共通に接続される。
【０１３６】
また、モード切替トランジスタ１２４ａ−４は、内部回路２１１と貫通電極１１１ａ−４との間の信号線に挿入される。この信号線は、内部回路２１１に対して双方向に入出力される信号の経路となる。また、モード切替トランジスタ１２４ｅ−４は、内部回路２１２と貫通電極１１１ｅ−４との間の信号線に挿入される。この信号線は、内部回路２１２に対して入力される信号の経路となる。これらモード切替トランジスタ１２４ａ−４および１２４ｅ−４のゲートは、インバータ１４１−４を介してテストモード信号ｃｍｏｄｅと接続される。
【０１３７】
また、上記チップ１００−１乃至４における貫通電極１１１についての各層間の接続は次のようになっている。まず、図示するように、チップ１００−１乃至４の貫通電極１１１ａ−１乃至１１１ａ−４は、各チップ層間のマイクロバンプ１１２ａ同士の接合を介して１つの信号線となるように接続される。
【０１３８】
チップ１００−１乃至３における貫通電極１１１ｂ−１乃至１１１ｂ−３は、各チップ層間のマイクロバンプ１１２ｂ同士の接合を介して１つの信号線となるように接続される。
【０１３９】
また、チップ１００−１とチップ１００−２との間では、貫通電極１１１ｃ−１と貫通電極１１１ｃ−２とが、マイクロバンプ１１２ｃ−１および１１２ｃ−２の接合を介して１つの信号線となるように接続される。
【０１４０】
また、チップ１００−２とチップ１００−３との間では、貫通電極１１１ｄ−２と貫通電極１１１ｄ−３とが、マイクロバンプ１１２ｄ−２および１１２ｄ−３の接合を介して１つの信号線となるように接続される。
【０１４１】
さらに、チップ１００−３とチップ１００−４との間では、貫通電極１１１ｅ−３と貫通電極１１１ｅ−４とが、マイクロバンプ１１２ｅ−３および１１２ｅ−４の接合を介して１つの信号線となるように接続される。
【０１４２】
［接続テストの手順例および接続テストにおける動作例］
続いて、上記図６に示した積層型システム半導体装置に対する接続テストの手順例と、これに応じた動作例について説明する。まず、このように３枚以上のチップ１００−１乃至４が積層された構造の場合、基本的にはチップ層間ごとの接続テストを順次行っていく。すなわち、図６においてチップ１００−２乃至４において形成されるトランジスタ直列回路を同時に有効にして測定を行うのではなく、１つずつ順次有効にして測定を行っていく手順となることを意味する。そこで、以降の説明においては、まず、チップ１００−２、１００−３、１００−４の順でトランジスタ直列回路を有効にして測定を行っていく場合を例に挙げることとする。
【０１４３】
なお、トランジスタ直列回路の測定を行うチップ１００の順序は、必ずしも、上記の例に限定はされない。ただし、以降の説明からも理解されるように、不良箇所の特定に関しては下層から上層の順で接続テストを行っていくようにした方が効率がよい。
【０１４４】
まず、接続テストに際して、テスト装置３００は、端子ＴＭ２０に対して「Ｈ」のテストモード信号ｃｍｏｄｅを出力する。また、端子ＴＭ１１に対して電源電圧ＶＤＤを出力する。さらに、端子ＴＭ４０に対して測定信号ｃｔｅｓｔを出力する。
【０１４５】
これにより、まず。チップ１００−１乃至１００−４の各々におけるモード切替トランジスタ１２４のゲートに対して、インバータ１４１から「Ｌ」のゲート電圧が出力される。これに応じて、チップ１００−１乃至１００−４における全てのモード切替トランジスタ１２４がオフとなり、内部回路２０１乃至２１２は、それぞれ、対応する貫通電極１１１との信号経路が遮断された状態となる。
【０１４６】
また、チップ１００−１の駆動トランジスタ１２１ａ−１乃至１２１ｃ−１は、その各ゲートに対して「Ｈ」のテストモード信号ｃｍｏｄｅが印加されることでオンとなる。これにより、駆動トランジスタ１２１ａ−１乃至１２１ｃ−１のそれぞれが接続される貫通電極１１１ａ−１乃至１１１ｃ−１に対して電源電圧ＶＤＤが印加される。
【０１４７】
また、同様にして、チップ１００−２の駆動トランジスタ１２１ｄ−２およびチップ１００−３の駆動トランジスタ１２１ｅ−３も、ゲートに対して「Ｈ」のテストモード信号ｃｍｏｄｅが印加されることでオンとなる。これにより、チップ１００−２において、駆動トランジスタ１２１ｄ−２と接続される貫通電極１１１ｄ−２に対して電源電圧ＶＤＤが印加される。同様に、チップ１００−３において、駆動トランジスタ１２１ｅ−３と接続される貫通電極１１１ｅ−３に対して電源電圧ＶＤＤが印加される。
【０１４８】
上記の状態の下で、テスト装置３００は、まず、チップ１００−１を選択するための制御を実行する。このために、テスト装置３００は、チップ選択データｃｄａｔとして、「０」、「０」、「１」の順でデータを出力するとともに、これに応じたタイミングで３周期分のクロックｃｃｌを出力させる。これにより、シフトレジスタを形成するフリップフロップ１５１−２、１５１−３、１５１−４は、それぞれ、「０」、「０」、「１」を保持して出力する状態となる。このとき、チップ１００−２においては、選択トランジスタ１２５−２がオンとなり、トランジスタ直列回路の端部が測定信号ｃｔｅｓｔの信号線と接続される。すなわち、トランジスタ直列回路がテスト装置３００により測定可能なように有効化されたことになる。これに対して、チップ１００−３および１００−４においては、それぞれ、選択トランジスタ１２５−３および１２５−４はオフとなり、トランジスタ直列回路の端部は測定信号ｃｔｅｓｔの信号線に対して切断された状態となる。このように、チップ１００−２乃至４のうち、チップ１００−２のみのトランジスタ直列回路が有効となるようにチップ選択が行われたことになる。テスト装置３００は測定信号ｃｔｅｓｔを出力して、チップ１００−２におけるトランジスタ直列回路の導通を測定する。
【０１４９】
このとき、貫通電極１１１ａ−１と貫通電極１１１ａ−２との接続が良好であるとする。この場合、チップ１００−１の駆動トランジスタ１２１ａ−１が貫通電極１１１ａ−１に印加した電源電圧ＶＤＤは、貫通電極１１１ａ−２を介してテストトランジスタ１２２ａ−２をオンとする。同様に、貫通電極１１１ｃ−１と貫通電極１１１ｃ−２との接続が良好であるとする。この場合、駆動トランジスタ１２１ｃ−１が貫通電極１１１ｃ−１に印加した電源電圧ＶＤＤにより、テストトランジスタ１２２ｃ−２をオンとする。このように、貫通電極１１１ａ−１および貫通電極１１１ａ−２間の接続と、貫通電極１１１ｃ−１および１１１ｃ−２間の接続が良好であれば、チップ１００−２のトランジスタ直列回路は導通しているとの測定結果が得られる。
【０１５０】
これに対して、貫通電極１１１ａ−１および１１１ａ−２間の接続と、貫通電極１１１ｃ−１および１１１ｃ−２間の接続のうち、少なくとも何れか一方が不良であるとする。この場合には、チップ１００−２のトランジスタ直列回路は導通していないとの測定結果が得られる。
【０１５１】
このように、まず、チップ１００−２を選択して接続テストを行った場合には、貫通電極１１１ａ−１および１１１ａ−２間の接続と、貫通電極１１１ｃ−１および１１１ｃ−２間の接続についての良否が判定される。
【０１５２】
次に、テスト装置３００は、例えば一旦、テストモード信号ｃｍｏｄｅを「Ｌ」に切り替え、再度、「Ｈ」により出力させる。これにより、フリップフロップ１５１−２乃至４にてこれまで保持されていた値がリセットされる。続いてテスト装置３００は、クロックｃｃｌとともに、チップ選択データｃｄａｔとして、「０」、「１」、「０」の順でデータを出力する。これにより、チップ１００−３のみのトランジスタ直列回路を有効化した状態とする。
【０１５３】
この状態において、貫通電極１１１ａ−２および１１１ａ−３間の接続が良好であれば、駆動トランジスタ１２１ａ−１から貫通電極１１１ａ−１に印加した電源電圧ＶＤＤにより、チップ１００−３のテストトランジスタ１２２ａ−３がオンとなる。
【０１５４】
また、貫通電極１１１ｂ−１、１１１ｂ−２および１１１ｂ−３間の接続が良好であれば、駆動トランジスタ１２１ｂ−１から貫通電極１１１ｂ−１に印加した電源電圧ＶＤＤにより、チップ１００−３のテストトランジスタ１２２ｂ−３がオンとなる。
【０１５５】
また、貫通電極１１１ｄ−２および１１１ｄ−３間の接続が良好であれば、駆動トランジスタ１２１ｄ−２から貫通電極１１１ｄ−２に印加した電源電圧ＶＤＤにより、チップ１００−３のテストトランジスタ１２２ｄ−３がオンとなる。
【０１５６】
したがって、テスト装置３００により、チップ１００−３におけるトランジスタ直列回路が導通しているとの測定結果が得られた場合には、次の貫通電極間の接続が全て良好であると判定することができる。すなわち、貫通電極１１１ａ−２と１１１ａ−３との間の接続、貫通電極１１１ｂ−１と１１１ｂ−２と１１１ｂ−３との間の接続、および、貫通電極１１１ｄ−２と１１１ｄ−３との間の接続が全て良好であることになる。
【０１５７】
これに対して、チップ１００−３におけるトランジスタ直列回路が導通しているとの測定結果が得られた場合には、上記した３つの貫通電極間の接続の少なくとも１つが不良であることになる。
【０１５８】
ここで、チップ１００−１のトランジスタ直列回路を有効にして接続テストを行った際には、貫通電極１１１ｂ−１および１１１ｂ−２間の接続の良否についての判定は未だ行われてはいなかった。しかし、上記したように、貫通電極１１１ｂ−１および１１１ｂ−２間の接続に関しては、チップ１００−３のトランジスタ直列回路を有効とした接続テストによりその良否が判定できるようになっている。このように、本発明の実施の形態においては、例えばチップ内部において信号線が接続されない、単なる通過配線などとしての貫通電極にも対応して接続の良否判定が行えるようになっている。
【０１５９】
また、次にテスト装置３００は、先に説明したように、再度、フリップフロップ１５１−２乃至４をリセットした上で、クロックｃｃｌとともに、チップ選択データｃｄａｔとして、「１」、「０」、「０」の順でデータを出力する。これにより、チップ１００−４のみのトランジスタ直列回路を有効化した状態とする。
【０１６０】
この状態において、貫通電極１１１ａ−３および１１１ａ−４間の接続が良好であるとする。この場合、駆動トランジスタ１２１ａ−１から貫通電極１１１ａ−１に印加した電源電圧ＶＤＤは、貫通電極１１１ａ−４まで伝達され、テストトランジスタ１２２ａ−４をオンとする。また、貫通電極１１１ｅ−３および１１１ｅ−４間の接続が良好であれば、駆動トランジスタ１２１ｅ−３により貫通電極１１１ｅ−３に印加した電源電圧ＶＤＤが貫通電極１１１ｅ−４に伝達され、テストトランジスタ１２２ｅ−４をオンとする。
【０１６１】
したがって、テスト装置３００により、チップ１００−４におけるトランジスタ直列回路が導通しているとの測定結果が得られた場合には、上記した貫通電極１１１ａ−３および１１１ａ−４間の接続が良好であることになる。また、貫通電極１１１ｅ−３および１１１ｅ−４間の接続が良好であることになる。これに対して、チップ１００−４におけるトランジスタ直列回路が導通していないとの測定結果が得られた場合には、上記２つの貫通電極間の接続の少なくとも何れか一方が不良であると判定することができる。このように、本発明の第３の実施の形態においては、構造の異なるチップ１００が積層される積層型システム半導体装置においても、各チップ層間における貫通電極の接続の良否を的確に判定することが可能とされている。
【０１６２】
なお、上記の手順は、必要なチップ１００が全て積層された状態の積層型システム半導体装置に対して、チップ１００の選択を行いながら、順次、各層間の接続テストを行っていくというものであった。このような手順のほかに、例えばチップ１００を１つ積層する製造段階ごとに、最上層とその下層のチップの間の接続テストを行っていくという手順により接続テストを行うこともできる。
【０１６３】
また、図６に示す積層型システム半導体装置を通常に使用する場合には、端子ＴＭ２０、ＴＭ３２ａ、ＴＭ３２ｂおよびＴＭ４０などの接続テスト専用の各端子は、例えばグランドにプルダウンさせるなど、通常動作に支障がないようして所定の処置が施される。
【０１６４】
＜４．第４の実施の形態＞
［第４の実施の形態の概要］
例えば、これまでの実施の形態においては、１つのチップ１００において備えられるトランジスタ直列回路に含まれるテストトランジスタ１２２の全てを同時にオンとするようにされていた。先に述べたように、実際のチップにおいては１０００以上の多数の貫通電極を形成することができる。このため、実際において、このような多数の貫通電極ごとに対応する全てのテストトランジスタにより１つのトランジスタ直列回路を形成した場合には、トランジスタ直列回路のオン抵抗が相当に高くなることが考えられる。オン抵抗が一定以上に高くなった場合、正確な測定結果を得ることが難しくなる可能性がある。また、プルダウン抵抗に相当する抵抗トランジスタ１２３に流れる電流(プルダウン電流）の総量が過大となって内部の回路に影響を及ぼす可能性がでてくる。
【０１６５】
そこで、第４の実施の形態としては、トランジスタ直列回路を分割することにより、同時にオンに駆動されるテストトランジスタ１２２の数を削減し、上記したオン抵抗やプルダウン電流による問題を解消するための構成を採ることとする。
【０１６６】
［回路構成例］
図７は、本発明の第４の実施の形態におけるチップの回路構成例を示している。なお、この図において図５と同一部分には同一符号を付して説明を省略する。図７におけるチップ１００−１は、例えば図５のチップ１００−１からテストトランジスタ１２２−１および抵抗トランジスタ１２３−１を省略したのと同等の回路構成を有している。ただし、図７のチップ１００−においては、図６の構成に準じて、モード切替トランジスタ１２４ａ−１乃至１２４ｄ−１の各ゲートを、インバータ１４１−１を介してゲート電圧ＶＧ１の信号線と接続している。
【０１６７】
また、図７のチップ１００−２においては、２つの選択トランジスタ１２５Ａおよび１２５Ｂが備えられる。また、４つのテストトランジスタ１２２ａ乃至１２２ｄは、それぞれ、テストトランジスタ１２２ａおよび１２２ｂによるトランジスタ直列回路と、テストトランジスタ１２２ｃおよび１２２ｄによるトランジスタ直列回路とに分割される。
【０１６８】
テストトランジスタ１２２ａおよび１２２ｂによるトランジスタ直列回路の一端は、選択トランジスタ１２５Ａを介して端子ＴＭ４１と接続され、他端は端子ＴＭ４２と接続される。同様に、テストトランジスタ１２２ｃおよび１２２ｄによるトランジスタ直列回路の一端は、選択トランジスタ１２５Ｂを介して端子ＴＭ４１と接続され、他端は端子ＴＭ４２と接続される。すなわち、図７においては、４つのテストトランジスタ１２２ａ乃至１２２ｄを互いに重複しない２組に分割する。そして、２つに分割されたテストトランジスタの組ごとにトランジスタ直列回路を形成し、これら２組のトランジスタ直列回路を並列に接続する構成を採っている。なお、このように分割して形成される複数のトランジスタ直列回路は、特許請求の範囲に記載の分割直列回路の一例である。
【０１６９】
また、図７においては、接続テストに対応した制御回路１６０が備えられる。この制御回路１６０は、例えば端子ＴＭ５１を経由してテスト装置３００から入力される指示に応じて、選択トランジスタ１２５Ａおよび１２５Ｂ、抵抗トランジスタ１２３、および、モード切替トランジスタ１２４−２を駆動するための部位となる。
【０１７０】
制御回路１６０は、ゲート電圧ＶＧ２１、ＶＧ２２、および、ＶＧ１を出力する。ゲート電圧ＶＧ２１の信号線は、選択トランジスタ１２５Ａ、抵抗トランジスタ１２３ａおよび１２３ｂのゲートに対して共通に接続される。また、ゲート電圧ＶＧ２２の信号線は、選択トランジスタ１２５Ｂ、抵抗トランジスタ１２３ｃおよび１２３ｄのゲートに対して共通に接続される。
【０１７１】
また、ゲート電圧ＶＧ１の信号線は、チップ１００−２とチップ１００−１の層間を経由して配線され、駆動トランジスタ１２１ａ乃至１２１ｄのゲートに対して共通に接続される。また、同じチップ１００−１において、インバータ１４１−１を介して、モード切替トランジスタ１２４ａ−１乃至１２４ｄ−１のゲートに対して共通に接続される。さらに、ゲート電圧ＶＧ１の信号線は、チップ１００−１において、インバータ１４１−２を介して、モード切替トランジスタ１２４ａ−２乃至１２４ｄ−２のゲートに対して共通に接続される。
【０１７２】
［接続テスト時の動作例］
上記図７に示した構成に対応する接続テスト時の手順例と、これに対応した動作例について説明する。まず、制御回路１６０は、接続テストに際して、「Ｈ」のゲート電圧ＶＧ１を出力する。これにより、チップ１００−１における内部回路２００−１は、貫通電極１１１ａ−１乃至１１１ｄ−１と切断される。同様に、チップ１００−２における内部回路２００−２は、貫通電極１１１ａ−２乃至１１１ｄ−２と切断される。また、チップ１００−１における駆動トランジスタ１２１ａ乃至１２１ｄはオン状態となって、端子ＴＭ１１から入力される電源電圧ＶＤＤを、それぞれが対応する貫通電極１１１ａ−１乃至１１１ｄ−１に対して印加した状態となる。
【０１７３】
上記の状態の下で、制御回路１６０は、まず、「Ｈ」のゲート電圧ＶＧ２１を出力し、「Ｌ」のゲート電圧ＶＧ２２を出力する状態とする。これに応じて、選択トランジスタ１２５Ａはオンで、選択トランジスタ１２５Ｂはオフとなるため、端子ＴＭ４１およびＴＭ４２間においては、テストトランジスタ１２２ａおよび１２２ｂによるトランジスタ直列回路のみが接続される状態となる。また、抵抗トランジスタ１２３ａおよび１２３ｂはプルダウン抵抗として機能するが、抵抗トランジスタ１２３ｃおよび１２３ｄとしての抵抗は接続されていないのと等価の状態となる。
【０１７４】
したがって、この状態では、テストトランジスタ１２２ａおよび１２２ｂから成るトランジスタ直列回路についての導通の測定が行われることになる。すなわち、貫通電極１１１ａ−１および１１１ａ−２間と、貫通電極１１１ｂ−１および１１１ｂ−２間とについての接続の良否を判定することになる。
【０１７５】
次に、制御回路１６０は、「Ｌ」のゲート電圧ＶＧ２１を出力し、「Ｈ」のゲート電圧ＶＧ２２を出力する状態とする。これに応じて、選択トランジスタ１２５Ａはオフで、選択トランジスタ１２５Ｂはオンとなるため、端子ＴＭ４１およびＴＭ４２間においては、テストトランジスタ１２２ｃおよび１２２ｄによるトランジスタ直列回路のみが接続される状態となる。また、抵抗トランジスタ１２３ａおよび１２３ｂによる抵抗は接続されていないのと等価の状態となるのに対して、抵抗トランジスタ１２３ｃおよび１２３ｄとしてのプルダウン抵抗が接続される状態となる。
【０１７６】
上記の状態では、テストトランジスタ１２２ｃおよび１２２ｄから成るトランジスタ直列回路についての導通の測定が行われる。すなわち、貫通電極１１１ｃ−１および１１１ｃ−２間と、貫通電極１１１ｄ−１および１１１ｄ−２間とについての接続の良否が判定される。これにより、チップ１００−１および１００−２の層間における全ての貫通電極間の接続テストが行われたことになる。
【０１７７】
このように接続テストを行うことで、全てのテストトランジスタ１２２−２により１組のトランジスタ直列回路を形成する場合と比較して、トランジスタ直列回路に発生するオン抵抗を小さくすることができる。また、１回の接続テストにおいて流れるプルダウン電流量を少なくすることができる。これにより、安定した測定結果が得られ、また、プルダウン電流によるチップ内部の回路への影響を無視できる程度にまで小さくすることができる。
【０１７８】
なお、図７においては、例えば制御回路１６０に代えて、テスト装置３００から端子を経由して、ゲート電圧ＶＧ１、ＶＧ２１およびＶＧ２２を出力するような構成とすることも考えられる。また、上記第４の実施の形態において、分割されるトランジスタ直列回路をそれぞれ形成するテストトランジスタの数は同じである必要はない。また、分割されるトランジスタ直列回路の数も限定されるものではない。また、先に説明した第２の実施の形態のような各チップ１００が共通の構造を採る構成に対して、第４の実施の形態としての複数のトランジスタ直列回路を並列に備える構成を適用することもできる。
【０１７９】
［本発明の実施の形態と従来技術との比較］
図８は、本発明の実施の形態と従来技術とを比較した結果を示している。なお、この図においては、本発明の実施の形態をトランジスタ直列方式と称することとしている。また、従来技術は、バウンダリスキャン方式とダイオード方式とを挙げている。ダイオード方式は、先に述べたように、チップ内の貫通電極ごとにダイオードを接続して外部端子と導通テスト専用端子とを駆動することにより、選択的に貫通電極間の導通をテストしようというものである。また、この場合には、積層半導体装置を形成するチップ数が１０であり、これらのチップごとに１０００個の貫通電極を有している場合を想定する。
【０１８０】
まず、接続テストに必要なピン端子数について比較する。本発明の実施の形態であるトランジスタ直列方式におけるピン端子数は、例えば最大で４本となる。これは、図６の端子ＴＭ２０、ＴＭ３２ａ、ＴＭ３２ｂおよびＴＭ４０に相当する。なお、電源電圧ＶＤＤに対応する端子ＴＭ１１は、通常動作においても共用されることから、ここでは、接続テストに必要なピン端子から除外している。また、例えば、前述のように、チップ１００を積層するごとに、最上層とその下層との間の接続テストを順次行っていく手順の場合には、チップ選択の制御は必要なくなる。これにより、図６の端子ＴＭ２０、ＴＭ３２ａ、ＴＭ３２ｂ、および、ＴＭ４０のうちから、チップ選択データｃｄａｔおよびクロックｃｃｌに対応する端子ＴＭ３２ａおよびＴＭ３２ｂを省略できる。この場合、接続テストに必要なピン端子数は２本とすることができる。
【０１８１】
次に、バウンダリスキャン方式におけるピン端子数は４本となる。これは、テスト信号の入出力、および、バウンダリスキャンセルの制御に対応して設けられるものとなる。ピン端子数については、本発明の実施の形態とバウンダリスキャン方式ではほぼ同等となる。
【０１８２】
また、ダイオード方式においては、積層されるチップの数に応じた端子と、チップごとの貫通電極の数に対応した端子が必要になる。このために、ダイオード方式では、ピン端子数は１００１０本となる。このように、ダイオード方式では、非常に多くの数のピン端子数が必要になる。
【０１８３】
次に、回路量について比較する。まず、トランジスタ直列方式における回路量としては、単位をゲート数としてみた場合、概算として、積層半導体装置全体で７ｋ［ゲート］程度となる。
【０１８４】
これに対して、バウンダリスキャン方式における回路量は、１１０ｋ［ゲート］程度となる。バウンダリスキャン方式においては、貫通電極ごとにバウンダリスキャンセルを設けることになるが、１つのバウンダリスキャンセルは、ＮＡＮＤゲートに換算して１０以上の比較的多数の論理ゲートによって形成される。１つＮＡＮＤゲートは、例えば４つのトランジスタにより形成される。これに対して、本発明の実施の形態においては、貫通電極ごとに対応して、数個のトランジスタを備えるだけでよい。このように、本発明の実施の形態のトランジスタ直列方式では、バウンダリスキャン方式に対して大幅に回路量が削減されている。
【０１８５】
また、ダイオード方式における回路量は、ダイオードの数を単位として１０ｋ［ダイオード］程度となる。なお、実装面積としてみた場合には、例えば７ｋ［ゲート］の回路量である本実施の形態のトランジスタ直列方式とほぼ同等となる。
【０１８６】
次に、テスト時間について比較する。本発明の実施の形態のトランジスタ直列方式では、クロックの１周期に対応するサイクルを単位とすると、９［サイクル］となる。本発明の実施の形態において、１つのトランジスタ直列回路の測定に要する時間は、例えば図３乃至図６に示した各端子に対して同時に所定レベルの信号を印加し、この状態でトランジスタ直列回路の導通を測定するための１［サイクル］となる。そして、この手順を、チップが１０層であることに応じて９回実行するので、計９［サイクル］となる。ただし、第４の実施の形態のような複数のトランジスタ直列回路を並列に備える構成の場合には、トランジスタ直列回路の数に応じた倍数分の時間が必要になる。具体的に、トランジスタ直列回路を２つ備えるのであれば、１８［サイクル］となる。
【０１８７】
また、バウンダリスキャン方式においては、１つの層間の接続テストについて、貫通電極ごとに異なるサイクルタイミングで行う必要がある。また、テストのためのデータをシフト入力させるサイクルと、シフト出力させるサイクルとが必要になる。さらに、例えば異なる値のデータを入出力させる必要がある。これにより、例えばバウンダリスキャン方式おけるテスト時間は、４０ｋ［サイクル］という、相当に長いものとなっている。
【０１８８】
また、ダイオード方式においては、貫通電極ごとのダイオードの導通テストを、さらに積層されたチップごとに行うものとなる。これにより、テスト時間としては、１０ｋ［サイクル］となる。ダイオード方式の場合、バウンダリスキャン方式よりはテスト時間は短くなる。しかし、本発明の実施の形態の方がさらに短いテスト時間となっている。
【０１８９】
次に、チップの層ごとに貫通電極の配列が異なる場合への対応性について比較する。まず、本発明の実施の形態のトランジスタ直列方式では、貫通電極の配列などの構造がチップごとに異なる状況に対して容易に対応可能とされている。これについては、第３の実施の形態として図６により説明したとおりである。また、この点については、バウンダリスキャン方式も対応が可能とされている。一方、ダイオード方式の回路は、各チップが共通の構造であることを前提として構成されているため、チップごとに異なる貫通電極の配列に対しては対応することができない。これらの比較結果からすると、本発明の実施の形態が総合的に最も有利であることになる。
【０１９０】
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【符号の説明】
【０１９１】
１００  チップ
１１１  貫通電極
１１２  マイクロバンプ
１２１  駆動トランジスタ
１２２  テストトランジスタ
１２３  抵抗トランジスタ
１２４  モード切替トランジスタ
１２５、１２５Ａ、１２５Ｂ  選択トランジスタ
１４１  インバータ
１５１  フリップフロップ
１６０  制御回路
２００、２０１乃至２１２  内部回路
３００  テスト装置
【図１】
2012026845.tif 000003
【図２】
2012026845.tif 000004
【図３】
2012026845.tif 000005
【図４】
2012026845.tif 000006
【図５】
2012026845.tif 000007
【図６】
2012026845.tif 000008
【図７】
2012026845.tif 000009
【図８】
2012026845.tif 000010