(57)【要約】【課題】キャリブレーション回路に用いる基準電位生成回路を改良する。【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ１１０と、基準電位ＶＲＥＦを生成する基準電位生成回路２００と、キャリブレーション端子ＺＱに現れる電位と基準電位ＶＲＥＦとを比較する比較回路１５１と、比較回路１５１による比較の結果に基づいてレプリカバッファ１１０の出力インピーダンスを変化させるコントロール回路１４０とを備える。基準電位生成回路２００は、イネーブル信号ＥＮに応答して活性化される電位発生部２１０と、イネーブル信号ＥＮに関わらず活性化される電位発生部２２０とを含み、電位発生部２１０の出力ノードと電位発生部２２０の出力ノードが比較回路１５１に共通接続されている。これにより、イネーブル信号ＥＮが活性化する前に正しく基準電位ＶＲＥＦを出力することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
キャリブレーション端子を駆動するレプリカバッファと、
基準電位を生成する基準電位生成回路と、
前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と、
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と、を備え、
前記基準電位生成回路は、イネーブル信号に応答して活性化される第１の電位発生部と、前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み、前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが前記比較回路に共通接続されていることを特徴とする半導体装置。
【請求項２】
前記第２の電位発生部に流れる電流は、活性化時において前記第１の電位発生部に流れる電流よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基準電位発生回路は、前記第１及び第２の電位発生部の出力ノードに接続されたローパスフィルタ回路をさらに含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の電位発生部はいずれも、第１の電源配線と第２の電源配線との間に直列接続された複数の抵抗素子を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の電位発生部は、前記複数の抵抗素子に直列接続されたスイッチ素子をさらに備え、前記スイッチ素子の制御ノードに前記イネーブル信号が供給されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記レプリカバッファは、プルアップ機能及びプルダウン機能のいずれか一方を有していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
データ出力端子と、前記データ出力端子を駆動する出力バッファとをさらに備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記出力バッファの出力インピーダンスは、前記コントロール回路によって調整されることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力バッファの出力インピーダンスを調整するためのキャリブレーション回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されている。これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファに対するインピーダンスの要求精度は非常に厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜４参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。
【０００４】
特許文献３，４に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電位と基準電位とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。
【特許文献１】特開２００２−１５２０３２号公報
【特許文献２】特開２００４−３２０７０号公報
【特許文献３】特開２００６−２０３４０５号公報
【特許文献４】特開２００５−１５９７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
キャリブレーション回路には、基準電位を生成する基準電位生成回路が含まれる。基準電位生成回路は直列接続された複数の抵抗素子からなるため、基準電位を生成している間は常に電流が流れ続ける。ところが、キャリブレーション回路を用いたキャリブレーション動作は常時行われるのではなく、キャリブレーションコマンドが発行される度に行われる間欠動作であるため、基準電位生成回路についてもキャリブレーションコマンドに応答して活性化させれば、基準電位生成回路による消費電力を低減することが可能となる。
【０００６】
しかしながら、キャリブレーションコマンドに応答して基準電位生成回路を活性化させる方式では、基準電位生成回路を活性化してから正しく基準電位が出力されるまでにある程度の時間がかかる。しかも、当該時間はチップごとにばらつくため、チップによっては正しく基準電位が出力される前に比較回路による比較動作が開始されてしまい、この場合にはレプリカバッファのインピーダンスが誤った値に設定されてしまう。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、キャリブレーション端子を駆動するレプリカバッファと、基準電位を生成する基準電位生成回路と、前記キャリブレーション端子に現れる電位と前記基準電位とを比較する比較回路と、前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるコントロール回路と、を備え、前記基準電位生成回路は、イネーブル信号に応答して活性化される第１の電位発生部と、前記イネーブル信号に関わらず活性化される第２の電位発生部とを含み、前記第１の電位発生部の出力ノードと前記第２の電位発生部の出力ノードが前記比較回路に共通接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、イネーブル信号に応答して活性化される第１の電位発生部とイネーブル信号に関わらず活性化される第２の電位発生部を備えていることから、イネーブル信号が活性化する前に正しく基準電位を出力することができる。これにより、レプリカバッファのインピーダンスを正しい値に設定することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態によるキャリブレーション回路１００の回路図である。
【図２】レプリカバッファ１１０の回路図である。
【図３】レプリカバッファ１３０の回路図である。
【図４】基準電位生成回路２００の回路図である。
【図５】キャリブレーション回路１００を備える半導体装置３００の主要部を示すブロック図である。
【図６】出力バッファ３１０の回路図である。
【図７】インピーダンス制御回路３３０の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態によるキャリブレーション回路１００の回路図である。
【００１２】
図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０，１３０のインピーダンスを制御するコントロール回路１４０と、コントロール回路１４０に比較信号ＣＯＭＰ１，ＣＯＭＰ２をそれぞれ供給する比較回路１５１，１５２とを備えている。
【００１３】
レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。これがキャリブレーション回路１００の役割である。
【００１４】
図２は、レプリカバッファ１１０の回路図である。
【００１５】
図２に示すように、レプリカバッファ１１０は、電源電位ＶＤＤが供給される配線とキャリブレーション端子ＺＱとの間に並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続され、他端がキャリブレーション端子ＺＱに接続された抵抗１１９によって構成されている。キャリブレーション端子ＺＱには、図１に示すように外部抵抗Ｒｅが接続される。外部抵抗Ｒｅは、レプリカバッファ１１０，１２０，１３０の目標となる抵抗値を有している。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。
【００１６】
トランジスタ１１１〜１１５のゲートには、コントロール回路１４０よりインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記している。
【００１７】
トランジスタ１１１〜１１５からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
【００１８】
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ２ＷＬｐ、４ＷＬｐ、８ＷＬｐ、１６ＷＬｐに設定している。
【００１９】
これにより、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。
【００２０】
また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。
【００２１】
レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図１に示すレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
【００２２】
図３は、レプリカバッファ１３０の回路図である。
【００２３】
図３に示すように、レプリカバッファ１３０は、接地電位ＶＳＳが供給される配線と接点Ａとの間に並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続され、他端が接点Ａに接続された抵抗１３９によって構成されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。
【００２４】
トランジスタ１３１〜１３５のゲートには、コントロール回路１４０よりインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図３においては、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてＤＲＺＱＮと表記している。
【００２５】
トランジスタ１３１〜１３５からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。
【００２６】
トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ２ＷＬｎ、４ＷＬｎ、８ＷＬｎ、１６ＷＬｎに設定すればよい。
【００２７】
図１に戻って、コントロール回路１４０にはキャリブレーション信号ＺＱＣ及び分周クロック信号ＣＫ０が入力される。キャリブレーション信号ＺＱＣはコマンドデコーダ１６０によって生成される信号であり、分周クロック信号ＣＫ０は分周クロック生成回路１７０によって生成される信号である。コマンドデコーダ１６０は、半導体装置の外部から供給されるコマンド信号ＣＭＤがキャリブレーションコマンドである場合にキャリブレーション信号ＺＱＣを活性化させる回路である。また、分周クロック生成回路１７０は、半導体装置の外部から供給される外部クロック信号ＣＫを分周することにより分周クロック信号ＣＫ０を生成する回路である。
【００２８】
コントロール回路１４０は、キャリブレーション信号ＺＱＣが活性化すると、イネーブル信号ＥＮをハイレベルに活性化させるとともに、分周クロック信号ＣＫ０に同期してインピーダンスコードＤＲＺＱＰ又はＤＲＺＱＮの値を更新する。具体的には、比較回路１５１の出力である比較信号ＣＯＭＰ１がハイレベルである場合には分周クロック信号ＣＫ０に同期してインピーダンスコードＤＲＺＱＰをカウントダウンし、比較信号ＣＯＭＰ１がローレベルである場合には分周クロック信号ＣＫ０に同期してインピーダンスコードＤＲＺＱＰをカウントアップする。また、比較回路１５２の出力である比較信号ＣＯＭＰ２がハイレベルである場合には分周クロック信号ＣＫ０に同期してインピーダンスコードＤＲＺＱＮをカウントダウンし、比較信号ＣＯＭＰ２がローレベルである場合には分周クロック信号ＣＫ０に同期してインピーダンスコードＤＲＺＱＮをカウントアップする。
【００２９】
比較回路１５１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は基準電位生成回路２００ａに接続されている。基準電位生成回路２００ａは、電源電位ＶＤＤと接地電位ＶＳＳの中間である基準電位ＶＲＥＦを生成する回路である。これにより、比較回路１５１は、キャリブレーション端子ＺＱの電位と基準電位ＶＲＥＦとを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。このため、キャリブレーション動作が行われると、分周クロック信号ＣＫ０が活性化する度にキャリブレーション端子ＺＱの電位は基準電位ＶＲＥＦに近づく。
【００３０】
比較回路１５２の反転入力端子（−）はレプリカバッファ１２０，１３０の出力端である接点Ａに接続され、非反転入力端子（＋）は基準電位生成回路２００ｂに接続されている。基準電位生成回路２００ｂは、基準電位生成回路２００ａと同様、電源電位ＶＤＤと接地電位ＶＳＳの中間である基準電位ＶＲＥＦを生成する回路である。これにより、比較回路１５２は、接点Ａの電位と基準電位ＶＲＥＦとを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をローレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をハイレベルとする。このため、キャリブレーション動作が行われると、分周クロック信号ＣＫ０が活性化する度に接点Ａの電位は基準電位ＶＲＥＦに近づく。
【００３１】
尚、本発明においては、基準電位生成回路２００ａと基準電位生成回路２００ｂを共用しても構わない。しかしながら、キャリブレーション端子ＺＱと外部抵抗Ｒｅとの間に存在する寄生抵抗の影響などを考慮して、比較回路１５１，１５２に供給する基準電位ＶＲＥＦのレベルに若干差を設ける場合には、図１に示すように、比較回路１５１，１５２に対してそれぞれ異なる基準電位生成回路２００ａ，２００ｂを用いることが好ましい。
【００３２】
図４は、基準電位生成回路２００ａ，２００ｂの回路図である。基準電位生成回路２００ａ，２００ｂは基本的に同じ回路構成を有しているため、以下の説明においては基準電位生成回路２００と総称する。
【００３３】
図４に示すように、基準電位生成回路２００は、イネーブル信号ＥＮに応答して活性化される第１の電位発生部２１０と、イネーブル信号ＥＮに関わらず活性化される第２の電位発生部２２０とを含む。電位発生部２１０，２２０はいずれも、電源電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列接続された複数の抵抗素子Ｒを含み、これらの間の電圧を抵抗分割することによって基準電位ＶＲＥＦを生成する。電位発生部２１０の出力ノードは、トランスファゲートＴＧを介して電位発生部２２０の出力ノードに短絡され、短絡された出力ノードはローパスフィルタ回路２３０に接続される。ローパスフィルタ回路２３０の出力は基準電位ＶＲＥＦとして用いられ、比較回路１５１又は比較回路１５２に供給される。このように、電位発生部２１０の出力ノードと電位発生部２２０の出力ノードは、ローパスフィルタ回路２３０を介して比較回路１５１又は１５２に共通接続されている。また、ローパスフィルタ回路２３０の入力ノードには補償容量２４０が接続されている。
【００３４】
電位発生部２１０は、電源電位ＶＤＤが供給される電源配線と複数の抵抗素子Ｒとの間に直列接続されたスイッチ素子２１１と、接地電位ＶＳＳが供給される電源配線と複数の抵抗素子Ｒとの間に直列接続されたスイッチ素子２１２とを含んでいる。本実施形態ではスイッチ素子２１１がＰチャンネル型のＭＯＳトランジスタからなり、スイッチ素子２１２がＮチャンネル型のＭＯＳトランジスタからなる。スイッチ素子２１１を構成するトランジスタのゲート電極には反転されたイネーブル信号ＥＮが供給され、スイッチ素子２１２を構成するトランジスタのゲート電極には反転されないイネーブル信号ＥＮが供給される。
【００３５】
このため、イネーブル信号ＥＮがハイレベルに活性化している場合には電位発生部２１０，２２０の両方によって基準電位ＶＲＥＦが生成され、イネーブル信号ＥＮがローレベルに非活性化している場合には電位発生部２２０のみによって基準電位ＶＲＥＦが生成される。ここで、電位発生部２１０を構成する直列回路の抵抗値は、キャリブレーション動作時において比較回路１５１，１５２に基準電位ＶＲＥＦを安定的に供給できるよう、相対的に低く設計される。これに対し、電位発生部２２０を構成する直列回路の抵抗値は、消費電流を十分に抑えるために、相対的に高く設計される。換言すれば、電位発生部２２０に流れる電流は、活性化時において電位発生部２１０に流れる電流よりも十分に小さい。
【００３６】
このため、キャリブレーション動作が行われる期間においては、イネーブル信号ＥＮの活性化により比較回路１５１，１５２に基準電位ＶＲＥＦを安定的に供給することができるとともに、キャリブレーション動作が行われていない期間においては、消費電流の少ない電位発生部２２０によって基準電位ＶＲＥＦのレベルを維持することができる。したがって、キャリブレーション信号ＺＱＣが活性化した後すぐに比較回路１５１，１５２による比較動作を開始することが可能となる。尚、イネーブル信号ＥＮが活性化すると、ハイインピーダンス状態であった電位発生部２１０から基準電位ＶＲＥＦの出力が開始されるため、過渡的に基準電位ＶＲＥＦのレベルが変動しうるが、この変動はローパスフィルタ回路２３０によって遮断される。また、本実施形態では、基準電位生成回路２００からはイネーブル信号ＥＮにかかわらず基準電位ＶＲＥＦが出力されるため、ローパスフィルタ回路２３０に含まれる容量や補償容量２４０の容量値を大きくすることが可能であり、基準電位ＶＲＥＦの安定化にも寄与する。
【００３７】
以上が本実施形態によるキャリブレーション回路１００の構成である。
【００３８】
図５は、キャリブレーション回路１００を備える半導体装置３００の主要部を示すブロック図である。
【００３９】
図５に示す半導体装置３００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ３１０及び入力バッファ３２０を備えている。入力バッファ３２０の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
【００４０】
出力バッファ３１０の動作は、インピーダンス制御回路３３０より供給される動作信号ＤＱＰ，ＤＱＮによって制御される。図５に示すように、インピーダンス制御回路３３０には、キャリブレーション回路１００より供給されるインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮが供給されている。
【００４１】
図６は、出力バッファ３１０の回路図である。
【００４２】
図６に示すように、出力バッファ３１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ３１１ｐ〜３１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ３１１ｎ〜３１５ｎとを備えている。これらトランジスタ３１１ｐ〜３１５ｐとトランジスタ３１１ｎ〜３１５ｎとの間には、抵抗３１８，３１９が直列に接続されており、抵抗３１８と抵抗３１９の接続点がデータ入出力端子ＤＱに接続されている。
【００４３】
トランジスタ３１１ｐ〜３１５ｐのゲートには、動作信号ＤＱＰを構成する５つの動作信号ＤＱＰ１〜ＤＱＰ５が供給されている。また、トランジスタ３１１ｎ〜３１５ｎのゲートには、動作信号ＤＱＮを構成する５つの動作信号ＤＱＮ１〜ＤＱＮ５が供給されている。これにより、出力バッファ３１０に含まれる１０個のトランジスタは、１０本の動作信号ＤＱＰ１〜ＤＱＰ５，ＤＱＮ１〜ＤＱＮ５によって、個別にオン／オフ制御がされる。動作信号ＤＱＰ１〜ＤＱＰ５は動作信号ＤＱＰを構成する信号群であり、動作信号ＤＱＮ１〜ＤＱＮ５は動作信号ＤＱＮを構成する信号群である。
【００４４】
出力バッファ３１０のうち、ＰチャンネルＭＯＳトランジスタ３１１ｐ〜３１５ｐ及び抵抗３１８からなるプルアップ回路ＰＵは、図２に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ３１１ｎ〜３１５ｎ及び抵抗３１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有している。
【００４５】
したがって、トランジスタ３１１ｐ〜３１５ｐからなる並列回路及びトランジスタ３１１ｎ〜３１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗３１８，３１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ３１１ｐ〜３１５ｐからなる並列回路及びトランジスタ３１１ｎ〜３１５ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。
【００４６】
実際の半導体装置においては、このような出力バッファ３１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、ｎ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／ｎとすることが可能となる。
【００４７】
図７は、インピーダンス制御回路３３０の回路図である。
【００４８】
図７に示すように、インピーダンス制御回路３３０は、５つのＯＲ回路３３１Ｐ〜３３５Ｐと、５つのＡＮＤ回路３３１Ｎ〜３３５Ｎによって構成されている。ＯＲ回路３３１Ｐ〜３３５Ｐには、出力制御回路３４０からの選択信号Ｐ０が共通に供給されているとともに、キャリブレーション回路１００からのインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３３１Ｎ〜３３５Ｎには、出力制御回路３４０からの選択信号Ｎ０が共通に供給されているとともに、キャリブレーション回路１００からのインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
【００４９】
出力制御回路３４０の出力である選択信号Ｐ０，Ｎ０は、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号Ｐ０，Ｎ０がローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号Ｐ０，Ｎ０がハイレベルに設定される。また、出力バッファ３１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号Ｐ０をローレベルとし、選択信号Ｎ０をハイレベルとする。
【００５０】
ＯＲ回路３３１Ｐ〜３３５Ｐの出力である動作信号ＤＱＰ１〜ＤＱＰ５（＝ＤＱＰ）と、ＡＮＤ回路３３１Ｎ〜３３５Ｎの出力である動作信号ＤＱＮ１〜ＤＱＮ５（＝ＤＱＮ）は、図５に示すように、出力バッファ３１０に供給される。
【００５１】
以上が半導体装置３００の構成である。かかる構成により、キャリブレーション回路１００によって生成されたインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮが出力バッファ３１０に反映されることから、出力バッファ３１０のインピーダンスを所望の値に調整することが可能となる。そして、本実施形態では、基準電位生成回路２００ａ，２００ｂに２つの電位発生部２１０，２２０が設けられており、駆動能力の大きい電位発生部２１０がキャリブレーション動作時において活性化されるとともに、駆動能力の小さい電位発生部２２０が常時活性化されることから、消費電力を抑制しつつ、正確なキャリブレーション動作を実行することが可能となる。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ３１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。
【００５４】
また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、５つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。
【符号の説明】
【００５５】
１００    キャリブレーション回路
１１０，１２０，１３０    レプリカバッファ
１４０    コントロール回路
１５１，１５２    比較回路
１６０    コマンドデコーダ
１７０    分周クロック生成回路
２００，２００ａ，２００ｂ    基準電位生成回路
２１０    第１の電位発生部
２１１，２１２    スイッチ素子
２２０    第２の電位発生部
２３０    ローパスフィルタ回路
２４０    補償容量
３００    半導体装置
３１０    出力バッファ
３２０    入力バッファ
３３０    インピーダンス制御回路
３４０    出力制御回路
ＥＮ      イネーブル信号
Ｒ        抵抗素子
Ｒｅ      外部抵抗
ＺＱ      キャリブレーション端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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