(57)【要約】【課題】改竄されたプログラムを実行中または実行後であっても、プログラムの改竄を検出することができるプログラム保護装置、および通信装置を提供する。【解決手段】内部ＲＡＭ−ＰＲＯＭ−Ｂ６および外部ＲＡＭ／ＰＲＯＭ４は、所定の処理を実行する処理プログラムを記憶する。内部ＲＡＭ−ＰＲＯＭ−Ａ８は、処理プログラムの改竄を検出する改竄検出プログラムを記憶する。ＣＰＵ１は、改竄検出プログラムを実行する。ＣＰＵ２は、処理プログラムを実行する。ＦＰＧＡ６１は、ＣＰＵ１、ＣＰＵ２、内部ＲＡＭ／ＰＲＯＭ−Ａ８、内部ＲＡＭ／ＰＲＯＭ−Ｂ６を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラム保護装置であって、
所定の処理を実行する処理プログラムを記憶する第１の記憶部と、
前記処理プログラムの改竄を検出する改竄検出プログラムを記憶する第２の記憶部と、
前記改竄検出プログラムを実行する第１のプロセッサと、
前記処理プログラムを実行する第２のプロセッサとを備え、
前記プログラム保護装置は、少なくとも一部の機能が、フィールドプログラマブルゲートアレイによって実現され、
前記フィールドプログラマブルゲートアレイは、少なくとも前記第１のプロセッサ、前記第２のプロセッサ、および前記第２の記憶部を含む、プログラム保護装置。
【請求項２】
前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記処理プログラムの改竄が検出された場合に、前記第２のプロセッサに対して停止指示を送り、
前記第２のプロセッサは、前記第１のプロセッサから停止指示を受けたときには、前記処理プログラムの実行を停止する、請求項１記載のプログラム保護装置。
【請求項３】
前記処理プログラムは、秘匿性が要求される第１のプログラムと、秘匿性が要求されない第２のプログラムとから構成され、
前記第１の記憶部は、前記フィールドプログラマブルゲートアレイ内の内部メモリと、前記フィールドプログラマブルゲートアレイ外の外部メモリで構成され、
前記第１のプログラムは、前記内部メモリに記憶され、
前記第２のプログラムは、前記外部メモリに記憶される、請求項１記載のプログラム保護装置。
【請求項４】
前記第２の記憶部は、前記第１のプログラムの編集時に作成された前記第１のプログラムのメッセージ・ダイジェストである第１のメッセージ・ダイジェストを記憶し、
前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記第１のプログラムのメッセージダイジェストである第２のメッセージ・ダイジェストを作成し、前記第２の記憶部内の前記第１のメッセージ・ダイジェストと前記第２のメッセージ・ダイジェストが一致するか否かによって、前記第１のプログラムの改竄を検出する、請求項３記載のプログラム保護装置。
【請求項５】
前記第２の記憶部は、前記第２のプログラムの編集時に作成された前記第２のプログラムのメッセージ・ダイジェストである第１のメッセージ・ダイジェストを記憶し、
前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記第２のプログラムのメッセージダイジェストである第２のメッセージ・ダイジェストを作成し、前記第２の記憶部内の前記第１のメッセージ・ダイジェストと前記第２のメッセージ・ダイジェストが一致するか否かによって、前記第２のプログラムの改竄を検出する、請求項３記載のプログラム保護装置。
【請求項６】
前記プログラム保護装置は、通信装置内に設けられ、
前記処理プログラムは、複数のアンテナを用いたアダプティブアレイ演算処理を実行するプログラムである、請求項３記載のプログラム保護装置。
【請求項７】
前記第１のプログラムは、前記複数のアンテナで受信した信号からウエイトベクトルを算出する処理と、前記複数のアンテナで受信した受信信号を前記ウエイトベクトルで重み付け加算する処理とを実行するプログラムであり、
前記第２のプログラムは、送信信号を前記ウエイトベクトルで重み付けして、複数のアンテナへ供給する処理を実行するプログラムである、請求項６記載のプログラム保護装置。
【請求項８】
複数のアンテナと、
前記複数のアンテナと接続された無線回路と、
請求項６または７に記載のプログラム保護装置とを備える、通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラム保護装置および通信装置に関する。
【背景技術】
【０００２】
従来から、プログラムの不正な読出しや改竄を阻止する装置が採用されている。たとえば、特許文献１（特開平１１−３９１５８号公報）に記載された実行プログラムの保護装置は、所定の実行プログラムが走行する前に、実行プログラムが改竄されていることを検出する改竄検出手段と、改竄検出手段において改竄が検出されると、実行プログラムの実行を直ちに停止する実行停止手段とを有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３９１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の記載の装置では、プログラムを実行するプロセッサと、プログラムの改竄を検出するプロセッサは、同一である。
【０００５】
したがって、プロセッサが、不正アクセス者によって改竄検出機能を無効にするように改竄されたプログラムを実行すれば、そのプロセッサは、もはやプログラムの改竄を検出することができなくなってしまう。そのため、特許文献１の装置では、プログラムを実行する前にプログラムの改竄を検出する必要があった。
【０００６】
それゆえに、本発明の目的は、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができるプログラム保護装置、および通信装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、プログラム保護装置であって、所定の処理を実行する処理プログラムを記憶する第１の記憶部と、処理プログラムの改竄を検出する改竄検出プログラムを記憶する第２の記憶部と、改竄検出プログラムを実行する第１のプロセッサと、処理プログラムを実行する第２のプロセッサとを備える。プログラム保護装置は、少なくとも一部の機能が、フィールドプログラマブルゲートアレイによって実現され、フィールドプログラマブルゲートアレイは、少なくとも第１のプロセッサ、第２のプロセッサ、および第２の記憶部を含む。
【発明の効果】
【０００８】
本発明によれば、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができるプログラム保護装置、および通信装置を提供することである。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態の無線基地局の構成を表わす図である。
【図２】本発明の実施形態のコンフィギュレーションデータの構成を表わす図である。
【図３】通信プログラム、ロジックデータ、処理プログラム＃１、および処理プログラム＃２によって実行される機能を表わすブロック図である。
【図４】本発明の実施形態のメモリマップの構成を表わす図である。
【図５】処理プログラムの編集時のＭＤ１Ａ、ＭＤ１Ｂの作成手順を表わすフローチャートである。
【図６】ＣＰＵ１の改竄検出プログラムの実行による改善検出処理手順を表わすフローチャートである。
【図７】ＣＰＵ２の処理手順を表わすフローチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。
（構成）
図１は、本発明の実施形態の無線基地局の構成を表わす図である。
【００１１】
図１を参照して、この無線基地局８０は、第１のアンテナ１２と、第２のアンテナ１４と、無線回路３２と、ＣＰＵ（Central Processing Unit）３と、ＦｌａｓｈＲＯＭ(Read Only Memory)５３と、外部ＲＡＭ(Random Access Memory)／ＰＲＯＭ（Programmable Read Only Memory）４と、ＦＰＧＡ（Field-Programmable Gate Array：フィールドプログラマブルゲートアレイ）６１とを備える。
【００１２】
この無線基地局８０は、従来のアダプティブアレイ演算機能を有しない無線基地局に、アダプティブアレイ演算処理を追加したものである。アダプティブアレイ演算処理の一部については、製造業者にとってノウハウを伴うことから秘匿できることが望ましい。そのため、本実施の形態では、耐タンパ性を有するＦＰＧＡ６１にアダプティブアレイ演算処理を組み込むこととする。具体的には、ＦＰＧＡ６１内のＣＰＵが、ＦＰＧＡ内部のＲＡＭ／ＲＯＭ内のプログラムを用いてアダプティブアレイ演算機能を実行する。また、ＦＰＧＡ６１を追加することによって、ＦＰＧＡ６１によるロジック処理も利用できるので、本実施の形態では、ＦＰＧＡ６１によって従来の無線基地局の通信処理の一部も実行することとする。
【００１３】
あるいは、アダプティブアレイ演算機能を有する無線基地局の製造販売の依頼を受けた製造業者は、秘匿を要するアダプティブアレイ演算機能をＦＰＧＡ６１に組み込み、その他の通信機能をＦＰＧＡ６１外で処理するようにしてもよい。このようにすることで、無線基地局の購入者にアダプティブアレイ演算機能のノウハウが流出するのを防止することができる。
【００１４】
ＦＰＧＡ６１は、ロジック部６２と、ＣＰＵ１と、ＣＰＵ２と、内部ＲＡＭ／ＰＲＯＭ−Ａ８と、内部ＲＡＭ／ＰＲＯＭ−Ｂ６と備える。
【００１５】
無線回路３２は、無線周波数帯にアップコンバートするアップコンバータ、アップコンバートされた信号を増幅する電力増幅回路、増幅された信号のうち所望帯域の信号成分のみを通過させて第１のアンテナ１２および第２のアンテナ１４へ出力するバンドパスフィルタなどを含む。また、無線回路３２は、第１のアンテナ１２および第２のアンテナ１４から出力される信号のうち所望帯域の信号成分のみを通過させるバンドパスフィルタ、ＲＦ信号を増幅する低雑音増幅回路、ＲＦ信号をダウンコンバートするダウンコータなどを含む。
【００１６】
無線回路３２へ出力する送信信号の処理、無線回路３２から出力される受信信号の処理は、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３、およびロジック部６２で行なわれる。
【００１７】
ＦｌａｓｈＲＯＭ５３は、暗号化されたコンフィギュレーションデータを記憶する。
図２は、本発明の実施形態のコンフィギュレーションデータの構成を表わす図である。
【００１８】
コンフィギュレーションデータは、ロジックデータとＣＰＵデータとが結合されたデータである。ロジックデータは、ＦＰＧＡ６１のロジックデバイスの設計データである。
【００１９】
ＣＰＵデータは、ＣＰＵ１で利用されるＣＰＵ１データおよびＣＰＵ２で利用されるＣＰＵ２データからなる。
【００２０】
ＣＰＵ１データは、改竄検出プログラムと、ＭＤ１Ａ、ＭＤ２Ａとからなる。
改竄検出プログラムは、処理プログラム＃１と処理プログラム＃２の改竄を検出する。
【００２１】
ＭＤ１Ａは、処理プログラム＃１を編集する際に作成された処理プログラム＃１のＭＤ（メッセージ・ダイジェスト）である。
【００２２】
ＭＤ２Ａは、処理プログラム＃２を編集する際に作成された処理プログラム＃２のＭＤ（メッセージ・ダイジェスト）である。
【００２３】
ここで、メッセージ・ダイジェストは、一方向ハッシュ関数を使った演算によって、プログラム（原文）から生成されるデータである。プログラムが改竄された場合に、改竄前後で、メッセージ・ダイジェストが変化する。
【００２４】
ＣＰＵ２データは、処理プログラム＃１と処理プログラム＃２とからなる。
ＣＰＵ２で処理する処理プログラムを処理プログラム＃１と処理プログラム＃２に分けたのは、処理プログラムの容量が、ＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６の容量よりも大きいので、処理プログラム全体をＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶できないからである。それゆえ、本実施の形態では、処理プログラムを秘匿性が要求される処理プログラム＃１と秘匿性が要求されない処理プログラム＃２に分割して、処理プログラム＃１を耐タンパ性が相対的に高いＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶し、処理プログラム＃２を耐タンパ性が相対的に低い外部ＲＡＭ／ＰＲＯＭ４に記憶する。処理プログラム＃１と処理プログラム＃２の内容については、後述する。
【００２５】
外部ＲＡＭ／ＰＲＯＭ４は、ＣＰＵ３で実行される通信制御プログラムを記憶する。外部ＲＡＭ／ＰＲＯＭ４は、さらに、コンフィギュレーションデータが復号されることによって得られる処理プログラム＃２を記憶する。処理プログラム＃２は、秘匿性が相対的に低いプログラムであるので、ＦＰＧＡ６１の外の改竄および窃取の可能性が相対的に高いメモリであるＦＰＧＡ６１の外部のメモリに記憶される。処理プログラム＃２は、秘匿性が相対的に低いプログラムであるが、これが改竄され、改竄された処理プログラム＃２を実行したＣＰＵは、改竄者の意図する不正な処理を実行し、処理プログラム＃１を外部に出力したりするおそれがある。これを防止するために、本実施の形態では、改竄プログラムと、処理プログラム＃１、＃２を実行するＣＰＵを別個のものにする。
【００２６】
ＦｌａｓｈＲＯＭ５３から、ＦＰＧＡ６１へは暗号化されたコンフィギュレーションデータが送られ、ＦＰＧＡ６１側で暗号化されたコンフィギュレーションデータを復号する。したがって、コンフィギュレーションデータのＦＰＧＡ６１の伝送は、秘匿の危険性は比較的少ない。
【００２７】
ロジック部６２は、ロジックデータが展開されて、論理処理を実行する。
内部ＲＡＭ／ＰＲＯＭ−Ａ８は、コンフィギュレーションデータが復号されることによって得られる改竄検出プログラム、ＭＤ１Ａ、およびＭＤ２Ａを記憶する。内部ＲＡＭ／ＰＲＯＭ−Ｂ６は、さらに、ＭＤ１Ｂ、およびＭＤ２Ｂを記憶する。
【００２８】
ＭＤ１Ｂは、改竄検出プログラムを実行することによって作成された処理プログラム＃１のＭＤ（メッセージ・ダイジェスト）である。
【００２９】
ＭＤ２Ｂは、改竄検出プログラムを実行することによって作成された処理プログラム＃２のＭＤ（メッセージ・ダイジェスト）である。
【００３０】
内部ＲＡＭ／ＰＲＯＭ−Ｂ６は、コンフィギュレーションデータが復号されることによって得られる処理プログラム＃１を記憶する。処理プログラム＃１は、秘匿性が要求されるプログラムであるので、ＦＰＧＡ６１内の窃取の可能性が相対的に低いメモリに記憶される。
【００３１】
ＣＰＵ３は、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行する。
ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶された改竄検出プログラムを実行する。改竄検出プログラムはＦＰＧＡ６１内にあるので改竄される危険性が少ない。仮に、ＣＰＵ１が、改竄された改竄検出プログラムを実行した場合には、制御が不正アクセス者に乗っ取られる危険性があるが、本実施の形態では、改竄検出プログラムを改竄されるのを防止することによって、そのような危険性を排除している。
【００３２】
ＣＰＵ２は、内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶された処理プログラム＃１および外部ＲＡＭ／ＰＲＯＭ４に記憶された処理プログラム＃２を実行する。
【００３３】
図３は、通信プログラム、ロジックデータ、処理プログラム＃１、および処理プログラム＃２によって実行される機能を表わすブロック図である。
【００３４】
図３を参照して、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行し、ＦＰＧＡ６１内のロジック部６２がロジックデータによって設定された論理処理を実行することによって、ＣＰ（Cyclic Prefix）除去部１８と、ＦＦＴ(Fast Fourier Transform)部２０と、イコライザ２６と、復調部２８と、制御部３０と、変調部４０と、ＩＦＦＴ部３６と、ＣＰ付加部３４の機能を実行する。
【００３５】
ＣＰ除去部１８は、無線回路３２から出力される信号からＣＰを除去する。
ＦＦＴ部２０は、ＣＰ除去部１８から出力される時間領域の信号をＦＦＴによって、周波数領域の信号に変換して、複数のサブキャリアに復調する。
【００３６】
イコライザ２６は、伝送路の特性によって変化を受けた受信信号の波形の復元や変化の最小化を目的に、受信信号の周波数特性を調整する。
【００３７】
復調部２８は、受信信号を復調する。
変調部４０は、送信信号を変調する。
【００３８】
ＩＦＦＴ部３６は、複数のサブキャリア信号（周波数領域の信号）をＩＦＦＴによって、時間領域の信号（ＯＦＤＭＡ（Orthogonal Frequency Division Multiple Access）シンボル）に変換する。
【００３９】
ＣＰ付加部３４は、ＯＦＤＭＡシンボルの後尾部分と同じ信号をＣＰとしてＯＦＤＭＡシンボルの先頭に付加する。
【００４０】
制御部３０は、上述の各機能部の実行を制御する。
ＣＰＵ２は、処理プログラム＃１を実行することによって、ウエイト算出部２４および受信重み付け部２２として機能する。また、ＣＰＵ２は、処理プログラム＃２を実行することによって、送信重み付け部３８として機能する。
【００４１】
ウエイト算出部２４は、第１のアンテナ１２および第２のアンテナ１４で受信し、無線回路３２で処理されたトレーニング信号から伝送路を推定して、ウエイトベクトルを算出する。
【００４２】
受信重み付け部２２は、第１のアンテナ１２および第２のアンテナ１４で受信し無線回路３２で処理された受信信号をウエイト算出部２４で算出されたウエイトベクトルで重み付け加算する。
【００４３】
送信重み付け部３８は、外部から供給された送信信号をウエイト算出部２４で算出されたウエイトベクトルで重み付けして、第１のアンテナ１２および第２のアンテナ１４へ供給する。
【００４４】
（メモリマップの構成）
図４は、本発明の実施形態のメモリマップの構成を表わす図である。
【００４５】
図４を参照して、ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に格納された改竄検出プログラム、実行停止プログラム、ＭＤ１Ａ、ＭＤ２Ａ、ＭＤ１Ｂ、ＭＤ２Ｂにアクセスする。
【００４６】
ＣＰＵ２は、外部ＲＡＭ／ＰＲＯＭ４に記憶された処理プログラム＃２と内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶された処理プログラム＃１にアクセスする。
【００４７】
（動作）
図５は、処理プログラムの編集時のＭＤ１Ａ、ＭＤ１Ｂの作成手順を表わすフローチャートである。
【００４８】
まず、編集装置のＣＰＵは、処理プログラム＃１をＲＡＭへロードする（ステップＳ１０１）。
【００４９】
次に、編集装置のＣＰＵは、ロードした処理プログラム＃１のＭＤ（ＭＤ１Ａとする）を作成する（ステップＳ１０２）。
【００５０】
次に、編集装置のＣＰＵは、作成した処理プログラム＃１のＭＤであるＭＤ１Ａをコンフィギュレーションデータの一部として組込む（ステップＳ１０３）。
【００５１】
次に、編集装置のＣＰＵは、処理プログラム＃２をＲＡＭへロードする（ステップＳ１０４）。
【００５２】
次に、編集装置のＣＰＵは、ロードした処理プログラム＃２のＭＤ（ＭＤ２Ａとする）を作成する（ステップＳ１０５）。
【００５３】
次に、編集装置のＣＰＵは、作成した処理プログラム＃２のＭＤであるＭＤ２Ａをコンフィギュレーションデータとの一部として組込む（ステップＳ１０６）。
【００５４】
（ＣＰＵ１の動作）
図６は、ＣＰＵ１の改竄検出プログラムの実行による改善検出処理手順を表わすフローチャートである。
【００５５】
まず、パワーオンリセットがあったとき（ステップＳ２０１でＹＥＳ）、システムがリセットされたとき（ステップＳ２０２でＹＥＳ）、または実行タイミング時に（ステップＳ２０３でＹＥＳ）、ＣＰＵ１は、処理プログラム＃１のＭＤ（ＭＤ１Ｂとする）を作成して、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶する（ステップＳ２０４）。
【００５６】
ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶されたＭＤ１ＡとＭＤ１Ｂとが１ビットでも異なる場合には（ステップＳ２０５でＮＯ）、ＣＰＵ２に停止を指示する（ステップＳ２０８）。
【００５７】
ＣＰＵ１は、改竄検出プログラムを実行することによって、ＭＤ１ＡとＭＤ１Ｂとが同一の場合には（ステップＳ２０５でＹＥＳ）、さらに、処理プログラム＃２のＭＤ（ＭＤ２Ｂとする）を作成して、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶する（ステップＳ２０６）。
【００５８】
ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶されたＭＤ２ＡとＭＤ２Ｂとが１ビットでも異なる場合には（ステップＳ２０７でＮＯ）、ＣＰＵ２に停止を指示する（ステップＳ２０８）。
【００５９】
（ＣＰＵ２の動作）
図７は、ＣＰＵ２の処理手順を表わすフローチャートである。
【００６０】
図７を参照して、ＣＰＵ２は、ＣＰＵ１から停止指示がない場合には（ステップＳ３０１でＮＯ）、処理プログラム＃１と処理プログラム＃２を実行する（ステップＳ３０２）。
【００６１】
ＣＰＵ２は、ＣＰＵ１から停止指示があった場合には（ステップＳ３０１でＹＥＳ）、処理プログラム＃１と処理プログラム＃２の実行を停止する（ステップＳ３０３）。
【００６２】
以上のように、本実施の形態によれば、改竄検出プログラムと、処理プログラムとを別個のＣＰＵで実行することによって、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができる。
【００６３】
（変形例）
本発明の実施形態では、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行し、ＦＰＧＡ６１内のロジック部６２がロジックデータによって設定された論理処理を実行することによって、従来の無線基地局の機能（ＣＰ除去部と、ＦＦＴ部と、イコライザと、復調部と、制御部と、変調部と、ＩＦＦＴ部と、ＣＰ付加部）を実行することとしたが、これに限定するものではない。
【００６４】
すなわち、ＦＰＧＡ６１にロジックデータによる論理処理を実行させないこととし、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行することによって、上述の従来の無線基地局の機能を実行することとしてもよい。このようにした場合には、ＦＰＧＡ６１は、アダプティブアレイ演算処理とプログラムの改竄検出処理とを専ら担当することになるので、従来の無線基地局の装置にＦＰＧＡ６１およびＦｌａｓｈＲＯＭ５３を取り付けるだけで、耐タンパ性を有するアダプティブアレイ演算処理を追加することができる。また、この無線基地局の利用者が、アダプティブアレイ演算機能を利用したくない場合には、無線基地局の装置からＦＰＧＡ６１およびＦｌａｓｈＲＯＭ５３を取り外せばよい。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６６】
１〜３  ＣＰＵ、４  外部ＲＡＭ／ＰＲＯＭ、６  内部ＲＡＭ／ＰＲＯＭ−Ｂ、８  内部ＲＡＭ／ＰＲＯＭ−Ａ、１２，１４  アンテナ、１８  ＣＰ除去部、２０  ＦＦＴ部、２２  受信重み付け部、２４  ウエイト算出部、２６  イコライザ、２８  復調部、３０  制御部、３２  無線回路、３４  ＣＰ付加部、３６  ＩＦＦＴ部、３８  送信重み付け部、４０  変調部、５３  ＦｌａｓｈＲＯＭ、６１  ＦＰＧＡ、６２  ロジック部、８０  無線基地局。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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