(57)【要約】【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。【選択図】図２Ａ
2012234890.tif 000002
【特許請求の範囲】
【請求項１】
第１のウェル層と、
前記第１のウェル層上に形成され、固定電位と接続された、前記第１のウェル層と同じ導電型のガードバンド拡散層と、を備える、
ガードバンドセル。
【請求項２】
１又は連結された２以上の請求項１に記載の前記ガードバンドセルを備え、
セル配置領域内において、前記セル配置領域の外部に形成されたＩＯバッファのうちで電源供給が遮断される前記ＩＯバッファに対向する部分に配置されることを特徴とする、
ガードバンド。
【請求項３】
前記連結された２以上の前記ガードバンドセルは、セルの配列方向である第１の方向の前記セル配置領域の外縁に沿って連結され、
前記連結された２以上の前記ガードバンドセルの前記第１のウェル層及び前記ガードバンド拡散層は、それぞれ前記第１の方向に連結されることを特徴とする、
請求項２に記載のガードバンド。
【請求項４】
前記１の前記ガードバンドセルは、セルの配列方向である第１の方向の前記セル配置領域の外縁に沿って配置される、
請求項２に記載のガードバンド。
【請求項５】
前記ガードバンドセルは、
前記第１のウェル層上に形成され、前記第１のウェル層と同じ導電型の第１のＴＡＰ拡散層と、
前記第１のウェル層に対してセルの配列方向と直交する方向である第２の方向に連結して形成され、前記第１のウェル層とは異なる導電型の第２のウェル層と、
前記第２のウェル層上に形成され、前記第２のウェル層と同じ導電型の第２のＴＡＰ拡散層と、を更に備えることを特徴とする、
請求項３又は４に記載のガードバンド。
【請求項６】
前記ガードバンドに対して前記第１の方向に離隔して配置されたプリミティブセルと前記ガードバンドとの間に配置されるガードバンド用閉じセルを更に備え、
前記プリミティブセル及び前記ガードバンド用閉じセルは、
前記第１のウェル層、前記第２のウェル層、前記第１のＴＡＰ拡散層及び前記第２のＴＡＰ拡散層を備え、
前記ガードバンド、前記ガードバンド用閉じセル及び前記プリミティブセルの前記第１のウェル層、前記第２のウェル層、前記第１のＴＡＰ拡散層及び前記第２のＴＡＰ拡散層は、それぞれ前記第１の方向に連結されることを特徴とする、
請求項５に記載のガードバンド。
【請求項７】
前記ガードバンド拡散層は、前記第１のＴＡＰ拡散層と前記第２のＴＡＰ拡散層との間に形成されることを特徴とする、
請求項５又は６に記載のガードバンド。
【請求項８】
前記ガードバンド拡散層の前記第２の方向の幅は、前記第１のＴＡＰ拡散層の前記第２の方向の幅よりも大きいことを特徴とする、
請求項５乃至７のいずれか一項に記載のガードバンド。
【請求項９】
前記第１のウェル層は、前記第２のウェル層と、前記第１の方向の前記セル配置領域の前記外縁と、の間に形成されることを特徴とする、
請求項５乃至８のいずれか一項に記載のガードバンド。
【請求項１０】
前記連結された２以上の前記ガードバンドセルは、セルの配列方向と直交する方向である第２の方向の前記セル配置領域の外縁に沿って連結され、
前記連結された２以上の前記ガードバンドセルの前記第１のウェル層及び前記ガードバンド拡散層は、それぞれ前記第２の方向に連結されることを特徴とする、
請求項２に記載のガードバンド。
【請求項１１】
前記１の前記ガードバンドセルは、セルの配列方向と直交する方向である第２の方向の前記セル配置領域の外縁に沿って配置される、
請求項２に記載のガードバンド。
【請求項１２】
前記ガードバンドの前記第２の方向の第１の端部に配置されたガードバンドセルと、当該第１の端部に配置されたガードバンドセルに対してセルの配列方向である第１の方向に離隔して配置されたプリミティブセルと、の間に配置された第１のガードバンドセル用閉じセルと、
前記ガードバンドの前記第１の端部の反対側の第２の端部に配置されたガードバンドセルと当該第２の端部に配置されたガードバンドセルに対して前記第２の方向に離隔して配置されたプリミティブセルと、の間に配置された第２のガードバンドセル用閉じセルと、を更に備え、
前記第１のガードバンドセル用閉じセルは、
前記第１のウェル層と、
前記第１のウェル層上に形成され、前記第１のウェル層と同じ導電型の第１のＴＡＰ拡散層と、を備え、
前記第２のガードバンドセル用閉じセルは、
前記第１のウェル層とは異なる導電型の第２のウェル層と、
前記第２のウェル層上に形成され、前記第２のウェル層と同じ導電型の第２のＴＡＰ拡散層と、を備えることを特徴とする、
請求項１０又は１１に記載のガードバンド。
【請求項１３】
前記プリミティブセルは、
前記第１及び前記第２のウェル層と、前記第１及び前記第２のＴＡＰ拡散層と、を備え、
前記第１のガードバンドセル用閉じセル及び前記プリミティブセルの前記第１のＴＡＰ拡散層が前記第１の方向に連結され、
前記第２のガードバンドセル用閉じセル及び前記プリミティブセルの前記第２のＴＡＰ拡散層が前記第１の方向に連結されることを特徴とする、
請求項１２に記載のガードバンド。
【請求項１４】
前記ガードバンド拡散層は、前記第１のガードバンドセル用閉じセルの前記第１のＴＡＰ拡散層と連結されることを特徴とする、
請求項１３に記載のガードバンド。
【請求項１５】
セルの配列方向である第１の方向のセル配置領域の外縁に沿って配置され、１又は前記第１の方向に連結された２以上の第１のガードバンドセルを有する第１のガードバンドと、
前記第１のガードバンドセルを介して前記第１の方向の前記セル配置領域の前記外縁と対向し、１又は前記第１の方向に連結された２以上の第２のガードバンドセルを有する第２のガードバンドと、を備え、
前記第１のガードバンドセルは、
第１導電型の第１のウェル層と、
前記第１のウェル層上に形成され、固定電位と接続された、前記第１導電型の第１のガードバンド拡散層と、を備え
前記第２のガードバンドセルは、
前記第１導電型とは異なる第２導電型の第２のウェル層と、
前記第２のウェル層上に形成され、固定電位と接続された、前記第２導電型の第２のガードバンド拡散層と、を備える、
ガードバンド。
【請求項１６】
セルの配列方向と直交する方向である第２の方向のセル配置領域の外縁に沿って配置され、１又は前記第２の方向に連結された２以上の第１のガードバンドセルを有する第１のガードバンドと、
前記第１のガードバンドセルを介して前記第２の方向の前記セル配置領域の前記外縁と対向し、１又は前記第２の方向に連結された２以上の第２のガードバンドセルを有する第２のガードバンドと、を備え、
前記第１のガードバンドセルは、
第１導電型の第１のウェル層と、
前記第１のウェル層上に形成され、固定電位と接続された、前記第１導電型の第１のガードバンド拡散層と、を備え
前記第２のガードバンドセルは、
前記第１導電型とは異なる第２導電型の第２のウェル層と、
前記第２のウェル層上に形成され、固定電位と接続された、前記第２導電型の第２のガードバンド拡散層と、を備える、
ガードバンド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はガードバンドセル及びガードバンドに関し、特にランダムロジック領域へのサージ電流の流入を防止するガードバンドセル及びガードバンドに関する。
【背景技術】
【０００２】
近年、半導体装置に対する低消費電力化の要求が高まってきている。そのため、複数の電源を搭載する半導体装置では、電源制御を行うことにより、一部の機能ブロックへの電源供給を遮断する低消費電力化手法が用いられる。この低消費電力化手法は、低消費電力化の要求の高まりと共に、多くの半導体装置で用いられている。
【０００３】
また、上述の低消費電力化手法が用いられる半導体装置では、電源供給が遮断されるＩＯブロックへのサージ電流注入に起因する、ラッチアップが問題となる。そのため、通常の半導体装置では、ラッチアップを防止するための対策が施されている。
【０００４】
ここで、通常の半導体装置（例えば、特許文献１）について説明する。図７は、通常の半導体装置６００の構成を模式的に示す上面図である。通常の半導体装置６００は、基板６１上に、ランダムロジック領域６２、ＩＯ領域６３及びパッド６４が形成されている。ＩＯ領域６３には、入出力バッファ又はＥＳＤ保護回路を構成するトランジスタが配置されている（例えば、特許文献２）。
【０００５】
図８は、ＩＯ領域に配置されるトランジスタのレイアウト構成例を示す上面図である。図８では、ゲート電極７４とＮ型拡散層７３から構成されるＮＭＯＳトランジスタのレイアウトを示している。ＮＭＯＳトランジスタの周りには、Ｐ型拡散層／Ｐウェルからなる第１ガードリング７１が形成されている。第１ガードリング７１はグランド電位と接続される。また、第１ガードリング７１の周りには、Ｎ型拡散層／Ｎウェルからなる第２ガードリング７２が形成されている。第２ガードリング７２は、電源電位と接続される。すなわち、第１ガードリング７１及び第２ガードリング７２は、二重ガードリングを構成している。
【０００６】
よって、Ｎ型拡散層７３にサージ電流が注入された場合でも、少数キャリア及び多数キャリアは、この二重ガードリング（第１ガードリング７１及び第２ガードリング７２）に吸収される。これにより、サージ電流がＩＯ領域内の他のＰＭＯＳトランジスタ（図示しない）やランダムロジック領域に流れ込むことがないため、ラッチアップの発生を抑制できる。なお、ＩＯ領域内のＰＭＯＳトランジスタ（図示しない）についても、同様の二重ガードリングが形成される。
【０００７】
続いて、ランダムロジック領域内に配置されるプリミティブセルの構成（例えば、特許文献３）について説明する。図９は、通常のスタンダードセル方式のプリミティブセル８００の構成例を示す上面図である。プリミティブセル８００には、図９に示すように、ＮウェルＮＷ８及びＰウェルＰＷ８が形成されている。ＮウェルＮＷ８上には、Ｎ型ＴＡＰ拡散層ＮＴ８及びＰ型拡散層ＰＤが形成される。また、ＰウェルＰＷ８上には、Ｐ型ＴＡＰ拡散層ＰＴ８及びＮ型拡散層ＮＤが形成される。Ｎ型ＴＡＰ拡散層ＮＴ８及びＰ型ＴＡＰ拡散層ＰＴ８で挟まれた領域内には、ゲート電極ＧＡＴＥが形成される。つまり、ゲート電極ＧＡＴＥ、Ｐ型拡散層ＰＤ及びＮ型拡散層ＮＤは、ＣＭＯＳ回路を構成する。
【０００８】
通常の半導体装置６００のランダムロジック領域６２には、例えば上述のプリミティブセル８００が配置されることにより、論理回路が形成される。Ｎ型ＴＡＰ拡散層ＮＴ８及びＰ型ＴＡＰ拡散層ＰＴ８は、通常動作時のウェル電位を固定するために必要十分な幅で形成されている。そにため、電源オフ状態のＩＯ領域を経由して大電流のサージが注入された場合、ラッチアップの発生を十分に防止することができない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−９９６８４号公報
【特許文献２】特開２００７−２２０８３１号公報
【特許文献３】特開２００１−４４３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体チップの仕様を考慮した場合、半導体チップの一部への電源供給を遮断する場合が考えられる。例えば、消費電力低減のため、使用していない一部の機能ブロックへの電源供給を遮断する場合がある。また、複数電源の立ち上げシーケンス上、ある一定の期間、電源供給が遮断されるブロックが存在する場合がある。
【００１１】
ＩＯ領域の電源電圧と内部のランダムロジック領域の電源電圧とが異なる場合、ＩＯ領域内の各素子を取り囲む二重ガードリングのそれぞれは、ＩＯ領域の電源及びグランドに接続される。また、ＩＯ領域内の各ＩＯブロックの電源電圧が異なる場合、二重ガードリングのそれぞれは、各ＩＯブロック内のトランジスタで用いられる電源及びグランドに接続される。
【００１２】
以下、ＩＯ領域に供給される電源が部分的に遮断される場合について検討する。電源供給が遮断されたブロックに接続されるパッドからサージ電流が注入されると、当該ブロックのガードリングは機能しない。そのため、サージ電流が他の回路ブロックに到達し、ラッチアップ発生のトリガとなる場合がある。図１０は、通常の半導体装置６００におけるサージ電流の流入経路を模式的に示す上面図である。図１０に示すように、ＩＯ領域６３のうち、特定のＩＯブロック６３１への電源供給が遮断される場合について説明する。まず、特定のＩＯブロック６３１に対応するパッド６４１から、サージ電流Ｉｓが注入される。すると、ＩＯブロック６３１のへの電源供給は遮断されているので、サージ電流Ｉｓは、特定のＩＯブロック６３１内のガードリングには吸収されない。そのため、サージ電流Ｉｓは、ランダムロジック領域６２に到達してしまう。従って、流入したサージ電流Ｉｓにより、ランダムロジック領域６２内のＣＭＯＳ回路でラッチアップが発生する恐れがある。
【００１３】
上記の現象を回避するため、通常の半導体装置６００において、ＩＯブロック６３１の二重ガードリングのさらに外側に、電源供給が遮断されない、別のガードリングを設けることが可能である。これは、別のガードリングをランダムロジック領域６２と同一電源に接続することで実現可能である。この方法によれば、電源供給されたガードリングにより、サージ電流Ｉｓを吸収することができる。しかし、この方法では、ＩＯブロックのサイズが大きくなってしまう。また、ＩＯブロックの汎用性が低下してしまうという問題が生じてしまう。
【課題を解決するための手段】
【００１４】
本発明の一態様であるガードバンドセルは、第１のウェル層と、前記第１のウェル層上に形成され、固定電位と接続された、前記第１のウェル層と同じ導電型のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドセルによれば、外部から流入したサージ電流が、固定電位に接続されたガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。
【００１５】
本発明の一態様であるガードバンドは、セルの配列方向である第１の方向のセル配置領域の外縁に沿って配置され、１又は前記第１の方向に連結された２以上の第１のガードバンドセルを有する第１のガードバンドと、前記第１のガードバンドセルを介して前記第１の方向の前記セル配置領域の前記外縁と対向し、１又は前記第１の方向に連結された２以上の第２のガードバンドセルを有する第２のガードバンドと、を備え、前記第１のガードバンドセルは、第１導電型の第１のウェル層と、前記第１のウェル層上に形成され、固定電位と接続された、前記第１導電型の第１のガードバンド拡散層と、を備え、前記第２のガードバンドセルは、前記第１導電型とは異なる第２導電型の第２のウェル層と、
前記第２のウェル層上に形成され、固定電位と接続された、前記第２導電型の第２のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドによれば、外部から流入したサージ電流が、固定電位に接続された第１及び第２のガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。
【００１６】
本発明の一態様であるガードバンドは、セルの配列方向と直交する方向である第２の方向の前記セル配置領域の外縁に沿って配置され、１又は前記第２の方向に連結された２以上の第１のガードバンドセルを有する第１のガードバンドと、前記第１のガードバンドセルを介して前記第２の方向の前記セル配置領域の前記外縁と対向し、１又は前記第２の方向に連結された２以上の第２のガードバンドセルを有する第２のガードバンドと、を備え、前記第１のガードバンドセルは、第１導電型の第１のウェル層と、前記第１のウェル層上に形成され、固定電位と接続された、前記第１導電型の第１のガードバンド拡散層と、を備え、前記第２のガードバンドセルは、前記第１導電型とは異なる第２導電型の第２のウェル層と、前記第２のウェル層上に形成され、固定電位と接続された、前記第２導電型の第２のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドによれば、外部から流入したサージ電流が、固定電位に接続された第１及び第２のガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。
【発明の効果】
【００１７】
本発明は、電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかる半導体装置１００の構成を模式的に示す上面図である。
【図２Ａ】実施の形態１にかかるＮ型ガードバンドセル１１の構成を模式的に示す上面図である。
【図２Ｂ】実施の形態１にかかるＮ型ガードバンドセル用閉じセル１２の構成を模式的に示す上面図である。
【図２Ｃ】実施の形態１にかかるＰ型ガードバンドセル１３の構成を模式的に示す上面図である。
【図２Ｄ】実施の形態１にかかるＰ型ガードバンドセル用閉じセル１４の構成を模式的に示す上面図である。
【図３】実施の形態１にかかる二重ガードバンド５の構成を模式的に示す上面図である。
【図４】実施の形態２にかかる半導体装置２００の構成を模式的に示す上面図である。
【図５Ａ】実施の形態２にかかるＮ型ガードバンドセル２１の構成を模式的に示す上面図である。
【図５Ｂ】実施の形態２にかかるＮ型ガードバンドセル用閉じセル２２の構成を模式的に示す上面図である。
【図５Ｃ】実施の形態２にかかるＰ型ガードバンドセル２３の構成を模式的に示す上面図である。
【図５Ｄ】実施の形態２にかかるＰ型ガードバンドセル用閉じセル２４の構成を模式的に示す上面図である。
【図６】実施の形態２にかかる二重ガードバンド６の構成を模式的に示す上面図である。
【図７】通常の半導体装置６００の構成を模式的に示す上面図である。
【図８】ＩＯ領域に配置されるトランジスタのレイアウト構成例を示す上面図である。
【図９】通常のスタンダードセル方式のプリミティブセル８００の構成例を示す上面図である。
【図１０】通常の半導体装置６００におけるサージ電流の流入経路を模式的に示す上面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２０】
実施の形態１
本発明の実施の形態１にかかる半導体装置１００について説明する。図１は、実施の形態１にかかる半導体装置１００の構成を模式的に示す上面図である。半導体装置１００には、基板１、ランダムロジック領域２、ＩＯブロック３、パッド４及び二重ガードバンド５により構成される。基板１の中央部には、ランダムロジック領域２が配置される。ランダムロジック領域２は、セル配置領域であり、本実施の形態では、プリミティブセル、Ｎ型ガードバンドセル、Ｐ型ガードバンドセル、Ｎ型ガードバンドセル用閉じセル及びＰ型ガードバンドセル用閉じセルが配置される。ランダムロジック領域２の周囲には、ＩＯブロック３が配置される。ＩＯブロック３の外側には、ＩＯブロック３のそれぞれに対応するパッド４が配置される。なお、図１では、電源がオフになるＩＯブロックを、ＩＯブロック３１と表示している。また、ＩＯブロック３１に対応するパッドを、パッド４１と表示している。
【００２１】
半導体装置１００では、ランダムロジック領域２において電源がオフとなるＩＯブロック３１に対向する部分に、二重ガードバンド５が配置される。二重ガードバンド５は、ラッチアップ耐性強化を目的として配置される。
【００２２】
続いて、二重ガードバンド５を構成するセルについて説明する。二重ガードバンド５は、Ｎ型ガードバンドセル１１、Ｎ型ガードバンドセル用閉じセル１２、Ｐ型ガードバンドセル１３及びＰ型ガードバンドセル用閉じセル１４により構成される。これら４種類のセルは、ランダムロジック領域２内に、通常のプリミティブセルと同様に配置される。
【００２３】
図２Ａは、実施の形態１にかかるＮ型ガードバンドセル１１の構成を模式的に示す上面図である。Ｎ型ガードバンドセル１１は、ＮウェルＮＷ１、ＰウェルＰＷ１、Ｎ型ＴＡＰ拡散層ＮＴ１、Ｐ型ＴＡＰ拡散層ＰＴ１及びＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１の幅ｗ１１は、Ｎ型ＴＡＰ拡散層ＮＴ１の幅ｗ１２よりも大きい。ＮウェルＮＷ１は、Ｎ型ガードバンド拡散層ＮＧＢ１及びＮ型ＴＡＰ拡散層ＮＴ１を包含するように形成される。
【００２４】
なお、図２Ａに示す点線は、実際のセル領域ＣＥＬＬの輪郭線を示す。従って、実際のセル領域ＣＥＬＬの外側の領域については、隣接セルとの重複部分を示している。さらに、重複部分において、ＮウェルとＰウェルとが重なる場合には、Ｎウェルが優先的に配置されるものとする。特に断らない限り、後述する図２Ｂ〜Ｄ及び図５Ａ〜Ｄについても、同様である。
【００２５】
図２Ｂは、実施の形態１にかかるＮ型ガードバンドセル用閉じセル１２の構成を模式的に示す上面図である。Ｎ型ガードバンドセル用閉じセル１２は、Ｎ型ガードバンドセル１１の左右に配置されるセルである。Ｎ型ガードバンドセル用閉じセル１２は、ＮウェルＮＷ１、ＰウェルＰＷ１、Ｎ型ＴＡＰ拡散層ＮＴ１及びＰ型ＴＡＰ拡散層ＰＴ１を有する。Ｎ型ガードバンドセル用閉じセル１２では、ＮウェルＮＷ１及びＰウェルＰＷ１のセル高さ方向の長さが、通常のプリミティブセル８００と同等になっている。
【００２６】
図２Ｃは、実施の形態１にかかるＰ型ガードバンドセル１３の構成を模式的に示す上面図である。Ｐ型ガードバンドセル１３は、ＮウェルＮＷ１、ＰウェルＰＷ１、Ｎ型ＴＡＰ拡散層ＮＴ１、Ｐ型ＴＡＰ拡散層ＰＴ１及びＰ型ガードバンド拡散層ＰＧＢ１を有する。Ｐ型ガードバンド拡散層ＰＧＢ１の幅ｗ３１は、Ｐ型ＴＡＰ拡散層ＰＴ１の幅ｗ３２よりも大きい。ＰウェルＰＷ１は、Ｐ型ガードバンド拡散層ＮＧＢ１及びＰ型ＴＡＰ拡散層ＰＴ１を包含するように形成される。
【００２７】
図２Ｄは、実施の形態１にかかるＰ型ガードバンドセル用閉じセル１４の構成を模式的に示す上面図である。Ｐ型ガードバンドセル用閉じセル１４は、Ｐ型ガードバンドセル１３の左右に配置されるセルである。Ｐ型ガードバンドセル用閉じセル１４は、ＮウェルＮＷ１、ＰウェルＰＷ１、Ｎ型ＴＡＰ拡散層ＮＴ１及びＰ型ＴＡＰ拡散層ＰＴ１を有する。ＰウェルＰＷ１は、Ｌ字型の形状を有する。なお、Ｐ型ガードバンドセル用閉じセル１４のレイアウトは、図１Ｄの軸ａｘｉｓを基準として、ミラー反転することが可能である。
【００２８】
なお、Ｎ型ガードバンドセル１１、Ｎ型ガードバンドセル用閉じセル１２、Ｐ型ガードバンドセル１３及びＰ型ガードバンドセル用閉じセル１４は、通常のプリミティブセルと同一の高さを有する。
【００２９】
続いて、実施の形態１にかかる二重ガードバンド５について説明する。図３は、実施の形態１にかかる二重ガードバンド５の構成を模式的に示す上面図である。二重ガードバンド５では、図３に示すように、１個以上のＮ型ガードバンドセル１１がセルの配列方向（図３のＸ方向）に配置される。これにより、Ｎ型ガードバンドセル１１のそれぞれのＮ型ガードバンド拡散層ＮＧＢ１が連結され、Ｎ型ガードバンド５１が構成される。Ｎ型ガードバンド５１は、十分な低抵抗の配線（図示しない）により、ランダムロジック領域の電源電位と接続される。そして、Ｎ型ガードバンドセル１１が配置された領域の両端には、Ｎ型ガードバンドセル用閉じセル１２が配置される。Ｎ型ガードバンドセル用閉じセル１２の外側には、通常のプリミティブセル（不図示）が配置される。
【００３０】
また、二重ガードバンド５では、１個以上のＰ型ガードバンドセル１３がセルの配列方向（図３のＸ方向）に配置される。これにより、Ｐ型ガードバンドセル１３のそれぞれのＰ型ガードバンド拡散層ＰＧＢ１が連結され、Ｐ型ガードバンド５２が構成される。Ｐ型ガードバンド５２は、十分な低抵抗の配線（図示しない）により、ランダムロジック領域のグランド電位と接続される。そして、Ｐ型ガードバンドセル１３が配置された領域の両端には、Ｐ型ガードバンドセル用閉じセル１４が配置される。Ｐ型ガードバンドセル用閉じセル１４の外側には、通常のプリミティブセル（不図示）が配置される。
【００３１】
なお、二重ガードバンド５では、例えばＮ型ガードバンド５１とＮ型ＴＡＰ拡散層ＮＴ１とが金属配線（不図示）にて接続されて、さらに十分低抵抗な金属配線（不図示）によってランダムロジック領域２の電源電位に接続される。また例えば、Ｐ型ガードバンド５２とＰ型ＴＡＰ拡散層ＰＴ１とが金属配線（不図示）にて接続されて、さらに十分低抵抗な金属配線（不図示）によってランダムロジック領域２のグランド電位に接続される。
【００３２】
よって、二重ガードバンド５によれば、任意の長さ（ただし、基本セル幅の整数倍の長さ）を有するＮ型ガードバンド５１及びＰ型ガードバンド５２を構成することができる。
【００３３】
つまり、二重ガードバンド５では、通常のプリミティブセルとＮ型ガードバンドセル１１との境界部には、Ｎ型ガードバンドセル用閉じセル１２が配置される。また、通常のプリミティブセルとＰ型ガードバンドセル１３との境界部には、Ｐ型ガードバンドセル用閉じセル１４が配置される。これにより、通常のプリミティブと閉じセルの境界部において、Ｐウェル、Ｎウェル、Ｎ型ＴＡＰ拡散層及びＰ型ＴＡＰ拡散層は、同一の幅で連続的に接続される。なお、通常のプリミティブセルの構成については、図９に示すプリミティブセル８００と同様であるので、説明を省略する。
【００３４】
従って、本構成によれば、電源がオフとなるＩＯブロック３１とランダムロジック領域２のプリミティブセルとの間には、二重ガードバンド５が配置される。また、二重ガードバンド５は、ランダムロジック領域２の電源及びグランドに接続されているので、電源がオフになることはない。よって、パッド４１から、ＩＯブロック３１を介して電流サージが注入された場合でも、二重ガードバンド５によりサージ電流の電荷を吸収することができる。これにより、ランダムロジック領域２におけるラッチアップの発生を抑制することができる。
【００３５】
なお、本実施の形態においては、二重ガードバンドの例について説明したが、ガードバンドは二重ガードバンドに限られるものではなく、Ｎ型ガードバンド及びＰ型ガードバンドのいずれかを設ける構成とすることが可能である。
【００３６】
実施の形態２
本発明の実施の形態２にかかる半導体装置２００について説明する。図４は、実施の形態２にかかる半導体装置２００の構成を模式的に示す上面図である。なお、図４では、電源がオフになるＩＯブロックを、ＩＯブロック３２と表示している。ＩＯブロック３の外側には、ＩＯブロック３のそれぞれに対応するパッド４が配置される。また、ＩＯブロック３２に対応するパッドを、パッド４２と表示している。つまり、半導体装置２００では、電源がオフとなるＩＯブロック３２の配列方向と、プリミティブセルの配列方向とが直している。
【００３７】
半導体装置２００では、ランダムロジック領域２において電源がオフとなるＩＯブロック３２に対向する部分に、二重ガードバンド６が配置される。二重ガードバンド６は、二重ガードバンド５と同様に、ラッチアップ耐性強化を目的として配置される。半導体装置２００のその他の構成は、半導体装置１００と同様であるので説明を省略する。
【００３８】
続いて、二重ガードバンド６を構成するセルについて説明する。二重ガードバンド６は、Ｎ型ガードバンドセル２１、Ｎ型ガードバンドセル用閉じセル２２、Ｐ型ガードバンドセル２３及びＰ型ガードバンドセル用閉じセル２４により構成される。これら４種類のセルは、ランダムロジック領域２内に、通常のプリミティブセルと同様に配置される。
【００３９】
図５Ａは、実施の形態２にかかるＮ型ガードバンドセル２１の構成を模式的に示す上面図である。Ｎ型ガードバンドセル２１は、ＮウェルＮＷ２及びＮ型ガードバンド拡散層ＮＧＢ２を有する。ＮウェルＮＷ２は、Ｎ型ガードバンドセル２１の全体を覆うように形成される。また、Ｎ型ガードバンド拡散層ＮＧＢ２は、実際のセル領域ＣＥＬＬを覆って形成される。
【００４０】
図５Ｂは、実施の形態２にかかるＮ型ガードバンドセル用閉じセル２２の構成を模式的に示す上面図である。Ｎ型ガードバンドセル用閉じセル２２は、Ｎ型ガードバンドセル２１の上下に必要に応じて配置されるセルである。Ｎ型ガードバンドセル用閉じセル２２は、ＰウェルＰＷ２、Ｐ型ＴＡＰ拡散層ＰＴ２を有する。ＰウェルＰＷ２は、Ｎ型ガードバンドセル用閉じセル２２の全体を覆うように形成される。
【００４１】
図５Ｃは、実施の形態２にかかるＰ型ガードバンドセル２３の構成を模式的に示す上面図である。Ｐ型ガードバンドセル２３は、ＰウェルＰＷ２及びＰ型ガードバンド拡散層ＰＧＢ２を有する。ＰウェルＰＷ２は、Ｐ型ガードバンドセル２３の全体を覆うように形成される。また、Ｐ型ガードバンド拡散層ＰＧＢ２は、実際のセル領域ＣＥＬＬを覆って形成される。
【００４２】
図５Ｄは、実施の形態２にかかるＰ型ガードバンドセル用閉じセル２４の構成を模式的に示す上面図である。Ｐ型ガードバンドセル用閉じセル２４は、Ｐ型ガードバンドセル２３の上下に必要に応じて配置されるセルである。Ｐ型ガードバンドセル用閉じセル２４は、ＮウェルＮＷ２、ＰウェルＰＷ２及びＮ型ＴＡＰ拡散層ＮＴ２を有する。
【００４３】
なお、Ｎ型ガードバンドセル２１、Ｎ型ガードバンドセル用閉じセル２２、Ｐ型ガードバンドセル２３及びＰ型ガードバンドセル用閉じセル２４は、通常のプリミティブセルと同一の高さを有する。
【００４４】
続いて、実施の形態２にかかる二重ガードバンド６について説明する。図６は、実施の形態２にかかる二重ガードバンド６の構成を模式的に示す上面図である。二重ガードバンド６は、図６に示すように、Ｎ型ガードバンド５３及びＰ型ガードバンド５４により構成される。
【００４５】
二重ガードバンド６では、図６に示すように、１個以上のＮ型ガードバンドセル２１がセルの配列方向に対して垂直な方向（図６のＹ方向）に配置される。これにより、Ｎ型ガードバンドセル２１のそれぞれのＮ型ガードバンド拡散層ＮＧＢ２が連結され、Ｎ型ガードバンド５３が構成される。Ｎ型ガードバンド５３は、十分な低抵抗の配線（図示しない）により、ランダムロジック領域の電源電位と接続される。そして、Ｎ型ガードバンドセル２１が配置された領域の下側には、Ｎ型ガードバンドセル用閉じセル２２が配置される。Ｎ型ガードバンドセル用閉じセル２２の外側には、通常のプリミティブセル（不図示）が配置される。
【００４６】
また、二重ガードバンド６では、１個以上のＰ型ガードバンドセル２３がセルの配列方向に対して垂直な方向（図６のＹ方向）に配置される。これにより、Ｐ型ガードバンドセル２３のそれぞれのＰ型ガードバンド拡散層ＰＧＢ２が連結され、Ｐ型ガードバンド５４が構成される。Ｐ型ガードバンド５４は、十分な低抵抗の配線（図示しない）により、ランダムロジック領域のグランド電位と接続される。そして、Ｐ型ガードバンドセル２３が配置された領域の上側には、Ｐ型ガードバンドセル用閉じセル２４が配置される。Ｐ型ガードバンドセル用閉じセル２４の外側には、通常のプリミティブセル（不図示）が配置される。
【００４７】
よって、二重ガードバンド６によれば、任意の長さ（ただし、基本セル幅の整数倍の長さ）を有するＮ型ガードバンド５３及びＰ型ガードバンド５４を構成することができる。
【００４８】
図６の例において、通常のプリミティブセルとＮ型ガードバンドセル２１との境界部の一方には、Ｎ型ガードバンドセル用閉じセル２２が配置されている。また、通常のプリミティブセルとＰ型ガードバンドセル２３との境界部の一方には、Ｐ型ガードバンドセル用閉じセル２４が配置されている。このように配置することで、図６のＹ方向において、ガードバンドセルまたは閉じセルと通常のプリミティブセル（不図示）とを、ＴＡＰ拡散層を共有するように連続的に配置することが可能となる。なお、通常のプリミティブセルの構成については、図９に示すプリミティブセル８００と同様であるので、説明を省略する。
【００４９】
従って、本構成によれば、電源がオフとなるＩＯブロック３２とランダムロジック領域２のプリミティブセルとの間には、二重ガードバンド６が配置されている。また、二重ガードバンド６は、ランダムロジック領域２の電源及びグランドに接続されているので、電源がオフになることはない。よって、パッド４２から、ＩＯブロック３２を介して電流サージが注入された場合でも、二重ガードバンド６によりサージ電流の電荷を吸収することができる。これにより、半導体装置１００と同様に、ランダムロジック領域２におけるラッチアップの発生を抑制することができる。
【００５０】
なお、本実施の形態においては、二重ガードバンドの例について説明したが、ガードバンドは二重ガードバンドに限られるものではなく、Ｎ型ガードバンド及びＰ型ガードバンドのいずれかを設ける構成とすることが可能である。
【００５１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、
【００５２】
上述の半導体装置１００にかかる二重ガードバンド５及び半導体装置２００にかかる二重ガードバンド６の構成は例示に過ぎない。したがって、二重ガードバンド及び二重ガードバンドの周囲に配置されるプリミティブセルのＮウェル、Ｐウェル、Ｎ型ＴＡＰ拡散層及びＰ型ＴＡＰ拡散層が、連続的に接続（連結）されるならば、他のレイアウトとすることができることは言うまでもない。このことは、二重ガードバンドに限らず、Ｎ型ガードバンド及びＰ型ガードバンドのいずれか一方を設ける場合についても同様である。
【００５３】
また、上述の実施の形態では、ランダムロジック内にＣＭＯＳ回路が配置される場合について説明したが、上述の実施の形態にかかるガードバンドセル及びガードバンドは、ラッチアップ防止を目的として、セルを配置することにより構成される、例えば半導体記憶装置などの、他の半導体装置のセル配置領域にも配置することが可能である。
【符号の説明】
【００５４】
１、６１  基板
２、６２  ランダムロジック領域
３、３１、３２、６３、６３１  ＩＯブロック
４、４１、４２、６４、６４１  パッド
５  二重ガードバンド
６  二重ガードバンド
１１、２１  Ｎ型ガードバンドセル
１２、２２  Ｎ型ガードバンドセル用閉じセル
１３、２３  Ｐ型ガードバンドセル
１４、２４  Ｐ型ガードバンドセル用閉じセル
５１、５３  Ｎ型ガードバンド
５２、５４  Ｐ型ガードバンド
７１  第１ガードリング
７２  第２ガードリング
７３  Ｎ型拡散層
７４  ゲート電極
１００、２００、６００  半導体装置
８００  プリミティブセル
ａｘｉｓ  軸
ＣＥＬＬ  実際のセル領域
ＧＡＴＥ  ゲート電極
Ｉｓ  サージ電流
ＮＤ  Ｎ型拡散層
ＮＧＢ１、ＮＧＢ２  Ｎ型ガードバンド拡散層
ＮＴ１、ＮＴ２、ＮＴ８  Ｎ型ＴＡＰ拡散層
ＮＷ１、ＮＷ２、ＮＷ８  Ｎウェル
ＰＤ    Ｐ型拡散層
ＰＧＢ１、ＰＧＢ２  Ｐ型ガードバンド拡散層
ＰＴ１、ＰＴ２、ＰＴ８  Ｐ型ＴＡＰ拡散層
ＰＷ１、ＰＷ２、ＰＷ８  Ｐウェル
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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