(57)【要約】【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。【選択図】図１Ｂ
2012174866.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたライン状に延在する複数の活性領域と、
前記活性領域同士を区画するＳＴＩ構造を有する素子分離領域と、
前記活性領域内を複数の素子領域に区画するために、前記活性領域と交差するように前記半導体基板に設けられた第１素子分離用トレンチと、
隣接する前記第１素子分離用トレンチ間に設けられ、前記第１素子分離用トレンチの深さよりも浅く形成されたゲートトレンチと、
前記第１素子分離用トレンチ内に成膜された絶縁膜と、
前記ゲートトレンチ内に成膜されたゲート絶縁膜と、
前記第１素子分離用トレンチおよび前記ゲートトレンチのそれぞれの両側の前記活性領域に形成された不純物拡散領域と、
前記絶縁膜を介して、前記第１素子分離用トレンチに埋め込まれた素子分離用電極と、
前記ゲート絶縁膜を介して、前記ゲートトレンチに埋め込まれたゲート電極と、を具備してなり、
前記素子分離用電極の底部に成膜されている前記絶縁膜の膜厚が、前記ゲート電極の底部に成膜されている前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
隣接する前記第１素子分離用トレンチ間には、２つの前記ゲートトレンチが設けられており、２つの前記ゲートトレンチそれぞれに埋め込まれた前記ゲート電極の間に形成された前記不純物拡散領域はビット線に接続されるとともに、前記素子分離用電極と前記ゲート電極との間に形成された前記不純物拡散領域は容量側コンタクトプラグを介してキャパシタ素子に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビット線に接続される前記不純物拡散領域の不純物濃度が、前記容量側コンタクトプラグに接続される前記不純物拡散領域の不純物濃度よりも高くなるよう調整されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記素子分離用電極及び前記ゲート電極が、上部電極と下部電極からなる積層構造とされており、さらに、上部電極と下部電極はそれぞれ、仕事関数が異なる材料からなることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記上部電極の仕事関数が４．１〜４．４eＶの範囲であり、前記下部電極の仕事関数が４．４超５．３eＶ以下の範囲であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記上部電極を構成する材料が、Ｎ＋ポリシリコン、アルミニウム、導電性カーボンの何れかであり、前記下部電極を構成する材料が、窒化チタンとタングステンとの積層膜またはＮ＋ポリシリコンであり、且つ、前記上部電極を構成する材料が、前記下部電極を構成する材料よりも仕事関数が低い組み合わせで構成されることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体基板に埋込み絶縁体を埋設して素子分離領域を形成することにより、活性領域をライン状に区画し、前記活性領域内に第１素子分離用トレンチを形成することにより、前記活性領域を複数の素子領域に区画する第一の工程と、
前記第１素子分離用トレンチ内に絶縁膜を形成する第二の工程と、
前記活性領域に、不純物拡散領域を形成する第三の工程と、
隣接する前記第１素子分離用トレンチの間に、前記第１素子分離用トレンチよりも浅い深さを有するゲートトレンチを２つ形成するとともに、前記絶縁膜の一部を除去することにより前記第１素子分離用トレンチの底部に前記絶縁膜が残存する第２素子分離用トレンチを形成する第四の工程と、
前記ゲートトレンチと前記第２素子分離用トレンチの内面に熱酸化膜を成膜してから、前記ゲートトレンチ及び前記第２素子分離用トレンチ内にゲート電極及び素子分離用電極をそれぞれ形成する第五の工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記第四の工程において、
前記ゲートトレンチと前記第２素子分離用トレンチを同時に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第五の工程において、
前記ゲート電極及び前記素子分離用電極は、仕事関数がそれぞれ異なる上部電極と下部電極を順次積層することにより形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記上部電極として用いる材料の仕事関数が４．１〜４．４eＶの範囲であり、前記下部電極として用いる材料の仕事関数が４．４超５．３eＶ以下の範囲であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記上部電極として用いる材料が、Ｎ＋ポリシリコン、アルミニウム、導電性カーボンの何れかであり、前記下部電極として用いる材料が、窒化チタン／タングステン積層膜またはＮ＋ポリシリコンであり、且つ、前記上部電極の材料が、前記下部電極の材料よりも仕事関数が低い組み合わせで構成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第五の工程の後において、
前記不純物拡散領域のうち、前記ゲート電極間に形成されている前記不純物拡散領域にさらに高濃度の不純物を導入し、この高濃度の不純物を導入した方の前記不純物拡散領域上に、ビット線を形成するとともに、高濃度の不純物を導入していない方の前記不純物拡散領域上に、容量側コンタクトプラグを形成することを特徴とする請求項７乃至請求項１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタの微細化に伴い、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような高集積が求められるデバイスにおいては、パターンルールの微細化が求められている。通常、ＤＲＡＭセルにおいては、隣接するトランジスタ同士を電気的に分離する方法としてＳＴＩ構造（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いるが、トランジスタの微細化に伴い、このようなパターニングが困難となっている。
さらには、トランジスタの微細化に伴い、ショートチャネル効果によるトランジスタ特性の悪化やコンタクトホール径の縮小によるコンタクト抵抗の増加が問題となっている。
【０００３】
これらの問題を解決し、さらにトランジスタの微細化を進めるため、埋め込みゲート型トランジスタが提案されている。このような埋め込みゲート型トランジスタは、高集積化に適しているため、例えば、ＤＲＡＭのセルトランジスタとしての利用も検討されている。（特許文献１、非特許文献１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８０１５０号公報
【非特許文献】
【０００５】
【非特許文献１】Ｔ． Ｓｃｈｌｏｅｓｓｅｒ，ｅｔ．ａｌ，「インターナショナル・エレクトロン・デバイス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ）」，Ｐ８０９〜８１２，２００８．，
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下、従来の構成の埋め込みゲート型のセルトランジスタを備えるＤＲＡＭ（半導体装置）について、図２８A及び図２８Bを参照しながら説明する。図２８Ａは埋め込みゲート型のセルトランジスタを備えた従来のＤＲＡＭセルの平面図である。図２８Ｂは図２８Ａにおける線分Ａ−Ａ’による断面図である。
【０００７】
図２８Aに示す例のように、ＤＲＡＭに備えられる埋め込みゲート型のセルトランジスタは、n型のトランジスタとして構成され、ライン状にパターニングされた活性領域２０１と、同様にライン状の埋め込みゲート電極パターン２０２と素子分離用の埋め込みゲート電極パターン２０３が形成されている。隣接するトランジスタとの素子分離は、ＳＴＩ構造を用いるのが一般的であるが、図２８Aに示す半導体装置では、縦方向（図２８ＡにおけるＹ方向）の素子間はＳＴＩ領域２０４によって分離され、横方向（図２８ＡにおけるＸ方向）に隣接する素子間は埋め込み型のゲート電極によって電気的に分離される。
ここで、トランジスタの埋め込みゲート電極パターン２０２と素子分離用の埋め込みゲート電極パターン２０３は、同時形成が可能であることから公知のダブルパターニング技術が適用でき、さらなる微細化に好適な構造であることが知られている。なお、このような構造はフィールドシールド構造と呼ばれる。
【０００８】
また、図２８Bに示すように、窒化チタンとタングステンとの積層膜で構成されるゲート電極２５４、及び、隣接するセルトランジスタとの分離用である素子分離用ゲート電極２５５は、ｐ型シリコン基板２５１の表面よりも深い位置に埋め込まれた構造とされている。なお、詳細な図示を省略するが、容量コンタクトプラグ２５８はＤＲＡＭの容量（キャパシタ）に、また、ビット線側コンタクトプラグ２５９はビット線に接続されている。
また、詳細な図示を省略するが、ゲート電極２５４及び素子分離用ゲート電極２５５のそれぞれの両側には不純物拡散領域が形成されており、この不純物拡散領域は容量コンタクトプラグ２５８およびビット線にそれぞれ接続されている。
【０００９】
上述のように、高集積化が求められるＤＲＡＭのセルトランジスタではあるが、高集積化と同時に、セル容量への電荷の書き込み・読み出しに十分な電流駆動能力を確保することも必要となる。さらに、セル容量に書き込まれた電荷を保持するために、接合リーク電流を低く抑えることも必要となる。
【００１０】
図２９に、セル容量に電荷を保持している状態のトランジスタの模式図を示す。図２９に示すように、トランジスタはセル容量に電荷を蓄えているため、容量側のｐｎ接合は、容量側空乏層端２６５から基板側空乏層端２６９までの範囲で空乏化する。なお、ビット線側のｐｎ接合は、ビット線側空乏層端２６７から基板側空乏層端２６９までの範囲で空乏化する。ここで、トランジスタの接合リーク電流は、容量側ｐｎ接合の空乏層中における生成電流が主な成分であり、これは、接合電界によって生じるＴＡＴ（Ｔｒａｐ  Ａｓｓｉｓｔｅｄ  Ｔｕｎｎｅｌｉｎｇ）によって大きく加速される。このため、ＤＲＡＭセルトランジスタにおいては、容量側の接合電界を低く抑えることが重要となり、容量側の不純物拡散領域の濃度は低く設計されている。従って、容量側の不純物拡散領域のｐｎ接合の深さ２６１と、ビット線側の不純物拡散領域のｐｎ接合の深さ２６３とが異なった構造とされている。
【００１１】
図３０A及び図３０Bを用いて、セル容量に電荷が保持されている状態におけるトランジスタ中の電界分布を模式的に説明する。ここで、ゲート電極の埋め込みが深い構造における電界分布を図３０Aに、ゲート電極の埋め込みが浅い構造における電界分布を図３０Bに示す。
図３０A、図３０Bの各々の不純物濃度プロファイルは同じであるが、図３０Bに示すようにゲート電極２５４及び素子分離用ゲート電極２５５の埋め込みが浅くなると、容量側ｐｎ接合の空乏層中に発生する電界が強くなり、その勾配も急峻になることが判る。これにより、接合リーク電流が増大し、ＤＲＡＭのリフレッシュ特性が低下する問題がある。従って、埋め込みゲート型トランジスタをＤＲＡＭのセルトランジスタに適用する場合には、ゲート電極２５４及び素子分離用ゲート電極２５５の埋め込み深さを、接合電界が十分緩和できる深さに設計する必要がある。
【００１２】
しかしながら、図３０Ａに示すように、ゲート電極２５４及び素子分離用ゲート電極２５５の埋め込みを深くした場合は、接合リーク電流は抑制できるが、容量側の不純物拡散領域とゲート電極２５４との距離が大きくなり過ぎ、濃度が低く設計されている容量側の不純物拡散領域の抵抗が増大してしまう。このため、図３１のグラフに示すように、図３０Ａに示すゲート電極の埋め込みが浅い場合（Ｂ）に対して、ゲート電極の埋め込みを深くした場合（Ａ）では電流駆動能力が大きく減少してしまう。
【００１３】
また、上述したように、さらなる微細化に好適であるフィールドシールド構造ではあるが、素子分離としてＳＴＩ構造を用いた場合と比較すると以下のような問題がある。
図３２A及び図３２Bを用いて、素子分離をＳＴＩ２５６で行う場合と、素子分離を素子分離用ゲート電極２５５で行う場合の電荷保持状態におけるトランジスタ中の電界分布を模式的に説明する。なお、素子分離をＳＴＩ２５６で行う場合のトランジスタ中の電界分布を図３２Ａに、素子分離を素子分離用ゲート電極２５５で行う場合のトランジスタ中の電界分布を図３２Ｂに示す。
図３２Ｂに示したようなフィールドシールド構造を有するＤＲＡＭでは、隣接するトランジスタと電気的に分離するために、素子分離用ゲート電極２５５にはしきい値よりも十分低い電圧、一般的には負電位を印加する必要がある。このため、このような電圧を印加すると、図３２Ａに示す素子分離をＳＴＩ２５６で行う場合と比較して、容量側コンタクトプラグ２５８に接続されている不純物拡散領域において接合電界が強くなり、接合リーク電流が増大する問題がある。さらに、接合リーク電流が増大することにより、ＤＲＡＭのリフレッシュ特性が低下するという問題も発生する。
【００１４】
またさらに、このような電圧が印加された素子分離用ゲート電極２５５近傍のシリコン中では電子密度が低下するため、図３３のグラフに示すように、素子分離をＳＴＩ２５６で行う場合（Ａ）と比較して、素子分離用ゲート電極２５５で行う場合（Ｂ）にはトランジスタのオン電流（ドレイン電流）が低下する問題も生じる。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、半導体基板に形成されたライン状に延在する複数の活性領域と、前記活性領域同士を区画するＳＴＩ構造を有する素子分離領域と、前記活性領域内を複数の素子領域に区画するために、前記活性領域と交差するように前記半導体基板に設けられた第１素子分離用トレンチと、隣接する前記第１素子分離用トレンチ間に設けられ、前記第１素子分離用トレンチの深さよりも浅く形成されたゲートトレンチと、前記第１素子分離用トレンチ内に成膜された絶縁膜と、前記ゲートトレンチ内に成膜されたゲート絶縁膜と、前記第１素子分離用トレンチおよび前記ゲートトレンチのそれぞれの両側の前記活性領域に形成された不純物拡散領域と、前記絶縁膜を介して、前記第１素子分離用トレンチに埋め込まれた素子分離用電極と、前記ゲート絶縁膜を介して、前記ゲートトレンチに埋め込まれたゲート電極と、を具備してなり、前記素子分離用電極の底部に成膜されている前記絶縁膜の膜厚が、前記ゲート電極の底部に成膜されている前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【発明の効果】
【００１６】
上記の構成によれば、隣接するトランジスタ同士は埋め込み型の素子分離用電極によって電気的に分離される。また、この素子分離用電極の底部の絶縁膜が、ゲート絶縁膜の膜厚よりも厚く形成されているため、素子分離用電極のみのしきい値電圧を高くすることができ、結果、素子分離用電極の底部にチャネルが形成されない構造とすることができる。
また、電荷が書き込まれた状態のセル容量に印加されたバイアスと同様のバイアスを印加することにより、接合電界を緩和することができる。その結果、接合リーク電流を低減し、さらに、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる。
また、セル容量への電荷の書き込み・読み出しに十分な電流駆動能力を確保できるので、素子特性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の第一実施形態である半導体装置の一例を示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２】本発明の第一実施形態である半導体装置の製造方法を示す工程断面模式図である。
【図３】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１２】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１３】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１５】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１６】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１７】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１８】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１９】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２０】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２１】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２２】本発明の第一実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２３Ａ】従来と第一実施形態とにおける埋め込みゲート型トランジスタの電荷保持状態での容量側の接合電界変化を示すグラフである。
【図２３Ｂ】従来と第一実施形態とにおけるオン電流の変化を示すグラフである。
【図２４】本発明の第二実施形態である半導体装置の一例を示す平面模式図である。
【図２５】本発明の第二実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２６】本発明の第二実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２７】本発明の第二実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２８Ａ】従来の半導体装置を示す平面模式図である。
【図２８Ｂ】図２８Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２９】従来の半導体装置における電荷保持状態でのトランジスタの断面模式図である。
【図３０Ａ】従来の半導体装置において、ゲート電極の埋め込みが深い場合の電荷保持状態での電界分布を示す断面模式図である。
【図３０Ｂ】従来の半導体装置において、ゲート電極の埋め込みが浅い場合の電荷保持状態での電界分布を示す断面模式図である。
【図３１】従来の半導体装置において、ゲート電極の埋め込みが深い場合と、浅い場合との電流駆動能力の差を説明するためのグラフである。
【図３２Ａ】従来の半導体装置において、素子分離をＳＴＩ構造で行う場合の電荷保持状態での電界分布を示す断面模式図である。
【図３２Ｂ】従来の半導体装置において、素子分離をゲート電極で行う場合の電荷保持状態での電界分布を示す断面模式図である。
【図３３】従来の半導体装置において、素子分離をＳＴＩ構造で行う場合とゲート電極で行う場合との電流駆動能力の差を説明するためのグラフである。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお本実施形態においては、半導体装置の一例として、ｎ型ＭＯＳ−ＦＥＴ構造で構成されるメモリセルトランジスタを備えたＤＲＡＭに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１９】
（第一実施形態）
まず、図１Ａおよび図１Ｂに示す、本発明の第一実施形態である半導体装置を適用して得られるＤＲＡＭ１０の構造について説明する。
図１Ａは本発明の第一実施形態におけるＤＲＡＭ１０の平面模式図である。また、図１Ｂは、図１Ａに示す線分B−B’による断面模式図である。ただし、図１においては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００２０】
本実施形態である半導体装置は、図１Ａおよび図１Ｂに示すように、半導体基板１に形成されたライン状に延在する複数の活性領域１Ａと、活性領域１Ａ同士を区画するＳＴＩ構造を有する素子分離領域４と、活性領域１Ａ内を複数の素子領域に区画するために、活性領域１Ａと交差するように半導体基板１に設けられた第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、第１素子分離用トレンチ３２Ａ内に成膜された絶縁膜２５と、ゲートトレンチ３１Ａ内に成膜されたゲート絶縁膜２６Aと、第１素子分離用トレンチ３２Ａおよびゲートトレンチ３１Ａのそれぞれの両側の活性領域１Ａに形成された不純物拡散領域６１、６２と、絶縁膜２５を介して、第１素子分離用トレンチ３２Ａに埋め込まれた素子分離用電極３２と、ゲート絶縁膜２６Aを介して、ゲートトレンチ３１Ａに埋め込まれたゲート電極３１と、を具備してなり、素子分離用電極３２の底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚く形成されている。
なお、本実施形態である半導体装置を適用したＤＲＡＭ１０のメモリセルは、ゲート電極３１が半導体基板１内に埋設された構造を有する埋め込みゲート型トランジスタＴ、キャパシタ素子Ｃ及び配線層Ｍとから概略構成される積層構造体である。
また、本実施形態で説明するＤＲＡＭ１０は、図１Ｂに示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００２１】
図１Ａに示すように、ＤＲＡＭ１０のメモリセル領域には、板状とされた基板である半導体基板（不図示）上に、素子分離領域４となる埋め込み絶縁体が、図１Ａ中におけるX方向に対して所定の角度を持ってライン状に複数設けられている。このライン状に設けられた複数の素子分離領域４によって活性領域１Ａがライン状に区画されている。なお、本実施形態において、半導体基板としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
【００２２】
また、活性領域１Ａ内を複数の素子領域に区画するために、活性領域１Ａと交差し、かつライン状に延在するように素子分離用電極３２が形成されている。なお、隣接する素子分離用電極３２間の距離は所定の間隔となるよう配置されている。
また、隣接する素子分離用電極３２間には、ワード線となるゲート電極３１が素子分離用電極３２に平行に延在するよう形成されている。このとき、ゲート電極３１と素子分離用電極３２はX方向に対して周期的に配置されている。なお、図１Ａに示すように、本実施形態においては、隣接する素子分離用電極３２間に２本にゲート電極３１が等間隔となるよう配置されている。
さらに、図１Ａ中においては図示を省略するが、ゲート電極３１と直交する方向（図１中におけるX方向）に、図１Ｂ中に示すビット線５１が所定の間隔で複数配置されている。これにより、ゲート電極３１と活性領域１Ａとが交差する領域にそれぞれメモリセルが形成されている。
【００２３】
次に、ゲート電極３１と活性領域１Ａとが交差する領域に形成されているメモリセル近傍について詳しく説明する。
まず、メモリセルを構成する埋め込みゲート型トランジスタＴについて説明する。
図１Ｂに示すように、活性領域１Ａ内の半導体基板１内に第１素子分離用トレンチ３２Ａが設けられている。また、隣接する第１素子分離用トレンチ３２Ａ間にはゲート電極３１を形成するためのゲートトレンチ３１Ａが形成されている。ゲートトレンチ３１Ａの底面の位置は、第１素子分離用トレンチ３２Ａの底面の位置よりも高くなるよう形成されている。また、ゲートトレンチ３１Ａは、隣接する第１素子分離用トレンチ３２Ａ間に所定の間隔を有し設けられている。
【００２４】
第１素子分離用トレンチ３２Ａの底部には、酸化シリコンからなる絶縁膜２５が形成されている。また、第１素子分離用トレンチ３２Ａの側面には、絶縁膜２５と同様に酸化シリコンからなる熱酸化膜２６Ｂが形成されている。
また、ゲートトレンチ３１Ａの内側面には、絶縁膜２５と同様に酸化シリコンからなるゲート絶縁膜２６Ａが形成されている。
【００２５】
また、第１素子分離用トレンチ３２Ａ内には、素子分離用電極３２が形成されており、ゲートトレンチ３１Ａ内にはゲート電極３１が形成されている。素子分離用電極３２及びゲート電極３１の材料としては特に限定されないが、窒化チタンとタングステンとからなる積層膜を例示できる。
なお、素子分離用電極３２及びゲート電極３１の上面及び底面の高さは概略同一となるよう配置されている。つまり、両者は、同材料で同構成となるよう形成されているが、素子分離用電極３２は、隣接するトランジスタ間の電気的な分離を図るために機能するものであって、トランジスタのゲート電極としては機能しない。
【００２６】
また、素子分離用電極３２底部に形成されている絶縁膜２５の膜厚は、ゲート電極３１の底部に形成されているゲート絶縁膜２６Ａの膜厚よりも厚くなっている。つまり、上述したように、素子分離用電極３２及びゲート電極３１の底面に位置は概略同一となるよう配置されているため、第１素子分離用トレンチ３２Ａとゲートトレンチ３１Ａの深さの差分、絶縁膜２５がゲート絶縁膜２６Ａよりも厚く形成されている。
【００２７】
素子分離用電極３２及びゲート電極３１の上部には、半導体基板１の表面を覆うとともに、少なくとも一部が素子分離用トレンチ３２Ａ及びゲートトレンチ３１Ａに埋設された、酸化シリコンからなる第１層間絶縁膜４１が形成されている。この第１層間絶縁膜４１は、素子分離用電極３２及びゲート電極３１の上面を保護する機能を有している。
【００２８】
第１素子分離用トレンチ３２Ａの両側の活性領域１Ａには不純物拡散領域６１が形成されている。また、ゲートトレンチ３１Ａ間の活性領域１Ａには不純物拡散領域６２が形成されている。不純物拡散領域６１、６２ともに、活性領域１Ａ内の不純物とは異なる導電型を有する不純物イオンが注入されている。
また、ゲートトレンチ３１Ａ間に形成されている不純物拡散領域６２は、素子分離用トレンチ３２Ａの両側に形成されている不純物拡散領域６１よりも半導体基板１側に深く形成されている。これは不純物拡散領域６２の不純物濃度が、不純物拡散領域６１の不純物濃度よりも高くなるよう調整されているため、不純物拡散領域６１と６２との深さがそれぞれ異なった構造となっている。なお、このように不純物拡散領域６１の不純物濃度を低くしているのは、接合リーク電流を増大させないよう、素子分離用電極３２近傍の接合電界を低く抑えるためである。また、素子分離用トレンチ３１Ａの両側に形成されている不純物拡散領域６１の底面と素子分離用電極３１の上面とは離間するよう形成されている。
以下、ゲートトレンチ３１Ａ間に形成されている不純物拡散領域６２を高濃度不純物拡散領域、素子分離用トレンチ３２Ａの両側に形成されている不純物拡散領域６１を低濃度不純物拡散領域とし、各不純物拡散領域６１、６２を区別することとする。
【００２９】
高濃度不純物拡散領域の上には、ビット線５１が形成されている。ビット線５１としては、例えば、活性領域１Ａ内の不純物とは異なる導電型を有する不純物イオンが注入されたポリシリコン５１Aと、窒化タングステン膜とタングステン膜との積層膜５１Bとから構成される。
【００３０】
低濃度不純物拡散領域６１の上には、容量側コンタクトプラグ５２を介して後述するキャパシタ素子Ｃと接続されている。容量側コンタクトプラグ５２としては、例えば、活性領域１Ａ内の不純物とは異なる導電型を有する不純物イオンが注入されたポリシリコンを用いるとよい。
なお、本実施形態においては、容量側コンタクトプラグ５２に注入されている不純物イオンの濃度は、低濃度不純物拡散領域６１における不純物イオンの濃度よりも高く調整されている。
【００３１】
また、第１層間絶縁膜４１上面及びビット線５１を覆うように、シリコン窒化膜からなる第２層間絶縁膜４２が成膜されている。さらに、この第２層間絶縁膜４２の上には、第３層間絶縁膜４３が形成されており、容量側コンタクトプラグ５２の上面と概略同一である上面を有している。なお、第３層間絶縁膜４３の材料としては酸化シリコンを用いるとよい。
【００３２】
次に、キャパシタ素子Ｃについて説明する。
本実施形態において、メモリセル領域全体には、複数のメモリセルが形成されており、これらのメモリセルにはそれぞれ、図１Ｂに示すキャパシタ素子Ｃが設けられている。
キャパシタ素子Ｃは、上述したように容量側コンタクトプラグ５２を介して、埋め込みゲート型トランジスタＴの低濃度不純物拡散領域６１に接続されている。
また、これらキャパシタ素子Ｃが接続され、容量側コンタクトプラグ５２の上面に形成されている容量コンタクトパッド８２は、各々が重ならないように、メモリセル領域内に所定の間隔で配置されている。
【００３３】
容量コンタクトプラグ５２及び第３層間絶縁膜４３の上には、第４層間絶縁膜４４が成膜されており、容量コンタクトパッド８２の周囲は、この第４層間絶縁膜４４により覆われている。
第４層間絶縁膜４４の上には、第５層間絶縁膜４５が形成されており、容量コンタクトパッド８２上には、第４層間絶縁膜４４及び第５層間絶縁膜４５を貫通して、第１電極８６及び第２電極８８が形成されている。なお、第１電極８６と第２電極８８との間には、容量絶縁膜８７が形成されている。
以上の構成により、キャパシタ素子Ｃが形成されている。
【００３４】
なお、本実施形態のキャパシタ素子Ｃは、第１電極８６の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、第１電極８６の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００３５】
配線層Ｍは、上記構成のキャパシタ素子Ｃ上に第６層間絶縁膜４６を介して設けられており、上部金属配線９０及び配線保護膜９１から構成されている。本実施形態では、配線層Ｍが１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００３６】
次に、本発明の実施形態であるＤＲＡＭ(半導体装置)１０の製造方法について図２〜２２を参照しながら説明する。なお、図２〜図２２は、本実施形態である半導体装置の製造方法の一例を説明するための工程断面図であって、各図における断面は、それぞれ、図１Ａ中に示すＢ−Ｂ’線に沿った断面を示している。
これらの工程を経て、図１Ａ及び図１Ｂに示す半導体装置を製造する。
【００３７】
本実施形態のＤＲＡＭ１０の製造方法は、半導体基板１に埋込み絶縁体を埋設して素子分離領域４を形成することにより、活性領域１Ａをライン状に区画し、活性領域１Ａ内に第１素子分離用トレンチ３２Ａを形成することにより、活性領域１Ａを複数の素子領域に区画する第一の工程と、第１素子分離用トレンチ３２Ａ内に絶縁膜２５を形成する第二の工程と、活性領域１Ａに、不純物拡散領域６１、６２を形成する第三の工程と、隣接する第１素子分離用トレンチ３２Ａの間に、第１素子分離用トレンチ３２Ａよりも浅い深さを有するゲートトレンチ３１Ａを２つ形成するとともに、絶縁膜２５の一部を除去することにより第１素子分離用トレンチ３２Ａの底部に絶縁膜２５が残存する第２素子分離用トレンチ３２Ｂを形成する第四の工程と、ゲートトレンチ３１Ａと第２素子分離用トレンチ３２Ｂの内面に熱酸化膜２６Ａ、２６Ｂを成膜してから、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂ内にゲート電極３１及び素子分離電極３２をそれぞれ形成する第五の工程と、から概略構成される。
以下に、各工程について、詳細に説明する。
【００３８】
第一の工程について説明する。
まず、（図１Ａ参照）シリコンからなる半導体基板１の表面に、通常の方法で、活性領域１Ａを分離するための素子分離領域４（図１Ａ参照）を形成する。
素子分離領域４の形成は、詳細な図示を省略するが、まず、例えばｐ型単結晶シリコン基板（半導体基板１）上に、シリコン酸化膜とマスク用のシリコン窒化膜とを順次堆積する。このときマスク用のシリコン窒化膜はライン状となるよう堆積させる。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン窒化膜、及び、半導体基板１のパターニングを順次行ない、半導体基板１に活性領域１Ａを区画するための素子分離溝を形成する。なお、シリコン窒化膜はライン状に形成されているので、素子分離用溝も同様にライン状となる。また、半導体基板１の活性領域１Ａとなるシリコン基板表面は、マスク用のシリコン窒化膜で覆われている。
次に、ＳＴＩ構造を有する素子分離用溝に埋め込み絶縁体を埋設する。埋め込み絶縁体としては、例えば、ＨＤＰ−ＣＶＤによる酸化膜、又は、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）等の塗布材料を用いることができる。そして、例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。
このようにして、ＳＴＩ構造を有する素子分離領域４を形成するとともに、素子分離領域４によりライン状に区画された活性領域１Ａを形成する。
【００３９】
次に、図２に示すように、熱酸化法を用いて、半導体基板１の表面に酸化シリコン絶縁膜１２を成膜する。なお、本例では、酸化シリコン絶縁膜１２の膜厚を１０ｎｍ程度とする。
【００４０】
次に、図３に示すように、リソグラフィとドライエッチング技術を用いて第１素子分離用トレンチ３２Ａを形成する。この際、第１素子分離用トレンチ３２Ａの深さとしては、例えば、１８０ｎｍ程度とする。この第１素子分離用トレンチ３２Ａは、活性領域１Ａと交差する所定の方向（例えば、図１Ａ中のＹ方向）に延在するライン状のパターンとして形成される。これにより、活性領域１Ａが複数の素子（トランジスタ）領域に区画される。
【００４１】
次に、第二の工程について説明する。
図４に示すように、第１素子分離用トレンチ３２Ａ内に絶縁膜２５を埋設する。具体的には、まず、第１素子分離用トレンチ３２Ａ内及び半導体基板１上に絶縁膜２５を成膜し、続いてＣＭＰにより酸化シリコン絶縁膜１２を露出させる。これにより、第１素子分離用トレンチ３２Ａ内に残存した絶縁膜２５を形成する。
なお、絶縁膜２５としては、素子分離領域４と同様に、例えば、ＨＤＰ−ＣＶＤによる酸化膜、又は、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）等の塗布材料を用いることができる。
【００４２】
次に、第三の工程について説明する。
図５に示すように、活性領域１Ａ内の半導体基板１の表層に、活性領域１Ａ内の不純物とは異なる導電型を有する不純物を拡散させることにより不純物拡散領域６１を形成する。なお、本例では、活性領域１Ａ内の半導体基板１としてｐ型単結晶シリコン基板を用いているため、不純物としてはりん等のｎ型不純物を用いるとよい。
具体的には、まず、図５に示すように、酸化シリコン絶縁膜１２をマスクとして、半導体基板１に、例えば、りん等のｎ型不純物を、１．０×１０１３aｔoｍｓ／ｃｍ２程度の濃度で、２０ｋｅＶの加速エネルギーでイオン注入する。そして、窒素雰囲気中で９８０℃×１０秒の熱処理を行うことにより、ｎ型不純物が拡散された不純物拡散領域６１を形成する。なお、この不純物拡散領域６１は、埋め込みゲート型トランジスタＴのソース・ドレイン領域の一方として機能する。
このようにして形成した不純物拡散層領域６１は、後述する、ゲート電極３１間に形成する不純物拡散領域６２と区別するために、以下、低濃度不純物拡散領域とよぶ。
【００４３】
次に、第四の工程について図６〜図８を参照しながら説明する。
本工程では、第一の工程にて形成した第１素子分離用トレンチ３２Ａの間に、第１素子分離用トレンチ３２Ａよりも浅い深さを有するゲートトレンチ３１Ａを形成するとともに、絶縁膜２５の一部を除去することにより第１素子分離用トレンチ３２Ａの底部に絶縁膜２５が残存する第２素子分離用トレンチ３２Ｂを形成する
以下に、本工程を詳細に説明する。
【００４４】
まず、図６に示すように、酸化シリコン膜１２を覆うように、ＬＰ−ＣＶＤを用いて窒化シリコン材料を堆積させ、窒化シリコン膜１３を形成する。このとき窒化シリコン膜１３は、例えば１５０ｎｍ程度の膜厚で形成する。
【００４５】
次に、図７に示すように、液浸露光技術及び材料を用い、幅４０ｎｍ程度のレジストパターン１４を、例えば９０ｎｍピッチで形成する。その後、レジストパターン１４をマスクとして、窒化シリコン膜１３を異方性エッチングする。これにより、第１素子分離用トレンチ３２Ａ内に埋設した絶縁膜２５の上面および酸化シリコン膜１２が露出する。
【００４６】
次に、図８に示すように、異方性エッチングによって酸化シリコン膜１２を除去し、半導体基板１の上面を露出させる。
引き続き、異方性ドライエッチングにより、露出した半導体基板１及び、第１素子分離用トレンチ３２Ａ内に埋設した絶縁膜２５を同時にエッチングする。このときのエッチング深さは例えば１５０ｎｍ程度し、異方性エッチングとしては、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いるとよい。
これにより、第１素子分離用トレンチ３２Ａの間に、第１素子分離用トレンチ３２Ａよりも浅い深さを有するゲートトレンチ３１Ａが形成されるとともに、第１素子分離用トレンチ３２Ａ内に、ゲートトレンチ３１Ａと概略同一となる深さを有する第２素子分離用トレンチ３２Ｂが形成される。なお、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂは、活性領域１Ａと交差する所定の方向（例えば、図１Ａ中のＹ方向）に延在するライン状のパターンとして形成される。
ここで、深さが１８０ｎｍ程度である第１素子分離用トレンチ３２Ａ内に埋設した絶縁膜２５をエッチングする際の深さを１５０ｎｍ程度としているため、第２素子分離用トレンチ３２Ｂの底部には、厚さが３０ｎｍ程度の絶縁膜２５が残存する。
【００４７】
次に、第五の工程について説明する。
まず、図９に示すように、第四の工程において用いたレジストパターン１４を除去した後、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂのそれぞれの内面を覆うように、熱酸化膜２６Ａ、２６Ｂを成膜する。熱酸化膜２６Ａ、２６Ｂは、例えば、４ｎｍ程度の膜厚で成膜する。
熱酸化膜２６Ａ、２６Ｂとしては、例えば、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂのそれぞれの内面表層を、ＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）によって熱酸化することによって形成するとよい。
なお、ゲートトレンチ３１Ａの内面に成膜した熱酸化膜２６Ａは、ゲート絶縁膜として機能する。また、第２素子分離用トレンチ３２Ｂの内面に成膜した熱酸化膜２６Ｂと区別するため、以下、熱酸化膜２６Ａをゲート絶縁膜２６Ａと称することとする。
【００４８】
次に、図１０に示すように、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂ内ならびに窒化シリコン膜１３を覆うように、積層膜３１aを形成する。
具体的には、まず、ゲートトレンチ３１A及び第２素子分離用トレンチ３２Bの内部に、例えば、窒化チタンを下層側として堆積させ、その上にタングステンを堆積させることにより、窒化チタンとタングステンとからなる積層膜３１aを形成する。この際の膜厚としては、例えば、窒化チタンを５ｎｍ程度、タングステンを８０ｎｍ程度とするとよい。
【００４９】
次に、図１１に示すように、積層膜３１aの一部を、窒化シリコン膜１３をマスクとしてドライエッチング等の方法でエッチバックして除去し、ゲートトレンチ３１A及び第２素子分離用トレンチ３２Bのそれぞれの底部に積層膜３１aを残存させる。これにより、ゲートトレンチ３１A内にゲート電極３１を形成するとともに、第２素子分離用トレンチ３２B内に素子分離電極３２を形成する。
ここで、ゲート電極３１及び素子分離用電極３２の上面の位置は、低濃度不純物拡散領域６１の底面の位置とは離間するよう、ゲートトレンチ３１A及び第２素子分離用トレンチ３２B内に残存させる積層膜３１aを調整する。
なお、積層膜３１aの一部をエッチバックして除去する際、半導体基板１の表面、即ち、ゲートトレンチ３１Aの入口から７０ｎｍ程度の位置までエッチバックするとよい。
【００５０】
次に、図１２に示すように、ゲート電極３１及び素子分離用電極３２の上面及び窒化シリコン膜１３の上面に、プラズマ酸化膜を、例えば、１４０ｎｍ程度の膜厚で堆積させる。その後、ＣＭＰによって窒化シリコン膜１３上面が露出するまで研磨し、プラズマ酸化膜を除去する。これにより、ゲート電極３１及び素子分離用電極３２の上に、プラズマ酸化膜からなる第１層間絶縁膜４１を形成する。
【００５１】
次に、第五の工程の後工程について説明する。
まず、図１３に示すように、リソグラフィ技術を用いてビット線用レジストパターン１５を形成し、ドライエッチング技術を用いて窒化シリコン膜１３を選択的に除去することにより、後述するビット線５１と接続するためのコンタクトホール５１Cを形成する。
ここで、コンタクトホール５１Ｃは、平面視して、例えば図１Ｂに示すように、ワード線として設けられるゲート電極３１に対して平行に延在するライン状の開口パターンとして形成する。また、コンタクトホール５１Ｃの開口パターンと活性領域１Ａとが交差する部分では、コンタクトホール５１Ｃから半導体基板１のシリコン表面が露出する。
【００５２】
次に、図１３に示すように、ゲート電極３１間に形成され、コンタクトホール５１Ｃにより露出している低濃度不純物拡散領域６１にさらに高濃度の不純物を導入し、高濃度不純物拡散領域６２を形成する。
具体的には、コンタクトホール５１Ｃから露出した半導体基板１の表面に、濃度が２．０×１０１５aｔoｍｓ／ｃｍ２程度であるりんを、５ｋｅＶの加速エネルギーでイオン注入した後、９５０℃で１０秒の熱処理を行うことにより、高濃度不純物拡散領域６２を形成する。この際、第１層間絶縁膜４１をマスクとして、不純物をイオン注入する。なお、この高濃度不純物拡散領域６２は、埋め込みゲート型トランジスタＴのソース・ドレイン領域の他方として機能する。
ここで、高濃度不純物拡散領域６２は、低濃度不純物拡散領域６１にさらに不純物を注入することにより、半導体基板１側に深く形成される。この際、高濃度不純物拡散領域６２の底面の位置が、ゲート電極３１の底面の位置よりも深くならないよう、イオン注入の条件を制御する。
【００５３】
次に、図１４に示すように、ビット線用レジストパターン１５を除去した後、高濃度不純物拡散領域６２上に、ビット線５１を形成する。
具体的には、まず、コンタクトホール５１Ｃにより露出している半導体基板１の表面及び第１層間絶縁膜４１の表面を覆うように、例えば、ｎ型の不純物であるりんを１×１０２０／ｃｍ３程度の濃度でドープした、膜厚が８０ｎｍ程度のポリシリコン５１Ａを形成する。この際、コンタクトホール５１Ｃ内に、ポリシリコン５１Ａを確実に埋め込むように形成する。
次いで、このポリシリコン５１Ａの上に、例えば、膜厚が５ｎｍ程度の窒化タングステン（ＷＮ）と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜とを順次堆積させることにより、Ｗ／ＷＮ膜５１Ｂを形成する。
【００５４】
次いで、図１４に示すように、リソグラフィ及びドライエッチング技術を用い、Ｗ／ＷＮ膜５１Ｂおよびポリシリコン５１Ａからなる積層膜をライン形状にパターニングすることにより、ビット線５１を形成する。
このビット線５１は、コンタクトホール５１Ｃ内において、高濃度不純物拡散領域６２と接続される。即ち、ビット線５１を構成するポリシリコン５１Ａと、コンタクトホール５１Ｃから露出している高濃度不純物拡散領域６２とが接続される。
このように、本実施形態のビット線５１は、埋め込みゲート型トランジスタＴのソース・ドレイン領域の一方であるとともに、高濃度不純物拡散領域６２と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、このようなコンタクトプラグの機能を兼ねるビット線５１を、上記工程により、一回のリソグラフィ工程で形成（一括形成）することが可能である。
【００５５】
また、本実施形態においてビット線５１は、ゲート電極３１及び素子分離用電極３２と交差する方向（図１ＡにおけるＸ方向）に延在するパターンとして形成されるが、これに限定されるものではなく、例えば、一部を湾曲させた形状として配置してもよい。
【００５６】
次に、図１５に示すように、ＬＰ−ＣＶＤ法を用いて、半導体基板１の表面及び第１層間絶縁膜４１の表面、並びに、ビット線５１を覆うように窒化シリコンを堆積させることにより、膜厚が１０ｎｍ程度の第２層間絶縁膜４２を形成する。
【００５７】
次に、図１５に示すように、後工程で形成する配線層Ｍとの間に配置される第３層間絶縁膜４３を形成する。
具体的には、例えば、ＣＶＤ法を用いて、第２層間絶縁膜４２上を覆うように、ボロン及びりんを含有する酸化シリコン膜、即ち、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を４００ｎｍ程度の膜厚で堆積させる。引き続き、７５０℃で３０分程度のリフロー処理を行うことにより、第３層間絶縁膜４３を形成する。
【００５８】
次に、図１６に示すように、リソグラフィ技術を用いて、容量側レジストパターン１６を形成する。引き続き、これをマスクとして、第３層間絶縁膜４３を異方性ドライエッチングすることにより、容量側コンタクトホール５２Ａを形成する。
具体的には、まず、第３層間絶縁膜４３上に、例えば、ゲート電極３１と平行に延在するライン状の開口パターンを有するように、容量側レジストパターン１６を形成する。
次に、この容量側レジストパターン１６から露出する第３層間絶縁膜４３、第２層間絶縁膜４２、窒化シリコン膜１３及び酸化シリコン絶縁膜１２を順次エッチングして除去することにより、容量側コンタクトホール５２Ａを形成する。
ここで、図１６に示すように、容量側コンタクトホール５２Ａと活性領域１Ａとが重なる部分では、容量側コンタクトホール５２Ａから半導体基板１のシリコン表面が露出する。
【００５９】
次に、ＬＰ−ＣＶＤ法を用いて、第３層間絶縁膜４３を覆うように、例えば、ｎ型の不純物であるりんを１×１０２０／ｃｍ３程度の濃度でドープした、膜厚が８０ｎｍ程度の容量側ポリシリコン５２ａを堆積させる。この際、容量側コンタクトホール５２Ａ内に、容量側ポリシリコン５２ａを確実に埋め込むように形成する。
次いで、図１７に示すように、ＣＭＰ法によって第３層間絶縁膜４３上の容量側ポリシリコン５２ａを研磨除去する。これにより、容量コンタクトホール５２Ａ内を充填するように、容量側コンタクトプラグ５２を形成する。
【００６０】
ここで、以上のような手順で製造された本実施形態におけるトランジスタ（埋め込みゲート型トランジスタＴ）の電荷保持状態の容量側における接合電界を、図２３Ａに示す。横軸が素子分離用電極に印加する電圧である。なお、電荷保持状態の容量の電圧は１Ｖである。
従来は素子分離用電極に０Ｖまたは負電位の電圧が印加されていたが、本実施形態のように、正電位の電圧を印加することで接合電界が緩和されることが分かる。
【００６１】
また、図２３Ｂに、本実施形態におけるトランジスタのオン電流を示す。素子分離用電極に正電位の電圧を印加することで、トランジスタの低濃度不純物拡散領域の電子密度が増加し、オン電流が改善することが分かる。
図２３Ａ及び図２３Ｂから本実施形態におけるトランジスタでは、素子分離用電極に印加する電圧は１Ｖが最も好適である。素子分離用電極の底部には厚さ３０ｎｍ程度の絶縁膜があるため、ゲート電極に１Ｖ印加しても、素子分離用のトランジスタがオン状態になることは無い。
【００６２】
そして、本発明においては、上記構成の埋め込みゲート型トランジスタＴ上に、さらに、キャパシタ素子Ｃ並びに配線層Ｍを形成することにより、図１Ａ及び図１Ｂに示す半導体装置（ＤＲＡＭ１０）を製造することができる。
【００６３】
まず、キャパシタ素子Ｃを形成する。キャパシタ素子Ｃの形成にあたっては、まず、容量側コンタクトプラグ５２を形成した後の基板の表面に、窒化タングステン及びタングステンを順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図１８に示すような容量コンタクトパッド８２を形成する。
ここで、メモリセル領域においては、容量コンタクトパッド８２を均等な間隔で形成する必要がある。このため、容量コンタクトパッド８２は、平面視して、容量側コンタクトプラグ５２の直上からずらした位置に形成されるが、容量コンタクトパッド８２の底面と容量側コンタクトプラグ５２の上面とが重なる部分で容量コンタクトパッド８２が接続される。
【００６４】
次に、図１９に示すように、基板上に、容量コンタクトパッド８２を覆うように、例えば、窒化シリコン膜等を用いて第４層間絶縁膜４４を形成する。次に、この第４層間絶縁膜４４の上に、例えばシリコン酸化膜等を用いて第５層間絶縁膜４５を形成する。
【００６５】
次に、図２０に示すように、第５層間絶縁膜４５と容量コンタクトパッド５２上の第４層間絶縁膜４４とを貫通するキャパシタ用コンタクトホールＣ１を形成して、容量コンタクトパッド８２の上面の一部を露出させる。
次に、キャパシタ用コンタクトホールＣ１の内壁面と、上面の一部が露出した容量コンタクトパッド８２の上面とを覆うようにして、例えば、窒化チタン等を用いてキャパシタ素子Ｃを構成する第１電極８６を形成する。これにより、第１電極８６の底面は、容量コンタクトパッド８２の上面と接続される。
【００６６】
次に、図２１に示すように、第５層間絶縁膜４５の上に、第１電極８６の表面を覆うようにして容量絶縁膜８７を形成する。容量絶縁膜８７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜８７の表面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の第２電極８８を形成する。
以上のようにして、容量コンタクトプラグ５２を介して、埋め込みゲート型トランジスタＴの低濃度不純物拡散領域６１に接続されたキャパシタ素子Ｃを形成する。
【００６７】
次に、キャパシタ素子Ｃを介して、半導体基板１上に配線層Ｍを形成する。配線層Ｍの形成にあたっては、まず、図２２に示すように、第２電極８８の上に、この第２電極８８を覆うようにして、例えば、酸化シリコン膜等からなる第６層間絶縁膜４６を形成する。次に、第６層間絶縁膜４６の上に、例えばアルミニウムや銅等を用いて上部金属配線９０を形成する。その後、上部金属配線９０を覆うように配線保護膜９１を形成することにより、ＤＲＡＭのメモリセルを形成することができる。
上記各工程により、図１Ａ及び図１Ｂに示す本実施形態のＤＲＡＭ１０を製造することができる。
【００６８】
上述したような、本発明に係る半導体装置によれば、隣接するトランジスタ同士は埋め込み型の素子分離用電極によって電気的に分離される。このとき、素子分離用電極の底部の絶縁膜が、ゲート絶縁膜の膜厚よりも厚く形成されているため、素子分離用電極のみのしきい値電圧を高くすることができ、結果、素子分離用電極の底部にチャネルが形成されない構造とすることができる。
【００６９】
また、素子分離用電極の底部の絶縁膜の膜厚が厚く形成されているため、素子分離用電極にゲート電極と同様のバイアスを印加することにより、接合電界を緩和することができる。その結果、接合リーク電流を低減し、さらに、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる。
また、セル容量への電荷の書き込み・読み出しに十分な電流駆動能力を確保できるので、素子特性に優れた半導体装置を得ることが可能となる。
【００７０】
また、本発明に係る半導体装置において、容量側の不純物拡散領域の濃度は、ビット線側の不純物拡散領域よりも低く設定されている。これにより、容量側の接合電界を低く抑えることが可能となる。
【００７１】
また、本発明に係る半導体装置の製造方法によれば、素子分離用電極を埋設するための第２素子分離用トレンチを形成する前に、第２素子分離用トレンチよりも深く掘り下げた第１素子分離用トレンチを形成し、さらにその底面に絶縁膜を成膜することにより、素子分離用電極の底部に、ゲート絶縁膜よりも膜厚の厚い絶縁膜を形成することができる。つまり、第１素子分離用トレンチを形成し絶縁膜を成膜するための工程のみを追加することで、素子分離用電極にゲート電極と同様のバイアスを印加することで、接合電界を緩和することができる半導体装置を製造することができる。
また、さらに、接合リーク電流を低減し、素子分離用電極近傍においての電子密度の低下を抑制し、トランジスタのオン電流の低下を防ぐことが可能となる半導体装置を製造することができる。
【００７２】
（第二実施形態）
本発明の第二実施形態である半導体装置の構造について説明する。
図２４は、本発明の第二実施形態である半導体装置の一例を示す断面模式図である。なお、図２４は第一実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００７３】
本実施形態の半導体装置１１０は、図２４に示すように、ゲート電極１３１及び素子分離用電極１３２が、上部電極１３１Ｂ、１３２Ｂ及び下部電極１３１Ａ、１３２Ｂとからなる積層電極となっている。
上部電極１３１Ｂ、１３２Ｂ及び下部電極１３１Ａ、１３２Ａは、それぞれ仕事関数が異なるゲート材料が用いられており、上部電極１３１Ｂ、１３２Ｂが下部電極１３１Ａ、１３２Ａに比べて仕事関数の低いゲート材料から構成されている。
【００７４】
具体的には、上部電極１３１Ｂ、１３２Ｂとしては、仕事関数が４．１〜４．４ｅＶの範囲である材料からなり、また、下部電極１３１Ａ、１３２Ａとしては、仕事関数が４．４ｅＶ超５．３ｅＶ以下の範囲である材料からなることが好ましい。なお、本実施形態では、上部電極１３１Ｂ、１３２Ｂと下部電極１３１Ａ、１３２Ａとして用いられる材料は特に限定されないが、例えば、上部電極１３１Ｂ、１３２Ｂとしては、Ｎ＋ポリシリコン、アルミニウム、導電性カーボンの何れかであればよく、下部電極１３１Ａ、１３２Ａとしては、窒化チタンとタングステンとからなる積層膜、もしくはＮ＋ポリシリコンであるとよい。
また、本実施形態におけるゲート電極１３１および素子分離用電極１３２では、これらの材料のうち、上部電極１３１Ｂ、１３２Ｂを構成する材料が、下部電極１３１Ａ、１３２Ａを構成する材料よりも仕事関数が低い組み合わせで構成されることが好ましい。
より具体的には、上部電極１３１Ｂ、１３２Ｂ／下部電極１３１Ａ、１３２Ａの組み合わせを、例えば、Ｎ＋ポリシリコン／メタル（ＴｉＮとＷの積層膜）、Ａｌ／メタル（ＴｉＮとＷの積層膜）、導電性カーボン／Ｎ＋ポリシリコン、導電性カーボン／（ＴｉＮとＷの積層膜）等の組み合わせとするとよい。
【００７５】
本実施形態である半導体装置の製造方法について説明する。
本実施形態である半導体装置の製造方法は、第一実施形態での第五の工程において差異があるのみで、第四の工程（図９参照）までは同様の工程を採用することができるため、本実施形態における第五の工程以降を説明する。
図２５〜図２７は、本実施形態である半導体装置の製造方法の一例を説明する工程断面図であって、これらの工程を経て、図２４に示す半導体装置を製造する。
なお、図２５〜図２７において、第一実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００７６】
まず、図２５に示すように、第四の工程において用いたレジストパターン１４を除去した後、第一実施形態と同様に、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂのそれぞれの内面を覆うように、熱酸化膜２６Ａ、２６Ｂを成膜する。熱酸化膜２６Ａ、２６Ｂは、例えば、４ｎｍ程度の膜厚で成膜する。
熱酸化膜２６Ａ、２６Ｂとしては、例えば、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ｂのそれぞれの内面表層を、ＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）によって熱酸化することによって形成するとよい。
なお、ゲートトレンチ３１Ａの内面に成膜した熱酸化膜２６Ａは、ゲート絶縁膜として機能する。また、第２素子分離用トレンチ３２Ｂの内面に成膜した熱酸化膜２６Ｂと区別するため、以下、熱酸化膜２６Ａをゲート絶縁膜２６Ａと称することとする。
【００７７】
次に、図２５に示すように、まず、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ａの内部に、例えば、窒化チタンを下層側とて堆積させ、その上にタングステンを堆積させることにより、窒化チタンとタングステンとからなる積層膜１３１ａを形成する。この際、積層膜１３１ａの膜厚としては、第一実施形態と同様、例えば、窒化チタンを５ｎｍ程度、タングステンを８０ｎｍ程度とするとよい。
【００７８】
次いで、図２６に示すように、窒化シリコン膜１３をマスクとして、積層膜１３１ａの一部をドライエッチング等の方法でエッチバックして除去し、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ａの底部に積層膜１３１ａを残存させることにより、下部電極１３１Ａ、１３２Ａを形成する。なお、下部電極１３１Ａ、１３２Ａは、同じ積層膜１３１ａから成るが、有する機能が異なるため、異符号を付して区別することとする。
また、積層膜１３１ａの一部をエッチバックして除去する際は、半導体基板１の表面、即ち、ゲートトレンチ３１Ａの入口から９０ｎｍ程度の位置までエッチバックするとよい。
【００７９】
次いで、図２７に示すように、ゲートトレンチ３１Ａ及び第２素子分離用トレンチ３２Ａの底部に形成した下部電極１３１Ａ、１３２Ａの上に、例えば、りんを１×１０２０／ｃｍ３〜１×１０２２／ｃｍ３の濃度、より好ましくは１×１０２０／ｃｍ３でドープしたポリシリコン材料を８０ｎｍ程度の膜厚で堆積させる。
この際、下部電極１３１Ａ、１３２Ａの上層側のタングステン膜とポリシリコンとの界面がシリサイド化されるが、過度のシリサイド化を抑制するため、ポリシリコン材料の堆積前に、バリア膜及び低抵抗シリサイド膜を形成する構成とすることも可能である。また、ポリシリコン材料を、５２０℃程度の成膜温度でアモルファス状態として堆積させ、後の熱処理によって結晶化することでシリコン結晶粒を大きくする条件とした場合には、低抵抗化の効果が得られる。
【００８０】
そして、窒化シリコン膜１３をマスクとして、ドライエッチング技術を用いて、ポリシリコンを半導体基板１の表面から、例えば、７０ｎｍの位置までエッチバックすることにより、下部電極１３１Ａ、１３２Ａの上に、ｎ型ポリシリコンからなる上部電極１３１Ｂ、１３２Ｂを形成する。なお、上部電極１３１Ｂ、１３２Ｂは、同じｎ型ポリシリコンから成るが、有する機能が異なるため、異符号を付して区別することとする。
以上のような手順により、ゲートトレンチ３１Ａ及び第２素子分離用トレンチの内部に、上部電極１３１Ｂ、１３２Ｂ及び下部電極１３１Ａ、１３２Ａの積層構造からなる、ゲート電極１３１及び素子分離用電極１３２をそれぞれ形成する。
なお、この後の工程である、第１層間絶縁膜４１を形成する工程以降は、第一実施形態と同様である。
【００８１】
本実施形態においては、ゲート電極１３１及び素子分離用電極１３２を構成する上部電極１３１Ｂ、１３２Ｂ及び下部電極１３１Ａ、１３２Ａの各々の仕事関数を上述したように規定することにより、窒化チタンとタングステンとからなる積層膜のみで形成した場合と比較して、低濃度不純物拡散領域６１からシリコン基板１に向かうポテンシャル変化が緩やかになり、容量側の接合電界が緩和される。これにより接合リーク電流を低く抑えることができ、十分な電流駆動能力を確保することが可能となる。
さらに、上部電極１３１Ｂ、１３２Ｂの仕事関数が、下部電極１３１Ａ、１３２Ａよりも低いため, 窒化チタンとタングステンとからなる積層膜のみで形成した場合と比較して，低濃度不純物拡散領域６１中の電子密度が増加し、効果的にオン電流を増大させることが可能となる.
【００８２】
なお、本実施形態においては、素子分離として設けられる素子分離用電極１３２のみならず、ワード線として設けられるゲート電極１３１についても、上述した積層構造として構成しているが、これには限定されない。本実施形態では、工程上、ゲート電極１３１及び素子分離用電極１３２を同時に形成することが可能であることから、これら電極を同じ構成としているが、本発明においては、少なくとも素子分離用電極１３２が上記条件の積層構造とされていれば、上記効果が十分に得られる。
例えば、ゲート電極１３１と素子分離用電極１３２とを別工程で形成する場合には、素子分離用電極１３２のみを上記構成とし、ワード線として設けられるゲート電極１３１を窒化チタンとタングステンとからなる積層膜のみの構成とすることも可能である。
【００８３】
（第三実施形態）
本発明の第三実施形態である半導体装置の構造について説明する。
本発明の課題の１つとして、隣接するトランジスタと電気的に分離するために、素子分離用電極のみのしきい値電圧を、隣接するトランジスタより十分高くする必要がある。素子分離用電極のしきい値電圧を高くする方法としては、第一実施形態に示した素子分離用電極の底部に形成される絶縁膜を厚くする方法に限らない。
本実施形態では、チャネル領域となる素子分離用電極の底部またはゲート電極の底部に、選択的に不純物イオン注入を行ってもよい。
【００８４】
また、本実施形態である半導体装置の製造方法は、従来の埋め込みゲート型トランジスタを備えるＤＲＡＭの素子分離用電極の底部に、半導体基板と同一の導電型を有する不純物イオンを注入する工程を有する。
または、ゲート電極の底部に、半導体基板とは異なる導電型を有する不純物イオンを注入してもかまわない。
例えば、半導体基板としてｐ型単結晶シリコン基板を用いる場合は、素子分離用電極の底部にボロン等のｐ型不純物イオンを注入する。もしくは、ゲート電極の底部にｎ型不純物イオンであるりん等を注入する。
【００８５】
このような本実施形態における半導体装置では、素子分離用電極の底部に、半導体基板と同一の導電型を有する不純物を注入することにより、第一実施形態における半導体装置と同様の効果を得ることができる。
これは、素子分離用電極の底部に半導体基板と同一の導電型を有する不純物を注入することにより、素子分離用電極の底部に、膜厚の厚い絶縁膜を形成する場合と同様の効果をもたらすことができる。すなわち、素子分離用電極の底部に不純物イオンを注入することにより、素子分離用電極の底部にチャネル領域が形成されない構造とすることができる。その結果、素子分離用電極のしきい値電圧を高くすることができる。
【００８６】
また、ゲート電極の底部に、半導体基板とは異なる導電型を有する不純物を注入することでも、同様の効果を得ることができる。
これは、ゲート電極の底部に相当する、ｐ型単結晶シリコン基板からなる半導体基板に、りん等のｎ型不純物イオンを注入することにより、ゲート電極の底部にチャネル領域を形成しやすくし、ゲート電極のしきい値電圧を低くすることができる。
【００８７】
（第四実施形態）
また、第四実施形態として、素子分離用としては、従来の埋め込みゲート型トランジスタを備えるＤＲＡＭにおける素子分離用電極を用い、ゲート電極としては、ゲートトレンチ底部にＦｉｎが形成されたＦｉｎ型埋め込みゲート電極を用いることができる。
このように、ゲート電極として上記構造を採用すると、ゲートトレンチ底部に形成されたＦｉｎにチャネル領域が形成され、結果、第一実施形態と同様の効果を得ることができる。
【符号の説明】
【００８８】
１…半導体基板  １Ａ…活性領域  ４…素子分離領域  １０…ＤＲＡＭ（半導体装置）  １２…酸化シリコン絶縁膜  １３…窒化シリコン膜  １４…レジストパターン  １５…ビット線用レジストパターン  １６…容量側レジストパターン  ２５…絶縁膜  ２６Ａ…熱酸化膜（ゲート絶縁膜）  ２６Ｂ…熱酸化膜  ３１、１３１…ゲート電極  ３１Ａ…ゲートトレンチ  ３１ａ…積層膜  ３２、１３２…素子分離用電極  ３２Ａ…第１素子分離用トレンチ  ３２Ｂ…第２素子分離用トレンチ  ４１…第１層間絶縁膜  ４２…第２層間絶縁膜  ４３…第３層間絶縁膜  ４４…第４層間絶縁膜  ４５…第５層間絶縁膜  ４６…第６層間絶縁膜  ５１…ビット線  ５１Ａ…ポリシリコン  ５１Ｂ…Ｗ／ＷＮ膜  ５１Ｃ…コンタクトホール  ５２…容量コンタクトプラグ  ５２Ａ…容量側コンタクトホール  ５２ａ…容量側ポリシリコン  ６１…不純物拡散領域（低濃度不純物拡散領域）  ６２…不純物拡散領域（高濃度不純物拡散領域）  ８２…容量コンタクトパッド  ８６…第１電極  ８７…容量絶縁膜  ８８…第２電極  ９０…上部金属配線  ９１…配線保護膜  １３１Ａ、１３２Ａ…下部電極  １３１Ｂ、１３２Ｂ…上部電極  Ｃ…キャパシタ素子  Ｍ…配線層  Ｔ…埋め込みゲート型トランジスタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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