(57)【要約】      （修正有）【課題】メモリ及びメモリ周辺ロジック間のテストを、スキャンテストにて実現することができる半導体周期回路を提供する。【解決手段】半導体集積回路は、メモリセル２２〜２５及び冗長セル２６，２７と、メモリセルに欠陥があった場合に冗長セルを選択するセレクタ２８とを有するメモリ１０と、外部からの情報に基づきセレクタに冗長セルを選択させるための第１の制御信号を生成する救済制御回路１３と、救済制御回路１３の第１の制御信号をラッチする救済情報保持ラッチ１４と、を有する。そして、救済情報保持ラッチ１４は、第２の制御信号に応じて救済制御回路１３が生成した第１の制御信号をラッチする。【選択図】図１
2012003792.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル及び冗長セルと、前記メモリセルに欠陥があった場合に前記冗長セルを選択するセレクタとを有するメモリと、
外部からの情報に基づき前記セレクタに前記冗長セルを選択させる第１の制御信号を生成する救済制御回路と、
前記救済制御回路の前記第１の制御信号をラッチする救済情報保持ラッチと、を有し
前記救済情報保持ラッチは、第２の制御信号に応じて前記救済制御回路が生成した前記第１の制御信号をラッチする、半導体集積回路。
【請求項２】
前記第２の制御信号は、スキャンモード信号である、請求項１記載の半導体集積回路。
【請求項３】
前記メモリをテストするメモリテスト回路と、
前記メモリの周囲に配置される組合せ回路と、
前記組合せ回路をスキャンテストするスキャンチェーンとを有し、
前記救済制御回路は、前記スキャンチェーンに接続され、
前記第２の制御信号に応じて前記救済情報保持ラッチが前記第１の制御信号をラッチした後、前記スキャンチェーン及び前記メモリを使用して前記救済制御回路及び組合せ回路をテストする、請求項１又は２記載の半導体集積回路。
【請求項４】
前記第２の制御信号と第３の制御信号に基づき前記救済情報保持ラッチのラッチ信号を生成する第１の論理回路と、
前記救済情報保持ラッチがラッチしたデータを観測するための観測部と、
前記ラッチ信号と前記第１の制御信号とに基づき前記観測部にデータを取り込むか否かを決定する第４の制御信号を生成する第２の論理回路とを有し、
前記第１の論理回路により前記ラッチ信号を非アクティブにし、前記第２の論理回路の前記第４の制御信号により前記観測部にデータを取り込む、請求項１乃至３のいずれか１項記載の半導体集積回路。
【請求項５】
メモリセル及び冗長セルと、前記メモリセルに欠陥があった場合に前記冗長セルを選択するセレクタとを有するメモリの、前記セレクタを制御する第１の制御信号を救済制御回路により生成し、
救済情報保持ラッチは、入力される第２の制御信号に応じて前記救済制御回路が生成した前記第１の制御信号をラッチし、
前記メモリの周囲に配置される組合せ回路及び前記救済制御回路を、前記救済制御回路及び前記組合せ回路をスキャンテストするスキャンチェーン及び前記メモリをテストするメモリテスト回路によりテストする
半導体集積回路のテスト方法。
【請求項６】
前記第２の制御信号は、スキャンモード信号である、請求項５記載の半導体集積回路のテスト方法。
【請求項７】
第１の論理回路により前記第２の制御信号と第３の制御信号に基づき前記救済情報保持ラッチのラッチ信号を生成し、
第２の論理回路により前記ラッチ信号と前記第１の制御信号とに基づき前記観測部にデータを取り込むか否かを決定する第４の制御信号を生成し、
前記第１の論理回路により前記ラッチ信号を非アクティブにし、前記第２の論理回路の前記第４の制御信号により、前記救済情報保持ラッチがラッチしたデータを観測するための観測部にデータを取り込ませる請求項５又は６項記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及び半導体集積回路の検査方法に関し、特に欠陥救済のために冗長セルを有するメモリ回路を有する半導体集積回路及び半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
チップ上に搭載されるメモリ回路の個数は、年々増加傾向にある。一般に、メモリ自身のテストには、メモリＢＩＳＴ（Built In Self-Test）が適用され、メモリ周辺部のテストには、スキャンパステストを用いる。
【０００３】
しかし、近年のメモリの搭載個数の増加により、メモリ回路と、周辺ランダムロジック間の故障は、無視できなくなってきている。メモリ、ランダムロジック間の故障検出には、スキャンパステストを拡張し、メモリ回路を含めたテストが可能な、ＲＡＭ（Random Access Memory）シーケンシャルテストの適用が一般的に行われている。
【０００４】
一方、製造歩留まり向上策のひとつに、欠陥を有するメモリセルを、冗長に持たせた予備のセルに置き換えることによるメモリ欠陥救済手法がある。欠陥の救済は、欠陥に応じた救済情報をメモリ回路の周辺のレジスタに設定し、その設定条件下でメモリを使用することで実現する。欠陥救済回路の状態は、個々のデバイスに搭載されたメモリ回路の欠陥の有無、欠陥が発生した位置によって決まり、デバイス毎に異なった状態設定が必要となる。
【０００５】
メモリ救済回路を搭載した集積回路システムに関する技術が、特許文献１に記載されている。図４は、半導体集積回路２０１を示す図である。半導体集積回路２０１は、複数のメモリデバイス２１１と、複数の救済情報解析回路２１２と、１の保存デバイス２１３と、１の救済情報転送回路１１４とを有している。メモリデバイス２１１は、デバイス救済情報を入力することにより、欠陥部分の冗長救済を行うことができるメモリである。
【０００６】
ｅＦｕｓｅ等の保存デバイス２１３に予め書き込まれた救済情報Ｄは、救済情報転送回路２１４を介して、救済情報解析回路２１２にシリアル転送される。
【０００７】
救済情報解析回路２１２は、リセット信号Ｓａ、登録信号Ｓｂ、クロック信号Ｓｃ、及びシフトイネーブル信号Ｓｄを入力され、これらの信号により制御され、救済情報を解析し、メモリデバイスに入力する。
【０００８】
図５は、救済情報解析回路２１２を示す図である。救済情報解析回路２１２は、識別情報記憶部３０１と、識別情報比較部３０２と、デバイス救済情報登録部３０３と、救済上方転送部３０４とを有する。
【０００９】
救済情報解析部２１２では、救済情報転送部３０４から転送された救済情報をもとに、識別情報記憶部３０１、識別情報比較部３０２、及びデバイス救済情報登録部３０３からなる各種演算回路で演算処理を行い、欠陥セルと代替セルとを置換するためのデバイス救済情報Ｄ−Ｘを算出する。算出されたデバイス救済情報Ｄ−Ｘは、メモリ回路１１１に対し出力される。
【００１０】
メモリ回路１１１に存在する欠陥セルは、置換情報により、正常なセルへと置換され、正常動作を行うことが可能となる。
【００１１】
ところで、一般にＳＲＡＭ等のメモリ回路を搭載するＬＳＩにおいて、メモリ回路はＢＩＳＴ回路、メモリ周辺回路は、スキャンパステストを用いてテストする。従来、メモリとその周辺回路間の境界部分においては、ＢＩＳＴ回路を用いたテストと、スキャンパステストを用いたテストとを併用することでもれなくテストすることが可能とされていた。しかし昨今では、プロセスの微細化・高速化に伴い、遅延故障が無視できなくなっている。そのため、のような、スキャンパステストとＢＩＳＴ回路を用いたテストの併用では、実際に通常動作時に使用するパスの遅延テストを正しく行うことができないという問題があった。
【００１２】
特許文献２には、メモリ回路とその周辺回路との間の境界部をテストする技術、すなわちＲＡＭシーケンシャルテストに関する技術が記載されている。図６は、特許文献２に記載の半導体集積回路の概要を示す図である。
【００１３】
特許文献２に記載の半導体集積回路は、ＳＲＡＭ４０１と、ＳＲＡＭを試験するためのＢＩＳＴ４０２と、スキャンチェーンに接続されたフリップフロップ回路（以下ＦＦという。）４０３及び４０７と、組み合わせ回路４０４及び４０６と、ＢＩＳＴ４０２からの信号と組み合わせ回路４０４からの信号とを選択する選択回路４０５を有する。
【００１４】
特許文献２に記載の技術では、スキャンモード時に、メモリ回路へのアクセスが有効となるように、テスト制御信号を制御し、スキャンチェーンのスキャンＦＦ４０３に設定したデータを、メモリ回路４０１に書き込む。
【００１５】
次に、メモリ回路４０１に書き込まれたデータを読出し、メモリ回路４０１の出力段にあるスキャンＦＦ４０７にてキャプチャする。スキャンＦＦ４０７に取り込まれたデータは、スキャンチェーンを通して、ＬＳＩ外部に出力され、テスタにて期待値判定を行う。これにより、ＲＡＭシーケンシャルテストを行うことが可能となる。
【００１６】
特許文献２に記載の技術では、スキャンパステスト時に、メモリ回路へのアクセスを行うことで、メモリ回路とランダムロジック回路部との境界部のテストを行うものである。
【００１７】
ところで、特許文献３には、半導体集積装置製造方法及び半導体集積装置に関する技術が記載されている。特許文献３に記載の技術は、複数のメモリセルを有するメモリ部と、論理部とを有する半導体装置の製造方法において、メモリ部のテストをし、メモリ部に欠陥がある場合にメモリセルの欠陥情報をレジスタに保持させる。そして、当該レジスタに保持された欠陥情報を元に、欠陥のあるセルを冗長セルに置き換え、論理部のテストを行う。その後、レジスタに保持された欠陥情報に基づいて、Ｆｕｓｅ回路の設定を行うものである。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００８‐２２６２８５号公報
【特許文献２】特開２００４−０１２３７４号公報
【特許文献３】国際公開第２００２／０５９９０２号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献２に記載の技術を、欠陥救済回路を有する半導体集積回路に対して適用すると、欠陥救済回路もテスト対象となる。そのため、欠陥救済回路の状態が保証されず、従って救済回路により救われたはずの欠陥セルをアクセスし、本来であれば正常デバイスと判定されるべきところを、欠陥デバイスと判定される可能性がある問題がある。
【００２０】
また、欠陥救済回路をスキャンテストの対象から除外し、完全にスキャンテストと分離して、ＲＡＭシーケンシャルテストを行うことは可能であるが、それでは欠陥救済回路の故障検出はできないという問題がある。
【課題を解決するための手段】
【００２１】
本発明にかかる半導体集積回路は、メモリセル及び冗長セルと、メモリセルに欠陥があった場合に冗長セルを選択するセレクタとを有するメモリと、外部からの情報に基づきセレクタに冗長セルを選択させるための第１の制御信号を生成する救済制御回路と、救済制御回路の第１の制御信号をラッチする救済情報保持ラッチと、を有する。そして、救済情報保持ラッチは、第２の制御信号に応じて救済制御回路が生成した第１の制御信号をラッチする。
【００２２】
本発明にかかる半導体集積回路のテスト方法は、メモリセル及び冗長セルと、メモリセルに欠陥があった場合に冗長セルを選択するセレクタとを有するメモリの、セレクタを制御する第１の制御信号を救済制御回路により生成し、救済情報保持ラッチは、入力される第２の制御信号に応じて救済制御回路が生成した第１の制御信号をラッチし、メモリの周囲に配置される組合せ回路及び救済制御回路を、救済制御回路及び組合せ回路をスキャンテストするスキャンチェーン及びメモリをテストするメモリテスト回路によりテストする。
【００２３】
本発明においては、欠陥救済回路を持つメモリ回路において、その救済情報をスキャンテスト中に保持可能にすることにより、欠陥を救済した状態でのＲＡＭシーケンシャルテストが可能である。
【発明の効果】
【００２４】
本発明によれば、ＲＡＭ及びＲＡＭ周辺ロジック間のテストを、スキャンテストにて実現することができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１にかかる半導体集積回路１の概要を示す図である。
【図２】実施の形態１にかかる救済制御回路１３及び救済情報保持ラッチ１４を示す図である。
【図３】実施の形態２にかかる半導体集積回路２の部分を示す図である。
【図４】従来の半導体集積回路２０１を示す図である。
【図５】従来の救済情報転送回路２１２を示す図である。
【図６】従来の半導体集積回路の概要を示す図である。
【発明を実施するための形態】
【００２６】
説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。また、以下の図面に示す各装置の構成は、例えば記憶装置に読み込まれたプログラムをコンピュータ（ＰＣ（personal computer）や携帯端末装置等）上で実行することにより実現される。
【００２７】
プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００２８】
実施の形態１
図１は、本実施の形態にかかる半導体集積回路１の概要を示す図である。本実施の形態にかかる半導体集積回路１は、メモリとしてのＳＲＡＭ（Static Random Access Memory）１０と、ＢＩＳＴ（Built In Self-Test）回路１１と、Ｆｕｓｅ回路１２と、救済制御回路１３と、救済情報保持ラッチ１４とを有する。さらに、半導体集積回路１は、組み合わせ回路１６と、セレクト回路１７と、組み合わせ回路１８と、スキャンＦＦ１９とを有する。
【００２９】
ＳＲＡＭ１０は、内部に通常セル２２乃至２５と、冗長セル２６及び２７を有し、通常セル２２乃至２５に欠陥があった場合、通常セルを冗長セル２６又は２７と切り替えるセレクト回路２１及び２８を有する、欠陥救済機構付きのＳＲＡＭである。
【００３０】
ＢＩＳＴ回路１１は、ＳＲＡＭ１０をテストするための回路である。
【００３１】
Ｆｕｓｅ回路１２は、外部から提供された、ＳＲＡＭ１０の欠陥救済のための情報を有し、当該欠陥救済情報を救済制御回路１３に出力する。Ｆｕｓｅ回路１２は救済制御回路１３に接続されている。
【００３２】
救済制御回路１３は、Ｆｕｓｅ回路１２からＳＲＡＭ１０の欠陥救済情報を受け取る。そして、セレクト回路２１又はセレクト回路２８に冗長セルを選択させるための第１の制御信号であるセレクト信号を生成し、救済情報保持ラッチ１４に出力する。
【００３３】
救済情報保持ラッチ１４は、スルーラッチであり、外部から入力される第２の制御信号であるスキャンモード信号３３がイネーブルの場合は保持動作を行い、ディスエーブルの場合は、スルー論理となる。救済情報保持ラッチ１４は、スキャンモード信号３３がイネーブルの場合、救済制御回路１３から出力されたセレクト信号をセレクト回路２１及び２８に出力する。
【００３４】
救済制御回路１３及び救済情報保持ラッチ１４について、さらに詳細に説明する。図２は、救済制御回路１３及び救済情報保持ラッチ１４を示す図である。救済制御回路１３は、救済制御レジスタ１３１乃至１３３と、救済情報演算回路１３４とを有する。
【００３５】
救済制御レジスタ１３１乃至１３４は、Ｆｕｓｅ回路１２から受け取った欠陥救済情報を一時的に記憶する。また、救済制御レジスタ１３１乃至１３３は、スキャンＦＦで構成され、スキャンチェーン（図示せず）に接続されている。そのため、特に半導体集積回路１のスキャンテストと区別することなく、救済制御レジスタ１３１乃至１３４は、スキャンテストの対象とすることができる。
【００３６】
救済情報演算回路１３４は、救済制御レジスタ１３１乃至１３４から受け取った欠陥救済情報に基づき、セレクト信号を生成する。
【００３７】
救済情報保持ラッチ１４は、インバータ１４１と、ラッチ回路１４２乃至１４４とを有する。
【００３８】
インバータ１４１は、外部から入力されたスキャンモード信号３３を反転してラッチ回路１４２乃至１４４に入力する。
【００３９】
ラッチ回路１４２乃至１４４は、スキャンモード信号３３がイネーブルになったときのみ、保持動作を行い、ディスエーブル状態では、スルー論理となる。
【００４０】
セレクト回路２１及びセレクト回路２８は、セレクト信号に基づき、通常セル２２乃至２５のうち欠陥のあるものを、冗長セル２６又は２７に置き換える。
【００４１】
図１に戻って、更に半導体集積回路１について説明する。半導体集積回路１は、ＳＲＡＭ１０に接続された論理回路としてのスキャンＦＦ１５、組み合わせ回路１６、セレクト回路１７、組み合わせ回路１８及びスキャンＦＦ１９を有する。
【００４２】
スキャンＦＦ１５及びスキャンＦＦ１９は、スキャンチェーン（図示せず）に接続されている。
【００４３】
セレクト回路１７は、テスト制御信号３０に基づいて、ＢＩＳＴ回路１１からの信号と、組み合わせ回路１６からの信号とを切り替える。ここでテスト制御信号３０は、ＬＳＩチップのスキャンモード信号３３を接続するようにしてもよい。
【００４４】
本実施の形態にかかる半導体集積回路１は、救済情報保持ラッチ１４を有し、救済情報保持ラッチ１４は、スキャンモード信号３３がイネーブル状態の際に救済制御回路１３から出力されたセレクト信号を保持する。セレクト信号が救済情報保持ラッチ１４において保持されている間は、救済制御回路１３の動作に関わらず、ＳＲＡＭ１０の欠陥救済をすることができる。
【００４５】
次に、本実施の形態にかかる半導体集積回路１の動作について説明する。まず、Ｆｕｓｅ回路１２が、欠陥救済情報を救済制御回路１３に出力する。読み出された欠陥救済情報は、Ｆｕｓｅデータ転送経路３１を経由して、救済制御回路１３の救済制御レジスタ１３１乃至１３３に転送される。
【００４６】
転送された欠陥救済情報は、救済情報演算回路１３４にて計算され、セレクト信号３２として、出力段にある救済情報保持ラッチ１４のラッチ回路１４２乃至１４４を介し、ＳＲＡＭ回路１０に出力される。この際、スキャンモード信号３３は、ディスエーブル状態
"Ｌｏｗレベル"であり、インバータ１４１により反転される。これにより、ラッチ回路１４２乃至１４４はスルー論理となる。
【００４７】
次に、セレクト信号３２が、ＳＲＡＭ１０のセレクト回路２１又は２８に到達した後、スキャンモード信号３２を"Ｈｉｇｈ"(イネーブル状態)に切り替える。ここで、スキャンモード信号３２は、半導体集積回路１のスキャンモード信号（図示せず）を用いても良い。これにより、救済情報保持ラッチ１４において、セレクト信号３４が保持される。
【００４８】
次に、ＳＲＡＭ周辺論理を含んだＲＡＭシーケンシャルテストを行う。テスト制御信号３０を、組み合わせ回路１６が常に選択されるように固定する。これにより、ＳＲＡＭ１０へのアクセステストが可能となる。
【００４９】
次に、スキャンチェーン（図示せず）を通じて、スキャンＦＦ１５に設定したテストデータを、組み合わせ回路１６を介し、ＳＲＡＭ１０に書き込む。ＳＲＡＭ１０に書き込まれたデータを読出し、ＳＲＡＭ１０の後段の組み合わせ回路１８を介して、スキャンＦＦ１９でキャプチャし、スキャンチェーンを通して出力する。
【００５０】
この時、セレクト信号３４は、ラッチ回路１４２乃至１４４で保持状態にあり、ＳＲＡＭ１０の欠陥セルにアクセスすることなくテストを行うことが可能となる。
【００５１】
本実施の形態にかかる半導体集積回路１は、スキャンモード信号３３により、救済情報保持ラッチ１４で、セレクト信号３４の保持が制御可能である。そして、スキャンモード信号３３がディスエーブル状態の際は、所望の欠陥救済情報を、Ｆｕｓｅ回路１２から、Ｆｕｓｅデータ転送経路３１を介して、救済制御レジスタ１３１乃至１３３、及び救済情報演算回路１３４に転送可能である。そして、当該演算結果であるセレクト信号３４を救済情報保持ラッチ１４に出力させることができる。
【００５２】
手順にて出力したセレクト信号３４は、ＳＲＡＭ１０の欠陥セルを、正常セルに置換するために必要な情報である。手順を踏んだ後で、スキャンモード信号３３をイネーブルにすることで、セレクト信号３４は救済情報保持ラッチ１４にて保持される。一旦、保持された後では、救済制御回路１３の救済制御レジスタ１３１乃至１３３及び１３４に任意の値を上書きしても、ＳＲＡＭ１０に対するセレクト信号３４は失われない。これにより、ＲＡＭシーケンシャルテストで、欠陥セルをアクセスすることはなくなり、さらには、救済制御レジスタも、同時にスキャンテストの対象とすることが可能となる。
【００５３】
実施の形態２
次に、本実施の形態にかかる半導体集積回路２について説明する。実施の形態１と本実施の形態とでは、ラッチ回路１４２乃至１４４の制御を行う、第１の論理回路としてのＮＡＮＤ回路３６と、ラッチ回路１４２乃至１４４の出力段に接続された観測部３９とを有する点が異なる。図３は、本実施の形態にかかる半導体集積回路２の部分を示す図である。
【００５４】
ＮＡＮＤ回路３６は、スキャンモード信号３３と、ＲＡＭシーケンシャルモード信号３５とを入力され、保持制御信号３７を生成する。
【００５５】
シーケンシャル信号３５はＲＡＭシーケンシャルテストを実施するか否かを決定するためのモード信号であり、スキャンモード信号とは別に設ける。ラッチ回路１４２乃至１４４は、ＮＡＮＤ回路３６で生成された保持制御信号３７がＨｉｇｈの場合、スルー論理となり、Ｌｏｗの場合は保持動作を行う。よって、スキャンモード信号３３がＨｉｇｈで、かつ、シーケンシャルモード信号３５がＨｉｇｈの場合のみ、ラッチ回路１４２乃至１４４は、保持動作を行う。
【００５６】
ＡＮＤ回路３８は、保持制御信号３７とセレクト信号３４とを入力され、当該二つの信号のＡＮＤ論理をとり、観測部３９に出力する。
【００５７】
観測部３９は、スキャンＦＦで構成され、ＡＮＤ回路３８を介して入力される信号を観測する。
【００５８】
次に、本実施の形態にかかる半導体集積回路２の動作について説明する。Ｆｕｓｅ回路１２の欠陥救済情報の出力から、セレクト信号３４がラッチ回路１４２乃至１４４を介してＳＲＡＭ１０に出力されるまでの動作は実施の形態１と同様であるため、ここでは省略する。
【００５９】
セレクト信号３４がＳＲＡＭ１０に到達した後、スキャンモード信号３３と、スキャンモード信号３３とをイネーブルとし、保持制御信号３７を"Ｈｉｇｈ"に切り替える。おして、ラッチ回路１４２乃至１４４に保持制御信号３７を保持させる。
【００６０】
この場合には、観測部３９は、ＡＮＤ回路３８により、"Ｌｏｗ"状態に固定される。この固定制御により、半導体集積回路ごとに異なる欠陥救済情報を、観測部３９でキャプチャすることを防ぐことができる。言い換えれば、欠陥救済情報は、チップ毎に異なり、その情報に対応した期待値をテストベクタ上に作りこむことは困難であるが、この固定制御は、それを防止するためのマスク手段となる。
【００６１】
またこの場合、実施の形態１と同様の動作となり、救済情報演算回路１３４及び救済制御レジスタ１３１乃至救済制御レジスタ１３３のスキャンテストが可能となる。そしてこの際、ＳＲＡＭ回路１０に対するＲＡＭシーケンシャルテストの併用が可能である。
【００６２】
次に、観測部３９を用いて救済制御回路１３および救済情報保持ラッチ１４の故障検出を行う際の動作について説明する。
【００６３】
この場合も、セレクト信号３４がＳＲＡＭ１０に到達した時点から説明を行う。まず、スキャンモード信号３３のみをイネーブル"Ｈｉｇｈ"にし、シーケンシャルモード信号３５をディスエーブル状態"Ｌｏｗ"とする。これにより、保持制御信号３７はＨｉｇｈとなり、ラッチ回路１４２乃至１４４はスルー論理を維持する。同時に、救済制御レジスタ１３も、任意の動作を行うことから、ＲＡＭシーケンシャルテストは実行不能となる。
【００６４】
一方、ラッチ回路１４２乃至１４４の後段に配置したＡＮＤ回路３８の固定制御がはずれる。これによりラッチ回路１４２乃至１４４の出力信号が観測部３９に取り込まれる。
【００６５】
これにより、セレクト信号３４は保持されず、救済制御レジスタ１３２にシフトインした所望の値を使って、救済情報演算回路１３４、及びラッチ回路１４２乃至１４４のテストが可能となる。
【００６６】
本実施の形態にかかる半導体集積回路２は、実施の形態１では検出不能であった、ラッチ回路１４２乃至１４４の故障検出ができる。また、実施の形態１では、故障検出が不可能な部分が残されていた、救済情報演算回路の故障検出が可能となる。さらに、スキャンモード信号３３及びシーケンシャル信号３５を制御することにより、実施の形態１で示したように、ＲＡＭシーケンシャルテストの実現も可能である。
【００６７】
本実施の形態にかかる半導体集積回路１は、欠陥救済回路を持つメモリ回路において、その救済情報をスキャンテスト中に保持可能にすることにより、欠陥を救済した状態でのＲＡＭシーケンシャルテストが可能である。これにより、ＲＡＭ及びＲＡＭ周辺ロジック間のテストを、スキャンテストにて実現することができる。
【００６８】
また、ＲＡＭシーケンシャル動作時のみ、保持する機構を有効にすることで、保持回路を含めた、欠陥救済回路自身のテストをスキャンテストにて実現することが可能となる。
【００６９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００７０】
１  半導体集積回路
２  半導体集積回路
１０  ＳＲＡＭ
１１  ＢＩＳＴ回路
１２  Ｆｕｓｅ回路
１３  救済制御回路
１４  救済情報保持ラッチ
１５  スキャンＦＦ
１６  組み合わせ回路
１７  セレクト回路
１８  組み合わせ回路
１９  スキャンＦＦ
２１  セレクト回路
２２  通常セル
２３  通常セル
２４  通常セル
２５  通常セル
２６  冗長セル
２７  冗長セル
２８  セレクト回路
３０  テスト制御信号
３１  Ｆｕｓｅデータ転送経路
３２  セレクト信号
３３  スキャンモード信号
３４  セレクト信号
３５  シーケンシャル信号
３６  ＮＡＮＤ回路
３７  保持制御信号
３８  ＡＮＤ回路
３９  観測部
１３１  救済制御レジスタ
１３２  救済制御レジスタ
１３３  救済制御レジスタ
１３４  救済情報演算回路
１４１  インバータ
１４２  ラッチ回路
１４３  ラッチ回路
１４４  ラッチ回路
【図１】
2012003792.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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