(57)【要約】      （修正有）【課題】トンネル絶縁膜への電子トラップ又は正孔トラップによる装置の信頼性及びパフォーマンスの劣化を低減することが可能な不揮発性半導体記憶装置を提供する。【解決手段】書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部を備える。装置は更に、複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値が、所定の最大値から変化した場合に、前記最大値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。【選択図】図１
2012027969.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルに印加する書き込み電圧を、前記書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部と、
前記設定値を利用して、前記ループ回数に応じた前記書き込み電圧を前記メモリセルに印加することで、前記メモリセルにデータを書き込む電圧制御部と、
前記複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部と、
前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記設定値は、前記ループ回数に対する前記書き込み電圧の増分であり、
前記設定変更部は、前記増分を変更するための前記設定処理を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記設定値は、前記ループ回数に対する前記書き込み電圧の初期値であり、
前記設定変更部は、前記初期値を変更するための前記設定処理を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
複数のメモリセルと、
前記メモリセルに印加する消去電圧を、前記消去電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記消去電圧との関係を規定するための設定値が設定されている設定部と、
前記設定値を利用して、前記ループ回数に応じた前記消去電圧を前記メモリセルに印加することで、前記メモリセルからデータを消去する電圧制御部と、
前記複数のメモリセルのそれぞれのデータ消去完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部と、
前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記設定値は、前記ループ回数に対する前記消去電圧の増分であり、
前記設定変更部は、前記増分を変更するための前記設定処理を行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記設定値は、前記ループ回数に対する前記消去電圧の初期値であり、
前記設定変更部は、前記初期値を変更するための前記設定処理を行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関し、例えば、書き込み時（Program時）や消去時（Erase時）に、電子や正孔がメモリセルのトンネル絶縁膜を通過する不揮発性メモリに使用されるものである。
【背景技術】
【０００２】
従来の不揮発性メモリ、特に、ポリシリコン積層ゲート構造のＮＡＮＤ型メモリでは、書き込み時には、ＦＮ（Fowler Nordheim）トンネル電流により、基板からトンネル絶縁膜を介して浮遊ゲート内に電子が注入される。そのため、トンネル絶縁膜で電子がトラップされ（電子トラップ）、トンネル絶縁膜の特性劣化が生じる。
【０００３】
一方、消去時には、ＦＮトンネル電流により、浮遊ゲートからトンネル絶縁膜を介して基板へと電子が引き抜かれる。そのため、書き込み時と同様に、トンネル絶縁膜で電子がトラップされ（電子トラップ）、トンネル絶縁膜の特性劣化が生じる。
【０００４】
これらの電子トラップにより、メモリセルはデータが書き込みやすくなり、このことがデータの過書き込みの原因となる。一方、これらの電子トラップにより、メモリセルからはデータが消去されにくくなり、このことがデータの消去時間の時長の原因となる。
【０００５】
なお、メモリセルにおいて記憶用に用いられるキャリアは、電子の代わりに正孔である場合もある。キャリアが正孔である場合には、データ書き込み時及びデータ消去時において、トンネル絶縁膜には正孔がトラップされる（正孔トラップ）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−４８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、トンネル絶縁膜への電子トラップ又は正孔トラップによる装置の信頼性及びパフォーマンスの劣化を低減することが可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様の不揮発性半導体記憶装置は、例えば、複数のメモリセルと、前記メモリセルに印加する書き込み電圧を、前記書き込み電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記書き込み電圧との関係を規定するための設定値が設定されている設定部を備える。前記装置は更に、前記設定値を利用して、前記ループ回数に応じた前記書き込み電圧を前記メモリセルに印加することで、前記メモリセルにデータを書き込む電圧制御部を備える。前記装置は更に、前記複数のメモリセルのそれぞれのデータ書き込み完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
【０００９】
また、本発明の別の態様の不揮発性半導体記憶装置は、例えば、複数のメモリセルと、前記メモリセルに印加する消去電圧を、前記消去電圧の印加処理のループ回数に応じて変化させるために、前記ループ回数と前記消去電圧との関係を規定するための設定値が設定されている設定部を備える。前記装置は更に、前記設定値を利用して、前記ループ回数に応じた前記消去電圧を前記メモリセルに印加することで、前記メモリセルからデータを消去する電圧制御部を備える。前記装置は更に、前記複数のメモリセルのそれぞれのデータ消去完了時の前記ループ回数である最終ループ回数に関し、前記最終ループ回数の前記複数のメモリセルにおける最大値又は平均値をカウントするカウント部を備える。前記装置は更に、前記カウント部によりカウントされた前記最大値又は平均値が、所定の最大値又は平均値から変化した場合に、前記最大値又は平均値の変化を打ち消すように前記設定値を変更するための設定処理を行う設定変更部を備える。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す回路図である。
【図２】メモリセルにデータが書き込まれる様子を示した側方断面図である。
【図３】メモリセルからデータが消去される様子を示した側方断面図である。
【図４】書き込み時の電子トラップの様子を示した図である。
【図５】書き込み時の正孔トラップの様子と、これによりナローイングが生じた様子を示した図である。
【図６】第１実施形態の半導体記憶装置の書き込み時の動作について概略的に説明するためのフローチャートである。
【図７】第１実施形態におけるループ回数と書き込み電圧との関係（フレッシュ時）を示したグラフである。
【図８】書き込みベリファイのＮＧが生じた場合の閾値分布を示したグラフである。
【図９】過書き込みが生じた場合の閾値分布を示したグラフである。
【図１０】第１実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。
【図１１】第１実施形態の半導体記憶装置の書き込み時の動作について詳細に説明するためのフローチャートである。
【図１２】書き込み電圧の増分の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。
【図１３】書き込み電圧の初期値の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。
【図１４】消去時の電子トラップの様子と、これによりナローイングが生じた様子を示した図である。
【図１５】第３実施形態の半導体記憶装置の消去時の動作について概略的に説明するためのフローチャートである。
【図１６】第３実施形態におけるループ回数と消去電圧との関係（フレッシュ時）を示したグラフである。
【図１７】消去ベリファイのＮＧが生じた場合の閾値分布を示したグラフである。
【図１８】第３実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。
【図１９】第３実施形態の半導体記憶装置の消去時の動作について詳細に説明するためのフローチャートである。
【図２０】消去電圧の増分の変更後における、ループ回数と消去電圧との関係を示したグラフである。
【図２１】消去電圧の初期値の変更後における、ループ回数と消去電圧との関係を示したグラフである。
【発明を実施するための形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す回路図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１３】
図１の不揮発性半導体記憶装置は、メモリセルアレイ１と、センスアンプ回路２と、ローデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７と、データ記憶回路８とを備える。
【００１４】
メモリセルアレイ１は、ＮＡＮＤセルユニット１１がマトリクス配列されて構成されている。各ＮＡＮＤセルユニット１１は、複数個直列に接続されたメモリセルＭＣ（ＭＣ０〜ＭＣ３１）と、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳ１，Ｓ２により構成されている。
【００１５】
各メモリセルＭＣは、周知の通り、基板上にゲート絶縁膜（トンネル絶縁膜）を介して形成された浮遊ゲートを有し、浮遊ゲート上には、ゲート間絶縁膜を介して制御ゲートが形成されている。浮遊ゲートは、各メモリセルＭＣの電荷蓄積層として機能する。また、制御ゲートは、後述するワード線の１つに接続されている。基板は、例えばシリコン基板であり、トンネル絶縁膜は、例えばシリコン酸化膜である。
【００１６】
このように、本実施形態のメモリセルＭＣは、フローティング型の電荷蓄積層を有しているが、代わりにトラップ型の電荷蓄積層を有していても構わない。フローティング型の電荷蓄積層の例としては、ポリシリコン層やメタル層が挙げられ、トラップ型の電荷蓄積層の例としては、シリコン窒化膜が挙げられる。
【００１７】
ＮＡＮＤセルユニット１１において、選択ゲートトランジスタＳ１のソースは、共通のソース線ＣＥＬＳＲＣに接続されており、選択ゲートトランジスタＳ２のドレインは、対応するビット線ＢＬ（ＢＬ０〜ＢＬｊ）に接続されている。
【００１８】
また、ＮＡＮＤセルユニット１１内のメモリセルＭＣの制御ゲートは、それぞれ異なるワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。更に、選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧ１，ＳＧ２にそれぞれ接続されている。１ワード線ＷＬを共有する複数のメモリセルＭＣの集合は、１ページ又は２ページを構成する。また、ワード線ＷＬ及び選択ゲート線ＳＧ１，ＳＧ２を共有する複数のＮＡＮＤセルユニット１１の集合は、データ消去の単位となるブロックＢＬＫを構成する。
【００１９】
メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｎ）が配置されている。これら複数ブロックＢＬＫを含むメモリセルアレイ１は、シリコン基板の１つのセルウェル（ＣＰＷＥＬＬ）内に形成されている。
【００２０】
続いて、メモリセルアレイ１以外の回路構成の詳細について説明する。
【００２１】
メモリセルアレイ１には、複数のセンスアンプ１２を有するセンスアンプ回路２が接続されており、メモリセルアレイ１の各ビット線ＢＬに、１つのセンスアンプ１２が接続されている。センスアンプ回路２は、読み出しデータをセンスし、書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２は、カラム選択ゲートを有している。
【００２２】
また、ローデコーダ（ワード線ドライバを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１，ＳＧ２のいずれかを選択して駆動する。
【００２３】
また、入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
【００２４】
コントローラ４は、メモリセルアレイ１に対する制御部を構成する。コントローラ４は例えば、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００２５】
具体的には、コントローラ４は、コマンドインタフェースや、アドレス保持／転送回路を有しており、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはローデコーダ３やセンスアンプ回路２に転送される。
【００２６】
コントローラ４は更に、外部制御信号に基づいて、読み出し、書き込み、消去のシーケンス制御や、読み出し電圧、書き込み電圧、消去電圧等の印加電圧の制御を行う。これらの印加電圧の制御の詳細については、後述する。
【００２７】
電圧発生回路７は、複数個（ここでは８個）の昇圧回路２１と、パルス発生回路２２とを有する。昇圧回路２１は、それぞれ周知のチャージポンプ回路から構成することが可能である。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路２１の数を切り替える。昇圧回路２１は更に、パルス発生回路２２を制御して、例えば、パルス電圧のパルス幅やパルス高さを調整する。
【００２８】
書き込み動作や消去動作用のパルス電圧のパルス幅やパルス高さは、例えばＲＯＭフューズ６に、電圧設定データとして格納しておくことが可能である。同様に、書き込み回数や消去回数も、例えばＲＯＭフューズ６に、電圧設定データとして格納しておくことが可能である。コントローラ６は、このような電圧設定データに従って、駆動すべき昇圧回路２１の数を決定することができる。
【００２９】
データ記憶回路８は、不揮発性半導体記憶装置の制御用の種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。データ記憶回路８には例えば、後述するように、ループ回数と書き込み電圧／消去電圧との関係を規定するための設定値や、当該設定値を変更するための設定情報が保存される。
【００３０】
図２は、メモリセルＭＣにデータが書き込まれる様子を示した側方断面図である。
【００３１】
メモリセルＭＣは、図２に示すように、基板１０１上にトンネル絶縁膜１１１を介して形成された浮遊ゲート１１２を有し、浮遊ゲート１１２上には、ゲート間絶縁膜１１３を介して制御ゲート１１４が形成されている。図２には更に、メモリセルＭＣを挟むように基板１０１内に形成されたソース／ドレイン拡散層１１５と、メモリセルＭＣを覆うように基板１０１上に形成された層間絶縁膜１２１が示されている。
【００３２】
図２には、基板１０１の主面に平行で互いに直交するＸ方向及びＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向は、ビット線ＢＬが延びる方向に相当し、Ｙ方向は、ワード線ＷＬが延びる方向に相当する。図２は、Ｙ方向に垂直な断面でメモリセルＭＣを切断した断面図となっている。
【００３３】
メモリセルＭＣにデータが書き込まれる際には、矢印αで示すように、ＦＮトンネル電流により、基板１０１からトンネル絶縁膜１１１を介して浮遊ゲート１１２内に電子が注入される。そのため、トンネル絶縁膜１１１で電子トラップが発生し、トンネル絶縁膜１１１の特性劣化が生じる。
【００３４】
図３は、メモリセルＭＣからデータが消去される様子を示した側方断面図である。図３は、図２と同様、Ｙ方向に垂直な断面でメモリセルＭＣを切断した断面図となっている。
【００３５】
メモリセルＭＣからデータが消去される際には、矢印βで示すように、ＦＮトンネル電流により、浮遊ゲート１１２からトンネル絶縁膜１１１を介して基板１０１へと電子が引き抜かれる。そのため、書き込み時と同様に、トンネル絶縁膜１１１で電子トラップが発生し、トンネル絶縁膜１１１の特性劣化が生じる。
【００３６】
なお、メモリセルＭＣにおいて記憶用に用いられるキャリアは、電子の代わりに正孔であっても構わない。
【００３７】
以下、電子トラップや正孔トラップにより生じる問題に対処するために行われる本実施形態の半導体記憶装置の書き込み時（Program時）の動作について説明する。
【００３８】
（１）トラップ及びナローイング
まず、図２から図５を参照して、トラップ及びナローイングについて説明する。
【００３９】
上述のように、書き込み時や消去時には、ＦＮトンネル電流により、電子の注入や引き抜きが行われる（図２、図３）。トンネル絶縁膜１１１がシリコン酸化膜である場合、このようなＦＮトンネル電流により、シリコン酸化膜を構成しているＳｉ−Ｏ結合が切れ、トラップと成り得る。こうしたトラップは、書き込みや消去を何度も（例えば、書き込み／消去サイクルを６万回以上）繰り返すことで発生しやすくなる。
【００４０】
このように、メモリセルＭＣは、書き込み／消去サイクルの実行回数が増大すると、トラップが発生しやすい状態となる。この状態で書き込みを行うと、トンネル絶縁膜１１１での電子又は正孔のトラップにより、トンネル絶縁膜１１１のポテンシャル障壁のナローイング（Narrowing）が起こる（図４、図５）。図４は、書き込み時の電子トラップの様子を示した図であり、図５は、書き込み時の正孔トラップの様子と、これによりナローイングが生じた様子を示した図である。図４及び図５の水平方向はＺ方向を表し、垂直方向はポテンシャルの高さ方向を表す。
【００４１】
（２）書き込み処理
次に、図６から図８を参照して、本実施形態の半導体記憶装置の書き込み時の動作について説明する。
【００４２】
図６は、本実施形態の半導体記憶装置の書き込み時の動作について概略的に説明するためのフローチャートである。本実施形態では、書き込み対象となる全メモリセルＭＣへの書き込み電圧の印加処理（ステップＳ１０１）と、これらのメモリセルＭＣに書き込みが行われたか否かを確認するための書き込みベリファイ（ステップＳ１０２）とを繰り返し行うことにより、１サイクルの書き込みが行われる。
【００４３】
この際、書き込み電圧の値は、図７に示すように、Ｓ１０１及びＳ１０２のステップが繰り返されるごとに増加するよう設定される。図７は、本実施形態におけるループ回数と書き込み電圧との関係を示したグラフである。図７の横軸は、Ｓ１０１及びＳ１０２のステップが繰り返されたループ回数を表し、縦軸は、書き込み電圧［Ｖ］を表す。
【００４４】
図７において、Ｖpgm1〜Ｖpgm5はそれぞれ、ループ回数が１回目〜５回目である場合の書き込み電圧を表す。１回目〜５回目のＳ１０１のステップではそれぞれ、各メモリセルＭＣに対し、書き込み電圧Ｖpgm1〜Ｖpgm5が印加される。１回目のループ処理の際に印加される書き込み電圧Ｖpgm1の値は、ループ回数に対する書き込み電圧の初期値に相当する。
【００４５】
また、ΔＶpgmは、ループ回数に対する書き込み電圧の増分を表す。そのため、第ｋ回目（ｋは正の整数）のループ処理で印加される書き込み電圧Ｖpgm(k)と、第ｋ＋１回目のループ処理で印加される書き込み電圧Ｖpgm(k+1)との間には、Ｖpgm(k+1)−Ｖpgm(k)＝ΔＶpgmの関係が成り立つ。本実施形態では、ΔＶpgmは、ループ回数に依存しない値、即ち、上記のｋの値に依存しない値に設定される。
【００４６】
また、図６において、Ｓ１０２の処理は、書き込み対象となる全メモリセルＭＣ（全ビット）の閾値電圧Ｖthが、書き込みベリファイ電圧を超えるまで行われる。図８は、書き込みベリファイのＮＧが生じた場合の閾値分布を示したグラフである。図８の横軸は閾値電圧Ｖth［Ｖ］を表し、縦軸はビット数［個］を表す。図８には、書き込み状態の閾値分布が示されており、この閾値分布における閾値電圧Ｖthの最小値と最大値がそれぞれ、Ｖ1及びＶ2で示されている。図８では、ベリファイ電圧が１．０Ｖとなっており、一部のビットの閾値電圧Ｖthが、このベリファイ電圧よりも低くなっている。即ち、図８では、書き込みベリファイがＮＧとなっている。
【００４７】
ここで、図６を再び参照して、本実施形態の半導体記憶装置の書き込み時の動作について、より具体的に説明する。
【００４８】
書き込み時にはまず、書き込み対象となる全ビット（全メモリセル）に対し、書き込み電圧Ｖpgm1（例えば１８Ｖ）を印加する（Ｓ１０１）。次に、これらのビットの閾値電圧が、書き込みベリファイ電圧（例えば１．０Ｖ）を超えているか否かを確認する（Ｓ１０２）。そして、これらの全ビットの閾値電圧が書き込みベリファイ電圧を超えていれば、書き込みを終了する。以上が、１回目のループ処理に相当する。
【００４９】
一方、閾値電圧が書き込みベリファイ電圧を超えていないビット（以下、残存ビットと呼ぶ）があれば、これらの残存ビットに対し、書き込み電圧Ｖpgm1に増分ΔＶpgm（例えば１Ｖ）を加えた書き込み電圧Ｖpgm2を印加する（Ｓ１０１）。次に、これらの残存ビットの閾値電圧が、書き込みベリファイ電圧を超えているか否かを確認する（Ｓ１０２）。そして、全残存ビットの閾値電圧が書き込みベリファイ電圧を超えていれば、書き込みを終了する。以上が、２回目のループ処理に相当する。
【００５０】
同様に、３回目以降のループ処理が、書き込み対象の全ビットの書き込みベリファイがパスするまで行われる。
【００５１】
なお、上記の説明では、書き込み電圧の初期値Ｖpgm1及び増分ΔＶpgmがそれぞれ、１８Ｖと１Ｖとなっているが、別の値としても構わない。本実施形態では、図７のような形で書き込み電圧をループ回数に応じて変化させるために、ループ回数と書き込み電圧との関係を規定するための設定値として、書き込み電圧の初期値と増分の値が、データ記憶回路８（図１参照）に予め保存されている。データ記憶回路８は、本開示の設定部の例に相当する。
【００５２】
そして、１回目のループ処理の際には、初期値の値を利用し、２回目以降のループ処理の際には、初期値及び増分の値を利用することで、ループ回数に応じた書き込み電圧を発生させる。このような書き込み電圧は、コントローラ４による制御の下、電圧発生回路７が発生させる。本実施形態では、書き込み対象となる全メモリセルＭＣに、このような書き込み電圧を印加することで、これらのメモリセルＭＣにデータを書き込む（Ｓ１０１）。コントローラ４及び電圧発生回路７は、本開示の電圧制御部の例に相当する。
【００５３】
なお、書き込み電圧の初期値と増分の値は、データ記憶回路８ではなくＲＯＭフューズ６に格納しておいてもよい。
【００５４】
（３）トラップ及びナローイングと書き込み処理との関係
次に、図４及び図５で説明したトラップ及びナローイングと、図６から図８で説明した本実施形態の半導体記憶装置の書き込み時の動作との関係について説明する。
【００５５】
図６は、１回の書き込みサイクルで行われる処理のフローを示している。このフローでは、書き込み対象のメモリセルに、書き込み電圧が印加され（Ｓ１０１）、これらのメモリセルの閾値電圧が、書き込みベリファイ電圧を超えたか否かが確認される（Ｓ１０２）。そして、これらの全メモリセルの閾値電圧が書き込みベリファイ電圧を超えるまで、Ｓ１０１及びＳ１０２の処理が繰り返される。
【００５６】
ここで、これらのメモリセルのそれぞれのデータ書き込み完了時のループ回数を、最終ループ回数と呼ぶことにする。例えば、あるメモリセルが３回目のループ処理で書き込みベリファイをパスし、別のメモリセルが５回目のループ処理で書き込みベリファイをパスした場合、前者のメモリセルの最終ループ回数は３回であり、後者のメモリセルの最終ループ回数は５回である。
【００５７】
また、書き込み対象の全メモリセルのデータ書き込み完了時のループ回数を、最終ループ回数の最大値と呼ぶことにする。例えば、全８つのメモリセルのうち、６つのメモリセルの最終ループ回数が３回で、２つのメモリセルの最終ループ回数が５回の場合、これらのメモリセルの最終ループ回数の最大値は、５回である。この場合、図６に示すＳ１０１及びＳ１０２の処理は、５回目のループ処理で終了する。即ち、１回の書き込みサイクルが、５回ループ処理されることにより終了することを意味する。
【００５８】
ここで、本実施形態の半導体記憶装置では、フレッシュ時（書き込み／消去サイクル回数が０回の時）における書き込み時の動作において、書き込み対象の全メモリセルの書き込みベリファイが、Ｎ回目（Ｎは正の整数）のループ処理でパスするものとする。即ち、本実施形態の半導体記憶装置では、フレッシュ時において、最終ループ回数の最大値が、Ｎ回であるものとする。
【００５９】
この場合、上記のようなナローイングが生じると、電子や正孔がトンネル絶縁膜１１１を通過しやすくなるため、このＮ回という回数が減少し、例えばＮ−２回となる。また、電子や正孔がトンネル絶縁膜１１１を通過しやすくなることで、図９に示すように、一部のメモリセルの閾値電圧Ｖthが、読み出し電圧Vread（ここでは６．５Ｖ）を超えて、過書き込み（Over Program）不良となる可能性が高くなる。図９は、過書き込みが生じた場合の閾値分布を示したグラフである。
【００６０】
そこで、本実施形態では、ある書き込みサイクルにおいて、最終ループ回数の最大値がＮ回から変化した場合には、この変化を打ち消すように、次回の書き込みサイクルから書き込み電圧の増分ΔＶpgmの値を変更する。この処理の例が、図１０に示されている。
【００６１】
図１０は、本実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。図１０の横軸は、書き込み／消去サイクルの実行回数を表し、縦軸は、最終ループ回数の最大値を表す。
【００６２】
図１０では、書き込み／消去サイクル回数が２万回となる書き込みサイクルで、最終ループ回数の最大値が５回から４回に減少している。この原因は、上述のナローイングにより、電子や正孔がトンネル絶縁膜１１１を通過しやすくなったことにある。
【００６３】
本実施形態では、最終ループ回数の最大値が５回から４回に減少した場合、次回の書き込みサイクルから書き込み電圧の増分を減少させる。これには、電子や正孔がトンネル絶縁膜１１１を通過しにくくなる効果がある。よって、書き込み電圧の増分を減少させることで、次回の書き込みサイクルの最終ループ回数の最大値を、また５回に戻すことが可能となる。
【００６４】
そこで、本実施形態では、最終ループ回数の最大値が５回から４回に変化した場合、この変化を打ち消す、即ち、最終ループ回数の最大値を５回に戻すように、次回の書き込みサイクルから書き込み電圧の増分を減少させる。これにより、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値がほぼ一定となる。その結果、トンネル絶縁膜１１１の電子トラップ（正孔トラップ）の量に応じて、トンネル絶縁膜１１１に与える電界を調整することができる。即ち、書き込みやすくなった状態において、必要以上に高い書き込み電圧で４回のループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で５回のループ回数で書き込みを行うことにより、トンネル絶縁膜１１１へのストレスを緩和することが可能となる。本実施形態によれば、過書き込みの発生を抑制し、トンネル絶縁膜１１１へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
【００６５】
図１０の例では、書き込み／消去サイクル回数が２万回、３万回、３．５万回となる書き込みサイクルで、最終ループ回数の最大値が５回から４回に減少している。そこで、図１０の例では、これらの次の書き込みサイクルから、書き込み電圧の増分を減少させている。その結果、最終ループ回数の最大値が、一定値（５回）に保たれている。
【００６６】
なお、本実施形態では、最終ループ回数の最大値が減少するごとに、書き込み電圧の増分を、例えば０．１Ｖ減少させる。この場合、図１０の例では、２万、３万、３．５万サイクル後の書き込み電圧の増分は、それぞれ０．９Ｖ，０．８Ｖ，０．７Ｖとなる。ただし、書き込み電圧の増分の減少量は、０．１Ｖ以外の値に設定しても構わない。
【００６７】
以下、このような増分の変更処理も含めて、本実施形態の半導体記憶装置の書き込み時の動作について詳細に説明する。
【００６８】
（４）書き込み処理の詳細
図１１は、本実施形態の半導体記憶装置の書き込み時の動作について詳細に説明するためのフローチャートである。図１１には、図６に示すステップＳ１０１及びＳ１０２に加え、ステップＳ１０３及びＳ１０４が示されている。
【００６９】
書き込み時には、上述のように、書き込み対象のメモリセルに、書き込み電圧が印加され（Ｓ１０１）、これらのメモリセルの閾値電圧が、書き込みベリファイ電圧を超えたか否かが確認される（Ｓ１０２）。そして、これらの全メモリセルの閾値電圧が書き込みベリファイ電圧を超えるまで、Ｓ１０１及びＳ１０２の処理が繰り返される。図１１のフローでは、フレッシュ時において、書き込み電圧の初期値Ｖpgm1は１８Ｖ、書き込み電圧の増分ΔＶpgmは１Ｖ、最終ループ回数の最大値は５回であるとする。
【００７０】
本実施形態の半導体記憶装置では、書き込み／消去サイクルの実行回数が増大すると、上述のようなナローイングが起こり、メモリセルにデータを書き込みやすくなる。この場合、書き込み電圧の初期値や増分をフレッシュ時のままにすると、最終ループ回数の最大値が減り、例えば、６万サイクルの実行後に３回となる。
【００７１】
そこで、図１１のフローでは、書き込み対象の全メモリセルの書き込みベリファイがパスし、Ｓ１０１及びＳ１０２のループ処理が終了すると、最終ループ回数の最大値が所定の最大値（フレッシュ時の最大値）と一致するか否かを判断する（Ｓ１０３）。即ち、最終ループ回数の最大値が５回であるか否かを判断する。そして、最終ループ回数の最大値が５回であれば、書き込みを終了する。
【００７２】
一方、最終ループ回数の最大値が５回より小さい値である場合には、最終ループの最大値を５回に戻すように、次回の書き込み時から書き込み電圧の増分を減少させるための設定処理を行う（Ｓ１０４）。即ち、次回の書き込みサイクルから増分を減少させるよう、書き込み電圧の増分を減少させるための設定を所定の設定箇所に設定する。そして、Ｓ１０４の処理の実行後に、書き込みを終了する。
【００７３】
図１２は、書き込み電圧の増分の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。図１２に示す書き込み電圧の初期値Ｖpgm1は、図６に示す初期値Ｖpgm1と同じ値になっており、図１２に示す書き込み電圧の増分ΔＶpgm-sは、図６に示す増分ΔＶpgmよりも小さくなっていることに留意されたい（ΔＶpgm-s＜ΔＶpgm）。
【００７４】
ここで、図１１に示すフローチャートについてより詳細に説明する。
【００７５】
本実施形態では、図１１に示す処理の実行時に、コントローラ４（図１参照）が、最終ループ回数の最大値をカウントし、そのカウント値をデータ記憶回路８に記憶させる。このカウント値は、Ｓ１０３の処理の際に、最終ループ回数の最大値が、フレッシュ時の最大値から変化したか否かを判断するのに利用される。コントローラ４における、最終ループ回数の最大値をカウントする機能は、本開示のカウント部の例に相当する。Ｓ１０３においてカウント値と比較するためのフレッシュ時の最終ループ回数の最大値（即ち、５回という数値）は、データ記憶回路８に保存しておいても、ＲＯＭフューズ６に格納しておいても構わない。
【００７６】
また、コントローラ４は、Ｓ１０４において、次回の書き込み時の書き込み電圧の増分を減少させるための設定処理を行う。コントローラ４における、当該設定処理を行う機能は、本開示の設定変更部の例に相当する。
【００７７】
なお、Ｓ１０４の処理に関し、上記の設定箇所の例としては、データ記憶回路８（図１参照）が挙げられる。また、上記の設定処理の例としては、新たな増分の値（例えば０．９Ｖ）や、増分の減少量（例えば０．１Ｖ）を、データ記憶回路８に設定する処理が挙げられる。或いは、増分の値を減少させる旨の指示をデータ記憶回路８に設定する処理や、最終ループ回数の最大値のカウント値をデータ記憶回路８に設定する処理でも構わない。前者の場合、コントローラ４は、次回の書き込み時において、上記の指示に応じて増分を変更し、後者の場合には、上記カウント値から、最終ループ回数の最大値が減少したことを認識し、増分を変更する。
【００７８】
なお、本実施形態では、書き込み対象となる全メモリセルの最終ループ回数の最大値をカウントする代わりに、該最終ループ回数の平均値をカウントしても構わない。例えば、全８つのメモリセルのうち、４つのメモリセルの最終ループ回数が３回で、４つのメモリセルの最終ループ回数が５回の場合、これらのメモリセルの最終ループ回数の平均値は、４回である。この場合、Ｓ１０３及びＳ１０４の処理では、最終ループ回数の最大値の代わりに、最終ループ回数の平均値を使用することとなる。なお、最終ループ回数の平均値の小数点以下の値は、例えば、四捨五入などの何らかの閾値処理で処理する。四捨五入を採用する場合、Ｓ１０４の処理は、最終ループ回数の平均値が、４．５〜５．５の範囲内にあるか否かを判断する処理に相当したものとなる。
【００７９】
以下、本実施形態の半導体記憶装置の効果について説明する。
【００８０】
以上のように、本実施形態では、書き込み時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように書き込み電圧の設定値を変更する。具体的には、書き込み電圧の増分を減少させる。
【００８１】
これにより、本実施形態では、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値又は平均値が一定となる。その結果、書き込みやすくなった状態において、必要以上に高い書き込み電圧で少ないループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で一定のループ回数で書き込みを行うことにより、トンネル絶縁膜１１１へのストレスを緩和することが可能となる。
【００８２】
本実施形態によれば、過書き込みの発生を抑制し、トンネル絶縁膜１１１へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
【００８３】
また、本実施形態の半導体記憶装置には、書き込み電圧の増分を減少させるための設定を保存しておくことが可能なデータ記憶回路８が設けられている。これにより、本実施形態では、最大ループ回数の最大値又は平均値が変化した場合、増分を減少させるための設定をデータ記憶回路８に保存しておくことで、その次回の書き込みサイクルから、書き込み電圧の増分を減少させることが可能となる。データ記憶回路８は例えば、上記設定や、最大ループ回数の最大値又は平均値のカウント値を保存するのに利用される。
【００８４】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００８５】
（第２実施形態）
第２実施形態では、第１実施形態と同様、図１１に示すフローに従って書き込み処理が行われる。ただし、第２実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、書き込み電圧の初期値Ｖpgm1を減少させる（Ｓ１０４）。
【００８６】
これにより、本実施形態では、第１実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しやすくなった効果を相殺することや、最終ループ回数の最大値又は平均値を一定とすることが可能となる。
【００８７】
図１３は、書き込み電圧の初期値の変更後における、ループ回数と書き込み電圧との関係を示したグラフである。図１３に示す書き込み電圧の増分ΔＶpgmは、図６に示す増分ΔＶpgmと同じ値になっており、図１３に示す書き込み電圧の初期値Ｖpgm1-sは、図６に示す初期値Ｖpgm1よりも小さくなっていることに留意されたい（Ｖpgm1-s＜Ｖpgm1）。
【００８８】
なお、本実施形態では、最終ループ回数の最大値が減少するごとに、書き込み電圧の初期値を、例えば０．５Ｖ減少させる。この場合、図１０の例では、２万、３万、３．５万サイクル後の書き込み電圧の初期値は、それぞれ１７．５Ｖ，１７．０Ｖ，１６．５Ｖとなる。ただし、書き込み電圧の初期値の減少量は、０．５Ｖ以外の値に設定しても構わない。
【００８９】
以上のように、本実施形態では、書き込み時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように書き込み電圧の初期値を減少させる。
【００９０】
これにより、本実施形態では、第１実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しやすくなった効果が相殺され、その結果、過書き込みの発生を抑制することが可能となる。また、本実施形態では、第１実施形態と同様、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値又は平均値が一定となる。その結果、書き込みやすくなった状態において、必要以上に高い書き込み電圧で少ないループ回数で書き込みを行う場合に比べ、適切な書き込み電圧で一定のループ回数で書き込みを行うことにより、トンネル絶縁膜１１１へのストレスを緩和することが可能となる。また、書き込み電圧の初期値を低くすることにより、１回目の書き込み電圧から低い書き込み電圧で書き込みを行うことになる。その結果、トンネル絶縁膜１１１へのストレスをより緩和することが可能となる。
【００９１】
本実施形態によれば、第１実施形態と同様、過書き込みの発生を抑制し、トンネル絶縁膜１１１へのストレスを緩和することで、半導体記憶装置の信頼性の劣化を抑制することが可能となる。
【００９２】
なお、第１及び第２実施形態の変形例として、最大ループ回数の最大値又は平均値が変化した場合、この変化を打ち消すように、書き込み電圧の初期値と増分の両方を変更する実施形態も考えられる。この変形例によっても、第１及び第２実施形態と同様の効果を得ることが可能である。
【００９３】
（第３実施形態）
第３及び第４実施形態では、電子トラップや正孔トラップにより生じる問題に対処するために行われる図１の半導体記憶装置の消去時（Erase時）の動作について説明する。
【００９４】
（１）トラップとナローイング
上述のように、メモリセルＭＣ（図２、図３）は、書き込み／消去サイクルの実行回数が増大すると、トラップが発生しやすい状態となる。この状態で消去を行うと、トンネル絶縁膜１１１での電子又は正孔のトラップにより、トンネル絶縁膜１１１のポテンシャル障壁のナローイングが起こる（図１４）。図１４は、消去時の電子トラップの様子と、これによりナローイングが生じた様子を示した図である。
【００９５】
（２）消去処理
次に、図１５から図１７を参照して、第３実施形態の半導体記憶装置の消去時の動作について説明する。
【００９６】
図１５は、本実施形態の半導体記憶装置の消去時の動作について概略的に説明するためのフローチャートである。本実施形態では、消去対象となる全メモリセルＭＣへの消去電圧の印加処理（ステップＳ２０１）と、これらのメモリセルＭＣからデータが消去されたか否かを確認するための消去ベリファイ（ステップＳ２０２）とを繰り返し行うことにより、１サイクルの消去処理が行われる。
【００９７】
この際、消去電圧の値は、図１６に示すように、Ｓ２０１及びＳ２０２のステップが繰り返されるごとに増加するよう設定される。図１６は、本実施形態におけるループ回数と消去電圧との関係を示したグラフである。
【００９８】
図１６において、Ｖera1〜Ｖera3はそれぞれ、ループ回数が１回目〜３回目である場合の消去電圧を表す。消去電圧Ｖera1の値は、ループ回数に対する消去電圧の初期値に相当する。また、ΔＶeraは、ループ回数に対する消去電圧の増分を表す。本実施形態では、ΔＶeraは、ループ回数に依存しない値に設定される。
【００９９】
また、図１５において、Ｓ２０２の処理は、消去対象となる全メモリセルＭＣ（全ビット）の閾値電圧Ｖthが、消去ベリファイ電圧を下回るまで行われる（図１７）。図１７は、消去ベリファイのＮＧが生じた場合の閾値分布を示したグラフである。図１７には、消去状態の閾値分布が示されており、この閾値分布における閾値電圧Ｖthの最小値と最大値がそれぞれ、Ｖ3及びＶ4で示されている。図１７では、ベリファイ電圧が−１．０Ｖとなっており、一部のビットの閾値電圧Ｖthが、このベリファイ電圧よりも高くなっている。即ち、図１７では、消去ベリファイがＮＧとなっている。
【０１００】
ここで、図１５を再び参照して、本実施形態の半導体記憶装置の消去時の動作について、より具体的に説明する。
【０１０１】
消去時にはまず、消去対象となる全ビット（全メモリセル）に対し、消去電圧Ｖera1（例えば１５Ｖ）を印加する（Ｓ２０１）。次に、これらのビットの閾値電圧が、消去ベリファイ電圧（例えば−１．０Ｖ）を下回っているか否かを確認する（Ｓ２０２）。そして、これらの全ビットの閾値電圧が消去ベリファイ電圧を下回っていれば、消去処理を終了する。以上が、１回目のループ処理に相当する。
【０１０２】
一方、閾値電圧が消去ベリファイ電圧を下回っていないビット（即ち、残存ビット）があれば、これらの残存ビットに対し、消去電圧Ｖera1に増分ΔＶera（例えば１Ｖ）を加えた消去電圧Ｖera2を印加する（Ｓ２０１）。次に、これらの残存ビットの閾値電圧が、消去ベリファイ電圧を下回っているか否かを確認する（Ｓ２０２）。そして、全残存ビットの閾値電圧が消去ベリファイ電圧を下回っていれば、消去処理を終了する。以上が、２回目のループ処理に相当する。
【０１０３】
同様に、３回目以降のループ処理が、消去対象の全ビットの消去ベリファイがパスするまで行われる。
【０１０４】
なお、上記の説明では、消去電圧の初期値Ｖera1及び増分ΔＶeraがそれぞれ、１５Ｖと１Ｖとなっているが、別の値としても構わない。本実施形態では、図１６のような形で消去電圧をループ回数に応じて変化させるために、ループ回数と消去電圧との関係を規定するための設定値として、消去電圧の初期値と増分の値が、データ記憶回路８（図１参照）に予め保存されている。データ記憶回路８は、本開示の設定部の例に相当する。
【０１０５】
そして、１回目のループ処理の際には、初期値の値を利用し、２回目以降のループ処理の際には、初期値及び増分の値を利用することで、ループ回数に応じた消去電圧を発生させる。このような消去電圧は、コントローラ４による制御の下、電圧発生回路７が発生させる。本実施形態では、消去対象となる全メモリセルＭＣに、このような消去電圧を印加することで、これらのメモリセルＭＣからデータを消去する（Ｓ２０１）。コントローラ４及び電圧発生回路７は、本開示の電圧制御部の例に相当する。
【０１０６】
なお、消去電圧の初期値と増分の値は、データ記憶回路８ではなくＲＯＭフューズ６に格納しておいてもよい。
【０１０７】
（３）トラップ及びナローイングと消去処理との関係
次に、図１４で説明したトラップ及びナローイングと、図１５から図１７で説明した本実施形態の半導体記憶装置の消去時の動作との関係について説明する。
【０１０８】
本実施形態では、第１及び第２実施形態と同様、消去対象のメモリセルのそれぞれのデータ消去完了時のループ回数を、最終ループ回数と呼ぶことにする。また、消去対象の全メモリセルのデータ消去完了時のループ回数を、第１及び第２実施形態と同様、最終ループ回数の最大値と呼ぶことにする。
【０１０９】
ここで、本実施形態の半導体記憶装置では、フレッシュ時において、消去対象の全メモリセルの消去ベリファイが、Ｍ回目（Ｍは正の整数）のループ処理でパスするものとする。即ち、本実施形態の半導体記憶装置では、フレッシュ時において、最終ループ回数の最大値が、Ｍ回であるものとする。
【０１１０】
この場合、上記のようなナローイングが生じると、書き込み時とは逆に、電子や正孔がトンネル絶縁膜１１１を通過しにくくなる（これは、電子又は正孔がトンネル絶縁膜１１１にトラップされた位置に依存する）。そのため、このＭ回という回数が増加し、例えば、Ｍ＋３回となる。そのため、フレッシュ時と比較して消去時間が時長となる。消去時間が時長となると、消去処理と他の処理との整合上不都合が生じる可能性がある。
【０１１１】
そこで、本実施形態では、ある消去サイクルにおいて、最終ループ回数の最大値がＭ回から変化した場合には、この変化を打ち消すように、次回の消去サイクルから消去電圧の増分ΔＶeraの値を変更する。この処理の例が、図１８に示されている。
【０１１２】
図１８は、本実施形態における最終ループ回数の最大値の推移をプロットしたグラフである。図１８の横軸は、書き込み／消去サイクルの実行回数を表し、縦軸は、最終ループ回数の最大値を表す。
【０１１３】
図１８では、書き込み／消去サイクル回数が２．５万回となる消去サイクルで、最終ループ回数の最大値が３回から４回に増加している。この原因は、上述のナローイングにより、電子や正孔がトンネル絶縁膜１１１を通過しにくくなったことにある。
【０１１４】
本実施形態では、最終ループ回数の最大値が３回から４回に増加した場合、次回の消去サイクルから消去電圧の増分を増加させる。これには、逆に、電子や正孔がトンネル絶縁膜１１１を通過しやすくなる効果がある。よって、消去電圧の増分を増加させることで、次回の消去サイクルの最終ループ回数の最大値を、また３回に戻すことが可能となる。
【０１１５】
そこで、本実施形態では、最終ループ回数の最大値が３回から４回に変化した場合、この変化を打ち消す、即ち、最終ループ回数の最大値を３回に戻すように、次回の消去サイクルから消去電圧の増分を増加させる。これにより、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。本実施形態によれば、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
【０１１６】
図１８の例では、書き込み／消去サイクル回数が２．５万回、３．５万回、４万回となる消去サイクルで、最終ループ回数の最大値が３回から４回に増加している。そこで、図１８の例では、これらの次の消去サイクルから、消去電圧の増分を増加させている。その結果、最終ループ回数の最大値が、一定値（３回）に保たれている。
【０１１７】
なお、本実施形態では、最終ループ回数の最大値が増加するごとに、消去電圧の増分を、例えば０．５Ｖ増加させる。この場合、図１８の例では、２．５万、３．５万、４万サイクル後の消去電圧の増分は、それぞれ１．５Ｖ，２．０Ｖ，２．５Ｖとなる。ただし、消去電圧の増分の増加量は、０．５Ｖ以外の値に設定しても構わない。
【０１１８】
以下、このような増分の変更処理も含めて、本実施形態の半導体記憶装置の消去時の動作について詳細に説明する。
【０１１９】
（４）消去処理の詳細
図１９は、本実施形態の半導体記憶装置の消去時の動作について詳細に説明するためのフローチャートである。図１９には、図１５に示すステップＳ２０１及びＳ２０２に加え、ステップＳ２０３及びＳ２０４が示されている。
【０１２０】
消去時には、上述のように、消去対象のメモリセルに、消去電圧が印加され（Ｓ２０１）、これらのメモリセルの閾値電圧が、消去ベリファイ電圧を下回ったか否かが確認される（Ｓ２０２）。そして、これらの全メモリセルの閾値電圧が消去ベリファイ電圧を下回るまで、Ｓ２０１及びＳ２０２の処理が繰り返される。図１９のフローでは、フレッシュ時において、消去電圧の初期値Ｖera1は１５Ｖ、消去電圧の増分ΔＶeraは１Ｖ、最終ループ回数の最大値は３回であるとする。
【０１２１】
本実施形態の半導体記憶装置では、書き込み／消去サイクルの実行回数が増大すると、上述のようなナローイングが起こり、メモリセルからデータを消去しにくくなる。この場合、消去電圧の初期値や増分をフレッシュ時のままにすると、最終ループ回数の最大値が増え、例えば、６万サイクルの実行後に６回となる。
【０１２２】
そこで、図１９のフローでは、消去対象の全メモリセルの消去ベリファイがパスし、Ｓ２０１及びＳ２０２のループ処理が終了すると、最終ループ回数の最大値が所定の最大値（フレッシュ時の最大値）と一致するか否かを判断する（Ｓ２０３）。即ち、最終ループ回数の最大値が３回であるか否かを判断する。そして、最終ループ回数の最大値が３回であれば、消去処理を終了する。
【０１２３】
一方、最終ループ回数の最大値が３回より大きい値である場合には、最終ループの最大値を３回に戻すように、次回の消去時から消去電圧の増分を増加させるための設定処理を行う（Ｓ２０４）。即ち、次回の消去サイクルから増分を増加させるよう、消去電圧の増分を増加させるための設定を所定の設定箇所に設定する。そして、Ｓ２０４の処理の実行後に、消去処理を終了する。
【０１２４】
図２０は、消去電圧の増分の変更後における、ループ回数と消去電圧との関係を示したグラフである。図２０に示す消去電圧の初期値Ｖera1は、図１６に示す初期値Ｖera1と同じ値になっており、図２０に示す消去電圧の増分ΔＶera-gは、図１６に示す増分ΔＶeraよりも大きくなっていることに留意されたい（ΔＶera-g＞ΔＶera）。
【０１２５】
ここで、図１９に示すフローチャートについてより詳細に説明する。
【０１２６】
本実施形態では、図１９に示す処理の実行時に、コントローラ４（図１参照）が、最終ループ回数の最大値をカウントし、そのカウント値をデータ記憶回路８に記憶させる。第１及び第２実施形態と同様である。このカウント値は、Ｓ２０３の処理の際に、最終ループ回数の最大値が、フレッシュ時の最大値から変化したか否かを判断するのに利用される。コントローラ４における、最終ループ回数の最大値をカウントする機能は、本開示のカウント部の例に相当する。
【０１２７】
また、コントローラ４は、Ｓ２０４において、次回の消去時の消去電圧の増分を増加させるための設定処理を行う。第１及び第２実施形態と同様である。コントローラ４における、当該設定処理を行う機能は、本開示の設定変更部の例に相当する。
【０１２８】
なお、本実施形態では、第１及び第２実施形態と同様、消去対象となる全メモリセルの最終ループ回数の最大値をカウントする代わりに、該最終ループ回数の平均値をカウントしても構わない。この場合、Ｓ２０３及びＳ２０４の処理では、最終ループ回数の最大値の代わりに、最終ループ回数の平均値を使用することとなる。
【０１２９】
以下、本実施形態の半導体記憶装置の効果について説明する。
【０１３０】
以上のように、本実施形態では、消去時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように消去電圧の設定値を変更する。具体的には、消去電圧の増分を増加させる。
【０１３１】
これにより、本実施形態では、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。
【０１３２】
本実施形態によれば、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
【０１３３】
また、本実施形態の半導体記憶装置には、消去電圧の増分を増加させるための設定を保存しておくことが可能なデータ記憶回路８が設けられている。これにより、本実施形態では、最大ループ回数の最大値又は平均値が変化した場合、増分を増加させるための設定をデータ記憶回路８に保存しておくことで、その次回の消去サイクルから、消去電圧の増分を増加させることが可能となる。データ記憶回路８は例えば、上記設定や、最大ループ回数の最大値又は平均値のカウント値を保存するのに利用される。
【０１３４】
（第４実施形態）
第４実施形態では、第３実施形態と同様、図１９に示すフローに従って消去処理が行われる。ただし、第４実施形態では、最大ループ回数の最大値又は平均値がフレッシュ時の最大値又は平均値から変化した場合、この変化を打ち消すように、消去電圧の初期値Ｖera1を増加させる（Ｓ２０４）。
【０１３５】
これにより、本実施形態では、第３実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しにくくなった効果を相殺することや、最終ループ回数の最大値又は平均値を一定とすることが可能となる。
【０１３６】
図２１は、消去電圧の初期値の変更後における、ループ回数と消去電圧との関係を示したグラフである。図２１に示す消去電圧の増分ΔＶeraは、図１６に示す増分ΔＶeraと同じ値になっており、図２１に示す消去電圧の初期値Ｖera1-gは、図１６に示す初期値Ｖera1よりも大きくなっていることに留意されたい（Ｖera1-g＞Ｖera1）。
【０１３７】
なお、本実施形態では、最終ループ回数の最大値が増加するごとに、消去電圧の初期値を、例えば１Ｖ増加させる。この場合、図１０の例では、２．５万、３．５万、４万サイクル後の消去電圧の初期値は、それぞれ１６Ｖ，１７Ｖ，１８Ｖとなる。ただし、消去電圧の初期値の増加量は、１Ｖ以外の値に設定しても構わない。
【０１３８】
以上のように、本実施形態では、消去時において、最大ループ回数の最大値又は平均値が、所定の最大値又は平均値から変化した場合、この変化を打ち消すように消去電圧の初期値を増加させる。
【０１３９】
これにより、本実施形態では、第３実施形態と同様、ナローイングにより電子や正孔がトンネル絶縁膜１１１を通過しにくくなった効果が相殺され、フレッシュ時も多くの書き込み／消去サイクルを経た後も、最終ループ回数の最大値が一定となる。その結果、最終ループ回数の最大値の増加に起因する消去時間の時長を抑制することが可能となる。
【０１４０】
本実施形態によれば、第３実施形態と同様、消去時間の時長を抑制することで、半導体記憶装置のパフォーマンスの劣化を抑制することが可能となる。
【０１４１】
なお、第３及び第４実施形態の変形例として、最大ループ回数の最大値又は平均値が変化した場合、この変化を打ち消すように、消去電圧の初期値と増分の両方を変更する実施形態も考えられる。この変形例によっても、第３及び第４実施形態と同様の効果を得ることが可能である。
【０１４２】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１４３】
１  メモリセルアレイ
２  センスアンプ回路
３  ローデコーダ
４  コントローラ
５  入出力バッファ
６  ＲＯＭフューズ
７  電圧発生回路
８  データ記憶回路
１１  ＮＡＮＤセルユニット
１２  センスアンプ
２１  昇圧回路
２２  パルス発生回路
１０１  基板
１１１  トンネル絶縁膜
１１２  浮遊ゲート
１１３  ゲート間絶縁膜
１１４  制御ゲート
１１５  ソース／ドレイン拡散層
１２１  層間絶縁膜
【図１】
2012027969.tif 000003
【図２】
2012027969.tif 000004
【図３】
2012027969.tif 000005
【図４】
2012027969.tif 000006
【図５】
2012027969.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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