(57)【要約】【課題】ピーク電流を低減することが可能な駆動回路を提供すること。【解決手段】本発明にかかる駆動回路は、複数ビットのデジタルデータの電圧レベルをシフトして複数の階調信号線に供給するレベルシフト部１３と、複数の階調信号線に供給されたデジタルデータに応じた階調電圧をアナログデータとして出力するＤ／Ａ変換回路１５と、レベルシフト部１３とＤ／Ａ変換回路１５との間の複数の階調信号線上にそれぞれ設けられた複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎと、複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する制御信号を出力するタイミング制御回路２１と、を備える。【選択図】図２
2012234088.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデジタルデータの電圧レベルをシフトして複数の階調信号線に供給するレベルシフト部と、
前記複数の階調信号線に供給された前記デジタルデータに応じた階調電圧をアナログデータとして出力するＤ／Ａ変換回路と、
前記レベルシフト部と前記Ｄ／Ａ変換回路との間の前記複数の階調信号線上にそれぞれ設けられた複数の第１スイッチ回路と、
前記複数の第１スイッチ回路のうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する制御信号を出力するタイミング制御回路と、を備えた駆動回路。
【請求項２】
前記タイミング制御回路は、
前記複数の第１スイッチ回路のオフからオンの切り替えをそれぞれ異なるタイミングで制御する前記制御信号を出力することを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記タイミング制御回路は、
前記複数の第１スイッチ回路を複数のグループに分け、前記複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御する前記制御信号を出力することを特徴とする請求項１に記載の駆動回路。
【請求項４】
前記タイミング制御回路は、
前記複数の第１スイッチ回路のうち最上位ビットのデジタルデータが伝搬される前記階調信号線上のスイッチ回路から順にオフからオンの切り替えを行うように前記制御信号を出力することを特徴とする請求項１〜３のいずれか一項に記載の駆動回路。
【請求項５】
前記階調電圧を出力する階調電圧出力回路と前記Ｄ／Ａ変換回路との間の複数の階調電圧線上にそれぞれ設けられた複数の第２スイッチ回路と、
対となる階調信号線間にそれぞれ設けられた複数の第３スイッチ回路と、をさらに備えた請求項１〜４のいずれか一項に記載のタイミング制御回路。
【請求項６】
前記複数の第３スイッチ回路がオンに制御される場合には、前記複数の第１スイッチ回路及び前記複数の第２スイッチ回路は何れもオフに制御されることを特徴とする請求項５に記載のタイミング制御回路。
【請求項７】
表示パネルと、
前記表示パネルのゲートラインを駆動する複数のゲートドライバと、
前記表示パネルのデータラインを駆動する請求項１〜６のいずれか一項に記載された駆動回路と、を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及びそれを備えた表示装置に関し、特にピーク電流の低減に適した駆動回路及びそれを備えた表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の高解像度化及び高色調化に伴い、ドライバＩＣ（表示装置の駆動回路）の多出力化及び多階調化が進んでいる。ドライバＩＣの多出力化及び多階調化が進むことにより、デジタル信号である階調信号の振幅電圧レベルを低電圧から高電圧にシフトしてＤ／Ａ変換回路に供給するレベルシフタの数は増加する。
【０００３】
ここで、レベルシフタの出力信号の電圧レベルがロウレベルからハイレベルに又はハイレベルからロウレベルに変化する場合、その変化直後をピークにして、当該レベルシフタからＤ／Ａ変換回路に充放電電流及び貫通電流が流れる。レベルシフタの数が増加し、これら複数のレベルシフタの出力信号の電圧レベルがロウレベルからハイレベルに又はハイレベルからロウレベルに一斉に変化すると、その変化直後をピークにして、これら複数のレベルシフタからＤ／Ａ変換回路に一斉に充放電電流および貫通電流が流れ、複数のレベルシフタに共通に電力を供給するＧＮＤを含む電源配線のピーク電流が増大（以降では、単に「レベルシフタ（群）のピーク電流が増加する」というような言い方をすることがある）する。具体的には、レベルシフタの出力信号が、ロウレベルからハイレベルに変わる時にＧＮＤより高い電位の電源線に充放電電流（動作電流の一部）が流れ、ハイレベルからロウレベルに変わる時にＧＮＤ電源線に充放電電流（動作電流の一部）が流れる。貫通電流は出力のどちらの変化の場合にも発生し、ＧＮＤ線と高電位の電源線の両方に同じ値の電流が流れる。それにより、電磁干渉（ＥＭＩ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）や電源ノイズによる回路の誤動作が発生する等の問題があった。
【０００４】
消費電力を低減する技術が、特許文献１及び特許文献２に開示されている。
【０００５】
図１６は、特許文献１に開示された表示装置の駆動回路を示す図である。図１６に示す表示装置の駆動回路は、複数のレベルシフタからなるレベルシフタ群１０１と、階調電圧出力回路（不図示）１０２と、階調信号線１０３と、階調電圧線１０４と、デジタル−アナログ変換回路１０５と、レベルシフタ信号スイッチ１０６と、階調電圧入力スイッチ１０７と、電荷回収スイッチ１０８と、を備える。
【０００６】
レベルシフタ群１０１は、デジタルの階調信号を複数の相補信号で出力する。階調電圧出力回路１０２は、アナログの階調電圧を出力する。階調信号線１０３は、レベルシフタ群１０１からの出力を受ける。階調電圧線１０４は、階調電圧出力回路１０２からの出力を受ける。デジタル−アナログ変換回路１０５は、階調信号線１０３で与えられるデジタルの階調信号に応じて階調電圧線１０４で与えられるアナログの階調電圧を選択して出力する。レベルシフタ信号スイッチ１０６は、レベルシフタ群１０１を階調信号線１０３から切断し、又は、階調信号線１０３を接続する。階調電圧入力スイッチ１０７は、階調電圧出力回路１０２を階調電圧線１０４から切断し、又は、階調電圧線１０４に接続する。電荷回収スイッチ１０８は、対となる相補信号を伝達する対となる階調信号線間を接続し、又は、対となる階調信号線間を分離する。
【０００７】
レベルシフタ信号スイッチ１０６は、レベルシフタ群１０１から出力されたデジタルの階調信号をデジタル−アナログ変換回路１０５に対して伝達するか否かを制御する。例えば、レベルシフタ信号スイッチ１０６がオンのときレベルシフタ群１０１とデジタル−アナログ変換回路１０５とが電気的に接続される。それにより、デジタル−アナログ変換回路１０５は、レベルシフタ群１０１から出力されたデジタルの階調信号に基づいてアナログの階調電圧を選択して出力する。一方、レベルシフタ信号スイッチ１０６がオフのときレベルシフタ群１０１とデジタル−アナログ変換回路１０５との間の電気的接続が遮断される。このとき、電荷回収スイッチ１０８をオンして対となる相補信号を伝達する対となる階調信号線間をショートすることにより、階調信号線１０３の電荷回収を行う。それにより、消費電力が低減される。この時、デジタル−アナログ変換回路１０５を構成するトランジスタのゲート電圧がこの電荷回収によって全てＧＮＤと高電位の電源電圧の中間の電位になるため、デジタル−アナログ変換回路１０５を構成するトランジスタは全てオンしてしまう。これにより階調電圧出力回路１０２の出力どうしがショートしてしまうのを避けるため、階調電圧入力スイッチ１０７をオフにする。
【０００８】
図１７は、特許文献２に開示された電位変換回路２００を示す図である。図１７に示す電位変換回路２００は、レジスタ回路２０１から出力された入力データＩＮをラッチするラッチ回路２０２と、ラッチ回路２０２の出力信号を電位変換するレベルシフタ回路２０３と、当該レベルシフタ回路２０３の出力を整形しＬＣＤ制御回路２０５に出力するインバータ回路２０４と、を備える。なお、レジスタ回路２０１とＬＣＤ制御回路２０５との間には、上記した電位変換回路２００が複数設けられている。
【０００９】
インバータ回路２０４は、ＰチャネルＭＯＳトランジスタ２０６と、ＮチャネルＭＯＳトランジスタ２０７と、直流パスカット用トランジスタ２０８と、を有する。トランジスタ２０６〜２０８は、ＶＣＣ電源とＶＳＳ電源との間に直列接続されている。トランジスタ２０６及びトランジスタ２０７の各ゲートにはレベルシフタ回路２０３からの出力が供給される。そして、トランジスタ２０６のドレイン及びトランジスタ２０７のドレイン間の接続点Ｎ１の電位が出力データＯＵＴとしてＬＣＤ制御回路２０５に出力される。また、トランジスタ２０８のゲートには、タイミング発生回路（不図示）２０９から出力されたカット信号ＣＵＴが入力される。
【００１０】
図１７に示す電位変換回路２００は、入力データＩＮの電位変化時において、タイミング発生回路２０９からのカット信号ＣＵＴに基づいてトランジスタ２０８をオフすることにより、レベルシフタ回路２０３の出力のなまりに起因するインバータ回路２０４の直流パスをカットしている。それにより、消費電力が低減される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−０１５２１７号公報
【特許文献２】特開平９−１９７３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１には、レベルシフタ信号スイッチ１０６を構成する複数のスイッチのオフからオンへの切り替えタイミングについて何ら言及されていない。したがって、当該複数のスイッチのオフからオンへの切り替えは一斉に行われると考えられる。そのため、特許文献１に示す駆動回路では、レベルシフタ群１０１を構成する複数のレベルシフタから階調信号線１０３およびデジタル−アナログ変換回路１０５を構成するトランジスタのゲートに一斉に充放電電流が流れ、レベルシフタ回路群１０１の電源線のピーク電流が増大するという問題があった。
【００１３】
特許文献２に示す電位変換回路２００は、タイミング発生回路２０９からのカット信号ＣＵＴにより入力データの電位変化時にインバータ回路２０４の直流パスをカットしている。したがって、複数の電位変換回路２００の出力はタイミング発生回路２０９からのカット信号ＣＵＴがオン（直流パスカット用トランジスタ２０８がオン）になる時に一斉に変化するものと考えられる。そのため、特許文献２に示す電位変換回路２００を複数備えた駆動回路では、複数のレベルシフタ回路２０３からＬＣＤ制御回路２０５に一斉に充放電電流が流れ、複数のレベルシフタ回路２０３に共通の電源線のピーク電流が増大するという問題があった。
【００１４】
このように、従来技術の駆動回路では、ピーク電流が増大するという問題があった。
【課題を解決するための手段】
【００１５】
本発明にかかる駆動回路は、複数ビットのデジタルデータの信号電圧レベルをシフトして複数の階調信号線に供給するレベルシフト部と、前記複数の階調信号線に供給された前記デジタルデータに応じた階調電圧をアナログデータとして出力するＤ／Ａ変換回路と、前記レベルシフト部と前記Ｄ／Ａ変換回路との間の前記複数の階調信号線上にそれぞれ設けられた複数の第１スイッチ回路と、前記複数の第１スイッチ回路のうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する制御信号を出力するタイミング制御回路と、を備える。
【００１６】
上述のような回路構成により、ピーク電流の増大を抑制することができる。
【発明の効果】
【００１７】
本発明により、ピーク電流の増大を抑制することが可能な駆動回路及びそれを備えた表示装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１にかかる駆動回路を示すブロック図である。
【図２】本発明の実施の形態１にかかる駆動回路を示すブロック図である。
【図３】本発明の実施の形態１にかかるＤ／Ａ変換回路の構成例を示す図である。
【図４】本発明の実施の形態１にかかる駆動回路の動作を示すタイミングチャートである。
【図５】従来技術の駆動回路の動作を示すタイミングチャートである。
【図６】レベルシフタＬＳ１に流れる電流の変化を示すタイミングチャートである。
【図７】従来技術のレベルシフタＬＳ１〜ＬＳｎに流れる電流の変化を示すタイミングチャートである。
【図８】本発明の実施の形態１にかかるレベルシフタＬＳ１〜ＬＳｎに共通の電源線に流れる電流の変化を示すタイミングチャートである。
【図９】本発明の実施の形態１にかかるタイミング制御回路の構成例を示す図である。
【図１０】本発明の実施の形態１にかかるタイミング制御回路の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態１にかかるタイミング制御回路の他の構成例を示す図である。
【図１２】本発明の実施の形態１にかかるタイミング制御回路の動作を示すタイミングチャートである。
【図１３】本発明の実施の形態２にかかる駆動回路を示すブロック図である。
【図１４】本発明の実施の形態２にかかる駆動回路の動作を示すタイミングチャートである。
【図１５】本発明の実施の形態３にかかる駆動回路を示すブロック図である。
【図１６】従来技術の駆動回路を示すブロック図である。
【図１７】従来技術の電位変換回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２０】
実施の形態１
図１は、本発明の実施の形態１にかかる駆動回路を示すブロック図である。本実施の形態にかかる駆動回路１は、複数ビットのパラレルデータ（デジタルデータ）の電圧レベルをシフトしてＤ／Ａ変換回路に出力するレベルシフト部と当該Ｄ／Ａ変換回路との間に複数のスイッチ回路（第１スイッチ回路）ＳＷＣ１〜ＳＷＣｎを備える。そして、本実施の形態にかかる駆動回路１は、これら複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。以下、具体的に説明する。
【００２１】
まず、駆動回路１の回路構成について説明する。図１に示すように、駆動回路１は、シリアル−パラレル変換回路１１と、ラッチ部１２と、レベルシフト部１３と、階調電圧出力回路１４と、Ｄ／Ａ変換回路１５、出力回路１６と、スイッチ部２０と、タイミング制御回路２１と、を備える。図１において、クロック信号／ビットデータ部１７は、ビットデータを出力している。シリアル−パラレル変換回路１１は、ビットデータを入力し、ｎビットのパラレルデータ（デジタルデータ）を出力する。シリアル−パラレル変換回路１１及びラッチ部１２は、論理設定入力信号部１８から出力されるストローブ信号ＳＴＢに同期して動作する。それにより、シリアル−パラレル変換回路１１から出力されたパラレルデータがラッチ部１２に書き込まれる。ラッチ部１２は、書き込まれたパラレルデータをレベルシフト部１３に対して出力する。
【００２２】
レベルシフト部１３は、複数ビットのパラレルデータの電圧レベルをシフトし、それぞれ複数の階調信号線を介してＤ／Ａ変換回路１５に対して出力する。なお、レベルシフト部１３とＤ／Ａ変換回路１５との間の複数の階調信号線上には、スイッチ部２０が設けられている。
【００２３】
タイミング制御回路２１は、ストローブ信号ＳＴＢに基づいて複数のスイッチ制御信号を生成しスイッチ部２０に対して出力する。スイッチ部２０のオンオフは、当該複数のスイッチ制御信号によって制御される。
【００２４】
階調電圧出力回路１４は、γ補正電源１９の電源に基づいて電圧レベルの異なる複数の階調電圧を生成し、それぞれ複数の階調電圧線を介してＤＡ変換回路１５に対して出力する。例えば、階調電圧出力回路１４は、２ｎ個（ｎは２以上の整数）の階調電圧を生成し、出力する。ＤＡ変換回路１５は、電圧レベルシフト後のパラレルデータに基づいて、２ｎ個の階調電圧うちいずれかの階調電圧を選択し、アナログデータとして出力する。出力回路１６は、アナログデータを駆動回路１の出力として出力する。
【００２５】
次に、駆動回路１の詳細について図２を用いて説明する。以下、特に断りがない限り駆動回路１の１つのアナログ出力あたりのパラレルデータのビット幅がｎビットである場合を例に説明する。ラッチ部１２は、１アナログ出力あたりｎ個のラッチ回路Ｌ１〜Ｌｎを有する。ラッチ部１２は、ｎビットのパラレルデータに対応するｎ組の相補信号をストローブ信号ＳＴＢの立ち上がりに同期して出力する。より具体的には、ラッチ回路Ｌ１は、１組目の相補信号を出力端子Ｑ，ＱＢから出力する。ラッチ回路Ｌ２は２組目の相補信号を出力端子Ｑ，ＱＢから出力する。同様にして、ラッチ回路Ｌ３〜Ｌｎはそれぞれ３〜ｎ組目の相補信号を出力端子Ｑ，ＱＢから出力する。
【００２６】
レベルシフト部１３は、１アナログ出力あたりｎ個のレベルシフタＬＳ１〜ＬＳｎを有する。レベルシフト部１３は、ラッチ部１２から出力されたｎ組の相補信号の電圧レベルを低電圧系から高電圧系にシフトし、ｎ組の階調信号線に供給する。より具体的には、レベルシフタＬＳ１は、ラッチ回路Ｌ１から出力された１組目の相補信号（信号Ａ１及びその反転信号Ａ１Ｂ）の電圧レベルを低電圧系から高電圧系にシフトして１組目の相補信号（信号Ｓ１及びその反転信号Ｓ１Ｂ）を出力する。同様にして、レベルシフタＬＳ２〜ＬＳｎは、それぞれラッチ回路Ｌ２〜Ｌｎから出力された２〜ｎ組目の相補信号（信号Ａ２〜Ａｎ及びその反転信号Ａ２Ｂ〜ＡｎＢ）の電圧レベルを低電圧系から高電圧系にシフトして２〜ｎ組目の相補信号（信号Ｓ２〜Ｓｎ及びその反転信号Ｓ２Ｂ〜ＳｎＢ）を出力する。
【００２７】
例えば、信号Ａ１がロウレベルの場合、その反転信号Ａ１Ｂはハイレベル、信号Ｓ１はロウレベル、その反転信号Ｓ１Ｂはハイレベルを示す。また、信号Ａ１がハイレベルの場合、その反転信号Ａ１Ｂはロウレベル、信号Ｓ１はハイレベル、その反転信号Ｓ１Ｂはロウレベルを示す。同様にして、信号Ａ２〜Ａｎがロウレベルの場合、その反転信号Ａ２Ｂ〜ＡｎＢはハイレベル、信号Ｓ２〜Ｓｎはロウレベル、その反転信号Ｓ２Ｂ〜ＳｎＢはハイレベルを示す。
【００２８】
Ｄ／Ａ変換回路１５は、レベルシフト部１３から出力された１アナログ出力あたりｎ組の相補信号（電圧レベルシフト後のパラレルデータ）Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢに基づいて、２ｎ個の階調電圧のうちいずれかの階調電圧を選択し、アナログデータとして出力する。なお、２ｎ個の階調電圧は、対応する２ｎ本の階調電圧線を介して階調電圧出力回路１４からＤ／Ａ変換回路１５に供給される。また、ｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、二線一組となったｎ組の階調信号線を介してレベルシフト部１３からＤ／Ａ変換回路１５に供給される。
【００２９】
Ｄ／Ａ変換回路１５は、複数のトランジスタを備える。より具体的には、Ｄ／Ａ変換回路１５は、それぞれ相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢに対して２ｎ〜２１個のトランジスタを備える。例えば、ｎ＝４の場合、Ｄ／Ａ変換回路１５は、２４＋２３＋２２＋２１＝３０個のトランジスタを備える。以下、ｎ＝４の場合におけるＤ／Ａ変換回路１５の動作について、図３を用いて説明する。なお、ここでは複数のトランジスタは全てＮチャンネルＭＯＳトランジスタであり、ハイレベルは階調電圧出力回路の最大電圧以上の電圧、ロウレベルは階調電圧出力回路の最小電圧以下の電圧であるとして説明する。もちろん、複数のトランジスタを全てＰチャンネルＭＯＳトランジスタで構成した場合は、ハイレベルは階調電圧出力回路の最低電圧以下の電圧、ロウレベルは階調電圧出力回路の最大電圧以上の電圧であるとして考える。
【００３０】
相補信号Ｓ１，Ｓ１Ｂに対して設けられた２４（＝１６）個のトランジスタＴ１〜Ｔ１６のうち、トランジスタＴ１〜Ｔ８は、それぞれ２４（＝１６）本の階調電圧線のうち８本の階調電圧線とノードＮ１１〜Ｎ１８との間に設けられる。トランジスタＴ９〜Ｔ１６は、それぞれ残りの８本の階調電圧線とノードＮ１１〜Ｎ１８との間に設けられる。
【００３１】
レベルシフタＬＳ１から出力された信号Ｓ１はトランジスタＴ１〜Ｔ８の各ゲートに印加され、信号Ｓ１ＢはトランジスタＴ９〜Ｔ１６の各ゲートに印加される。例えば、信号Ｓ１がハイレベル、信号Ｓ１Ｂがロウレベルの場合、トランジスタＴ１〜Ｔ８はオンし、トランジスタＴ９〜Ｔ１６はオフする。一方、信号Ｓ１がロウレベル、信号Ｓ１Ｂがハイレベルの場合、トランジスタＴ１〜Ｔ８はオフし、トランジスタＴ９〜Ｔ１６はオンする。
【００３２】
相補信号Ｓ２，Ｓ２Ｂに対して設けられた２３（＝８）個のトランジスタＴ２１〜Ｔ２８のうち、トランジスタＴ２１〜Ｔ２４は、それぞれノードＮ１２，Ｎ１４，Ｎ１６，Ｎ１８とノードＮ２１〜Ｎ２４との間に設けられる。トランジスタＴ２５〜Ｔ２８は、それぞれノードＮ１１，Ｎ１３，Ｎ１５，Ｎ１７とノードＮ２１〜Ｎ２４との間に設けられる。
【００３３】
レベルシフタＬＳ２から出力された信号Ｓ２はトランジスタＴ２１〜Ｔ２４の各ゲートに印加され、信号Ｓ２ＢはトランジスタＴ２５〜Ｔ２８の各ゲートに印加される。例えば、信号Ｓ２がハイレベル、信号Ｓ２Ｂがロウレベルの場合、トランジスタＴ２１〜Ｔ２４はオンし、トランジスタＴ２５〜Ｔ２８はオフする。一方、信号Ｓ２がロウレベル、信号Ｓ２Ｂがハイレベルの場合、トランジスタＴ２１〜Ｔ２４はオフし、トランジスタＴ２５〜Ｔ２８はオンする。
【００３４】
相補信号Ｓ３，Ｓ３Ｂに対して設けられた２２（＝４）個のトランジスタＴ３１〜Ｔ３４のうち、トランジスタＴ３１，Ｔ３２は、それぞれノードＮ２２，Ｎ２４とノードＮ３１，Ｎ３２との間に設けられる。トランジスタＴ３３，Ｔ３４は、それぞれノードＮ２１，Ｎ２３とノードＮ３１，３２との間に設けられる。
【００３５】
レベルシフタＬＳ３から出力された信号Ｓ３はトランジスタＴ３１，Ｔ３２の各ゲートに印加され、信号Ｓ３ＢはトランジスタＴ３３，Ｔ３４の各ゲートに印加される。例えば、信号Ｓ３がハイレベル、信号Ｓ３Ｂがロウレベルの場合、トランジスタＴ３１，Ｔ３２はオンし、トランジスタＴ３３，Ｔ３４はオフする。一方、信号Ｓ３がロウレベル、信号Ｓ３Ｂがハイレベルの場合、トランジスタＴ３１，Ｔ３２はオフし、トランジスタＴ３３，Ｔ３４はオンする。
【００３６】
相補信号Ｓ４，Ｓ４Ｂに対して設けられた２１（＝２）個のトランジスタＴ４１，Ｔ４２のうち、トランジスタＴ４１は、ノードＮ３２とＤ／Ａ変換回路１５の出力端子との間に設けられる。トランジスタＴ４２は、ノードＮ３１とＤ／Ａ変換回路１５の出力端子との間に設けられる。
【００３７】
レベルシフタＬＳ４から出力された信号Ｓ４はトランジスタＴ４１のゲートに印加され、信号Ｓ４ＢはトランジスタＴ４２のゲートに印加される。例えば、信号Ｓ４がハイレベル、信号Ｓ４Ｂがロウレベルの場合、トランジスタＴ４１はオンし、トランジスタＴ４２はオフする。一方、信号Ｓ４がロウレベル、信号Ｓ４Ｂがハイレベルの場合、トランジスタＴ４１はオフし、トランジスタＴ４２はオンする。
【００３８】
Ｄ／Ａ変換回路１５は、上記した回路構成により、レベルシフト部１３から出力されたｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢに基づいて、２ｎ個の階調電圧線のうち何れか１個の階調電圧線とＤ／Ａ変換回路１５の出力端子とを導通させる。このようにして、Ｄ／Ａ変換回路１５は、２ｎ個の階調電圧のうちいずれか１個の階調電圧を選択し、アナログデータとして出力する。
【００３９】
図２に示すように、スイッチ部２０は、スイッチ回路ＳＷＣ１〜ＳＷＣｎを有する。スイッチ回路ＳＷＣ１〜ＳＷＣｎは、それぞれレベルシフト部１３とＤ／Ａ変換回路１５との間のｎ組の階調信号線上に設けられる。なお、各スイッチ回路ＳＷＣ１〜ＳＷＣｎは２つのスイッチＳＷ１，ＳＷ１Ｂ〜ＳＷｎ，ＳＷｎＢを有する。
【００４０】
スイッチ部２０は、レベルシフト部１３から出力されたｎ組の相補信号（電圧レベルシフト後のパラレルデータ）Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢをＤ／Ａ変換回路１５に対して伝達するか否かを制御する。例えば、スイッチ部２０を構成するスイッチ回路ＳＷＣ１〜ＳＷＣｎがオンの場合、レベルシフト部１３とＤ／Ａ変換回路１５とが電気的に接続される。それにより、レベルシフト部１３から出力されたｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、Ｄ／Ａ変換回路１５に伝達される。そして、Ｄ／Ａ変換回路１５は、ｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢに基づいて２ｎ個の階調電圧から１個の階調電圧を選択して出力する。一方、スイッチ回路ＳＷＣ１〜ＳＷＣｎがオフの場合、レベルシフト部１３とＤ／Ａ変換回路１５との電気的接続が遮断される。
【００４１】
タイミング制御回路２１は、ストローブ信号ＳＴＢに基づいてスイッチ制御信号Ｃ１〜Ｃｎを生成し、それぞれスイッチ回路ＳＷＣ１〜ＳＷＣｎに対して出力する。図４は、本実施の形態にかかる駆動回路の動作を示すタイミングチャートである。図４に示すように、タイミング制御回路２１は、ストローブ信号ＳＴＢの立ち上がりに同期して、スイッチ制御信号Ｃ１〜Ｃｎを一斉に立ち下げる。それにより、スイッチ回路ＳＷＣ１〜ＳＷＣｎが一斉にオフし、レベルシフト部１３とＤ／Ａ変換回路１５との電気的接続が遮断される。なお、Ｄ／Ａ変換回路１５側の階調信号線の入力はＨｉＺ（ハイインピーダンス）状態となるが、階調信号線の寄生容量と階調信号線に接続するトランジスタのゲート容量に蓄えられた電荷により、数１０ｎｓ程度の短時間であれば当該階調信号線の電位は保持される。また、後述するが、ストローブ信号ＳＴＢがハイレベルを示す期間は１００ｎｓ程度であるため、スイッチ回路ＳＷＣ１〜ＳＷＣｎが数１０ｎｓ程度オフしたとしてもＤ／Ａ変換回路１５内のトランジスタ群の動作に影響はない。したがって、階調電圧線同士のショートによるＤ／Ａ変換回路１５の誤動作は発生しない。
【００４２】
その後、タイミング制御回路２１は、スイッチ制御信号Ｃ１〜Ｃｎをそれぞれ異なるタイミングで順に立ち上げる。それにより、スイッチ回路ＳＷＣ１〜ＳＷＣｎはそれぞれ異なるタイミングで順にオンし、それに応じて、レベルシフト部１３に設けられたレベルシフタＬＳ１〜ＬＳｎと、Ｄ／Ａ変換回路１５に設けられた対応するトランジスタと、がそれぞれ異なるタイミングで順に電気的に接続される。つまり、レベルシフタＬＳ１〜ＬＳｎから出力されたｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、それぞれ異なるタイミングで順にＤ／Ａ変換回路１５に伝達される。それにより、レベルシフタＬＳ１〜ＬＳｎの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大は抑制される。なお、ストローブ信号ＳＴＢがハイレベルを示す期間中、パラレルデータがＤ／Ａ変換回路１５に書き込まれる。つまり、ストローブ信号ＳＴＢがハイレベルを示す期間中、Ｄ／Ａ変換回路１５に設けられた複数のトランジスタのオンオフの状態が順に確定するとともにその時の値がＤ／Ａ変換回路１５から出力されるが、Ｄ／Ａ変換回路１５の出力を受ける出力回路１６の出力をＨｉＺにしているため、駆動回路１の出力は変化しない。その後、ストローブ信号ＳＴＢが立ち下がってロウレベルを示す期間中、パラレルデータに基づいて選択され、Ｄ／Ａ変換回路１５から出力された階調電圧が出力回路１６から出力され、駆動回路１の出力電圧が決定する。
【００４３】
もちろん、タイミング制御回路２１は、スイッチ制御信号Ｃ１〜Ｃｎのうち少なくとも一つのスイッチ制御信号を他のスイッチ制御信号と異なるタイミングで立ち上げた後、当該他のスイッチ制御信号を立ち上げる構成であればよい。それにより、スイッチ制御信号Ｃ１〜Ｃｎを一斉に立ち上げる場合よりもレベルシフタＬＳ１〜ＬＳｎの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。ここで、スイッチ制御信号Ｃ１〜Ｃｎの信号変化のタイミングは、各レベルシフタの充放電電流のピーク値を考慮して決定されることが好ましい。例えば、オンオフを制御しているトランジスタの数が少ないレベルシフタの場合、充放電電流のピークは比較的小さい。このような充放電電流のピークの小さいレベルシフタに接続される複数のスイッチ回路を同一タイミングでオフからオンに制御しても充放電電流のピークはほとんど増大しない。つまり、スイッチ制御信号Ｃｎ、Ｃｎ−１、Ｃｎ−２といった、接続するトランジスタのゲート数が小さいスイッチを制御する信号は、１つのグループとして同一のタイミングで動作させても問題が無いということである。
【００４４】
また、各スイッチ回路ＳＷＣ１〜ＳＷＣｎを構成する２つのスイッチＳＷ１，ＳＷ１Ｂ〜ＳＷｎ，ＳＷｎＢのオンオフの切り替えは同時に行われる。階調電圧線同士のショートによる階調電圧の変動、無駄な電力消費や素子寿命の短縮を引き起さないようにするためである。
【００４５】
このように、本実施の形態にかかる駆動回路１は、複数ビットのパラレルデータ（デジタルデータ）の電圧レベルをシフトしてＤ／Ａ変換回路に供給するレベルシフト部と当該Ｄ／Ａ変換回路との間に複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎを備える。そして、本実施の形態にかかる駆動回路１は、これら複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。
【００４６】
（従来技術との比較）
図５は、スイッチ回路ＳＷＣ１〜ＳＷＣｎ及びタイミング制御回路２１を有しない従来技術の駆動回路の動作を示すタイミングチャートである。図５に示すように、従来技術の駆動回路では、ストローブ信号ＳＴＢの立ち上がりに同期して、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５にｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢ（電圧レベルシフト後のパラレルデータ）が一斉に伝達される。例えば、ストローブ信号ＳＴＢがハイレベルを示す期間中、パラレルデータがＤ／Ａ変換回路１５に一斉に書き込まれる。つまり、ストローブ信号ＳＴＢがハイレベルを示す期間中、Ｄ／Ａ変換回路１５に設けられた複数のトランジスタのオンオフの状態が確定して１つの階調電圧が選択され、Ｄ／Ａ変換回路１５から出力するが、その時出力回路１６はＨｉＺになっているため、駆動回路１の出力は変化しない。その後、ストローブ信号ＳＴＢが立ち下がってロウレベルを示す期間中、パラレルデータに基づいて選択された階調電圧が出力回路１６から出力され、駆動回路１の出力電圧が決定する。なお、スイッチ回路ＳＷＣ１〜ＳＷＣｎが一斉にオフからオンに切り替わる構成を有する従来技術の駆動回路の場合も、スイッチ回路ＳＷＣ１〜ＳＷＣｎが一斉にオフからオンに切り替わることにより、レベルシフタＬＳ１〜ＬＳｎが一斉に動作する。
【００４７】
図６は、レベルシフタＬＳ１に流れる電流の変化を示すタイミングチャートである。図６に示すように、スイッチ回路ＳＷＣ１がオフからオンに切り替わると、その切り替わり直後をピークにして、レベルシフタＬＳ１からＤ／Ａ変換回路１５に充放電電流が流れる。
【００４８】
スイッチ回路ＳＷＣ１〜ＳＷＣｎが一斉にオフからオンに切り替わる構成を有する従来技術の場合、その切り替わり直後をピークにして、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に一斉に充放電電流が流れる。そのため、図７に示すように、レベルシフタＬＳ１〜ＬＳｎの充放電電流が重畳され、駆動回路全体としてピーク電流が増大する。
【００４９】
一方、本発明のようにスイッチ回路ＳＷＣ１〜ＳＷＣｎが異なるタイミングで順にオフからオンに切り替わる場合、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に流れる充放電電流のピークが分散されるため、図８に示すように、全体としてピーク電流の増大が抑制される。なお、スイッチ回路ＳＷＣ１〜ＳＷＣｎの少なくとも一つのスイッチ回路が他のスイッチ回路と異なるタイミングでオンからオフに切り替わる構成であれば、従来技術と比較して、全体としてピーク電流の増大が抑制される。
【００５０】
（タイミング制御回路２１の構成例）
図９は、タイミング制御回路２１の具体的な構成例を示す図である。図９に示すタイミング制御回路２１は、フリップフロップ（以下、単にＦＦと称す）２１１と、遅延生成部２１２と、インバータ２１３−１〜２１３−ｎと、ＮＡＮＤ回路２１４−１〜２１４−ｎと、ＯＲ回路２１５−１〜２１５−ｎと、レベルシフタ２１６−１〜２１６−ｎと、を備える。
【００５１】
ＦＦ２１１では、データ入力端子（Ｄ）にハイレベルの固定信号が入力され、クロック入力端子（Ｃ）にストローブ信号ＳＴＢが入力され、リセット入力端子（ＲＳＴ）にリセット信号ＲＳＴが入力され、データ出力端子（Ｑ）から遅延生成部２１２に向けて信号が出力される。
【００５２】
遅延生成部２１２は、ＦＦ２１１の後段に設けられ、カスケード接続された複数のバッファを備える。カスケード接続された複数のバッファのうちいずれかｎ個のバッファの出力信号をそれぞれ遅延信号ＤＬＹ１〜ＤＬＹｎとして出力する。つまり、遅延生成部２１２は、ＦＦ２１１の出力信号にそれぞれ異なる遅延量を付加した遅延信号ＤＬＹ１〜ＤＬＹｎを出力する。
【００５３】
インバータ２１３−１〜２１３−ｎは、それぞれ遅延信号ＤＬＹ１〜ＤＬＹｎの反転信号である遅延信号ＤＬＹ１Ｂ〜ＤＬＹｎＢを出力する。
【００５４】
ＮＡＮＤ回路２１４−１〜２１４−ｎは、それぞれ遅延信号ＤＬＹ１Ｂ〜ＤＬＹｎＢとストローブ信号ＳＴＢとの否定論理積を出力する。ＯＲ回路２１５−１〜２１５−ｎは、それぞれＮＡＮＤ回路２１４−１〜２１４−ｎから出力された信号と遅延信号ＤＬＹ１〜ＤＬＹｎとの論理和を出力する。レベルシフタ２１６−１〜２１６−ｎは、それぞれＯＲ回路２１５−１〜２１５−ｎから出力された信号の電圧レベルをシフトしてスイッチ制御信号Ｃ１〜Ｃｎを出力する。
【００５５】
図１０は、図９に示すタイミング制御回路２１の動作を示すタイミングチャートである。なお、初期状態では、リセット信号ＲＳＴ及びストローブ信号ＳＴＢはロウレベルを示し、ＦＦ２１１の出力信号、遅延信号ＤＬＹ１〜ＤＬＹｎ及びスイッチ制御信号Ｃ１〜Ｃｎは不定を示す。
【００５６】
まず、ＦＦ２１１は、リセット信号ＲＳＴの立ち上がりに同期して出力信号をロウレベルにする（時刻ｔ０）。それにより、遅延信号ＤＬＹ１〜ＤＬＹｎはロウレベルとなる。ここで、反転信号である遅延信号ＤＬＹ１Ｂ〜ＤＬＹｎＢがハイレベル、ストローブ信号ＳＴＢがロウレベルであるため、スイッチ制御信号Ｃ１〜Ｃｎはハイレベルとなる。
【００５７】
次に、ＦＦ２１１は、リセット解除後、ストローブ信号ＳＴＢの立ち上がりに同期して出力信号をハイレベルにする（時刻ｔ１）。なお、時刻ｔ１の時点では、遅延信号ＤＬＹ１〜ＤＬＹｎは何れもロウレベルを示している。ここで、反転信号である遅延信号ＤＬＹ１Ｂ〜ＤＬＹｎＢが何れもハイレベル、ストローブ信号ＳＴＢがハイレベルであるため、スイッチ制御信号Ｃ１〜Ｃｎはロウレベルとなる（時刻ｔ１）。
【００５８】
その後、遅延信号ＤＬＹ１〜ＤＬＹｎは、それぞれ異なるタイミングで順にロウレベルからハイレベルに変化する（時刻ｔ２，ｔ３，ｔ４）。ここで、反転信号である遅延信号ＤＬＹ１Ｂ〜ＤＬＹｎＢがそれぞれ異なるタイミングで順にハイレベルからロウレベルに変化し、ストローブ信号ＳＴＢがハイレベルであるため、スイッチ制御信号Ｃ１〜Ｃｎはそれぞれ異なるタイミングで順にロウレベルからハイレベルに変化する（時刻ｔ２，ｔ３，ｔ４）。時刻ｔ５以降も同様の動作が行われる。
【００５９】
このように、図９に示すタイミング制御回路２１は、スイッチ制御信号Ｃ１〜Ｃｎをそれぞれ異なるタイミングで順に出力することができる。それにより、図９に示すタイミング制御回路２１は、スイッチ回路ＳＷＣ１〜ＳＷＣｎをそれぞれ異なるタイミングで順にオフからオンに切り替えることができる。なお、スイッチ回路ＳＷＣ１〜ＳＷＣｎのうちのいくつかのスイッチ回路を同一タイミングでオフからオンに切り替えたい場合、タイミング制御回路２１は、タイミング制御回路２１内の遅延生成部によって生成される一つの遅延信号を後段の対応する複数のインバータに供給することにより、当該いくつかのスイッチ回路に対するスイッチ制御信号を同一タイミングで変化させる。あるいは、タイミング制御回路２１は、一つのスイッチ制御信号を当該いくつかのスイッチ回路に対して供給する。このように、タイミング制御回路２１は、スイッチ回路ＳＷＣ１〜ＳＷＣｎを複数のグループに分け、当該複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御することが可能である。
【００６０】
（タイミング制御回路２１の他の構成例）
図１１は、タイミング制御回路２１の他の構成例を示す図である。また、図１２は、図１１に示すタイミング制御回路２１の動作を示すタイミングチャートである。図１１に示すタイミング制御回路２１は、図９に示すタイミング制御回路２１と比較して、遅延生成部２１２に代えて遅延生成部２１２ａを備える。図１１に示すタイミング制御回路２１のその他の回路構成及び動作は、図９に示すタイミング制御回路２１と同様であるため、説明を省略する。
【００６１】
遅延生成部２１２ａは、ＦＦ２１１の後段に設けられ、縦続接続されたｎ個のＦＦを備える。これらｎ個のＦＦでは、データ入力端子（Ｄ）に前段のＦＦ（ＦＦ２１１含む）の出力信号が入力され、リセット入力端子（ＲＳＴ）にリセット信号ＲＳＴが入力され、クロック入力端子（Ｃ）にシステムクロックＣＬＫが入力され、データ出力端子（Ｑ）から対応するインバータ２１３−１〜２１３−ｎに向けて信号が出力される。
【００６２】
遅延生成部２１２ａは、図１２に示すように、ＦＦ２１１の出力信号にシステムクロックＣＬＫの周期に応じた遅延量を付加して、それぞれ異なるタイミングで順に遅延信号ＤＬＹ１〜ＤＬＹｎを出力する。
【００６３】
このように、図１２に示すタイミング制御回路２１は、スイッチ制御信号Ｃ１〜Ｃｎをそれぞれ異なるタイミングで順に出力することができる。それにより、図１２に示すタイミング制御回路２１は、スイッチ回路ＳＷＣ１〜ＳＷＣｎをそれぞれ異なるタイミングで順にオフからオンに切り替えることができる。なお、スイッチ回路ＳＷＣ１〜ＳＷＣｎのうちのいくつかのスイッチ回路を同一タイミングでオフからオンに切り替えたい場合、タイミング制御回路２１は、タイミング制御回路２１内の遅延生成部によって生成される一つの遅延信号を後段の対応する複数のインバータに供給することにより、当該いくつかのスイッチ回路に対するスイッチ制御信号を同一タイミングで変化させる。あるいは、タイミング制御回路２１は、一つのスイッチ制御信号を当該いくつかのスイッチ回路に対して供給する。このように、タイミング制御回路２１は、スイッチ回路ＳＷＣ１〜ＳＷＣｎを複数のグループに分け、当該複数のグループのオフからオンの切り替えをそれぞれ異なるタイミングで制御することが可能である。
【００６４】
実施の形態２
図１３は、本発明の実施の形態２にかかる駆動回路１ａを示すブロック図である。図１３に示す駆動回路１ａは、図２に示す駆動回路１と比較して、Ｄ／Ａ変換回路１５の構成が異なるとともに、電荷回収スイッチ部２２と、階調電圧入力スイッチ部２３と、論理反転識別回路２４と、をさらに備える。
【００６５】
Ｄ／Ａ変換回路１５は、レベルシフト部１３から出力された１アナログ出力あたりｎ組の相補信号（電圧レベルシフト後のパラレルデータ）Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢに基づいて、２ｎ個の階調電圧のうちいずれかの階調電圧を選択し、アナログデータとして出力する。なお、２ｎ個の階調電圧は、対応する２ｎ本の階調電圧線を介して階調電圧出力回路（図１３において不図示）１４からＤ／Ａ変換回路１５に供給される。また、ｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、二線一組となったｎ組の階調信号線を介してレベルシフト部１３からＤ／Ａ変換回路１５に供給される。
【００６６】
Ｄ／Ａ変換回路１５は、複数のトランジスタを備える。より具体的には、Ｄ／Ａ変換回路１５は、各レベルシフタＬＳ１〜ＬＳｎに対し２ｎ個ずつのトランジスタを備える。つまり、Ｄ／Ａ変換回路１５は、合計ｎ・２ｎ個のトランジスタを備える。
【００６７】
レベルシフタＬＳ１の出力信号Ｓ１がハイレベルのとき、トランジスタ１５１がオンとなり、階調電圧線１５２の階調電圧が選択される。このとき、レベルシフタＬＳ１の反転出力信号Ｓ１Ｂがロウレベルとなるので、トランジスタ１５３はオフとなり、階調電圧線１５４の階調電圧は選択されない。一方、レベルシフタＬＳ１の出力信号Ｓ１がロウレベルのとき、トランジスタ１５１はオフとなり、階調電圧線１５２の階調電圧は選択されない。このとき、レベルシフタＬＳ１の反転出力信号Ｓ１Ｂがハイレベルとなるので、トランジスタ１５３がオンとなり、階調電圧線１５４の階調電圧が選択される。このようにして、レベルシフタＬＳ１に接続された一組の階調信号線を流れる相補信号Ｓ１，Ｓ１Ｂにより、２ｎ本の階調電圧線のうち２ｎ−１本の階調電圧線が選択される。さらに、レベルシフタＬＳ２に接続された一組の階調信号線を流れる相補信号Ｓ２，Ｓ２Ｂにより、相補信号Ｓ１，Ｓ１Ｂによって選択された２ｎ−１本の階調電圧線のうち２ｎ−２本の階調電圧線が選択される。同様に、相補信号Ｓ３，Ｓ３Ｂにより、相補信号Ｓ１，Ｓ１Ｂ及び相補信号Ｓ２，Ｓ２Ｂによって選択された２ｎ−２本の階調電圧線のうち２ｎ−３本の階調電圧線が選択される。結局、ｎ個のレベルシフタに接続されたｎ組の階調信号線を流れる相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢにより、一本の階調電圧線が選択される。この階調電圧線の階調電圧は、アナログデータとして、出力回路１６に出力される。
【００６８】
スイッチ部２０は、レベルシフト部１３から出力されたｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢをＤ／Ａ変換回路１５に対して伝達するか否かを制御する。例えば、スイッチ部２０を構成するスイッチ回路ＳＷＣ１〜ＳＷＣｎがオンの場合、レベルシフト部１３とＤ／Ａ変換回路１５とが電気的に接続される。それにより、レベルシフト部１３から出力されるｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、Ｄ／Ａ変換回路１５に伝達される。一方、スイッチ回路ＳＷＣ１〜ＳＷＣｎがオフの場合、レベルシフト部１３とＤ／Ａ変換回路１５との電気的接続が遮断される。
【００６９】
電荷回収スイッチ部２２は、スイッチ部２０の後段に設けられている。電荷回収スイッチ部２２は、ｎ個のトランジスタ（第３スイッチ回路）により構成されている。ｎ個のトランジスタは、それぞれ二線一組となったｎ組の階調信号線間に設けられ、論理反転識別回路２４によってオンオフが制御される。トランジスタ１５５は、レベルシフタＬＳ１に接続された一組の階調信号線間に設けられ、オンに制御されると、信号Ｓ１を受ける階調信号線と信号Ｓ１Ｂを受ける階調信号線とをショートさせて、信号Ｓ１を受ける階調信号線の電位と信号Ｓ１Ｂを受ける階調信号線の電位とが同一レベルになるように動作する。このように、電荷回収スイッチ部２２に備えられた各トランジスタは、対応するレベルシフタに接続された一組の階調信号線間に設けられ、オンに制御されると、当該階調信号線間をショートさせて電位が同一レベルになるように動作する。
【００７０】
階調電圧入力スイッチ部２３は、階調電圧出力回路（図１３において不図示）１４とＤ／Ａ変換回路１５との間の２ｎ本の階調電圧線上に設けられる。階調電圧入力スイッチ部２３は２ｎ個のスイッチ（第２スイッチ回路）により構成されており、２ｎ個のスイッチはそれぞれ２ｎ本の階調電圧線上に設けられる。階調電圧入力スイッチ部２３がオンの場合、階調電圧出力回路１４とＤ／Ａ変換回路１５とが２ｎ本の階調電圧線を介して電気的に接続される。それにより、階調電圧出力回路１４から出力される２ｎ個の階調電圧は、Ｄ／Ａ変換回路１５に伝達される。一方、階調電圧入力スイッチ部２３がオフの場合、階調電圧出力回路１４とＤ／Ａ変換回路１５との電気的接続が遮断される。
【００７１】
論理反転識別回路２４は、連続してＤ／Ａ変換回路１５に供給されるパラレルデータ（デジタルデータ）の変化状況を検出し、その検出結果に基づいて電荷回収スイッチ部２２を制御する。例えば、論理反転識別回路２４は、ｎ組の階調信号線のうち、（ｎ／２）＋１組以上の階調信号線の論理が反転すると検出した場合、電荷回収スイッチ部２２をオンに制御する。それにより、電荷回収が行われる。一方、論理反転識別回路２４は、（ｎ／２）組以下の階調信号線が反転すると検出した場合、電荷回収スイッチ部２２をオフに制御する。それにより、電荷回収は行われない。
【００７２】
Ｄ／Ａ変換回路１５がパラレルデータをアナログデータに変換する動作を行う期間（以下、駆動期間と称す）では、スイッチ部２０はオンに、階調電圧入力スイッチ部２３はオンに、電荷回収スイッチ部２２はオフに制御される。これにより、Ｄ／Ａ変換回路１５は、レベルシフト部１３から出力されたパラレルデータに応じた階調電圧を、階調電圧出力回路１４から出力された２ｎ個の階調電圧の中から選択し、アナログデータとして出力することができる。
【００７３】
駆動期間においてあるパラレルデータに対するＤ／Ａ変換が完了すると、電荷回収期間に移行する。電荷回収期間では、論理反転識別回路２４により電荷回収スイッチ部２２が制御される。以下、電荷回収期間において電荷回収を行う場合と行わない場合のそれぞれの動作について説明する。
【００７４】
電荷回収期間において電荷回収を行う場合、つまり、論理反転識別回路２４が（ｎ／２）＋１組以上の階調信号線の論理が反転すると検出した場合、電荷回収スイッチ部２２はオフからオンに切り替えられる。これにより、各組の階調信号線間がショートするため、当該階調信号線間の電位は、ほぼ中間の、ほぼ等しい値となる。なお、この電荷回収期間では、スイッチ部２０はオフに、階調電圧入力スイッチ部２３はオフに制御される。スイッチ部２０がオフに制御されることにより、レベルシフト部１３とＤ／Ａ変換回路１５との電気的接続が遮断される。それにより、各組の階調信号線間をショートさせることによる電荷回収を図ることができる。また、階調電圧入力スイッチ部２３がオフに制御されることにより、階調電圧出力回路１４とＤ／Ａ変換回路１５との電気的接続が遮断される。それにより、異なる階調電圧線間に異常電流が発生することが抑制される。
【００７５】
そして、電荷回収期間において電荷回収が完了すると、次の駆動期間に移行し、次のパラレルデータに対するＤ／Ａ変換が行われる。このとき、スイッチ部２０はオンに、階調電圧入力スイッチ部２３はオンに、電荷回収スイッチ部２２はオフに制御される。電荷回収期間にて電荷回収を行ったので、各階調信号線は中間レベルとなっている。したがって、この駆動期間において、各階調信号線は中間レベルからロウレベル又はハイレベルに変化することとなり、ハイレベルからロウレベル又はロウレベルからハイレベルに変化する場合よりも消費電力が低減される。
【００７６】
一方、電荷回収期間において電荷回収を行わない場合、つまり、論理反転識別回路２４が（ｎ／２）組以下の階調信号線が反転すると検出した場合、電荷回収スイッチ部２２はオフに保持される。この電荷回収期間では、スイッチ部２０及び階調電圧入力スイッチ部２３はオフでもオンでも良い。電荷回収期間では常にスイッチ部２０及び階調電圧入力スイッチ部２３をオフにする構成とした場合、回路構成が簡単になる。一方、電荷回収期間において電荷回収を行わないときはスイッチ部２０及び階調電圧入力スイッチ部２３をオンに保持する構成とした場合、電荷回収を行わないときに無駄なスイッチ動作が無くなり消費電力の増大がさらに抑制される。
【００７７】
そして、電荷回収期間の後に、次の駆動期間に移行し、次のパラレルデータに対するＤ／Ａ変換が行われる。このとき、スイッチ部２０はオンに、階調電圧入力スイッチ部２３はオンに、電荷回収スイッチ部２２はオフに制御される。電荷回収期間にて電荷回収を行わなかったので、各階調信号線は前のパラレルデータに応じた電圧レベルを保持している。ここで、次のパラレルデータがＤ／Ａ変換回路１５に供給されることにより（ｎ／２）組以下の階調信号線のみが反転するため、消費電力の増大は比較的小さくて済む。
【００７８】
このように、図１３に示す駆動回路１ａは、各組の階調信号線の電荷回収を行うことにより、消費電力の増大を抑制している。
【００７９】
ここで、スイッチ部２０がオフからオンに切り替わる場合の具体的な動作について、図１４を用いて説明する。図１４は、図１３に示す駆動回路１ａの動作を示すタイミングチャートである。以下では、電荷回収期間において電荷回収が行われた後に駆動期間へ移行する場合を例に説明する。
【００８０】
まず、駆動期間においてあるパラレルデータに対するＤ／Ａ変換が完了すると、電荷回収期間に移行する。具体的には、階調電圧入力スイッチ部２３はオフに、電荷回収スイッチ部２２はオンに制御される。また、タイミング制御回路２１は、ストローブ信号ＳＴＢの立ち上がりに同期して、スイッチ制御信号Ｃ１〜Ｃｎを一斉に立ち下げる（時刻ｔ１）。それにより、スイッチ回路ＳＷＣ１〜ＳＷＣｎが一斉にオフし、レベルシフト部１３とＤ／Ａ変換回路１５との間で電荷の移動は遮断される。そして、電荷回収期間において電荷回収が行われる（時刻ｔ１〜ｔ２）。
【００８１】
電荷回収期間において電荷回収が完了すると、次の駆動期間に移行し、次のパラレルデータに対するＤ／Ａ変換が行われる。このとき、階調電圧入力スイッチ部２３はオンに、電荷回収スイッチ部２２はオフに制御される。また、タイミング制御回路２１は、階調電圧入力スイッチ部２３及び電荷回収スイッチ部２２が共にオフした後に、スイッチ制御信号Ｃ１〜Ｃｎをそれぞれ異なるタイミングで順に立ち上げる（時刻ｔ３，ｔ４，ｔ５）。それにより、スイッチ部２０に設けられたスイッチ回路ＳＷＣ１〜ＳＷＣｎは異なるタイミングで順にオンし、それに応じて、レベルシフト部１３に設けられたレベルシフタＬＳ１〜ＬＳｎと、Ｄ／Ａ変換回路１５に設けられた対応するトランジスタと、が異なるタイミングで順に電気的に接続される。つまり、レベルシフタＬＳ１〜ＬＳｎから出力されるｎ組の相補信号Ｓ１，Ｓ１Ｂ〜Ｓｎ，ＳｎＢは、それぞれ異なるタイミングで順にＤ／Ａ変換回路１５に伝達される。それにより、レベルシフタＬＳ１〜ＬＳｎの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。なお、ストローブ信号ＳＴＢがハイレベルを示す期間中、パラレルデータがＤ／Ａ変換回路１５に書き込まれる（時刻ｔ３〜ｔ６）。その後、ストローブ信号ＳＴＢが立ち下がってからロウレベルを示す期間中、パラレルデータに基づいて選択された階調電圧がＤ／Ａ変換回路１５から出力される（時刻ｔ６〜ｔ７）。
【００８２】
なお、タイミング制御回路２１は、スイッチ制御信号Ｃ１〜Ｃｎのうち少なくとも一つのスイッチ制御信号を他のスイッチ制御信号と異なるタイミングで立ち上げた後、当該他のスイッチ制御信号を立ち上げる構成であればよい。それにより、スイッチ制御信号Ｃ１〜Ｃｎを一斉に立ち上げる場合よりもレベルシフタＬＳ１〜ＬＳｎの充放電電流のピークが分散され、駆動回路全体としてピーク電流の増大が抑制される。ここで、スイッチ制御信号Ｃ１〜Ｃｎの信号変化のタイミングは、各レベルシフタの充放電電流のピーク値を考慮して決定されることが好ましい。例えば、オンオフを制御しているトランジスタの数が少ないレベルシフタの場合、充放電電流のピークは比較的小さい。このような充放電電流のピークの小さいレベルシフタに接続される複数のスイッチ回路を同一タイミングでオフからオンに制御しても充放電電流のピークはほとんど増大しない。
【００８３】
また、各スイッチ回路ＳＷＣ１〜ＳＷＣｎを構成する２つのスイッチＳＷ１，ＳＷ１Ｂ〜ＳＷｎ，ＳＷｎＢのオンオフの切り替えは同時に行われる。階調電圧線同士のショートによるＤ／Ａ変換回路１５の誤動作等を引き起さないようにするためである。
【００８４】
このように、本実施の形態にかかる駆動回路１ａは、複数ビットのパラレルデータ（デジタルデータ）の電圧レベルをシフトしてＤ／Ａ変換回路に供給するレベルシフト部と当該Ｄ／Ａ変換回路との間に複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎを備える。そして、本実施の形態にかかる駆動回路１ａは、これら複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。
【００８５】
さらに、本実施の形態にかかる駆動回路１ａは、電荷回収スイッチ部２２及び階調電圧入力スイッチ部２３をさらに備えることにより、各組の階調信号線の電荷回収を行うことができるため、消費電力の増大が抑制される。
【００８６】
実施の形態３
図１５は、本発明の実施の形態３にかかる駆動回路１ｂを示すブロック図である。図２に示す実施の形態１にかかる駆動回路１では、タイミング制御回路２１から出力されたスイッチ制御信号Ｃ１〜Ｃｎが、それぞれスイッチ回路ＳＷＣ１〜ＳＷＣｎに入力されていた。一方、本実施の形態にかかる駆動回路１ｂでは、タイミング制御回路２１から出力されたスイッチ制御信号Ｃ１〜Ｃｎが、それぞれスイッチ回路ＳＷＣｎ〜ＳＷＣ１に入力される。図１５に示す駆動回路１ｂのその他の回路構成及び動作は、図２に示す駆動回路１と同様であるため、説明を省略する。
【００８７】
図１５に示す駆動回路１ｂでは、スイッチ回路ＳＷＣ１〜ＳＷＣｎのオフからオンの切り替えが、スイッチ回路ＳＷＣｎから順にスイッチ回路ＳＷＣ１までそれぞれ異なるタイミングで行われる。なお、スイッチ回路ＳＷＣｎは最上位ビットのデジタルデータの伝達を制御し、スイッチ回路ＳＷＣ１は最下位ビットのデジタルデータの伝達を制御している。
【００８８】
このように、スイッチ回路ＳＷＣ１〜ＳＷＣｎのオフからオンの切り替えを、スイッチ回路ＳＷＣｎから順にスイッチ回路ＳＷＣ１までそれぞれ異なるタイミングで行うことにより、Ｄ／Ａ変換回路１５の出力端子側に近いトランジスタ群から順にオンオフの状態が確定する。つまり、最上位ビットのデジタルデータが伝搬されるトランジスタ群から順にオンオフの状態が確定する。それにより、Ｄ／Ａ変換回路１５から出力されるアナログデータの電圧レベルは、大きく変化することなく、徐々に収束するように変化することとなる。結果として、後段の出力回路１６は、変動の少ない安定したアナログデータを駆動して出力することができる。
【００８９】
さらに具体的には、本実施の形態にかかる駆動回路１ｂでは、出力回路１６の入力電圧を早く最終値に持っていくことにより出力回路１６の遅延を最小限にすることができる。まず、スイッチ回路ＳＷＣｎがオンした場合におけるＤ／Ａ変換回路１５の出力電圧の変化量は、一番大きく変化し、階調電圧出力回路１４の最大電圧と最小電圧との約半分である。次に、スイッチ回路ＳＷＣ（ｎ−１）がオンした場合におけるＤ／Ａ変換回路１５の出力電圧の変化量は、スイッチ回路ＳＷＣｎがオンした場合における階調電圧出力回路１４の最大電圧の約１／２である。以下同様にスイッチ回路ＳＷＣ（ｎ−２）〜ＳＷＣ１が順にオンするに従って、出力回路１６の入力電圧の変化が１／２になっていく。これにより、ストローブ信号ＳＴＢがロウレベルになって出力回路１６が出力をする時までの出力回路１６の入力電圧の変化が順次小さくなるため、出力回路１６の入力電圧が最終値に収束するのが早くなり、出力回路１６の遅延を最小にすることができるようになり、より好ましい。
【００９０】
なお、図２に示す駆動回路１において、タイミング制御回路２１から出力されるスイッチ制御信号Ｃ１〜Ｃｎの出力タイミングを調整することにより同様の効果を奏することができる。
【００９１】
以上のように、上記実施の形態１〜３にかかる駆動回路は、複数ビットのパラレルデータ（デジタルデータ）の電圧レベルをシフトしてＤ／Ａ変換回路に出力するレベルシフト部と当該Ｄ／Ａ変換回路との間に複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎを備える。そして、上記実施の形態１〜３にかかる駆動回路は、これら複数のスイッチ回路ＳＷＣ１〜ＳＷＣｎのうち少なくとも一つのスイッチ回路のオフからオンの切り替えを他のスイッチ回路と異なるタイミングで制御する。それにより、レベルシフタＬＳ１〜ＬＳｎからＤ／Ａ変換回路１５に流れる充放電電流のピークが分散され、全体としてピーク電流の増大が抑制される。
【００９２】
このような駆動回路は、表示パネル及び当該表示パネルのゲートラインを駆動する複数のゲートドライバとともに、当該表示パネルのデータラインを駆動するとして表示装置に実装される。
【００９３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１及び実施の形態３にかかるＤ／Ａ変換回路１５の構成と、実施の形態２にかかるＤ／Ａ変換回路１５の構成と、は互いに異なるが、実施の形態１及び実施の形態３にかかる駆動回路は、実施の形態２にかかるＤ／Ａ変換回路１５の構成を採用することができるし、実施の形態２にかかる駆動回路は、実施の形態１及び実施の形態３にかかるＤ／Ａ変換回路１５の構成を採用することができる。
【００９４】
また、上記実施の形態にかかる駆動回路は、サイクリック型のＤ／Ａ変換回路の構成を採用することも可能である。
【符号の説明】
【００９５】
１  駆動回路
１１  シリアル−パラレル変換回路
１２  ラッチ部
１３  レベルシフト部
１３−１〜１３−ｎ  レベルシフタ
１４  階調電圧出力回路
１５  Ｄ／Ａ変換回路
１６  出力回路
１７  クロック信号／ビットデータ部
１８  論理設定入力信号部
１９  γ補正電源
２０  スイッチ部
２１  タイミング制御回路
２２  電荷回収スイッチ部
２３  階調電圧入力スイッチ部
２４  論理反転識別回路
２１１  フリップフロップ
２１２，２１２ａ  遅延生成部
２１３  インバータ
２１４−１〜２１４−ｎ  ＮＡＮＤ回路
２１５−１〜２１５−ｎ  ＯＲ回路
２１６−１〜２１６−ｎ  レベルシフタ
ＬＳ１〜ＬＳｎ  レベルシフタ
Ｌ１〜Ｌｎ  ラッチ回路
ＳＷＣ１〜ＳＷＣｎ  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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