(57)【要約】【課題】タイミング検証回数を大幅に低減し、短時間で効率よく多電源チップにおける異電源間パスのタイミング検証を行う。【解決手段】ネットリストと電源情報とから検証対象パスが２つ以上の電源ドメインを通過するパス（異電源間パス）を探索し、該異電源間パスにおける遅延係数付加判定を行う（ステップＳ１０２）。このステップＳ１０２では、各電源ドメインにおける電圧条件のうち、タイミング解析結果が最も悲観的となる電圧条件を検出し、該電圧条件に対して遅延係数を付加するか判定し、遅延係数を付加する。遅延係数を付加する場合、異電源間パスに属するセルのディレイに対して電源電圧変動を考慮した遅延係数を遅延係数情報から抽出し、ライブラリに基づいて計算した遅延値に加える。その後、遅延係数が付加された遅延値に基づいて静的タイミング検証を行う（ステップＳ１０３）。【選択図】図１
2012003373.tif 000002
【特許請求の範囲】
【請求項１】
電子システムを用いて多電源チップにおける複数の電源電圧間に渡る信号パスである異電源間パスのタイミング検証を行う半導体集積回路装置の設計方法であって、
前記多電源チップの異電源間パスを探索する工程と、
前記多電源チップの異電源間パスの最も悲観的となるタイミングの電源条件を判定し、判定した前記電源条件での前記異電源間パスに属するセルの遅延値に遅延係数を付加するかを判定し、その判定結果に基づいて遅延係数を付加する工程と、
前記電源条件、および付加された前記遅延係数を用いてタイミング検証を行う工程とを有したことを特徴とする半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法において、
前記遅延係数を付加する工程は、
前記電源条件が電源電圧の電圧変動許容範囲の上限電圧であり、かつホールドタイム解析の場合に、前記遅延係数をキャプチャ側の各セルの遅延値に付加し、前記電源条件が電源電圧の電圧変動許容範囲の下限電圧であり、かつホールドタイム解析の場合に、前記遅延係数をローンチ側の各セルの遅延値に付加し、前記電源条件が電源電圧の電圧変動許容範囲の上限電圧であり、かつセットアップタイム解析の場合に、前記遅延係数をローンチ側の各セルの遅延値に付加し、前記電源条件が電源電圧の電圧変動許容範囲の下限電圧であり、かつセットアップタイム解析の場合に、前記遅延係数をキャプチャ側の各セルの遅延値に付加することを特徴とする半導体集積回路装置の設計方法。
【請求項３】
請求項１記載の半導体集積回路装置の設計方法において、
前記遅延係数を付加する工程は、
前記異電源間パスにおける電源ドメイン毎にローンチ側とキャプチャ側との遅延値の合計をそれぞれ算出し、ホールドタイム解析の場合、キャプチャ側の合計遅延値がローンチ側の合計遅延値よりも大きい電源ドメインでは、前記電源ドメインのセルの遅延値に前記遅延係数をそれぞれ付加し、セットアップ解析の場合、キャプチャ側の遅延がローンチ側の遅延よりも小さい前記電源ドメインでは、前記電源ドメインのセルの遅延値に前記遅延係数をそれぞれ付加することを特徴とする半導体集積回路装置の設計方法。
【請求項４】
請求項１記載の半導体集積回路装置の設計方法において、
前記遅延係数を付加する工程は、
前記異電源間パスにおける電源ドメイン毎にローンチ側とキャプチャ側との遅延差分の合計をそれぞれ算出し、ホールドタイム解析の場合、ローンチ側の遅延差分の合計が、キャプチャ側との遅延差分の合計よりも小さい電源ドメインでは、前記電源ドメインのセルの遅延値に前記遅延係数をそれぞれ付加し、セットアップタイム解析の場合、ローンチ側の遅延差分の合計が、キャプチャ側との遅延差分の合計よりも大きい電源ドメインでは、前記電源ドメインのセルの遅延値に前記遅延係数をそれぞれ付加し、
前記遅延差分は、
前記遅延値と前記遅延係数とを乗算したものであることを特徴とする半導体集積回路装置の設計方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の設計方法において、
前記遅延係数は、
（電源電圧の電圧変動許容範囲の下限電圧における遅延値／電源電圧の電圧変動許容範囲の上限電圧における遅延値）−１から算出することを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置におけるタイミング検証技術に関し、特に、多電源チップにおける異電源パスの電源変動を考慮したタイミング検証に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、低消費電力化の要求が非常に強くなっており、低消費電力化技術としては、たとえば、１つの半導体チップを単一の電源電圧によって動作させるのではなく、回路ブロック毎などに最適な電圧レベルの電源電圧を供給する、いわゆる多電源チップが知られている。
【０００３】
この多電源チップの設計において、ＳＴＡ（Static Timing Analysis：静的タイミング解析）などによる論理回路のタイミングを検証する場合、多電源チップは、外部から供給されたり内部で生成する複数の電源が独立に変動するため、半導体チップの複数電源間に渡る信号パス（以降、異電源間パスと呼ぶ）の電源変動を考慮したタイミング検証が必要になる。
【０００４】
異電源間パスの検証を漏れなく実施するには、全電源（全ての電源の電圧レベル）に対し、電源の電圧変動許容範囲の上限となる高電圧と下限となる低電圧との組み合わせ分をそれぞれ検証する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６２２６８号公報
【特許文献２】特開２００４−３６２１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような多電源チップにおける論理回路のタイミング検証技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
上記したように、異電源間パスの検証する場合、全電源（全ての電源の電圧レベル）に対し、電源の電圧変動許容範囲の上限となる高電圧と下限となる低電圧との組み合わせ分の検証が必要となり、その検証回数は、２の電源種類べき乗倍となってしまうことになる。たとえば、２種類の電源が供給される場合には、２の２乗となるので４回の検証回数が必要となる。
【０００８】
半導体集積回路装置の低消費電力化の要求により、多電源チップの電源種類も増加する傾向にあり、電源種類が増加すると、検証時間や検証コストなどが大幅に増加してしまうという問題がある。たとえば、２種類の電源電圧が用いられる多電源チップの場合では、２の２乗（＝４）回であるが、４種類の電源電圧が用いられる多電源チップの場合には、２の４乗（＝１６）回の検証数が必要となる。
【０００９】
ここで、２種類の電源電圧が用いられる多電源チップの場合の解析はそれぞれの電源が電圧変動許容範囲の（低電圧／低電圧）、（低電圧／高電圧）、（高電圧／低電圧）、（高電圧／高電圧）の４ケースについて電源間でやり取りされる信号のセットアップ違反、ホールドタイム違反などがないかどうかを検証する必要がある。さらに温度やデバイスばらつきなどの条件を考慮する場合は検証が必要とされる数はさらに倍増する。
【００１０】
また、検証回数の増加に伴って、検証時に用いられるライブラリなどの情報量も増大してしまうことになり、これらライブラリなどの情報を通信回線などを介して電子システムなどに格納する際の時間も大幅に長くなってしまうという問題がある。
【００１１】
本発明の目的は、タイミング検証回数を大幅に低減し、短時間で効率よく多電源チップにおける異電源間パスのタイミング検証を行うことのできる技術を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、電子システムを用いて多電源チップにおける複数の電源電圧間に渡る信号パスである異電源間パスのタイミング検証を行う半導体集積回路装置の設計方法であって、多電源チップの異電源間パスを探索する工程と、多電源チップの異電源間パスの最も悲観的となるタイミングの電源条件を判定し、判定した電源条件での異電源間パスに属するセルの遅延値に遅延係数を付加するかを判定し、その判定結果に基づいて遅延係数を付加する工程と、電源条件、および付加された遅延係数を用いてタイミング検証を行う工程とを有したものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
【００１６】
本発明は、電源条件が電源電圧の電圧変動許容範囲の上限電圧であり、かつホールドタイム解析の場合に遅延係数をキャプチャ側の各セルの遅延値に付加し、電源条件が電源電圧の電圧変動許容範囲の下限電圧であり、かつホールドタイム解析の場合に遅延係数をローンチ側の各セルの遅延値に付加し、電源条件が電源電圧の電圧変動許容範囲の上限電圧であり、かつセットアップタイム解析の場合に遅延係数をローンチ側の各セルの遅延値に付加し、電源条件が電源電圧の電圧変動許容範囲の下限電圧であり、かつセットアップタイム解析の場合に遅延係数をキャプチャ側の各セルの遅延値に付加するものである。
【００１７】
また、本発明は、前記異電源間パスにおける電源ドメイン毎にローンチ側とキャプチャ側との遅延値の合計をそれぞれ算出し、ホールドタイム解析の場合、キャプチャ側の合計遅延値がローンチ側の合計遅延値よりも大きい電源ドメインでは、電源ドメインのセルの遅延値に遅延係数をそれぞれ付加し、セットアップ解析の場合、キャプチャ側の遅延がローンチ側の遅延よりも小さい電源ドメインでは、電源ドメインのセルの遅延値に遅延係数をそれぞれ付加するものである。
【００１８】
さらに、本発明は、異電源間パスにおける電源ドメイン毎にローンチ側とキャプチャ側との遅延差分の合計をそれぞれ算出し、ホールドタイム解析の場合、ローンチ側の遅延差分の合計が、キャプチャ側との遅延差分の合計よりも小さい電源ドメインでは、電源ドメインのセルの遅延値に遅延係数をそれぞれ付加し、セットアップタイム解析の場合、ローンチ側の遅延差分の合計が、キャプチャ側との遅延差分の合計よりも大きい電源ドメインでは、電源ドメインのセルの遅延値に遅延係数をそれぞれ付加し、遅延差分は、遅延値と遅延係数とを乗算したものよりなるものである。
【００１９】
また、本発明は、前記遅延係数が、（電源電圧の電圧変動許容範囲の下限電圧における遅延値／電源電圧の電圧変動許容範囲の上限電圧における遅延値）−１から算出されるものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
（１）多電源チップを用いた半導体集積回路装置におけるタイミング検証の時間を大幅に削減することができる。
【００２２】
（２）上記（１）により、半導体集積回路装置の設計コストを低減しながら、開発期間を短縮することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態によるタイミング検証の一例を示すフローチャートである。
【図２】図１のステップＳ１０２の処理に用いられる遅延係数付加判定技術の一例を示した説明図である。
【図３】図２の判定技術１の判定条件の一例を示す説明図である。
【図４】図４は、図３の判定条件を用いたホールド解析の一例を示す説明図である。
【図５】図２の判定技術２の判定条件の一例を示す説明図である。
【図６】図５に示した判定技術２によるホールドタイム解析の判定の一例を示す説明図である。
【図７】図６の判定例に用いられる異電源間パスの一例を示す説明図である。
【図８】図８は、図２の判定技術３における判定条件の一例を示す説明図である。
【図９】図８に示した判定技術３によるホールドタイム解析の判定の一例を示す説明図である。
【図１０】図９の判定例に用いられる異電源間パスの一例を示す説明図である。
【図１１】遅延係数情報の持ち方の一例を示した説明図である。
【図１２】本発明者が検討した一般的な多電源チップにおける異電源間パスのタイミング検証の一例を示すフローチャートである。
【図１３】図１２のタイミング検証における電源条件の組み合わせの一例を示した説明図である。
【図１４】本発明の他の実施の形態によるタイミング検証の一例を示すフローチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
本実施の形態において、半導体集積回路装置における検証対象パス（信号パス）のタイミング検証は、任意の回路ブロック毎に複数の電圧レベルの電源電圧を供給する多電源チップにおける検証を行う。
【００２６】
このタイミング検証は、異電源間パスを探索し、該異電源間パスに属するセルのディレイに対して電源電圧変動を考慮した上で算出した遅延係数を加えることにより、異電源間パスの遅延を算出して検証する。すなわち、電圧が変動した場合の最も悲観的な遅延係数をあらかじめ求めておいて検証することにより、検証の工数や必要となるライブラリデータを削減できるという効果がある。
【００２７】
半導体集積回路装置におけるセルのタイミング検証は、パーソナルコンピュータやワークステーションなどに例示されるコンピュータシステムからなる電子システムによって処理される。
【００２８】
電子システムは、たとえば、入力部、中央制御装置、出力部、ならびにデータベースなどから構成されている。入力部は、種々のデータを入力することができるキーボードなどであり、該入力部には、中央制御装置が接続されている。
【００２９】
出力部は、たとえば、ディスプレイやプリンタなどからなり、入力部から入力したデータや中央制御装置が演算した結果などを表示したり、プリント出力などを行う。データベースは、半導体集積回路装置におけるタイミング検証に用いられるネットリスト、ライブラリ、電源情報、遅延係数情報などの各種の情報が格納されている。
【００３０】
ネットリストは、半導体集積回路装置のセルの接続を記述したものであり、回路図、および結線情報に相当する。ライブラリは、半導体集積回路装置のセルの遅延値を記述したもので、セルの入力スリュー値とセルの出力負荷容量により値が異なるテーブル形式の情報である。
【００３１】
また、電源情報は、それぞれのセルがどの電源ドメインに所属しているかを記述した情報であり、いわゆる、パワーフォーマットからなる。遅延係数情報は、タイミング検証で利用する遅延係数（安全係数）の情報である。
【００３２】
図１は、半導体集積回路装置におけるセルの静的タイミング検証処理の一例を示したフローチャートである。
【００３３】
まず、半導体集積回路装置の複数電源間に渡る信号パスである異電源間パスの探索を行う（ステップＳ１０１）。これは、ネットリストと電源情報の２つから検証対象パス（ローンチとキャプチャパス）が２つ以上の電源ドメインを通過するパスを探す処理であり、異電源間で信号をやり取りするパスのみを抜き出して検証するための前処理である。
【００３４】
続いて、ステップＳ１０１の処理で探索された異電源間パスにおける遅延係数付加判定を行う（ステップＳ１０２）。このステップでは、各電源ドメインにおける電圧条件のうち、タイミング解析結果が最も悲観的となる電圧条件を検出し、該電圧条件に対して遅延係数を付加するか判定し、付加する。
【００３５】
ここで、電源条件とは、異電源間パスの各電源ドメインに供給される電源電圧の電圧変動許容範囲の上限電圧と電源電圧の電圧変動許容範囲の下限電圧との組み合わせであり、たとえば、２種類の電源電圧の場合、電源条件は、２の２乗（＝４）の組み合わせからなる４つの電源条件となる。
【００３６】
遅延係数を付加する場合、異電源間パスに属するセルのディレイに対して電源電圧変動を考慮した遅延係数を遅延係数情報から抽出し、ライブラリに基づいて計算した遅延値に加える。
【００３７】
その後、ステップＳ１０２の処理において、遅延値に付加された遅延係数に基づいて、静的タイミング検証を行う（ステップＳ１０３）。ステップＳ１０３のタイミング検証は、ローンチパス遅延時間からキャプチャパス遅延時間を引いた時間がある範囲に入っているか検証する処理であり、該時間が長すぎるかどうかをチェックするのがセットアップ解析で、短すぎるかどうかをチェックするのがホールド解析となる。
【００３８】
図２は、図１のステップＳ１０２の処理に用いられる遅延係数付加判定技術の一例を示した説明図である。
【００３９】
遅延係数付加判定技術は、図示するように、判定技術１〜３がある。判定技術１は、解析タイプ（ホールドタイム解析、およびセットアップタイム解析）により、遅延係数をローンチ側もしくはキャプチャ側に付加するものである。判定技術２は、電源ドメイン毎に解析タイプ、およびローンチ遅延とキャプチャ遅延の大小から判定するものである。
【００４０】
また、判定技術３は、電源ドメイン毎に、解析タイプ、ならびにローンチ遅延差分とキャプチャ遅延差分の大小から判定するものである。
【００４１】
図３は、判定技術１の判定条件の一例を示す説明図であり、図４は、図３の判定条件を用いたホールド解析の一例を示す説明図である。図３において、高電圧コーナーとは、電源の電圧変動許容範囲の上限電圧を示し、低電圧コーナーとは、電源の電圧変動許容範囲の下限電圧を示している。
【００４２】
図４において、電源ドメインＤ１と電源ドメインＤ２とは、異なる電源電圧がそれぞれ供給される領域であり、電源ドメインＤ１には、セルＳ１〜Ｓ７が設けられ、電源ドメインＤ２には、セルＳ８〜Ｓ１１が設けられている。電源ドメインＤ１のセルＳ３、および電源ドメインＤ２のセルＳ１１は、それぞれフリップフロップからなる。また、図４のセルＳ１〜Ｓ１０の上方に記載された数字は、ライブラリに基づいて計算した遅延値を示している。
【００４３】
セルＳ３には、セルＳ１，Ｓ２を介してクロック信号ＣＫが入力されており、セルＳ１１には、セルＳ６，Ｓ７、およびセルＳ９，Ｓ１０を介してクロック信号ＣＫが入力されている。また、セルＳ３の出力は、セルＳ４，Ｓ５を介して、セルＳ１１に入力されるように接続されている。
【００４４】
この場合、電圧条件が高電圧コーナーの場合、ホールドタイム解析を行う際には、図３に示すように、遅延係数情報から取り込んだ遅延係数をキャプチャ側の各セルに付加する。
【００４５】
たとえば、図４において、電源ドメインＤ１のセルＳ６，Ｓ７の遅延値’１．５’に、遅延係数情報から取り込んだ遅延係数をそれぞれ付加（たとえば、加算）し、電源ドメインＤ２のセルＳ９，Ｓ１０には、遅延値’１．６’に遅延係数情報から取り込んだ遅延係数を付加する。以上の条件で解析を行いホールドタイム条件を満たすかどうかの判定を行う。
【００４６】
また、電圧条件が低電圧コーナーのホールドタイム解析では、図３に示すように、ローンチ側の各セルに遅延係数が付加されることになる。よって、図４に示すように、電源ドメインＤ１のセルＳ１〜Ｓ５では、遅延値’１’に遅延係数情報から取り込んだ遅延係数を付加し、電源ドメインＤ２のセルＳ８には、遅延値’１．２’に遅延係数情報から取り込んだ遅延係数を付加する。
【００４７】
以上の条件で解析を行いホールドタイム条件を満たすかどうかの判定を行う。さらに図３に示したセットアップタイム解析では上記と同様に高電圧コーナーではローンチ側、低電圧側コーナーではキャプチャ側に遅延係数を付加し、それぞれホールド、セットアップタイム条件を満たすかどうかを検証する。これにより従来に比べて検証工数と必要とされるライブラリなどのデータ量を大幅に削減することができる。
【００４８】
図５は、判定技術２の判定条件の一例を示す説明図である。
【００４９】
判定技術２では、高電圧コーナーから低電圧コーナーに変動した際の電源ドメイン毎にローンチとキャプチャとの遅延を計算する。図５に示すように、ホールドタイム解析を行う場合、ある電源ドメイン内でキャプチャ遅延がローンチ遅延よりも大きい場合に、その電源ドメインの各セルに遅延係数を付加する。
【００５０】
また、セットアップタイム解析においては、ある電源ドメイン内でキャプチャ遅延がローンチ遅延よりも小さい場合に、キャプチャ遅延がローンチ遅延よりも小さい、その電源ドメインの各セルに遅延係数を付加する。ホールドタイム解析におけるキャプチャ遅延がローンチ遅延よりもよりも小さい場合、ならびにセットアップタイム解析におけるキャプチャ遅延がローンチ遅延よりもよりも大きい場合には、各セルの遅延値に遅延係数を付加しない。
【００５１】
これらの条件によって、セットアップタイム解析、およびホールドタイム解析に対して、それぞれワースト条件とすることができる。以上の操作により遅延係数を付加されたパスに対してセットアップ、ホールドタイムを評価することによって従来に比べて検証工数と必要とされるライブラリなどのデータ量を大幅に削減することができる。
【００５２】
図６は、図５に示した判定技術２によるホールドタイム解析の判定の一例を示す説明図であり、図７は、図６の判定例に用いられる異電源間パスの一例を示す説明図である。
【００５３】
図７における異電源間パスは、図４と同様の構成からなり、異なる電源電圧が供給される電源ドメインＤ１と電源ドメインＤ２からなり、電源ドメインＤ１には、セルＳ１〜Ｓ７が設けられ、電源ドメインＤ２には、セルＳ８〜Ｓ１１が設けられている。また、これら接続構成においても、図４と同様となっている。また、図７のセルＳ１〜Ｓ１０の上方に記載された数字は、図４と同様に、ライブラリに基づいて計算した遅延値を示している。
【００５４】
まず、電源ドメインＤ１と電源ドメインＤ２とにおけるローンチ側、およびキャプチャ側の遅延を求める。ここでは、図６に示すように、電源ドメインＤ１のローンチ側のセルＳ１〜Ｓ５におけるパスの遅延値の合計は、’７’であり、電源ドメインＤ２のローンチ側のセルＳ８におけるパスの遅延値は、’１．２’である。
【００５５】
また、電源ドメインＤ１のキャプチャ側のセルＳ６，Ｓ７におけるパスの遅延値の合計は、’３’であり、電源ドメインＤ２のキャプチャ側のセルＳ９，Ｓ１０におけるパスの遅延値の合計は、’３．２’である。
【００５６】
そして、電源ドメインＤ１，Ｄ２において求めたローンチ側のパス遅延とキャプチャ側のパス遅延とを比較し、ローンチ側のパス遅延がキャプチャ側のパス遅延よりも小さい遅延であると遅延係数を付加する。これはキャプチャ遅延がローンチ遅延より大きい場合に、ホールド違反のワーストケースになるためである。
【００５７】
ここでは、たとえば、電源ドメインＤ１の遅延係数は、’０．１’であり、電源ドメインＤ２の遅延係数は、’０．２’としており、簡単化のため、遅延係数は、電源ドメイン毎に全てのセルで同じ値としている。
【００５８】
図６では、電源ドメインＤ１において、ローンチ側パスの遅延値の合計が’７’であり、キャプチャ側パスの遅延値の合計が’３’であるので、電源ドメインＤ１のセルには遅延係数を付加しない。
【００５９】
一方、電源ドメインＤ２では、ローンチ側パスの遅延値の合計が’１．２’であり、キャプチャ側パスの遅延値の合計が’３．２’であるので、電源ドメインＤ２のセルＳ８〜Ｓ１０には、遅延係数’０．２’が付加される（たとえば、加算）。
【００６０】
この場合、電源ドメインＤ２において、セルＳ８の遅延は、遅延値’１．２’に遅延係数’０．２’が付加されて、’１．４’となり、セルＳ９，Ｓ１０は、遅延値’１．６’に遅延係数’０．２’が付加されて、’１．８’となる。
【００６１】
この判定技術２を用いることで、判定技術１と同様に従来に比べて検証工数と必要とされるライブラリなどのデータ量を大幅に削減することができ、判定技術１よりも、より精度の高い遅延係数付加の判定を行うことができる。
【００６２】
図８は、判定技術３における判定条件の一例を示す説明図である。
【００６３】
この技術判定３は、高電圧コーナーから低電圧コーナーに電源電圧が変動した際、電源ドメイン毎にローンチ側とキャプチャ側との遅延差分値計算するものである。ここで、遅延差分とは、遅延差分＝遅延×遅延係数であり、差分有り遅延値＝遅延値＋（遅延×遅延係数）である。
【００６４】
図８に示すように、ホールドタイム解析の場合、キャプチャ側の遅延差分が、ローンチ側の遅延差分値よりも大きいと、遅延係数を該当する電源ドメインに付加する。これにより、ホールドタイムチャックに対してワースト条件とすることができる。
【００６５】
また、セットアップタイム解析の際には、キャプチャ側の遅延差分が、ローンチ側の遅延差分値よりも小さいと、遅延係数を該当する電源ドメインに付加する。これにより、セットアップタイムチャックに対してワースト条件とすることができる。
【００６６】
図９は、図８に示した判定技術３によるホールドタイム解析の判定の一例を示す説明図であり、図１０は、図９の判定例に用いられる異電源間パスの一例を示す説明図である。
【００６７】
図１０においても、異電源間パスは、図４と同様であり、電源ドメインＤ１には、セルＳ１〜Ｓ７が設けられ、電源ドメインＤ２には、セルＳ８〜Ｓ１１が設けられている。また、図１０のセルＳ１〜Ｓ１０の上方に記載された数字も図４と同様に、ライブラリに基づいて計算した遅延値を示している。
【００６８】
また、電源ドメインＤ１の遅延係数は、’０．１’であり、電源ドメインＤ２の遅延係数は、’０．２’としており、簡単化のため、遅延係数は、電源ドメイン毎に全てのセルで同じ値としている。
【００６９】
まず、電源ドメインＤ１のローンチ側パスの遅延値は、図１０から、’７’となっており、差分有り遅延値は、’７．７’となっている。同様に、電源ドメインＤ１のキャプチャ側パスの遅延値は、図１０から、’３’となっており、差分有り遅延値は、’３．３’となっている。
【００７０】
よって、ローンチ側パスの遅延差分’０．７’よりもキャプチャ側パスの遅延差分’０．３’が小さい値となるので、電源ドメインＤ１では、遅延係数は付加しない。
【００７１】
続いて、電源ドメインＤ２のローンチ側パス遅延は、図１０から、’１．２’であり、差分有り遅延値は、’１．４４’となっている。同様に、電源ドメインＤ２のキャプチャ側パスの遅延値は、図１０から、’３．２’となっており、差分有り遅延値は、’３．８４’となっている。
【００７２】
この場合、ローンチ側パスの遅延差分’０．２４’よりもキャプチャ側パスの遅延差分’０．６４’が大きい値となるので、遅延係数０．２をセルＳ８〜Ｓ１０の遅延値にそれぞれ加算する。
【００７３】
また、上記した遅延係数の情報（遅延係数情報）の持ち方としては、たとえば、図１１に示すように、遅延係数を１値として格納する第１の格納技術、セル毎の遅延係数を複数有する第２の格納技術、あるいは複数の電圧ライブラリを有し、第２の格納技術と同じ効果を持たせる第３の格納技術などがある。
【００７４】
次に、遅延係数の抽出技術について説明する。
【００７５】
遅延係数は、異なる電圧での遅延比であり、たとえば、電源電圧の電圧変動許容範囲の下限電圧と電圧変動許容範囲の上限電圧との遅延比であり、次式により表される。
【００７６】
遅延係数（遅延比）＝遅延（下限電圧）／遅延（上限電圧）−１
ここで、下限電圧＝電源電圧ＶＤＤ−ΔＶ、上限電圧＝電源電圧ＶＤＤ＋ΔＶである。    
【００７７】
図１２は、本発明者が検討した一般的な多電源チップにおける異電源間パスのタイミング検証の一例を示すフローチャートである。
【００７８】
この場合、図示するように、ライブラリ、ネットリスト、ならびに電源情報を取り込み、電源の設定を行う（ステップＳ１００１）。この設定は、検証に必要な電源ドメインＤ５０と電源ドメインＤ５１との電源電圧の電圧条件を設定する。
【００７９】
続いて、設定した電圧条件におけるタイミング検証を行い（ステップＳ１００２）、２の電源種類のべき乗回となるまで、電圧条件を新たに設定し、ステップＳ１００１，Ｓ１００２の処理を繰り返し行う（ステップＳ１００３）。
【００８０】
電圧条件の設定は、たとえば、電源ドメインＤ５０の電圧変動許容範囲が１．１Ｖ±０．１Ｖであり、電源ドメインＤ５１の電圧変動許容範囲が１．０Ｖ±０．１Ｖとすると、図１３に示すように、電圧条件１〜４の４種類（２の電源種類のべき乗）の電源の設定がされることになる。これらのタイミング検証は、キャプチャ側パスで４回、ローンチ側のパスで４回の計８回が行われることになる。
【００８１】
このように、多電源チップでは、たとえば、電源ドメインＤ５０と電源ドメインＤ５１とが独立が電圧変動することを考慮したタイミング変動が必要となり、結果として、２の電源種類のべき乗回のタイミング検証が行われることになる。
【００８２】
一方、本発明では、電圧が変動（電圧変動許容範囲の下限電圧、および上限電圧）した際の遅延係数を予め求めておき、タイミング検証の際に最も悲観的となる係数を求め、その係数を用いてタイミング検証を行うことにより、タイミング検証回数を１回（キャプチャ側パスで１回、ローンチ側パスで１回の計２回）のみにすることができる。
【００８３】
それにより、本実施の形態によれば、タイミング検証回数を大幅に削減することができるので、タイミング検証における期間を短縮し、半導体集積回路装置の製造効率を向上させることができる。
【００８４】
また、タイミング検証に用いるライブラリ数を大幅に少なくすることができる。
【００８５】
さらに、本実施の形態では、静的タイミング検証に適用する場合について記載したが、たとえば、動的タイミング検証に本発明を適用することもできる。
【００８６】
図１４は、多電源チップにおける動的タイミング検証の一例を示すフローチャートである。
【００８７】
まず、ネットリスト、および電源情報から検証対象パス（ローンチ側パスとキャプチャ側パス）が２つ以上の電源ドメインを通過するパスを探す異電源間パスの探索を行う（ステップＳ２０１）。
【００８８】
続いて、実施の形態で説明した判定技術（たとえば、図３、図５、図８）を用いて遅延係数を付加するかどうか判定する（ステップＳ２０２）。ステップＳ２０２の処理における判定結果に基づいて、全てのセルとネット（配線）の遅延計算を行い（ステップＳ２０３）、動的タイミング検証に結果を渡すため、ファイルなどに出力する（ステップＳ２０４）。この時、遅延付加判定で遅延係数の付加判定が下されたセルの遅延は付加分の遅延を加えた遅延計算が行われる。
【００８９】
そして、遅延値の結果を反映した論理回路シミュレーションを実施し、その結果を出力する動的タイミング検証を実行する（ステップＳ２０５）。
【００９０】
それによっても、タイミング検証回数を大幅に削減することができ、タイミング検証における期間を短縮させることができる。
【００９１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９２】
本発明は、多電源チップを用いた半導体集積回路装置におけるタイミング検証技術に適している。
【符号の説明】
【００９３】
Ｄ１  電源ドメイン
Ｄ２  電源ドメイン
Ｓ１〜Ｓ１１  セル
Ｄ５０  電源ドメイン
Ｄ５１  電源ドメイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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