(57)【要約】【課題】半導体装置間の接続試験を行うにあたり、半導体装置間でのデータ転送に関する交流特性試験も行えるようにする。【解決手段】第１チップ２００−１は内部のクロックＣＬＫにより動作し、第２チップ２００−２はクロックＣＬＫを元として伝達される転送クロックＴＣＬＫにより動作させる。接続試験においては、レジスタ２４１−１および２において保持されているデータを、インターフェース回路２１０内のレジスタ２１１−１および２に転送し、さらに第２チップ２００−２側のレジスタ３１２−１および２に対して転送して保持させる。この転送時においては通常動作時と同じ周波数のクロックＣＬＫを設定する。そして、レジスタ３１２−１および２に保持されているデータを読み出して接続の良否判定を行う。【選択図】図２
2012026950.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体装置と第２の半導体装置とを具備する集積半導体装置であって、
前記第１の半導体装置は、
クロックを生成するクロック生成部と、
入力されるデータを前記第２の半導体装置に転送すべき転送データとして前記クロックに同期したタイミングで保持する第１のデータ保持部と、
前記第１のデータ保持部ごとに対応して設けられ、前記転送データを出力するデータ出力端子と、
前記クロックを転送クロックとして出力するクロック出力端子とを備え、
前記第２の半導体装置は、
前記データ出力端子と接続され、前記転送データが入力されるデータ入力端子と、
前記クロック出力端子と接続され、前記転送クロックが入力されるクロック入力端子と、
前記データ入力端子ごとに対応して設けられ、入力されるデータを前記転送クロックに同期したタイミングで保持する第２のデータ保持部と、
前記第２のデータ保持部ごとに対応して設けられ、前記データ入力端子から入力される前記転送データと前記第２のデータ保持部が順次直列に接続されて形成される第１の直列回路において対応する前記第２のデータ保持部にシフト出力されるデータとのうちの何れか一方を選択して対応する前記第２のデータ保持部に対して入力させる選択部とを備える
集積半導体装置。
【請求項２】
前記クロック生成部は、所定のデータ転送速度で前記転送データが前記第２の半導体装置に転送されるように、前記所定のデータ転送速度に対応したデータ転送周波数による前記クロックを生成する請求項１記載の集積半導体装置。
【請求項３】
前記第１の半導体装置は、ホールド時間およびセットアップ時間の条件を満たすように前記転送データと前記転送クロックとの間で所定の位相差を設定し、当該位相差が設定された前記転送データおよび前記転送クロックを、それぞれ、前記データ出力端子および前記クロック出力端子から出力させる位相調整部をさらに備える請求項２記載の集積半導体装置。
【請求項４】
前記第１の半導体装置は、前記第１のデータ保持部から前記データ出力端子までの前記転送データの伝達経路において、入力されたデータを前記クロックに同期したタイミングで保持する１以上の第３のデータ保持部を順次直列に接続して形成される第１の転送データシフト回路をさらに備え、
前記クロック生成部は、前記第１のデータ保持部によって保持されたデータが前記第１の転送データシフト回路における最終段の第３のデータ保持部までシフトされて保持されるように、前記第３のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する
請求項２記載の集積半導体装置。
【請求項５】
前記クロック生成部は、前記第３のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する際に、前記データ転送周波数よりも低速な周波数を設定する請求項４記載の集積半導体装置。
【請求項６】
前記第２の半導体装置は、
前記データ入力端子から前記第２のデータ保持部までの前記転送データの伝達経路において、入力されたデータを前記転送クロックに同期して保持する第４のデータ保持部を順次直列に接続して形成される第２の転送データシフト回路をさらに備え、
前記クロック生成部は、
前記第２の転送データシフト回路における所定の第４のデータ保持部によって保持された前記転送データが前記第２のデータ保持部までシフトされて保持されるように、前記所定の第４のデータ保持部から最終段までの前記第４のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する
請求項２記載の集積半導体装置。
【請求項７】
前記クロック生成部は、前記所定の第４のデータ保持部から最終段までの前記第４のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する際に、前記データ転送周波数よりも低速な周波数を設定する請求項６記載の集積半導体装置。
【請求項８】
前記第１のデータ保持部が順次直列に接続されて形成され、所定値のデータが順次入力される第２の直列回路をさらに備え、
前記クロック生成部は、前記所定値のデータが前記第１のデータ保持部によって前記転送データとして保持されるように、前記第１のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する、
請求項２記載の集積半導体装置。
【請求項９】
前記クロック生成部は、前記第１のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する際に、前記データ転送周波数よりも低速な周波数を設定する請求項８記載の集積半導体装置。
【請求項１０】
前記クロック生成部は、前記第２のデータ保持部によって保持されている前記転送データが前記第１の直列回路から外部に順次出力されるように、前記第２のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する請求項２記載の集積半導体装置。
【請求項１１】
前記クロック生成部は、前記第２のデータ保持部の数に基づいて設定された数のパルスを含む前記クロックを生成する際に、前記データ転送周波数よりも低速な周波数を設定する請求項１０記載の集積半導体装置。
【請求項１２】
前記第１のデータ保持部が保持する前記転送データの値を、前記クロックに同期したタイミングで順次反転させるための転送データ反転回路をさらに備える請求項１記載の集積半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置が集積された集積半導体装置に関し、特に、集積半導体装置を構成する半導体装置間の接続状態の良否を試験するための回路を備える集積半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップ間の接続の良否についての試験(以降、接続試験とも称する）を行うための技術として、バウンダリスキャン方式が知られている。バウンダリスキャン方式は、ＩＥＥＥ  Ｓｔａｎｄａｒｄ  １１４９．１  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化されている。このバウンダリスキャン規格は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）により策定されたものである。
【０００３】
バウンダリスキャンによる接続試験においては、テスト対象となる半導体チップに対してバウンダリスキャンに対応させた内部回路を予め実装する。この内部回路は、バウンダリスキャンセルとも称され、半導体チップを外部と接続するための端子ごとに対して設けられる。そして、内部のバウンダリスキャンセルを制御することで、これらの半導体チップをデイジーチェーンで接続したうえで、外部から信号を入出力させる。これにより、半導体装置間の接続の良否を判定しようというものである。
【０００４】
しかし、バウンダリスキャン方式では、半導体チップの端子ごとに対してバウンダリスキャンセルを実装する必要があり回路規模が大幅に拡大してしまう。
【０００５】
そこで、２つの半導体チップ間の接続試験に関する従来技術として、次のようなものが知られている。すなわち、２つの半導体チップの各端子と内部回路との間にフリップフロップとスイッチから成る試験対応の回路を挿入する。そして、テスト時において、まず、これら２つの半導体チップのフリップフロップの入出力が直列に接続される信号経路を形成するようにスイッチを切り替え、この状態で、フリップフロップにデータを順次入力して書込みを行う。次に、一方の半導体装置のフリップフロップと他方の半導体装置のフリップフロップとが対応する端子を介して接続される信号経路を形成するようにスイッチを切り替える。これにより、一方の半導体装置のフリップフロップの各々から他方の半導体装置のフリップフロップに対してデータをシフトさせる。そして、再度、２つの半導体チップのフリップフロップの入出力が直列に接続される信号経路を形成してデータの読み出しを行い、読み出したデータに基づいて端子間の接続の良否を判定しようというものである（例えば、特許文献１参照。）。
【０００６】
このような従来技術の構成であれば、例えば端子ごとに実装する回路はフリップフロップと信号経路を切り替えるスイッチのみでよく、バウンダリスキャン方式よりも回路規模を小さくできる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−４７４８６号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
接続試験は、半導体装置間の配線の導通状態という直流的な特性を検査するものである。これに対して、通常動作に対応した実速度により半導体装置間でデータ転送を行った場合に正常にデータが転送されたか否かを検査する交流特性試験も行われる。通常、上記接続試験と交流特性試験は、例えば使用する半導体装置内の回路や端子などが異なるなどの事情から、それぞれ異なる試験手順として行われる。このことからすると、接続試験に際して、上記のような半導体装置間でのデータ転送における交流特性についての試験も同時に行えるようにすれば、試験作業の効率が向上されて好ましい。
【０００９】
しかし、上述の従来技術では、２つのチップ間で互いに独立したクロックが用いられ、かつ、このテスト時に用いられるクロックは、通常動作時よりも低速に設定されることが一般的である。このため、上述の従来技術による接続試験のもとで通常動作に対応したデータ転送速度による交流特性試験を行うことはできない。なお、この点については、バウンダリスキャン方式についても同様のことがいえる。
【００１０】
本発明はこのような状況に鑑みてなされたものであり、集積半導体装置における半導体装置間の接続試験を行うにあたり、半導体装置間でのデータ転送に関する交流特性試験も行えるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、第１の半導体装置と第２の半導体装置とを具備する集積半導体装置であって、上記第１の半導体装置は、クロックを生成するクロック生成部と、入力されるデータを上記第２の半導体装置に転送すべき転送データとして上記クロックに同期したタイミングで保持する第１のデータ保持部と、上記第１のデータ保持部ごとに対応して設けられ、上記転送データを出力するデータ出力端子と、上記クロックを転送クロックとして出力するクロック出力端子とを備え、上記第２の半導体装置は、上記データ出力端子と接続され、上記転送データが入力されるデータ入力端子と、上記クロック出力端子と接続され、上記転送クロックが入力されるクロック入力端子と、上記データ入力端子ごとに対応して設けられ、入力されるデータを上記転送クロックに同期したタイミングで保持する第２のデータ保持部と、上記第２のデータ保持部ごとに対応して設けられ、上記データ入力端子から入力される上記転送データと上記第２のデータ保持部が順次直列に接続されて形成される第１の直列回路において対応する上記第２のデータ保持部にシフト出力されるデータとのうちの何れか一方を選択して対応する上記第２のデータ保持部に対して入力させる選択部とを備える集積半導体装置である。これにより、接続試験時において、第１の半導体装置において生成したクロックに基づく転送クロックに同期させて、第１の半導体装置から第２の半導体装置に対して転送データを転送させるという作用をもたらす。
【００１２】
また、この第１の側面において、上記第１の半導体装置は、ホールド時間およびセットアップ時間の条件を満たすように上記転送データと上記転送クロックとの間で所定の位相差を設定し、当該位相差が設定された上記転送データおよび上記転送クロックを、それぞれ、上記データ出力端子および上記クロック出力端子から出力させる位相調整部をさらに備えてもよい。これにより、セットアップ時間およびホールド時間が保証されるようにして転送クロックと同期した転送データを、第１の半導体装置から第２の半導体装置に転送させるという作用をもたらす。
【００１３】
また、この第１の側面において、上記クロック生成部は、所定のデータ転送速度で上記転送データが上記第２の半導体装置に転送されるように、上記所定のデータ転送速度に対応したデータ転送周波数による上記クロックを生成してもよい。これにより、接続試験において必要とされるデータ転送速度によって、転送データを第１の半導体装置から第２の半導体装置に転送させるという作用をもたらす。
【００１４】
また、この第１の側面において、上記第１の半導体装置は、上記第１のデータ保持部から上記データ出力端子までの上記転送データの伝達経路において、入力されたデータを上記クロックに同期したタイミングで保持する１以上の第３のデータ保持部を順次直列に接続して形成される第１の転送データシフト回路をさらに備え、上記クロック生成部は、上記第１のデータ保持部によって保持されたデータが上記第１の転送データシフト回路における最終段の第３のデータ保持部までシフトされて保持されるように、上記第３のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成するようにしてもよい。これにより、転送データを第２の半導体装置に転送する前の段階において、第１のデータ保持部に保持された転送データを、第１の半導体装置における最終段に配置される第３のデータ保持部に保持させた状態にするという作用をもたらす。
【００１５】
また、この第１の側面において、上記クロック生成部は、上記第３のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成する際に、上記データ転送周波数よりも低速な周波数を設定してもよい。これにより、第１のデータ保持部から最終段の第３のデータ保持部に対して低速で転送データをシフトさせるという作用をもたらす。
【００１６】
また、この第１の側面において、上記第２の半導体装置は、上記データ入力端子から上記第２のデータ保持部までの上記転送データの伝達経路において、入力されたデータを上記転送クロックに同期して保持する第４のデータ保持部を順次直列に接続して形成される第２の転送データシフト回路をさらに備え、上記クロック生成部は、上記第２の転送データシフト回路における所定の第４のデータ保持部によって保持された上記転送データが上記第２のデータ保持部までシフトされて保持されるように、上記所定の第４のデータ保持部から最終段までの上記第４のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成してもよい。これにより、第２の半導体装置に順次転送された転送データのうちで所定の第４のデータ保持部に保持されている転送データを第２のデータ保持部に保持させた状態とするという作用をもたらす。
【００１７】
また、この第１の側面において、上記クロック生成部は、上記所定の第４のデータ保持部から最終段までの上記第４のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成する際に、上記データ転送周波数よりも低速な周波数を設定してもよい。これにより、所定の第４のデータ保持部から第２のデータ保持部に対して低速で転送データをシフトさせるという作用をもたらす。
【００１８】
また、この第１の側面において、上記第１のデータ保持部が順次直列に接続されて形成され、所定値のデータが順次入力される第２の直列回路をさらに備え、上記クロック生成部は、上記所定値のデータが上記第１のデータ保持部によって上記転送データとして保持されるように、上記第１のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成してもよい。これにより、所定値のデータを直列接続された第１のデータ保持部間でシフトさせながら、第１のデータ保持部の各々に対して所定値の転送データを保持させるという作用をもたらす。
【００１９】
また、この第１の側面において、上記クロック生成部は、上記第１のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成する際に、上記データ転送周波数よりも低速な周波数を設定してもよい。これにより、直列接続された第１のデータ保持部間において低速でデータをシフトさせるという作用をもたらす。
【００２０】
また、この第１の側面において、上記クロック生成部は、上記第２のデータ保持部によって保持されている上記転送データが上記第１の直列回路から外部に順次出力されるように、上記第２のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成してもよい。これにより、第２のデータ保持部の各々において保持された転送データを外部の試験装置に順次読み出させるという作用をもたらす。
【００２１】
また、この第１の側面において、上記クロック生成部は、上記第２のデータ保持部の数に基づいて設定された数のパルスを含む上記クロックを生成する際に、上記データ転送周波数よりも低速な周波数を設定してもよい。これにより、直列接続された第２のデータ保持部間において低速でデータをシフトさせるという作用をもたらす。
【００２２】
また、この第１の側面において、上記第１のデータ保持部が保持する上記転送データの値を、上記クロックに同期したタイミングで順次反転させるための転送データ反転回路をさらに備えてもよい。これにより、その値が順次反転された転送データを連続して第２の半導体装置に転送させるという作用をもたらす。
【発明の効果】
【００２３】
本発明によれば、半導体装置間の接続試験を行うにあたり、半導体装置間のデータ転送に関する交流特性試験を同時に行うことができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態における積層半導体装置の全体構造例を示す図である。
【図２】本発明の第１の実施の形態におけるチップ２００の構成例を示す図である。
【図３】データ出力部２３０の内部構成例を示す図である。
【図４】本発明の第１の実施の形態におけるチップ２００の動作例を示すタイミングチャートである。
【図５】本発明の第２の実施の形態におけるチップ２００の構成例を示す図である。
【図６】本発明の第３の実施の形態におけるチップ２００の構成例を示す図である。
【図７】本発明の第１の実施の形態におけるチップ２００の動作例を示すタイミングチャートである。
【図８】本発明の第４の実施の形態におけるチップ２００の構成例を示す図である。
【図９】本発明の第４の実施の形態におけるチップ２００の動作例を示すタイミングチャートである。
【図１０】本発明の第４の実施の形態におけるチップ２００の構成例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（接続試験において通常動作に対応するデータ転送速度によりチップ間でデータを転送する構成：基本例）
２．第２の実施の形態（接続試験において通常動作に対応するデータ転送速度によりチップ間でデータを転送する構成：バウンダリスキャン回路と併用する例）
３．第３の実施の形態（接続試験において通常動作に対応するデータ転送速度によりチップ間でデータを転送する構成：データ出力側のチップにおいてレジスタから出力端子までの間に他のレジスタが介在する例）
４．第４の実施の形態（接続試験において通常動作に対応するデータ転送速度によりチップ間でデータを転送する構成：データ入力側のチップにおいて入力端子からレジスタまでの間に他のレジスタが介在する例）
５．第５の実施の形態（接続試験において通常動作に対応するデータ転送速度によりチップ間でデータを転送する構成：入力側と出力側のスキャンチェーンの配線を個別とした例）
【００２６】
＜１．第１の実施の形態＞
［積層半導体装置の全体構成例］
図１は、本発明の実施の形態における集積半導体装置の一例となる積層半導体装置１００の全体構成例を示している。この図に示す積層半導体装置１００は、２つの第１チップ２００−１および第２チップ２００−２が積層された構造を有する。この場合には、下側に第１チップ２００−１が位置し、上側に第２チップ２００−２が位置するように積層されている。これらの第１チップ２００−１および第２チップ２００−２の各々は、特許請求の範囲に記載の半導体装置の一例である。
【００２７】
第１チップ２００−１の上面においては、マイクロバンプ２０１が形成されている。また、第２チップ２００−２の下面においては、マイクロバンプ２０２が形成されている。図示するように、第１チップ２００−１と第２チップ２００−２とが積層された状態では、互いに対応する位置に形成されたマイクロバンプ２０１および２０２同士が接合される。なお、互いに接合されるマイクロバンプ２０１および２０２の組において、接続試験に際して転送データを転送する信号経路に含まれることとなるものは、それぞれ、特許請求の範囲に記載のデータ出力端子およびデータ入力端子の一例である。
【００２８】
そして、本発明の実施の形態においては、上記図１に示す積層半導体装置１００において、２つのチップ間のマイクロバンプの接合（接続）の良否を試験する。すなわち接続試験を行う。また、接続試験と同時に、通常動作時に対応するデータ転送速度でのチップ間のデータ転送が良好に行われているか否かについての試験（速度試験）も行う。
【００２９】
［チップの内部構成例］
図２は、本発明の第１の実施の形態における積層半導体装置１００の第１チップ２００−１および第２チップ２００−２の内部構成例を示している。なお、この図においては、第１チップ２００−１および第２チップ２００−２の内部において、主に本発明の実施の形態の接続試験に対応する部位を抜き出して示しており、通常動作時に動作する内部回路などの図示については省略している。
【００３０】
この図において、第１チップ２００−１は、接続試験に際して、チップ間で転送される転送データを出力する側となり、第２チップ２００−２は転送データを入力する側となる。また、第１チップ２００−１と第２チップ２００−２との間で、転送クロックＴＣＬＫ、転送データＤ１、転送データＤ２、スキャンイネーブル信号ＳＥＮ、スキャン信号ＳＣおよび出力データＤｏｕｔを伝送する経路が形成される。実際においては、これらの経路は、図１に示したマイクロバンプ２０１および２０２の接合による配線によって形成されるものとなる。なお、ワイヤボンディングなどによる配線によって形成されてもよい。
【００３１】
まず、第１チップ２００−１は、インターフェース回路２１０、データ出力部２３０およびクロック生成部２５０を備える。また、接続試験のために外部の試験装置(ここでは図示せず）などと接続されるための端子として、端子ＴＭ１１、ＴＭ２１、ＴＭ３１、ＴＭ４１およびＴＭ５１を備える。
【００３２】
データ出力部２３０は、通常動作時においてはシステムパスＳＰからの信号をインターフェース回路２１０に出力し、試験時においては、第２チップ２００に対して、試験のための転送データを順次出力する部位である。また、試験時においては、上記のように転送データをインターフェース回路２１０に出力する信号経路と、後述するように内部のレジスタに転送データの初期値を書き込むためのスキャン信号ＳＣを入力する信号経路とで切り替えが行われる。
【００３３】
図２の構成では、第１チップ２００−１と第２チップ２００−２との間で転送データＤ１およびＤ２の２つの転送データを転送し、接続試験に際しては、これらの転送データＤ１およびＤ２の各伝送経路を対象として接続試験を行うものとする。
【００３４】
上記転送データＤ１およびＤ２の各伝送経路に応じて、図２のデータ出力部２３０においては、２つのデータ出力回路２４０−１および２を備える。後述する試験時のデータ転送期間においてデータ出力回路２４０−１および２から出力されるデータが転送データＤ１およびＤ２となる。なお、データ出力回路２４０−１および２の内部構成例については後述する。
【００３５】
なお、図においては、図示および説明を簡単なものとすることの便宜上、上記２つの転送データＤ１、Ｄ２のみを示しているが、実際にはさらに多くの転送データの伝送経路が形成されるものであり、これらの伝送経路の各々が接続試験の対象となる。
【００３６】
インターフェース回路２１０は、例えばマイクロバンプやワイヤボンディングなどを介して他のチップとの間で入出力されるデータを処理する部位である。なお、この図においては、説明の便宜上、接続試験に対応して第１チップ２００−１から出力すべき信号に対応するインターフェース回路２１０の構成のみを示している。
【００３７】
この図のインターフェース回路２１０は、レジスタ２１１−１および２を備える。また、位相調整回路２２０を備える。レジスタ２１１−１および２は、それぞれ、データ出力回路２４０−１および２に対応する。レジスタ２１１−１には、データ出力回路２４０−１内のレジスタ２４１−１が保持する値が出力される。レジスタ２１１−２には、データ出力回路２４０−２内のレジスタ２４１−２が保持する値が出力される。レジスタ２１１−１および２は、それぞれ、特許請求の範囲に記載の第３のデータ保持部と第１のデータ転送回路の一例である。
【００３８】
位相調整回路２２０は、第２チップ２００−２側に伝送すべきクロックＣＬＫとデータとを入力して、セットアップ時間およびホールド時間が保証されるように位相調整を行う部位である。ここでは、位相調整回路２２０にて位相調整されたクロックＣＬＫは、転送クロックＴＣＬＫとして入出力セル２６０−３を介して第２チップ２００−２に対して出力される。なお、入出力セル２６０−３に対応して設けられ、転送クロックＴＣＬＫが出力されるマイクロバンプ２０１(図１参照）は、特許請求の範囲に記載のクロック出力端子の一例である。また、位相調整回路２２０は、特許請求の範囲に記載の位相調整部の一例である。
【００３９】
また、位相調整回路２２０にて位相調整されたレジスタ２１１−１および２の出力は、それぞれ、転送データＤ１およびＤ２として、入出力セル２６０−１および２を介して第２チップ２００−２に対して出力される。入出力セル２６０は、例えば入出バッファ、出力バッファなどとして機能する部位であり、クロックに同期してデータを保持するレジスタなどのような部位は有さない。
【００４０】
クロック生成部２５０は、クロックＣＬＫを生成して出力する部位である。このクロック生成部２５０が生成するクロックＣＬＫは、通常動作時においてシステムクロックとして使用されるものである。本発明の実施の形態の場合、このシステムクロックとしてのクロックＣＬＫは、チップ２００−１において内部クロックとして供給される。また、インターフェース回路２１０から入出力セル２６０−３を介して、第２チップ２００−２に対して、転送クロックＴＣＬＫとして転送データとともに伝達されるようになっている。通常動作時において、第２チップ２００−２の内部回路は、第１チップ２００−１から転送されるデータを、転送クロックＴＣＬＫに同期したタイミングで処理する。
【００４１】
そのうえで、本発明の実施の形態においては、このクロックＣＬＫを接続試験時のデータ転送に利用する。そして、接続試験時のクロック生成部２５０は、端子ＴＭ４１から入力される制御信号に応じて、所定パターンによるクロックパルスのタイミングによるクロックＣＬＫを生成するように動作する。
【００４２】
次に、第２チップ２００−２は、入出力セル３２０−１乃至３、および、データ入力部３１０を備える。入出力セル３２０−１乃至３も、例えば入出バッファ、出力バッファなどとして機能する部位であり、クロックに同期してデータを保持するレジスタなどの部位は有さない。入出力セル３２０−１は、第１チップ２００−１の入出力セル２６０−１から出力される転送データＤ１を入力し、データ入力部３１０のセレクタ３１１−１に出力する。入出力セル３２０−２は、第１チップ２００−１の入出力セル２６０−２から出力される転送データＤ２を入力してセレクタ３１１−２に出力する。入出力セル３２０−３は、第１チップ２００−１の入出力セル２６０−３から出力される転送クロックＴＣＬＫを入力する。入力された転送クロックＴＣＬＫは、図示するレジスタ３１２−１および２をはじめ、第２チップ２００−２における各回路部に対して動作クロックとして供給される。なお、第２チップ２００−２は、通常動作時においても、入力された転送クロックＴＣＬＫにより動作する。すなわち、本発明の実施の形態の第１チップ２００−１および第２チップ２００−２は、データとともにクロックを入出力するソースシンクロナス方式を採っている。本発明の実施の形態においては、接続試験に際しても、後述のように、ソースシンクロナスによる転送データの転送が行われる。また、入出力セル３２０−３に対応して設けられて転送クロックＴＣＬＫが入力されるマイクロバンプ２０２(図１参照）は、特許請求の範囲に記載のクロック入力端子の一例である。
【００４３】
データ入力部３１０は、接続試験時において、第２チップ２００−２側に転送された転送データＤ１およびＤ２を入力して保持する部位である。また、通常動作時においては、第１チップ２００−１から出力されたデータを一旦保持して、ここでは図示しない後段の回路に出力するように動作する。
【００４４】
このデータ入力部３１０は、転送データＤ１に対応するセレクタ３１１−１およびレジスタ３１２−１の組と、転送データＤ２に対応するセレクタ３１１−２およびレジスタ３１２−２の組とを備える。
【００４５】
セレクタ３１１−１は、レジスタ３１２−２の出力データと、第１チップ２００−１から出力される転送データＤ１との何れか一方を選択して出力する。また、セレクタ３１１−２は、第１チップ２００−１内のレジスタ２４１−２の出力データと、第１チップ２００−１からの転送データＤ２との何れか一方を選択して出力する。
【００４６】
これらセレクタ３１１−１および３１１−２は、第１チップ２００−１から入力されるスキャンイネーブル信号ＳＥＮによって選択状態が制御される。ここでは、セレクタ３１１−１および３１１−２は、スキャンイネーブル信号ＳＥＮが「Ｈ」のときには、それぞれ、レジスタ３１２−２の出力データ、レジスタ２４１−２の出力データを選択することとする。また、「Ｌ」のときには、それぞれ、転送データＤ１、Ｄ２を選択することとする。
【００４７】
レジスタ３１２−１は、セレクタ３１１−１から出力されるデータを転送クロックＴＣＬＫに同期したタイミングで保持する。レジスタ３１２−２は、セレクタ３１１−２から出力されるデータを転送クロックＴＣＬＫに同期したタイミングで保持する。転送クロックＴＣＬＫは、前述したように、第１のチップ２００−１にて生成されたクロックＣＬＫが第２のチップ２００−２に対して転送されたものである。このように、第２チップ２００−２におけるデータ入力部３１０は、第２チップ２００−２側で独立したクロックにより動作するのではなく、クロックＣＬＫを元として第１チップ２００−１から伝達されてきたクロックにより動作する。
【００４８】
なお、レジスタ３１２−１および２は特許請求の範囲に記載の第２のデータ保持部の一例である。また、セレクタ３１１−１および２は、特許請求の範囲に記載の選択部の一例である。
【００４９】
図３は、第１チップ２００−１のデータ出力部２３０におけるデータ出力回路２４０−１および２の構成例を示している。データ出力回路２４０−１は、レジスタ２４１−１、セレクタ２４２−１、セレクタ２４３−１およびインバータ２４４−１を備える。
【００５０】
レジスタ２４１−１は、クロックＣＬＫに同期したタイミングで、入力端子に入力されるデータを保持する。このレジスタ２４１−１により保持されるデータが、データ出力回路２４０−１の出力となり、インターフェース回路２１０のレジスタ２１１−１に入力される。
【００５１】
セレクタ２４２−１は、テストモード信号ＴＥＳＴに応じて、一方の入力端子に入力されるセレクタ２４３−１の出力と、他方の入力端子に接続されるシステムパスＳＰ１からのデータのうちの何れか一方を選択して出力する部位である。
【００５２】
セレクタ２４３−１は、スキャンイネーブル信号ＳＥＮに応じて、一方の入力端子に入力されるインバータ２４４−１の出力と、他方の入力端子に入力されるスキャン信号ＳＣのうちの何れか一方を選択して出力する部位である。
【００５３】
データ出力回路２４０−２は、上記データ出力回路２４０−１と同様に、レジスタ２４１−２、セレクタ２４２−２、セレクタ２４３−２およびインバータ２４４−２を備えて構成される。ただし、セレクタ２４３−２の他方の入力端子は、レジスタ２４１−１の出力端子と接続される。また、セレクタ２４２−２の他方の入力端子には、システムパスＳＰ２からのデータが入力される。レジスタ２４１−２によって保持されているデータは、データ出力回路２４０−２の出力としてインターフェース回路２１０のレジスタ２１１−２に対して供給される。さらに、レジスタ２４１−２の出力端子は、第２チップ２００−２側のデータ入力部３１０におけるセレクタ３１１−２の一方の入力端子と接続される。このレジスタ２４１−２とセレクタ３１１−２との間の信号経路は、後述するようにスキャン信号ＳＣが伝達される。
【００５４】
上記のように形成されるデータ出力回路２４０において、まず、テストモードではなく例えば通常モードであることを示すモード信号ＴＥＳＴが入力された場合、セレクタ２４２−１は、システムパスＳＰ１の信号線からのデータを選択して出力する。同様に、セレクタ２４２−２は、システムパスＳＰ２の信号線からのデータを選択して出力する。システムパスＳＰ１，ＳＰ２の各々は、ここでは図示していない通常動作時において動作する所定の内部回路と接続される信号線である。これにより、通常動作時において、データ出力回路２４０−１および２は、それぞれシステムパスＳＰ１，ＳＰ２の信号線に出力されるデータの信号を、インターフェース回路２１０のレジスタ２１１−１および２に出力する。
【００５５】
これに対して、テストモード信号ＴＥＳＴがテストモードに対応するレベルのときには、セレクタ２４２−１および２は、それぞれ、セレクタ２４３−１および２の出力が入力される入力端子を選択する。そのうえで、テストモードにおいては、スキャンイネーブル信号ＳＥＮに応じて、セレクタ２４３−１および２に対する制御が実行される。
【００５６】
テストモードにおけるデータ書込み期間およびデータ読出し期間に対応して、スキャンイネーブル信号ＳＥＮは「Ｈ」となるものとする。このようにスキャンイネーブル信号ＳＥＮが「Ｈ」のとき、セレクタ２４３−１は、スキャン信号ＳＣを選択して出力する。また、セレクタ２４３−２は、レジスタ２４１−１から入力されるデータを選択して出力する。したがって、スキャンイネーブル信号ＳＥＮが「Ｈ」のときには、レジスタ２４１−１の後段にレジスタ２４１−２が接続される。すなわち、レジスタを順次直列に接続したレジスタ直列回路が形成される。このレジスタ直列回路は、特許請求の範囲に記載の第２の直列回路の一例である。また、このようなレジスタ直列回路は、スキャンチェーンともいわれる。
【００５７】
また、このとき、図２に示した第２チップ２００−２のセレクタ３１１−１および２は、同じ「Ｈ」のスキャンイネーブル信号ＳＥＮによって次の状態となるように制御される。すなわち、セレクタ３１１−２は、上記第１チップ２００−１側のレジスタ２４１−２から入力されるデータを選択して出力し、セレクタ３１１−１は、レジスタ３１２−２からのデータを選択して出力する。これにより、第２チップ２００−２においてもレジスタ３１２−２およびセレクタ３１１−１が順次接続されたレジスタ直列回路が形成される。この第２チップ２００−２側のレジスタ直列回路は、特許請求の範囲に記載の第１の直列回路の一例である。
【００５８】
そのうえで、第１チップ２００−１側のレジスタ２４１−２の出力端子と、第２チップ２００−２側のレジスタ３１２−２の入力端子とが接続される。これにより、全体としては、端子ＴＭ１１と端子ＴＭ３１との間において、レジスタ２４１−１、２４１−２、３１２−２および３１２−１の順により直列に接続されたレジスタ直列回路が形成される。この回路構成のもとでは、クロックＣＬＫおよび転送クロックＴＣＬＫに同期したタイミングで、端子ＴＭ１１から入力されるスキャン信号のデータを、順次、後段のレジスタにシフトさせていくという動作が実行される。
【００５９】
一方、テストモードにおいて後述するデータ転送期間において、スキャンイネーブル信号ＳＥＮは「Ｌ」となる。スキャンイネーブル信号ＳＥＮが「Ｌ」のとき、セレクタ２４３−１および２は、それぞれ、インバータ２４４−１および２から入力されるデータを選択する。この回路構成では、レジスタ２４１−１および２がそれぞれ、クロックＣＬＫに同期したタイミングでこれまで保持していた値を順次反転（トグル）して出力するように動作する。なお、レジスタ２４１−１および２は特許請求の範囲に記載の第１のデータ保持部の一例である。
【００６０】
［接続試験時の動作例］
上記のように構成される積層半導体装置１００における接続試験時の動作例について、図４のタイミングチャートを参照して説明する。
【００６１】
接続試験時においては、図２の端子ＴＭ５１から入力されるテストモード信号ＴＥＳＴによって、定常的に図３のセレクタ２４２−１および２は、それぞれ、セレクタ２４３−１および２から入力されるデータを選択するように制御される。そのうえで、接続試験時においては、まず、レジスタ２４１に対して転送データの初期値を保持させるためのデータ書込期間が設定される。このデータ書込期間においては、データ出力回路２４０−１および２に対して、「Ｈ」のスキャンイネーブル信号ＳＥＮが入力される。これに伴い、第２チップ２００−２のセレクタ３１１−１および２に対しても、「Ｈ」のスキャンイネーブル信号ＳＥＮが分岐して入力される。
【００６２】
これにより、第１チップ２００−１のデータ出力部２３０においては、前述のレジスタ直列回路が形成される。すなわち、端子ＴＭ１１から入力されるデータが、第１チップ２００−１および第２チップ２００−２の間で、レジスタ２４１−１、２４１−２、３１２−２および３１２−１の順でシフトされ、端子ＴＭ３１から出力される経路が形成される。
【００６３】
そして、この場合のデータ書込期間においては、上記のレジスタ直列回路が形成されている状態において、図示するように、時刻ｔ０とこれに続く時刻ｔ１のタイミングで２つのパルスによるクロックＣＬＫを出力する。このとき、試験装置は、スキャン信号ＳＣとして、この２周期分のパルスのクロックＣＬＫに同期したタイミングで、順次、所定値のデータを端子ＴＭ１１から入力する。
【００６４】
この際、時刻ｔ０およびｔ１による各クロックＣＬＫのタイミングで、レジスタ２４１−１および２がデータのシフトを行うことにより、レジスタ２４１−１および２には、それぞれ、スキャン信号ＳＣとして順次入力された所定値のデータが保持される。これは、レジスタ２４１−１および２に対して、転送データＤ１、Ｄ２の初期値の書き込みを行ったことに相当する。転送データＤ１の初期値は、後述するように第２チップ２００−２側に転送されるビットｂ１のデータとなるものであり、転送データＤ１として最初に転送されるビットとなる。
【００６５】
また、このデータ書込期間におけるクロックＣＬＫは、通常動作時において設定されるべき周波数よりも低い周波数（通常動作非対応周波数）が設定される。このように低いクロック周波数が設定されることで、上記レジスタ２４１に対するデータの順次書込みが確実に行われる。
【００６６】
なお、図４のデータ書込期間において出力されるクロックＣＬＫのパルス数が「２」とされているのは、データ出力部２３０においてレジスタ直列回路を形成するレジスタ２４１の数が「２」であることに対応している。すなわち、データ書込み期間においては、レジスタ直列回路を形成するレジスタ２４１の数に応じたパルス数によるクロックＣＬＫを出力させることになる。
【００６７】
また、以降においては、転送データＤ１、Ｄ２のうち、転送データＤ１に対応する部位の動作について説明する。転送データＤ２も、以降の説明と同様に第１チップ２００−１から第２チップ２００−２に転送される。
【００６８】
次に、スキャンイネーブル信号ＳＥＮを「Ｌ」に反転させることで、時刻ｔ２以降はデータ転送期間が設定される。データ転送期間は、レジスタ２４１−１に書き込んだデータを、システムパス経由により転送データＤ１として第２チップ２００側のレジスタ３１２−１に転送するための期間となる。
【００６９】
データ転送期間においてスキャンイネーブル信号ＳＥＮが「Ｌ」とされることで、図３に示したデータ出力回路２４０−１においては、レジスタ２１１−１が保持するデータをクロックＣＬＫに同期してトグルさせて出力する回路が形成される。また、第２チップ２０−２側においては、セレクタ３１１−１が入出力セル３２０−１からの出力を選択する状態に制御される。これにより、データ出力回路２４０−１から出力されるデータが、レジスタ２１１−１、位相調整回路２２０、入出力セル２６０−１および入出力セル３２０−１を介してレジスタ３１２−１に入力される経路が形成される。すなわち、第１チップ２００−１から第２チップ２００−２に転送データＤ１を転送するための信号経路が形成される。この信号経路において第１チップ２００−１側の信号経路部分を形成する回路部は、特許請求の範囲に記載の転送データ出力回路の一例である。また、第２チップ２００−２側において転送データＤ１が入力される端子からレジスタ３１２−１までの信号経路を形成する回路部は、特許請求の範囲に記載の転送データ入力回路の一例である。
【００７０】
上記データ転送期間が開始された時刻ｔ２の直後において、図２のインターフェース回路２１０におけるレジスタ２１１−１が保持しているデータは、特に接続試験に対応して設定された値ではなく不定なままとなっている。図２の場合、レジスタ２１１−１は、転送データＤ１を転送する第１チップ２００−１の信号経路における最終段のレジスタとなる。したがって、このままの状態からデータを転送させた場合には、不定の値の転送データが第２チップ２００−２側に転送されるという不具合を生じる。そこで、図４の時刻ｔ２として示すように、通常動作非対応周波数によるクロックＣＬＫを１回出力させることとする。この時刻ｔ２のクロックＣＬＫによって、データ書込み期間においてレジスタ２４１−１が保持した転送データＤ１の初期値であるビットｂ１のデータは、レジスタ２１１−１に転送されてここで保持される。すなわち、第１チップ２００−１において転送データＤ１を転送する経路の最終段のレジスタに対してビットｂ１のデータが保持された状態となる。なお、このとき、データ出力回路２４０−１においては、インバータ２４４−１を介してレジスタ２４１−１の出力を帰還させることで、レジスタ２４１−１の保持値を順次反転させる反転回路が形成されている。これにより、レジスタ２４１−１は、時刻ｔ２のクロックＣＬＫに応じて、上記初期値を反転させた値によるビットｂ２の転送データを保持する状態となる。
【００７１】
そして、データ転送期間において上記時刻ｔ２によるデータの転送を行った後は、時刻ｔ４とこれに続く時刻ｔ５として示すように、２回連続したパルスによるクロックＣＬＫを出力する。ただし、この時刻ｔ４および時刻ｔ５においては、例えば通常動作時に対応して設定されるのと同じ周波数（通常動作対応周波数）によるクロックＣＬＫを生成する。
【００７２】
なお、上記のように生成されるクロックＣＬＫは、図２に示したように、位相調整回路２２０を介して位相調整が行われたうえで、第２チップ２００−２側に対して転送クロックＴＣＬＫとして出力される。この転送クロックＴＣＬＫのタイミングは、上記の位相調整回路２２０を含む信号経路における伝達遅延によって、図４に示すように、クロックＣＬＫに対して遅延時間τだけ遅延されたものとなる。
【００７３】
そして、時刻ｔ４のクロックＣＬＫの出力に応じては、レジスタ２１１−１に保持されていたビットｂ１のデータが、時刻ｔ４−１の転送クロックＴＣＬＫに同期したタイミングでレジスタ３１２−１にて保持される。これにより、ビットｂ１としての転送データＤ１がチップ２００間で転送されたことになる。また、レジスタ２４１−１が保持していたビットｂ２のデータは、インターフェース回路２１０のレジスタ２１１−１にシフトされて保持される。
【００７４】
次に、時刻ｔ５のクロックＣＬＫの出力に応じては、時刻ｔ５−１の転送クロックＴＣＬＫに同期して、レジスタ２１１−１にて保持していたビットｂ２のデータが、転送データＤ１として転送されてレジスタ３１２−１にて保持される。
【００７５】
このように、ビットｂ１、ｂ２による転送データＤ１のビット列が第１チップ２００−１側から第２チップ２００−２のレジスタ３１２−１に対して順次転送され、時刻ｔ５−１を経過したタイミングにおいて、レジスタ３１２−１は、ビットｂ２のデータを保持する。なお、同様に、レジスタ３１２−２も、時刻ｔ５−１を経過したタイミングにおいて、上記ビットｂ２と同じタイミングで転送データＤ２として転送されてきたデータを保持する。また、時刻ｔ４−１およびｔ５−１においては、ビットｂ１、ｂ２のビット列は、通常動作対応周波数の転送クロックＴＣＬＫによって転送される。すなわち、通常動作時において設定される実速度による転送が行われる。なお、時刻ｔ２におけるレジスタ２４１−１からレジスタ２１１−１へのビットｂ１の転送は、システムパス上にて行われるものとなる。このため、時刻ｔ２におけるデータの転送も、通常動作対応周波数によるクロックＣＬＫにより転送させることが可能である。すなわち、データ転送期間に行われるシステムパス上でのデータ転送については通常動作対応周波数により行うことが可能である。ただし、この際にレジスタ２１１−１から第２チップ２００−２のレジスタ３１２−１に転送されることとなるデータは、試験に用いられる有意なデータではない。このため、本発明の実施の形態では、時刻ｔ２は通常動作非対応周波数による転送とすることで、試験対象のデータが第１チップ２００−１における最終段のレジスタ２１１−１に対して確実に保持されるようにしているものである。
【００７６】
次に、試験装置は、時刻ｔ５から所定時間を経過した時刻ｔ７において、スキャンイネーブル信号ＳＥＮを再度「Ｈ」に反転させる。これにより、データ読出期間が設定される。このデータ読出期間においても、スキャンイネーブル信号ＳＥＮが「Ｈ」であることに応じて、データ書込期間と同様にレジスタ直列回路が形成される。
【００７７】
ここで、先の時刻ｔ５以降、データ入力部３１０におけるレジスタ３１２−１は、ビットｂ２のデータの保持を継続している。レジスタ３１２−２も、同様に上記ビットｂ２と同じタイミングで時刻ｔ５において更新したデータの保持を継続している。そして、時刻ｔ７において上記のようにレジスタ直列回路が形成されるのに応じて、端子ＴＭ３１には、出力データＤｏｕｔとして、レジスタ３１２−１にて保持しているビットｂ２が入力される状態となる。
【００７８】
そして、この状態のもとで、クロック生成部２５０は、時刻ｔ７から所定時間を経過した時刻ｔ８においてクロックＣＬＫのパルスを１回出力する。なお、この時刻ｔ８におけるクロックＣＬＫは、低速の通常動作非対応周波数とする。また、図４のデータ読出期間の時刻ｔ８以降において出力すべきクロックＣＬＫが１回とされているのは、図２に示すデータ入力部３１０側においてレジスタ直列回路を形成するレジスタ３１２が２つであることに対応している。レジスタ３１２の数を「Ｍ」とすると、データ読出期間の時刻ｔ８以降において出力すべきクロックＣＬＫの数は「Ｍ−１」とすればよい。
【００７９】
上記時刻ｔ８のクロックＣＬＫに対応しては、時刻ｔ８−１の転送クロックＴＣＬＫに同期してレジスタ３１２−２からレジスタ３１２−１に対してデータがシフトされ、出力データＤｏｕｔとして端子ＴＭ３１に出力される。このように、端子ＴＭ３１に対しては、レジスタ３１２−１にて保持されていたビットｂ２の転送データＤ１と、レジスタ３１２−２にて保持されていたビットｂ２と同じタイミングの転送データＤ２とが順次入力される。すなわち、試験装置によって、第２チップ２００−２側に転送された転送データＤ１、Ｄ２の読み出しが行われる。また、この読み出し時においては、上記したように低速の通常動作非対応周波数が設定されることから、転送データＤ１、Ｄ２の読み出しは確実に行われる。
【００８０】
そして、試験装置は、上記のように読み出しを行った転送データＤ１、Ｄ２の値と、期待値とを比較する。ここでの期待値は、時刻ｔ２のクロックＣＬＫのタイミングでデータ出力回路２４０−１および２内のレジスタ２４１−１および２が保持していた値となる。
ここで、両者が一致しているとの比較結果が得られれば、転送データＤ１、Ｄ２を伝送する経路の接続は良好であると判定し、一致していないとの比較結果が得られれば、転送データＤ１、Ｄ２を伝送する経路の接続は不良であると判定することができる。
【００８１】
また、転送データＤ１として転送されるビットｂ１およびｂ２は、位相調整回路２２０によって、図４において示すように、通常動作対応周波数の転送クロックＴＣＬＫに対してセットアップ時間、ホールド時間が保証されたタイミングで出力される。すなわち、ビットｂ２は時刻ｔ５−１の転送クロックＴＣＬＫの立ち上がりタイミングよりも前のタイミングから出力されている。すなわち、セットアップ時間が保証されている。また、ビットｂ１は、時刻ｔ４−１の転送クロックＴＣＬＫの立ち上がりタイミングからある時間を経過して出力が停止されていることでホールド時間が保証されていることが示される。
【００８２】
したがって、本発明の実施の形態の接続テストにおいて、転送データＤ１の伝送経路の接続が良好であると判定された場合には、セットアップ時間も正常に保証されているものと判定することができる。
【００８３】
前述した従来技術では、データをチップ間で伝送させる際には、例えばチップごとに個別にテスト専用のクロックを用いている。また、このテスト専用のクロックは通常動作対応周波数よりも低速であり、本発明の実施の形態の通常動作非対応周波数に相当する。このため、本発明の実施の形態のように、通常動作に対応した実速度によりデータを転送させることはできない。また、データ転送のためのフリップフロップおよびスイッチから成る回路は、端子に対して直接的に接続される形態を採っている。このため、本発明の実施の形態の位相調整回路２２０などのような通常動作時においても用いられる回路に転送データを経由させることができない。したがって、従来技術は、チップ間の配線が導通しているか否かのＤＣ（直流）特性に関する試験にとどまる。この点については、バウンダリスキャン方式について同様である。これに対して、本発明の実施の形態においては、接続試験と同時に、セットアップ時間などのＡＣ(交流）特性についての試験も行うことができる。
【００８４】
また、先の従来技術においては、フリップフロップとセレクタからなる接続試験に対応する回路は、バウンダリスキャン方式と同様に、チップの出力端子に最も近い入出力セルに対応する部位に設けられる。この場合、接続試験時に動作する部位はシステムパスに対して切断されているのと等価の状態となるため、システムパスの試験を行うことはできない。
【００８５】
これに対して本発明の実施の形態においては、インターフェース回路２１０などとして示されるように、通常動作時において使用される回路の前段においてデータ出力部２３０が設けられる。通常動作時においては、データ出力回路２４０の入力からインターフェース回路２１０に至る信号経路はシステムパスＳＰとなる。これは、試験のためにデータを転送する経路においてシステムパスＳＰが含まれることを意味する。これにより、本発明の実施の形態においては、接続試験とともにシステムパス経由での信号伝達の良否についての試験も行っていることになる。
【００８６】
＜２．第２の実施の形態＞
［チップの内部構成例］
図５は、本発明の第２の実施の形態としての積層半導体装置１００におけるチップ２００の構成例を示している。なお、この図において図２と同一部分には同一符号を付して説明を省略する。
【００８７】
図５は、図２に示した本発明の第１の実施の形態の構成に対して、バウンダリスキャン方式に対応した構成を付加したものとなる。すなわち、チップ２００−１の入出力セル２６０−１乃至３の各々においては、セレクタ２６１およびバウンダリスキャンセル２６２が設けられる。セレクタ２６１は、レジスタ２１１−１から位相調整回路２２０を経由した信号と、バウンダリスキャンセル２６２の出力データのうちの何れか一方を択一的に選択して出力する。ここでは図示していないが、セレクタ２６１は、外部の試験装置などから所定の端子を介して入力された制御信号によって切り替えが行われる。また、同じくここでは図示を省略しているが、入出力セル２６０−１乃至３ごとのバウンダリスキャンセル２６２は順次直列に接続され、その両端は、第１チップ２００−１に設けられたパッドなどの端子を介して例えば試験装置と接続されるようになっている。
【００８８】
また、第２チップ２００−２の入出力セル３２０−１乃至３の各々においては、バウンダリスキャンセル３２１が設けられる。バウンダリスキャンセル３２１は、対応の入出力セル３２０に入力された信号が分岐して入力される。また、ここでは図示していないが、入出力セル３２０−１乃至３のバウンダリスキャンセル３２１は順次直列に接続されて、その両端は、チップ２００−２に設けられたパッドなどの端子を介して試験装置と接続されるようになっている。
【００８９】
このように本発明の第２の実施の形態においてはバウンダリスキャンに対応した回路が付加される。本発明の実施の形態ではチップ間の接続試験を行うものであり、この点では、バウンダリスキャンに代わるものではある。しかし、試験対象とする実際の集積半導体装置の構造などによっては、バウンダリスキャン方式による接続試験も併用した方が好ましい場合がある。そこで、本発明の第２の実施の形態としての構成を採ることにより、本発明の実施の形態としての接続試験と、バウンダリスキャン方式による接続試験との両者を行うことができる。
【００９０】
＜３．第３の実施の形態＞
［チップの内部構成例］
図６は、本発明の第３の実施の形態としての積層半導体装置１００におけるチップ２００の構成例を示している。なお、この図において図５と同一部分には同一符号を付して説明を省略する。
【００９１】
この図６に示す構成は、インターフェース回路２１０において、レジスタ２１２−１および２が追加される点が図５と異なっている。レジスタ２１２−１は、レジスタ２１１−１と位相調整回路２２０との間の信号経路において挿入される。すなわち、レジスタ２１２−１にはレジスタ２１１−１の出力データが入力される。レジスタ２１２−１の出力データは位相調整回路２２０に供給される。レジスタ２１２−２も、上記と同様にレジスタ２１１−２と位相調整回路２２０との間の信号経路において挿入される。また、レジスタ２１２−１および２はクロックＣＬＫに同期して動作する。このように、第３の実施の形態においては、インターフェース回路２１０におけるデータの信号経路において、２段のレジスタによる直列回路が形成されている。このレジスタによる直列回路は、特許請求の範囲に記載の第１のデータ転送回路の一例である。また、各レジスタの直列回路を形成するレジスタ２１１−１、２２１−１、２１１−２および２２１−２は、第３のデータ保持部の一例である。
【００９２】
インターフェース回路２１０などの通常動作時に使用される回路では、例えば設計上の仕様などにより信号経路内に挿入されるレジスタなどの段数が異なってくる。図６は、このような例の１つとして、図５の構成に対してレジスタの段数が１つ追加された構成を示すものである。
【００９３】
［接続試験時の動作例］
図７のタイミングチャートを参照して、上記図６に示した構成に対応する接続試験時の動作例について説明する。なお、この図において、図４のタイミングチャートと同じとなる動作については説明を省略する。
【００９４】
図７においては、データ転送期間において、時刻ｔ２およびｔ３により、通常動作非対応周波数による２回のパルスによるクロックＣＬＫを出力するという動作が実行される点が図５と異なっている。
【００９５】
このように、時刻ｔ２およびｔ３によりクロックＣＬＫを出力することにより、時刻ｔ２以前においてレジスタ２１１−１が保持していたビットｂ１のデータは、レジスタ２１１−１からさらにシフトされてレジスタ２１２−１が保持することになる。また、レジスタ２４１−１が保持していたビットｂ２のデータは、レジスタ２１１−１にて保持される。すなわち、第１チップ２００−１において転送データＤ１を転送する信号経路における最終段のレジスタにビットｂ１のデータを保持させ、その前段のレジスタにビットｂ２のデータを保持させた状態が得られる。なお、上記時刻ｔ２およびｔ３によるデータ転送もシステムパス上におけるものであり、したがって、通常動作対応周波数によるクロックＣＬＫによって転送してもよい。
【００９６】
そして、上記の状態のもとで、時刻ｔ４と時刻ｔ５による２回の通常動作対応周波数によるクロックＣＬＫを出力させる。これにより、まず、時刻ｔ２において、レジスタ２１２−１に保持されていたビットｂ１のデータが転送され、第２チップ２００−２のレジスタ３１２−１にて保持される。次に、時刻ｔ５において、ビットｂ１のデータが、レジスタ２１２−１からレジスタ３１２−１に対して転送される。
【００９７】
以降は、図４の場合と同様に、時刻ｔ７からのデータ読み出し期間の時刻ｔ８において通常動作非対応周波数による転送クロックＴＣＬＫを出力する。これにより、レジスタ３１２−１および３１２−２から成るレジスタ直列回路においてデータをシフトさせ、出力データＤｏｕｔとして端子ＴＭ３１に出力させる。
【００９８】
このように、第３の実施の形態においては、チップ間のデータ転送を行う時刻ｔ４より前の段階で、第１チップ２００−１内のシステムパスの信号経路において挿入されるレジスタの段数に対応させた回数によるクロックＣＬＫを出力させることとしている。これにより、転送データＤ１を転送する第１チップ２００−１側の信号経路におけるレジスタの段数に係わらず、レジスタ２４１にて保持されたビットｂ１およびｂ２による転送データのみを通常動作対応周波数のクロックＣＬＫにより転送させることができる。
【００９９】
＜４．第４の実施の形態＞
［チップの内部構成例］
図８は、本発明の第４の実施の形態としての積層半導体装置１００におけるチップ２００の構成例を示している。なお、この図において図６と同一部分には同一符号を付して説明を省略する。
【０１００】
この図８に示す構成は、第２チップ２００−２におけるデータ入力部３１０の前段に対してインターフェース回路３３０が追加された点が図６と異なる。インターフェース回路３３０は、レジスタ３３１−１および２を備える。レジスタ３３１−１は、転送データＤ１が入力される入出力セル３２０−１の出力と、データ入力部３１０のセレクタ３１１−１との間に挿入される。レジスタ３３１−２は、転送データＤ２が入力される入出力セル３２０−２の出力と、データ入力部３１０のセレクタ３１１−２との間に挿入される。すなわち、データ入力部３１０におけるレジスタ３１２−１および２の前段に対して、レジスタが１段追加されるように挿入された構成が採られている。これらのレジスタ３１２−１および２は、転送クロックＴＣＬＫに同期して動作する。なお、このような第２チップ２００−２の内部構成も、第３の実施の形態と同様に、実際の仕様などに応じたものの１つである。また、レジスタ３３１−１および２は、それぞれ、特許請求の範囲に記載の第４のデータ保持部の一例であり、また、第２の転送データシフト回路の一例である。
【０１０１】
［接続試験時の動作例］
図９のタイミングチャートを参照して、上記図８に示した構成における接続試験時の動作例について説明する。なお、この図において、図７のタイミングチャートと同じとなる動作については説明を省略する。
【０１０２】
この図９においては、データ転送期間の時刻ｔ４およびｔ５により第２チップ２００−２に対してデータを転送させた後の時刻ｔ６において、通常動作非対応周波数によるクロックＣＬＫを１回出力させる点が図７と異なっている。
【０１０３】
図８に示す第２チップ２００−２の構成の場合、時刻ｔ２のタイミングでレジスタ２４１−１が保持していたビットｂ２のデータは、時刻ｔ５のタイミングでは、レジスタ３３１−１にて保持されている。すなわち、データ入力部３１０のレジスタ３１２−１まで転送されておらず、レジスタ３１２−１は、ビットｂ１のデータを保持している状態である。
【０１０４】
そこで、この場合には、時刻ｔ６においてクロックＣＬＫを１回出力する。これにより、レジスタ３１２−１にまでビットｂ２のデータが転送され、レジスタ３１２−１はビットｂ２のデータを保持することができる。以降は、図７と同様のデータ読出期間における動作が実行されることで、レジスタ３１２−１およびレジスタ３１２−２に保持されたデータがシフトされて端子ＴＭ３１から試験装置に出力される。なお、時刻ｔ６におけるデータ転送もシステムパス上でのものであり、この際のクロックＣＬＫについて通常動作非対応周波数を設定することができる。
【０１０５】
このように本発明の第４の実施の形態においては、第２チップ２００−２側の信号経路において挿入されるレジスタの段数に対応して通常動作非対応周波数によるクロックＣＬＫを所定回数出力させることとしている。これにより、第１チップ２００−１からの転送データをレジスタ３１２に保持させて読み出すことができる。
【０１０６】
そのうえで、第４の実施の形態のもとでは、次のように時刻ｔ６以降のデータシフトのための通常動作非対応周波数によるクロックＣＬＫの出力回数を変更設定することで、次のようなＡＣ特性の試験を行うこともできる。
【０１０７】
タイミングチャートによる図示は省略するが、図８に示す回路構成を前提としてデータ転送期間において時刻ｔ６におけるクロックＣＬＫは出力させず、そのまま時刻ｔ７のデータ読出期間に移行させるようにしたとする。すなわち、この場合には、時刻ｔ６以降の通常動作非対応周波数によるクロックＣＬＫの出力回数を「１」から「０」とする変更設定を行ったものとみることができる。
【０１０８】
上記の動作によっては、データ転送期間の終了時点においてレジスタ３１２−１は、ビットｂ２のデータではなく、その前のビットｂ１のデータを保持することになる。したがて、データ読出期間においては、このビットｂ１を読み出すことになる。
【０１０９】
ここで、位相調整回路２２０から出力される転送データＤ１に対する転送クロックＴＣＬＫのタイミングが、許容範囲を越えて遅延しているためにホールド時間について保証されていない状態であるとする。この場合、レジスタ３３１−１は、時刻ｔ４−１の転送クロックＴＣＬＫのタイミングで、ビットｂ１のデータではなくビットｂ２のデータを保持してしまうことになる。
【０１１０】
このことからすれば、レジスタ３３１−１から読み出したビットｂ１のデータの値により、ホールド時間が保証されているか否かについての試験を行うことができる。具体的には、試験装置によって、レジスタ３３１−１から出力データＤｏｕｔとして読み出したビットｂ１のデータの値と、スキャン信号ＳＣによりレジスタ２４１−１に保持させたビットｂ１の値とを比較する。両者の値が一致していれば、転送クロックＴＣＬＫの遅延時間は許容範囲であることになる。すなわち、ホールド時間が保証されていることが判定される。これに対して、両者の値が一致しておらず、かつ、レジスタ３３１−１から読み出したビットｂ１の値がレジスタ２４１−１にて保持させたときのビットｂ２の値と一致していたとする。この場合には、転送クロックＴＣＬＫは許容範囲を越えて遅延しており、ホールド時間が保証されていない状態であることが判定される。
【０１１１】
このように、第４の実施の形態においては、時刻ｔ５の後におけるデータ転送期間内のクロックＣＬＫの出力回数の設定により、ホールド時間についての試験も行うことができる。
【０１１２】
＜５．第５の実施の形態＞
［チップの内部構成例］
図１０は、本発明の第５の実施の形態としての積層半導体装置１００におけるチップ２００の構成例を示している。なお、この図において図２と同一部分には同一符号を付して説明を省略する。
【０１１３】
この図に示す第１チップ２００−１においては、図２の第１チップ２００−１の構成に対して、端子ＴＭ１２およびＴＭ３２が追加されている。なお、これらの端子ＴＭ１２およびＴＭ３２も試験装置と接続される。端子ＴＭ１２は、データ出力回路２４０−２の出力、すなわち、レジスタ２４１−２の出力端子と接続される。端子ＴＭ３２は、第２チップ２００−２のセレクタ３１１−２の一方の入力端子と接続される。この構成では、第１チップ２００−１側のレジスタ２４１−１および２（図３）によるレジスタ直列回路の両端に対して、それぞれ、端子ＴＭ１１およびＴＭ１２が接続されることになる。同様に、第２チップ２００−２におけるレジスタ３１２−１および３１２−２によるレジスタ直列回路の両端に対して、それぞれ、端子ＴＭ３１およびＴＭ３２が接続されることになる。
【０１１４】
図２においては、第１チップ２００−１におけるレジスタ２４１−１および２と、第２チップ２００−２におけるレジスタ３１２−１および２とにより１つのレジスタ直列回路を形成することとしていた。これに対して、上記構成による第５の実施の形態においては、第１チップ２００−１と第２チップ２００−２側とで、それぞれ個別にレジスタ直列回路が形成されることになる
【０１１５】
［接続試験時の動作例］
図１０に示す構成における接続試験時の動作は、先に第１の実施の形態として示した図４と同様となる。ただし、図１０に示す構成の場合、データ書込期間において試験装置は、次のようにデータ書込みを行う。すなわち、端子ＴＭ１１と端子ＴＭ１２の間に接続されるレジスタ２４１−１および２から成るレジスタ直列回路に対して、端子ＴＭ１１から時刻ｔ０および時刻ｔ１のクロックＣＬＫに同期したタイミングで所定値のデータを入力する。また、データ読出期間において試験装置は、端子ＴＭ３１と端子ＴＭ３２の間に接続されるレジスタ３１２−１および３１２−２にデータをシフトさせ、これに応じて端子ＴＭ３１から出力される出力データＤｏｕｔを入力する。
【０１１６】
このように第５の実施の形態によっては、第１チップ２００−１と第２チップ２００−２のレジスタ直列回路のそれぞれに対して個別にデータの書き込みおよび読出しを行うことができる。このような構成に基づけば、例えば端子ＴＭ３１およびＴＭ３２を第２チップ２００−２側に設けるようにするなどの変形も容易に実現することができる。
【０１１７】
なお、上記各実施の形態においては第１チップ２００−１および第２チップ２００−２が積層された構造の積層半導体装置１００を例に挙げている。しかし、第１チップ２００−１と第２チップ２００−２とが平面方向において配置される態様の集積半導体装置とされてもよい。
【０１１８】
また、上記各実施の形態においては、位相調整回路２２０によりセットアップ時間およびホールド時間が保証されるようにして転送クロックと転送データの同期が図られている。しかし、この位相調整回路２２０を備えない構成とした場合にも、転送データを転送クロックとともに転送することが可能である。したがって、この場合にも通常動作に対応したデータ転送速度により正常なタイミングでデータが転送されているか否かを判定することが可能である。
【０１１９】
また、本発明の実施の形態は本発明を具現化するための一例を示したものであり、本発明の実施の形態において明示したように、本発明の実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本発明の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１２０】
また、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。
【符号の説明】
【０１２１】
１００  積層半導体装置
２０１、２０２  マイクロバンプ
２１０  インターフェース回路
２１１、２１２、２４１、３１２、３３１  レジスタ
２２０  位相調整回路
２３０  データ出力部
２４０  データ出力回路
２４２、２４３、２６１、３１１  セレクタ
２４４  インバータ
２５０  クロック生成部
２６０、３２０  入出力セル
２６２  バウンダリスキャンセル
３１０  データ入力部
３２１  バウンダリスキャンセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012026950.tif 000009
【図８】
2012026950.tif 000010
【図９】
2012026950.tif 000011
【図１０】
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