(57)【要約】【課題】書き込み動作、消去動作、及び読み出し動作を制御して、メモリセルの信頼性の低下を抑制することのできる不揮発性記憶装置を提供する。【解決手段】不揮発性記憶装置はメモリセルアレイと制御回路とを備える。メモリセルアレイは、消去時のしきい値が第１のしきい値分布に含まれ、書き込み時のしきい値が第２のしきい値分布に含まれる複数の不揮発性メモリセルを配置してなる。制御回路は、不揮発性メモリセルのしきい値が第１のしきい値分布内に移動したことを消去ベリファイレベルを指標として確認する消去ベリファイ動作、不揮発性メモリセルのしきい値が第２のしきい値分布内に移動したことを書き込みベリファイレベルを指標として確認する書き込みベリファイ動作を制御する。不揮発性記憶装置は、消去動作の状況及び書き込み動作の状況の少なくとも一方に基づき消去ベリファイレベル及び書き込みベリファイレベルを適応的に変化させる。【選択図】図６
2012027962.tif 000002
【特許請求の範囲】
【請求項１】
消去時のしきい値が第１のしきい値分布に含まれ、データ書き込み時のしきい値が第２のしきい値分布に含まれる複数の不揮発性メモリセルをマトリクス状に配置してなるメモリセルアレイと、
消去すべき不揮発性メモリセルに消去電圧を印加してしきい値を前記第１のしきい値分布に含まれるように移動させる消去動作、前記消去すべき不揮発性メモリセルのしきい値が前記第１のしきい値分布内に移動したことを消去ベリファイレベルを指標として確認する消去ベリファイ動作、データを書き込むべき不揮発性メモリセルに書き込み電圧を印加してしきい値を前記第２のしきい値分布に含まれるように移動させる書き込み動作、前記データを書き込むべき不揮発性メモリセルのしきい値が前記第２のしきい値分布内に移動したことを書き込みベリファイレベルを指標として確認する書き込みベリファイ動作を制御する制御回路とを備え、
前記消去動作の状況及び前記書き込み動作の状況の少なくとも一方に基づいて、前記消去ベリファイレベル及び前記書き込みベリファイレベルを適応的に変化させる
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記制御回路は、前記消去動作時、前記メモリセルのしきい値を前記第１のしきい値分布に含まれるように１又は複数のステップで移動させると共に、前記書き込み動作時、前記メモリセルのしきい値を前記第２のしきい値分布に含まれるように１又は複数のステップで移動させ、
前記消去ベリファイレベル及び前記書き込みベリファイレベルは、前記消去動作時のステップ回数及び前記書き込み動作時のステップ回数の少なくとも一方に基づいて設定される
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記消去ベリファイレベル、前記消去動作時のステップ回数、前記書き込みベリファイレベル及び前記書き込み動作時のステップ回数が記憶され、これらの記憶情報から、前記消去動作時のステップ回数及び前記書き込み動作時のステップ回数がバランスするように、次の消去動作時及び書き込み動作時における前記消去ベリファイレベル及び前記書き込みベリファイレベルが設定される
ことを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、
前記不揮発性メモリセルの特性が第１状態にある場合に、
前記消去ベリファイレベルを第１の電圧値、前記書き込みベリファイレベルを第２の電圧値として前記消去ベリファイ動作及び前記書き込みベリファイ動作を実行し、
前記不揮発性メモリセルの特性が第２状態にある場合に、
前記消去ベリファイレベルを前記第１の電圧値より所定電圧値だけ増加させた第３の電圧値、前記書き込みベリファイレベルを前記第２の電圧値より所定電圧値だけ増加させた第４の電圧値として前記消去ベリファイ動作及び前記書き込みベリファイ動作を実行する
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記第２状態は、前記不揮発性メモリセルへの書き込み／消去動作回数が前記第１状態よりも多い状態であることを特徴とする請求項４記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）と、その上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電子を注入したしきい値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれるしきい値電圧分布を細分化して、４値、８値等の多値記憶も行われている。 
【０００４】
近年、最小加工寸法がますます小さくなり、不揮発性記憶装置の微細化が進行するにつれて、メモリセルの信頼性低下の問題が生じている。第１は、データ書き込み後に時間が経過するとメモリセルのしきい値電圧が低下してしまうというデータ保持特性の問題、第２は、消去電圧を印加してもメモリセルのしきい値電圧が十分に低下しないという消去不良の問題、第３は、書き込み動作時にメモリセルの望ましくないしきい値電圧のばらつき増加（誤書き込み及び書き込みノイズの増加）が生じる問題等である。
【０００５】
そして、不揮発性記憶装置に読み書きを繰り返すと、メモリセルの性能が劣化し、しきい値電圧のばらつきはさらに大きくなる。メモリセルのしきい値電圧が減少する方向にシフトしてしまった場合には、書き込み動作時にしきい値電圧を適切な値まで上昇させるため、電荷蓄積層の電位をより大きく引き下げる必要性が生じる。そのため、データ書き込み後に電荷蓄積層周辺の電界が増加し、その結果、データ保持特性が悪化する可能性がある。一方、メモリセルのしきい値電圧が増加する方向にシフトしてしまった場合には、消去動作の際に電荷蓄積層の電位をより大きく引き上げなければならない。この消去動作のストレスにより、消去不良や誤書き込みが増加するという問題がある。不揮発性記憶装置においては、メモリセルのしきい値電圧分布が変化しても、書き込み動作、消去動作、及び読み出し動作を適切に制御して、メモリセルの信頼性低下を抑制することが望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５０１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、書き込み動作、消去動作、及び読み出し動作を制御して、メモリセルの信頼性の低下を抑制することのできる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の実施形態に係る不揮発性記憶装置は、複数の不揮発性メモリセルをマトリクス状に配置してなるメモリセルアレイと、制御回路とを備える。不揮発性メモリセルは、消去時のしきい値が第１のしきい値分布に含まれ、データ書き込み時のしきい値が第２のしきい値分布に含まれる。制御回路は、消去すべき不揮発性メモリセルに消去電圧を印加してしきい値を第１のしきい値分布に含まれるように移動させる消去動作、消去すべき不揮発性メモリセルのしきい値が第１のしきい値分布内に移動したことを消去ベリファイレベルを指標として確認する消去ベリファイ動作、データを書き込むべき不揮発性メモリセルに書き込み電圧を印加してしきい値を第２のしきい値分布に含まれるように移動させる書き込み動作、データを書き込むべき不揮発性メモリセルのしきい値が第２のしきい値分布内に移動したことを書き込みベリファイレベルを指標として確認する書き込みベリファイ動作を制御する。不揮発性記憶装置は、消去動作の状況及び書き込み動作の状況の少なくとも一方に基づいて、消去ベリファイレベル及び書き込みベリファイレベルを適応的に変化させる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る不揮発性記憶装置のメモリセルアレイ及び制御回路を示す図である。
【図３】第１の実施の形態に係る不揮発性記憶装置のしきい値電圧分布を示す図である。
【図４Ａ】第１の実施の形態に係る不揮発性記憶装置の消去動作を説明する図である。
【図４Ｂ】第１の実施の形態に係る不揮発性記憶装置の消去ベリファイ動作を説明する図である。
【図５Ａ】第１の実施の形態に係る不揮発性記憶装置の消去動作を説明する図である。
【図５Ｂ】第１の実施の形態に係る不揮発性記憶装置の消去動作を説明する図である。
【図６】第１の実施の形態に係る不揮発性記憶装置の消去動作を説明する図である。
【図７】第１の実施の形態に係る不揮発性記憶装置の書き込み動作を説明する図である。
【図８Ａ】第１の実施の形態に係る不揮発性記憶装置の書き込み動作を説明する図である。
【図８Ｂ】第１の実施の形態に係る不揮発性記憶装置の書き込み動作を説明する図である。
【図９】第１の実施の形態に係る不揮発性記憶装置の書き込み動作を説明する図である。
【図１０Ａ】第１の実施の形態に係る不揮発性記憶装置の読み出し動作を説明する図である。
【図１０Ｂ】第１の実施の形態に係る不揮発性記憶装置の読み出し動作を説明する図である。
【図１１Ａ】第２の実施の形態に係る不揮発性記憶装置の動作を説明する図である。
【図１１Ｂ】第２の実施の形態に係る不揮発性記憶装置の動作を説明するフローチャートである。
【図１２Ａ】第３の実施の形態に係る不揮発性記憶装置の動作を説明する図である。
【図１２Ｂ】第３の実施の形態に係る不揮発性記憶装置の動作を説明する図である。
【発明を実施するための形態】
【００１０】
次に、実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、以下の実施の形態において、不揮発性記憶装置は、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１１】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性記憶装置の構成］
以下、第１の実施の形態に係る不揮発性記憶装置の構成について、図１を参照して説明する。図１は、第１の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。
【００１２】
この不揮発性記憶装置は、複数のメモリセルがソース／ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１の構成については後に詳述する。メモリセルアレイ１の一辺に隣接する位置には、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御回路の一部であるカラム制御回路２が設けられている。また、メモリセルアレイ１の他の一辺に隣接する位置には、メモリセルアレイ１のワード線を選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御回路の一部であるロウ制御回路３が設けられている。さらに、メモリセルアレイ１の周囲には、メモリセルアレイ１のソース線ＳＬを制御するソース線制御回路９、及びメモリセルアレイ１が形成されているｐ型ウェルの電位を制御するｐ型ウェル制御回路１０が設けられている。
【００１３】
データ入出力バッファ４は、外部のホスト（コントローラ）１１にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。ホスト１１は、メモリセルアレイ１が設けられたチップ外部に設けられていてもよい。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホスト１１からデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホスト１１からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号として制御回路の一部であるステートマシン７に転送する。ステートマシン７は、この不揮発性記憶装置全体の管理を行うもので、ホスト１１からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト１１は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７に対して、外部から与えられたアドレスがアドレスレジスタ５を介して入力され、ステートマシン７はメモリセルアレイ１のどの位置のメモリセルへのアクセスかを判定する。このメモリセルに対するパルスが、パルスジェネレータ８により生成される。ここで、生成されたパルスはロウ制御回路３で選択された任意の配線やメモリセルアレイ１が形成されているＰ型ウェルへ転送することが可能である。
【００１５】
また、ステートマシン７は、各種の情報に基づきメモリセルアレイ１に設けられたメモリセルの特性が初期状態（第１状態）にあるか、劣化した状態（第２状態）にあるか、又はどの程度劣化した状態にあるかを判定する。一例として、ステートマシン７は、消去動作時のパルス印加回数、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数、又は書き込み動作時のパルス印加回数等に基づいてこの判定を実行する。また、ステートマシン７は、カラム制御回路２及びロウ制御回路３の動作に基づき、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数や、書き込み動作時、消去動作時のパルス印加回数を一時記憶するように構成されていてもよい。また、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数、書き込み動作時、消去動作時のパルス印加回数の記憶や、動作の制御は外部のホスト１１により実行されてもよい。
【００１６】
図２は、本実施の形態の不揮発性記憶装置のメモリセルアレイ１及び制御回路を示す図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットＮＵは、ソース側選択ゲートトランジスタＳＴＳ及びドレイン側選択ゲートトランジスタＳＴＤと、選択ゲートトランジスタＳＴＳ、ＳＴＤの間に直列接続された複数個のメモリセルＭＣｎ（ｎ＝０〜６３）とを有する。ＮＡＮＤセルユニットＮＵ内において、複数個のメモリセルＭＣｎは隣接するもの同士でソース／ドレイン領域を共有し、メモリストリングを形成している。メモリセルアレイ１は、複数のＮＡＮＤセルユニットＮＵが行列状に設けられることにより構成されている。
【００１７】
メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造である。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルＭＣのしきい値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルＭＣに記憶する。
【００１８】
図２中Ｘ方向に配列された複数のメモリセルＭＣｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜６３）により共通接続されている。また、複数のソース側選択ゲートトランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳにより共通接続されている。そして、複数のドレイン側選択ゲートトランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤにより共通接続されている。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬｎを共有する複数のＮＡＮＤセルユニットＮＵの集合がブロックを構成する。
【００１９】
ドレイン側選択ゲートトランジスタＳＴＤのドレイン領域にはビット線コンタクトＢＣが接続されている。このビット線コンタクトＢＣは図２中Ｙ方向に伸びるビット線ＢＬに接続されている。また、ソース側選択ゲートトランジスタＳＴＳは、ソース領域を介して図２中Ｘ方向に伸びるソース線ＳＬに接続されている。ビット線ＢＬの一端側に、データの読み出し、書き込み、及び消去の各動作に供されるカラム制御回路２が配置される。ワード線ＷＬの一端側に、ワード線ＷＬ、及び選択ゲート線ＳＧＳ、ＳＧＤの選択駆動を行うロウ制御回路３が配置される。
【００２０】
次に、本実施の形態の不揮発性記憶装置のデータ記憶状態について、図３を参照して説明する。図３は、本実施の形態の不揮発性記憶装置のメモリセルＭＣのしきい値電圧分布を示す図である。
【００２１】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データのしきい値電圧分布は図３（ａ）のようになる。しきい値電圧が負の状態がデータ“１”（消去状態）であり、しきい値電圧が正の状態がデータ“０”である。また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データのしきい値電圧分布は図３（ｂ）のようになる。この場合、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅ、Ａ、Ｂ、Ｃ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、しきい値電圧分布Ｅは、一括ブロック消去により得られる負しきい値電圧状態である。以下の実施の形態の説明では、不揮発性記憶装置は２値データを記憶するものとして説明する。しかし、不揮発性記憶装置は、２値データ以上の多値データを記憶するものとして構成することが可能である。
【００２２】
［第１の実施の形態に係る不揮発性記憶装置の動作］
まず、本実施の形態の不揮発性記憶装置の消去動作について、図４Ａ〜図６を参照して説明する。
不揮発性記憶装置におけるデータ消去動作は、ブロック単位で実行される。データ消去動作は、図４Ａに示すように、選択ブロックの全ワード線ＷＬを０Ｖとし、メモリセルアレイが形成されたＰ型ウェルに正の昇圧された消去電圧Ｖｅｒａ（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックの全メモリセルＭＣで浮遊ゲート電極の電子が放出された負のしきい値電圧状態（消去状態）が得られる。この時、選択ゲートトランジスタＳＴＳ、ＳＴＤのゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧＳ、ＳＧＤはフローティング状態とする。また、ビット線ＢＬ及びソース線ＳＬもフローティング状態とする。
【００２３】
この後、必要に応じて消去ベリファイ動作を行う。消去ベリファイ動作は、ＮＡＮＤセルユニットＮＵの全メモリセルＭＣが図５Ｂに示す負のしきい値電圧Ｖｔｈ＿ｅｒａまで消去されているか否かを確認する動作として行われる。以下、消去ベリファイ動作の例を２つ説明する。
以下の説明において、消去ベリファイ動作に用いられる消去ベリファイ検知用電圧Ｆ＿ＣＧＲＶｌｅｖｅｌと、消去ベリファイレベルＶｔｈ＿ｅｒａとを区別して説明する。
【００２４】
（消去ベリファイ動作の例１）
図４Ｂは、消去ベリファイ動作を実行するセンスアンプ回路Ｓ／Ａと、クランプ電圧回路ＶＣＬＡＭＰを示す図である。ビット線ＢＬには、ビット線選択トランジスタＳＴを介してクランプトランジスタＣＴが接続されている。クランプトランジスタＣＴのゲートには、クランプ電圧回路ＶＣＬＡＭＰにより設定された消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌがスイッチ回路ＳＷ及びビット線クランプ電圧線ＢＬＣを介して与えられる。
【００２５】
消去ベリファイ動作時には、セルソース線ＳＬに電源電圧Ｖｄｄ、選択ブロックの全ワード線ＷＬに電圧Ｆ＿ＣＧＲＶｌｅｖｅｌ（＝０Ｖ）、選択ゲート線ＳＧＳ、ＳＧＤに電源電圧Ｖｄｄより高い中間電圧Ｖｒｅａｄ＿ｓｇを印加する。また、ビット線ＢＬは、０Ｖにプリチャージしておく。選択ブロックの全メモリセルＭＣが負のしきい値電圧Ｖｔｈ＿ｅｒａ状態（図５Ｂ参照）に消去されていれば、消去ベリファイ動作により、セルソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬの電位が｜Ｖｔｈ＿ｅｒａ｜以上まで充電される。一方、選択ブロックのいずれかのメモリセルＭＣのしきい値が電圧Ｖｔｈ＿ｅｒａに達していない場合には、ビット線ＢＬの電位は｜Ｖｔｈ＿ｅｒａ｜よりも低い電位となる。この電圧は、ビット線選択トランジスタＳＴを介してノードＢＬＩまで転送される。
【００２６】
クランプトランジスタＣＴのゲートには、消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌが印加されるので、ノードＢＬＩの電圧が、Ｆ＿ＣＬＡＭＰｌｅｖｅｌ−Ｖｔｈ＿ｃｌａｍｐ（Ｖｔｈ＿ｃｌａｍｐは、クランプトランジスタＣＴの導通しきい値電圧）以上である場合、クランプトランジスタＣＴは導通しない。一方、ノードＢＬＩの電圧が、Ｆ＿ＣＬＡＭＰｌｅｖｅｌ−Ｖｔｈ＿ｃｌａｍｐより小さい場合、クランプトランジスタＣＴは導通する。したがって、消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌを｜Ｖｔｈ＿ｅｒａ｜＋Ｖｔｈ＿ｃｌａｍｐに設定することにより、ノードＢＬＩが｜Ｖｔｈ＿ｅｒａ｜に達したかどうかでクランプトランジスタＣＴが導通状態になったり、非道通状態になったりする。これにより、センスアンプ回路Ｓ／Ａのセンスノードが変化するので、センスアンプ回路Ｓ／Ａがこれを検出することで消去ベリファイ動作が行われる。
【００２７】
消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌの電圧値を変化させることにより、消去ベリファイ動作にて読み出すメモリセルＭＣのしきい値電圧のレベルを変化させることができる。
【００２８】
（消去ベリファイ動作の例２）
上記の例では、選択ブロックの全ワード線ＷＬに０Ｖを印加することで、ビット線ＢＬにメモリセルＭＣのしきい値電圧の絶対値｜Ｖｔｈ＿ｅｒａ｜を転送し、消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌを変えることで、検出すべき消去ベリファイレベルＶｔｈ＿ｅｒａを変化可能とした。
これに対し、負のしきい値電圧を有するメモリセルＭＣにおいて、図４Ｂに示すセルウェル電圧ＣｅｌｌＷｅｌｌ及びビット線ＢＬの電位を一律に上昇させ、ワード線ＷＬに供給する電圧Ｆ＿ＣＧＲＶｌｅｖｅｌに基づいてメモリセルＭＣの負のしきい値電圧を読み出すような制御を行っても良い。このとき、選択ブロックの全ワード線ＷＬに供給する電圧Ｆ＿ＣＧＲＶｌｅｖｅｌを一律に変化させることで、消去ベリファイ動作にて読み出すメモリセルＭＣの消去ベリファイレベルＶｔｈ＿ｅｒａを可変とすることができる。
【００２９】
上記の消去ベリファイ動作において消去が不十分なメモリセルがあることが検知され、消去動作を再度行う場合、消去電圧Ｖｅｒａは、初期値Ｖｅｒａ＿ｉｎｉよりもステップアップ値ΔＶｅｒａ（＞０）だけ大きい電圧（Ｖｅｒａ＿ｉｎｉ＋ΔＶｅｒａ）に設定される（図５Ａ参照）。この再設定後の大きな消去電圧Ｖｅｒａ＝Ｖｅｒａ＿ｉｎｉ＋ΔＶｅｒａによっても消去不十分のセルがある場合、更にステップアップ値ΔＶｅｒａだけ消去電圧を大きくするステップアップ動作を行い（Ｖｅｒａ＝Ｖｅｒａ＿ｉｎｉ＋２ΔＶｅｒａとする）、消去動作を実行する。以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す。消去動作の繰り返し回数が多くなるほど、消去電圧ＶｅｒａはΔＶｅｒａずつステップアップする。
【００３０】
図５Ｂに示すように、複数回の消去動作によって、メモリセルＭＣのしきい値電圧分布は次第に負方向に移動する。消去動作を実行する全てのメモリセルＭＣのしきい値電圧が、所定の消去ベリファイレベルＶｔｈ＿ｅｒａ以下となったことが消去ベリファイ動作により検出されたとき、消去動作を終了する。
【００３１】
ここで、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作が複数回繰り返されると、メモリセルＭＣが劣化する。メモリセルＭＣが劣化した状態にある場合、同じ消去電圧を印加しても、メモリセルＭＣのしきい値電圧の変化量が少なくなる（消去されにくくなる）。消去されにくくなったブロックに対して、消去ループ回数を増加させることは、メモリセルＭＣのゲート絶縁膜等に対しダメージを与える。
【００３２】
このような観点から本実施の形態では、消去動作において、消去動作が完了しているか否かの基準となる消去ベリファイレベルＶｔｈ＿ｅｒａの値を、書き込み／消去回数が増えるにしたがって増加させる。この消去動作を図６を参照して説明する。
【００３３】
より具体的には、メモリ製造直後の初期状態では、消去動作完了の基準値であるしきい値電圧の上限値Ｖｔｈ＿ｅｒａ（消去ベリファイレベル）は電圧Ｖｔｈ＿ｅｒａ１に設定される。すなわち、消去動作はメモリセルＭＣのしきい値電圧分布が消去ベリファイレベルＶｔｈ＿ｅｒａ１以下となるまで実行される。消去ベリファイ動作により消去不十分と判定された場合には、順次消去電圧ＶｅｒａはΔＶｅｒａずつステップアップされる。
【００３４】
しかし、書き込み／消去回数が増加して、メモリセルＭＣが消去しにくくなった劣化状態では、消去ベリファイレベルＶｔｈ＿ｅｒａは電圧Ｖｔｈ＿ｅｒａ２に設定される。消去ベリファイレベルＶｔｈ＿ｅｒａ２は初期状態の消去ベリファイレベルＶｔｈ＿ｅｒａ１よりもΔｖｒｆｙだけ大きな値に設定される。劣化状態における消去動作はメモリセルＭＣのしきい値電圧分布が電圧Ｖｔｈ＿ｅｒａ２以下となった際に終了する。消去ベリファイ動作により消去不十分と判定された場合には、順次消去電圧ＶｅｒａはΔＶｅｒａずつステップアップされる。
このため、劣化状態の場合でも、５回の消去電圧印加動作によって正常に消去動作が終了する。
【００３５】
これにより、メモリセルＭＣが劣化して消去動作がされ難くなった状況においても、不必要に消去電圧が印加され続けることによるメモリセルへのダメージが抑制される。従って、本実施の形態に係る不揮発性記憶装置によれば、消去時間の増加が抑えられると共に、メモリセルへのダメージも少なくすることができ、結果としてメモリの長寿命化を図ることができる。
【００３６】
次に、本実施の形態の不揮発性記憶装置の書き込み動作について、図７〜図９を参照して説明する。
不揮発性記憶装置における“０”データ書き込み動作は、図７に示すように、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）が印加される。また、ビット線ＢＬに電圧Ｖｓｓを与えて、導通させたドレイン側選択ゲートトランジスタＳＴＤを介して電子を選択メモリセルＭＣのチャネル（以下「セルチャネル」と称する）まで転送する。このとき、選択メモリセルＭＣでは浮遊ゲート電極とセルチャネルとの間に大きな電界がかかり、ＦＮトンネル電流によりセルチャネルから浮遊ゲート電極に電子が注入される。これにより、選択メモリセルＭＣは、浮遊ゲート電極に電子が注入され、正のしきい値電圧状態（書き込み状態）が得られる。多値データ記憶の場合、書き込みパルスの印加電圧、印加回数を制御して、浮遊ゲート電極に注入される電子の量を調整することにより、しきい値電圧分布を複数個、設けることができる。
【００３７】
なお、図示は省略するが、データの非書き込み時には、メモリセルＭＣのセルチャネルを電源電圧Ｖｄｄを用いて充電した後、フローティング状態にする。この場合、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍが印加されたとしても、セルチャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。その結果、メモリセルＭＣは、“１”データを保持する。
【００３８】
書き込み動作の後、必要に応じて書き込みベリファイ動作を行う。書き込みベリファイ動作は、ＮＡＮＤセルユニットＮＵの選択メモリセルＭＣに所望のデータが書き込まれているか否かを確認する動作として行われる。具体的に書き込みベリファイ動作は、選択ワード線ＷＬに書き込み時のしきい値電圧の下限値、すなわち書き込みベリファイレベルとして書き込みベリファイ検知用電圧Ｖｔｈ＿ｐｇｍを直接印加し、ソース線ＳＬの電圧を０Ｖとして、ビット線ＢＬを電圧Ｖｂｌにプリチャージする。また非選択ワード線ＷＬには非選択メモリセルＭＣの状態に関らず非選択メモリセルＭＣが導通する程度の高電圧を印加する。選択メモリセルＭＣのしきい値電圧が書き込み動作の基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍまで達していない場合、ビット線ＢＬの電圧は変化する。一方、選択メモリセルＭＣのしきい値電圧が書き込み動作の基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍまで達している場合、ビット線ＢＬの電圧が変化しない。この書き込みベリファイ動作により、ＮＡＮＤセルユニットＮＵ内の選択メモリセルＭＣに所望のデータが書き込まれたことが検出された場合、書き込み動作を終了する。もし、しきい値電圧が十分に上昇していない選択メモリセルＭＣがある場合には、再度書き込み動作を行う。
【００３９】
書き込み動作を再度行う場合、書き込み電圧Ｖｐｇｍは、初期値Ｖｐｇｍ＿ｉｎｉよりもステップアップ値ΔＶｐｇｍ（＞０）だけ大きい電圧（Ｖｐｇｍ＿ｉｎｉ＋ΔＶｐｇｍ）に設定される（図８Ａ参照）。この再設定後の大きな書き込み電圧Ｖｐｇｍ＝Ｖｐｇｍ＿ｉｎｉ＋ΔＶｐｇｍによっても書き込み不十分のセルがある場合、更にステップアップ値ΔＶｐｇｍだけ書き込み電圧を大きくするステップアップ動作を行い（Ｖｐｇｍ＝Ｖｐｇｍ＿ｉｎｉ＋２ΔＶｐｇｍとする）、書き込み動作を実行する。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。書き込み動作の繰り返し回数が多くなるほど、書き込み電圧ＶｐｇｍはΔＶｐｇｍずつステップアップする。
【００４０】
図８Ｂに示すように、複数回の書き込み動作によって、メモリセルＭＣのしきい値電圧分布は次第に正方向に移動する。書き込み動作を実行する全ての選択メモリセルＭＣのしきい値電圧が、所定の書き込みベリファイレベルＶｔｈ＿ｐｇｍ以上となったことが書き込みベリファイ動作により検出されたとき、書き込み動作を終了する。
【００４１】
メモリセルＭＣが劣化した状態にある場合、同じ書き込み電圧を印加しても、過剰な電子が浮遊ゲート電極に注入され、書き込み速度が初期状態のメモリセルＭＣよりも速くなる。このことは、メモリセルＭＣの望ましくないしきい値電圧のばらつき増大を引き起こす。これにより、誤書き込みが生じる虞が増大する。このような観点から本実施の形態では、書き込み動作において、書き込み動作が完了しているか否かの基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍの値を、書き込み／消去回数が増えるにしたがって増加させる。この書き込み動作を図９を参照して説明する。
【００４２】
より具体的には、メモリ製造直後の初期状態では、書き込み動作完了の基準値である書き込みベリファイレベルＶｔｈ＿ｐｇｍは電圧Ｖｔｈ＿ｐｇｍ１に設定される。すなわち、書き込み動作はメモリセルＭＣのしきい値電圧分布が書き込みベリファイレベルＶｔｈ＿ｐｇｍ１以上となるまで実行される。書き込みベリファイ動作により書き込み不十分と判定された場合には、順次書き込み電圧ＶｐｇｍはΔＶｐｇｍずつステップアップされる。
【００４３】
しかし、書き込み／消去回数が増加して、メモリセルＭＣが書き込みやすくなった劣化状態では、書き込みベリファイレベルＶｔｈ＿ｐｇｍは電圧Ｖｔｈ＿ｐｇｍ２に設定される。書き込みベリファイレベルＶｔｈ＿ｐｇｍ２は初期状態の書き込みベリファイレベルＶｔｈ＿ｐｇｍ１よりもΔｖｒｆｙだけ大きな値に設定される。劣化状態における書き込み動作は選択メモリセルＭＣのしきい値電圧分布が電圧Ｖｔｈ＿ｐｇｍ２以上となった際に終了する。書き込みベリファイ動作により書き込み不十分と判定された場合には、順次書き込み電圧ＶｐｇｍはΔＶｐｇｍずつステップアップされる。
【００４４】
これにより、メモリセルＭＣが劣化して書き込み動作がされやすくなった状況においても、書き込み動作時にメモリセルＭＣに望ましくないしきい値電圧のばらつきが起こる可能性を低くすることができる。従って、本実施の形態に係る不揮発性記憶装置によれば、メモリセルＭＣに正確にデータを書き込むことができる。
【００４５】
次に、本実施の形態の不揮発性記憶装置の読み出し動作について、図１０Ａ及び図１０Ｂを参照して説明する。
【００４６】
データ読み出し動作は、図１０Ａに示すように、メモリセルアレイ内の非選択ワード線ＷＬに、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄを印加する。なお、それぞれの非選択メモリセルに与えられる読み出しパス電圧Ｖｒｅａｄは異なっていてもよい。２値データの読み出し動作時には、選択メモリセルＭＣに接続された選択ワード線ＷＬに、読み出すデータのしきい値電圧分布の下限値よりも下、又は上限値よりも上に設定された読み出し電圧を印加する。
【００４７】
ここで、本実施の形態の不揮発性記憶装置の読み出し動作では、選択ワード線ＷＬに対して書き込み動作の基準とした書き込みベリファイレベルの電圧Ｖｔｈ＿ｐｇｍを印加するようにしても良い（図１０Ｂ参照）。例えばメモリセルＭＣの状態が初期状態にある場合、書き込みベリファイレベルの電圧Ｖｔｈ＿ｐｇｍ１が選択ワード線ＷＬに印加される。また、メモリセルＭＣの状態が劣化状態にある場合、書き込みベリファイレベルの電圧Ｖｔｈ＿ｐｇｍ２が選択ワード線ＷＬに印加される。そして、ソース線ＳＬの電圧を０Ｖとして、ビット線ＢＬを電圧Ｖｂｌにプリチャージする。
選択メモリセルＭＣのしきい値電圧が書き込み動作の基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍ未満である場合、ビット線ＢＬの電圧は変化する。一方、選択メモリセルＭＣのしきい値電圧が書き込み動作の基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍ以上である場合、ビット線ＢＬの電圧が変化しない。この電圧印加により、ビット線ＢＬへ電流が流れるか否かを検出してデータ読み出しが実行される。
【００４８】
この読み出し動作は、基準となる所定の読み出し電圧で選択メモリセルＭＣが導通するか否かを検出できればよく、書き込み動作時の書き込みベリファイレベルＶｔｈ＿ｐｇｍに限定されるものではない。例えば、データ保持特性に基づき、書き込み動作時の書き込みベリファイレベルＶｔｈ＿ｐｇｍから所定の値だけ小さい電圧を読み出し動作のワード線電圧とすることもできる。また、読み出し電圧は、固定値とすることもできる。
【００４９】
［第１の実施の形態に係る不揮発性記憶装置の効果］
図６及び図９に示すように、本実施の形態に係る不揮発性記憶装置では、書き込み動作時及び消去動作時の基準（指標）となるベリファイレベルを変化させている。その結果、図６に示すように、本実施の形態に係る不揮発性記憶装置では、メモリセルＭＣが劣化して消去動作がされ難くなった状況においても、消去動作時に不十分な電圧が印加され続けることによるメモリセルへのダメージが抑制される。
また、図９に示すように、書き込み動作後のメモリセルＭＣのしきい値電圧分布は、書き込みベリファイレベルＶｔｈ＿ｐｇｍ２に近接して位置する。これによりメモリセルＭＣの望ましくないしきい値電圧のばらつきを抑制し、誤書き込みが起こる可能性を低くすることができる。
従って、本実施の形態に係る不揮発性記憶装置によれば、メモリセルへのダメージを抑制することができるとともに、正確にデータを書き込むことができる。
【００５０】
（第２の実施の形態）
次に、第２の実施の形態に係る不揮発性記憶装置について説明する。第２の実施の形態に係る不揮発性記憶装置のメモリセルアレイ１や制御回路等の構成は、図１及び図２に示す第１の実施の形態と同様であるため、その説明を省略する。本実施の形態においては、消去動作及び書き込み動作時におけるしきい値電圧の変化量について説明する。
【００５１】
［第２の実施の形態に係る不揮発性記憶装置の動作］
図１１Ａは、本実施の形態の不揮発性記憶装置の動作を説明する図である。図１１Ａは、書き込み動作及び消去動作が繰り返されるにつれてメモリセルＭＣの特性が変化する様子を示している。
【００５２】
例えば、メモリセルＭＣが初期状態にある場合（書き込み動作及び消去動作が１回の場合）、所定の書き込み電圧ステップアップ回数で書き込み動作を実行するとメモリセルＭＣのしきい値電圧は、約２Ｖとなる。また、メモリセルＭＣが初期状態にある場合、所定の消去電圧ステップアップ回数で消去動作を実行するとメモリセルＭＣのしきい値電圧は、約−４Ｖとなる。
一方、メモリセルＭＣが劣化状態にある場合（書き込み動作及び消去動作が１００００回の場合）、初期状態のメモリセルＭＣよりも書き込みやすくなるが、消去されにくくなる。劣化状態のメモリセルＭＣに所定の書き込み電圧ステップアップ回数で書き込み動作を実行するとメモリセルＭＣのしきい値電圧は、約３．５Ｖとなる。また、メモリセルＭＣが劣化状態にある場合、所定の消去電圧ステップアップ回数で消去動作を実行するとメモリセルＭＣのしきい値電圧は、約−２Ｖとなる。
【００５３】
本実施の形態の不揮発性記憶装置は、この特性の変化に基づいて書き込み時及び消去時のベリファイレベルの変動量を決定する。ここで、図６に示す消去動作時におけるベリファイレベルの変化量Δｖｒｆｙと、図９に示す書き込み動作時におけるベリファイレベルの変化量Δｖｒｆｙとは同じ値であるものとする。すなわち、本実施の形態の不揮発性記憶装置は、書き込み動作時も消去動作時も同じ量Δｖｒｆｙだけベリファイレベルを変化させる。
【００５４】
以下、ベリファイレベルの変化量Δｖｒｆｙの算出手順について説明する。ここで、図１１Ａに示す初期状態（例えば書き込み・消去回数１回）と劣化状態（例えば書き込み・消去回数１００００回）のメモリセルＭＣに対して、所定の電圧値の書き込み電圧Ｖｐｇｍで書き込み動作を行った場合におけるしきい値電圧の変化量をΔＶｔｈ＿ｐｇｍと表す。また、図１１Ａに示す初期状態と劣化状態のメモリセルＭＣに対して、所定の電圧値の消去電圧Ｖｅｒａで消去動作を行った場合におけるしきい値電圧の変化量をΔＶｔｈ＿ｅｒａと表す。この場合、ベリファイレベルの変化量Δｖｒｆｙは以下の数１により求めることができる。
【数１】
2012027962.tif 000003
【００５５】
この数１によれば、書き込み動作時のしきい値電圧の変化と、消去動作時のしきい値電圧の変化とが適切に反映されたベリファイレベルの変化量Δｖｒｆｙを求めることができる。なお、ΔＶｔｈ＿ｅｒａ、ΔＶｔｈ＿ｐｇｍの値は、上述のように所定回数の書き込み・消去電圧を印加した場合のしきい値電圧の変化量から求めてもよいが、以下の方法により、近似的に求めることもできる。
【００５６】
それは、メモリセルＭＣの劣化具合を書き込み・消去電圧を印加した回数に代えて、書き込み動作時、消去動作時の電圧ステップアップ回数を用いてベリファイレベルの変化量Δｖｒｆｙを求めるものである。すなわち、以下の数２を用いて、ΔＶｔｈ＿ｅｒａ、ΔＶｔｈ＿ｐｇｍを近似的に求める。
【数２】
2012027962.tif 000004
【００５７】
ここで、数２に用いられているそれぞれの値は以下のように定義される。
・Δｅｒａ＿ｌｏｏｐ：メモリセルアレイ１に対する消去動作において、消去ベリファイ動作をパスするのに要した電圧ステップアップ回数の基準値からのズレ（通常、０または正の整数）
・ΔＶｅｒａ：メモリセルアレイ１に対する消去動作において、印加する消去電圧Ｖｅｒａのステップアップ量（単位はＶ）
・Δｐｇｍ＿ｌｏｏｐ：メモリセルアレイ１に対する書き込み動作において、書き込みベリファイ動作をパスするのに要した電圧ステップアップ回数の基準値からのズレ（通常、０または負の整数）
・ΔＶｐｇｍ：メモリセルアレイ１に対する書き込み動作において、印加する書き込み電圧Ｖｐｇｍのステップアップ量（単位はＶ）
【００５８】
不揮発性記憶装置のステートマシン７は、消去ベリファイレベルＶｔｈ＿ｅｒａ（又は消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌ）、書き込みベリファイレベルＶｔｈ＿ｐｇｍ、並びにメモリセルアレイ１に対する消去動作及び書き込み動作時の電圧ステップアップ回数を保持している。Δｅｒａ＿ｌｏｏｐ、Δｐｇｍ＿ｌｏｏｐの値を上記のように定義した場合、メモリセルＭＣの特性の変化を直接検知することなく、前回の消去動作及び書き込み動作時に要した電圧ステップアップ回数を用いてベリファイレベルの変動量Δｖｒｆｙを算出することができる。
【００５９】
ここで、ΔＶｔｈ＿ｐｇｍ、ΔＶｔｈ＿ｅｒａの一方を用いてベリファイレベルの変化量Δｖｒｆｙを計算してもよい。例えば消去動作の電圧ステップアップ回数のみを用いて、以下の数３によりベリファイレベルの変化量Δｖｒｆｙを計算することができる。
【数３】
2012027962.tif 000005
【００６０】
任意の数の書き込み・消去動作時の電圧ステップアップ回数は全てのメモリセルＭＣでの最大値を用いてもよいし、所定範囲での平均の電圧ステップアップ回数を用いてもよい。
【００６１】
次に、上述のベリファイレベルの変化量Δｖｒｆｙの算出のタイミングについて説明する。図１１Ｂは、メモリセルアレイ１に対する動作を実行する際のフローチャートである。上述の第１の実施の形態の説明では、不揮発性記憶装置の動作の説明のうち、消去動作と書き込み動作とを分けて説明した。しかし、ＮＡＮＤ型フラッシュメモリにおいて、消去動作は書き込み動作に先立ってデータ書き込み領域を一括して消去する動作として実行される。書き込み動作は、この一括消去された領域のメモリセルＭＣに対してデータを書き込む。以下、図１１Ｂを参照してＮＡＮＤ型フラッシュメモリの動作について説明する。
【００６２】
まずステップＳ１において、書き込み動作の実行を指令するコマンド及び書き込み動作を行う領域のアドレスがホスト１１から入力される。このコマンド及びアドレスに基づいて、不揮発性記憶装置は書き込み動作を開始する。
【００６３】
そして、入力されたアドレスにより指定されたデータ書き込み領域に対して、まず消去動作が実行される。この際、ステップＳ２において、不揮発性記憶装置は、消去ベリファイ動作が完了しているか否かの基準となる消去ベリファイレベルＶｔｈ＿ｅｒａ（又は消去ベリファイ検知用電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌ）の変化量Δｖｒｆｙを算出する。上述のように、不揮発性記憶装置の周辺回路は、メモリセルアレイ１に対して過去に行われた消去動作及び書き込み動作時の電圧ステップアップ回数を保持するように構成されている。消去ベリファイレベルＶｔｈ＿ｅｒａの変化量Δｖｒｆｙは、この消去動作及び書き込み動作時の電圧ステップアップ回数に基づいて、数１及び数２を用いて算出することができる。不揮発性記憶装置は、保持している消去動作及び書き込み動作時の電圧ステップアップ回数のうち、最新の動作時の値を用いて消去ベリファイレベルＶｔｈ＿ｅｒａの変化量Δｖｒｆｙを算出する。
【００６４】
ステップＳ３において、不揮発性記憶装置は、算出した変化量Δｖｒｆｙに基づいて変化させた消去ベリファイレベルＶｔｈ＿ｅｒａを基準としてデータ書き込み領域に対して消去動作及び消去ベリファイ動作を実行する。この際、消去電圧Ｖｅｒａをステップアップさせて、複数回の電圧印加により消去動作を行う。
【００６５】
ステップＳ４において、不揮発性記憶装置は、データ書き込み領域に対して消去動作を実行した際の消去電圧Ｖｅｒａのステップアップ回数を記憶する。このようにして消去動作が行われた領域に対して、不揮発性記憶装置は続けて書き込み動作を実行する。
【００６６】
ステップＳ５において、不揮発性記憶装置は、書き込み動作が完了しているか否かの基準となる書き込みベリファイレベルＶｔｈ＿ｐｇｍの変化量Δｖｒｆｙを算出する。書き込みベリファイレベルＶｔｈ＿ｐｇｍの変化量Δｖｒｆｙも、消去動作及び書き込み動作時の電圧ステップアップ回数に基づいて、数１及び数２を用いて算出することができる。不揮発性記憶装置は、保持している消去動作及び書き込み動作時の電圧ステップアップ回数のうち、最新の動作時の値を用いて書き込みベリファイレベルＶｔｈ＿ｐｇｍの変化量Δｖｒｆｙを算出する。
【００６７】
ステップＳ６において、不揮発性記憶装置は、算出した変化量Δｖｒｆｙに基づいて変化させた書き込みベリファイレベルＶｔｈ＿ｐｇｍを基準としてデータ書き込み領域に対して書き込み動作及び書き込みベリファイ動作を実行する。この際、書き込み電圧Ｖｐｇｍをステップアップさせて、複数回の電圧印加により書き込み動作を行う。
【００６８】
ステップＳ７において、不揮発性記憶装置は、書き込み動作を実行した際の書き込み電圧Ｖｐｇｍのステップアップ回数を記憶する。このようにして書き込み動作が終了する。
【００６９】
なお、書き込み動作とは一連に行われるわけではないが、ステップＳ８に示されるように、不揮発性記憶装置の読み出し動作は最新の書き込み動作で使用した書き込みベリファイレベルＶｔｈ＿ｐｇｍを用いて行われる。
【００７０】
［第２の実施の形態に係る不揮発性記憶装置の効果］
本実施の形態に係る不揮発性記憶装置でも、書き込み動作時及び消去動作時の基準となるしきい値電圧を、図６及び図９に示すように変化させて書き込み動作及び消去動作を実行する。この際に、上記の方法により求められたベリファイレベルの変化量Δｖｒｆｙを用いて、ベリファイレベルを変化させる。その結果、本実施の形態に係る不揮発性記憶装置でも、メモリセルＭＣが劣化して消去動作がされ難くなった状況においても、消去動作時に不十分な電圧が印加され続けることによるメモリセルへのダメージが抑制される。
また、書き込み動作後のメモリセルＭＣのしきい値電圧分布は、書き込みベリファイレベルＶｔｈ＿ｐｇｍ２に近接して位置する。これによりメモリセルＭＣの望ましくないしきい値電圧のばらつきを抑制し、誤書き込みが起こる可能性を低くすることができる。
従って、本実施の形態に係る不揮発性記憶装置によれば、メモリセルへのダメージを抑制することができるとともに、正確にデータを書き込むことができる。
【００７１】
なお、ベリファイレベルの変化量Δｖｒｆｙは、消去動作時の電圧ステップアップ回数及び書き込み動作時の電圧ステップアップ回数がバランスするように、設定されることが望ましい。
【００７２】
（第３の実施の形態）
次に、第３の実施の形態に係る不揮発性記憶装置について説明する。第３の実施の形態に係る不揮発性記憶装置のメモリセルアレイ１や制御回路等の構成も、図１及び図２に示す第１の実施の形態と同様であるため、その説明を省略する。
【００７３】
［第３の実施の形態に係る不揮発性記憶装置の動作］
第１の実施の形態に係る不揮発性記憶装置では、書き込み動作及び消去動作時のベリファイレベルの値は、書き込み動作及び消去動作が繰り返された後に、変更されていた。本実施の形態に係る不揮発性記憶装置では、書き込み動作及び消去動作が繰り返された後に加えて、書き込み動作及び消去動作が繰り返される前の初期状態にある場合にも、書き込み動作及び消去動作時のベリファイレベルの値を変化させる。以下、本実施の形態の不揮発性記憶装置の動作について、図１２Ａ及び図１２Ｂを参照して説明する。
【００７４】
図１２Ａは、本実施の形態の不揮発性記憶装置のメモリセルアレイ１を示す図である。メモリセルアレイ１は、所定の面積で区分けされ、領域Ａから領域Ｄまでの４つの領域を有するように構成される。ここで、区分けされる領域の数は任意に設定することができる。製造直後でメモリセルＭＣが初期状態にある不揮発性記憶装置に対し、テスト書き込み動作及びテスト消去動作を実行する。このテスト書き込み動作及びテスト消去動作も上述のステップアップ書き込み及びステップアップ消去動作として行うことができる。
【００７５】
メモリセルＭＣは製造直後であっても性能にばらつきが生じることがあり、このばらつきにより書き込み動作、消去動作に必要な電圧が変化する。各領域に同一回数のステップアップ書き込み動作やステップアップ消去動作が実行された場合でも、図１２Ｂに示すように、領域ごとに動作終了後におけるしきい値電圧Ｖｔｈ＿ｐｇｍ、Ｖｔｈ＿ｅｒａが異なる。ここで、所定の電圧値（例えば２Ｖ、−４Ｖ）と、領域ごとのテスト動作終了後のしきい値電圧Ｖｔｈ＿ｐｇｍ、Ｖｔｈ＿ｅｒａとの差をΔＶｔｈ＿ｐｇｍ、ΔＶｔｈ＿ｅｒａとする。本実施の形態の不揮発性記憶装置は、テスト書き込み動作及びテスト消去動作時に電圧をステップアップした回数に基づき、領域ごとの消去動作及び書き込み動作時における所定の電圧値との差ΔＶｔｈ＿ｐｇｍ、ΔＶｔｈ＿ｅｒａを、数２を用いて近似的に求める。そして、このΔＶｔｈ＿ｐｇｍ、ΔＶｔｈ＿ｅｒａの値から上述の数１を用いてしきい値電圧の変化量Δｖｒｆｙを算出することができる。
【００７６】
本実施の形態の不揮発性記憶装置は、領域Ａ〜Ｄごとにしきい値電圧の変化量Δｖｒｆｙに基づき、書き込み動作及び消去動作のしきい値電圧を変更する。これによりメモリセルＭＣが初期状態のときでも、領域毎に書き込み動作時及び消去動作時の基準となるベリファイレベルを、図６及び図９に示すように変化させて書き込み動作及び消去動作を実行することができる。その結果、本実施の形態に係る不揮発性記憶装置では、初期状態ではあるがメモリセルＭＣが消去動作がされにくい状況においても、消去動作時に不十分な電圧が印加され続けることによるメモリセルへのダメージが抑制される。また、初期状態ではあるが書き込みやすいメモリセルＭＣであっても、書き込み動作時にメモリセルＭＣの望ましくないしきい値電圧のばらつきを抑制し、誤書き込みが起こる可能性を低くすることができる。従って、本実施の形態に係る不揮発性記憶装置によれば、メモリセルへのダメージを抑制することができるとともに、正確にデータを書き込むことができる。
【００７７】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、消去ベリファイ動作の例１において、選択ワード線ＷＬに印加する電圧Ｆ＿ＣＧＲＶｌｅｖｅｌの値は、メモリセルＭＣの劣化の程度に応じて調整可能である。また、消去ベリファイ動作の例２において、クランプトランジスタＣＴのゲート電極に印加される電圧Ｆ＿ＣＬＡＭＰｌｅｖｅｌは、メモリセルＭＣの劣化の程度に応じて調整可能である。
また、例えば、第２の実施の形態では、書き込み動作及び消去動作時の電圧印加回数からベリファイレベルの変化量Δｖｒｆｙを算出していた。このベリファイレベルの変化量Δｖｒｆｙの算出は書き込み動作及び消去動作が行われる毎に実行してもよいし、書き込み動作及び消去動作の繰り返しが所定回数に達した際に実行してもよい。例えば、書き込み動作及び消去動作の繰り返し回数が、３回、１０回、３０回、１００回、３００回、又は１０００回に到達した際にベリファイレベルの変化量Δｖｒｆｙを算出し、次の算出動作までは同じ値を用いて書き込み動作及び消去動作を実行することができる。
また、ベリファイレベルの設定は、チップ内部のステートマシン７で行っても良いし、チップ外部のホスト（コントローラ）１１で行っても良い。
【００７８】
また、書き込み動作及び消去動作時のベリファイレベルＶｔｈ＿ｐｇｍ、Ｖｔｈ＿ｅｒａの値に上限値や下限値を設定して、その範囲内でベリファイレベルを変化させるようにすることもできる。そして、ベリファイレベルを変化させる動作はメモリセルアレイ１で一括に行う必要はなく、図１２Ａに示すような領域毎に行うこともできる。なおウェアレベリング等の制御によりメモリセルアレイ１が均一に使用されてメモリセルＭＣの劣化状態がそろっている場合にはメモリセルアレイ１で一括に行ってもよい。
【００７９】
そして、選択トランジスタＳＴＤ、ＳＴＳの間に直列接続されるメモリセルＭＣｎの数は複数（２のべき乗）であればよく、その数は６４個に限定されるものではない。そして、メモリセルに記憶されるデータは２値データ、又は４値データであるものとして説明したが、これはその他の値のデータ（例えば８値データ）であってもよい。
【符号の説明】
【００８０】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ＭＣ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＳＴＳ・・・ソース側選択ゲートトランジスタ、  ＳＧＳ・・・ソース側選択ゲート線、  ＳＴＤ・・・ドレイン側選択ゲートトランジスタ、  ＳＧＤ・・・ドレイン側選択ゲート線。
【図１】
2012027962.tif 000006
【図２】
2012027962.tif 000007
【図３】
2012027962.tif 000008
【図４Ａ】
2012027962.tif 000009
【図４Ｂ】
2012027962.tif 000010
【図５Ａ】
2012027962.tif 000011
【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
2012027962.tif 000018
【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
2012027962.tif 000023