(57)【要約】【課題】チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供する。【解決手段】内部回路と、内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の入出力端子３１と、複数の入出力端子３１の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタ５０と、セレクタ５０を制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路（経路選択信号発生回路７０）と、を有する。【選択図】図９
2012003812.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の端子と、
前記複数の端子の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタと、
前記セレクタを制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路と、
を有する半導体デバイス。
【請求項２】
前記経路制御回路は、前記複数の端子がデータ、アドレス、コマンドまたは電圧の印加端子であるかを識別する端子識別回路を含み、当該端子識別回路の結果に応じて前記セレクタを制御する
請求項１に記載の半導体デバイス。
【請求項３】
前記端子識別回路は、前記端子ごとに設けられ、対応する端子が電位的にフローティング状態であることを検出して、フローティング状態の端子の電位を一定電位に固定する端子電位固定回路を含む
請求項２に記載の半導体デバイス。
【請求項４】
前記経路制御回路は、所定数の端子を単位として、単位ごとに前記対応関係を置き換え可能に構成されている
請求項１〜３の何れかに記載の半導体デバイス。
【請求項５】
前記経路制御回路は、前記セレクタを制御する経路選択信号を発生する経路選択信号発生回路を含む
請求項４に記載の半導体デバイス。
【請求項６】
前記経路制御回路は、
複数の単位セレクタと、
前記複数の単位セレクタの前段に設けられ、端子の検出結果に対応した前記端子識別回路からの識別情報を一時的に保持する保持回路と、
を有し、
前記経路選択信号発生回路は、前記保持回路の保持情報が順次出力されたときに、前記複数の単位セレクタからの出力に基づいて、データ、アドレス、コマンドまたは電圧の印加端子の経路を複数の単位セレクタ間で変更可能な経路選択信号を発生し、発生した経路選択信号で前記複数の単位セレクタの経路選択を制御する選択信号発生部を含む
請求項５に記載の半導体デバイス。
【請求項７】
前記選択信号発生部は、
前記複数の単位セレクタの出力信号により入力の有無を検出するセレクタ出力の検出回路と、
前記セレクタ出力の検出回路の検出結果に基づいて、入力があった端子の経路が前記複数の単位セレクタの何れかの出力経路に接続されるように前記複数の単位セレクタを制御するセレクタ制御回路と
を含む請求項６に記載の半導体デバイス。
【請求項８】
前記経路選択信号発生回路は、
入力されるクロック信号を遅延させて複数系列の遅延クロック信号を発生する位相シフト回路と、
位相シフト回路により制御されて前記保持回路の保持ビットを遅延シフトさせるシフトレジスタと、
シフトされるビットが、フローティング端子でないことが検出されたときの保持データからセレクタ制御信号を出力する出力制御回路と、
を備える請求項５に記載の半導体デバイス。
【請求項９】
前記端子識別回路は、
前記端子ごとに設けられ、対応する端子の電位を一定電位に固定する入力固定回路と、
前記入力固定回路を制御する入力固定用の論理回路と、
を含む請求項２に記載の半導体デバイス。
【請求項１０】
前記経路制御回路はフューズ回路を含み、
前記入力固定用の論理回路は前記フューズ回路に記憶された情報により制御される
請求項９に記載の半導体デバイス。
【請求項１１】
前記入力固定用の論理回路は、外部からの信号で制御される
請求項９に記載の半導体デバイス。
【請求項１２】
前記経路制御回路は、
前記セレクタを制御するセレクタ制御用の論理回路と、
フューズ回路と
を含み、
前記セレクタ制御用の論理回路は、前記フューズ回路に記憶された情報により制御される
請求項９に記載の半導体デバイス。
【請求項１３】
前記経路制御回路は、外部からの信号により前記セレクタを制御するセレクタ制御用の論理回路を含む
請求項９に記載の半導体デバイス。
【請求項１４】
前記フューズ回路は、テストモード時に情報が書き換えられるフューズまたはアンチフューズ（電子フューズ）である
請求項１０または１２に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子経路接続をデバイス内部で制御可能な半導体デバイスに関する。
【背景技術】
【０００２】
複数の半導体チップを積層するチップオンチップ（ＣｏＣ）構造の積層半導体装置が知られている。
同じ機能のメモリチップ等を多段積層して三次元的に回路を集積化することもあるが、異なる機能の半導体チップを多段積層することがある。例えば、高転送レート、低消費電力のメモリを実現するためにメモリチップ（メモリＬＳＩ）と論理回路チップ（ロジックＬＳＩ）の積層構成の半導体装置が知られている。
【０００３】
このような積層半導体装置では、チップ製造コストが全体のコストに占める割合が大きい。そのため、例えば、メモリＬＳＩを汎用性チップとし、ロジックＬＳＩを実現しようとする機能に応じて変更する仕様とすることが一般的に行われている。
【０００４】
メモリＬＳＩは様々なロジックＬＳＩに貼り合わせ可能という意味では汎用性があるものの、一旦、ロジックＬＳＩに貼り合わせた後は、メモリ仕様の変更ができない。メモリ仕様の変更をする必要がある場合、メモリＬＳＩをロジックＬＳＩにあわせて作り直す必要があり、コストがかかる。
【０００５】
かかる不都合を回避するために、ＣｏＣ構造の半導体装置において、ロジックＬＳＩを貼り合わせた段階でメモリＬＳＩの仕様の選択及び確定をすることが可能な技術が知られる（例えば特許文献１，２参照）。
【０００６】
上記特許文献１は、データ端子のバス幅を変更するバス変更端子を有し、例えば無効とするデータ端子を接地電位に接続する等の手段をバス変更端子が備えることにより、データ端子とその数を変えるアサイン変更を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−６８９７２号公報
【特許文献２】特開２００３−１５１２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献は何れも、データ端子のアサイン、つまりロジック端子とデータ端子の対応関係の割り当てを変更するものである。以下、本明細書で、アサインとは、貼り合わせる２つのチップで端子同士の対応関係の割り当てをいう。
そのため、特許文献に開示の技術では、データ端子以外の制御信号やクロック信号のアサインが不可能であり、端子仕様の変更に限界がある。
【０００９】
本発明は、チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に関わる半導体デバイスは、内部回路と、前記内部回路とデバイスの外部とでデータ、アドレス、コマンドまたは電圧の入力、出力または入出力を行う複数の端子と、前記複数の端子の各経路を内部回路の各々が接続された複数の内部経路に選択的に接続させるセレクタと、前記セレクタを制御して、データ、アドレス、コマンドまたは電圧と端子との対応関係を変更する経路制御回路と、を有する。
【発明の効果】
【００１１】
本発明によれば、チップの入出力構成が異なる場合でも、高い順応性を有し、異なる仕様を構成可能な半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明が適用可能な積層半導体デバイスのチップ積層図である。
【図２】貼り合わせる２つのチップの端子対応関係（アサイン）の例、端子のアサイン変更による不都合、および、その不都合に対処可能な本発明適用による端子のアサイン変更を概念的に示す説明図である。
【図３】第１の実施形態に関わるメモリチップ（３）のブロック図である。
【図４】図３の入出力端子、入出力バッファおよび経路セレクタのより詳細な構成図である。
【図５】アサイン変更態様の説明図である。
【図６】アサイン変更態様の説明図である。
【図７】アサイン変更態様の説明図である。
【図８】アサイン変更態様の説明図である。
【図９】第２の実施形態に関わるメモリチップのブロック図である。
【図１０】図９の入出力端子、フローティング検出回路、入出力バッファ、経路セレクタのより詳細な構成図である。
【図１１】図９の入出力端子、フローティング検出回路、入出力バッファ、経路セレクタのより詳細な構成図である。
【図１２】単位検出回路の構成例を示す回路図である。
【図１３】フローティング検出のフローチャートである。
【図１４】アサイン変更の動作を示すフローチャートである。
【図１５】より具体的な経路選択信号発生回路の回路図である。
【図１６】タイミングチャートである。
【図１７】第２実施例の動作を説明するフローチャートである。
【図１８】ロジックＬＳＩ側の構成の一部をあわせて示す図である。
【図１９】具体的な動作のタイミングチャートである。
【図２０】第３実施形態に関わるメモリチップの全体構成を示すブロック図である。
【図２１】より詳細な構成図である。
【図２２】より詳細な構成図である。
【図２３】第３の実施形態に関わる動作のフローチャートである。
【図２４】選択信号発生部の回路図である。
【図２５】動作説明図である。
【図２６】セレクタ構成図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：フューズや外部入力による制御。
２．第２の実施の形態：内部制御。
３．第３の実施の形態：フラグレジスタの遅延シフトによる制御。
【００１４】
＜１．積層チップ半導体デバイス＞
最初に、本発明が好適に実施可能な積層半導体デバイスを説明する。
【００１５】
図１は、本発明が適用可能な積層半導体デバイスのチップ積層図である。
図１（Ｂ）に図解する積層半導体デバイス１は、専用回路の機能を有する第１の半導体チップ２を有し、その上に仕様により変更可能な汎用回路の機能を有する第２の半導体チップ３が積層されている。
【００１６】
第２の半導体チップ３は、第１の半導体チップ２に対して付加的な回路を追加するＬＳＩであり、当該積層半導体デバイス１により実現しようとするシステムの仕様により変更される。たとえば、第１の半導体チップ２がシステムの制御部を含むロジックＬＳＩの場合、第２の半導体チップ３は、例えばメモリＬＳＩとして実装される。なお、本発明の実施に際しては、第１の半導体チップ２と第２の半導体チップ３は、このようなロジックＬＳＩとメモリＬＳＩに限定されない。また、第１の半導体チップ２がメモリＬＳＩで、第２の半導体チップ３がロジックＬＳＩでも構わない。
以下の本明細書の記載では、便宜上、第１の半導体チップ２をロジックチップ（２）と表記し、第２の半導体チップ３をメモリチップ（３）と表記する。
【００１７】
ロジックチップ（２）は、専用回路（ロジック回路）を含む集積回路が第１半導体基板２Ａに形成されている。ロジックチップ（２）の一方の主面に、データ入出力のための複数の入出力端子２１が多数配置されている。
集積回路領域周囲のチップ縁部には、図１（Ｃ）に示すように、ワイヤボンディングパッド２２が配置されることがある。ロジックチップ（２）の第１半導体基板２Ａは、実装基板４に対し、その裏面をダイボンドにより接合している。実装基板４の配線部やパッド部等（不図示）に、ワイヤボンディングパッド２２がワイヤ２３によって接続されている。
【００１８】
メモリチップ（３）は、システムの仕様変更、その他の理由から他のチップにより機能が置き換え可能な集積回路（ここではメモリ回路とその周辺回路）が第２半導体基板３Ａに形成されている。第２半導体基板３Ａは、その一方の主面に、ロジックチップ（２）の入出力端子２１と接続させるための入出力端子３１が多数配置されている。
集積回路領域の、例えば一方側のチップ縁部には、図１（Ａ）に示すように、テストパッド３２が配置されることがある。テストパッド３２は、必須の構成ではないが、通常は設けられる。テストパッド３２は、図解した実装状態では使われない、つまり他の部位（端子やワイヤ等）と接続されていない。チップあるいはウェハ状態で、当該ロジック回路をテストするときに外部テスタのテストピンをテストパッド３２に接触させて、テストが行われる。
【００１９】
このようなベアチップ実装のためのパッド（入出力端子２１および３１）は、例えば、その一方が半田等からなるバンプ、他方が配線層と同様に形成されるランドで構成できる。あるいは、対応するパッドのそれぞれにバンプを形成して、バンプ同士を接合することにより電気的に接続される。
【００２０】
図１の例では、ロジックチップ（２）に形成される入出力端子２１と、メモリチップ（３）に形成される入出力端子３１の双方がバンプを有する場合を例示する。
なお、半田バンプは半円形状でもよいし、ボールバンプでもよい。また、バンプ以外では、導電性接着層（圧着により導電粒子が導通状態を確保するもの）等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドとしてのパッドや他の接続端子体に圧着し電気的接続をとる構成も採用可能である。
【００２１】
なお、図１は母体となるロジックチップ（２）に、１つの付加的な汎用回路を含むメモリチップ（３）を積層する場合を例示する。
第３、第４、…といった他の半導体チップを、第２の半導体チップ（メモリチップ（３））の上にさらに積層してもよい。
【００２２】
メモリチップ（３）の汎用回路としてのメモリ部は、そのメモリの種類がＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、その他メモリの何れであってもよい。不揮発性メモリは、電荷蓄積能力を有するメモリトランジスタを記憶素子とするもの、抵抗変化素子を記憶素子とするもの、磁気素子を記憶素子とするものなど、どのようなものでもよい。
【００２３】
何れの場合でもメモリ部は、汎用メモリであるため、他のシステムでも用いることが可能であるが、そのためには、端子の配列やアサイン（データや信号等との対応関係）が統一されていなければならない。なお、以下、端子というとき、テストパッド以外のバンプのように、実使用時で用いられるデータ、制御信号、電圧等の入力、出力または入出力のための端子（以下、単に、入出力端子）をいう。
【００２４】
このため、ロジックチップ（２）側で端子のアサイン（データや信号等との対応関係）を変更しようとしても統一された仕様に制限されてできない場合が多い。そのため、多くの場合、新たな端子配列のメモリチップを設計し直す必要がある。メモリチップの設計をし直すと、メモリチップの端子の配列やアサインが統一仕様から外れるため、もはや汎用チップではなくなる。このことは、チップ設計および製造の新たなコスト増加をもたらすことを意味する。
【００２５】
＜２．端子のアサイン変更とその不都合＞
図２は、貼り合わせる２つのチップの端子対応関係（アサイン）の例、端子のアサイン変更による不都合、および、その不都合に対処可能な本発明適用による端子のアサイン変更を概念的に示す説明図である。
【００２６】
図２（Ａ）に示すように、メモリチップ（３）と、その上に貼り合わせるロジックチップ（２）は、それぞれ、データＤＡＴＡ、メモリ動作制御のコマンドＣＭＤ、データを入出力するメモリ部のアドレスＡＤＤが所定位置の所定数の端子（例えばバンプ）に予め割り当てられている。この端子割り当て（アサイン）は、図２（Ａ）のように、ロジックチップ（２）とメモリチップ（３）の統一仕様が守られている場合は、両チップをそのまま貼り合わせても問題なく使用できる。
【００２７】
なお、本発明の適用によって電圧端子のアサイン変更も可能である。例えば、電源電圧や基準電圧等の共通電圧はロジックチップ（２）の仕様で決められるが、それ以外の電圧、つまり共通電圧から生成される入れ替え可能な内部生成電圧はアサイン変更の対象となり得る。ただし、以下の実施形態の説明では、簡略化のため電圧端子のアサインは省略する。
【００２８】
図２（Ｂ）のロジックチップ（２）（ロジックＡ）に示すように、ロジック側の都合でデータＤＡＴＡ、コマンドＣＭＤ、アドレスＡＤＤのどれか１つでも、その端子アサインが変更された場合、統一仕様を満たさなくなる。この例（ロジックＢ）では、ロジックチップ（２）のコマンドＣＭＤとアドレスＡＤＤがそっくりそのまま入れ替わる変更がなされている。
その結果、図２（Ｂ）に示すようにロジックチップ（２）にメモリチップ（３）を貼り合わせることができない（貼り合わせても正常動作できない）ことになる。
【００２９】
その場合、本実施形態では、例えば図２（Ｃ）に示すように、メモリチップ（３）側で経路入れ替えの対処を行うことで、アドレスＡＤＤとコマンドＣＭＤの配列をそっくりそのまま入れ替わる変更が可能である。そうすることで、貼り合わせ後の正常な動作が保証される。
【００３０】
一方、他の端子アサイン変更の仕方としては、例えば図２（Ｄ）に示すように、ロジックチップ（２）で端子アサインを変更する際に使用端子数を減らす場合がある（ロジックＣ）。その場合は、例えば図２（Ｅ）に示すように、経路（端子と内部回路の経路）を端子数の減少とアサインに対処可能に変更することで、貼り合わせ後の正常な動作が保証される。
なお、ロジックチップ（２）で端子数が減る場合は、未使用の端子はメモリチップ（３）の端子と接続されても使用されないので、そのまま放置しても構わない。ただし、ロジックチップ（２）の未使用となった端子を、図２（Ｅ）のように、別のデータや信号を割り当てるなどを行う場合は、本発明の適用による端子アサインによる経路変更が必須となる。
【００３１】
＜３．実施の形態の概要＞
本実施形態の積層半導体デバイス１は、上記図２（Ｂ）や図２（Ｄ）のような不都合を回避し、汎用ＬＳＩを搭載しても物理的な端子配列に対して、データ、アドレスおよび各種制御信号等の各端子の割り当て（アサイン）を電気的に変更可能である。
その端子アサインの変更機能の特徴は以下の点にある。
【００３２】
（１）本発明が適用された全ての実施形態では、チップオンチップ（ＣｏＣ）の、汎用チップ側（本例ではメモリＬＳＩ）内に、コマンド、アドレス、データ等の信号の経路を切り替えるためのセレクタを有する。
【００３３】
（２）ある実施形態において、そのセレクタの制御は、例えば、フューズ、アンチフューズ、ボンディングオプション、外部入力信号もしくは内部に構成された回路により信号経路を決定することで行うことが可能である。アンチフューズ素子は、１回だけプログラムが可能な記憶素子であり、例えば、一旦プログラムすれば低抵抗で導通するｅｆｕｓｅ（電子フューズ）素子である。
これにより、既存の入出力端子に対する信号の割り当てに自由度をもたせることができる。なお、以下、入出力端子というときに、これは入力端子、出力端子、入出力端子の総称である。
【００３４】
（３）他の実施形態では、汎用ＬＳＩ（本例ではメモリＬＳＩ）が、端子電位のフローティング状態を検出する回路を有し、その回路の検出結果に基づいて自動でセレクタを切り替える。
また、他の実施形態では、セレクタの切り替えを、専用ＬＳＩ（本例ではロジックＬＳＩ）側からの制御で変更可能である。
【００３５】
（４）上記（１）から（３）の構成や動作は、主に、汎用ＬＳＩ（メモリＬＳＩ）側が信号割り当ての自由度をもち、これにより専用ＬＳＩ（ロジックＬＳＩ）の複数の端子座標に、自身の端子の割り当てを自由に行うことで実現される。
その際、端子の物理的な位置を変更するのではなく、端子に対する信号割り当てを可変にする。
【００３６】
（５）汎用ＬＳＩが、セレクタと、端子電位のフローティング検出回路および、その検出結果に基づいてセレクタを切り替える回路を有するため、汎用ＬＳＩ内で完結した動作が可能である。汎用ＬＳＩは、他のシステム（積層半導体デバイス）でも利用された場合でも、汎用ＬＳＩと貼り合わされる他のチップに、端子アサインのための仕様、動作、制御を一切要求することなく、自己完結的に端子アサインの変更が可能である。
一方、後述するように、汎用ＬＳＩ側の制御を基本として、専用ＬＳＩ（本例の場合、ロジックチップ（２））側からのアサイン変更を可能としてもよい。
【００３７】
以下のより具体的な第１〜第３の実施形態では、上記特徴の（１）〜（５）を実現するものである。
【００３８】
＜４．第１の実施の形態＞
＜４−１．全体ブロック構成＞
図３に、第１の実施形態に関わるメモリチップ（３）のブロック図を示す。
図３に図解するメモリチップ（３）は、メモリセルアレイ３３、ロウデコーダ３４、カラムデコーダ３５、ロウアドレスバッファ３６、カラムアドレスバッファ３７を有する。メモリチップ（３）は、データラッチ回路３８、コントロールロジック回路３９、データコントロールロジック回路４０および入力デコーダ４１（コマンド／アドレスのレジスタ・デコーダ）を有する。
以上の符号３３〜４１により示す回路が、メモリチップ（３）の内部回路３Ａを構成する。
【００３９】
メモリセルアレイ３３は、所定の揮発性または不揮発性メモリ素子を含むメモリセルがアレイ状に配列されている。アレイ配列のアドレスが指定されたときに、当該指定されたアドレスに対応して選択されたメモリセルのデータが読み出され、または、選択されたメモリセルへデータが書き込まれる。
【００４０】
ロウアドレスバッファ３６は、入力されるロウアドレスを保持する回路である。保持されたロウアドレスは、コントロールロジック回路３９の制御に基づいてロウデコーダ３４に与える。
ロウデコーダ３４は、入力されたロウアドレスに応じたメモリセル行を選択し駆動する回路である。ロウデコーダ３４はコントロールロジック回路３９の制御に基づいてメモリセル行の選択と駆動を行う。
【００４１】
カラムアドレスバッファ３７は、入力されるカラムアドレスを保持する回路である。保持されたカラムアドレスは、コントロールロジック回路３９の制御に基づいて、カラムアドレスバッファ３７からカラムデコーダ３５に与えられる。
カラムデコーダ３５は、入力されたカラムアドレスに応じたメモリセル列を選択し駆動する回路である。カラムデコーダ３５はコントロールロジック回路３９の制御に基づいてメモリセル列の選択と駆動を行う。
【００４２】
データラッチ回路３８は、入力データまたは出力データを一時的に保持する回路である。データラッチ回路３８は、コントロールロジック回路３９の制御に基づいて動作する。
データコントロールロジック回路４０は、書き込み回路や読み出し回路を含み、書き込みや読み出しの動作、さらには、場合によっては書き込み禁止の制御を行うロジック回路である。データコントロールロジック回路４０は、コントロールロジック回路３９の制御を受けて、データラッチ回路３８との間で入力データまたは出力データの授受を行う。
なお、コントロールロジック回路３９は、図３に示すシステム全体を統括制御する回路としてもよい。
【００４３】
メモリチップ（３）は、さらに、複数の入出力端子３１（例えば入出力バンプ）と、入出力バッファ４２と、経路セレクタ５０（コマンド／アドレス／データセレクタ）、および、経路セレクタ５０を制御する経路制御回路６０とを有する。
【００４４】
入出力バッファ４２は、入出力端子３１からの入力データ、コマンド、アドレス、あるいは、データラッチ回路３８からの出力データを一時的に保持する回路である。入出力バッファ４２は、これらのデータ等を、所定単位、例えばバイト（８ビット）を単位とする情報のまとまりでクロック信号に同期して入力デコーダ４１や入出力端子３１に出力する機能を併せもつ。
【００４５】
本実施形態のメモリチップ（３）は、経路セレクタ５０と経路制御回路６０を、本発明が非適用の通常のチップに新たに追加している。
経路セレクタ５０は、データコントロールロジック回路４０との間のコマンド経路やアドレス経路、さらには、データラッチ回路３８との間のデータ経路を、入出力端子３１との対応関係で任意に変更可能な経路選択回路である。
経路制御回路６０は、経路セレクタ５０を制御して経路変更を実行する制御回路である。
【００４６】
なお、図３には図示していないが、全ての構成はクロックに同期して動作するため、そのクロック発生回路がメモリチップ（３）内に設けられている。また、外部から与えられる電源電圧、あるいは、電源電圧から発生した内部電圧を取り扱う電源回路も図３では図示を省略している。
これらのクロック発生回路や電源回路は、コントロールロジック回路３９の制御を受けて動作する。
【００４７】
＜４−２．アサイン変更のための構成＞
図４に、図３の入出力端子３１、入出力バッファ４２および経路セレクタ５０のより詳細な構成図を示す。
図４（Ａ）に図解する回路構成では、入出力端子３１が、入力端子、出力端子、入出力端子の機能別に分けて示されている。ただし、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図示のように３つ存在していてもよい。
【００４８】
入力端子としての入出力端子３１には、それぞれ、入力バッファが接続され、出力端子としての入出力端子３１には、それぞれ、出力バッファが接続されている。また、入力端子と出力端子の機能を併せもつ入出力端子３１には、それぞれ、入出力バッファが接続されている。図４（Ａ）では、各バッファは４つのみ示している。
【００４９】
経路セレクタ５０を構成する入力セレクタ（単位セレクタの一種）の各々に対して、４つの入力バッファの出力が接続されて、各入力バッファから１本の出力線が取り出されている。この出力線は、図３の入力デコーダ４１またはデータラッチ回路３８に接続される。
経路セレクタ５０を構成する出力セレクタ（単位セレクタの一種）の各出力に対して、対応する出力バッファの入力が接続されている。各出力セレクタの入力が４系統設けられ、これらの４×４系統の出力線は、図３の入力デコーダ４１またはデータラッチ回路３８に接続される。
【００５０】
経路セレクタ５０を構成する入出力セレクタ（単位セレクタの一種）は、４つのトランスファーゲート（ＴＧｓ）から構成され、各トランスファーゲートの入出力線が、端子側と内部回路側にそれぞれ４系統設けられている。端子側の４系統の入出力線は、４つの入出力バッファに系統ごとに接続されている。内部回路側の４系統の入出力線は、図３の入力デコーダ４１またはデータラッチ回路３８に接続される。
各トランスファーゲート（ＴＧｓ）は、図４（Ｂ）に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース同士、ドレイン同士を接続したものを４つ有する。
【００５１】
図４（Ａ）には、図３の経路制御回路６０の構成をより詳細に示している。
図４（Ａ）に示す経路制御回路６０は、少なくともセレクタ制御用の論理回路６２を含む。また、経路制御回路６０には、より望ましい構成として、入出力端子３１ごとに接続されている入力固定回路６３と、入力固定用の論理回路６１とを含む。
入力固定用の論理回路６１は、与えられる情報をもとに、各入力固定回路６３を制御して、入力固定用の論理回路６１の電位を一定電位、例えば接地電位や電源電位に固定する回路である。入力固定用の論理回路６１の制御により電位固定する入出力端子３１は、入力固定用の論理回路６１への入力情報で決められる。なお、電位固定されない入出力端子３１は、電位的にフローティング状態であり、入力または出力される信号や電圧により、その電位が決められる。
【００５２】
経路制御回路６０は、さらに望ましい構成として、フューズ回路６４を備える場合（ケースＡ）と、外部から情報を入力する外部印加端子６５を備える場合（ケースＢ）がある。
ケースＡの場合、フューズ回路６４に対し、予め電位固定する端子のアドレス等の識別情報がプログラムされる。フューズ素子としては、例えばポリシリコン等をレーザで融解切断する構成等が採用される。
ケースＢの場合、外部印加端子６５は、テストパッドと同様にアサイン変更不可の端子として設けられる。例えば、出荷等の段階で、製品仕様に応じて電位固定する端子の識別情報を外部から外部印加端子６５に与えられる。識別情報は、外部印加端子６５から入力固定用の論理回路６１に送られる。識別情報を入力した入力固定用の論理回路６１は、識別情報が示す入出力端子３１に対応する入力固定回路６３を制御する。
ケースＡまたはケースＢにおいて、フューズ回路６４に対し、あるいは外部印加端子６５を介して得られる識別情報は、例えば、製品出荷前のテストモード時に入力される。
【００５３】
セレクタ制御用の論理回路６２は、フューズ回路６４（ケースＡ）または外部印加端子６５からの情報が与えられる。セレクタ制御用の論理回路６２は、与えられた情報をもとに経路セレクタ５０を制御し、アサイン変更（経路変更）を実行する。
なお、入力固定用の論理回路６１やセレクタ制御用の論理回路６２は、図３に不図示のクロック発生回路や電源回路からのクロック信号および電圧の供給を受けて動作する。また、図３のコントロールロジック回路３９と通信して、制御タイミングを決めるようにしてもよい。
【００５４】
なお、具体的なアサイン変更態様は後述するが、４端子ごとの相互アサイン変更に限らない。所定数の端子のアサイン入れ替えなどでもよいし、全端子を任意にアサインし直すようにしてもよい。
【００５５】
以上の図４に示す経路制御回路６０が有する入力固定用の論理回路６１、セレクタ制御用の論理回路６２、入力固定回路６３、フューズ回路６４および外部印加端子６５は、本発明における端子識別回路を構成する。なお、他の実施形態では、フローティング検出回路７１（例えば後述の図９参照）およびその制御回路（例えばコントロールロジック回路３９）が端子識別回路を構成する。
【００５６】
＜４−３．アサイン変更態様＞
以下、アサイン変更の態様を、入力端子と入力セレクタとの経路変更を例として説明する。以下の説明は、出力セレクタや入出力セレクタにも類推適用できる。
【００５７】
図５〜図８は、アサイン変更態様の説明図である。
図５〜図８は、バイト（８ビット）に対応した４行２列の端子配列を単位としてアサインの入れ替えまたは任意変更を行う場合を例示する。このアサインの入れ替えまたは変更の単位となる端子数は８に限らず任意である。また、図示しないが最も自由度が高い場合は、全ての入出力端子３１で任意にアサイン変更が可能な構成でもよい。ただし、その経路選択制御のためのセレクタ等の規模が大きくなるので、全数より少ない所定数単位でのアサインの入れ替えまたは任意変更が望ましい。
【００５８】
第１態様を示す図５では、それぞれデータや信号（アドレス、コマンド）等のバイトに対応した４行２列の端子群３１Ａ〜３１Ｈが８つ示されている。
第１態様では、となりの端子群のアサイン入れ替えが可能な構成を示す。経路セレクタ５０は、隣り合う端子群に対応した２種類のセレクタ５１，５２を基本として、この２種類のセレクタが交互に繰り返し配置された構成を有する。なお、図５におけるセレクタ配置は実際の配置に限らず、あくまで説明上の配置である。このことは、他の図６〜図８でも同様である。
【００５９】
例えば、右端から数えて２つの端子群３１Ａと３１Ｂで説明すると、セレクタ５１と５２の各々に対し、端子群３１Ａの各端子と個別に接続された８本の入力線と、端子群３１Ｂの各端子と個別に接続された８本の入力線との合計１６本の入力線が設けられている。
セレクタ５１と５２は、異なる端子群で対となる２つの端子（入出力端子３１）間の入力経路と、出力側の内部回路経路との接続関係を入れ替える機能をもつ。その経路入れ替えは、例えば図４のセレクタ制御用の論理回路６２によって制御される。
この接続関係は、他の端子群３１Ｃ〜３１Ｈでも同様に繰り返されている。
【００６０】
第２態様を示す図６の場合、セレクタ５１と５２がそれぞれ２つずつ配置され、セレクタ５１と５２の各々は、１つ置きの端子群、つまり、３１Ａと３１Ｃ、３１Ｂと３１Ｄ、・・・といった組み合わせで接続されている。
このため、２バイト単位の端子群のアサイン置き換えが可能である。
【００６１】
第３態様を示す図７の場合、セレクタ５１と５２のそれぞれが４つ連続で配置され、セレクタ５１と５２の各々は、３つ置きの端子群、つまり、３１Ａと３１Ｅ、３１Ｂと３１Ｆ、・・・といった組み合わせで接続されている。
このため、４バイト単位の端子群のアサイン置き換えが可能である。
【００６２】
第４態様を示す図８の場合、４バイト単位で任意のアサイン変更が可能なように、４つのセレクタ５３，５４，５５，５６が、対応する４つの端子群３１Ａ〜３１Ｄに含まれる全ての入出力端子３１に接続されている。
同様に、他の４つのセレクタ５３，５４，５５，５６が、対応する４つの端子群３１Ｅ〜３１Ｈに含まれる全ての入出力端子３１に接続されている。
【００６３】
＜５．第２の実施の形態＞
＜５−１．全体ブロック構成＞
図９に、第２の実施形態に関わるメモリチップ（３）のブロック図を示す。
図９に図解するメモリチップ（３）は、第１の実施形態と同様な構成として、メモリセルアレイ３３、ロウデコーダ３４、カラムデコーダ３５、ロウアドレスバッファ３６、カラムアドレスバッファ３７を有する。また、メモリチップ（３）は、データラッチ回路３８、コントロールロジック回路３９、データコントロールロジック回路４０および入力デコーダ４１（コマンド／アドレスのレジスタ・デコーダ）を有する。
以上の符号３３〜４１により示す回路が、メモリチップ（３）の内部回路３Ａを構成する。
【００６４】
メモリチップ（３）は、さらに、複数の入出力端子３１（例えば入出力バンプ）と、入出力バッファ４２と、経路セレクタ５０（コマンド／アドレス／データセレクタ）、および、経路セレクタ５０を制御する本発明の経路制御回路を示す他の例として、経路選択信号発生回路７０とを有する。なお、本発明の経路制御回路の概念には、経路選択信号発生回路７０に加えて、コントロールロジック回路３９等の制御回路を含めてもよい。
また、本実施形態に関わるメモリチップ（３）は、入出力端子３１と入出力バッファ４２との間に、フローティング検出回路７１を有する。
【００６５】
フローティング検出回路７１は、例えば端子ごとに設けられた単位回路の集合として設けられる。
入出力端子３１は、信号入出力のための入出力バッファ４２が接続されるが、入出力バッファ４２はトランジスタゲートであるため入力インピーダンスが高い。このため、入出力端子３１に外部回路の端子が接続されていないと入出力端子３１の電位状態はフローティング状態を示すハイインピーダンス（Ｈｉ−ｚ）となる。一方、入出力端子３１に外部回路の端子が接続されている場合は、入出力端子３１の電位はフローティング状態を示さない。
フローティング検出回路７１は、この入出力端子３１がフローティングであるか否かを検出することができる。
【００６６】
フローティング検出回路７１ごとに電位固定のスイッチを備えることが可能である。フローティング検出回路７１は、フローティング状態を検出すると、このスイッチをオンして、入出力端子３１の電位を一定電位に固定する。なお、電位固定は、経路選択信号発生回路７０が制御しても構わない。電位固定の際の一定電位は、電源電圧の電位、基準電圧の電位（例えば、ＧＮＤ電位）の何れでもよい。
この電位固定がされるか否かで、入出力端子３１は、フローティング端子と、それ以外の端子とに区別される。
【００６７】
＜５−２．アサイン変更のための概略構成＞
図１０と図１１に、図９の入出力端子３１、フローティング検出回路７１、入出力バッファ４２、経路セレクタ５０のより詳細な構成図を示す。
図１０に図解する回路構成は、入出力端子３１が、入力端子の場合を例示する。また、図１１に図解する回路構成は、入出力端子３１が入出力端子の場合を例示する。
【００６８】
入出力端子３１が入力端子の場合、図４と比較すると、端子ごとの入力固定回路６３に代えて、フローティング検出回路７１を構成する単位検出回路７１Ａが端子ごとに設けられている。また、経路セレクタ５０を構成する所定数（ここでは４個）のセレクタごとに経路選択信号発生回路７０の基本構成回路（選択信号発生部７０Ａ）が設けられている。
入出力端子３１が入出力端子の場合、図１１に示すように、図１０に示す経路セレクタ５０の基本構成に代えて、図４の場合と同様な４つのトランスファーゲート（ＴＧｓ）で構成されている。４つのトランスファーゲート（ＴＧｓ）に対して、選択信号発生部７０Ａが接続されている。
【００６９】
ここでは省略するが、入出力端子３１が出力端子の場合、図４と同様に、内部回路側のセレクタ入力が４系統の構成とするセレクタとする以外は、図１０と同様な構成となる。
なお、端子機能は入力端子と出力端子だけでもよいし、入出力端子のみでもよいし、図４と同様に３つ（入力端子群、出力端子群、入出力端子群）が存在していてもよい。
【００７０】
＜５−３．フローティング検出回路例および動作＞
図１２は、単位検出回路の構成例を示す回路図である。
【００７１】
図１２に図解する回路では、電位固定スイッチが、入出力端子３１と電源電圧ＶＤＤの供給線に接続されたＰＭＯＳ構成のＰＭＯＳスイッチＰＳＷと、２つのＮＭＯＳ構成のＮＭＯＳスイッチＮＳＷ１，ＮＳＷ２とからなる。ＮＭＯＳスイッチＮＳＷ１，ＮＳＷ２は、入出力端子３１と基準電圧ＶＳＳの供給線との間に互いに並列に接続されている。
【００７２】
図１２に示す回路では、ラッチ回路ＬＡＴが、Ｌレベルを保持する第１ラッチ回路ＬＡＴ１と、Ｈレベルを保持する第２ラッチ回路ＬＡＴ２とを有する。
第１ラッチ回路ＬＡＴ１のクロック入力に、インバータＩＮＶ０１により出力される反転制御信号（ｂｎｅｎ）が与えられる。
第２ラッチ回路ＬＡＴ２のクロック入力に、インバータＩＮＶ０１とともにインバータＩＮＶ０を構成するインバータＩＮＶ０２に制御信号（ｐｅｎ）が入力されて反転されることで発生した反転制御信号（ｂｐｅｎ）が与えられる。
制御信号（ｐｅｎ）と（ｎｅｎ）は位相が異なる正のパルス信号であり、反転制御信号（ｂｐｅｎ）と（ｂｎｅｎ）とは位相が異なる負のパルス信号である。これらの信号は、例えば図３のコントロールロジック回路３９から与えられる。
【００７３】
図１２に示す回路では、第１ラッチ回路ＬＡＴ１の出力（ｂｕｍｐ＿ｎ）と、第２ラッチ回路ＬＡＴ２の出力（ｂｕｍｐ＿ｐ）との排他的論理和（ＸＯＲ）をとるエクスクローシブオア回路ＸＯＲ、アンド回路ＡＮＤ１、ノア回路ＮＯＲおよびナンド回路ＮＡＮＤ４が設けられている。
【００７４】
アンド回路ＡＮＤ１の一方入力がエクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）を入力し、他方入力が電源検出信号（ｐｏｗｅｒ  ｏｎ）を入力する。アンド回路ＡＮＤ１の出力で、ＮＭＯＳスイッチＮＳＷ１のゲートが制御される。
ノア回路ＮＯＲは、反転制御信号（ｂｎｅｎ）と電源検出信号（ｐｏｗｅｒ  ｏｎ）とを入力し、その出力でＮＭＯＳスイッチＮＳＷ２のゲートを制御する。
【００７５】
電源検出信号（ｐｏｗｅｒ  ｏｎ）に、インバータＩＮＶ２を構成する２つのインバータＩＮＶ２１とＩＮＶ２２とが接続されている。インバータＩＮＶ２１とＩＮＶ２２との中間ノードは、ナンド回路ＮＡＮＤ４の一方入力に与えられる。ナンド回路ＮＡＮＤ４の他方入力に制御信号（ｐｅｎ）が与えられ、その出力でＰＭＯＳスイッチＰＳＷのゲートが制御される。
【００７６】
図１２の回路の動作は、入出力端子３１に対して外部から入出力される信号がＬレベルかＨレベルかに応じて異なる。
最初に、入出力端子３１の初期電位が任意（フローティング状態のＨｉ−ｚ）であり、電位固定はプルアップにより行う場合を、図１３のフローチャートを用いて説明する。
【００７７】
図１３のステップＳＴ１では、制御信号（ｐｅｎ）が外部または内部の制御回路を介して与えられ、これによりフローティング検出回路が起動される。
入出力端子３１が外部と接続されていない場合、入出力信号が与えられず、入出力端子３１の電位がフローティングとなる。
【００７８】
図１３のステップＳＴ２Ａにおいて、フローティング状態で例えば中間電圧の端子電圧（ｂｕｍｐ）がＨレベルにプルアップされる。
【００７９】
具体的には、制御信号（ｐｅｎ）のパルスがＬレベルからＨレベルとなると、第２ラッチ回路ＬＡＴ２のクロック入力（反転制御信号（ｂｐｅｎ））がＬレベルに遷移する。第１ラッチ回路ＬＡＴ１のクロック入力（反転制御信号（ｂｎｅｎ））が初期状態のＬレベルである。このとき第１および第２ラッチ回路ＬＡＴ１，ＬＡＴ２の出力はＬレベルのままである。したがって、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）もＬレベルとなる。また、電源検出信号（ｐｏｗｅｒ  ｏｎ）がＬレベルであるため、ノア回路ＮＯＲの出力もＬレベルとなる。したがって、ＮＭＯＳスイッチＮＳＷ１，ＮＳＷ２は共にオフしている。
【００８０】
一方、インバータＩＮＶ２１の出力がＨレベルであり、制御信号（ｐｅｎ）がＨに遷移することから、ナンド回路ＮＡＮＤ４の出力がＬレベルをとり、ＰＭＯＳスイッチＰＳＷがターンオンする。
その結果、端子電圧（ｂｕｍｐ）がＨレベル（ＶＤＤレベル）にプルアップされる。
【００８１】
次に、ステップＳＴ３Ａにて、入出力端子３１のプルアップ後の電位（Ｈレベル）が第２ラッチ回路ＬＡＴ２に取り込まれ、記憶される。
【００８２】
具体的には、制御信号（ｐｅｎ）がＬレベルに戻される。すると、第２ラッチ回路ＬＡＴ２が、クロック入力（ｂｐｅｎ）の立ち上がりで入力電位、すなわち端子電圧（ｂｕｍｐ）のＨレベルを取り込み、保持する。そのため、エクスクローシブオア回路ＸＯＲの一方入力である（ｂｕｍｐ＿ｐ）がＨレベルに反転する。一方、もう片方の（ｂｕｍｐ＿ｎ）はＬレベルを維持する。
この結果、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）がＨレベルに遷移する。ただし、この時点では未だ、電源検出信号（ｐｏｗｅｒ  ｏｎ）がＨでないため、ＮＭＯＳスイッチＮＳＷ１，ＮＳＷ２はオフのままである。
【００８３】
次に、ステップＳＴ２ＢとＳＴ３Ｂで上記と逆の動作、つまり端子電圧（ｂｕｍｐ）のプルダウンと、第１ラッチ回路ＬＡＴ１のＬ電位保持動作が行われる。
この具体的な動作は、上記のプルアップと逆の動作なので詳細は省略する。
この結果、２つのラッチ回路には、（ＬＡＴ１，ＬＡＴ２）＝（Ｌ，Ｈ）の２ビット論理が記憶される。この（Ｌ，Ｈ）の２ビット論理は、入出力端子３１がフローティング状態であることを示している。
【００８４】
次のステップＳＴ４では、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２の出力（保持電位）を比較する動作が実質的に行われる。
【００８５】
より詳細には、電源検出信号（ｐｏｗｅｒ  ｏｎ）がＨレベルになる。
すると、２つのラッチ出力が異なるため、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）はＨレベルであり、よってアンド回路ＡＮＤ１により制御されるＮＭＯＳスイッチＮＳＷ１がターンオンして端子電圧（ｂｕｍｐ）をＬレベルに電位固定する（図１３のステップＳＴ５）。
一方、電源検出信号（ｐｏｗｅｒ  ｏｎ）がＨレベルとなると、ノア回路ＮＯＲの入力にはＨが揃う。ただし、ノア回路ＮＯＲの出力はＬレベルのままであり、よってＮＭＯＳスイッチＮＳＷ２がオフ状態を維持する。このときＰＭＯＳスイッチＰＳＷはオフする。
これにより、後続の入出力バッファ４２（図１０，１１）における無駄な電力消費が防止される。
【００８６】
その後、ステップＳＴ６でフローティング検出回路５１がオフされる。ここでフローティング検出回路５１がオフされるとは、例えば、具体的には、制御信号（ｎｅｎ）および（ｐｅｎ）と電源検出信号（ｐｏｗｅｒ  ｏｎ）が、以後変化しないため、入出力端子３１が仮に電位変化したとしても、ラッチ回路ＬＡＴが入力変化を受け付けないことを意味する。フローティング検出回路５１がオフされると、以後、ラッチ回路ＬＡＴがラッチデータを保持し続ける。
【００８７】
以上は入出力端子３１がフローティング状態の場合の動作であるが、入出力端子３１にＨレベルの信号が与えられる場合、元々Ｈレベルであるので、図１３のステップＳＴ２Ａのプルアップは実質的に行われない。
これに対し、Ｌレベルの入出力信号が入出力端子３１に与えられる場合、その入出力信号の外部駆動力が強いためプルアップが行われない。よって、２つのラッチ回路には、（ＬＡＴ１，ＬＡＴ２）＝（Ｌ，Ｌ）の２ビット論理が記憶される。この（Ｌ，Ｌ）の２ビット論理は、入出力信号がＬレベルのときの入出力端子３１に当該入出力信号が与えられていることを示している。
【００８８】
２つの入力がＬだとエクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）がＬであるため、電源検出信号（ｐｏｗｅｒ  ｏｎ）の有無にかかわらずＮＭＯＳスイッチＮＳＷ１はオンしない。
また、ＮＭＯＳスイッチＮＳＷ２のゲートはＨレベルとなるが、そのソースとドレイン間電位がほぼゼロであるため、このＮＭＯＳスイッチＮＳＷ２もオンしない。さらに、ＰＭＯＳスイッチＰＳＷは、そのゲートがＨであるためオンしない。よって、３つの電位固定スイッチは全てオフ状態を維持する。これは、実質的に、図１３のステップＳＴ５をスキップしたに等しい。
【００８９】
＜５−４．アサイン変更動作＞
図１４は、アサイン変更の動作を示すフロー図である。
図１４のステップＳＴ１０では、フューズもしくはテストモード等の内部信号により、または、外部入力により、選択すべき信号の数を決定する。
具体的には、内部信号による場合、例えば図４に示すフューズ回路６４または、その他の記憶回路に選択すべき信号の種類と数を識別可能に予め記憶しておく。この記憶情報は、ロジックチップ（２）の端子アサイン変更にともなって、メモリチップ（３）の製造段階でフューズ回路６４または他の記憶回路に書き込まれる。
そして、例えば、図９のコントロールロジック回路３９の制御により、この記憶情報をフューズ回路もしくは記憶回路から読み出す。コントロールロジック回路３９は、読み出した情報に基づいて経路選択信号発生回路７０を制御する。経路選択信号発生回路７０は、これにより経路変更を実行する（後述）。
【００９０】
一方、外部制御の場合、図４の外部印加端子６５と同様なアサイン不可の端子から、この情報を入力し、この情報をもとに経路選択信号発生回路７０が経路変更を実行する（後述）。
【００９１】
ステップＳＴ１１では、例えば図１２に示す回路構成の単位検出回路７１Ａを有するフローティング検出回路７１が、フローティング検出を実行する（図１３のフロー図参照）。
これにより、外部の他の端子が接続されていない入出力端子３１は、フローティングが検出され、その電位が所定のハイレベルまたはローレベルの電位に固定される。
【００９２】
一方、フローティングでないとされた入出力端子３１は、電位固定が行われないことから、アサイン対象の端子として認識される。例えば、入出力バッファ４２の内部回路側のノード（入力ノード、出力ノードまたは入出力ノード）の電位が、フローティング端子の固定電位と逆の電位（ローレベルまたはハイレベル）となる。それにより、フローティング端子の経路とアサイン対象端子の経路は、電位レベルが異なることから、端子の種類が識別可能となる。
【００９３】
なお、ここではフローティング検出回路７１による端子識別を前提とするが、本実施形態では、必ずしもフローティング検出結果のみに基づくセレクタ制御とする必要はない。
例えば、後述する図１８のようにロジックチップ（２）側からの制御経路が存在する場合、その外部からの制御を優先させてデータ入力端子を規定することも可能である。ロジックチップ（２）側からの制御がある場合、その外部からの制御が優先されるが、外部からの制御がない場合は内部制御、すなわちフローティング検出回路７１による検出結果に基づく制御が以下のようにして行われる。
【００９４】
ステップＳＴ１２とＳＴ１３において、例えば、フローティング端子検出後に発生する制御信号により、経路選択信号発生回路７０の動作が開始される。この制御信号は、例えばコントロールロジック回路３９（図９）が、各種イネーブル信号を図１２の回路に送ってから一定時間経過後に、コントロールロジック回路３９から発行される。
【００９５】
ステップＳＴ１４では、ステップＳＴ１０で予め記憶または入力された情報に基づいて、アサイン変更対象の端子が接続された経路における選択回路（セレクタ）が指定される。
情報が内部記憶されている場合は、例えばコントロールロジック回路３９が、フューズ回路等の記憶回路から記憶情報を読み出して、アサイン対象の端子が接続された経路のセレクタを指定する。このセレクタの指定は、例えば図５〜図７の場合、セレクタ５１と５２の指定であり、図８の場合はセレクタ５３〜５６の指定である。
一方、外部入力の場合、例えばロジックチップ（２）側から外部印加端子６５を介して、その情報が与えられる。コントロールロジック回路３９あるいは経路選択信号発生回路７０自身が、その情報に基づいてアサイン対象の端子が接続された経路を指定する。
【００９６】
ステップＳＴ１５では、実際にアサイン変更が実行される。
具体的には、上記セレクタを指定するときの情報に基づいて、経路選択信号発生回路７０が動作し、経路選択信号がセレクタに発行される。これにより、指定されたセレクタの経路、つまり、端子側経路と内部回路側経路の切り替えが、経路選択信号に基づいた組み合わせでセレクタにおいて実行される。
このアサイン変更は、通常、指定されたセレクタにおいて順次実行される。
【００９７】
このとき、ステップＳＴ１６に示すように、フローティング端子をスキップするために、「外部入力がある端子（フローティングでない端子）からの信号経路かどうかが監視される。
この監視で、「ＮＯ」の場合はフローティング端子であるため、処理がスキップされ、処理がステップＳＴ１５に戻される。
一方、ステップＳＴ１６で「ＹＥＳ」とされる場合は、次のステップＳＴ１７で実際にセレクタの指定を変更することで、以後、端子側経路と内部回路側経路の接状態が確立され、アサイン変更が行われる。
【００９８】
次のステップＳＴ１８では、ステップＳＴ１０で最初に指定された選択経路数を超えていない場合は、まだ検索すべき経路が残されているので、処理フローをステップＳＴ１５に戻す。
一方、指定された選択経路数に対応した経路数のセレクタ指定変更（アサイン変更）が終了すると、ステップＳＴ１８が「ＹＥＳ」となる。
その後、経路選択動作が終了したことを示す信号が経路選択信号発生回路７０自身、あるいは、終了を監視しているコントロールロジック回路３９から発行されて処理フローが終了する。
【００９９】
以下、以上の第２の実施形態における、経路選択信号発生回路７０の具体的な構成と動作の実施例を説明する。
【０１００】
＜５−５．第１実施例＞
図１５に、より具体的な経路選択信号発生回路の回路図を示す。
図１５に図解する構成は、経路セレクタ５０を構成する４つの（単位）セレクタ５３，５４，５５，５６と、この実施例では必要であるが図９には表示していない経路セレクタ５０の前段の第１ラッチ回路４３（１ｓｔＦＦ回路）と、後段の第２ラッチ回路４４（２ｎｄＦＦ回路）と、経路選択信号発生回路７０とを備える。
なお、セレクタに代えて、トランスファーゲート（ＴＧｓ）から経路セレクタ５０を構成してもよい。また、第１実施例では、図８の４バイトでビットを相互に入れ替え可能な場合を想定する。ただし、図５〜図７等の他の形態も図１５に図解する構成で実現可能である。
【０１０１】
経路選択信号発生回路７０は、大別すると、経路選択ラッチ回路７２、カウンタ７３、ポインタ回路７４、セレクタ出力の検出回路７５を有する。このうち経路選択ラッチ回路７２、カウンタ７３、ポインタ回路７４および検出回路７５が、本発明におけるセレクタ制御回路を構成する。
経路選択ラッチ回路７２は、経路選択に用いる（単位）セレクタ５３〜５６（もしくはトランスファーゲート）を切り替えるための信号（セレクト信号ＳＥＬ０〜ＳＥＬ３）を保持する回路である。経路選択ラッチ回路７２として、ポインタ回路７４の出力がクロック入力に与えられ、カウンタ７３からの出力（保持データ）が入力に与えられる選択信号ラッチ回路（Ｓｅｌｅｃｔ  Ｓｉｇｎａｌ  ｌａｔｃｈｓ）が用いられる。
【０１０２】
カウンタ７３は、経路選択ラッチ回路７２に与える入力を発生する回路である。具体的には、カウンタ７３として、例えば、クロック信号ＣＬＫを、インバータＩＮＶ３を介してクロック入力に入力し、そのパルス数のカウントアップを繰り返す同期カウンタを用いることができる。
【０１０３】
ポインタ回路７４は、経路選択ラッチ回路７２内の所定のラッチにのみデータを入力するための回路である。ポインタ回路７４は、例えば、イネーブル信号を発生するＦＩＦＯ形式の同期カウンタ７４Ａ、デコーダ７４Ｂおよびゲーティッドクロック発生回路７４Ｃから構成できる。
また、検出回路７５は、セレクタ５３〜５６の出力を入力として監視しており、当該回路セレクタ５３〜５６の出力が変化した場合に信号を発生させる回路である。検出回路７５は、例えば、各セレクタ出力に接続され、一定期間内の入力変化を検出する４つのワンショット回路７５Ａと、その４つの出力のオア論理をとる３つのオア回路ＯＲ１〜ＯＲ３とから構成できる。
【０１０４】
このような回路構成が、バイト単位またはその複数倍の入出力端子群に対応して設けられている。
ここで、アドレス数や、データ幅の情報は前もって、外部入力かフューズ等で設定されている。例えば、図９のコントロールロジック回路３９の制御により、どの入出力端子群に対応した経路を選択するかが決められて、指定された経路の経路選択信号発生回路７０（厳密には選択信号発生部７０Ａ）が起動される。
【０１０５】
図１５の動作を説明する。
この動作説明において、図１６のタイミングチャートを参照する。また、ここでの動作では、フローティング端子からはローレベル（Ｌ）が入力され、それ以外の端子からはハイレベル（Ｈ）が入力されるとする。
ここでの動作説明は、図１４との対応では、ステップＳＴ１０とＳＴ１１が前述したと同様に行われた状態からのスタートとなる。
【０１０６】
ステップ０：経路選択信号発生回路７０に対して制御信号（検出スタート信号）が送らてくる。このとき、最初にＤａｔａ［０］に着目するようにセレクタの経路が選択されている。
第１ラッチ回路４３は、フローティング端子に対応したＦＦにＬ（または０）が保持され、それ以外の端子にＨ（または１）が保持されている。第１ラッチ回路４３において最初の０番目のＦＦはＬ出力（フローティング端子経路）であるため、セレクタ５３〜５６の出力（Ｄａｔａ［０］〜［３］）が、図１６（Ｅ）のように全てＬとなっている。
【０１０７】
ステップ１：いま、Ｄａｔａ［０］に着目するようにセレクタの経路が選択されているので、Ｄａｔａ［０］がＬの場合は、検出回路７５のワンショット回路７５Ａの出力が変化しないので、同期カウンタ７４Ａにパルスが入力されない。この場合、ポインタ回路７４は入力がないと判断して、ポインタ回路７４の出力において最下位ビットのＧＣＬＫ［０］がクロック動作して、経路選択ラッチ回路７２がそのまま回りＤａｔａ［０］のセレクタ５３の経路から、Ｄａｔａ出力経路を他の経路に切り替える。
【０１０８】
ステップ２：第１ラッチ回路４３の１番目のＦＦはＨ出力状態である。経路セレクタ５０が経路選択を切り替えて、セレクタ５２の経路に切り替えられた経路のＤａｔａがＨになった場合、それを検出してその経路に入力があると判定する。具体的には、ワンショット回路７５Ａの出力が変化するので、同期カウンタ７４Ａにパルスが入力され、その結果、図１６（Ｃ）に示すように、Ｈレベルのポイント信号がＰｏｉｎｔ［０］からＰｏｉｎｔ［１］に切り替わる。
【０１０９】
ステップ３：上記ステップ２で、入力があることを検出した際に発生する信号（ポイント信号）を使って、ラッチに対してイネーブル信号（ＧＣＬＫ）を発生するポインタ回路を一つ進ませて入力があった経路の経路をＤａｔａ［０］に割り当てる。その結果、入力があった１番目のＦＦからの経路がＤａｔａ［０］の経路に割り当てられる。図１６（Ｆ）において、セレクト信号ＳＥＬ０が初期値の０から１に切り替わっているのは、このことを示している。
【０１１０】
ステップ４：次にＤａｔａ［１］に着目して、上記ステップ１〜３を繰り返してＤａｔａ［１］に対する経路を割り当てる。この結果、次にＨ出力がある２番目のＦＦからの経路がＤａｔａ［１］の経路に割り当てられる。図１６（Ｆ）において、セレクト信号ＳＥＬ１が初期値の０〜２に切り替わっているのは、このことを示している。
【０１１１】
ステップ５：ステップ４を、他のＤａｔａに対して実行し、必要な信号の経路を選択する。
本例では、３番目と４番目のＦＦはＬ出力であり、次の５番目のＦＦがＨ出力なので、最終的には、５番目のＦＦの経路がＤａｔａ［２］の経路に割り当てられる。このため図１６（Ｆ）に示すように、セレクト信号ＳＥＬ２が初期値の０から３→４→５と推移している。
また、６番目のＦＦはＨ出力なので、図１６（Ｆ）のセレクト信号ＳＥＬ３が初期値の０から６に変化することで示すように、６番目のＦＦの経路がＤａｔａ［３］の経路に割り当てられる。
【０１１２】
以上の動作のうち、ステップ０が図１４のステップＳＴ１２〜ＳＴ１４に相当し、上記のステップ１〜５は、図１４のステップＳＴ１５〜ＳＴ１７に相当する。
【０１１３】
その後、図１４のステップＳＴ１８とＳＴ１９に相当する処理として、全てのＤａｔａに対して上記ステップ５が実行されると、検出終了信号を発生させる。
この検出終了信号の発生を経路選択信号発生回路７０自身で行う場合、例えば、セレクタ出力のアンド論理をとって、全てのセレクタ出力がＨとなったときに検出終了信号の発行がなされる。あるいは、図１５におけるデコーダ７４Ｂから出力されるイネーブル信号（ポイント信号Ｐｏｉｎｔ）を監視し、全てのデコーダ出力がイネーブルになったら検出終了信号を発行させてもよい。
【０１１４】
その後、フローティング端子以外からの入力に関する電位固定を解除する操作を実行する（図１４には不図示）。
具体的には、図１２のラッチ回路（ＬＡＴ）にリセットをかけるなどの操作を、例えば検出終了信号を受けたコントロールロジック回路３９が実行することで電位固定の解除が行われる。
【０１１５】
以上の実施例の動作では、外側からは入出力端子３１（ｂｕｍｐ）のアサイン（内部回路の経路との接続関係）を、そのフローティング検出結果に応じて任意に変更できる。
【０１１６】
＜５−６．第２実施例＞
つぎに、ロジック側からの信号の指定を可能にする場合の自動経路選択動作を説明する。
図１７は、第２実施例の動作を説明するフロー図である。また、図１８は、ロジックＬＳＩ側の構成の一部をあわせて示す図である。
【０１１７】
第２実施例の実施のためには、図１８に示すように、選択信号発生部７０Ａから信号ＳＥＴ＿Ｐを外部出力する必要があり、そのための端子としてアサイン不可の入出力端子３１Ｐがメモリチップ（３）に設けられている。また、入出力端子３１Ｐと接続される端子として、入出力端子２１Ｐがロジックチップ（２）に設けられている。入出力端子２１Ｐからの信号ＳＥＴ＿Ｐは、ロジックチップ（２）内部の制御部である入力信号制御回路２４に入力される。
入力信号制御回路２４は、メモリチップ（３）側の入出力端子３１に対応する入出力端子２１の入力信号を制御する回路であり、ロジック側が発行する任意のＤａｔａ信号Ａ［０］、［１］、［２］、［４］の出力を制御する。また、入力信号制御回路２４は、メモリチップ（３）側からの信号ＳＥＴ＿Ｐを受けてＤａｔａ信号の任意のビットを固定するなどの制御を行う。
【０１１８】
この構成により、前記した第１実施例では、メモリ側で自動的に入出力端子のアサインが決定されるのに対し、本第２実施例では、以下のように、これをロジック側からの制御に基づいて任意の信号アサインを可能にすることができる。
【０１１９】
図１７に示す動作が、図１４と異なることの１つとして、ステップＳＴ１２に代えて、フローティング検出後の経路選択動作の開始信号が外部、例えばロジックチップ（２）に発行される。
また、この外部信号の発行を受けて、例えばステップＳＴ１３の経路選択動作開始後に、外部（ロジックチップ（２））から、任意の信号のみがＨまたはＬで入力される（ステップＳＴ１３Ａ）。
また、ステップＳＴ１７のメモリ側の制御による選択回路の指定を変更する際に、ステップＳＴ１７Ａの外部入力信号の位置変更情報が信号ＳＥＴ＿Ｐで参照される。選択信号発生部７０Ａは、その参照の結果に基づいて、ロジックチップ（２）側からのアサイン指定を優先する動作を実行する。
【０１２０】
図１９に、具体的な動作のタイミングチャートを示す。
時間Ｔ１で、フローティング検出が終了する。
【０１２１】
ステップＡ：フローティング検出が終了すると、信号ＳＥＴ＿Ｐが発行される（図１７：ステップＳＴ１２Ａ）。この最初の信号ＳＥＴ＿Ｐの発行により、図１９（Ｅ）に示すように、ロジックチップ（２）からの入力が任意ビットＡ［０］（ロジック側Ｄａｔａ）のみとなる。
ステップＢ：メモリチップ（３）の選択信号発生部７０Ａがイネーブルになり、セレクタのアドレスを順次変更する。このセレクタのアドレス変更は、例えば、図１５に示す構成において図１６を用いて既に説明した動作により実行される。
【０１２２】
ステップＣ：アドレスＡＤＤ［０］（メモリ側）に出力があった場合、時間Ｔ２にて信号ＳＥＴ＿Ｐ（パルス信号）が出力される。
ステップＤ：ロジックチップ（２）側はメモリ側からの信号ＳＥＴ＿Ｐを受けて、内部の入力信号制御回路２４によりに任意ビットＡ［１］のみＨ（またはＬ）に固定する。その固定結果を受けて、メモリチップ（３）が、例えば図１５に示す構成において図１６を用いて既に説明した動作により、メモリ内の経路選択動作を行う。
【０１２３】
これにより、メモリ側の任意のアドレスＡＤＤ［０］に対して、ロジックチップ（２）の任意のビットＡ［０］を割り当てることができる。すなわち、ロジックチップ（２）側が任意の経路を選択できるようになる。
【０１２４】
上記ステップＡ〜ＣをビットＡ［０］以外の各信号に対して繰り返すことで、ロジックチップ（２）から任意のメモリ信号との割り当てが可能になる。
【０１２５】
＜６．第３の実施の形態＞
図２０は、本実施形態に関わるメモリチップ（３）の全体構成を示すブロック図である。図２１と図２２に、より詳細な構成図を示す。
図２０に示す構成が、図９に示す第２の実施形態の構成と異なることの１つは、フローティングフラグレジスタ８０が新たに設けられていることである。フローティングフラグレジスタ８０は、フローティング検出結果を保持するレジスタである。
このフローティングフラグレジスタ８０を設ける箇所は、入出力バッファ４２とレジスタ間、もしくはレジスタとレジスタ間である。例えば、図１５の構成を採用する場合、第１ラッチ回路４３と第２ラッチ回路４４の間（レジスタとレジスタ間）にフローティングフラグレジスタ８０を設けることができる。あるいは、第１ラッチ回路４３を省略した場合に図２０の入出力バッファ４２と経路セレクタ５０の間（入出力バッファ４２とレジスタ間）に、フローティングフラグレジスタ８０を設けてもよい。このようにフローティングフラグレジスタ８０を設けること自体は図１５の構成でも可能であるが、本実施形態では、後述する図２４に示す別の構成を採用する。
本実施形態においては、他の実施形態と同様に、経路セレクタ５０の機能を備えることは共通し、これにより入出力端子の入出力を任意の信号に割り当てることができる。
【０１２６】
図２３に、第３の実施形態に関わる動作のフロー図を示す。このフロー図が、図１４と異なることの１つは、ステップＳＴ１１で検出したフローティング検出結果を、フローティングフラグレジスタ８０に格納することである。また、次のステップＳＴ１４Ｂでは、フローティングフラグ信号をフローティングフラグレジスタ８０から、選択信号発生部７０Ａに発行する。
【０１２７】
図２４に、第３の実施形態に関わる選択信号発生部７０Ａの回路ブロック図を示す。
図２４に図解する選択信号発生部７０Ａは、クロックの位相シフト回路８１、４段構成のシフト回路８２、ポインタ回路８３、出力セレクタ８４、アンド回路ＡＮＤおよび出力検出回路８５を有する。ここで経路セレクタ５０自体は図示を省略されている。４段構成のシフト回路８２が本発明のシフトレジスタを構成し、以下、各段のシフト回路８２をラッチともいう。また、ポインタ回路８３、出力セレクタ８４アンド回路ＡＮＤおよび出力検出回路８５が、本発明の出力制御回路を構成する。
【０１２８】
位相シフト回路８１は、例えばシフト量ゼロ（位相：０°）、２クロックシフト（位相：７２０°遅れ）、４クロックシフト（位相：１４４０°遅れ）、６クロックシフト（位相：２１６０°遅れ）の４相シフト動作を、４段構成のシフト回路８２に対して制御する。
シフト回路８２は、４連のアンド回路ＡＮＤとＦＦ回路を１段として、４段構成となっている。シフト回路８２は、シフト量ゼロの下段からフローティングフラグレジスタ８０のフラグをシフトし始め、所定のシフト量を維持しながら上段の経路へとシフトを開始し始める。これにより２クロック遅れのフラグシフト動作を行う。
【０１２９】
初段、２段、３段および４段の各段のシフト回路８２の出力が入力短絡のオア回路ＯＲを介して取り出され、出力セレクタ８４に入力されている。
出力セレクタ８４は、ポインタ回路８３から図示のビットパターンのイネーブル信号を入力しているため、そのビットパターンの下位ビットから１を入力したときに、その経路を固定する動作を行う。
出力セレクタ８４の出力を一方入力として、他方入力にクロック信号ＣＬＫが与えられるアンド回路ＡＮＤと出力検出回路８５が設けられている。出力検出回路８５の検出結果はポインタ回路８３に戻される。
【０１３０】
以下、主に図２４および図２５を用いて動作を説明する。ここで図２５は、図２４の回路の動作説明図である。以下の動作説明は、図２３との対応では、ステップＳＴ１０が前述したと同様に行われた状態からのスタートとなる。
ステップＳ１：入出力端子３１に外部端子が接続されていない場合、フローティングとなる。
ステップＳ２：フローティング検出回路７１により、フローティング端子の検出を行う（図２３のステップＳＴ１１）。
【０１３１】
ステップＳ３：フローティング端子をＨもしくはＬに固定し、各端子のフローティング状態が有りと無しの情報をフローティングフラグレジスタ８０に記憶する（図２３のステップＳＴ１１）。ここで、フローティング端子からはＬが入力され、それ以外はＨが入力され、ＬまたはＨのフラグがフローティングフラグレジスタ８０に記憶される。
ステップＳ４（図２３のステップＳＴ１２Ｂ）：フローティング端子検出後に発生する制御信号により、経路選択信号発生部７０Ａをスタートする。また、フローティングフラグレジスタ８０のフローティングノード情報（フラグ）がシフト回路８２に発行される。
【０１３２】
ステップＳ５：選択信号発生部７０Ａは、セレクタを切り替えるための信号（フローティングフラグレジスタ８０の出力）を保持するラッチ（シフト回路８２）を有し、該当するラッチ段にのみデータを入力するためのイネーブル信号がポインタ回路８３から発行される。
ラッチ（シフト回路８２）の動作は、回路レジスタにしまうデータを２クロック分ずらすために、位相をずらす位相シフト回路８１により制御される。
【０１３３】
具体的には、図２５において、フローティングフラグレジスタ８０の保持データが、”１００１”であるが、シフト回路８２から構成されるレジスタにフラグが格納されると１から０にフラグが遷移する。そのため、時間の経過とともに保持フラグが図２５（Ａ）〜（Ｈ）のように推移する。
下段から最初のフラグ”１”がレジスタ入力され、２クロック分（レジスタのマス目２つ分）遅れて、次のフラグ”０”がレジスタに入力される。同様にして、２クロック遅れで他のフラグもレジスタに入力されて、その間、順次、クロックに同期してレジスタ内のフラグが右方向にシフトする。
【０１３４】
このようにシフトされるフラグが４段目のラッチ（シフト回路８２）におけるレジスタ終端（ＦＦ回路の出力）に達する。すると、この４段目のシフト回路８２から出力されるフラグが、出力セレクタ８４でイネーブル信号と”１”で一致したらその列は固定される。同様にして、固定される列が左にシフトしていくが、この動作が検出ポイントのシフトである。
【０１３５】
図２６に経路セレクタ５０の構成を示す。
経路セレクタ５０の入力は、図２５のオア回路の入力側から確定後に取り出される。
経路セレクタ５０は、４系統の場合、４つのスイッチからなる単位セレクタ５３〜５６の集合である。
この単位セレクタごとの４連のスイッチを、確定データビットで制御することで、経路選択がなされる。
なお、アドレス数やデータ幅は前もって、外部入力かフューズ等で設定されており、その分の経路選択を行うための設定信号を受け取る。
【０１３６】
以上の動作を、全てのレジスタ列もしくは、外部もしくは内部的（フューズなど）に設定された分実行し、必要な信号の経路を選択する。
その後、自動検出終了信号を発生させて、検出処理を終了させる。
これにより、外側からは端子（入出力端子）の位置が可変にできる。
【０１３７】
以上の第１〜第３の実施形態によれば、ＣｏＣ構造、もしくはＴＳＶ（スルーシリコンビア）によるチップ積層構造の半導体装置において、半導体記憶装置を別の半導体装置に貼り合せた段階で、半導体記憶装置の使用を選択及び確定できる。
これにより、混載プロセス並みの多ビット接続による転送レートや低消費電力化を実現しつつ、仕様の自由度が高い汎用ＬＳＩが実現できる。
このＬＳＩは、複数のシステムＬＳＩに同一の半導体記憶装置を用いることができるという設計効率のよさ、ひいては、大量生産が汎用メモリ並みに可能となる生産効率がよいという利点がある。
【符号の説明】
【０１３８】
２…ロジックチップ、２１，２１Ｐ…入出力端子、２４…入力信号制御回路、３…メモリチップ、３１，３１Ｐ…入出力端子、４２…入出力バッファ、４３…第１ラッチ回路、４４…第２ラッチ回路、５０…経路セレクタ、６０…経路制御回路、６１…入力固定用の論理回路、６２…セレクタ制御用の論理回路、６３…入力固定回路、６４…フューズ回路、６５…外部印加端子、７０…経路選択信号発生回路、７０Ａ…選択信号発生部、７１…フローティング検出回路、７２…経路選択ラッチ回路、７３…カウンタ、７４…ポインタ回路、７５…セレクタ出力の検出回路、８０…フローティングフラグレジスタ、８１…位相シフト回路、８２…シフト回路、８３…ポインタ回路、８４…出力セレクタ、８５…出力検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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