(57)【要約】【課題】電源回路のスイッチング素子が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができるようにする電源保護回路を提供する。【解決手段】本発明の電源保護装置は、印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、電源回路から出力される出力電圧を監視する出力電圧監視手段と、電源から供給された電源電圧を電源回路に与えるものであり、出力電圧監視手段により異常が検出されると、電源から電源回路に供給する電源電圧を遮断する電源遮断手段とを備えることを特徴とする。【選択図】      図１
2012027700.tif 000002
【特許請求の範囲】
【請求項１】
印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、
上記電源回路から出力される出力電圧を監視する出力電圧監視手段と、
電源から供給された電源電圧を上記電源回路に与えるものであり、上記出力電圧監視手段により異常が検出されると、上記電源から上記電源回路に供給する電源電圧を遮断する電源遮断手段と
を備えることを特徴とする電源保護装置。
【請求項２】
上記電源回路が、上記電源遮断手段と接続する電圧駆動素子と、上記電圧駆動素子と接続するコイルと、上記電圧駆動素子を駆動させ上記電源から上記コイルへの導通を制御する制御部とを有するものであり、
上記出力電圧監視手段が、上記電源回路の出力電位及び基準電位を入力し、上記出力電位及び基準電位の比較に応じた出力電位を出力する増幅器を有するものであり、
上記電源遮断手段が、上記電源と上記電源回路とに接続するスイッチング素子と、上記出力電圧監視手段の出力電位に応じて上記スイッチング素子を駆動させ、上記電源から上記電源回路への非導通とする半導体素子とを有するものである
ことを特徴とする請求項１に記載の電源保護装置。
【請求項３】
上記出力電圧監視手段により異常が検出されると、上記電源遮断手段による電源遮断状態を保持する検出保持手段を更に備えることを特徴とする請求項１又は２に記載の電源保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源保護装置に関し、例えば、電子機器に電源電圧を供給する電源回路の電源を保護する電源保護装置に適用し得るものである。
【背景技術】
【０００２】
直流電源で動作する電子機器に対して過電圧を印加すると、電子機器は破損するおそれがある。そのため、安定した電源を電子機器に供給することが求められ、電子機器の前段で、異常時に出力電圧の供給を停止して、電子機器を保護することが望まれる。
【０００３】
図３は、電源回路における従来の電源保護を説明する回路図である。図３では、ＤＣ−ＤＣコンバータの回路図を例示している。
【０００４】
図３において、従来のＤＣ−ＤＣコンバータは、電源コントローラ（ＣＯＮＴ）１００、電界効果トランジスタ（ＦＥＴ）１０１及び電界効果トランジスタ（ＦＥＴ）１０２、コイルＬ１０３、コンデンサＣ１０４を有して構成される。
【０００５】
電源コントローラ（ＣＯＮＴ）１００は、スイッチング素子であるＦＥＴ１０１及びＦＥＴ１０２のスイッチング動作を制御している。電源コントローラ（ＣＯＮＴ）１００に電源電圧Ｖｃｃが供給されると、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１、ＦＥＴ１０２のゲート端子にドライブ信号（ＳＷ０、ＳＷ１）を交互に出力する。これにより、ＦＥＴ１０１及びＦＥＴ１０２が交互にスイッチングすることで、コイルＬ１０３で電圧が発生し、出力電圧Ｖｏｕｔが後段の電子機器（図示しない）に出力される。
【０００６】
また、電源コントローラ（ＣＯＮＴ）１００は、出力電圧をＦＢ１でフィードバックして取り込んでおり、この出力電圧と電源電圧Ｖｃｃを用いて、所望の出力電圧Ｖｏｕｔとなるように制御している。
【０００７】
従来、電源コントローラ（ＣＯＮＴ）１００は、異常電流や異常電圧を検出する異常検出回路（図示しない）を内蔵している。異常検出回路が異常を検出すると、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１、ＦＥＴ１０２へのドライブ信号（ＳＷ０、ＳＷ１）の出力を停止する。
【０００８】
これにより、ＦＥＴ１０１及びＦＥＴ１０２によるスイッチングが停止される。すなわち、ＦＥＴ１０１がｏｆｆとなり、電源電流がコイルＬ１０３に流れず、コイルＬ１０３での電圧発生が停止するから、出力電圧Ｖｏｕｔを停止させることができる。このようにして、異常検出時の電源保護を行っている。
【０００９】
また、特許文献１には、上記とは異なる電源保護回路に関する技術が開示されている。特許文献１の記載技術は、外部から供給される電圧を監視して、入力の過電圧、減電圧を検出して後段の電子機器への電力を停止させるものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３０８１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、近年、回路素子の微細化が進展しており、回路素子の異常・故障が問題となる場合がある。例えば、ＦＥＴ１０１及びＦＥＴ１０２は、例えば熱破壊等の破壊によりショートモード故障が発生するおそれがある。ショートモード故障が生じた場合、ＦＥＴ１０１のゲートに信号が入力されていなくても、ＦＥＴ１０１のソースにおいて電源電圧Ｖｃｃが観測されることがある。
【００１２】
つまり、図３において、異常検出時に、電源コントローラ（ＣＯＮＴ）１００がドライブ信号（ＳＷ０、ＳＷ１）を停止しても、ＦＥＴ１０１のソース側に電源電圧Ｖｃｃが観測されるので、２次側電圧（出力電圧）Ｖｏｕｔに１次側電圧（入力電圧）Ｖｃｃが現れてしまい、内部回路を破壊してしまうことになる。
【００１３】
また、特許文献１の記載技術は、外部から供給される電圧を監視するものであり、出力電圧を監視するものではない。そのため、上記のような出力電圧の異常を検出することができない。
【００１４】
そのため、電源回路のスイッチング素子である電圧駆動素子（例えばＦＥＴ）が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができる電源保護装置が求められている。
【課題を解決するための手段】
【００１５】
かかる課題を解決するために、本発明の電源保護装置は、印加された電圧を所定の電圧に変換して出力する電源回路を保護する電源保護装置であって、（１）電源回路から出力される出力電圧を監視する出力電圧監視手段と、（２）電源から供給された電源電圧を電源回路に与えるものであり、出力電圧監視手段により異常が検出されると、電源から電源回路に供給する電源電圧を遮断する電源遮断手段とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、電源回路のスイッチング素子である電圧駆動素子が故障し、出力電圧の異常が発生した場合でも、当該電源回路の動作を停止させることができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の電源保護回路を備えた電源回路の回路図である。
【図２】第２の実施形態の電源保護回路を備えた電源回路の回路図である。
【図３】従来の電源回路の回路図である。
【発明を実施するための形態】
【００１８】
（Ａ）第１の実施形態
以下では、本発明の電源保護装置の第１の実施形態について図面を参照しながら説明する。
【００１９】
第１の実施形態では、電源回路の一例として、印加された電圧を所定の電圧に変換して、後段の電子機器に出力するＤＣ−ＤＣコンバータに、本発明を適用する場合を説明する。
【００２０】
（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態の電源保護回路（電源保護装置）を備えた電源回路の回路図である。図１では、図３に例示した従来の電源回路の前段に、第１の実施形態の電源保護回路を設けた構成を例示する。
【００２１】
図１において、第１の実施形態の電源回路５０Ａは、電源コントローラ１００、スイッチングトランジスタＦＥＴ１０１、スイッチングトランジスタＦＥＴ１０２、コイルＬ１０３、コンデンサＣ１０４、抵抗Ｒ１０〜抵抗Ｒ１５、トランジスタＱ２０、ＦＥＴ２１、オペアンプＯＰ３０、ツェナーダイオードＶＺ３１を少なくとも有して構成される。
【００２２】
第１の実施形態の電源保護回路は、出力電圧監視回路と電源遮断回路とを有する。
【００２３】
出力電圧監視回路は、電源回路が出力する出力電圧Ｖｏｕｔを監視するものである。これにより、異常な出力電圧Ｖｏｕｔを検出することができる。出力電圧監視回路は、主に、オペアンプＯＰ３０、ツェナーダイオードＶＺ３１を有して構成される。
【００２４】
電源遮断回路は、電源から入力された入力電圧Ｖｉｎを、電源回路に供給するものであり、出力電圧監視回路により出力電圧の異常を検出すると、電源回路に供給する電源を遮断するものである。これにより、電源回路５０Ａのスイッチング素子であるＦＥＴ１０１がショートモード故障し、異常な出力電圧が発生した場合でも、電源回路５０Ａの動作を停止させることができる。電源遮断回路は、主に、トランジスタＱ２０、ＦＥＴ２１を有して構成される。
【００２５】
Ｖｉｎは、入力電源と接続する端子である。Ｖｉｎは、抵抗Ｒ１０の１ピンと、トランジスタＱ２０のエミッタと、抵抗Ｒ１２の１ピンと、ＦＥＴ２１のドレインと接続されている。
【００２６】
トランジスタＱ２０は、エミッタがＶｉｎと接続されており、コレクタが、抵抗Ｒ１２の２ピンと、抵抗Ｒ１４の１ピンと、ＦＥＴ２１のゲートとに接続されている。また、トランジスタＱ２０のベースは、抵抗Ｒ１０の２ピンと、抵抗Ｒ１１の１ピンと接続されている。
【００２７】
ＦＥＴ２１は、ドレインがＶｉｎと接続されており、ソースが電源コントローラ（ＣＯＮＴ）１００の１ピンと、スイッチングトランジスタＥＦＴ１０１のドレインと接続されている。また、ＦＥＴ２１のゲートは、抵抗Ｒ１２の２ピンと、抵抗Ｒ１４の１ピンと、トランジスタＱ２０のコレクタと接続されている。
【００２８】
抵抗Ｒ１０は、１ピンがＶｉｎと接続されており、２ピンが、抵抗Ｒ１１の１ピンとトランジスタＱ２０のベースとに接続されている。
【００２９】
抵抗Ｒ１１は、１ピンが、抵抗Ｒ１０の２ピンとトランジスタＱ２０のベースと接続されており、２ピンがオペアンプＯＰ３０の１ピンと接続されている。
【００３０】
抵抗Ｒ１２は、１ピンがＶｉｎと接続されており、２ピンが、抵抗Ｒ１４の１ピンと、トランジスタＱ２０のコレクタと、ＦＥＴ２１のゲートと接続されている。
【００３１】
抵抗Ｒ１４は、１ピンが、抵抗Ｒ１２の２ピンと、トランジスタＱ２０のコレクタと、ＦＥＴ２１のゲートと接続されており、２ピンがＧＮＤに接続されている。
【００３２】
抵抗Ｒ１３は、１ピンがＶｉｎに接続されており、２ピンが、ツェナーダイオードＶＺ３１のカソードと、オペアンプＯＰ３０の３ピンと接続されている。
【００３３】
ツェナーダイオードＶＺ３１のカソードは、抵抗Ｒ１３の２ピンと、オペアンプＯＰ３０の３ピンと接続されている。また、ツェナーダイオードＶＺ３１のアノードは、ＧＮＤに接続されている。
【００３４】
オペアンプＯＰ３０の２ピン（マイナス入力端子）は、電源の出力端子Ｖｏｕｔと、コイルＬ１００の２ピンと、コンデンサＣ１００の１ピンと、抵抗Ｒ１５の１ピンと接続されている。オペアンプＯＰ３０の３ピン（プラス入力端子）は、抵抗Ｒ１３の２ピンと、ツェナーダイオードＶＺ３１のカソードと接続されている。
【００３５】
また、オペアンプＯＰ３０の１ピン（出力端子）は、抵抗Ｒ１１の２ピンと接続されている。オペアンプＯＰ３０の４ピンは、Ｖｉｎに接続されている。オペアンプＯＰ３０の５ピンは、ＧＮＤに接続されている。
【００３６】
抵抗Ｒ１５は、１ピンが、オペアンプＯＰ３０の２ピンと出力端子Ｖｏｕｔと接続されており、２ピンがＧＮＤに接続されている。
【００３７】
電源コントローラ（ＣＯＮＴ）１００は、１次側電圧（Ｖｃｃ）を２次側電圧（Ｖｏｕｔ）に変換制御するものである。電源コントローラ（ＣＯＮＴ）１００は、１ピンがＦＥＴ２１のソースと接続されている。電源コントローラ（ＣＯＮＴ）１００は、１ピンから電源電圧（Ｖｃｃ）が印加されると、ＦＥＴ１０１及びＦＥＴ１０２に対して交互にドライブ信号（ＳＷ０、ＳＷ１）を出力する。
【００３８】
また、電源コントローラ（ＣＯＮＴ）１００は、ＦＢ１を通じて出力電圧をフィードバックしている。これにより、電源コントローラ（ＣＯＮＴ）１００は、所望の出力電圧となるように、電源電圧（Ｖｃｃ）と出力電圧とを用いて調整する。また、電源コントローラ（ＣＯＮＴ）１００の３ピンはＧＮＤに接続されている。
【００３９】
さらに、電源コントローラ（ＣＯＮＴ）１００は、異常電圧や異常電流を検出する異常検出回路（図示しない）を備える。この異常検出回路は、特に限定されるものではなく、既存の技術を広く用いることができる。そして、電源コントローラ（ＣＯＮＴ）１００は、異常検出回路により異常が検出されると、ドライブ信号（ＳＷ０、ＳＷ１）の出力を停止する。
【００４０】
ＦＥＴ１０１及びＦＥＴ１０２は、スイッチング素子として機能する電圧駆動素子である。ＦＥＴ１０１は、ドレインがＦＥＴ２１のソースと接続しており、ソースが、コイルＬ１０３の１ピンとＦＥＴ１０２のドレインとに接続している。また、ＦＥＴ１０１のゲートは、電源コントローラ（ＣＯＮＴ）１００の３ピンと接続されている。
【００４１】
ＦＥＴ１０２は、ドレインが、コイルＬ１０３の１ピンとＦＥＴ１０１のソースと接続しており、ソースがＧＮＤに接続されている。また、ＦＥＴ１０２のゲートは、電源コントローラ（ＣＯＮＴ）１００の４ピンと接続されている。
【００４２】
コイルＬ１０３は、１ピンが、ＦＥＴ１０１のソースとＦＥＴ１０２のドレインと接続されており、２ピンが、コンデンサＣ１０４の１ピンと抵抗Ｒ１５の１ピンとＶｏｕｔに接続されている。
【００４３】
コンデンサＣ１０４は、１ピンが、コイルＬ１０３の２ピンと抵抗Ｒ１５とＶｏｕｔに接続されており、２ピンがＧＮＤに接続されている。
【００４４】
（Ａ−２）第１の実施形態の動作
次に、第１の実施形態の電源保護回路を備える電源回路５０Ａにおける動作について図面を参照しながら説明する。
【００４５】
入力電源Ｖｉｎが印加されると、オペアンプＯＰ３０は４ピンから入力電源Ｖｉｎが入り、オペアンプＯＰ３０の２ピン（マイナス入力端子）は、抵抗Ｒ１５によりＧＮＤレベルの電位になる。
【００４６】
また、オペアンプＯＰ３０の３ピン（プラス入力端子）は、抵抗Ｒ１３を通してＶｉｎから電流が流れツェナーダイオードＶＺ３１により基準電圧が印加される。
【００４７】
オペアンプＯＰ３０の入力端子の条件から、オペアンプＯＰ３０の出力端子（１ピン）から出力される電位はハイレベルとなり、トランジスタＱ２０のベースは、Ｖｉｎと同電圧となりトランジスタＱ２０はｏｆｆとなる。
【００４８】
トランジスタＱ２０がｏｆｆとなるため、トランジスタＦＥＴ２１のゲートは、抵抗Ｒ１２と抵抗Ｒ１４の分圧比でトランジスタＦＥＴ２１のドレインとゲートがバイアスされ、トランジスタＦＥＴ２１はｏｎ状態となり、電源電圧Ｖｃｃが印加される。
【００４９】
電源電圧Ｖｃｃが電源コントローラ（ＣＯＮＴ）１００の１ピンに印加されると、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１及びＦＥＴ１０２のゲートにドライブ信号を交互に出力する。これにより、ＦＥＴ１０１及びＦＥＴ１０２が交互にスイッチングを行い、コイルＬ１０３を通して電圧を発生させる。
【００５０】
電源コントローラ（ＣＯＮＴ）１００は、フィードバック端子ＦＢ１で出力電圧をフィードバックして、所定の電圧となるようにＦＥＴ１０１及びＦＥＴ１０２のゲートをドライブする。これにより、所定の出力電圧Ｖｏｕｔを生成する。
【００５１】
上記の動作は、正常動作である。次に、何らかの異常が発生し、ＦＥＴ１０１がショートモードで故障した場合の動作を説明する。
【００５２】
スイッチングトランジスタＦＥＴ１０１がショートモードで故障した場合、異常電圧又は異常電流が生じる。電源コントローラ（ＣＯＮＴ）１００の異常検出回路が異常電圧又は異常電流を検出すると、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１のゲートへのドライブ信号の出力を停止する。
【００５３】
しかし、ＦＥＴ１０１はショートモードで故障しているので、ゲートへのドライブ信号を停止しても、ＦＥＴ１０１のソースにＶｃｃの電位が現れる。そのため、出力電圧が高電圧となる。
【００５４】
このように、出力電圧ＶｏｕｔがツェナーダイオードＶＺ３１の基準電圧を超える高電圧になり、オペアンプＯＰ３０の入力端子（２ピン、３ピン）間で電位差が生じるので、オペアンプＯＰ３０の出力が反転する。抵抗Ｒ１１の２ピンの電位はＧＮＤになる。そのため、トランジスタＱ２０のベース電位は下がり、トランジスタＱ２０はｏｎとなる。
【００５５】
トランジスタＱ２０がｏｎとなると、電流は、トランジスタＱ２０及び抵抗Ｒ１４を通り接地に流入する。トランジスタＦＥＴ２１のドレインとゲートとの間の電圧がなくなり、ＦＥＴ２１がｏｆｆとなる。これにより、電源コントローラ（ＣＯＮＴ）１００やスイッチングトランジスタＦＥＴ１０１への電源供給を停止することができ、電源の出力も停止できる。
【００５６】
（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態によれば、電源の出力電圧をオペアンプで電圧を監視し異常電圧を検出すると、前段に設けたトランジスタにより入力の電源を切断することで内部回路の電圧破壊を防ぐ効果が得られる。
【００５７】
（Ｂ）第２の実施形態
次に、本発明の電源保護装置の第２の実施形態について図面を参照しながら説明する。
【００５８】
第２の実施形態も、第１の実施形態と同様に、電子回路の一例としてＤＣ−ＤＣコンバータに本発明を適用する場合を説明する。
【００５９】
（Ｂ−１）第２の実施形態の構成
図２は、第２の実施形態の電源保護回路（電源保護装置）を備えた電源回路の回路図である。図２では、図３に例示した従来の電源回路の前段に、第２の実施形態の電源保護回路を設けた構成である。
【００６０】
図２において、第２の実施形態の電源保護回路を備えた電源回路５０Ｂは、電源コントローラ１００、スイッチングトランジスタＦＥＴ１０１、スイッチングトランジスタＦＥＴ１０２、コイルＬ１０３、コンデンサＣ１０４、抵抗Ｒ１０〜抵抗Ｒ１５、トランジスタＱ２０、ＦＥＴ２１、オペアンプＯＰ４０、ツェナーダイオードＶＺ４１、サイリスタＳＣＲ４２を少なくとも有して構成される。
【００６１】
以下では、第１の実施形態と異なる構成及び構成要素間の接続関係を中心に説明する。
【００６２】
オペアンプＯＰ４０の２ピン（マイナス入力端子）は、抵抗Ｒ１３の２ピンと、ツェナーダイオードＶＺ４１のカソードと接続されている。オペアンプＯＰ４０の３ピン（プラス入力端子）は、電源の出力端子Ｖｏｕｔと、コイルＬ１０３の２ピンと、コンデンサＣ１０４の１ピンと、抵抗Ｒ１５の１ピンと接続されている。
【００６３】
また、オペアンプＯＰ４０の１ピン（出力端子）は、サイリスタＳＣＲ４２のゲートと接続されている。オペアンプＯＰ４０の４ピンは、Ｖｉｎに接続されている。オペアンプＯＰ４０の５ピンは、ＧＮＤに接続されている。
【００６４】
ツェナーダイオードＶＺ４１のカソードは、抵抗Ｒ１３の２ピンと、オペアンプＯＰ４０の２ピン（マイナス入力端子）と接続されている。また、ツェナーダイオードＶＺ４１のアノードは、ＧＮＤに接続されている。
【００６５】
サイリスタＳＣＲ４２は、アノードが抵抗Ｒ１１の２ピンと接続されており、カソードがＧＮＤに接続されている。また、サイリスタＳＣＲ４２のゲートは、オペアンプＯＰ４０の１ピン（出力端子）と接続されている。
【００６６】
抵抗Ｒ１３は、１ピンがＶｉｎに接続されており、２ピンが、オペアンプＯＰ４０の２ピン（マイナス入力端子）と、ツェナーダイオードＶＺ４１のカソードと接続されている。
【００６７】
（Ｂ−２）第２の実施形態の動作
次に、第２の実施形態の電源保護回路を備える電源回路５０Ｂにおける動作について図面を参照しながら説明する。
【００６８】
入力電源Ｖｉｎが印加されると、オペアンプＯＰ４０は４ピンから入力電源Ｖｉｎが入り、オペアンプＯＰ４０の３ピン（プラス入力端子）は、抵抗Ｒ１５によりＧＮＤレベルの電位になる。
【００６９】
また、オペアンプＯＰ４０の２ピン（マイナス入力端子）は、抵抗Ｒ１３を通してＶｉｎから電流が流れ、ツェナーダイオードＶＺ４１のカソードにより基準電圧が印加される。
【００７０】
オペアンプＯＰ４０の入力端子の条件から、オペアンプＯＰ４０の出力端子（１ピン）から出力される電位はロウレベルとなり、サイリスタＳＣＲ４２のゲート電圧がＧＮＤレベルとなる。そのため、サイリスタＳＣＲ４２はｏｆｆとなる。またトランジスタＱ２０のベースはＶｉｎと同電圧となるため、トランジスタＱ２０はｏｆｆとなる。
【００７１】
トランジスタＱ２０がｏｆｆとなるため、トランジスタＦＥＴ２１のゲートは、抵抗Ｒ１２と抵抗Ｒ１４の分圧比でトランジスタＦＥＴ２１のドレインとゲートにバイアスされ、トランジスタＦＥＴ２１はｏｎ状態となり、電源電圧Ｖｃｃが印加される。
【００７２】
電源電圧Ｖｃｃが電源コントローラ（ＣＯＮＴ）１００の１ピンに印加されると、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１及びＦＥＴ１０２のゲートにドライブ信号を交互に出力する。これにより、ＦＥＴ１０１及びＦＥＴ１０２が交互にスイッチングを行い、コイルＬ１０３に電圧を発生させる。
【００７３】
電源コントローラ（ＣＯＮＴ）１００は、フィードバック端子ＦＢ１で出力電圧をフィードバックして、所定の電圧となるようにＦＥＴ１０１及びＦＥＴ１０２のゲートをドライブする。これにより、所定の出力電圧Ｖｏｕｔを生成する。
【００７４】
上記の動作は、正常動作である。次に、何らかの異常が発生し、ＦＥＴ１０１がショートモードで故障した場合の動作を説明する。
【００７５】
スイッチングトランジスタＦＥＴ１０１がショートモードで故障した場合、電源コントローラ（ＣＯＮＴ）１００の異常検出回路が、異常電圧又は異常電流を検出し、電源コントローラ（ＣＯＮＴ）１００は、ＦＥＴ１０１のゲートへのドライブ信号の出力を停止する。
【００７６】
しかし、ＦＥＴ１０１はショートモードで故障しており、ゲート信号の停止をしても、ＦＥＴ１０１のソースにＶｃｃの電位が現れてしまう。そのため、出力電圧が高電圧となる。
【００７７】
このように、出力電圧ＶｏｕｔがツェナーダイオードＶＺ４１の基準電圧を超える高電圧となり、オペアンプＯＰ４０の入力端子（２ピン、３ピン）間で電位差が生じるので、オペアンプＯＰ４０の出力が反転する。
【００７８】
オペアンプＯＰ４０の出力の反転により１ピン（出力端子）はハイレベルになり、サイリスタＳＣＲ４２のゲートをドライブすると、サイリスタＳＣＲのアノードとカソードとが導通する。これにより、抵抗Ｒ１１の２ピンの電位をＧＮＤレベルになる。そのため、トランジスタＱ２０のベース電位が下がり、トランジスタＱ２０がｏｎとなる。
【００７９】
トランジスタＱ２０がｏｎすると、ＦＥＴ２１のドレインとゲートとの間の電位がなくなるため、ＦＥＴ２１がｏｆｆとなる。これにより、電源コントローラ（ＣＯＮＴ）１００やスイッチングトランジスタＦＥＴ１０１への電源供給を停止することができ、電源の出力も停止できる。
【００８０】
また、サイリスタＳＣＲ４２は、アノードからカソードへの導通状態を維持するので、トランジスタＱ２０をｏｎの状態に維持することができる。つまり、ＦＥＴ２１をｏｆｆの状態に維持できるので、電源コントローラ（ＣＯＮＴ）１００やスイッチングトランジスタＦＥＴ１０１電源供給の停止状態を維持できる。
【００８１】
（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態によれば、第１の実施形態の効果に加えて、以下のような効果が得られる。
【００８２】
第１の実施形態では、トランジスタＦＥＴ２１をｏｆｆすると、電源の出力電圧Ｖｏｕｔがゼロになる。そのため、オペアンプＯＰ３０の２ピン（マイナス入力端子）の電位がゼロになり、さらに論理が反転した出力となる。すなわち、再び高電位が出力に現れる。電源保護回路は、このような出力停止の繰り返し現象が発生し得る。
【００８３】
これに対して、第２の実施形態によれば、サイリスタＳＣＲ４２を設けたことにより、自己保持機能によりＶｃｃがゼロになっても、保護を解除しないのでＶｉｎを入れ直ししない限り保護状態を保つことが可能となり、前段に設けたトランジスタにより入力の電源を切断することで内部回路の電圧破壊を防ぐ効果が得られる。
【００８４】
（Ｃ）他の実施形態
上述した第１、第２の実施形態では、出力電圧監視手段として、オペアンプとツェナーダイオードを用いる場合を説明した。しかし、電源回路の出力電圧を監視して、異常を検出することができれば特に限定されることない。
【００８５】
上述した第１、第２の実施形態において、トランジスタＱ２０は、出力電圧監視手段からの出力電位に応じて、スイッチング素子であるＦＥＴ２１をｏｎ、ｏｆｆさせることができれば、種々の回路素子を適用することができる。
【００８６】
上述した第１、第２の実施形態において、ＦＥＴ１０１、ＦＥＴ１０２、ＦＥＴ２１は、スイッチング素子として電界効果トランジスタ（ＦＥＴ）を用いる場合を例示した。しかし、入力端子と出力端子間で導通状態を制御することができる回路素子であれば、ＦＥＴに限定されず広く適用することができる。
【符号の説明】
【００８７】
１００…電源コントローラ（ＣＯＮＴ）、１０１…ＦＥＴ、１０２…ＦＥＴ、
Ｌ１０３…コイル、Ｃ１０４…コンデンサ、Ｒ１１〜Ｒ１５…抵抗、
Ｑ２０…トランジスタ、２１…ＦＥＴ、ＯＰ３０及び４０…オペアンプ、
ＶＺ３１及びＶＺ４１…ツェナーダイオード、ＳＣＲ４２…サイリスタ、
５０Ａ及び５０Ｂ…電源回路。
【図１】
2012027700.tif 000003
【図２】
2012027700.tif 000004
【図３】
2012027700.tif 000005