(57)【要約】【課題】電圧制御用のトランジスタを高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができる電圧レギュレータを内蔵した半導体集積回路を提供する。【解決手段】電圧制御用のトランジスタ（Ｑ１）をバイポーラトランジスタにより構成するとともに、電圧入力端子と制御用トランジスタ（Ｑ１）との間に、第１導電型の高耐圧ＭＯＳトランジスタ（Ｍ１）と第２導電型高耐圧のＭＯＳトランジスタ（Ｍ２）とを並列に接続し、第１導電型の高耐圧ＭＯＳトランジスタはバイポーラトランジスタに所定の電圧以上の電圧が印加されないように電圧をクランプし、第２導電型の高耐圧ＭＯＳトランジスタは少なくとも第１導電型の高耐圧のＭＯＳトランジスタがオフしている期間はオン状態にされるように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する差動増幅回路とを備えた電圧レギュレータとが、一つの半導体チップ上に形成されてなる半導体集積回路であって、
前記電圧制御用素子はバイポーラトランジスタにより構成されているとともに、
前記電圧入力端子と前記電圧制御用素子との間に、第１導電型の高耐圧ＭＯＳトランジスタと第２導電型の高耐圧のＭＯＳトランジスタとが並列に接続され、
前記第１導電型の高耐圧ＭＯＳトランジスタは前記電圧制御用素子であるバイポーラトランジスタに所定の電圧値以上の電圧が印加されないように電圧をクランプし、前記第２導電型の高耐圧ＭＯＳトランジスタは少なくとも前記第１導電型の高耐圧のＭＯＳトランジスタがオフしている期間はオン状態にされるように構成されていることを特徴とする半導体集積回路。
【請求項２】
前記第１導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する第１ゲート電圧制御回路と、前記第２導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する第２ゲート電圧制御回路とを備え、
前記第１ゲート電圧制御回路は、前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも低い所定の設定電圧までは前記電圧入力端子に入力される電圧に比例し前記設定電圧以上では一定であるゲート電圧を生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２ゲート電圧制御回路は、前記電圧入力端子に入力される電圧が前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも高い間は前記第２導電型の高耐圧ＭＯＳトランジスタをオフ状態にさせ、前記電圧入力端子に入力される電圧が、前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも低く前記第１導電型の高耐圧ＭＯＳトランジスタがオフからオンに切り替わる電圧までのいずれかの電圧で前記第２導電型の高耐圧ＭＯＳトランジスタをオン状態にさせるようなゲート電圧を生成することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１ゲート電圧制御回路は、定電流源および該定電流源と直列に接続され前記第１導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する電流−電圧変換手段と、該電流−電圧変換手段と並列に接続された第１ＭＯＳトランジスタと、前記電流−電圧変換手段により変換される電圧に比例した電圧と所定の参照電圧とを入力とする差動増幅回路と、を備え、前記第１ＭＯＳトランジスタのゲート端子に前記差動増幅回路の出力電圧が印加され、前記電流−電圧変換手段により変換される電圧が所定の電圧値以上にならないように制御されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第２ゲート電圧制御回路は、第２定電流源および該第２定電流源と直列に接続された第２ＭＯＳトランジスタと、第３定電流源および該第３定電流源と直列に接続され前記第２ＭＯＳトランジスタのドレイン電圧をゲート端子に受ける第３ＭＯＳトランジスタとを備え、前記第２ＭＯＳトランジスタのゲート端子に前記差動増幅回路の出力電圧が印加されていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記電圧制御用素子はｎｐｎ型のバイポーラトランジスタであることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路。
【請求項７】
直流電圧が入力される電圧入力端子と出力端子との間に接続された第１スイッチング素子と、前記出力端子と接地端子との間に接続された第２スイッチング素子と、前記第１スイッチング素子をオン・オフ駆動する第１駆動回路と、前記第２スイッチング素子をオン・オフ駆動する第２駆動回路と、前記出力端子の電圧よりも高い前記第１駆動回路の動作電圧を生成する第１内部電圧生成回路と、前記第２駆動回路および他の内部回路の動作電圧を生成する第２内部電圧生成回路とを備えたスイッチングレギュレータが、一つの半導体チップ上に形成されてなる半導体集積回路であって、
前記第１スイッチング素子および第２スイッチング素子はＮチャネル型のＭＯＳトランジスタであり、前記第１内部電圧生成回路として請求項１〜６のいずれかに記載されている構成を備えた電圧レギュレータが使用されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータを内蔵した半導体集積回路に関し、特に比較的電圧範囲の広い入力電圧を受けて直流電圧を出力する電圧レギュレータを内蔵した半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
直流電源装置としての電圧レギュレータには、図５に示すように、入力端子ＩＮと出力端子ＯＵＴとの間に、入力端子ＩＮから出力端子ＯＵＴへ流れる電流を制御する制御用トランジスタＱ１と、出力電圧ＶＯＵＴを抵抗Ｒ１，Ｒ２で分圧したフィードバック電圧ＶFBと参照電圧Ｖrefとの電位差に応じて前記制御用トランジスタＱ１を制御する差動アンプＡＭＰ１とを備えるシリーズレギュレータ方式のものがある。
【０００３】
また、かかる直流電源装置には、例えば５Ｖ〜２４Ｖのような比較的電圧範囲の広い入力電圧を受けて直流電圧を出力する機能が求められることがある。その場合、制御用トランジスタＱ１は、２４Ｖのような高い入力電圧を受けた場合にも破壊しないようにする必要がある。なお、比較的高い入力電圧から素子を保護する機能を設けた直流電源装置（レギュレータ）に関する発明としては、例えば特許文献１や特許文献２に開示されているものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１９８４４２号公報
【特許文献２】特開２００２−２３８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、図５に示すシリーズレギュレータを内部レギュレータとして内蔵する半導体集積回路において、制御用トランジスタＱ１を高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができるレギュレータについて検討した。制御用トランジスタＱ１を高電圧から保護するには、制御用トランジスタＱ１を高耐圧のＤＭＯＳ（二重拡散ＭＯＳ）により構成するのが簡単であるが、ＤＭＯＳは入力電圧が低下した時に供給できる電流が少ないので、内部レギュレータの制御用トランジスタにはバイポーラトランジスタを使用するのが望ましいと考えた。
【０００６】
しかし、ＢｉＣＭＯＳプロセスには比較的容易にバイポーラトランジスタを高耐圧化する技術があるが、寄生バイポーラトランジスタとＤＭＯＳおよびＣＭＯＳトランジスタを一つの半導体チップ上に形成するＢＣＤＭＯＳプロセスにおいて、バイポーラトランジスタを容易に高耐圧化する技術は少ない。そのため、シリーズレギュレータの制御用トランジスタＱ１を高耐圧化しかつ入力電圧が所定電圧以下になっても電流を供給し続けられるようにすることは、容易ではないことが分かった。
【０００７】
本発明は、上記のような事情に鑑みなされたもので、制御用のトランジスタを高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができる電圧レギュレータを内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため本発明は、
直流電圧が入力される電圧入力端子と出力端子との間に接続された電圧制御用素子と、出力のフィードバック電圧に応じて前記電圧制御用素子を制御する差動増幅回路とを備えた電圧レギュレータとが、一つの半導体チップ上に形成されてなる半導体集積回路おいて、
前記電圧制御用素子はバイポーラトランジスタにより構成されているとともに、
前記電圧入力端子と前記電圧制御用素子との間に、第１導電型の高耐圧ＭＯＳトランジスタと第２導電型の高耐圧のＭＯＳトランジスタとが並列に接続され、
前記第１導電型の高耐圧ＭＯＳトランジスタは前記電圧制御用素子であるバイポーラトランジスタに所定の電圧値以上の電圧が印加されないように電圧をクランプし、前記第２導電型の高耐圧ＭＯＳトランジスタは少なくとも前記第１導電型の高耐圧のＭＯＳトランジスタがオフしている期間はオン状態にされるように構成したものである。
上記のような構成を有する半導体集積回路によれば、高耐圧のバイポーラトランジスタを形成するプロセスを使用せずに、電圧制御用トランジスタを高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができる電圧レギュレータを実現することができる。
【０００９】
ここで、望ましくは、前記第１導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する第１ゲート電圧制御回路と、前記第２導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する第２ゲート電圧制御回路とを備え、前記第１ゲート電圧制御回路は、前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも低い所定の設定電圧までは前記電圧入力端子に入力される電圧に比例し前記設定電圧以上では一定であるゲート電圧を生成するように構成する。
これにより、電圧制御用トランジスタに高電圧の入力電圧が印加されないようにして、電圧制御用トランジスタの耐圧が低くても高電圧からこの素子を保護することができる。
【００１０】
また、望ましくは、前記第２ゲート電圧制御回路は、前記電圧入力端子に入力される電圧が前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも高い間は前記第２導電型の高耐圧ＭＯＳトランジスタをオフ状態にさせ、前記電圧入力端子に入力される電圧が、前記電圧制御用素子であるバイポーラトランジスタの耐圧よりも低く前記第１導電型の高耐圧ＭＯＳトランジスタがオフからオンに切り替わる電圧までのいずれかの電圧で前記第２導電型の高耐圧ＭＯＳトランジスタをオン状態にさせるようなゲート電圧を生成するように構成する。
これにより、第１導電型の高耐圧ＭＯＳトランジスタと第２導電型の高耐圧ＭＯＳトランジスタのうち一方が必ずオン状態となり、共にオフとなる状態が生じないようにすることができ、電圧制御用トランジスタを高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができる。
【００１１】
さらに、望ましくは、前記第１ゲート電圧制御回路は、定電流源および該定電流源と直列に接続され前記第１導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する電流−電圧変換手段と、該電流−電圧変換手段と並列に接続された第１ＭＯＳトランジスタと、前記電流−電圧変換手段により変換される電圧に比例した電圧と所定の参照電圧とを入力とする差動増幅回路と、を備え、前記第１ＭＯＳトランジスタのゲート端子に前記差動増幅回路の出力電圧が印加され、前記電流−電圧変換手段により変換される電圧が所定の電圧値以上にならないように構成する。
これにより、所定電圧以上では、第１導電型の高耐圧ＭＯＳトランジスタのゲート電圧をクランプすることができる第１ゲート電圧制御回路を、比較的簡単な回路で実現することができる。
【００１２】
また、望ましくは、前記第２ゲート電圧制御回路は、第２定電流源および該第２定電流源と直列に接続された第２ＭＯＳトランジスタと、第３定電流源および該第３定電流源と直列に接続され前記第２ＭＯＳトランジスタのドレイン電圧をゲート端子に受ける第３ＭＯＳトランジスタとを備え、ゲート端子に前記差動増幅回路の出力電圧が印加されるように構成する。
これにより、第２導電型の高耐圧ＭＯＳトランジスタのゲート電圧を生成する第２ゲート電圧制御回路を簡略化して、少ない素子数で構成することができる。
【００１３】
さらに、望ましくは、前記電圧制御用素子はｎｐｎ型のバイポーラトランジスタとする。電圧制御用素子をｎｐｎ型のバイポーラトランジスタによって構成することで、電圧入力端子と電圧制御用素子との間に耐圧保護用の素子を接続してインピーダンスが高くなったとしても、制御電圧に応じて安定した電流を出力端子に流すことができる。
【００１４】
また、望ましくは、直流電圧が入力される電圧入力端子と出力端子との間に接続された第１スイッチング素子と、前記出力端子と接地端子との間に接続された第２スイッチング素子と、前記第１スイッチング素子をオン・オフ駆動する第１駆動回路と、前記第２スイッチング素子をオン・オフ駆動する第２駆動回路と、前記出力端子の電圧よりも高い前記第１駆動回路の動作電圧を生成する第１内部電圧生成回路と、前記第２駆動回路および他の内部回路の動作電圧を生成する第２内部電圧生成回路とを備えたスイッチングレギュレータが、一つの半導体チップ上に形成されてなる半導体集積回路において、
前記第１スイッチング素子および第２スイッチング素子をＮチャネル型のＭＯＳトランジスタで構成することともに、前記第１内部電圧生成回路として上述したような構成を備えた電圧レギュレータを使用する。
これにより、入力電圧が低下しても、第１スイッチング素子をオン・オフ駆動する第１駆動回路に充分な電流を供給して、比較的低い電圧になるまで回路を安定して動作させることができるようになる。
【発明の効果】
【００１５】
本発明によれば、制御用のトランジスタを高電圧から保護しつつ入力電圧が所定電圧以下になっても電流を供給し続けることができる電圧レギュレータを内蔵した半導体集積回路を実現することができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るシリーズレギュレータの一実施形態を示す回路構成図である。
【図２】（Ａ）は図１の実施形態のシリーズレギュレータに設けられた耐圧保護用のＭＯＳトランジスタＭ１のゲート電圧ＶG1と入力電圧Ｖｉｎとの関係を示すグラフ、（Ｂ）は入力電圧Ｖｉｎが低い場合に導通される高耐圧のＭＯＳトランジスタＭ２のゲート電圧ＶG2と入力電圧Ｖｉｎとの関係を示すグラフである。
【図３】高耐圧のＭＯＳトランジスタＭ１およびＭ２のゲート電圧を生成するクランプ回路および導通制御回路の具体的な回路例を示す回路図である。
【図４】本発明に係るシリーズレギュレータを利用して好適なＤＣ−ＤＣコンバータを構成する電源制御用半導体集積回路とそれを用いたＤＣ−ＤＣコンバータの一例を示す回路構成図である。
【図５】従来のシリーズレギュレータの一例を示す回路構成図である。
【発明を実施するための形態】
【００１７】
以下、図面を用いて本発明の実施形態について説明する。
図１には、本発明に係るシリーズレギュレータの一実施形態が示されている。図１に示すように、本実施形態のシリーズレギュレータ１０は、入力端子ＩＮと出力端子ＯＵＴとの間に接続されて入力端子ＩＮから出力端子ＯＵＴへ流れる電流を制御する制御用トランジスタＱ１と、出力電圧ＶＯＵＴを抵抗Ｒ１，Ｒ２で分圧したフィードバック電圧ＶFBと参照電圧Ｖref1との電位差に応じて上記制御用トランジスタＱ１を制御するための差動増幅回路（以下、差動アンプと称する）ＡＭＰ１とを備える。差動アンプＡＭＰ１は、フィードバック電圧ＶFBを参照電圧Ｖref1に一致させるように制御用トランジスタＱ１のベース電圧を生成し、これによって出力電圧ＶＯＵＴが一定に保たれる。特に限定されるものではないが、本実施形態では出力電圧ＶＯＵＴが５Ｖとなるように、抵抗Ｒ１とＲ２の抵抗比およびＶref1の値が設定されている。
【００１８】
さらに、本実施形態においては、上記制御用トランジスタＱ１がｎｐｎバイポーラトランジスタにより構成されるとともに、入力端子ＩＮと制御用トランジスタＱ１との間には、入力端子ＩＮに制御用トランジスタＱ１の耐圧以上の高電圧が印加された際にＱ１を入力電圧から保護する高耐圧のＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）Ｍ１が設けられている。従って、上記制御用トランジスタＱ１には、ＢＣＤＭＯＳプロセスで形成することができる例えば１６Ｖのような比較的耐圧の低いバイポーラトランジスタを使用することができる。
【００１９】
また、上記高耐圧のＮチャネルＭＯＳトランジスタＭ１をオンさせるとともに制御用トランジスタＱ１のコレクタ端子にＱ１の耐圧以上の電圧が印加されないようにクランプされたゲート電圧を発生するクランプ回路１１と、入力電圧Ｖｉｎが低下した場合にオン状態になることによって制御用トランジスタＱ１のコレクタ端子に充分な入力電圧Ｖｉｎを供給するために上記トランジスタＭ１と並列に接続された高耐圧のＰチャネルＭＯＳトランジスタＭ２、および該トランジスタＭ２のゲート制御信号を発生する導通制御回路１２とが設けられている。
【００２０】
図３には、上記クランプ回路１１および導通制御回路１２の具体的な回路例が示されている。
図３に示すように、上記クランプ回路１１は、入力端子ＩＮと接地点との間に直列に接続された定電流源ＣＳ１および分圧用の抵抗Ｒ３，Ｒ４と、上記定電流源ＣＳ１と分圧用の抵抗Ｒ３との接続ノードＮ１と接地点との間に接続されたＮチャネルＭＯＳトランジスタＭ３と、上記抵抗Ｒ３とＲ４により分圧されたノードＮ２の電圧Ｖ２と例えば１．３Ｖのような参照電圧Ｖref1との電位差に応じた電圧を出力する差動アンプＡＭＰ２とを備え、該差動アンプＡＭＰ２の出力電圧が上記ＭＯＳトランジスタＭ３のゲート端子に印加されるように構成されている。ＭＯＳトランジスタＭ３は高耐圧とするのがよい。
【００２１】
上記耐圧保護用のＭＯＳトランジスタＭ１のゲート電圧をＶG1とすると、制御用トランジスタＱ１のコレクタ端子が接続されているＭ１のソース端子の電圧はＶG1よりもＭ１のしきい値電圧ＶTH分低い電圧となる。そこで、クランプ回路１１は、入力電圧Ｖｉｎがある程度高くなった場合にＭＯＳトランジスタＭ１のゲート電圧ＶG1が高くなってソース電圧が制御用トランジスタＱ１の耐圧を越えることがないように、クランプされた電圧を発生するように構成されている。
具体的には、制御用トランジスタＱ１の耐圧が１６Ｖであるため、クランプ回路１１の出力電圧ＶG1は、図２（Ａ）に示すように、入力電圧Ｖｉｎが例えば１０ＶまではＶｉｎに比例して高くなり、入力電圧Ｖｉｎが１０Ｖを越えると１０Ｖでクランプされるようになっている。図３のクランプ回路１１は、シャントレギュレータ方式の定電圧発生回路であるとみることができる。
【００２２】
クランプ回路１１が上記のように構成されることにより、ＭＯＳトランジスタＭ１のしきい値電圧ＶTHを１Ｖとすると、制御用トランジスタＱ１のコレクタは９Ｖ（＝ＶG1−ＶTH）よりも高くならないようにされ、入力電圧Ｖｉｎが２４Ｖのような高電圧になったとしてもＱ１が破壊されることがなくなる。
なお、クランプ回路１１の出力電圧ＶG1のクランプ電位は上記１０Ｖに限定されず、制御用トランジスタＱ１の耐圧（１６Ｖ）よりも低い電位であればよい。本実施形態では、余裕を持たせて１０Ｖとしている。また、ＭＯＳトランジスタＭ１は、ゲート電圧ＶG1が７Ｖより高くなると完全なオン状態となる。
【００２３】
一方、高耐圧のＰチャネルＭＯＳトランジスタＭ２のゲート制御信号を発生する上記導通制御回路１２は、入力電圧Ｖｉｎが印加されている電源電圧端子と接地点との間に直列に接続された定電流源ＣＳ２およびＮチャネルＭＯＳトランジスタＭ４と、同じく電源電圧端子と接地点との間に直列に接続された定電流源ＣＳ３およびＮチャネルＭＯＳトランジスタＭ５とを備え、Ｍ５のドレイン電圧Ｖ３がＭ４のゲート端子に印加され、上記クランプ回路１１の差動アンプＡＭＰ２の出力電圧が上記ＭＯＳトランジスタＭ５のゲート端子に印加されるように構成されている。ＭＯＳトランジスタＭ４，Ｍ５は高耐圧とするのがよい。
【００２４】
従って、ＭＯＳトランジスタＭ５はＭ３と同じように動作され、入力電圧Ｖｉｎが低くノードＮ２の電圧Ｖ２が参照電圧Ｖref1よりも低い場合は差動アンプＡＭＰ２の出力電圧が接地電位となってＭ５がオフされ、Ｍ４のゲート端子に入力電圧Ｖｉｎに近い電圧が印加されてオンとなり、高耐圧のＰチャネルＭＯＳトランジスタＭ２のゲート端子に接地電位に近いが印加されてＭ２はオン状態となる。
一方、入力電圧Ｖｉｎが高くなりノードＮ２の電圧Ｖ２が参照電圧Ｖref1を越えると、差動アンプＡＭＰ２の出力電圧が反転する。そして、ＡＭＰ２の出力電圧がＭ５のしきい値電圧を越えるとＭ５がオンされ、Ｍ４のゲート電圧が下がってオフ状態となり、ＰチャネルＭＯＳトランジスタＭ２のゲート電圧が高くなってＭ２はオフ状態となる。
【００２５】
図２（Ｂ）には、上記導通制御回路１３からＰチャネルＭＯＳトランジスタＭ２のゲート端子に印加される制御信号ＶG2と入力電圧Ｖｉｎとの関係が示されている。
図２（Ｂ）に示されているように、Ｍ２のゲート端子に印加される制御信号ＶG2は、ＭＯＳトランジスタＭ１が完全なオン状態となる入力電圧Ｖｉｎ（＝７Ｖ）よりも少し高い例えば１０Ｖを越えるまでは接地電位（０Ｖ）であり、その後はＶｉｎに比例して高くなる。従って、この実施形態においては、ＰチャネルＭＯＳトランジスタＭ２は、入力電圧Ｖｉｎが１０Ｖ以下ではオン状態にされ、入力電圧Ｖｉｎが１０Ｖを越えるとオフ状態となる。
【００２６】
上記のような構成を有することによって、本実施形態のシリーズレギュレータ１０は、入力電圧Ｖｉｎが制御用トランジスタＱ１の耐圧（１６Ｖ）以上の高電圧になったとしても、Ｑ１と入力端子ＩＮとの間に高耐圧のＭＯＳトランジスタＭ１が接続されそのゲート電圧が１０Ｖにクランプされるため、Ｑ１のコレクタ電圧は９Ｖ以下に抑えられる。
これによって、Ｑ１を高電圧から保護して破壊されるのを防止することができる。また、入力電圧Ｖｉｎが１０Ｖ以下になるとＭＯＳトランジスタＭ２がオンされる。そのため、入力電圧Ｖｉｎが出力電圧ＶＯＵＴの目標電圧である５Ｖよりも低くなった場合にも、ＭＯＳトランジスタＭ２がオンされているとともに、制御用トランジスタＱ１がバイポーラトランジスタであることによって、制御用トランジスタＱ１としてＭＯＳトランジスタを使用する場合よりも多くの電流を出力端子ＯＵＴへ流すことができるようになる。
【００２７】
なお、Ｍ２のゲート制御信号ＶG2が、接地電位から入力電圧Ｖｉｎに切り替わるポイントは、本実施例の１０Ｖに限定されるものではなく、Ｍ１が完全なオン状態となる入力電圧（＝７Ｖ）以上で、制御用トランジスタＱ１の耐圧（１６Ｖ）以下であればよい。このようなクランプ回路１１のクランプ動作に移行するポイントと異なるポイントでＭＯＳトランジスタＭ２のオン・オフが切り替わる動作は、例えば差動アンプＡＭＰ２の反転入力端子に印加されている参照電圧Ｖref1とは異なる電位の参照電圧が印加された差動アンプを、差動アンプＡＭＰ２とは別個に設け、そのアンプの出力電圧を図３の導通制御回路１２のＭＯＳトランジスタＭ５のゲート端子に供給することによって可能である。
【００２８】
また、高耐圧保護素子（Ｍ１，Ｍ２）を持たない図５に示すようなレギュレータでは、制御用トランジスタＱ１が入力端子ＩＮに接続されているため、制御用トランジスタＱ１としてｐｎｐバイポーラトランジスタを使用した場合、そのエミッタ端子は低インピーダンスの入力端子ＩＮに接続されることとなるので、ｐｎｐバイポーラトランジスタを使用したとしても何ら問題はない。これに対し、上記実施例では、制御用トランジスタＱ１としてｐｎｐバイポーラトランジスタを使用した場合、そのエミッタ端子側には高耐圧のＭＯＳトランジスタＭ１，Ｍ２が接続され高インピーダンスとなってしまう。
【００２９】
このように、バイポーラトランジスタのエミッタが高インピーダンスに接続されていると、コレクタ電流が変化した際にエミッタ電圧が変化し、それによってコレクタ電流が変化してしまうという不具合がある。一方、本実施形態のレギュレータのように、制御用トランジスタＱ１のコレクタ端子が高インピーダンスであるＭ１，Ｍ２の結合点に接続されていると、コレクタ電流が変化してコレクタ電圧が変化したとしても、バイポーラトランジスタの定電流特性からコレクタ電流は一定に保たれることとなる。従って、高耐圧保護素子（Ｍ１，Ｍ２）を設けた図１のようなレギュレータにおいては、上記実施形態で説明したように、制御用トランジスタＱ１をｎｐｎバイポーラトランジスタによって構成するのが望ましい。
【００３０】
次に、上記のようなシリーズレギュレータを利用して好適な半導体集積回路の例について説明する。
図４は、内部回路を動作させるための内部電源電圧を生成するレギュレータを内蔵し、スイッチング制御でコイルに流れる電流をオン、オフして入力電圧Ｖｉｎを降圧した直流電圧を出力するスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成する電源制御用半導体集積回路と、それを用いたＤＣ−ＤＣコンバータの構成例を示すものである。
【００３１】
図４に示すように、この実施形態のＤＣ−ＤＣコンバータは、インダクタとしてのコイルＬ１、直流入力電圧Ｖｉｎが印加される電圧入力端子ＩＮと上記コイルＬ１の一方の端子との間に接続されコイルＬ１に電流を流すＮチャネルＭＯＳＦＥＴからなる第１スイッチング素子としての駆動用トランジスタＳＷ１、ＳＷ端子と接地点との間にＳＷ１と直列に接続されたＮチャネルＭＯＳＦＥＴからなる第２スイッチング素子としての整流用トランジスタＳＷ２、これらのトランジスタＳＷ１，ＳＷ２をオン、オフ制御するスイッチング制御回路２０、上記コイルＬ１の他方の端子と接地点との間に接続された平滑用コンデンサＣ１、出力電圧を分圧してフィードバック電圧ＦＢを生成するブリーダ抵抗Ｒ５，Ｒ６などを備える。
【００３２】
特に限定されるものではないが、ＤＣ−ＤＣコンバータを構成する素子のうち、スイッチング制御回路２０およびトランジスタＳＷ１，ＳＷ２は半導体チップ上に半導体集積回路（電源駆動用ＩＣ）として構成され、コイルＬ１およびコンデンサＣ１はこのＩＣに設けられている外部端子に外付け素子として接続されるようになっている。また、電源駆動用ＩＣ内部には内部回路の電源電圧Ｖｃｃ（３．３Ｖ）を生成する内部レギュレータ２１と、コイルＬ１に電流を流す駆動用トランジスタＳＷ１を駆動するドライバ（駆動回路）の電源電圧として内部回路の電源電圧（３．３Ｖ）よりも高いブースト電圧（５Ｖ）を生成するブーストレギュレータ２２が設けられ、電源駆動用ＩＣの周縁部には上記ドライバに急に電流が流れても該ブースト電圧が変動しないように安定化させるコンデンサＣ２を外付け素子として接続するための外部端子ＢＳが設けられている。さらに、整流用トランジスタＳＷ２がオフの期間に該トランジスタの基体ダイオードを通して接地点からコイルＬ１へ向かう電流が流れてしまわないように、バイパスとなる電流経路を与える外付けの整流用ダイオードＤ２が、出力端子ＯＵＴと接地点との間に接続されている。
【００３３】
この実施形態のＤＣ−ＤＣコンバータにおいては、トランジスタＳＷ１とＳＷ２を相補的にオン、オフさせるような駆動信号がスイッチング制御回路２０により生成されるようになっており、定常状態では、駆動用トランジスタＳＷ１がオンされるとコイルＬ１に直流入力電圧Ｖｉｎが印加されて出力端子へ向かう電流が流されて平滑用コンデンサＣ１が充電され、駆動用トランジスタＳＷ１がオフされると代わって整流用トランジスタＳＷ２がオンされ、このオンされたトランジスタＳＷ２を通してコイルＬ１に電流が流される。そして、ＳＷ１の制御端子（ゲート端子）に入力される駆動信号のパルス幅または周波数が出力に応じて制御されることで、直流入力電圧Ｖｉｎを降圧した例えば３．３Ｖのような直流出力電圧Ｖoutが発生されるようになっている。
【００３４】
スイッチング制御回路２０は、ブリーダ抵抗Ｒ５，Ｒ６で分圧された電圧が入力されるフィードバック端子ＦＢの電圧と参照電圧Ｖref2とを比較して電位差に応じた電圧を出力する誤差アンプ２３と、該誤差アンプ２３の出力が反転入力端子に入力されるＰＷＭコンパレータ２４と、発振器を内蔵し前記ＰＷＭコンパレータ２４の非反転入力端子に入力される鋸歯状の波形信号ＲＡＭＰおよびクロック信号ＣＬＫを生成する波形生成回路２５を有する。
【００３５】
また、スイッチング制御回路２０には、ＰＷＭコンパレータ２４の出力や波形生成回路２５より出力されるクロック信号ＣＬＫが入力され、上記トランジスタＳＷ１，ＳＷ２をオン、オフ駆動する制御信号を生成する駆動制御回路２６と、該駆動制御回路２６により生成された制御信号に応じて上記トランジスタＳＷ１，ＳＷ２をオン、オフ駆動する駆動信号を出力するドライバ２７ａ，２７ｂが設けられている。
さらに、駆動用トランジスタＳＷ１と並列に接続されてカレントミラーでＳＷ１の電流に縮小比例した電流を流すＭＯＳトランジスタＭ７および該トランジスタＭ７と直列に接続された電流検出用のセンス抵抗Ｒｓと、該センス抵抗Ｒｓの両端子間電圧を増幅する電流検出用の差動アンプ２８とが設けられ、該差動アンプ２８の出力によって、ＰＷＭコンパレータ２４に入力される波形信号ＲＡＭＰの波形の傾き（スロープ）が補正されるようになっている。
【００３６】
また、電圧入力端子ＩＮに入力されている電圧Ｖｉｎが所定の電圧以下に下がっていないか否か検出する低電圧検出用のコンパレータ２９と、上記誤差アンプ２３の出力端子と接地点との間に接続され、前記コンパレータ２９の出力によってオン・オフ制御されるプルダウン用のＭＯＳトランジスタＭ９とが設けられている。このコンパレータ２９とＭＯＳトランジスタＭ９とによって低電圧誤動作防止回路（ＵＶＬＯ）が構成されており、入力電圧Ｖｉｎが所定電圧以下になるとコンパレータ２９の出力によってＭＯＳトランジスタＭ９がオンされて、ＰＷＭコンパレータ２４の反転入力端子に入力される電圧を接地電位に引き下げることによって、ＰＷＭパルスが生成されないつまりスイッチングレギュレータの動作を停止するようになっている。
【００３７】
本実施例の電源駆動用ＩＣにおいては、駆動用トランジスタＳＷ１を駆動するドライバ２７ａの電源電圧であるブースト電圧（５Ｖ）を生成するブーストレギュレータ２２として前記実施形態のシリーズレギュレータ（図３）が使用されている。駆動用トランジスタＳＷ１がＮチャネルＭＯＳトランジスタにより構成されているスイッチングレギュレータにおいては、駆動用トランジスタＳＷ１のゲート端子に出力電圧Ｖｏｕｔの電位（３．３Ｖ）よりも高い電圧を印加しないとＳＷ１を充分にオンさせることができないので、ブーストレギュレータ２２により生成された電圧をドライバ２７ａに電源電圧として供給している。
また、入力電圧Ｖｉｎが下がって出力電圧Ｖｏｕｔ（３．３Ｖ）に近づいた場合にも、スイッチングレギュレータが動作できるようにするためには、入力電圧Ｖｉｎが５Ｖ以下になってもブーストレギュレータ２２がドライバ２７ａに充分に電流を供給できることが要求される。そこで、ドライバ２７ａの電源電圧であるブースト電圧（５Ｖ）を生成するブーストレギュレータ２２として前記実施形態のシリーズレギュレータ（図３）を使用するようにした。
【００３８】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、耐圧保護用の高耐圧のＭＯＳトランジスタＭ１のゲート電圧を生成するクランプ回路１１は、図３に示すような回路に限定されない。図３のクランプ回路１１では、ＭＯＳトランジスタＭ３を設けてＭ１のゲート電圧ＶG1を１０Ｖにクランプするようにしているが、Ｍ３の代わりに１または２以上のダイオードを設けてダイオードの順方向電圧でＭ１のゲート電圧ＶG1をクランプするように構成しても良い。
【００３９】
また、導通制御回路１２も図３に示すような回路に限定されず、電圧比較回路などで構成しても良いし、図３に示す回路を使用する場合には、ＭＯＳトランジスタＭ５と直列の定電流源ＣＳ３が接続される電源端子は、入力電圧Ｖｉｎが印加される端子ではなく内部電源電圧Ｖｃｃが印加される端子であっても良い。
また、図４の実施例においては、ブーストレギュレータ２２に図３のようなシリーズレギュレータを使用するとしたが、内部レギュレータ２１にも図３のようなシリーズレギュレータを使用することが可能である。さらに、本発明は、シリーズレギュレータのみでなく、制御用トランジスタと負荷とが並列に接続されるシャントレギュレータにも適用することができる。
【００４０】
以上、本発明をスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成する電源制御用半導体集積回路に内蔵されて内部電圧よりも高い電圧を生成するブーストレギュレータに使用される電圧レギュレータに適用した場合について説明したが、本発明は、電圧レギュレータを内蔵した半導体集積回路はもちろん電圧レギュレータそのものの半導体集積回路に広く利用することができる。
【符号の説明】
【００４１】
１０  シリーズレギュレータ
１１  クランプ回路（第１ゲート電圧制御回路）
１２  導通制御回路（第２ゲート電圧制御回路）
２０  スイッチング制御回路
２１  内部レギュレータ
２２  ブーストレギュレータ
２３  誤差アンプ
２４  ＰＷＭコンパレータ
２５  波形生成回路
２６  駆動制御回路
２７ａ，２７ｂ  ドライバ
２８  電流検出用差動アンプ
Ｑ１  制御用トランジスタ
Ｍ１  耐圧保護用ＭＯＳトランジスタ
ＣＳ１〜ＣＳ３  定電流源
ＡＭＰ１〜ＡＭＰ３  差動アンプ
Ｌ１  コイル（インダクタ）
Ｃ１  平滑容量
ＳＷ１  コイル駆動用トランジスタ（駆動用スイッチング素子）
ＳＷ２  同期整流用トランジスタ（整流用スイッチング素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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