(57)【要約】【課題】チャネル抵抗を減少させてオン電流を増加させることが可能で、各トランジスタを独立して安定して動作させることの可能な半導体装置を提供する。【解決手段】ゲート電極用溝１８の底部１８ｃから突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の部分を覆う第２の不純物拡散領域２９とを備え、ゲート電極用溝１８の深さが半導体基板１３の表層１３ａから１５０〜２００ｎｍであり、ゲート電極用溝１８の底部１８ｃからフィン部１５の上部１５ａまでの高さが１０〜４０ｎｍである。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
第１の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第１の素子分離領域と、
前記半導体基板の表層に前記第１の素子分離領域及び活性領域と交差する前記第２の方向に延在して設けられ、互いに対向する第１及び第２の側面と底部とを有するゲート電極用溝と、
前記ゲート電極用溝のうち、前記活性領域に形成される第１の溝部よりも前記第１の素子分離領域に形成される第２の溝部の深さを深くするとともに、前記第１の溝部の前記第２の溝部と対向する部分の深さを当該第２の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、
前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成されたゲート電極と、
前記第１の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第１の不純物拡散領域と、
前記第２の側面に配置された前記ゲート絶縁膜の下端部以外の部分を覆うように、前記半導体基板に設けられた第２の不純物拡散領域と、を備え、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から１５０〜２００ｎｍであり、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、１０〜４０ｎｍであることを特徴とする半導体装置。
【請求項２】
前記第２の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の側面が対向するように、前記ゲート電極用溝を２つ設け、
前記第２の不純物拡散領域を、前記半導体基板のうち、２つの前記ゲート電極用溝の間に設けたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の不純物拡散領域の深さが、前記ゲート電極の上面より５〜１０ｎｍ浅くなるように設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記フィン部は、上部と互いに対向する一対の側面とを有し、
前記上部が前記第１の方向に延在するとともに、当該上部の両端が前記第１の溝部における前記第１の側面と前記第２の側面とに亘って設けられており、
前記一対の側面が前記第１の方向と平行となるように配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の方向と交差する第２の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第２の素子分離領域と、を備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記埋め込み絶縁膜上に設けられた層間絶縁膜と、
前記第１の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、
前記容量コンタクトパッド上に設けられたキャパシタと、
を備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板と、
第１の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第１の素子分離領域と、
前記第１の方向と交差する第２の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する複数の第２の素子分離領域と、
隣接する前記第２の素子分離領域の間に、前記半導体基板の表層に前記第１の素子分離領域及び活性領域と交差する前記第２の方向に延在して設けられ、互いに対向する第１及び第２の側面と底部とを有する一対のゲート電極用溝と、
前記ゲート電極用溝のうち、前記活性領域に形成される第１の溝部よりも前記第１の素子分離領域に形成される第２の溝部の深さを深くするとともに、前記第１の溝部の前記第２の溝部と対向する部分の深さを当該第２の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、
一対の前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成された一対のゲート電極と、
前記第２の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に設けられ、キャパシタに接続される２つの第１の不純物拡散領域と、
前記第２の側面同士が対向するように配置された一対の前記ゲート電極用溝の間の前記半導体基板に設けられ、ビット線に接続される１つの第２の不純物拡散領域と、を備え、
前記素子形成領域は、前記第２の不純物拡散領域を共有するとともに、一方の前記ゲート電極及びフィン部と一方の前記第１の不純物拡散領域とから少なくとも構成される第１のトランジスタと、他方の前記ゲート電極及びフィン部と他方の前記第１の不純物拡散領域とから少なくとも構成される第２のトランジスタと、を有し、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から１５０〜２００ｎｍであり、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、１０〜４０ｎｍであることを特徴とする半導体装置。
【請求項１０】
前記第２の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板のうち、前記第２の側面と接する部分であって、前記第２の不純物拡散領域と接する部分は、前記第１及び第２のトランジスタのチャネル領域とならないことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記半導体基板のうち、前記第１の不純物拡散領域の底面より下方に位置し、かつ前記第１の側面と接する部分と、
前記ゲート電極用溝の底部と接する部分と、
前記第２の側面と接する部分であって、前記第２の不純物拡散領域と接しない部分と、
前記フィン部と、が前記第１及び第２のトランジスタのチャネル領域となることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲート絶縁膜の厚さが、シリコン酸化膜換算で４〜６ｎｍの範囲であり、
前記ゲート電極の仕事関数が、４．６〜４．８ｅＶの範囲であり、
前記第１及び第２のトランジスタの一方又は両方の閾値電圧が、０．８〜１．０Ｖであることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
半導体基板に、第１の方向に延在する複数の第１の素子分離用溝を形成し、前記第１の素子分離用溝を第１の素子分離用絶縁膜で埋め込むことにより、複数の素子形成領域を有した活性領域を区画する複数の第１の素子分離領域を形成する工程と、
前記半導体基板に、前記第１の方向と交差する第２の方向に延在する複数の第２の素子分離用溝を形成し、前記第２の素子分離用溝を第２の素子分離用絶縁膜で埋め込むことにより、複数の前記素子形成領域を区画する複数の第２の素子分離領域を形成する工程と、
隣接する前記第２の素子分離領域の間に、前記半導体基板に前記第１の素子分離領域及び活性領域と交差する前記第２の方向に延在する一対のゲート電極用溝を、前記ゲート電極用溝がそれぞれ有する、互いに対向する第１及び第２の側面のうち、前記第２の側面同士が互いに対向するように形成するとともに、当該ゲート電極用溝の底部から前記活性領域の一部が突き出すようにフィン部を形成する工程と、
前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むとともに前記フィン部を跨ぐようにゲート電極を形成する工程と、
前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝を埋め込むように埋め込み絶縁膜を形成する工程と、
前記第２の素子分離領域と前記ゲート電極用溝との間の前記半導体基板の上面に、前記第１の側面に配置された前記ゲート絶縁膜の上部を覆うように一対の第１の不純物拡散領域を形成する工程と、
前記第２の側面同士が対向するように形成された一対の前記ゲート電極用溝の間の前記半導体基板に、当該半導体基板とは異なる導電型の不純物を選択的にイオン注入して第２の不純物拡散領域を形成する工程と、を備え、
前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から１５０〜２００ｎｍの範囲となるように形成し、
前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、１０〜４０ｎｍの範囲となるように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２の不純物拡散領域の深さが、前記ゲート電極用溝の底部よりも浅く、前記フィン部の上部よりも深く形成することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記半導体基板のうち、一対の前記ゲート電極用溝の間に配置された部分に形成された前記第２の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第２の不純物拡散領域と電気的に接続されたビット線を形成する工程を備えることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記層間絶膜に、前記第２の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、をさらに備えることを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置の微細化が進められている。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  ＡｃｃｅｓｓＭｅｍｏｒｙ）を用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するための構造として、特許文献１，２には、半導体基板の主面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されている。
トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
【０００４】
また、特許文献２には、半導体基板に隣り合うように形成された２つの溝と、該溝のそれぞれにゲート絶縁膜を介して形成されたゲート電極と、２つのゲート電極間に位置する半導体基板の主面に形成され、２つのゲート電極に対して共通の不純物拡散領域である第１の不純物拡散領域と、２つのゲート電極の素子分離領域側に位置する半導体基板の主面に形成された第２の不純物拡散領域と、を備えたＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１，２に記載されたトレンチゲート型トランジスタを有するＤＲＡＭでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の３面に形成される構成となっている。
発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、ＤＲＡＭの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する３面に形成されるためにチャネル抵抗が高くなることに起因している。
【０００７】
また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。
この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。
【０００８】
さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、ＤＲＡＭの製造自体が困難になるという問題も発生する。
したがって、トレンチを利用するトランジスタを備えたＤＲＡＭであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、第１の方向に延在するように半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する複数の第１の素子分離領域と、前記半導体基板の表層に前記第１の素子分離領域及び活性領域と交差する前記第２の方向に延在して設けられ、互いに対向する第１及び第２の側面と底部とを有するゲート電極用溝と、前記ゲート電極用溝のうち、前記活性領域に形成される第１の溝部よりも前記第１の素子分離領域に形成される第２の溝部の深さを深くするとともに、前記第１の溝部の前記第２の溝部と対向する部分の深さを当該第２の溝部の深さと略同一とすることによって、前記ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部と、前記ゲート電極用溝及び前記フィン部の表面を覆うゲート絶縁膜と、前記ゲート電極用溝の下部に埋め込まれることによって、前記ゲート絶縁膜を介して前記フィン部を跨ぐように形成されたゲート電極と、前記第１の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第１の不純物拡散領域と、前記第２の側面に配置された前記ゲート絶縁膜の下端部以外の部分を覆うように、前記半導体基板に設けられた第２の不純物拡散領域と、を備え、前記ゲート電極用溝の底部の深さが、前記半導体基板の表層から１５０〜２００ｎｍであり、前記ゲート電極用溝の底部から前記フィン部の上部までの高さが、１０〜４０ｎｍであることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、半導体基板に、第１の側面に配置されたゲート絶縁膜の上部を覆う第１の不純物拡散領域と、少なくとも第２の側面に配置されたゲート絶縁膜を覆う第２の不純物拡散領域と、を設けるとともに、ゲート電極用溝の底部から前記活性領域の一部が突き出すように形成されたフィン部を設けることにより、ゲート電極用溝の底部及び第１の側面の下部の２面と、上記フィン部とにチャネル領域が形成されるため、ゲート電極用溝の底面及び対向する側面の３面にチャネル領域が形成される従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。
【００１１】
また、ゲート電極用溝の第２の側面側に、ゲート電極用溝を設け、該ゲート電極用溝に他のトランジスタを隣接して配置することで、ゲート電極用溝間にチャネル領域が形成されることがない。これにより、ゲート電極用溝の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。
【００１２】
また、ゲート絶縁膜を介して、ゲート電極用溝の下部を埋め込むとともにフィン部を跨ぐように配置されたゲート電極と、ゲート電極用溝を埋め込むように配置され、ゲート電極の上面を覆う埋め込み絶縁膜と、を設けることにより、ゲート電極が半導体基板の表面よりも上方に突出することがなくなる。これにより、例えば、半導体装置としてＤＲＡＭを用いた場合、後の工程で形成されるビット線やキャパシタの形成を容易に行なうことが可能となるので、半導体装置を容易に製造できる。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの概略平面図である。
【図２Ａ】図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
【図２Ｂ】図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
【図２Ｃ】本発明を適用した実施形態である半導体装置におけるゲート電極溝に設けられたフィン部の断面構造を説明するための斜視図である。
【図３Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、メモリセルアレイが形成される領域の平面図である。
【図３Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図３Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図３Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図３Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図４Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、メモリセルアレイが形成される領域の平面図である。
【図４Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図４Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図４Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図４Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図５Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、メモリセルアレイが形成される領域の平面図である。
【図５Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図５Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図５Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図５Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図６Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、メモリセルアレイが形成される領域の平面図である。
【図６Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図６Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図６Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図６Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図７Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、メモリセルアレイが形成される領域の平面図である。
【図７Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図７Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図７Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図７Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図８Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、メモリセルアレイが形成される領域の平面図である。
【図８Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図８Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図８Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図８Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図９Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、メモリセルアレイが形成される領域の平面図である。
【図９Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図９Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図９Ｄ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図９Ａに示す構造体のＣ−Ｃ線方向の断面図である。
【図１０Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、メモリセルアレイが形成される領域の平面図である。
【図１０Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１０Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図１０Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１１Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、メモリセルアレイが形成される領域の平面図である。
【図１１Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１１Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図１１Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１２Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、メモリセルアレイが形成される領域の平面図である。
【図１２Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１２Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図１２Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１３Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、メモリセルアレイが形成される領域の平面図である。
【図１３Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＡ−Ａ線方向の断面図である。
【図１３Ｃ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図１３Ａに示す構造体のＢ−Ｂ線方向の断面図である。
【図１４Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ａの切断面に対応する断面図である。
【図１４Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ｂの切断面に対応する断面図である。
【図１５Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ａの切断面に対応する断面図である。
【図１５Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ｂの切断面に対応する断面図である。
【図１６Ａ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図２Ａの切断面に対応する断面図である。
【図１６Ｂ】本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１４）であり、図２Ｂの切断面に対応する断面図である。
【図１７】本発明を適用した実施形態である半導体装置に適用可能なメモリセルアレイのレイアウトの他の例を示す平面図である。
【図１８】本発明を適用した実施形態である半導体装置におけるフィン部の高さと不良率との関係を示す図である。
【図１９】本発明を適用した実施形態である半導体装置における第２の不純物拡散領域の深さと不良率との関係を示す図である。
【図２０】本発明を適用した実施形態である半導体装置における各不純物拡散領域の接合位置を説明するための関係図である。
【図２１】従来のＤＲＡＭのレイアウトの一例を示す平面図である。
【図２２】図２１に示すＤＲＡＭのＺ−Ｚ線方向の断面図である。
【発明を実施するための形態】
【００１４】
ところで、発明者は、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する２つのセルの間隔が縮小される結果、一方のセルがデータ「０」を蓄積し、他方のセルがデータ「１」を蓄積している場合であって、かつデータ「０」のセルへのアクセスが連続して行われた場合において、データ「１」のセルの蓄積データが破壊するという隣接セル間のディスターブ不良（以下、単に「ディスターブ不良」という）が発生することを新たに知見した。このディスターブ不良は、半導体装置の信頼性を損ねる原因となる問題がある。
【００１５】
図２１は、従来のＤＲＡＭのレイアウトの一例を示す平面図であり、図２２は、図２１に示すＤＲＡＭのＺ−Ｚ線方向の断面図である。
【００１６】
次に、図２１及び図２２を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。
図２１を参照するに、半導体基板３０１の表面には、規則的に配列された複数の活性領域３０２が設けられている。個々の活性領域３０２は、半導体基板３０１の表面に形成された溝を絶縁膜で埋設する素子分離領域３０３に囲まれている。活性領域３０２と交差するＹ方向には、Ｙ方向に延在する複数のワード線ＷＬが配置されている。
【００１７】
図２２を参照するに、ワード線ＷＬ１，ＷＬ２は、半導体基板３０１の表面に複数の活性領域３０２及び素子分離領域３０３に跨って設けられる溝内に、ゲート絶縁膜３０５を介して埋め込んで形成されている。
ワード線ＷＬ１，ＷＬ２の上面には、キャップ絶縁膜３０６が溝に埋め込まれて形成されている。一つの活性領域３０２には、ワード線ＷＬ１及びワード線ＷＬ２よりなる二つのワード線が交差して設けられている。
【００１８】
二つのワード線ＷＬ１及びＷＬ２は、各々対応する二つのトランジスタＴｒ１，Ｔｒ２のゲート電極を構成している。トランジスタＴｒ１は、ワード線ＷＬ１からなるゲート電極の他、ドレイン拡散層３０７及びソース拡散層３０８で構成されている。
また、トランジスタＴｒ２は、ワード線ＷＬ２からなるゲート電極の他、ドレイン拡散層３１２及びソース拡散層３０８で構成されている。ソース拡散層３０８は、トランジスタＴｒ１，Ｔｒ２に共通し、ビット線コンタクト３１１においてビット線ＢＬに接続されている。
【００１９】
一方、各々のドレイン拡散層３０７，３１２は、層間絶縁膜３０９に形成された容量コンタクトプラグ３１０を介して、下部電極３１３，３１４（ストレージノード）にそれぞれ接続されている。
下部電極３１３，３１４は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子３１６，３１７を構成している。ワード線ＷＬ１，ＷＬ２が埋め込まれた溝の底面及び対向する２つの側面に対応する半導体基板３０１の表面がトランジスタＴｒ１，Ｔｒ２のチャネルとなる。
【００２０】
例えば、ワード線ＷＬ１をオン状態としてトランジスタＴｒ１のチャネルを形成し、ビット線３１９にＬｏｗ（Ｌ）レベルの電位を与えれば、下部電極３１３は「Ｌ」の状態となり、その後、ワード線ＷＬ１をオフ状態とすることにより、下部電極３１３にはＬ（データ「０」）の情報が蓄積される。
【００２１】
また、例えば、ワード線ＷＬ２をオン状態としてトランジスタＴｒ２のチャネルを形成し、ビット線３１９にＨｉｇｈ（Ｈ）レベルの電位を与えれば、下部電極３１４はＨ状態となり、その後、ワード線ＷＬ２をオフ状態とすることにより下部電極３１４にはＨ（データ「１」）の情報が蓄積される。
【００２２】
このような動作状態に基き、下部電極３１３に「Ｌ」を蓄積させ、下部電極３１４に「Ｈ」を蓄積させた状態を形成する。この状態でＬ側の下部電極３１３に対応するワード線ＷＬ１のオン／オフを繰り返す（同じワード線ＷＬ１を用いる他の活性領域のセル動作に相当する）。
【００２３】
その結果、トランジスタＴｒ１のチャネルに誘起された電子「ｅ−」が隣接するドレイン拡散層３１２に到達し、下部電極３１４に蓄積されている「Ｈ」情報を破壊して「Ｌ」状態に変化させてしまう。
すなわちデータ「１」がデータ「０」に変化するモードの不良が発生する。この不良は、ワード線ＷＬ１のオン／オフ回数に依存し、例えば、オン／オフ回数を１万回繰り返すと複数のセルの内、１個のセルが破壊され、１０万回では１０個のセルが破壊される頻度で発生する。
【００２４】
隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置（ＤＲＡＭ）の正常動作が阻害され信頼性を損ねる問題となる。
【００２５】
このディスターブ不良は、セルサイズが大きい場合、すなわち図２１に示すように最小加工寸法Ｆで規定されるワード線ＷＬ１とワード線ＷＬ２との間隔Ｌが７０ｎｍの時には問題とならなかった。
しかし、メモリセルが縮小され、ワード線ＷＬ１とワード線ＷＬ２との間隔が５０ｎｍより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。
【００２６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２７】
（半導体装置）
図１は、本発明を適用した実施形態である半導体装置に設けられたメモリセルアレイの概略平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。図２Ｃは、本実施形態の半導体装置におけるゲート電極溝に設けられたフィン部の断面構造を説明するための斜視図である。
図１、図２Ａ及び図２Ｂでは、本発明を適用した実施形態である半導体装置１０の一例としてＤＲＡＭ（Dynamic Random Access Memory）を挙げる。また、図１では、ＤＲＡＭのメモリセルアレイのレイアウトの一例を図示する。
図１において、Ｘ方向は、ビット線３４の延在方向を示しており、Ｙ方向は、Ｘ方向に対して交差するゲート電極２２、及び第２の素子分離領域１７の延在方向（第２の方向）を示している。
【００２８】
また、図１では、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１３、第１の素子分離領域１４、活性領域１６、第２の素子分離領域１７、ゲート電極用溝１８、ゲート電極２２、ビット線３４、容量コンタクトプラグ４２、容量コンタクトパッド４４、及び複数の素子形成領域Ｒのみを図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
また、図２Ａでは、実際には、図１に示すＸ方向に延在するビット線３４を模式的に図示する。また、図２Ａ〜図２Ｃにおいて、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
【００２９】
本発明を適用した実施形態である半導体装置１０は、図１、図２Ａ及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域（周辺回路が形成される領域）と、を有する。
図１、図２Ａ及び図２Ｂに示すように、半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１３と、第１の素子分離領域１４と、複数の素子形成領域Ｒを有した活性領域１６と、第２の素子分離領域１７と、ゲート電極用溝１８と、上記ゲート電極用溝１８の底部１８ｃから活性領域１６の一部が突き出すように形成されたフィン部１５と、第１及び第２のトランジスタ１９−１，１９−２と、ゲート絶縁膜２１と、埋め込み型ゲート電極であるゲート電極２２と、埋め込み絶縁膜２４と、マスク絶縁膜２６と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、開口部３２と、ビット線コンタクトプラグ３３と、ビット線３４と、キャップ絶縁膜３６と、サイドウォール膜３７と、層間絶縁膜３８と、コンタクト孔４１と、容量コンタクトプラグ４２と、容量コンタクトパッド４４と、シリコン窒化膜４６と、キャパシタ４８と、を有する。
【００３０】
図１、図２Ａ及び図２Ｂに示すように、半導体基板１３は、板状とされた基板である。半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。この場合、半導体基板１３のｐ型不純物濃度は、例えば、１Ｅ１６ａｔｍｏｓ／ｃｍ２とすることができる。
図１に示すように、第１の素子分離領域１４は、第１の素子分離用溝５１と、第１の素子分離用絶縁膜５２とを有する。第１の素子分離用溝５１は、図１に示すＸ方向に対して所定角度傾斜した方向（第１の方向）に延在するように、半導体基板１３に形成されている。第１の素子分離用溝５１は、図１に示すＹ方向に対して所定の間隔で複数形成されている。第１の素子分離用溝５１の深さは、例えば、２５０ｎｍとすることができる。
【００３１】
第１の素子分離用絶縁膜５２は、第１の素子分離用溝５１を埋め込むように配置されている。図示してはいないが、第１の素子分離用絶縁膜５２の上面は、半導体基板１３の主面１３ａに対して面一とされている。第１の素子分離用絶縁膜５２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
上記構成とされた第１の素子分離領域１４は、第２の方向に対して帯状に延在する活性領域１６を区画している。
【００３２】
図１、図２Ａ及び図２Ｂに示すように、第２の素子分離領域１７は、第２の素子分離用溝５４と、第２の素子分離用絶縁膜５５とを有する。第２の素子分離用溝５４は、図１に示すＹ方向（第２の方向）に延在するように、半導体基板１３に形成されている。これにより、第２の素子分離用溝５４は、第１の素子分離領域１４の一部を切断している。第２の素子分離用溝５４は、隣り合うように配置された２つのゲート電極２２を挟み込むように形成されている。
各々のゲート電極２２は、メモリセルのワード線を構成するものである。すなわち、本実施形態のメモリセルは、Ｙ方向に延在する１本の第２の素子分離領域１７と２本のゲート電極２２（ワード線）とが対となって、Ｘ方向に繰り返し配置される構成となっている。
第２の素子分離用溝５４の深さは、例えば、２５０ｎｍとすることができる。
【００３３】
第２の素子分離用絶縁膜５５は、第２の素子分離用溝５４と、マスク絶縁膜２６に形成された開口部２６Ａとを埋め込むように配置されている。第２の素子分離用絶縁膜５５の上面５５ａは、マスク絶縁膜２６の上面２６ａに対して面一とされている。第２の素子分離用絶縁膜５５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
上記構成とされた第２の素子分離領域１７は、第２の方向に対して複数の素子形成領域Ｒを区画している。
【００３４】
このように、半導体基板１３に形成された第１の素子分離用溝５１に第１の素子分離用絶縁膜５２を埋め込むことで構成された第１の素子分離領域１４と、半導体基板１３に形成された第２の素子分離用溝５４に第２の素子分離用絶縁膜５５を埋め込むことで構成された第２の素子分離領域１７と、を設けて、活性領域１６を複数の素子形成領域Ｒに区画することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、負の電位が付与されるダミーゲート電極（図示せず）を設けて複数の素子形成領域Ｒを区画した場合と比較して、ダミーゲート電極の電位が第１及び第２のトランジスタ１９−１，１９−２に悪影響を及ぼすことがなくなるため、第１及び第２のトランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、メモリセルアレイ１１のデータの保持特性を向上させることができる。
【００３５】
図１、図２Ａ及び図２Ｂに示すように、ゲート電極用溝１８は、２つの第２の素子分離領域１７間に位置する半導体基板１３に、Ｙ方向に延在するように２つ（一対）設けられている。ゲート電極用溝１８は、対向する第１及び第２の側面１８ａ，１８ｂと底部１８ｃとからなる内面により区画されている。一対のゲート電極用溝１８は、第２の側面１８ｂ同士が互いに対向するように配置されている。
【００３６】
図２Ｂ及び図２Ｃに示すように、ゲート電極用溝１８は、その底部１８ｃの深さが第１及び第２の素子分離用溝５１，５４の深さ（第１及び第２の素子分離領域１４，１７の深さ）よりも浅くなるように構成されている。第１及び第２の素子分離用溝５１，５４の深さが２５０ｎｍの場合、ゲート電極用溝１８の深さは、例えば、１５０〜２００ｎｍとすることが好ましい。
【００３７】
図１及び図２Ｃに示すように、ゲート電極用溝１８は、第１の素子分離領域１４及び活性領域１６を横切るように延在して設けられている。すなわち、ゲート電極用溝１８は、活性領域１６に形成される第１の溝部１８Ａと、第１の素子分離領域１４に形成される第２の溝部１８Ｂとが連続して構成されている。
図２Ｂ及び図２Ｃに示すように、ゲート電極用溝１８のうち、第１の素子分離領域１４に形成される第２の溝部１８Ｂの底部が、当該ゲート電極用溝１８の底部１８ｃとなっている。
【００３８】
図２Ａ及び図２Ｃに示すように、ゲート電極用溝１８のうち、活性領域１６に形成される第１の溝部１８Ａの底部は、第２の溝部１８Ｂと対向する端部の深さが第２の溝部の底部の深さと同じ深さとされている。これに対して、第１の溝部１８Ａの中央部分においては、底部から活性領域１６の一部が突き出すようにフィン部１５が形成されている。
【００３９】
図２Ａ〜図２Ｃに示すように、フィン部１５は、上部１５ａと互いに対向する一対の側面１５ｂ，１５ｃとを有している。
上部１５ａは、活性領域１６が延在する方向（第１の方向）に延在している。また、上部１５ａの延在方向における両端は、第１の溝部１８Ａにおいてゲート電極用溝１８を構成する第１の側面１８ａと第２の側面１８ｂとに亘って設けられている。
一対の側面１５ｂ，１５ｃは、活性領域１６が延在する方向（第１の方向）と平行となるように配置されている。
【００４０】
フィン部１５の形状は、図２Ｃに示すように、角が鋭角であっても良いし、丸まっていても良い（鋭角とならなくても良い）。
本実施形態において、フィン部１５の高さとは、図２Ｃ中の符号Ｈに示すように、ゲート電極用溝１８の底部１８ｃの一番低いところから鉛直方向に延びた上部１５ａと接するところまでの高さをいう。
【００４１】
フィン部１５の高さＨは、ゲート電極用溝１８の深さが１５０〜２００ｎｍの場合に、１０〜４０ｎｍの範囲であることが好ましい。換言すると、フィン部１５の上部１５ａは、半導体基板１３の表面から１００ｎｍ以上深い位置となることが好ましい。
フィン部１５の高さＨが１０ｎｍ未満であると、Ｓ係数（Subthreshold Factor）が大きくなるため、ＯＦＦリーク電流が増加するため好ましくない。また、電流駆動能力が低下して書き込み特性が劣化してしまうために好ましくない。一方、フィン部１５の高さＨが４０ｎｍを超えると、上述したディスターブ不良の抑制が不十分になるというために好ましくない。
これに対して、フィン部１５の高さＨが上記範囲内であると、ディスターブ不良を十分に抑制しつつ、ＯＦＦリーク電流の増加を抑制及び書き込み特性を向上することができる。すなわち、フィン部の高さに対してトレードオフの関係にあった上記特性のいずれも満たすことが可能となる（図１８を参照）。
【００４２】
図２Ａ〜図２Ｃを参照するに、第１及び第２のトランジスタ１９−１，１９−２は、トレンチゲート型トランジスタであり、ゲート絶縁膜２１と、サドルフィン型の埋め込みワード線であるゲート電極２２と、埋め込み絶縁膜２４と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、を有する。
図２Ａ及び図２Ｂに示すように、第１及び第２のトランジスタ１９−１，１９−２は、隣接して配置されている。第２の不純物拡散領域２９は、第１及び第２のトランジスタ１９−１，１９−２の共通の不純物拡散領域（図２Ａ及び図２Ｂに示す構造の場合、ドレイン領域）として機能する。
すなわち、第１のトランジスタ１９−１を構成するゲート電極用溝１８の第２の側面１８ｂ、及び第２のトランジスタ１９−２を構成するゲート電極用溝１８の第２の側面１８ｂは、第２の不純物拡散領域２９を介して対向する構成となっている。
【００４３】
図２Ａ〜図２Ｃを参照するに、ゲート絶縁膜２１は、各々のゲート電極用溝１８の第１及び第２の側面１８ａ，１８ｂ、及びゲート電極用溝１８の底部１８ｃを覆うように設けられている。また、ゲート電極用溝１８の底部１８ｃに設けられたフィン部１５の表面（すなわち、上部１５ａと互いに対向する一対の側面１５ｂ，１５ｃ）を覆うように設けられている。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１の厚さは、例えば、６ｎｍとすることができる。
【００４４】
図２Ａ〜図２Ｃを参照するに、ゲート電極２２は、ＯＦＦリーク電流の低減と書き込み特性の向上とのために、サドルフィン型の埋め込みワード線を採用している。サドルフィン型にすることで、Ｓ係数を小さくすることができるため、ＯＦＦリーク電流を維持しながら、閾値電圧を低減することができる。また、サドルフィン型にすることで、電流駆動能力を向上することができるため、書き込み特性を向上することができる。
【００４５】
ゲート電極２２は、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されている。これにより、ゲート電極２２は、ゲート絶縁膜２１を介して、フィン部１５を跨ぐように設けられている。また、ゲート電極２２の上面２２ａは、半導体基板１３の主面１３ａよりも低い位置に配置されている。ゲート電極２２は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
【００４６】
本実施形態の半導体装置では、上記ゲート絶縁膜２１の膜厚と上記ゲート電極２２の仕事関数とを調整することにより、第１及び第２のトランジスタ１９−１，１９−２の閾値電圧を適宜調整することができる。サドルフィン型のセルトランジスタとしては、上記閾値電圧の値を０．５〜１．０Ｖの範囲とすることが好ましい。ここで、上記閾値電圧の値が０．５Ｖ未満になると、ＯＦＦリーク電流が増加して情報保持特性が劣化してしまう。一方、閾値電圧の値が１．０Ｖを超えると、電流駆動能力が減少して情報の書き込みが不十分となり、情報保持特性が劣化してしまうために好ましくない。
具体的には、ゲート絶縁膜２１の厚さが、シリコン酸化膜換算で４〜６ｎｍの範囲とし、ゲート電極２２の仕事関数が、４．６〜４．８ｅＶの範囲とすることにより、第１及び第２のトランジスタ１９−１，１９−２のいずれか一方又は両方の閾値電圧を０．８〜１．０Ｖとすることができる。
【００４７】
図２Ａ及び図２Ｂを参照するに、埋め込み絶縁膜２４は、ゲート電極２２の上面２２ａを覆うように、ゲート絶縁膜２１が形成されたゲート電極用溝１８を埋め込むように配置されている。
また、埋め込み絶縁膜２４の上部は、半導体基板１３の主面１３ａよりも突出しており、この突出した部分の上面２４ａは、マスク絶縁膜２６の上面２６ａに対して面一とされている。埋め込み絶縁膜２４としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４８】
図２Ａ及び図２Ｂを参照するに、マスク絶縁膜２６は、第１の不純物拡散領域２８の上面２８ａに設けられている。マスク絶縁膜２６は、第２の素子分離用溝５４上に形成された溝状の開口部２６Ａを有する。マスク絶縁膜２６は、異方性エッチングにより、半導体基板１３に第２の素子分離用溝５４を形成する際のエッチングマスクとして機能する。マスク絶縁膜２６としては、シリコン窒化膜を用いる。この場合、マスク絶縁膜２６の厚さは、例えば、５０ｎｍとすることができる。
【００４９】
図２Ａ及び図２Ｂを参照するに、第１の不純物拡散領域２８は、ゲート電極用溝１８の第１の側面１８ａに形成されたゲート絶縁膜２１の上部２１Ａを覆うように、第１の側面１８ａ側に位置する半導体基板１３に設けられている。
すなわち、第１のトランジスタ１９−１を構成するゲート電極用溝１８の第１の側面１８ａ、及び第２のトランジスタ１９−２を構成するゲート電極用溝１８の第１の側面１８ａは、半導体基板１３を介して第２の素子分離溝５４の側面に各々対向する構成となっている。
【００５０】
したがって、第１の不純物拡散領域２８は、第１の側面１８ａと第２の素子分離溝５４に挟まれた半導体基板１３の上面１３ａを含み、且つ、第１の側面１８ａに形成されたゲート絶縁膜２１の上部２１Ａを覆うように設けられている。
第１の不純物拡散領域２８の底面２８ｂは、ゲート電極用溝１８内に埋め込まれたゲート電極２２の上面２２ａよりも高い位置（半導体基板１３の上面１３ａ側の位置）に配置されている。第１の不純物拡散領域２８の底面２８ｂを含む水平線と埋め込みゲート電極２２の上面２２ａを含む水平線との距離は、５〜１０ｎｍｎの範囲であることが望ましい。上記距離が５ｎｍ未満であると、電流駆動能力が低下して書き込み特性が劣化してしまう。一方、１０ｎｍを超えると、接合電界が大きくなり情報保持特性が劣化してしまう。
【００５１】
第１の不純物拡散領域２８は、第１及び第２のトランジスタ１９−１，１９−２を構成する各ゲート電極２２に対してそれぞれ設けられている。
第１の不純物拡散領域２８は、第１及び第２のトランジスタ１９−１，１９−２のソース／ドレイン領域（図２Ａ及び図２Ｂに示す構造の場合は、ソース領域）として機能する不純物拡散領域である。半導体基板１３がｐ型シリコン基板の場合、第１の不純物拡散領域２８は、半導体基板１３にｎ型不純物をイオン注入することで形成する。
【００５２】
図２Ａ及び図２Ｂを参照するに、第２の不純物拡散領域２９は、半導体基板１３のうち、２つのゲート電極用溝１８間に配置された部分に設けられている。具体的には、第２の不純物拡散領域２９の深さが、ゲート電極用溝１８の底部１８ｃよりも浅く、フィン部１５の頂点（上面１５ａのうち、最も半導体基板１３の表面１３ａに近い部分）よりも深くなるように設けられている。すなわち、第２の不純物拡散領域２９の底部の位置は、フィン部１５の上面１５ａの頂点と、ゲート電極用溝１８の底部１８ｃとの間となるように設けられている。さらに言い換えると、第２の不純物拡散領域２９（例えば、ｎ型拡散領域）と半導体基板１３（例えば、ｐ型チャネル）との間の接合位置を、深さの下限をフィン部１５の頂点位置とし、深さの上限をゲート電極用溝１８の底部１８ｃの位置とする。これにより、第２の不純物拡散領域２９は、２つのゲート電極用溝１８の第２の側面１８ｂに設けられたゲート絶縁膜２１の下端部以外の全てを覆うように配置されている。
【００５３】
ここで、第２の不純物拡散領域２９の深さが、フィン部１５の頂点よりも浅いと、上記ディスターブ不良の問題が顕在化してしまう。一方、第２の不純物拡散領域２９の深さが、ゲート電極用溝１８の底部１８ｃよりも深いと、ドープした不純物（例えば、ｎ型不純物）がフィン部１５にも到達するため、所望の閾値電圧（Ｖｔ）よりも低くなってしまう。そして、この閾値電圧（Ｖｔ）の低下を補うために半導体基板１３のチャネル濃度（例えば、ｐ型不純物の濃度）を高くしていくと、第１の不純物拡散領域２８（例えば、ｎ型拡散層）と半導体基板１３（例えば、ｐチャネル）との間の接合における電界強度が大きくなり、情報保持特性が劣化するという問題が顕在化する（図１９を参照）。
【００５４】
第２の不純物拡散領域２９は、第１及び第２のトランジスタ１９−１，１９−２に対して共通のソース／ドレイン領域（図２に示す構造の場合は、ドレイン領域）として機能する不純物拡散領域である。半導体基板１３がｐ型シリコン基板の場合、第２の不純物拡散領域２９は、半導体基板１３にｎ型不純物をイオン注入することで形成する。これにより、フィン部１５はｐ型となる。
【００５５】
図２０は、本実施形態の半導体装置１０における各不純物拡散領域の接合位置を説明するための関係図である。図２０は、横軸が半導体基板１３の表面１３ａからの深さを示しており、縦軸が半導体基板１３、第１及び第２の不純物拡散領域２８，２９の各不純物濃度を示している。また、図中において、第１及び第２の不純物拡散領域２８，２９の各プロファイルと、半導体基板１３とのプロファイルとの交点が冶金的接合位置となっている。
図２０には、ゲート電極用溝１８の深さと、フィン部１５の高さＨと、第２の不純物拡散領域２９の接合位置との関係が示されている。
【００５６】
このように、本実施形態の半導体装置１０は、ゲート電極用溝１８の底部１８ｃにフィン部１５を設けるとともに、第１の側面１８ａと第２の素子分離用溝５４で挟まれた半導体基板１３の上面１３ａを含み、かつ第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、半導体基板１３のうち、２つのゲート電極用溝１８間に位置する部分に配置され、一対のゲート電極用溝１８の第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の全てを覆う第２の不純物拡散領域２９と、を設ける構成となっている。これにより、第１及び第２のトランジスタ１９−１，１９−２を動作させた際、フィン部１５に第１のチャネル領域を形成するとともに、第１の側面１８ａに配置されたゲート絶縁膜２１の下部と接触する半導体基板１３、ゲート電極用溝１８の底部１８ｃと接触する半導体基板１３及び第２の側面１８ｂに配置された第２の不純物拡散領域２９の底部よりも下方の半導体基板１３に第２のチャネル領域を形成して、第２の側面１８ｂと接する部分であって第２の不純物拡散領域２９の底部よりも上方の半導体基板１３にはチャネル領域を設けない構成とすることができる。
つまり、ゲート絶縁膜２１を介してゲート電極２２に跨ぐように覆われたフィン部１５と、ゲート電極用溝１８を構成する３面とをする構成とすることができる。
【００５７】
つまり、第１及び第２のトランジスタ１９−１，１９−２がオン状態になった時、フィン部１５が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第１及び第２のトランジスタ１９−１，１９−２の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、ゲート電極２２を狭ピッチで配置した場合でも、第１及び第２のトランジスタ１９−１，１９−２を独立して、安定して動作させることができる。
【００５８】
また、隣り合うように配置された２つのゲート電極用溝１８の底部１８ｃにフィン部１５が設けられ、かつフィン部１５の深さＨが４０ｎｍ以下とされることにより、第１のトランジスタ１９−１と電気的に接続された下部電極５７に「Ｌ」を蓄積させ、第２のトランジスタ１９−２と電気的に接続された下部電極５７に「Ｈ」を蓄積させた状態を形成し、この状態で第１のトランジスタ１９−１に対応するゲート電極２２（ワード線）のオン／オフを繰り返した際、第１のトランジスタ１９−１のチャネル領域となるフィン部１５がｐ型であるために電子ｅ−（図示せず）が誘起されにくくなるため、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が第２のトランジスタ１９−２を構成する第２の不純物拡散領域２８（ドレイン領域）に到達することを抑制可能となる。
【００５９】
これにより、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ１９−２と電気的に接続された下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
また、隣り合うように配置された２つのゲート電極２２間の間隔が５０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【００６０】
図２Ａ及び図２Ｂを参照するに、開口部３２は、２つのゲート電極用溝１８から突出した埋め込み絶縁膜２４の間に形成されている。開口部３２は、第２の不純物拡散領域２９の上面２９ａを露出するように形成されている。
図２Ａ及び図２Ｂを参照するに、ビット線コンタクトプラグ３３は、開口部３２を埋め込むように設けられており、ビット線３４と一体に構成されている。ビット線コンタクトプラグ３３の下端は、第２の不純物拡散領域２９の上面２９ａと接触している。ビット線３４がポリシリコン膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ３３は、ポリシリコン膜により構成することができる。
【００６１】
図２Ａ及び図２Ｂを参照するに、ビット線３４は、埋め込み絶縁膜２４の上面２４ａに設けられており、ビット線コンタクトプラグ３３と一体に構成されている。これにより、ビット線３４は、ビット線コンタクトプラグ３３を介して、第２の不純物拡散領域２９と電気的に接続されている。
ビット線３４の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。
【００６２】
図２Ａ及び図２Ｂを参照するに、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線３４となる母材をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００６３】
図２Ａ及び図２Ｂを参照するに、サイドウォール膜３７は、ビット線３４の側面を覆うように設けられている。サイドウォール膜３７は、ビット線３４の側壁を保護する機能を有する。サイドウォール膜３７としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００６４】
図２Ａ及び図２Ｂを参照するに、層間絶縁膜３８は、マスク絶縁膜２６の上面２６ａ、及び第２の素子分離用絶縁膜５５の上面５５ａに設けられている。層間絶縁膜３８の上面３８ａは、キャップ絶縁膜３６の上面３６ａに対して面一とされている。層間絶縁膜３８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を用いることができる。
【００６５】
図２Ａ及び図２Ｂを参照するに、コンタクト孔４１は、第１の不純物拡散領域２８の上面２８ａの一部を露出するように、埋め込み絶縁膜２４、マスク絶縁膜２６、及び層間絶縁膜３８に形成されている。
図２Ａ及び図２Ｂを参照するに、容量コンタクトプラグ４２は、コンタクト孔４１を埋め込むように設けられている。容量コンタクトプラグ４２の下端は、第１の不純物拡散領域２８の上面２８ａの一部と接触している。これにより、容量コンタクトプラグ４２は、第１の不純物拡散領域２８と電気的に接続されている。容量コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａに対して面一とされている。容量コンタクトプラグ４２は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
【００６６】
図２Ａ及び図２Ｂを参照するに、容量コンタクトパッド４４は、その一部が容量コンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。容量コンタクトパッド４４上には、キャパシタ４８を構成する下部電極５７が接続されている。これにより、容量コンタクトパッド４４は、容量コンタクトプラグ４２と下部電極５７とを電気的に接続している。
【００６７】
図１を参照するに、容量コンタクトパッド４４は、円形状とされており、Ｙ方向において、容量コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｘ方向において、隣り合うビット線３４間に配置されている。
つまり、容量コンタクトパッド４４は、Ｙ方向に沿って１つおきにゲート電極２２上に容量コンタクトパッド４４の中心部を配置するか、Ｙ方向に沿って１つおきにゲート電極２２の側面上方に容量コンタクトパッド４４の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｙ方向に千鳥状に配置されている。
【００６８】
図２Ａ及び図２Ｂを参照するに、シリコン窒化膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。
キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。１つのキャパシタ４８は、１つの下部電極５７と、複数の下部電極５７に対して共通の容量絶縁膜５８と、複数の下部電極５７に対して共通の電極である上部電極５９と、を有する。
【００６９】
下部電極５７は、容量コンタクトパッド４４上に設けられており、容量コンタクトパッド４４と接続されている。下部電極５７は、王冠形状とされている。
容量絶縁膜５８は、シリコン窒化膜４６から露出された複数の下部電極５７の表面、及びシリコン窒化膜４６の上面を覆うように設けられている。
上部電極５９は、容量絶縁膜５８の表面を覆うように設けられている。上部電極５９は、容量絶縁膜５８が形成された下部電極５７の内部、及び複数の下部電極５７間を埋め込むように配置されている。上部電極５９の上面５９ａは、複数の下部電極５７の上端よりも上方に配置されている。
【００７０】
上記構成とされたキャパシタ４８は、容量コンタクトパッド４４を介して、第１の不純物拡散領域２８と電気的に接続されている。
なお、上部電極５９の上面５９ａを覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等を設けてもよい。
【００７１】
本発明を適用した実施形態である半導体装置１０は、以下の構成を有する。半導体基板１３よりなり、第１の方向に延在するように半導体基板１３に内設され、複数の素子形成領域Ｒを有した活性領域１６を区画する複数の第１の素子分離領域１４と、第１の方向と交差する第２の方向に延在するように半導体基板１３に内設され、活性領域１６を複数の素子形成領域Ｒに区画する複数の第２の素子分離領域１７と、隣接する第２の素子分離領域１７，１７の間に、半導体基板１３の表層に第１の素子分離領域１４及び活性領域１６と交差する第２の方向に延在して設けられ、互いに対向する第１及び第２の側面１８ａ，１８ｂと底部１８ｃとを有する一対のゲート電極用溝１８と、ゲート電極用溝１８のうち、活性領域１６に形成される第１の溝部１８Ａよりも第１の素子分離領域１４に形成される第２の溝部１８Ｂの深さを深くするとともに、第１の溝部１８Ａの第２の溝部１８Ｂと対向する部分の深さを当該第２の溝部１８Ｂの深さと略同一とすることによって、ゲート電極用溝１８の底部１８ｃから活性領域１６の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、一対のゲート電極用溝１８の下部に埋め込まれることによって、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成された一対のゲート電極２２と、第２の素子分離領域１７とゲート電極用溝１８との間の半導体基板１３の上面１３ａに設けられ、キャパシタ４８に接続される２つの第１の不純物拡散領域２８，２８と、第２の側面１８ｂ，１８ｂ同士が対向するように配置された一対のゲート電極用溝１８，１８の間の半導体基板１３に設けられ、ビット線３４に接続される１つの第２の不純物拡散領域２９と、を備え、素子形成領域Ｒは、第２の不純物拡散領域２９を共有するとともに、一方のゲート電極２２及びフィン部１５と一方の第１の不純物拡散領域２８とから少なくとも構成される第１のトランジスタ１９−１と、他方のゲート電極２２及びフィン部１５と他方の第１の不純物拡散領域２８とから少なくとも構成される第２のトランジスタ１９−２と、を有しゲート電極用溝１８の底部１８ｃの深さが、半導体基板１３の表面１３ａから１５０〜２００ｎｍであり、ゲート電極用溝１８の底部１８ｃからフィン部１５の頂点（上部）までの高さが、１０〜４０ｎｍである。
【００７２】
また、第２の不純物拡散領域２９の深さが、ゲート電極用溝１８の底部１８ｃよりも浅く、フィン部１５の頂点（上部）よりも深くなるように設けられている。
【００７３】
本実施形態の半導体装置１０によれば、ゲート電極用溝１８の底部１８ｃにフィン部１５を設けるとともに、第１の側面１８ａと第２の素子分離用溝５４で挟まれた半導体基板１３の上面１３ａを含み、かつ第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、半導体基板１３のうち、２つのゲート電極用溝１８間に位置する部分に配置され、一対のゲート電極用溝１８の第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の全てを覆う第２の不純物拡散領域２９と、を設ける構成となっている。これにより、第１及び第２のトランジスタ１９−１，１９−２を動作させた際、フィン部１５に第１のチャネル領域を形成するとともに、第１の側面１８ａに配置されたゲート絶縁膜２１の下部と接触する半導体基板１３、ゲート電極用溝１８の底面１８ｃと接触する半導体基板１３及び第２の側面１８ｂに配置された第２の不純物拡散領域２９の底部よりも下方の半導体基板１３に第２のチャネル領域を形成して、第２の側面１８ｂと接する部分であって第２の不純物拡散領域２９の底部よりも上方の半導体基板１３にはチャネル領域を設けない構成とすることができる。
つまり、ゲート絶縁膜２１を介してゲート電極２２に跨ぐように覆われたフィン部１５と、ゲート電極用溝１８を構成する３面とをする構成とすることができる。
【００７４】
つまり、第１及び第２のトランジスタ１９−１，１９−２がオン状態になった時、フィン部１５が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第１及び第２のトランジスタ１９−１，１９−２の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、ゲート電極２２を狭ピッチで配置した場合でも、第１及び第２のトランジスタ１９−１，１９−２を独立して、安定して動作させることができる。
【００７５】
また、隣り合うように配置された２つのゲート電極用溝１８の底部１８ｃにフィン部１５が設けられ、かつフィン部１５の深さＨが４０ｎｍ以下とされることにより、第１のトランジスタ１９−１と電気的に接続された下部電極５７に「Ｌ」を蓄積させ、第２のトランジスタ１９−２と電気的に接続された下部電極５７に「Ｈ」を蓄積させた状態を形成し、この状態で第１のトランジスタ１９−１に対応するゲート電極２２（ワード線）のオン／オフを繰り返した際、第１のトランジスタ１９−１のチャネル領域となるフィン部１５がｐ型であるために電子ｅ−（図示せず）が誘起されにくくなるため、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が第２のトランジスタ１９−２を構成する第２の不純物拡散領域２８（ドレイン領域）に到達することを抑制可能となる。
【００７６】
これにより、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ１９−２と電気的に接続された下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
また、隣り合うように配置された２つのゲート電極２２間の間隔が５０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【００７７】
また、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、を設けることにより、ゲート電極２２が半導体基板１３の表面１３ａよりも上方に突出することがなくなる。
これにより、本実施形態のように、半導体装置１０としてＤＲＡＭを用いた場合、ゲート電極２２を形成する工程よりも後の工程で形成されるビット線３４やキャパシタ４８の形成を容易に行なうことが可能となるので、半導体装置１０を容易に製造できる。
【００７８】
図３Ａ〜図３Ｄ、図４Ａ〜図４Ｄ、図５Ａ〜図５Ｄ、図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄ、図８Ａ〜図８Ｄ、図９Ａ〜図９Ｄ、図１０Ａ〜図１０Ｃ、図１１Ａ〜図１１Ｃ、図１２Ａ〜図１２Ｃ、図１３Ａ〜図１３Ｃ、図１４、図１５、及び図１６を参照して、本実施形態の半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
ここで、図３Ａ〜図１３Ａに示すＡ−Ａ線は、図１に示すＡ−Ａ線に、図３Ｂ〜図１３Ｂに示すＢ−Ｂ線は、図１に示すＢ−Ｂ線に、それぞれ対応している。
また、図３Ａ〜図９Ａに示すＣ−Ｃ線に沿った断面を、図３Ｄ〜図９Ｄにそれぞれ示す。上記Ｃ−Ｃ線に沿った断面は、本実施形態の半導体装置１０における埋め込みワード線であるゲート電極２２の延在方向に沿った断面を示している。
【００７９】
始めに、図３Ａ〜図３Ｄに示す工程では、半導体基板１３の主面１３ａに、パッド酸化膜６５を形成する。次いで、パッド酸化膜６５上に、溝状の開口部６６ａを有したシリコン窒化膜６６を形成する。
図３Ａ及び図３Ｂに示すように、開口部６６ａは、Ｘ方向に所定角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＹ方向に所定の間隔で複数形成する。
このとき、開口部６６ａは、第１の素子分離用溝５１の形成領域に対応するパッド酸化膜６５の上面を露出するように形成する。開口部６６ａは、シリコン窒化膜６６上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜６６をエッチングすることで形成する。該ホトレジストは、開口部６６ａを形成後に除去する。
【００８０】
次いで、開口部６６ａを有したシリコン窒化膜６６をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体基板１３をエッチングすることで、第１の方向に延在する第１の素子分離用溝５１を形成する。
第１の素子分離用溝５１の幅Ｗ１は、例えば、４３ｎｍとすることができる。また、第１の素子分離用溝５１の深さＤ１（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば、２５０ｎｍとすることができる。
【００８１】
次いで、図４Ａ〜図４Ｄに示す工程では、第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５２を形成する。
具体的には、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ２膜））、或いはＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｒａｓｓ）法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）により、第１の素子分離用溝５１を埋め込む。
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜６６の上面よりも上方に成膜されたシリコン酸化膜（ＳｉＯ２膜）を除去することで、第１の素子分離用溝５１にシリコン酸化膜（ＳｉＯ２膜）よりなる第１の素子分離用絶縁膜５２を形成する。
これにより、第１の素子分離用溝５１及び第１の素子分離用絶縁膜５２よりなり、かつ第１の方向に延在する帯状の活性領域１６を区画する第１の素子分離領域１４が形成される。
【００８２】
次いで、図５Ａ〜図５Ｄに示す工程では、図４Ａ〜図４Ｄに示すシリコン窒化膜６６を除去し、その後、パッド酸化膜６５を除去する。具体的には、熱燐酸によりシリコン窒化膜６６を除去し、その後、ＨＦ（フッ化水素）系のエッチング液により、パッド酸化膜６５を除去する。これにより、帯状の活性領域１６が露出される。
次いで、第１の素子分離用絶縁膜５２のうち、半導体基板１３の主面１３ａから突出した部分を除去することで、第１の素子分離用絶縁膜５２の上面５２ａを半導体基板１３の主面１３ａに対して面一にする。半導体基板１３の主面１３ａから突出した第１の素子分離用絶縁膜５２の除去は、例えば、ウエットエッチングにより行う。
【００８３】
次いで、図６Ａ〜図６Ｄに示す工程では、図５Ａ〜図５Ｄに示す半導体基板１３の主面１３ａ及び第１の素子分離用絶縁膜５２の上面５２ａに、溝状の開口部２６Ａを有したマスク絶縁膜２６を形成する。
具体的には、マスク絶縁膜２６は、半導体基板１３の主面１３ａ及び第１の素子分離用絶縁膜５２の上面５２ａを覆うシリコン窒化膜（マスク絶縁膜２６の母材）を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとする異方性エッチングにより開口部２６Ａを加工することで形成する。
このとき、開口部２６Ａは、Ｙ方向（第２の方向）に延在し、かつＸ方向に対して所定の間隔で複数形成する（図６Ａ参照）。また、開口部２６Ａは、第２の素子分離用溝５４の形成領域に対応する半導体基板１３の主面１３ａを露出するように形成する。また、ホトレジスト（図示せず）は、開口部２６Ａを形成後に除去する。
【００８４】
次いで、開口部２６Ａを有したマスク絶縁膜２６をマスクとする異方性エッチング（具体的には、ドライエッチング）により、半導体基板１３をエッチングすることで、第１の方向に延在する第２の素子分離用溝５４を形成する。
第２の素子分離用溝５４の深さＤ２（半導体基板１３の主面１３ａを基準としたときの深さ）は、例えば、２５０ｎｍとすることができる。
【００８５】
次いで、第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５５を形成する。
具体的には、ＨＤＰ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）により、第２の素子分離用溝５４を埋め込む。
次いで、ＣＭＰ法により、マスク絶縁膜２６の上面２６ａよりも上方に成膜された絶縁膜を除去することで、第２の素子分離用溝５４に、シリコン酸化膜（ＳｉＯ２膜）よりなり、かつマスク絶縁膜２６の上面２６ａに対して面一とされた上面５５ａを有する第２の素子分離用絶縁膜５５を形成する。
これにより、第２の素子分離用溝５４及び第２の素子分離用絶縁膜５５よりなり、かつ図５Ａ〜図５Ｄに示す帯状の活性領域１６を複数の素子形成領域Ｒに区画する第２の素子分離領域１７を形成する。
【００８６】
このように、半導体基板１３に形成された第１の素子分離用溝５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５２よりなり、帯状の活性領域１６を区画する第１の素子分離領域１４を形成後、半導体基板１３に形成された第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５５よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７を形成することにより、第２の素子分離用溝５４内に、ゲート絶縁膜２１を介して、負の電位が付与されるダミーゲート電極（図示せず）を設けて複数の素子形成領域Ｒを区画した場合と比較して、ダミーゲート電極の電位が第１及び第２のトランジスタ１９−１，１９−２（図２参照）に悪影響を及ぼすことがなくなるため、第１及び第２のトランジスタ１９−１，１９−２を容易にＯｎ（オン）させることができると共に、メモリセルアレイ１１のデータの保持特性を向上させることができる。
【００８７】
次いで、図７Ａ〜図７Ｄに示す工程では、２つの第２の素子分離領域１７間に位置するマスク絶縁膜２６に、Ｙ方向に延在する２つの溝状の開口部２６Ｂを形成する。
このとき、開口部２６Ｂは、ゲート電極用溝１８の形成領域に対応する半導体基板１３の主面１３ａを露出するように形成する。開口部２６Ｂは、マスク絶縁膜２６上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）によりマスク絶縁膜２６をエッチングすることで形成する。該ホトレジストは、開口部２６Ｂを形成後に除去する。
【００８８】
次いで、図７Ｄに示すように、開口部２６Ｂを有したマスク絶縁膜２６をマスクとする異方性エッチング（具体的には、ドライエッチング）により、先ず、第１の素子分離領域１４を構成する素子分離用絶縁膜５２を選択的にエッチングする。これにより、ゲート電極用溝１８のうち、第１の素子分離領域１４に第２の溝部１８Ｂを形成する。ここで、第２の溝部１８Ｂの深さＤ４（半導体基板１３の主面１３ａを基準としたときの深さ、図示せず）は、第１及び第２の素子分離用溝５１，５４の深さＤ１，Ｄ２よりも浅くなるように形成する。具体的には、第１及び第２の素子分離用溝５１，５４の深さＤ１，Ｄ２が、例えば２５０ｎｍの場合、１５０〜２００ｎｍの範囲とすることができる。
【００８９】
次に、活性領域１６を構成する半導体基板１３を選択的にエッチングする。これにより、ゲート電極用溝１８のうち、活性領域１６に第１の溝部１８Ａを形成する。ここで、第１の溝部１８Ａの深さＤ３（半導体基板１３の主面１３ａを基準としたときの深さ）は、第２の溝部１８Ｂの深さＤ４よりも浅くなるように形成する。具体的には、第２の溝部１８Ｂの深さＤ４よりも１０〜４０ｎｍ浅くなるように形成する。第１及び第２の素子分離用溝５１，５４の深さＤ１，Ｄ２が２５０ｎｍの場合、ゲート電極用溝１８の深さＤ４は、例えば、１５０ｎｍとすることができる。
【００９０】
次いで、図８Ａ〜図８Ｄに示す工程では、開口部２６Ｂを有したマスク絶縁膜２６をマスクとする等方エッチング（具体的には、ドライウェットエッチング）により、ゲート電極用溝１８を構成する第１の溝部１８Ａの、第２の溝部１８Ｂと対向する部分の深さを当該第２の溝部１８Ｂの深さと略同一となるまで選択的にエッチングする。
【００９１】
このようにして、ゲート電極用溝１８のうち、活性領域１６に形成される第１の溝部１８Ａは、第２の溝部１８Ｂと対向する端部の深さが第２の溝部１８Ｂの深さと同じ深さ（すなわち、Ｄ４）となるように（図８Ｃ及び図８Ｄを参照）形成することができる。これに対して、中央部分の深さがＤ３となるように形成することができる（図８Ｂ及び図Ｄを参照）。すなわち、第１及び第２の側面１８ａ，１８ｂ及び底部１８ｃを有したゲート電極用溝１８及び上記底部１８ｃから活性領域１６の一部が突き出すように設けられたフィン部１５を形成することができる。
【００９２】
次いで、図９Ａ〜図９Ｄに示す工程では、各々のゲート電極用溝１８の表面（すなわち、第１及び第２の側面１８ａ，１８ｂ、及びゲート電極用溝１８の底部１８ｃ）とフィン部１５の表面（すなわち、上部１５ａと互いに対向する一対の側面１５ｂ，１５ｃ）を覆うゲート絶縁膜２１を形成する。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜２１として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜２１は、熱酸化法により形成することができる。この場合、ゲート絶縁膜２１の厚さは、例えば、６ｎｍとすることができる。
【００９３】
次いで、上面２２ａが半導体基板１３の主面１３ａよりも低くなるように、ゲート絶縁膜２１を介して、各々のフィン部１５を跨ぐようにゲート電極用溝１８の下部を埋め込むゲート電極２２を形成する（図９Ｄを参照）。
具体的には、例えば、ＣＶＤ法により、ゲート電極用溝１８を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝１８の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極２２を形成する。各々のゲート電極２２は、メモリセルのワード線を構成する。
【００９４】
次いで、ゲート電極２２の上面２２ａを覆うと共に、ゲート電極用溝１８及び溝状の開口部２６Ｂを埋め込む、埋め込み絶縁膜２４を形成する。
具体的には、ＨＤＰ法により形成された絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））、或いはＳＯＧ法により形成された塗布系の絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））により、ゲート電極用溝１８の上部及び開口部２６Ｂを埋め込む。
次いで、ＣＭＰ法により、マスク絶縁膜２６の上面２６ａよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝１８及び開口部２６Ｂを埋め込む絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））よりなり、かつマスク絶縁膜２６の上面２６ａに対して面一とされた上面２４ａを有した埋め込み絶縁膜２４を形成する。
なお、図３Ｄ〜図９Ｄにより、埋め込みワード線であるサドルフィン型のゲート電極２２が形成されるため、以降の図では図３Ａ〜図９Ａに示すＣ−Ｃ線に沿った断面図は省略する。
【００９５】
次いで、図１０Ａ〜図１０Ｃに示す工程では、図９Ａ〜図９Ｃに示す構造体の上面全体に、ｎ型不純物（半導体基板１３であるｐ型シリコン基板とは異なる導電型の不純物）であるリン（Ｐ）を、エネルギーが１００ＫｅＶ、ドーズ量が１Ｅ１４ａｔｍｏｓ／ｃｍ２の条件でイオン注入することで、ゲート電極用溝１８と第１の素子分離領域１７との間に位置する半導体基板１３に第１の不純物拡散領域２８を形成すると共に、２つのゲート電極用溝１８間に位置する半導体基板１３に第２の不純物拡散領域２９の一部となる不純物拡散領域７１を形成する。
これにより、ゲート電極用溝１８の第１の側面１８ａ側に位置する半導体基板１３に、第１の側面１８ａに形成されたゲート絶縁膜２１の上部２１Ａを覆うように、第１の不純物拡散領域２８が形成される。
このとき、第１不純物拡散領域２８は、第１の側面１８ａと第２の素子分離用溝５４に挟まれた半導体基板１３の上面１３ａを含み、かつ埋め込みゲート電極２２の上面２２ａよりも高い位置に底面２８ｂを有するように形成する。
なお、この段階でのマスク絶縁膜２６の厚さは、例えば、５０ｎｍとすることができる。
【００９６】
次いで、図１１Ａ〜図１１Ｃに示す工程では、埋め込み酸化膜２４の上面２４ａ、マスク絶縁膜２６の上面２６ａ、及び第２の素子分離用絶縁膜５５の上面５５ａに、埋め込み絶縁膜２４間に位置するマスク絶縁膜２６の上面２６ａを露出する溝状の開口部７３ａを有したホトレジスト７３を形成する。
次いで、ホトレジスト７３をマスクとするエッチング（ウエットエッチング、或いはドライエッチング）により、開口部７３ａから露出されたマスク絶縁膜２６を除去する。
これにより、不純物拡散領域７１の上面７１ａが露出されると共に、不純物拡散領域７１の上面７１ａに対して面一とされた第１の素子分離用絶縁膜５２の上面５２ａの一部が露出される。
【００９７】
次いで、図１２Ａ〜図１２Ｃに示す工程では、ホトレジスト７３から露出された不純物拡散領域７１（言い換えれば、不純物拡散領域７１が形成された半導体基板１３）に、ｎ型不純物（半導体基板１３であるｐ型シリコン基板とは異なる導電型の不純物）であるリン（Ｐ）を、選択的にイオン注入することで、２つのゲート電極用溝１８間に位置する半導体基板１３に、その底部の深さがフィン部１５の上面１５ａの頂点とゲート電極用溝１８の底部１８ｃとの間となるように、第２の不純物拡散領域２９を形成する。上記イオン注入は、エネルギーが１５ＫｅＶ、ドーズ量が５Ｅ１４ａｔｍｏｓ／ｃｍ２の条件で１段目のイオン注入を行った後に、エネルギーが３０ＫｅＶ、ドーズ量が２Ｅ１３ａｔｍｏｓ／ｃｍ２の条件で２段目のイオン注入を行なう（２段注入）。
これにより、第２の不純物拡散領域２９は、２つのゲート電極用溝１８の第２の側面１８ｂに設けられたゲート絶縁膜２１の下端部以外の全てを覆うように第２の不純物拡散領域２９が形成されると共に、ゲート絶縁膜２１、フィン部１５及びゲート電極２２、埋め込み絶縁膜２４、第１の不純物拡散領域２８、及び第２の不純物拡散領域２９を備えた第１及び第２のトランジスタ１９−１，１９−２が形成される。
【００９８】
このように、ゲート電極用溝１８の底部１８ｃにフィン部１５を設けるとともに、第１の側面１８ａと第２の素子分離用溝５４で挟まれた半導体基板１３の上面１３ａを含み、かつ第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、半導体基板１３のうち、２つのゲート電極用溝１８間に位置する部分に配置され、一対のゲート電極用溝１８の第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の全てを覆う第２の不純物拡散領域２９と、を設ける構成となっている。これにより、第１及び第２のトランジスタ１９−１，１９−２を動作させた際、フィン部１５に第１のチャネル領域を形成するとともに、第１の側面１８ａに配置されたゲート絶縁膜２１の下部と接触する半導体基板１３、ゲート電極用溝１８の底部１８ｃと接触する半導体基板１３及び第２の側面１８ｂに配置された第２の不純物拡散領域２９の底部よりも下方の半導体基板１３に第２のチャネル領域を形成して、第２の側面１８ｂと接する部分であって第２の不純物拡散領域２９の底部よりも上方の半導体基板１３にはチャネル領域を形成しないことが可能となる。
【００９９】
つまり、第１及び第２のトランジスタ１９−１，１９−２がオン状態になった時、フィン部１５が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第１及び第２のトランジスタ１９−１，１９−２の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、ゲート電極２２を狭ピッチで配置した場合でも、第１及び第２のトランジスタ１９−１，１９−２を独立して、安定して動作させることができる。
【０１００】
また、隣り合うように配置された２つのゲート電極用溝１８の底部１８ｃにフィン部１５が設けられ、かつフィン部１５の深さＨが４０ｎｍ以下とされることにより、第１のトランジスタ１９−１と電気的に接続された下部電極５７に「Ｌ」を蓄積させ、第２のトランジスタ１９−２と電気的に接続された下部電極５７に「Ｈ」を蓄積させた状態を形成し、この状態で第１のトランジスタ１９−１に対応するゲート電極２２（ワード線）のオン／オフを繰り返した際、第１のトランジスタ１９−１のチャネル領域となるフィン部１５がｐ型であるために電子ｅ−（図示せず）が誘起されにくくなるため、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が第２のトランジスタ１９−２を構成する第２の不純物拡散領域２８（ドレイン領域）に到達することを抑制可能となる。
【０１０１】
これにより、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ１９−２と電気的に接続された下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
また、隣り合うように配置された２つのゲート電極２２間の間隔が５０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【０１０２】
次いで、図１３Ａ〜図１３Ｃに示す工程では、図１２Ａ〜図１２Ｃに示すホトレジスト７３を除去する。
次いで、図１４Ａ及び図１４Ｂに示す工程では、開口部３２を埋め込むビット線コンタクトプラグ３３、及びビット線コンタクトプラグ３３上に配置され、Ｘ方向に延在するビット線３４（図１参照）を一括形成する。
具体的には、図１４Ａに示すように、埋め込み絶縁膜２４の上面２４ａに、開口部３２を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜（このとき、ポリシリコン膜が開口部３２を埋め込むように成膜）する。
次いで、図示していないタングステン膜上に、キャップ絶縁膜３６の母材となる図示していないシリコン窒化膜（ＳｉＮ膜）を成膜する。
その後、ホトリソグラフィ技術により、シリコン窒化膜（ＳｉＮ膜）上に、ビット線３４の形成領域を覆うホトレジスト（図示せず）を形成する。
【０１０３】
次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、シリコン窒化膜（ＳｉＮ膜）、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜（ＳｉＮ膜）よりなるキャップ絶縁膜３６と、ポリシリコン膜よりなり、第２の不純物拡散領域２９の上面２９ａと接触するビット線コンタクトプラグ３３と、ビット線コンタクトプラグ３３上に配置され、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線３４と、を一括形成する。
【０１０４】
次いで、ビット線３４の側面、及びキャップ絶縁膜３６を覆うように、図示していないシリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）を順次成膜し、その後、シリコン酸化膜（ＳｉＯ２膜）及びシリコン窒化膜（ＳｉＮ膜）を全面エッチバックすることにより、キャップ絶縁膜３６の側面及びビット線３４の側面を覆うサイドウォール膜３７を形成する。
【０１０５】
このように、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させることでサイドウォール膜３７を形成することにより、層間絶縁膜３８としてＳＯＧ法により形成された塗布系の絶縁膜（具体的には、シリコン酸化膜（ＳｉＯ２膜））を成膜した際、シリコン酸化膜（塗布系の絶縁膜）の濡れ性が改善されるため、シリコン酸化膜（塗布系の絶縁膜）中へのボイドの発生を抑制できる。
【０１０６】
次いで、埋め込み絶縁膜２４の上面２４ａ、マスク絶縁膜２６の上面２６ａ、及び第２の素子分離用絶縁膜５５の上面５５ａに、サイドウォール膜３７を覆うと共に、キャップ絶縁膜３６の上面３６ａに対して面一とされた上面３８ａを有した層間絶縁膜３８を形成する。これにより、キャップ絶縁膜３６の上面３６ａが、層間絶縁膜３８から露出される。
【０１０７】
具体的には、埋め込み絶縁膜２４の上面２４ａ、マスク絶縁膜２６の上面２６ａ、及び第２の素子分離用絶縁膜５５の上面５５ａに、サイドウォール膜３７を覆うように、ＳＯＧ法により塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜（塗布系の絶縁膜）の膜質を緻密にする。
また、上記ＳＯＧ法によりシリコン酸化膜（塗布系の絶縁膜）を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【０１０８】
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面３６ａが露出するまで、熱処理されたシリコン酸化膜（塗布系の絶縁膜）の研磨を行なう。これにより、キャップ絶縁膜３６の上面３６ａに対して面一とされた上面３８ａを有した層間絶縁膜３８が形成される。
なお、図１４Ａ及び図１４Ｂに示す構造体には図示していないが、上記シリコン酸化膜（塗布系の絶縁膜）の研磨後に、ＣＶＤ法により、キャップ絶縁膜３６の上面３６ａ及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
【０１０９】
次いで、図１５Ａ及び図１５Ｂに示す工程では、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、マスク絶縁膜２６、埋め込み絶縁膜２４、及びゲート絶縁膜２１を異方性エッチング（具体的には、ドライエッチング）することで、第１の不純物拡散領域２８の上面２８ａの一部を露出するコンタクト孔４１を形成する。
この際のドライエッチングは、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングするステップと、シリコン窒化膜（ＳｉＮ膜）を選択的にエッチングするステップとに分けて行なう。
【０１１０】
次いで、コンタクト孔４１内に、上面４２ａが層間絶縁膜３８の上面３８ａに対して面一とされ、かつ下端が第１の不純物拡散領域２８の上面２８ａと接触する容量コンタクトプラグ４２を形成する。
具体的には、コンタクト孔４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（図示せず）と、タングステン膜（図示せず）とを順次積層させ、次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔４１内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ４２を形成する。
【０１１１】
次いで、層間絶縁膜３８の上面３８ａに、容量コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（図示せず）を成膜する。
【０１１２】
次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、ホトレジスト（図示せず）を除去する。
次いで、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うシリコン窒化膜４６を形成する。
【０１１３】
次いで、図１６Ａ及び図１６Ｂに示す工程では、シリコン窒化膜４６上に、図示していない厚さの厚いシリコン酸化膜（ＳｉＯ２膜）を成膜する。該シリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば、厚さ１５００ｎｍとすることができる。
次いで、ホトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（図示せず）及びシリコン窒化膜４６をエッチングすることで、容量コンタクトパッド４４を露出するシリンダーホール（図示せず）を形成する。その後、ホトレジスト（図示せず）を除去する。
【０１１４】
次いで、シリンダーホール（図示せず）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極５７を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）を除去することで、シリコン窒化膜４６の上面を露出させる。次いで、シリコン窒化膜４６の上面、及び下部電極５７を覆う容量絶縁膜５８を形成する。
【０１１５】
次いで、容量絶縁膜５８の表面を覆うように、上部電極５９を形成する。このとき、上部電極５９は、上部電極５９の上面５９ａの位置が容量絶縁膜５８よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド４４上に、下部電極５７、容量絶縁膜５８、及び上部電極５９よりなるキャパシタ４８が形成される。
これにより、第１の実施の形態の半導体装置１０が製造される。なお、実際には、上部電極５９の上面５９ａに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
【０１１６】
第１の実施の形態の半導体装置の製造方法によれば、ゲート電極用溝１８の底部１８ｃにフィン部１５を設けるとともに、第１の側面１８ａと第２の素子分離用溝５４で挟まれた半導体基板１３の上面１３ａを含み、かつ第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、半導体基板１３のうち、２つのゲート電極用溝１８間に位置する部分に配置され、一対のゲート電極用溝１８の第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の全てを覆う第２の不純物拡散領域２９と、を設ける構成となっている。これにより、第１及び第２のトランジスタ１９−１，１９−２を動作させた際、フィン部１５に第１のチャネル領域を形成するとともに、第１の側面１８ａに配置されたゲート絶縁膜２１の下部と接触する半導体基板１３、ゲート電極用溝１８の底部１８ｃと接触する半導体基板１３及び第２の側面１８ｂに配置された第２の不純物拡散領域２９の底部よりも下方の半導体基板１３に第２のチャネル領域を形成して、第２の側面１８ｂと接する部分であって第２の不純物拡散領域２９の底部よりも上方の半導体基板１３にはチャネル領域を形成しないことが可能となる。
【０１１７】
つまり、第１及び第２のトランジスタ１９−１，１９−２がオン状態になった時、フィン部１５が完全に空乏化するので、従来のトランジスタよりも抵抗が低く、電流がながれやすくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。
また、第１及び第２のトランジスタ１９−１，１９−２の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。
よって、半導体装置１０を微細化して、ゲート電極２２を狭ピッチで配置した場合でも、第１及び第２のトランジスタ１９−１，１９−２を独立して、安定して動作させることができる。
【０１１８】
また、隣り合うように配置された２つのゲート電極用溝１８の底部１８ｃにフィン部１５が設けられ、かつフィン部１５の深さＨが４０ｎｍ以下とされることにより、第１のトランジスタ１９−１と電気的に接続された下部電極５７に「Ｌ」を蓄積させ、第２のトランジスタ１９−２と電気的に接続された下部電極５７に「Ｈ」を蓄積させた状態を形成し、この状態で第１のトランジスタ１９−１に対応するゲート電極２２（ワード線）のオン／オフを繰り返した際、第１のトランジスタ１９−１のチャネル領域となるフィン部１５がｐ型であるために電子ｅ−（図示せず）が誘起されにくくなるため、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が第２のトランジスタ１９−２を構成する第２の不純物拡散領域２８（ドレイン領域）に到達することを抑制可能となる。
【０１１９】
これにより、第１のトランジスタ１９−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ１９−２と電気的に接続された下部電極５７に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
また、隣り合うように配置された２つのゲート電極２２間の間隔が５０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【０１２０】
また、ゲート絶縁膜２１を介して、各々のゲート電極用溝１８の下部を埋め込むようにゲート電極２２を形成し、その後、各々のゲート電極用溝１８を埋め込むように、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４を形成することにより、ゲート電極２２が半導体基板１３の表面１３ａよりも上方に突出することがなくなる。
これにより、本実施の形態のように、半導体装置１０としてＤＲＡＭを製造する場合、ゲート電極２２を形成する工程よりも後の工程で形成されるビット線３４やキャパシタ４８を容易に形成することが可能となるので、半導体装置１０を容易に製造できる。
【０１２１】
なお、本実施形態では、埋め込み絶縁膜２４としてシリコン酸化膜（ＳｉＯ２膜）を用いると共に、マスク絶縁膜２６としてシリコン窒化膜（ＳｉＮ膜）を用いた場合を例に挙げて説明したが、埋め込み絶縁膜２４としてシリコン窒化膜（ＳｉＮ膜）を用いると共に、マスク絶縁膜２６としてシリコン酸化膜（ＳｉＯ２膜）を用いてもよい。
これにより、図１５Ａ及び図１５Ｂに示す工程において、コンタクト孔４１を形成する際、埋め込み絶縁膜２４となるシリコン窒化膜（ＳｉＮ膜）がエッチングストッパーとして機能するため、コンタクト孔４１がゲート電極２２の上面２２ａを露出することがなくなるので、コンタクト孔４１に形成される容量コンタクトプラグ４２を介して、容量コンタクトパッド４４とゲート電極２２とが導通することを防止できる。
【０１２２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１２３】
図１７は、本発明を適用した実施の形態に係る半導体装置に適用可能なメモリセルアレイのレイアウトの他の例を示す平面図である。図１７において、図１に示す構造体と同一構成部分には、同一符号を付す。
上記説明した実施の形態の半導体装置１０は、図１７に示すような活性領域１６及びビット線３４がジグザグ形状とされたレイアウトにも適用可能である。
【産業上の利用可能性】
【０１２４】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２５】
１０…半導体装置
１１…メモリセルアレイ
１３…半導体基板
１３ａ…主面
１４…第１の素子分離領域
１５…フィン部
１５ａ…上部
１５ｂ，１５ｃ…側面
１６…活性領域
１７…第２の素子分離領域
１８…ゲート電極用溝
１８Ａ…第１の溝部
１８Ｂ…第２の溝部
１８ａ…第１の側面
１８ｂ…第２の側面
１８ｂ…底部
１９−１…第１のトランジスタ
１９−２…第２のトランジスタ
２１…ゲート絶縁膜
２１Ａ…上部
２２…ゲート電極
２２ａ，２４ａ，２６ａ，２８ａ，２９ａ，３６ａ，３８ａ，４２ａ，５２ａ，５５ａ，５９ａ，８６ａ…上面
２４…埋め込み絶縁膜
２６…マスク絶縁膜
２６Ａ，２６Ｂ，３２，６６ａ，７３ａ…開口部
２８…第１の不純物拡散領域
２８ｂ…底面
２９…第２の不純物拡散領域
３３…ビット線コンタクトプラグ
３４…ビット線
３６…キャップ絶縁膜
３７…サイドウォール膜
３８…層間絶縁膜
４１…コンタクト孔
４２…容量コンタクトプラグ
４４…容量コンタクトパッド
４６，６６…シリコン窒化膜
４８…キャパシタ
５１…第１の素子分離用溝
５２…第１の素子分離用絶縁膜
５４，９８…第２の素子分離用溝
５５…第２の素子分離用絶縁膜
５７…下部電極
５８…容量絶縁膜
５９…上部電極
６５…パッド酸化膜
７１…不純物拡散領域
７３…ホトレジスト
８５，１０１…第１の領域
８６…第２の領域
９１…溝
９３Ａ…底部
Ｄ１，Ｄ２，Ｄ３，Ｄ４…深さ
Ｈ…フィン部の高さ
Ｒ…素子形成領域
Ｗ１…幅
【図１】
2012234964.tif 000003
【図２Ａ】
2012234964.tif 000004
【図２Ｂ】
2012234964.tif 000005
【図２Ｃ】
2012234964.tif 000006
【図３Ａ】
2012234964.tif 000007
【図３Ｂ】
2012234964.tif 000008
【図３Ｃ】
2012234964.tif 000009
【図３Ｄ】
2012234964.tif 000010
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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