(57)【要約】【課題】画素回路の構成が簡略であり、かつ、表示品質が向上される表示装置及びその駆動方法の提供。【解決手段】流れる電流の量に依存する発光輝度で発光する自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、前記入力端子と前記スイッチ端子との間の電圧により、前記電流を制御する電流制御素子と、前記電流制御素子に対して並列に接続されるとともに、前記電流が流れる向きと逆方向に接続される整流素子と、前記自発光素子に電流を供給する電流源電圧及び前記電流源電圧より低い電圧である放電用基準電圧を含む複数の電圧のいずれかを選択して、前記電流制御素子の前記入力端子に供給する電圧供給手段と、表示データに応じて制御電圧を前記電流制御素子の前記スイッチ端子に供給する表示制御手段と、を備える。【選択図】図３
2012027277.tif 000002
【特許請求の範囲】
【請求項１】
流れる電流の量に依存する発光輝度で発光する自発光素子と、
入力端子と出力端子とスイッチ端子とを有するとともに、前記入力端子と前記スイッチ端子との間の電圧により、前記電流を制御する電流制御素子と、
前記電流制御素子に対して並列に接続されるとともに、前記電流が流れる向きと逆方向に接続される整流素子と、
前記自発光素子に電流を供給する電流源電圧及び前記電流源電圧より低い電圧である放電用基準電圧を含む複数の電圧のいずれかを選択して、前記電流制御素子の前記入力端子に供給する電圧供給手段と、
表示データに応じて制御電圧を前記電流制御素子の前記スイッチ端子に供給する表示制御手段と、
を備える、表示装置。
【請求項２】
前記電圧供給手段は、第１の期間に、前記電流制御素子の前記入力端子に、前記電流源電圧を供給し、
前記表示制御手段は、前記第１の期間に、前記電流制御素子の前記出力端子と前記自発光素子とを導通させるとともに、前記電流制御素子の前記スイッチ端子に、前記制御電圧を供給し、
前記電圧供給手段は、前記第１の期間に続く第２の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、
前記表示制御手段は、前記第２の期間に、前記電流制御素子の前記出力端子と前記自発光素子との導通を遮断するとともに、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させる、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示制御手段は、第１及び第２の電極を有するとともに、前記電流制御素子の前記スイッチ端子に前記第１の電極が接続する記憶容量を、さらに備え、
さらに、前記表示制御手段は、前記第２の期間に、前記第１の期間に印加する表示用基準電圧より高い放電増強電圧を、前記記憶容量の前記第２の電極に印加する、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記電圧供給手段は、前記第２の期間の後の期間である第３の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、
前記表示制御手段は、前記第３の期間に、前記電流制御素子の前記スイッチ端子と前記出力端子との導通を遮断するとともに、前記放電増強電圧より低いリセット電圧を、前記記憶容量の前記第２の電極に供給し、さらに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、
ことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記電圧供給手段は、前記第２の期間の後であって前記第３の期間の前の期間である第４の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、
前記表示制御手段は、前記第４の期間に、前記記憶容量の前記第２の電極に前記放電増強電圧を印加し、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させるとともに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、
ことを特徴とする請求項４に記載の表示装置。
【請求項６】
流れる電流の量に依存する発光輝度で発光する他の自発光素子と、
入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、
前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、
前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記電流制御素子とは独立して、前記他の電流制御素子の該入力端子に供給し、
前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、前記電流制御素子とは独立して、供給する、
ことを特徴とする請求項１に記載の表示装置。
【請求項７】
流れる電流の量に依存する発光輝度で発光する自発光素子と、
入力端子と出力端子とスイッチ端子とを有するとともに、前記入力端子と前記スイッチ端子との間の電圧により、前記電流を制御する電流制御素子と、
前記電流制御素子に対して並列に接続されるとともに、前記電流が流れる向きと逆方向に接続される整流素子と、
前記自発光素子に電流を供給する電流源電圧及び前記電流源電圧より低い電圧である放電用基準電圧を含む複数の電圧のいずれかを選択して、前記電流制御素子の前記入力端子に供給する電圧供給手段と、
表示データに応じて制御電圧を前記電流制御素子の前記スイッチ端子に供給する表示制御手段と、を備える、表示装置の駆動方法であって、
前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記電流源電圧を供給し、前記表示制御手段が、前記電流制御素子の前記出力端子と前記自発光素子とを導通させるとともに、前記電流制御素子の前記スイッチ端子に、前記制御電圧を供給する、第１駆動と、
前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記電流制御素子の前記出力端子と前記自発光素子との導通を遮断するとともに、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させる、前記第１駆動に続く第２駆動と、
を含む、ことを特徴とする表示装置の駆動方法。
【請求項８】
前記表示制御手段は、第１及び第２の電極を有するとともに、前記電流制御素子の前記スイッチ端子に前記第１の電極が接続する記憶容量を、さらに備え、
前記第２駆動は、前記表示制御手段が、前記第１駆動時に印加する表示用基準電圧より高い放電増強電圧を、前記記憶容量の前記第２の電極に印加する駆動を含む、
ことを特徴とする請求項７に記載の表示装置の駆動方法。
【請求項９】
前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記電流制御素子の前記スイッチ端子と前記出力端子との導通を遮断するとともに、前記放電増強電圧より低いリセット電圧を、前記記憶容量の前記第２の電極に供給し、さらに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、前記第２駆動の後になされる第３駆動を、
さらに含む、ことを特徴とする請求項８に記載の表示装置の駆動方法。
【請求項１０】
前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記記憶容量の前記第２の電極に前記放電増強電圧を印加し、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させるとともに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、前記第２駆動の後であって前記第３駆動の前になされる第４駆動を、
さらに含む、ことを特徴とする請求項９に記載の表示装置の駆動方法。
【請求項１１】
流れる電流の量に依存する発光輝度で発光する他の自発光素子と、
入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、
前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、
前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記他の電流制御素子の該入力端子に供給し、
前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、供給し、
前記第２駆動は、前記電圧供給手段が、前記他の電流制御素子の該入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記他の電流制御素子の該出力端子と前記他の自発光素子との導通を遮断するとともに、前記他の電流制御素子の該スイッチ端子と該出力端子との遮断を維持する駆動を、含む、
ことを特徴とする請求項７に記載の表示装置の駆動方法。
【請求項１２】
流れる電流の量に依存する発光輝度で発光する他の自発光素子と、
入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、
前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、
前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記他の電流制御素子の該入力端子に供給し、
前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、供給し、
前記第２駆動は、前記電圧供給手段が、前記他の電流制御素子の該入力端子に、前記電流源電圧を供給し、前記表示制御手段が、前記他の電流制御素子の該出力端子と前記他の自発光素子との導通を維持するとともに、前記他の電流制御素子の該スイッチ端子に、前記制御電圧を供給する駆動を、含む、
ことを特徴とする請求項７に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自発光素子を備える表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、例えば、有機エレクトロルミネッセンス（Electro Luminescence）素子（以下、有機ＥＬ素子という）など自発光素子を備える表示装置の開発が盛んに行われている。自発光素子及び駆動トランジスタを備える画素回路が規則的に配置される表示装置は、駆動トランジスタの性能にばらつきが存在するために、各画素回路にそれぞれ備えられる自発光素子の表示輝度にばらつきが生じる。そこで、画素回路内に、駆動トランジスタの性能のばらつき等を画素回路において補償する回路を設けることにより、自発光素子の表示輝度のばらつきを抑制している。駆動トランジスタの駆動技術に関して、たとえば、特許文献１及び特許文献２に記載されている。
【０００３】
図１６Ａ及び図１６Ｂは、従来技術に係る画素回路の構造を示す概略図である。駆動トランジスタ２１２のドレイン電極とゲート電極の間には、閾値電圧Ｖｔｈが存在し、閾値電圧Ｖｔｈの値は、各画素回路にそれぞれ備えられる駆動トランジスタ２１２によって、ばらつきが存在している。それゆえ、自発光素子２１５が、ある画面（フレーム）において、発光をし、次の画面（フレーム）の表示データに応じる記憶電圧を記憶容量２１１に供給する前に、プリチャージがなされる。
【０００４】
図１６Ａに示す従来技術に係る画素回路において、プリチャージを行う期間に、２個のスイッチング素子２１３，２１４がオンされる。これにより、記憶容量２１１に蓄えられている電荷が、２個のスイッチング素子２１３，２１４を介して、自発光素子２１５へ放出される。
【０００５】
これに対して、図１６Ｂに示す従来技術に係る画素回路において、プリチャージを行う期間に、スイッチング素子２１４をオフし、２個のスイッチング素子２１３，２２０をオンする。これにより、記憶容量２１１に保持されている電荷が、２個のスイッチング素子２１３，２２０を介して、基準電圧線ＣＬへ放出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１２２４９７号公報
【特許文献２】特開２００８−２８７１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図１６Ａに示す従来技術に係る画素回路において、プリチャージを行う期間に、自発光素子２１５へ電流が流れることとなり、微発光が行われるので、特に、その画素回路の表示データが黒である場合に、表示品質が低下してしまう。
【０００８】
これに対して、図１６Ｂに示す従来技術に係る画素回路において、プリチャージを行う期間に、電流は基準電圧線ＣＬへ流れ、自発光素子２１５へは電流が流れない。それゆえ、発光はなされず、その画素回路の表示データが黒である場合であっても、表示品質の低下は生じない。しかし、図１６Ａに示す場合と比較して、新たに、スイッチング素子２２０及びその制御配線を設ける必要があるので、回路増大を招くこととなり、省コスト化、高精細化、狭額縁化などが妨げられる。
【０００９】
本発明は、上記課題を鑑みて、画素回路の構成が簡略であり、かつ、表示品質が向上される表示装置及びその駆動方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
（１）上記課題を解決するために、本発明に係る表示装置は、流れる電流の量に依存する発光輝度で発光する自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、前記入力端子と前記スイッチ端子との間の電圧により、前記電流を制御する電流制御素子と、前記電流制御素子に対して並列に接続されるとともに、前記電流が流れる向きと逆方向に接続される整流素子と、前記自発光素子に電流を供給する電流源電圧及び前記電流源電圧より低い電圧である放電用基準電圧を含む複数の電圧のいずれかを選択して、前記電流制御素子の前記入力端子に供給する電圧供給手段と、表示データに応じて制御電圧を前記電流制御素子の前記スイッチ端子に供給する表示制御手段と、を備える。
【００１１】
（２）上記（１）に記載の表示装置であって、前記電圧供給手段は、第１の期間に、前記電流制御素子の前記入力端子に、前記電流源電圧を供給し、前記表示制御手段は、前記第１の期間に、前記電流制御素子の前記出力端子と前記自発光素子とを導通させるとともに、前記電流制御素子の前記スイッチ端子に、前記制御電圧を供給し、前記電圧供給手段は、前記第１の期間に続く第２の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段は、前記第２の期間に、前記電流制御素子の前記出力端子と前記自発光素子との導通を遮断するとともに、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させてもよい。
【００１２】
（３）上記（２）に記載の表示装置であって、前記表示制御手段は、第１及び第２の電極を有するとともに、前記電流制御素子の前記スイッチ端子に前記第１の電極が接続する記憶容量を、さらに備え、さらに、前記表示制御手段は、前記第２の期間に、前記第１の期間に印加する表示用基準電圧より高い放電増強電圧を、前記記憶容量の前記第２の電極に印加してもよい。
【００１３】
（４）上記（３）に記載の表示装置であって、前記電圧供給手段は、前記第２の期間の後の期間である第３の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段は、前記第３の期間に、前記電流制御素子の前記スイッチ端子と前記出力端子との導通を遮断するとともに、前記放電増強電圧より低いリセット電圧を、前記記憶容量の前記第２の電極に供給し、さらに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させてもよい。
【００１４】
（５）上記（４）に記載の表示装置であって、前記電圧供給手段は、前記第２の期間の後であって前記第３の期間の前の期間である第４の期間に、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段は、前記第４の期間に、前記記憶容量の前記第２の電極に前記放電増強電圧を印加し、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させるとともに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させてもよい。
【００１５】
（６）上記（１）に記載の表示装置であって、流れる電流の量に依存する発光輝度で発光する他の自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記電流制御素子とは独立して、前記他の電流制御素子の該入力端子に供給し、前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、前記電流制御素子とは独立して、供給してもよい。
【００１６】
（７）本発明に係る表示装置の駆動方法は、流れる電流の量に依存する発光輝度で発光する自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、前記入力端子と前記スイッチ端子との間の電圧により、前記電流を制御する電流制御素子と、前記電流制御素子に対して並列に接続されるとともに、前記電流が流れる向きと逆方向に接続される整流素子と、前記自発光素子に電流を供給する電流源電圧及び前記電流源電圧より低い電圧である放電用基準電圧を含む複数の電圧のいずれかを選択して、前記電流制御素子の前記入力端子に供給する電圧供給手段と、表示データに応じて制御電圧を前記電流制御素子の前記スイッチ端子に供給する表示制御手段と、を備える、表示装置の駆動方法であって、前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記電流源電圧を供給し、前記表示制御手段が、前記電流制御素子の前記出力端子と前記自発光素子とを導通させるとともに、前記電流制御素子の前記スイッチ端子に、前記制御電圧を供給する、第１駆動と、前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記電流制御素子の前記出力端子と前記自発光素子との導通を遮断するとともに、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させる、前記第１駆動に続く第２駆動と、を含んでいてもよい。
【００１７】
（８）上記（７）に記載の表示装置の駆動方法であって、前記表示制御手段は、第１及び第２の電極を有するとともに、前記電流制御素子の前記スイッチ端子に前記第１の電極が接続する記憶容量を、さらに備え、前記第２駆動は、前記表示制御手段が、前記第１駆動時に印加する表示用基準電圧より高い放電増強電圧を、前記記憶容量の前記第２の電極に印加する駆動を含んでいてもよい。
【００１８】
（９）上記（８）に記載の表示装置の駆動方法であって、前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記電流制御素子の前記スイッチ端子と前記出力端子との導通を遮断するとともに、前記放電増強電圧より低いリセット電圧を、前記記憶容量の前記第２の電極に供給し、さらに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、前記第２駆動の後になされる第３駆動を、さらに含んでいてもよい。
【００１９】
（１０）上記（９）に記載の表示装置の駆動方法であって、前記電圧供給手段が、前記電流制御素子の前記入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記記憶容量の前記第２の電極に前記放電増強電圧を印加し、前記電流制御素子の前記スイッチ端子と前記出力端子とを導通させるとともに、前記電流制御素子の前記出力端子と前記自発光素子とを導通させる、前記第２駆動の後であって前記第３駆動の前になされる第４駆動を、さらに含んでいてもよい。
【００２０】
（１１）上記（７）に記載の表示装置の駆動方法であって、流れる電流の量に依存する発光輝度で発光する他の自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記他の電流制御素子の該入力端子に供給し、前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、供給し、、前記第２駆動は、前記電圧供給手段が、前記他の電流制御素子の該入力端子に、前記放電用基準電圧を供給し、前記表示制御手段が、前記他の電流制御素子の該出力端子と前記他の自発光素子との導通を遮断するとともに、前記他の電流制御素子の該スイッチ端子と該出力端子との遮断を維持する駆動を、含んでいてもよい。
【００２１】
（１２）上記（７）に記載の表示装置の駆動方法であって、流れる電流の量に依存する発光輝度で発光する他の自発光素子と、入力端子と出力端子とスイッチ端子とを有するとともに、該入力端子と該スイッチ端子との間の電圧により、該電流を制御する他の電流制御素子と、前記他の電流制御素子に対して並列に接続されるとともに、該電流が流れる向きと逆方向に接続される他の整流素子と、をさらに、備え、前記電圧供給手段は、前記他の自発光素子に、前記電流源電圧及び前記放電用基準電圧を含む前記複数の電圧のいずれかを選択して、前記他の電流制御素子の該入力端子に供給し、前記表示制御手段は、表示データに応じて制御電圧を前記他の電流制御素子の該スイッチ端子に、供給し、前記第２駆動は、前記電圧供給手段が、前記他の電流制御素子の該入力端子に、前記電流源電圧を供給し、前記表示制御手段が、前記他の電流制御素子の該出力端子と前記他の自発光素子との導通を維持するとともに、前記他の電流制御素子の該スイッチ端子に、前記制御電圧を供給する駆動を、含んでいてもよい。
【発明の効果】
【００２２】
本発明により、画素回路の構成が簡略であり、かつ、表示品質が向上される表示装置及びその駆動方法が提供される。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の斜視図である。
【図２】本発明の実施形態に係る有機ＥＬ表示装置主要部の構成を示す概略図である。
【図３】本発明の第１の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図４Ａ】発光期間における画素回路の状態を示す図である。
【図４Ｂ】記憶容量ディスチャージ期間における画素回路の状態を示す図である。
【図４Ｃ】自発光素子ディスチャージ期間における画素回路の状態を示す図である。
【図４Ｄ】リセット期間における画素回路の状態を示す図である。
【図４Ｅ】表示データ書込み期間における画素回路の状態を示す図である。
【図５】本発明の第１の実施形態に係る有機ＥＬ表示装置の駆動方法を示す図である。
【図６】本発明の第２の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図７】本発明の第３の実施形態に係る駆動方法を示す図である。
【図８】本発明の第４の実施形態に係る駆動方法を示す図である。
【図９】本発明の第５の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図１０】本発明の第６の実施形態に係る駆動方法を示す図である。
【図１１】本発明の第７の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図１２】本発明の第８の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図１３】本発明の第８の実施形態に係る駆動方法を示す図である。
【図１４】本発明の第９の実施形態に係る画素回路の構成及び電源線切替回路の構成を示す図である。
【図１５】本発明の第９の実施形態に係る駆動方法を示す図である。
【図１６Ａ】従来技術に係る画素回路の構造を示す概略図である。
【図１６Ｂ】従来技術に係る画素回路の構造を示す概略図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。以下では、本発明を自発光素子の一種である有機ＥＬディスプレイに適用した場合の例について説明する。
【００２５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置５１の斜視図である。図１に示す通り、有機ＥＬ表示装置５１は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板５２及び封止基板（図示せず）によって構成される有機ＥＬパネルを挟んで固定している上フレーム５３及び下フレーム５４と、回路基板５６と、その回路基板５６において生成された様々な制御信号をＴＦＴ基板５２に伝送するフレキシブル基板５５と、によって構成されている。また、回路基板５６に、後述する電流源電圧供給回路ＰＳが備えられている。
【００２６】
図２は、当該実施形態に係る有機ＥＬ表示装置５１主要部の構成を示す概略図である。図は、主にＴＦＴ基板５２について示している。回路基板５６より供給される様々な制御信号に基づいて、データ信号線駆動回路ＸＤＶ、走査線駆動回路ＹＤＶ、電源線切替回路ＳＷＣなどにより、ＴＦＴ基板５２にマトリクス状に配置される複数の画素回路ＰＣが制御され、画像が表示される。
【００２７】
データ信号線駆動回路ＸＤＶより、図中縦方向に延伸するとともに横方向に並んで配置される複数のデータ信号線ＤＬが、また、走査線駆動回路ＹＤＶより、図中横方向に延伸するとともに縦方向に並んで配置される複数のリセット制御線ＲＬと、各リセット制御線ＲＬに並行して延伸するとともにそれぞれ対応するリセット制御線ＲＬと並んで配置される点灯制御線ＬＬとが、表示パネルに備えられている。表示領域ＰＰには、複数の画素回路ＰＣが、それぞれ、データ信号線ＤＬとリセット制御線ＲＬとの交点に対応して備えられている。画素回路ＰＣの構造の詳細については後述する。データ信号線駆動回路ＸＤＶと走査線駆動回路ＹＤＶとは互いに連携して各画素回路ＰＣを駆動する駆動回路である。図２には、データ信号線駆動回路ＸＤＶと走査線駆動回路ＹＤＶとは、別個の回路として示されているが、データ信号線駆動回路ＸＤＶと走査線駆動回路ＹＤＶは、ワンチップに集積されたコントローラドライバＩＣであってもよい。
【００２８】
走査線駆動回路ＹＤＶからは２本の切替信号線ＳＷＬが延びており、電源線切替回路ＳＷＣに接続されており、電源線切替回路ＳＷＣが制御される。電源線切替回路ＳＷＣには電流源電圧供給回路ＰＳが接続されている。また、電源線切替回路ＳＷＣから複数の電源線ＰＬが延び、各電源線ＰＬは、対応する複数の画素回路ＰＣと、それぞれ接続されている。
【００２９】
なお、図２には、縦２列横２行の４個の画素回路ＰＣのみが示されているが、実際は表示解像度に応じた数の画素回路ＰＣが存在する。以下では、縦６４０列横４８０行のカラー表示であるとして説明する。以下では、ｍ列目ｎ行目に位置する画素回路をＰＣ（ｍ，ｎ）と表す。例えば、左上に存在する画素回路はＰＣ（１，１）と表す。また、ｎ行目に配置される複数の画素回路ＰＣそれぞれに接続されるリセット制御線をＲＬｎと表し、ｎ行目に配置される複数の画素回路ＰＣそれぞれに接続される点灯制御線をＬＬｎと表す。
【００３０】
図３は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図である。図３には、表示領域ＰＰに配置される複数の画素回路ＰＣのうち、１列目１行目に配置される画素回路ＰＣ（１，１）と、１列目４８０行目に配置される画素回路ＰＣ（１，４８０）とが、表されている。
【００３１】
まず、画素回路ＰＣについて、説明する。画素回路ＰＣには、記憶容量１１と、駆動トランジスタ１２と、リセットスイッチ１３と、点灯制御スイッチ１４と、有機ＥＬ素子１５と、整流素子１６とが、備えられている。
【００３２】
有機ＥＬ素子１５は、自発光素子であり、流れる電流の量に依存する発光輝度で発光する。有機ＥＬ素子１５は一般に整流性があり、ＯＬＥＤ（Organic Light Emitting Diode）とも呼ばれている。図には、有機ＥＬ素子１５がダイオードの記号を用いて示されている。なお、有機ＥＬ素子１５のカソード（陰極）は、基準電位に接続されている。ここで、基準電位とは接地電位であるが、接地電位に限定されることはなく、必要に応じて、別の電位を基準電位としてもよい。
【００３３】
駆動トランジスタ１２は、電流制御素子であり、有機ＥＬ素子１５に流れる電流量を制御する。ここで、駆動トランジスタ１２はＰＭＯＳ型ＴＦＴであり、駆動トランジスタ１２のソース電極（入力端子）とゲート電極（スイッチ端子）との間の電圧であるゲートソース電圧ＶＧＳによって、駆動トランジスタ１２のソース電極からドレイン電極（出力端子）へ（図中下向きに）流れる電流の量が制御される。駆動トランジスタ１２のソース電極は、対応する電源線ＰＬに接続されている。
【００３４】
整流素子１６は、駆動トランジスタ１２に並列に接続され、駆動トランジスタ１２に流れる電流の向き（図中下向き）とは逆方向（図中上向き）に配置されている。すなわち、整流素子１６のアノード（陽極）が駆動トランジスタ１２のドレイン電極と、整流素子１６のカソードが駆動トランジスタ１２のソース電極と、それぞれ接続されている。ここで、図に示す整流素子１６は、ＮＭＯＳ型ＴＦＴをダイオード接続したものである。すなわち、ＮＭＯＳ型ＴＦＴのゲート電極とソース電極が電気的に接続されている。整流素子１６に、ダイオード接続されるＴＦＴを用いることにより、ＴＦＴ基板５２を製造する製造工程において、さらなる工程を増やすことなく、製造することが出来る。
【００３５】
記憶容量１１は、駆動トランジスタ１２のゲート電極と、対応するデータ信号線ＤＬとの間に、配置される。ここで、記憶容量１１が有する２個の電極のうち、駆動トランジスタ１２のゲート電極に接続される電極を第１の電極と、データ信号線ＤＬに接続される電極を第２の電極とする。表示データ書込み期間に、データ信号線駆動回路ＸＤＶに備えられる表示制御電圧供給回路４より、表示制御電圧Ｖｄａｔａがデータ信号線ＤＬに印加され、記憶電圧ＶＣに記憶容量１１が充電される。そして、発光期間に、データ信号線ＤＬの電位と、記憶容量１１の記憶電圧ＶＣとにより、駆動トランジスタ１２のゲート電極の電位（以下、ゲート電位と記す）ＶＧに、制御電圧が印加され、駆動トランジスタ１２に流れる電流が制御される。
【００３６】
リセットスイッチ１３は、ＮＭＯＳ型ＴＦＴであり、駆動トランジスタ１２のゲート電極とドレイン電極との間に、配置される。また、リセットスイッチ１３のゲート電極（スイッチ入力）には、走査線駆動回路ＹＤＶから延びる複数のリセット制御線ＲＬのうち、対応するリセット制御線ＲＬが接続されている。同様に、点灯制御スイッチ１４は、ＮＭＯＳ型ＴＦＴであり、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの間に、配置される。また、点灯制御スイッチ１４のゲート電極（スイッチ入力）に、走査線駆動回路ＹＤＶから延びる複数の点灯制御線ＬＬのうち、対応する点灯制御線ＬＬが接続されている。なお、以下に説明するスイッチング素子は、特記する場合を除いて、ＮＭＯＳ型ＴＦＴとする。
【００３７】
次に、電源線切替回路ＳＷＣについて、説明する。電源線切替回路ＳＷＣには、電流源電圧接続スイッチ１と放電用基準電圧接続スイッチ２とが、備えられている。
【００３８】
電流源電圧接続スイッチ１は、電流源電圧供給回路ＰＳと複数の電源線ＰＬとの間に配置され、放電用基準電圧接続スイッチ２は、放電用基準電位と複数の電源線ＰＬとの間に配置される。電流源電圧接続スイッチ１のゲート電極（スイッチ入力）には、第１切替信号線ＳＷＬ１が、放電用基準電圧接続スイッチ２のゲート電極（スイッチ入力）には、第２切替信号線ＳＷＬ２が、それぞれ接続されている。ここで、放電用基準電位とは、接地電位であるが、接地電位に限定されることはなく、必要に応じて、別の電位を放電用基準電位としてもよい。第１切替信号線ＳＷＬ１及び第２切替信号線ＳＷＬ２は、走査線駆動回路ＹＤＶから延びる２本の切替信号線ＳＷＬである。切替信号線ＳＷＬは、走査線駆動回路ＹＤＶに接続されることに限定されることはなく、例えばデータ信号線駆動回路ＸＤＶに接続されても構わない。なお、電流源電圧接続スイッチ１及び放電用基準電圧接続スイッチ２のうち、一方をＮＭＯＳ型トランジスタに、他方をＰＭＯＳ型トランジスタにすることにより、第１切替信号線ＳＷＬ１と第２切替信号線ＳＷＬ２とを共通化して、１本の切替信号線ＳＷＬとしてもよい。
【００３９】
以上が、図３に示す画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成である。
【００４０】
ここで、当該実施形態に係る有機ＥＬ表示装置５１の特徴は、駆動トランジスタ１２に並列に整流素子１６が接続されていることと、電流源電圧と放電用基準電位のいずれかが選択的に、電源線ＰＬに供給されることとにある。ここで、データ信号線駆動回路ＸＤＶ、複数のデータ信号線ＤＬ、走査線駆動回路ＹＤＶの一部、複数のリセット制御線ＲＬ、複数の点灯制御線ＬＬに加えて、複数の画素回路ＰＣから、それぞれの画素回路ＰＣに備えられる駆動トランジスタ１２、有機ＥＬ素子１５、整流素子１６をそれぞれ除いたものを、合わせて、表示制御手段１００とする。表示制御手段１００は、各画素回路ＰＣの発光期間に、各画素回路ＰＣの駆動トランジスタ１２のゲート電極に印加する制御電圧を供給する。
【００４１】
なお、図３に示すデータ信号線駆動回路ＸＤＶには、表示制御電圧供給回路４が備えられており、表示制御電圧供給回路４は、可変電源８の電圧を増強して、データ信号線ＤＬに印加する。これにより、対応する画素回路ＰＣの記憶容量１１に、データ信号線ＤＬを介して、表示制御電圧Ｖｄａｔａが供給される。
【００４２】
走査線駆動回路ＹＤＶの一部、２本の切替信号線ＳＷＬ、電源線切替回路ＳＷＣ、電流源電圧供給回路ＰＳ、放電用基準電位、複数の電源線ＰＬとを、合わせて、電圧供給手段１０１とする。電圧供給手段１０１は、電流源電圧及び放電用基準電圧のいずれかを選択して、各画素回路ＰＣの駆動トランジスタ１２のソース電極に、供給する。ここで、放電用基準電圧とは、接地電位に対する放電用基準電位をいう。図３に示す放電用基準電位は接地電位であるので、放電用基準電圧とは０Ｖとなっている。図３に示す電圧供給手段１０１が選択して供給する電圧は、電流源電圧及び放電用基準電圧の２個の電圧であるが、他の電圧が含まれていてもよく、その場合、他の電圧を含む複数の電圧から電流源電圧及び放電用基準電圧のいずれかを選択することとなる。
【００４３】
当該実施形態に係る有機ＥＬ表示装置５１の駆動方法について、図４Ａ乃至図４Ｅ、及び、図５を用いて説明する。
【００４４】
図５は、当該実施形態に係る有機ＥＬ表示装置５１の駆動方法を示す図である。図５には、上から順に、第１切替信号線ＳＷＬ１及び第２切替信号線ＳＷＬ２、点灯制御線ＬＬ、データ信号線ＤＬ、１行目のリセット制御線ＲＬ１、２行目のリセット制御線ＲＬ２、駆動トランジスタ１２のゲート電位ＶＧ、ドレイン電極の電位（以下、ドレイン電位と記す）ＶＤ、それぞれの時間変化が、示されている。ここで、駆動トランジスタ１２とは、任意のｍ列目に配置される複数の画素回路ＰＣ（ｍ，ｎ）それぞれの駆動トランジスタ１２であり、この場合、データ信号線ＤＬは、ｍ列目に配置される複数の画素回路ＰＣ（ｍ，ｎ）それぞれが接続されるデータ信号線ＤＬである。
【００４５】
有機ＥＬ表示装置５１の駆動方法において、発光期間Ｔ１（第１の期間）、プリチャージ期間、表示データ書込み期間Ｔ４が繰り返される。ここで、発光期間Ｔ１に、有機ＥＬ素子１５に電流を流して発光がされる発光駆動（第１駆動）が行われる。プリチャージ期間に、次の画面（フレーム）の画像表示のために、駆動トランジスタ１２を初期状態とするプリチャージ駆動が行われる。表示データ書込み期間Ｔ４に、次の画面（フレーム）の画像の表示データに応じる記憶電圧ＶＣに記憶容量１１を充電する書込み駆動が行われる。
【００４６】
プリチャージ期間は、記憶容量ディスチャージ期間Ｔ２Ａ（第２の期間）と、自発光素子ディスチャージ期間Ｔ２Ｂ（第４の期間）と、リセット期間Ｔ３（第３の期間）からなっている。ここで、記憶容量ディスチャージ期間Ｔ２Ａに、記憶容量１１に蓄えられている電荷が放電される（第２駆動）。自発光素子ディスチャージ期間Ｔ２Ｂに、有機ＥＬ素子１５に寄生する寄生容量に蓄えられている電荷が放電される（第４駆動）。リセット期間Ｔ３に、駆動トランジスタ１２のゲート電位ＶＧが低下される（第３駆動）。１つの画面（フレーム）の画像を表示する１フレーム期間は、プリチャージ期間（記憶容量ディスチャージ期間Ｔ２Ａ、自発光素子ディスチャージ期間Ｔ２Ｂ、リセット期間Ｔ３）、表示データ書込み期間Ｔ４、発光期間Ｔ１からなる。
【００４７】
データ信号線駆動回路ＸＤＶは、複数のデータ信号線ＤＬを介して、それぞれ対応する画素回路ＰＣの記憶容量１１の第２の電極に表示制御電圧Ｖｄａｔａを供給しており、走査線駆動回路ＹＤＶは、複数のリセット制御線ＲＬ、複数の点灯制御線ＬＬ、２本の切替信号線ＳＷＬに、それぞれ信号を供給している。
【００４８】
図５に示す駆動トランジスタ１２のゲート電位ＶＧ及びドレイン電位ＶＤにおいて、表示データが黒色（最小の階調値）の場合は、実線を用いて、Ｂと表されており、表示データが白色（最大の階調値）の場合は、破線を用いて、Ｗと表されている。
【００４９】
図４Ａは、発光期間Ｔ１における画素回路ＰＣの状態を示す図である。発光期間Ｔ１に、有機ＥＬ素子１５に電流が流れ、有機ＥＬ素子１５が発光する。
【００５０】
図５に示す通り、発光期間Ｔ１において、第１切替信号線ＳＷＬ１はハイ電圧（以下、Ｈと記す）に、第２切替信号線ＳＷＬ２はロー電圧（以下、Ｌと記す）となっている。このとき、電源線切替回路ＳＷＣにおいて、電流源電圧接続スイッチ１がオンされ、放電用基準電圧接続スイッチ２がオフされている。これにより、電流源電圧供給回路ＰＳの電流源電圧Ｖｏｌｅｄが、電源線ＰＬを介して、駆動トランジスタ１２のソース電極の電位（以下、ソース電位と記す）に印加される。すなわち、電圧供給手段１０１は、発光期間Ｔ１に、駆動トランジスタ１２のソース電極に、電流源電圧Ｖｏｌｅｄを供給している。
【００５１】
このとき、データ信号線ＤＬには、表示用基準電圧ＶＬ（例えば、０Ｖ）が印加されており、図５には、データ信号線ＤＬがＬであると表されている。記憶容量１１には、その前の表示データ書込み期間Ｔ４に、表示データに応じて記憶電圧ＶＣが充電されており、後述する通り、記憶電圧ＶＣは、ＶＣ＝（Ｖｏｌｅｄ−Ｖｔｈ）−Ｖｄａｔａである。このとき、駆動トランジスタ１２のゲート電位ＶＧは、表示用基準電圧ＶＬに、記憶電圧ＶＣを加えた電圧になっており、ＶＧ＝ＶＬ＋ＶＣ＝ＶＬ＋（Ｖｏｌｅｄ−Ｖｔｈ）−Ｖｄａｔａである。すなわち、表示制御手段１００は、駆動トランジスタ１２のゲート電極に、ＶＬ＋（Ｖｏｌｅｄ−Ｖｔｈ）−Ｖｄａｔａとなる制御電圧を供給している。このとき、駆動トランジスタ１２のゲートソース電圧ＶＧＳは、ＶＧＳ＝Ｖｏｌｅｄ−ＶＧ＝Ｖｔｈ＋Ｖｄａｔａ−ＶＬとなる。駆動トランジスタ１２はＰＭＯＳ型ＴＦＴであるため、発光期間Ｔ１において、表示データが黒色（最小の階調値）Ｂの場合はゲート電位ＶＧが高く、表示データが白色（最大の階調値）Ｗの場合はゲート電位ＶＧが低い。一方、発光期間Ｔ１における駆動トランジスタ１２のドレイン電位ＶＤは、表示データが黒色Ｂの場合に低く、表示データが白色Ｗの場合に高い。
【００５２】
また、複数のリセット制御線ＲＬは、すべてＬとなっており、表示領域ＰＰに配置されるすべての画素回路ＰＣにおいて、リセットスイッチ１３はオフされて、駆動トランジスタ１２のゲート電極とドレイン電極との電気的接続が遮断される。複数の点灯制御線ＬＬは、すべてＨとなっており、すべての画素回路ＰＣにおいて、点灯制御スイッチ１４はオンされ、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとが、電気的に接続されている。
【００５３】
すなわち、表示制御手段１００は、発光期間Ｔ１に、駆動トランジスタ１２のドレイン電極と有機ＥＬ素子１５とを導通させるとともに、駆動トランジスタ１２のゲート電極に、ＶＬ＋（Ｖｏｌｅｄ−Ｖｔｈ）−Ｖｄａｔａとなる制御電圧を供給している。
【００５４】
これにより、発光期間Ｔ１に、すべての画素回路ＰＣにおいて、電流源電圧供給回路ＰＳより、電源線切替回路ＳＷＣ（電流源電圧接続スイッチ１）、対応する電源線ＰＬ、駆動トランジスタ１２を介して、有機ＥＬ素子１５に電流が流れる。図４Ａには、流れる電流が、破線の矢印で示されている。駆動トランジスタ１２に流れる電流は、ゲートソース電圧ＶＧＳから閾値電圧Ｖｔｈを除いた電圧（Ｖｄａｔａ−ＶＬ）に応じており、駆動トランジスタ１２の閾値電圧Ｖｔｈのばらつきによらず、有機ＥＬ素子１５に所望の電流を流すことが出来ている。
【００５５】
図４Ｂは、記憶容量ディスチャージ期間Ｔ２Ａにおける画素回路ＰＣの状態を示す図である。記憶容量ディスチャージ期間Ｔ２Ａに、記憶容量１１に蓄えられている電荷が放電用基準電位へ放電される。
【００５６】
図５に示す通り、記憶容量ディスチャージ期間Ｔ２Ａにおいて、まず、第１切替信号線ＳＷＬ１がＨからＬへ変化し、しばらくして、第２切替信号線ＳＷＬ２がＬからＨへ変化する。このとき、電源線切替回路ＳＷＣにおいて、まず、電流源電圧接続スイッチ１がオフされ、しばらくして、放電用基準電圧接続スイッチ２がオンされる。これにより、電源線ＰＬは、まず、電流源電圧供給回路ＰＳとの電気的接続を遮断し、しばらくして、放電用基準電位に接続される。駆動トランジスタ１２のソース電極や整流素子１６のカソードが、放電用基準電位と電気的に接続される。すなわち、電圧供給手段１０１は、記憶容量ディスチャージ期間Ｔ２Ａに、駆動トランジスタ１２のソース電極に放電用基準電圧を供給する。
【００５７】
記憶容量ディスチャージ期間Ｔ２Ａには、データ信号線ＤＬには、白色表示用（最大の階調値）の表示データに対応する白表示制御電圧ＶｄａｔａＷ（例えば、５Ｖ）が、印加される。それゆえ、駆動トランジスタ１２のゲート電位ＶＧは、より高い電圧へ変化する。その結果、後述する通り、記憶容量１１に蓄えられる電荷の放電がより早く、より十分に行われる。ここで、データ信号線ＤＬに印加される電圧（例えば、白表示制御電圧ＶｄａｔａＷ）は表示用基準電圧ＶＬより高い電圧であり、当該電圧を放電増強電圧とする。図５には、データ信号線ＤＬがＨであると表されている。データ信号線ＤＬに印加される放電増強電圧が、記憶容量１１の第２の電極に印加される。すなわち、表示制御手段１００は、記憶容量ディスチャージ期間Ｔ２Ａに、表示用基準電圧ＶＬより高い放電増強電圧（例えば、白表示制御電圧ＶｄａｔａＷ）を、記憶容量１１の第２の電極に印加する。
【００５８】
また、第１切替信号線ＳＷＬ１がＨからＬへ変化するタイミングに応じて、複数の点灯制御線ＬＬは、すべてＨからＬへ変化し、すべての画素回路ＰＣにおいて、点灯制御スイッチ１４はオフされ、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの電気的接続が遮断される。すなわち、表示制御手段１００は、記憶容量ディスチャージ期間Ｔ２Ａに、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの接続を、遮断する。しばらくして、第２切替信号線ＳＷＬ２がＬからＨへ変化するタイミングに応じて、複数のリセット制御線ＲＬは、すべてＬからＨへ変化し、すべての画素回路ＰＣにおいて、リセットスイッチ１３はオンされ、駆動トランジスタ１２のゲート電極とドレイン電極とが電気的に接続される。すなわち、表示制御手段１００は、記憶容量ディスチャージ期間Ｔ２Ａに、駆動トランジスタ１２のゲート電極とドレイン電極とを導通させる。
【００５９】
前述の通り、駆動トランジスタ１２のゲート電位ＶＧは、より高い電圧へ変化しており、駆動トランジスタ１２のゲート電極と整流素子１６のアノードとは電気的に接続されているので、整流素子１６のアノードが、放電用基準電位と電気的に接続されているカソードより、高い電圧となり、整流素子１６のアノードからカソードへ電流が流れる。これにより、記憶容量１１に蓄えられている電荷が、整流素子１６及び対応する電源線ＰＬを通って、放電用基準電位へ放電される。また、同時に、駆動トランジスタ１２のドレイン電極及び整流素子１６のアノードと点灯制御スイッチ１４との間の配線に、基準電位との間で生じる寄生容量ＣＰに蓄えられている電荷も、同時に、整流素子１６及び対応する電源線ＰＬを通って、放電用基準電位へ放電される。図４Ｂには、放電に伴って流れる電流が、破線の矢印で示されている。
【００６０】
放電に伴い、記憶容量１１の記憶電圧ＶＣ（第１の電極の電位が第２の電極の電位より高い状態を正とする）は徐々に低下し、駆動トランジスタ１２のゲート電位ＶＧも徐々に低下し、整流素子１６の閾値電圧Ｖｔｈ１６へ収束していく。図５に示す通り、記憶容量ディスチャージ期間Ｔ２Ａに、互いに電気的に接続されているゲート電位ＶＧ及びドレイン電位ＶＤが、ともに、低下し、整流素子１６の閾値電圧Ｖｔｈ１６へ収束している。このとき、記憶容量１１の記憶電圧ＶＣは、ＶＣ＝Ｖｔｈ１６−ＶｄａｔａＷ（＜０）へ収束していく。ここで、記憶電圧ＶＣが負であるので、第２の電極の電位が第１の電位より高くなっている。
【００６１】
図４Ｃは、自発光素子ディスチャージ期間Ｔ２Ｂにおける画素回路ＰＣの状態を示す図である。自発光素子ディスチャージ期間Ｔ２Ｂに、有機ＥＬ素子１５に寄生する寄生容量ＣＱに蓄えられている電荷が放電用基準電位へ放電される。
【００６２】
図５に示す通り、自発光素子ディスチャージ期間Ｔ２Ｂにおいて、第１切替信号線ＳＷＬ１、第２切替信号線ＳＷＬ２、複数のデータ信号線ＤＬ、及び、複数のリセット制御線ＲＬは、記憶容量ディスチャージ期間Ｔ２Ａとそれぞれ同じ状態に維持される。さらに、自発光素子ディスチャージ期間Ｔ２Ｂにおいて、複数の点灯制御線ＬＬは、すべてＬからＨへ変化し、すべての画素回路ＰＣにおいて、点灯制御スイッチ１４がオンされ、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとが、電気的に接続される。
【００６３】
すなわち、電圧供給手段１０１は、記憶容量ディスチャージ期間Ｔ２Ａと同様に、自発光素子ディスチャージ期間Ｔ２Ｂに、駆動トランジスタ１２のソース電極に放電用基準電圧を供給する。また、表示制御手段１００は、記憶容量ディスチャージ期間Ｔ２Ａと同様に、自発光素子ディスチャージ期間Ｔ２Ｂに、放電増強電圧（例えば、白表示制御電圧ＶｄａｔａＷ）を記憶容量１１の第２の電極に印加し、駆動トランジスタ１２のゲート電極とドレイン電極とを導通させる。さらに、表示制御手段１００は、自発光素子ディスチャージ期間Ｔ２Ｂに、駆動トランジスタ１２のドレイン電極と有機ＥＬ素子１５とを導通させる。
【００６４】
記憶容量ディスチャージ期間Ｔ２Ａの終わりには、駆動トランジスタ１２のゲート電位ＶＧ及びドレイン電位ＶＤは、ともに、整流素子１６の閾値電圧Ｖｔｈ１６へ収束している（しようとしている）。有機ＥＬ素子１５に寄生する寄生容量ＣＱの電圧、すなわち、有機ＥＬ素子１５のアノードの電位が、閾値電圧Ｖｔｈ１６より高い場合、寄生容量ＣＱに蓄えられている電荷が、整流素子１６及び対応する電源線ＰＬを通って、放電用基準電位へ放電される。図４Ｃには、放電に伴って流れる電流が、破線の矢印で示されている。
【００６５】
なお、記憶容量１１や寄生容量ＣＰに蓄えられる電荷の放電が十分でない場合には、記憶容量ディスチャージ期間Ｔ２Ａに引き続き、自発光素子ディスチャージ期間Ｔ２Ｂにおいても、記憶容量１１や寄生容量ＣＰに蓄えられる電荷が放電用基準電位へ放電される。また、有機ＥＬ素子１５に寄生する寄生容量ＣＱの電圧が、整流素子１６の閾値電圧Ｖｔｈ１６より低いことが明らかである場合は、自発光素子ディスチャージ期間Ｔ２Ｂにおける駆動は必要ない。
【００６６】
図４Ｄは、リセット期間Ｔ３における画素回路ＰＣの状態を示す図である。リセット期間Ｔ３に、駆動トランジスタ１２が初期状態にされるとともに、寄生容量ＣＰ及び寄生容量ＣＱに蓄えられている電荷が十分に放電用基準電位へ放電される。
【００６７】
図５に示す通り、リセット期間Ｔ３において、まず、複数のリセット制御線ＲＬは、すべてＨからＬへ変化する。このとき、すべての画素回路ＰＣにおいて、リセットスイッチ１３はオフされ、駆動トランジスタ１２のゲート電極とドレイン電極との電気的接続が遮断される。すなわち、表示制御手段１００は、リセット期間Ｔ３に、駆動トランジスタ１２のゲート電極とドレイン電極との接続を遮断する。
【００６８】
しばらくして、データ信号線ＤＬには、黒色表示用（最小の階調値）の表示データに対応する黒表示制御電圧ＶｄａｔａＢ（例えば、０Ｖ）が、印加される。図５には、データ信号線ＤＬがＬであると表されている。データ信号線ＤＬの電位が、白表示制御電圧ＶｄａｔａＷから黒表示制御電圧ＶｄａｔａＢへ下がることにより、駆動トランジスタ１２のゲート電位ＶＧが低下する。ここで、データ信号線ＤＬに印加される電圧（例えば、黒表示制御電圧ＶｄａｔａＢ）は放電増強電圧より低い電圧であり、当該電圧をリセット電圧とする。データ信号線ＤＬに印加されるリセット電圧が、記憶容量１１の第２の電極に印加される。すなわち、表示制御手段１００は、リセット期間Ｔ３に、放電増強電圧より低いリセット電圧（例えば、黒表示制御電圧ＶｄａｔａＢ）を、記憶容量１１の第２の電極に印加する。
【００６９】
駆動トランジスタ１２のゲート電位ＶＧがドレイン電位ＶＤと比較して、閾値電圧Ｖｔｈより大きく下がると、駆動トランジスタ１２のドレイン電極からソース電極へ（逆方向に）電流が流れる。すなわち、有機ＥＬ素子１５に寄生する寄生容量ＣＱにまだ蓄えられている電荷が、駆動トランジスタ１２及び対応する電源線ＰＬを通って、放電用基準電位へ放電される。図４Ｄには、放電に伴って流れる電流が、破線の矢印で示されている。
【００７０】
リセット期間Ｔ３において、駆動トランジスタ１２のゲート電位ＶＧは、ＶＧ＝ＶｄａｔａＢ＋ＶＣ＝ＶｄａｔａＢ＋（Ｖｔｈ１６−ＶｄａｔａＷ）＝Ｖｔｈ１６−（ＶｄａｔａＷ−ＶｄａｔａＢ）に変化する。ここで、このときのゲート電位ＶＧを初期電圧ＶＩ＝Ｖｔｈ１６−（ＶｄａｔａＷ−ＶｄａｔａＢ）とする。駆動トランジスタ１２のドレイン電位ＶＤは、寄生容量ＣＱに蓄えられている電荷がすべて放電すると、基準電位である接地電位に収束する。図５には、ドレイン電位ＶＤが収束する電位がＧＮＤとして示されている。
【００７１】
以上の駆動により、駆動トランジスタ１２は初期状態にされるとともに、寄生容量ＣＰ及び寄生容量ＣＱに蓄えられている電荷が十分に放電用基準電位へ放電される。
【００７２】
その後、複数の点灯制御線ＬＬが、すべてＨからＬへ変化し、すべての画素回路ＰＣにおいて、点灯制御スイッチ１４がオフされ、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの電気的接続が遮断される。
【００７３】
しばらくして、第２切替信号線ＳＷＬ２がＨからＬへ変化し、さらに、第１切替信号線ＳＷＬ１がＬからＨへ変化する。このとき、電源線切替回路ＳＷＣにおいて、まず、放電用基準電圧接続スイッチ２がオフされ、その後、電流源電圧接続スイッチ１がオンされる。これにより、電源線ＰＬは、まず、放電用基準電位との電気的接続を遮断し、その後、電流源電圧供給回路ＰＳに接続される。すなわち、駆動トランジスタ１２のソース電極や整流素子１６のカソードが、電流源電圧接続回路ＰＳと電気的に接続される。
【００７４】
図４Ｅは、表示データ書込み期間Ｔ４における画素回路ＰＣの状態を示す図である。表示データ書込み期間Ｔ４に、次の発光期間Ｔ１において表示する画像の表示データに応じる記憶電圧ＶＣに記憶容量１１が充電される。表示データ書込み期間Ｔ４には、１行目から順に、行ごとに書込み駆動がなされる。本実施形態では４８０行の書込み駆動を行う。
【００７５】
データ信号線ＤＬに、対応する画素回路ＰＣの表示データに対応する制御表示電圧Ｖｄａｔａが、順に、印加される。表示データ書込み期間Ｔ４において、まず、データ信号線駆動回路ＸＤＶに備えられる表示制御電圧回路４それぞれは、１行目に配置される複数の画素回路ＰＣの表示データにそれぞれ応じる制御表示電圧Ｖｄ００１を、対応するデータ信号線ＤＬに印加する。しばらくして、１行目のリセット制御線ＲＬ１が、ＬからＨへ変化し、１行目に配置される複数の画素回路ＰＣのリセットスイッチ１３がそれぞれオンされる。
【００７６】
１行目に配置される複数の画素回路ＰＣのリセットスイッチ１３のみがオンされることにより、すべての画素回路ＰＣのうち、１行目に配置される複数の画素回路ＰＣのみにデータが書き込まれる。リセットスイッチ１３がオンされる直前、駆動トランジスタ１２のゲート電位ＶＧは初期電圧ＶＩであり、ソース電位は、電流源電圧Ｖｏｌｅｄであり、このとき、駆動トランジスタ１２のゲートソース電圧ＶＧＳは、ＶＧＳ＝Ｖｏｌｅｄ−ＶＩと非常に大きくなっている。それゆえ、リセットスイッチ１３がオンされると、駆動トランジスタ１２のソース電極からドレイン電極へ（順方向に）電流が流れる。すなわち、電流源電圧供給回路ＰＳより、電源線切替回路ＳＷＣ（電流源電圧接続スイッチ１）、対応する電源線ＰＬ、駆動トランジスタ１２、リセットスイッチ１３を介して、記憶容量１１に電流が流れる。図４Ｅには、流れる電流が、破線の矢印で示されている。
【００７７】
記憶容量１１に電荷が蓄えられるにつれ、記憶容量１１の記憶電圧ＶＣは徐々に上昇する。それに伴い、駆動トランジスタ１２のゲート電位ＶＧは、データ信号線ＤＬに印加される制御表示電圧Ｖｄ００１に、記憶電圧ＶＣを加わる電位であり、ＶＧ＝Ｖｄ００１＋ＶＣである。よって、記憶電圧ＶＣが上昇するにつれて、ゲート電位ＶＧも上昇し、ゲートソース電圧ＶＧＳは低下する。その後、ゲートソース電圧ＶＧＳが、駆動トランジスタ１２の閾値電圧Ｖｔｈに収束し、駆動トランジスタ１２を流れる電流は０に収束し、記憶容量１１の充電が終了する。このとき、ゲート電位ＶＧは、ＶＧ＝Ｖｏｌｅｄ−ＶＧＳ＝Ｖｏｌｅｄ−Ｖｔｈであり、記憶電圧ＶＣは、ＶＣ＝ＶＧ−Ｖｄ００１＝（Ｖｏｌｅｄ−Ｖｔｈ）−Ｖｄ００１である。
【００７８】
記憶容量１１の充電が終了後、１行目のリセット制御線ＲＬ１が、ＨからＬへ変化し、１行目に配置される複数の画素回路ＰＣのリセットスイッチ１３がそれぞれオフされ、１行目の書込み駆動が終了する。ここで、１行の書込み駆動をする期間を水平期間ＴＨとし、ｎ行目の書込み駆動をする期間を第ｎ水平期間ＴＨｎとする。
【００７９】
その後、２行目に配置される複数の画素回路ＰＣの表示データそれぞれに応じる制御表示電圧Ｖｄ００２が、対応するデータ信号線ＤＬにそれぞれ印加され、そのタイミングに応じて、２行目のリセット制御線ＲＬ２が、ＬからＨへ変化し、２行目の書込み駆動がされ、その後、２行目のリセット制御線ＲＬ２が、ＨからＬへ変化する。これを順に繰り返し、４８０行目の書込み駆動がされると、表示データ書込み期間Ｔ４が終了する。
【００８０】
表示データ書込み期間Ｔ４に、すべての画素回路ＰＣにおいて、記憶電圧ＶＣに記憶容量１１が充電され、次の発光期間Ｔ１に、その記憶電圧ＶＣにより、有機ＥＬ素子１５に流れる電流が制御され、画像が表示される。以降、この駆動が繰り返される。
【００８１】
当該実施形態に係る有機ＥＬ表示装置５１において、画素回路ＰＣは整流素子１６を備え、さらに、電圧供給手段１０１が電流源電圧と放電用基準電位のいずれかを選択的に、駆動トランジスタ１２のソース電極に供給する。これにより、画素回路ＰＣには、新たに整流素子１６を備えるのみであり、表示領域ＰＰの領域外に、電源線切替回路ＳＷＣと、それを制御する２本の切替信号線ＳＷＬを備えるのみでよい。
【００８２】
記憶容量ディスチャージ期間Ｔ２Ａに、記憶容量１１に蓄えられる電荷が、有機ＥＬ素子１５へ放電されず、整流素子１６を介して、放電用基準電位へ放電されている。
【００８３】
図１６Ｂに示す従来技術に係る表示装置において必要なスイッチング素子２２０及びスイッチング素子２２０を制御する制御配線を各画素回路に設ける必要がない。すなわち、図１６Ｂに示すような回路増大は抑制されている。にもかかわらず、図１６Ａに示す従来技術に係る表示装置において、プリチャージ期間に生じる自発光素子の発光という表示品質の低下が生じていない。
【００８４】
さらに、リセット期間Ｔ３に、駆動トランジスタ１２のゲート電位ＶＧが、初期電圧ＶＩにまで低下され、初期状態にされる。記憶容量ディスチャージ期間Ｔ２Ａにおいて、ゲート電位ＶＧが、閾値電圧Ｖｔｈ１６に収束しており、リセット期間Ｔ３における駆動を行わない場合、駆動トランジスタ１２が有するヒステリシス特性により、表示データ書込み期間Ｔ４における書込み駆動に、記憶容量１１に充電される記憶電圧ＶＣにばらつきが生じる。これにより、ヒステリシス特性に起因する輝度変調が生じてしまう。これに対して、リセット期間Ｔ３に、駆動トランジスタ１２のゲート電位ＶＧが、初期電圧ＶＩにまで低下された後に、表示データ書込み期間Ｔ４における書込み駆動がなされることにより、記憶容量１１に充電される記憶電圧ＶＣに生じるばらつきが抑制される。よって、ヒステリシス特性に起因する輝度変調が抑制されることにより、表示品質が向上することとなる。
【００８５】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の基本的な構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１は、複数の画素回路ＰＣそれぞれに備えられる整流素子１６が、第１の実施形態に係る有機ＥＬ表示装置５１と異なっている。
【００８６】
図６は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図であり、図３に示す第１の実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成に対応している。
【００８７】
図３に示す第１の実施形態に係る整流素子１６が、ＮＭＯＳ型ＴＦＴをダイオード接続したものであるのに対し、図６に示す当該実施形態に係る整流素子１６は、ＰＭＯＳ型ＴＦＴをダイオード接続したものである。すなわち、ＰＭＯＳ型ＴＦＴのゲート電極とドレイン電極が電気的に接続されている。
【００８８】
当該実施形態に係る有機ＥＬ表示装置５１の駆動方法は、第１の実施形態に係る駆動方法と同じである。なお、以下に示す他の実施形態に係る表示装置に、当該実施形態に係る表示装置が適用できることは言うまでもない。
【００８９】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１の駆動方法が、第１の実施形態に係る有機ＥＬ表示装置５１と異なる。
【００９０】
第１の実施形態に係る駆動方法において、すべての行に配置される画素回路ＰＣにおいて、一斉にプリチャージ駆動がなされ、その後、各行に配置される画素回路ＰＣそれぞれに対して、次の画面（フレーム）の画像の表示データに応じて、順に書込み駆動がなされる。
【００９１】
これに対して、当該実施形態に係る複数の画素回路ＰＣの駆動方法において、ある画素回路ＰＣにおける１フレーム期間における発光期間Ｔ１を細分化し、細分化される発光期間Ｔ１と発光期間Ｔ１の間の期間それぞれに、順に、各行に配置される画素回路ＰＣそれぞれに対して、プリチャージ駆動と書込み駆動がなされる。ここで、ある行に配置される画素回路ＰＣそれぞれに対して、プリチャージ駆動と書込み駆動がなされている間、他の行に配置される画素回路ＰＣにおいて、対応するリセット制御線ＲＬ及び対応する点灯制御線ＬＬは、ともにＬである。すなわち、他の行に配置される画素回路ＰＣすべてにおいて、リセットスイッチ１３及び点灯制御スイッチ１４はともにオフされており、その前の発光期間Ｔ１における記憶容量１１の記憶電圧ＶＣが維持される。
【００９２】
図７は、当該実施形態に係る駆動方法を示す図である。図７には、上から順に、第１切替信号線ＳＷＬ１及び第２切替信号線ＳＷＬ２、１行目の点灯制御線ＬＬ１及び２行目の点灯制御線ＬＬ２、データ信号線ＤＬ、１行目のリセット制御線ＲＬ１及び２行目のリセット制御線ＲＬ２、１行目の画素回路ＰＣ（ｍ，２）の駆動トランジスタ１２のゲート電位ＶＧ１及び２行目の画素回路ＰＣ（ｍ，２）の駆動トランジスタ１２のゲート電位ＶＧ２、１行目の画素回路ＰＣ（ｍ，１）の駆動トランジスタ１２のドレイン電位ＶＤ１及び２行目の画素回路ＰＣ（ｍ，２）の駆動トランジスタ１２のドレイン電位ＶＤ２、それぞれの時間変化が、示されている。ここで、１行目の画素回路ＰＣ（ｍ，１）の駆動トランジスタ１２とは、任意のｍ列目に配置される複数の画素回路ＰＣ（ｍ，ｎ）のうち、１行目の画素回路ＰＣである。この場合、データ信号線ＤＬは、図５と同様に、ｍ列目に配置される複数の画素回路ＰＣ（ｍ，ｎ）それぞれが接続されるデータ信号線ＤＬである。
【００９３】
図７には、ｍ列目に配置される複数の画素回路ＰＣ（ｍ，ｎ）のうち、１行目の画素回路ＰＣ（ｍ，１）及び２行目の画素回路ＰＣ（ｍ，２）に対して、順になされる、プリチャージ駆動及び書込み駆動が示されている。
【００９４】
図７に示すプリチャージ期間（記憶容量ディスチャージ期間Ｔ２Ａ、自発光素子ディスチャージ期間Ｔ２Ｂ、リセット期間Ｔ３）の駆動方法は、図５に示す駆動方法と同様であるが、この期間は、前述の通り、１行目以外の複数のリセット制御線ＲＬ及び１行目以外の複数の点灯制御線ＬＬは、Ｌで維持されているので、１行目に配置される複数の画素回路ＰＣ（ｍ，１）に対してのみ、図４Ｂ乃至図４Ｄに示すプリチャージ駆動がなされる。
【００９５】
次に、図７に示す表示データ書込み期間Ｔ４に、表示制御電圧供給回路４それぞれは、次の発光期間Ｔ１から１行目に配置される複数の画素回路ＰＣ（ｍ，１）が表示する表示データにそれぞれ応じる制御表示電圧Ｖｄ００１を、対応するデータ信号線ＤＬに印加し、１行目に配置される複数の画素回路ＰＣ（ｍ，１）に対して、書込み駆動がなされる。プリチャージ期間と同様に、この期間は、１行目以外の複数のリセット制御線ＲＬ及び１行目以外の複数の点灯制御線ＬＬは、Ｌで維持されているので、１行目に配置される複数の画素回路ＰＣ（ｍ，１）に対してのみ、図４Ｅに示すプリチャージ駆動がなされる。それゆえ、図７に示す表示データ書込み期間Ｔ４は、１行目の書込み駆動をする第１水平期間ＴＨ１のみからなる。
【００９６】
図７に示す表示データ書込み期間Ｔ４に続く発光期間Ｔ１において、１行目に配置される複数の画素回路ＰＣ（ｍ，１）は、直前の表示データ書込み期間Ｔ４において充電される記憶容量１１の記憶電圧ＶＣによって、表示がなされ、１行目以外に配置される複数の画素回路ＰＣにおいては、維持される記憶電圧ＶＣによって、表示がなされる。
【００９７】
図７に示す通り、その後、２行目に配置される複数の画素回路ＰＣ（ｍ，２）に対してのみ、プリチャージ駆動及び書込み駆動がなされ、さらに、他の行に配置される複数の画素回路ＰＣに対しても、順に、プリチャージ駆動及び書込み駆動がなされる。
【００９８】
当該実施形態に係る駆動方法により、第１の実施形態に係る駆動方法で説明したのと同様の効果が得られる。さらに、発光期間Ｔ１を細分化することで、フリッカ現象が抑制される。
【００９９】
［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、当該実施形態に係る有機ＥＬ表示装置５１の構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１の駆動方法が、第１の実施形態に係る有機ＥＬ表示装置５１と異なる。
【０１００】
当該実施形態に係る駆動法において、表示領域ＰＰに備えられる複数の画素回路ＰＣを、所定数の行に配置される複数の画素回路ＰＣを１つの画素回路群として、細分化される発光期間Ｔ１と発光期間Ｔ１の間のある期間において、１つの画素回路群に対して、プリチャージ駆動及び書込み駆動がなされ、他の画素回路に対しては、これらの駆動がなされない。これが、順に、それぞれの画素回路群に対して、これらの駆動が繰り返される。
【０１０１】
図８は、当該実施形態に係る駆動方法を示す図である。図８には、上から順に、第１切替信号線ＳＷＬ１及び第２切替信号線ＳＷＬ２、１行目の点灯制御線ＬＬ１、２行目の点灯制御線ＬＬ２、Ｎ行目の点灯制御線ＬＬＮ、データ信号線ＤＬ、１行目のリセット制御線ＲＬ１、２行目のリセット制御線ＲＬ２、Ｎ行目のリセット制御線ＲＬＮ、（Ｎ＋１）行目の点灯制御線ＬＬＮ＋１、（Ｎ＋２）行目の点灯制御線ＬＬＮ＋２、２Ｎ行目の点灯制御線ＬＬ２Ｎ、それぞれの時間変化が、示されている。なお、画素回路ＰＣの駆動トランジスタ１２のゲート電位ＶＧ及びドレイン電位ＶＤの時間変化は、図５及び図７に示す時間変化から容易に想像されるので、図８には省略されている。
【０１０２】
ここで、１行目からＮ行目に配置される画素回路ＰＣを第１画素回路群と、（Ｎ＋１）行目から２Ｎ行目に配置される画素回路ＰＣを第２画素回路群とする。図８には、まず、第１画素回路群に対して、プリチャージ駆動及び書込み駆動がなされ、次に、第２画素回路群に対して、プリチャージ駆動及び書込み駆動がなされる駆動が示されている。
【０１０３】
図５に示す通り、第１の実施形態に係る駆動方法において、すべての画素回路ＰＣに対して同時にプリチャージ駆動がなされ、その後、１行目から順に、行ごとに書込み駆動がなされるが、同様に、当該実施形態に係る駆動方法において、図８に示す通り、第１画素回路群に属するすべての画素回路ＰＣに対して同時にプリチャージ駆動がなされ、その後、第１画素回路群に属している１行目からＮ行目まで順に、行ごとに書込み駆動がなされる。この期間、１行目からＮ行目まで以外の複数のリセット制御線ＲＬ及び複数の点灯制御線ＬＬは、すべてＬで維持されているので、第１画素回路群以外の複数の画素回路ＰＣには、プリチャージ駆動及び書込み駆動はなされない。
【０１０４】
すべての画素回路ＰＣに対して発光駆動がしばらくなされた後、第２画素回路群に属するすべての画素回路ＰＣに対して同時にプリチャージ駆動がなされ、その後、第２画素回路群に属している（Ｎ＋１）行目から２Ｎ行目まで順に、行ごとに書込み駆動がなされる。この期間、（Ｎ＋１）行目から２Ｎ行目まで以外の複数のリセット制御線ＲＬ及び複数の点灯制御線ＬＬは、すべてＬで維持されているので、第２画素回路群以外の複数の画素回路ＰＣには、プリチャージ駆動及び書込み駆動はなされない。これが繰り返されている。
【０１０５】
当該実施形態に係る駆動方法により、第１の実施形態に係る駆動方法で説明したのと同様の効果が得られる。さらに、発光期間Ｔ１を細分化し、画素回路群ごとに、プリチャージ駆動及び書込み駆動がなされることにより、フリッカ現象が抑制される。さらに、プリチャージ駆動に伴って電力が消費されるが、第３の実施形態と比較して、１画面（フレーム）期間に、プリチャージ駆動を行う回数は軽減されており、省電力化が実現される。
【０１０６】
第１、第３及び第４の実施形態に係る駆動方法は、第１及び第２のいずれの実施形態に係る表示装置に対して用いることが可能であり、フリッカ現象の程度などにより、最適な駆動方法を選択することが可能である。
【０１０７】
［第５の実施形態］
本発明の第５の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の基本的な構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１は、各画素回路ＰＣごとに点灯制御スイッチ１４が配置されないという点で、第１の実施形態に係る有機ＥＬ表示装置５１と異なっている。
【０１０８】
図９は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図であり、図３に示す第１の実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成に対応している。
【０１０９】
図３に示す第１の実施形態に係る各画素回路ＰＣにおいて、駆動トランジスタ１２のドレイン電極と有機ＥＬ素子１５のアノードとの間に、点灯制御スイッチ１４が設けられていたのに対して、図９に示す当該実施形態に係る有機ＥＬ表示装置５１において、各画素回路ＰＣの駆動トランジスタ１２のドレイン電極と有機ＥＬ素子１５のアノードの間を電気的に接続し、有機ＥＬ素子１５のカソードから、表示領域ＰＰの外へ延びる配線を設ける。そして、各画素回路ＰＣから延びる配線は、１本の配線に対して並列に接続され、当該配線と基準電位の間に、一括点灯制御スイッチ２０が配置される。一括点灯制御スイッチ２０のゲート電極（スイッチ入力）に点灯制御線ＬＬが接続される。
【０１１０】
ここで、一括点灯制御スイッチ２０は、各列に配置される複数の画素回路ＰＣごとに１個配置され、それら複数の一括点灯制御スイッチ２０それぞれのゲート電極が、１本の点灯制御線ＬＬに接続されるとしてもよい。また、表示領域ＰＰの外に、一括点灯制御スイッチ２０が１個設けられ、一括点灯制御スイッチ２０に対して、すべての画素回路ＰＣの有機ＥＬ素子１５のカソードからの配線が並列に接続され、当該一括点灯制御スイッチ２０のゲート電極に点灯制御線ＬＬが接続されるとしてもよい。また、複数列ごとに１個の一括点灯制御スイッチ２０が配置されてもよい。
【０１１１】
当該実施形態に係る有機ＥＬ表示装置５１の各画素回路ＰＣにおいて、点灯制御スイッチ１４を配置する必要がなく、さらに、各画素回路ＰＣの点灯制御スイッチ１４すべてを制御するために必要な複数の点灯制御線ＬＬを、一括点灯制御スイッチ２０を制御する点灯制御線ＬＬとすることが出来る。画素回路ＰＣに必要な素子数が軽減され、表示領域ＰＰの開口率の向上が実現される。
【０１１２】
なお、当該実施形態に係る有機ＥＬ表示装置５１の駆動方法は、第１の実施形態に係る駆動方法と同じである。
【０１１３】
［第６の実施形態］
本発明の第６の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１の駆動方法が、第１の実施形態に係る有機ＥＬ表示装置５１と異なる。
【０１１４】
第１の実施形態に係る駆動方法において、プリチャージ期間に行われるプリチャージ駆動とは、記憶容量ディスチャージ期間Ｔ２Ａ、自発光素子ディスチャージ期間Ｔ２Ｂ、及びリセット期間Ｔ３にそれぞれ行われる駆動からなっているのに対して、当該実施形態に係る駆動方法のプリチャージ駆動には、リセット期間Ｔ３に行われる駆動がなされず、記憶容量ディスチャージ期間Ｔ２Ａ、及び自発光素子ディスチャージ期間Ｔ２Ｂにそれぞれ行われる駆動からなっている。
【０１１５】
図１０は、当該実施形態に係る駆動方法を示す図である。前述の通り、プリチャージ期間において、図５に示されるリセット期間Ｔ３が、図１０には示されていない。プリチャージ期間からリセット期間Ｔ３を省くことにより、プリチャージ期間の期間を短縮することが出来、その結果、１画面（フレーム）期間において、発光期間Ｔ１を長くすることができ、各画素回路ＰＣの有機ＥＬ素子１５の単位時間当たりの発光輝度が向上される。若しくは、単位時間当たりの発光輝度を一定に保つならば、有機ＥＬ素子１５に流す電流を小さくすることができるので、有機ＥＬ素子１５の長寿命化が実現される。
【０１１６】
なお、プリチャージ駆動から、リセット期間Ｔ３に行われる駆動を省くという駆動は、他の駆動方法、例えば、第３及び第４の実施形態に係る駆動方法にも適用することが出来る。
【０１１７】
［第７の実施形態］
本発明の第７の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の基本的な構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じである。当該実施形態に係る有機ＥＬ表示装置５１は、各画素回路ＰＣにおいて、さらに、記憶容量ショートスイッチ７が配置されるという点で、第１の実施形態に係る有機ＥＬ表示装置５１と異なっている。
【０１１８】
図１１は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図であり、図３に示す第１の実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成に対応している。
【０１１９】
図１１に示す当該実施形態に係る各画素回路ＰＣにおいて、図３に示す第１の実施形態に係る各画素回路ＰＣに、さらに、記憶容量１１の第１及び第２の電極を接続する記憶容量ショートスイッチ７が配置される。記憶容量ショートスイッチ７のゲート電極に、ショートスイッチ制御配線ＸＬが接続されている。
【０１２０】
当該実施形態に係る有機ＥＬ表示装置５１の基本的な駆動方法は、第１、第３、第４乃び第６の実施形態に係る駆動方法と同じである。なお、前述の通り、第６の実施形態に係る駆動方法に適用する場合は、プリチャージ駆動から、リセット期間Ｔ３に行われる駆動が省かれる。さらに、当該実施形態に係る駆動方法において、１画面（フレーム）期間のうち、プリチャージ期間（記憶容量ディスチャージ期間Ｔ２Ａ、自発光素子ディスチャージ期間Ｔ２Ｂ、リセット期間Ｔ３）に、ショートスイッチ制御配線ＸＬがＨとなり、それ以外の期間は、Ｌとなる。また、例えば、第１の実施形態に係る駆動方法において、プリチャージ期間の一部（記憶容量ディスチャージ期間Ｔ２Ａ、自発光素子ディスチャージ期間Ｔ２Ｂ）に、データ信号線駆動回路ＸＤＶに備えられる表示制御電圧供給回路４より、データ信号線ＤＬに、放電増強電圧（例えば、白表示制御電圧ＶｄａｔａＷ）が印加される。これに対して、当該実施形態に係る駆動方法においては、プリチャージ期間にデータ信号線ＤＬに印加される放電増強電圧は、表示用基準電圧ＶＬ（例えば、０Ｖ）若しくは整流素子１６の閾値電圧Ｖｔｈ１６程度の電圧でよい。
【０１２１】
プリチャージ期間において、複数のショートスイッチ制御配線ＸＬは、すべてＨとなる。このとき、すべての画素回路ＰＣにおいて、記憶容量ショートスイッチ７がオンされ、記憶容量１１の第１及び第２の電極が電気的に接続、すなわち、ショートされる。これにより、プリチャージ期間に流れる電流の経路で構成される電気回路の負荷が下がり、プリチャージ期間の短縮が可能となる。その結果、１画面（フレーム）期間において、発光期間Ｔ１を長くすることができ、各画素回路ＰＣの有機ＥＬ素子１５の単位時間当たりの発光輝度が向上される。若しくは、単位時間当たりの発光輝度を一定に保つならば、有機ＥＬ素子１５に流す電流を小さくすることができるので、有機ＥＬ素子１５の長寿命化が実現される。
【０１２２】
［第８の実施形態］
本発明の第８の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の基本的な構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じであるが、以下の点で異なる。
【０１２３】
図１２は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図であり、図３に示す第１の実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成に対応している。
【０１２４】
図１２に示す通り、当該実施形態に係る有機ＥＬ表示装置５１には、電源線切替回路ＳＷＣに、各行に配置される画素回路ＰＣにそれぞれ延伸する電源線ＰＬに対して、電流源電圧接続スイッチ１及び放電用基準電圧接続スイッチ２がそれぞれ配置されている。また、各画素回路ＰＣにおいて、記憶容量１１の第２の電極に対して、並列に接続される表示制御電圧接続スイッチ１７及び表示用基準電圧接続スイッチ１８が設けられ、表示制御電圧接続スイッチ１７が対応するデータ信号線ＤＬに、表示用基準電圧接続スイッチ１８が対応する表示用基準電圧線ＥＬに接続されている。
【０１２５】
表示用基準電圧供給回路３０は、複数の表示用基準電圧線ＥＬに対して、表示用基準電圧ＶＬを供給する。ここで、図１２には、表示用基準電圧供給回路３０は、任意の表示用基準電圧ＶＬが供給する回路として、電源の記号として表されている。しかし、表示用基準電圧ＶＬを０Ｖとする場合は、表示用基準電圧供給回路３０は、接地電位となる。
【０１２６】
走査線駆動回路ＹＤＶから、第１切替信号線群ＳＷＬＧ１及び第２切替信号線群ＳＷＬＧ２が延びており、電源線切替回路ＳＷＣに接続されている。第１切替信号線群ＳＷＬＧ１は、複数の第１切替信号線ＳＷＬ１からなっており、第２切替信号線ＳＷＬＧ２は、複数の第２切替信号線ＳＷＬ２からなっている。電源線切替回路ＳＷＣの各電流源電圧接続スイッチ１のゲート電極（スイッチ入力）に、それぞれ対応する第１切替信号線ＳＷＬ１が、各放電用基準電圧接続スイッチ２のゲート電極（スイッチ入力）に、それぞれ対応する第２切替信号線ＳＷＬ２が、接続される。
【０１２７】
当該実施形態に係る有機ＥＬ表示装置５１は、第３の実施形態に係る駆動方法と同様に、順に、各行に配置される画素回路ＰＣそれぞれに対して、プリチャージ駆動と書込み駆動が可能である。第３の実施形態に係る駆動方法においては、ある行に配置される画素回路ＰＣにプリチャージ駆動と書込み駆動がなされている間、他の行に配置される画素回路ＰＣにおいて、有機ＥＬ素子１５の発光がなされていないのに対して、当該実施形態に係る有機ＥＬ表示装置５１は、ある行に配置される画素回路ＰＣにプリチャージ駆動と書込み駆動がなされている間、他の行に配置されるすべての画素回路ＰＣにおいて、有機ＥＬ素子１５の発光がなされることが可能である。
【０１２８】
各行に配置される複数の画素回路ＰＣそれぞれに備えられる表示制御電圧接続スイッチ１７及び表示用基準電圧接続スイッチ１８それぞれのゲート電極（スイッチ入力）には、走査線駆動回路ＹＤＶから延びる制御配線それぞれが接続されている。これら制御配線により、ある行に配置される複数の画素回路ＰＣにおいて、プリチャージ駆動及び書込み駆動がなされるタイミングに応じて、表示用基準電圧接続スイッチ１８がオフされ、表示制御電圧接続スイッチ１７がオンされ、記憶容量１１の第２の電極は、対応するデータ信号線ＤＬと接続される。また、プリチャージ駆動及び書込み駆動がなされないタイミングに応じて、すなわち、発光期間Ｔ１において、表示制御電圧接続スイッチ１７がオフされ、表示用基準電圧接続スイッチ１８がオンされ、記憶容量１１の第２の電極は、表示用基準電圧線ＥＬと接続される。
【０１２９】
図１３は、当該実施形態に係る駆動方法を示す図である。図１３には、上から順に、１行目の第１切替信号線ＳＷＬ１（１）及び１行目の第２切替信号線ＳＷＬ２（１）、２行目第１切替信号線ＳＷＬ１（２）及び２行目の第２切替信号線ＳＷＬ２（２）、１行目の点灯制御線ＬＬ１及び２行目の点灯制御線ＬＬ２、データ信号線ＤＬ、１行目のリセット制御線ＲＬ１及び２行目のリセット制御線ＲＬ２、１行目の画素回路ＰＣ（ｍ，１）の駆動トランジスタ１２のゲート電位ＶＧ１及び２行目の画素回路ＰＣ（ｍ，２）の駆動トランジスタ１２のゲート電位ＶＧ２、１行目の画素回路ＰＣ（ｍ，１）の駆動トランジスタ１２のドレイン電位ＶＤ１及び２行目の画素回路ＰＣ（ｍ，２）の駆動トランジスタ１２のドレイン電位ＶＤ２、それぞれの時間変化が、示されている。
【０１３０】
図１３に示す通り、ある行に配置される複数の画素回路ＰＣにおいて、電圧供給手段１０１は、対応する電源線ＰＬに、プリチャージ駆動がなされるタイミングに応じて、放電用基準電圧を供給し、プリチャージ駆動がなされないタイミングに応じて、電流源電圧を供給している。
【０１３１】
これにより、例えば、１行目の画素回路ＰＣ（ｍ，１）において、プリチャージ駆動及び書込み駆動がなされている間も、他の行（図１３に示す通り、例えば、２行目）に対応する電源線ＰＬには、電流源電圧が供給され、他の行に配置される画素回路ＰＣの記憶容量１１の第２の電極には、表示用基準電圧が印加され、他の行に配置されるすべての画素回路ＰＣにおいて、有機ＥＬ素子１５の発光がなされる。
【０１３２】
その結果、第３の実施形態に係る駆動法と同様に、フリッカ現象が抑制され、さらに、第３の実施形態に係る駆動法と比べて、１画面（フレーム）期間において、発光期間Ｔ１を長くすることができ、各画素回路ＰＣの有機ＥＬ素子１５の単位時間当たりの発光輝度が向上される。若しくは、単位時間当たりの発光輝度を一定に保つならば、有機ＥＬ素子１５に流す電流を小さくすることができるので、有機ＥＬ素子１５の長寿命化が実現される。
【０１３３】
図１２に示す通り、当該実施形態に係る有機ＥＬ表示装置５１は、各画素回路ＰＣに整流素子１６を備え、さらに、表示領域ＰＰの領域外に、電源線切替回路ＳＷＣとそれを制御する第１切替信号線群ＳＷＬＧ１及び第２切替信号線群ＳＷＬＧ２を備えることにより、これらが設けられず、図１２に示す各画素回路ＰＣにおいて、図１６Ａ及び図６Ｂに示す従来技術が適用される場合と比較して、回路増大が抑制されつつ、プリチャージ期間に生じる自発光素子の発光という表示品質の低下が生じていない。
【０１３４】
なお、当該実施形態に係る有機ＥＬ表示装置５１の特徴は、各行に配置される画素回路ＰＣが、他の行に配置される画素回路ＰＣから独立に、プリチャージ駆動、書込み駆動、及び発光駆動を行うことが出来るところにある。それゆえ、図１３に示す駆動方法のように、各行ごとに、これら駆動を行ってもよいし、複数の行に配置される複数の画素回路ＰＣを１つの画素回路群として、まとめて、これら駆動を行ってもよい。さらに、すべての画素回路ＰＣに対して、まとめて、これら駆動を行ってもよい。その場合、図５に示す第１の実施形態に係る駆動方法と等しくなる。
【０１３５】
また、当該実施形態に係る有機ＥＬ表示装置５１は、図１２に示す通り、電源線切替回路ＳＷＣに、各行に配置される画素回路ＰＣにそれぞれ延伸する電源線ＰＬに対して、電流源電圧接続スイッチ１及び放電用基準電圧接続スイッチ２がそれぞれ配置されているが、複数の行に配置される画素回路を１個の画素回路群として、当該画素回路群に対して、１個の電流源電圧接続スイッチ１及び１個の放電用基準電圧接続スイッチ２が配置されてもよい。この場合、当該画素回路群を、他の画素回路に対して、独立に、プリチャージ駆動、書込み駆動、及び発光駆動を行うことが出来る。
【０１３６】
［第９の実施形態］
本発明の第９の実施形態に係る表示装置は、有機ＥＬ表示装置５１であって、当該実施形態に係る有機ＥＬ表示装置５１の基本的な構成は、第１の実施形態に係る有機ＥＬ表示装置５１の構成と同じであるが、以下の点で異なる。
【０１３７】
図１４は、当該実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成を示す図であり、図３に示す第１の実施形態に係る画素回路ＰＣの構成及び電源線切替回路ＳＷＣの構成に対応している。
【０１３８】
図１４に示す通り、当該実施形態に係る有機ＥＬ表示装置５１には、各画素回路ＰＣにおいて、対応するデータ信号線ＤＬと記憶容量１１の第２の電極との間に、表示制御電圧接続スイッチ１７が配置され、駆動トランジスタ１２のソース電極とゲート電極の間に、結合容量１９が配置される。さらに、走査線駆動回路ＹＤＶより、複数の表示制御電圧接続制御線ＳＬが延び、各画素回路ＰＣの表示制御電圧接続スイッチ１７のゲート電極（スイッチ入力）に、対応する表示制御電圧接続制御線ＳＬが接続される。ｎ行目の表示制御電圧接続制御線をＳＬｎと表す。
【０１３９】
当該実施形態に係る有機ＥＬ表示装置５１には、第１の実施形態に係る駆動方法と同様に、すべての行に配置される画素回路ＰＣに対して、一斉にプリチャージ駆動がなされ、その後、各行に配置される画素回路ＰＣそれぞれに対して、順に、書込み駆動がなされる。当該実施形態に係る駆動方法において、プリチャージ駆動と書込み駆動の間に、すべての行に配置される画素回路ＰＣに対して、一斉にオートゼロ駆動がなされる点が、第１の実施形態に係る駆動方法と異なっている。なお、結合容量１９の結合電圧ＶＳが、発光期間Ｔ１に駆動トランジスタ１２を流れる電流量が決定される。
【０１４０】
図１５は、当該実施形態に係る駆動方法を示す図である。図１５には、上から順に、第１切替信号線ＳＷＬ１及び第２切替信号線ＳＷＬ２、点灯制御線ＬＬ、データ信号線ＤＬ、１行目のリセット制御線ＲＬ１及び２行目のリセット制御線ＲＬ２、１行目の表示制御電圧接続制御線ＳＬ１及び２行目の表示制御電圧接続制御線ＳＬ２、駆動トランジスタ１２のゲート電位ＶＧ及びドレイン電位ＶＤ、それぞれの時間変化が、示されている。
【０１４１】
図５に示す第１の実施形態に係る駆動方法と異なり、図１５には、リセット期間Ｔ３後であり、表示データ書込み期間Ｔ４の前に、オートゼロ駆動がなされる。オートゼロ駆動がなされる期間を、オートゼロ期間Ｔ５とする。オートゼロ期間Ｔ５に、すべてのデータ信号線ＤＬに、同じオートゼロ電圧を印加することにより、すべての画素回路ＰＣそれぞれの記憶容量１１が充電される。
【０１４２】
図１５に示す通り、オートゼロ期間Ｔ５において、表示データ書込み期間Ｔ４と同様に、駆動トランジスタ１２のソース電極や整流素子１６のカソードが、電流源電圧接続回路１と電気的に接続されている。すなわち、電圧供給手段１０１は、オートゼロ期間Ｔ５に、駆動トランジスタ１２のソース電極に、電流源電圧Ｖｏｌｅｄを供給している。
【０１４３】
図１５に示す通り、オートゼロ期間Ｔ５において、複数の点灯制御線ＬＬは、すべてＬに維持される。このとき、すべての画素回路ＰＣにおいて、点灯制御スイッチ１４はオフされており、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの電気的接続が遮断されている。すなわち、表示制御手段１００は、オートゼロ期間Ｔ５に、駆動トランジスタ１２のドレイン電極と、有機ＥＬ素子１５のアノードとの接続を遮断している。
【０１４４】
オートゼロ期間Ｔ５において、複数のリセット制御線ＲＬ及び複数の表示制御電圧接続制御線ＳＬは、すべてＬからＨへ変化して、すべての画素回路ＰＣにおいて、リセットスイッチ１３及び表示制御電圧接続スイッチ１７がオンされ、駆動トランジスタ１２のゲート電極とソース電極とが電気的に接続され、記憶容量１１の第２の電極と対応するデータ信号線ＤＬとが電気的に接続される。
【０１４５】
オートゼロ期間Ｔ５において、データ信号線ＤＬには、オートゼロ電圧（例えば、白表示制御電圧ＶｄａｔａＷ）が印加される。図１５には、データ信号線ＤＬがＨであると表されている。
【０１４６】
電流源電圧供給回路ＰＳより、電源線切替回路ＳＷＣ（電流源電圧接続スイッチ１）、対応する電源線ＰＬ、駆動トランジスタ１２、リセットスイッチ１３を介して、若しくは、電源線切替回路ＳＷＣ（電流源電圧接続スイッチ１）、対応する電源線ＰＬ、結合容量１９を介して、記憶容量１１に電流が流れ、記憶容量１１が充電される。このとき、同時に、結合容量１９も充電される。このとき、結合容量１９の結合電圧ＶＳは、オートゼロ電圧に対応する電圧となっている。例えば、オートゼロ電圧が、白表示制御電圧ＶｄａｔａＷである場合、結合容量１９の結合電圧ＶＳには、白表示に対応する電圧である。
【０１４７】
その後、表示データ書込み期間Ｔ４に、１行目から順に、行ごとに書込み駆動がなされる。しかし、オートゼロ期間Ｔ５に、すでに各画素回路ＰＣの結合容量１９は、オートゼロ電圧に対応する電圧に充電されている。それゆえ、表示データ書込み期間Ｔ４には、次の発光期間Ｔ１において表示する画像の表示データに対応する電圧との差分のみが、充電（放電）されればよい。その結果、各行の書込み駆動にかかる水平期間ＴＨをそれぞれ短縮することができ、１画面（フレーム）期間において、発光期間Ｔ１を長くすることができ、各画素回路ＰＣの有機ＥＬ素子１５の単位時間当たりの発光輝度が向上される。若しくは、単位時間当たりの発光輝度を一定に保つならば、有機ＥＬ素子１５に流す電流を小さくすることができるので、有機ＥＬ素子１５の長寿命化が実現される。
【符号の説明】
【０１４８】
１  電流源電圧接続スイッチ、２  放電用基準電圧接続スイッチ、４  表示制御電圧供給回路、７  記憶容量ショートスイッチ、８  可変電源、１１  記憶容量、１２  駆動トランジスタ、１３  リセットスイッチ、１４  点灯制御スイッチ、１５  有機ＥＬ素子、１６  整流素子、１７  表示制御電圧接続スイッチ、１８  表示用基準電圧接続スイッチ、１９  結合容量、２０  一括点灯制御スイッチ、３０  表示用基準電圧供給回路、５１  有機ＥＬ表示装置、５２  ＴＦＴ基板、５３  上フレーム、５４  下フレーム、５５  フレキシブル基板、５６  回路基板、１００  表示制御手段、１０１  電圧供給手段、２１１  記憶容量、２１２  駆動トランジスタ、２１３，２１４，２２０  スイッチング素子、２１５  自発光素子、ＣＰ，ＣＱ  寄生容量、ＣＬ  基準電圧線、ＤＬ  データ信号線、ＥＬ  表示用基準電圧線、ＬＬ  点灯制御線、ＰＬ  電源線、ＰＣ  画素回路、ＰＰ  表示領域、ＰＳ  電流源電圧供給回路、ＲＬ  リセット制御線、ＳＣＬ  点灯制御回路、ＳＬ  表示制御電圧接続制御線、ＳＷＣ  電源線切替回路、ＳＷＬ  切替信号線、ＳＷＬ１  第１切替信号線、ＳＷＬ２  第２切替信号線、ＳＷＬＧ１  第１切替信号線群、ＳＷＬＧ２  第２切替信号線群、Ｔ１  発光期間、Ｔ２Ａ  記憶容量ディスチャージ期間、Ｔ２Ｂ  自発光素子ディスチャージ期間、Ｔ３  リセット期間、Ｔ４  表示データ書込み期間、Ｔ５  オートゼロ期間、ＶＣ  記憶電圧、ＶＤ  ドレイン電位、Ｖｄａｔａ  表示制御電圧、ＶＧ  ゲート電位、ＶＩ  初期電圧、ＶＬ  表示用基準電圧、Ｖｏｌｅｄ  電流源電圧、ＶＳ  結合電圧、Ｖｔｈ，Ｖｔｈ１６  閾値電圧、ＸＤＶ  データ信号線駆動回路、ＸＬ  ショートスイッチ制御配線、ＹＤＶ  走査線駆動回路。
【図１】
2012027277.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2012027277.tif 000021
【図１６Ａ】
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【図１６Ｂ】
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