(57)【要約】【課題】選択ビット線のＹスイッチと非選択のビット線のＹスイッチがともに選択されるマルチ選択状態に陥ることを回避する。            【解決手段】ゲート電極の電位に従ってビット線とＩＯ線とを電位的に接続するＹスイッチと、Ｙスイッチ制御信号を前記Ｙスイッチのゲート電極に供給するビアと、Ｙスイッチのゲート電極に接続し、信号（１）に対応して前記ゲート電極をＧＮＤ電位に設定しＹスイッチを電気的に非導通とする制御を行うトランジスタ（Ｎ１）と、ビット線をプリチャージ電圧にプリチャージ・イコライズする回路（Ｐ１〜Ｐ３）と、を備え、Ｙスイッチのゲート電極をＧＮＤ電位に設定するプリチャージ信号の活性化は、イコライズ回路の活性化のタイミングに対応している。【選択図】図６
2012003811.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードの電位に従って第２のノードと第３のノードとを電位的に接続する第１のトランジスタと、
第１の信号を前記第１のノードに供給する第１のビアと、
前記第１のノードに接続し、第２の信号に対応して前記第１のトランジスタを電気的に非導通に制御する第２のトランジスタと、
前記第２のノードを第１の周期で所定の電位に制御するイコライズ回路と、
を備え、前記第２の信号の第２の周期は前記第１の周期に対応する半導体装置。
【請求項２】
第４のノードの電位に従って、前記第２のノードと第５のノードとを電位的に接続する第３のトランジスタと、
前記第３のトランジスタを制御する制御回路と、
を備え、
前記制御回路は、前記第３のトランジスタを電気的に導通に制御するとき、前記第１のトランジスタを電気的に非導通に制御するように前記第１の信号を制御する、請求項１記載の半導体装置。
【請求項３】
前記第２のトランジスタが電気的に導通する期間は、前記イコライズ回路が前記第２のノードを前記所定の電位に制御する期間の少なくとも一部の期間である、請求項２記載の半導体装置。
【請求項４】
前記制御回路は、前記第３のノードに関連するアドレスと、該アドレスが欠陥アドレスであるか否かの情報と比較する判定回路を含み、前記判定回路の判定結果に対応して前記制御回路は、前記第３のノードと前記第５のノードのいずれか一方と、前記第２のノードとの情報の双方向の通信を択一的に制御する、請求項２又は３記載の半導体装置。
【請求項５】
前記第２の信号の第２の周期を、前記第１の周期に替えて、前記第１の信号の周期に対応させ、
前記第２のトランジスタが電気的に導通する期間は、前記第１の信号が前記第１のトランジスタを非活性に制御する期間の少なくとも一部の期間である、請求項４記載の半導体装置。
【請求項６】
前記第３及び第５のノードは、それぞれ対応する第１と第２のメモリセルに関連するノードであり、
前記第２のノードは、半導体装置の外部端子に関連するノードである、請求項４又は５記載の半導体装置。
【請求項７】
前記第１及び第２のメモリセルは、同一のアドレスであり、
前記第２のメモリセルは、不良の前記第１のビアに関連する前記第１のメモリセルに置換されるメモリセルである、請求項６記載の半導体装置。
【請求項８】
前記第３及び第５のノードは、それぞれ対応する複数の前記メモリセルに接続するビット線のノードであり、
前記第１の信号は、デコーディングされたアドレスに関連する信号であり、
前記第２のノードは、ローカルデータ線である、請求項６又は７記載の半導体装置。
【請求項９】
ローカルデータ線及び複数の前記ローカルデータ線に関連する一つのグローバルデータ線とで構成された階層データ線を備え、前記第３及び第５のノードは、それぞれ前記ローカルデータ線であり、前記第２のノードは、前記グローバルデータ線であり、
前記第１の信号は、デコーディングされたアドレスに関連する信号である、請求項６記載の半導体装置。
【請求項１０】
メモリセルに直接又は間接に接続された第１のデータ線と、
複数の前記第１のデータ線に共通に設けられ、選択された前記第１のデータ線との間でデータを伝送する第２のデータ線と、
前記複数の第１のデータ線にそれぞれ対応して設けられ、前記第１のデータ線と前記第２のデータ線との間に接続され、前記第１のデータ線と前記第２のデータ線の電気的な導通と非導通を制御する選択制御信号にゲート電極が接続される第１のスイッチトランジスタと、
前記第２のデータ線に対応して設けられ、プリチャージ信号の活性化に応答して、前記第２のデータ線をプリチャージする回路と、
前記第１のトランジスタのゲート電極を前記選択制御信号の電位によらず第１の電源に短絡させる制御を行う第２のスイッチトランジスタを含む制御回路と、を備え、
前記第１の電源は、前記ゲート電極に前記第１の電源電圧が与えられた前記第１のトランジスタを非導通とする電圧を有し、
前記制御回路は、前記第２のスイッチトランジスタを、前記プリチャージ信号に関連付けされた信号に基づき、前記プリチャージ信号が活性化して前記第２のデータ線をプリチャージする時に導通させて、前記第１のトランジスタのゲート電極を、前記第１電源に短絡させ、前記プリチャージ信号の非活性化時に非導通に制御する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、データ線間の接続を制御するトランジスタを備えた半導体装置等に適用して好適な装置に関する。
【背景技術】
【０００２】
以下では、関連技術の半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について概説しておく。図１は、一般的なＤＲＡＭの構成の一例を模式的に示す図である。図１に示すように、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。また、入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。
【０００３】
センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【０００４】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、センスアンプ（ＳＡ）に書き込みデータが転送される。センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
【０００５】
図２は、センスアンプ（ＳＡ）の典型的な構成の一例を示す図である。図２には、シェアード型のセンスアンプ回路（ＳＡ）のビット線系の一部が示されている。ワード線は、サブワードドライバ回路１４により駆動される。メモリセルＭＣは、ゲート電極がワード線に接続され、ドレイン又はソース拡散層の一方が、ビット線に接続されたＮＭＯＳトランジスタと、一端がＮＭＯＳトランジスタのソース又はドレイン拡散層の他方に接続され、他端が電源（プレート電極）に接続された容量Ｃｓを備えている。
【０００６】
特に制限されるものではないが、図２に示すＤＲＡＭのデータ転送方式は、ビット線がＹスイッチを介してローカルＩＯ線に接続し、さらにメインＩＯ線（グローバルＩＯ線）に接続する階層型構造とされる。図示されているワード線に接続されたメモリセルＭＣはビット線ＢＬＴに接続されており、図示されない隣のワード線に接続するメモリセルは、ＢＬＴと相補のビット線ＢＬＢに接続される折り返し型ビット線とされる。ビット線対（ＢＬＴ／Ｂ）間に接続されるセンスアンプ回路（ＳＡ）は、ソースがＰＣＳ線に共通接続され、ゲートとドレインが交差接続されたＰＭＯＳトランジスタ対と、ソースがＮＣＳ線に共通接続され、ゲートとドライバが交差接続されたＮＭＯＳトランジスタ対を備え、ＰＭＯＳトランジスタ対のドレインとＮＭＯＳトランジスタ対のドレインがそれぞれ接続され、ビット線対（ＢＬＴ／Ｂ）に接続されている。なお、ＴｒｕｅとＢａｒのビット線対ＢＬＴ、ＢＬＢは、ＢＬＴ／Ｂとも表記される。
【０００７】
図２において、図の上側に示すメモリマット０（１１）のビット線対（ＢＬＴ／ＢＬＢ）と、下側に示すメモリマット１（１３）のビット線対（ＢＬＴ／ＢＬＢ）とが、その間に配置されたセンスアンプ（ＳＡ）１２を共有する構成とされている。センスアンプ回路（ＳＡ回路）と、メモリマット０（１１）側のビット線対との間には、制御信号ＳＨＲＢ０でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられ、センスアンプ（ＳＡ）と、メモリマット１（１３）側のビット線対との間には、制御信号ＳＨＲＢ１でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられている。メモリマット０（１１）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ０にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、オン（導通）時、ビット線対ＢＬＴ／Ｂをプリチャージ電源からプリチャージするとともに、メモリマット０（１１）のビット線対ＢＬＴ／Ｂをイコライズする回路が配設されている。同様に、メモリマット１（１３）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ１にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、オン（導通）時、ビット線対ＢＬＴ／Ｂをプリチャージ電源からプリチャージするとともに、メモリマット１（１３）のビット線対ＢＬＴ／Ｂをイコライズする回路が配設されている。
【０００８】
さらに、センスアンプ（ＳＡ）のＰＭＯＳトランジスタ対とＮＭＯＳトランジスタ対の共通接続されたドレイン対は、カラム選択信号ＹＳにゲートが接続され、オン（導通）・オフ（非導通）が制御されるＹスイッチ（ＮＭＯＳトランジスタ）を介してローカルＩＯ線対（ＬＩＯ線対）に接続される。メモリアレイ電源のＶＡＲＹ電源線とＰＣＳ間には、制御信号ＲＳＡＥＰ１Ｔをゲートに入力するＰＭＯＳトランジスタ１８を備え、ＶＳＳＳＡ電源線とＮＣＳ間には、制御信号ＲＳＡＥＮＴをゲートに入力するＮＭＯＳトランジスタ２０を備え、ＰＣＳとＮＣＳの間には、制御信号ＥＱＣＳがＨｉｇｈのときオン（導通）し、ＰＣＳとＮＣＳをプリチャージするプリチャージ回路と、ＰＣＳとＮＣＳをイコライズするイコライズ回路１９を備えている。
【０００９】
図３は、図１のメモリアレイ１内のデータ転送方式（階層化ＩＯ方式）の構成を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うための幹配線である。バスドライバ（ＢＵＳＤ）＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１に、ＭＩＯ線（相補のＭＩＯＴ、ＭＩＯＢ）のデータを増幅するためのメインアンプ回路（ＭＡ）＜ｋ＞３０２が接続されている。
【００１０】
メインアンプ回路＜ｋ＞３０２は、アレイ内のｋ番目のＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞が接続している。メインアンプ回路（ＭＡ）＜ｋ＞３０２はＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に差動で接続され、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。書き込み時、メインアンプ回路（ＭＡ）＜ｋ＞３０２のライトアンプ（不図示）は、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１からの出力を受け、差動出力信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に出力する。読み出し時、メインアンプ回路（ＭＡ）＜ｋ＞３０２のデータアンプ（不図示）は、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。
【００１１】
ＭＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞）にはｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣはＭＩＯ線対とＬＩＯ線対のクロス部である。
【００１２】
ｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞）のうち、ロウアドレス信号をデコードすることにより選択されるワード線ＷＬから、データを読み出すセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、ＳＡ＜０＞、・・・ＳＡ＜ｎ＞に対応したＳＷＣ回路が選択され、それ以外は非選択となるように論理が構成されている。ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＢ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＢ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＢ＜ｍ＞と接続される。
【００１３】
図３では、ワード線ＷＬが選択されると、ＳＷＣ＜０＞（３０３）が選択されることになる。ＬＩＯ線は、カラムデコーダからのｎ＋１本のＹスイッチ制御信号（カラム選択信号）ＹＳ＜０＞〜ＹＳ＜ｎ＞により、Ｙスイッチの導通／非導通が制御され、ｎ＋１個のカラムのセンスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞のうちの１つが選択され、選択された１つのセンスアンプＳＡが接続される。なお、各カラムのＹスイッチ対は、ビット線対ＢＬＴ／ＢとローカルＩＯ線対ＬＩＯＴ／Ｎとの間に接続され、ゲート電極が共通接続されてＹスイッチ制御信号ＹＳに接続されたＮＭＯＳトランジスタ対からなる。
【００１４】
ＤＲＡＭでは、不良セル救済のために冗長セルを備え、半導体製造時のウエハテスト工程等で良・不良を判定してフェイルマップを作成し、不良セルを冗長セルに置き換える等の救済措置がとされる。救済措置の一例として、例えばアクセスアドレスが不良セルのアドレスに該当した場合、当該不良セルにはアクセスしないように、冗長セルをアクセスするアドレスに置き換えるようにヒューズ回路の溶断等のプログラミングが行われ、冗長セルの選択時、不良セル（被救済セル）に接続するビット線（被救済ビット線）のＹスイッチ（被救済Ｙスイッチ）や、ワード線は非選択（非活性）とされるように制御される。すなわち、被救済ビット線に接続するＹスイッチ被救済Ｙスイッチのゲート電極は、Ｙスイッチ制御信号によりＬｏｗ電位に固定化され、非選択状態とされる。
【００１５】
Ｙスイッチのゲート電極に対してＹスイッチ制御信号を伝達するヴィア等の接続不良等により、Ｙスイッチのゲート電極がフローティング化した場合、当該Ｙスイッチのゲート電極はＹスイッチ制御信号と非接続となり、ゲート電極の電荷をＧＮＤに放電することができなくなる。このため、近接配線等の電位変動時に容量カップリング等により、当該Ｙスイッチのゲート電極がＨｉｇｈ電位（あるいはＹスイッチを構成するＮＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧を越えること）になり、非選択であるべきＹスイッチが導通してしまう場合がある。この場合、非選択であるべきＹスイッチと、読み出し対象の選択ビット線のＹスイッチの両方が選択された状態となり、制御不能となるという問題が発生する。この問題を、図８を参照して以下に説明する。なお、図８は、本願発明者等が問題説明のために作成した図である。
【００１６】
ローカルＩＯ線対Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂは、スイッチ回路（図３のＳＷＣ）を介して、メインＩＯ線対に接続される。Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂは、Ｙスイッチを介して、ビット選に接続する。ビット線とワード選ＷＬの交差部にメモリセルＭＣを備えている。ビット選の選択は、不図示のカラムデコーダで行われ、選択されたカラムに対応するＹスイッチ制御信号はＨｉｇｈとされ、当該Ｙスイッチ制御信号にゲート電極が接続されたＹスイッチが導通する。データ読み出し時、センスアンプＳＡはビット線対の差電位を差動増幅し、選択ビット線の電位が差動でＬｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂに出力される。なお、図８では簡単のため、センスアンプＳＡは、シングルエンド入力、シングルエンド出力のインバータ（Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂの一方がＨｉｇｈのとき他方はＬｏｗ）形式で模式的に示されているが、図２に示したセンスアンプ回路（ＳＡ回路）のように、ビット線間に接続された差動ラッチ回路で構成される。
【００１７】
読み出し時に選択されたＹスイッチ（読み出しＹ−Ｓｗｉｔｃｈ）のゲート電極に供給されるＹスイッチ制御信号はＨｉｇｈ電位とされ、選択されたビット線（読み出しＢｉｔＬｉｎｅ）に接続された選択セルＭＣ（ワード線ＷＬがＨｉｇｈ）のデータ（Ｈｉｇｈ）がビット線に読みだされ、Ｙスイッチを介して、Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂには本来Ｈｉｇｈ、Ｌｏｗが出力されることになる（Ｈｉｇｈ期待、Ｌｏｗ期待）。
【００１８】
一方、被救済ビット線（被救済ＢｉｔＬｉｎｅ）に接続するＹスイッチ（被救済Ｙ−Ｓｗｉｔｃｈ）のゲート電極は、Ｙスイッチ制御信号により、ＧＮＤ電位に固定される（Ｆｉｘ  Ｌｏｗ）ことになるが、図８に×印で示したように、該ゲート電極に接続するヴィアの接続不良等により、Ｌｏｗ固定とならず、フローティング状態のＨｉｇｈ電位となり、当該Ｙスイッチが非選択である場合に導通してしまう。この結果、被救済ビット線に接続され、選択されたワード線に接続されたメモリセルＭＣのデータ（Ｌｏｗ）とその反転信号がＬｏｃａｌ−Ｉ／Ｏ＿Ｔ、Ｂに出力される。
【００１９】
Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂの本来の読み出し値（期待値）はＨｉｇｈであるべきところ、今回は、被救済ビット線に接続された選択セルのデータ（Ｌｏｗ）が同時に読み出されてしまい、読み出し値はＬｏｗとなる。なお、Ｌｏｃａｌ−Ｉ／Ｏ＿ＢはＬｏｃａｌ−Ｉ／Ｏ＿Ｔの反転信号であるＨｉｇｈとなる。
【００２０】
図９は、図８の回路のレイアウトイメージで説明する図である。なお、図９は、本願発発明者等が問題説明のために作成した図である。図９に示すように、被救済Ｙスイッチのゲートは、Ｌｏｗ固定（ＦＩＸ  Ｌｏｗ）とされるが、Ｙ−スイッチ制御信号とコンタクト不良により、非選択時にもＬｏｗとはならない（Ｆｌｏａｔｉｎｇ  Ｈｉｇｈ）。このため、選択ワード線ＷＬに共通に接続され、読み出しビット線に接続されたメモリセルのデータ（Ｌｏｗ）と被救済ビット線に接続されたメモリセルのデータ（Ｈｉｇｈ）が導通状態のＹスイッチを介してＬｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂａｒに読み出される。Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔの本来の読み出し値（期待値）は、Ｈｉｇｈであるべきところ、被救済ビット線に接続された選択セルのデータ（Ｌｏｗ）が同時に読み出され、メインＩＯ線に接続されるメインアンプ内のデータアンプにてＬｏｗと判定される。
【００２１】
図１０は、図８の動作例を示すタイミング図である。なお、図１０は、本願発発明者等が問題説明のために作成した図である。図１０において、ＬＩＯＴ／Ｎは、ＬＯＣＡＬ＿ＩＯＴ／Ｂ、ＬＩＯＰＲＥＡは、ＬＩＯＴ／Ｎのプリチャージ制御信号であり、Ｌｏｗのとき、ＬＩＯＴ／Ｎをプリチャージ電源電圧ＶＤＤにプリチャージ・イコライズする。なお、図１０では、単に説明の簡単のため、ＲＥＡＤ／ＷＲＩＴＥのアクセスを同一の４クロックサイクルとしている。
【００２２】
Ｗｒｉｔｅ  Ｃｙｃｌｅ（書き込みサイクル）では、外部データ端子から供給された書き込みデータに基づき、メインＩＯ線ＭＩＯに接続されたメインアンプ内のライトアンプがＨｉｇｈ／Ｌｏｗに駆動し、メインＩＯ線ＭＩＯに接続するローカルＩＯ線ＬＩＯＮ／Ｔはプリチャージ電圧ＶＤＤから、書き込みデータに対応してＨｉｇｈ電位、Ｌｏｗ電位とされる。破線の波形は、非選択である被救済ビット線に接続するＹスイッチのフローティング状態のゲート電極の電位の推移の一例を表している。Ｗｒｉｔｅ  Ｃｙｃｌｅの最後の１クロックサイクルでは、ローカルＩＯ線ＬＩＯＮ／Ｔのプリチャージを制御する制御信号ＬＩＯＰＲＥＡがＬｏｗとされ、ローカルＩＯ線ＬＩＯＴ／Ｎはプリチャージ電圧にプリチャージ・イコライズされる。
【００２３】
Ｒｅａｄ  Ｃｙｃｌｅ（読み出しサイクル）では、非選択の被救済ビット線に接続するＹスイッチのゲート電位（フローティングゲート）は、付近の信号配線等のカップリング等による電荷蓄積により、Ｈｉｇｈ電位（フローティングＨｉｇｈ）に達する。このため、非選択の被救済ビット線に接続するＹスイッチが導通し、選択された読み出しビット線のＹスイッチのほか、非選択の被救済ビット線のＹスイッチがともに導通するマルチ選択状態となる。なお、Ｒｅａｄ  Ｃｙｃｌｅ最後の１クロックサイクルでは、ＬＩＯＰＲＥＡがＬｏｗとされ、ＬＩＯＴ／Ｎはプリチャージ電圧にプリチャージ・イコライズされる。なお、図１０では、フォローティング化したゲート電極の波形（破線）として、Ｒｅａｄ  Ｃｙｃｌｅにおいて、ゲート電極はＨｉｇｈ電位にまで上昇している例が示されているが、当該ゲート電極の電位が閾値電圧を超えれば、非選択のＹスイッチはオンする。
【００２４】
上記の通り、ゲート電極に接続するヴィア等のコンタクト不良により、ゲート電極がフローティング化したＹスイッチをウエハテスト工程で検出した場合、周知の冗長機能により、当該カラムを冗長カラムで置き換え、Ｙスイッチに対してＹスイッチ制御信号を非選択（Ｌｏｗ）に制御しても、当該Ｙスイッチのゲート電極のノードはフローティングであり、カップリングによって、冗長側のＹスイッチと通信を行っているＩ／Ｏ線（ローカルＩＯ線）に対してディスターブを与え（マルチ選択状態）、結果として、該冗長アドレスに対するアクセス不良となる。
【００２５】
なお、コンタクト不良等によりゲート電極がフローティング化したＹスイッチにおいて、ゲート電極がフローティング状態でＨｉｇｈとなって選択状態となり、選択されたビット線のＹスイッチのほか、非選択のＹスイッチ（ゲート電極がフローティングＨｉｇｈ）がともに選択されるというマルチ選択状態の問題は、冗長構成の被救済ビット線等の制御に限らずに、図３等に示した任意のＹスイッチに発生し得る。さらに、マルチ選択状態は、非選択のＹスイッチ（ＮＭＯＳトランジスタ）のゲート・ソース間電圧ＶＧＳが閾値電圧を超えた場合に起こるため、時間軸は限定されず、いつでも生じ得る。例えばＷＲＩＴＥ  ＣＹＣＬＥにおいてマルチ選択状態が発生した場合、非選択のＹスイッチがオンし、該ＹスイッチによりローカルＩＯ線と導通する非選択のビット線のメモリセルにデータが書き込まれる可能性も生じ得る。
【００２６】
なお、特許文献１には、センスアンプ部におけるビット線コンタクトの数を削減することによりビット線容量の低減を図る半導体記憶装置の構成が開示されており、図１５、図１６等には、Ｙスイッチ制御信号（ＣＳＬ）が８つのトランジスタのゲート電極にそれぞれのヴィアを介して供給される構成が開示されている。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平１０−３１３１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
上記したように、Ｙスイッチのゲート電極がフローティング化している場合、付近の配線のカップリング等によりレベルは微量であるが押し上げられていき、電荷蓄積により、ゲートがフローティング状態のＹスイッチが導通してしまい、選択ビット線のＹスイッチと非選択のビット線のＹスイッチがともに選択されるマルチ選択状態に陥り、選択されたビット線からの読み出しを行うＩＯ線にディスターブを与え、制御不能となる。近時の半導体製造の微細化の進展に伴い、コンタクト不良等によるゲート電極のフローティング化等の問題への対処が必須とされる（本願発明者等による知見）。
【課題を解決するための手段】
【００２９】
前記課題の少なくとも１つを解消するため、本発明は概略以下の構成とされる。
【００３０】
本発明の１つの側面によれば、第１のノードの電位に従って第２のノードと第３のノードとを電位的に接続する第１のトランジスタと、第１の信号を前記第１のノードに供給する第１のビアと、前記第１のノードに接続し、第２の信号に対応して前記第１のノードを所定電位に設定し前記第１のトランジスタを電気的に非導通とする制御を行う第２のトランジスタと、前記第２のノードを第１の周期（期間）に所定の電位に制御するイコライズ回路と、を備え、前記第２の信号を活性化させることで前記第１のノードを所定電位に設定する第２の周期（期間）は、前記イコライズ回路を活性化させる第１の周期（期間）に対応している。
【００３１】
本発明の他の一つの側面によれば、メモリセルに直接又は間接に接続された第１のデータ線と、
複数の前記第１のデータ線に共通に設けられ、選択された前記第１のデータ線との間でデータを伝送する第２のデータ線と、
前記複数の第１のデータ線にそれぞれ対応して設けられ、前記第１のデータ線と前記第２のデータ線との間に接続され、前記第１のデータ線と前記第２のデータ線の電気的な導通と非導通を制御する選択制御信号にゲート電極が接続される第１のスイッチトランジスタと、
前記第２のデータ線に対応して設けられ、プリチャージ信号の活性化に応答して、前記第２のデータ線をプリチャージする回路と、
前記第１のトランジスタのゲート電極を前記選択制御信号の電位によらず第１の電源に短絡させる制御を行う第２のスイッチトランジスタを含む制御回路と、を備え、
前記第１の電源は、前記ゲート電極に前記第１の電源電圧が与えられた前記第１のトランジスタを非導通とする電圧を有し、
前記制御回路は、前記第２のスイッチトランジスタを、前記プリチャージ信号に関連付けされた信号に基づき、前記プリチャージ信号が活性化して前記第２のデータ線をプリチャージする時に導通させて前記第１のトランジスタのゲート電極を前記第１電源に短絡させ、前記プリチャージ信号の非活性化時に非導通に制御する、半導体装置が提供される。
【発明の効果】
【００３２】
本発明によれば、選択ビット線のＹスイッチと非選択のビット線のＹスイッチがともに選択されるマルチ選択状態に陥ることを回避することができる。
【図面の簡単な説明】
【００３３】
【図１】ＤＲＡＭの構成例を示す図である。
【図２】ビット線系の構成を示す図である。
【図３】階層ＩＯ方式の構成を模式的に示す図である。
【図４】本発明の一態様を説明する図である。
【図５】本発明の別の態様を説明する図である。
【図６】本発明の例示的な実施形態を説明する図である。
【図７】本発明の例示的な実施形態のタイミング波形を示す図である。
【図８】関連技術を説明する図である。
【図９】関連技術のレイアウトを説明する図である。
【図１０】関連技術のタイミング波形を示す図である。
【発明を実施するための形態】
【００３４】
本発明の課題を解決する本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の代表的な一例は、以下に示される。図４を参照すると、本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の一つは、第１のノード（ｎｏｄｅ１）の電位に従って、第２のノード（ｎｏｄｅ２）と第３のノード（ｎｏｄｅ３）とを電位的に接続する第１のトランジスタ（Ｔｒ．１）と、第１の信号を前記第１のノード（ｎｏｄｅ１）に供給する第１のビア（Ｖｉａ．１）と、第１のノード（ｎｏｄｅ１）に接続し、第２の信号に対応して前記第１のトランジスタ（Ｔｒ．１）を電気的に非導通に制御する第２のトランジスタ（Ｔｒ．２）と、第２のノード（ｎｏｄｅ２）を第１周期（第１の期間又は第１のタイミング）で、所定の電位に制御するイコライズ回路（ＥＱ）と、を備え、前記第２の信号の活性化の期間（第２の周期、第２の期間、第２のタイミング）は、第１の周期（第１の期間、又は第１のタイミング）に対応する。
【００３５】
本発明の態様の一例において、第４のノード（ｎｏｄｅ４）の電位に従って第２のノード（ｎｏｄｅ２）と第５のノード（ｎｏｄｅ５）とを電位的に接続する第３のトランジスタ（Ｔｒ．３）と、第３のトランジスタ（Ｔｒ．３）を制御する制御回路（ＣＮＴＬ）と、を備え、制御回路（ＣＮＴＬ）は、第３のトランジスタ（Ｔｒ．３）を電気的に導通に制御するとき、前記第１のトランジスタ（Ｔｒ．１）を電気的に非導通に制御するように前記第１の信号を制御する。
【００３６】
本発明の態様の一例において、前記制御回路（ＣＮＴＬ）は、前記第３のトランジスタ（Ｔｒ．３）を電気的に導通に制御するとき、前記第１のトランジスタ（Ｔｒ．１）を電気的に非導通に制御するように前記第１の信号を制御する。制御回路（ＣＮＴＬ）は、前記第３のノード（ｎｏｄｅ３）に関連するアドレスと、該アドレスが欠陥アドレスであるか否かの情報と比較する判定回路（不図示）を含み、判定回路の判定結果に対応して、前記制御回路（ＣＮＴＬ）は、前記第３のノードと前記第５のノードのいずれか一方と、前記第２のノードとの情報の双方向の通信を制御する。
【００３７】
本発明の態様の一例において、前記第２のトランジスタ（Ｔｒ．２）が電気的に導通する期間は、前記イコライズ回路（ＥＱ）が前記第２のノードを前記所定の電位に制御する期間の少なくとも一部の期間である。
【００３８】
本発明の態様の一例において、前記第３及び第５のノード（ｎｏｄｅ３、ｎｏｄｅ５）は、それぞれ対応する第１と第２のメモリセルに関連するノードであり、前記第２のノード（ｎｏｄｅ２）は、半導体装置の外部端子に関連するノードである。
【００３９】
本発明の態様の一例において、前記第１及び第２のメモリセルは、同一のアドレスであり、前記第２のメモリセルは、不良（ＦＡＩＬ）の前記第１のメモリセルに置換されるメモリセルである。
【００４０】
本発明の態様の一例において、前記第３及び第５のノードは、それぞれ対応する複数の前記メモリセルに接続するビット線のノードであり、前記第１の信号は、デコーディングされたアドレスに関連する信号であり、第２のノード（ｎｏｄｅ２）は、ローカルデータ線である。
【００４１】
本発明の態様の一例において、ローカルデータ線（Ｌｏｃａｌ  ＩＯ）及び複数の前記ローカルデータ線に関連する一つのグローバルデータ線（図３のＭＩＯ）とで構成された階層データ線を備え、前記第３及び第５のノード（ｎｏｄｅ３、ｎｏｄｅ５）は、それぞれ前記ローカルデータ線（Ｌｏｃａｌ  ＩＯ）であり、第２のノード（ｎｏｄｅ２）は、前記グローバルデータ線（ＭＩＯ）である。この場合、第１のトランジスタ（Ｔｒ．１）は、図３において、ＬＩＯとＭＩＯの接続を制御するＳＷＣ内のスイッチトランジスタ、第３のトランジスタ（Ｔｒ．３）は、別のＬＩＯとＭＩＯの接続を制御する別のＳＷＣ内のスイッチトランジスタを構成する。
【００４２】
本発明の態様の一例において、第２のトランジスタ（Ｔｒ．２）の出力を第１ノード１（ｎｏｄｅ１）と、第４のノード（ｎｏｄｅ４）に共通に接続し、第２の信号に対応して、前記第１、第３のトランジスタ（Ｔｒ．１、Ｔｒ．３）を電気的に共通に非導通に制御する構成としてもよい。あるいは、制御回路（ＣＴＲＬ）の代わりに、第３のトランジスタ（Ｔｒ．３）のゲート電極がヴィア（ゲート電極と上層のメタル配線層とを電気的に接続するヴィア）を介して第３のトランジスタ（Ｔｒ．３）の導通を制御する別の第１の信号（カラムデコーダから出力されるＹスイッチ制御信号）に接続され、第２のトランジスタ（Ｔｒ．２）の一端を第１ノード１（ｎｏｄｅ１）と、第４のノード（ｎｏｄｅ４）に共通に接続し、第２の信号に対応して、前記第１、第３のトランジスタ（Ｔｒ．１、Ｔｒ．３）を電気的に共通に非導通に制御する構成としてもよい。
【００４３】
以下では、図１、図２、図３等を参照して説明したＬＩＯＴ／Ｎ（Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂ）を備えた階層型ビット線構成のＤＲＡＭに対して、本発明を適用した例を説明するが、本発明はかかる構成に制限されるものでないことは勿論である。但し、本願の請求内容はこの好ましい態様に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００４４】
上記したように、Ｌｏｃａｌ−Ｉ／Ｏに接続されるＹスイッチのゲートは、１つのコンタクトにてＹスイッチ制御信号によってその電位が制御されているが、本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の代表的な一例によれば、Ｙスイッチのゲートに、Ｙスイッチ制御信号に加えて、さらにＬｏｃａｌ−Ｉ／Ｏをプリチャージする信号によって制御される信号に接続することにより、２点で、Ｙスイッチのゲートを制御することができる。この結果、Ｙスイッチのゲート電極とＹスイッチ制御信号との接続点がコンタクト不良等によりＹスイッチのゲート電極がフローティング化した場合にも、ゲート電極のもう一方の点でＧＮＤと電気的に接続させ、ゲート電極の電位を強制的にＧＮＤ電位とする。この結果、Ｙスイッチのゲート電極がフローティングＨｉｇｈとなって当該Ｙスイッチが導通してしまうという、意図しない動作（不具合）を抑えることができる。
【００４５】
Ｌｏｃａｌ−Ｉ／Ｏがプリチャージ電源電圧にプリチャージ・イコライズすると同時に、Ｙスイッチのゲート電極とＧＮＤ間に接続されたトランジスタ（Ｎ１）を導通させて、Ｙスイッチのゲート電極をＧＮＤレベルに下げることにより、フローティング化したＹスイッチのゲート電位をＬｏｗに戻し、Ｙスイッチが導通状態になることを抑える。
【００４６】
図６は、本発明の一実施例の構成を示す図である。図６に示すように、Ｙスイッチのゲート電極を２つのコンタクトで接続する。すなわち、カラムデコーダからのＹスイッチ制御信号と、ソースがＧＮＤ（グランド）に接続されたＮＭＯＳトランジスタＮ１のドレイン端子に接続する信号（１）である。
【００４７】
Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂ間には、ゲートがＬＩＯＰＲＥＡに接続されたＰＭＯＳトランジスタＰ１と、プリチャージ電源端子ＶＢＬＰにソースが接続され、ドレインがＬｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂにそれぞれ接続され、ゲートがＬＩＯＰＲＥＡに接続されたＰＭＯＳトランジスタＰ２、３を備えたプリチャージ・イコライズ回路を備えている。ＬＩＯＰＲＥＡは、Ｌｏｃａｌ−Ｉ／Ｏプリチャージ制御信号をインバータＩＮＶで反転して生成される。さらに、Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／ＢのＹスイッチの共通ゲートとＧＮＤ間に接続され、Ｌｏｃａｌ−Ｉ／Ｏプリチャージ制御信号をゲートに受けるＮＭＯＳトランジスタＮ１を備えている。Ｌｏｃａｌ−Ｉ／Ｏプリチャージ制御信号がＨｉｇｈのとき、ＬＩＯＰＲＥＡはＬｏｗとなり、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３が導通し、Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／Ｂはプリチャージ・イコライズされ、また、ＮＭＯＳトランジスタＮ１が導通（オン）するため、Ｌｏｃａｌ−Ｉ／Ｏ＿Ｔ／ＢのＹスイッチの共通ゲートはＧＮＤ電位に設定される。
【００４８】
Ｌｏｃａｌ−Ｉ／Ｏプリチャージ信号がＬｏｗのとき、ＬＩＯＰＲＥＡはＨｉｇｈとなり、ＮＭＯＳトランジスタＮ１が非導通（オフ）となり、またＬＩＯＰＲＥＡがＨｉｇｈとされ、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は非導通となる。
【００４９】
Ｌｏｃａｌ−Ｉ／Ｏのプリチャージ・イコライズ時に、Ｌｏｃａｌ−Ｉ／Ｏとビット線の接続を制御するＹスイッチのゲート電位を、Ｌｏｗに設定する構成としたことにより、Ｙスイッチの共通ゲートに、Ｙスイッチ制御信号を伝播させるコンタクト不良等により、Ｙスイッチの共通ゲートがフローティング化した場合にも、アクセスサイクル毎に行われるプリチャージ時に強制的にＧＮＤ電位に設定することで、カラムアドレスの異なる複数のＹスイッチが同時に選択されることを回避している。
【００５０】
図７は、本発明の一実施形態の動作を示すタイミング図である。クロック信号ＣＫ（／ＣＫ）、ＬＩＯＴ／Ｎの電圧波形、ＬＩＯＰＲＥＡの電圧波形とその反転信号（１）が示されている。ＷＲＩＴＥ  ＣＹＣＬＥの２、３クロックサイクルにおいて、ＬＩＯＰＲＥＡはＨｉｇｈとされ、ＬＩＯＴ／Ｎに接続するＰＭＯＳトランジスタＰ１〜Ｐ３はオフ状態とされ、ＮＭＯＳトランジスタＮ１はオフ状態とされ、書き込みデータに基き、ＬＩＯＴ／ＮはＨｉｇｈ／Ｌｏｗに駆動される。ＬＩＯＴ／Ｎに接続される選択されたカラムのＹスイッチがＹスイッチ制御信号がＨｉｇｈとなってＹスイッチがオンし、選択ビット線にＬＩＯＴ／Ｎの書き込みデータが転送され、選択ワード線のメモリセルに書き込みデータが容量に蓄積される。
【００５１】
ＷＲＩＴＥ  ＣＹＣＬＥの第４クロックサイクルにおいて、ＬＩＯＰＲＥＡはＬｏｗとされ、ＬＩＯＴ／Ｎに接続するＰＭＯＳトランジスタＰ１〜Ｐ３はオン（導通）状態とされ、ＬＩＯＴ／Ｎは、プリチャージ電源電圧に、プリチャージ・イコライズされる。なお、この第４クロックサイクルにおいて、ビット線対も、ビット線対の間に設けられたプリチャージ・イコライズ回路でプリチャージ電源電圧にプリチャージ・イコライズされる。
【００５２】
ＮＭＯＳトランジスタＮ１のゲートに入力される信号（１）はＨｉｇｈとなり（ＬＩＯＰＲＥＡの相補信号）、ＮＭＯＳトランジスタＮ１がオン（導通）状態となり、ＬＩＯＴ／Ｎに接続するＹスイッチの共通ゲートはＧＮＤ電位に設定される。すなわち、ＬＩＯＴ／Ｎに接続するＹスイッチの共通ゲートにＹスイッチ制御信号を接続するコンタクト（ビア）に不良があり、Ｙスイッチのゲートがフローティング化して、図７にＹスイッチ・ゲートレベルとして示すように、付近の信号配線とのカップリング等により電位が徐々に上昇しても、ＮＭＯＳトランジスタＮ１がオン（導通）することで強制的にＧＮＤ電位に設定される。なお、図７では、ＷＲＩＴＥ  ＣＹＣＬＥ、ＲＥＡＤ  ＣＹＣＬＥは、４クロックサイクルとされているが、本発明はかかる構成に制限されるものでない。またプリチャージは、例えば、ＡＣＴコマンド（バンクアクティブ）、ＲＥＡＤ／ＷＲＩＴＥコマンドに続いて入力されるプリチャージコマンドの入力に基づき行うようにしてもよい。
【００５３】
次のＲＥＡＤ  ＣＹＣＬＥでは、ＬＩＯＰＲＥＡはＨｉｇｈとなり、ＮＭＯＳトランジスタＮ１はオフし、Ｙスイッチの共通ゲートはフローティング状態となり、再び、電位が徐々に上昇しても、ＲＥＡＤ  ＣＹＣＬＥの第４サイクルにおいて、ＬＩＯＰＲＥＡはＬｏｗとされ、ＮＭＯＳトランジスタＮ１のゲートに入力される信号（１）はＨｉｇｈとなり（信号（１）はＬＩＯＰＲＥＡの相補信号）、ＮＭＯＳトランジスタＮ１がオン（導通）状態となり、ＬＩＯＴ／Ｎに接続するＹスイッチの共通ゲートはＧＮＤ電位に設定される。またＬＩＯＴ／Ｎに接続するＰＭＯＳトランジスタＰ１〜Ｐ３はオン（導通）状態とされ、ＬＩＯＴ／Ｎはプリチャージ電源電圧にプリチャージ・イコライズされる。
【００５４】
すなわち、ＲＥＡＤ  ＣＹＣＬＥにおいて、ＬＩＯＴ／Ｎの差電位の読み出し時（メインＩＯ  ＭＩＯに転送されたＬＩＯＴ／Ｎの差電位をデータアンプで差動増幅する）には、Ｙスイッチの共通ゲートの電位は、Ｙスイッチを構成するＮＭＯＳトランジスタの閾値電圧には達しない。このため、非選択のＹスイッチはオフ状態とされる。この結果、ＲＥＡＤ  ＣＹＣＬＥにおいて、非選択のビット線に接続するＹスイッチ（ゲートがフローティング状態）と、選択されたビット線に接続するＹスイッチとが同時に導通状態に設定されるという事態の発生は回避される。
【００５５】
なお、本実施形態においては、メモリアレイのビット線対とＬＩＯＴ／Ｎ間の接続を制御するＹスイッチ対（図３のＹ−Ｓｗｉｔｃｈ）のゲート電極に対して、ソースがＧＮＤに接続され、Ｌｏｃａｌ−ＩＯプリチャージ信号をゲートに入力するＮＭＯＳトランジスタＮ１のドレインからの制御信号（１）を、Ｙスイッチ制御信号と該ゲート電極との接続点とは別の接続点で該ゲート電極に接続する（Ｙスイッチのゲート電極を２点で制御する）。その際、ＬＩＯＴ／Ｎのプリチャージ・イコライズ回路（Ｐ１、Ｐ２、Ｐ３）に対応して、Ｌｏｃａｌ−ＩＯプリチャージ信号をゲートに入力するＮＭＯＳトランジスタＮ１を１つ備え、ローカルＩＯ線対ＬＩＯＴ／Ｎに接続する複数のビット線対にそれぞれ接続する複数のＹスイッチ対のゲート電極に対して、該１つのＮＭＯＳトランジスタＮ１のドレインからの制御信号（１）を共通に配線接続し、ローカルＩＯ線対ＬＩＯＴ／Ｎのプリチャージ時に、複数のＹスイッチ対のゲート電極を一斉にＧＮＤ電位にリセットするようにしてもよいことは勿論である。すなわち、Ｙスイッチ対のゲート電極をプリチャージ時にＧＮＤ電位にリセットするＮＭＯＳトランジスタＮ１は、複数のＹスイッチ対に対して１つ設ける構成としてもよい。あるいは、各Ｙスイッチ対の近傍にＮＭＯＳトランジスタＮ１を１つ備え、各ＮＭＯＳトランジスタＮ１のゲートにＬｏｃａｌ−ＩＯプリチャージ信号を配線接続する構成としてもよいことは勿論である。
【００５６】
本願の技術思想は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。更に、Ｙスイッチのゲート電極をＬｏｗ電位に強制的に設定するための信号（１）の発生方式等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。また、図４の第１のトランジスタＴｒ．１がＮＭＯＳトランジスタであるＹスイッチを例に説明したが、図４の第１のトランジスタＴｒ．１がＰＭＯＳトランジスタで構成される場合、第２のトランジスタＴｒ．２がオンすると、第１のトランジスタＴｒ．１のゲート電極は電源電圧（ＶＤＤ）に設定され、第１のトランジスタＴｒ．１を非導通状態とされる。
【００５７】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【００５８】
本発明は、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１  メモリアレイ
２  Ｘデコーダ及びＸタイミング生成回路
３  Ｙデコーダ及びＹタイミング生成回路
４  デコーダ制御回路
５  データラッチ回路
６  入出力インターフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
１１  メモリマット０
１２  センスアンプ部
１３  メモリマット１
１４  サブワードドライバ回路
１８  ＰＭＯＳトランジスタ
１９  イコライズ回路
２０  ＮＭＯＳトランジスタ
３０１  バスドライバ（ＢＵＳＤ）
３０２  メインアンプ（ＭＡ）
３０３  ＳＷＣ回路
３０４  センスアンプ（ＳＡ）
【図１】
2012003811.tif 000003
【図２】
2012003811.tif 000004
【図３】
2012003811.tif 000005
【図４】
2012003811.tif 000006
【図５】
2012003811.tif 000007
【図６】
2012003811.tif 000008
【図７】
2012003811.tif 000009
【図８】
2012003811.tif 000010
【図９】
2012003811.tif 000011
【図１０】
2012003811.tif 000012