(57)【要約】【課題】ＢＩＳＴ回路を有するメモリテスト回路において、例えばバーンイン試験に利用する場合に、メモリセルへのＤＣストレス印加の偏りを抑制可能にする。【解決手段】メモリテスト回路は、複数の動作アルゴリズムを実行可能に構成されたＢＩＳＴ回路を備えている。与えられた動作モード制御信号によって（Ｓ１）、ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる動作モードが設定されたとき（Ｓ２）、繰り返し動作制御ブロックは、ＢＩＳＴ動作を繰り返し実行する際に（Ｓ３〜Ｓ７）、動作アルゴリズム設定信号によって、ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する（Ｓ４）。【選択図】図２
2012027987.tif 000002
【特許請求の範囲】
【請求項１】
メモリのテストを行うためのＢＩＳＴ回路を少なくとも１つ有し、外部から与えられる動作モード制御信号に従って動作するメモリテスト回路であって、
前記ＢＩＳＴ回路は、複数の動作アルゴリズムを実行可能に構成されており、
前記ＢＩＳＴ回路から動作終了したか否かを示す終了信号を受け、この終了信号を基にして、前記ＢＩＳＴ回路が全て動作終了した全終了状態か否かを示す全終了信号を出力する動作終了処理ブロックと、
前記動作終了処理ブロックから出力された前記全終了信号を受けるとともに、前記ＢＩＳＴ回路に動作アルゴリズム設定信号を送る繰り返し動作制御ブロックとを備え、
前記動作モード制御信号によって、前記ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、
前記繰り返し動作制御ブロックは、前記全終了信号が全終了状態を示す毎に、前記動作アルゴリズム設定信号によって、前記ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する
ことを特徴とするメモリテスト回路。
【請求項２】
請求項１記載のメモリテスト回路において、
前記繰り返し動作制御ブロックは、前記第１の動作モードの実行中において、前記ＢＳＩＴ回路の動作終了毎にメモリ書き込みパターンが異なるように、動作アルゴリズムの設定を行う
ことを特徴とするメモリテスト回路。
【請求項３】
請求項２記載のメモリテスト回路において、
前記繰り返し動作制御ブロックは、前記第１の動作モードの実行中において、動作終了時におけるメモリ書き込みパターンが互いに異なる第１および第２の動作アルゴリズムを、前記ＢＩＳＴ回路の動作終了毎に、交互に設定する
ことを特徴とするメモリテスト回路。
【請求項４】
請求項１記載のメモリテスト回路において、
前記繰り返し動作制御ブロックは、前記第１の動作モードの実行中において、動作終了時におけるメモリ書き込みパターンが互いに異なる第１および第２の動作アルゴリズムを、前記ＢＩＳＴ回路が所定の回数動作終了する毎に、交互に設定する
ことを特徴とするメモリテスト回路。
【請求項５】
請求項３または４記載のメモリテスト回路において、
前記第１および第２の動作アルゴリズムの動作終了時におけるメモリ書き込みパターンは、一方が、“１”“０”が縦横に交互に配置された第１パターンであり、他方が、前記第１パターンの“１”“０”を反転させた第２パターンである
ことを特徴とするメモリテスト回路。
【請求項６】
請求項３または４記載のメモリテスト回路において、
前記第１および第２の動作アルゴリズムの動作終了時におけるメモリ書き込みパターンは、一方が、全て“０”である第１パターンであり、他方が、全て“１”である第２パターンである
ことを特徴とするメモリテスト回路。
【請求項７】
請求項１記載のメモリテスト回路において、
前記ＢＩＳＴ回路は、複数個、含まれており、
前記動作モード制御信号によって、前記複数のＢＩＳＴ回路をシリアル動作させるか、または、パラレル動作させるかが設定可能に構成されている
ことを特徴とするメモリテスト回路。
【請求項８】
請求項１記載のメモリテスト回路において、
前記動作モード制御信号によって、前記ＢＩＳＴ回路が、動作を１回だけ行うか、または、動作を繰り返し行うかが設定可能に構成されている
ことを特徴とするメモリテスト回路。
【請求項９】
請求項１記載のメモリテスト回路を備えた半導体集積回路装置。
【請求項１０】
メモリのテストを行うためのＢＩＳＴ回路を少なくとも１つ有するメモリテスト回路の動作制御方法であって、
前記ＢＩＳＴ回路は、複数の動作アルゴリズムを実行可能に構成されており、
外部から前記メモリテスト回路に、動作モード制御信号を与えるステップと、
前記メモリテスト回路において、前記動作モード制御信号に従って、動作モードを設定するステップと、
前記ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、前記メモリテスト回路内の繰り返し動作制御ブロックが、前記ＢＩＳＴ回路が全て動作終了した全終了状態になる毎に、動作アルゴリズム設定信号によって、前記ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定するステップと、
前記ＢＩＳＴ回路が、設定された動作アルゴリズムに従って動作するステップとを備えている
ことを特徴とするメモリテスト回路の動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの動作テストを行うためのＢＩＳＴ回路を有するメモリテスト回路に関するものであり、特に、例えばメモリのバーンイン試験を行うためのＢＩＳＴ回路の動作制御に関する。
【背景技術】
【０００２】
半導体集積回路装置の品質を保持し、不良デバイスを市場に流出させないために、従来からバーンイン試験が実施されている。バーンイン試験とは、所定の高温環境下でデバイスを通電動作させ、スクリーニングに最適な温度電圧ストレスを印加する試験である。近年では、半導体集積回路装置の大規模化、高機能化が進展し、搭載されるメモリ容量も年々増加の傾向にあり、最適なバーンイン試験を効率的に実施することが従来にも増して強く求められている。
【０００３】
一方、近年のメモリの高速化やメモリマクロ搭載数増加に伴い、メモリを自己テストする機能回路（ＢＩＳＴ(Built-In Self Test)回路）を搭載するシステムＬＳＩが増加している。ＢＩＳＴ回路による検査では、ある特定の検査パターンをメモリに与えて、検査結果のパス／フェイル信号を出力することによって、メモリの良否判定を行う。
【０００４】
特許文献１，２には、ＢＩＳＴ回路を用いてバーンイン試験を実施する技術が開示されている。特に特許文献１では、ＢＩＳＴ回路によるメモリの検査が終了した後、リセット回路がＢＩＳＴ回路をリセットして再度メモリの検査を開始させることによって、バーンイン試験の期間、メモリの検査を連続して実行可能にしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７８８９８３号公報
【特許文献２】特開２００８−８４４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上述の従来技術では、ＢＩＳＴ回路によるメモリの検査は連続して繰り返し実行されるものの、そこで実行されるＢＩＳＴ動作アルゴリズムは、常に同一である。ＢＩＳＴ動作アルゴリズムが同一であるということは、ＢＩＳＴ動作終了時におけるメモリセル書き込みデータパターンも常に同一であるということである。すなわち、バーンイン試験期間において、ＢＩＳＴ回路によるメモリの検査が終了したとき、メモリの各メモリセルのデータはいつも同じ状態になる。例えば、常に、全メモリセルのデータが“０”になる。
【０００７】
ここで、バーンイン試験期間において、メモリセルへのＤＣストレス印加に偏りが生じるという問題が生じる。例えば、上述の例の場合、全メモリセルが常にデータ“０”の状態でＤＣストレスが印加されるが、その逆のデータ“１”の状態では、ＤＣストレスは全く印加されないことになる。このことは、効率の良いバーンイン試験を行うのに大きな妨げとなる。
【０００８】
加えて、近年の大規模システムＬＳＩでは、複数のＢＩＳＴ回路が搭載されており、ＬＳＩの消費電流を抑える等の目的のために、これら複数のＢＩＳＴ回路をシリアルに動作させることが多い。このようなシリアル動作を行う場合には、各ＢＩＳＴ回路の停止時間が長くなるため、上述の問題がより顕著に現れる。
【０００９】
前記の問題に鑑み、本発明は、ＢＩＳＴ回路を有するメモリテスト回路において、例えばバーンイン試験に利用する場合に、メモリセルへのＤＣストレス印加の偏りを抑制可能にすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、メモリのテストを行うためのＢＩＳＴ回路を少なくとも１つ有し、外部から与えられる動作モード制御信号に従って動作するメモリテスト回路において、前記ＢＩＳＴ回路は、複数の動作アルゴリズムを実行可能に構成されており、前記ＢＩＳＴ回路から動作終了したか否かを示す終了信号を受け、この終了信号を基にして、前記ＢＩＳＴ回路が全て動作終了した全終了状態か否かを示す全終了信号を出力する動作終了処理ブロックと、前記動作終了処理ブロックから出力された前記全終了信号を受けるとともに、前記ＢＩＳＴ回路に動作アルゴリズム設定信号を送る繰り返し動作制御ブロックとを備え、前記動作モード制御信号によって、前記ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、前記繰り返し動作制御ブロックは、前記全終了信号が全終了状態を示す毎に、前記動作アルゴリズム設定信号によって、前記ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する。
【００１１】
この態様によると、メモリテスト回路は、複数の動作アルゴリズムを実行可能に構成されたＢＩＳＴ回路を備えている。そして、外部から与えられる動作モード制御信号によって、ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、繰り返し動作制御ブロックは、動作終了処理ブロックから出力された全終了信号が全終了状態を示す毎に、動作アルゴリズム設定信号によって、ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する。すなわち、第１の動作モードにおいて、ＢＩＳＴ動作を繰り返し実行する際に、その都度、動作アルゴリズムを新たに設定することができる。これにより、ＢＩＳＴ動作終了時におけるメモリセル書き込みデータパターンを、例えばＢＩＳＴ動作の実行の度に変更することができるので、例えば、バーンイン試験にこのメモリテスト回路を用いることによって、バーンイン期間におけるメモリセルへのＤＣストレス印加の偏りを抑制することが可能になる。
【００１２】
本発明の他の態様では、メモリのテストを行うためのＢＩＳＴ回路を少なくとも１つ有するメモリテスト回路の動作制御方法において、前記ＢＩＳＴ回路は、複数の動作アルゴリズムを実行可能に構成されており、外部から前記メモリテスト回路に、動作モード制御信号を与えるステップと、前記メモリテスト回路において、前記動作モード制御信号に従って、動作モードを設定するステップと、前記ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、前記メモリテスト回路内の繰り返し動作制御ブロックが、前記ＢＩＳＴ回路が全て動作終了した全終了状態になる毎に、動作アルゴリズム設定信号によって、前記ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定するステップと、前記ＢＩＳＴ回路が、設定された動作アルゴリズムに従って動作するステップとを備えている。
【００１３】
この態様によると、メモリテスト回路は、複数の動作アルゴリズムを実行可能に構成されたＢＩＳＴ回路を備えている。そして、与えられた動作モード制御信号によって、ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードが設定されたとき、繰り返し動作制御ブロックは、ＢＩＳＴ回路が全て動作終了した全終了状態になる毎に、動作アルゴリズム設定信号によって、ＢＩＳＴ回路において実行される動作アルゴリズムを新たに設定する。すなわち、第１の動作モードにおいて、ＢＩＳＴ動作を繰り返し実行する際に、その都度、動作アルゴリズムを新たに設定することができる。これにより、ＢＩＳＴ動作終了時におけるメモリセル書き込みデータパターンを、例えばＢＩＳＴ動作の実行の度に変更することができるので、例えば、バーンイン試験にこのメモリテスト回路を用いることによって、バーンイン期間におけるメモリセルへのＤＣストレス印加の偏りを抑制することが可能になる。
【発明の効果】
【００１４】
本発明によると、例えばバーンイン試験期間中において、メモリセルへのＤＣストレス印加の偏りを抑制することができる。したがって、効率的なバーンイン試験を実行可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係るメモリテスト回路を含む半導体集積回路装置の概略構成を示すブロック図である。
【図２】実施形態に係るメモリテスト回路の動作制御方法を示すフローチャートである。
【図３】図１に示すメモリテスト回路の詳細な回路構成の一例である。
【図４】図３における動作終了処理ブロックの回路構成の一例である。
【図５】図３における繰り返し動作制御ブロックの回路構成の一例である。
【図６】（ａ）は図５における第１のサブ回路ブロックの回路構成の一例、（ｂ）はその動作を示すタイミングチャートである。
【図７】（ａ）は図５における第２のサブ回路ブロックの回路構成の一例、（ｂ）はその動作を示すタイミングチャートである。
【図８】（ａ）は図５における第３のサブ回路ブロックの回路構成の一例、（ｂ）はその動作を示すタイミングチャートである。
【図９】実施形態におけるＢＩＳＴ動作の動作アルゴリズムの例を示す図である。
【図１０】（ａ）〜（ｄ）はＢＩＳＴ動作終了時におけるメモリ書き込みパターンの例である。
【図１１】動作アルゴリズムａに基づく動作を示すタイミングチャートである。
【図１２】動作アルゴリズムｂに基づく動作を示すタイミングチャートである。
【図１３】動作アルゴリズムｃに基づく動作を示すタイミングチャートである。
【図１４】実施形態におけるＢＩＳＴ動作の動作モードの例を示す図である。
【図１５】動作モードＡを示すタイミングチャートである。
【図１６】動作モードＢを示すタイミングチャートである。
【図１７】動作モードＣを示すタイミングチャートである。
【図１８】動作モードＤを示すタイミングチャートである。
【図１９】（ａ）〜（ｄ）はＢＩＳＴ動作終了時におけるメモリ書き込みパターンの他の例である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。
【００１７】
図１は実施形態に係るメモリテスト回路を含む半導体集積回路装置の概略構成を示すブロック図である。図１に示すメモリテスト回路３は、メモリの動作テストを行うための第１および第２のＢＩＳＴ(Built-In Self Test)回路４，５を有している。第１のＢＩＳＴ回路４はメモリマクロ１ａ，１ｂ，１ｃを含む第１のメモリ１の動作テストを行うものであり、第２のＢＩＳＴ回路５はメモリマクロ２ａ，２ｂを含む第２のメモリ２の動作テストを行うものである。第１および第２のＢＩＳＴ回路４，５は、複数のＢＩＳＴ動作アルゴリズム（以下、単に「動作アルゴリズム」とする）を実行可能に構成されている。
【００１８】
なお、メモリテスト回路に含まれるＢＩＳＴ回路の個数は、２個に限られるものではなく、１個でもかまわないし、あるいは、３個以上であってもかまわない。なお、近年のメモリテスト回路では、例えば１０個以上の多数のＢＩＳＴ回路が含まれている場合が多い。
【００１９】
メモリテスト回路３は、外部から与えられる動作モード制御信号８に従って動作する。またメモリテスト回路３は、動作終了処理ブロック６および繰り返し動作制御ブロック７をさらに備えている。動作終了処理ブロック６および繰り返し動作制御ブロック７は、動作モード制御信号８を受け、ＢＩＳＴ動作モード（以下、単に「動作モード」とする）を設定する。
【００２０】
繰り返し動作制御ブロック７はＢＩＳＴ制御信号９によって、第１および第２のＢＩＳＴ回路４，５の動作を制御する。ＢＩＳＴ制御信号９には、第１および第２のＢＩＳＴ回路４，５をリセットするための内部リセット信号と、第１および第２のＢＩＳＴ回路４，５が実行する動作アルゴリズムを設定する動作アルゴリズム設定信号とが含まれる。動作終了処理ブロック６は第１および第２のＢＩＳＴ回路４，５から、動作終了したか否かを示す終了信号１０，１１を受ける。そしてこの終了信号１０，１１を基にして、第１および第２のＢＩＳＴ回路４，５が全て動作終了した全終了状態であるか否かを示す全終了信号１２を出力する。この全終了信号１２は繰り返し動作制御ブロック７に送られる。
【００２１】
なお、図１では特には図示していないが、動作の基本となるクロック信号が必要に応じて回路の各所に与えられている。
【００２２】
図２は図１に示すメモリテスト回路３の動作制御方法を示すフローチャートである。まず、ステップＳ１において、外部からメモリテスト回路３に動作モード制御信号８を与える。次にステップＳ２において、メモリテスト回路３において、動作モード制御信号８に従って動作モードを設定する。例えば、ＢＩＳＴ動作を１回だけ行うか繰り返し行うか、第１および第２のＢＩＳＴ回路４，５がシリアル動作するかパラレル動作するか、一連のＢＩＳＴ動作の中で動作アルゴリズムを固定するか変化させるか、といったことが動作モードとして決められる。
【００２３】
次にステップＳ３において、繰り返し動作制御ブロック７が、内部リセット信号を発生し、第１および第２のＢＩＳＴ回路４，５をリセットする。この内部リセット信号の発生は、最初のＢＩＳＴ起動時においては、動作モード制御信号８中の外部リセット信号が入力されたときに行われる。また、ＢＩＳＴ動作を繰り返し行う動作モードが設定されているときは、繰り返し動作制御ブロック７は、動作終了処理ブロック６から受けた全終了信号１２が全終了状態を示す毎に、内部リセット信号を発生する。
【００２４】
次にステップＳ４において、繰り返し動作制御ブロック７が、動作アルゴリズム設定信号を出力し、第１および第２のＢＩＳＴ回路４，５において実行される動作アルゴリズムを設定する。ステップＳ５において、第１および第２のＢＩＳＴ回路４，５がＢＩＳＴ動作を開始し、ステップＳ６において、第１および第２のＢＩＳＴ回路４，５はＢＩＳＴ動作を終了する。動作終了処理ブロック６は、第１および第２のＢＩＳＴ回路４，５から動作終了したことを示す終了信号１０，１１を受け、全終了状態を示す全終了信号１２を繰り返し動作制御ブロック７に出力する。
【００２５】
次にステップＳ７において、繰り返し動作制御ブロック７は、ＢＩＳＴ動作を繰り返し行う動作モードが設定されている場合は、全終了状態を示す全終了信号１２を受けたとき、ステップＳ３に戻り、内部リセット信号を発生する。その後、上述したのと同様に、動作アルゴリズムの設定（ステップＳ４）およびＢＩＳＴ動作の開始・終了（ステップＳ５，Ｓ６）が行われる。すなわち、繰り返し動作モードが設定されている場合には、第１および第２のＢＳＩＴ回路４，５は、ＢＩＳＴ動作を、動作アルゴリズム設定信号によってその都度設定された動作アルゴリズムに従って、繰り返し実行する。
【００２６】
ここで、ＢＩＳＴ動作終了（ステップＳ６）時におけるメモリセルへの書き込みデータパターン（以下、単に「メモリ書き込みパターン」とする）は、その前に実行した動作アルゴリズムに依存する。したがって、ステップＳ２で設定した動作モードが、ＢＩＳＴ回路が動作を繰り返し行い、かつ、動作アルゴリズムを変化させる第１の動作モードであるとき、この第１の動作モードの実行中において、動作アルゴリズムの変更によって、動作終了時のメモリ書き込みパターンを適宜変化させることができる。例えば、ＢＩＳＴ回路の動作終了毎に、メモリ書き込みパターンが異なるようにもできるし、ＢＩＳＴ回路が動作を所定の回数終了する毎に、メモリ書き込みパターンが異なるようにもできる。
【００２７】
このようなメモリテスト回路３を用いてバーンイン試験を行うことによって、バーンイン試験期間中において、メモリセルへのＤＣストレス印加の偏りを解消することができる。これにより、最適なバーンイン試験を効率的に実施することができる。なお、もちろん、本実施形態に係るメモリテスト回路は、バーンイン試験以外の用途に用いてもかまわない。
【００２８】
図１におけるメモリテスト回路３の回路構成とその動作の例について、さらに具体的に説明する。
【００２９】
図３はメモリテスト回路３の詳細な回路構成の一例を示す図である。図３において、図１と共通の構成要素および信号線については同じ符号を付しており、ここではその詳細な説明を省略する。図３の構成では、外部から与えられる動作モード制御信号８は、信号ＳＰＳＥＬ，ＰＴＳＥＬ，ＮＯＥ，ＲＳＴ，ＣＬＫを含む。
【００３０】
ＳＰＳＥＬは、複数のＢＩＳＴ回路（ここでは第１および第２のＢＩＳＴ回路４，５）をシリアル動作させるかパラレル動作させるかを設定するための第１の動作モード設定信号である。信号ＳＰＳＥＬは動作終了処理ブロック６に入力される。ここでは、第１および第２のＢＩＳＴ回路４，５は、信号ＳＰＳＥＬが“Ｌ”のときはシリアル動作をし、“Ｈ”のときはパラレル動作をする。
【００３１】
ＰＴＳＥＬは、複数のＢＩＳＴ回路の連続繰り返し動作における動作アルゴリズムの制御方式を設定するための第２の動作モード設定信号である。信号ＰＴＳＥＬは動作終了処理ブロック６および繰り返し動作制御ブロック７に入力される。ここでは、動作アルゴリズムの制御方式は、信号ＰＴＳＥＬが“Ｌ”のときは“固定方式”になり、“Ｈ”のときは“交互変動方式”になる。
【００３２】
ＮＯＥは、複数のＢＩＳＴ回路を一回動作させるか連続繰り返し動作させるかを設定するための第３の動作モード設定信号である。信号ＮＯＥは繰り返し動作制御ブロック７に入力される。ここでは、第１および第２のＢＩＳＴ回路４，５は、信号ＮＯＥが“Ｌ”のときは一回動作を行い、“Ｈ”のときは連続繰り返し動作を行う。
【００３３】
ＲＳＴは外部リセット信号であり、繰り返し動作制御ブロック７に入力される。信号ＲＳＴを一旦“Ｈ”に設定することによって繰り返し動作制御ブロック７の内部回路がリセットされ、その後“Ｌ”に設定することによって繰り返し動作制御ブロック７が動作を開始する。
【００３４】
ＣＬＫはクロック信号であり、第１および第２のＢＩＳＴ回路４，５、および繰り返し動作制御ブロック７に入力される。
【００３５】
繰り返し動作制御ブロック７から出力されるＢＩＳＴ制御信号９は、信号ＢＥ＜１＞，ＢＳ＜１＞，ＡＧ＜０＞，ＡＧ＜１＞，ＮＩＲＳＴを含む。
【００３６】
信号ＢＥ＜１＞，ＢＳ＜１＞は第１のＢＩＳＴイネーブル信号および第１のＢＩＳＴセットアップ信号であり、ともに第１のＢＩＳＴ回路４および動作終了処理ブロック６に入力される。信号ＡＧ＜０＞，ＡＧ＜１＞は第１および第２の動作アルゴリズム設定信号であり、第１および第２のＢＩＳＴ回路４，５に入力される。ＮＩＲＳＴは内部リセット信号であり、繰り返し動作制御ブロック７の内部ノード信号である。
【００３７】
動作終了処理ブロック６は、第２のＢＩＳＴイネーブル信号ＢＥ＜２＞および第２のＢＩＳＴセットアップ信号ＢＳ＜２＞を出力する。信号ＢＥ＜２＞，ＢＳ＜２＞は第２のＢＩＳＴ回路５に入力される。
【００３８】
また、第１のＢＩＳＴ回路４は終了信号１０として第１のＢＩＳＴ動作終了信号ＤＯＮＥ＜１＞を出力し、第２のＢＩＳＴ回路５は終了信号１１として第２のＢＩＳＴ動作終了信号ＤＯＮＥ＜２＞を出力する。動作終了処理ブロック６は、第１および第２のＢＩＳＴ動作終了信号ＤＯＮＥ＜１＞，ＤＯＮＥ＜２＞を基にして、全終了信号１２としての信号ＡＬＬＤＯＮＥを出力する。信号ＡＬＬＤＯＮＥは繰り返し動作制御ブロック７に入力される。
【００３９】
図４は動作終了処理ブロック６の詳細な回路構成の一例である。図４において、６個の入力端子（ＢＥＩ，ＰＴＳＥＬ，ＳＰＳＥＬ，ＢＳＩ，ＤＯＮＥ＜１＞，ＤＯＮＥ＜２＞）と３個の出力端子（ＢＥＯ，ＢＳＯ，ＡＤ）は図３に示したものにそれぞれ対応している。図４の回路は、インバータ論理素子６１、ＯＲ論理素子６２、ＮＡＮＤ論理素子６３およびＡＮＤ論理素子６４等の複数の論理素子によって構成されており、６個の入力端子に入力される論理に応じて、３個の出力端子にそれぞれ所定の論理信号を出力する。
【００４０】
図５は繰り返し動作制御ブロック７の詳細な回路構成の一例である。図５において、５個の入力端子（ＲＳＴ，ＤＯＮＥ，ＮＯＥ，ＣＬＫ，ＰＴＳＥＬ）と５個の出力端子（ＮＩＲＳＴ，ＡＧ＜１＞，ＡＧ＜０＞，ＢＥ，ＢＳ）は図３に示したものにそれぞれ対応している。図５の回路は、インバータ論理素子７６、ＮＯＲ論理素子７７、ＮＡＮＤ論理素子７８、ＡＮＤ論理素子７９等の複数の論理素子と、Ｄフリップフロップ７４およびセレクタ７５と、第１のサブ回路ブロック７１、第２のサブ回路ブロック７２ａ、７２ｂ、および第３のサブ回路ブロック７３とによって構成されており、５個の入力端子に入力される論理とクロックサイクル数に応じて、５個の出力端子にそれぞれ所定の論理信号を出力する。セレクタ７５は、設定信号Ｓが“Ｌ”のときは入力端子Ａの信号を出力端子Ｙに出力する一方、設定信号Ｓが“Ｈ”のときは入力端子Ｂの信号を出力端子Ｙに出力する。
【００４１】
図６（ａ）は第１のサブ回路ブロック７１の回路構成の一例である。図６（ａ）の回路は、複数のＤフリップフロップ７１１、複数の遅延調整バッファ７１２、１個のＡＮＤ論理素子７１３によって構成されており、２個の入力端子ＣＬＫ，ＩＮと１個の出力端子ＯＵＴを有している。入力端子ＣＬＫにはクロック信号ＣＬＫが与えられ、入力端子ＩＮおよび出力端子ＯＵＴには図５の構成における所定の内部ノードがそれぞれ接続される。
【００４２】
図６（ｂ）は第１のサブ回路ブロック７１の動作を示すタイミングチャートである。入力端子ＣＬＫのクロックサイクル数と入力端子ＩＮの論理に応じて、出力端子ＯＵＴの論理が決定される。入力端子ＩＮが“Ｌ”のとき、出力端子ＯＵＴは“Ｌ”である。その後入力端子ＩＮが“Ｈ”になると、出力端子ＯＵＴはそのまま“Ｌ”を保持し、１０クロックサイクル後に“Ｈ”になる。
【００４３】
図７（ａ）は第２のサブ回路ブロック７２ａ，７２ｂの回路構成の一例である。図７（ａ）の回路は、複数のＤフリップフロップ７２１、複数の遅延調整バッファ７２２、１個のＮＡＮＤ論理素子７２３によって構成されており、２個の入力端子ＣＬＫ，ＩＮと１個の出力端子ＯＵＴを有している。入力端子ＣＬＫにはクロック信号ＣＬＫが与えられ、入力端子ＩＮおよび出力端子ＯＵＴには図５の構成における所定の内部ノードがそれぞれ接続される。
【００４４】
図７（ｂ）は第２のサブ回路ブロック７２ａ，７２ｂの動作を示すタイミングチャートである。入力端子ＣＬＫのクロックサイクル数と入力端子ＩＮの論理に応じて、出力端子ＯＵＴの論理が決定される。入力端子ＩＮが“Ｌ”のとき、出力端子ＯＵＴは“Ｈ”である。その後入力端子ＩＮが“Ｈ”になると、出力端子ＯＵＴは“Ｌ”に変化し、その後１０クロックサイクル後に“Ｈ”になる。
【００４５】
図８（ａ）は第３のサブ回路ブロック７３の回路構成の一例である。図８（ａ）の回路は、複数のＤフリップフロップ７３１、複数の遅延調整バッファ７３２、１個のＮＡＮＤ論理素子７３３によって構成されており、２個の入力端子ＣＬＫ，ＩＮと１個の出力端子ＯＵＴを有している。入力端子ＣＬＫにはクロック信号ＣＬＫが与えられ、入力端子ＩＮおよび出力端子ＯＵＴには図５の構成における所定の内部ノードがそれぞれ接続される。
【００４６】
図８（ｂ）は第３のサブ回路ブロック７３の動作を示すタイミングチャートである。入力端子ＣＬＫのクロックサイクル数と入力端子ＩＮの論理に応じて、出力端子ＯＵＴの論理が決定される。入力端子ＩＮが“Ｌ”のとき、出力端子ＯＵＴは“Ｈ”である。その後入力端子ＩＮが“Ｈ”になると、出力端子ＯＵＴは“Ｌ”に変化し、その後５クロックサイクル後に“Ｈ”になる。
【００４７】
＜動作アルゴリズムの説明＞
次に、本実施形態におけるＢＩＳＴ動作の動作アルゴリズムについて説明する。本実施形態では、第１および第２のＢＩＳＴ回路４，５はそれぞれ、複数の動作アルゴリズムに従って動作可能なように構成されている。
【００４８】
図９は本実施形態における３種類の動作アルゴズムについて、各信号の論理値と、動作終了時のメモリ書き込みパターンとを示す一覧表である。本実施形態では、第１および第２の動作アルゴリズム設定信号ＡＧ＜０＞，ＡＧ＜１＞の論理に従って、動作アルゴリズムａ〜ｃのいずれかが選択される。信号ＡＧ＜０＞，ＡＧ＜１＞が、“Ｌ”“Ｌ”のときは動作アルゴリズムａが選択され、“Ｈ”“Ｌ”のときは動作アルゴリズムｂが選択され、“Ｌ”“Ｈ”のときは動作アルゴリズムｃが選択される。
【００４９】
図１０はＢＩＳＴ動作の終了時におけるメモリ書き込みパターンの例を示す図である。同図中、（ａ）はａｌｌ“０”すなわちマトリクス配置された全メモリセルにデータ“０”が書き込まれたパターン、（ｂ）はａｌｌ“１”すなわち全メモリセルにデータ“１”が書き込まれたパターン、（ｃ）はｃｈｅｃｋｅｒ“表”すなわちチェッカー模様状にデータ“０”“１”が縦横に交互に書き込まれたパターン、（ｄ）はｃｈｅｃｋｅｒ“裏”すなわちｃｈｅｃｋｅｒ“表”が反転したようにデータ“０”“１”が縦横に交互に書き込まれたパターンである。図９に示すように、各動作アルゴリズムａ〜ｃの動作終了時におけるメモリ書き込みパターンはそれぞれ、ａｌｌ“０”、Ｃｈｅｃｋｅｒ“表”、Ｃｈｅｃｋｅｒ“裏”である。
【００５０】
図１１は動作アルゴリズムａに基づく動作を示すタイミングチャートである。なお、図１１および後述の図１２，１３ではいずれも第１および第２のＢＩＳＴ回路４，５がパラレル動作を行うものとしている。図１１に示すように、信号ＡＧ＜０＞，ＡＧ＜１＞が“Ｌ”“Ｌ”であり、ＢＩＳＴセットアップ信号ＢＳが“Ｈ”のとき、ＢＩＳＴイネーブル信号ＢＥがＢＩＳＴ起動の役割を担う。すなわち、ＢＩＳＴイネーブル信号ＢＥが“Ｌ”から“Ｈ”に遷移する時刻ｔａ０において、第１および第２のＢＩＳＴ回路４，５はそれぞれＢＩＳＴ動作を開始する。その後、時刻ｔａ２において、第２のＢＩＳＴ回路５がメモリ書き込みパターンａｌｌ“０”の状態で動作終了し、第２のＢＩＳＴ動作終了信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。さらにその後、時刻ｔａ１において、第１のＢＩＳＴ回路４がメモリ書き込みパターンａｌｌ“０”の状態で動作終了し、第１のＢＩＳＴ動作終了信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。
【００５１】
図１２は動作アルゴリズムｂに基づく動作を示すタイミングチャートである。図１２に示すように、信号ＡＧ＜０＞，ＡＧ＜１＞が“Ｈ”“Ｌ”であり、ＢＩＳＴイネーブル信号ＢＥが“Ｈ”のとき、ＢＩＳＴセットアップ信号ＢＳがＢＩＳＴ起動の役割を担う。すなわち、ＢＩＳＴセットアップ信号ＢＳが“Ｌ”から“Ｈ”に遷移する時刻ｔｂ０において、第１および第２のＢＩＳＴ回路４，５はそれぞれＢＩＳＴ動作を開始する。その後、時刻ｔｂ２において、第２のＢＩＳＴ回路５がメモリ書き込みパターンｃｈｅｃｋｅｒ“表”の状態で動作終了し、第２のＢＩＳＴ動作終了信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。さらにその後、時刻ｔｂ１において、第１のＢＩＳＴ回路４がメモリセル書き込みデータパターンｃｈｅｃｋｅｒ“表”の状態で動作終了し、第１のＢＩＳＴ動作終了信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。
【００５２】
図１３は動作アルゴリズムｃに基づく動作を示すタイミングチャートである。図１３に示すように、信号ＡＧ＜０＞，ＡＧ＜１＞が“Ｌ”“Ｈ”であり、ＢＩＳＴイネーブル信号ＢＥが“Ｈ”のとき、ＢＩＳＴセットアップ信号ＢＳがＢＩＳＴ起動の役割を担う。すなわち、ＢＩＳＴセットアップ信号ＢＳが“Ｌ”から“Ｈ”に遷移する時刻ｔｃ０において、第１および第２のＢＩＳＴ回路４，５はそれぞれＢＩＳＴ動作を開始する。その後、時刻ｔｃ２において、第２のＢＩＳＴ回路５がメモリ書き込みパターンｃｈｅｃｋｅｒ“裏”の状態で動作終了し、第２のＢＩＳＴ動作終了信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。さらにその後、時刻ｔｃ１において、第１のＢＩＳＴ回路４がメモリ書き込みパターンｃｈｅｃｋｅｒ“裏”の状態で動作終了し、第１のＢＩＳＴ動作終了信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。
【００５３】
＜動作モードの説明＞
次に、本実施形態におけるＢＩＳＴ動作の動作モードについて説明する。本実施形態に係るメモリテスト回路は、複数の動作モードにおいて動作可能に構成されている。
【００５４】
図１４は本実施形態における４種類の動作モードについて、各信号の論理値と動作内容とを示す一覧表である。本実施形態では、第１および第２の動作モード設定信号ＰＴＳＥＬ，ＳＰＳＥＬの論理に従って、動作モードＡ〜Ｄのいずれかが選択される。ここでは信号ＰＴＳＥＬ，ＳＰＳＥＬが、“Ｌ”“Ｌ”のときは動作モードＡが選択され、“Ｌ”“Ｈ”のときは動作モードＢが選択され、“Ｈ”“Ｌ”のときは動作モードＣが選択され、“Ｈ”“Ｈ”のときは動作モードＤが選択される。また、第３の動作モード設定信号ＮＯＥの論理に従って、１回動作か繰り返し動作かが選択される。ここでは信号ＮＯＥが、“Ｌ”のときは１回動作が選択され、“Ｈ”のときは繰り返し動作が選択される。
【００５５】
動作モードＡ，Ｃではシリアル動作が行われ、動作モードＢ，Ｄではパラレル動作が行われる。また、動作アルゴリズムの制御方式は、動作モードＡ，Ｂでは“固定方式”であり、動作モードＣ，Ｄでは“交互変動方式”である。本実施形態では、“固定方式”の場合は、複数のＢＩＳＴ回路（ここでは第１および第２のＢＩＳＴ回路４，５）は常に、動作アルゴリズムａに基づいて動作するものとする。一方、“交互変動方式”の場合は、第１および第２のＢＩＳＴ回路４，５は、動作アルゴリズムｂ，ｃに基づいて交互に動作するものとする。すなわち、ＢＩＳＴ動作終了時のメモリ書き込みパターンは、動作モードＡ，Ｂではａｌｌ“０”であり、動作モードＣ，Ｄでは、ｃｈｅｃｋｅｒ“表”とｃｈｅｃｋｅｒ“裏”とが交互に現れる。動作モードＣ，Ｄが第１の動作モードに相当し、動作アルゴリズムｂ，ｃが第１および第２の動作アルゴリズムに相当する。
【００５６】
以下、４種類の動作モードＡ〜Ｄについて、その動作を順に説明する。
【００５７】
図１５は動作モードＡを示すタイミングチャートである。時刻ｔ０ａまでに、信号ＮＯＥは“Ｈ”、信号ＰＴＳＥＬは“Ｌ”、信号ＳＰＳＥＬは“Ｌ”にそれぞれ論理決定され、その後、その論理を保持する。クロック信号ＣＬＫは所定の周期で常時入力される。信号ＡＧ＜０＞，ＡＧ＜１＞は“Ｌ”“Ｌ”、信号ＢＳ＜１＞，ＢＳ＜２＞は“Ｈ”“Ｈ”に論理固定され、その後、その論理を保持する。これにより、“シリアル動作”および“固定方式”が設定され、動作アルゴリズムａが選択され、繰り返し動作が行われる。
【００５８】
その後、時刻ｔ１ａにおいて、信号ＲＳＴが“Ｈ”から“Ｌ”に遷移すると、信号ＮＩＲＳＴは“Ｌ”から“Ｈ”に遷移し、信号ＢＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は“不定”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“不定”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は“不定”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは“不定”から“Ｌ”に遷移する。
【００５９】
その後、時刻ｔ２ａにおいて、信号ＢＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。
【００６０】
その後、時刻ｔ３ａにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはａｌｌ“０”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはａｌｌ“０”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＢＥ＜２＞が“Ｌ”から“Ｈ”に遷移し、第２のＢＩＳＴ回路５が動作を開始する。
【００６１】
その後、時刻ｔ４ａにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンもａｌｌ“０”であり、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはａｌｌ“０”の状態を保持する。信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【００６２】
その後、時刻ｔ５ａにおいて、信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＢＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号信号ＡＬＬＤＯＮＥは“Ｈ”から“Ｌ”に遷移する。
【００６３】
その後、時刻ｔ６ａ，ｔ７ａ，ｔ８ａ，ｔ９ａ，ｔ１０ａにおいてはそれぞれ、時刻ｔ２ａ，ｔ３ａ，ｔ４ａ，ｔ５ａ，ｔ２ａにおける動作と同じ動作を行い、以降も同様の繰り返し動作を行う。
【００６４】
なお、信号ＮＯＥが“Ｌ”の場合には、第１および第２のＢＩＳＴ回路４，５は１回のシリアル動作を行った後、その動作終了状態を保持し続ける。図１５でいうと、時刻ｔ４ａにおける状態が保持される。信号ＮＯＥが“Ｈ”の場合との違いは、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移しても、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移せずに“Ｈ”を保持し続けることである。
【００６５】
図１６は動作モードＢを示すタイミングチャートである。時刻ｔ０ｂまでに、信号ＮＯＥは“Ｈ”、信号ＰＴＳＥＬは“Ｌ”、信号ＳＰＳＥＬは“Ｈ”にそれぞれ論理決定され、その後、その論理を保持する。クロック信号ＣＬＫは所定の周期で常時入力される。信号ＡＧ＜０＞，ＡＧ＜１＞は“Ｌ”“Ｌ”、信号ＢＳ＜１＞，ＢＳ＜２＞は“Ｈ”“Ｈ”に論理固定され、その後、その論理を保持する。これにより、“パラレル動作”および“固定方式”が設定され、動作アルゴリズムａが選択され、繰り返し動作が行われる。
【００６６】
その後、時刻ｔ１ｂにおいて、信号ＲＳＴが“Ｈ”から“Ｌ”に遷移すると、信号ＮＩＲＳＴは“Ｌ”から“Ｈ”に遷移し、信号ＢＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は“不定”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は“不定”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは“不定”から“Ｌ”に遷移する。
【００６７】
その後、時刻ｔ２ｂにおいて、信号ＢＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。同時に、信号ＢＥ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、第２のＢＩＳＴ回路５が動作を開始する。
【００６８】
その後、時刻ｔ３ｂにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはａｌｌ“０”であり、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはａｌｌ“０”の状態を保持する。
【００６９】
その後、時刻ｔ４ｂにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはａｌｌ“０”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはａｌｌ“０”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【００７０】
その後、時刻ｔ５ｂにおいて、信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＢＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは“Ｈ”から“Ｌ”に遷移する。
【００７１】
その後、時刻ｔ６ｂ，ｔ７ｂ，ｔ８ｂ，ｔ９ｂ，ｔ１０ｂ，ｔ１１ｂ，ｔ１２ｂ，ｔ１３ｂにおいてはそれぞれ、時刻ｔ２ｂ，ｔ３ｂ，ｔ４ｂ，ｔ５ｂ，ｔ２ｂ，ｔ３ｂ，ｔ４ｂ，ｔ５ｂにおける動作と同じ動作をし、以降も同様の繰り返し動作を行う。
【００７２】
なお、信号ＮＯＥが“Ｌ”の場合には、第１および第２のＢＩＳＴ回路４，５は１回のパラレル動作を行った後、その動作終了状態を保持し続ける。図１６でいうと、時刻ｔ４ｂにおける状態が保持される。信号ＮＯＥが“Ｈ”の場合との違いは、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移しても、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移せずに“Ｈ”を保持し続けることである。
【００７３】
図１７は動作モードＣを示すタイミングチャートである。時刻ｔ０ｃまでに、信号ＮＯＥは“Ｈ”、信号ＰＴＳＥＬは“Ｈ”、信号ＳＰＳＥＬは“Ｌ”にそれぞれ論理決定され、その後、その論理を保持する。クロックＣＬＫは所定の周期で常時入力される。これにより、“シリアル動作”および“交互変動方式”が設定され、繰り返し動作が行われる。なおこの時点では、動作アルゴリズムは未確定である。
【００７４】
その後、時刻ｔ１ｃにおいて、信号ＲＳＴが“Ｈ”から“Ｌ”に遷移すると、信号ＮＩＲＳＴは“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜０＞は“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＥ＜１＞は“Ｌ”から“Ｈ”に遷移し、その後“Ｈ”を保持する。信号ＤＯＮＥ＜１＞は数クロックサイクル後に“不定”から“Ｌ”に遷移し、信号ＢＳ＜２＞は数クロックサイクル後に“不定”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“Ｌ”から“Ｈ”に遷移し、その後“Ｈ”を保持する。信号ＤＯＮＥ＜２＞は信号ＢＳ＜２＞が“不定”から“Ｌ”に遷移した後、さらに数クロックサイクル後に“不定”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“不定”から“Ｌ”に遷移する。
【００７５】
この時点で、動作アルゴリズムｂが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”になることが確定する。
【００７６】
その後、時刻ｔ２ｃにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。
【００７７】
その後、時刻ｔ３ｃにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＢＳ＜２＞が“Ｌ”から“Ｈ”に遷移し、第２のＢＩＳＴ回路５が動作を開始する。
【００７８】
その後、時刻ｔ４ｃにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【００７９】
その後、時刻ｔ５ｃにおいて、信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＡＧ＜０＞は“Ｈ”から“Ｌ”に遷移し、信号ＡＧ＜１＞は“Ｌ”から“Ｈ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜２＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は信号ＢＳ＜２＞が“Ｈ”から“Ｌ”に遷移した後、さらに数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“Ｈ”から“Ｌ”に遷移する。
【００８０】
この時点で、動作アルゴリズムｃが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”になることが確定する。
【００８１】
その後、時刻ｔ６ｃにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。
【００８２】
その後、時刻ｔ７ｃにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはｃｈｅｃｋｅｒ“裏”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＢＳ＜２＞が“Ｌ”から“Ｈ”に遷移し、第２のＢＩＳＴ回路５が動作を開始する。
【００８３】
その後、時刻ｔ８ｃにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”であり、第２のＢＩＳＴ回路が次の動作を開始するまで、第２のメモリ２のメモリセルはｃｈｅｃｋｅｒ“裏”の状態を保持する。信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【００８４】
その後、時刻ｔ９ｃで信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＡＧ＜０＞は“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜２＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は信号ＢＳ＜２＞が“Ｈ”から“Ｌ”に遷移した後、さらに数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“Ｈ”から“Ｌ”に遷移する。
【００８５】
この時点で、動作アルゴリズムｂが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”になることが確定する。
【００８６】
その後、時刻ｔ１０ｃにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。
【００８７】
以降同様に、第１および第２のＢＩＳＴ回路４，５は、動作アルゴリズムとして動作アルゴリズムｂ，ｃが交互に設定されながら、繰り返し動作を行う。
【００８８】
なお、信号ＮＯＥが“Ｌ”の場合には、第１および第２のＢＩＳＴ回路４，５は１回のシリアル動作を行った後、その動作終了状態を保持し続ける。図１７でいうと、時刻ｔ４ｃにおける状態が保持される。信号ＮＯＥが“Ｈ”の場合との違いは、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移しても、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移せずに“Ｈ”を保持し続けることである。
【００８９】
図１８は動作モードＤを示すタイミングチャートである。時刻ｔ０ｄまでに、信号ＮＯＥは“Ｈ”、信号ＰＴＳＥＬは“Ｈ”、信号ＳＰＳＥＬは“Ｈ”にそれぞれ論理決定され、その後、その論理を保持する。クロックＣＬＫ信号は所定の周期で常時入力される。これにより、“パラレル動作”および“交互変動方式”が設定され、繰り返し動作が行われる。この時点では、動作アルゴリズムは未確定である。
【００９０】
その後、時刻ｔ１ｄにおいて、信号ＲＳＴが“Ｈ”から“Ｌ”に遷移すると、信号ＮＩＲＳＴは“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜０＞は“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＥ＜１＞は“Ｌ”から“Ｈ”に遷移し、その後“Ｈ”を保持する。信号ＤＯＮＥ＜１＞は数クロックサイクル後に“不定”から“Ｌ”に遷移し、信号ＢＳ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＥ＜２＞は“Ｌ”から“Ｈ”に遷移し、その後“Ｈ”を保持する。信号ＤＯＮＥ＜２＞は数クロックサイクル後に“不定”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“不定”から“Ｌ”に遷移する。
【００９１】
この時点で、動作アルゴリズムｂが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”になることが確定する。
【００９２】
その後、時刻ｔ２ｄにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。同時に、信号ＢＳ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、第２のＢＩＳＴ回路５が動作を開始する。
【００９３】
その後、時刻ｔ３ｄにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。
【００９４】
その後、時刻ｔ４ｄにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【００９５】
その後、時刻ｔ５ｄにおいて、信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＡＧ＜０＞は“Ｈ”から“Ｌ”に遷移し、信号ＡＧ＜１＞は“Ｌ”から“Ｈ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“Ｈ”から“Ｌ”に遷移する。
【００９６】
この時点で、動作アルゴリズムｃが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”になることが確定する。
【００９７】
その後、時刻ｔ６ｄにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。同時に信号ＢＳ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、第２のＢＩＳＴ回路５が動作を開始する。
【００９８】
その後、時刻ｔ７ｄにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”であって、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはｃｈｅｃｋｅｒ“裏”の状態を保持する。
【００９９】
その後、時刻ｔ８ｄにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“裏”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはｃｈｅｃｋｅｒ“裏”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【０１００】
その後、時刻ｔ９ｄにおいて、信号ＮＩＲＳＴが“Ｌ”から“Ｈ”に遷移すると、信号ＡＧ＜０＞は“Ｌ”から“Ｈ”に遷移し、信号ＡＧ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜１＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜１＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＢＳ＜２＞は“Ｈ”から“Ｌ”に遷移し、信号ＤＯＮＥ＜２＞は数クロックサイクル後に“Ｈ”から“Ｌ”に遷移し、信号ＡＬＬＤＯＮＥは数クロックサイクル後に“Ｈ”から“Ｌ”に遷移する。
【０１０１】
この時点で、動作アルゴリズムｂが選択されたことになり、ＢＩＳＴ回路の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”になることが確定する。
【０１０２】
その後、時刻ｔ１０ｄにおいて、信号ＢＳ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、第１のＢＩＳＴ回路４が動作を開始する。同時に信号ＢＳ＜２＞が“Ｌ”から“Ｈ”に遷移することによって、第２のＢＩＳＴ回路５が動作を開始する。
【０１０３】
その後、時刻ｔ１１ｄにおいて、第２のＢＩＳＴ回路５が動作を終了し、信号ＤＯＮＥ＜２＞が“Ｌ”から“Ｈ”に遷移する。このとき、第２のＢＩＳＴ回路５の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第２のＢＩＳＴ回路５が次の動作を開始するまで、第２のメモリ２のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。
【０１０４】
その後、時刻ｔ１２ｄにおいて、第１のＢＩＳＴ回路４が動作を終了し、信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移する。このとき、第１のＢＩＳＴ回路４の動作終了時のメモリ書き込みパターンはｃｈｅｃｋｅｒ“表”であり、第１のＢＩＳＴ回路４が次の動作を開始するまで、第１のメモリ１のメモリセルはｃｈｅｃｋｅｒ“表”の状態を保持する。信号ＤＯＮＥ＜１＞が“Ｌ”から“Ｈ”に遷移することによって、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移し、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移する。
【０１０５】
その後、時刻ｔ１３ｄにおいては、時刻ｔ５ｄにおける動作と同じ動作をし、以降同様に、第１および第２のＢＩＳＴ回路４，５は、動作アルゴリズムとして動作アルゴリズムｂ，ｃが交互に設定されながら、繰り返し動作を行う。
【０１０６】
なお、信号ＮＯＥが“Ｌ”の場合には、第１および第２のＢＩＳＴ回路４，５は１回のパラレル動作を行なった後、そのＢＩＳＴ動作終了状態を保持し続ける。図１８でいうと、時刻ｔ４ｄにおける状態が保持される。信号ＮＯＥが“Ｈ”の場合との違いは、信号ＡＬＬＤＯＮＥが“Ｌ”から“Ｈ”に遷移しても、信号ＮＩＲＳＴが“Ｈ”から“Ｌ”に遷移せずに“Ｈ”を保持し続けることである。
【０１０７】
このように、上述した動作モードＣ，Ｄでは、第１および第２のＢＩＳＴ回路４，５の動作終了時におけるメモリ書き込みパターンは、ｃｈｅｃｋｅｒ“表”とｃｈｅｃｋｅｒ“裏”とが交互に現れる。すなわち、メモリ１，２の各メモリセルでは、データ“１”“０”が、ＢＩＳＴ動作終了毎に交互に設定されることになる。したがって、バーンイン試験において動作モードＣ，Ｄを設定することによって、バーンイン試験期間中において、各メモリセルにはデータ“１”“０”が交互に設定されることになり、これにより、メモリセルへのＤＣストレス印加の偏りを抑制することができる。
【０１０８】
なお、上述の実施形態では、“交互変動方式”において用いる動作アルゴリズムｂ，ｃは、動作終了時のメモリ書き込みパターンがｃｈｅｃｋｅｒ“表”，ｃｈｅｃｋｅｒ“裏”であるものとしたが、これに限られるものではない。例えば、動作アルゴリズムｂの方がｃｈｅｃｋｅｒ“裏”、動作アルゴリズムｃの方がｃｈｅｃｋｅｒ“表”であってもよい。あるいは、動作アルゴリズムｂ，ｃの動作終了時のメモリ書き込みパターンの、一方が、図１０（ａ）に示すａｌｌ“０”、他方が図１０（ｂ）に示すａｌｌ“１”であってもよい。
【０１０９】
さらには、図１９に示すようなメモリ書き込みパターンであってもよい。例えば、動作終了時のメモリ書き込みパターンの一方が、図１９（ａ）に示すｃｏｌｕｍｎ−ｓｔｒｉｐｅ“表”、他方が、図１９（ｂ）に示すｃｏｌｕｍｎ−ｓｔｒｉｐｅ“裏”であってもよい。あるいは、動作終了時のメモリ書き込みパターンの一方が、図１９（ｃ）に示すｒｏｗ−ｓｔｒｉｐｅ“表”、他方が、図１９（ｂ）に示すｒｏｗ−ｓｔｒｉｐｅ“裏”であってもよい。すなわち、各メモリセルにおいて、データ“１”“０”が交互に設定されるようなパターンであることが好ましい。
【０１１０】
上述の本実施形態は、ＳＲＡＭ、ＤＲＡＭその他様々なメモリに適用される。そして、メモリセルの物理的構成はそのメモリの種類に応じて様々である。また、同種のメモリであってもそのレイアウト構成は様々である。
【０１１１】
メモリセルは一般に、トランジスタ素子、キャパシタ素子、抵抗素子等の各種電気素子が接続されて構成されており、各メモリセルの中には複数の電気的ノードが存在する。このようなメモリセルがマトリクス配置されると、隣接メモリセル間に複数の隣接ノードが存在する。そして、複数の隣接ノードの電位が同電位になるか異電位になるかは、メモリセルに書き込まれるデータパターンに依存する。
【０１１２】
バーンイン試験において、個々のメモリセルに効率的に電圧ストレスを印加するためには、隣接ノード間の電位が異電位であって、かつ、その大小関係が所定の周期で逆の関係になることが望ましい。図１０および図１９に示すような様々なメモリ書き込みパターンを有する動作アルゴリズムを準備することによって、メモリセルを構成する物理的構成やレイアウト構成に応じて、適宜、メモリセルに最適な電圧ストレスを印加できるという効果が得られる。
【０１１３】
また、上述の実施形態では、第１および第２のＢＩＳＴ回路４，５が動作を終了する毎に、動作アルゴリズムｂ，ｃを変更するものとしたが、動作アルゴリズムの切り替え周期はこれに限られるものではない。例えば、ＢＩＳＴ回路が所定回数だけ動作を終了する毎に、動作アルゴリズムを変更するようにしてもよい。あるいは、動作アルゴリズムを切り替えるタイミングを、ランダムに設定してもかまわない。あるいは、メモリテスト回路が搭載される半導体集積回路装置の実使用時のデータパターン等を考慮して、各動作アルゴリズムの設定頻度を、適宜制御してもかまわない。
【０１１４】
また、上述の実施形態では、“交互変動方式”によって２種類の動作アルゴリズムｂ，ｃを交互に設定するものとしたが、これに限られるものではなく、例えば、３種類以上の動作アルゴリズムを用いて、これらを適宜、切り替えるようにしてもかまわない。
【０１１５】
また、上述の実施形態で示した回路構成、動作アルゴリズム、動作モード等はあくまでも一例であり、本発明はこれらに限定されるものではない。
【符号の説明】
【０１１６】
１，２  メモリ
３  メモリテスト回路
４，５  ＢＩＳＴ回路
６  動作終了処理ブロック
７  繰り返し動作制御ブロック
８  動作モード制御信号
１０，１１  終了信号
１２  全終了信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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