(57)【要約】【課題】  サージ電圧を効果的に低減するとともに、簡易な回路構成で消費電力を低減した電源供給装置及び情報処理装置を提供する。【解決手段】  電源供給装置は、交流電力が入力される入力端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路で整流された電力を平滑化する平滑用キャパシタと、前記平滑用キャパシタの両端子間に直列に接続される、トランス用一次巻線及びスイッチング素子と、前記トランス用一次巻線に結合されるトランス用二次巻線と、前記トランス用二次巻線に接続される出力端子と、前記スイッチング素子に並列に接続されるスナバ回路であって、第１キャパシタ及び第２キャパシタの並列回路と、前記並列回路に直列に接続される抵抗器とを有するスナバ回路とを含む。【選択図】図４
2012135065.tif 000002
【特許請求の範囲】
【請求項１】
交流電力が入力される入力端子と、
前記入力端子に入力される交流電力を整流する整流回路と、
前記整流回路で整流された電力を平滑化する平滑用キャパシタと、
前記平滑用キャパシタの両端子間に直列に接続される、トランス用一次巻線及びスイッチング素子と、
前記トランス用一次巻線に結合されるトランス用二次巻線と、
前記トランス用二次巻線に接続される出力端子と、
前記スイッチング素子に並列に接続されるスナバ回路であって、第１キャパシタ及び第２キャパシタの並列回路と、前記並列回路に直列に接続される抵抗器とを有するスナバ回路と
を含む電源供給装置。
【請求項２】
前記第２キャパシタの静電容量は、前記第１キャパシタの静電容量以下である、請求項１記載の電源供給装置。
【請求項３】
前記第２キャパシタの静電容量は、前記第１キャパシタの静電容量の９０％〜１００％である、請求項１又は２記載の電源供給装置。
【請求項４】
前記スイッチング素子、前記スナバ回路の第１キャパシタ、第２キャパシタ、及び前記抵抗器は、モジュール化されている、請求項１乃至３のいずれか一項記載の電源供給装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の電源供給装置と、
前記出力端子に接続され、前記出力端子から電力供給を受ける演算処理装置、主記憶装置、又は補助記憶装置と
を含む、情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給装置、情報処理装置に関する。
【背景技術】
【０００２】
従来より、ＧＴＯ（Gate Turn-Off thyristor：ゲートターンオフサイリスタ）に並列接続されるスナバダイオード及び第１のスナバコンデンサの直列回路と、スナバダイオードに並列接続されるスナバ抵抗とを含むスナバ回路があった。スナバ回路は、第１のスナバコンデンサに並列接続される半導体スイッチング素子及び第２のスナバコンデンサを有する直列回路と、第２のスナバコンデンサに並列接続される放電抵抗と、ＧＴＯの電流が所定値以上の場合に半導体スイッチング素子をオンにする手段とを含む。
【０００３】
また、ＧＴＯに並列に接続されたスナバ回路に、半導体スイッチのゲートドライブ回路を接続した回路があった。スナバ回路は、スナバダイオード及びスナバコンデンサの直列回路と、スナバダイオードに並列接続されるスナバ抵抗を含む。半導体スイッチのゲートドライブ回路は、スナバ回路内のスナバコンデンサに並列接続するコンデンサ直列体と、ＧＴＯのゲート端子とカソード端子の間に接続され、ＧＴＯをスイッチ動作させるドライブ回路と、コンデンサ直列体からエネルギを取り出す回収回路と、回収回路により取り出されたエネルギを蓄積するための蓄積コンデンサとを含む。蓄積コンデンサは、ＧＴＯをスイッチングさせるドライブ回路の電源として用いられていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開平０５−０４８５８３号公報
【特許文献２】特開平０８−０５１７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
第１のスナバコンデンサに並列接続される半導体スイッチング素子を含むスナバ回路は、スナバダイオード、スナバ抵抗、半導体スイッチング素子、第２のスナバコンデンサ、及び放電抵抗を含むため、回路部品点数が多く、回路全体での消費電力（電力損失）が大きい。特に、スナバ抵抗と放電抵抗との２つの抵抗器を含むため、消費電力が大きかった。このため、負荷装置に電源を供給する電源供給装置には不向きであった。また、半導体スイッチング素子のオン／オフを制御する手段が必要であるため、回路構成が複雑であった。
【０００６】
また、スナバ回路に半導体スイッチのゲートドライブ回路を接続した回路は、スナバダイオード、コンデンサ直列体、及び回収回路等を含むため、回路部品点数が多く、回路全体での消費電力が大きかった。また、スナバ回路の一部をＧＴＯのドライブ回路の電源として用いており、サージ電圧を低減するための対策を行っていないため、サージ電圧を効果的に低減できない可能性がある。このため、負荷装置に電源を供給する電源供給装置には不向きであった。
【０００７】
そこで、サージ電圧を低減できる電源供給装置及び情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施の形態の電源供給装置は、交流電力が入力される入力端子と、前記入力端子に入力される交流電力を整流する整流回路と、前記整流回路で整流された電力を平滑化する平滑用キャパシタと、前記平滑用キャパシタの両端子間に直列に接続される、トランス用一次巻線及びスイッチング素子と、前記トランス用一次巻線に結合されるトランス用二次巻線と、前記トランス用二次巻線に接続される出力端子と、前記スイッチング素子に並列に接続されるスナバ回路であって、第１キャパシタ及び第２キャパシタの並列回路と、前記並列回路に直列に接続される抵抗器とを有するスナバ回路とを含む。
【発明の効果】
【０００９】
サージ電圧を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】比較例の電源供給装置を示す図である。
【図２】（Ａ）は比較例の電源供給装置１のスイッチング素子のドレイン電圧のシミュレーション結果を示す図であり、（Ｂ）は比較例のスイッチング素子の消費電力のシミュレーション結果を示す図である。
【図３】実施の形態の電源供給装置を含む情報処理装置を示すブロック図である。
【図４】実施の形態の電源供給装置２００を示す回路図である。
【図５】（Ａ）は実施の形態の電源供給装置２００のスイッチング素子のドレイン電圧のシミュレーション結果を示す図であり、（Ｂ）は実施の形態の電源供給装置２００のスイッチング素子の消費電力のシミュレーション結果を示す図である。
【図６】実施の形態の電源供給装置２００と、比較例の電源供給装置１とにおけるサージ電圧及び消費電力のシミュレーション結果を示す特性図である。
【図７】実施の形態の変形例の電源供給装置２００のスイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３の実装状態を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の電源供給装置及び情報処理装置を適用した実施の形態について説明する。
【００１２】
実施の形態の電源供給装置及び情報処理装置について説明する前に、まず、図１及び図２を用いて、比較例の電源供給装置の問題点について説明する。
【００１３】
図１は、比較例の電源供給装置を示す図である。
【００１４】
比較例の電源供給装置１は、入力端子２Ａ、２Ｂ、整流回路３、平滑用キャパシタ４、トランス５、トランス用一次巻線５Ａ、トランス用二次巻線５Ｂ、電流検出部６、スイッチング素子７、スナバ回路８、ダイオード９、平滑用キャパシタ１０、出力端子１１Ａ、１１Ｂ、及び制御部１２を含む。
【００１５】
入力端子２Ａ、２Ｂは、交流電源４０が接続され、交流電力が入力される入力端子である。交流電源４０から入力端子２Ａ、２Ｂを介して比較例の電源供給装置１に入力される交流電力は、整流回路３に入力される。なお、交流電源４０の出力電圧をＶｉｎ（実効値）とする。
【００１６】
整流回路３は、４つのダイオード３１、３２、３３、３４がブリッジ状に接続されたダイオードブリッジ回路である。整流回路３は、交流電源４０から入力される交流電力を全波整流して出力する。
【００１７】
平滑用キャパシタ４は、整流回路３で全波整流された電力を平滑化する。平滑用キャパシタ４の両端子間電圧は、直流電圧Ｖｉｎである。
【００１８】
平滑用キャパシタ４の両端子間には、トランス用一次巻線５Ａ、電流検出部６、及びスイッチング素子７がこの順で直列に接続されている。なお、平滑用キャパシタ４の図中下側の端子は、例えば、接地してもよい。
【００１９】
トランス用一次巻線５Ａは、トランス用二次巻線５Ｂと結合されている。トランス用一次巻線５Ａ及びトランス用二次巻線５Ｂは、それぞれ、トランス（transformer）５の入力側及び出力側の巻線（コイル：coil）である。
【００２０】
電流検出部６は、スイッチング素子７のドレイン・ソース間に流れる電流を検出する電流検出用の抵抗器である。電流検出部６で検出される電流ＩＱは、制御部１２に入力される。
【００２１】
スイッチング素子７は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）であればよい。スイッチング素子７は、制御部１２からパルス状のゲート電圧Ｖｇが印加されることによってオン／オフが行われ、ＰＷＭ（Pulse Width Modulation：パルス幅変調）駆動される。なお、スイッチング素子７としてＭＯＳＦＥＴを用いる場合は、例えば、ドレインをトランス用一次巻線５Ａに接続し、ソースを接地すればよい。
【００２２】
スナバ回路８は、スイッチング素子７のドレイン・ソース間に並列に接続されており、スナバキャパシタ８１とスナバ抵抗器８２を含む。スナバキャパシタ８１とスナバ抵抗器８２は、直列接続されている。
【００２３】
トランス用二次巻線５Ｂは、トランス用一次巻線５Ａと結合されており、トランス５の出力側となる。トランス用二次巻線５Ｂは、トランス用一次巻線５Ａとの巻数比に応じた電圧を出力する。
【００２４】
ダイオード９は、トランス用二次巻線５Ｂと出力端子１１Ａとの間に接続されており、トランス用二次巻線５Ｂから出力される電力を整流する整流素子の一例である。ダイオード９としては、例えば、ファーストリカバリーダイオード、ＳｉＣショットキーダイオードを用いればよい。
【００２５】
平滑用キャパシタ１０は、出力端子１１Ａ、１１Ｂの間に接続されており、ダイオード９で整流された電力を平滑化する。
【００２６】
出力端子１１Ａ、１１Ｂは、トランス用二次巻線５Ｂから出力され、ダイオード９で整流され、平滑用キャパシタ１０で平滑化された直流電力を出力する端子である。出力端子１１Ｂは、出力端子１１Ａよりも電位が低い端子であり、出力端子１１Ａ、１１Ｂ間の電圧（直流電圧）を出力電圧Ｖｏｕｔとする。出力電圧Ｖｏｕｔは、制御部１２に入力される。出力端子１１Ｂは、例えば、接地される。
【００２７】
制御部１２は、スイッチング素子７のゲートに印加するゲート電圧Ｖｇを生成する。制御部１２は、平滑用キャパシタ４の両端子間電圧Ｖｉｎ、出力端子１１Ａ、１１Ｂ間の出力電圧Ｖｏｕｔ、電流検出部６で検出される電流ＩＱに基づき、ゲート電圧Ｖｇのデューティ比を決定する。
【００２８】
以上のような比較例の電源供給装置１において、平滑用キャパシタ４の両端子間電圧Ｖｉｎを変換して出力電圧Ｖｏｕｔとして出力するためにスイッチング素子７がＰＷＭ駆動されると、スイッチング素子７がオフにされる度に、サージ電圧が発生する。
【００２９】
サージ電圧は、トランス用一次巻線５Ａから自己誘導による磁気エネルギが放出されると、トランス用一次巻線５Ａの漏れインダクタンスと、スイッチング素子７の寄生インダクタンスとの相互作用によって発生する。
【００３０】
このとき、スナバキャパシタ８１が磁気エネルギを吸収するのに十分な容量を有していれば、トランス用一次巻線５Ａとスイッチング素子７とで生じる磁気エネルギがスナバ回路８内のスナバキャパシタ８１に電気エネルギとして蓄えられることによってサージ電圧は低減される。
【００３１】
しかしながら、スイッチング素子７のスイッチング速度は高速化する傾向にあるため、サージ電圧の増大傾向が顕在化し、サージ電圧を低減する要求は急速に高まってきている。
【００３２】
図２（Ａ）は、比較例の電源供給装置１のスイッチング素子７のドレイン電圧のシミュレーション結果を示す図であり、図２（Ｂ）は、比較例の電源供給装置１のスイッチング素子７の消費電力のシミュレーション結果を示す図である。
【００３３】
図２（Ａ）及び図２（Ｂ）は、それぞれ、スイッチング素子７のスイッチングの１周期分のドレイン電圧及びスイッチング素子７の消費電力を示す。また、図２（Ｂ）に示す消費電力は、スイッチング素子７のドレイン電圧と電流検出部６によって検出される電流ＩＱとによって求まるスイッチング素子７の消費電力である。
【００３４】
ここでは、一例として、平滑用キャパシタ４の両端子間電圧Ｖｉｎは４８（Ｖ）、出力電圧Ｖｏｕｔは１２（Ｖ）、出力電流は０．４１７（Ａ）、スイッチング周波数は１００ｋＨｚ、トランス用一次巻線５Ａとトランス用二次巻線５Ｂの巻線比は５７：１４である。
【００３５】
なお、シミュレーションは、SPICE (Simulation Program with Integrated Circuit Emphasis)モデルで比較例の電源供給装置１の回路を構築することによって行った。
【００３６】
図２（Ａ）に示すように、時刻ｔ１でスイッチング素子７のターン・オフが開始されると、ドレイン電圧が急激に上昇し、図中に破線で囲むようにパルス状のサージ電圧が発生する。図中に矢印で示すサージ電圧の値は約２３（Ｖ）であり、サージ電圧が収束した時刻ｔ２より後では、ドレイン電圧は約１００（Ｖ）になっている。
【００３７】
また、図２（Ｂ）に示すように、消費電力は、スイッチング素子７のターン・オフが開始される時刻ｔ１の前後に−１４（Ｗ）程度まで振れているが、これはシミュレーションによってノイズ成分が誇張されたものであり、負側への変動は実際にはもっと少ないものである。
【００３８】
消費電力は、負側へ振れた後に、約７（Ｗ）まで増加している。これはスイッチング素子７のターン・オフ損失である。そして、サージ電圧が収束した時刻ｔ２以後は、消費電力は略０（Ｗ）になっている。
【００３９】
また、時刻ｔ３でスイッチング素子７のターン・オンが開始されると、ドレイン電圧は低下し始め、時刻ｔ４でドレイン電圧は略０（Ｖ）になる。この時刻ｔ４前後において、スイッチング素子７の消費電力は５〜７（Ｗ）程度に上昇する。これは、スイッチング素子７のターン・オン損失である。
【００４０】
このように、スイッチング素子７をオフにする際にはターン・オフ損失が生じ、ターン・オンするときにはターン・オン損失が生じる。
【００４１】
なお、比較例の電源供給装置１のスイッチング素子７のスイッチングの１周期全体での消費電力（積分値）は、３５（Ｗ）であった。
【００４２】
以上のように、比較例の電源供給装置１では、１００（Ｖ）のドレイン電圧に対してサージ電圧は２３（Ｖ）と非常に大きいという問題あった。
【００４３】
また、比較例の電源供給装置１では、比較的大きなサージ電圧が生じている際のターン・オフ損失が比較的大きかった。ターン・オフ損失が大きいと、スイッチング素子７の破損に繋がる可能性が生じるという問題があった。
【００４４】
このため、以下で説明する実施の形態では、上述の問題点を解決した電源供給装置及び情報処理装置を提供することを目的とする。以下、実施の形態の電源供給装置及び情報処理装置について説明する。
【００４５】
＜実施の形態＞
図３は、実施の形態の電源供給装置を含む情報処理装置を示すブロック図である。
【００４６】
実施の形態では、一例として、情報処理装置がサーバ１００であるものとして説明する。
【００４７】
サーバ１００は、実施の形態の電源供給装置（ＰＳＵ：Power Supply Unit）２００、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ（Local Area Network）用のモデム１３０を含む。実施の形態では、説明の便宜上、図３にメインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０を示すが、サーバ１００は、メインボード１１０、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０以外の構成要素を含んでもよい。
【００４８】
メインボード１１０には、ＣＰＵ（Central Processing Unit：中央演算装置）１１１、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）のような主記憶装置１１２が実装される。
【００４９】
サーバ１００の内部では、電源供給装置２００は、メインボード１１０に実装されるＣＰＵ１１１と主記憶装置１１２、ハードディスクドライブ１２０、及びＬＡＮ用のモデム１３０に電力を供給する。電源供給装置２００は、交流電力を直流電力に変換するとともに降圧し、例えば、電圧が１２（Ｖ）の直流電力を出力する。
【００５０】
次に、図４を用いて、実施の形態の電源供給装置２００について説明する。
【００５１】
図４は、実施の形態の電源供給装置２００を示す回路図である。図４において、比較例１の電源供給装置１（図１参照）と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００５２】
実施の形態の電源供給装置２００の出力端子１１Ａ、１１Ｂに接続される負荷回路５０は、例えば、図３に示すＣＰＵ１１１、主記憶装置１１２、ハードディスクドライブ１２０、又はＬＡＮ用のモデム１３０である。実施の形態の電源供給装置２００は、出力端子１１Ａ、１１Ｂを通じて、負荷回路５０に電源供給を行う。
【００５３】
なお、実施の形態の電源供給装置２００は、フライバック型の電源供給装置であるものとする。
【００５４】
実施の形態の電源供給装置２００は、スナバ回路２０８が比較例の電源供給装置１と異なる。実施の形態の電源供給装置２００のスナバ回路２０８は、スナバキャパシタ８１、スナバ抵抗器８２に加えて、スナバキャパシタ２８３を含む。
【００５５】
スナバキャパシタ２８３は、スナバキャパシタ８１に並列に接続されている。すなわち、実施の形態の電源供給装置２００のスナバ回路２０８は、スナバキャパシタ８１及びスナバキャパシタ２８３の並列回路と、この並列回路に直列に接続されるスナバ抵抗器８２とを有する。スナバ回路２０８は、比較例のスナバ回路８（図１参照）のスナバキャパシタ８１及びスナバ抵抗器８２の直列回路に、スナバキャパシタ２８３をスナバキャパシタ８１に並列に付加した回路構成を有する。
【００５６】
スナバキャパシタ２８３の静電容量は、例えば、スナバキャパシタ８１の静電容量の５０％〜１００％の値に設定される。ここでは、一例としてスナバキャパシタ８１の静電容量が１０００ｐＦであり、スナバキャパシタ２８３の静電容量が９００ｐＦであるものとする。
【００５７】
また、スナバキャパシタ８１の静電容量は、スナバキャパシタ２８３を含まないスナバ回路２０８をスイッチング素子７に並列に接続した電源供給装置２００のサージ電圧の共振周波数が、スナバキャパシタ８１及び２８３を含まない電源供給装置のサージ電圧の共振周波数の半分になる値に設定されている。
【００５８】
ここで、スナバキャパシタ２８３の静電容量は、スナバキャパシタ８１の静電容量以下であることが望ましい。これは、スナバキャパシタ２８３の静電容量がスナバキャパシタ８１の静電容量よりも大きいと、上述のように静電容量を設定するスナバキャパシタ８１よりもスナバキャパシタ２８３に多くのエネルギが蓄えられてしまい、スイッチング素子７の破損に繋がる可能性があるからである。
【００５９】
また、スナバ抵抗器８２の抵抗値は、スイッチング素子７をスイッチングする際の電圧値及び電流値の過渡応答が最適になる抵抗値に設定される。
【００６０】
また、実施の形態の電源供給装置２００では、スイッチング素子７として、ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）を用いてもよい。ＧａＮ（窒化ガリウム）で作成したＨＥＭＴは、シリコン製のＭＯＳＦＥＴよりも高速動作が可能で、オン抵抗も小さいという特性を有する。ＧａＮ−ＨＥＭＴは、例えば、１０ＭＨｚオーダーの高速スイッチングが可能になる。１０ＭＨｚオーダーの高速スイッチングは、シリコン製のＭＯＳＦＥＴでは実現が困難である。
【００６１】
スイッチング周波数が高くなると、サージ電圧は上昇する傾向にあるので、サージ電圧を効果的に低減することは非常に重要である。
【００６２】
また、実施の形態の電源供給装置２００の制御部１２は、平滑用キャパシタ４の両端子間電圧Ｖｉｎ、スイッチング素子７に流れる電流の電流値ＩＱ、出力端子１１Ａ、１１Ｂ間の出力電圧Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、スイッチング素子７のゲートに印加する。制御部１２としては、例えば、電流値ＩＱ、電圧値Ｖｏｕｔ、Ｖｉｎに基づいてデューティ比を演算できるマルチプライヤ回路を用いればよい。
【００６３】
次に、図５を用いて、実施の形態の電源供給装置２００におけるサージ電圧と消費電力について説明する。
【００６４】
図５（Ａ）は、実施の形態の電源供給装置２００のスイッチング素子７のドレイン電圧のシミュレーション結果を示す図であり、図５（Ｂ）は、実施の形態の電源供給装置２００のスイッチング素子７の消費電力のシミュレーション結果を示す図である。
【００６５】
図５（Ａ）及び図５（Ｂ）は、それぞれ、スイッチング素子７のスイッチングの１周期分のドレイン電圧及びスイッチング素子７の消費電力を示す。また、図５（Ｂ）に示す消費電力は、スイッチング素子７のドレイン電圧と電流検出部６によって検出される電流ＩＱとによって求まるスイッチング素子７の消費電力である。
【００６６】
ここでは、一例として、平滑用キャパシタ４の両端子間電圧Ｖｉｎは４８（Ｖ）、出力電圧Ｖｏｕｔは１２（Ｖ）、出力電流は０．４１７（Ａ）、スイッチング周波数は１００ｋＨｚ、トランス用一次巻線５Ａとトランス用二次巻線５Ｂの巻線比は５７：１４である。
【００６７】
なお、シミュレーションは、SPICEモデルで比較例の電源供給装置１の回路を構築することによって行った。
【００６８】
また、図５に示すシミュレーション結果は、スイッチング素子７としてシリコン製のＭＯＳＦＥＴを用いることによって得た結果である。
【００６９】
図５（Ａ）に示すように、時刻ｔ１でスイッチング素子７のターン・オフが開始されると、ドレイン電圧が急激に上昇するが、図中に破線で囲むようにパルス状のサージ電圧は、比較例の電源供給装置１におけるサージ電圧（図２（Ａ）参照）よりも低減されている。
【００７０】
図５（Ａ）に矢印で示すサージ電圧の値は約８（Ｖ）であり、サージ電圧が収束した時刻ｔ２より後では、ドレイン電圧は約１００（Ｖ）になっている。
【００７１】
また、図５（Ｂ）に示すように、スイッチング素子７の消費電力は、スイッチング素子７のターン・オフが開始される時刻ｔ１の前後に−１４（Ｗ）程度まで振れているが、これはシミュレーションによってノイズ成分が誇張されたものであり、負側への変動は実際にはもっと少ないものである。
【００７２】
スイッチング素子７の消費電力は、負側へ振れた後に、約５（Ｗ）まで増加している。これはスイッチング素子７のターン・オフ損失である。そして、サージ電圧が収束した時刻ｔ２以後は、消費電力は略０（Ｗ）になっている。
【００７３】
また、時刻ｔ３でスイッチング素子７のターン・オンが開始されると、ドレイン電圧は低下し始め、時刻ｔ４でドレイン電圧は略０（Ｖ）になる。この時刻ｔ４前後において、スイッチング素子７の消費電力は５〜７（Ｗ）程度に上昇する。これは、スイッチング素子７のターン・オン損失である。
【００７４】
実施の形態の電源供給装置２００のスイッチング素子７のスイッチングの１周期全体での消費電力（積分値）は、３５．５（Ｗ）で比較例の電源供給装置１と同等であったが、ターン・オフ損失は約５（Ｗ）であり比較例の電源供給装置１よりも低い値が得られた。
【００７５】
このように、実施の形態の電源供給装置２００では、比較例の電源供給装置１と比べて、サージ電圧が約１／３に低減され、スイッチング素子７のスイッチングの１周期全体での消費電力は同等であることが分かった。また、スイッチング素子７のターン・オフ損失は比較例よりも低減されることが分かった。
【００７６】
ここで、実施の形態の電源供給装置２００においてサージ電圧が低減されたのは、スナバキャパシタ２８３を追加したことにより、スイッチング素子７をオフにした際にトランス用一次巻線５Ａとスイッチング素子７に蓄えられた磁気エネルギがスナバキャパシタ８１及び２８３によって効率よく吸収されたからと考えられる。
【００７７】
また、図５（Ｂ）と図２（Ｂ）を比べると分かるように、実施の形態の電源供給装置２００では比較例に比べてターン・オフ損失が低減されており、スイッチング素子７の破損を抑制できる。このようにターン・オフ損失が低減されたのは、サージ電圧が比較例よりも低減されたためと考えられる。
【００７８】
また、一般的に、スイッチング素子７のスイッチング周波数が高くなると、スイッチング素子７の耐圧は低下する傾向にある。このため、ターン・オフ損失が低いことは、スイッチング素子７としてＧａｎ−ＨＥＭＴのように、より高い周波数でスイッチングを行うスイッチング素子を用いる際に有利である。
【００７９】
また、実施の形態の電源供給装置２００は、比較例の電源供給装置１にスナバキャパシタを１つ追加しただけでスナバ回路２０８内の回路部品点数は従来のスナバ回路に比べて大幅に少なく、回路構成が簡易であるため、従来のスナバ回路を有する電源供給装置に比べて回路全体での消費電力を低減することができる。
【００８０】
以上のように、実施の形態の電源供給装置２００では、サージ電圧の低減と消費電力の低減を両立することができる。
【００８１】
次に、図６を用いて、実施の形態の電源供給装置２００と、比較例の電源供給装置１とにおけるサージ電圧及び消費電力のシミュレーション結果について説明する。
【００８２】
図６は、実施の形態の電源供給装置２００と、比較例の電源供給装置１とにおけるサージ電圧（最大値）及びスイッチング素子７の消費電力（スイッチングの１周期全体の積分値）のシミュレーション結果を示す特性図である。
【００８３】
なお、図６に示す実施の形態の電源供給装置２００のシミュレーション結果は、スイッチング素子７として、シリコン製のＭＯＳＦＥＴを用いて得た結果である。
【００８４】
実施の形態の電源供給装置２００については、スナバキャパシタ２８３の静電容量が１００ｐＦ、３００ｐＦ、５００ｐＦ、７００ｐＦ、９００ｐＦ、１０００ｐＦ、１２００ｐＦ、１５００ｐＦ、及び２０００ｐＦである場合の９つのシミュレーション結果を求めた。
【００８５】
図６における横軸は、スナバキャパシタ２８３の静電容量Ｃ２とスナバキャパシタ８１の静電容量Ｃ１の比（Ｃ２／Ｃ１）を百分率（％）で示し、左の縦軸はサージ電圧（Ｖ）を示し、右の縦軸は消費電力（Ｗ）を示す。
【００８６】
なお、比較例の電源供給装置１のサージ電圧及び消費電力は、横軸が０（％）の位置に示す。
【００８７】
シミュレーションの結果、比較例の電源供給装置１のサージ電圧は２３（Ｖ）であり、消費電力は３５（Ｗ）であった。
【００８８】
また、スナバキャパシタ２８３の静電容量が９００ｐＦの電源供給装置２００では、サージ電圧が８（Ｖ）であり、消費電力が３５．５（Ｗ）であった。
【００８９】
スナバキャパシタ２８３の静電容量を９００ｐＦよりも小さくすると、サージ電圧は上昇する傾向にあった。スナバキャパシタ２８３の静電容量が７００ｐＦの場合、サージ電圧は、約１０（Ｖ）、５００ｐＦの場合、サージ電圧は、約１２（Ｖ）、３００ｐＦの場合、サージ電圧は、約１４（Ｖ）、１００ｐＦの場合、サージ電圧は、約１８（Ｖ）であった。
【００９０】
一方、スナバキャパシタ２８３の静電容量を９００ｐＦよりも大きくすると、サージ電圧は若干減少する傾向にあり、８（Ｖ）以下の値が得られた。
【００９１】
また、消費電力は、スナバキャパシタ２８３の静電容量を９００ｐＦよりも小さくすると、若干減少する傾向にあった。
【００９２】
一方、スナバキャパシタ２８３の静電容量を９００ｐＦよりも大きくすると、静電容量が１０００ｐＦまでは略一定であるが、１０００ｐＦよりも静電容量が大きくなると消費電力は急激に上昇する傾向にあった。
【００９３】
以上より、実施の形態の電源供給装置２００では、スナバキャパシタ２８３の静電容量は、５００ｐＦ以上１０００ｐＦ以下であることが好ましい。スナバキャパシタ２８３の静電容量が５００ｐＦ以上１０００ｐＦ以下であれば、サージ電圧は約１２（Ｖ）以下であり、比較例の電源供給装置１よりも大幅に低減される。また、消費電力は約３５（Ｗ）であり、比較例の電源供給装置１と同等に抑えられる。
【００９４】
また、スナバキャパシタ２８３の静電容量は、９００ｐＦ以上１０００ｐＦ以下であることがさらに好ましい。スナバキャパシタ２８３の静電容量が９００ｐＦ以上１０００ｐＦ以下である場合は、サージ電圧が８（Ｖ）程度に低減されるとともに、スイッチング素子７での消費電力は約３５（Ｗ）であり、比較例の電源供給装置１と同等に抑えられる。
【００９５】
また、図５（Ｂ）に示したように、スイッチング素子７のターン・オフ損失は比較例に比べて低減され、スイッチング素子７の破損を抑制できる。
【００９６】
以上、実施の形態の電源供給装置２００によれば、スナバキャパシタ８１及びスナバキャパシタ２８３の並列回路と、この並列回路に直列に接続されるスナバ抵抗器８２とを含むスナバ回路２０８をスイッチング素子７に並列に接続することにより、サージ電圧を効果的に低減することができる。
【００９７】
例えば、スナバキャパシタ２８３の静電容量Ｃ２とスナバキャパシタ８１の静電容量Ｃ１との比（Ｃ２／Ｃ１）の５０％〜１００％に設定すれば、サージ電圧は比較例の電源供給装置１の約１／３程度に低減できる。また、静電容量の比Ｃ２／Ｃ１を９０％〜１００％の間に設定すれば、さらにサージ電圧を低減できる。
【００９８】
また、スイッチング素子７のターン・オフ損失が低減されることによってスイッチング素子７の破損を抑制できる。
【００９９】
また、実施の形態の電源供給装置２００のスナバ回路２０８は、スナバキャパシタ８１及びスナバキャパシタ２８３の並列回路と、この並列回路に直列に接続されるスナバ抵抗器８２とを含む簡易な回路構成を有する。スナバ回路２０８は、スイッチング素子７に並列に接続される。
【０１００】
このように、スナバ回路２０８は、比較例の電源供給装置１のスナバ回路８（図１参照）のスナバキャパシタ８１に、スナバキャパシタ２８３を並列接続した回路部品点数が少ない簡易な回路である。実施の形態の電源供給装置２００によれば、このような簡易なスナバ回路２０８を有することにより、回路全体での消費電力を低減することができる。
【０１０１】
また、実施の形態の電源供給装置２００は、入力端子２０１Ａ，２０１Ｂからトランス用一次巻線５Ａ及びスナバ回路２０８までを含む一次側の回路が整流素子を含まないため、この点においても、消費電力を低減することができる。
【０１０２】
また、一次側の回路が整流素子を含まず、スナバ回路２０８の回路部品点数が少ないため、電源供給装置２００の小型化を図ることができる。
【０１０３】
なお、実施の形態の電源供給装置２００は、フライバック型の電源供給装置であるものとして説明したが、実施の形態の電源供給装置２００は、フォーワード型又はプッシュプル型の電源供給装置であってもよい。
【０１０４】
また、図７に示すように、スナバ回路２０８に含まれるスナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３をモジュール化してもよい。
【０１０５】
図７は、実施の形態の変形例の電源供給装置２００のスイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３の実装状態を示す平面図である。
【０１０６】
図７に示す基板３００は、例えば、ＦＲ４（Flame Retardant Type 4）製の基材に銅箔を貼り付けたガラスエポキシ基板を用いることができる。
【０１０７】
図７に示すように、基板３００は、銅箔パターン３０１、３０２、３０３、３０４を有する。
【０１０８】
スイッチング素子７と、スナバ回路２０８（図４参照）に含まれるスナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３とは、例えば、金ボール製のバンプによって銅箔パターン３０１、３０２、３０３、３０４に固定されている。
【０１０９】
ここで、スイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３のモジュール化とは、同一基板（基板３００）に形成された配線（銅箔パターン３０１〜３０４）に、バンプ等を用いて、スイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３を実装することである。
【０１１０】
このようにモジュール化すれば、スイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３を銅箔パターン３０１〜３０４に接続するための接続部（バンプ）の長さを合わせることができる。このため、接続部（バンプ）における寄生インダクタンスを低減することができる。
【０１１１】
また、スイッチング素子７、スイッチング素子７、スナバキャパシタ８１、スナバ抵抗器８２、及びスナバキャパシタ２８３のモジュール化によって寄生インダクタンスを低減できれば、スナバキャパシタ８１及びスナバキャパシタ２８３の静電容量を小さくできる。このため、モジュール化を行うことにより、消費電力のさらなる低減と、電源供給装置２００のさらなる小型化を実現することができる。
【０１１２】
以上、本発明の例示的な実施の形態の電源供給装置及び情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１１３】
１  電源供給装置
２Ａ、２Ｂ  入力端子
３  整流回路
３１、３２、３３、３４  ダイオード
４  平滑用キャパシタ
５  トランス
５Ａ  トランス用一次巻線
５Ｂ  トランス用二次巻線
６  電流検出部
７  スイッチング素子
８  スナバ回路
８１  スナバキャパシタ
８２  スナバ抵抗器
９  ダイオード
１０  平滑用キャパシタ
１１Ａ、１１Ｂ  出力端子
１２  制御部
４０  交流電源
５０  負荷回路
１００  サーバ
１１０  メインボード
１１１  ＣＰＵ
１１２  主記憶装置
１２０  ハードディスクドライブ
１３０  ＬＡＮ用のモデム
２００  電源供給装置
２０８  スナバ回路
２８３  スナバキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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