(57)【要約】      （修正有）【課題】動作特性に対する信頼性を向上させることができる半導体装置を提供する。【解決手段】シリコンを含む基板７と、前記基板７上に設けられた積層体６と、を有する半導体装置１であって、前記積層体６は、少なくとも前記積層体６の側壁の前記基板側にフッ素を含む抑制領域１３を有している。前記抑制領域１３は、基板７上に設けられた絶縁膜２の前記側壁側に設けられ、フッ素濃度は、チャネル領域１１のフッ素濃度よりも高い。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンを含む基板と、前記基板上に設けられた積層体と、を有する半導体装置であって、
前記積層体は、少なくとも前記積層体の側壁の前記基板側にフッ素を含む抑制領域を有することを特徴とする半導体装置。
【請求項２】
前記積層体は、前記基板上に設けられた絶縁膜を有し、
前記抑制領域は、少なくとも前記絶縁膜の前記側壁側に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記積層体は、前記基板に設けられたチャネル領域の上側に設けられ、
前記抑制領域のフッ素濃度は、前記チャネル領域のフッ素濃度よりも高いこと、を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記積層体は、前記絶縁膜の前記基板側とは反対側に設けられたシリコンを含む導電性の膜をさらに有し、
前記抑制領域は、前記絶縁膜に導入されたフッ素と、熱処理により、前記導電性の膜および前記チャネル領域の少なくともいずれかから前記絶縁膜に移動したフッ素と、を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記抑制領域のフッ素濃度は、１０１９ａｔｏｍｓ／ｃｍ−３以上、１０２１ａｔｏｍｓ／ｃｍ−３以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の製造において、チャネル領域に発生したダングリングボンドにフッ素を導入する技術が提案されている。  
ここで、不揮発性半導体記憶装置などの半導体装置の製造においては、ＲＩＥ（Reactive Ion Etching）法を用いたエッチング処理が行われている。  
このＲＩＥ法を用いたエッチング処理においては、加速したイオンを基板上に積層された積層膜に衝突させることで積層膜から所望の形状を有する積層体を形成するようにしている。そのため、形成された積層体の側壁の基板側にダメージ層やエッチング残渣が発生しやすくなる。この様な部分に発生したダメージ層やエッチング残渣は、酸化などされることによりダングリングボンドなどの欠陥を有する絶縁体となるので、この絶縁体が電子をトラップするトラップサイトとなる場合がある。  
そして、このようなトラップサイトが形成されると、半導体装置の動作時にトラップサイトに電子がトラップされることにより、動作特性に対する信頼性が低下するおそれがある。例えば、不揮発性半導体記憶装置などの場合には、トンネル絶縁膜付近の電子の振る舞いに影響が及び、書き込み電圧の上昇などが生じることで、動作特性に対する信頼性が低下するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が解決しようとする課題は、動作特性に対する信頼性を向上させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、シリコンを含む基板と、前記基板上に設けられた積層体と、を有する半導体装置であって、前記積層体は、少なくとも前記積層体の側壁の前記基板側にフッ素を含む抑制領域を有している。
【図面の簡単な説明】
【０００６】
【図１】本実施の形態に係る半導体装置を例示するための模式部分断面図である。
【図２】電子がトラップされる様子を例示するための模式図である。
【図３】積層体におけるフッ素の導入量分布を例示するための模式グラフ図である。
【図４】熱処理後の積層体におけるフッ素の分布を例示するための模式グラフ図である。（ａ）は酸素雰囲気中において熱処理を行った場合、（ｂ）はアルゴンガス雰囲気中において熱処理を行った場合である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
なお、以下においては、一例として、本実施の形態に係る半導体装置がフラッシュメモリである場合について例示をする。
【０００８】
図１は、本実施の形態に係る半導体装置を例示するための模式部分断面図である。  
なお、図１においては、主にメモリセルの部分を表すものとし、フラッシュメモリに設けられる既知のワード線、ビット線、保護膜、層間絶縁膜、コンタクト、周辺回路部などは省略している。  
図１に示すように、半導体装置１におけるメモリセルの部分には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がこの順で積層された積層体６が設けられている。  
また、積層体６の少なくとも積層体６の側壁の基板７側には、電子がトラップされることを抑制するためにフッ素を含む抑制領域１３が形成されている。
【０００９】
シリコンを含む基板７の上層部には、ｎ形シリコン領域（ｎ−Ｗｅｌｌ）８が形成されている。  
そして、積層体６は、ｎ形シリコン領域（ｎ−Ｗｅｌｌ）８に囲まれたｐ形シリコン領域（ｐ−Ｗｅｌｌ）９上に設けられている。半導体装置１をこのような構成とすれば、基板７から独立してｐ形シリコン領域９に電圧を印加することができるようになるので、データ消去時の消費電力を抑えることができるようになる。
【００１０】
積層体６の両側には、ｎ形拡散層を用いたソース・ドレイン領域１０が設けられている。ソース・ドレイン領域１０は、隣接する積層体６により共有されている。また、積層体６の下方であってソース・ドレイン領域１０同士の間がチャネル領域１１となる。  
また、ソース・ドレイン領域１０の下方には、チャネル領域１１よりも不純物濃度の高いｐ形シリコン領域１２が設けられている。ｐ形シリコン領域１２を設けるようにすれば、いわゆるハローイオン注入またはポケットイオン注入を行うことができるので閾電圧Ｖｔｈの低下や閾電圧Ｖｔｈのばらつきの抑制を図ることができる。
【００１１】
積層体６に設けられたトンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などから形成されるものとすることができる。なお、トンネル絶縁膜２を形成するためのシリコン酸化膜やシリコン酸窒化膜などは、熱酸化法などを用いて基板７の上層部に形成するようにすることができる。
【００１２】
浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などから形成されるものとすることができる。なお、浮遊ゲート３を形成するためのポリシリコン膜などは、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされるようにすることができる。
【００１３】
ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度の絶縁膜から形成されるものとすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜、シリコン酸窒化膜などから形成されるものとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）や、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯなどを用いた積層膜から形成されるものとすることもできる。ゲート間絶縁膜４を形成するための絶縁膜は、例えば、ＣＶＤ法などを用いて形成するようにすることができる。
【００１４】
制御ゲート５は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などから形成されるものとすることができる。なお、制御ゲート５を形成するためのポリシリコン膜などは、例えば、ＣＶＤ法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ−３〜１０２１ａｔｏｍｓ／ｃｍ−３程度の濃度となるようにドープされるようにすることができる。  
あるいは、形成されたポリシリコン膜上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
【００１５】
ここで、積層体６は、ＰＥＰ（Photo Engraving Process）およびＲＩＥ法を用いて形成される。  
例えば、まず、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５を形成するための膜をこの順でそれぞれ積層する。そして、制御ゲート５を形成するための膜の上に形成されたレジストパターンをマスクとして、ＲＩＥ法を用いて所望の形状を有する積層体６を形成するようにすることができる。
【００１６】
本発明者の得た知見によれば、ＲＩＥ法を用いて積層体６を形成するようにすれば、イオンの衝突により積層体６の側壁の基板７側にはダメージ層やエッチング残渣が発生しやすくなる。この様な部分に発生したダメージ層やエッチング残渣は、酸化などされることによりダングリングボンドなどの欠陥を有する絶縁体となるので、この絶縁体が電子をトラップするトラップサイトとなる場合がある。
【００１７】
図２は、電子がトラップされる様子を例示するための模式図である。  
なお、電子がトラップされるほど電界強度が高くなるので、電子がトラップされる様子を電界強度で表すようにしている。また、電界強度分布をモノトーン色の濃淡で表し、電界強度が高い程濃く、低いほど淡くなるように表示した。  
図２に示すように、積層体６の側壁の基板７側の領域Ａにおける電界強度が最も高くなる。このことは、この部分に形成されたトラップサイトにより多くの電子がトラップされていることを意味している。
【００１８】
この場合、半導体装置の動作時にトラップサイトに電子がトラップされることになるので、例えば、前述した構成を有するメモリセルを備えたフラッシュメモリなどの場合には、トンネル絶縁膜２付近の電子の振る舞いに影響が及び、書き込み電圧の上昇などが生じるおそれがある。そのため、フラッシュメモリの動作特性に対する信頼性が低下するおそれがある。
【００１９】
そこで、本実施の形態においては、電子がトラップされることを抑制するために、フッ素を含む抑制領域１３を設けるようにしている。  
前述したように、積層体６の側壁の基板７側においては、ダングリングボンドなどの欠陥を有するトラップサイトが発生しやすくなる。そのため、この部分にフッ素を導入することで、ダングリングボンドとなっている部分にフッ素を結合させて、電子がトラップされ難くなるようにしている。  
なお、抑制領域１３は、積層体６にフッ素を導入し、導入されたフッ素を抑制領域１３に集めるための熱処理を行うことで形成するようにすることができる。なお、この熱処理に関する詳細は後述する。
【００２０】
この場合、抑制領域１３は、少なくともトンネル絶縁膜２の側壁側に形成されるようにすることができる。  
また、例えば、積層体６同士の間における基板７の表面や、積層体６の側壁全域などにフッ素が導入されることで、これらの領域を含む抑制領域１３が形成されてもよい。
【００２１】
また、例えば、積層体６の側壁の基板７側や、積層体６同士の間などにエッチング残渣が形成されている場合には、エッチング残渣にフッ素が導入されることで、これを含む抑制領域１３が形成されてもよい。  
すなわち、抑制領域１３は、少なくとも積層体６の側壁の基板７側に形成されていればよい。
【００２２】
ただし、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１は、電気が流れる部分であるため余り多くのフッ素が導入されると、これらにおける抵抗変動が大きくなり動作特性に対する信頼性が低下するおそれがある。  
そのため、導入されたフッ素がトラップサイトが発生しやすい部分に集まるようにすることが好ましい。
【００２３】
本発明者の得た知見によれば、フッ素の導入後に所定の熱処理を行うことで、導入されたフッ素をトラップサイトが発生しやすい部分に集めるようにすることができる。  
図３は、積層体におけるフッ素の導入量分布を例示するための模式グラフ図である。  
なお、積層体は、ポリシリコン膜、シリコン酸化膜、ポリシリコン膜、シリコン酸化膜、シリコン膜、が積層体の表面側からこの順で積層されたものである。この場合、積層体の表面側のポリシリコン膜から裏面側のシリコン酸化膜までが前述した積層体６の構成に相当し、裏面側のシリコン膜がチャネル領域１１に相当する。  
また、横軸は積層体の厚み方向寸法を表し、「０」が積層体の表面、「０〜Ｔ１」がポリシリコン膜、「Ｔ１〜Ｔ２」がシリコン酸化膜、「Ｔ２〜Ｔ３」がポリシリコン膜、「Ｔ３〜Ｔ４」がシリコン酸化膜、「Ｔ４」以降がシリコン膜となっている。  
また、フッ素はイオン注入法を用いて、積層体の表面側から導入するようにした。
【００２４】
図３に示すように、積層体の表面側からフッ素を導入する様にしても注入エネルギーに応じて積層体の裏面側にまでフッ素を導入することができる。このことは、積層体６のみならず、チャネル領域１１にまでフッ素を導入することができることを意味する。
【００２５】
図４は、熱処理後の積層体におけるフッ素の分布を例示するための模式グラフ図である。
なお、図４（ａ）は酸素雰囲気中において熱処理を行った場合、図４（ｂ）はアルゴンガス雰囲気中において熱処理を行った場合である。
【００２６】
図４（ａ）、（ｂ）から分かるように、所定の熱処理を行うようにすれば、ポリシリコン膜やシリコン膜におけるフッ素の量を減少させることができる。  
このことは、所定の熱処理を行うようにすれば、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１に導入されたフッ素の量を減少させることができることを意味する。  
そのため、電気が流れるこれらの部分にフッ素が導入されることで生じ得る抵抗変動を抑制することができるので、動作特性に対する信頼性の低下を抑制することができる。
【００２７】
また、図４（ａ）、（ｂ）から分かるように、所定の熱処理を行うようにすれば、シリコン酸化膜におけるフッ素の量を増加させることができる。  
このことは、所定の熱処理を行うようにすれば、トンネル絶縁膜２、ゲート間絶縁膜４に導入されたフッ素を集めることができることを意味する。  
また、積層体６の基板７側に位置しトラップサイトが発生しやすいトンネル絶縁膜２におけるフッ素の量を熱処理の前と比べて格段に多くすることができる。  
なお、熱処理を行う雰囲気の違いがフッ素の分布に与える影響は少ないことも分かる。  すなわち、まず、熱処理を行うことで導入されたフッ素を拡散させて、積層体６に存在するダングリングボンドなどにフッ素を結合させるようにすることができる。  
そしてさらに、導入されたフッ素を拡散させた後にも熱処理を続けることで、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１などにおいて拡散されたフッ素をトンネル絶縁膜２、ゲート間絶縁膜４に集めることが可能となる。  
このような熱処理を行うようにすれば、フッ素の導入が望ましくない部分（例えば、チャネル領域１１など）から、フッ素の導入が望ましい部分（例えば、トンネル絶縁膜２など）に導入されたフッ素を移動させることができる。  
そのため、半導体装置１の動作特性に対する信頼性を大幅に向上させることができる。
【００２８】
次に、抑制領域１３についてさらに例示をする。  
抑制領域１３は、絶縁膜（例えば、トンネル絶縁膜２など）に導入されたフッ素と、熱処理により、導電性の膜（例えば、浮遊ゲート３など）およびチャネル領域１１の少なくともいずれかからこの絶縁膜に移動したフッ素と、を含んでいる。  
また、抑制領域１３のフッ素濃度は、チャネル領域１１のフッ素濃度よりも高くされている。  
本発明者の得た知見によれば、抑制領域１３におけるフッ素濃度を１０１９ａｔｏｍｓ／ｃｍ−３以上、１０２１ａｔｏｍｓ／ｃｍ−３以下とすれば、書き込み電圧の上昇などを抑制することができるので、動作特性に対する信頼性を向上させることができる。
【００２９】
また、以下のようにすれば、この様なフッ素濃度を有する抑制領域１３を形成することができるとともに、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１などに導入されたフッ素の量を減少させることができる。また、積層体６の基板７側に位置し、トラップサイトが発生しやすいトンネル絶縁膜２におけるフッ素の量を増加させることができる。
【００３０】
まず、フッ素の導入方法に関して例示をする。  
例えば、ＲＩＥ法を用いて積層体６を形成した後に、フッ素を含むガスを積層体６が形成された基板７に供給することで、フッ素を導入するようにすることができる。  
また、フッ素を含むガスを用いたプラズマ処理を施すことでフッ素を導入するようにすることができる。
【００３１】
また、ＲＩＥ法を用いて積層体を形成した後に、積層体の側壁に５Å〜１００Å程度の絶縁膜を形成し、フッ素を含むガスを供給するなどして積層体の側壁に形成された絶縁膜にフッ素を導入するようにすることができる。  
この場合、積層体と側壁に形成された絶縁膜とは一体化されるため、この絶縁膜が形成されたが積層体が前述した積層体６に相当することになる。  
また、この様な絶縁膜を形成するようにすれば、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１などにフッ素が導入されることを抑制することができる。
【００３２】
また、ＲＩＥ法を用いて積層体６を形成した後に、イオン注入法を用いて、フッ素の導入を行うようにすることができる。  
ソースガスとしては、例えば、ＢＦ３などを例示することができる。この場合、注入されるイオンとしてはＦ＋、ＢＦ＋、ＢＦ２＋となる。また、フッ素イオンのドーズ量は、１０１１ａｔｏｍｓ／ｃｍ−２以上、５×１０１３ａｔｏｍｓ／ｃｍ−２以下とすることができる。  
なお、積層体６を形成した後に、積層体６の両側にｎ形不純物を注入してソース・ドレイン領域１０を形成するが、この際、ソースガスとしてＢＦ３などを用いるものとすれば、ソース・ドレイン領域１０の形成とともに、フッ素の導入を行うようにすることができる。
【００３３】
また、ＲＩＥ法を用いて積層体６を形成する際に、フッ素の導入を行うようにすることができる。  
例えば、ＲＩＥ法を用いて積層体６を形成するための最終工程において、ＣＨＸＦＹ系のガスと酸素ガスとを用いることで、積層体６の形成とともに、フッ素の導入を行うようにすることができる。  
なお、これらの各方法における処理条件などは、半導体装置の構成や膜の材質などに応じて適宜変更することができる。そのため、これらの各方法における処理条件などは、予め実験やシミュレーションを行うことで求めるようにすることができる。
【００３４】
次に、熱処理について例示をする。  
この熱処理は、導入されたフッ素を拡散させることのみならず、トラップサイトが発生しやすい部分（例えば、トンネル絶縁膜２）におけるフッ素の量を増加させるために行われる。また、フッ素が導入されない方が望ましい部分（例えば、浮遊ゲート３、制御ゲート５、ソース・ドレイン領域１０、チャネル領域１１など）におけるフッ素の量を減少させるために行われる。
【００３５】
ここで、熱処理における温度は、例えば、７５０℃以上、１０００℃以下とすることができる。  
この熱処理は、例えば、急速加熱法（ＲＴＡ；Rapid Thermal Annealing)を用いて行うようにすることができる。この場合、他のドーパント元素のプロファイルを設計通りにするために熱処理時間が１０秒以上、３０秒以下となるような短時間の処理とされる。  
そして、例えば、処理時間などを制御することで積層体６におけるフッ素の分布状態が適正となるようにすることができる。すなわち、フッ素の導入が望ましくない部分（例えば、チャネル領域１１など）から、フッ素の導入が望ましい部分（例えば、トンネル絶縁膜２など）に導入されたフッ素を移動させるようにすることができる。  
なお、熱処理における処理条件（例えば、処理温度、処理時間など）は、半導体装置の構成、膜の材質、膜の厚み、要求されるフッ素の分布状態などに応じて適宜変更することができる。そのため、熱処理における処理条件などは、予め実験やシミュレーションを行うことで求めるようにすることができる。
【００３６】
以上に例示をした実施形態によれば、動作特性に対する信頼性を向上させることができる半導体装置を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
例えば、半導体装置１が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。  
また、半導体装置１がフラッシュメモリである場合を例示したが、これに限定されるわけではない。例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ(Resistance Random Access Memory)などの他の不揮発性記憶装置（不揮発性メモリ）であってもよいし、ＤＲＡＭ（Dynamic Random Access Memory）などの揮発性記憶装置（揮発性メモリ）であってもよい。また、記憶装置（メモリ）のみならず、ロジックＩＣ（Logic Integrated Circuit）などであってもよい。  
すなわち、ＲＩＥ法を用いて積層体を形成する半導体装置に広く適用させることができる。
【符号の説明】
【００３７】
１  半導体装置、２  トンネル絶縁膜、３  浮遊ゲート、４  ゲート間絶縁膜、５  制御ゲート、６  積層体、７  基板、８  ｎ形シリコン領域、９  ｐ形シリコン領域、１０  ソース・ドレイン領域、１１  チャネル領域、１２  ｐ形シリコン領域、１３  抑制領域
【図１】
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【図３】
2012174907.tif 000004
【図４】
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【図２】
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