(57)【要約】【課題】画素内のソースフォロワトランジスタの閾値電圧のバラツキに起因する表示画像の均一性（ユニフォミティ）の悪化を最小限に抑制する。【解決手段】補正階調算出部は、基準ランプ電圧の最大値をＲmax、最小値をＲmin、入力映像データをＮビットとし、また、各画素毎に全画素の正極側電圧の平均値Ｖapに対する差分Ｘnと全画素の負極側電圧の平均値Ｖamに対する差分Ｙnの中間電位をＶcorとすると、各画素の補正階調Ｄcorを次式で算出する（ただし、αは係数）。    Ｄcor＝Ｖcor／｛（Ｒmax−Ｒmin）／２N｝            −α×|{(Ｖap−Ｖam）／２｝−Ｖcor｜        これにより、画素Ｂ、Ｃ、Ｄの駆動電圧は、上式の右辺第二項で示された補正電圧である（ｂ３＋ｂ４）分、（ｃ３＋ｃ４）分、（ｄ３＋ｄ４）分ずつ小さくされる。【選択図】図１２
2012027169.tif 000002
【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素と、
前記複数組のデータ線に対してそれぞれ設けられており、各水平走査期間の始めにオンとされた後、オフに制御されるまで一組の前記２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、前記複数組のデータ線に対して組単位で行う複数のアナログスイッチと、
複数本の前記ゲート線を水平走査期間毎に選択する垂直方向駆動を行う垂直方向駆動手段と、
黒レベルから白レベルまで連続的に１水平走査期間で変化し、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、
Ｎビット（Ｎは２以上の自然数）の映像データからなるデジタル映像信号を１ライン単位でラッチするラッチ手段と、
前記ラッチ手段によりラッチされている前記デジタル映像信号の１ラインの各画素の値と、１水平走査期間内で一巡するカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、前記複数のアナログスイッチのうち対応して設けられたアナログスイッチをオフとし、そのオフとされた前記アナログスイッチに接続された一組の前記データ線に、前記正極性用ランプ信号と前記負極性用ランプ信号の前記アナログスイッチのオフ直前の電位を出力し、そのデータ線に接続された前記画素の保持容量に前記電位をサンプリングして保持させる比較手段と、
前記複数の画素のそれぞれについて、前記正極性用ランプ信号をサンプリング保持した後、第１のソースフォロワトランジスタを通して前記液晶素子の画素駆動電極に印加する駆動電圧の全画素の平均値Ｖapに対する差分をＸn、前記負極性用ランプ信号をサンプリング保持した後、第２のソースフォロワトランジスタを通して前記液晶素子の画素駆動電極に印加する駆動電圧の全画素の平均値Ｖamに対する差分をＹn、係数をα、前記正極性用ランプ信号及び負極性用ランプ信号の最大値をＲmax、最小値をＲminとしたとき、次式
Ｄcor＝｛（Ｙn−Ｘn）/２｝/｛（Ｒmax−Ｒmin）/２N｝
−α×|{(Ｖap−Ｖam）／２｝−{（Ｙn−Ｘn）／２}|
により画素単位で算出した補正階調Ｄcorのデータを、前記Ｎビットのデジタル映像信号に画素単位で加算して前記ラッチ手段にラッチさせる補正階調加算手段と
を有することを特徴とする液晶表示装置。
【請求項２】
前記複数の画素のそれぞれは、
対向する前記画素駆動電極と共通電極との間に液晶層が挟持された前記液晶素子と、
一組の前記２本のデータ線のうち、前記正極性用ランプ信号が供給される一方のデータ線に保持されている電位が前記正極性映像信号として供給され、その正極性用ランプ信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち、前記負極性用ランプ信号が供給される他方のデータ線に保持されている電位が前記負極性映像信号として供給され、その負極性用ランプ信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、
前記第１のサンプリング及び保持手段と前記画素駆動電極との間に接続された前記第１のソースフォロワトランジスタと、
前記第２のサンプリング及び保持手段と前記画素駆動電極との間に接続された前記第２のソースフォロワトランジスタと、
同じ組の前記２本のデータ線のうちの一方のデータ線と前記画素駆動電極との間に接続され、画素書き込みモード時にはオフとされ、画素読み出しモード時にはオンとされる画素検査用スイッチング手段と、
前記画素読み出しモード時には、前記第１のソースフォロワトランジスタを通して前記画素駆動電極に印加される前記第１のサンプリング及び保持手段に保持された前記正極性用ランプ信号の電圧、及び前記第２のソースフォロワトランジスタを通して前記画素駆動電極に印加される前記第２のサンプリング及び保持手段に保持された前記負極性用ランプ信号の電圧の一方を前記検査用スイッチング手段を介して前記一方のデータ線に読み出した後、他方のランプ信号の電圧を前記検査用スイッチング手段を介して前記一方のデータ線に読み出すスイッチング手段と
を備えることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
同一階調のＮビット（Ｎは２以上の自然数）からなるデジタル映像信号を１ライン単位でラッチするラッチステップと、
前記ラッチステップでラッチされている前記デジタル映像信号の１ラインの各画素の値と、１水平走査期間で一巡するカウンタ値とを画素単位で比較する比較ステップと、
２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素のうち、前記比較ステップで一致の比較結果が得られた画素に接続されている一組のデータ線の一方に、黒レベル及び白レベルの一方から他方まで連続的に１水平走査期間内で変化する正極性用ランプ信号の前記一致の比較結果出力直前の時点の電位を出力してその画素の保持容量にサンプリング保持させると共に、前記第２のステップで一致の比較結果が得られた画素に接続されている一組のデータ線の他方に、前記正極性用ランプ信号とはレベル変化方向が逆方向に設定されて連続的に１水平走査期間内でレベルが変化する負極性用ランプ信号の前記一致の比較結果出力直前の時点の電位を出力してその画素の保持容量にサンプリング保持させる保持ステップと、
前記保持ステップにより各画素の保持容量に保持された前記正極性用ランプ信号及び負極性ランプ信号のうち、前記正極性用ランプ信号の保持電圧を前記画素内の第１のソースフォロワトランジスタを通して同じ画素内の前記液晶素子の画素駆動電極に印加したときの第１の駆動電圧と、前記負極性用ランプ信号の保持電圧を前記画素内の第２のソースフォロワトランジスタを通して同じ画素内の前記液晶素子の画素駆動電極に印加したときの第２の駆動電圧のそれぞれを全画素について測定する測定ステップと、
前記測定ステップで測定された全画素の前記第１及び第２の駆動電圧に基づき、全画素の前記第１の駆動電圧の平均値Ｖapと全画素の前記第２の駆動電圧の平均値Ｖamとの中間電位｛（Ｖap−Ｖam）／２｝を算出する中間電位算出ステップと、
前記複数の画素のそれぞれについて、前記第１の駆動電圧の平均値Ｖapに対する各画素の前記第１の駆動電圧の差分Ｘnと、前記第２の駆動電圧の平均値Ｖamに対する各画素の前記第２の駆動電圧の差分Ｙnとを算出する差分算出ステップと、
前記中間電位算出ステップで算出された前記中間電位｛（Ｖap−Ｖam）／２｝と、前記差分算出ステップで算出された各画素毎の前記差分Ｘn及びＹnとに基づいて、係数をα、前記正極性用ランプ信号及び負極性用ランプ信号の最大値をＲmax、最小値をＲminとしたとき、次式
Ｄcor＝｛（Ｙn−Ｘn）/２｝/｛（Ｒmax−Ｒmin）/２N｝
−α×|{(Ｖap−Ｖam）／２｝−{（Ｙn−Ｘn）／２}|
により画素単位で補正階調Ｄcorを算出する補正階調算出ステップと、
前記補正階調Ｄcorのデータを、前記Ｎビットのデジタル映像信号に画素単位で加算して表示されるべきデジタル映像信号として出力する加算出力ステップと
を含むことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその駆動方法に係り、特にアナログ駆動方式とデジタル駆動方式の長所を併せ持つ駆動方式によるアクティブマトリクス型の液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、及びシリコン基板上に液晶駆動回路が形成された液晶駆動素子などが重なった構造を有しており、家庭用、事務用、及び産業用の情報表示端末における液晶プロジェクタやプロジェクションテレビなどに広く用いられている。
【０００３】
従来の液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部にそれぞれ画素がマトリクス状に配置されている。各画素は、図１３に示すように、画素選択トランジスタＱ、信号保持容量Ｃs、及び液晶素子ＬＣを備えている。画素選択トランジスタＱは、ゲートがゲート線（行走査線）Ｇに接続され、ドレインがデータ線（列信号線）Ｄに接続されている。また、図１３に示すように、液晶素子ＬＣは、対向する反射電極（画素駆動電極）ＰＥと対向電極（共通電極）ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構成とされている。
【０００４】
液晶素子ＬＣは、共通電極ＣＥに固定電圧Ｖcomが印加され、反射電極（画素駆動電極）ＰＥに映像信号に応じた様々な電圧が供給されることで、液晶表示体ＬＣＭの光変調率を制御し、映像として表示する。普通、液晶素子ＬＣは交流駆動した方が信頼性の長期安定化が図れることから、共通電極ＣＥの固定電圧Ｖcomに対して、反射電極（画素駆動電極）ＰＥには映像信号に応じて光の変調率が同じになるような正側と負側の電圧を交互に与えて交流駆動を行っている。
【０００５】
場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、共通電極のコモン電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。
【０００６】
従来の液晶表示装置においては、通常、各画素への映像信号の書き込みは１フレームに１回行われ、１フレーム毎に交互に、共通電極ＣＥに対して正側と負側の映像信号を信号保持容量Ｃsに書き込んだ後、その保持電圧を反射電極（画素駆動電極）ＰＥに印加して液晶素子ＬＣを交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。
【０００７】
一方、液晶素子ＬＣに対しては、より高い周波数で交流駆動することで、反射電極（画素駆動電極）ＰＥと共通電極ＣＥとの間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。
【０００８】
これまで、画素選択トランジスタの寄生容量に起因するフィードスルーへの対策（例えば、特許文献１参照）や保持容量のリーク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。
【０００９】
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素駆動電極と共通電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１０８９７号公報
【特許文献２】特開２００２−２５０９３８号公報
【特許文献３】特開２００４−３５４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から共通電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレームレートあるいはその２倍ぐらいの周波数でしか行われていない。
【００１２】
また、特許文献３記載の液晶表示装置では、補償電圧はフレーム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧Ｖcomに対して正側と負側の２種類の電圧が必要である。
【００１３】
なお、液晶表示素子の駆動方法としては、主に振幅変調を用いたアナログ駆動方式及びパルス幅変調を用いたデジタル駆動方式の２つがある。アナログ駆動方式は連続した階調表現に優れている長所を持つが、高精度な電気的調整が必要な点や、液晶素子の高周波駆動が難しいために液晶素子の長期信頼性の点では課題を持つ。一方、デジタル駆動方式は、アナログ方式と比較して電気的な調整が簡単である、高周波駆動を行うために液晶素子の長期信頼性を向上させる事が可能、といった長所を持つが、連続した階調表現では劣る。
【００１４】
そこで、振幅変調による連続的な階調表現と液晶素子の高周波駆動による長期信頼性との両立を可能とする、上記のアナログ駆動方式とデジタル駆動方式の長所を併せ持つ第三の駆動方式が望まれている。また、この第三の駆動方式では、トランジスタの閾値電圧のバラツキに起因する表示画像の均一性（ユニフォミティ）の悪化を補正することが必要とされる。
【００１５】
本発明は以上の点に鑑みなされたもので、画素内のソースフォロワトランジスタの閾値電圧のバラツキに起因する表示画像の均一性（ユニフォミティ）の悪化を最小限に抑制する液晶表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、第１の発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素と、複数組のデータ線に対してそれぞれ設けられており、各水平走査期間の始めにオンとされた後、オフに制御されるまで一組の２本のデータ線の一方に正極性映像信号を供給し、かつ、他方のデータ線に負極性映像信号を供給することを、複数組のデータ線に対して組単位で行う複数のアナログスイッチと、複数本のゲート線を水平走査期間毎に選択する垂直方向駆動を行う垂直方向駆動手段と、黒レベルから白レベルまで連続的に１水平走査期間で変化し、かつ、互いにレベル変化方向が逆に設定された正極性用ランプ信号と負極性用ランプ信号とを発生するランプ信号発生手段と、Ｎビット（Ｎは２以上の自然数）の映像データからなるデジタル映像信号を１ライン単位でラッチするラッチ手段と、ラッチ手段によりラッチされているデジタル映像信号の１ラインの各画素の値と、１水平走査期間内で一巡するカウンタ値とを画素単位で比較し、一致した時一致パルスを出力して、複数のアナログスイッチのうち対応して設けられたアナログスイッチをオフとし、そのオフとされたアナログスイッチに接続された一組のデータ線に、正極性用ランプ信号と負極性用ランプ信号のアナログスイッチのオフ直前の電位を出力し、そのデータ線に接続された画素の保持容量に電位をサンプリングして保持させる比較手段と、複数の画素のそれぞれについて、正極性用ランプ信号をサンプリング保持した後、第１のソースフォロワトランジスタを通して液晶素子の画素駆動電極に印加する駆動電圧の全画素の平均値Ｖapに対する差分をＸn、負極性用ランプ信号をサンプリング保持した後、第２のソースフォロワトランジスタを通して液晶素子の画素駆動電極に印加する駆動電圧の全画素の平均値Ｖamに対する差分をＹn、係数をα、正極性用ランプ信号及び負極性用ランプ信号の最大値をＲmax、最小値をＲminとしたとき、次式
Ｄcor＝｛（Ｙn−Ｘn）/２｝/｛（Ｒmax−Ｒmin）/２N｝
−α×|{(Ｖap−Ｖam）／２｝−{（Ｙn−Ｘn）／２}|
により画素単位で算出した補正階調Ｄcorのデータを、Ｎビットのデジタル映像信号に画素単位で加算してラッチ手段にラッチさせる補正階調加算手段とを有することを特徴とする。
【００１７】
また、上記の目的を達成するため、第２の発明の液晶表示装置は、第１の発明の複数の画素のそれぞれが、
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、一組の２本のデータ線のうち、正極性用ランプ信号が供給される一方のデータ線に保持されている電位が正極性映像信号として供給され、その正極性用ランプ信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち、負極性用ランプ信号が供給される他方のデータ線に保持されている電位が負極性映像信号として供給され、その負極性用ランプ信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段と画素駆動電極との間に接続された第１のソースフォロワトランジスタと、第２のサンプリング及び保持手段と画素駆動電極との間に接続された第２のソースフォロワトランジスタと、同じ組の２本のデータ線のうちの一方のデータ線と画素駆動電極との間に接続され、画素書き込みモード時にはオフとされ、画素読み出しモード時にはオンとされる画素検査用スイッチング手段と、画素読み出しモード時には、第１のソースフォロワトランジスタを通して画素駆動電極に印加される第１のサンプリング及び保持手段に保持された正極性用ランプ信号の電圧、及び第２のソースフォロワトランジスタを通して画素駆動電極に印加される第２のサンプリング及び保持手段に保持された負極性用ランプ信号の電圧の一方を検査用スイッチング手段を介して一方のデータ線に読み出した後、他方のランプ信号の電圧を検査用スイッチング手段を介して一方のデータ線に読み出すスイッチング手段とを備えることを特徴とする。
【００１８】
また、上記の目的を達成するため、第３の発明の液晶表示装置の駆動方法は、同一階調のＮビット（Ｎは２以上の自然数）からなるデジタル映像信号を１ライン単位でラッチするラッチステップと、ラッチステップでラッチされているデジタル映像信号の１ラインの各画素の値と、１水平走査期間で一巡するカウンタ値とを画素単位で比較する比較ステップと、２本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に設けられた、それぞれ液晶素子を備える複数の画素のうち、比較ステップで一致の比較結果が得られた画素に接続されている一組のデータ線の一方に、黒レベル及び白レベルの一方から他方まで連続的に１水平走査期間内で変化する正極性用ランプ信号の一致の比較結果出力直前の時点の電位を出力してその画素の保持容量にサンプリング保持させると共に、第２のステップで一致の比較結果が得られた画素に接続されている一組のデータ線の他方に、正極性用ランプ信号とはレベル変化方向が逆方向に設定されて連続的に１水平走査期間内でレベルが変化する負極性用ランプ信号の一致の比較結果出力直前の時点の電位を出力してその画素の保持容量にサンプリング保持させる保持ステップと、保持ステップにより各画素の保持容量に保持された正極性用ランプ信号及び負極性ランプ信号のうち、正極性用ランプ信号の保持電圧を画素内の第１のソースフォロワトランジスタを通して同じ画素内の液晶素子の画素駆動電極に印加したときの第１の駆動電圧と、負極性用ランプ信号の保持電圧を画素内の第２のソースフォロワトランジスタを通して同じ画素内の液晶素子の画素駆動電極に印加したときの第２の駆動電圧のそれぞれを全画素について測定する測定ステップと、測定ステップで測定された全画素の第１及び第２の駆動電圧に基づき、全画素の第１の駆動電圧の平均値Ｖapと全画素の第２の駆動電圧の平均値Ｖamとの中間電位｛（Ｖap−Ｖam）／２｝を算出する中間電位算出ステップと、複数の画素のそれぞれについて、第１の駆動電圧の平均値Ｖapに対する各画素の第１の駆動電圧の差分Ｘnと、第２の駆動電圧の平均値Ｖamに対する各画素の第２の駆動電圧の差分Ｙnとを算出する差分算出ステップと、中間電位算出ステップで算出された中間電位｛（Ｖap−Ｖam）／２｝と、差分算出ステップで算出された各画素毎の差分Ｘn及びＹnとに基づいて、係数をα、正極性用ランプ信号及び負極性用ランプ信号の最大値をＲmax、最小値をＲminとしたとき、次式
Ｄcor＝｛（Ｙn−Ｘn）/２｝/｛（Ｒmax−Ｒmin）/２N｝
−α×|{(Ｖap−Ｖam）／２｝−{（Ｙn−Ｘn）／２}|
により画素単位で補正階調Ｄcorを算出する補正階調算出ステップ(S6,S7)と、
補正階調Ｄcorのデータを、Ｎビットのデジタル映像信号に画素単位で加算して表示されるべきデジタル映像信号として出力する加算出力ステップとを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、画素内のソースフォロワトランジスタの閾値電圧のバラツキに起因する表示画像の均一性（ユニフォミティ）の悪化を最小限に抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の液晶表示装置の一実施の形態の構成図である。
【図２】図１中の一画素の一例の等価回路図である。
【図３】図２の動作説明用タイミングチャートである。
【図４】正極性映像信号と負極性映像信号の一例の説明図である。
【図５】図１の動作説明用タイミングチャートである。
【図６】図２の画素中のソースフォロワトランジスタの入出力特性の一例を示す図である。
【図７】本発明の液晶表示装置及びその駆動方法の一実施の形態の要部のフローチャートである。
【図８】図１中の補正電圧算出部に一時保持された、全ての画素のうちの任意の４つの画素Ａ、Ｂ、Ｃ、Ｄの駆動電圧の一例を示す図である。
【図９】図８の画素Ａ、Ｂ、Ｃ、Ｄを正極側駆動電圧と負極側駆動電圧との差電位が一定となるように制御するときの補正電圧を加減算する様子を示す図である。
【図１０】図８の画素Ａ、Ｂ、Ｃ、Ｄを正極側駆動電圧と負極側駆動電圧との差電位が一定となるように制御したときの駆動電圧を示す図である。
【図１１】図８の画素Ａ、Ｂ、Ｃ、Ｄを正極側駆動電圧と負極側駆動電圧との差電位が一定となるように制御したときの各画素の駆動電圧の中間電位と全画素の平均中間電位との差を示す図である。
【図１２】図８の画素Ａ、Ｂ、Ｃ、Ｄに対して、本発明の一実施の形態により正極側駆動電圧と負極側駆動電圧とを制御したときの駆動電圧を示す図である。
【図１３】従来の液晶表示素子の一例の等価回路図である。
【発明を実施するための形態】
【００２１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は、本発明になる液晶表示装置の一実施の形態の構成図を示す。同図に示すように、本実施の形態の液晶表示装置１００は、シフトレジスタ回路１０１ａ及び１０１ｂと、１ラインラッチ回路１０２と、コンパレータ１０３と、階調カウンタ１０４と、アナログスイッチ１０５と、水平方向にｍ個、垂直方向にｎ個それぞれマトリクス状に配置された画素１０６11〜１０６nmと、タイミング発生器１０７と、極性切り替え制御回路１０８と、垂直シフトレジスタ及びレベルシフタ１０９と、インバータＩＮＶと、２個のＡＮＤ回路ＡＮＤ−１及びＡＮＤ−２を一組とするｎ組のＡＮＤ回路とから構成される。更に、液晶表示装置１００は、ランプ信号発生器１１０、補正電圧算出部１１１、補正階調算出部１１２及び補正階調加算部１１３を備えている。
【００２３】
シフトレジスタ回路１０１ａ及び１０１ｂ、１ラインラッチ回路１０２、コンパレータ１０３、及び階調カウンタ１０４からなる水平ドライバ回路は、アナログスイッチ１０５と共にデータ線駆動回路を構成している。なお、コンパレータ１０３は、図１では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。
【００２４】
図１に示すアナログスイッチ１０５は、各画素列毎に正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが配置された構成である。図１に示す画素１０６11〜１０６nmは、２本を一組とするｍ組のデータ線（Ｄ1+とＤ1-、・・・、Ｄm+とＤm-）と、ｎ本のゲート線（Ｇ１、・・・、Ｇｎ）との交差部に配置されている。これらｎ・ｍ個の１０６11〜１０６nm（以下、画素を総称するときは、１０６と記す）は、それぞれ例えば図２に示す構成とされている。
【００２５】
図２は、本発明になる液晶表示装置における一画素の一例の等価回路図を示す。同図において、一つの画素１０６は、正極性、負極性の画素信号を書き込むための画素選択トランジスタＱ１及びＱ２と、各々の極性の画像信号電圧を並列的に保持する独立した２つの保持容量Ｃ１及びＣ２と、トランジスタＱ３〜Ｑ６、Ｑ９及びＱ１０と、反射電極（以下、画素駆動電極という）ＰＥ等からなる図１３に示した液晶素子と同じ構成の液晶素子ＬＣとからなる。なお、トランジスタＱ１〜Ｑ６、Ｑ９及びＱ１０は、Ｎチャンネル電界効果トランジスタ（ＦＥＴ）である。
【００２６】
トランジスタＱ１及び保持容量Ｃ１は後述する正極性ランプ信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段を構成している。また、トランジスタＱ２及び保持容量Ｃ２は後述する負極性ランプ信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段を構成している。トランジスタＱ３は第１のソースフォロワトランジスタであり、トランジスタＱ４は第２のソースフォロワトランジスタであり、それぞれインピーダンス変換用ソースフォロワ回路を構成している。
【００２７】
また、トランジスタＱ３のソースにドレインが接続されたトランジスタＱ５と、トランジスタＱ４のソースにドレインが接続されたトランジスタＱ６とは、それぞれスイッチングトランジスタである。トランジスタＱ５及びＱ６の各ソースは液晶素子ＬＣの画素駆動電極ＰＥに接続されている。トランジスタＱ９は、ソースフォロワ・バッファを形成する定電流負荷用トランジスタで、極性切り替えスイッチングトランジスタＱ５、Ｑ６の後段、すなわち画素駆動電極ＰＥのノードに配置され、正極性・負極性のソースフォロワ回路双方の負荷として共通に機能する。
【００２８】
画素部データ線は、各画素について正極性用データ線Ｄ+、負極性用データ線Ｄ-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＱ１、Ｑ２の各ドレイン端子は各々正極性用データ線Ｄｉ+（図１のＤ1+〜Ｄm+のいずれか１本）、負極性用データ線Ｄｉ-（図１のＤ1-〜Ｄm-のいずれか１本）に接続され、各ゲート端子は同一行について行走査線Ｇj（図１のゲート線Ｇ１〜Ｇnのいずれか１本に相当）に接続されている。
【００２９】
更に、画素駆動電極ＰＥと正極性の映像信号書き込み用データ線Ｄi+の間に検査用スイッチング手段として、トランジスタＱ１０が設けられている。同じ行にある複数の画素内の各トランジスタＱ１０は、読み出し制御端子であるゲートが読み出し用スイッチの選択線ＲＤに共通配線されている。この選択線ＲＤを介してトランジスタＱ１０のゲートに印加される選択制御信号は、通常の画像表示モード（以下、画素書き込みモードともいう）時には全画素行のトランジスタＱ１０をオフ状態に制御し、画素検査モード（以下、画素読み出しモードともいう）時には検査対象の画素行のトランジスタＱ１０を画素の行単位で順次オンとする。ここで、画素検査モードは、複数の画素がマトリクス状に配置された画素部から１画素ずつ画素値をデータ線に読み出して、１画素ずつ欠陥の有無を検査するモードである。従って、画素検査モードでは、データ線には書き込み用映像信号は入力されず、画素部が読み出しモードとされる。
【００３０】
このような画素検査モードでの行選択手段は、映像信号の書き込みと同様に、シフトレジスタで構成される垂直方向駆動回路と同様な構成で実現される。また、信号書き込み用の垂直方向駆動回路のシフトレジスタを上記画素検査モードの行選択手段と共用することも可能である。
【００３１】
図１に戻って説明する。画素１０６は、垂直方向にｎ行設けられ、水平方向にはｍ列設けられている。１行目のｍ個の画素１０６11〜１０６1mにはゲート線Ｇ１と、読み出し用スイッチの選択線ＲＤ１とが共通に接続されている。ｎ行目のｍ個の画素１０６n1〜１０６nmにはゲート線Ｇｎと、読み出し用スイッチの選択線ＲＤｎとが共通に接続されている。他の各行ｉのｍ個の画素１０６i1〜１０６imも同様に、各画素行毎に、ゲート線Ｇｉと読み出し用スイッチの選択線ＲＤｉとが共通に接続されている。
【００３２】
ＡＮＤ１-１は、制御端子ＷＴ/ＲＤからの選択制御信号と、垂直シフトレジスタ及びレベルシフタ１０９の１行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線Ｇ１へ出力する。ＡＮＤ１-２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで論理反転した信号と、垂直シフトレジスタ及びレベルシフタ１０９の１行目の出力端子からの垂直方向駆動信号とを論理積演算して読み出し用スイッチの選択線ＲＤ１へ出力する。
【００３３】
ＡＮＤｎ-１は、制御端子ＷＴ/ＲＤからの選択制御信号と、垂直シフトレジスタ及びレベルシフタ１０９のｎ行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線Ｇｎへ出力する。ＡＮＤｎ-２は、制御端子ＷＴ/ＲＤからの選択制御信号をインバータＩＮＶで論理反転した信号と、垂直シフトレジスタ及びレベルシフタ１０９のｎ行目の出力端子からの垂直方向駆動信号とを論理積演算して読み出し用スイッチの選択線ＲＤｎへ出力する。
【００３４】
他の画素行ｉの各画素回路も同様に、上記選択制御信号と垂直シフトレジスタ及びレベルシフタ１０９のｉ行目の出力端子からの垂直方向駆動信号とを論理積演算してゲート線Ｇｉへ出力するＡＮＤ回路ＡＮＤi-1と、上記選択制御信号をインバータＩＮＶで論理反転した信号と、垂直シフトレジスタ及びレベルシフタ１０９のｉ行目の出力端子からの垂直方向駆動信号とを論理積演算して読み出し用スイッチの選択線ＲＤｉへ出力するＡＮＤ回路ＡＮＤi-2に接続されている。これらの選択線ＲＤ1〜ＲＤnは、同じ画素行の画素１０６内の図２に示したトランジスタＱ１０のゲートに接続されている。
【００３５】
また、制御端子ＷＴ/ＲＤは、通常の画像表示モード（画素書き込みモード）時にはハイレベルの選択制御信号が供給され、画素検査モード（画素読み出しモード）時には、ローレベルの選択制御信号が供給される。垂直シフトレジスタ及びレベルシフタ１０９の各出力段に構成したＡＮＤ回路（ＡＮＤ１-１、ＡＮＤ１-２、・・・、ＡＮＤｎ-１、ＡＮＤｎ-２）のゲート機能により、通常の画像表示モード（画素書き込みモード）時にはゲート線Ｇ１、・・・、Ｇｎ等に順次選択パルスが出力される。
【００３６】
一方、画素検査モード（画素読み出しモード）時は、ＡＮＤ回路（ＡＮＤ１-１、ＡＮＤ１-２、・・・、ＡＮＤｎ-１、ＡＮＤｎ-２）のゲート機能により、読み出し用スイッチの選択線ＲＤ１、・・・、ＲＤｎに順次選択パルスが出力される。これにより、制御端子ＷＴ/ＲＤを介して入力される選択制御信号によって、垂直シフトレジスタ及びレベルシフタ１０９を共用してモード切り替えを行うことができる。
【００３７】
上記の画素検査モードでは、選択された画素行における画素１０６内の図２に示したトランジスタＱ１０が、読み出し用スイッチの選択線ＲＤを介してゲートに印加される選択パルスによりオンされる。これにより、画素駆動電極ＰＥとデータ線間が導通状態となり、画素駆動電極電圧がデータ線に出力される。このとき、画素検査モードでの選択行の画素回路のバッファアンプ（の負荷素子）をアクティブとし、スイッチングトランジシスタＱ５、Ｑ６のどちらか一方をオンとすると、その期間画素駆動電極はバッファ出力で駆動された状態となり、画素駆動電極に印加されている画素駆動電極電圧を電圧出力としてデータ線側に読み出すことが可能である。
【００３８】
データ線側に読み出された画素駆動電極電圧は、図１の水平ドライバ回路を駆動することによって、アナログスイッチ１０５を介して映像データ共通入力端子（図１の例ではRef_Ramp（＋））に時系列信号として出力される。この時系列信号を検出することで画素回路の検査（画素欠陥の検出）を行うことができる。
【００３９】
従来のアクティブマトリクス型液晶表示装置では保持容量に保持した電荷の形で保持した電圧で画素を駆動する方式であるため、画素読み出し検査は電荷移動時の微小な電流変化を検出する高精度な検出アンプなどが要求されるのに対し、本実施形態による画素回路とその検査・読み出し手段の組み合わせでは、画素駆動電極の電圧、すなわちバッファアンプ出力により低出力インピーダンスで駆動される画素駆動電極の電圧そのものを読み出せる構成であるため、画素の欠陥検出や画素特性の検出をより容易に行うことができる。
【００４０】
次に、この画素１０６の交流駆動制御の概要について図３のタイミングチャートと共に説明する。図３（Ａ）は、垂直同期信号ＶＤを示し、図３（Ｂ）は、図２の画素１０６におけるトランジスタＱ９のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図３（Ｃ）は、上記画素１０６における正極性側駆動電圧を転送するスイッチングトランジスタＱ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素１０６における負極性側駆動電圧を転送するスイッチングトランジスタＱ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【００４１】
なお、図４は、画素に書込まれる正極性映像信号Iと、負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。
【００４２】
図４では、正極性映像信号Iは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルで、負極性映像信号IIは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルの場合を示している。しかし、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルで、負極性映像信号IIは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであってもよい。
【００４３】
図２において、図３（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＱ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図３（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが正極性の映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【００４４】
一方、図３（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＱ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにハイレベルとすると、ソースフォロワ・バッファ回路がアクティブとなり、画素駆動電極ＰＥノードが負極性の映像信号レベルに充電される。画素駆動電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をローレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号もローレベルに切り替えると、画素駆動電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００４５】
以下、上記のスイッチングトランジスタＱ５及びＱ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＱ９を間欠的にアクティブとする動作を繰り返すことで、液晶素子ＬＣの画素駆動電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図３（Ｅ）に示すように印加される。
【００４６】
また、図３（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶表示体ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との差電圧である。本実施の形態では、図３（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素駆動電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極ＣＥの印加電圧Ｖcomと画素駆動電極ＰＥの印加電圧との電位差の絶対値が常に同一となり、液晶表示体ＬＣＭには図３（Ｇ）に示すような直流成分のない交流電圧ＶＬＣが印加される。
【００４７】
また、配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号は、スイッチングトランジスタＱ５、Ｑ６を交互にオン状態として画素駆動部に正極性、負極性に反転する液晶駆動信号を与えることができる。従来のアクティブマトリクス型液晶表示装置では、垂直走査周期でしか極性反転を実現できなかったのに対し、本実施の形態では画素回路そのものに極性反転機能を備えており、これを高速で制御することにより、垂直走査周波数の制約のない、高い周波数での交流駆動が可能である。
【００４８】
再び図１に戻って説明する。図１に示す極性切り替え制御回路１０８は、タイミング発生器１０７からのタイミング信号に基づいて、前述した配線Ｓ+に正極性用ゲート制御信号、配線Ｓ-に負極性用ゲート制御信号、配線Ｂに負荷特性制御信号をそれぞれ出力する。
【００４９】
次に、図１の通常の画像表示モード（画素書き込みモード）時の動作について、図５のタイミングチャートを併せ参照して説明する。図１において、図５（Ａ）に示す水平同期信号ＨＤに同期した、同図（Ｂ）に示すＮビット（Ｎは２以上の自然数）の画素データ（DATA）が時系列的に合成されたデジタル映像信号は、後述する補正階調加算部１１３を通してシフトレジスタ回路１０１ａ、１０１ｂに入力されて１ライン分のデータとして順次展開され、１ライン分の展開が終了した時点で、１ラインラッチ回路１０２でラッチされる。
【００５０】
なお、図５（Ｂ）に示す画素データ(DATA)のうち、白地の一つ置きに示す水平方向の偶数列画素データDATA（even）がシフトレジスタ回路１０１ａに供給され、斜線を付した残りの一つ置きに示す水平方向の奇数列画素データDATA（odd）がシフトレジスタ回路１０１ｂに供給される。これは、高解像度パネルでの高速動作への対応を容易とするためである。
【００５１】
１ラインラッチ回路１０２は、シフトレジスタ回路１０１ａから出力される奇数列画素データDATA（odd）と、シフトレジスタ回路１０１ｂから出力される偶数列画素データDATA（even）とからなる同じラインの１ライン期間の画素データDATAを図５（Ｄ）に模式的に示すように保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。
【００５２】
階調カウンタ１０４は、図５（Ｅ）に示すクロックCount-CKをカウントして、同図（Ｆ）に示すように複数の階調値が水平走査期間内で最小値から最大値まで一巡するカウント値（基準階調データ）Ｃ-outを水平走査期間毎に出力し、各画素列のコンパレータ１０３の第２のデータ入力部に供給する。コンパレータ１０３は、第１のデータ入力部の入力画素データDATAの値と第２のデータ入力部の入力基準階調データＣ-outの値（階調値）とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。
【００５３】
アナログスイッチ１０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチＳＷ+，ＳＷ-のうち、正極性用のサンプリング用アナログスイッチＳＷ+は、入力側共通配線にランプ信号発生器１１０から正極性用ランプ信号である基準ランプ電圧Ref_Ramp(+)が印加される。一方、負極性用のサンプリング用アナログスイッチＳＷ-は、入力側共通配線にランプ信号発生器１１０から負極性用ランプ信号である基準ランプ電圧Ref_Ramp(-)が印加される。
【００５４】
上記の基準ランプ電圧Ref_Ramp(+)及びRef_Ramp(-)のうち、Ref_Ramp(+)は、図５（Ｉ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが上昇する方向に変化する周期的な掃引信号である。一方、上記の基準ランプ電圧Ref_Ramp(-)は、図５（Ｊ）に示すように水平走査期間周期で映像の黒レベルから白レベルにレベルが減少する方向に変化する周期的な掃引信号である。従って、基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)は、所定の基準電位について反転関係となっている。
【００５５】
アナログスイッチ１０５は、図５（Ｇ）に示すSW-Start信号を受け、各水平走査期間の開始時点で一斉にオンとなった後、対応する画素のコンパレータ１０３から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。
【００５６】
図５のタイミングチャートでは、一例として階調レベルkの画素データDATAに対応した画素列のアナログスイッチ１０５の開閉タイミングを、同図（Ｈ）に示す波形SPkとして図示している。その結果、上記画素列のアナログスイッチ１０５を構成する正極性用及び負極性用の２つ１組のサンプリング用アナログスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧Ref_Ramp(+)とRef_Ramp(‐)の対応レベル（図５（Ｉ）、（Ｊ）の点Ｐ、点Ｑ）が、同時にサンプリングされて、その画素列の画素データ線D(＋）、D(‐）に出力される。この図５（Ｉ）、（Ｊ）の点Ｐ、点Ｑの基準ランプ電圧レベルは、階調レベルkの画素データDATAをデジタル−アナログ変換して得られたアナログ電圧である。
【００５７】
アナログスイッチ１０５は、各水平走査期間の初めにすべてが一斉にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプル・ホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような本実施の形態の液晶表示装置１００では、ランプ信号を用いたＤＡ変換方式の動作により直線性が良いなどの特長がある。
【００５８】
ところで、図２の画素回路において、ソースフォロワトランジスタＱ３及びＱ４においては、おおよそ図６に示すように、ゲートへの入力電圧Ｖinが閾値電圧Ｖth以上で、入力電圧に応じてソースから電圧が出力され、所定値以上の入力電圧で出力電圧Ｖoutが飽和する入出力特性を有する。しかし、製造プロセスばらつきにより、上記の入出力特性の閾値電圧Ｖthはトランジスタ毎にバラツキを持つ。そのため、同一階調のデータ（同一値の基準ランプ電圧）を画素に与えても、画素毎のソースフォロワトランジスタＱ３及びＱ４の入出力特性のバラツキにより、正極性基準ランプ電圧をサンプリングして得られた画素駆動電極電圧と負極性基準ランプ電圧をサンプリングして得られた画素駆動電極電圧とに差が生じ、その結果、表示輝度のバラツキが生じてしまい、表示ユニフォミティは低下してしまう。
【００５９】
本実施の形態の液晶表示装置１００は、この表示ユニフォミティの低下を最小限に抑制する構成に特徴があり、以下、この構成及び動作について詳細に説明する。
【００６０】
図７は、本発明になる液晶表示装置及びその駆動方法の一実施の形態の要部の動作説明用フローチャートを示す。なお、図７のフローチャートの動作開始前に、予め液晶表示装置１００は、前述した画素書き込みモード（画像表示モード）で駆動されて全画素１０６に同一電圧が書き込まれており、すべての画素１０６内の図２に示した保持容量Ｃ１とＣ２とに、同じ階調の正極性サンプリング電圧と負極性サンプリング電圧とが基準電圧として保持されているものとする。
【００６１】
続いて、液晶表示装置１００は、前述した画素読み出しモード（画像検査モード）で駆動されて選択された行の画素１０６の各保持容量Ｃ１とＣ２の保持電圧（基準電圧）が読み出し専用配線を経由して読み出されるものとする。すなわち、画素読み出しモードとすると、選択された画素行における画素１０６内の図２に示したトランジスタＱ１０が、読み出し用スイッチの選択線ＲＤを介してゲートに印加される選択パルスによりオンされる。また、トランジスタＱ５は、そのゲートに印加されるハイレベルの正極性ゲート制御信号によりオンされる。
【００６２】
これにより、保持容量Ｃ１に保持されていた基準電圧は、トランジスタＱ３のゲート及びソース、トランジスタＱ５のドレイン及びソースを介して液晶素子ＬＣの画素駆動電極ＰＥに正極性側の画素電極駆動電圧（以下、単に駆動電圧ともいう）として印加されて液晶素子ＬＣを駆動する。その時の画素駆動電極に印加されている正極性側の駆動電圧は、電圧出力としてトランジスタＱ１０を通してデータ線Ｄi+からパネルの読み出し専用配線に読み出される。従って、この正極性側の駆動電圧は、トランジスタＱ３の閾値電圧のバラツキを反映した電圧である。
【００６３】
図１の補正電圧算出部１１１は、図１の水平ドライバ回路を駆動することによって、アナログスイッチ１０５を介して映像データ共通入力端子（図１の例ではRef_Ramp（＋））に時系列信号として出力される上記の各画素毎の正極性側の駆動電圧を一時保持する。
【００６４】
続いて、正極性ゲート制御信号がローレベルとなりトランジスタＱ５がオフにされると共に、トランジスタＱ６が、そのゲートに印加されるハイレベルの負極性ゲート制御信号によりオンされる。これにより、保持容量Ｃ２に保持されていた基準電圧は、トランジスタＱ４のゲート及びソース、トランジスタＱ６のドレイン及びソースを介して液晶素子ＬＣの画素駆動電極ＰＥに負極性側の駆動電圧として印加されて液晶素子ＬＣを駆動する。その時の画素駆動電極に印加されている負極性側の駆動電圧は、電圧出力としてトランジスタＱ１０を通してデータ線Ｄi+からパネルの読み出し専用配線に読み出される。従って、この負極性側の駆動電圧は、トランジスタＱ４の閾値電圧のバラツキを反映した電圧である。
【００６５】
図１の補正電圧算出部１１１は、図１の水平ドライバ回路を駆動することによって、アナログスイッチ１０５を介して映像データ共通入力端子（図１の例ではRef_Ramp（＋））に時系列信号として出力される各画素毎の負極性側の駆動電圧を一時保持する。
【００６６】
なお、液晶素子ＬＣの共通電極電圧Ｖcomはバラツキがないものとしており、液晶駆動電圧は駆動電圧に対応しているので、駆動電圧を測定し、その測定結果に基づいて後述する補正電圧Ｖcorを算出するものとする。ただし、上記測定結果から既知の共通電極電圧Ｖcomを差し引いた液晶駆動電圧に基づいて、補正電圧Ｖcorを算出してもよいことは勿論である。
【００６７】
図８は、以上の動作により補正電圧算出部１１１に一時保持された、全ての画素１０６のうちの任意の４つの画素Ａ、Ｂ、Ｃ、Ｄの駆動電圧の一例を示す。図８（ａ）は画素Ａの正極性側の駆動電圧ＶA1、負極性側の駆動電圧ＶA2を示す。同様に、図８（ｂ）は画素Ｂの正極性側の駆動電圧ＶB1、負極性側の駆動電圧ＶB2を、図８（ｃ）は画素Ｃの正極性側の駆動電圧ＶC1、負極性側の駆動電圧ＶC2を、図８（ｄ）は画素Ｄの正極性側の駆動電圧ＶD1、負極性側の駆動電圧ＶD2をそれぞれ示す。
【００６８】
この状態において、補正電圧算出部１１１は、一時保持されていた全画素の正極性側の駆動電圧（以下、正極側電圧ともいう）の平均値Ｖapを算出する（図７のステップＳ１）。続いて、補正電圧算出部１１１は、一時保持されていた全画素の負極性側の駆動電圧（以下、負極側電圧ともいう）の平均値Ｖamを算出する（図７のステップＳ２）。図８の例では、画素Ａの正極性側の駆動電圧ＶA1は全画素の正極側電圧の平均値（平均電位）Ｖapに一致している。また、画素Ａの負極性側の駆動電圧ＶA2と画素Ｂの負極性側の駆動電圧ＶB2とは、全画素の負極側電圧の平均値（平均電位）Ｖamに一致している。しかし、それ以外の画素Ｂ、Ｃ、Ｄは、正極性側の駆動電圧は全画素の正極側電圧の平均値（平均電位）Ｖapに一致しておらず、また、画素Ｃ、Ｄの負極側の駆動電圧も全画素の負極側電圧の平均値（平均電位）Ｖamに一致していない。
【００６９】
次に、補正電圧算出部１１１は、上記の全画素の正極側電圧の平均値Ｖapと全画素の負極側電圧の平均値Ｖamとの中間電位（＝（Ｖap−Ｖam）／２）を算出する（図７のステップＳ３）。続いて、補正電圧算出部１１１は、各画素１０６毎に全画素の正極側電圧の平均値Ｖapに対する差分（＝Ｘn）を求め（図７のステップＳ４）、各画素１０６毎に全画素の負極側電圧の平均値Ｖamに対する差分（＝Ｙn）を求める（同、ステップＳ５）。
【００７０】
そして、補正電圧算出部１１１は、各画素１０６毎に上記の差分Ｘnと差分Ｙnの中間電位を補正電圧Ｖcorとして算出する（図７のステップＳ６）。この補正電圧Ｖcorは正極性側と負極性側とでは、同じ階調に対して駆動電圧の電位変化が逆方向になるため、次式により算出される。
【００７１】
Ｖcor＝｛Ｙn＋（−Ｘn）｝／２                （１）
ここで、上記の補正電圧Ｖcorに基づき、各画素の正極性側の駆動電圧と負極性側の駆動電圧とを補正すると、図９（ｂ）〜（ｄ）に示すように、駆動電圧が全画素の平均値Ｖap、Ｖamに一致していない画素Ｂ、Ｃ、Ｄについて、補正電位ｂ１、ｂ２、ｃ１、ｃ２、ｄ１、ｄ２の加算又は減算により、図１０（ｂ）〜（ｄ）に示すように正極性側の駆動電圧と負極性側の駆動電圧との差電位が全画素の平均値Ｖap及びＶamの差電位Ｖp（＝Ｖt）に等しくなる。このとき、画素Ｂの正極性側の駆動電圧はＶB3、負極性側の駆動電圧はＶB4、画素Ｃの正極性側の駆動電圧はＶC3、負極性側の駆動電圧はＶC4、画素Ｄの正極性側の駆動電圧はＶD3、負極性側の駆動電圧はＶD4になる。なお、図１０（ａ）に示すように、元々画素Ａの正極性側の駆動電圧ＶA1は正極側電圧の平均値Ｖapに一致しており、負極性側の駆動電圧ＶA2は負極側電圧の平均値Ｖamに一致していたので、駆動電圧の変更はない。
【００７２】
ところで、液晶素子は前述したように信頼性などの面で交流駆動が必須であるが、交流駆動では液晶素子における光の変調率に差を生じさせないよう、正極性側と負極性側の駆動電圧の中間電位と全画素の平均中間電位Ｖmとを同一にする必要がある。
【００７３】
しかしながら、図１０に示したように、各画素の正極性側の駆動電圧と負極性側の駆動電圧との差電位を、全画素の平均値Ｖap及びＶamの差電位Ｖpに等しくなるように補正した場合、各画素の正極性側の駆動電圧と負極性側の駆動電圧との差電位Ｖpは全画素の平均値Ｖap及びＶamから算出された電位であるため、図１１に示すように、実際の各画素の正極性側と負極性側の駆動電圧の中間電位（中心電位）Ｖp／２は、全画素の平均中間電位Ｖm（＝Ｖt／２）と異なる値となる。このため、上記の各画素の正極性側の駆動電圧と負極性側の駆動電圧との差電位を、全画素の平均値Ｖap及びＶamの差電位Ｖp（＝Ｖt）に等しくなるように補正する方法は、液晶素子における光変調率が各画素で同一にならず、その結果、表示画像を均一にすることが難しい。
【００７４】
そこで、本実施の形態では、補正階調算出部１１２が上記の補正電圧Ｖcorから、（２）式により上記の各画素の正極性側と負極性側の駆動電圧の中間電位のずれに起因する輝度変化を補正した補正階調Ｄcorを生成する（図７のステップＳ７）。
【００７５】
すなわち、補正階調算出部１１２は、基準ランプ電圧の最大値をＲmax、最小値をＲmin、入力映像データをＮビットとすると、各画素の補正階調Ｄcorを次式で算出する。
【００７６】
Ｄcor＝Ｖcor／｛（Ｒmax−Ｒmin）／２N｝
−α×|{(Ｖap−Ｖam）／２｝−Ｖcor｜        
＝｛（Ｙn−Ｘn）／２｝／｛（Ｒmax−Ｒmin）／２N｝
−α×|{(Ｖap−Ｖam）／２｝−{（Ｙn−Ｘn）／２}|      （２）
ここで、補正階調Ｄcorの符号は、階調の増減を示し、αは液晶素子の特性、セル構造、配向膜などの要素に依存する係数を示す。係数αは、一般的には液晶素子を構成するパラメータが決定された液晶表示装置では固定値であるが、液晶素子の温度特性に応じて可変としてもよい。
【００７７】
また、上記（２）式において、右辺第一項は、（１）式の補正電圧ＶcorをＮビット映像データの階調に換算した値を示す。この右辺第一項に示す階調は、図１１に示したように各画素の正極性側の駆動電圧と負極性側の駆動電圧との差電位はＶpで同じであるが、その差電位の中間電位Ｖp／２が、全画素の正極性側の駆動電圧と負極性側の駆動電圧との中間電位Ｖmに対してずれている階調を示している。
【００７８】
一方、（２）式の右辺第二項は、全画素の正極性側の駆動電圧の平均値Ｖapと全画素の負極性側の駆動電圧の平均値Ｖamとの中間電位Ｖm（＝(Ｖap−Ｖam)/2）から、各画素の前述した差分Ｘnと差分Ｙnの中間電位を差し引いた値の絶対値（すなわち、全画素の正極性側駆動電圧及び負極性側駆動電圧の平均中間電位Ｖmと、各画素の正極性側駆動電圧及び負極性側駆動電圧の中間電位Ｖp／２との差の絶対値である中間電位からのずれ量に応じた電圧分）に係数αを乗算した値を示す。右辺第二項の値を右辺第一項の階調から減算しているのは、液晶素子の光応答特性として、正極性側と負極性側の駆動電圧の中間電位がずれたときは、ずれていない正常状態と比較して直流成分が駆動電圧に上乗せされて明るくなるため、その輝度を補正するためである。
【００７９】
図１に示す補正階調加算部１１３は、補正階調算出部１１２において各画素毎に算出された上記の補正階調Ｄcorのデータを、Ｎビットの入力映像データに画素単位で加算してシフトレジスタ回路１０１ａ及び１０１ｂに交互に供給する。１ラインラッチ回路１０２は、シフトレジスタ回路１０１ａから出力される奇数列画素データDATA（odd）と、シフトレジスタ回路１０１ｂから出力される偶数列画素データDATA（even）とからなる同じラインの１ライン期間の画素データDATAを保持した後、各画素列のコンパレータ１０３の第１のデータ入力部に供給する。これにより、画像表示モード時には、前述したようにアナログスイッチ１０５からデータ線Ｄi+、Ｄi-に上記の補正階調Ｄcor分加算された各画素１０６のアナログ電圧が出力されて各画素１０６に保持される。
【００８０】
図１２は、本実施の形態により補正階調Ｄcorのデータが加算された画素データによる全ての画素１０６のうちの前述した４つの画素Ａ、Ｂ、Ｃ、Ｄの駆動電圧の一例を示す。図１２（ａ）は画素Ａの正極性側の駆動電圧ＶA1、負極性側の駆動電圧ＶA2を示す。また、図１２（ｂ）は画素Ｂの正極性側の駆動電圧ＶB5、負極性側の駆動電圧ＶB6を、図１２（ｃ）は画素Ｃの正極性側の駆動電圧ＶC3、負極性側の駆動電圧ＶC4を、図１２（ｄ）は画素Ｄの正極性側の駆動電圧ＶD3、負極性側の駆動電圧ＶD4をそれぞれ示す。
【００８１】
駆動電圧が全画素の平均値Ｖap又はＶamに一致していない画素Ｂ、Ｃ、Ｄについては、図１０（ｂ）〜（ｄ）に示した補正電圧Ｖcorにより補正された正極性側の駆動電圧ＶB3、ＶC3、ＶD3が、図１２（ｂ）〜（ｄ）に示すように補正電圧ｂ３、ｃ３、ｄ３分減算されてＶB5、ＶC5、ＶD5となる。また、図１０（ｂ）〜（ｄ）に示した補正電圧Ｖcorにより補正された負極性側の駆動電圧ＶB4、ＶC4、ＶD4が、図１２（ｂ）〜（ｄ）に示すように補正電圧ｂ４、ｃ４、ｄ４分加算されてＶB6、ＶC6、ＶD6となる。この結果、図１２（ａ）〜（ｄ）に示すように、正極性側の駆動電圧と負極性側の駆動電圧との差電位は、画素ＡについてはＶａで変化ないが、画素Ｂ、Ｃ、Ｄについては、それぞれＶｂ、Ｖｃ、Ｖｄに変化する。
【００８２】
本実施の形態によれば、図１２（ｂ）〜（ｄ）に示す各画素毎に算出された正極性側の駆動電圧と負極性側の駆動電圧との差電位Ｖｂ、Ｖｃ、Ｖｄの中間電位は、図１１（ｂ）〜（ｄ）に示した補正電圧Ｖcorのみにより補正されたときの正極性側の駆動電圧と負極性側の駆動電圧との差電位の中間電位と同様に、全画素の正極性側の駆動電圧Ｖapと全画素の負極性側の駆動電圧Ｖamとの中間電位Ｖmに一致しない。
【００８３】
しかし、本実施の形態では、各画素毎に算出された正極性側の駆動電圧と負極性側の駆動電圧との差電位Ｖｂ、Ｖｃ、Ｖｄは、補正電圧Ｖcorのみにより補正されたときの正極性側の駆動電圧と負極性側の駆動電圧との差電位に比べて、図１２（ｂ）〜（ｄ）に示すように、（２）式の右辺第二項で示された補正電圧である（ｂ３＋ｂ４）分、（ｃ３＋ｃ４）分、（ｄ３＋ｄ４）分ずつ小さくされることにより、中間電位からのずれ量に応じた電圧分に相当する輝度を打ち消す程度に暗くされる。その結果、本実施の形態によれば、各画素１０６毎のトランジスタＱ３、Ｑ４の閾値電圧Ｖthのバラツキに拘らず、全ての画素１０６の中間電位のずれによる輝度の不均一さが大幅に抑圧され、表示画像の均一性（ユニフォミティ）を改善することができる。
【００８４】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、製品出荷後の液晶表示装置１００には、補正電圧算出部１１１及び補正階調算出部１１２を設けず、製造メーカ側で補正階調を画素単位で予め求めておき、それを入力映像データに画素単位で加算する補正階調加算部１１３だけを設けるようにしてもよい。
【符号の説明】
【００８５】
１００  液晶表示装置
１０１ａ、１０１ｂ  シフトレジスタ回路
１０２  １ラインラッチ回路
１０３  コンパレータ
１０４  階調カウンタ
１０５  アナログスイッチ
１０６、１０６11〜１０６nm  画素
１０７  タイミング発生器
１０８  極性切り替え制御回路
１０９  垂直シフトレジスタ／レベルシフタ
１１０  ランプ信号発生器
１１１  補正電圧算出部
１１２  補正階調算出部
１１３  補正階調加算部
Ｄ1+〜Ｄm+、Ｄi+、Ｄ1-〜Ｄm-、Ｄi-  データ線
Ｇ1〜Ｇn、Ｇj  ゲート線
Ｂ  負荷特性制御信号線
Ｓ+、Ｓ-  ゲート制御信号線
ＰＥ  画素駆動電極
ＣＥ  共通電極
ＬＣＭ  表示体（液晶層）
ＬＣ  液晶素子
Ｑ１、Ｑ２  画素選択トランジスタ
Ｑ３、Ｑ４  ソースフォロワトランジスタ
Ｑ５、Ｑ６  スイッチングトランジスタ
Ｑ９  定電流負荷用トランジスタ
Ｑ１０  検査モード用トランジスタ
Ｃ１、Ｃ２  信号保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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