(57)【要約】【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリーを有する正規メモリーセルアレイと、
それぞれが前記正規メモリーセルアレイ内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する複数の冗長メモリーセルアレイと、
前記複数の冗長メモリーセルアレイのうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路とを含み、
前記冗長メモリーセルアレイ選択回路は、
消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、前記消去単位を分割したブロック単位の優先順位に従って、前記ブロック単位で冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
前記冗長メモリーセルアレイ選択回路は、
前記消去動作を除く動作時において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。
【請求項３】
請求項１又は２において、
前記消去動作時において、
前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルを前記ブロック単位で消去し、
前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された前記正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しないことを特徴とする不揮発性記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記不良メモリー情報は、
前記冗長メモリーセルアレイに対応して、前記不良メモリーセルを含む消去単位に対応したセクターアドレスと、前記不良メモリーセルを含む前記消去単位を分割したブロックに対応したセクター内ロウアドレスとを有し、
前記冗長メモリーセルアレイ選択回路は、
前記冗長メモリーセルアレイに対応して設けられ、前記入力アドレス情報の一部と、対応する不良メモリー情報のセクターアドレスとを比較する複数のセクターアドレス比較回路と、
前記冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する前記不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う複数のセクター内ロウアドレス優先順位付け回路と、
前記複数のセクターアドレス比較回路の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行うセクターアドレス優先順位付け回路とを含み、
前記複数のセクター内ロウアドレス優先順位付け回路又は前記セクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択することを特徴とする不揮発性記憶装置。
【請求項５】
請求項４において、
前記冗長メモリーセルアレイに対応して設けられ、前記不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダーを含み、
前記複数のセクター内ロウアドレス優先順位付け回路は、
各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行うことを特徴とする不揮発性記憶装置。
【請求項６】
請求項４又は５において、
前記複数のセクター内ロウアドレス優先順位付け回路のうち、優先順位が最も低いセクター内ロウアドレス優先順位付け回路の出力に基づいて、前記メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定するメモリーセル選択回路を含むことを特徴とする不揮発性記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記複数のセクター内ロウアドレス優先順位付け回路の各々は、
消去動作を行うときにディセーブルに設定されることを特徴とする不揮発性記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記ブロック単位は、前記不良メモリーセルを救済するための前記冗長メモリーセルアレイの置き換え単位と等しいことを特徴とする不揮発性記憶装置。
【請求項９】
請求項１乃至８のいずれか記載の不揮発性記憶装置と、
前記不揮発性記憶装置に記憶されたデータに基づいて処理を実行する中央演算処理装置とを含むことを特徴とする集積回路装置。
【請求項１０】
請求項１乃至８のいずれか記載の不揮発性記憶装置を含むことを特徴とする電子機器。
【請求項１１】
請求項９記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置、集積回路装置、及び電子機器等に関し、特にメモリーセルアレイ内の不良メモリーセルを救済する冗長メモリーセルを備える不揮発性記憶装置、これを備える集積回路装置、及び電子機器等に関する。
【背景技術】
【０００２】
メモリーセルにより構成されるメモリーセルアレイを備えた半導体記憶装置等の記憶装置は、歩留まりを向上させるために、出荷検査時に不良メモリーセルの有無が検査される。この種の記憶装置は、冗長回路を備えており、この出荷検査において不良メモリーセルが検出されると、冗長回路により、不良メモリーセルを冗長メモリーセルで救済することが行われる。これにより、外部からは、本来のメモリーセルアレイにアクセスするアドレスのまま、救済した冗長メモリーセルへのアクセスが可能となる。
【０００３】
また、冗長メモリーセルによる救済後の検査やユーザーの使用中に、既に冗長メモリーセルにより救済されたアドレスに対して不良が検出されると、再度、別の冗長メモリーセルにより救済することが行われる。更に、メモリーセルアレイは、セクターと呼ばれる消去単位（例えば１６行単位）で各メモリーセルの保持データが消去される。
【０００４】
図１１に、不良メモリーセルを冗長メモリーセルにより救済する記憶装置が備えるメモリーセルアレイの説明図を示す。図１１は、記憶装置として、メモリーセルが不揮発性メモリーセルにより構成される不揮発性半導体記憶装置が備えるメモリーセルアレイを模式的に表す。
【０００５】
メモリーセルアレイ１０は、正規メモリーセルアレイ２０と、冗長メモリーセルアレイ３０と、ヒューズメモリーセルアレイ４０とを備え、各メモリーセルアレイは、不揮発性メモリーセルにより構成される。メモリーセルアレイ１０には、行方向に延びる複数のワードラインＷＬと、列方向に延びる複数のビットラインＢＬとが配置される。図１１では、ワードライン及びビットラインの各々について１本のみ図示している。
【０００６】
正規メモリーセルアレイ２０を構成する各メモリーセルは、アドレスにより特定され、該アドレスに対応するワードライン及びビットラインを介してアクセス可能に構成される。冗長メモリーセルアレイ３０は、置き換え単位（例えば４行単位）毎に分割された冗長メモリーセルアレイ３２，３４，３６，３８により構成される。冗長メモリーセルアレイ３０を構成する各メモリーセルは、正規メモリーセルアレイ２０内のメモリーセルに不良が発生した場合、その不良メモリーセルに置き換えられる。具体的には、正規メモリーセルアレイ２０内の不良メモリーセルＭＥ１を含む４行が、冗長メモリーセルアレイ３０内の４行分の冗長メモリーセルアレイ３２に置き換えられる。同様に、正規メモリーセルアレイ２０内の不良メモリーセルＭＥ２を含む４行が、冗長メモリーセルアレイ３０内の４行分の冗長メモリーセルアレイ３４に置き換えられる。
【０００７】
ヒューズメモリーセルアレイ４０には、上記の冗長メモリーセルにより救済された正規メモリーセルアレイ２０内の不良メモリーセルを含む行に対応したアドレス等の救済情報（不良メモリー情報、不良情報）が格納される。
【０００８】
また、正規メモリーセルアレイ２０内の不良メモリーセルＭＥ２を救済した冗長メモリーセルアレイ３４内で不良メモリーセルＭＥ３が発生した場合には、再度、別の冗長メモリーセルアレイ３６の冗長メモリーセルに置き換えられる。そのため、このような同一アドレスの繰り返し救済に対応するため、冗長回路が冗長メモリーセルアレイの優先順位を付けることで、冗長メモリーセルが多重選択されても優先順位が最も高い冗長メモリーセルのみが選択されるようになっている。
【０００９】
図１２に、従来の冗長回路の構成例を示す。図１２において、冗長回路は冗長メモリーセルアレイの優先順位付けを行う冗長メモリーセルアレイ選択回路であり、図１２は、この冗長回路の他にメモリーセルアレイを模式的に表す。図１２において、図１１と対応する部分には同一符号を付し、適宜説明を省略する。
【００１０】
図１２では、正規メモリーセルアレイ２０に不良メモリーセルＭＥ４が発生し、不良メモリーセルＭＥ４を含む行が冗長メモリーセルアレイ３２に置き換えられる。このとき、更に冗長メモリーセルアレイ３２に不良メモリーセルＭＥ５が発生すると、不良メモリーセルＭＥ５を含む行が冗長メモリーセルアレイ３４に置き換えられる。
【００１１】
この冗長回路５０は、置き換え単位の冗長メモリーセルアレイ３２，３４，３６，３８の各々に対応して設けられたアドレス比較回路５２，５４，５６，５８と、アドレスデコーダー６０と、優先順位付け回路６２とを備えている。アドレス比較回路５２，５４，５６，５８の各々には、アドレスと、対応する不良メモリー情報とが入力され、入力されたアドレスが置き換え対象のメモリーセルへのアクセスか否かを判定する。不良メモリー情報６４，６６，６８，７０は、対応する冗長メモリーセルアレイが救済する正規メモリーセルアレイに対応したアドレスＡ０〜Ａｎと、イネーブルビットＥとを有し、イネーブルビットＥがイネーブル状態のとき、アドレスＡ０〜Ａｎが有効となる。優先順位付け回路６２には、各アドレス比較回路の出力と優先設定信号ＰＳＥとが入力され、優先設定信号ＰＳＥがＨレベルのとき、各アドレス比較回路の出力の優先順位付けを行う。冗長メモリーセルアレイ３２，３４，３６，３８の各々は、優先順位付け回路６２による優先順位付けの結果に基づいて選択される。
【００１２】
アドレスデコーダー６０は、入力されたアドレスをデコードし、デコード結果に基づいて該アドレスに対応した正規メモリーセルアレイ２０内のメモリーセルを選択する。このとき、アドレスデコーダー６０は、各アドレス比較回路の出力に基づいて、冗長メモリーセルアレイ３２，３４，３６，３８のいずれかにより救済された正規メモリーセルアレイ２０内のメモリーセルを含む置き換え単位の行を選択しないようにする。
【００１３】
図１２の構成において、正規メモリーセルアレイ２０内に不良メモリーセルＭＥ４が発生したものとする。このとき、冗長回路５０は、不良メモリー情報６４に、不良メモリーセルＭＥ４にアクセスするためのアドレスＡ０〜Ａｎを格納すると共に、不良メモリー情報６４のイネーブルビットＥをイネーブル状態に設定する。これにより、書き込み動作又は読み出し動作のとき、優先設定信号ＰＳＥがＨレベルに設定され、そのアドレスが入力されると、冗長回路５０は、冗長メモリーセルアレイ３２を選択する。
【００１４】
冗長メモリーセルアレイ３２に、更に不良メモリーセルＭＥ５が発生すると、冗長回路５０は、不良メモリー情報６６にそのアドレスを格納すると共に、不良メモリー情報６６のイネーブルビットＥをイネーブル状態に設定する。この結果、不良メモリー情報６４，６６には同じアドレスが格納される。しかしながら、冗長回路５０は、優先順位付け回路６２により、上位側の冗長メモリーセルアレイ３４のみを選択し、不良メモリーセルＭＥ５を含む冗長メモリーセルアレイ３２を選択しないようになっている。
【００１５】
ここで、メモリーセルアレイ１０が不揮発性メモリーセルにより構成される場合、一般的に、消去動作はセクター単位（消去単位）で行われ、複数の行が一度に選択される。
【００１６】
図１３に、図１２の冗長回路５０における消去動作の説明図を示す。図１３において、図１２と同様の部分には同一符号を付し、適宜説明を省略する。
【００１７】
図１３では、正規メモリーセルアレイ２０内の同一セクター内に不良メモリーセルＭＥ６，ＭＥ７が発生し、それぞれ冗長メモリーセルアレイ３２、３４に置き換えられる例を表す。この状態で消去動作を行おうとしたとき、優先順位付け回路６２が有効であると冗長メモリーセルアレイ３２，３４のうち最上位の冗長メモリーセルアレイ３４のみが選択されてしまう。そこで、消去動作のときには、優先設定信号ＰＳＥをＬレベルに設定し、優先順位付け回路６２による優先順位付けを無効にすることで、同一セクター内の複数の不良メモリーセルが発生した場合の冗長メモリーセルアレイへの置き換えに対応している。
【００１８】
このような冗長メモリーセルアレイの優先順位付けを行う記憶装置に関する技術ついては、例えば特許文献１に開示されている。この特許文献１には、同一アドレスについて繰り返し不良救済を行うために、最も優先順位の高い冗長メモリーセルアレイのみを選択するようにした半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００４−２２０７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ここで、図１２において冗長メモリーセルアレイ３２に不良メモリーセルＭＥ５が発生し、再度、別の冗長メモリーセルアレイ３４に置き換えた場合、次のような問題点がある。
【００２１】
図１４に、図１２の冗長回路５０における問題点の説明図を示す。図１４において、図１２と同様の部分には同一符号を付し、適宜説明を省略する。
【００２２】
図１４の構成において、冗長回路５０では、上記のように、消去動作のときには優先設定信号ＰＳＥにより優先順位付けが無効化される。そのため、上位側の冗長メモリーセルアレイ３４の他に、不良メモリーセルＭＥ５を有する冗長メモリーセルアレイ３２も含めて消去対象として、消去バイアスが印加され、いわゆる過剰消去が行われる。
【００２３】
過剰消去が行われると、リーク電流が増加する。冗長メモリーセルアレイを構成する冗長メモリーセル同士はビットラインにより共通に接続されており、読み出し動作のときに過剰消去された冗長メモリーセルのリーク電流が原因で、誤読み出しが発生するおそれがある。また、リーク電流の増加は、書き換え回数の低減を招く。
【００２４】
一方、消去動作を行うとき、優先設定信号ＰＳＥにより優先順位付けを無効化しない限り、同一セクター内の複数の冗長メモリーセルアレイへの置き換えが不可能となる。
【００２５】
ところで、置き換え単位と消去単位とを同じにすることで、優先設定信号ＰＳＥによる優先順位付けの制御において、過剰消去の問題を解消することができる。しかしながら、消去動作は長時間を要するため、消去単位を置き換え単位に揃えようとすると、消去時間がより一層長くなり、記憶装置の使い勝手が悪くなり、不都合が生じる。一方、置き換え単位を消去単位に揃えようとすると、冗長メモリーセルアレイの面積が非常に大きくなり、チップサイズの増大を招き、コスト高を招く。そのため、置き換え単位と消去単位とを同じにすることは現実的ではない。
【００２６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置、集積回路装置、及び電子機器等を提供することができる。
【課題を解決するための手段】
【００２７】
（１）本発明の第１の態様は、不揮発性記憶装置が、複数の不揮発性メモリーを有する正規メモリーセルアレイと、それぞれが前記正規メモリーセルアレイ内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する複数の冗長メモリーセルアレイと、前記複数の冗長メモリーセルアレイのうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路とを含み、前記冗長メモリーセルアレイ選択回路は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、前記消去単位を分割したブロック単位の優先順位に従って、前記ブロック単位で冗長メモリーセルアレイを選択する。
【００２８】
本態様においては、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従ってブロック単位で冗長メモリーセルアレイを選択する。こうすることで、一度、正規メモリーセルを救済した冗長メモリーセルに不良が発生し、再度、別の冗長メモリーセルに置き換えた場合、消去動作時は優先順位が上位の冗長メモリーセルのみが消去対象として選択される。これにより、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性記憶装置の誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。
【００２９】
（２）本発明の第２の態様に係る不揮発性記憶装置では、第１の態様において、前記冗長メモリーセルアレイ選択回路は、前記消去動作を除く動作時において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択する。
【００３０】
本態様によれば、上記の効果を有する不揮発性記憶装置は、従来通り、正規メモリーセルアレイ内の正規メモリーセルを救済した冗長メモリーセルへのアクセスが可能となる。そのため、上記の効果に加えて、従来のように不良が発生した正規メモリーセルを救済する不揮発性記憶装置を提供することができるようになる。
【００３１】
（３）本発明の第３の態様に係る不揮発性記憶装置は、第１の態様又は第２の態様において、前記消去動作時において、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルを前記ブロック単位で消去し、前記冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された前記正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。
【００３２】
本態様においては、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルは不良メモリーセルである。そのため、消去動作時において、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルをブロック単位で消去する一方、この不良メモリーセルについては消去を行わないようすることで過剰消去を防止する。これにより、誤読み出しのおそれがなく、書き換え回数をより一層向上させる不揮発性記憶装置を提供することができるようになる。
【００３３】
（４）本発明の第４の態様に係る不揮発性記憶装置では、第１の態様乃至第３の態様のいずれかにおいて、前記不良メモリー情報は、前記冗長メモリーセルアレイに対応して、前記不良メモリーセルを含む消去単位に対応したセクターアドレスと、前記不良メモリーセルを含む前記消去単位を分割したブロックに対応したセクター内ロウアドレスとを有し、前記冗長メモリーセルアレイ選択回路は、前記冗長メモリーセルアレイに対応して設けられ、前記入力アドレス情報の一部と、対応する不良メモリー情報のセクターアドレスとを比較する複数のセクターアドレス比較回路と、前記冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する前記不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う複数のセクター内ロウアドレス優先順位付け回路と、前記複数のセクターアドレス比較回路の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行うセクターアドレス優先順位付け回路とを含み、前記複数のセクター内ロウアドレス優先順位付け回路又は前記セクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択する。
【００３４】
本態様においては、複数のセクターアドレス比較回路と、複数のセクター内ロウアドレス優先順位付け回路とを設け、セクターアドレスが一致したセクター内ロウアドレスの優先順位付けを行うようにしている。そして、消去動作のときには、優先順位付けしたセクター内ロウアドレスに対応した冗長メモリーセルアレイを選択し、それ以外の動作のときにはセクターアドレス優先順位付け回路により決められた優先順位に従って冗長メモリーセルアレイを選択する。こうすることで、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されず、従来のように冗長メモリーセルで救済可能に構成される不揮発性記憶装置を提供することができるようになる。
【００３５】
（５）本発明の第５の態様に係る不揮発性記憶装置は、第４の態様において、前記冗長メモリーセルアレイに対応して設けられ、前記不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダーを含み、前記複数のセクター内ロウアドレス優先順位付け回路は、各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行う。
【００３６】
本態様によれば、冗長メモリーセルアレイに対応して設けられ、不良メモリー情報の前記セクター内ロウアドレスをデコードする複数の冗長デコーダー設けたので、セクターアドレスが一致したセクター内ロウアドレスの優先順位付けを容易に行うことができる。
【００３７】
（６）本発明の第６の態様に係る不揮発性記憶装置は、第４の態様又は第５の態様において、前記複数のセクター内ロウアドレス優先順位付け回路のうち、優先順位が最も低いセクター内ロウアドレス優先順位付け回路の出力に基づいて、前記メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定するメモリーセル選択回路を含む。
【００３８】
本態様においては、冗長メモリーセルアレイ選択回路によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。これにより、上記の効果に加えて、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、誤読み出しのおそれがなくなり、書き換え回数をより一層向上させる不揮発性記憶装置を提供することができるようになる。
【００３９】
（７）本発明の第７の態様に係る不揮発性記憶装置は、第１の態様乃至第６の態様のいずれかにおいて、前記複数のセクター内ロウアドレス優先順位付け回路の各々は、消去動作を行うときにディセーブルに設定される。
【００４０】
本態様によれば、消去動作のときにセクター内ロウアドレスの優先順位付けを行って過剰消去を防止し、それ以外の動作のときにセクターアドレスの優先順位付けに従ってアクセスされる不揮発性半導体記憶装置を提供することができるようになる。
【００４１】
（８）本発明の第８の態様に係る不揮発性記憶装置では、第１の態様乃至第７の態様のいずれかにおいて、前記ブロック単位は、前記不良メモリーセルを救済するための前記冗長メモリーセルアレイの置き換え単位と等しいである。
【００４２】
本態様によれば、冗長メモリーセルアレイに対応して優先順位付けを行う構成を採用することができるので、非常に簡素な構成で、消去動作のときに過剰消去を防止する不揮発性記憶装置を提供することができるようになる。
【００４３】
（９）本発明の第９の態様は、集積回路装置が、上記のいずれか記載の不揮発性記憶装置と、前記不揮発性記憶装置に記憶されたデータに基づいて処理を実行する中央演算処理装置とを含む。
【００４４】
本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い集積回路装置を提供することができるようになる。
【００４５】
（１０）本発明の第１０の態様は、電子機器が、上記のいずれか記載の不揮発性記憶装置を含む。
【００４６】
本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い電子機器を提供することができるようになる。
【００４７】
（１１）本発明の第１１の態様は、電子機器が、上記記載の集積回路装置を含む。
【００４８】
本態様によれば、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置を含む集積回路装置が適用され、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良い電子機器を提供することができるようになる。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態における不揮発性半導体記憶装置の構成例のブロック図。
【図２】第１の実施形態における不良メモリー情報の説明図。
【図３】図２の不良メモリー情報が有するセクターアドレスとセクター内ロウアドレスの説明図。
【図４】図１の不揮発性半導体記憶装置の構成要部の回路図の一例を示す図。
【図５】第２の実施形態における不揮発性半導体記憶装置の構成例のブロック図。
【図６】図５の不揮発性半導体記憶装置の構成要部の回路図の一例を示す図。
【図７】図６の行デコーダーの構成例の回路図。
【図８】本発明に係るマイクロコンピューターの構成例のブロック図。
【図９】本発明に係る電子機器の構成例のブロック図。
【図１０】図１０（Ａ）はモバイル型のパーソナルコンピューターの構成例の斜視図。図１０（Ｂ）は携帯電話機の構成例の斜視図。
【図１１】不良メモリーセルを冗長メモリーセルにより救済する記憶装置が備えるメモリーセルアレイの説明図。
【図１２】従来の冗長回路の構成例を示す図。
【図１３】図１２の冗長回路における消去動作の説明図。
【図１４】図１２の冗長回路における問題点の説明図。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００５１】
〔第１の実施形態〕
図１に、本発明に係る第１の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。図１は、消去動作のときの不揮発性半導体記憶装置の構成要部のブロック図を表す。
【００５２】
第１の実施形態における不揮発性半導体記憶装置（広義には、不揮発性記憶装置）１００は、メモリーセルアレイ１１０と、冗長メモリーセルアレイ選択回路１４０と、行デコーダー１８０とを備えている。メモリーセルアレイ１１０は、図１１と同様の構成のメモリーセルアレイであり、正規メモリーセルアレイ１２０と、冗長メモリーセルアレイ１３０と、ヒューズメモリーセルアレイ（図示せず）とを備えている。正規メモリーセルアレイ１２０は、行単位で分割された正規メモリーセルアレイ行１２００〜１２０Ｎ（Ｎは自然数）を備えている。冗長メモリーセルアレイ１３０は、置き換え単位（例えば４行単位）で分割された冗長メモリーセルアレイ１３２，１３４，１３６，１３８を備えている。
【００５３】
メモリーセルアレイ１１０を構成する正規メモリーセルアレイ１２０、冗長メモリーセルアレイ１３０、及び図示しないヒューズメモリーセルアレイの機能は、図１１のメモリーセルアレイ１０と同様である。即ち、正規メモリーセルアレイ１２０は、複数の不揮発性メモリーを有する。冗長メモリーセルアレイ１３０は、置き換え単位で分割された複数の冗長メモリーセルアレイを備え、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する。
【００５４】
冗長メモリーセルアレイ選択回路１４０は、冗長メモリーセルアレイ１３２，１３４，１３６，１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する。このような冗長メモリーセルアレイ選択回路１４０は、セクターアドレス比較回路１５０，１５２，１５４，１５６と、冗長デコーダー１６０，１６２，１６４，１６６と、優先順位付け回路１７０，１７２，１７４，１７６とを備えている。優先順位付け回路１７０，１７２，１７４，１７６の各々は、セクター内ロウアドレス優先順位付け回路である。
【００５５】
セクターアドレス比較回路１５０、冗長デコーダー１６０、及び優先順位付け回路１７０は、冗長メモリーセルアレイ１３２に対応して設けられる。セクターアドレス比較回路１５２、冗長デコーダー１６２、及び優先順位付け回路１７２は、冗長メモリーセルアレイ１３４に対応して設けられる。セクターアドレス比較回路１５４、冗長デコーダー１６４、及び優先順位付け回路１７４は、冗長メモリーセルアレイ１３６に対応して設けられる。セクターアドレス比較回路１５６、冗長デコーダー１６６、及び優先順位付け回路１７６は、冗長メモリーセルアレイ１３８に対応して設けられる。
【００５６】
セクターアドレス比較回路１５０，１５２，１５４，１５６の各々には、外部から入力されるメモリーセルアレイ１１０の所望のメモリーセルにアクセスするためのアドレス（入力アドレス情報）と、対応する不良メモリー情報とが入力される。セクターアドレス比較回路１５０には、アドレスと、不良メモリー情報１８２とが入力される。セクターアドレス比較回路１５２には、アドレスと、不良メモリー情報１８４とが入力される。セクターアドレス比較回路１５４には、アドレスと、不良メモリー情報１８６とが入力される。セクターアドレス比較回路１５６には、アドレスと、不良メモリー情報１８８とが入力される。
【００５７】
図２に、第１の実施形態における不良メモリー情報１８２，１８４，１８６，１８８の説明図を示す。
図３に、図２の不良メモリー情報１８２，１８４，１８６，１８８が有するセクターアドレスとセクター内ロウアドレスの説明図を示す。
【００５８】
不良メモリー情報１８２，１８４，１８６，１８８の各々は、対応する冗長メモリーセルアレイが救済する正規メモリーセルアレイに対応したアドレスＡ０〜Ａｎと、イネーブルビットＥとを有する。各イネーブルビットＥがイネーブル状態のとき、対応するアドレスＡ０〜Ａｎが有効となる。
【００５９】
アドレスＡ０〜Ａｎは、不良メモリーセルを含むセクターに対応したセクターアドレス１９０と、該セクターを分割したブロックに対応したセクター内ロウアドレス１９２とにより構成される。図３に示すように、セクターアドレス１９０は、メモリーセルアレイ１１０内で、消去単位であるセクターを指定するアドレスであり、例えば１６行単位のセクターを指定する。セクター内ロウアドレス１９２は、セクターアドレス１９０により指定されたセクターを分割したブロックを指定するアドレスであり、例えば４行単位の置き換えブロックを指定する。
【００６０】
即ち、消去動作の消去単位は、置き換え単位より大きい。第１の実施形態において、冗長メモリーセルにより救済される置き換え単位を４行とすると、セクターアドレス１９０はアドレスＡ２〜Ａｎであり、セクター内ロウアドレス１９２はアドレスＡ１，Ａ０である。
【００６１】
各冗長メモリーセルアレイに対応する不良メモリー情報は、図示しない不良メモリー情報記憶部に記憶され、又は図示しない不良メモリー情報設定部に設定される。第１の実施形態では、各冗長メモリーセルアレイに対応する不良メモリー情報が、メモリーセルアレイ１１０のヒューズメモリーセルアレイ（図示せず）に格納され、適宜読み出されるものとする。
【００６２】
図１において、セクターアドレス比較回路１５０は、外部からのアドレスのうちセクターを指定する部分（Ａ２〜Ａｎ）と、不良メモリー情報１８２のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号Ｒ０を出力する。セクターアドレス比較回路１５２は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報１８４のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号Ｒ１を出力する。セクターアドレス比較回路１５４は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報１８６のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号Ｒ２を出力する。セクターアドレス比較回路１５６は、外部からのアドレスのうちセクターを指定する部分と、不良メモリー情報１８８のセクターアドレスとを比較し、比較結果に対応した冗長メモリーセルアレイ選択信号Ｒ３を出力する。即ち、セクターアドレス比較回路１５０，１５２，１５４，１５６は、冗長メモリーセルアレイに対応して設けられ、外部からのアドレスの一部と、対応する不良メモリー情報のセクターアドレスとを比較する。ここで、冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３は、それぞれ冗長メモリーセルアレイ１３２，１３４，１３６，１２８の選択信号である。
【００６３】
冗長デコーダー１６０，１６２，１６４，１６６には、不良メモリー情報１８２，１８４，１８６，１８８のセクター内ロウアドレスが入力され、セクター内ロウアドレスをデコードし、デコード結果を出力する。なお、冗長デコーダー１６０，１６２，１６４，１６６は、不揮発性半導体記憶装置１００の初期化後にヒューズメモリーセルアレイから不良メモリー情報１８２，１８４，１８６，１８８が読み出される期間内にデコード結果を確定させておくことが望ましい。こうすることで、後段の優先順位付け回路によるセクター内ロウアドレスの優先順位付けを早期に確定させることができるようになる。
【００６４】
冗長メモリーセルアレイ１３２，１３４，１３６，１３８は、予め優先順位が決められており、冗長メモリーセルアレイ１３２，１３４，１３６，１３８に対応して設けられる優先順位付け回路１７０，１７２，１７４，１７６も同様に優先順位が決められる。優先順位付け回路１７０，１７２，１７４，１７６は、冗長メモリーセルアレイに対応して設けられ、対応するセクターアドレス比較回路の出力に基づいてセクターが一致する不良メモリー情報のセクター内ロウアドレスの優先順位付けを行う。第１の実施形態では、冗長メモリーセルアレイ１３８が最も優先順位が高く、冗長メモリーセルアレイ１３２が最も優先順位が低いものとする。
【００６５】
優先順位付け回路１７６は、冗長デコーダー１６６のデコード結果と、セクターアドレス比較回路１５６からの冗長メモリーセルアレイ選択信号Ｒ３とが入力される。また、優先順位付け回路１７０，１７２，１７４は、対応する冗長デコーダーのデコード結果と、対応するセクターアドレス比較回路からの冗長メモリーセルアレイ選択信号と、上位側の優先順位付け回路の結果とが入力される。
【００６６】
各優先順位付け回路は、入力される冗長メモリーセルアレイ選択信号をイネーブル信号として、対応する冗長デコーダーによりデコードされたセクター内ロウアドレスの優先順位付けを行う。
【００６７】
例えば、優先順位付け回路１７６は、冗長メモリーセルアレイ選択信号Ｒ３がアクティブのとき、冗長デコーダー１６６によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号Ｊ３をアクティブに設定する。このとき、優先順位付け回路１７４は、優先順位付け回路１７６による優先順位付けの結果によりマスクされ、選択信号Ｊ２を非アクティブに設定する。同様に、下位側の優先順位付け回路１７２，１７０も、選択信号Ｊ１，Ｊ０を非アクティブに設定する。
【００６８】
一方、例えば、優先順位付け回路１７６は、冗長メモリーセルアレイ選択信号Ｒ３が非アクティブのとき、選択信号Ｊ３を非アクティブに設定する。ここで、優先順位付け回路１７４は、冗長メモリーセルアレイ選択信号Ｒ２がアクティブのとき、冗長デコーダー１６４によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号Ｊ２をアクティブに設定する。このとき、優先順位付け回路１７２は、優先順位付け回路１７４による優先順位付けの結果によりマスクされ、選択信号Ｊ１を非アクティブに設定する。同様に、下位側の優先順位付け回路１７０も、選択信号Ｊ０を非アクティブに設定する。
【００６９】
また、優先順位付け回路１７４は、冗長メモリーセルアレイ選択信号Ｒ２が非アクティブのとき、選択信号Ｊ２を非アクティブに設定する。ここで、優先順位付け回路１７２は、冗長メモリーセルアレイ選択信号Ｒ１がアクティブのとき、冗長デコーダー１６２によりデコードされたセクター内ロウアドレスの優先順位が最も高いため、選択信号Ｊ１をアクティブに設定する。このとき、優先順位付け回路１７０は、優先順位付け回路１７２による優先順位付けの結果によりマスクされ、選択信号Ｊ０を非アクティブに設定する。
【００７０】
以上のように、セクターアドレスは、各セクターアドレス比較回路により経路Ｋ１の方向で選択される。そして、セクター内ロウアドレスは、各優先順位付け回路により経路Ｋ２の方向に優先順位付けが行われる。
【００７１】
行デコーダー１８０は、外部からのアドレスをデコードし、正規メモリーセルアレイ１２０の対応する正規メモリーセルアレイの選択信号をアクティブにする。これにより、対応する正規メモリーセルアレイが選択される。
【００７２】
図４に、図１の不揮発性半導体記憶装置１００の構成要部の回路図の一例を示す。図４は、図１の冗長メモリーセルアレイ選択回路１４０の構成例の回路図を表す。図４において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
【００７３】
冗長メモリーセルアレイ選択回路１４０は、セクターアドレス比較回路１５０〜１５６、冗長デコーダー１６０〜１６６、及び優先順位付け回路１７０〜１７６に加えて、セクターアドレス優先順位付け回路１９６を備えている。
【００７４】
この冗長メモリーセルアレイ選択回路１４０には、優先設定信号ＰＳＥが入力される。優先設定信号ＰＳＥは、書き込み動作及び読み出し動作のときにＨレベルに設定され、消去動作のときにＬレベルに設定される。優先順位付け回路１７０，１７２，１７４，１７６は、優先設定信号ＰＳＥがＬレベルである消去動作時にイネーブルに設定され、優先設定信号ＰＳＥがＨレベルである書き込み動作時又は読み出し動作時にディセーブルに設定される。
【００７５】
冗長メモリーセルアレイ選択回路１４０は、セクターアドレス優先順位付け回路１９６の前段側に、セクター内ロウアドレスの優先順位付け回路１７０，１７２，１７４，１７６を備えた構成を有している。
【００７６】
以下、優先設定信号ＰＳＥがＬレベルに設定されているものとして説明する。
【００７７】
冗長デコーダー１６０，１６２，１６４，１６６によりデコードされる２ビットのセクター内ロウアドレスに対応する４ブロックの各々は、図４の経路Ｌ０〜Ｌ３の方向に優先順位付けが行われる。
【００７８】
不良メモリー情報１８８のイネーブルビットＥがアクティブのとき、冗長デコーダー１６６は、セクター内ロウアドレスをデコードする。優先順位付け回路１７６は、冗長デコーダー１６６のデコード結果を用いて、冗長メモリーセルアレイ１３８を選択し、下位側の優先順位付け回路１７０，１７２，１７４が当該セクター内ロウアドレスの冗長メモリーセルアレイを非選択にする。
【００７９】
不良メモリー情報１８８のイネーブルビットＥが非アクティブのとき、冗長デコーダー１６６の出力は無効化され、優先順位付け回路１７６は、冗長メモリーセルアレイ１３８を非選択にする。
【００８０】
優先順位付け回路１７０，１７２，１７４は、セクター内ロウアドレス毎に、冗長デコーダーのデコード結果と上位側の優先順位付け回路からの優先順位付けの結果とを用いて、優先順位付けを行う。即ち、優先順位付け回路１７０，１７２，１７４は、各セクターアドレス比較回路においてセクターが一致する冗長メモリーセルアレイに対応する冗長デコーダーの出力の優先順位付けを行う。優先順位付け回路１７０，１７２，１７４が有する５入力１出力ＮＡＮＤ回路は、消去動作のときに同じセクター内ロウアドレスが選択されているときにＬレベルを出力する。また、これらの５入力１出力ＮＡＮＤ回路は、消去動作を除く書き込み動作又は読み出し動作のとき、又は消去動作において異なるセクター内ロウアドレスが選択されているときにＨレベルを出力する。
【００８１】
セクターアドレス優先順位付け回路１９６は、セクターアドレス比較回路１５０，１５２，１５４，１５６の出力に基づいて、所与の優先順位に従って冗長メモリーセルアレイの優先順位付けを行う。そして、冗長メモリーセルアレイ選択回路１４０は、優先順位付け回路１７０，１７２，１７４，１７６又はセクターアドレス優先順位付け回路１９６により決められた優先順位に従って冗長メモリーセルアレイを選択する。具体的には、冗長メモリーセルアレイ選択回路１４０は、消去動作のときには優先順位付け回路１７０，１７２，１７４，１７６により決められた優先順位に従って冗長メモリーセルアレイを選択する。また冗長メモリーセルアレイ選択回路１４０は、書き込み動作又は読み出し動作のときにはセクターアドレス優先順位付け回路１９６により決められた優先順位に従って冗長メモリーセルアレイを選択する。
【００８２】
このような冗長メモリーセルアレイ選択回路１４０では、優先順位付け回路１７０，１７２，１７４，１７６の５入力１出力ＮＡＮＤ回路の出力により、セクターアドレス優先順位付け回路１９６による冗長メモリーセルアレイの選択信号をマスクする。
【００８３】
以上のような構成において、冗長メモリーセルアレイ（不良メモリー情報）毎に、セクターアドレス比較回路１５０，１５２，１５４，１５６が、セクターアドレスの一致を検出し、冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３を出力する。冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３のうち、セクターアドレスが一致した冗長メモリーセルアレイ選択信号がＨレベルとなる。このとき、不良メモリー情報１８２，１８４，１８６，１８８によって、冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３の１つがＨレベルとなったり、複数がＨレベルとなったりする。冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３のうち複数の冗長メモリーセルアレイ選択信号がＨレベルとなる第１のケースは、同一セクター内に複数の冗長メモリーセルアレイが使用されているケースである。冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３のうち複数の冗長メモリーセルアレイ選択信号がＨレベルとなる第２のケースは、一度救済した冗長メモリーセルアレイを再度別の冗長メモリーセルアレイで救済したケースである。
【００８４】
優先順位付け回路１７２，１７４，１７６は、冗長メモリーセルアレイ選択信号をイネーブル信号として、Ｈレベルが入力される優先順位付け回路による優先順位付けの結果を下位側の優先順位付け回路に送る。この結果、優先設定信号ＰＳＥがＬレベルのとき、冗長メモリーセルアレイ選択信号Ｒ０〜Ｒ３がＨレベルになったとしても、セクター内ロウアドレスが同一の場合は、上記のように上位側の冗長メモリーセルアレイが優先されて選択される。また、セクター内ロウアドレスが異なれば当該冗長メモリーセルアレイが選択される。
【００８５】
以上のように、第１の実施形態によれば、消去動作時において、セクターアドレスが一致した複数の冗長メモリーセルアレイの中で、セクター内ロウアドレスの優先順位付けが行われる。即ち、冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って、ブロック単位で少なくとも１つの冗長メモリーセルアレイを選択する。また、書き込み動作時又は読み出し動作時においては、セクター内ロウアドレスの優先順位付けが無効化される。
【００８６】
これにより、消去動作を行うときに、不良メモリーセルが発生した冗長メモリーセルアレイが選択されなくなり、過剰消去されることがなくなる。そのため、一度、正規メモリーセルを救済した冗長メモリーセルに不良が発生し、再度、別の冗長メモリーセルに置き換えた場合、消去動作時は優先順位が上位の冗長メモリーセルのみが消去対象として選択される。これにより、繰り返し書き換えを行っても不良メモリーセルを含む冗長メモリーセルアレイが過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性半導体記憶装置１００の誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。
【００８７】
また、冗長メモリーセルアレイ選択回路１４０は、消去動作を除く動作時（書き込み動作時又は読み出し動作時）において、入力アドレス情報と不良メモリー情報とに基づいて決定される複数の冗長メモリーセルアレイの中から最も優先順位の高い冗長メモリーセルアレイを選択する。こうすることで、書き込み動作時又は読み出し動作時には、従来通り、正規メモリーセルアレイ１２０内の正規メモリーセルを救済した冗長メモリーセルへのアクセスが可能となる。
【００８８】
〔第２の実施形態〕
第１の実施形態では、冗長メモリーセルアレイのうち不良メモリーセルを含む冗長メモリーセルアレイを非選択にすることで、冗長メモリーセルアレイ内の不良メモリーセルの過剰消去を防止していたが、本発明に係る実施形態は、これに限定されるものではない。本発明に係る第２の実施形態では、消去動作を行うときに、更に、正規メモリーセルアレイ内の不良メモリーセルの過剰消去の防止を図る。
【００８９】
図５に、本発明に係る第２の実施形態における不揮発性半導体記憶装置の構成例のブロック図を示す。図２は、消去動作のときの不揮発性半導体記憶装置の構成要部のブロック図を表す。
【００９０】
第２の実施形態における不揮発性半導体記憶装置１００ａが第１の実施形態における不揮発性半導体記憶装置１００と異なる点は、行デコーダーの構成である。不揮発性半導体記憶装置１００ａが備える行デコーダー１８０ａには、優先順位付け回路１７０，１７２，１７４，１７６のうち最も優先順位の低い最終段の優先順位付け回路１７０からの優先順位付けの結果が入力される。行デコーダー１８０ａは、優先順位付け回路１７０からの優先順位付けの結果に基づき、冗長メモリーセルアレイが選択されたときに対応する正規メモリーセルを非選択にする制御を行う。
【００９１】
こうすることで、正規メモリーセルアレイ１２０内で不良メモリーセルが発生し、冗長メモリーセルに置き換えた場合に、不良メモリーセルを含む正規メモリーセル行を非選択とすることができる。これにより、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。
【００９２】
図６に、図５の不揮発性半導体記憶装置１００ａの構成要部の回路図の一例を示す。図６は、図５の冗長メモリーセルアレイ選択回路１４０と行デコーダー１８０ａの構成例の回路図を表す。図６において、図４又は図５と同様の部分には同一符号を付し、適宜説明を省略する。
図７に、図６の行デコーダー１８０ａの構成例の回路図を示す。図７において、図６と同様の部分には同一符号を付し、適宜説明を省略する。
【００９３】
図６に示すように、行デコーダー（広義には、メモリーセル選択回路）１８０ａには、冗長メモリーセルアレイ毎の優先順位付け回路１７０からの優先順位付けの結果に対応した出力信号の各々が、インバーター回路によって反転されて入力される。
【００９４】
行デコーダー１８０ａは、セクターアドレスプリデコーダー２００と、セクター内ロウアドレスプリデコーダー２０２と、正規メモリーセルが接続されるワードライン毎に設けられた複数のワードライン選択回路１８６０〜１８６Ｎとを備えている。セクターアドレスプリデコーダー２００は、外部から入力されるアドレスＡ０〜ＡｎのうちアドレスＡ２〜Ａｎをデコードして、セクターアドレスに対応したワードラインの選択信号を生成する。
【００９５】
セクター内ロウアドレスプリデコーダー２０２は、外部から入力されるアドレスＡ０〜ＡｎのうちアドレスＡ０，Ａ１をデコードして、セクター内ロウアドレスに対応した選択信号を生成する。セクター内ロウアドレスプリデコーダー２０２には、冗長メモリーセルアレイ毎の優先順位付け回路１７０からの優先順位付けの結果に対応した出力信号が入力され、消去動作を行うとき、対応するセクター内ロウアドレスのデコード結果がマスクされる。消去動作は、イレーズ信号により指定されるようになっている。これにより、冗長メモリーセルアレイが選択されたセクター内ロウアドレスの選択信号は、非選択状態となる。
【００９６】
ワードライン選択回路１８６０〜１８６Ｎの各々は、セクターアドレスプリデコーダー２００のデコード結果と、セクター内ロウアドレスプリデコーダー２０２の出力とに基づいて、対応するワードラインの選択信号を生成する。
【００９７】
以上のような構成により、行デコーダー１８０ａは、複数の優先順位付け回路のうち優先順位が最も低い優先順位付け回路１７０の出力に基づき、正規メモリーセルアレイを構成する不揮発性メモリーセルに接続されるワードラインを非選択に設定する。即ち、不揮発性半導体記憶装置１００ａは、消去動作時において、冗長メモリーセルアレイ選択回路１４０によって選択された冗長メモリーセルアレイを構成する不揮発性メモリーセルをブロック単位で消去する。このとき、不揮発性半導体記憶装置１００ａは、冗長メモリーセルアレイ選択回路１４０によって選択された冗長メモリーセルアレイに救済された正規メモリーセルアレイ内の不揮発性メモリーセルについては消去しない。
【００９８】
このような第２の実施形態によれば、第１の実施形態の効果に加えて、繰り返し書き換えを行っても不良メモリーセルを含む正規メモリーセル行が過剰に消去されることなく、読み出し時のリーク電流の増加を抑えることができるようになる。その結果、不揮発性半導体記憶装置１００ａの誤読み出しのおそれがなくなり、書き換え回数をより一層向上させることができるようになる。
【００９９】
〔集積回路装置への適用〕
上記のいずれかの実施形態における不揮発性半導体記憶装置は、信頼性の向上及び書き換え回数の向上を図る集積回路装置への内蔵に好適である。以下では、上記のいずれかの実施形態における不揮発性半導体記憶装置が内蔵される集積回路装置としてマイクロコンピューターを例に説明するが、本発明に係る集積回路装置は、マイクロコンピューターに限定されるものではない。
【０１００】
図８に、本発明に係るマイクロコンピューターの構成例のブロック図を示す。
【０１０１】
マイクロコンピューター４００は、中央演算処理装置（Central Processing Unit：以下、ＣＰＵ）４１０と、読み出し専用メモリー（Read Only Memory：ＲＯＭ）４１２と、ランダムアクセスメモリー（Random Access Memory：ＲＡＭ）４１４とを備えている。更に、マイクロコンピューター４００は、表示ドライバー４１６と、タイマー回路４１８と、Ｉ／Ｏ回路４２０と、電源回路４２２とを備えている。ＣＰＵ４１０、ＲＯＭ４１２、ＲＡＭ４１４、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２は、バス４２４を介して接続される。
【０１０２】
ＣＰＵ４１０は、バス４２４を介して、ＲＯＭ４１２又はＲＡＭ４１４に記憶されたプログラム又はデータを読み出し、読み出したプログラム又はデータに対応した処理を実行する。これにより、ＣＰＵ４１０は、表示ドライバー４１６、タイマー回路４１８、Ｉ／Ｏ回路４２０及び電源回路４２２を制御する。ＲＯＭ４１２は、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用され、予めプログラムが記憶される。ＲＡＭ４１４は、プログラムの記憶領域又は作業領域として用いられる。表示ドライバー４１６は、ＣＰＵ４１０等によって生成されＲＡＭ４１４に格納される画像データに基づいて、マイクロコンピューター４００の外部に接続される表示装置に対して画像表示制御を行う。タイマー回路４１８は、時間を計時し、ＣＰＵ４１０へのタイマー割り込み等を行う。Ｉ／Ｏ回路４２０は、マイクロコンピューター４００の外部に接続される機器からのＩ／Ｏアクセスを実現する。電源回路４２２は、マイクロコンピューター４００を構成する各部に供給する電源を生成する。
【０１０３】
このように、上記のいずれかの実施形態における不揮発性半導体記憶装置が適用されたマイクロコンピューター４００では、過剰消去が行われることがなくなり、書き換え回数の向上を図るＲＯＭ４１２が搭載される。そのため、ＲＯＭ４１２に繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがなく、信頼性の高く、使い勝手の良いマイクロコンピューターを提供することができるようになる。
【０１０４】
〔電子機器〕
上記のいずれかの実施形態における不揮発性半導体記憶装置、又は図８のマイクロコンピューター４００は、次のような電子機器に適用することができる。
【０１０５】
図９に、本発明に係る電子機器の構成例のブロック図を示す。
【０１０６】
電子機器５００は、処理部５１０と、記憶部５１２と、操作部５１４と、表示部５１６とを含んで構成される。例えば、処理部５１０の機能は、公知のマイクロコンピューターにより実現され、記憶部５１２の機能は、ハードディスクドライブ装置や、上記のいずれかの実施形態における不揮発性半導体記憶装置により実現される。或いは、例えば処理部５１０の機能は、図８のマイクロコンピューター４００により実現され、記憶部５１２の機能は、ハードディスクドライブ装置や公知の記憶装置により実現される。操作部５１４は、電子機器５００を制御するための入力データを受け付ける。処理部５１０は、操作部５１４により受け付けられた入力データに応じて、処理を変更することができる。表示部５１６の機能は、液晶表示パネルや有機エレクトロルミネッセンス（Electro-Luminescence：ＥＬ）ディスプレイ装置等の公知の表示装置により実現される。このような表示部５１６は、処理部５１０によって生成された画像を表示する。
【０１０７】
図１０（Ａ）、図１０（Ｂ）に、図９の電子機器５００の構成例の斜視図を示す。図１０（Ａ）は、モバイル型のパーソナルコンピューターの構成例の斜視図を表す。図１０（Ｂ）は、携帯電話機の構成例の斜視図を表す。
【０１０８】
図９の電子機器５００の構成例の１つである図１０（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０と、操作部８３０とを含む。本体部８１０は、図９の処理部５１０、記憶部５１２等を有する。表示部８２０は、図９の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部８３０は、図９の操作部５１４に対応し、キーボード等によりその機能が実現される。このような操作部８３０を介した操作情報が本体部８１０の処理部５１０によって解析され、その操作情報に応じて表示部８２０に画像が表示される。これにより、繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがない不揮発性半導体記憶装置が適用され、信頼性の向上や使い勝手の向上を図るパーソナルコンピューター８００を提供することができるようになる。
【０１０９】
図９の電子機器５００の構成例の１つである図１０（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０と、操作部９３０とを含む。本体部９１０は、図９の処理部５１０、記憶部５１２等を有する。表示部９２０は、図９の表示部５１６に対応し、例えば液晶表示パネル等によりその機能が実現される。操作部９３０は、図９の操作部５１４に対応し、ボタン等によりその機能が実現される。このような操作部９３０を介した操作情報が本体部９１０の処理部５１０によって解析され、その操作情報に応じて表示部９２０に画像が表示される。これにより、繰り返し書き換えを行っても、誤読み出しによる誤動作のおそれがない不揮発性半導体記憶装置が適用され、信頼性の向上や使い勝手の向上を図る携帯電話機９００を提供することができるようになる。
【０１１０】
なお、図９の電子機器５００として、図１０（Ａ）、図１０（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
【０１１１】
以上、本発明に係る不揮発性記憶装置、集積回路装置、及び電子機器等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１１２】
（１）上記の実施形態では、本発明に係る不揮発性記憶装置として、不揮発性半導体記憶装置を例に説明したが、本発明はこれに限定されるものではない。
【０１１３】
（２）上記の実施形態において、「ゲート」という語句は、ゲート端子、ゲート領域、又はゲート電極を意味する。同様に、「ドレイン」という語句は、ドレイン端子、ドレイン領域、又はドレイン電極を意味する。また、「ソース」という語句は、ソース端子、ソース領域、又はソース電極を意味する。
【０１１４】
（３）上記の実施形態において、消去単位を１６行、置き換え単位を８行として説明したが、本発明はこれに限定されるものではない。
【０１１５】
（４）上記の実施形態において、セクター内ロウアドレスを２ビットで表現していたが、本発明はセクター内ロウアドレスを表現するビット数に限定されるものではない。
【０１１６】
（５）上記の実施形態において、置き換え単位で優先順位付けを行っていたが、本発明はこれに限定されるものではない。消去単位より小さいブロック単位で優先順位付けを行うものに適用することができる。
【０１１７】
（６）上記の実施形態において、冗長メモリーセルアレイ選択回路は、図４又は図６の構成で、セクター内ロウアドレスの優先順位付けを行うものとして説明したが、本発明はこれに限定されるものではない。
【０１１８】
（７）上記の実施形態において、本発明を、不揮発性記憶装置、集積回路装置、及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態における冗長メモリーセルアレイの消去方法、冗長メモリーセルにより救済された正規メモリーセルアレイの消去方法、メモリーセル選択方法等であってもよい。
【符号の説明】
【０１１９】
１０，１１０…メモリーセルアレイ、  ２０，１２０…正規メモリーセルアレイ、
３０，３２，３４，３６，３８，１３０，１３２，１３４，１３６，１３８…冗長メモリーセルアレイ、  ４０…ヒューズメモリーセルアレイ、  ５０…冗長回路、
５２，５４，５６，５８…アドレス比較回路、  ６０…アドレスデコーダー、
６２…優先順位付け回路、  ６４，６６，６８，７０，１８２，１８４，１８６，１８８…不良メモリー情報、
１００，１００ａ…不揮発性半導体記憶装置（不揮発性記憶装置）、
１２００〜１２０Ｎ…正規メモリーセル行、
１４０…冗長メモリーセルアレイ選択回路、
１５０，１５２，１５４，１５６…セクターアドレス比較回路、
１６０，１６２，１６４，１６６…冗長デコーダー、
１７０，１７２，１７４，１７６…優先順位付け回路（セクター内ロウアドレス優先順位付け回路）
１８０，１８０ａ…行デコーダー、  １８６０〜１８６Ｎ…ワードライン選択回路、
１９０…セクターアドレス、  １９２…セクター内ロウアドレス、
１９６…セクターアドレス優先順位付け回路、
２００…セクターアドレスプリデコーダー、
２０２…セクター内ロウアドレスプリデコーダー、
４００…マイクロコンピューター、  ４１０…ＣＰＵ、  ４１２…ＲＯＭ、
４１４…ＲＡＭ、  ４１６…表示ドライバー、  ４１８…タイマー回路、
４２０…Ｉ／Ｏ回路、  ４２２…電源回路、  ４２４…バス、  ５００…電子機器、
５１０…処理部、  ５１２…記憶部、  ５１４…操作部、
５１６，８２０，９２０…表示部、  ８００…パーソナルコンピューター、
８１０，９１０…本体部、  ８３０，９３０…操作部、  ９００…携帯電話機、
ＢＬ…ビットライン、  Ｊ０〜Ｊ３…選択信号、
ＭＥ１，ＭＥ２，ＭＥ３，ＭＥ４，ＭＥ５，ＭＥ６，ＭＥ７…不良メモリーセル、
ＰＳＥ…優先設定信号、  Ｒ０〜Ｒ３…冗長メモリーセルアレイ選択信号、
ＷＬ…ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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