(57)【要約】【課題】より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。【解決手段】実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を備える。前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン層と、
前記ドレイン層の上に設けられたドリフト領域と、
前記ドリフト領域の上に設けられたベース領域と、
前記ベース領域の表面に選択的に設けられたソース領域と、
前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層に接続された第１主電極と、
前記ソース領域および前記ベース領域に接続された第２主電極と、
を備え、
前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１導電層に含まれる不純物濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）以上であり、
前記第２導電層に含まれる不純物濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）未満であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電層の材質および前記第２導電層の材質は、ポリシリコンであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜は、酸化アルミニウムを含む材質で構成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、を含む半導体積層体を準備する工程と、
前記ベース領域の表面から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介して、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含むゲート電極を形成する工程と、
前記ベース領域の表面に選択的にソース領域を形成する工程と、
前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を形成する工程と、
を備え、
前記第２導電層の不純物濃度を前記第１導電層の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高密度チャネルを有するＭＯＳ電界効果型トランジスタとして、トレンチゲート型のＭＯＳ電界効果型トランジスタがある。この半導体装置においては、半導体基板の表面に設けられた半導体層の表面から半導体基板に向かってトレンチが設けられ、このトレンチ内にゲート絶縁膜を介して、ポリシリコン（ｐｏｌｙ−Ｓｉ）層等のゲート電極が設けられている。例えば、トレンチ内にポリシリコン層を真空処理によって形成した後、ポリシリコン層上部の余剰部分をエッチング処理によって除去する。また、オン抵抗の低減化に適しているｎチャネルＭＯＳ電界効果型トランジスタの場合、ゲート電極としてのポリシリコン層には、通常、ｎ形の不純物が含有される。ゲート電極と半導体層との間には、ゲート絶縁膜が設けられている。
【０００３】
最近では、ゲート絶縁膜の材質として、酸化アルミニウム（Ａｌ２Ｏ３）等のＨｉｇｈ−ｋ（高誘電率）材料を用いる技術が注目されている。ゲート絶縁膜がＨｉｇｈ−ｋ材料であれば、酸化シリコン（ＳｉＯ２）に比べ、ゲート絶縁膜を薄くさせる必要がなく、ゲート絶縁膜を透過して電流が流れる漏れ電流も抑制できる。その結果、ソース領域とドレイン領域との実質的なオン抵抗を下げることができる。
【０００４】
しかしながら、ゲート絶縁膜の材質として、Ｈｉｇｈ−ｋ材料の１つである酸化アルミニウム（Ａｌ２Ｏ３）を用いた場合、上述したエッチング処理の際に、ゲート絶縁膜とゲート電極との界面付近のｎ形ポリシリコン層のエッチング速度が増加して、ゲート電極の平坦性が悪くなるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−００３９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を備える。前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低い。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。
【図２】半導体装置の製造過程を説明するための断面模式図である。
【図３】半導体装置の製造過程を説明するための断面模式図である。
【図４】ゲート電極表面の平坦性が失われる要因の一例を説明する図である。
【図５】実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図６】実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
図１は、実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。図１（ａ）は、図１（ｂ）のＡ−Ｂ断面が示されている。図１（ｂ）は、図１（ａ）のＸ−Ｙ切断面を上からみた状態が示されている。
【００１１】
図１に例示された半導体装置１は、トレンチゲート型のＭＯＳ（Metal Oxide Semiconductor）電界効果型トランジスタである。また、半導体装置１は、上下電極構造を有する。
【００１２】
半導体装置１においては、ｎ＋形のドレイン層１０の上に、ｎ−形のドリフト領域１１が設けられている。ドリフト領域１１の上には、ｐ形のベース領域（チャネル領域）１２が設けられている。ベース領域１２の上には、ｎ＋形のソース領域１３が選択的に設けられている。
【００１３】
半導体装置１においては、ソース領域１３からベース領域１２を貫通し、ドリフト領域１１に到達するトレンチ２０が設けられている。トレンチ２０は、ソース領域１３、ベース領域１２、およびドリフト領域１１のそれぞれに接している。トレンチ２０内には、ゲート絶縁膜２１を介してゲート電極２２が設けられている。
【００１４】
ゲート電極２２は、第１導電層である第１ポリシリコン層２３と、第２導電層である第２ポリシリコン層２４と、を含む。第２ポリシリコン層２４は、第１ポリシリコン層２３と、ゲート絶縁膜２１と、の間に介在している。第２ポリシリコン層２４の不純物濃度は、第１ポリシリコン層２３の不純物濃度よりも低い。  
なお、ゲート電極２２およびソース領域１３は、図１（ｂ）に示すように、ストライプ状に延在している。
【００１５】
例えば、第１ポリシリコン層２３に含まれる不純物濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）以上である。第２ポリシリコン層２４に含まれる不純物濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）未満である。
【００１６】
ドレイン層１０の下には、第１主電極であるドレイン電極５０が接続されている。ソース領域１３およびベース領域１２には、第２主電極であるソース電極５１が接続されている。
【００１７】
ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１３のそれぞれの主成分は、例えば、シリコン（Ｓｉ）である。
【００１８】
ゲート絶縁膜２１の材質は、例えば、Ｈｉｇｈ−ｋ材の１つである酸化アルミニウム（アルミナ（Ａｌ２Ｏ３））である。  
ドレイン電極５０およびソース電極５１の材質は、例えば、銅（Ｃｕ）である。
【００１９】
ｎ形不純物としては、リン（Ｐ）、砒素（Ａｓ）等の５族元素を用いる。ｐ形不純物としては、ホウ素（Ｂ）等の３族元素を用いる。
【００２０】
次に、実施形態に係る半導体装置１の製造方法を説明する。以下に説明する製造過程では、ゲート電極２２の製造過程について詳細に説明する。実施形態に係る半導体装置１の製造方法を説明する前に、参考例に係る半導体装置の製造過程について説明する。  
図２および図３は、半導体装置の製造過程を説明するための断面模式図である。  
参考例に係る半導体装置においては、ゲート電極が単層のｎ形ポリシリコンからなる。
【００２１】
まず、図２（ａ）に示すように、シリコン基板であるｎ＋形のドレイン層１０の上に、エピタキシャル成長法によって、ドリフト領域１１を形成する。続いて、ドリフト領域１１の表面に、イオン注入法によってベース領域１２を形成する。これにより、ドレイン層１０と、ドリフト領域１１と、ベース領域１２と、を含む半導体積層体３０が形成される。
【００２２】
続いて、ベース領域１２の上に、ベース領域１２の一部が露出するように、マスク部材６０を形成する。マスク部材６０の開口部６０ｈからは、ベース領域１２の一部が露出している。マスク部材６０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。マスク部材６０は、例えば、フォトリソグラフィによって形成される。
【００２３】
次に、図２（ｂ）に示すように、ベース領域１２の表面からベース領域１２を貫通し、ドリフト領域１１にまで到達するトレンチ２０を形成する。トレンチ２０は、マスク部材６０をエッチング用のマスクとする反応性イオンエッチング（RIE:Reactive Ion Etching）によって形成される。この後、マスク部材６０は、エッチング処理により除去される。
【００２４】
次に、図３（ａ）に示すように、トレンチ２０の内壁に、ゲート絶縁膜２１を形成する。ゲート絶縁膜２１の材質は、酸化アルミニウムである。続いて、ベース領域１２の上、およびトレンチ２０内に、ｎ形ポリシリコン層２２０ＬをＣＶＤ（Chemical Vapor Deposition）によって形成する。トレンチ２０内では、ｎ形ポリシリコン層２２０Ｌがゲート絶縁膜２１を介して形成される。ｎ形ポリシリコン層２２０Ｌのｎ形不純物の濃度は、５×１０２０（ａｔｏｍｓ／ｃｍ３）である。
【００２５】
次に、ベース領域１２上のｎ形ポリシリコン層２２０Ｌ、並びにトレンチ２０内のｎ形ポリシリコン層２２０Ｌの上層を、化学ドライエッチング（CDE:Chemical Dry Etching）によって、エッチバックする。エッチバック後の状態を、図３（ｂ）に示す。
【００２６】
図３（ｂ）に示すように、トレンチ２０内においては、ｎ形ポリシリコン層２２０Ｌの上層が除去されて、ゲート絶縁膜２１を介してゲート電極２２０が形成される。
【００２７】
ただし、ゲート絶縁膜２１近傍ほど、ゲート電極２２０がよりエッチングされて、ゲート電極２２０の表面については平坦性が失われる場合がある。例えば、図３（ｂ）には、ゲート絶縁膜２１近傍のゲート電極２２０の表面において、凹部２２０ｒが形成された状態が示されている。
【００２８】
このような凹部２２０ｒが形成されると、ゲート電極２２０がゲート絶縁膜２１を介してベース領域１２に隣接せず、ゲート電極２２０の電位制御によって、ベース領域１２に反転層を形成することができなくなる場合がある。すなわち、ゲート電極２２０の電位制御によって、ＭＯＳ電界効果型トランジスタのスイッチングが充分にできなくなる場合がある。
【００２９】
図４は、ゲート電極表面の平坦性が失われる要因の一例を説明する図である。  
参考例では、ゲート絶縁膜２１の材質として、酸化アルミニウムを用いている。このような酸化アルミニウム層（ゲート絶縁膜２１）の上に、ｎ形ポリシリコン層２２０Ｌを形成すると、図４（ａ）に示すように、酸化アルミニウム層とｎ形ポリシリコン層２２０Ｌとの界面において、Ｓｉ（シリコン）−アルミニウム（Ａｌ）結合が形成される。
【００３０】
この場合、アルミニウム（Ａｌ）は、ｐ形のドーパントとして働く。これにより、ゲート絶縁膜２１とｎ形ポリシリコン層２２０Ｌとの界面近傍のポリシリコン層は、ｐ形ポリシリコン層になる。すなわち、ｐ形ポリシリコン層とｎ形ポリシリコン層２２０Ｌとの間でｐｎ接合面が形成されてしまう。
【００３１】
この結果、図４（ｂ）に示すように、ｐｎ接合面のｎ形ポリシリコン層２２０Ｌ側には、プラス（＋）の空間電荷が発生する。このため、ｎ形ポリシリコン層２２０Ｌ中の電子は、ｐｎ接合界面付近に集中する。
【００３２】
一方、化学ドライエッチングにおいては、ｎ形ポリシリコンのエッチング速度がｐ形ポリシリコンのエッチング速度よりも速い。この要因の１つに、ｎ型ポリシリコン中から電子がｎ型ポリシリコン表面に供与されると、ｎ型ポリシリコン表面におけるエッチング反応が促進することが考えられる。従って、ポリシリコン中のｎ形不純物濃度が高くなるほど、エッチング反応が促進されて、ポリシリコンのエッチング速度が速くなる。
【００３３】
すなわち、酸化アルミニウム層とｎ形ポリシリコン層２２０Ｌの界面に集中する電子が界面近傍のｎ形ポリシリコン層２２０Ｌのエッチング反応速度を増加させてしまい、図３（ｂ）に示すごとく、凹部２２０ｒが形成される。これにより、ゲート電極２２０表面の平坦性が悪くなる。
【００３４】
これに対して、実施形態に係る半導体装置１の製造過程について説明する。  
まず、図２（ａ）のごとく、ドレイン層１０と、ドレイン層１０の上に設けられたドリフト領域１１と、ドリフト領域１１の上に設けられたベース領域１２と、を含む半導体積層体３０を準備する。次いで、図２（ｂ）のごとく、ベース領域１２の表面からベース領域１２を貫通し、ドリフト領域１１に到達するトレンチ２０を形成する。
【００３５】
図５および図６は、実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【００３６】
次に、図５（ａ）に示すように、トレンチ２０の内壁に、ゲート絶縁膜２１を形成する。ゲート絶縁膜２１の材質は、酸化アルミニウムである。続いて、ベース領域１２の上、およびトレンチ２０内に、第２ポリシリコン層２４ＬをＣＶＤによって形成する。この段階では、トレンチ２０内の全てを第２ポリシリコン層２４Ｌによって埋設しない。すなわち、第２ポリシリコン層２４Ｌは、ゲート絶縁膜２１を介してトレンチ２０の内壁に沿って膜状に形成される。第２ポリシリコン層２４Ｌのｎ形不純物の濃度は、５×１０１９（ａｔｏｍｓ／ｃｍ３）である。
【００３７】
次に、図５（ｂ）に示すように、第２ポリシリコン層２４Ｌの上に第１ポリシリコン層２３ＬをＣＶＤによって形成する。これにより、トレンチ２０内は、ゲート絶縁膜２１を介して第２ポリシリコン層２４Ｌと第１ポリシリコン層２３Ｌによって埋設される。第１ポリシリコン層２３Ｌのｎ形不純物の濃度は、５×１０２０（ａｔｏｍｓ／ｃｍ３）である。すなわち、第２ポリシリコン層２４Ｌの不純物濃度を第１ポリシリコン層２３Ｌの不純物濃度よりも低くする。
【００３８】
続いて、ベース領域１２上の第１ポリシリコン層２３Ｌ、ベース領域１２上の第２ポリシリコン層２４Ｌ、トレンチ２０内の第１ポリシリコン層２３Ｌの上層、並びにトレンチ２０内の第２ポリシリコン層２４Ｌの上層の上層を、化学ドライエッチングによって、エッチバックする。エッチバック後の状態を、図６（ａ）に示す。
【００３９】
図６（ａ）に示すように、トレンチ２０内においては、第１ポリシリコン層２３Ｌの上層および第２ポリシリコン層２４Ｌの上層が除去されて、ゲート絶縁膜２１を介してゲート電極２２が形成される。すなわち、トレンチ２０内にゲート絶縁膜２１を介して、第１ポリシリコン層２３と、第１ポリシリコン層２３とゲート絶縁膜２１との間に介在する第２ポリシリコン層２４と、を含むゲート電極２２が形成される。
【００４０】
この場合においても、図４に示すごとく、ゲート絶縁膜２１である酸化アルミニウム層と、ｎ形の第２ポリシリコン層２４Ｌとの界面において、Ｓｉ（シリコン）−アルミニウム（Ａｌ）結合が形成される。アルミニウム（Ａｌ）は、ｐ形のドーパントとして働く。これにより、ゲート絶縁膜２１と第２ポリシリコン層２４Ｌとの界面近傍のポリシリコン層は、ｐ形ポリシリコン層になる。すなわち、ｐ形ポリシリコン層と第２ポリシリコン層２４Ｌとの間でｐｎ接合面が形成される。この結果、ｐｎ接合面のｎ形ポリシリコン層２２０Ｌ側には、プラス（＋）の空間電荷が発生する。
【００４１】
しかし、第２ポリシリコン層２４Ｌの不純物濃度は、第１ポリシリコン層２３Ｌの不純物濃度に比べて低く調整されているため、第２ポリシリコン層２４Ｌ中の電子は、ｐｎ接合界面付近に集中し難くなる。
【００４２】
従って、第２ポリシリコン層２４Ｌ中からは、第２ポリシリコン層２４Ｌ表面に電子が供与され難くなり、参考例に比べて第２ポリシリコン層２４Ｌのエッチング反応が抑制される。その結果、上述した凹部２２０ｒは、形成され難くなり、ゲート電極２２の表面は、参考例に比べより平坦になる。  
なお、この後においては、ベース領域１２上のゲート絶縁膜２１を、例えば、エッチング、ＣＭＰ（Chemical Mechanical Polishing）等により除去する。
【００４３】
次に、図６（ｂ）に示すように、第１ポリシリコン層２３および第２ポリシリコン層２４の上をゲート絶縁膜２１で被覆し、さらに、ベース領域１２上、およびゲート電極２２上にマスク部材７０を形成する。マスク部材７０の材質は、例えば、酸化シリコン（ＳｉＯ）である。
【００４４】
この後、図１に示すように、イオン注入によって、ベース領域１２の表面に、ソース領域１３を選択的に形成する。ソース領域１３を形成した後、マスク部材７０は除去する。そして、ドレイン層１０に接続されるドレイン電極５０と、ソース領域１３およびベース領域１２に接続されたソース電極５１と、を形成する。このような製造過程によって、半導体装置１が形成される。なお、実施形態の製造過程は、図２、図５、および図６に示す例に限られない。例えば、図２（ａ）に示す段階で、予め、ソース領域１３をベース領域１２の表面に形成してもよい。
【００４５】
参考例のように、ゲート電極２２０の不純物濃度が５×１０２０（ａｔｏｍｓ／ｃｍ３）の場合において、上述した凹部２２０ｒが発生している。しかし、第２ポリシリコン層２４の不純物濃度が１×１０２０（ａｔｏｍｓ／ｃｍ３）未満のときは、凹部２２０ｒが発生しない。従って、第２ポリシリコン層２４の不純物濃度は、１×１０２０（ａｔｏｍｓ／ｃｍ３）未満であることが望ましい。
【００４６】
半導体装置１においては、ゲート電極２２がゲート絶縁膜２１を介してベース領域１２に隣接している。従って、ゲート電極２２の電位制御によって、ベース領域１２に反転層を形成したり、反転層を形成しなかったりすることができる。すなわち、実施形態によれば、ゲート電極はより良質になり、スイッチング特性が良好なＭＯＳ電界効果型トランジスタが実現する。
【００４７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００４８】
例えば、ゲート絶縁膜２１のＨｉｇｈ−ｋ材として、酸化ハフニウムアルミニウム（ＨｆＡｌｘＯｙ）、酸化イットリウム（Ｙ２Ｏ３）、酸化ハフニウムイットリウム（ＨｆＹｘＯｙ）等に対しても本実施形態は適用できる。あるいは、ゲート絶縁膜２１としては、酸化アルミニウム、酸化ハフニウムアルミニウム、酸化イットリウム、酸化ハフニウムイットリウムのいずれか２つ以上の層を積層させたものに対しても本実施形態は適用できる。さらに、ゲート絶縁膜２１の材質として、３価のハフニウム（Ｈｆ）酸化物（Ｈｆ２Ｏ３）などに対しても、本実施形態は適用できる。
【００４９】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１ 半導体装置
１０ ドレイン層
１１ ドリフト領域
１２ ベース領域
１３ ソース領域
２０ トレンチ
２１ ゲート絶縁膜
２２ ゲート電極
２３、２３Ｌ 第１ポリシリコン層
２４、２４Ｌ 第２ポリシリコン層
３０ 半導体積層体
５０ ドレイン電極
５１ ソース電極
６０ マスク部材
６０ｈ 開口部
２２０ ゲート電極
２２０Ｌ ｎ形ポリシリコン層
２２０ｒ 凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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