(57)【要約】【課題】ほとんどの場合において読み出し動作のアクセス時間をより速くする。【解決手段】少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセル（セルアレイ１０内に配置）と、第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路１７と、アドレス一致検出回路１７の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路１６ａと、を備える。【選択図】図１
2012234594.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセルと、
前記第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路と、
前記アドレス一致検出回路の検出結果に応じて調整されたタイミングを有する前記クロック信号を生成するタイミング生成回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記タイミング生成回路は、前記アドレス一致検出回路がロウアドレスの一致を検出した場合にロウアドレスが一致しない場合に比べて遅延時間を増加させた前記クロック信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記タイミング生成回路は、
外部クロック信号を入力する第１の遅延回路と、
前記第１遅延回路の出力信号を入力する第２の遅延回路と、
前記アドレス一致検出回路がロウアドレスの不一致を検出した場合に前記第１の遅延回路の出力信号を選択し、前記アドレス一致検出回路がロウアドレスの一致を検出した場合に前記第２の遅延回路の出力信号を選択して、前記クロック信号として出力する選択回路と、
を備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記タイミング生成回路は、外部クロック信号を入力し、前記アドレス一致検出回路の検出結果に応じて変更される遅延時間を付与して前記クロック信号として出力する第３の遅延回路を備え、
前記第３の遅延回路は、前記アドレス一致検出回路の検出結果に応じて駆動能力が変更される、１または複数縦続接続した単位遅延回路を備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記アドレス一致検出回路は、前記第１および第２のポートのロウアドレスのそれぞれ対応する一部のビット同士のみを比較して一致を検出することを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
【請求項６】
前記アドレス一致検出回路の検出結果を外部に出力する外部端子を備えることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、複数のポートに接続されるメモリセルを有する半導体記憶装置に係る。
【背景技術】
【０００２】
ＳＲＡＭ（スタティックランダムアクセスメモリ）として、２ポート、あるいは、複数ポートを備えた、デュアルポート、マルチポートのＳＲＡＭが知られている。図１０は、典型的なデュアルポートＳＲＡＭの構成の一例を示す図である。
【０００３】
図１０において、デュアルポートＳＲＡＭは、Ａポート、Ｂポートにそれぞれ対応してデータを読み出し可能とするメモリであって、セルアレイ１０、タイミング生成回路１６を備え、さらにアドレスバッファ１１ａ、１１ｂ、Ｘデコーダ１２ａ、１２ｂ、Ｙデコーダ１３ａ、１３ｂ、Ｙセレクタ１４ａ、１４ｂ、センスアンプ１５ａ、１５ｂを、それぞれＡポート、Ｂポートに対応して備える。
【０００４】
アドレスバッファ１１ａ（１１ｂ）は、外部クロック信号ＣＬＫａ（ＣＬＫｂ）とｎビットのアドレス信号Ａａ１−ｎ（Ａｂ１−ｎ）を入力し、外部クロック信号ＣＬＫａ（ＣＬＫｂ）に同期してｋビットのロウアドレス信号ＲＡａ１−ｋ（ＲＡｂ１−ｋ）をＸデコーダ１２ａ（１２ｂ）に出力し、外部クロック信号ＣＬＫａ（ＣＬＫｂ）に同期してｊビットのカラムアドレス信号ＣＡａ１−ｊ（ＣＡｂ１−ｊ）をＹデコーダ１３ａ（１３ｂ）に出力する。
【０００５】
タイミング生成回路１６は、外部クロック信号ＣＬＫａ、ＣＬＫｂを入力し、外部クロック信号ＣＬＫａにそれぞれ同期したワード線活性化信号ＸＥａ、センスアンプ活性化信号ＳＥａ、プリチャージ制御信号ＰＣａを、それぞれＸデコーダ１２ａ、センスアンプ１５ａ、セルアレイ１０に出力する。また、外部クロック信号ＣＬＫｂにそれぞれ同期したワード線活性化信号ＸＥｂ、センスアンプ活性化信号ＳＥｂ、プリチャージ制御信号ＰＣｂを、それぞれＸデコーダ１２ｂ、センスアンプ１５ｂ、セルアレイ１０に出力する。
【０００６】
Ｘデコーダ１２ａ（１２ｂ）は、ロウアドレス信号ＲＡａ１−ｋ（ＲＡｂ１−ｋ）をデコードし、ワード線活性化信号ＸＥａ（ＸＥｂ）に従ったタイミングでワード線駆動信号ＷＬａ１−ｍのいずれか一つを活性化させてセルアレイ１０に出力する。ここでワード線は、Ｘデコーダ１２ａ（１２ｂ）の出力であるから、ｍ＝２ｋの関係がある。例えば、ｋ＝８の場合、ｍ＝２５６である。
【０００７】
Ｙデコーダ１３ａ（１３ｂ）は、カラムアドレス信号ＣＡａ１−ｊ（ＣＡｂ１−ｊ）をデコードしてセレクト信号Ｙａ１−ｈ（Ｙｂ１−ｈ）のいずれか一つを活性化させてＹセレクタ１４ａ（１４ｂ）に出力する。
【０００８】
Ｙセレクタ１４ａ（１４ｂ）は、セレクト信号Ｙａ１−ｈ（Ｙｂ１−ｈ）によって、セルアレイ１０におけるｈ組のビット線対ＢＬａ１−ｈ、／ＢＬａ１−ｈ（ＢＬｂ１−ｈ、／ＢＬｂ１−ｈ）のいずれか一組を選択し、選択されたビット線対の信号をセンスアンプ１５ａ（１５ｂ）に出力する。
【０００９】
センスアンプ１５ａ（１５ｂ）は、センスアンプ活性化信号ＳＥａ（ＳＥｂ）が活性化されるタイミングで、Ｙセレクタ１４ａ（１４ｂ）の出力信号を増幅して読み出し、出力信号Ｑａ（Ｑｂ）として外部に出力する。
【００１０】
次にセルアレイ１０について説明する。図１１は、セルアレイ１０内に配置されるメモリセル２０およびプリチャージ回路２１の回路図である。メモリセル２０は、各ビット線対ＢＬａ、／ＢＬａ（ＢＬｂ、／ＢＬｂ）と各ワード線ＷＬａ（ＷＬｂ）の交点にそれぞれマトリクス状に配置され、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２６、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２を備える。
【００１１】
ＮＭＯＳトランジスタＭＮ２１およびＰＭＯＳトランジスタＭＰ２１は、それぞれのゲートを共通に接続し、それぞれのドレインを共通に接続し、ＮＭＯＳトランジスタＭＮ２１のソースを接地し、ＰＭＯＳトランジスタＭＰ２１のソースを電源に接続し、一つのインバータ回路を構成する。
【００１２】
ＮＭＯＳトランジスタＭＮ２２およびＰＭＯＳトランジスタＭＰ２２は、それぞれのゲートを共通に接続し、それぞれのドレインを共通に接続し、ＮＭＯＳトランジスタＭＮ２２のソースを接地し、ＰＭＯＳトランジスタＭＰ２２のソースを電源に接続し、他のインバータ回路を構成する。
【００１３】
ＮＭＯＳトランジスタＭＮ２１およびＰＭＯＳトランジスタＭＰ２１のそれぞれのドレインとＮＭＯＳトランジスタＭＮ２２およびＰＭＯＳトランジスタＭＰ２２のそれぞれのゲートとが接続され、ＮＭＯＳトランジスタＭＮ２１およびＰＭＯＳトランジスタＭＰ２１のそれぞれのゲートとＮＭＯＳトランジスタＭＮ２２およびＰＭＯＳトランジスタＭＰ２２のそれぞれのドレインとが接続され、２つのインバータ回路でデータを保持するラッチ回路を構成する。
【００１４】
ＮＭＯＳトランジスタＭＮ２３（ＭＮ２５）は、一端をビット線ＢＬａ（ＢＬｂ）に接続し、他端をＮＭＯＳトランジスタＭＮ２１のドレインに接続し、ゲートをワード線ＷＬａ（ＷＬｂ）に接続する。ＮＭＯＳトランジスタＭＮ２４（ＭＮ２６）は、一端をビット線／ＢＬａ（／ＢＬｂ）に接続し、他端をＮＭＯＳトランジスタＭＮ２２のドレインに接続し、ゲートをワード線ＷＬａ（ＷＬｂ）に接続する。
【００１５】
このような構成のメモリセル２０は、ワード線ＷＬａ（ＷＬｂ）がローレベルになった場合、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４（ＭＮ２５、ＭＮ２６）がオン状態となり、ラッチ回路に保持されているデータをビット線対ＢＬａ、／ＢＬａ（ＢＬｂ、／ＢＬｂ）に出力する。
【００１６】
プリチャージ回路２１は、各ビット線対ＢＬａ、／ＢＬａ（ＢＬｂ、／ＢＬｂ）間に配置され、ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２８を備える。ＰＭＯＳトランジスタＭＰ２３（ＭＰ２６）は、ドレインをビット線ＢＬａ（ＢＬｂ）に接続し、ソースを電源に接続する。ＰＭＯＳトランジスタＭＰ２４（ＭＰ２７）は、ドレインをビット線／ＢＬａ（／ＢＬｂ）に接続し、ソースを電源に接続する。ＰＭＯＳトランジスタＭＰ２５（ＭＰ２８）は、一端をビット線ＢＬａ（ＢＬｂ）に接続し、他端をビット線／ＢＬａ（／ＢＬｂ）に接続する。ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５（ＭＰ２６〜ＭＰ２８）は、ゲートを共通にプリチャージ信号線ＰＣａ（ＰＣｂ）に接続する。
【００１７】
このような構成のプリチャージ回路２１は、プリチャージ信号線ＰＣａ（ＰＣｂ）がローレベルになった場合にＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５（ＭＰ２６〜ＭＰ２８）がオン状態となって、ビット線対ＢＬａ、／ＢＬａ（ＢＬｂ、／ＢＬｂ）をハイレベル（電源レベル）になるようにプリチャージする。
【００１８】
なお、関連して特許文献１〜３には、２つのポートのロウアドレスの一致を検出する技術が開示されている。特許文献１では、２つのポートのロウアドレスが一致した場合に対応する双方のビット線同士を短絡し、アクセストランジスタのオン電流のばらつきの影響を低減している。特許文献２では、２つのポートのロウアドレスが一致した場合に、一つのワード線のみを駆動し、対応するセンスアンプも不活性化している。特許文献３では、２つのポートのロウアドレスが一致した場合に一つのワード線のみを駆動し、読み出し速度の低下や誤動作を防止している。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−４０４２号公報
【特許文献２】特開２００８−２９９９１４号公報
【特許文献３】特開２００５−３４６８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
以下の分析は本発明において与えられる。
【００２１】
ところで、デュアルポートＳＲＡＭの実使用において、Ａポート用のロウアドレスＲＡａ１−ｋとＢポート用のロウアドレスＲＡｂ１−ｋとは、ほとんどの場合に一致しない。この場合のデュアルポートＳＲＡＭのセル１０の動作は、図１２（ａ）に示すように、Ａポート用のワード線ＷＬａ、Ｂポート用のワード線ＷＬｂのいずれか片方しか、ハイレベルにならない（この図では、ＷＬａ＝Ｈ、ＷＬｂ＝Ｌの例を示す）。従って、１つのアクセストランジスタであるＭＮ２３のみがオン状態となり、オン電流Ｉｏｎ１が流れる。また、Ｉｏｎ１は、そのままドライバトランジスタであるＭＮ２１に流れる。
【００２２】
一方、稀ではあるが、ロウアドレスＲＡａ１−ｋとロウアドレスＲＡｂ１−ｋが一致する場合がある。この場合のデュアルポートＳＲＡＭセルの動作は、図１２（ｂ）に示すように、ワード線ＷＬａ、ワード線ＷＬｂの両方が、ハイレベルになる（ＷＬａ＝Ｈ、ＷＬｂ＝Ｈ）。従って、２つのアクセストランジスタであるＭＮ２３、ＭＮ２５が共にオン状態となり、それぞれにオン電流Ｉｏｎ２が流れる。この場合、ＭＮ２３、ＭＮ２５を流れる各Ｉｏｎ２は、共にＭＮ２１に流れるため、ＭＮ２１における電圧降下が大きくなって、Ｉｏｎ２の電流はＩｏｎ１に比べて小さくなる。
【００２３】
すなわち、ロウアドレスが不一致である場合（図１２（ａ））のオン電流Ｉｏｎ１に比べ、ロウアドレスが一致する場合（図１２（ｂ））のオン電流Ｉｏｎ２は小さいことがわかる。
【００２４】
図１３に、読み出し動作のタイミングチャートを示す。セルのオン電流が小さいほど、ビット線における電圧下降速度は遅くなる。したがって、図１３（ｂ）に示すように、ロウアドレスが一致する場合は、オン電流が小さいため、ビット線の下降速度は遅くなる。
【００２５】
従来技術では、要求仕様を満たすために、センスアンプの活性化タイミングを、ロウアドレスが一致する場合の遅い方に合わせて設定する必要がある（図１３（ａ）、（ｂ）におけるＳＡオンのタイミング）。この結果、ロウアドレスが一致する場合でも一致しない場合でも、同じタイミングで動作することになる。この場合、ロウアドレスが不一致の場合に、図１３（ａ）に示すように、ビット線における降下電圧が過大になり、その後のプリチャージ動作における消費電流が大きくなる。前述のように、実使用時のほとんどの場合、ロウアドレスが不一致になるので、この電流はかなり大きいことがわかる。
【００２６】
また、ＣＬＫａ（ＣＬＫｂ）の立ち上がりから、出力Ｑａ（Ｑｂ）にデータが読み出されるまでのアクセス時間は、ＳＡオンのタイミングで決まる。しかし、ロウアドレスが不一致である場合は、前述のように、本来実現可能なＳＡタイミングよりも遅いＳＡオンのタイミングに設定されている。すなわち、アクセス時間は、ほとんどの場合により速くすることができるのにも拘らず、より遅いアクセス時間に設定されている。実使用時のほとんどの場合では、ロウアドレスが不一致となるので、ほとんどの場合が、このように遅いアクセス時間になっていることになる。
【課題を解決するための手段】
【００２７】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセルと、第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路と、アドレス一致検出回路の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路と、を備える。
【発明の効果】
【００２８】
本発明によれば、ほとんどの場合において読み出し動作のアクセス時間をより速くすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るアドレス一致検出回路の回路図である。
【図３】本発明の第１の実施例に係るタイミング生成回路の回路図である。
【図４】本発明の第１の実施例に係る半導体記憶装置の各信号のタイミングチャートである。
【図５】本発明の第２の実施例に係るアドレス一致検出回路の回路図である。
【図６】本発明の第３の実施例に係るタイミング生成回路の回路図である。
【図７】クロック間スキューが無い場合の各信号のタイミングチャートである。
【図８】クロック間スキューが有る場合の各信号のタイミングチャートである。
【図９】本発明の第４の実施例に係る半導体記憶装置の構成を示すブロック図である。
【図１０】従来の典型的なデュアルポートＳＲＡＭの構成の一例を示す図である。
【図１１】従来のセルアレイ内に配置されるメモリセルおよびプリチャージ回路の回路図である。
【図１２】従来のメモリセルにおけるオン電流の状態を表す図である。
【図１３】従来の読み出し動作のタイミングチャートである。
【発明を実施するための形態】
【００３０】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００３１】
本発明の一実施形態に係る半導体記憶装置は、少なくとも第１および第２のポートのワード線と少なくとも第１および第２のポートのビット線とに接続され、クロック信号に同期して読み出し動作が行われるメモリセル（図１の１０内に配置）と、第１および第２のポートのロウアドレス同士を比較し、ロウアドレスの一致を検出するアドレス一致検出回路（図１の１７）と、アドレス一致検出回路の検出結果に応じて調整されたタイミングを有するクロック信号を生成するタイミング生成回路（図１の１６ａ）と、を備える。
【００３２】
半導体記憶装置において、タイミング生成回路は、アドレス一致検出回路がロウアドレスの一致を検出した場合にロウアドレスが一致しない場合に比べて遅延時間を増加させたクロック信号を生成することが好ましい。
【００３３】
半導体記憶装置において、タイミング生成回路は、外部クロック信号を入力する第１の遅延回路（図３のＤＬＹ１）と、第１遅延回路の出力信号を入力する第２の遅延回路（図３のＤＬＹ２）と、アドレス一致検出回路がロウアドレスの不一致を検出した場合に第１遅延回路の出力信号を選択し、アドレス一致検出回路がロウアドレスの一致を検出した場合に第２遅延回路の出力信号を選択して、クロック信号として出力する選択回路（図３のＳＷ１）と、を備えるようにしてもよい。
【００３４】
半導体記憶装置において、タイミング生成回路は、外部クロック信号を入力し、アドレス一致検出回路の検出結果に応じて変更される遅延時間を付与してクロック信号として出力する第３の遅延回路（図６のＤＬＹ３）を備え、第３の遅延回路は、アドレス一致検出回路の検出結果に応じて駆動能力が変更される、１または複数縦続接続した単位遅延回路（図６のＤ）を備えるようにしてもよい。
【００３５】
半導体記憶装置において、アドレス一致検出回路は、第１および第２のポートのロウアドレスのそれぞれ対応する一部のビット同士のみを比較して一致を検出するようにしてもよい。
【００３６】
半導体記憶装置において、アドレス一致検出回路の検出結果を外部に出力する外部端子（図９のＲＡＣＯ）を備えるようにしてもよい。
【００３７】
以上のような半導体記憶装置によれば、第１および第２のポートのロウアドレスが不一致である場合に読み出し動作のアクセス時間を速くすることができる。また、消費電流を小さくすることができる。
【００３８】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３９】
図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、図１０と同一の符号は、同一物を表し、その説明を省略する。図１の半導体記憶装置は、図１０に対し、アドレス一致検出回路１７をさらに備え、タイミング生成回路１６に替えてタイミング生成回路１６ａを備える。
【００４０】
アドレス一致検出回路１７は、アドレスバッファ１１ａが出力するロウアドレス信号ＲＡａ１−ｋとアドレスバッファ１１ｂが出力するロウアドレス信号ＲＡｂ１−ｋとを比較し、対応するビット同士が全て一致する場合に、ロウアドレス一致検出信号ＲＡＣをアクティブとしてタイミング生成回路１６ａに出力する。
【００４１】
図２は、アドレス一致検出回路１７の一例を示す回路図である。アドレス一致検出回路１７は、排他的論理和回路ＸＯＲ１〜ＸＯＲｋ、ＮＯＲ回路ＮＯＲ１を備える。排他的論理和回路ＸＯＲ１〜ＸＯＲｋは、それぞれロウアドレス信号ＲＡａ１、ＲＡｂ１〜ＲＡａｋ、ＲＡｂｋを入力して排他的論理和演算を行って演算結果をＮＯＲ回路ＮＯＲ１に出力する。ＮＯＲ回路ＮＯＲ１は、排他的論理和回路ＸＯＲ１〜ＸＯＲｋの出力の論理和を取り、論理反転してロウアドレス一致検出信号ＲＡＣとする。ロウアドレス一致検出信号ＲＡＣは、ロウアドレス信号ＲＡａ１−ｋとロウアドレス信号ＲＡｂ１−ｋとの対応するビット同士が全て一致する場合にのみハイレベルとなる。
【００４２】
タイミング生成回路１６ａは、ロウアドレス一致検出信号ＲＡＣがアクティブを示す場合にアクティブでない場合に比べてそれぞれ遅延時間を増加させたワード線活性化信号ＸＥａ、ＸＥｂ、センスアンプ活性化信号ＳＥａ、ＳＥｂ、プリチャージ制御信号ＰＣａ、ＰＣｂを出力する。
【００４３】
図３は、タイミング生成回路１６ａの一例を示す回路図である。タイミング生成回路１６ａは、バッファ回路ＢＵＦ１〜ＢＵＦ３、インバータ回路ＩＮＶ１〜ＩＮＶｉ、ＡＮＤ回路ＡＮＤ１、ＮＯＲ回路ＮＯＲ２、遅延回路ＤＬＹ１、ＤＬＹ２、スイッチ回路ＳＷ１を、それぞれ２つのポートに対応させて備える。
【００４４】
図３において、バッファ回路ＢＵＦ１は、外部クロック信号ＣＬＫａ（ＣＬＫｂ）をバファリングして遅延回路ＤＬＹ１およびＡＮＤ回路ＡＮＤ１の一方の入力端に出力する。遅延回路ＤＬＹ１は、バッファ回路ＢＵＦ１の出力信号を遅延させて遅延回路ＤＬＹ２およびスイッチ回路ＳＷ１の一方の入力端（ｂ）に出力する。遅延回路ＤＬＹ２は、遅延回路ＤＬＹ１の出力信号を遅延させてスイッチ回路ＳＷ１の他方の入力端（ａ）に出力する。スイッチ回路ＳＷ１は、ロウアドレス一致検出信号ＲＡＣがハイレベルを示す場合、遅延回路ＤＬＹ２の出力信号をインバータ回路ＩＮＶ１に出力し（ａ−ｃ短絡）、ロウアドレス一致検出信号ＲＡＣがローレベルを示す場合、遅延回路ＤＬＹ１の出力信号をインバータ回路ＩＮＶ１に出力する（ｂ−ｃ短絡）。
【００４５】
ＡＮＤ回路ＡＮＤ１は、バッファ回路ＢＵＦ１の出力信号とインバータ回路ＩＮＶ１の出力信号との論理積を求めて結果を信号ＩＣＬＫとして、バッファ回路ＢＵＦ２、ＢＵＦ３、インバータ回路ＩＮＶ２、ＮＯＲ回路ＮＯＲ２の一方の入力端に出力する。バッファ回路ＢＵＦ２、ＢＵＦ３は、信号ＩＣＬＫをバファリングして、それぞれワード線活性化信号ＸＥａ（ＸＥｂ）、プリチャージ制御信号ＰＣａ（ＰＣｂ）として出力する。
【００４６】
インバータ回路ＩＮＶ２〜ＩＮＶｉは、縦続接続され、信号ＩＣＬＫを遅延してＮＯＲ回路ＮＯＲ２の他方の入力端に出力する。ただし、インバータ回路ＩＮＶ２〜ＩＮＶｉの段数は、センスアンプ活性化信号ＳＥａ（ＳＥｂ）の幅に応じて設定され偶数とする。ＮＯＲ回路ＮＯＲ２は、インバータ回路ＩＮＶｉの出力および信号ＩＣＬＫを入力し、論理和を取り、論理反転してセンスアンプ活性化信号ＳＥａ（ＳＥｂ）として出力する。
【００４７】
次に、本実施例の半導体記憶装置の動作について説明する。図４は、本実施例の半導体記憶装置の各信号のタイミングチャートを示す。
【００４８】
ロウアドレスの不一致時（図４（ａ））には、ロウアドレス一致検出信号ＲＡＣがローレベルのままであるので、図３のスイッチ回路ＳＷ１のｂ−ｃ間が短絡され、遅延回路ＤＬＹ２を経由しないので、ＳＡ活性化信号（ＳＥ）、ＷＬ活性化信号（ＷＥ）、プリチャージ制御信号（ＰＣ）のタイミングは早くなる。したがって、図４（ａ）に示すように、ビット線降下が過大になるのが抑えられ、その後のプリチャージ電流を低減することができる。
【００４９】
一方、ロウアドレスの一致時（図４（ｂ））において、ロウアドレス一致検出信号ＲＡＣがハイレベルになるので、図３のスイッチ回路ＳＷ１のａ−ｃ間が短絡されて、遅延回路ＤＬＹ２の出力が使われる。その結果、ＳＡ活性化信号（ＳＥ）、ＷＬ活性化信号（ＷＥ）、プリチャージ制御信号（ＰＣ）のタイミングは、遅くなる。この場合であっても、各タイミングは、従来技術と同じであり（図１３）、従来に比べて遅延時間が増大する訳ではない。
【００５０】
以上のように本実施例の半導体記憶装置によれば、ＡポートとＢポートのロウアドレスが一致しているかどうかを検出し、一致していない場合は、一致している場合より、ＳＡ活性化信号（ＳＥ）、ＷＬ活性化信号（ＷＥ）、プリチャージ制御信号（ＰＣ）のタイミングを早めるように構成することで、プリチャージ電流を低減することができる。
【００５１】
また、ＡポートとＢポートのロウアドレスの不一致時において、ＳＡタイミングが早まることで、リード動作におけるアクセス時間を短縮することができる。すなわち、デュアルポートＳＲＡＭの仕様として、ＡポートのロウアドレスとＢポートのロウアドレスが一致する場合と一致しない場合のそれぞれのアクセス時間を規定し、前者を後者より大きな値に設定することができる。
【００５２】
実使用時のほとんどの場合において、ＡポートとＢポートのロウアドレスは不一致を示す。不一致となる確率は、おおよそ１−１／２ｋと見込まれる。例えば、ｋ＝８で、確率≒０．９９６となり、１に非常に近い値になる。このように、ほとんどの場合が、ロウアドレスは不一致を示すので、不一致時のアクセス時間を速い値に設定したデュアルポートＳＲＡＭは、製品チップのシステム性能の向上に大きく寄与することになる。
【実施例２】
【００５３】
図５は、本発明の第２の実施例に係るアドレス一致検出回路の回路図である。図５のアドレス一致検出回路は、図２に対し、検出するロウアドレスのビット数を減少させている。すなわち、アドレス一致検出回路１７ａは、排他的論理和回路ＸＯＲ１〜ＸＯＲｐ（ｐ＜ｋ）、ＮＯＲ回路ＮＯＲ１ａを備える。排他的論理和回路ＸＯＲ１〜ＸＯＲｐは、それぞれロウアドレス信号ＲＡａ１、ＲＡｂ１〜ＲＡａｐ、ＲＡｂｐを入力して排他的論理和演算を行って結果をＮＯＲ回路ＮＯＲ１ａに出力する。ＮＯＲ回路ＮＯＲ１ａは、排他的論理和回路ＸＯＲ１〜ＸＯＲｐの出力の論理和を取り、論理反転してロウアドレス一致検出信号ＲＡＣとする。ロウアドレス一致検出信号ＲＡＣは、ロウアドレス信号ＲＡａ１−ｐとロウアドレス信号ＲＡｂ１−ｐとの対応するビット同士が全て一致する場合にのみハイレベルとなる。
【００５４】
ここで、ＡポートとＢポートのロウアドレスの不一致時、一致時の各動作タイミングは、実施例１と同じである。
【００５５】
本実施例では、アドレス一致検出回路を簡略化することで、チップの面積を削減することができる。例えば、ｐをｋ／２に設定することで、必要とされる排他的論理和回路の数を半減し、アドレス一致検出回路の占有面積を約半分にすることができる。この場合、１／２ｐ−１／２ｋの確率で、プリチャージ電流が大きくなってしまうが、例えば、ｋ＝８、ｐ＝４の場合、この確率は約０．０６と小さい。従って、平均プリチャージ電流は、実施例１と大差ない。
【００５６】
このようなアドレス一致検出回路１７ａは、３つ以上のポートを有するマルチポートＳＲＡＭにおいて好適である。すなわち、３つ以上のポートを有するマルチポートＳＲＡＭでは、アドレス一致検出回路の数が増大する。例えば３ポートの場合、３個のアドレス一致検出回路が必要であり、４ポートの場合、６個のアドレス一致検出回路が必要である。したがって、簡略化されたアドレス一致検出回路１７ａを、３つ以上のポートを有するマルチポートＳＲＡＭに適用することでチップ面積をより小さくすることができる。
【実施例３】
【００５７】
図６は、本発明の第３の実施例に係るタイミング生成回路の回路図である。図６において、図３と同一の符号は、同一物を表し、その説明を省略する。図６のタイミング生成回路は、図３に対し、遅延回路ＤＬＹ１、ＤＬＹ２に替えて遅延回路ＤＬＹ３を備える。
【００５８】
遅延回路ＤＬＹ３は、縦続接続される偶数段のインバータ回路Ｄから構成され、各インバータ回路Ｄは、遅延時間をロウアドレス一致検出信号ＲＡＣ、／ＲＡＣにより制御される。なお、ロウアドレス一致検出信号／ＲＡＣは、インバータ回路ＩＮＶ０によってロウアドレス一致検出信号ＲＡＣを反転させた逆相信号である。
【００５９】
インバータ回路Ｄは、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３を備える。ＮＭＯＳトランジスタＭＮ１１のゲートとＰＭＯＳトランジスタＭＰ１１のゲートとは、共通にインバータ回路Ｄの入力端（ＩＮ）に接続される。ＮＭＯＳトランジスタＭＮ１１のドレインとＰＭＯＳトランジスタＭＰ１１のドレインとは、共通にインバータ回路Ｄの出力端（ＯＵＴ）に接続される。ＮＭＯＳトランジスタＭＮ１１のソースは、ＮＭＯＳトランジスタＭＮ１２のドレインとＮＭＯＳトランジスタＭＮ１３のドレインとに接続される。ＮＭＯＳトランジスタＭＮ１２は、ソースを接地し、ゲートを電源に接続する。ＮＭＯＳトランジスタＭＮ１３は、ソースを接地し、ゲートにロウアドレス一致検出信号／ＲＡＣが与えられる。ＰＭＯＳトランジスタＭＰ１１のソースは、ＰＭＯＳトランジスタＭＰ１２のドレインとＰＭＯＳトランジスタＭＰ１３のドレインとに接続される。ＰＭＯＳトランジスタＭＮ１２は、ソースを電源に接続し、ゲートを接地する。ＰＭＯＳトランジスタＭＰ１３は、ソースを電源に接続し、ゲートにロウアドレス一致検出信号ＲＡＣが与えられる。
【００６０】
このような構成のインバータ回路Ｄは、ロウアドレス一致検出信号ＲＡＣがローレベルである場合に、ＮＭＯＳトランジスタＭＮ１３およびＰＭＯＳトランジスタＭＰ１３がオンし、ＮＭＯＳトランジスタＭＮ１１およびＰＭＯＳトランジスタＭＰ１１によるインバータ回路の駆動能力が高まる。したがって、ロウアドレス一致検出信号ＲＡＣがハイレベルである場合に比べてインバータ回路における遅延時間が減少する。
【００６１】
遅延回路ＤＬＹ３は、このようなインバータ回路Ｄを縦続接続して構成していて、ロウアドレスの不一致時、一致時の各動作タイミングは、実施例１と概ね同じである。ただし、クロック間スキューの大きさに対応して、遅延時間が変化することが異なる。
【００６２】
外部クロック信号ＣＬＫａ、ＣＬＫｂの間にスキューがある時、ロウアドレス一致検出信号ＲＡＣのハイレベルの幅が変化する。しかし、本実施例では、このロウアドレス一致検出信号ＲＡＣのハイレベルの幅の変化に対応して、タイミング生成回路の遅延時間も連続的に変化する。従って、クロック間スキューの大きさに対応して、遅延時間を最適化することができる。
【００６３】
次に、クロック間スキューの大きさに対応して、遅延時間を最適化できる例について説明する。図７と図８は、それぞれクロック間スキューが無い場合と有る場合における、ＣＬＫ、ＲＡ、ＲＡＣ、ＷＬ、ＳＥの各信号のタイミングチャートである。なお、ＰＣはＷＬに近いタイミングであるので、記載を省略してある。
【００６４】
まず、図７は、スキューが無い場合、すなわち、ＣＬＫａとＣＬＫｂとのタイミングが同じ場合のタイミングチャートである。ロウアドレスが一致した時、ロウアドレス一致検出信号ＲＡＣがハイレベルになることで、ＷＬａ、ＷＬｂのハイレベルの幅が増加（ｔＷＬ２＞ｔＷＬ１）し、ＳＥａ、ＳＥｂの遅延時間が増加（ｔＳＥ２＞ｔＳＥ１）して、Ａ・Ｂ各ポートのビット線ＢＬａ、ＢＬｂの遅れに対応していることが示される。
【００６５】
一方、図８は、スキューが有る場合、すなわち、ＣＬＫａとＣＬＫｂとのタイミングがずれている場合のタイミングチャートである。ロウアドレスが一致した時、ロウアドレス一致検出信号ＲＡＣがハイレベルになることで、ＷＬｂのハイレベルの幅が増加（ｔＷＬ２＞ｔＷＬ１）し、ＳＥｂの遅延時間が増加（ｔＳＥ２＞ｔＳＥ１）して、Ｂポート側のビット線（ＢＬｂ）の遅れに対応している。なお、ＷＬａのハイレベルの幅やＳＥａの遅延も少し増加する。図６に示す遅延回路を用いることで遅延動作の途中でＲＡＣがローレベルからハイレベルに切り替わり、中間のタイミングになるためである（ｔＷＬ２＞ｔＷＬ１’＞ｔＷＬ１、ｔＳＥ２＞ｔＳＥ１’＞ｔＳＥ１）。結果として、Ａポート側ビット線（ＢＬａ）の少しの遅れにも対応している。
【実施例４】
【００６６】
図９は、本発明の第４の実施例に係る半導体記憶装置の構成を示すブロック図である。図９において、図１と同一の符号は、同一物を表し、その説明を省略する。図９の半導体記憶装置は、図１に対し、ロウアドレス一致検出信号ＲＡＣをバファリングしてロウアドレス一致検出信号として外部端子ＲＡＣＯから外部に出力するバッファ回路１８を備える。ＡポートとＢポートのロウアドレスの不一致時、一致時の各動作タイミングは、実施例１と同じである。
【００６７】
ＡポートとＢポートのロウアドレスが不一致である場合、外部端子ＲＡＣＯがローレベルとなり、一致時である場合は、外部端子ＲＡＣＯがハイレベルになる。また、前述のように、ロウアドレスが不一致である時はアクセス時間が速く、一致時ではアクセス時間が遅くなる。従って、デュアルポートＳＲＡＭの外側にあるロジック回路等において、外部端子ＲＡＣＯの信号レベルを観測することで、デュアルポートＳＲＡＭのアクセス時間が遅れるか否かを事前に検出することができる。この機能を用いることで、製品チップ上のロジック回路を複雑化することなく、製品のシステム性能の向上を図ることができる。
【００６８】
なお、以上の各実施例では、通常、デュアルポートＳＲＡＭのメモリセル（図１１）におけるトランジスタＭＮ２３とＭＮ２５の電流能力は同一に設定する。しかしながら、これに限定されることなく、例えばＭＮ２３の電流能力をＭＮ２５より大きく設定することも考えられる。この場合、タイミング生成回路（図３、図６）において、Ａポート用の回路の遅延をＢポート用の回路の遅延より短くすることが可能となる。その結果、Ａポートのアクセス時間を、Ｂポートより速くすることができる。
【００６９】
また、前述の各実施例は、ＡとＢの２つのポートを有するデュアルポートＳＲＡＭを例として示したが、３つ以上のポートを有するマルチポートＳＲＡＭへも、本発明を適用することが可能である。
【００７０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７１】
１０  セルアレイ
１１ａ、１１ｂ  アドレスバッファ
１２ａ、１２ｂ  Ｘデコーダ
１３ａ、１３ｂ  Ｙデコーダ
１４ａ、１４ｂ  Ｙセレクタ
１５ａ、１５ｂ  センスアンプ
１６ａ、１６ｂ  タイミング生成回路
１７、１７ａ  アドレス一致検出回路
１８、ＢＵＦ１〜ＢＵＦ３  バッファ回路
ＡＮＤ１  ＡＮＤ回路
Ｄ、ＩＮＶ０〜ＩＮＶｉ  インバータ回路
ＤＬＹ１、ＤＬＹ２、ＤＬＹ３  遅延回路
ＮＯＲ１、ＮＯＲ１ａ、ＮＯＲ２  ＮＯＲ回路
ＲＡＣＯ  外部端子
ＳＷ１  スイッチ回路
ＸＯＲ１〜ＸＯＲｐ〜ＸＯＲｋ  排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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