(57)【要約】【課題】メモリセルアレイに用いられる配線の抵抗を低減することができる半導体記憶装置の製造方法を提供する。【解決手段】一の実施の形態に係る半導体記憶装置の製造方法は、第１配線層を積層する工程と、第１配線層の上方にメモリセル層を積層する工程と、メモリセル層の上方に、後の研磨工程を減速させるためのストッパ膜を積層する工程とを備える。また、製造方法は、ストッパ膜、メモリセル層、及び第１配線層をエッチングする工程と、ストッパ膜、メモリセル層、及び第１配線層を層間絶縁膜により埋め込んだ後、ストッパ膜に達するまで研磨する工程と、ストッパ膜及び層間絶縁膜に窒化処理を実行して、ストッパ膜及び層間絶縁膜の表面にそれぞれ調整膜及びブロック膜を形成する工程とを備える。そして、製造方法は、調整膜の上方に、エッチングされた第１配線層と交差して各交差部にメモリセルが配置されるように、第２配線層を形成する工程を備える。【選択図】図９
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【特許請求の範囲】
【請求項１】
ビット線又はワード線となる第１配線層を積層する工程と、
前記第１配線層の上方に前記第１配線層と電気的に接続するように第１の電極、整流素子、第２の電極、可変抵抗素子、及び第３の電極を順次堆積したメモリセル層を積層する工程と、
前記メモリセル層の上方に前記メモリセル層と電気的に接続し、且つ後の研磨工程を減速させるためのストッパ膜を積層する工程と、
前記ストッパ膜、前記メモリセル層、及び前記第１配線層をエッチングする工程と、
前記ストッパ膜、前記メモリセル層、及び前記第１配線層を層間絶縁膜により埋め込んだ後、前記ストッパ膜に達するまで研磨する工程と、
前記ストッパ膜及び前記層間絶縁膜に窒化処理を実行して、前記ストッパ膜及び前記層間絶縁膜の表面にそれぞれ調整膜及びブロック膜を形成する工程と、
前記調整膜の上方に前記調整膜と電気的に接続し、且つ、エッチングされた前記第１配線層と交差して各交差部にメモリセルが配置されるように、前記ビット線又は前記ワード線となる第２配線層を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記調整膜及び前記ブロック膜が略同一の厚さで形成されるように前記窒化処理を行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
平行に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、第１の電極、整流素子、第２の電極、可変抵抗素子、及び第３の電極を直列接続してなるメモリセルを含むメモリセルアレイと、
第１の絶縁材料により形成され、前記メモリセルアレイを埋め込む層間絶縁膜とを備え、
前記メモリセルアレイは、
前記第３の電極と前記第１配線との間に、第１の金属材料により形成され、且つ、前記層間絶縁膜と研磨レートが異なるストッパ膜と、前記第１の金属材料の窒化物により形成され、且つ、前記第１配線と接する調整膜とを有し、
前記層間絶縁膜と前記第１配線との間に、第１の絶縁材料の窒化物を含むブロック膜を有する
ことを特徴とする半導体記憶装置。
【請求項４】
前記調整膜及び前記ブロック膜は、略同一の厚さで形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第３の電極は窒化チタンにより、前記ストッパ膜はタングステンにより、前記調整膜は窒化タングステンにより形成されている
ことを特徴とする請求項３又は４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００３】
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
抵抗変化メモリ装置のメモリセルでは、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるため、高密度メモリセルアレイが実現可能である。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
大容量のメモリセルアレイを実現するためには、微細な配線でも所望の電流を流す必要があるため、配線の抵抗を低減させることが必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−６７９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、メモリセルアレイに用いられる配線の抵抗を低減することができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
一の実施の形態に係る半導体記憶装置の製造方法は、ビット線又はワード線となる第１配線層を積層する工程と、第１配線層の上方に第１配線層と電気的に接続するように第１の電極、整流素子、第２の電極、可変抵抗素子、及び第３の電極を順次堆積したメモリセル層を積層する工程と、メモリセル層の上方にメモリセル層と電気的に接続し、且つ後の研磨工程を減速させるためのストッパ膜を積層する工程とを備える。また、半導体記憶装置の製造方法は、ストッパ膜、メモリセル層、及び第１配線層をエッチングする工程と、ストッパ膜、メモリセル層、及び第１配線層を層間絶縁膜により埋め込んだ後、ストッパ膜に達するまで研磨する工程と、ストッパ膜及び層間絶縁膜に窒化処理を実行して、ストッパ膜及び層間絶縁膜の表面にそれぞれ調整膜及びブロック膜を形成する工程とを備える。そして、半導体記憶装置の製造方法は、調整膜の上方に調整膜と電気的に接続し、且つ、エッチングされた第１配線層と交差して各交差部にメモリセルが配置されるように、ビット線又はワード線となる第２配線層を形成する工程を備える。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】可変抵抗素子ＶＲの例を示す図である。
【図５】可変抵抗素子ＶＲの例を示す図である。
【図６】別の構成例のメモリセルアレイ１の一部の斜視図である。
【図７】図４におけるＩＩ−ＩＩ’線で切断して矢印方向に見た断面図である。
【図８】メモリセルアレイ１及びその周辺回路の回路図である。
【図９】第１の実施の形態におけるメモリセルアレイ１の構造を示す断面図である。
【図１０】第１の実施の形態におけるメモリセルアレイ１の製造方法を示す工程図である。
【図１１】第１の実施の形態におけるメモリセルアレイ１の製造方法を示す工程図である。
【図１２】第１の実施の形態におけるメモリセルアレイ１の製造方法を示す工程図である。
【図１３】第１の実施の形態におけるメモリセルアレイ１の製造方法を示す工程図である。
【図１４】第１の実施の形態におけるメモリセルアレイ１の製造方法を示す工程図である。
【図１５】比較例のメモリセルアレイ１の構造を示す断面図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１１】
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
【００１２】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、外部のホスト９に入出力（Ｉ／Ｏ）線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１４】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェース６に送られる。コマンド・インターフェース６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１５】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェース６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。そして、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１６】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下の半導体基板に形成可能である。これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１７】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設され、これと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。このメモリセルアレイ１の詳細な構成については、後述する。
【００１８】
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと整流素子としてのダイオードＤＩとが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料を異なる材料とすることもできる。電極ＥＬ１、ＥＬ３の電極材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、Ｗ等を用いることもできる。また、電極ＥＬ２の電極の材料としては、例えばＷ、ＷＮ、ＴａＮ、ＴａＳｉＮ、ＴａＳｉ２、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ２等を用いることもできる。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１９】
［ダイオードＤＩ］
ダイオードＤＩとしては、例えばｐ型層及びｎ型層を備えるＰＮ接合ダイオードが用いられる。また、ダイオードＤＩとして、ＰＮ接合ダイオードのほかに、ショットキーダイオード、ＰＩＮダイオード等の各種ダイオード等を用いることもできる。
【００２０】
［可変抵抗素子ＶＲ］
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。図４及び図５は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、及びペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２１】
メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００２２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ２Ｏ４を用いている。その他、ＮｉＯ、ＴｉＯ２、ＨｆＯｘ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜により、可変抵抗素子ＶＲを構成することも出来る。図４において、記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位とし、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。書き込み状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２３】
図５の例は、電極層１１、１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００２４】
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００２５】
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１、１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ、１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。
【００２６】
なお、書き込み状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００２７】
［メモリセルアレイの変形例］
また、図６に示すように、上述したメモリセル構造をＺ方向に複数積層した三次元構造とすることもできる。図７は、図６のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。
【００２８】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２９】
［メモリセルアレイ及びその周辺回路］
図８は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、積層構造のうちの１層を例として説明を進める。図８において、メモリセルＭＣを構成するダイオードＤＩのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００３０】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１、ＱＮ１の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉ（ｉ＝０〜２）が供給されている。
【００３１】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉ（ｉ＝０〜２）が供給されている。
【００３２】
［メモリセルアレイ１の構成］
次に、図９を参照して、メモリセルアレイ１の構成を詳細に説明する。図９は、実施の形態に係るメモリセルアレイ１の構造を示す断面図である。前述したように、実施の形態に係るメモリセルアレイ１は、ビット線ＢＬ及びワード線ＷＬの交差部に、可変抵抗素子ＶＲ及びダイオードＤＩが直列接続されたメモリセルＭＣを有する。
【００３３】
図９に示されるように、半導体基板上に形成されたＣＭＯＳ回路（図示略）を覆うように層間絶縁膜２１が設けられ、この層間絶縁膜２１上にワード線ＷＬが設けられる。ワード線ＷＬと層間絶縁膜２１の間には、バリアメタル膜２２が設けられている。ワード線ＷＬは、例えばタングステン（Ｗ）膜により形成され、バリアメタル膜２２は、例えば窒化タングステン（ＷＮ）膜により形成されている。ワード線ＷＬ上には、バリアメタル又は接着層として機能する電極ＥＬ１が設けられる。この電極ＥＬ１上に整流素子であるダイオードＤＩが設けられ、ダイオードＤＩ上には電極ＥＬ２が設けられる。電極ＥＬ２上には可変抵抗素子ＶＲが設けられ、可変抵抗素子ＶＲ上には電極ＥＬ３が設けられる。
【００３４】
ここで、本実施の形態のメモリセルアレイ１では、電極ＥＬ３上にストッパ膜２３及びこのストッパ膜２３の一部が窒化した調整膜２６が設けられている。ストッパ膜２３は、製造工程中のＣＭＰ（Chemical Mechanical Polishing）をストップするために設けられる。また、調整膜２６は電極ＥＬ３の有する配向性による影響を軽減するために用いられる。ストッパ膜２３に用いられる材料として、例えばタングステン（Ｗ）が挙げられる。この場合、ストッパ膜２３はタングステン膜となり、調整膜２６は窒化タングステン膜となる。
【００３５】
メモリセルアレイ１の構成は、層間絶縁膜２５により埋め込まれている。また、この層間絶縁膜２５の上面には、調整膜２６と略同一の膜厚のブロック膜２７が設けられている。ブロック膜２７は、層間絶縁膜２５から放出されるガスの影響を抑えるために設けられる。層間絶縁膜２５としては例えばポリシラザン（ＰＳＺ）膜が用いられ、ブロック膜２７としては例えばポリシラザン（ＰＳＺ）膜の窒化膜が用いられる。そして調整膜２６及びブロック膜２７の上に、ワード線ＷＬと交差するようにビット線ＢＬが設けられる。ビット線ＢＬは、例えばタングステン（Ｗ）膜により形成される。
【００３６】
［メモリセルアレイ１の製造方法］
次に、図１０乃至１４を参照してメモリセルアレイ１の製造方法を説明する。図１０乃至図１４は、実施の形態に係るメモリセルアレイ１の製造方法を示す図である。
【００３７】
図１０に示すように、半導体基板Ｓ上に形成したＣＭＯＳ回路（図示略）を覆うように層間絶縁膜２１を積層する。次に、後の工程を経て配線層となる窒化タングステン膜及びタングステン膜を、スパッタ法により例えば５０ｎｍの厚さで成膜する。窒化タングステン膜は、後の工程を経てバリアメタル膜２２となり、タングステン膜は、後の工程を経てワード線ＷＬとなる。窒化タングステン膜を省略してワード線ＷＬのみを設ける構成としてもかまわない。
【００３８】
この上にスパッタ法により窒化チタン（ＴｉＮ）膜を、例えば５ｎｍの厚さで成膜する。窒化チタン膜は、後の工程を経て電極ＥＬ１となる。電極ＥＬ１上にＬＰＣＶＤ法を用いてリン（Ｐ）をドーピングした非結晶シリコン層、アンドープ非結晶シリコン層、ボロン（Ｂ）をドーピングした非結晶シリコン層を成膜する。メモリセルアレイ１内での整流素子の向きによっては、リンとボロンのドーピングの順を逆にする場合もある。非結晶シリコン層は、後の工程を経てダイオードＤＩとなる。その後、非結晶シリコン層の表面に形成された自然酸化膜をウエット処理により除去する。
【００３９】
この上にスパッタ法により窒化チタン（ＴｉＮ）膜を、例えば５ｎｍの厚さで成膜する。窒化チタン膜は、後の工程を経て電極ＥＬ２となる。その後、ＬＰＣＶＤ法またはスパッタ法により可変抵抗素子ＶＲを成膜し、後の工程を経て電極ＥＬ３となる窒化チタン膜（ＴｉＮ）を、スパッタ法を用いて成膜する。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、ＴｉＮのほかにＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等があげられる。その後、後に行うＣＭＰのストッパ（研磨レートが低いためにその材料に対しては研磨工程がほぼ進行しない材料）として機能するストッパ膜２３を、タングステンを用いて形成する。
【００４０】
次に、図１１に示すように、ストッパ膜２３上にレジスト２４を積層した後、リソグラフィ法を用いてパターニングする。その後、図１２に示すように、ＲＩＥ法によりストッパ膜２３、可変抵抗素子ＶＲ、ダイオードＤＩ、ワード線ＷＬを加工する。そして、図１３に示すように、層間絶縁膜２５を堆積した後、ＣＭＰ法により平坦化を行う。このＣＭＰ工程は、ストッパ膜２３に達するまで行われる。
【００４１】
その後、図１４に示すように、ストッパ膜２３及び層間絶縁膜２５の表面に対して窒化処理を行なう。この窒化処理により、層間絶縁膜２５として用いたポリシラザン（ＰＳＺ）膜の表面に厚さ３〜４ｎｍの窒化膜が形成される。この窒化膜が、層間絶縁膜２５から放出されるガスの影響を低減するブロック膜２７となる。また、窒化処理により、ＣＭＰ工程を停止するために用いられていたストッパ膜２３の表面も窒化され、窒化タングステン膜（ＷＮ）が形成される。この窒化タングステン膜が、電極ＥＬ３に用いられたＴｉＮの配向の影響を軽減する調整膜２６となる。
【００４２】
この後、スパッタ法によりタングステン膜を、例えば５０ｎｍの厚さで成膜する。そのタングステン膜の上にレジストを積層した後、リソグラフィ法を用いてパターニングし、ＲＩＥ法によりタングステン膜、可変抵抗素子ＶＲ、ダイオードＤＩを加工する。これによりビット線ＢＬをワード線ＷＬと交差するように形成する。そして、層間絶縁膜を堆積した後、ＣＭＰ法により平坦化を行って、図９に示す実施の形態の半導体記憶装置を形成する。
【００４３】
［効果］
次に、図１５に示す比較例に係るメモリセルアレイ１を参照して、実施の形態に係るメモリセルアレイ１の効果について説明する。図１５は、比較例に係るメモリセルアレイ１の構造を示す断面図である。比較例のメモリセルアレイ１も、ビット線ＢＬ及びワード線ＷＬの交差部に、可変抵抗素子ＶＲ及びダイオードＤＩが直列接続されたメモリセルＭＣを有する。比較例のメモリセルアレイ１は、ストッパ膜２３及び層間絶縁膜２５の表面に窒化処理がされておらず、調整膜２６及びブロック膜２７を有しない点において、図９に示す実施の形態のメモリセルアレイ１と異なる。図１５に示す比較例のメモリセルアレイ１は、ビット線ＢＬの下に窒化タングステン（ＷＮ）膜からなるバリアメタル膜２８が設けられている点においても、実施の形態のメモリセルアレイ１と異なる。
【００４４】
図１５に示されるように、メモリセルアレイ１を三次元的に積層配列する際には、ビット線ＢＬ、ワード線ＷＬ及びメモリセルＭＣの間を層間絶縁膜２５で埋め込む。この層間絶縁膜２５からは、Ｈ２ＯガスやＯ２ガスが放出され、このガスの影響により、ビット線ＢＬが酸化して高抵抗化することがある。また、可変抵抗素子ＶＲの上の電極ＥＬ３は配向を生じることがある。この電極ＥＬ３の配向の影響は、ストッパ膜２３及びバリアメタル膜２８を介してビット線まで到達し、それによりビット線ＢＬが高抵抗化するおそれもある。
【００４５】
これに対し、図９に示す実施の形態のメモリセルアレイ１では、層間絶縁膜２５の埋め込みを行った後、層間絶縁膜２５とストッパ膜２３の表面の窒化処理を行う。これにより、層間絶縁膜２５として用いたポリシラザン（ＰＳＺ）膜の表面に窒化膜（ブロック膜２７）が形成される。このブロック膜２７が層間絶縁膜２５からのガスをブロックする為、ビット線ＢＬ表面の酸化を抑える事ができ、配線抵抗の上昇を抑えられる。また、ＣＭＰのストッパとして用いているストッパ膜２３の表面が窒化され窒化タングステンからなる調整膜２６が形成される。窒化タングステンは、タングステンに比べてアモルファスに近く、調整膜２６は電極ＥＬ３の配向の影響を軽減しやすい。そのため、調整膜２６の上に形成されるビット線ＢＬにおいて、電極ＥＬ３の配向が原因で生じる抵抗の上昇を抑えることができる。実施の形態のメモリセルアレイ１では、図１５の比較例に示すようなビット線ＢＬの下のバリアメタル膜２８を省略することができ、ビット線ＢＬの加工も容易になる。
【００４６】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェース、  ７・・・ステートマシン、  ８・・・パルスジェネレータ、  ９・・・ホスト、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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