(57)【要約】【課題】抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１上のＬＯＣＯＳ酸化膜３上に形成された抵抗素子１０と、を備え、抵抗素子１０は、ＬＯＣＯＳ酸化膜３上に形成されたシールド用ポリシリコン膜１１と、シールド用ポリシリコン膜１１上に形成されたシリコン酸化膜１３と、シリコン酸化膜１３上に形成されたポリシリコン抵抗体１５と、ポリシリコン抵抗体１５の一方の端部に接合された第１の電極２１と、ポリシリコン抵抗体１５の他方の端部に接合された第２の電極２２と、シールド用ポリシリコン膜１１に接合された第３の電極２３と、を有し、第１の電極２１及び第２の電極２２うちの一方が、配線２５を介して第３の電極２３と電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された抵抗素子と、を備えた半導体装置であって、
前記抵抗素子は、
前記第１の絶縁膜上に形成された導電体と、
前記導電体上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された抵抗体と、
前記抵抗体に接合された第１の電極と、
前記第１の電極から離れた位置で前記抵抗体に接合された第２の電極と、
前記導電体に接合された第３の電極と、を有し、
前記第１の電極及び前記第２の電極うちの一方が、配線を介して前記第３の電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜上に形成された容量素子、をさらに備え、
前記容量素子は、
前記絶縁膜上に形成された下部電極と、
前記下部電極上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成された上部電極と、を有し、
前記下部電極及び前記導電体はそれぞれ第１のポリシリコン膜で構成され、
前記第２の絶縁膜と前記第３の絶縁膜はそれぞれ第１のシリコン酸化膜で構成され、
前記上部電極及び前記抵抗体はそれぞれ第２のポリシリコン膜で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１の絶縁膜を介して抵抗素子を形成する工程を含み、
前記抵抗素子を形成する工程は、
前記第１の絶縁膜上に導電体を形成する工程と、
前記導電体上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に抵抗体を形成する工程と、
前記抵抗体に第１の電極を接合するする工程と、
前記第１の電極から離れた位置で前記抵抗体に第２の電極を接合する工程と、
前記導電体に第３の電極を接合する工程と、
前記第１の電極及び前記第２の電極のうちの一方を、配線を介して前記第３の電極と電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。例えば、ポリシリコン抵抗体を有する半導体装置、特に周辺の電位による抵抗値変化の低減を目的とし、ポリシリコン抵抗体の抵抗値を安定させる技術に関するものである。
【背景技術】
【０００２】
半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成する。このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で好ましくない。しかしながら、多くの抵抗素子が、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板等の電位と、抵抗素子の電位との電位差が生じている。そして、この電位差により空乏層の広がり状態が変わり、導電領域の幅が変動する。このため、抵抗素子の抵抗値が変化してしまうことがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８２７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、上記の特許文献１の図５（以下、従来例１という。）には、抵抗素子として、ＬＯＣＯＳ酸化膜を介してウェル領域の上方に形成されたポリシリコン抵抗体が開示されている。この従来例１では、ポリシリコン抵抗体への印加電圧が同じでも、ポリシリコン抵抗体に接続する各電極の電位条件が異なれば、ポリシリコン抵抗体の抵抗値が変化してしまう。
【０００５】
従来例１について具体的に説明すると、図７（ａ）及び（ｂ）に示すように、シリコン基板１０１上にＬＯＣＯＳ酸化膜１０３を介してポリシリコン抵抗体１０５が形成されており、ポリシリコン抵抗体１０５の一端に第１の電極１１１が形成され、ポリシリコン抵抗体１０５の他端に第２の電極１１２が形成されている。ここで、図７（ａ）に示すように、条件１´として、第１の電極１１１に＋３［Ｖ］を印加すると共に、第２の電極１１２に０［Ｖ］を印加した場合を想定する。また、図７（ｂ）に示すように、条件２´として、第１の電極１１１に＋４［Ｖ］を印加すると共に、第２の電極に＋１［Ｖ］を印加した場合を想定する。
【０００６】
条件１´、条件２´ともに、第１の電極１１１と第２の電極１１２との間の電位差は３［Ｖ］である。しかしながら、ポリシリコン抵抗体１０５内の空乏層に着目すると、条件１´よりも条件２´の方が空乏層の広がりが大きい。これは、第２の電極１１２とシリコン基板１０１との電位差が、条件１´よりも条件２´の方が大きいためである。
その結果、条件１´よりも条件２´の方がポリシリコン抵抗体１０５内の電流パスが狭くなり、その分だけポリシリコン抵抗体１０５の抵抗値が大きくなってしまう。つまり、従来例１では、ポリシリコン抵抗体１０５の抵抗値は電極電位に依存し、不安定であるという課題（以下、第１の課題という。）があった。
【０００７】
この第１の課題を解決するものとして、上記の特許文献１の図１（以下、従来例２という。）に開示された構造がある。
従来例２について具体的に説明すると、図８（ａ）及び（ｂ）に示すように、Ｐ型の半導体基板２０１上にＮ−型のエピタキシャル層２０２が形成され、このエピタキシャル層２０２が素子分離領域（図示せず）によって周囲から素子分離されると共に、抵抗素子として、ＬＯＣＯＳ酸化膜２０３を介してエピタキシャル層２０２の上方に形成されたポリシリコン抵抗体２０５を備え、このポリシリコン抵抗体２０５の一端が第２の電極２１２と配線及び第３の電極２１３を介してエピタキシャル層２０２に電気的に接続されている。
【０００８】
従来例２によれば、第２の電極２１２とエピタキシャル層２０２とが同電位に保持されると共に、第１の電極２１１とエピタキシャル層２０２との電位差は（第１の電極２１１の電位に依らず）同じ値に保持される。このため、上記の第１の課題を解決することができる。しかしながら、従来例２では、第１の電極２１１、第２の電極２１２に印加できる電位の極性に制限がある。
【０００９】
具体的に説明するため、図８（ａ）に示すように、条件１´´として、第１の電極２１１に＋４［Ｖ］を印加し、第２の電極２１２に＋１［Ｖ］を印加して、第１の電極２１１と第２の電極２１２との間の電位差を３［Ｖ］に設定した場合を想定する。このとき、第３の電極２１３の電位は＋１［Ｖ］であり、エピタキシャル層２０２の電位も＋１［Ｖ］である。半導体基板２０１の電位はＧＮＤ、即ち０［Ｖ］であるため、Ｎ−型のエピタキシャル層２０２とＰ型の半導体基板２０１との間のＰＮ接合には逆バイアスが印加され、基板電流は流れない。
【００１０】
一方、図８（ｂ）に示すように、条件２´´として、第１の電極２１１に−４［Ｖ］を印加し、第２の電極２１２に−１［Ｖ］を印加して、第１の電極２１１と第２の電極２１２との間の電位差を３［Ｖ］に設定した場合を想定する。このとき、第３の電極２１３とエピタキシャル層２０２の各電位は−１［Ｖ］である。半導体基板２０１の電位は０［Ｖ］であるため、Ｎ−型のエピタキシャル層２０２とＰ型の半導体基板２０１との間のＰＮ接合には順バイアスが印加され、基板電流が流れてしまう。基板電流が流れることにより、ポリシリコン抵抗体２０５の抵抗値は不安定になる。
【００１１】
このように、従来例２では、回路上のポリシリコン抵抗体２０５に印加することができる電位の極性条件に制限があり、電極電位の極性の違いにより、基板との間に生じるＰＮ接合に順バイアスが印加されてしまう場合がある。このため、従来例２は、例えばポリシリコン抵抗体２０５にマイナスの電位が印加される回路には不適であるという課題（以下、第２の課題という。）があった。
【００１２】
さらに、従来例２では、基板に設けられたエピタキシャル層２０２を他領域と電気的に分離するために、エピタキシャル層２０２の外周にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離領域を設ける必要がある。このため、ポリシリコン抵抗体２０５やエピタキシャル層２０２を含む抵抗体素子のレイアウト面積が増大してしまう、という課題（第３の課題）もあった。
そこで、この発明は上記の第１〜第３の課題に鑑みてなされたものであって、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された抵抗素子と、を備えた半導体装置であって、前記抵抗素子は、前記第１の絶縁膜上に形成された導電体と、前記導電体上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された抵抗体と、前記抵抗体に接合された第１の電極と、前記第１の電極から離れた位置で前記抵抗体に接合された第２の電極と、前記導電体に接合された第３の電極と、を有し、前記第１の電極及び前記第２の電極うちの一方が、配線を介して前記第３の電極と電気的に接続されていることを特徴とする。
【００１４】
このような構成であれば、第１の電極及び第２の電極のうちの一方が第３の電極と同電位となるため、抵抗体内の空乏層は、第１の電極と第２の電極との間の電位差（即ち、電圧条件）が同じであれば各電極の電位に関わらず、一定の大きさとなる。このため、抵抗体について、周辺の電荷の影響を受けずに安定した抵抗値を得ることができる。また、抵抗体は、第１の絶縁膜によって半導体基板から電気的に分離されている導電体によってシールドされているため、導電体と半導体基板との間にＰＮ接合等の電流パスが生じることはない。このため、抵抗体に印加できる電位の極性に制限はない。さらに、抵抗素子の外周に素子分離層を設ける必要もないため、レイアウト面積の増大を防ぐことができる。
【００１５】
なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。「第１の絶縁膜」としては、例えば、後述するＬＯＣＯＳ酸化膜３が該当する。「導電体」としては、例えば、後述するシールド用ポリシリコン膜１１が該当する。「第２の絶縁膜」としては、例えば、後述するシリコン酸化膜１３が該当する。「抵抗体」としては、例えば、後述するポリシリコン抵抗体１５が該当する。
【００１６】
また、上記の半導体装置において、前記第１の絶縁膜上に形成された容量素子、をさらに備え、前記容量素子は、前記絶縁膜上に形成された下部電極と、前記下部電極上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された上部電極と、を有し、前記下部電極及び前記導電体はそれぞれ第１のポリシリコン膜で構成され、前記第２の絶縁膜と前記第３の絶縁膜はそれぞれ第１のシリコン酸化膜で構成され、前記上部電極及び前記抵抗体はそれぞれ第２のポリシリコン膜で構成されていることを特徴としてもよい。
【００１７】
このような構成であれば、抵抗素子と容量素子とを製造工程を兼用しながら同時に形成することができる。これにより、工程数の増大を防ぐことができる。例えば、第１のポリシリコン膜を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、導電体と下部電極とを同時に形成することができる。また、例えば、第１のポリシリコンを熱酸化して第１のシリコン酸化膜を形成することによって、第２の絶縁膜と第３の絶縁膜とを同時に形成することができる。さらに、第２のポリシリコン膜を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、抵抗体と上部電極とを同時に形成することができる。
【００１８】
なお、本発明の「容量素子」としては、例えば、後述するＩＰＯキャパシタ３０が該当する。「第３の絶縁膜」としては、例えば、後述するシリコン酸化膜１４が該当する。「第１のポリシリコン膜」としては、例えば、後述するポリシリコン膜１１´が該当する。「第２のポリシリコン膜」としては、例えば、後述するポリシリコン膜１５´が該当する。
【００１９】
本発明のさらに別の態様に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して抵抗素子を形成する工程を含み、前記抵抗素子を形成する工程は、前記第１の絶縁膜上に導電体を形成する工程と、前記導電体上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に抵抗体を形成する工程と、前記抵抗体に第１の電極を接合するする工程と、前記第１の電極から離れた位置で前記抵抗体に第２の電極を接合する工程と、前記導電体に第３の電極を接合する工程と、前記第１の電極及び前記第２の電極のうちの一方を、配線を介して前記第３の電極と電気的に接続する工程と、を含むことを特徴とする。
このような方法であれば、上記のように、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置を製造することができる。
【発明の効果】
【００２０】
本発明によれば、抵抗素子について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、抵抗体に印加できる電位の極性に制限のない半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】抵抗素子１０における電極電位と空乏層の広がりとの関係を示す図。
【図３】半導体装置１００の他の構成例を示す図。
【図４】第２実施形態に係る半導体装置２００の構成例を示す図。
【図５】半導体装置２００の製造方法を示す図（その１）。
【図６】半導体装置２００の製造方法を示す図（その２）。
【図７】従来例１の課題を説明するための図。
【図８】従来例２の課題を説明するための図。
【発明を実施するための形態】
【００２２】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す図である。図１（ａ）は図１（ｂ）をＸ−Ｘ´線で切断した断面図であり、図１（ｂ）は平面図である。
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、シリコン基板１と、シリコン基板１上に形成されたＬＯＣＯＳ酸化膜３と、ＬＯＣＯＳ酸化膜３上に形成された抵抗素子１０と、を備える。シリコン基板１は、例えばＰ型のバルクシリコン基板（Ｐ−Ｓｕｂ）である。ＬＯＣＯＳ酸化膜３は、ＬＯＣＯＳ法により形成されたシリコン酸化膜である。
【００２３】
また、抵抗素子１０は、ＬＯＣＯＳ酸化膜３上に形成されたシールド用ポリシリコン膜１１と、シールド用ポリシリコン膜１１上に形成されたシリコン酸化膜１３と、シリコン酸化膜１３上に形成されたポリシリコン抵抗体１５と、を有する。シールド用ポリシリコン膜１１は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜されたポリシリコン膜である。このシールド用ポリシリコン膜１１にはボロン等のＰ型不純物、又はリン若しくはヒ素等のＮ型の不純物が添加されており、所定の導電性を有する。このシールド用ポリシリコン膜１１の厚さは、例えば１５０〜４００ｎｍである。また、シリコン酸化膜１３は、例えばシールド用ポリシリコン膜１１を熱酸化することによって（又は、ＣＶＤ法によって）成膜されたものであり、その厚さは例えば１０〜５０ｎｍである。ポリシリコン抵抗体１５は、例えばＣＶＤ法によって成膜されたポリシリコン膜である。このポリシリコン抵抗体１５には、上記のようなＰ型不純物又はＮ型不純物が添加されており、所定の導電性を有する。このポリシリコン抵抗体１５の厚さは、例えば１５０〜４００ｎｍである。
【００２４】
また、この抵抗素子１０は、ポリシリコン抵抗体１５に接合された第１の電極２１と、第１の電極２１から離れた位置でポリシリコン抵抗体１５に接合された第２の電極２２と、シールド用ポリシリコン膜１１に接合された第３の電極２３とを有する。例えば図１（ａ）及び（ｂ）に示すように、第１の電極２１は、ポリシリコン抵抗体１５の上面における一方の端部に接合されている。第２の電極２２は、ポリシリコン抵抗体１５の上面における他方の端部に接合されている。また、第３の電極２３は、シールド用ポリシリコン膜１１の上面であってポリシリコン抵抗体１５の直下から外れた部分（即ち、ポリシリコン抵抗体１５で覆われていない部分）に接合されている。
【００２５】
図１（ａ）及び（ｂ）では示していないが、これらシールド用ポリシリコン膜１１と、シリコン酸化膜１３と、ポリシリコン抵抗体１５は、層間絶縁膜によって覆われている。また、第１の電極２１、第２の電極２２及び第３の電極２３の各上面はそれぞれ層間絶縁膜上に露出している。そして、この例では、層間絶縁膜上に形成された配線２５を介して、第２の電極２２と第３の電極２３とが電気的に接続されている。なお、第１の電極２１、第２の電極２２、第３の電極２３は、例えば、アルミニウム等の低融点金属で形成されたコンタクト電極、又は、タングステン等の高融点金属で形成されたプラグ電極である。配線２５は、例えばアルミニウム若しくはその合金、又は、銅等で形成されている。
【００２６】
ところで、図１（ａ）及び（ｂ）に示す抵抗素子１０において、ポリシリコン抵抗体１５の抵抗値は、第１の電極２１と第２の電極２２との間の電位差（即ち、電圧条件）が同じであれば、第１の電極２１、第２の電極２２の各電位に関わらず、一定の大きさとなる。この点について以下に説明する。
図２（ａ）及び（ｂ）は、抵抗素子１０における電極電位と空乏層の広がりとの関係を示す断面図である。ここでは、具体的に説明するため、図２（ａ）に示すように、条件１として、第１の電極２１に＋３［Ｖ］を印加し、第２の電極１２に０［Ｖ］を印加して、第１の電極２１と第２の電極２２との間の電位差を３［Ｖ］に設定した場合を想定する。また、図２（ｂ）に示すように、条件２として、第１の電極２１に＋４［Ｖ］を印加し、第２の電極１２に＋１［Ｖ］を印加して、第１の電極２１と第２の電極２２との間の電位差を３［Ｖ］に設定した場合を想定する。
【００２７】
図２（ａ）に示す条件１では、シールド用ポリシリコン膜１１の電位は、第２の電極２２の電位と同じ０［Ｖ］に保持される。シールド用ポリシリコン膜１１の電位と、シリコン基板１の電位は共に０［Ｖ］であり、当該間に電位差はない。このため、シールド用ポリシリコン膜１１の内部のうちの、ＬＯＣＯＳ酸化膜３側の部分には、空乏層は生じない。シールド用ポリシリコン膜１１の内部で空乏層が生じるのは、シリコン酸化膜１３側の部位だけである。
【００２８】
一方、図２（ｂ）に示す条件２では、シールド用ポリシリコン膜１１の電位は、第２の電極２２の電位と同じ＋１［Ｖ］に保持される。シールド用ポリシリコン膜１１とシリコン基板１との間には１［Ｖ］の電位差が生じる。このため、シールド用ポリシリコン膜１１の内部のうちの、ＬＯＣＯＳ酸化膜３側の部分にも、空乏層が生じる。また、シールド用ポリシリコン膜１１の内部のうちの、シリコン酸化膜１３側の部位にも空乏層が生じる。
【００２９】
しかしながら、条件１、２の両方について、ポリシリコン抵抗体１５とシールド用ポリシリコン膜１１との間の電位差に着目すると、当該間の電位差は０［Ｖ］〜３［Ｖ］であり、電位勾配は共に同じである。つまり、条件１、２の両方について、ポリシリコン抵抗体１５の内部の空乏層の広がりは同じであり、条件１から条件２に変更しても（或いは、条件２から条件１に変更しても）空乏層の広がりは変化しない。これは、ポリシリコン抵抗体１５の抵抗値は電極電位に依存することなく安定していることを意味する。従来例１と比較して、抵抗値は電極電位に依存することなく安定しており、周辺の電荷の影響を受けずに安定した抵抗値を得ることができる。
【００３０】
また、この半導体装置１００では、シリコン基板１とシールド用ポリシリコン膜１１との間にはＬＯＣＯＳ酸化膜３が介在しており、このＬＯＣＯＳ酸化膜３によってシリコン基板１とシールド用ポリシリコン膜１１との間は電気的に絶縁されている。このため、第２の電極２２の電位がプラス、マイナスの何れであっても電流パスが生じることはなく、例えば、基板電流を抑えるためにシリコン基板１内の濃度プロファイルを考慮する必要は一切ない。従来例２と比較して、ポリシリコン抵抗体１５に印加できる電位の極性に制限はないといえる。
【００３１】
さらに、この半導体装置１００では、抵抗素子１０の下側にはＬＯＣＯＳ酸化膜３が存在し、その上側及び周囲は層間絶縁膜で覆われ、囲まれている。このため、従来例２と比較して、抵抗素子１０の外周にＳＴＩ等の素子分離層を設ける必要はなく、レイアウト面積の増大を防ぐことができる。
このように、本発明の第１実施形態によれば、抵抗素子１０について、レイアウト面積の増大を防ぎつつ、周辺の電荷の影響を受けずに安定した抵抗値を得ることができ、しかも、ポリシリコン抵抗体１５に印加できる電位の極性に制限のない半導体装置を実現することが可能である。
【００３２】
なお、上記の第１実施形態では、低電位側である第２の電極２２を第３の電極２３と電気的に接続する場合について説明した。しかしながら、本発明では、例えば図３に示すように、低電位側ではなく、高電位側である第１の電極２１を配線２５を介して第３の電極２３と電気的に接続してもよい。このような場合であっても、上記と同様のメカニズムにより、同様の効果を得ることができる。
【００３３】
また、上記の第１実施形態では、本発明の「導電体」として、シールド用ポリシリコン膜（即ち、導電性を有するポリシリコン膜）を用いる場合について説明した。しかしながら、本発明において「導電体」はポリシリコンに限定されるものではない。「導電体」は、例えば、アモルファスシリコンでもよく、さらにＧａＡｓ等のシリコン以外の半導体でもよい。或いは、「導電体」は半導体ではなく、より導電性の高い金属膜でもよい。金属膜としては、例えば、アルミニウム若しくはその合金、チタン、ニッケル、銅などを挙げることができる。
【００３４】
（２）第２実施形態
また、本発明の抵抗素子は、ＩＰＯ（Ｉｎｔｅｒ  Ｐｏｌｙ  Ｏｘｉｄｅ）キャパシタと縦方向の構造が同じである。このため、抵抗素子とＩＰＯキャパシタとを同一基板上に混載することが可能であり、抵抗素子とＩＰＯキャパシタとを製造工程を兼用しながら同時に形成することができる。第２実施形態では、この点について説明する。
【００３５】
図４は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図４に示すように、この半導体装置２００は、抵抗素子１０とＩＰＯキャパシタ３０とを備える。これらの中で、ＩＰＯキャパシタ３０は、ＬＯＣＯＳ酸化膜３上に形成された下部電極１２と、下部電極１２上に形成されたシリコン酸化膜１４と、シリコン酸化膜１４上に形成された上部電極１６と、を有する。下部電極１２は、例えばＣＶＤ法によって成膜されたポリシリコン膜である。この下部電極１２にはボロン等のＰ型不純物、又はリン若しくはヒ素等のＮ型の不純物が添加されており、所定の導電性を有する。この下部電極１２の厚さは、抵抗素子１０が有するシールド用ポリシリコン膜１１の厚さと同じである。
【００３６】
また、シリコン酸化膜１４は、例えば下部電極１２を熱酸化することによって（又は、ＣＶＤ法によって）成膜されたものである。このシリコン酸化膜１４の厚さは、抵抗素子１０が有するシリコン酸化膜１３の厚さと同じである。上部電極１６は、例えばＣＶＤ法によって成膜されたポリシリコン膜である。この上部電極１６には、上記のようなＰ型不純物又はＮ型不純物が添加されており、所定の導電性を有する。この上部電極１６の厚さは、抵抗素子１０が有するポリシリコン抵抗体１５の厚さと同じである。
【００３７】
また、このＩＰＯキャパシタ３０は、第４の電極３４と、第５の電極３５と、第６の電極３６と、第７の電極３７とを有する。第４の電極３４は、上部電極１６の上面における一方の端部に接合されている。第５の電極３５は、上部電極１６の上面における他方の端部に接合されている。また、第６の電極３６は、下部電極１２の上面であって上部電極１６の直下から外れた位置にある一方の端部に接合されている。第７の電極３７は、下部電極１２の上面であって上部電極１６の直下から外れた位置にある他方の端部に接合されている。
【００３８】
図４では示していないが、上記構成のＩＰＯキャパシタ３０は層間絶縁膜によって覆われており、第４の電極３４、第５の電極３５、第６の電極３６及び第７の電極３７の各上面はそれぞれ層間絶縁膜上に露出している。そして、この例では、層間絶縁膜上に形成された配線３８を介して、第４の電極３４と第５の電極３５とが電気的に接続されている。また、層間絶縁膜上に形成された配線３９を介して、第６の電極３６と第７の電極３７とが電気的に接続されている。
【００３９】
なお、第４の電極３４、第５の電極３５、第６の電極３６及び第７の電極３７は、例えば、アルミニウム等の低融点金属で形成されたコンタクト電極、又は、タングステン等の高融点金属で形成されたプラグ電極である。配線３８、３９は、例えばアルミニウム若しくはその合金、又は、銅等で形成されている。次に、上記の半導体装置２００の製造方法について説明する。
【００４０】
図５（ａ）〜図６（ｂ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を示す断面図である。
図５（ａ）に示すように、シリコン基板１上にＬＯＣＯＳ酸化膜３を形成した後で、例えばＣＶＤ法により、このＬＯＣＯＳ酸化膜３上にポリシリコン膜１１´を成膜する。次に、例えばイオン注入技術により、このポリシリコン膜１１´にＰ型不純物又はＮ型不純物を導入して、ポリシリコン膜１１´に所定の導電性を持たせる。次に、図５（ｂ）に示すように、このポリシリコン膜１１´を例えば熱酸化して、シリコン酸化膜１３´を形成する。さらに、例えばＣＶＤ法により、シリコン酸化膜１３´上にポリシリコン膜１５´を形成する。そして、例えばイオン注入技術により、このポリシリコン膜１５´にＰ型不純物又はＮ型不純物を導入して、ポリシリコン膜１５´に所定の導電性を持たせる。
【００４１】
なお、図５（ａ）又は（ｂ）で示したポリシリコン膜１１´、１５´に対するＰ型不純物又はＮ型不純物の導入工程は、イオン注入技術ではなく、その成膜過程で（即ち、ｉｎ−ｓｉｔｕ）で行ってもよい。また、不純物の導入工程は、例えば、フォトリソグラフィ技術とイオン注入技術とを組み合わせて、抵抗素子形成領域に対する不純物のドーズ量と、キャパシタ形成領域に対するドーズ量とを異ならせるようにしても良い。注入する不純物種についても同様の方法で、各領域で異ならせるようにしてもよい。これにより、同一のポリシリコン膜１１´で形成されるシールド用ポリシリコン膜１１と下部電極１２とについて、各々の抵抗値を別々の値に設定することができる。また、同一のポリシリコン膜１５´で形成されるポリシリコン抵抗体１５と上部電極１６とについても、各々の抵抗値を別々の値に設定することができる。
【００４２】
次に、図５（ｃ）に示すように、例えばフォトリソグラフィ技術により、ポリシリコン膜１５´上にレジストパターン４１を形成する。そして、このレジストパターン４１をマスクに用いて、ポリシリコン膜１５´をエッチングする。これにより、図５（ｄ）に示すように、抵抗素子形成領域にポリシリコン抵抗体１５を形成すると同時に、キャパシタ形成領域に上部電極１６を形成する。ポリシリコン抵抗体１５と上部電極１６を形成した後で、図５（ｃ）に示したレジストパターン４１を除去する。
【００４３】
次に、図６（ａ）に示すように、例えばフォトリソグラフィ技術により、ポリシリコン抵抗体１５及び上部電極１６をそれぞれ覆う形状のレジストパターン４２を形成する。そして、このレジストパターン４２をマスクに用いて、シリコン酸化膜１３´とポリシリコン膜１１´を順次エッチングする。これにより、図６（ｂ）に示すように、抵抗素子形成領域にシリコン酸化膜１３を形成すると同時に、キャパシタ形成領域にシリコン酸化膜１４を形成する。また、抵抗素子形成領域にシールド用ポリシリコン膜１１を形成すると同時に、キャパシタ形成領域に下部電極１２を形成する。
【００４４】
次に、図６（ｃ）に示すように、例えばＣＶＤ法により、シリコン基板１の上方全面に層間絶縁膜４５を形成する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、この層間絶縁膜にコンタクトホールを形成する。続いて、例えばスパッタリング法により、このコンタクトホールを埋め込むように金属膜を堆積し、堆積した金属膜を例えばＣＭＰ法により研削する。これにより、図６（ｃ）に示すように、第１の電極２１〜第７の電極３７を形成する。その後、配線を形成して、図４に示した半導体装置２００が完成する。
【００４５】
以上説明したように、本発明の第２実施形態によれば、抵抗素子１０とＩＰＯキャパシタ３０とを製造工程を兼用しながら同時に形成することができる。例えば、ポリシリコン膜１１´を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、シールド用ポリシリコン膜１１と下部電極１２とを同時に形成することができる。また、例えば、ポリシリコン１１´を熱酸化することによって（又は、ＣＶＤ法によって）、抵抗素子１０のシリコン酸化膜１３とＩＰＯキャパシタ３０のシリコン酸化膜１４とを同時に形成することができる。さらに、ポリシリコン膜１５´を成膜し、これをフォトリソグラフィ及びエッチング技術を用いてパターニングすることによって、ポリシリコン抵抗体１５と上部電極１６とを同時に形成することができる。これにより、工程数の増大を防ぐことができる。
【符号の説明】
【００４６】
１  シリコン基板
３  ＬＯＣＯＳ酸化膜
１０  抵抗体素子
１１  シールド用ポリシリコン膜
１２  下部電極
１１´、１５´  ポリシリコン膜
１３、１４  シリコン酸化膜
１５  ポリシリコン抵抗体
１６  上部電極
２１、２３、３４〜３７  電極
２５、３７、３８  配線
３０  ＩＰＯキャパシタ
４１、４２  レジストパターン
４５  層間絶縁膜
１００、２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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