(57)【要約】【課題】電源分離回路への電源供給を制御する複数の電源スイッチから、不良スイッチを特定する。【解決手段】電源スイッチ群２１は、第１電源１０１と複数の電源供給端子１０３〜１０５との間の接続を制御する複数の電源スイッチ１２０〜１２２を備える。電源分離回路１１は、複数の電源供給端子１０３〜１０５の各々に対応して接続される複数の内部回路１４０〜１４２を備える。スイッチング素子１３１、１３２は、通常動作モードにおいて、複数の電源供給端子１０３〜１０５のそれぞれの間を短絡し、テストモードにおいて、複数の電源供給端子１０３〜１０５のそれぞれの間を分離する。複数の電源供給端子１０３〜１０５における電圧ＶＳＤは、複数のモニタ端子１６１〜１６３に監視可能に出力される。【選択図】図２
2012173056.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源分離回路と、
前記複数の電源分離回路と第１電源との接続を制御する複数の電源スイッチ群と、
スイッチング素子と
を具備し、
前記複数の電源スイッチ群のそれぞれは、前記第１電源と複数の電源供給端子との間の接続を制御する複数の電源スイッチを備え、
前記複数の電源分離回路のそれぞれは、前記複数の電源供給端子の各々に対応して接続される複数の内部回路を備え、
前記スイッチング素子は、通常動作モードにおいて、前記複数の電源供給端子のそれぞれの間を短絡し、テストモードにおいて、前記複数の電源供給端子のそれぞれの間を分離し、
前記複数の電源供給端子における電圧は、複数のモニタ端子に監視可能に出力される
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
通常動作モードにおいて、前記複数の電源供給端子と第２電源とを分離し、テストモードにおいて、前記複数の電源供給端子と前記第２電源とを接続する制御素子を更に具備する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記テストモードは、ショート故障テストモードを有し、
ショート故障テストモードにおいて、前記複数の電源スイッチは前記第１電源と前記複数の電源供給端子との間を分離する
半導体集積回路。
【請求項４】
請求項２又は３に記載の半導体集積回路において、
前記テストモードは、オープン故障テストモードを有し、
オープン故障テストモードにおいて、前記複数の電源スイッチは前記第１電源と前記複数の電源供給端子との間を接続する
半導体集積回路。
【請求項５】
請求項２から４のいずれか１項に記載の半導体集積回路において、
前記複数の内部回路は、前記複数の電源供給端子と第２電源との間に接続され、前記複数の電源供給端子から供給される電源電圧に応じた電源電流によって動作する
半導体集積回路。
【請求項６】
請求項１から５のいずれか１項に記載の半導体集積回路において、
前記複数の電源スイッチは、前記第１電源と前記複数の電源供給端子との間においてソース端子及びドレイン端子が並列接続され、共通の電源制御信号がそれぞれのゲート端子に供給される複数のトランジスタを備える
半導体集積回路。
【請求項７】
複数の電源スイッチを介して第１電源に接続される複数の電源供給端子のそれぞれを、通常動作モードにおいて接続するステップと、
テストモードにおいて、前記複数の電源供給端子のそれぞれを分離するステップと、
前記複数の電源供給端子のそれぞれから複数の内部回路に供給される電源電圧の大きさに応じて前記複数の電源スイッチのそれぞれの故障の有無を判定するステップと
を具備する
故障検出方法。
【請求項８】
請求項７に記載の故障検出方法において
通常動作モードにおいて、前記複数の電源供給端子と第２電源とを分離するステップと、
テストモードにおいて、前記複数の電源供給端子と前記第２電源とを接続するステップと
を更に具備する
故障検出方法。
【請求項９】
請求項８に記載の故障検出方法において、
前記テストモードは、ショート故障テストモードを有し、
ショート故障テストモードにおいて、前記複数の電源スイッチが前記第１電源と前記複数の電源供給端子との間を分離するステップを更に具備し、
前記判定するステップは、前記電源電圧の大きさが、閾値に対し前記第１電源から供給される第１電源電圧側である電源供給端子に接続された電源スイッチが故障しているものと判定するステップを備える
故障検出方法。
【請求項１０】
請求項８又は９に記載の故障検出方法において、
前記テストモードは、オープン故障テストモードを有し、
オープン故障テストモードにおいて、前記複数の電源スイッチが、前記第１電源と前記複数の電源供給端子との間を接続するステップを更に具備し、
前記判定するステップは、前記電源電圧の大きさが、閾値に対し前記第２電源から供給される第２電源電圧側である電源供給端子に接続された電源スイッチが故障しているものと判定するステップを備える
故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、故障検出方法に関し、特に電源遮断機能を有する半導体装置、及び電源遮断機能の故障検出方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの低消費電力化が強く求められていることから、一部の内部回路を電源分離回路とし、当該電源分離回路に対する電源を任意の時期に遮断する電源遮断機能を搭載したＬＳＩ製品が増加している。例えば、電源遮断機能は、ＰＭＯＳトランジスタ等のスイッチング素子（以下、電源スイッチと称す）によって実現される。電源分離回路への電源を遮断することによってリーク電流を削減し、消費電力を抑えることが可能となる。
【０００３】
電源分離回路への電源供給を制御するためには、少なくとも１つの電源スイッチが必要であるが、電源を供給する間（通常動作モード時）は、効率よく電源が供給されることが望まれる。このため、電源スイッチ１つ当たりのインピーダンスが小さくなるように、電源分離回路には多数の電源スイッチが配置される。尚、電源スイッチの個数は、電源分離回路の消費電力の見積もり値と、個々の電源スイッチが供給できる電源電流の上限値から算出される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１０１３４７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
最近、製造プロセスが微細化してきたことで２０ＭＧａｔｅｓ以上の製品が主流となり、電源分離回路のゲート規模も増大している。これに伴い、一の電源分離回路への電源供給を制御する電源スイッチの数は増大し、電源スイッチが製造不良となる確率が高まってきている。このため、不良電源スイッチを特定する技術が求められている。
【０００６】
一方、複数の内部回路のリーク電流を内部回路毎に検出し、不良のある内部回路を特定する技術が、特開平９−１０１３４７に記載されている（特許文献１参照）。
【０００７】
図１は、特許文献１に記載の半導体装置２０１の構成を示す図である。図１を参照して、特許文献１に記載半導体装置は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、基準電流発生回路１１１、出力回路１１２及びリーク電流取出回路１１３を含む。複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５が設けられているため、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにすることができる。このため、リーク電流の検出を希望する内部回路におけるリーク電流ＩＬ１のみを取出すことができる。このリーク電流ＩＬ１に応じた電流ＩＬ２と基準電流発生回路１１１からの基準電流ＩＲ２とを比較ノードＮＣにおいて、比較し、その比較結果を、出力回路１１２を介してリーク電流の検出結果としてテスタ２０２に出力する。テスタ２０２は、本来起こるべきリーク電流値（異常と判断されないリーク電流値）とリーク電流の検出結果とを比較することで、どの内部回路ａ１〜ａ５が異常なリーク電流を有しているかを判明することができる。
【０００８】
このように、特許文献１では、内部回路への電源供給を制御する電源スイッチを利用して、内部回路におけるリーク電流異常を検出することができる。しかし、特許文献１に記載の技術では、検出したリーク電流異常が内部回路によるものなのか、電源スイッチによるものかを判別することができない。又、上述のように、内部回路に対する複数の電源スイッチが設けられている場合、当該複数の電源スイッチのうちどの電源スイッチに異常があるのかを特定することはできない。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１０】
本発明による半導体集積回路（１０）は、複数の電源分離回路（１１、１２）と、複数の電源分離回路（１１、１２）と第１電源（１０１）との接続を制御する複数の電源スイッチ群（２１、２２）と、スイッチング素子（１３１〜１３４）とを具備する。複数の電源スイッチ群（２１、２２）のそれぞれは、第１電源（１０１）と複数の電源供給端子（例えば１０３〜１０５）との間の接続を制御する複数の電源スイッチ（例えば１２０〜１２２）を備える。複数の電源分離回路（１１、１２）のそれぞれは、複数の電源供給端子（例えば１０３〜１０５）の各々に対応して接続される複数の内部回路（例えば１４０〜１４２）を備える。スイッチング素子（例えば１３１、１３２）は、通常動作モードにおいて、複数の電源供給端子（１０３〜１０５）のそれぞれの間を短絡し、テストモードにおいて、複数の電源供給端子（１０３〜１０５）のそれぞれの間を分離する。複数の電源供給端子（例えば１０３〜１０５）における電圧（ＶＳＤ）は、複数のモニタ端子（１６１〜１６３）に監視可能に出力される。
【００１１】
通常動作モードにおいて、電源分離回路に対して電源供給を行う電源供給端子をテストモードにおいて分離し、電源供給端子毎の電圧を監視することで、電源スイッチの故障の有無を個別に判定することが可能となる。
【００１２】
又、本発明による故障検出方法は、複数の電源スイッチ（１２０〜１２２）を介して第１電源（１０１）に接続される複数の電源供給端子（１０３〜１０５）のそれぞれを、通常動作モードにおいて接続するステップと、テストモードにおいて、複数の電源供給端子（１０３〜１０５）のそれぞれを分離するステップと、複数の電源供給端子（１０３〜１０５）のそれぞれから複数の内部回路（１４０〜１４２）に供給される電源電圧（ＶＳＤ）の大きさに応じて複数の電源スイッチ（１２０〜１２２）のそれぞれの故障の有無を判定するステップとを具備する。
【００１３】
本発明では、電源供給端子を分離して電源スイッチの故障の有無を個別に判定するため、少ないテストパタンで不良スイッチの特定が可能となる。
【発明の効果】
【００１４】
本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、不良スイッチを特定することができる。
【００１５】
又、複数の電源スイッチにおける不良スイッチを特定するために利用するテストパタンの数を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、従来技術による半導体装置の構成を示す図である。
【図２】図２は、本発明による半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１８】
（構成）
図２を参照して、本発明による半導体集積回路１０の構成を説明する。図２は、本発明による電源分離機能及び電源分離回路を備える半導体装置の構成の一例を示す図である。
【００１９】
本発明による半導体集積回路１０は、電源分離回路１１、１２、電源スイッチ群２１、２２、制御素子１８０〜１８５、スイッチング素子１３１〜１３４を具備する。
【００２０】
電源分離回路１１、１２の各々は、電源スイッチ群２１、２２の各々に対応して接続され、内部回路１４０〜１４２、１４３〜１４５を備える。電源スイッチ群２１は、電源分離回路１１における内部回路１４０〜１４２の各々への電源供給を制御する電源スイッチ１２０〜１２２を備える。電源スイッチ群２２は、電源分離回路１２における内部回路１４３〜１４５の各々への電源供給を制御する電源スイッチ１２３〜１２５を備える。
【００２１】
電源スイッチ１２０〜１２５は、ＭＯＳトランジスタによって構成されることが好適である。図２に示す一例では、ＰＭＯＳトランジスタが電源スイッチ１２０〜１２５として設けられる。電源スイッチ１２０〜１２２は、電源制御信号線１５１から供給される電源制御信号に応じて第１電源１０１（電源電圧ＶＣＣ）と内部回路１４０〜１４２との接続を制御する。詳細には、電源スイッチ１２０〜１２２の各々のゲート端子は電源制御信号線１５１に接続され、ソース端子は第１電源１０１（ＶＣＣ）に接続され、ドレイン端子は対応する電源供給端子（ノード１０３〜１０５）の各々を介して内部回路１４０〜１４２の各々に接続される。電源スイッチ１２０〜１２２の各々は、電源制御信号線１５１からゲート端子に供給される電源制御信号に応じてオン・オフが制御されることで、第１電源１０１（ＶＣＣ）と内部回路１４０〜１４２の各々との接続を制御する。電源スイッチ１２３〜１２５も同様に、電源制御信号線１５２から供給される電源制御信号に応じて第１電源１０１（ＶＣＣ）と内部回路１４３〜１４５との接続を制御する。詳細には、電源スイッチ１２３〜１２５の各々のゲート端子は電源制御信号線１５２に接続され、ソース端子は第１電源１０１（ＶＣＣ）に接続され、ドレイン端子は対応する電源供給端子（ノード１０６〜１０８）の各々を介して内部回路１４３〜１４５の各々に接続される。電源スイッチ１２３〜１２５の各々は、電源制御信号線１５２からゲート端子に供給される電源制御信号に応じてオン・オフが制御されることで、第１電源１０１（ＶＣＣ）と内部回路１４３〜１４５の各々との接続を制御する。
【００２２】
内部回路１４０〜１４５の各々は、電源供給端子であるノード１０３〜１０８の各々と第２電源（例えばＧＮＤ）との間に接続され、ノード１０３〜１０８から供給される電源電圧ＶＳＤに応じた電源電流によって動作する。
【００２３】
制御素子１８０〜１８５の各々は、ＶＳＤ制御信号線１７０から供給されるＶＳＤ制御信号に応じてノード１０３〜１０８の電位を設定する。制御素子１８０〜１８５の各々は、ＶＳＤ制御信号に応じてノード１０３〜１０８と第２電源１０２との接続を制御するＭＯＳトランジスタが好適である。図２に示す一例では、ＮＭＯＳトランジスタが制御素子１８０〜１８５として設けられる。詳細には、制御素子１８０〜１８５の各々のゲート端子は電源制御信号線１５１が接続され、ソース端子は第２電源１０２（ＧＮＤ）に接続され、ドレイン端子は対応するノード１０３〜１０８の各々に接続される。制御素子１８０〜１８５の各々は、ＶＳＤ制御信号線１７０からゲート端子に供給されるＶＳＤ制御信号に応じてオン・オフが制御されることで、第２電源１０２（ＧＮＤ）とノード１０３〜１０８の各々との接続を制御する。
【００２４】
スイッチング素子１３１、１３２は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０３、１０４、１０５の接続を制御する。詳細には、スイッチング素子１３１は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０３とノード１０４との接続を制御する。スイッチング素子１３２は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０４とノード１０５との接続を制御する。
【００２５】
レイアウトフェーズにおいて、複数の電源スイッチ１２０〜１２２は、セル配置の障害とならないよう、電源分離領域内に均等に配置される。しかし、自動レイアウトツールによって電源分離回路１１を構成するセルの配置の混雑度に粗密が生じるため、電源スイッチ１２０〜１２２のそれぞれが供給する電源電流量には差異が発生する。このため、本発明では、通常動作モード時、スイッチング素子１３１、１３２によって電源供給端子であるノード１０３〜１０５が接続される。電源供給端子（ノード１０３〜１０５）にて電源スイッチ１２０〜１２２が短絡されることで、電源分離回路１１が動作するのに必要な電源電流量を供給することが可能となる。
【００２６】
又、通常動作モード時、電源分離回路１１への電源電圧ＶＳＤの供給は、第１電源１０１（ＶＣＣ）と電源分離回路１１との間に並列接続された複数の電源スイッチ１２０〜１２２（電源スイッチ群２１）によって制御されることとなる。電源分離回路１１に対して、並列接続された複数の電源スイッチを介して電源電圧が供給されるため、電源スイッチ１つ当たりのインピーダンスが小さくなる。
【００２７】
一方、テストモードにおいて、スイッチング素子１３１、１３２はノード１０３〜１０５のそれぞれを分離する。これにより、電源分離回路１１は、複数の電源スイッチ１２０〜１２２に対応する複数の内部回路１４０〜１４２に分離されるとともに、内部回路１４０〜１４２への電源供給が、対応する電源スイッチ１２０〜１２２によって制御されることとなる。このため、テストモードでは、電源分離回路１１を電源スイッチ毎の内部回路に分離して電源供給が制御可能となるため、電源スイッチ毎の切り分け試験が可能となる。
【００２８】
同様に、スイッチング素子１３３、１３４は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０６、１０７、１０８の接続を制御する。詳細には、スイッチング素子１３３は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０６とノード１０７との接続を制御する。スイッチング素子１３４は、分離領域分断信号線１５０から供給される分離領域分断信号に応じてノード１０７とノード１０８との接続を制御する。
【００２９】
又、通常動作モード時、スイッチング素子１３３、１３４はノード１０６〜１０８を接続する。これにより、第１電源１０１（ＶＣＣ）と電源分離回路１２との間に並列接続された複数の電源スイッチ１２３〜１２５（電源スイッチ群２２）によって、電源分離回路１２への電源電圧の供給が制御されることとなる。
【００３０】
一方、テストモード時、スイッチング素子１３３、１３４はノード１０６〜１０８のそれぞれを分離する。これにより、電源分離回路１２は、複数の電源スイッチ１２３〜１２５に対応する複数の内部回路１４３〜１４５に分離されるとともに、内部回路１４３〜１４５への電源供給が、対応する電源スイッチ１２３〜１２５によって制御されることとなる。このため、テストモードでは、電源分離回路１２を電源スイッチ毎の内部回路に分離して電源供給が制御可能となるため、電源スイッチ毎の切り分け試験が可能となる。
【００３１】
尚、スイッチング素子１３１〜１３４は、ＭＯＳトランジスタによって構成されることが好適である。図２に示す一例では、ＰＭＯＳトランジスタがスイッチング素子１３１〜１３４として設けられ、ゲート端子に供給された分離領域分断信号に応じてドレイン端子・ソース端子に接続されたノード間の接続を制御する。
【００３２】
電源電圧ＶＳＤを供給するノード１０３〜１０８の各々には、モニタ端子１６１〜１６６の各々が対応して接続される。図視しないテスタは、モニタ端子１６１〜１６６を介してノード１０３〜１０８の電位、すなわち内部回路１４０〜１４５に供給される電源電圧ＶＳＤの値を監視する。
【００３３】
（動作）
次に、図２を参照して、本発明による半導体集積回路１０の通常動作及びテスト動作を説明する。以下では、電源スイッチ１２０〜１２５、スイッチング素子１３１〜１３４としてＰＭＯＳトランジスタが使用され、制御素子１８０〜１８５としてＮＭＯＳトランジスタが使用されているものとして説明する。
【００３４】
１．通常動作
先ず、本発明による半導体集積回路１０の通常動作を説明する。ここでは、電源スイッチ１２０〜１２５のいずれにも故障がない場合の通常動作を説明する。
【００３５】
通常動作モードでは、分離領域分断信号線１５０及びＶＳＤ制御信号線１７０にローレベルの信号が入力される。
【００３６】
スイッチング素子１３１〜１３２は、ゲートに供給されたローレベルの分離領域分断信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード１０３とノード１０４、ノード１０４とノード１０５の間を短絡する。又、制御素子１８０〜１８２は、ゲートに供給されたローレベルのＶＳＤ制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード１０３〜ノード１０５と第２電源１０２（ＧＮＤ）との間を切り離す（オープンとする）。
【００３７】
同様に、スイッチング素子１３３〜１３４はローレベルの分離領域分断信号に応じてオン状態となり、ノード１０６とノード１０７、ノード１０７とノード１０８の間を短絡する。又、制御素子１８３〜１８５は、ローレベルのＶＳＤ制御信号に応じてオフ状態となり、ノード１０６〜ノード１０８と第２電源１０２（ＧＮＤ）との間を切り離す（オープンとする）。
【００３８】
この状態において、内部回路１４０〜１４２（電源分離回路１１）を動作させる場合、電源制御信号線１５１にローレベルの信号が入力される。この場合、電源スイッチ１２０〜１２２は、ゲートに供給されたローレベルの電源制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第１電源１０１（ＶＣＣ）とノード１０３〜１０５を短絡する。内部回路１４０〜１４２への電源電流は、第１電源１０１から供給された電源電圧ＶＣＣに応じたノード１０３〜１０５における電位（電源電圧ＶＳＤ）によって決まる。
【００３９】
一方、消費電力低減のため、電源分離回路１１から電源を切り離す場合（電源分離回路１１への電源供給を断つ場合）、電源制御信号線１５１にハイレベルの信号が入力される。この場合、電源スイッチ１２０〜１２２は、ゲートに供給されたハイレベルの電源制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第１電源１０１（ＶＣＣ）とノード１０３〜１０５とが分離する（オープンとする）。電源スイッチ１２０〜１２２がオフとなってから所定の期間経過後、内部回路１４０〜１４２（電源分離回路１１）への電源電流の供給は停止する。
【００４０】
同様に、内部回路１４３〜１４５（電源分離回路１２）を動作させる場合は、電源制御信号線１５２にローレベルの信号が入力され、内部回路１４３〜１４５への電源電流は、第１電源１０１から供給された電源電圧ＶＣＣに応じたノード１０６〜１０８における電位（電源電圧ＶＳＤ）によって決まる。又、電源分離回路１２を電源から切り離す場合、電源制御信号線１５２にローレベルの信号が入力され、第１電源１０１（ＶＣＣ）とノード１０６〜１０８とが分離し（オープンとなり）、内部回路１４３〜１４５（電源分離回路１２）への電源電流の供給は停止する。
【００４１】
以上のように、本発明では、通常動作モードにおいて、電源分離回路１１、１２に対応する電源供給用端子（ノード１０３〜１０５、ノード１０６〜１０８）をスイッチング素子１３１〜１３４で短絡することで、電源分離回路１１（内部回路１４０〜１４２）及び電源分離回路１２（内部回路１４３〜１４５）が動作するのに必要な電源電流の供給が可能となる。又、通常動作モードにおいて、それぞれが複数の電源スイッチを有する電源スイッチ群２１、２２によって電源分離回路１１、１２の電源分離を制御することができる。電源スイッチ群２１、２２のそれぞれでは、複数の電源スイッチが第１電源１０１と電源分離回路との間に並列接続されているため、電源供給時における１つ当たりのインピーダンスは小さくなる。
【００４２】
２．ショート故障検出テスト
次に、電源スイッチのショート故障を検出するためのテスト動作を説明する。ここでは、故障により電源スイッチ１２２のドレイン−ソース間が短絡しているものとする。
【００４３】
テストモードでは、分離領域分断信号線１５０にハイレベルの信号が入力される。
【００４４】
スイッチング素子１３１〜１３２は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード１０３とノード１０４、ノード１０４とノード１０５の間を分離する。
【００４５】
電源スイッチ群２１に対するショート故障テストモードでは、電源制御信号線１５１にハイレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ１２０、１２１は、ゲートに供給されたハイレベルの電源制御信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第１電源１０１（ＶＣＣ）とノード１０３、１０４を分離する。しかし、故障している電源スイッチ１２２は短絡状態となっているため、第１電源１０１（ＶＣＣ）とノード１０５は短絡状態となる。
【００４６】
次に、ＶＳＤ制御信号線１７０にハイレベルの信号が入力される。制御素子１８０〜１８２は、ゲートに供給されたハイレベルのＶＳＤ制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード１０３〜ノード１０５と第２電源１０２（ＧＮＤ）との間を短絡する。これにより、ノード１０３、１０４の電圧ＶＳＤは第２電源１０２の電位（ＧＮＤレベル）に遷移するが、ノード１０５は第１電源１０１（ＶＣＣ）と短絡された状態であるため、ノード１０５の電圧ＶＳＤはＧＮＤレベルまで降下せず、電源スイッチ１２２と制御素子１８２のオン抵抗等によって決まる中間電位に遷移する。
【００４７】
続いて、図示しないテスタによってモニタ端子１６１〜１６３の電圧ＶＳＤを測定し、電源スイッチ１２０〜１２２がショート故障しているかの判定が行われる。詳細には、図示しないテスタは、モニタ端子１６１〜１６３の電圧ＶＳＤが所定の電圧レベル以下（閾値に対して第２電源電圧側）か否かに応じてショート故障の判定を行う。ここでは、ノード１０３、１０４に接続されたモニタ端子１６１、１６２の電圧ＶＳＤが所定の閾値以下のＧＮＤレベル（閾値に対して第２電源電圧側）であるため、“電源スイッチ１２０、１２１は異常なし（ショート故障なし）”と判定される。一方、ノード１０５に接続されたモニタ端子１６３の電圧ＶＳＤは、閾値よりも大きい電圧であるため、“電源スイッチ１２２は異常有り（ショート故障有り）”と判定される。
【００４８】
電源スイッチ１２３〜１２５についても同様の手順でショート故障のテストが行われる。
【００４９】
スイッチング素子１３３〜１３４は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード１０６とノード１０７、ノード１０７とノード１０６の間を分離する。
【００５０】
電源スイッチ群２２に対するショート故障テストモードでは、電源制御信号線１５２にハイレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ１２３〜１２５は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、第１電源１０１（ＶＣＣ）とノード１０６〜１０８を分離する。
【００５１】
次に、ＶＳＤ制御信号線１７０にハイレベルの信号が入力される。制御素子１８３〜１８５は、ゲートに供給されたハイレベルのＶＳＤ制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード１０６〜ノード１０８と第２電源１０２（ＧＮＤ）との間を短絡する。これにより、ノード１０６〜１０８の電圧ＶＳＤはＧＮＤレベルに遷移する。
【００５２】
続いて、図示しないテスタによってモニタ端子１６４〜１６６の電圧ＶＳＤを測定し、電源スイッチ１２３〜１２５がショート故障しているか判断を行う。ここでは、ノード１０６〜１０８に接続されたモニタ端子１６４〜１６６の電圧ＶＳＤが所定の閾値以下のＧＮＤレベルであるため、“電源スイッチ１２３〜１２５は異常なし（ショート故障なし）”と判定される。
【００５３】
以上のように、本発明では、テストモードにおいて複数の電源スイッチ１２０〜１２５同士の接続を、内部回路への電源供給端子（ノード１０３〜１０８）において分離する。そして、電源スイッチ１２０〜１２５をオフ状態にするとともに、ノード１０３〜１０８を第２電源（ＧＮＤ）に接続し、ノード１０３〜１０８の電圧ＶＳＤが所定の閾値以下か否かをモニタする。ショート故障テストモードの場合、図示しないテスタは、電圧ＶＳＤが所定の閾値を越えるノード（閾値に対して第１電源電圧側の電圧値のノード）に接続した電源スイッチをショート故障として判定する。このように、本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、ショート故障した電源スイッチを特定することができる。
【００５４】
３．オープン故障検出テスト
次に、電源スイッチのオープン故障を検出するためのテスト動作を説明する。ここでは、故障により電源スイッチ１２２のドレイン−ソース間がオープン状態となっているものとする。
【００５５】
テストモードでは、分離領域分断信号線１５０にハイレベルの信号が入力される。
【００５６】
スイッチング素子１３１〜１３２は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード１０３とノード１０４、ノード１０４とノード１０５の間を分離する。
【００５７】
電源スイッチ群２１に対するオープン故障テストモードでは、電源制御信号線１５１にローレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ１２０、１２１は、ゲートに供給されたローレベルの電源制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第１電源１０１（ＶＣＣ）とノード１０３、１０４を接続する。しかし、故障している電源スイッチ１２２は開放状態となっているため、第１電源１０１（ＶＣＣ）とノード１０５は分離されたままとなる。
【００５８】
次に、ＶＳＤ制御信号線１７０にハイレベルの信号が入力される。制御素子１８０〜１８２は、ゲートに供給されたハイレベルのＶＳＤ制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード１０３〜ノード１０５と第２電源１０２（ＧＮＤ）との間を短絡する。ノード１０３、１０４は第１電源１０１（ＶＣＣ）と短絡された状態であるため、ノード１０３、１０４の電圧ＶＳＤはＧＮＤレベルまで降下せず、電源スイッチ１２０、１２１と制御素子１８０、１８１のオン抵抗等によって決まる中間電位に遷移する。一方、ノード１０５の電圧ＶＳＤは、第１電源１０１（ＶＣＣ）と分離しているため、第２電源１０２の電位（ＧＮＤレベル）に遷移する。
【００５９】
続いて、図示しないテスタによってモニタ端子１６１〜１６３の電圧ＶＳＤを測定し、電源スイッチ１２０〜１２２がオープン故障しているかの判定が行われる。詳細には、図示しないテスタは、モニタ端子１６１〜１６３の電圧ＶＳＤが所定の電圧レベル以下（閾値に対して第２電源電圧側）か否かに応じてオープン故障の判定を行う。ここでは、ノード１０３、１０４に接続されたモニタ端子１６１、１６２の電圧ＶＳＤが所定の閾値より大きい電圧（閾値に対して第１電源電圧側）であるため、“電源スイッチ１２０、１２１は異常なし（オープン故障なし）”と判定される。一方、ノード１０５に接続されたモニタ端子１６３の電圧ＶＳＤは、閾値以下（閾値に対して第２電源電圧側、例えばＧＮＤレベル）であるため、“電源スイッチ１２２は異常有り（オープン故障有り）”と判定される。
【００６０】
電源スイッチ１２３〜１２５についても同様の手順でオープン故障のテストが行われる。
【００６１】
スイッチング素子１３３〜１３４は、ゲートに供給されたハイレベルの分離領域分断信号に応じてオフ状態となり、ドレインとソース間は高抵抗となり、ノード１０６とノード１０７、ノード１０７とノード１０６の間を分離する。
【００６２】
電源スイッチ群２２に対するオープン故障テストモードでは、電源制御信号線１５２にローレベルの電源制御信号が入力される。この場合、問題のない電源スイッチ１２３〜１２５は、ゲートに供給されたローレベルの分離領域分断信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、第１電源１０１（ＶＣＣ）とノード１０６〜１０８を接続する。
【００６３】
次に、ＶＳＤ制御信号線１７０にハイレベルの信号が入力される。制御素子１８３〜１８５は、ゲートに供給されたハイレベルのＶＳＤ制御信号に応じてオン状態となり、ドレインとソース間は低抵抗となり、ノード１０６〜ノード１０８と第２電源１０２（ＧＮＤ）との間を短絡する。これにより、ノード１０６〜１０８の電圧ＶＳＤはＧＮＤレベルに遷移する。
【００６４】
続いて、図示しないテスタによってモニタ端子１６４〜１６６の電圧ＶＳＤを測定し、電源スイッチ１２３〜１２５がオープン故障しているか判断を行う。ここでは、ノード１０６〜１０８に接続されたモニタ端子１６４〜１６６の電圧ＶＳＤが所定の閾値を越える電圧を示すため、“電源スイッチ１２３〜１２５は異常なし（オープン故障なし）”と判定される。
【００６５】
以上のように、本発明では、テストモードにおいて複数の電源スイッチ１２０〜１２５同士の接続を、内部回路への電源供給端子（ノード１０３〜１０８）において分離する。そして、電源スイッチ１２０〜１２５をオン状態にするとともに、ノード１０３〜１０８を第２電源（ＧＮＤ）に接続し、ノード１０３〜１０８の電圧ＶＳＤが所定の閾値以下か否かをモニタする。オープン故障テストモードの場合、図示しないテスタは、電圧ＶＳＤが所定の閾値以下のノード（閾値に対して第２電源電圧側の電圧のノード）に接続した電源スイッチをオープン故障として判定する。このように、本発明によれば、電源分離回路への電源供給を制御する複数の電源スイッチから、オープン故障した電源スイッチを特定することができる。
【００６６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。テストモード時において、電源スイッチ１２０〜１２５、制御素子１８０〜１８５、スイッチング素子１３１〜１３４のオン・オフ制御の順番は、上述の一例に限らず、異なる順又は同時的にオン・オフの切り替えが行われても良い。又、電源スイッチ群２１、２２、電源スイッチ１２０〜１２５、スイッチング素子１３１〜１３４、制御素子１８０〜１８５、内部回路１４０〜１４５、電源分離回路１１、１２、及び各信号線の数は、実施の形態に限定せず任意に設定できることは言うまでもない。
【００６７】
近年、製造プロセスが微細化してきたことで２０ＭＧａｔｅｓ以上の製品が主流となり、これに伴い電源分離回路のゲート規模も増大している。このため、電源スイッチの故障を特定するためのテストパタン数の増大が懸念される。しかし、本発明によれば、ショート故障、オープン故障に応じた信号レベルの電源制御信号および分離領域分断信号を入力する工程、次にＶＳＤ制御信号を入力する工程、電源電圧ＶＳＤを測定する工程によって、電源スイッチの故障を判断及び特定できる。このため、本発明では３又は４ステップの極めて少ないテストパタンにて、電源スイッチの故障をテストすることが可能となる。
【符号の説明】
【００６８】
１０：半導体集積回路
１１、１２：電源分離回路
２１、２２：電源スイッチ群
１０１：第１電源
１０２：第２電源
１０３〜１０８：ノード
１２０〜１２５：電源スイッチ
１３１〜１３４：スイッチング素子
１３３〜１３４：スイッチング素子
１４０〜１４５：内部回路
１５０：分離領域分断信号線
１５１、１５２：電源制御信号線
１６１〜１６６：モニタ端子
１７０：ＶＳＤ制御信号線
１８０〜１８５：制御素子
【図１】
2012173056.tif 000003
【図２】
2012173056.tif 000004