(57)【要約】【課題】テスト時に使用するプローブ数が増加する。【解決手段】表示装置の第１、第２のデータ線をそれぞれ駆動する表示装置駆動回路であって、前記表示装置に表示する第１、第２の表示データとをそれぞれ格納し、第１、第２の信号とをそれぞれ出力する第１、第２のデータレジスタと、前記第１、第２の信号に応じて、第１、第２のアナログ信号をそれぞれ出力する第１、第２のＤＡコンバータと、前記第１、第２のアナログ信号とに応じて、前記第１、第２のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第１の表示データに基づく第１のテスト出力と前記第２の表示データに基づく第２のテスト出力とを選択的に出力するスイッチ回路と、前記スイッチ回路を制御する制御回路と、を有する表示装置駆動回路。【選択図】図３
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【特許請求の範囲】
【請求項１】
表示装置の第１のデータ線と第２のデータ線をそれぞれ駆動する表示装置駆動回路であって、
前記表示装置に表示する第１の表示データと第２の表示データとをそれぞれ格納し、第１の信号と第２の信号とをそれぞれ出力する第１のデータレジスタ及び第２のデータレジスタと、
前記第１の信号と第２の信号に応じて、第１のアナログ信号と第２のアナログ信号をそれぞれ出力する第１のＤＡコンバータと第２のＤＡコンバータと、
前記第１のアナログ信号と第２のアナログ信号とに応じて、前記第１のデータ線と第２のデータ線を駆動する出力端子対と、
テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第１の表示データに基づく第１のテスト出力と前記第２の表示データに基づく第２のテスト出力とを選択的に出力するスイッチ回路と、
前記スイッチ回路を制御する制御回路と、を有する
表示装置駆動回路。
【請求項２】
前記第１の信号と第２の信号とを互いに切り替えて前記第１のＤＡコンバータと第２のＤＡコンバータとに出力する第１のスイッチ回路を有する
請求項１に記載の表示装置駆動回路。
【請求項３】
前記第１のアナログ信号と第２のアナログ信号とを互いに切り替えて前記第１のデータ線と前記第２のデータ線を駆動する第２のスイッチ回路を有する
請求項１に記載の表示装置駆動回路。
【請求項４】
前記制御回路からのイネーブル信号に応じて活性化もしくは非活性化する第１の出力アンプと第２の出力アンプとを有し、
活性した場合、前記第１、第２のＤＡコンバータからの第１、第２のアナログ信号の両方の電圧レベルに対応して増幅し、
非活性化した場合、ハイインピーダンス出力となる
請求項３に記載の表示装置駆動回路。
【請求項５】
前記スイッチ回路は、前記第２のスイッチ回路に当たり、
前記第２のスイッチ回路は、第３のスイッチ回路と第４のスイッチ回路とで構成され、
前記第３のスイッチ回路は、前記第１、第２のＤＡコンバータと前記第１、第２の出力アンプとの間に配置され、
前記第４のスイッチ回路は、前記第１、第２の出力アンプと前記出力端子対との間に配置される
請求項４に記載の表示装置駆動回路。
【請求項６】
前記スイッチ回路は前記第１のスイッチ回路に当たり、
前記第１のスイッチ回路は、
導通時に前記第１のデータレジスタの出力を前記第１のＤＡコンバータに出力する第１のスイッチ素子と、
導通時に前記第２のデータレジスタの出力を前記第２のＤＡコンバータに出力する第２のスイッチ素子と、
導通時に前記第１のデータレジスタの出力を前記第２のＤＡコンバータに出力する第３のスイッチ素子と、
導通時に前記第２のデータレジスタの出力を前記第１のＤＡコンバータに出力する第４のスイッチ素子と、を有する
請求項２に記載の表示装置駆動回路。
【請求項７】
前記第３のスイッチ回路は、
導通時に前記第１のＤＡコンバータの第１のアナログ信号を前記第１の出力アンプに出力する第５のスイッチ素子と、
導通時に前記第２のＤＡコンバータの第２のアナログ信号を前記第２の出力アンプに出力する第６のスイッチ素子と、
導通時に前記第１のＤＡコンバータの第１のアナログ信号を前記第２の出力アンプに出力する第７のスイッチ素子と、
導通時に前記第２のＤＡコンバータの第２のアナログ信号を前記第１の出力アンプに出力する第８のスイッチ素子と、を有し、
前記第４のスイッチ回路は、
導通時に前記出力端子対の一方と他方を接続する第９のスイッチ素子と、を有する
請求項５に記載の表示装置駆動回路。
【請求項８】
前記第４のスイッチ回路は、更に
導通時に前記出力端子対の一方と共通線とを接続する第１０のスイッチ素子と、
導通時に前記出力端子対の他方と前記共通線とを接続する第１１のスイッチ素子と、
導通時に前記第１の出力アンプと前記出力端子対の一方を接続する第１２のスイッチ素子と、
導通時に前記第２の出力アンプと前記出力端子対の他方を接続する第１３のスイッチ素子と、を備える
請求項７に記載の表示装置駆動回路。
【請求項９】
前記制御回路からのイネーブル信号に応じて活性化もしくは非活性化する第１の出力アンプと第２の出力アンプとを有し、
前記第１の出力アンプは、活性化した場合、前記第１のＤＡコンバータからの第１のアナログ信号の電圧レベルに対応して増幅し、非活性化した場合、ハイインピーダンス出力となり、
前記第２の出力アンプは、活性化した場合、前記第２のＤＡコンバータからの第２のアナログ信号の電圧レベルに対応して増幅し、非活性化した場合、ハイインピーダンス出力となる
請求項３に記載の表示装置駆動回路。
【請求項１０】
前記スイッチ回路は、前記第２のスイッチ回路に当たり、
前記第２のスイッチ回路は、前記第１、第２の出力アンプと前記出力端子対との間に配置される
請求項９に記載の表示装置駆動回路。
【請求項１１】
前記第２のスイッチ回路は、
導通時に前記第１の出力アンプの出力を前記出力端子対の一方に出力する第５のスイッチ素子と、
導通時に前記第２の出力アンプの出力を前記出力端子対の他方に出力する第６のスイッチ素子と、
導通時に前記第１の出力アンプの出力を前記出力端子対の他方に出力する第７のスイッチ素子と、
導通時に前記第２の出力アンプの出力を前記出力端子対の一方に出力する第８のスイッチ素子と、を有する
請求項１０に記載の表示装置駆動回路。
【請求項１２】
前記第２のスイッチ回路は、更に、
導通時に前記出力端子対の一方と他方を接続する第９のスイッチ素子を有する
請求項１１に記載の表示装置駆動回路。
【請求項１３】
前記第２のスイッチ回路は、更に
導通時に前記出力端子対の一方と共通線とを接続する第１０のスイッチ素子と、
導通時に前記出力端子対の他方と前記共通線とを接続する第１１のスイッチ素子と、を備える
請求項１２に記載の表示装置駆動回路。
【請求項１４】
表示装置の第１のデータ線と第２のデータ線をそれぞれ駆動する表示装置駆動回路のテスト制御方法であって、
前記表示装置駆動回路は、
前記表示装置に表示する第１の表示データと第２の表示データとをそれぞれ格納し、出力する第１のデータレジスタ及び第２のデータレジスタと、
前記第１のデータレジスタ及び第２のデータレジスタからの第１の信号と第２の信号に応じて、第１のアナログ信号と第２のアナログ信号をそれぞれ出力する第１のＤＡコンバータと第２のＤＡコンバータと、
前記第１のアナログ信号と第２のアナログ信号とに応じて、前記第１のデータ線と第２のデータ線を駆動する出力端子対と、
テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第１の表示データに基づく第１のテスト出力と前記第２の表示データに基づく第２のテスト出力とを選択的に出力するスイッチ回路と、を備え、
前記スイッチ回路を制御する
表示装置駆動回路のテスト制御方法。
【請求項１５】
表示装置に表示する第１の表示データと第２の表示データとをそれぞれ格納し、出力する第１のデータレジスタ及び第２のデータレジスタと、
前記第１のデータレジスタ及び第２のデータレジスタからの第１の信号と第２の信号に応じて、第１のアナログ信号と第２のアナログ信号をそれぞれ出力する第１のＤＡコンバータと第２のＤＡコンバータと、
活性化時には前記第１のアナログ信号と第２のアナログ信号を増幅して出力し、非活性化時にはハイインピーダンス出力となる第１の出力アンプと第２の出力アンプと、
前記第１、第２の出力アンプからの出力に応じて、第１のデータ線と第２のデータ線を駆動する出力端子対と、
前記出力端子対の一方に対して、前記第１の表示データもしくは前記第２の表示データに基づく出力を出力するスイッチ回路と、を備える表示装置駆動回路のテスト制御方法であって、
リークテスト時に、外部テスト回路からのテスト制御信号に応じて、前記スイッチ回路が備える前記出力端子対間を接続するスイッチ素子の導通、非導通を制御することで、前記出力端子対の一方にリークテスト電流を出力させる
表示装置駆動回路のリークテスト制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路及びそのテスト制御方法に関するものである。
【背景技術】
【０００２】
表示装置、特に液晶ディスプレイのデータ線駆動回路ＬＳＩでは、入力端子及び電源入力端子の合計が数十本から百本前後あり、更に、液晶ディスプレイのデータ線を駆動する出力端子の数は数百本から最近では千本を越えるものもある。
【０００３】
これに対して、千本を越える出力信号（出力端子）を同時に試験するＬＳＩテスタは高額であり、これを導入するにあたって検査コストが上昇するという問題がある。また、従来使用している数百本程度の出力信号（出力端子）に対応するＬＳＩテスタを償却処分する必要もあり、この点においても検査コストが上昇してしまう問題がある。
【０００４】
一方、データ線の駆動回路ＬＳＩのテスト時間短縮とテストコスト低減のため、出力端子数の少ない駆動回路ＬＳＩは、１度に複数のＬＳＩを同時にテストするマルチテストを行うことがある。
【０００５】
このようにＬＳＩ製品に対するテストにおいて、検査対象ＬＳＩの出力端子に使用するＬＳＩテスタの検査ユニット（プローブ）の使用数を減らす試みが行われている。これには、例えば特許文献１のような従来技術がある。特許文献１は、ＬＳＩチップを搭載したテープキャリアパッケージに関する技術であり、図４１を用いて説明する。
【０００６】
図４１に示すように、特許文献１のテープキャリアパッケージは、テープキャリア１と、このテープキャリア１に搭載されたＬＳＩチップ２とを備える。ＬＳＩチップ２は、多数の出力Ｄ１〜Ｄ４を有し、その出力に対応したバンプ２０を備える。テープキャリア１には、バンプ２０にそれぞれ接続されるアウターリード１６と、テスト用電極３Ａ、３Ｂが形成されている。出力Ｄ１に対応するアウターリード１６がテスト用電極３Ｂに接続される。出力Ｄ２、Ｄ４に対応するアウターリード１６がそれぞれテスト用電極３Ａに接続される。
【０００７】
ＬＳＩチップ２内部には、出力Ｄ１〜Ｄ４のそれぞれに対応するスイッチＳＷ１〜ＳＷ４と、出力Ｄ１とＤ３のバンプ２０との間に接続されるスイッチＳＷ５を有する。ＬＳＩチップ２は、それらスイッチＳＷ１〜ＳＷ５のオン、オフを制御することによって、出力Ｄ１〜Ｄ４のうち、一組の出力Ｄ４とＤ２、及び、出力Ｄ３とＤ１の中からどちらか一方が、それぞれ割り当てられた１つのテスト用電極３Ａ、及び、３Ｂに接続されるように選択される。これにより、ＬＳＩチップの複数の出力に対して、テスト用電極の数を減らすことができ、その配置のために必要なテープキャリア上の面積を削減することが可能になる。
【０００８】
また、関連する技術として、特許文献２、３のようなものもある。この特許文献２、３には液晶表示装置の駆動回路に関する技術が開示されている。しかし、特許文献２、３には、駆動回路が搭載される半導体集積回路チップの良否判定テストに関する記載、もしくは、そのテスト方法に関しての示唆がされておらず、テスト時に駆動回路が備える各構成要素間のスイッチの制御方法等も不明確である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２０９２０１号公報
【特許文献２】特開平１１−９５７２９号公報
【特許文献３】特開２００６−３２３３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、半導体素子（ＬＳＩ）の良否判定テストでは、半導体素子（ＬＳＩ）がマトリクス状に配置された半導体ウェハー上に形成されている状態と、各半導体素子（ＬＳＩ）を分離した後にテープキャリアパッケージに搭載した状態とでの２つの試験が通常行われる。しかし、上述した特許文献１の技術では、テープキャリアパッケージに搭載して初めてその効果を得られるため、ＬＳＩが半導体ウェハーに搭載されている状態では、出力端子検査ユニット（プローブ）の使用数を減らすことができないという問題がある。
【００１１】
また、近年の製造微細化技術の進歩により、ＬＳＩチップの出力端子及び端子間距離の狭ピッチ化が進んでいる。このため、半導体ウェハーに搭載されている状態で、この狭ピッチ化したＬＳＩの出力端子に多数の検査ユニット（プローブ）を接触させることがますます困難になっており、テスト時に使用する検査ユニット（プローブ）数を削減するテスト方法が求められている。
【課題を解決するための手段】
【００１２】
本発明の一態様は、表示装置の第１のデータ線と第２のデータ線をそれぞれ駆動する表示装置駆動回路であって、前記表示装置に表示する第１の表示データと第２の表示データとをそれぞれ格納し、第１の信号と第２の信号とをそれぞれ出力する第１のデータレジスタ及び第２のデータレジスタと、前記第１の信号と第２の信号に応じて、第１のアナログ信号と第２のアナログ信号をそれぞれ出力する第１のＤＡコンバータと第２のＤＡコンバータと、前記第１のアナログ信号と第２のアナログ信号とに応じて、前記第１のデータ線と第２のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第１の表示データに基づく第１のテスト出力と前記第２の表示データに基づく第２のテスト出力とを選択的に出力するスイッチ回路と、前記スイッチ回路を制御する制御回路と、を有する表示装置駆動回路である。
【００１３】
本発明の他の態様は、表示装置の第１のデータ線と第２のデータ線をそれぞれ駆動する表示装置駆動回路のテスト制御方法であって、前記表示装置駆動回路は、前記表示装置に表示する第１の表示データと第２の表示データとをそれぞれ格納し、第１の信号と第２の信号とをそれぞれ出力する第１のデータレジスタ及び第２のデータレジスタと、前記第１の信号と第２の信号に応じて、第１のアナログ信号と第２のアナログ信号をそれぞれ出力する第１のＤＡコンバータと第２のＤＡコンバータと、前記第１のアナログ信号と第２のアナログ信号とに応じて、前記第１のデータ線と第２のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第１の表示データに基づく第１のテスト出力と前記第２の表示データに基づく第２のテスト出力とを選択的に出力するスイッチ回路と、を備え、前記スイッチ回路を制御する表示装置駆動回路のテスト制御方法である。
【００１４】
本発明は、表示装置駆動回路の半導体ウェハー上でのテスト時にも、出力端子対の一方にのみ外部テスト回路からのプローブを接続すれば、外部テスト回路に表示装置駆動回路のテスト出力を取り込むことができる。そして、そのテスト出力が規定の値を充たしているか否かで、表示装置駆動回路の良否判定が可能となる。このため、半導体ウェハーに搭載されている状態でも、テープキャリアパッケージに搭載された状態でも、表示装置駆動回路をテストするのに必要なプローブ数を削減することが可能となる。
【発明の効果】
【００１５】
本発明は、テスト時に使用する検査ユニット（プローブ）数を削減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる検査システムである。
【図２】実施の形態１にかかる駆動回路を搭載したＬＳＩチップとプローブとの関係を示す図である。
【図３】実施の形態１にかかる駆動回路のブロック構成である。
【図４】実施の形態１にかかるウェハーテスト全体のフローチャートである。
【図５】実施の形態１にかかる機能テストのフローチャートである。
【図６】実施の形態１にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図７】実施の形態１にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図８】実施の形態１にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図９】実施の形態１にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図１０】実施の形態１にかかるリークテストのフローチャートである。
【図１１】実施の形態１にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図１２】実施の形態１にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図１３】実施の形態１にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図１４】実施の形態１にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図１５】従来の駆動回路の問題点を説明する模式図である。
【図１６】実施の形態１にかかる駆動回路の効果を説明する模式図である。
【図１７】実施の形態２にかかる駆動回路のブロック構成である。
【図１８】実施の形態２にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図１９】実施の形態２にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図２０】実施の形態２にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図２１】実施の形態２にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図２２】実施の形態２にかかるリークテストのフローチャートである。
【図２３】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２４】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２５】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２６】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２７】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２８】実施の形態２にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図２９】実施の形態３にかかる駆動回路のブロック構成である。
【図３０】実施の形態３にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図３１】実施の形態３にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図３２】実施の形態３にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図３３】実施の形態３にかかる機能テストにおける駆動回路の動作を説明する模式図である。
【図３４】実施の形態３にかかるリークテストのフローチャートである。
【図３５】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図３６】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図３７】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図３８】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図３９】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図４０】実施の形態３にかかるリークテストにおける駆動回路の動作を説明する模式図である。
【図４１】従来ＬＳＩチップの構成である。
【発明を実施するための形態】
【００１７】
発明の実施の形態１
【００１８】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を表示装置の駆動回路、及び、その駆動回路を搭載した半導体集積回路（以下、ＬＳＩと称す）チップのテスト方法に適用したものである。
【００１９】
まず、本実施の形態１にかかるＬＳＩチップが搭載されているウェハーテストのテストシステムを説明する。図１に、そのテストシステムの構成を示す。図１に示すように、本実施の形態１にかかるテストシステムは、テスタ１０１と、プローブカード１０２と、ウェハー１０３とを有する。
【００２０】
ウェハー１０３には、切断される前のＬＳＩチップがマトリクス状に配置されている。そして各ＬＳＩチップに、本実施の形態１にかかる後述する表示装置の駆動回路１００が搭載されている。この駆動回路１００は、液晶ディスプレイ等の表示装置のデータ線を駆動する。この駆動回路１００は、データ線を駆動するデータ線駆動信号の出力端子が、本実施の形態１では、例えば９６０個あるとする。
【００２１】
プローブカード１０２は、複数の検査ユニット１０４（以下、プローブ１０４と称す）を備える。本実施の形態１では、プローブカード１０２が備えるプローブ１０４の数を、例えば１５３６ピンとする。図２に示すように、これらのプローブ１０４が、上記ＬＳＩチップに搭載される駆動回路１００の出力端子、及び、テスト信号入力端子に接触される。
【００２２】
ここで、本実施の形態１では、これらのプローブ１０４は、駆動回路１００の隣接する出力端子の一方（例えば、後述する奇数段の出力端子１６Ａ（図３参照））に当てられる。つまり、ＬＳＩチップ１つ当たり４８０本を使用する。上述したように、プローブカード１０２が１５３６ピンを有するため、入力端子が３０ピンあったとしても、１度に最大３個のＬＳＩチップをテスト可能となる（（４８０＋３０）×３＝１５３０＜１５３６）。
【００２３】
もちろん、テスト時にはテスタ１０１から被検査ＬＳＩチップに電源を供給する必要があるが、電源は被検査ＬＳＩチップ全てに共通であり、一般的なＬＳＩテスタでは電源数は信号ピン数にはカウントしない別系統で供給するのが普通である。また、ＬＳＩチップの入力端子に接続するプローブからは各被検査ＬＳＩチップに共通の入力信号が印加されるが、後述する出力リークテストと同様のテストを入力端子にも行うため、ＬＳＩチップ毎に異なるプローブを当てる必要がある。ＬＳＩチップ内部でプルアップやプルダウンをしていないＣＭＯＳ入力端子はテスト時に端子をオープンにすることができないが、入力端子は出力端子に比べて数が少なく、またＬＳＩチップ上の端子ピッチも大きくするのが一般的なため、全入力ピンにプローブを当ててもプローブ同士が干渉するという問題は起きない。
【００２４】
テスタ１０１は、上記プローブカード１０２を経由してＬＳＩチップにテスト信号を入力し、また、ＬＳＩチップの出力端子から出力される出力信号（例えば、電圧や電流）を検出する。そして、その検出した出力信号が予め決めてある規格値と比較して規格内であれば、検査対象であるＬＳＩチップを良品と判定し、規格外であれば不良品と判定する。
【００２５】
次に、検査対象であるＬＳＩチップに搭載される、本実施の形態１の表示装置の駆動回路１００を説明する。図３に本実施の形態１にかかる表示装置の駆動回路１００の構成を示す。なお、図３に示す駆動回路１００は、隣接する２つのチャンネル分を示しており、実際には更に同様の構成の複数のチャンネルに対応する駆動回路が存在する。また、本例において、隣接する２つのチャンネルの一方に対応する駆動回路を奇数段、他方に対応する駆動回路を偶数段と称す。
【００２６】
図３に示すように、駆動回路１００は、一対のデータレジスタ１１Ａ、１１Ｂと、一対のデータラッチ１２Ａ、１２Ｂと、一対のレベルシフト回路１３Ａ、１３Ｂと、一対のデジタル−アナログ変換回路（以下、ＤＡＣと称す）１４Ａ、１４Ｂと、一対の出力アンプ１５Ａ、１５Ｂと、一対の出力端子１６Ａ、１６Ｂと、スイッチ回路１７〜１９と、制御回路２０と、共通線Ｋとを有する。
【００２７】
スイッチ回路１７は、スイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂを有する。
【００２８】
スイッチ素子ＳＷ１１Ａは、データレジスタ１１Ａとデータラッチ１２Ａとの間に接続される。スイッチ素子ＳＷ１１Ｂは、データレジスタ１１Ｂとデータラッチ１２Ｂとの間に接続される。スイッチ素子ＳＷ１２Ａは、データレジスタ１１Ａとデータラッチ１２Ｂとの間に接続される。スイッチ素子ＳＷ１２Ｂは、データレジスタ１１Ｂとデータラッチ１２Ａとの間に接続される。
【００２９】
スイッチ素子ＳＷ１１ＡとＳＷ１１Ｂ、また、ＳＷ１２ＡとＳＷ１２Ｂは、制御回路２０からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂが、制御回路２０からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。
【００３０】
スイッチ回路１８は、スイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂを有する。
【００３１】
スイッチ素子ＳＷ２１Ａは、ＤＡＣ１４Ａと出力アンプ１５Ａとの間に接続される。スイッチ素子ＳＷ２１Ｂは、ＤＡＣ１４Ｂと出力アンプ１５Ｂとの間に接続される。スイッチ素子ＳＷ２２Ａは、ＤＡＣ１４Ａと出力アンプ１５Ｂとの間に接続される。スイッチ素子ＳＷ２２Ｂは、ＤＡＣ１４Ｂと出力アンプ１５Ａとの間に接続される。
【００３２】
スイッチ素子ＳＷ２１ＡとＳＷ２１Ｂ、及び、ＳＷ２２ＡとＳＷ２２Ｂは、制御回路２０からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂが、制御回路２０からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。
【００３３】
スイッチ回路１９は、スイッチ素子ＳＷ３０、ＳＷ３２Ａ、ＳＷ３２Ｂを有する。
【００３４】
スイッチ素子ＳＷ３０は、出力端子１６Ａと１６Ｂとの間に接続される。スイッチ素子ＳＷ３２Ａは、出力端子１６Ａと共通線Ｋの間に接続される。スイッチ素子ＳＷ３２Ｂは、出力端子１６Ｂと共通線Ｋの間に接続される。
【００３５】
スイッチ素子ＳＷ３０、ＳＷ３２ＡとＳＷ３２Ｂは、制御回路２０からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子ＳＷ３０、ＳＷ３２Ａ、ＳＷ３２Ｂが、制御回路２０からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。
【００３６】
データレジスタ１１Ａ、１１Ｂは、所定の周期で各チャンネルに割り当てられた１画素分の画像データを取り込み、次段へ出力する。上記所定の周期は、図示しない各チャンネルに対応するそれぞれのシフトレジスタからのサンプリング信号により決定される。
【００３７】
データラッチ１２Ａ、１２Ｂは、それぞれデータレジスタ１１Ａ、１１Ｂの一方または他方からの出力画像データをラッチし、次段へ出力する。データラッチ１２Ａ、１２Ｂがラッチする画像データは、スイッチ回路１７の接続状態に応じて決定される。
【００３８】
例えば、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオン、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオフの場合は、データラッチ１２Ａがデータレジスタ１１Ａ、データラッチ１２Ｂがデータレジスタ１１Ｂの出力データをラッチする。逆に、スイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオフ、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオンの場合は、データラッチ１２Ａがデータレジスタ１１Ｂ、データラッチ１２Ｂがデータレジスタ１１Ａの出力データをラッチする。
【００３９】
レベルシフト回路１３Ａ、１３Ｂは、それぞれ対応するデータラッチ１２Ａ、１２Ｂが出力する画像データの論理電圧を、ＤＡＣ１４Ａ、１４Ｂの回路素子が扱えるより高電圧（例えば、３Ｖから２０Ｖ）へ変換し、出力する。
【００４０】
ＤＡＣ１４Ａ、１４Ｂは、それぞれ対応するレベルシフト回路１３Ａ、１３Ｂからのデジタル出力画像データをデコードし、その画像データに応じた表示諧調に対応した電圧レベルを出力する。
【００４１】
なお、ＤＡＣ１４Ａは負極電圧レンジ（例えば、０Ｖ〜１０Ｖ）を生成する負極電圧生成回路からの諧調電圧を入力する。このため、出力される電圧レベルもその負極電圧レンジに応じた電圧値となる。同様に、ＤＡＣ１４Ｂは正極電圧レンジ（例えば、１０Ｖ〜２０Ｖ）を生成する正極電圧生成回路からの諧調電圧を入力する。このため、出力される電圧レベルもその正極電圧レンジに応じた電圧値となる。なお、ＤＡＣ１４Ａ、１４Ｂがそれぞれ入力する正極電圧レンジまたは負極電圧レンジは上述したものと逆であってもかまわない。
【００４２】
出力アンプ１５Ａ、１５Ｂは、それぞれＤＡＣ１４Ａ、１４Ｂの一方または他方からの出力諧調画像データを増幅し、次段へ出力する。出力アンプ１５Ａ、１５Ｂは、制御回路２０からのイネーブル信号ＥＮに応じてそれぞれ別々に活性化、非活性化が制御され、活性化した場合、入力諧調画像データを増幅して出力し、非活性化した場合、出力がハイインピーダンス状態となる。
【００４３】
なお、後述するリークテストを行う場合には、出力アンプ１５Ａ、１５Ｂは、イネーブル信号ＥＮに応じて活性化した場合、前段からの出力に応じて、例えば０Ｖ（接地電圧ＶＳＳ）、２０Ｖ（電源電圧ＶＤＤ）を出力するようにスイッチ回路１８を制御回路２０からの制御信号で制御する。
【００４４】
図３で示す実施の形態１の駆動回路では、出力アンプ１５Ａ、１５Ｂはそれぞれ、上述した正極電圧レンジ及び負極電圧レンジを合わせた全ての電圧レンジで増幅することができる。なお、以下ではこれをフルアンプと称す。後の実施の形態で示すように、正極電圧レンジもしくは負極電圧レンジの一方の電圧レンジしか増幅できない出力アンプ（例えば、後述する図１７の２５Ａ、２５Ｂ）もあり、これをハーフアンプと称す。
【００４５】
出力アンプ１５Ａ、１５Ｂが増幅する画像諧調データは、スイッチ回路１８の接続状態に応じて決定される。
【００４６】
例えば、スイッチ回路１８のスイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂがオン、スイッチ素子ＳＷ２２Ａ、ＳＷ２２Ｂがオフの場合は、出力アンプ１５ＡがＤＡＣ１４Ａの出力諧調データ、出力アンプ１５ＢがＤＡＣ１４Ｂの出力諧調データを増幅する。逆に、スイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂがオフ、スイッチ素子ＳＷ２２Ａ、ＳＷ２２Ｂがオンの場合は、出力アンプ１５ＡがＤＡＣ１４Ｂの出力諧調データ、出力アンプ１５ＢがＤＡＣ１４Ａの出力諧調データを増幅する。
【００４７】
なお、駆動回路１００が液晶表示装置のデータ線を駆動する通常動作時では、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオン、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオフ状態の場合、連動してスイッチ回路１８のスイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂがオン、スイッチ素子ＳＷ２２Ａ、ＳＷ２２Ｂがオフ状態となる。逆に、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオフ、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオン状態の場合、連動してスイッチ回路１８のスイッチ素子ＳＷ２１Ａ、ＳＷ２１Ｂがオフ、スイッチ素子ＳＷ２２Ａ、ＳＷ２２Ｂがオン状態となる。このことにより、液晶表示装置の画素の極性反転が可能となる。
【００４８】
出力端子１６Ａ、１６Ｂは、それぞれ出力アンプ１５Ａ、１５Ｂの出力する出力画像諧調データを、対応する液晶表示装置のデータ線（不図示）にデータ線駆動信号として出力し、そのデータ線駆動する。また、図３には図示していないが、出力端子１６Ａ、１６ＢのそれぞれにＥＳＤ保護素子が接続されている。例えば、ダイオード（図１１等参照）が、それぞれ電源端子ＶＤＤと出力端子間、出力端子と接地端子ＶＳＳ間に接続される。
【００４９】
なお、駆動回路１００が液晶表示装置のデータ線を駆動する表示動作時は、スイッチ回路１９のスイッチ素子ＳＷ３０、ＳＷ３２ＡとＳＷ３２Ｂはオフする。また、省電力を実現するため、表示パネルのデータ線の電荷を回収する電荷回収動作時は、イネーブル信号ＥＮで全ての出力アンプを非活性化して、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂ、ＳＷ３０をオンすることで、共通線Ｋを介して、全てのデータ線の電荷シェア（電荷回収）が行われる。
【００５０】
制御回路２０は、例えば、ＬＳＩチップ外部のテスタ１０１からのテスト信号に応じて、スイッチ回路１７〜１９のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ１５Ａ、１５Ｂのイネーブルを制御する。また、共通線Ｋに所定の電圧（例えば、電源電圧ＶＤＤ）を印加する機能を有する。例えば、電源端子ＶＤＤ、接地端子ＶＳＳと共通線Ｋとの間にあるそれぞれのスイッチ（不図示）の導通を制御する等である。
【００５１】
図４に、テスタ１０１が対象とするＬＳＩチップの駆動回路１００に行う良否判定テストのフローチャートを示す。ここで、上述したが、本実施の形態１では、ＬＳＩチップの駆動回路１００の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図６に示すように出力端子１６Ａにプローブ１０４が当てられているものとする。
【００５２】
図４に示すように、まず、テスタ１０１は駆動回路１００に対して、後述する機能テストを行う（Ｓ１０１）。そして、機能テストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、機能テストをパスする（Ｓ１０２ＹＥＳ）。
【００５３】
次に、テスタ１０１は駆動回路１００に対して、後述するリークテストを行う（Ｓ１０３）。そして、リークテストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、リークテストをパスする（Ｓ１０４ＹＥＳ）。このステップＳ１０４で、リークテストをパスした場合、対象とするＬＳＩチップの駆動回路１００は、良品として判定される（Ｓ１０５）。一方、ステップＳ１０２またはＳ１０４で、パスできなかった場合（Ｓ１０２ＮＯまたはＳ１０４ＮＯ）、対象とするＬＳＩチップの駆動回路１００は、不良品として判定される（Ｓ１０６）。
【００５４】
全体のテスト時間を短縮するために、１つのテストで不良と判定されたＬＳＩチップは、その後のテストをスキップして不良判定Ｓ１０６をしてテストを終了する。そのため、より典型的な不良モードのテスト（例えば、素子や配線のオープン／ショートに起因するロジック部の単一縮退故障モードテストおよびアナログ部の再現性テスト）を先に行い、よりテスト時間のかかる厳密なテスト（例えば、リーク規格テスト）を後に行う。図４の例では、機能テストを先に行うため、機能を果たさないほどのリークがあるサンプルはリークテストＳ１０３を実施するまでもなく判定ステップＳ１０２で不良判定される。もちろんＬＳＩチップの回路によっては、このテスト時間短縮の条件を満たせば、この順番は逆でも構わない。また、機能テストの一部のモードとリークテストの一部のモードとを順次繰り返し実施して全体のテストを実施してもかまわない。最もテスト時間が短く、正確かつ効果的に良否判定を行えるようにテスタ１０１のテストプログラムを設計すればよい。
【００５５】
次に、図４のステップＳ１０１の機能テストについて図５〜図９を用いて説明する。図５に、テスタ１０１が対象とするＬＳＩチップの駆動回路１００に行う機能テストのフローチャートを示す。図５に示すように、まず、テスタ１０１は駆動回路１００に対して、後述するモード１テスト（図６参照）を行う（Ｓ２０１）。そして、モード１テストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、モード１テストをパスする（Ｓ２０２ＹＥＳ）。
【００５６】
次に、テスタ１０１は駆動回路１００に対して、後述するモード２テスト（図７参照）を行う（Ｓ２０３）。そして、モード２テストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、モード２テストをパスする（Ｓ２０４ＹＥＳ）。
【００５７】
次に、テスタ１０１は駆動回路１００に対して、後述するモード３テスト（図８参照）を行う（Ｓ２０５）。そして、モード３テストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、モード３テストをパスする（Ｓ２０６ＹＥＳ）。
【００５８】
次に、テスタ１０１は駆動回路１００に対して、後述するモード４テスト（図９参照）を行う（Ｓ２０７）。そして、モード４テストの結果、駆動回路１００の出力端子から出力される出力信号が規定の値である場合、モード４テストをパスする（Ｓ２０８ＹＥＳ）。
【００５９】
このステップＳ２０８で、モード４テストをパスした場合、対象とするＬＳＩチップの駆動回路１００は、図４のステップＳ１０１の機能テストをパスしたと判定される（Ｓ２０９）。一方、ステップＳ２０２、Ｓ２０４、Ｓ２０６、Ｓ２０８の何れかで、パスできなかった場合（Ｓ２０２ＮＯ、Ｓ２０４ＮＯ、Ｓ２０６ＮＯ、Ｓ２０８ＮＯ）、対象とするＬＳＩチップの駆動回路１００は、図４のステップＳ１０１の機能テストをフェイルしたと判定される（Ｓ２１０）。
【００６０】
図６に、モード１テスト時の駆動回路１００の各構成回路の動作状態を示す。図６中の網掛けで示す回路が、本モード１テストでテストされる回路群である。図６に示すように、モード１テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ａがオン、ＳＷ１２ＡとＳＷ１２Ｂとがオフ、スイッチ回路１８のスイッチ素子ＳＷ２１Ａがオン、ＳＷ２２ＡとＳＷ２２Ｂとがオフ、スイッチ回路１９のスイッチ素子ＳＷ３０とＳＷ３２Ａがオフ状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ１５Ａがイネーブルとなる。
【００６１】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、スイッチ素子ＳＷ２１Ａ、出力アンプ１５Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【００６２】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、スイッチ素子ＳＷ２１Ａ（オン）、出力アンプ１５Ａの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ａへの画像データ供給パス（不図示）、ＤＡＣ１４Ａへの負極側電圧レンジ供給パス（不図示）、出力アンプ１５Ａへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。
【００６３】
よく知られるように、スイッチ素子の良否判定は、スイッチ素子がオン状態の時に信号を伝える（スイッチ素子のオン抵抗が十分に小さい）ことと、オフ状態の時に信号を伝えない（スイッチ素子の一方の端子がハイレベルかつ他方の端子がロウレベルおよびスイッチ素子の一方の端子がロウレベルかつ他方の端子がハイレベルの両方でスイッチ素子のオフ抵抗が十分に大きい）ことの両方を確認して初めて良品と判定される。
【００６４】
そのため、この時同時にスイッチ回路１７のスイッチ素子ＳＷ１１Ｂをオン、スイッチ回路１８のスイッチ素子ＳＷ２１Ｂをオン、スイッチ回路１９のスイッチ素子ＳＷ３２Ｂをオフ、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ１５Ｂをイネーブルにして、データレジスタ１１Ｂにも適切な（データレジスタ１１Ａと異なる）値のデータを幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂ、ＳＷ３０、ＳＷ３２Ａが正しくオフしている（ショートしていない）こと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが推定できる。これが判定でなく推定になる理由は、現在検査している回路の隣りの偶数段の回路の動作を検査していないため、例えば偶数段全体がハイインピーダンスになる様な故障をしている場合や奇数段と偶数段の入力が最初からショートしている場合等には、奇数段の回路と偶数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことを判定できるとは限らないからである。この推定は、後述するように、モード２テストをパス（偶数段の回路の正常動作を確認）することで推定から判定にすることができる。
【００６５】
また、前出の通り、不良の判定をテストプログラムの早い段階で行うために、ここでは典型的な故障モードの全てのテストを実施するのが好ましい。
【００６６】
そして、この判定の結果、モード１テストをパスする場合、図５で説明したように、モード２テストに進む。
【００６７】
ここで注目したいのは、このモード１テストでは、制御回路２０は通常動作時と全く同じスイッチ回路の制御を行っている点である。データレジスタ１１Ａの表示データをデータラッチ１２Ａにラッチして負極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ１５Ａを通して出力端子１６Ａに出力し、データレジスタ１１Ｂの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ１５Ｂを通して出力端子１６Ｂに出力するのは、通常の表示装置の駆動回路の動作である。
【００６８】
次に、図７に、モード２テスト時の駆動回路１００の各構成回路の動作状態を示す。図７中の網掛けで示す回路が、本モード２テストでテストされる回路群である。図７に示すように、モード２テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ｂをオン、ＳＷ１２ＡとＳＷ１２Ｂをオフ、スイッチ回路１８のスイッチ素子ＳＷ２１Ｂをオン、ＳＷ２２ＡとＳＷ２２Ｂをオフ、スイッチ回路１９のスイッチ素子ＳＷ３０がオン、ＳＷ３２ＡとＳＷ３２Ｂとがオフ状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ１５Ｂがイネーブルとなる。これと同時に、出力アンプ１５Ａを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、ハイインピーダンス出力）にする。これにより、出力アンプ１５Ｂからスイッチ素子ＳＷ３０を通った信号を、出力アンプ１５Ａの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【００６９】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、スイッチ素子ＳＷ２１Ｂ、出力アンプ１５Ｂ、スイッチ素子ＳＷ３０の各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【００７０】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、スイッチ素子ＳＷ２１Ｂ（オン）、出力アンプ１５Ｂ、スイッチ素子ＳＷ３０（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ｂへの画像データ供給パス（不図示）、ＤＡＣ１４Ｂへの正極側電圧レンジ供給パス（不図示）、出力アンプ１５Ｂへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。
【００７１】
これと同時にスイッチ回路１７のスイッチ素子ＳＷ１１Ａをオン、スイッチ回路１８のスイッチ素子ＳＷ２１Ａをオンにして、データレジスタ１１Ａに適切な値（データレジスタ１１Ｂと異なる値）のデータを幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂが正しくオフしていることと、出力アンプ１５Ａが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが判定できる。これは、モード１テストで奇数段の回路が正しく動作することを確認してあるため、モード２で偶数段の回路が奇数段の回路の値に関わらず正常に動作することを確認できたことになり、モード１のテストで推定したオフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂ、ＳＷ３０、ＳＷ３２Ａが正しくオフしていること、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことを判定できるからである。
【００７２】
また、前出の通り、不良の判定をテストプログラムの早い段階で行うために、ここでは典型的な故障モードの全てのテストを実施するのが好ましい。そして、この判定の結果、モード２テストをパスする場合、図５で説明したように、モード３テストに進む。
【００７３】
ここで注目したいのは、このモード２テストでは、制御回路２０は通常動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ１１Ａの表示データをデータラッチ１２Ａにラッチして負極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ１５Ａに入力するが、出力アンプ１５Ａをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ｂの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ１５Ｂを通して出力端子１６Ｂに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子ＳＷ３０をオンにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード２テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子１６Ｂで比較すべき出力期待値を、出力端子１６Ａのテスト出力値と比較するという点が本実施の形態１の特徴となる。
【００７４】
次に、図８に、モード３テスト時の駆動回路１００の各構成回路の動作状態を示す。図８中の網掛けで示す回路が、本モード３テストでテストされる回路群である。図８に示すように、モード３テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ａがオン、ＳＷ１１ＡとＳＷ１１Ｂとがオフ、スイッチ回路１８のスイッチ素子ＳＷ２２Ｂがオン、スイッチ回路１９のスイッチ素子ＳＷ３０、ＳＷ３２Ａとがオフとなる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ１５Ａがイネーブルとなる。
【００７５】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、スイッチ素子ＳＷ２２Ｂ、出力アンプ１５Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【００７６】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、スイッチ素子ＳＷ２２Ｂ（オン）、出力アンプ１５Ａの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト、モード２テストでテストできなかったスイッチ素子ＳＷ１２ＡとＳＷ２２Ｂのオン状態の機能テストが可能となる。
【００７７】
これと同時に、オフすべきスイッチ素子ＳＷ１１Ｂ、ＳＷ２１Ａ、ＳＷ２１Ｂ、ＳＷ３０が正しくオフしている（ショートしていない）ことが判定できる。
【００７８】
ここでは、スイッチ回路１７のＳＷ１２Ａのオン、ＳＷ１１Ｂのオフ、スイッチ回路１８のスイッチ素子ＳＷ２２Ｂのオン、ＳＷ２１Ａのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。
【００７９】
そして、この判定の結果、モード３テストをパスする場合、図５で説明したように、モード４テストに進む。
【００８０】
ここで注目したいのは、このモード３テストでは、制御回路は通常動作時と全く同じスイッチ回路の制御を行っている点である。データレジスタ１１Ａの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ１５Ａを通して出力端子１６Ａに出力し、データレジスタ１１Ｂの表示データをデータラッチ１２Ａにラッチして正極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ１５Ｂを通して出力端子１６Ｂに出力するのは、通常の表示装置の駆動回路の動作である。
【００８１】
次に、図９に、モード４テスト時の駆動回路１００の各構成回路の動作状態を示す。図９中の網掛けで示す回路が、本モード４テストでテストされる回路群である。図９に示すように、モード４テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ｂ、スイッチ回路１８のスイッチ素子ＳＷ２２Ａ、スイッチ回路１９のスイッチ素子ＳＷ３０がオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ１５Ｂがイネーブルとなる。これと同時に、出力アンプ１５Ａを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、出力ハイインピーダンス）にする。これにより、出力アンプ１５Ｂからスイッチ素子ＳＷ３０を通った信号を、出力アンプ１５Ａの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【００８２】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、スイッチ素子ＳＷ２２Ａ、出力アンプ１５Ｂ、スイッチ素子ＳＷ３０の各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【００８３】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、スイッチ素子ＳＷ２２Ａ（オン）、出力アンプ１５Ｂ、スイッチ素子ＳＷ３０（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト〜モード３テストでテストできなかったスイッチ素子ＳＷ１２ＢとＳＷ２２Ａのオン状態での機能テストが可能となる。
【００８４】
ここでは、スイッチ回路１７のスイッチ素子ＳＷ１２Ｂのオンとスイッチ回路１８のスイッチ素子ＳＷ２２Ａのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。
【００８５】
そして、この判定の結果、モード４テストをパスする場合、図５で説明したように、機能テストをパスしたと判定される。
【００８６】
ここで注目したいのは、このモード４テストでは、制御回路は通常動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ１１Ａの表示データをデータラッチ１２Ｂにラッチして負極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ１５Ａに入力するが、出力アンプ１５Ａをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ｂの表示データをデータラッチ１２Ａにラッチして負極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ１５Ｂを通して出力端子１６Ｂに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子ＳＷ３０をオンにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード４テストでは、テスト方法が通常動作時と異なる点である。通常出力端子１６Ｂで比較すべき出力期待値を出力端子１６Ａのテスト出力値と比較するという点が本実施の形態１の特徴となる。
【００８７】
次に、図４のステップＳ１０３のリークテストについて図１０〜図１４を用いて説明する。図１０に、テスタ１０１が対象とするＬＳＩチップの駆動回路１００に行うリークテストのフローチャートを示す。図１０に示すように、まず、テスタ１０１は駆動回路１００に対して、後述するモード５テスト（図１１参照）を行う（Ｓ３０１）。そして、モード５テストの結果、駆動回路１００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード５テストをパスする（Ｓ３０２ＹＥＳ）。
【００８８】
次に、テスタ１０１は駆動回路１００に対して、後述するモード６テスト（図１２参照）を行う（Ｓ３０３）。そして、モード６テストの結果、駆動回路１００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード６テストをパスする（Ｓ３０４ＹＥＳ）。
【００８９】
次に、テスタ１０１は駆動回路１００に対して、後述するモード７テスト（図１３参照）を行う（Ｓ３０５）。そして、モード７テストの結果、駆動回路１００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード７テストをパスする（Ｓ３０６ＹＥＳ）。
【００９０】
次に、テスタ１０１は駆動回路１００に対して、後述するモード８テスト（図１４参照）を行う（Ｓ３０７）。そして、モード８テストの結果、駆動回路１００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード８テストをパスする（Ｓ３０８ＹＥＳ）。
【００９１】
このステップＳ３０８で、モード８テストをパスした場合、対象とするＬＳＩチップの駆動回路１００は、図４のステップＳ１０３のリークテストをパスしたと判定される（Ｓ３０９）。一方、ステップＳ３０２、Ｓ３０４、Ｓ３０６、Ｓ３０８のいずれかで、パスできなかった場合（Ｓ３０２ＮＯ、Ｓ３０４ＮＯ、Ｓ３０６ＮＯ、Ｓ３０８ＮＯ）、対象とするＬＳＩチップの駆動回路１００は、図４のステップＳ１０３のリークテストをフェイルしたと判定される（Ｓ３１０）。
【００９２】
図１１、図１２に、モード５テスト、モード６テスト時の駆動回路１００の出力アンプ１５Ａ、１５Ｂと、出力端子１６Ａ、１６Ｂと、スイッチ回路１９の動作状態を示す。図１１、図１２中の網掛けで示す回路が、本モード５テストで電流のリークテスト対象となる回路群である。なお、図１１〜図１４では、図３で省略していたＥＳＤ保護素子ＥＳＤ１、ＥＳＤ２を記載する。
【００９３】
ＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ａに接続される。ダイオードＤ２Ａはカソードが出力端子１６Ａ、アノードが接地端子ＶＳＳに接続される。ＥＳＤ保護素子ＥＳＤ２のダイオードＤ１Ｂはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ｂに接続される。ダイオードＤ２Ｂはカソードが出力端子１６Ｂ、アノードが接地端子ＶＳＳに接続される。
【００９４】
モード５テスト、モード６テストでは、図１１、図１２に示すように、制御回路２０からのイネーブル制御信号と制御信号に応じて、出力アンプ１５Ａと１５Ｂを非活性（ハイインピーダンス出力）にして、スイッチ回路１９のスイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂをオフ状態に、ＳＷ３０をオン状態にする。そして、この状態でモード５テスト（図１１）と、モード６テスト（図１２）を行う。これにより、図１１、図１２中の網掛けで示すスイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂに対する電流リークと、保護ダイオードＤ２Ａ、Ｄ２Ｂ、Ｄ１Ａ、Ｄ１Ｂの逆耐圧リーク、および出力アンプ１５Ａおよび１５Ｂのハイインピーダンス時のリーク電流の合計値が測定される。
【００９５】
まず、図１１のモード５テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａ、１５Ｂがハイインピーダンス状態（Ｈｉ−Ｚ）となる。この時更に、データレジスタ１１Ａと１１Ｂの表示データの値を最大振幅（ノーマリーホワイトパネルの場合はＬＳＢ(Least Significant Bit)に、ノーマリーブラックパネルの場合はＭＳＢ(Most Significant Bit)）に設定して、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路１８のスイッチ素子ＳＷ２２Ｂ、ＳＷ２1Ｂをオフ、スイッチ素子ＳＷ２１Ａ、ＳＷ２２Ａをオンにする。これにより、出力アンプ１５Ａと１５Ｂの両方の入力に０Ｖを設定することができる。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａと１５Ｂを非活性化させ出力を０Ｖ出力準備状態のハイインピーダンス（Ｈｉ−Ｚ）出力させる。０Ｖ出力準備状態のＨｉ−Ｚ出力とは、通常出力アンプ１５は大きく入力段と出力段とで構成されるが、入力段が０Ｖ出力をする状態で出力段がＨｉ−Ｚを出力している状態である。この時、出力アンプ１５を出力Ｈｉ−Ｚに制御する回路が故障していると、出力アンプの出力がＨｉ−ＺになりきれずにＶＳＳとの間にリーク故障を起こすことがある。このテストの目的の１つはこの故障を検出することである。
【００９６】
このモード５テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、共通線Ｋの電圧が０Ｖ、出力アンプ１５Ａ、１５Ｂがハイインピーダンス状態であるため、もしスイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂ、保護ダイオードＤ２Ａ、Ｄ２Ｂ、出力アンプ１５Ａ、１５Ｂのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから共通線ＫまたはＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【００９７】
なお、上記出力アンプ１５Ａ、１５Ｂのハイインピーダンス出力のＶＳＳ側の電流リークには、出力アンプ１５Ａ、１５Ｂ内部の出力ノードと接地端子ＶＳＳとの間に接続されるＭＯＳトランジスタ（通常、ＮＭＯＳトランジスタ）の電流リークが想定される。
【００９８】
そして、テスタ１０１が、測定の結果、モード５テストをパスすると判定した場合、図１０で説明したように、モード６テストに進む。
【００９９】
次に、図１２のモード６テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば電源電圧ＶＤＤと同じ２０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａ、１５Ｂがハイインピーダンス状態（Ｈｉ−Ｚ）となる。この時更に、データレジスタ１１Ａと１１Ｂの表示データの値を最大振幅（ノーマリーホワイトパネルの場合はＬＳＢに、ノーマリーブラックパネルの場合はＭＳＢ）に設定して、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路１８のスイッチ素子ＳＷ２２Ｂ、ＳＷ２1Ｂをオン、スイッチ素子ＳＷ２１Ａ、ＳＷ２２Ａをオフにする。これにより、出力アンプ１５Ａと１５Ｂの両方の入力に２０Ｖを設定することができる。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａと１５Ｂを非活性化させ出力を２０Ｖ出力準備状態のハイインピーダンス（Ｈｉ−Ｚ）を出力させる。２０Ｖ出力準備状態のＨｉ−Ｚ出力とは、通常出力アンプ１５は大きく入力段と出力段とで構成されるが、入力段が２０Ｖ出力をする状態で出力段がＨｉ−Ｚを出力している状態である。この時、出力アンプ１５を出力Ｈｉ−Ｚに制御する回路が故障していると、出力アンプの出力がＨｉ−ＺになりきれずにＶＤＤとの間にリーク故障を起こすことがある。このテストの目的の１つはこの故障を検出することである。
【０１００】
このモード６テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、共通線Ｋの電圧が２０Ｖ、出力アンプ１５Ａ、１５Ｂがハイインピーダンス状態であるため、もしスイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂ、保護ダイオードＤ１Ａ、Ｄ１Ｂ、出力アンプ１５Ａ、１５Ｂのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、共通線ＫまたはＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、出力端子１６Ａからプローブ１０４に対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１０１】
なお、上記出力アンプ１５Ａ、１５Ｂのハイインピーダンス出力のＶＤＤ側の電流リークには、出力アンプ１５Ａ、１５Ｂ内部の出力ノードと電源端子ＶＤＤとの間に接続されるＭＯＳトランジスタ（通常、ＰＭＯＳトランジスタ）の電流リークが想定される。
【０１０２】
そして、テスタ１０１が、測定の結果、モード６テストをパスすると判定した場合、図１０で説明したように、モード７テストに進む。
【０１０３】
次に、モード７テスト、モード８テストでは、図１３、図１４に示すように、制御回路２０からのイネーブル制御信号と制御信号に応じて、出力アンプ１５Ａを非活性（ハイインピーダンス）、スイッチ回路１９のスイッチ素子ＳＷ３０、ＳＷ３２Ａ、ＳＷ３２Ｂをオフ状態とする。そして、この状態でモード７テスト（図１３）と、モード８テスト（図１４）を行う。これにより、図１３、図１４中の網掛けで示すＥＳＤ保護素子ＥＳＤ１、スイッチ素子ＳＷ３０、ＳＷ３２Ａに対する電流リークが測定される。
【０１０４】
まず、図１３のモード７テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、データレジスタ１１Ａと１１Ｂの表示データの値を最大振幅（ノーマリーホワイトパネルの場合はＬＳＢに、ノーマリーブラックパネルの場合はＭＳＢ）に設定して、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路１８のスイッチ素子ＳＷ２２Ｂ、ＳＷ２1Ｂをオフ、スイッチ素子ＳＷ２１Ａ、ＳＷ２２Ａをオンにする。これにより、出力アンプ１５Ａと１５Ｂの両方の入力に０Ｖを設定することができる。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａを非活性化させ、出力を０Ｖ出力準備状態のハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ１５Ｂを活性化させ０Ｖを出力させる。
【０１０５】
このモード７テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、共通線Ｋの電圧が０Ｖ、出力アンプ１５Ｂから０Ｖが出力される。このため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、スイッチ素子ＳＷ３０、ＳＷ３２Ａ、出力アンプ１５Ａのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから共通線Ｋもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１０６】
そして、テスタ１０１が、測定の結果、モード７テストをパスすると判定した場合、図１０で説明したように、モード８テストに進む。
【０１０７】
次に、図１４のモード８テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、モード７テストと同様にして、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路１８のスイッチ素子ＳＷ２１Ａ、ＳＷ２２Ａをオフ、スイッチ素子ＳＷ２２Ｂ、ＳＷ２1Ｂをオンにする。これにより、出力アンプ１５Ａと１５Ｂの両方の入力に２０Ｖを設定することができる。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ１５Ａを非活性化させ、出力を２０Ｖ出力準備状態のハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ１５Ｂを活性化させ２０Ｖを出力させる。なお、出力アンプ１５Ａが０Ｖから２０Ｖを出力することができるのは、前出のフルアンプだからである（なお、この点については、出力アンプ１５Ｂも同様である）。
【０１０８】
このモード８テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、共通線Ｋが２０Ｖ、出力アンプ１５Ｂから２０Ｖが出力される。このため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、スイッチ素子ＳＷ３０、ＳＷ３２Ａ、出力アンプ１５Ａのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、共通線Ｋもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、プローブ１０４に対して出力端子１６Ａから電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１０９】
そして、テスタ１０１が、測定の結果、モード８テストをパスすると判定した場合、図１０で説明したように、リークテストをパスしたと判定される。
【０１１０】
以上のように本実施の形態１の表示装置の駆動回路１００はウェハーテストにて、上述した機能テストとリークテストを行うことで、ＬＳＩチップにある出力端子（本例では９６０個）の全てに対してプローブ１０４を当てる必要が無く、駆動回路１００の隣接する出力端子の一方（例えば、奇数段の出力端子１６Ａ）だけにプローブ１０４を当てればよい。
【０１１１】
このため、本実施の形態１では、従来と同様のテスト品質を保持しながら、１つのＬＳＩチップに対して９６０本のプローブ数が必要なく、その半分の４８０本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。このため、半導体ウェハーに搭載されている状態でも、テープキャリアパッケージに搭載された状態でも、表示装置駆動回路をテストするのに必要なプローブ数を削減することが可能となる。
【０１１２】
ここで、例えば本実施の形態１のような駆動回路１００の構成を有していない場合、例えばＬＳＩチップに９６０個の出力端子がある場合、その１つのＬＳＩチップに対して９６０本のプローブ数を必要とする。このため、プローブカード１０２が備えるプローブ１０４の数が１５３６本である場合、一度に１個のＬＳＩチップしかウェハーテストができない。このことから、ウェハー上のＬＳＩチップに対して全てウェハーテストを行う期間が長くなり検査コストが上昇してしまう問題がある。
【０１１３】
しかし、本実施の形態１では、プローブカード１０２が備えるプローブ１０４の数が１５３６本である場合、一度に３個のまでのＬＳＩチップに対して上記ウェハーテストを行うことが可能となる。これは、１つのＬＳＩチップ当たりの検査に必要な出力用プローブ数が４８０本のため、入力端子が３０ピンあったとしても、３個のＬＳＩチップに必要なプローブ数を合計しても１５３０本で済むためである。このため、３個のＬＳＩチップに必要な総プローブ数を、プローブカード１０２が備えるプローブ数（１５３６本）以下に抑えることができる。よって、一度に検査を行えるＬＳＩチップ数を上述した場合よりも３倍に増やすことができ、ウェハー上のＬＳＩチップに対して全てウェハーテストを行う期間を単純計算で３分の１に短縮することができ、検査コストの低減化が可能となる。
【０１１４】
更に、例えば本実施の形態１のような駆動回路１００の構成を有していない場合、図１５に示すように、狭ピッチ化したＬＳＩチップの全ての出力端子に対してプローブ１０４を当てなければならない。この場合、隣接するプローブ１０４の間隔Ｌ１が狭くなり、検査時に接触する可能性が高くなる。当然、プローブ１０４が接触した場合では、正確なウェハーテストを行うことができず、検査品質の低下が問題となる。
【０１１５】
しかし、本実施の形態１では、図１６に示すように、隣接するプローブ１０４の間隔Ｌ２の距離が図１５の例と比べて倍のＬ２となる。このため、検査時にプローブ同士が接触する可能性を低減することができる。また、これから更に出力端子の間隔が狭ピッチ化した場合であっても、間隔マージンが増加することから、その狭ピッチ化に対応が可能となる。
【０１１６】
発明の実施の形態２
【０１１７】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、本発明を表示装置の駆動回路、及び、その駆動回路を搭載したＬＳＩチップの検査方法に適用したものである。本実施の形態２と実施の形態１とは、検査対象であるＬＳＩチップに搭載される表示装置の駆動回路の構成が異なる。よって、テストシステムについては図１に示すものと同様であり、ここでの説明は省略する。
【０１１８】
図１７に本実施の形態２にかかる表示装置の駆動回路２００の構成を示す。
【０１１９】
図１７に示すように、駆動回路２００は、一対のデータレジスタ１１Ａ、１１Ｂと、一対のデータラッチ１２Ａ、１２Ｂと、一対のレベルシフト回路１３Ａ、１３Ｂと、一対のＤＡＣ１４Ａ、１４Ｂと、一対の出力アンプ２５Ａ、２５Ｂと、一対の出力端子１６Ａ、１６Ｂと、スイッチ回路１７、２１と、制御回路２０と、共通線Ｋとを有する。
【０１２０】
なお、図１７に示された符号のうち、図３と同じ符号を付した構成は、図３と同じか又は類似の構成を示している。このため、本実施の形態２では、実施の形態１と異なる部分を説明し、同様の部分の説明は省略する。
【０１２１】
スイッチ回路２１は、スイッチ素子ＳＷ３０、ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３２Ａ、ＳＷ３２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂを有する。
【０１２２】
スイッチ素子ＳＷ３０は、出力端子１６Ａと１６Ｂとの間に接続される。スイッチ素子ＳＷ３１Ａは、出力アンプ２５Ａと出力端子１６Ａとの間に接続される。スイッチ素子ＳＷ３１Ｂは、出力アンプ２５Ｂと出力端子１６Ｂとの間に接続される。スイッチ素子ＳＷ３２Ａは、出力端子１６Ａと共通線Ｋの間に接続される。スイッチ素子ＳＷ３２Ｂは、出力端子１６Ｂと共通線Ｋの間に接続される。
【０１２３】
スイッチ素子ＳＷ４１Ａは、出力アンプ２５Ａと出力端子１６Ｂとの間に接続される。スイッチ素子ＳＷ４１Ｂは、出力アンプ２５Ｂと出力端子１６Ａとの間に接続される。
【０１２４】
スイッチ素子ＳＷ３１ＡとＳＷ３１Ｂ、及び、スイッチ素子ＳＷ３２ＡとＳＷ３２Ｂ、及び、スイッチ素子ＳＷ４１ＡとＳＷ４１Ｂが、制御回路２０からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３２Ａ、ＳＷ３２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂが、制御回路２０からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。
【０１２５】
出力アンプ２５Ａ、２５Ｂは、制御回路２０からのイネーブル信号ＥＮに応じて、それぞれ対応するＤＡＣ１４Ａ、１４Ｂの出力諧調画像データを増幅し、次段へ出力する。実施の形態１と異なり、出力アンプ２５Ａ、２５Ｂは、それぞれ上述したハーフアンプであり、負極側電圧レンジを出力するＤＡＣ１４Ａの出力を受ける出力アンプ２５Ａが正極電圧レンジ、正極側電圧レンジを出力するＤＡＣ１４Ｂの出力を受ける出力アンプ２５Ｂが負極電圧レンジと一方の電圧レンジしか増幅しない。これにより、出力アンプ２５の最大耐圧を電圧ＶＤＤの半分にすることができるようになるため、使用するトランジスタのチップレイアウト上のサイズを小さくして、チップのコストを削減することができる。
【０１２６】
また、実施の形態１と同様、出力アンプ２５Ａ、２５Ｂは、制御回路２０からのイネーブル信号ＥＮに応じてそれぞれ別々に活性化、非活性化が制御され、活性化した場合、入力諧調画像データを増幅して出力し、非活性化した場合、出力がハイインピーダンス状態となる。
【０１２７】
なお、駆動回路２００が液晶表示装置のデータ線を駆動する表示動作時では、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオン、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオフ状態の場合、連動してスイッチ回路２１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂがオン、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂがオフ状態となる。これにより、出力端子１６Ａに負極性、出力端子１６Ｂに正極性の出力を行う。逆に、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオフ、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオン状態の場合、連動してスイッチ回路２１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂがオフ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂがオン状態となる。これにより先程とは逆に、出力端子１６Ａに正極性、出力端子１６Ｂに負極性の出力を行う。このことにより、液晶表示装置の画素の極性反転が可能となる。
【０１２８】
制御回路２０は、例えば、ＬＳＩチップ外部のテスタ１０１からテスト信号に応じて、スイッチ回路１７、２１のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ２５Ａ、２５Ｂのイネーブルを制御する。また、共通線Ｋに所定の電圧（例えば、電源電圧ＶＤＤ）を印加する機能を有する。例えば、電源端子ＶＤＤと共通線Ｋとの間にあるスイッチの導通を制御する等である。
【０１２９】
次に、上記駆動回路２００の良否判定テストを説明する。テスタ１０１が対象とするＬＳＩチップの駆動回路２００に行う良否判定テストのフローチャート及び機能テストのフローチャートは、それぞれ図４、図５と同様のため、ここでの説明は省略する。なお、本実施の形態２でも、ＬＳＩチップの駆動回路２００の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図１８に示すように出力端子１６Ａにプローブ１０４が当てられているものとする。
【０１３０】
図１８に、モード１テスト時の駆動回路２００の各構成回路の動作状態を示す。図１８中の網掛けで示す回路が、本モード１テストでテストされる回路群である。図１８に示すように、モード１テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、スイッチ回路２１のスイッチ素子ＳＷ３１Ａがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ａがイネーブルとなる。
【０１３１】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０１３２】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ａへの画像データ供給パス（不図示）、ＤＡＣ１４Ａへの負極側電圧レンジ供給パス（不図示）、出力アンプ２５Ａへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。また、実施の形態１と同様、データレジスタ１１Ａと異なるデータレジスタ１１Ｂに幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３０、ＳＷ３２Ａが正しくオフしている（ショートしていない）こと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが推定できる。
【０１３３】
そして、この判定の結果、モード１テストをパスする場合、図５で説明したように、モード２テストに進む。ここで注目したいのは、実施の形態１と同様、このモード１テストでは、制御回路２０は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。
【０１３４】
次に、図１９に、モード２テスト時の駆動回路２００の各構成回路の動作状態を示す。図１９中の網掛けで示す回路が、本モード２テストでテストされる回路群である。図１９に示すように、モード２テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ｂ、スイッチ回路２１のスイッチ素子ＳＷ３１Ｂ及びＳＷ３０がオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ｂがイネーブルとなる。これと同時に、出力アンプ２５Ａを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、出力ハイインピーダンス）にする。これにより、出力アンプ２５Ｂからスイッチ素子ＳＷ３０を通った信号を、出力アンプ２５Ａの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【０１３５】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ３１Ｂ、ＳＷ３０の各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０１３６】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ３１Ｂ（オン）、ＳＷ３０（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ｂへの画像データ供給パス（不図示）、ＤＡＣ１４Ｂへの正極側電圧レンジ供給パス（不図示）、出力アンプ２５Ｂへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。
【０１３７】
また、実施の形態１と同様、データレジスタ１１Ａに適切な値（データレジスタ１１Ｂと異なる値）のデータを幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂが正しくオフしていることと、出力アンプ２５Ａが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが判定できる。そして、この判定の結果、モード２テストをパスする場合、図５で説明したように、モード３テストに進む。
【０１３８】
ここで注目したいのは、実施の形態１と同様、このモード２テストでは、制御回路２０は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ２５Ａをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ｂの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ２５Ｂを通して出力端子１６Ｂに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子ＳＷ３０をオンにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード２テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子１６Ｂで比較すべき出力期待値を、出力端子１６Ａのテスト出力値と比較するという点が本実施の形態２の特徴となる。
【０１３９】
次に、図２０に、モード３テスト時の駆動回路２００の各構成回路の動作状態を示す。図２０中の網掛けで示す回路が、本モード３テストでテストされる回路群である。図２０に示すように、モード３テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ａ、スイッチ回路２１のスイッチ素子ＳＷ４１Ｂがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ｂがイネーブルとなる。
【０１４０】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ４１Ｂの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０１４１】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ４１Ｂ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト、モード２テストでテストできなかったスイッチ素子ＳＷ１２ＡとＳＷ４１Ｂのオン状態の機能テストが可能となる。
【０１４２】
ここでは、スイッチ回路１７のＳＷ１２Ａのオン、ＳＷ１１Ｂのオフ、スイッチ回路２１のスイッチ素子ＳＷ４１Ｂのオン、ＳＷ３１Ａのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード３テストをパスする場合、図５で説明したように、モード４テストに進む。
【０１４３】
ここで注目したいのは、実施の形態１と同様、このモード１テストでは、制御回路２０は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。
【０１４４】
次に、図２１に、モード４テスト時の駆動回路２００の各構成回路の動作状態を示す。図２１中の網掛けで示す回路が、本モード４テストでテストされる回路群である。図２１に示すように、モード４テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ｂ、スイッチ回路２１のスイッチ素子ＳＷ４１Ｂ及びＳＷ３０がオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ａがイネーブルとなる。これと同時に、出力アンプ２５Ｂを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、出力ハイインピーダンス）にする。これにより、出力アンプ２５Ｂからスイッチ素子ＳＷ４１Ｂを通った信号を、出力アンプ２５Ａの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【０１４５】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ４１Ａ、ＳＷ３０の各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０１４６】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ４１Ａ（オン）、ＳＷ３０（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト〜モード３テストでテストできなかったスイッチ素子ＳＷ１２ＢとＳＷ４１Ａのオン状態の機能テストが可能となる。
【０１４７】
ここでは、スイッチ回路１７のＳＷ１２Ｂのオンと、スイッチ回路２１のスイッチ素子ＳＷ４１Ａのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。
【０１４８】
そして、この判定の結果、モード４テストをパスする場合、図５で説明したように、機能テストをパスしたと判定される。
【０１４９】
ここで注目したいのは、このモード４テストでは、制御回路２０は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ２５Ｂをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ｂの表示データをデータラッチ１２Ａにラッチして負極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ２５Ａを通して出力端子１６Ｂに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子ＳＷ３０をオンにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード４テストでは、テスト方法が通常動作時と異なる点である。通常出力端子１６Ｂで比較すべき出力期待値を出力端子１６Ａのテスト出力値と比較するという点が本実施の形態２の特徴となる。
【０１５０】
次に、図４のステップＳ１０３の実施の形態２におけるリークテストについて図２２〜図２８を用いて説明する。
【０１５１】
図２２に、テスタ１０１が対象とするＬＳＩチップの駆動回路２００に行うリークテストのフローチャートを示す。図２２に示すように、まず、テスタ１０１は駆動回路２００に対して、後述するモード５テスト（図２３参照）を行う（Ｓ５０１）。そして、モード５テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード５テストをパスする（Ｓ５０２ＹＥＳ）。
【０１５２】
次に、テスタ１０１は駆動回路２００に対して、後述するモード６テスト（図２４参照）を行う（Ｓ５０３）。そして、モード６テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード６テストをパスする（Ｓ５０４ＹＥＳ）。
【０１５３】
次に、テスタ１０１は駆動回路２００に対して、後述するモード７テスト（図２５参照）を行う（Ｓ５０５）。そして、モード７テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード７テストをパスする（Ｓ５０６ＹＥＳ）。
【０１５４】
次に、テスタ１０１は駆動回路２００に対して、後述するモード８テスト（図２６参照）を行う（Ｓ５０６）。そして、モード８テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード８テストをパスする（Ｓ５０８ＹＥＳ）。
【０１５５】
次に、テスタ１０１は駆動回路２００に対して、後述するモード９テスト（図２７参照）を行う（Ｓ５０９）。そして、モード９テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード９テストをパスする（Ｓ５１０ＹＥＳ）。
【０１５６】
次に、テスタ１０１は駆動回路２００に対して、後述するモード１０テスト（図２８参照）を行う（Ｓ５１１）。そして、モード１０テストの結果、駆動回路２００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード１０テストをパスする（Ｓ５１２ＹＥＳ）。
【０１５７】
このステップＳ５１２で、モード１０テストをパスした場合、対象とするＬＳＩチップの駆動回路２００は、図４のステップＳ１０３のリークテストをパスしたと判定される（Ｓ５１３）。一方、ステップＳ５０２、Ｓ５０４、Ｓ５０６、Ｓ５０８、Ｓ５１０、Ｓ５１２のいずれかで、パスできなかった場合（Ｓ５０２ＮＯ、Ｓ５０４ＮＯ、Ｓ５０６ＮＯ、Ｓ５０８ＮＯ、Ｓ５１０ＮＯ、Ｓ５１２ＮＯ）、対象とするＬＳＩチップの駆動回路２００は、図４のステップＳ１０３のリークテストをフェイルしたと判定される（Ｓ５１４）。
【０１５８】
また、図２３〜図２８では、図１７で省略していたＥＳＤ保護素子ＥＳＤ１、ＥＳＤ２を記載する。ＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ａに接続される。ダイオードＤ２Ａはカソードが出力端子１６Ａ、アノードが接地端子ＶＳＳに接続される。ＥＳＤ保護素子ＥＳＤ２のダイオードＤ１Ｂはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ｂに接続される。ダイオードＤ２Ｂはカソードが出力端子１６Ｂ、アノードが接地端子ＶＳＳに接続される。
【０１５９】
図２３、図２４に、モード５テスト、モード６テスト時の駆動回路２００の出力アンプ２５Ａ、２５Ｂと、出力端子１６Ａ、１６Ｂと、スイッチ回路２１の動作状態を示す。図２３、図２４中の網掛けで示す回路が、本モード５テスト、モード６テストで電流のリークテスト対象となる回路群である。
【０１６０】
モード５テスト、モード６テストでは、図２３、図２４に示すように、制御回路２０からのイネーブル信号ＥＮと制御信号に応じて、出力アンプ２５Ａ、２５Ｂを非活性化（ハイインピーダンス出力）とし、スイッチ回路２１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３２Ｂをオン状態、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３０、ＳＷ３２Ａをオフ状態とする。そして、この状態でモード５テスト（図２３）と、モード６テスト（図２４）を行う。これにより、図２３、図２４中の網掛けで示すＥＳＤ保護素子ＥＳＤ１、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂに対する電流リークと、保護ダイオードＤ１ＡもしくはＤ２Ａの逆耐圧リーク、および出力アンプ２５Ｂのハイインピーダンス時のリーク電流の合計値が測定される。
【０１６１】
まず、図２３のモード５テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態（Ｈｉ−Ｚ）となる。
【０１６２】
このモード５テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、共通線Ｋの電圧が０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３０、ＳＷ３２Ａ、出力アンプ２５Ｂのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから共通線Ｋもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態１と同様、上記出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＳＳ側の電流リークには、出力アンプ２５Ａ、２５Ｂ内部の出力ノードと接地端子ＶＳＳとの間に接続されるＭＯＳトランジスタ（通常、ＮＭＯＳトランジスタ）の電流リークが想定される。
【０１６３】
そして、テスタ１０１が、測定の結果、モード５テストをパスすると判定した場合、図２２で説明したように、モード６テストに進む。
【０１６４】
次に、図２４のモード６テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば電源電圧ＶＤＤと同じ２０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態（Ｈｉ−Ｚ）となる。
【０１６５】
このモード６テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、共通線Ｋの電圧が２０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３０、ＳＷ３２Ａ、出力アンプ２５Ｂのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、共通線Ｋもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、出力端子１６Ａからプローブ１０４に対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態１と同様、上記出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＤＤ側の電流リークには、出力アンプ２５Ａ、２５Ｂ内部の出力ノードと電源端子ＶＤＤとの間に接続されるＭＯＳトランジスタ（通常、ＰＭＯＳトランジスタ）の電流リークが想定される。
【０１６６】
そして、テスタ１０１が、測定の結果、モード５テストをパスすると判定した場合、図２２で説明したように、モード７テストに進む。
【０１６７】
次に、モード７テスト、モード８テストでは、図２５、図２６に示すように、制御回路２０からのイネーブル信号ＥＮと制御信号に応じて、出力アンプ２５Ａ、２５Ｂを非活性化（ハイインピーダンス出力）とし、スイッチ回路２１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３２Ｂをオン状態、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３２Ａ、ＳＷ３０をオフ状態とする。そして、この状態でモード７テスト（図２５）と、モード８テスト（図２６）を行う。これにより、図２５、図２６中の網掛けで示すＥＳＤ保護素子ＥＳＤ１、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３２Ａ、ＳＷ３０に対する電流リークと、保護ダイオードＤ１ＡもしくはＤ２Ａの逆耐圧リーク、および出力アンプ２５Ａのハイインピーダンス時のリーク電流の合計値が測定される。
【０１６８】
まず、図２５のモード７テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態（Ｈｉ−Ｚ）となる。
【０１６９】
このモード７テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、共通線Ｋの電圧が０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３２Ａ、ＳＷ３０、出力アンプ２５Ａのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから共通線Ｋもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１７０】
そして、テスタ１０１が、測定の結果、モード７テストをパスすると判定した場合、図２２で説明したように、モード８テストに進む。
【０１７１】
次に、図２６のモード８テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス（Ｈｉ−Ｚ）となる。
【０１７２】
このモード８テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、共通線Ｋが２０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３２Ａ、ＳＷ３０、出力アンプ２５Ａのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、共通線Ｋもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、プローブ１０４に対して出力端子１６Ａから電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１７３】
そして、テスタ１０１が、測定の結果、モード８テストをパスすると判定した場合、図２２で説明したように、モード９テストに進む。
【０１７４】
次に、モード９テスト、モード１０テストでは、図２７、図２８に示すように、制御回路２０からのイネーブル信号ＥＮと制御信号に応じて、出力アンプ２５Ａ、２５Ｂを非活性化（ハイインピーダンス出力）とし、スイッチ回路２１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂ、ＳＷ３０をオン状態、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂをオフ状態とする。そして、この状態でモード９テスト（図２７）と、モード１０テスト（図２８）を行う。これにより、図２７、図２８中の網掛けで示すＥＳＤ保護素子ＥＳＤ１、ＥＳＤ２の逆耐圧リーク、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂに対する電流リーク、出力アンプ２５Ａ、２５Ｂのハイインピーダンス時のリーク電流の合計値が測定される。
【０１７５】
まず、図２７のモード９テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス（Ｈｉ−Ｚ）となる。
【０１７６】
このモード９テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、共通線Ｋの電圧が０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態となるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、ＥＳＤ２のダイオードＤ２Ｂ、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂ、出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから共通線Ｋもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１７７】
そして、テスタ１０１が、測定の結果、モード９テストをパスすると判定した場合、図２２で説明したように、モード１０テストに進む。
【０１７８】
次に、図２８のモード１０テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０によって、共通線Ｋに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。また更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス（Ｈｉ−Ｚ）となる。
【０１７９】
このモード１０テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、共通線Ｋが２０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態となるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、ＥＳＤ２のダイオードＤ１Ｂ、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂ、出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、共通線Ｋもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、プローブ１０４に対して出力端子１６Ａから電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０１８０】
そして、テスタ１０１が、測定の結果、モード１０テストをパスすると判定した場合、図２２で説明したように、リークテストをパスしたと判定される。
【０１８１】
以上、本実施の形態２のようにハーフアンプを用いた駆動回路２００においても、実施の形態１と同様、ウェハーテストにて、上述した機能テストとリークテストを行うことで、ＬＳＩチップにある出力端子（本例では９６０個）の全てに対してプローブ１０４を当てる必要が無い。このため、本実施の形態２の駆動回路２００の隣接する出力端子の一方（例えば、奇数段の出力端子１６Ａ）だけにプローブ１０４を当てればよい。
【０１８２】
よって、実施の形態１と同じく本実施の形態２でも、従来と同様のテスト品質を保持しながら、１つのＬＳＩチップに対して９６０本のプローブ数が必要なく、その半分の４８０本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。また、出力端子間隔の狭ピッチ化に有効である点等も実施の形態１と同様である。
【０１８３】
発明の実施の形態３
【０１８４】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、本発明を表示装置の駆動回路、及び、その駆動回路を搭載したＬＳＩチップの検査方法に適用したものである。本実施の形態３と実施の形態１、２とは、検査対象であるＬＳＩチップに搭載される表示装置の駆動回路の構成が異なる。よって、テストシステムについては図１に示すものと同様であり、ここでの説明は省略する。
【０１８５】
図２９に本実施の形態３にかかる表示装置の駆動回路３００の構成を示す。
【０１８６】
図２９に示すように、駆動回路３００は、一対のデータレジスタ１１Ａ、１１Ｂと、一対のデータラッチ１２Ａ、１２Ｂと、一対のレベルシフト回路１３Ａ、１３Ｂと、一対のＤＡＣ１４Ａ、１４Ｂと、一対の出力アンプ２５Ａ、２５Ｂと、一対の出力端子１６Ａ、１６Ｂと、スイッチ回路１７、３１と、制御回路２０とを有する。
【０１８７】
なお、図２９に示された符号のうち、図１７と同じ符号を付した構成は、図１７と同じか又は類似の構成を示している。このため、本実施の形態３では、実施の形態２と異なる部分を説明し、同様の部分の説明は省略する。
【０１８８】
スイッチ回路３１は、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂを有する。
【０１８９】
スイッチ素子ＳＷ３１Ａは、出力アンプ２５Ａと出力端子１６Ａとの間に接続される。スイッチ素子ＳＷ３１Ｂは、出力アンプ２５Ｂと出力端子１６Ｂとの間に接続される。スイッチ素子ＳＷ４１Ａは、出力アンプ２５Ａと出力端子１６Ｂとの間に接続される。スイッチ素子ＳＷ４１Ｂは、出力アンプ２５Ｂと出力端子１６Ａとの間に接続される。
【０１９０】
スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂが、制御回路２０からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御される。
【０１９１】
実施の形態２のスイッチ回路３１と、本実施の形態３のスイッチ回路３１との違いは、共通線Ｋ及びそれに接続されるスイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂを削除した構成となっている。
【０１９２】
なお、駆動回路３００が液晶表示装置のデータ線を駆動する通常の表示動作時では、実施の形態２と同様、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオン、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオフ状態の場合、連動してスイッチ回路３１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂがオン、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂがオフ状態となる。逆に、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂがオフ、スイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂがオン状態の場合、連動してスイッチ回路３１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂがオフ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂがオン状態となる。これにより先程とは逆に、出力端子１６Ａに正極性、出力端子１６Ｂに負極性の出力を行う。このことにより、液晶表示装置の画素の極性反転が可能となる。
【０１９３】
制御回路２０は、例えば、ＬＳＩチップ外部のテスタ１０１からテスト信号に応じて、スイッチ回路１７、３１のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ２５Ａ、２５Ｂのイネーブルを制御する。
【０１９４】
次に、上記駆動回路３００の良否判定テストを説明する。テスタ１０１が対象とするＬＳＩチップの駆動回路３００に行う良否判定テストのフローチャート及び機能テストのフローチャートは、それぞれ図４、図５と同様のため、ここでの説明は省略する。なお、本実施の形態２でも、ＬＳＩチップの駆動回路１００の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図３０に示すように出力端子１６Ａにプローブ１０４が当てられているものとする。
【０１９５】
図３０に、モード１テスト時の駆動回路３００の各構成回路の動作状態を示す。図３０中の網掛けで示す回路が、本モード１テストでテストされる回路群である。図３０に示すように、モード１テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ａ、スイッチ回路３１のスイッチ素子ＳＷ３１Ａがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ａがイネーブルとなる。
【０１９６】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０１９７】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１１Ａ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ａへの画像データ供給パス（不図示）、ＤＡＣ１４Ａへの負極側電圧レンジ供給パス（不図示）、出力アンプ２５Ａへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。また、実施の形態２と同様、データレジスタ１１Ａと異なるデータレジスタ１１Ｂに幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂが正しくオフしている（ショートしていない）こと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが推定できる。そして、この判定の結果、モード１テストをパスする場合、図５で説明したように、モード２テストに進む。ここで注目したいのは、実施の形態２と同様、このモード１テストでは、制御回路２０は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。
【０１９８】
次に、図３１に、モード２テスト時の駆動回路３００の各構成回路の動作状態を示す。図３１中の網掛けで示す回路が、本モード２テストでテストされる回路群である。図３１に示すように、モード２テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１１Ｂ、スイッチ回路３１のスイッチ素子ＳＷ４１Ｂがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ｂがイネーブルとなる。これと同時に、出力アンプ２５Ａを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、出力ハイインピーダンス）、もしくは、スイッチ素子ＳＷ３１Ａをオフとする。これにより、出力アンプ２５Ｂからスイッチ素子ＳＷ４１Ｂを通った信号を、出力アンプ２５Ａの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【０１９９】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ３１Ｂ、ＳＷ３０の各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０２００】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１１Ｂ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ４１Ｂ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス（不図示）、データレジスタ１１Ｂへの画像データ供給パス（不図示）、ＤＡＣ１４Ｂへの正極側電圧レンジ供給パス（不図示）、出力アンプ２５Ｂへのイネーブル信号ＥＮ供給パスの不具合の有り無しについても判定できる。
【０２０１】
また、実施の形態２と同様、データレジスタ１１Ａに適切な値（データレジスタ１１Ｂと異なる値）のデータを幾通りか設定することで、オフすべきスイッチ素子ＳＷ１２Ａ、ＳＷ１２Ｂが正しくオフしていることと、出力アンプ２５Ａが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている（寄生の信号リンクがない）ことが判定できる。なお、スイッチ素子ＳＷ３１Ａをオフする場合は、スイッチ素子ＳＷ３１Ａが正しくオフしていることが判定できる。そして、この判定の結果、モード２テストをパスする場合、図５で説明したように、モード３テストに進む。
【０２０２】
ここで注目したいのは、実施の形態２と同様、このモード２テストでは、制御回路２０は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ２５Ａをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ｂの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ２５Ｂが出力する場合、必ずオフになっているスイッチ素子ＳＷ４１Ｂをオンにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード２テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子１６Ｂで比較すべき出力期待値を、出力端子１６Ａのテスト出力値と比較するという点が本実施の形態３の特徴となる。
【０２０３】
次に、図３２に、モード３テスト時の駆動回路３００の各構成回路の動作状態を示す。図３２中の網掛けで示す回路が、本モード３テストでテストされる回路群である。図３２に示すように、モード３テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ａ、スイッチ回路３１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ｂがイネーブルとなる。これと同時に、出力アンプ２５Ａを制御回路２０からのイネーブル信号ＥＮに応じてディスエーブル（非活性化、出力ハイインピーダンス）にする。これにより、出力アンプ２５Ａからスイッチ素子ＳＷ４１Ａを通った信号を、出力アンプ２５Ｂの出力値に干渉されずに、出力端子１６Ａからプローブ１０４に出力することができるようになる。
【０２０４】
このため、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０２０５】
この判定で、データレジスタ１１Ａ、スイッチ素子ＳＷ１２Ａ（オン）、データラッチ１２Ｂ、レベルシフト回路１３Ｂ、ＤＡＣ１４Ｂ、出力アンプ２５Ｂ、スイッチ素子ＳＷ３１Ａ（オン）、ＳＷ３１Ｂ（オン）、ＳＷ４１Ａ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト、モード２テストでテストできなかったスイッチ素子ＳＷ１２Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａのオン状態の機能テストが可能となる。
【０２０６】
ここでは、スイッチ回路１７のＳＷ１２Ａのオン、ＳＷ１１Ｂのオフ、スイッチ回路３１のスイッチ素子ＳＷ３１Ｂ、ＳＷ４１Ｂのオン、ＳＷ４１Ａのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード３テストをパスする場合、図５で説明したように、モード４テストに進む。
【０２０７】
ここで注目したいのは、このモード３テストでは、制御回路２０は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ２５Ａをハイインピーダンスにして出力端子１６Ａに出力しないようにするという点が第１の相違点である。また、データレジスタ１１Ａの表示データをデータラッチ１２Ｂにラッチして正極性レンジのＤＡＣ１４ＢでＤＡ変換して出力アンプ２５Ｂが出力する場合、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂをオン、必ずオンになっているスイッチ素子ＳＷ４１Ｂをオフにするという点が第２の相違点である。この２点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。
【０２０８】
次に、図３３に、モード４テスト時の駆動回路３００の各構成回路の動作状態を示す。図３３中の網掛けで示す回路が、本モード４テストでテストされる回路群である。図３３に示すように、モード４テストでは、制御回路２０からの制御信号に応じて、スイッチ回路１７のスイッチ素子ＳＷ１２Ｂ、スイッチ回路３１のスイッチ素子ＳＷ３１Ａがオン状態となる。また、制御回路２０からのイネーブル信号ＥＮに応じて出力アンプ２５Ａがイネーブルとなる。
【０２０９】
このため、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａの各構成要素を経て、出力端子１６Ａからデータ線駆動信号が出力される。そして、プローブ１０４が出力端子１６Ａに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ１０４が検知した電圧値が規定の値であるか否かをテスタ１０１が判定する。
【０２１０】
この判定で、データレジスタ１１Ｂ、スイッチ素子ＳＷ１２Ｂ（オン）、データラッチ１２Ａ、レベルシフト回路１３Ａ、ＤＡＣ１４Ａ、出力アンプ２５Ａ、スイッチ素子ＳＷ３１Ａ（オン）の各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード１テスト〜モード３テストでテストできなかったスイッチ素子ＳＷ１２Ｂのオン状態の機能テストが可能となる。ここでは、スイッチ回路１７のＳＷ１２Ｂのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード４テストをパスする場合、図５で説明したように、機能テストをパスしたと判定される。
【０２１１】
ここで注目したいのは、このモード４テストでは、制御回路２０は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ１１Ｂの表示データをデータラッチ１２Ａにラッチして負極性レンジのＤＡＣ１４ＡでＤＡ変換して出力アンプ２５Ａから出力する場合、必ずオフになっているスイッチ素子ＳＷ３１Ａをオン、必ずオンになっているスイッチ素子ＳＷ４１Ａをオフにするという点が通常の表示動作時と異なる点である。さらに、通常出力端子１６Ｂで比較すべき出力期待値を出力端子１６Ａのテスト出力値と比較するという点が本実施の形態３の特徴となる。
【０２１２】
次に、図４のステップＳ１０３のリークテストについて図３４〜図４０を用いて説明する。図３４に、テスタ１０１が対象とするＬＳＩチップの駆動回路３００に行うリークテストのフローチャートを示す。図３４に示すように、まず、テスタ１０１は駆動回路１００に対して、後述するモード５テスト（図３５参照）を行う（Ｓ４０１）。そして、モード５テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード５テストをパスする（Ｓ４０２ＹＥＳ）。
【０２１３】
次に、テスタ１０１は駆動回路３００に対して、後述するモード６テスト（図３６参照）を行う（Ｓ４０３）。そして、モード６テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード６テストをパスする（Ｓ４０４ＹＥＳ）。
【０２１４】
次に、テスタ１０１は駆動回路３００に対して、後述するモード７テスト（図３７参照）を行う（Ｓ４０５）。そして、モード７テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード７テストをパスする（Ｓ４０６ＹＥＳ）。
【０２１５】
次に、テスタ１０１は駆動回路３００に対して、後述するモード８テスト（図３８参照）を行う（Ｓ４０７）。そして、モード８テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード８テストをパスする（Ｓ４０８ＹＥＳ）。
【０２１６】
次に、テスタ１０１は駆動回路３００に対して、後述するモード９テスト（図３９参照）を行う（Ｓ４０９）。そして、モード９テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード７テストをパスする（Ｓ４１０ＹＥＳ）。
【０２１７】
次に、テスタ１０１は駆動回路３００に対して、後述するモード１０テスト（図４０参照）を行う（Ｓ４１１）。そして、モード１０テストの結果、駆動回路３００の出力端子から出力される出力信号（電流値）が規定の値である場合、モード１０テストをパスする（Ｓ４１２ＹＥＳ）。
【０２１８】
このステップＳ４１２で、モード１０テストをパスした場合、対象とするＬＳＩチップの駆動回路３００は、図４のステップＳ１０３のリークテストをパスしたと判定される（Ｓ４１３）。一方、ステップＳ４０２、Ｓ４０４、Ｓ４０６、Ｓ４０８、Ｓ４１０で、パスできなかった場合（Ｓ４０２ＮＯ、Ｓ４０４ＮＯ、Ｓ４０６ＮＯ、Ｓ４０８ＮＯ、Ｓ４１０ＮＯ）、対象とするＬＳＩチップの駆動回路３００は、図４のステップＳ１０３のリークテストをフェイルしたと判定される（Ｓ４１４）。
【０２１９】
図３５、図３６に、モード５テスト、モード６テスト時の駆動回路３００の出力アンプ２５Ａ、２５Ｂと、出力端子１６Ａ、１６Ｂと、スイッチ回路３１の動作状態を示す。図３５、図３６中の網掛けで示す回路が、本モード５テスト、モード６テストで電流のリークテスト対象となる回路群である。なお、図３５〜図４０では、図２９で省略していたＥＳＤ保護素子ＥＳＤ１、ＥＳＤ２を記載する。
【０２２０】
ＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ａに接続される。ダイオードＤ２Ａはカソードが出力端子１６Ａ、アノードが接地端子ＶＳＳに接続される。ＥＳＤ保護素子ＥＳＤ２のダイオードＤ１Ｂはカソードが電源端子ＶＤＤ、アノードが出力端子１６Ｂに接続される。ダイオードＤ２Ｂはカソードが出力端子１６Ｂ、アノードが接地端子ＶＳＳに接続される。
【０２２１】
モード５テスト、モード６テストでは、図３５、図３６に示すように、制御回路２０からのイネーブル制御信号と制御信号に応じて、出力アンプ２５Ｂを非活性化（ハイインピーダンス出力）とし、スイッチ回路３１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオン状態、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂをオフ状態にする。そして、この状態でモード５テスト（図３５）と、モード６テスト（図３６）を行うことより、図３５、図３６中の網掛けで示すスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂに対する電流リークと、保護ダイオードＤ２Ａの逆耐圧リーク、および出力アンプ２５Ｂのハイインピーダンス時のリーク電流の合計値が測定される。
【０２２２】
まず、図３５のモード５テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、データレジスタ１１Ａと１１Ｂの表示データの値を最大振幅（ノーマリーホワイトパネルの場合はＬＳＢ(Least Significant Bit)に、ノーマリーブラックパネルの場合はＭＳＢ(Most Significant Bit)）に設定して、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路３１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオン、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂをオフにする。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ｂを非活性化させ出力をハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ２５Ａを活性化させ０Ｖを出力させる。
【０２２３】
このモード５テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、出力アンプ２５Ａが０Ｖを出力、出力アンプ２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、出力アンプ２５Ｂのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから出力アンプ２５Ａもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態２と同様、上記出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＳＳ側の電流リークには、出力アンプ２５Ａ、２５Ｂ内部の出力ノードと接地端子ＶＳＳとの間に接続されるＭＯＳトランジスタ（通常、ＮＭＯＳトランジスタ）の電流リークが想定される。
【０２２４】
そして、テスタ１０１が、測定の結果、モード５テストをパスすると判定した場合、図３４で説明したように、モード６テストに進む。
【０２２５】
次に、図３６のモード６テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば接地電圧ＶＳＳと同じ０Ｖが印加される。更に、データレジスタ１１Ａと１１Ｂの表示データの値を最小振幅（ノーマリーホワイトパネルの場合はＭＳＢに、ノーマリーブラックパネルの場合はＬＳＢ）に設定して、負側ＤＡＣ１４Ａからは例えば１０Ｖを出力させ、正側ＤＡＣ１４Ｂからは例えば１０Ｖを出力させる。その上で、制御回路２０の制御信号によってスイッチ回路３１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオン、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂをオフにする。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ｂを非活性化させ出力をハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ２５Ａを活性化させ１０Ｖを出力させる。
【０２２６】
このモード６テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、出力アンプ２５Ａが１０Ｖを出力、出力アンプ２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、スイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、出力アンプ２５Ｂのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、出力アンプ２５Ａもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、出力端子１６Ａからプローブ１０４に対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態２と同様、上記出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＤＤ側の電流リークには、出力アンプ２５Ａ、２５Ｂ内部の出力ノードと電源端子ＶＤＤとの間に接続されるＭＯＳトランジスタ（通常、ＰＭＯＳトランジスタ）の電流リークが想定される。
【０２２７】
そして、テスタ１０１が、測定の結果、モード６テストをパスすると判定した場合、図３４で説明したように、モード７テストに進む。
【０２２８】
次に、モード７テスト、モード８テストでは、図３７、図３８に示すように、制御回路２０からのイネーブル制御信号と制御信号に応じて、出力アンプ２５Ａを非活性化（ハイインピーダンス出力）とし、スイッチ回路３１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂをオン状態、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオフ状態とする。そして、この状態でモード７テスト（図３７）、モード８テスト（図３８）を行うことより、図３７、図３８中の網掛けで示すスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂに対する電流リークと、保護ダイオードＤ１Ａの逆耐圧リーク、および出力アンプ２５Ａのハイインピーダンス時のリーク電流の合計値が測定される。
【０２２９】
図３７のモード７テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。更に、データレジスタ１１Ａと１１Ｂの表示データの値を最大振幅（ノーマリーホワイトパネルの場合はＬＳＢに、ノーマリーブラックパネルの場合はＭＳＢ）に設定して、負側ＤＡＣ１４ＡからはＶＳＳ（０Ｖ）を出力させ、正側ＤＡＣ１４ＢからはＶＤＤ（２０Ｖ）を出力させる。その上で、制御回路２０の制御信号によってスイッチ回路３１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオフ、スイッチ素子ＳＷ３1Ａ、ＳＷ３１Ｂをオンにする。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａを非活性化させ出力をハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ２５Ｂを活性化させ２０Ｖを出力させる。
【０２３０】
このモード７テストの試験では、上述したように出力端子１６Ａの電圧が０Ｖ、出力アンプ２５Ｂが２０Ｖを出力、出力アンプ２５Ａがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、出力アンプ２５Ａのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、出力アンプ２５Ｂもしくは電源端子ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、プローブ１０４に対して出力端子１６Ａから電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０２３１】
そして、テスタ１０１が、測定の結果、モード７テストをパスすると判定した場合、図３４で説明したように、モード８テストに進む。
【０２３２】
次に、図３８のモード８テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば接地電圧ＶＳＳと同じ０Ｖが印加される。更に、データレジスタ１１Ａと１１Ｂの表示データの値を最小振幅（ノーマリーホワイトパネルの場合はＭＳＢに、ノーマリーブラックパネルの場合はＬＳＢ）に設定して、負側ＤＡＣ１４Ａからは例えば１０Ｖを出力させ、正側ＤＡＣ１４Ｂからは例えば１０Ｖを出力させる。その上で、制御回路２０の制御信号によってスイッチ回路３１のスイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂをオフ、スイッチ素子ＳＷ３1Ａ、ＳＷ３１Ｂをオンにする。そして、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａを非活性化させ出力をハイインピーダンス（Ｈｉ−Ｚ）、出力アンプ２５Ｂを活性化させ１０Ｖを出力させる。
【０２３３】
このモード８テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、出力アンプ２５Ｂが１０Ｖを出力、出力アンプ２５Ａがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、スイッチ素子ＳＷ４１Ａ、ＳＷ４１Ｂ、出力アンプ２５Ａのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから出力アンプ２５Ａもしくは接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば２倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０２３４】
そして、テスタ１０１が、測定の結果、モード８テストをパスすると判定した場合、図３４で説明したように、モード９テストに進む。
【０２３５】
次に、モード９テスト、モード１０テストでは、図３９、図４０に示すように、制御回路２０からのイネーブル制御信号と制御信号に応じて、出力アンプ２５Ａ、２５Ｂを非活性化（ハイインピーダンス出力）とし、スイッチ回路３１のスイッチ素子ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂをオン状態とする。そして、この状態でモード９テスト（図３９）と、モード１０テスト（図４０）を行う。これにより、図３９、図４０中の網掛けで示す保護ダイオードＤ１Ａ、Ｄ２Ａ、Ｄ１Ｂ、Ｄ２Ｂの逆耐圧リーク、および出力アンプ２５Ａ、２５Ｂのハイインピーダンス時のリーク電流の合計値が測定される。
【０２３６】
まず、図３９のモード９テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、電源電圧ＶＤＤと同じ２０Ｖが印加される。更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス（Ｈｉ−Ｚ）となる。
【０２３７】
このモード９テストでは、上述したように出力端子１６Ａの電圧が２０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ２Ａ、ＥＳＤ保護素子ＥＳＤ２のダイオードＤ２Ｂ、出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＳＳ側の何れかに電流リークが存在する場合、出力端子１６Ａから接地端子ＶＳＳに向けて電流が流れる。つまり、プローブ１０４から出力端子１６Ａに対して電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０２３８】
そして、テスタ１０１が、測定の結果、モード９テストをパスすると判定した場合、図３４で説明したように、モード１０テストに進む。
【０２３９】
次に、図４０のモード１０テストでは、テスタ１０１によりプローブ１０４を経由して出力端子１６Ａに所定の電圧、例えば、接地電圧ＶＳＳと同じ０Ｖが印加される。更に、制御回路２０からのイネーブル信号ＥＮに応じて、出力アンプ２５Ａ、２５Ｂがハイインピーダンス（Ｈｉ−Ｚ）となる。
【０２４０】
このモード１０テストでは、上述したように出力端子１６Ａの電圧が０Ｖ、出力アンプ２５Ａ、２５Ｂがハイインピーダンス状態であるため、もしＥＳＤ保護素子ＥＳＤ１のダイオードＤ１Ａ、ＥＳＤ保護素子ＥＳＤ２のダイオードＤ１Ｂ、出力アンプ２５Ａ、２５Ｂのハイインピーダンス出力のＶＤＤ側の何れかに電流リークが存在する場合、電源電圧ＶＤＤから出力端子１６Ａに向けて電流が流れる。つまり、プローブ１０４に対して出力端子１６Ａから電流が流れ込むため、この電流値を出力信号としてテスタ１０１が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば１倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。
【０２４１】
そして、テスタ１０１が、測定の結果、モード１０テストをパスすると判定した場合、図３４で説明したように、リークテストをパスしたと判定される。
【０２４２】
以上、本実施の形態３のように隣接出力端子間を接続するスイッチ素子ＳＷ３０が無い構成の駆動回路３００においても、実施の形態１、２と同様、ウェハーテストにて、上述した機能テストとリークテストを行うことで、ＬＳＩチップにある出力端子（本例では９６０個）の全てに対してプローブ１０４を当てる必要が無い。このため、本実施の形態３の駆動回路３００の隣接する出力端子の一方（例えば、奇数段の出力端子１６Ａ）だけにプローブ１０４を当てればよい。
【０２４３】
よって、実施の形態１、２と同じく本実施の形態３でも、従来と同様のテスト品質を保持しながら、１つのＬＳＩチップに対して９６０本のプローブ数が必要なく、その半分の４８０本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。また、出力端子間隔の狭ピッチ化に有効である点等も実施の形態１、２と同様である。
【０２４４】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１の駆動回路１００において、共通線Ｋが必要ない場合は、スイッチ素子ＳＷ３２Ａ、ＳＷ３２Ｂを省略することも可能である。
【符号の説明】
【０２４５】
１０１  テスタ
１０２  プローブカード
１０３  ウェハー
１０４  プローブ（検査ユニット）
１００、２００、３００  駆動回路
１１Ａ、１１Ｂ  データレジスタ
１２Ａ、１２Ｂ  データラッチ
１３Ａ、１３Ｂ  レベルシフト回路
１４Ａ、１４Ｂ  デジタル−アナログ変換回路（ＤＡＣ）
１５Ａ、１５Ｂ、２５Ａ、２５Ｂ  出力アンプ
１６Ａ、１６Ｂ  出力端子
１７〜１９  スイッチ回路
２０  制御回路
Ｋ  共通線
ＳＷ１１Ａ、ＳＷ１１Ｂ、ＳＷ１２Ａ、ＳＷ１２Ｂ、ＳＷ２２Ａ、ＳＷ２２Ｂ、ＳＷ３０、ＳＷ３１Ａ、ＳＷ３１Ｂ、ＳＷ３２Ａ、ＳＷ３２Ｂ、ＳＷ４１Ａ、ＳＷ４１Ｂ  スイッチ素子
【図１】
2012233966.tif 000003
【図２】
2012233966.tif 000004
【図３】
2012233966.tif 000005
【図４】
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【図５】
2012233966.tif 000007
【図６】
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【図７】
2012233966.tif 000009
【図８】
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【図９】
2012233966.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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