(57)【要約】【課題】負荷のドライブ能力を変更できる、発振回路を提供すること。【解決手段】定電圧生成回路７０と、発振出力Ｖｏｓｃを生成する発振出力生成回路８０と、定電圧生成回路７０によって生成された定電圧Ｖｒｅｆ’が電源電圧として供給される複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３を並列に有し、複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３のそれぞれの出力点Ｐ１，Ｐ２，Ｐ３が互いに接続された出力回路９０と、複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３の中から選択入力に応じて選択されたＭＯＳＦＥＴ回路を発振出力Ｖｏｓｃに従って駆動する駆動回路９１とを備え、前記選択入力に応じて選択されていないＭＯＳＦＥＴ回路の出力が、ハイインピーダンスである、発振回路。【選択図】図２
2012257183.tif 000002
【特許請求の範囲】
【請求項１】
定電圧生成回路と、
発振出力を生成する発振出力生成回路と、
前記定電圧生成回路によって生成された定電圧が電源電圧として供給される複数のＭＯＳＦＥＴ回路を並列に有し、前記複数のＭＯＳＦＥＴ回路のそれぞれの出力点が互いに接続された出力回路と、
前記複数のＭＯＳＦＥＴ回路の中から選択入力に応じて選択されたＭＯＳＦＥＴ回路を前記発振出力に従って駆動する駆動回路とを備え、
前記選択入力に応じて選択されていないＭＯＳＦＥＴ回路の出力が、ハイインピーダンスである、発振回路。
【請求項２】
前記複数のＭＯＳＦＥＴ回路は、それぞれ、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとが直列に接続された構成を有し、
前記出力点が、前記ハイサイドＭＯＳＦＥＴと前記ローサイドＭＯＳＦＥＴとの間の接続点である、請求項１に記載の発振回路。
【請求項３】
前記複数のＭＯＳＦＥＴ回路は、それぞれ、前記接続点に対してハイサイドに抵抗を備える、請求項２に記載の発振回路。
【請求項４】
前記複数のＭＯＳＦＥＴ回路は、それぞれ、前記接続点に対してローサイドに抵抗を備える、請求項３に記載の発振回路。
【請求項５】
前記ハイサイドＭＯＳＦＥＴと前記ローサイドＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴである、請求項２から４のいずれか一項に記載の発振回路。
【請求項６】
前記駆動回路は、
選択入力に応じて前記ハイサイドＭＯＳＦＥＴの駆動可否を決定する第１のスイッチ回路を前記ハイサイドＭＯＳＦＥＴのゲート毎に備え、
選択入力に応じて前記ローサイドＭＯＳＦＥＴの駆動可否を決定する第２のスイッチ回路を前記ローサイドＭＯＳＦＥＴのゲート毎に備え、
前記発振出力に応じて駆動されるＣＭＯＳインバータを備えていて、
前記ＣＭＯＳインバータの出力電圧が、前記第１のスイッチ回路と前記第２のスイッチ回路のいずれか一方の信号入力として供給され、前記発振出力が、もう一方の信号入力として供給され、
前記選択入力に応じて選択されていないＭＯＳＦＥＴ回路を構成するハイサイドＭＯＳＦＥＴの出力とローサイドＭＯＳＦＥＴの出力を、いずれもハイインピーダンスになるように制御する、請求項２から５のいずれか一項に記載の発振回路。
【請求項７】
前記第１のスイッチ回路及び前記第２のスイッチ回路は、それぞれ、スイッチ回路用ハイサイドＭＯＳＦＥＴとスイッチ回路用ローサイドＭＯＳＦＥＴとが直列に接続された構成を有する、請求項６に記載の発振回路。
【請求項８】
前記スイッチ回路用ハイサイドＭＯＳＦＥＴ及び前記スイッチ回路用ローサイドＭＯＳＦＥＴは、選択入力に応じてゲート駆動され、
前記ＣＭＯＳインバータの出力電圧又は前記発振出力が、前記スイッチ回路用ハイサイドＭＯＳＦＥＴに供給される、請求項７に記載の発振回路。
【請求項９】
前記定電圧生成回路によって生成された定電圧が、前記ＣＭＯＳインバータの電源電圧として供給される、請求項６から８のいずれか一項に記載の発振回路。
【請求項１０】
前記定電圧生成回路は、
直流電圧から所定の定電圧を生成する定電圧源と、
前記直流電圧がドレインに供給され、前記所定の定電圧がゲートに供給されるデプレッション型ＮチャネルＭＯＳＦＥＴとを備えていて、
前記所定の定電圧が、前記ＣＭＯＳインバータの電源電圧として供給され、
前記デプレッション型ＮチャネルＭＯＳＦＥＴのソース電圧が、前記複数のＭＯＳＦＥＴ回路の電源電圧として供給される、請求項９に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振出力に従って駆動されるＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）を備える発振回路に関する。
【背景技術】
【０００２】
発振回路には、負荷の有無や負荷電流にかかわらず、一定の発振周波数ｆの発振波形を出力することが求められる。このため、発振回路には、負荷のドライブ能力を確保し、負荷の影響を軽減する出力段回路が必要となる。
【０００３】
図１は、従来の発振回路５０の出力段回路の一例を示した図である。従来の出力段回路は、発振出力生成回路８０の発振出力がトランジスタＭＨ，ＭＬに入力されるＣＭＯＳインバータを備えている。このＣＭＯＳインバータの出力波形が、出力端子６３を介して、発振回路５０の一定の発振周波数ｆの発振波形として、負荷６０に出力される。また、負荷６０に流れる電流は、定電圧源７１から供給される。
【０００４】
なお、発振回路の先行技術文献として、例えば特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１１３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、発振回路に外付けされる負荷のインピーダンスが変わっても、そのインピーダンスに適したドライブ能力に変更できない。そのため、例えば、発振回路に外付けされる負荷に複数のバリエーションがある場合、発振回路側でそのバリエーション違いに対応することが難しい。
【０００７】
そこで、本発明は、負荷のドライブ能力を変更できる、発振回路の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係る発振回路は、
定電圧生成回路と、
発振出力を生成する発振出力生成回路と、
前記定電圧生成回路によって生成された定電圧が電源電圧として供給される複数のＭＯＳＦＥＴ回路を並列に有し、前記複数のＭＯＳＦＥＴ回路のそれぞれの出力点が互いに接続された出力回路と、
前記複数のＭＯＳＦＥＴ回路の中から選択入力に応じて選択されたＭＯＳＦＥＴ回路を前記発振出力に従って駆動する駆動回路とを備え、
前記選択入力に応じて選択されていないＭＯＳＦＥＴ回路の出力が、ハイインピーダンスである、ことを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、負荷のドライブ能力を変更できる。
【図面の簡単な説明】
【００１０】
【図１】従来の発振回路５０の出力段回路の一例を示した図である。
【図２】本発明の第１の実施例である発振回路１００のブロック図である。
【図３】本発明の第２の実施例である発振回路２００のブロック図である。
【図４】ＶＣＸＯ３０の第１の構成例を詳細に示した図である。
【図５】ＶＣＸＯ３０の第２の構成例を詳細に示した図である。
【図６】ＶＣＸＯ３０の第３の構成例を詳細に示した図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図２は、本発明の第１の実施例である発振回路１００のブロック図である。発振回路１００は、定電圧生成回路７０と、発振出力生成回路８０と、出力回路９０と、駆動回路９１とを備えるものである。
【００１２】
定電圧生成回路７０は、定電圧Ｖｒｅｆ’を生成するものであればよい。図２には、定電圧生成回路７０として、定電圧源７１と、デプレッション型ＮチャネルＭＯＳＦＥＴであるトランジスタＭｄとを備えるものが例示されている。この場合、定電圧源７１は、電源電圧入力端子６１から入力される直流の電源電圧Ｖｄｄから一定の基準電圧Ｖｒｅｆを生成する回路である。定電圧源７１として、抵抗分圧回路などが挙げられるが、基準電圧Ｖｒｅｆの安定化の点で、レギュレータが好適である。また、トランジスタＭｄのドレインには電源電圧Ｖｄｄが供給され、ゲートには基準電圧Ｖｒｅｆが供給される。トランジスタＭｄにデプレッション型ＮチャネルＭＯＳＦＥＴを用いることで、トランジスタＭｄのソース側に、基準電圧Ｖｒｅｆとほぼ等しい定電圧Ｖｒｅｆ’を生成できる。また、負荷６０に供給する電流の変動によって、基準電圧Ｖｒｅｆが変動することを抑制できる。
【００１３】
発振出力生成回路８０は、一定周波数の発振出力Ｖｏｓｃを生成するものであればよい。発振出力生成回路８０の具体例として、周波数選択素子を使用するクリスタルオシレータ（ＸＯ）が挙げられる。クリスタルオシレータの周波数選択素子の具体例として、水晶振動子が挙げられる。また、その他の周波数選択素子の具体例として、セラミック振動子などの機械的共振器、誘電体共振器、ＬＣ同調回路などが挙げられる。
【００１４】
出力回路９０は、定電圧生成回路７０によって生成された定電圧Ｖｒｅｆ’が電源電圧として供給される複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３を並列に有し、複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３のそれぞれの出力点Ｐ１，Ｐ２，Ｐ３が互いに接続されている。図２には、ハイサイドのＮチャネルＭＯＳＦＥＴであるトランジスタＭ１とローサイドのＮチャネルＭＯＳＦＥＴであるトランジスタＭ２とが直列に接続された構成を有するＭＯＳＦＥＴ回路Ｄ１が例示されている。ＭＯＳＦＥＴ回路Ｄ１の出力点Ｐ１が、トランジスタＭ１とトランジスタＭ２との間の接続点に相当する。ＭＯＳＦＥＴ回路Ｄ２，Ｄ３についても、図２に示されるように、ＭＯＳＦＥＴ回路Ｄ１と同じ構成を有している。
【００１５】
図２は、ＭＯＳＦＥＴ回路の小型化等を図るため、ハイサイドとローサイドのトランジスタが共にＮチャネルの場合を示している。しかしながら、ＮチャネルとＮチャネルの組み合わせに限らず、ＰチャネルとＮチャネルの組み合わせでもよいし、ＰチャネルとＰチャネルの組み合わせでもよい。
【００１６】
駆動回路９１は、複数のＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３の中から選択入力に応じて選択された少なくとも一つ以上のＭＯＳＦＥＴ回路に構成されるＭＯＳＦＥＴを、発振出力生成回路８０によって生成された一定周波数の発振出力Ｖｏｓｃに従ってゲート駆動する。また、駆動回路９１は、その選択入力に応じて選択されていないＭＯＳＦＥＴ回路の出力がハイインピーダンスになるように、その選択されていないＭＯＳＦＥＴ回路を駆動する。
【００１７】
これにより、出力点Ｐ１，Ｐ２，Ｐ３に共通接続される出力端子６３から、発振出力Ｖｏｓｃの周波数に応じた一定周波数の出力波形が、発振回路１００の発振波形として、負荷６０に出力される。負荷６０として、例えば、位相同期回路（ＰＬＬ回路）の位相比較器などが挙げられる。
【００１８】
したがって、このような構成を備える発振回路１００によれば、負荷６０を駆動する並列配置されたＭＯＳＦＥＴ回路の数を選択入力に応じて増減できることにより、発振回路１００の出力端子６３における出力インピーダンスを変更できるため、負荷６０のドライブ能力を変更できる。
【００１９】
例えば、負荷６０のインピーダンスが小さくなるほど、電流を流す能力が高くなるように、負荷６０を並列駆動するＭＯＳＦＥＴ回路の数を多くする。これにより、負荷６０の容量が大きくなっても、負荷６０のドライブ駆動が不足することを防ぐことができる。駆動回路９１に供給される選択入力は、負荷６０のインピーダンスに応じて変化させるとよい。負荷６０のインピーダンスが小さくなるほど、負荷６０を駆動するＭＯＳＦＥＴ回路の数を増やす選択入力が、他の回路から供給される。
【００２０】
また、出力端子６３に外部接続される負荷６０に複数のバリエーションがあっても、発振回路１００を設計変更することなく、各負荷のインピーダンスに適合したドライブ能力に変更できる。
【００２１】
次に、図２に示した本発明の第１の実施例よりも具体的な実施例として、第２の実施例について説明する。図３は、本発明の第２の実施例である温度補償型水晶発振器（ＴＣＸＯ）２００のブロック図である。ＴＣＸＯ２００は、集積回路（ＩＣ）で構成されている。ＴＣＸＯ２００は、温度補償回路２０と、ＡＴカットの水晶振動子３５を共振器として用いる電圧制御水晶発振器（ＶＣＸＯ）３０と、メモリ４０とを備える発振回路である。ＶＣＸＯ３０は、出力段回路３６を有している（詳細は後述）。
【００２２】
温度補償回路２０は、ＶＣＸＯ３０の制御電圧Ｖｃを出力する関数発生回路である。温度補償回路２０は、温度検出回路２により検出された周囲温度Ｔに基づいて生成した制御電圧Ｖｃを可変容量素子３１，３２に印加することによって、水晶振動子３５の発振周波数が周囲温度Ｔの変化により変動することを補償している。
【００２３】
温度補償回路２０によって生成される制御電圧Ｖｃは、例えば、３次成分発生回路６、１次成分発生回路５、０次成分発生回路４のそれぞれで作成された電圧を加算器１２が加算することにより得られ、下記の式（１）の３次関数
Ｖｃ＝α（Ｔ−Ｔ０）３＋β（Ｔ−Ｔ０）＋γ      ・・・（１）
によって近似される。αは３次項の係数、βは１次項の係数、γは０次項の係数、Ｔ０は３次曲線の変曲点の温度である。
【００２４】
ＶＣＸＯ３０は、水晶振動子３５が入出力部間に並列接続されたＣＭＯＳインバータ３３と、ＣＭＯＳインバータ３３の入力部とグランドとの間に接続された可変容量素子３１と、ＣＭＯＳインバータ３３の出力部とグランドとの間に接続された可変容量素子３２と、ＣＭＯＳインバータ３３の入出力部間に並列接続された抵抗３４とを備える。可変容量素子３１，３２の具体例として、可変容量ダイオード（バリキャップ）が挙げられる。ＶＣＸＯ３０は、可変容量素子３１，３２のそれぞれの両端に印加される制御電圧Ｖｃに応じて、一定の発振周波数ｆの発振波形を端子ＯＳＣＯＵＴから出力する。
【００２５】
メモリ４０は、温度補償回路２０が上記の式（１）内のα，β，γ及びＴ０を算出するために必要なデータを記憶する装置である。メモリ４０内のデータは、ＣＬＫ端子とＤＡＴＡ端子を介して、ＴＣＸＯ２００の外部から書き換え可能である。メモリ４０には、製品出荷前の個々の製品毎に調整されたデータが記憶される。
【００２６】
なお、水晶振動子３５は、図３の場合、端子ＸＴ１，ＸＴ２を介してＴＣＸＯ２００に外付けされている。また、図３に示した概略構成は、一実施例を示したものである。
【００２７】
図４はＶＣＸＯ３０の第１の構成例を詳細に示した図である。ＶＣＸＯ３０は、発振出力生成回路８０と、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３を備える出力回路と、スイッチ回路Ａ１〜Ａ６及びＣＭＯＳインバータＤ０を備える駆動回路とを有している。この出力回路及び駆動回路は、図３の出力段回路３６に相当する。上述と同様の構成については、その説明を省略する。
【００２８】
発振出力生成回路８０は、定電圧生成回路の定電圧源７１によって生成された基準電圧Ｖｒｅｆを電源電圧として動作し、一定周波数の発振出力Ｖｏｓｃ（具体的には、発振出力電圧Ｖｏｓｃ１）を生成する。バッファとしてトランジスタＭｄを用いることで、負荷６０に供給する電流の変動によって基準電圧Ｖｒｅｆが変動することを抑制できる。そのため、基準電圧Ｖｒｅｆ（すなわち、発振出力生成回路８０の電源電圧）の変動による発振出力電圧Ｖｏｓｃ１の周波数変動も抑制でき、ＯＳＣＯＵＴ端子から負荷６０に出力される発振波形の周波数変動も抑制できる。
【００２９】
なお、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３及びＣＭＯＳインバータＤ０を構成するＭＯＳＦＥＴは、エンハンスメント型である。
【００３０】
ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３は、それぞれ、出力点Ｐ１，Ｐ２，Ｐ３に対して、ハイサイドに抵抗Ｒ１，Ｒ３，Ｒ５を備え、またハイサイドとローサイドのインピーダンスを揃えるため、出力点Ｐ１，Ｐ２，Ｐ３に対してローサイドに抵抗Ｒ２，Ｒ４，Ｒ６も備えている。図４の場合、抵抗Ｒ１，Ｒ３，Ｒ５は、ハイサイドのＮチャネルのトランジスタＭ１，Ｍ３，Ｍ５のソースと出力点Ｐ１，Ｐ２，Ｐ３との間に挿入され、抵抗Ｒ２，Ｒ４，Ｒ６は、ローサイドのＮチャネルのトランジスタＭ２，Ｍ４，Ｍ６のドレインと出力点Ｐ１，Ｐ２，Ｐ３との間に挿入されている。
【００３１】
これらの抵抗は、負荷６０の容量と合わせることで、ローパスフィルタを構成する。これにより、出力波形に含まれる高調波成分を除去し、クリップドサイン波に出力波形の形状を近づけることができる。また、これらの抵抗は、ＭＯＳＦＥＴのオン抵抗でも代用可能であるが、抵抗を挿入することによって、抵抗値を容易に合わせこみできる。
【００３２】
スイッチ回路Ａ１，Ａ３，Ａ５は、選択入力電圧に応じてハイサイドのトランジスタの駆動可否を決定する第１群の論理積回路（ＡＮＤ回路）である。スイッチ回路Ａ１は、ハイサイドのトランジスタＭ１のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ１を駆動するための２値信号を出力する。ＡＮＤ回路Ａ３，Ａ５についても同様である。また、スイッチ回路Ａ２，Ａ４，Ａ６は、選択入力電圧に応じてローサイドのトランジスタの駆動可否を決定する第２群のＡＮＤ回路である。スイッチ回路Ａ２は、ローサイドのトランジスタＭ２のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ２を駆動するための２値信号を出力する。スイッチ回路Ａ４，Ａ６についても同様である。また、ＣＭＯＳインバータＤ０は、発振出力生成回路８０から出力された発振出力電圧Ｖｏｓｃ１に応じて駆動される。
【００３３】
発振出力電圧Ｖｏｓｃ１が入力されるＣＭＯＳインバータＤ０の発振出力電圧Ｖｏｓｃ２（すなわち、Ｖｏｓｃ１の反転信号）は、ハイサイドのスイッチ回路Ａ１，Ａ３，Ａ５の信号入力として供給される。一方、発振出力電圧Ｖｏｓｃ１は、ローサイドのスイッチ回路Ａ２，Ａ４，Ａ６の信号入力として供給される。基準電圧Ｖｒｅｆは、ＣＭＯＳインバータＤ０の電源電圧として供給される。定電圧Ｖｒｅｆ’は、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３の電源電圧として供給される。
【００３４】
このように構成することで、ハイレベルの選択入力電圧が入力されたスイッチ回路を介して、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２に応じて変化するハイレベル又はローレベルの信号が、ＭＯＳＦＥＴ回路を構成するトランジスタのゲートに、印加される。一方、ローレベルの選択入力電圧が入力されたスイッチ回路は、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２の入力にかかわらず、ローレベルの信号を出力する。ローレベルの信号がゲートに入力されたトランジスタの出力は、ハイインピーダンスとなる。
【００３５】
例えば、選択入力電圧Ｖ１がハイレベルのとき、スイッチ回路Ａ１によってトランジスタＭ１のゲートが発振出力電圧Ｖｏｓｃ２によって駆動されるとともに、スイッチ回路Ａ２によってトランジスタＭ２のゲートが発振出力電圧Ｖｏｓｃ１によって駆動される。一方、選択入力電圧Ｖ１がローレベルのとき、スイッチ回路Ａ１によってトランジスタＭ１はオフするとともに、スイッチ回路Ａ２によってトランジスタＭ２はオフする。選択入力電圧Ｖ２，Ｖ３についても同様である。したがって、選択入力電圧Ｖ１，Ｖ２，Ｖ３のそれぞれをローレベルかハイレベルかに切り替えることによって、負荷６０の出力ドライブ能力を変更できる。
【００３６】
また、選択入力電圧Ｖ１，Ｖ２，Ｖ３の全てをローレベルにすると、スイッチ回路Ａ１〜Ａ６の全ての出力がローレベルになることにより、ＭＯＳＦＥＴ回路を構成する全てのトランジスタＭ１〜Ｍ６のゲートがローレベルになる。これにより、トランジスタＭ１〜Ｍ６は全てオフするため、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３から構成される出力回路の出力点Ｐ１，Ｐ２，Ｐ３をハイインピーダンスにできる。したがって、例えば、製品の検査等において発振波形の出力が不要な場合、ＴＣＸＯ２００のＯＳＣＯＵＴ端子を、発振回路の他の機能のための入力端子又は出力端子として利用できるようになる。
【００３７】
選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベル（ハイレベル／ローレベル）を決定するためのデータは、例えば図３に示したメモリ４０に、負荷６０の所望のドライブ能力に応じて記憶されている。そのデータをメモリ４０から読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、負荷６０のドライブ能力を変更できる。また、そのデータをメモリ４０内のＲＯＭから発振回路の起動時に読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、発振回路に外付けされる負荷６０のバリエーション間で、各負荷のインピーダンスが異なっていても、発振回路の出力回路を共通化できる。
【００３８】
図５は、ＶＣＸＯ３０の第２の構成例を詳細に示した図である。ＶＣＸＯ３０は、発振出力生成回路８０と、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３を備える出力回路と、スイッチ回路Ｓ１〜Ｓ６及びＣＭＯＳインバータＤ０を備える駆動回路とを有している。上述と同様の構成については、その説明を省略する。
【００３９】
なお、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３、並びにスイッチ回路Ｓ１〜Ｓ６及びＣＭＯＳインバータＤ０を構成するＭＯＳＦＥＴは、エンハンスメント型である。
【００４０】
スイッチ回路Ｓ１，Ｓ３，Ｓ５は、選択入力電圧に応じてハイサイドのトランジスタの駆動可否を決定する第１群のトランジスタ直列回路である。スイッチ回路Ｓ１は、ハイサイドのトランジスタＭ１のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ１を駆動するための信号を出力する。スイッチ回路Ｓ１は、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとが直列に接続された構成を有し、それらの両ＦＥＴ間の接続点がトランジスタＭ１のゲートに接続される。スイッチ回路Ｓ３，Ｓ５についても同様である。また、スイッチ回路Ｓ２，Ｓ４，Ｓ６は、選択入力電圧に応じてローサイドのトランジスタの駆動可否を決定する第２群のトランジスタ直列回路である。スイッチ回路Ｓ２は、ローサイドのトランジスタＭ２のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ２を駆動するための信号を出力する。スイッチ回路Ｓ２は、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとが直列に接続された構成を有し、それらの両ＦＥＴ間の接続点がトランジスタＭ２のゲートに接続される。スイッチ回路Ｓ４，Ｓ６についても同様である。図５の場合、スイッチ回路Ｓ１〜Ｓ６を構成するトランジスタとして、ハイサイドにＰチャネル型ＭＯＳＦＥＴが使用され、ローサイドにＮチャネル型ＭＯＳＦＥＴが使用される。また、ＣＭＯＳインバータＤ０は、発振出力生成回路８０から出力された発振出力電圧Ｖｏｓｃ１に応じて駆動される。
【００４１】
発振出力電圧Ｖｏｓｃ１が入力されるＣＭＯＳインバータＤ０の発振出力電圧Ｖｏｓｃ２（すなわち、Ｖｏｓｃ１の反転信号）は、ハイサイドのスイッチ回路Ｓ１，Ｓ３，Ｓ５の信号入力として供給される。図５の場合、スイッチ回路Ｓ１，Ｓ３，Ｓ５を構成するハイサイドのＰチャネルＭＯＦＦＥＴのソースに、発振出力電圧Ｖｏｓｃ２が供給される。一方、発振出力電圧Ｖｏｓｃ１は、ローサイドのスイッチ回路Ｓ２，Ｓ４，Ｓ６の信号入力として供給される。図５の場合、スイッチ回路Ｓ２，Ｓ４，Ｓ６を構成するハイサイドのＰチャネルＭＯＦＦＥＴのソースに、発振出力電圧Ｖｏｓｃ１が供給される。基準電圧Ｖｒｅｆは、ＣＭＯＳインバータＤ０の電源電圧として供給される。定電圧Ｖｒｅｆ’は、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３の電源電圧として供給される。
【００４２】
また、スイッチ回路Ｓ１〜Ｓ６を構成するハイサイドのＭＯＳＦＥＴ及びローサイドのＭＯＳＦＥＴは、選択入力に応じてゲート駆動されるものであり、その選択入力に応じた信号が各ゲートに入力される。
【００４３】
このように構成することで、ローレベルの選択入力電圧が入力されたスイッチ回路を介して、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２が、ＭＯＳＦＥＴ回路を構成するトランジスタのゲートに、印加される。一方、ハイレベルの選択入力電圧が入力されたスイッチ回路は、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２の入力にかかわらず、ローレベルの信号を出力する。ローレベルの信号がゲートに入力されたトランジスタの出力は、ハイインピーダンスとなる。
【００４４】
例えば、選択入力電圧Ｖ１がローレベルのとき、スイッチ回路Ｓ１のハイサイドＰチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ１のゲートが発振出力電圧Ｖｏｓｃ２によって駆動されるとともに、スイッチ回路Ｓ２のハイサイドＰチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ２のゲートが発振出力電圧Ｖｏｓｃ１によって駆動される。一方、選択入力電圧Ｖ１がハイレベルのとき、スイッチ回路Ｓ１のローサイドＮチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ１はオフするとともに、スイッチ回路Ｓ２のローサイドＮチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ２はオフする。選択入力電圧Ｖ２，Ｖ３についても同様である。したがって、選択入力電圧Ｖ１，Ｖ２，Ｖ３のそれぞれをローレベルかハイレベルかに切り替えることによって、負荷６０の出力ドライブ能力を変更できる。
【００４５】
また、選択入力電圧Ｖ１，Ｖ２，Ｖ３の全てをハイレベルにすると、スイッチ回路Ｓ１〜Ｓ６の全てのＮチャネルのトランジスタがオンすることにより、ＭＯＳＦＥＴ回路を構成する全てのトランジスタＭ１〜Ｍ６のゲートがグランドにショートする。これにより、トランジスタＭ１〜Ｍ６は全てオフするため、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３から構成される出力回路の出力点Ｐ１，Ｐ２，Ｐ３をハイインピーダンスにできる。したがって、例えば、製品の検査等において発振波形の出力が不要な場合、ＴＣＸＯ２００のＯＳＣＯＵＴ端子を、発振回路の他の機能のための入力端子又は出力端子として利用できるようになる。
【００４６】
選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベル（ハイレベル／ローレベル）を決定するためのデータは、例えば図３に示したメモリ４０に、負荷６０の所望のドライブ能力に応じて記憶されている。そのデータをメモリ４０から読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、負荷６０のドライブ能力を変更できる。また、そのデータをメモリ４０内のＲＯＭから発振回路の起動時に読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、発振回路に外付けされる負荷６０のバリエーション間で、各負荷のインピーダンスが異なっていても、発振回路の出力回路を共通化できる。
【００４７】
また、ハイサイドのトランジスタＭ１，Ｍ３，Ｍ５にＮチャネル型を用いることで、ＯＳＣＯＵＴ端子における発振波形のハイレベルは、トランジスタＭ１，Ｍ３，Ｍ５のゲート電圧からトランジスタＭ１，Ｍ３，Ｍ５のゲート閾値電圧Ｖｔｈ分下がった電圧となる。つまり、ＯＳＣＯＵＴ端子における発振波形の出力振幅は（Ｖｒｅｆ−Ｖｔｈ）になるため、ゲート閾値電圧Ｖｔｈの調整によって、任意の出力振幅に調整できる。
【００４８】
また、図５のスイッチ回路Ｓ１〜Ｓ６は、複数のＭＯＳＦＥＴから構成される図４のスイッチ回路Ａ１〜Ａ６に比べて、ゲートドライブ段が少ないため、ＭＯＳＦＥＴのフリッカノイズやスレッショルドレベルのばらつきを受けにくく、位相ノイズ特性が高い。
【００４９】
また、スイッチ回路Ｓ１〜Ｓ６を構成するハイサイドとローサイドのトランジスタは、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２をトランジスタＭ１〜Ｍ６のゲートに供給するか否かを切り替える単なるスイッチとして構成可能なため、スイッチ回路Ｓ１〜Ｓ６は、トランジスタＭ１〜Ｍ６を駆動可能なサイズのトランジスタを必要とするスイッチ回路Ａ１〜Ａ６に比べて、その構成を小さくできる。
【００５０】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。
【００５１】
例えば、上述の実施例では、ＭＯＳＦＥＴ回路の数が３個であるが、２個でもよいし、４個以上でもよい。並列接続のＭＯＳＦＥＴ回路の数を多くすることによって、負荷をドライブする能力の分解能を向上できる。また、ＭＯＳＦＥＴ回路の数が１個の場合であっても、その１個のＭＯＳＦＥＴ回路の出力点をハイインピーダンスにするか否かを切り替えることができる。すなわち、負荷のドライブ能力を変更できる。
【００５２】
また、上述の実施例では、ＭＯＳＦＥＴ回路が、ハイサイドトランジスタとローサイドトランジスタとの直列回路で構成されたものであるが、負荷６０がグランドへの電流吸い込み構成であれば、ハイサイドトランジスタを備えるハイサイド回路のみで構成されたものでもよい。逆に、負荷６０が電源からの電流流し出し構成であれば、ローサイドトランジスタを備えるローサイド回路のみで構成されたものでもよい。
【００５３】
また、上述の実施例では、ハイサイドのトランジスタとしてＮチャネル型を用いているが、回路構成を一部変更することで、Ｐチャネル型を用いてもよい。
【００５４】
また、上述の実施例では、ＣＭＯＳインバータＤ０の発振出力電圧Ｖｏｓｃ２が、スイッチ回路Ａ１，Ａ３，Ａ５，Ｓ１，Ｓ３，Ｓ５の信号入力として供給され、発振出力電圧Ｖｏｓｃ１が、スイッチ回路Ａ２，Ａ４，Ａ６，Ｓ２，Ｓ４，Ｓ６の信号入力として供給されている。しかしながら、逆に、ＣＭＯＳインバータＤ０の発振出力電圧Ｖｏｓｃ２が、スイッチ回路Ａ２，Ａ４，Ａ６，Ｓ２，Ｓ４，Ｓ６の信号入力として供給され、発振出力電圧Ｖｏｓｃ１が、スイッチ回路Ａ１，Ａ３，Ａ５，Ｓ１，Ｓ３，Ｓ５の信号入力として供給される構成でもよい。
【００５５】
また、図５には、スイッチ回路Ｓ１〜Ｓ６の構成が、ＰチャネルとＮチャネルの組み合わせの場合を示している。しかしながら、この構成に限らず、ＰチャネルとＰチャネルの組み合わせでもよいし、例えば図６に示されるように、ＮチャネルとＮチャネルの組み合わせでもよい。図６の場合、選択入力電圧Ｖ１が、反転回路Ｗ１を介して、スイッチ回路Ｓ１，Ｓ２のそれぞれのローサイドのＮチャネル型ＭＯＳＦＥＴのゲートに入力される。選択入力電圧Ｖ２が入力されるスイッチ回路Ｓ３，Ｓ４、選択入力電圧Ｖ３が入力されるスイッチ回路Ｓ５，Ｓ６についても同様である。
【符号の説明】
【００５６】
２０  温度補償回路
３０  電圧制御水晶発振器（ＶＣＸＯ）
３５  水晶振動子
３６  出力段回路
４０  メモリ
５０  発振回路
６０  負荷
６１  電源電圧入力端子
６３  発振周波数出力端子
７０  定電圧生成回路
７１  定電圧源
８０  発振出力生成回路
９０  出力回路
９１  駆動回路
１００  発振回路
２００  温度補償型水晶発振器（ＴＣＸＯ）
Ａ１〜Ａ６，Ｓ１〜Ｓ６  スイッチ回路
Ｄ０  ＣＭＯＳインバータ
Ｄ１，Ｄ２，Ｄ３  ＭＯＳＦＥＴ回路
Ｗ１，Ｗ２，Ｗ３  反転回路
【図１】
2012257183.tif 000003
【図２】
2012257183.tif 000004
【図３】
2012257183.tif 000005
【図４】
2012257183.tif 000006
【図５】
2012257183.tif 000007
【図６】
2012257183.tif 000008