(57)【要約】【課題】フォトカプラの寿命を、単一の発光素子の寿命、或いは、単一の発光素子が偶発故障するまでの期間よりも、長くする。【解決手段】フォトカプラは、第１発光素子（第１ＬＥＤ１）と、第１発光素子へ電源供給する第１電源端子２１と、第２発光素子（第２ＬＥＤ２）と、第２発光素子へ電源供給する第２電源端子２２と、第１及び第２発光素子と対向して配置された受光素子６を有する。フォトカプラは、更に、第２電源端子２２と第２発光素子との間に挿入され、第１発光素子の発光強度が所定値以下となった場合に、第２電源端子２２から第２発光素子へ電源供給するスイッチ３０を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１発光素子と、
前記第１発光素子へ電源供給する第１電源端子と、
第２発光素子と、
前記第２発光素子へ電源供給する第２電源端子と、
前記第１及び第２発光素子と対向して配置された受光素子と、
前記第２電源端子と前記第２発光素子との間に挿入され、前記第１発光素子の発光強度が所定値以下となった場合に、前記第２電源端子から前記第２発光素子へ電源供給するスイッチと、
を有することを特徴とするフォトカプラ。
【請求項２】
前記スイッチは、
前記第１発光素子の発光強度に応じた電圧を生成するＰＶＤ（Ｐｈｏｔｏ  Ｖｏｌｔａｌｉｃ  Ｄｉｏｄｅ）と、
前記ＰＶＤにより生成された電圧がゲートに入力され、ソース／ドレインのうち一方が前記第２電源端子に接続され、他方が前記第２発光素子に接続されたＦＥＴと、
を有し、
前記ＰＶＤにより生成される電圧が所定値以下となった場合に、前記ＦＥＴがオフからオンへ切り替わり、前記第２電源端子から前記ＦＥＴを介して前記第２発光素子へ電源供給されることによって、前記第２発光素子が発光開始することを特徴とする請求項１に記載のフォトカプラ。
【請求項３】
前記第１及び第２電源端子は共通の電源に接続され、
当該フォトカプラは、更に、前記第１発光素子と前記電源との間に挿入されたバラスト抵抗を有し、前記バラスト抵抗の抵抗値は、前記ＦＥＴのオン抵抗と同じ抵抗値に設定されていることを特徴とする請求項２に記載のフォトカプラ。
【請求項４】
前記ＦＥＴは、デプレッション型ＭＯＳＦＥＴであることを特徴とする請求項２又は３に記載のフォトカプラ。
【請求項５】
前記ＦＥＴは、ノーマリークローズ型のＦＥＴであることを特徴とする請求項２又は３に記載のフォトカプラ。
【請求項６】
前記ＦＥＴは、ＪＦＥＴであることを特徴とする請求項２又は３に記載のフォトカプラ。
【請求項７】
前記スイッチは、前記ＰＶＤと並列に接続された抵抗を更に有することを特徴とする請求項２乃至６の何れか一項に記載のフォトカプラ。
【請求項８】
前記第１及び第２発光素子はＬＥＤであることを特徴とする請求項１乃至７の何れか一項に記載のフォトカプラ。
【請求項９】
前記第１及び第２発光素子は共通のグランド電位へ接続されていることを特徴とする請求項１乃至８の何れか一項に記載のフォトカプラ。
【請求項１０】
第１リードフレーム上に第１発光素子を搭載する工程と、
前記第１発光素子の発光強度が所定値以下となった場合に前記第２発光素子へ電源供給するスイッチを前記第１リードフレーム上に搭載する工程と、
前記第２発光素子を前記第１リードフレーム上に搭載する工程と、
受光素子を前記第１及び第２発光素子と対向するように第２リードフレーム上に搭載する工程と、
を有することを特徴とするフォトカプラの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトカプラ及びフォトカプラの製造方法に関する。
【背景技術】
【０００２】
フォトカプラはその高い電気的絶縁性から、グランド電位が互いに異なる複数の回路の接続に用いられることが多い（例えば、特許文献１参照）。フォトカプラの代表的な使用例としてインバータ回路が挙げられる。この場合のフォトカプラの役割は、マイクロコンピュータとＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）との間を電気的に絶縁し、ＩＰＭが正常動作していることをマイコンに伝達することである。ＩＰＭが正常動作時、フォトカプラの１次側のＬＥＤに電流が流れることにより、フォトカプラからマイクロコンピュータに信号を返すことになる。マイクロコンピュータはフォトカプラを介してシステムに異常があるかどうかを判断する。このような使用例でフォトカプラの寿命を左右する要因として、ＬＥＤの通電寿命と偶発故障が考えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−１６３９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のようなフォトカプラには、フォトカプラの寿命が、単一の発光素子の通電寿命又は偶発故障に依存するという課題がある。
【課題を解決するための手段】
【０００５】
本発明は、第１発光素子と、
前記第１発光素子へ電源供給する第１電源端子と、
第２発光素子と、
前記第２発光素子へ電源供給する第２電源端子と、
前記第１及び第２発光素子と対向して配置された受光素子と、
前記第２電源端子と前記第２発光素子との間に挿入され、前記第１発光素子の発光強度が所定値以下となった場合に、前記第２電源端子から前記第２発光素子へ電源供給するスイッチと、
を有することを特徴とするフォトカプラを提供する。
【０００６】
このフォトカプラによれば、第１発光素子が寿命に達したり或いは偶発故障したりすることによって、第１発光素子の発光強度が所定値以下となった場合に、自動的に第２発光素子への電源供給を開始することができる。よって、フォトカプラの寿命を、単一の発光素子（第１発光素子）の寿命、或いは、単一の発光素子（第１発光素子）が偶発故障するまでの期間よりも、長くすることができる。
【０００７】
また、本発明は、第１リードフレーム上に第１発光素子を搭載する工程と、
前記第１発光素子の発光強度が所定値以下となった場合に前記第２発光素子へ電源供給するスイッチを前記第１リードフレーム上に搭載する工程と、
前記第２発光素子を前記第１リードフレーム上に搭載する工程と、
受光素子を前記第１及び第２発光素子と対向するように第２リードフレーム上に搭載する工程と、
を有することを特徴とするフォトカプラの製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、フォトカプラの寿命を、単一の発光素子の寿命、或いは、単一の発光素子が偶発故障するまでの期間よりも、長くすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るフォトカプラの構成を示す図である。
【図２】第１の実施形態に係るフォトカプラのより具体的な構成の例を示す図である。
【図３】第１の実施形態に係るフォトカプラの製造方法を示す図である。
【図４】第１の実施形態に係るフォトカプラの動作を示す図である。
【図５】第２の実施形態に係るフォトカプラの構成を示す図である。
【図６】第３の実施形態に係るフォトカプラの構成を示す図である。
【図７】第４の実施形態に係るフォトカプラの構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１１】
〔第１の実施形態〕
図１は第１の実施形態に係るフォトカプラの構成を示す図、図２は第１の実施形態に係るフォトカプラのより具体的な構成の例を示す図である。
【００１２】
本実施形態に係るフォトカプラは、第１発光素子（第１ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）１）と、第１発光素子へ電源供給する第１電源端子２１と、第２発光素子（第２ＬＥＤ２）と、第２発光素子へ電源供給する第２電源端子２２と、第１及び第２発光素子と対向して配置された受光素子６と、第２電源端子２２と第２発光素子との間に挿入され、第１発光素子の発光強度が所定値以下となった場合に、第２電源端子２２から第２発光素子へ電源供給するスイッチ３０と、を有する。以下、詳細に説明する。
【００１３】
先ず、図１に示される構成を説明する。
【００１４】
第１ＬＥＤ１は主通電用のＬＥＤであり、第１ＬＥＤ１が劣化も偶発故障もしていない初期状態において発光する。第１ＬＥＤ１のアノードは第１電源端子２１に接続され、第１ＬＥＤ１のカソードは端子２３に接続されている。
【００１５】
第２ＬＥＤ２はバックアップ通電用のＬＥＤであり、第１ＬＥＤ１が通電寿命により劣化したり、或いは偶発故障した場合に、発光する。第２ＬＥＤ２のカソードも端子２３に接続されている。第２ＬＥＤ２のアノードと第２電源端子２２との間には、スイッチ３０が挿入されている。
【００１６】
本実施形態の場合、スイッチ３０は、例えば、ＰＶＤ（Ｐｈｏｔｏ  Ｖｏｌｔａｌｉｃ  Ｄｉｏｄｅ）３と、デプレッション型ＮチャネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）ＦＥＴ（ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））４と、抵抗５と、により構成されている。
【００１７】
ＰＶＤ３は、第１ＬＥＤ１の発光を受けて電圧を生成する。この電圧値は、第１ＬＥＤ１の発光強度に応じて大きくなる。つまり、第１ＬＥＤ１の発光強度が低下するのに伴い、この電圧値も低下する。
ＰＶＤ３は、複数のフォトダイオードを直列に接続することにより構成されている。ＰＶＤ３の一方の端子は、デプレッション型ＮチャネルＭＯＳＦＥＴ４と第２ＬＥＤ２のアノードとの間に接続され、ＰＶＤ３の他方の端子は、デプレッション型ＮチャネルＭＯＳＦＥＴ４のゲートに接続されている。
【００１８】
デプレッション型ＮチャネルＭＯＳＦＥＴ４は、ＰＶＤ３により生成された電圧がゲートに入力されるようになっている。デプレッション型ＮチャネルＭＯＳＦＥＴ４のソース／ドレインのうちの一方は、第２電源端子２２に接続され、他方は第２ＬＥＤ２のアノードに接続されている。
【００１９】
抵抗５は、ＰＶＤ３と並列に接続されている。すなわち、抵抗５の一端は、デプレッション型ＮチャネルＭＯＳＦＥＴ４と第２ＬＥＤ２のアノードとの間に接続され、他端は、デプレッション型ＮチャネルＭＯＳＦＥＴ４のゲートに接続されている。この抵抗５により、ＰＶＤ３により生成されデプレッション型ＮチャネルＭＯＳＦＥＴ４のゲートに入力される電圧が調整される（電圧値のバラツキが抑制される）。
【００２０】
ＰＶＤ３により生成される電圧が所定値以下（デプレッション型ＮチャネルＭＯＳＦＥＴ４のＶＴ電圧以下）となった場合に、デプレッション型ＮチャネルＭＯＳＦＥＴ４がオフからオンへ切り替わり、第２電源端子２２からデプレッション型ＮチャネルＭＯＳＦＥＴ４を介して第２ＬＥＤ２へ電源供給されることによって、第２ＬＥＤ２が発光開始するようになっている。
【００２１】
一方、受光素子６は、例えば、フォトトランジスタにより構成され、その入力端子は第３電源端子２４に接続され、出力端子は端子２５に接続されている。
【００２２】
次に、図２に示される構成を説明する。
【００２３】
本実施形態に係るフォトカプラは、更に、１次側電源７と、２次側電源８と、１次側グランド９と、２次側グランド１０と、プルアップ抵抗１１と、バラスト抵抗１２と、を有している。
【００２４】
１次側電源７は、バラスト抵抗１２を介して第１電源端子２１に接続されているとともに、第２電源端子２２に接続されている。つまり、第１及び第２電源端子２１、２２は共通の電源（１次側電源７）に接続されている。
【００２５】
バラスト抵抗１２は、一端が１次側電源７に接続され、他端が第１電源端子２１に接続されている。つまり、バラスト抵抗１２は、第１ＬＥＤ１と電源（１次側電源７）との間に挿入されている。バラスト抵抗１２の抵抗値は、デプレッション型ＮチャネルＭＯＳＦＥＴ４のオン抵抗と実質的に同じ抵抗値に設定されている。
【００２６】
第１ＬＥＤ１には、１次側電源７から、バラスト抵抗１２を介して電源が供給される。一方、第２ＬＥＤ２には、１次側電源７から、スイッチ３０を介して電源が供給される。
【００２７】
また、第１ＬＥＤ１のカソードと、第２ＬＥＤ２のカソードは、端子２３を介して、共通の１次側グランド９に接続されている。
【００２８】
２次側電源８は、プルアップ抵抗１１を介して第３電源端子２４に接続されている。プルアップ抵抗１１は、一端が２次側電源８に接続され、他端が第３電源端子２４に接続されている。
【００２９】
なお、プルアップ抵抗１１の他端と第３電源端子２４との接続点２６は、マイコン（図示略：マイクロコンピュータ）へ接続されている。そして、受光素子６がオンの状態の時、換言すれば、第１ＬＥＤ１又は第２ＬＥＤ２が発光しているときには、接続点２６からマイコンへローレベルの信号が入力されるようになっている。このローレベル信号を受けて、マイコンは、システムが正常であることを認識する。一方、受光素子６がオフの状態の時、換言すれば、第１ＬＥＤ１と第２ＬＥＤ２のいずれも発光していないときには、接続点２６からマイコンへハイレベルの信号が入力されるため、このハイレベル信号を受けて、マイコンは、システムが異常であることを認識する。
【００３０】
また、受光素子６の出力端子は、端子２５を介して、２次側グランド１０に接続されている。
【００３１】
図３は本実施形態に係るフォトカプラの製造方法を示す一連の工程図である。このうち図３（ａ）〜（ｄ）は模式的な側面図、図３（ｅ）〜（ｈ）は模式的な平面図である。図３（ｅ）は図３（ａ）と対応する工程を、図３（ｆ）は図３（ｂ）と対応する工程を、図３（ｇ）は図３（ｃ）と対応する工程を、図３（ｈ）は図３（ｄ）と対応する工程を、それぞれ示す。
【００３２】
本実施形態に係るフォトカプラの製造方法は、第１リードフレーム（リードフレーム１３）上に第１発光素子（第１ＬＥＤ１）を搭載する工程と、第１発光素子の発光強度が所定値以下となった場合に第２発光素子（第２ＬＥＤ２）へ電源供給するスイッチ３０を第１リードフレーム上に搭載する工程と、第２発光素子を第１リードフレーム上に搭載する工程と、受光素子６を第１及び第２発光素子と対向するように第２リードフレーム（リードフレーム１４）上に搭載する工程と、を有する。以下、詳細に説明する。
【００３３】
先ず、図３（ａ）及び（ｅ）に示すように、発光素子側のリードフレーム１３にＰＶＤ３と第２ＬＥＤ２をダイボンディングし、受光素子側のリードフレーム１４に受光素子６をダイボンディングする。ここで、ＰＶＤ３はデプレッション型ＮチャネルＭＯＳＦＥＴ４と抵抗５とを内蔵しているとともに、外部接続端子としてドレイン、ソース及びＧＮＤ（グランド）を備えるものとする。また、第２ＬＥＤ２の裏面はＮ電極、表面はＰ電極とする。
【００３４】
次に、図３（ｂ）及び（ｆ）に示すように、ＰＶＤ３上に透光性の絶縁フィルム１５を設け、更にこの絶縁フィルム１５の上に第１ＬＥＤ１を配置する。ここで、第１ＬＥＤ１は表面からＰ電極及びＮ電極を引き出したプレーナ形の構造とする。
【００３５】
次に、図３（ｃ）及び（ｇ）に示すように、ボンディングワイヤ１６によりダイボンディングを行う。このダイボンディングにより、第１ＬＥＤ１のＰ電極と発光素子側のリードフレーム１３とを接続し、第１ＬＥＤ１のＮ電極とＰＶＤ３のＧＮＤ端子とを接続し、ＰＶＤ３のドレイン端子とリードフレーム１３とを接続し、ＰＶＤ３のソース端子と第２ＬＥＤ２のＰ電極とを接続し、ＰＶＤ３のＧＮＤ端子とリードフレーム１３とを接続し、受光素子６のエミッタ端子と受光素子側のリードフレーム１４とを接続する。
【００３６】
次に、図３（ｄ）及び（ｈ）に示すように、透明シリコン樹脂１７により、第１ＬＥＤ１と受光素子６間、並びに、第２ＬＥＤ２と受光素子６間を、それぞれコートする。このとき、第１ＬＥＤ１側の透明シリコン樹脂１７と第２ＬＥＤ２側の透明シリコン樹脂１７とが受光素子６上で相互に繋がらないようにする。
【００３７】
こうして、本実施形態に係るフォトカプラ（図１の構造）が得られる。
【００３８】
次に、動作を説明する。
【００３９】
先ず、第１ＬＥＤ１が劣化も故障もしていない初期状態では、第１ＬＥＤ１は、１次側電源７から供給される電源によって発光し、この発光を受ける受光素子６はオン状態（受光素子６の入力端子から出力端子へ電流が流れる状態）となる。
また、第１ＬＥＤ１の発光を受けてＰＶＤ３に起電圧が生じると、デプレッション型ＮチャネルＭＯＳＦＥＴ４のゲート電位がデプレッション型ＮチャネルＭＯＳＦＥＴ４のソース電位に対して相対的に低下し、このゲートとソース間の電圧（｜ＶＧＳ｜）がデプレッション型ＮチャネルＭＯＳＦＥＴ４のＶＴ電圧を超えるとデプレッション型ＮチャネルＭＯＳＦＥＴ４はハイインピーダンス状態になる。デプレッション型ＮチャネルＭＯＳＦＥＴ４がハイインピーダンス状態のときには、デプレッション型ＮチャネルＭＯＳＦＥＴ４がオフとなり、デプレッション型ＮチャネルＭＯＳＦＥＴ４のソースからドレインへ電流が流れないため、バックアップ用の第２ＬＥＤ２はオフ状態となる。
【００４０】
図４は第１の実施形態に係るフォトカプラの寿命を示す図である。図４の曲線Ｌ１は第１ＬＥＤ１の発光強度の推移を示し、曲線Ｌ２は第２ＬＥＤ２の発光強度の推移を示す。また、曲線Ｌ３はデプレッション型ＮチャネルＭＯＳＦＥＴ４のゲート電圧の推移を示し、折れ線Ｌ４はデプレッション型ＮチャネルＭＯＳＦＥＴ４のインピーダンスの変化を示す。
【００４１】
その後、第１ＬＥＤ１が劣化或いは偶発故障することなどによりその発光強度が低下してくると、図４の曲線Ｌ３に示されるようにデプレッション型ＮチャネルＭＯＳＦＥＴ４のゲート電圧（｜ＶＧＳ｜）が低下してくる。そして、デプレッション型ＮチャネルＭＯＳＦＥＴ４のゲート電圧（｜ＶＧＳ｜）がデプレッション型ＮチャネルＭＯＳＦＥＴ４のＶＴ電圧以下になると、デプレッション型ＮチャネルＭＯＳＦＥＴ４はハイインピーダンス状態からローインピーダンス状態へ切り替わり（折れ線Ｌ４参照）、デプレッション型ＮチャネルＭＯＳＦＥＴ４のドレインからソースへ電流が流れるようになる。つまり、デプレッション型ＮチャネルＭＯＳＦＥＴ４がオフからオンへ切り替わる。よって、１次側電源７から、スイッチ３０を介して第２ＬＥＤ２へ電源が供給される状態となるので、第２ＬＥＤ２が発光開始する。
【００４２】
ここで、第１ＬＥＤ１と１次側電源７との間にデプレッション型ＮチャネルＭＯＳＦＥＴ４のオン抵抗と同程度の抵抗値のバラスト抵抗１２が直列に挿入されているので、第１ＬＥＤ１と第２ＬＥＤ２とのバランスが取れる。よって、第２ＬＥＤ２に流れる電流は初期状態において第１ＬＥＤ１に流れる電流と同程度になる。従って、この実施形態では、フォトカプラの寿命は、第１ＬＥＤ１の寿命をτ１、第２ＬＥＤ２の寿命をτ２とするなら、τ１+τ２になる。
【００４３】
以上のような第１の実施形態によれば、通常使用する第１ＬＥＤ１が寿命に達したり或いは偶発故障したりすることによって、第１ＬＥＤ１の発光強度が所定値以下となった場合に、自動的にバックアップ用の第２ＬＥＤ２への電源供給を開始することができる。よって、フォトカプラの寿命を、単一のＬＥＤ（第１ＬＥＤ１）の寿命、或いは、単一のＬＥＤ（第１ＬＥＤ１）が偶発故障するまでの期間よりも、長くすることができる。
【００４４】
また、第２ＬＥＤ２への電源供給を開始するためのスイッチ３０は、第１ＬＥＤ１の発光強度に応じた電圧を生成するＰＶＤ３と、このＰＶＤ３により生成される電圧値が所定値以下に低下した場合にオンするＦＥＴ（例えば、デプレッション型ＮチャネルＭＯＳＦＥＴ４）と、を有する。換言すれば、スイッチ３０のオン／オフ制御を第１ＬＥＤ１により行う。よって、第１ＬＥＤ１の発光強度が低下した場合に、即座に、第２ＬＥＤ２の発光を開始させることができる。
【００４５】
また、スイッチ３０は、ＰＶＤ３と並列に接続された抵抗５を更に有するので、ＰＶＤ３により生成されデプレッション型ＮチャネルＭＯＳＦＥＴ４のゲートに入力される電圧が調整される（電圧値のバラツキが抑制される）。
【００４６】
また、第１及び第２電源端子２１、２２は共通の電源（１次側電源７）に接続され、フォトカプラは、更に、ＦＥＴのオン抵抗と実質的に同じ抵抗値に設定され、第１ＬＥＤ１と電源との間に挿入されたバラスト抵抗１２を有する。よって、第２ＬＥＤ２に流れる電流を第１ＬＥＤ１に流れる電流と同程度にすることができるので、フォトカプラの寿命は、第１ＬＥＤ１の寿命をτ１、第２ＬＥＤ２の寿命をτ２とするなら、τ１+τ２とすることができる。
【００４７】
〔第２の実施形態〕
図５は第２の実施形態に係るフォトカプラの構成を示す図である。本実施形態に係るフォトカプラは、第１の実施形態に係るフォトカプラ（図１）のデプレッション型ＮチャネルＭＯＳＦＥＴ４の代わりに、デプレッション型ＰチャネルＭＯＳＦＥＴ４１を有している点でのみ、第１の実施形態に係るフォトカプラと相違し、その他の点では第１の実施形態に係るフォトカプラと同様に構成されている。
【００４８】
デプレッション型ＰチャネルＭＯＳＦＥＴ４１のゲートには、ＰＶＤ３の一方の端子がが接続され、ＰＶＤ３の他方の端子は第２電源端子２２とデプレッション型ＰチャネルＭＯＳＦＥＴ４１との間に接続されている。
また、抵抗５の一端は、デプレッション型ＰチャネルＭＯＳＦＥＴ４１のゲートに接続され、他端は、第２電源端子２２とデプレッション型ＰチャネルＭＯＳＦＥＴ４１との間に接続されている。
【００４９】
このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。
【００５０】
〔第３の実施形態〕
図６は第３の実施形態に係るフォトカプラの構成を示す図である。本実施形態に係るフォトカプラは、第１の実施形態に係るフォトカプラ（図１）のデプレッション型ＮチャネルＭＯＳＦＥＴ４の代わりに、ＮチャネルＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）４２を有している点でのみ、第１の実施形態に係るフォトカプラと相違し、その他の点では第１の実施形態に係るフォトカプラと同様に構成されている。
このような第３の実施形態によっても、第１の実施形態と同様の効果が得られる。
【００５１】
〔第４の実施形態〕
図７は第４の実施形態に係るフォトカプラの構成を示す図である。本実施形態に係るフォトカプラは、第２の実施形態に係るフォトカプラ（図１）のデプレッション型ＰチャネルＭＯＳＦＥＴ４１の代わりに、ＰチャネルＪＦＥＴ４３を有している点でのみ、第２の実施形態に係るフォトカプラと相違し、その他の点では第２の実施形態に係るフォトカプラと同様に構成されている。
このような第４の実施形態によっても、第２の実施形態と同様の効果が得られる。
【００５２】
なお、上記の第１及び第２の実施形態のデプレッション型ＮチャネルＭＯＳＦＥＴ４、デプレッション型ＰチャネルＭＯＳＦＥＴ４１は、それぞれ、ノーマリークローズ型のＦＥＴに置き換えることもできる。
【００５３】
また、上記の各実施形態において、バラスト抵抗１２を設けない構成としても良い。この場合、第１電源端子２１と第２電源端子２２とを共通の１つの電源端子としても良い。
【符号の説明】
【００５４】
１  第１ＬＥＤ（第１発光素子）
２  第２ＬＥＤ（第２発光素子）
３  ＰＶＤ
４  デプレッション型ＮチャネルＭＯＳＦＥＴ
５  抵抗
６  受光素子
７  １次側電源
８  ２次側電源
９  １次側グランド
１０  ２次側グランド
１１  プルアップ抵抗
１２  バラスト抵抗
１３  リードフレーム
１４  リードフレーム
１５  絶縁フィルム
１６  ボンディングワイヤ
１７  透明シリコン樹脂
２１  第１電源端子
２２  第２電源端子
２３  端子
２４  第３電源端子
２５  端子
２６  接続点
３０  スイッチ
４１  デプレッション型ＰチャネルＭＯＳＦＥＴ
４２  ＮチャネルＪＦＥＴ
４３  ＰチャネルＪＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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