(57)【要約】【課題】小面積で、ＥＳＤ強度を向上させた保護回路を提供する。【解決手段】接地電位線から電源電圧線への方向が電流の順方向となる第１のダイオードと、接地電位線から信号線への方向が電流の順方向となる第２のダイオードと、接地電位線から電源電圧線への方向が電流の順方向となる第３のダイオードと、信号線から電源電圧線への方向が電流の順方向となる第４のダイオードと、を有する。第１および第２のダイオードは、接地電位線に接続された第１の拡散層を共有し、第３および第４のダイオードは、電源電圧線に接続された、第１の拡散層とは異種の導電性の第２の拡散層を共有している構成である。【選択図】図１
2012049444.tif 000002
【特許請求の範囲】
【請求項１】
内部回路に電源電圧を供給するための電源電圧線と該内部回路に接地電位を供給するための接地電位線とに接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第１のダイオードと、
前記内部回路に接続された信号線と前記接地電位線とに接続され、該接地電位線から該信号線への方向が電流の順方向となる第２のダイオードと、
前記接地電位線および前記電源電圧線に接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第３のダイオードと、
前記信号線および前記電源電圧線に接続され、該信号線から該電源電圧線への方向が電流の順方向となる第４のダイオードと、を有し、
前記第１および第２のダイオードは、前記接地電位線に接続された第１の拡散層を共有し、
前記第３および第４のダイオードは、前記電源電圧線に接続された、前記第１の拡散層と異種の導電性不純物による第２の拡散層を共有している、保護回路。
【請求項２】
請求項１記載の保護回路において、
前記第１のダイオードは、前記電源電圧線と接続され、前記第２の拡散層と同種の導電性不純物による第３の拡散層を有し、
前記第２のダイオードは、前記信号線と接続され、前記第２の拡散層と同種の導電性不純物による第４の拡散層を有し、
前記第３のダイオードは、前記接地電位線と接続され、前記第１の拡散層と同種の導電性不純物による第５の拡散層を有し、
前記第４のダイオードは、前記信号線と接続され、前記第１の拡散層と同種の導電性不純物による第６の拡散層を有し、
前記第１の拡散層が前記第３の拡散層と前記第４の拡散層の間に配置され、
前記第２の拡散層が前記第５の拡散層と前記第６の拡散層の間に配置されている、保護回路。
【請求項３】
請求項２記載の保護回路において、
前記第１、第３および第４の拡散層が、前記第１の拡散層と同種の導電性不純物による第１のウェル内に設けられ、
前記第２、第５および第６の拡散層が、前記第２の拡散層と同種の導電性不純物による第２のウェル内に設けられ、
前記第１のウェル内に、前記第１の拡散層が前記第３の拡散層と前記第４の拡散層の間に配置された構成が半導体基板の表面に平行な第１の方向に複数配置され、
前記第２のウェル内に、前記第２の拡散層が前記第５の拡散層と前記第６の拡散層の間に配置された構成が前記半導体基板の表面に平行な第２の方向に複数配置されている、保護回路。
【請求項４】
請求項３記載の保護回路において、
前記第１のウェル内に設けられた、複数の前記第１の拡散層が相互に接続され、
前記第２のウェル内に設けられた、複数の前記第２の拡散層が相互に接続されている、保護回路。
【請求項５】
内部回路に接地電位を供給するための接地電位線に接続された第１の拡散層と、前記内部回路に電源電圧を供給するための電源電圧線に接続され、該第１の拡散層とは異なる導電性不純物による第２の拡散層とを含み、該接地電位線から該電源電圧線への方向が電流の順方向となる第１のダイオードと、
前記第１のダイオードと共有される前記第１の拡散層と、前記内部回路に接続された信号線に接続され、前記第２の拡散層と同種の導電性不純物による第３の拡散層とを含む第２のダイオードと、
前記電源電圧線に接続され、前記第２の拡散層と同種の導電性不純物による第４の拡散層と、前記接地電位線に接続され、前記第１の拡散層と同種の導電性不純物による第５の拡散層とを含む第３のダイオードと、
前記第３のダイオードと共有される前記第４の拡散層と、前記信号線に接続され、前記第１の拡散層と同種の導電性不純物による第６の拡散層とを含む第４のダイオードと、を有し、
前記第１の拡散層が前記第２の拡散層と前記第３の拡散層の間に配置され、
前記第４の拡散層が前記第５の拡散層と前記第６の拡散層の間に配置されている、保護回路。
【請求項６】
請求項５記載の保護回路において、
前記第１、第２および第３の拡散層が、該第１の拡散層と同種の導電性不純物による第１のウェル内に設けられ、
前記第４、第５および第６の拡散層が、前記第２の拡散層と同種の導電性不純物による第２のウェル内に設けられ、
前記第１のウェル内に、前記第１の拡散層が前記第２の拡散層と前記第３の拡散層の間に配置された構成が半導体基板の表面に平行な第１の方向に複数配置され、
前記第２のウェル内に、前記第４の拡散層が前記第５の拡散層と前記第６の拡散層の間に配置された構成が前記半導体基板の表面に平行な第２の方向に複数配置されている、保護回路。
【請求項７】
請求項６記載の保護回路において、
前記第１のウェル内に設けられた、複数の前記第１の拡散層が相互に接続され、
前記第２のウェル内に設けられた、複数の前記第４の拡散層が相互に接続されている、保護回路。
【請求項８】
請求項３または６記載の保護回路において、
前記第１の方向と前記第２の方向が前記電源電圧線、前記信号線および前記接地電位線の配線方向と同一であり、
前記第１のウェルおよび前記第２のウェルが前記配線方向に直列に配置されている、保護回路。
【請求項９】
請求項３または６記載の保護回路において、
前記第１の方向と前記第２の方向が前記電源電圧線、前記信号線および前記接地電位線の配線方向と同一であり、
前記第１のウェルおよび前記第２のウェルが前記配線方向に対して並列に配置されている、保護回路。
【請求項１０】
請求項２から４のいずれか１項記載の保護回路において、
前記第４の拡散層と前記信号線との間に第１の抵抗素子が設けられ、
前記第６の拡散層と前記信号線との間に第２の抵抗素子が設けられている、保護回路。
【請求項１１】
請求項２から４のいずれか１項記載の保護回路において、
前記第１の拡散層と前記接地電位線との間に第１の抵抗素子が設けられ、
前記第２の拡散層と前記電源電圧線との間に第２の抵抗素子が設けられている、保護回路。
【請求項１２】
請求項５から７のいずれか１項記載の保護回路において、
前記第３の拡散層と前記信号線との間に第１の抵抗素子が設けられ、
前記第６の拡散層と前記信号線との間に第２の抵抗素子が設けられている、保護回路。
【請求項１３】
請求項５から７のいずれか１項記載の保護回路において、
前記第１の拡散層と前記接地電位線との間に第１の抵抗素子が設けられ、
前記第４の拡散層と前記電源電圧線との間に第２の抵抗素子が設けられている、保護回路。
【請求項１４】
内部回路と、
前記内部回路に電源電圧を供給するための電源電圧線と、
前記内部回路に接地電位を供給するための接地電位線と、
前記内部回路に信号を入力するための、または、該内部回路から信号を出力するための信号線と、
請求項１から１３のいずれか１項記載の保護回路と、
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を静電気から保護するための保護回路および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路を含む半導体装置では、集積度の向上に伴い、素子の微細化が進み、外部からの静電気放電によるサージ流入による破壊現象である静電気破壊を防止することが課題となっている。
【０００３】
静電気帯電した物体が他の物体と接触し、それらの物体間で起こる放電現象は、ＥＳＤ（Electro Static Discharge)と呼ばれる。半導体素子においてＥＳＤが生じると、その半導体素子に破損が生じる場合がある。代表的なＥＳＤのモデルとしては、次の３つのモデルがある。（ａ）人体に帯電した電荷がデバイスに触れたときに放電を起こし発生する破壊モデル：ＨＢＭ(Human Body Model)、（ｂ）人体より大容量を有し、放電抵抗が小さい金属製機器とデバイスが接触したときに発生する破壊モデル：ＭＭ(Machine Model)、（ｃ）デバイスのパッケージまたはリードフレームが摩擦などにより帯電し、この電荷がデバイス端子を通して放電され発生する破壊モデル：ＣＤＭ(Charge Device Model)、の３種類がある。
【０００４】
ＥＳＤが発生すると、短時間に高電流が半導体素子に流れるため、ジュール熱による溶解という熱的破壊が半導体素子に起きる。さらに、近年、ＬＳＩ(Large-Scale Integration)シリコンデバイスの主流であるＭＯＳトランジスタを半導体素子に用いた場合、ＭＯＳトランジスタのゲート酸化膜にＥＳＤに起因する高電界が印加され、絶縁破壊が発生する。このような熱的破壊や絶縁破壊を避けるために、半導体装置の内部回路と入出力端子との間に各種の保護回路を形成し、ＥＳＤ発生の際に流れる高電圧のサージが内部回路に伝達しないようにする対策がとられている。この保護回路はＥＳＤ保護回路と呼ばれる。
【０００５】
代表的なＥＳＤ保護回路として、ダイオード方式が挙げられる。図１０はダイオード方式の保護回路の一例を示す図である。
【０００６】
図１０に示すように、半導体装置の内部回路１９は、信号の入出力端子１０と信号線１３を介して接続され、電源電圧（Ｖｄｄ）が印加される端子であるＶｄｄ端子１１とＶｄｄ線１４を介して接続され、接地電位（Ｖｓｓ）が印加される端子であるＶｓｓ端子１２とＶｓｓ線１５を介して接続されている。
【０００７】
信号線１３とＶｄｄ線１４との間にダイオード６６が接続されている。ダイオード６６は、信号線１３からＶｄｄ線１４へ順方向になるように接続されている。また、信号線１３とＶｓｓ線１５との間にダイオード６７が接続されている。ダイオード６７は、Ｖｓｓ線１５から信号線１３へ順方向になるように接続されている。ダイオードを用いた保護回路の一例が、特許文献１に開示されている。
【０００８】
図１０に示した保護回路において、入出力端子１０にＶｄｄより高い正電圧が印加された場合、Ｖｄｄ線１４に接続されたダイオード６６がオンし、Ｖｄｄ線１４に電流が流れ、信号線１３の電圧がＶｄｄより低くなるまで、ダイオード６６は電流をＶｄｄ線１４に流す。その反対に、入出力端子１０にＶｓｓより低い負電圧が印加された場合、Ｖｓｓ線１５に接続されたダイオード６７がオンし、Ｖｓｓ線１５から電流が流れ、信号線１３の電圧がＶｓｓより高くなるまで、ダイオード６７は電流を信号線１３に流す。したがって、入出力端子１０に対して、正・負いずれのサージ流入があっても、それらのサージをダイオード６６またはダイオード６７を介して電源線に逃がすことができ、信号線１３に接続された内部回路１９の破壊を防ぐことができる。
【０００９】
しかし、上述の回路ではＶｄｄ端子１１に対し、入出力端子１０に負電圧が印加された場合に、信号線１３とＶｄｄ線１４に接続されたダイオード６６がブレークダウンを起こすおそれがあり、このとき、電流が逆方向に流れる。ダイオード６６の拡散層の接合部の逆方向ブレークダウンを伴う動作を行う際のＥＳＤ保護能力は、順方向動作のＥＳＤ保護能力に比べて著しく低いため、ダイオード６６は容易に破壊されてしまう。また、Ｖｓｓ線１５と信号線１３に接続されているダイオード６７に、電流が順方向に流れた場合、さらに電流が内部回路１９を介してＶｄｄ線１４へ流れることによって内部回路１９が破壊されてしまう。
【００１０】
そこで、図１１に示すように、Ｖｄｄ線１４とＶｓｓ線１５の間に、電源間保護素子となるダイオード６８を設けた回路が採用されている。ダイオード６８は、Ｖｄｄ線１４とＶｓｓ線１５の間の電位差を一定に保つように動作する。なお、この電源間保護素子として、ダイオード６８の代わりに、Ｖｓｓ線１５にゲート電極が接続される保護用トランジスタを用いても、ダイオード６８と同様な効果が得られる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−３０５２５４号公報（図５７、図５８）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１１に示した回路では、Ｖｄｄ線１４およびＶｓｓ線１５の長さおよび形状と、ダイオード６８の設置場所などの設定によっては、ダイオード６８を介してＶｓｓ線１５からＶｄｄ線１４への応答時間が、信号線１３とＶｄｄ線１４に接続されたダイオード６６の静電気サージに対する逆方向応答よりも遅くなる場合がある。この場合、電流が信号線１３とＶｄｄ線１４に接続されたダイオード６６の逆方向に流れ、ダイオード６６の破壊を防止できない。また、ダイオード６８を介してＶｓｓ線１５からＶｄｄ線１４への応答時間が、内部回路１９を介してＶｄｄ線１４へ流れる経路の応答より遅れる場合には、内部回路１９が破壊されるおそれがある。
【００１３】
このように、電源間保護素子としての機能を十分に発揮できるようにダイオード６８の設置場所を選択できない場合、Ｖｄｄ線１４の寄生抵抗の低インピーダンスが保てず、ＥＳＤ強度が不足する。この十分な低インピーダンスを保てないことを補うため、ダイオードはＥＳＤ印加時の逆方向特性を補うために、規定のＥＳＤ強度を保つ以上のダイオードサイズを使用せざるを得なかった。そのため、ダイオードの素子面積を大きくするなどして、ダイオードの容量を大きくする必要があった。
【００１４】
一方、近年、半導体装置を制御する処理装置の動作周波数や半導体装置同士の間で転送される信号の転送レートも高速化し、伝播時間が短くなっている。半導体装置同士の間の信号伝送バスの動作周波数を高速化すると、信号伝送バス、半導体装置の入出力端子、または処理装置の入出力端子のインピーダンスの影響が大きくなり、高周波数で動作する信号伝送バス上に接続された半導体装置の入出力端子容量は、動作周波数に適した値に調整する必要がある。
【００１５】
入出力端子容量が大きすぎる場合は、制御信号やデータの伝播時間の遅延の原因になり、システムの動作周波数を低下させる。逆に、入出力端子容量が小さすぎる場合には、ノイズの影響を受けやすくなり、誤動作の原因となる。また、実際の半導体装置は、製造条件で、個々で入出力容量がばらつく可能性がある。このため、端子容量を調整するために予備の容量を搭載しておき、半導体装置を製造する上での上位配線の接続を変更することで端子容量の最適化を行っている。しかし、この場合も予備の容量の配置のために余分な素子面積が必要となる。
【００１６】
このように、近年の半導体装置の高集積化と微細化、さらには動作周波数と転送レートの高速化により、小面積で十分なＥＳＤ強度を有するＥＳＤ保護回路を半導体装置内に形成することは困難になってきている。
【課題を解決するための手段】
【００１７】
本発明の保護回路は、
内部回路に電源電圧を供給するための電源電圧線と該内部回路に接地電位を供給するための接地電位線とに接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第１のダイオードと、
前記内部回路に接続された信号線と前記接地電位線とに接続され、該接地電位線から該信号線への方向が電流の順方向となる第２のダイオードと、
前記接地電位線および前記電源電圧線に接続され、該接地電位線から該電源電圧線への方向が電流の順方向となる第３のダイオードと、
前記信号線および前記電源電圧線に接続され、該信号線から該電源電圧線への方向が電流の順方向となる第４のダイオードと、を有し、
前記第１および第２のダイオードは、前記接地電位線に接続された第１の拡散層を共有し、
前記第３および第４のダイオードは、前記電源電圧線に接続された、前記第１の拡散層と異種の導電性不純物による第２の拡散層を共有している構成である。
【００１８】
本発明によれば、第１および第２のダイオードが共有する第１の拡散層をベース電極とする第１の寄生バイポーラトランジスタと、第３および第４のダイオードが共有する第２の拡散層をベース電極とする第２の寄生バイポーラトランジスタが構成されるため、信号線に外部から流入するサージに対して、第１から第４のダイオードだけでなく、第１または第２の寄生バイポーラトランジスタがオン動作して、サージを電源電圧線または接地電位線に効率よく放電することが可能となる。
【００１９】
また、本発明の保護回路は、
内部回路に接地電位を供給するための接地電位線に接続された第１の拡散層と、前記内部回路に電源電圧を供給するための電源電圧線に接続され、該第１の拡散層とは異なる導電性不純物による第２の拡散層とを含み、該接地電位線から該電源電圧線への方向が電流の順方向となる第１のダイオードと、
前記第１のダイオードと共有される前記第１の拡散層と、前記内部回路に接続された信号線に接続され、前記第２の拡散層と同種の導電性不純物による第３の拡散層とを含む第２のダイオードと、
前記電源電圧線に接続され、前記第２の拡散層と同種の導電性不純物による第４の拡散層と、前記接地電位線に接続され、前記第１の拡散層と同種の導電性不純物による第５の拡散層とを含む第３のダイオードと、
前記第３のダイオードと共有される前記第４の拡散層と、前記信号線に接続され、前記第１の拡散層と同種の導電性不純物による第６の拡散層とを含む第４のダイオードと、を有し、
前記第１の拡散層が前記第２の拡散層と前記第３の拡散層の間に配置され、
前記第４の拡散層が前記第５の拡散層と前記第６の拡散層の間に配置されている構成である。
【００２０】
本発明によれば、第１および第２のダイオードが共有する第１の拡散層をベース電極、第２の拡散層をコレクタ電極、第３の拡散層をエミッタ電極とする第１の寄生バイポーラトランジスタが構成され、第３および第４のダイオードが共有する第４の拡散層をベース電極、第５の拡散層をコレクタ電極、第６の拡散層をエミッタ電極とする第２の寄生バイポーラトランジスタが構成される。そのため、信号線に外部から流入するサージに対して、第１から第４のダイオードだけでなく、第１または第２の寄生バイポーラトランジスタがオン動作して、サージを電源電圧線または接地電位線に効率よく放電することが可能となる。
【発明の効果】
【００２１】
本発明によれば、保護回路の面積拡大を抑えた構成で、入出力端子に流入するサージを効率よく電源電圧線または接地電位線に放電することが可能なので、ＥＳＤ強度を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態の保護回路の一構成例を示す図である。
【図２】図１に示した保護回路の一構成例を示す断面図である。
【図３】図１に示した保護回路のパターンレイアウトの一例を示す平面図である。
【図４】第２の実施形態の保護回路の一構成例を示す断面図である。
【図５】図４に示した保護回路のパターンレイアウトの一例を示す平面図である。
【図６】第２の実施形態の保護回路において、拡散層と配線との接続方法の他の一例を示す平面図である。
【図７】第２の実施形態の保護回路において、Ｐ−ウェルとＮ−ウェルのレイアウトの他の一例を示す平面図である。
【図８】実施例１の保護回路の一構成例を示す図である。
【図９】実施例２の保護回路の一構成例を示す図である。
【図１０】関連する保護回路の一例を示す図である。
【図１１】関連する保護回路の別の例を示す図である。
【発明を実施するための形態】
【００２３】
（第１の実施形態）
本実施形態の保護回路の構成を説明する。図１は本実施形態の保護回路の一構成例を示す図である。図２は図１に示した保護回路の一構成例を示す断面図である。
【００２４】
図１に示すように、半導体装置は、内部回路１９と、信号線１３と、Ｖｄｄ線１４と、Ｖｓｓ線１５とを有する。ＥＳＤ保護対象となる内部回路１９は、入出力端子１０と信号線１３を介して接続され、Ｖｄｄ端子１１とＶｄｄ線１４を介して接続され、Ｖｓｓ端子１２とＶｓｓ線１５を介して接続されている。
【００２５】
信号線１３は、入出力端子１０から信号を内部回路１９に入力するための配線であり、または、内部回路１９から入出力端子１０へ信号を出力するための配線である。信号線１３は、それら両方の役目を果しもよい。Ｖｄｄ線１４は内部回路１９に電源電圧を供給するための配線であり、Ｖｓｓ線１５は内部回路１９に接地電位を供給するための配線である。
【００２６】
本実施形態による保護回路は、信号線１３とＶｄｄ線１４との間に接続されたダイオード１６と、信号線１３とＶｓｓ線１５との間に接続されたダイオード１７と、Ｖｄｄ線１４とＶｓｓ線１５との間に接続されたダイオード２０と、Ｖｄｄ線１４とＶｓｓ線１５との間に接続されたダイオード２２とを有する。ダイオード１６は、信号線１３からＶｄｄ線１４へ電流の方向が順方向になるように接続され、ダイオード１７は、Ｖｓｓ線１５から信号線１３へ電流の方向が順方向になるように接続されている。また、ダイオード２０は、Ｖｓｓ線１５からＶｄｄ線１４へ電流の方向が順方向になるように接続され、ダイオード２２は、Ｖｓｓ線１５からＶｄｄ線１４へ電流の方向が順方向になるように接続されている。
【００２７】
次に、本実施形態の保護回路の構造を、図２を参照して説明する。
【００２８】
半導体基板１００には、Ｐ型導電性不純物を含むＰ−ウェル３６およびＮ型導電性不純物を含むＮ−ウェル３７が設けられている。Ｐ−ウェル３６およびＮ−ウェル３７のそれぞれは半導体基板１００の表面から所定の深さに達するまでの領域に設けられている。Ｐ−ウェル３６において、半導体基板１００の表面近傍には、Ｐ＋拡散層３０、３０ａ、３０ｂと、Ｎ＋拡散層３１、３２が形成されている。また、Ｎ−ウェル３７において、半導体基板１００の表面近傍には、Ｎ＋拡散層３３、３３ａ、３３ｂと、Ｐ＋拡散層３４、３５が形成されている。これらのＮ＋拡散層およびＰ＋拡散層の間には素子分離部５０が設けられている。素子分離部５０は、例えば、ＳＴＩ（Shallow Trench Isolation）である。
【００２９】
なお、Ｎ＋拡散層とＮ−ウェルの「Ｎ＋」と「Ｎ−」の表記は、拡散されているＮ型導電性不純物の濃度の大きさを表しており、濃度の大きさがＮ＋＞Ｎ−であることを意味する。この表記の意味は、「Ｐ＋」と「Ｐ−」の表記についても同様である。
【００３０】
図１に示したダイオード２０は、Ｐ＋拡散層３０と、Ｎ＋拡散層３１とを有する。ダイオード１７は、Ｐ＋拡散層３０と、Ｎ＋拡散層３２とを有する。ダイオード２０およびダイオード１７はＰ＋拡散層３０を共有している。また、図１に示したダイオード２２は、Ｎ＋拡散層３３と、Ｐ＋拡散層３４とを有する。ダイオード１６は、Ｎ＋拡散層３３と、Ｐ＋拡散層３５とを有する。ダイオード２２およびダイオード１６はＮ＋拡散層３３を共有している。
【００３１】
図２に示すように、Ｐ＋拡散層３０はＶｓｓ線１５に接続され、Ｎ＋拡散層３１はＶｄｄ線１４に接続され、Ｎ＋拡散層３２は信号線１３に接続されている。Ｎ＋拡散層３３はＶｄｄ線１４に接続され、Ｐ＋拡散層３４はＶｓｓ線１５に接続され、Ｐ＋拡散層３５は信号線１３に接続されている。
【００３２】
図２に示す構成例では、Ｐ−ウェル３６にＰ＋拡散層３０ａ、３０ｂが設けられ、Ｐ＋拡散層３０ａ、３０ｂのそれぞれがＶｓｓ線１５と接続されている。このような構成にすることで、図２に示すように、Ｐ−ウェル３６において、Ｐ＋拡散層３０ａおよびＮ＋拡散層３１を含むダイオードがダイオード２０として機能し、Ｐ＋拡散層３０ｂおよびＮ＋拡散層３２を含むダイオードがダイオード１７として機能する。そのため、ダイオード２０またはダイオード１７に流れるサージを分流することが可能となる。
【００３３】
また、Ｎ−ウェル３７にＮ＋拡散層３３ａ、３３ｂが設けられ、Ｎ＋拡散層３３ａ、３３ｂのそれぞれがＶｄｄ線１４と接続されている。このような構成にすることで、Ｎ＋拡散層３３ａおよびＰ＋拡散層３４を含むダイオードがダイオード２２として機能し、Ｎ＋拡散層３３ｂおよびＰ＋拡散層３５を含むダイオードがダイオード１６として機能する。そのため、Ｎ−ウェル３７においても、Ｐ−ウェル３６と同様に、ダイオード２２またはダイオード１６に流れるサージを分流することが可能となる。
【００３４】
後述するが、図２に示す構成例では、Ｐ＋拡散層３０とＰ＋拡散層３０ａ、３０ｂは相互に接続され、１つのパターンで形成されている。Ｎ＋拡散層３３とＮ＋拡散層３３ａ、３３ｂは相互に接続され、１つのパターンで形成されている。
【００３５】
なお、信号線１３、Ｖｄｄ線１４およびＶｓｓ線１５は、半導体基板１００の上に形成された絶縁膜（不図示）の上に設けられており、上述のＮ＋拡散層およびＰ＋拡散層のそれぞれとビアプラグ（不図示）を介して接続されているが、その構成を図に示すことを省略している。また、本実施形態では、Ｐ＋拡散層３０ａ、３０ｂおよびＮ＋拡散層３３ａ、３３ｂを保護回路として設けた場合で説明するが、Ｐ＋拡散層３０ａ、３０ｂおよびＮ＋拡散層３３ａ、３３ｂを設けていなくてもよい。
【００３６】
次に、本実施形態の保護回路のパターンレイアウトの構成例を説明する。図３は図１に示した保護回路のパターンレイアウトの一例を示す平面図である。
【００３７】
図３では、Ｐ＋拡散層３０、３０ａ、３０ｂが相互に接続されたパターンを符号３０で示し、Ｎ＋拡散層３３、３３ａ、３３ｂが相互に接続されたパターンを符号３３で示している。
【００３８】
図３に示すように、ダイオード２０、１７が共用するＰ＋拡散層３０のパターンは、図の左側の長方形パターン３０ａ、図の右側の長方形パターン３０ｂ、および中央の長方形パターン３０ｃが、図の上側の長方形パターン３０ｄと図の下側の長方形パターン３０ｅで接続された構成である。
【００３９】
Ｖｄｄ線１４、信号線１３およびＶｓｓ線１５の配線方向に沿って、Ｐ＋拡散層３０の長方形パターン３０ａと、ダイオード２０のＮ＋拡散層３１と、Ｐ＋拡散層３０の長方形パターン３０ｃと、ダイオード１７のＮ＋拡散層３２と、Ｐ＋拡散層３０の長方形パターン３０ｂとが、Ｐ−ウェル３６内に図３の左側から右側の方向に所定の間隔で順に配置されている。つまり、図３の左側から右側の方向に、Ｐ＋拡散層とＮ＋拡散層とが交互に配置されている。そして、Ｐ＋拡散層３０の長方形パターン３０ｃは、Ｎ＋拡散層３１とＮ＋拡散層３２との間に配置されている。Ｎ＋拡散層３１およびＮ＋拡散層３２のそれぞれのパターンは、所定の距離を空けて、Ｐ＋拡散層３０のパターンに囲まれている。
【００４０】
続いて、Ｎ−ウェル３７に注目する。図３に示すように、ダイオード２２、１６が共用するＮ＋拡散層３３のパターンは、図の左側の長方形パターン３３ａ、図の右側の長方形パターン３３ｂ、および中央の長方形パターン３３ｃが、図の上側の長方形パターン３３ｄと図の下側の長方形パターン３３ｅで接続された構成である。
【００４１】
上記配線方向に沿って、Ｎ＋拡散層３０の長方形パターン３３ａと、ダイオード２２のＰ＋拡散層３４と、Ｎ＋拡散層３３の長方形パターン３３ｃと、ダイオード１６のＰ＋拡散層３５と、Ｎ＋拡散層３３の長方形パターン３３ｂとが、Ｎ−ウェル３７内に図３の左側から右側の方向に所定の間隔で順に配置されている。つまり、図３の左側から右側の方向に、Ｎ＋拡散層とＰ＋拡散層とが交互に配置されている。そして、Ｎ＋拡散層３３の長方形パターン３３ｃは、Ｐ＋拡散層３４とＰ＋拡散層３５との間に配置されている。Ｐ＋拡散層３４およびＰ＋拡散層３５のそれぞれのパターンは、所定の距離を空けて、Ｎ＋拡散層３３のパターンに囲まれている。
【００４２】
同一ウェル上で配線方向に対して並列に配置された複数の配線の、Ｖｄｄ線１４と信号線１３との間、または、信号線１３とＶｓｓ線１５との間を接続するダイオード群のうち、少なくとも１つまたはそれ以上を、Ｖｄｄ線１４とＶｓｓ線１５との間に接続変更することで、ダイオード２２を１つまたは複数形成することが可能である。
【００４３】
上述したように、Ｐ＋拡散層３０の長方形パターン３０ｃがＮ＋拡散層３１とＮ＋拡散層３２との間に配置されている。そのため、同じＰ−ウェル３６内に配置された、Ｐ＋拡散層３０、Ｎ＋拡散層３１およびＮ＋拡散層３２で、寄生ｎｐｎ型バイポーラトランジスタが構成される。この寄生ｎｐｎ型バイポーラトランジスタを、図１に符号２１を付して示している。Ｐ＋拡散層３０はベース電極として機能し、Ｎ＋拡散層３１はコレクタ電極として機能し、Ｎ＋拡散層３２はエミッタ電極として機能する。
【００４４】
Ｎ−ウェル３７側においても、上述したように、Ｎ＋拡散層３３の長方形パターン３３ｃがＰ＋拡散層３４とＰ＋拡散層３５との間に配置されている。そのため、同じＮ−ウェル３７内に配置された、Ｎ＋拡散層３３、Ｐ＋拡散層３４およびＰ＋拡散層３５で、寄生ｐｎｐ型バイポーラトランジスタが構成される。この寄生ｐｎｐ型バイポーラトランジスタを、図１に符号２３を付して示している。Ｎ＋拡散層３３はベース電極として機能し、Ｐ＋拡散層３４はコレクタ電極として機能し、Ｐ＋拡散層３５はエミッタ電極として機能する。
【００４５】
これらの寄生ｎｐｎ型バイポーラトランジスタ２１および寄生ｐｎｐ型バイポーラトランジスタ２３により、Ｖｄｄ線１４と信号線１３との間、および信号線１３とＶｓｓ線１５との間のそれぞれに新たな放電経路を形成することが可能となる。
【００４６】
次に、本実施形態の保護回路の動作を説明する。
【００４７】
図１に示した保護回路において、入出力端子１０にＶｄｄより高い正電圧が印加された場合、図１１に示したＥＳＤ保護回路のダイオード６６と同様に、Ｖｄｄ線１４に接続されたダイオード１６がオンし、Ｖｄｄ線１４に電流が流れ、信号線１３の電圧がＶｄｄより低くなるまで、ダイオード１６は電流を流す。ここで、本実施形態の保護回路では、信号線１３にＶｄｄより高い正電圧が印加されると、寄生ｐｎｐ型バイポーラトランジスタ２３のベース電極とエミッタ電極間に負の電位差が生じ、コレクタ電極とエミッタ電極間がオンする。そして、信号線１３からＶｓｓ線１５へ電流が流れ、信号線１３の電圧がＶｄｄより低くなるまで寄生ｐｎｐ型バイポーラトランジスタ２３は電流を流す。この寄生ｐｎｐ型バイポーラトランジスタ２３によって形成された放電経路により、正のサージに対し、図１１に示したＥＳＤ保護回路よりも効率のよい放電を行うことができる。
【００４８】
その反対に、入出力端子１０にＶｓｓより低い負電圧が印加された場合、図１１に示したＥＳＤ保護回路のダイオード６７と同様に、Ｖｓｓ線１５に接続されたダイオード１７がオンし、Ｖｓｓ線１５から電流が流れ、信号線１３の電圧がＶｓｓより高くなるまで、ダイオード１７は電流を流す。ここで、本実施形態の保護回路では、信号線１３にＶｓｓより低い負電圧が印加されると、寄生ｎｐｎ型バイポーラトランジスタ２１のベース電極とエミッタ電極間に正の電位差が生じ、コレクタ電極とエミッタ電極間がオンする。そして、Ｖｄｄ線１４から信号線１３へ電流が流れ、信号線１３の電圧がＶｓｓより高くなるまで寄生ｎｐｎ型バイポーラトランジスタ２１は電流を流す。この寄生ｎｐｎ型バイポーラトランジスタ２１によって形成された放電経路により、負のサージに対し、図１１に示したＥＳＤ保護回路よりも効率のよい放電を行うことができる。
【００４９】
また、Ｖｄｄ線１４とＶｓｓ線１５の間の電源間保護素子として、ダイオード２０、２２が設けられているので、サージが内部回路１９を介してＶｄｄ線１４へ流れることで内部回路１９が破壊されてしまうことを防止できる。ダイオード２２は、Ｖｄｄ線１４に接続されるダイオード１６と同じウェル内に隣接して形成されており、ダイオード２０は、Ｖｓｓ線１５に接続されるダイオード１７と同じウェル内に隣接して形成されている。そのため、Ｖｄｄ線１４とＶｓｓ線１５のインピーダンスを極めて低い状態にすることができ、ＥＳＤ耐圧が向上する。
【００５０】
また、寄生ｎｐｎ型バイポーラトランジスタ２１と寄生ｐｎｐ型バイポーラトランジスタ２３は、ダイオード１６、１７、２０、２２のブレークダウン開始点よりも低い電圧から動作を開始するため、ダイオード１６、１７の接合部の逆方向ブレークダウン動作に伴う逆方向電流による素子破壊を防止できる。
【００５１】
本実施形態の保護回路は、２種類のウェルのそれぞれに、ウェルと同種の導電性不純物による拡散層を共有するように２つのダイオードを形成することで、共有される拡散層をベース電極とする２種類の寄生バイポーラトランジスタが構成される。２種類の寄生バイポーラトランジスタのうち、一方の寄生バイポーラトランジスタは、電源電圧線と信号線との間に設けられ、信号線に接地電位線の電位よりも低い負電圧が印加されたときに電源電圧線から信号線に電流を流すように動作する。他方の寄生バイポーラトランジスタは、接地電位線と信号線との間に設けられ、信号線に電源電圧線の電位よりも高い正電圧が印加されたときに接地電位線に電流を流すように動作する。そのため、入出力端子へのＥＳＤ印加時、図１１に示した保護回路に比べて、サージを効率よくＶｄｄ線やＶｓｓ線へ放電することができる。
【００５２】
また、サージが入出力端子に流入した際、入出力端子に接続されたＥＳＤ保護用ダイオードに対して、その拡散層の接合部のブレークダウンに伴って逆方向電流が生じるのを抑制できるので、ダイオードの素子破壊を防止できる。
【００５３】
また、低インピーダンスで、入出力端子に接続されるＥＳＤ保護用ダイオードと電源間保護用ダイオードとが接続されるため、内部回路１９の破壊を防止できる。
【００５４】
さらに、新たに追加される素子を形成するための面積が大きくなることを抑制でき、小面積で上述の効果を得ることができる。
【００５５】
（第２の実施形態）
本実施形態は、第１の実施形態よりも、流入したサージをより速く放電することを可能にした構成である。本実施形態の保護回路は、Ｐ＋拡散層がＮ＋拡散層で挟まれた構成がＰ−ウェル内に複数設けられ、Ｎ＋拡散層がＰ＋拡散層で挟まれた構成がＮ−ウェル内に複数設けられている。
【００５６】
本実施形態の保護回路の構成を説明する。図４は本実施形態の保護回路の一構成例を示す断面図である。図５は図４に示した保護回路のパターンレイアウトの一例を示す平面図である。第１の実施形態と同様な構成については、同一の符号を付し、その詳細な説明を省略する。
【００５７】
図４および図５に示すように、Ｖｄｄ線１４、信号線１３およびＶｓｓ線１５の配線方向に沿って、Ｐ＋拡散層３０、Ｎ＋拡散層３１、Ｐ＋拡散層３０、Ｎ＋拡散層３２、・・・、Ｐ＋拡散層３０が、Ｐ−ウェル３６内に所定の間隔で図の左側から右側の方向に順に配置されている。このように、Ｐ＋拡散層とＮ＋拡散層を交互に配置することで、ダイオード２０、１７のそれぞれが複数形成されている。また、Ｐ＋拡散層３０がＮ＋拡散層３１とＮ＋拡散層３２との間に配置された構成が複数設けられているため、寄生ｎｐｎ型バイポーラトランジスタ２１も複数配置された構成である。
【００５８】
続いて、Ｎ−ウェル３７に注目する。図４および図５に示すように、上記配線方向に沿って、Ｎ＋拡散層３３、Ｐ＋拡散層３４、Ｎ＋拡散層３３、Ｐ＋拡散層３５、・・・、Ｎ＋拡散層３３が、所定の間隔で図の左側から右側の方向に順に配置されている。このように、Ｎ＋拡散層とＰ＋拡散層を交互に配置することで、ダイオード２２、１６のそれぞれが複数形成されている。また、Ｎ＋拡散層３３がＰ＋拡散層３４とＰ＋拡散層３５との間に配置された構成が複数設けられているため、寄生ｐｎｐ型バイポーラトランジスタ２３も複数配置された構成である。
【００５９】
図５では、Ｐ−ウェル３６側の寄生ｎｐｎ型バイポーラトランジスタ２１の各電極をわかりやすくするために、Ｐ＋拡散層３０には導電性不純物の種類とベース電極を意味する「Ｐ＋（Ｂ）」を示し、Ｎ＋拡散層３１には導電性不純物の種類とコレクタ電極を意味する「Ｎ＋（Ｃ）」を示し、Ｎ＋拡散層３２には導電性不純物の種類とエミッタ電極を意味する「Ｎ＋（Ｅ）」を示している。Ｐ−ウェル３６側と同様に、Ｎ−ウェル３７側の寄生ｐｎｐ型バイポーラトランジスタ２３の各電極をわかりやすくするために、Ｎ＋拡散層３３には導電性不純物の種類とベース電極を意味する「Ｎ＋（Ｂ）」を示し、Ｐ＋拡散層３４には導電性不純物の種類とコレクタ電極を意味する「Ｐ＋（Ｃ）」を示し、Ｐ＋拡散層３５には導電性不純物の種類とエミッタ電極を意味する「Ｐ＋（Ｅ）」を示している。
【００６０】
本実施形態によれば、図４および図５に示したように、電源間保護素子となるダイオードが複数設けられることで、寄生バイポーラトランジスタも複数設けられた構成になる。そのため、入出力端子１０にＶｄｄより高い正電圧が印加された場合、および、入出力端子１０にＶｓｓより低い負電圧が印加された場合のいずれにおいても、流入したサージが複数の寄生バイポーラトランジスタを経由して流れるため、サージをより速く放電することが可能となる。
【００６１】
なお、拡散層と配線との接続方法は、図５に示した構成に限られない。図６は、拡散層と配線との接続方法について、図５に示した構成とは異なる場合の例を示す平面図である。
【００６２】
図５に示したように、Ｐ−ウェル３６内のＮ＋拡散層３１、３２およびＮ−ウェル３７内のＰ＋拡散層３４、３５は、配線方向に沿って配置されている。そのため、図６に示すように、Ｎ＋拡散層３１を信号線１３に接続し、Ｎ＋拡散層３２をＶｄｄ線１４に接続してもよい。また、Ｐ＋拡散層３４を信号線１３に接続し、Ｐ＋拡散層３５をＶｓｓ線１５に接続してもよい。拡散層の接続先の変更は、図５に示した構成と図６に示した構成とで、ビアプラグを切り替えることで可能となる。
【００６３】
このようにして、ビアプラグを切り替えることで、拡散層の接続先となる配線を容易に変更できる。そのため、入出力端子容量が小さすぎる場合には、拡散層の接続先を信号線１３とし、入出力端子容量が大きすぎる場合には、拡散層の接続先をＶｄｄ線１４またはＶｓｓ線１５として、接続先を切り替えることにより、使用されない余分な予備素子を配置することなく、入出力端子の容量調整を行うことができる。なお、図６に示す接続方法を第１の実施形態に適用してもよい。
【００６４】
また、Ｐ−ウェル３６とＮ−ウェル３７の配置は図５および図６に示したレイアウトに限られない。図７はＰ−ウェルとＮ−ウェルのレイアウトについて、他の一例を示す平面図である。
【００６５】
図５および図６に示すレイアウトでは、Ｐ−ウェル３６とＮ−ウェル３７が配線方向に沿って直列に配置されているが、図７に示すように、Ｐ−ウェル３６とＮ−ウェル３７を配線方向に対して並列に配置してもよい。この場合、配線方向に垂直な方向にウェルが多段配置されることになる。
【００６６】
図７に示すように、Ｐ−ウェル３６内のＰ＋拡散層３０はＶｓｓ線１５ａと接続され、Ｎ＋拡散層３１はＶｄｄ線１４ａと接続され、Ｎ＋拡散層３２は信号線１３ａと接続されている。Ｎ−ウェル３７内のＮ＋拡散層３３はＶｄｄ線１４ｂと接続され、Ｐ＋拡散層３４はＶｓｓ線１５ｂと接続され、Ｐ＋拡散層３５は信号線１３ｂと接続されている。図には示していないが、Ｖｄｄ線１４ａおよびＶｄｄ線１４ｂが接続され、信号線１３ａおよび信号線１３ｂが接続され、Ｖｓｓ線１５ａおよびＶｓｓ線１５ｂが接続されている。
【００６７】
図７に示すレイアウトの場合、信号線、Ｖｄｄ線およびＶｓｓ線のそれぞれについて、半導体基板１００の表面に平行で配線方向に垂直な方向の長さである配線幅が２倍になるので、メタル配線の幅を広げることができる。なお、図７に示すレイアウトを第１の実施形態に適用してもよい。
【００６８】
また、第１および第２の実施形態において、Ｎ＋拡散層とＰ＋拡散層が交互に配置される方向がＰ−ウェル３６とＮ−ウェル３７で一致している場合を説明したが、その方向は、半導体基板１００の表面に平行な方向であれば、Ｐ−ウェル３６とＮ−ウェル３７とで異なっていてもよい。例えば、Ｖｄｄ線１４、信号線１３およびＶｓｓ線１５の配線方向が、図５の左右方向から途中で９０度折れ曲がって図５の上下方向になるように、これらの配線が設計されている場合、Ｎ＋拡散層とＰ＋拡散層が交互に配置される方向がＰ−ウェル３６とＮ−ウェル３７とで９０度異なっていてもよい。
【００６９】
また、第１および第２の実施形態において、拡散層のパターンは、図３および図５から図７に示した短冊状パターンに限定されるものではない。例えば、Ｎ＋拡散層３１やＰ＋拡散層３４のパターンについて、図３に示した短冊状パターンの領域に、この短冊状パターンよりも小さい四角形のパターンが複数粒状に設けられた構成であってもよい。
【００７０】
上述したように、拡散層と配線との接続方法、ウェルの配置、拡散層のパターン、ならびに、Ｎ＋拡散層およびＰ＋拡散層を交互に配置する方向などを、レイアウトの都合にあわせて任意に選択することが可能である。
【００７１】
以下に、上述した第１または第２の実施形態の保護回路についての実施例を説明する。
【実施例１】
【００７２】
本実施例の保護回路は、寄生バイポーラトランジスタのオン時の電流量を調整可能にした構成である。本実施例では、上述の実施形態と異なる点について、詳細に説明する。
【００７３】
本実施例の保護回路の構成を説明する。図８は本実施例の保護回路の一構成例を示す図である。
【００７４】
図８に示すように、寄生ｎｐｎ型バイポーラトランジスタ２１のエミッタ電極となるＮ＋拡散層３２と信号線１３との間に抵抗素子４０が設けられている。寄生ｐｎｐ型バイポーラトランジスタ２３のエミッタ電極となるＰ＋拡散層３５と信号線１３との間に抵抗素子４１が設けられている。
【００７５】
抵抗素子４０と抵抗素子４１の抵抗値の調整方法として、エミッタ電極と信号線１３とを接続するビアプラグの数を増減させる方法がある。この方法によれば、抵抗素子４０、４１の面積を増加させることなく、抵抗値を調節することが可能である。抵抗値の調整に対してより高い精度を必要する場合や抵抗素子４０、４１の電流密度が懸念される場合は、その精度や電流密度の規格を満たす導電性材料を配線またはビアプラグに用いればよい。
【００７６】
本実施例では、寄生ｎｐｎ型バイポーラトランジスタ２１と寄生ｐｎｐ型バイポーラトランジスタ２３のオン時の電流量を抵抗素子４０の抵抗値で調節することができる。そのため、過電流によるメタル配線の熱的破壊が懸念される場合には、メタル配線の熱的破壊を防ぐことができる。
【００７７】
また、主に、低消費電力チップなどで、内部回路１９の通常動作時（入出力端子１０にＥＳＤ印加がなく、入出力端子１０に印加される電圧がＶｓｓ以上Ｖｄｄ以下の範囲で内部回路１９が動作している状態）における、Ｖｄｄ線１４から信号線１３、または、信号線１３からＶｓｓ線１５への、寄生バイポーラトランジスタによるリーク電流が懸念される場合には、そのリーク電流を抑えることができる。
【実施例２】
【００７８】
本実施例の保護回路は、実施例１とは異なる方法で、寄生バイポーラトランジスタのオン時の電流量を調整可能にした構成である。本実施例では、上述の実施形態と異なる点について、詳細に説明する。
【００７９】
本実施例の保護回路の構成を説明する。図９は本実施例の保護回路の一構成例を示す図である。
【００８０】
図９に示すように、寄生ｎｐｎ型バイポーラトランジスタ２１のベース電極となるＰ＋拡散層３０とＶｓｓ線１５との間に抵抗素子４２が設けられている。寄生ｐｎｐ型バイポーラトランジスタ２３のベース電極となるＮ＋拡散層３３とＶｄｄ線１４との間に抵抗素子４３が設けられている。抵抗素子４２、４３の調整方法は、実施例１の抵抗素子４０、４１と同様に行うことが可能であり、その詳細な説明を省略する。
【００８１】
本実施例においても、寄生バイポーラトランジスタのベース電流を制御することで、オン時の電流量を調節でき、実施例１と同様な効果が得られる。実施例１で説明した抵抗素子４０、４１の抵抗値の調整ができない場合に、本実施例は有効である。
【符号の説明】
【００８２】
１３    信号線
１４    電源電圧線（Ｖｄｄ線）
１５    接地電位線（Ｖｓｓ線）
１６、１７、２０、２２    ダイオード
１９    内部回路
２１    寄生ｎｐｎ型バイポーラトランジスタ
２３    寄生ｐｎｐ型バイポーラトランジスタ
３０、３４、３５    Ｐ＋拡散層
３１、３２、３３    Ｎ＋拡散層
３６    Ｐ−ウェル
３７    Ｎ−ウェル
４０〜４３    抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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