(57)【要約】【課題】複数の構成部品（ＡＳＩＣ）が搭載された基板の異常の有無を短時間に、簡略に検知するとともに、データバス等の異常箇所も検出できるようにする。【解決手段】複数の構成部品を１つの単位とする部品ＡＳＩＣ１０が同一基板上に搭載された基板の異常を検出する異常箇所検出装置であって、前段の前記部品に設けられ、後段の部品に所定のパターンＴＰ０を出力する手段と、後段の前記部品に設けられ、前段から入力されるパターンＴＰＯと同一のパターンＴＰ１を生成するテストパターン生成モジュール７及び前記入力されたパターンＴＰ０と前記生成されたパターンＴＰ１とを比較するテストパターン比較モジュール８と、両者の比較結果に基づいて異常発生の有無を検出するＣＰＵ４と、を備えた。【選択図】図２
2012002687.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に搭載された複数の構成部品を１つの単位とする部品に前段から所定のパターンを出力し、
後段の前記部品で、前段から入力されるパターンと同一のパターンを生成し、前記入力されたパターンと前記生成されたパターンとを比較し、
両者の比較結果に基づいて異常発生の有無を検出すること
を特徴とする異常箇所検出方法。
【請求項２】
請求項１記載の異常箇所検出方法であって、
両者の比較結果に基づいて前記基板の異常発生箇所を検出すること
を特徴とする異常箇所検出方法。
【請求項３】
複数の構成部品を１つの単位とする部品が同一基板上に搭載された基板の異常を検出する異常箇所検出装置であって、
前段の前記部品に設けられ、後段の部品に所定のパターンを出力する手段と、
後段の前記部品に設けられ、前段から入力されるパターンと同一のパターンを生成する手段及び前記入力されたパターンと前記生成されたパターンとを比較する手段と、
両者の比較結果に基づいて異常発生の有無を検出する手段と、
を備えていることを特徴とする異常箇所検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査基板内において基板の異常を検出する異常箇所検出方法、及びこの検出方法を実行し、異常箇所を検出する異常箇所検出装置に関する。
【背景技術】
【０００２】
複写機やプリンタ等のＯＡ機器では、例えば特定の用途向けに複数機能の回路を１つにまとめた集積回路（Application Specific Integrated Circuit、以下、「ＡＳＩＣ」と称す。）のように複数の構成部品を１つの単位として、同一基板に複数搭載した基板が使用されている。これらの基板では、当然、異常検知が実施されており、その際、基板の異常の有無のみならず、異常箇所を検知する必要もある。
【０００３】
異常の有無のチェックとして、例えば、特許文献１あるいは２に記載された発明が公知である。このうち特許文献１（特開２００２−１６２４４２号公報）には、ＡＳＩＣが搭載された基板の異常の有無を短時間に、簡略に検知することを目的とし、ＡＳＩＣが出力した規則的なテストパターンをメモリに書き込み、ＣＰＵによって正しいパターン値と、メモリに書き込まれたパターン値とを比較して異常箇所を検出する際、複数のＡＳＩＣのうち、異常動作を起こす構成部品が存在した場合、異常信号を出力した後、自動的に異常動作を起こすＡＳＩＣをバイパスして、次のＡＳＩＣの異常箇所検出を行うことが開示されている。
【０００４】
また、特許文献２（特開２００５−１０６６２６号公報）には、画像処理回路のようなデジタルデータの各種演算アルゴリズム処理機能を有する回路を保有する全ての機能の試験を行うことを目的とし、入力したテストデータに対して被検査基板から出力される処理後データを記憶装置に領域別に格納するデータ入力手段と、予め正常な被検査基板から複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データとして記憶装置に領域別に格納する期待値データ格納手段と、テストデータの格納領域アドレス情報と期待値データの格納領域アドレス情報を対応付けて管理するアドレス管理手段と、処理後データと該処理後データ元のテストデータにアドレス管理手段で対応付けられた期待値データとをビット毎に逐次比較して、指定のテストデータで特定される被検査基板における処理機能の良否を判定する比較判定手段とを有し、上記被検査基板を処理機能別に良否判定を行う基板検査装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１記載の発明では、ＡＳＩＣが出力したテストパターンをメモリに書き込み、中央処理装置（Central Processing Unit、本明細書では「ＣＰＵ」と称す。）によって正しいパターン値と、メモリに書き込まれたパターン値とを比較して異常箇所を検出している。そのため、メモリ、及びメモリとＣＰＵ間にデータバスが必要となり、基板にはその分のスペースが必要となるという問題があった。
【０００６】
また、特許文献２記載の発明では、検査用基板を別途用いて判定しているため、システムが複雑になること、及びデータバスを検査基板に接続しなければならないことから基板レイアウトの制約が増えるとい問題があった。
【０００７】
そこで、本発明が解決しようとする課題は、複数の構成部品（ＡＳＩＣ）が搭載された基板の異常の有無を短時間に、簡略に検知するとともに、データバス等の異常箇所も検出できるようにすることにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するため、第１の手段は、同一基板上に搭載された複数の構成部品を１つの単位とする部品に前段から所定のパターンを出力し、後段の前記部品で前段から入力されるパターンと同一のパターンを生成し、前記入力されたパターンと前記生成されたパターンとを比較し、両者の比較結果に基づいて異常発生の有無を検出することを特徴とする。
【０００９】
第２の手段は、第１の手段において、両者の比較結果に基づいて前記基板の異常発生箇所を検出することを特徴とする。
【００１０】
第３の手段は、複数の構成部品を１つの単位とする部品が同一基板上に搭載された基板の異常を検出する異常箇所検出装置であって、前段の前記部品に設けられ、後段の部品に所定のパターンを出力する手段と、後段の前記部品に設けられ、前段から入力されるパターンと同一のパターンを生成する手段及び前記入力されたパターンと前記生成されたパターンとを比較する手段と、両者の比較結果に基づいて異常発生の有無を検出する手段と、を備えていることを特徴とする。
【００１１】
なお、後述の実施形態では、基板は符号１００に、複数の構成部品はＡＳＩＣ１，２，３，１０に、後段の部品に所定のパターンを出力する手段はテストパターン生成モジュール７に、前記入力されたパターンと前記生成されたパターンとを比較する手段はテストパターン比較モジュール８に、異常発生の有無を検出する手段はＣＰＵ４に、それぞれ対応する。
【発明の効果】
【００１２】
本発明によれば、複数の構成部品内部で所定パターンを生成し、後段の部品で前段の部品から入力されるパターンと比較するので、異常の有無を短時間に、簡略に検知するとともに、データバス等の異常箇所も検出することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態における被検査基板の構成を示すブロック図である。
【図２】図１における基板に搭載されたＡＳＩＣの構成を示すブロック図である。
【図３】本実施形態における異常箇所検出手順を示すフローチャートである。
【発明を実施するための形態】
【００１４】
本発明は、ＡＳＩＣが搭載された基板において、ＡＳＩＣが出力した規則的なテストパターンを比較するために、後段のＡＳＩＣにて入力されてくるパターンと同じものをＡＳＩＣ内部で生成し、入力されたテストパターンと逐次比較し、その比較結果をＣＰＵに通知し、基板の異常箇所検出を行うことを特徴としている。以下、本発明の実施形態について、図面を参照しながら説明する。
【００１５】
図１は、本発明の実施形態における被検査基板の構成を示すブロック図である。  
同図において、当該基板１００は、第１のＡＳＩＣ１と、第２のＡＳＩＣ２と、第３のＡＳＩＣ３と、ＣＰＵ４を有する。ＣＰＵ４は、外部のパーソナルコンピュータ（Personal Computer、以下「ＰＣ」と称す。）５と接続されており、ＰＣ５との間で通信可能である。
【００１６】
なお、ＣＰＵ４は図示しないＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）を含み、ＲＯＭに搭載されたプログラムコードをＲＡＭに展開し、当該ＲＡＭをワークエリア及びデータバッファとして使用しながら前記プログラムコードで定義された制御を実行する。
【００１７】
第１のＡＳＩＣ１は、規則的なテストパターンを出力し、入力されたテストパターンと比較し、あるいは前段からの出力をスルーすることができる。第２のＡＳＩＣ２は、第１のＡＳＩＣ１及び第３のＡＳＩＣ３と縦列接続され、第１のＡＳＩＣ１と同等の機能を有する。第３のＡＳＩＣ３は、第２のＡＳＩＣ２と縦列接続され、第１のＡＳＩＣ１と同等の機能を有する。ＣＰＵ４は、第１ないし第３のＡＳＩＣ１，２，３に直接アクセスできる。
【００１８】
図２は、基板１００に搭載されたＡＳＩＣの構成を示すブロック図である。同図においてＡＳＩＣは、第１ないし第３のＡＳＩＣ１，２，３の１つに対応し、例としてＡＳＩＣ１０とし、代表して説明する。
【００１９】
ＡＳＩＣ１０は内部モジュールとして、画像処理モジュール６、テストパターン生成モジュール７、及びテストパターン比較モジュール８を有する。  
画像処理モジュール６は、通常の画像処理を行う。テストパターン生成モジュール７は、ＣＰＵ４からアクセスＡＣを受け、ボードテストを行うときにＣＰＵ４より指定されたテストパターンＴＰ１を生成し、後段のＡＳＩＣにデータを出力し、又はテストパターン比較モジュール８に出力する。テストパターン比較モジュール８では、入力されたテストパターンＴＰ０とテストパターン生成モジュール７で生成した内部パターンＴＰ１とを逐次比較し、比較結果ＲＴをＣＰＵ４に送信する。
【００２０】
図３は、本実施形態における異常箇所検出手順を示すフローチャートである。  
同図において、ＰＣ５から基板検査命令が出されると（ステップＳ１）、ＣＰＵ４は基板の構成部品の１つである第１のＡＳＩＣ１のテストをスタートさせる（ステップＳ２）。第１のＡＳＩＣ１はＣＰＵ４からテスト開始信号を受信すると、規則的なパターンＴＰ１を発生させる（ステップＳ３）。発生させたパターンＴＰ１は後段の第２のＡＳＩＣ２に入力される（ステップＳ４）。
【００２１】
ＣＰＵ４は第２のＡＳＩＣ２に対して第１のＡＳＩＣ１にて発生させたテストパターンＴＰ１と同じものを生成するように命令し、第２のＡＳＩＣ２で前記同一のテストパターンＴＰ１’を生成する（ステップＳ５）。第２のＡＳＩＣ２はステップＳ５で内部生成されたパターンＴＰ１’と第１のＡＳＩＣ１から入力されたテストパターンＴＰ１を逐次比較する（ステップＳ６）。比較の結果、パターンが一致し、異常がなかった場合は（ステップＳ６：ＯＫ）、第１のＡＳＩＣ１と第２のＡＳＩＣ２間が正常であることをＰＣ５のディスプレイに表示させる（ステップＳ７）。比較の結果、パターンが一致せず、異常があった場合は（ステップＳ６：ＮＧ）、第１のＡＳＩＣ１と第２のＡＳＩＣ２間にエラーがあることをＰＣ５のディスプレイに表示させる（ステップＳ８）。
【００２２】
次に、ＣＰＵ４は、第２のＡＳＩＣ２のテストをスタートさせる（ステップＳ９）。第２のＡＳＩＣ２は、ＣＰＵ４からテスト開始信号を受信すると、規則的なパターンＴＰ１’を発生させ（ステップＳ１０）。発生させたテストパターンＴＰ１’は後段の第３のＡＳＩＣ３に入力される（ステップＳ１１）。第３のＡＳＩＣ３は、ＣＰＵ４から第２のＡＳＩＣ２で発生させたテストパターンＴＰ１’と同じものを生成するように命令される（ステップＳ１２）。第３のＡＳＩＣ３は第３のＡＳＩＣ３で内部生成されたパターンＴＰ１’とＡＳＩＣ１から入力されたテストパターンＴＰ１を逐次比較する（ステップＳ１３）、比較の結果、パターンが一致し、異常がなかった場合は（ステップＳ１３：ＯＫ）、ＡＳＩＣ２とＡＳＩＣ３間が正常であることをＰＣ５のディスプレイに表示させる（ステップＳ１４）。比較の結果、パターンが一致せず、異常があった場合は（ステップＳ１３：ＮＧ）、ＡＳＩＣ２とＡＳＩＣ３間にエラーがあることをＰＣ５のディスプレイに表示させる（ステップＳ１５）。
【００２３】
なお、以上説明した異常箇所検出方法は、比較する２つのＡＳＩＣが存在すれば適用可能であり、ＡＳＩＣが４つ以上のときにも当然適用できる。
【００２４】
以上のように、本実施形態によれば、前段のＡＳＩＣから規則的なテストパターンを出力し、後段のＡＳＩＣにて入力されるテストパターンと同じパターンを生成し、ＡＳＩＣ内部でテストパターンの比較を行い正常に画像が流れているかをチェックできるので検査用の基板などを用いず簡易な基板構成で異常箇所検出ができる。
【００２５】
なお、本発明は本実施形態に限定されるものではなく種々の変形が可能であり、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが本発明の対象となる。
【符号の説明】
【００２６】
１，２，３，１０、複数の構成部品（ＡＳＩＣ）
４  ＣＰＵ
６  画像処理モジュール
７  テストパターン生成モジュール
８  テストパターン比較モジュール
１００  基板
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００２−１６２４４２号公報
【特許文献２】特開２００５−１０６６２６号公報
【図１】
2012002687.tif 000003
【図２】
2012002687.tif 000004
【図３】
2012002687.tif 000005