(57)【要約】【課題】入射フォトンのカウントを低消費電力で行う。【解決手段】イメージセンサは、複数の画素を有する。前記複数の画素は、それぞれ、光電変換を行う光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが２つの入力ノードにそれぞれ入力され、前記２つの入力ノード間の電圧差を増幅して出力する差動増幅器と、前記光電変換部の出力電圧を所定の電圧にリセットするリセット回路と、前記差動増幅器の前記２つの入力ノード間に設けられ、導通することにより、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするスイッチとを有する。【選択図】図１
2012235265.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有するイメージセンサであって、
前記複数の画素は、それぞれ、
光電変換を行う光電変換部と、
参照電圧保持容量と、
前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが２つの入力ノードにそれぞれ入力され、前記２つの入力ノード間の電圧差を増幅して出力する差動増幅器と、
前記光電変換部の出力電圧を所定の電圧にリセットするリセット回路と、
前記差動増幅器の前記２つの入力ノード間に設けられ、導通することにより、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするスイッチとを備える
イメージセンサ。
【請求項２】
請求項１に記載のイメージセンサにおいて、
前記差動増幅器は、波形整形機能を有する
イメージセンサ。
【請求項３】
請求項１に記載のイメージセンサにおいて、
前記差動増幅器は、
第１デュアルゲートトランジスタと、
第２デュアルゲートトランジスタとを有し、
前記第１デュアルゲートトランジスタのゲートの１つは、前記第２デュアルゲートトランジスタのドレインに接続され、前記第２デュアルゲートトランジスタのゲートの１つは、前記第１デュアルゲートトランジスタのドレインに接続されている
イメージセンサ。
【請求項４】
請求項１に記載のイメージセンサにおいて、
前記複数の画素は、それぞれ、
前記差動増幅器の出力が所定の値になったことを検出すると、前記光電変換部をリセットするセルフリセット回路と、
前記差動増幅器の出力のパルス数をカウントするカウンタと、
前記カウンタのカウント値を格納し、出力するメモリとを更に備える
イメージセンサ。
【請求項５】
それぞれが、光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが２つの入力ノードにそれぞれ入力される差動増幅器と、リセット回路とを有する、複数の画素を有するイメージセンサの駆動方法であって、
前記光電変換部の出力電圧を所定の電圧にリセットするステップと、
前記差動増幅器の前記２つの入力ノード間をスイッチにより導通させて、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするステップと、
前記スイッチを開くステップと、
前記光電変換部が光電変換を行うステップと、
前記差動増幅器が、前記２つの入力ノード間の電圧差を増幅して出力するステップとを備える
イメージセンサの駆動方法。
【請求項６】
請求項５に記載のイメージセンサの駆動方法において、
前記光電変換部へ飛来したフォトンをカウンタによりカウントし、所定時間毎に前記カウンタをリセットするステップと、
前記所定時間毎に前記カウンタのカウント値をメモリに格納するステップと、
前記メモリのデータを出力するステップとを更に備える
イメージセンサの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、イメージセンサに関し、特に、微弱な光を検出するイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサとして最も広く用いられているＣＣＤ（charge-coupled device）やＣＭＯＳ（complementary metal oxide semiconductor）イメージセンサにおいては、一定時間の間、フォトダイオードで光を電荷に変換し蓄積した後、蓄積した電荷を検出容量に転送し、この容量の電圧をアナログ信号として画素の外に伝送するのが一般的である。一方、フォトダイオードに入射したフォトンを数え、デジタル値として信号を画素の外に伝送するフォトン・カウント型のイメージセンサが提案されている。
【０００３】
例えば特許文献１に記載されているように、フォトン・カウント型のイメージセンサでは、負荷抵抗に接続されたフォトダイオードにフォトンが１個入射すると、パルス信号が発生し、このパルス信号によってカウンタのカウント値が１だけ増加する。また、特許文献２には、パルス信号をアンプを介してカウントしたり、パルス信号を更に波形整形器を介してカウントする例が記載されている。カウンタは画素内にあることが望ましいが、画素外にカウンタを配置し、画素面積を小さくした例も、特許文献１には記載されている。
【０００４】
このようなフォトン・カウント型のイメージセンサでは、各画素は、各フォトンによる信号をカウントし、デジタル化された信号を出力する。このため、ＣＣＤやＣＭＯＳイメージセンサとは異なり、画素からの信号を撮像装置の外に伝送するまでに種々のノイズの影響を受けない。その結果、高ＳＮ（signal-to-noise）比の画像を撮影することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−１５２１７６号公報（図１、図３）
【特許文献２】特開２００４−１９３６７５号公報（図１１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２のイメージセンサでは、フォトダイオードに入射したフォトン１個により発生した電荷がフォトダイオードの容量とその寄生容量との合成容量Ｃによって表される電圧変化ｅ／Ｃ（ｅは電荷素量）を検出してカウンタを動作させる。しかし、微細加工技術を駆使して容量Ｃの小さいフォトダイオードを作成したとしても、電圧変化ｅ／Ｃはせいぜい１００μＶ〜１ｍＶ程度である。
【０００７】
フォトンにより発生した電荷はすぐに抵抗を介して電源に放電されるため、電圧変動は過渡的に起こるが、すぐに定常状態に戻る。このような微弱な、かつ極めて短い時間の過渡的な信号により直接カウンタを駆動することは困難である。前述の従来例のように、増幅回路でこのような微弱信号を増幅することによってカウンタを動作させることも可能ではあるが、このような信号をカウンタを動作させるまでに増幅するためには、高い増幅率と低い出力インピーダンスを有する増幅回路が必要である。消費電力や画素面積の増大という観点から、一般的なイメージセンサにこのような増幅回路を用いることは極めて困難である。
【０００８】
また、個々の増幅回路の入力範囲をフォトダイオードの出力の電圧範囲に合わせることが必要であるが、半導体素子のばらつきを考慮するとこれも極めて困難である。フォトダイオードにアバランシェ増倍型のフォトダイオードを用い、フォトダイオードからの信号を増倍する方法もあるが、一般に入射フォトンが１００％アバランシェ増倍されるわけではないので、入射フォトンを正確にカウントすることができない。フォトダイオードに高電界を与えるので暗電流が増加するという問題もある。
【０００９】
本発明は、半導体素子の特性にばらつきがあっても、入射フォトンのカウントを低消費電力で行うイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本開示によるイメージセンサは、複数の画素を有するイメージセンサであって、前記複数の画素は、それぞれ、光電変換を行う光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが２つの入力ノードにそれぞれ入力され、前記２つの入力ノード間の電圧差を増幅して出力する差動増幅器と、前記光電変換部の出力電圧を所定の電圧にリセットするリセット回路と、前記差動増幅器の前記２つの入力ノード間に設けられ、導通することにより、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするスイッチとを有する。
【００１１】
これによると、フォトンが入射する前の光電変換部の電圧とフォトン入射後の光電変換部の電圧との差を差動増幅するので、差動増幅器の出力信号がフォトン入射を示す期間が比較的長い。このため、差動増幅器の出力インピーダンスが高くても、差動増幅器は後段のカウンタ等を駆動することができる。したがって、差動増幅器の低消費電力化を図ることができる。
【００１２】
本開示によるイメージセンサの駆動方法は、それぞれが、光電変換部と、参照電圧保持容量と、前記光電変換部の出力電圧と前記参照電圧保持容量の電圧とが２つの入力ノードにそれぞれ入力される差動増幅器と、リセット回路とを有する、複数の画素を有するイメージセンサの駆動方法であって、前記光電変換部の出力電圧を所定の電圧にリセットするステップと、前記差動増幅器の前記２つの入力ノード間をスイッチにより導通させて、前記参照電圧保持容量の電圧を前記光電変換部の出力電圧にするステップと、前記スイッチを開くステップと、前記光電変換部が光電変換を行うステップと、前記差動増幅器が、前記２つの入力ノード間の電圧差を増幅して出力するステップとを有する。
【発明の効果】
【００１３】
本開示によれば、半導体素子の特性にばらつきがあっても、入射フォトンのカウントを低消費電力で行うフォトンカウント型のイメージセンサが得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るイメージセンサのフォトン検出回路の構成例を示すブロック図である。
【図２】図１の差動増幅器の入出力特性の例を示すグラフである。
【図３】図１のフォトン検出回路における信号の例を示すタイミングチャートである。
【図４】本発明の実施形態に係るフォトン検出部の構成例を示すブロック図である。
【図５】図４のセルフリセット回路の構成例を示すブロック図である。
【図６】図４のフォトン検出部における信号の例を示すタイミングチャートである。
【図７】本発明の実施形態に係る画素の構成例を示すブロック図である。
【図８】図７の画素における信号の例を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。本明細書において、接続は、直接的又は間接的な電気的接続を表す。
【００１６】
図１は、本発明の実施形態に係るイメージセンサのフォトン検出回路１０の構成例を示すブロック図である。このイメージセンサは、例えばマトリクス状に配置された複数の画素を有し、各画素は、図１のフォトン検出回路１０を有する。フォトン検出回路１０の出力電圧はカウンタに入力され、カウンタはこの出力電圧のパルスをカウントする。カウンタのカウント値が、この画素の値として出力される。
【００１７】
図１のフォトン検出回路１０は、光電変換部としてのフォトダイオード１２と、リセット回路としてのリセットトランジスタ１４と、増幅部３０とを有する。増幅部３０は、差動増幅器２０と、リセットトランジスタ３２と、参照電圧保持容量３４と、スイッチトランジスタ３６とを有する。リセットトランジスタ１４，３２及びスイッチトランジスタ３６は、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタである。
【００１８】
フォトダイオード１２は、差動増幅器２０の入力ノードＮ１とグラウンドとの間に接続されており、光電変換を行う。具体的には、フォトダイオード１２は、入力されたフォトンを高電位側の端子（入力ノードＮ１）の電圧（フォトダイオード１２の出力電圧）の変動に変換する。リセットトランジスタ１４は、リセット電源ＰＲと入力ノードＮ１との間に接続されている。リセットトランジスタ１４は、リセット信号φＶＭＲのパルスにより導通して、フォトダイオード１２をほぼリセット電源ＰＲの電圧にリセットする。フォトダイオード１２の出力電圧は差動増幅器２０の入力ノードＮ１に与えられる。参照電圧保持容量３４は、差動増幅器２０の入力ノードＮ２とグラウンドとの間に接続されている。
【００１９】
差動増幅器２０は、入力ノードＮ１と入力ノードＮ２との間の電圧差を増幅して出力する。差動増幅器２０は、負荷トランジスタ２１，２２と、デュアルゲートトランジスタ２３，２４と、電流源トランジスタ２６とを有する。これらのトランジスタは、いずれもＮＭＯＳトランジスタである。デュアルゲートトランジスタ２３及び２４は、いずれも、ソース側のゲートとドレイン側のゲートとを有する。デュアルゲートトランジスタ２３のソース側のゲートは入力ノードＮ１であり、デュアルゲートトランジスタ２４のソース側のゲートは入力ノードＮ２である。デュアルゲートトランジスタ２３のドレイン側のゲートは、デュアルゲートトランジスタ２４のドレインに接続されている。デュアルゲートトランジスタ２４のドレイン側のゲートは、デュアルゲートトランジスタ２３のドレインに接続されており、差動増幅器２０の出力ノードＮＯとなっている。つまり、正帰還がかかるようになっている。
【００２０】
デュアルゲートトランジスタ２３のソースは、デュアルゲートトランジスタ２４のソースと接続されている。デュアルゲートトランジスタ２３の２つのゲートを入れ換え、デュアルゲートトランジスタ２４の２つのゲートを入れ換えてもよい。負荷トランジスタ２１は、電源ＰＤＡとデュアルゲートトランジスタ２３のドレインとの間に接続され、負荷トランジスタ２２は、電源ＰＤＡとデュアルゲートトランジスタ２４のドレインとの間に接続されている。電流源トランジスタ２６は、デュアルゲートトランジスタ２３のソースとグラウンドとの間に接続されている。
【００２１】
スイッチトランジスタ３６は、入力ノードＮ１と入力ノードＮ２との間に接続されており、信号φＶＭＣのパルスにより導通して、参照電圧保持容量３４の電圧をリセットする。すなわち、スイッチトランジスタ３６は、入力ノードＮ１の電圧と入力ノードＮ２の電圧とがほぼ等しくなるようにする。リセットトランジスタ３２は、リセット電源ＰＤＲと出力ノードＮＯとの間に接続されている。リセットトランジスタ３２は、リセット信号φＶＤＲのパルスにより導通して、差動増幅器２０の出力ノードＮＯの電圧をリセットする。
【００２２】
参照電圧保持容量３４がフォトン入射前の光電変換部１２の電圧を保持し、差動増幅器２０は、この電圧とフォトン入射後の光電変換部１２の電圧との差を差動増幅するので、フォトン入射による光電変換部１２の電圧の微弱な変化を検出することができる。差動増幅器２０を構成する素子のばらつきの影響を受けなくなるので、フォトン検出の際の誤動作を防ぐことができる。また、差動増幅器２０の出力信号ＶＯがフォトン入射を示す期間が比較的長くなり、差動増幅器２０の出力インピーダンスが高くても、差動増幅器２０は後段のカウンタ等を駆動することができる。したがって、差動増幅器２０の低消費電力化を図ることができる。
【００２３】
図２は、図１の差動増幅器２０の入出力特性の例を示すグラフである。図２の横軸は、参照電圧（ノードＮ２の電圧）ＶＲと入力電圧ＶＩ（ノードＮ１の電圧）との差（入力電圧差）であり、縦軸は、出力信号ＶＯの電圧（出力ノードＮＯの電圧）である。図２のように、入力電圧差が上昇して所定の閾値ＶＴＨに達すると、出力信号ＶＯはローレベルからハイレベルに変化する。また、この状態から入力電圧差が下降し、所定の閾値ＶＴＬに達すると、ハイレベルからローレベルに変化する。このように、差動増幅器２０が、ヒステリシスを有する急峻な入出力特性を有するので、誤動作を防ぐことができる。また、図２のオフセットは、差動増幅器２０を構成するトランジスタの閾値のばらつきなどに起因する、回路の非対称性による閾値電圧のずれを表している。
【００２４】
このように、差動増幅器２０は、波形整形機能を有する。このため、差動増幅器２０の出力信号ＶＯを用いると、誤動作の少ないフォトンの検出が可能となる。また、デュアルゲートトランジスタ２３のゲートの１つは、デュアルゲートトランジスタ２４のドレインに接続され、デュアルゲートトランジスタ２４のゲートの１つは、デュアルゲートトランジスタ２３のドレインに接続されている。これにより、素子の数を特に増やすことなく、差動増幅器２０に波形整形機能を盛り込むことが可能となり、図２の特性を得ることができる。
【００２５】
図３は、図１のフォトン検出回路１０における信号の例を示すタイミングチャートである。時刻Ｔ１において、リセット信号φＶＭＲがハイレベルになると、リセットトランジスタ１４が導通し、フォトダイオード１２の電圧がほぼリセット電源ＰＲの電圧にリセットされる。
【００２６】
時刻Ｔ２において、リセット信号φＶＤＲがハイレベルになると、リセットトランジスタ３２が導通し、差動増幅器２０がリセットされる。この動作は、差動増幅器２０を強制的に初期状態（出力信号ＶＯがハイレベル）にするために行われる。図２を参照して説明したように、差動増幅器２０はヒステリシスを持った回路であるので、フォトダイオード１２のリセット動作を行って入力電圧差（ＶＲ−ＶＩ）が０になっても、出力信号ＶＯが以前のままであるからである。
【００２７】
時刻Ｔ３において、リセットトランジスタ１４がリセットを行っているときに、信号φＶＭＣがハイレベルになる。すると、スイッチトランジスタ３６が導通し、入力ノードＮ１と入力ノードＮ２との間が短絡される。これにより、参照電圧保持容量３４の電圧（ノードＮ２の電圧）がフォトダイオード１２の出力電圧（ノードＮ１の電圧及びリセット電源ＰＲの電圧）とほぼ同電圧にリセットされる。その後、リセット信号φＶＭＲ及びφＶＤＲをローレベルにする。時刻Ｔ４において、信号φＶＭＣをローレベルにすると、スイッチトランジスタ３６がオフになる。この状態でフォトンの飛来を待つ。
【００２８】
時刻Ｔ５において、フォトンがフォトダイオードに飛来し（ＰＨ）、フォトンにより発生した電子がフォトダイオード１２に蓄積され、その結果、フォトダイオード１２の電圧ＶＩが変動する。差動増幅器２０の入力電圧差（ＶＲ−ＶＩ）が所定の閾値ＶＴＨを超えるので、出力信号ＶＯが反転する。
【００２９】
このように、図１の回路で１個のフォトンを検出するためには、差動増幅器２０に入力される電圧差がＶＴＨを超える必要がある。このため、フォトダイオード１２が有する固有の容量と寄生容量との合成容量をＣ、電荷素量をｅとすると、入力電圧差ΔＶが、
ΔＶ＝ｅ／Ｃ  ＞  ＶＴＨ
という条件を満たす必要がある。また入力電圧差（ＶＲ−ＶＩ）が０の状態で、差動増幅器２０を強制リセットするためには、
ＶＴＬ  ＜  ０
という条件を満たす必要もある。
【００３０】
半導体微細加工技術を用いることによりフォトダイオード１２の容量Ｃを極力小さくすると、１個のフォトンで発生した１個の電子で発生する電圧を、数百μＶ〜数ｍＶまで高めることができる。また、精密な不純物濃度制御技術や原子レベルの膜厚制御技術などにより、トランジスタ等の特性ばらつきも極力小さくすると、上記の条件を満たすことは可能である。これは、差動増幅器２０を用いたことから得られる効果である。差動増幅器２０内の近接する半導体素子のばらつきは極めて少なく、かつ、差動形式となっているからである。通常の増幅器を用いる場合には、チップ全域又はウエハ全域にわたって素子のばらつきが低いことが要求されるのに対して、有利であるということができる。また、従来のようにフォトンの飛来とともに発生する過渡的な現象をとらえるのではなく、フォトダイオードに蓄積された電子による電圧変動を検出することが可能となる。
【００３１】
この結果、カウンタを駆動するための増幅器の駆動能力を抑えることが可能となり、低消費電力の増幅器を用いることが可能となる。具体的には、フォトンカウントに必要な最短の周期に合わせて、カウンタを駆動するに足る出力電流が得られるように、差動増幅器２０に流す電流を電流源トランジスタ２６のパラメータで決定すればよいこととなる。図１の回路では、フォトダイオード１２の飽和電子数はフォトン１個であればよいので、フォトダイオードを小型にすることが可能になる。また、フォトダイオード１２のリセット電圧は、フォトン１個分をリセットする振幅があれば十分であるので、１００ｍＶもあれば十分である。差動増幅器２０への入力電圧差は、大きくても数ｍＶであるので、電源電圧も極めて低くすることができ、更に低消費電力化が可能となる。
【００３２】
図１のフォトン検出回路１０と出力選択回路とで構成された画素を、マトリクス状に配置し、所定の周期で走査して各画素の出力パルスをカウントすれば、低消費電力で誤動作の少ないフォトンカウント型のイメージセンサを実現できる。
【００３３】
なお、図１ではデュアルゲートトランジスタ２３，２４を用いたが、これに代えて、通常のトランジスタ２個を直列に接続して用いてもよい。この場合、一方のトランジスタのゲートを入力ノードとして、もう一方のトランジスタのゲートを正帰還をかけるために用いる。そうすることで、構成素子の数は増加するが、汎用のトランジスタを用いることができ、設計・加工が容易にできる。
【００３４】
また、図１では、フォトダイオード１２の出力を差動増幅器２０に直接入力する形態をとったが、初段を正帰還の機能のない通常の差動増幅器とし、次段を差動増幅器２０としてもよい。そうすることで増幅度が増加するので、フォトダイオード１２の出力信号が微弱であってもフォトンカウントができるようになる。
【００３５】
また、図１では差動増幅器２０に電界効果トランジスタを用いたが、バイポーラトランジスタを用いてもよい。そうすることで、閾値電圧のばらつきが少なくなり、更に誤動作の少ないフォトンカウントが可能になる。
【００３６】
図４は、本発明の実施形態に係るフォトン検出部６０の構成例を示すブロック図である。図４のフォトン検出部６０は、図１のフォトン検出回路１０と、セルフリセット回路４０とを有する。フォトン検出回路１０の出力信号ＶＯは、セルフリセット回路４０に入力信号ＶＤＩとして入力される。セルフリセット回路４０の出力信号ＶＤ１は、フォトン検出回路１０にリセット信号φＶＭＲ，φＶＤＲとして入力される。セルフリセット回路４０の出力信号ＶＤ２は、フォトン検出回路１０に信号φＶＭＣとして入力される。このように、図１のフォトン検出回路１０をセルフリセット回路４０と組み合わせて用いてもよい。
【００３７】
図５は、図４のセルフリセット回路４０の構成例を示すブロック図である。セルフリセット回路４０は、微分回路４２と、インバータ４４，４６，４８を有する。微分回路４２は、容量５１と、抵抗５２とを有する。インバータ４４は、電源ＰＩＶとグラウンドとの間に直列に接続された、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ５３と、ＮＭＯＳトランジスタ５４とを有する。同様に、インバータ４６は、ＰＭＯＳトランジスタ５５と、ＮＭＯＳトランジスタ５６とを有し、インバータ４８は、ＰＭＯＳトランジスタ５７と、ＮＭＯＳトランジスタ５８とを有する。
【００３８】
微分回路４２は、入力信号ＶＤＩの微分信号Ｖ１を出力する。インバータ４４は、微分信号Ｖ１を反転するとともに波形整形して、得られた出力信号ＶＤ１を出力する。インバータ４６は出力信号ＶＤ１を反転して出力し、インバータ４８はインバータ４６の出力を反転して、出力信号ＶＤ２として出力する。
【００３９】
図６は、図４のフォトン検出部６０における信号の例を示すタイミングチャートである。図１、図４、及び図５を参照して説明する。時刻Ｔ２１では、リセット信号φＶＭＲ，φＶＤＲ（出力信号ＶＤ１）によって初期リセットが行われる。このとき、フォトダイオード１２のリセットと同時に、差動増幅器２０の強制リセットが行われ、出力信号ＶＯがハイレベルになる。その所定の時間後に、φＶＭＣ（出力信号ＶＤ２）によってスイッチトランジスタ３６が導通し、フォトン待機状態となる。
【００４０】
時刻ＴＰ２２でフォトンが飛来すると、出力信号ＶＯが反転する。この出力信号ＶＯを受けたセルフリセット回路４０は、時刻Ｔ２３において出力信号ＶＤ１としてパルスを出力し、フォトダイオード１２及び差動増幅器２０のリセットを行う。その後、セルフリセット回路４０は、出力信号ＶＤ２としてパルスを出力し、スイッチトランジスタ３６を導通させ、再びフォトン待機状態となる。このような、フォトン検出回路１０の出力信号ＶＯによってフォトン検出回路１０自身がリセットされる動作を、セルフリセット動作と称する。
【００４１】
時刻ＴＰ２４でフォトンが飛来すると、出力信号ＶＯが反転し、同様にセルフリセット動作が行われ、再びフォトン待機状態となる。このように、フォトン検出部６０は、フォトンの飛来毎に、出力信号ＶＯとしてパルスを出力する。これをカウンタでカウントすれば、容易にフォトンカウントを行うことができる。
【００４２】
図７は、本発明の実施形態に係る画素７０の構成例を示すブロック図である。図７の画素７０は、図４のフォトン検出部６０と、非同期カウンタ７２と、メモリ７４とを有する。本発明の実施形態に係るイメージセンサは、複数の画素７０を有し、これらの複数の画素７０は、半導体基板上に例えばマトリクス状に形成される。
【００４３】
フォトン検出部６０は、出力信号ＶＯを非同期カウンタ７２に出力する。非同期カウンタ７２は、出力信号ＶＯのパルスをカウントし、カウント値ＣＶをメモリ７４に出力する。メモリ７４は、読み出し／書き込み切り替え信号（Ｒ／Ｗ信号）ＲＷＳが書き込みを示している時には、カウント値ＣＶを格納する。選択線８２は画素７０の各行に配置されており、データ線８４は画素７０の各列に配置されている。メモリ７４は、選択線８２によって選択されている場合であって、Ｒ／Ｗ信号ＲＷＳが読み出しを示している時には、格納している値をデータ線８４に出力する。フォトン検出部６０及び非同期カウンタ７２にはフレーム毎にフレームリセット信号φＶＲが入力され、この信号はフォトン検出部６０及び非同期カウンタ７２をリセットする。
【００４４】
フレームリセット時には、フレームリセット信号φＶＲは、フォトン検出回路１０にリセット信号φＶＭＲとして入力される。フォトン検出回路１０を強制的にリセットした後には、フレームリセット信号φＶＲはフォトン検出回路１０には入力されなくなり、セルフリセット回路４０の出力信号ＶＤ１がリセット信号φＶＭＲとしてフォトン検出回路１０に入力される。このように、フレームリセット信号φＶＲは、フレームリセット動作のためにハイレベルになる期間付近でのみ、フォトン検出回路１０に入力される。
【００４５】
図８は、図７の画素７０における信号の例を示すタイミングチャートである。ここでは、第Ｎ行第Ｍ列（Ｎ及びＭは２以上整数）の画素の信号を例として示している。時刻ＴＦ１から時刻ＴＦ２までが１フレーム分の期間である。
【００４６】
時刻ＴＦ１では、フレームリセット信号φＶＲが立ち上がり、イメージセンサの全ての画素７０のフォトン検出部６０及び非同期カウンタ７２をリセットする。この動作をフレームリセットと呼ぶ。フレームリセット完了後、フォトンの待機状態になり蓄積が開始される。時刻ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，及びＴＰ６のそれぞれでフォトンが飛来し、フォトン検出部６０は非同期カウンタ７２にパルスを送出するので、非同期カウンタ７２のカウント値はフォトンの飛来毎にインクリメントされる。図８の場合は、カウント値ＣＶ＝６となる。次に、時刻ＴＷでは、Ｒ／Ｗ信号ＲＷＳが書き込み（Ｗ）を示す。メモリ７４は、カウント値ＣＶを格納する。その後、時刻ＴＦ２では、再びフレームリセット信号φＶＲが立ち上がり、フレームリセットが行われる。
【００４７】
第ｆフレームの蓄積期間ＡＴにおいては、その前の第ｆ−１フレームのデータＤＴ＝３がメモリ７４に格納されている。このデータは、図８に示すように、第Ｎ行選択線から第Ｎ行データ書出パルスが来たタイミングで、第Ｍ列データ線を介して伝送される。第ｆフレームの蓄積期間中にカウントされたフォトンの数のデータＤＴ＝６は、次の第ｆ＋１フレーム期間中に同様に伝送される。
【００４８】
このように、あるフレームの所定の蓄積時間中に入射したフォトンの数をカウントし、そのデータをメモリに保持して次のフレームで書き出すという動作を繰り返すことで、フォトンカウント型の撮像素子が実現できる。本実施形態では、全画素の蓄積時間を同一時刻から開始し、同一時刻で終わることができるので、所謂グローバルシャッタ動作が可能となる。
【００４９】
なお、本実施形態のイメージセンサを半導体基板に形成する場合には、通常のＣＭＯＳセンサプロセスにより全ての素子を基板の同一面に形成してもよいし、裏面照射型のＣＭＯＳセンサプロセスにより、機能素子を基板の表面に形成し、フォトダイオードを基板の裏面に形成してもよい。また、１画素のトランジスタ数は比較的多いので、本実施形態のイメージセンサを作成する場合は、３次元実装などの方法で積層構造にしてもよく、そうすることにより１画素の面積を小さくすることができる。また、本実施形態のカウンタ及びメモリとしてマルチレベルセルを有するメモリを用いると、画素を小さくすることができる。
【００５０】
以上のように、本実施形態によると、光電変換部と参照電圧保持容量を同時にリセットし、光電変換部と参照電圧保持容量の電位差を波形整形機能を有する差動増幅器で増幅することで、フォトン1個をカウントをするもので、従来に比べ低消費電力で誤動作の少ないフォトンカウント型イメージセンサを実現することができる。
【００５１】
また、本発明ではフォトンの検出と同時に、光電変換部をリセットする機能を有するセルフリセット回路を備えたフォトンカウントユニット、カウンタ、メモリにより構成された画素を2次元マトリクス状に配置することで、所定時間のフレームレートで動画をグローバルシャッタ方式で撮像できることができるフォトンカウント型のイメージセンサを実現できる。
【００５２】
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
【産業上の利用可能性】
【００５３】
以上説明したように、本開示によれば、半導体素子の特性にばらつきがあっても、入射フォトンのカウントを低消費電力で行うことができるので、本発明は、イメージセンサ等について有用である。
【符号の説明】
【００５４】
１２  フォトダイオード（光電変換部）
１４  リセットトランジスタ（リセット回路）
２０  差動増幅器
２３，２４  デュアルゲートトランジスタ
３４  参照電圧保持容量
３６  スイッチトランジスタ（スイッチ）
４０  セルフリセット回路
７２  非同期カウンタ
７４  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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