(57)【要約】【課題】半導体チップを基板にフェイスダウン実装してなるフェイスダウン型実装構造において、半導体チップと基板電極との接続状態を適切に視認できるようにする。【解決手段】一方の主面１１に主面電極１４を有する半導体チップ１０と、一面２１上に基板電極２２を有する基板２０とを備え、一方の主面１１を基板２０の一面２１に対向させた状態で、半導体チップ１０が基板２０の一面２１上に搭載されてなるフェイスダウン実装型の実装構造において、半導体チップ１０の一方の主面１１の外郭に位置する側面１３には、主面電極１４と導通し一方の主面１１から側面１３に亘って延設された導体部１５が設けられており、半導体チップ１０の側面１３にて、導体部１５と基板電極２２とが導電性接合材３０を介して接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の主面（１１）に主面電極（１４）を有するチップ（１０）と、
一面（２１）上に導電性を有する被接合体（２２、２３）を有する基板（２０）とを備え、
前記一方の主面（１１）を前記基板（２０）の前記一面（２１）に対向させた状態で、前記チップ（１０）が前記基板（２０）の前記一面（２１）上に搭載されてなるフェイスダウン型実装構造において、
前記チップ（１０）の前記一方の主面（１１）の外郭に位置する側面（１３）には、前記主面電極（１４）と導通し前記一方の主面（１１）から前記側面（１３）に亘って延設された導体部（１５）が設けられており、
前記チップ（１０）の前記側面（１３）にて、前記導体部（１５）と前記被接合体（２２、２３）とが導電性接合材（３０）を介して接続されていることを特徴とするフェイスダウン型実装構造。
【請求項２】
前記導体部（１５）は、一端が前記一方の主面（１１）にて前記主面電極（１４）に接続され、他端側が前記一方の主面（１１）から前記側面（１３）まで連続して延びる導体膜よりなるものであることを特徴とする請求項１に記載のフェイスダウン型実装構造。
【請求項３】
前記一方の主面（１１）から前記側面（１３）に渡って、前記導体部（１５）と前記被接合体（２２）とが導電性接合材（３０）を介して接続されていることを特徴とする請求項２に記載のフェイスダウン型実装構造。
【請求項４】
前記半導体チップ（１０）において前記一方の主面（１１）と前記側面（１３）とがなす内角（θ）が鈍角であることを特徴とする請求項１ないし３のいずれか１つに記載のフェイスダウン型実装構造。
【請求項５】
前記半導体チップ（１０）の前記一方の主面（１１）と前記基板（２０）の前記一面（２１）との間には、前記半導体チップ（１０）と前記基板（２０）とを接着する非導電性のアンダーフィル材（４０）が介在していることを特徴とする請求項１ないし４のいずれか１つに記載のフェイスダウン型実装構造。
【請求項６】
前記半導体チップ（１０）は複数個備えられ、
すべての前記半導体チップ（１０）が前記一方の主面（１１）を前記基板（２０）の前記一面（２１）に向けた状態で、前記複数個の前記半導体チップ（１０）は積層されて積層体（１００）を形成しており、
前記複数個の前記半導体チップ（１０）の前記側面（１３）に、個々の前記半導体チップ（１０）の前記導体部（１５）同士をつなぐように導電性材料（６０）が設けられることにより、前記複数個の前記半導体チップ（１０）同士が電気的に接続されており、
前記積層体（１００）のうち前記基板（２０）の前記一面（２１）と対向する前記半導体チップ（１０）の前記側面（１３）にて、前記導体部（１５）と前記被接合体（２２、２３）との前記導電性接合材（３０）を介した接続が行われていることを特徴とする請求項１ないし５のいずれか１つに記載のフェイスダウン型実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体などよりなるチップをフェイスダウンで基板上に搭載するフェイスダウン型実装構造に関する。
【背景技術】
【０００２】
一般に、この種のフェイスダウン型実装構造としては、一方の主面に主面電極を有する半導体などよりなるチップと、一面上に基板電極などの導電性を有する被接合体を有する基板とを備え、一方の主面を基板の一面に対向させた状態、いわゆるフェイスダウンの状態で、チップを基板の一面上に搭載し、チップと基板との間にて主面電極と基板電極とを、バンプ等を介して接続してなるものが提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−８５４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このフェイスダウン型実装構造においては、基板の一面上から見て、チップと基板との両電極同士の接続部がチップの下に隠れて見えないため、その接続状態を視認することができない。そのため、当該接続状態の確認は、別途行う電気的検査に委ねられる。
【０００５】
本発明は、上記問題に鑑みてなされたものであり、チップを基板にフェイスダウン実装してなるフェイスダウン型実装構造において、チップと被接合体との接続状態を適切に視認できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、一方の主面（１１）に主面電極（１４）を有するチップ（１０）と、
一面（２１）上に導電性を有する被接合体（２２、２３）を有する基板（２０）とを備え、
一方の主面（１１）を基板（２０）の前記一面（２１）に対向させた状態で、チップ（１０）が基板（２０）の一面（２１）上に搭載されてなるフェイスダウン型実装構造において、
チップ（１０）の一方の主面（１１）の外郭に位置する側面（１３）には、主面電極（１４）と導通し一方の主面（１１）から側面（１３）に亘って延設された導体部（１５）が設けられており、
チップ（１０）の側面（１３）にて、導体部（１５）と被接合体（２２、２３）とが導電性接合材（３０）を介して接続されていることを特徴とする。
【０００７】
それによれば、チップ（１０）をフェイスダウン実装したときに、基板（２０）の一面（２１）上の被接合体（２２）とチップ（１０）の側面（１３）の導体部（１５）とが、導電性接合材（３０）を介して接続されることで、チップ（１０）と被接合体（２２）との接続がなされるが、この導体部（１５）における接続部分は、チップ（１０）の下に隠れることなく視認できる。そのため、チップ（１０）と被接合体（２２）との接続状態を適切に視認することができる。
【０００８】
ここで、請求項２に記載の発明のように、請求項１に記載のフェイスダウン型実装構造においては、導体部（１５）は、一端が一方の主面（１１）にて主面電極（１４）に接続され、他端側が一方の主面（１１）から側面（１３）まで連続して延びる導体膜よりなるものにできる。
【０００９】
さらに、請求項３に記載の発明のように、請求項２のフェイスダウン型実装構造において、一方の主面（１１）から側面（１３）に渡って、導体部（１５）と被接合体（２２）とが導電性接合材（３０）を介して接続されているものにすれば、導体部（１５）と被接合体（２２）との接続強度の向上という点で好ましい。
【００１０】
また、請求項４に記載の発明では、請求項１ないし３のいずれか１つに記載のフェイスダウン型実装構造において、半導体チップ（１０）において一方の主面（１１）と側面（１３）とがなす内角（θ）が鈍角であることを特徴とする。
【００１１】
それによれば、一方の主面（１１）と側面（１３）とがなす内角（θ）が直角もしくはそれ未満である場合に比べて、導体部（１５）が断線しにくいものとなる。
【００１２】
また、請求項５に記載の発明では、請求項１ないし４のいずれか１つに記載のフェイスダウン型実装構造において、半導体チップ（１０）の一方の主面（１１）と基板（２０）の一面（２１）との間には、半導体チップ（１０）と基板（２０）とを接着する非導電性のアンダーフィル材（４０）が介在していることを特徴とする。
【００１３】
それによれば、アンダーフィル材（４０）によって半導体チップ（１０）と基板（２０）との機械的接続強度が補強される。
【００１４】
また、請求項６に記載の発明では、請求項１ないし５のいずれか１つに記載のフェイスダウン型実装構造において、半導体チップ（１０）は複数個備えられ、
すべての半導体チップ（１０）が一方の主面（１１）を基板（２０）の一面（２１）に向けた状態で、複数個の前記半導体チップ（１０）は積層されて積層体（１００）を形成しており、
複数個の前記半導体チップ（１０）の側面（１３）に、個々の半導体チップ（１０）の導体部（１５）同士をつなぐように導電性材料（６０）が設けられることにより、複数個の半導体チップ（１０）同士が電気的に接続されており、
積層体（１００）のうち基板（２０）の一面（２１）と対向する半導体チップ（１０）の側面（１３）にて、導体部（１５）と被接合体（２２、２３）との導電性接合材（３０）を介した接続が行われていることを特徴とする。
【００１５】
それによれば、複数個の半導体チップ（１０）を積層した構成を容易に実現することができ、小型化等の点で好ましい。
【００１６】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【図面の簡単な説明】
【００１７】
【図１】（ａ）は本発明の第１実施形態にかかるフェイスダウン型実装構造の概略断面図であり、（ｂ）は（ａ）中の半導体チップのＡ矢視平面図であり、（ｃ）は、（ａ）中の半導体チップのＢ矢視平面図である。
【図２】上記第１実施形態にかかる実装構造における半導体チップの製造方法を示す工程図である。
【図３】図２（ｃ）に示される導体部形成工程を示す工程図である。
【図４】本発明の第２実施形態にかかる半導体チップの製造工程および実装工程を示す工程図である。
【図５】本発明の第３実施形態にかかるフェイスダウン型実装構造の概略断面図である。
【図６】本発明の第４実施形態にかかるフェイスダウン型実装構造の概略断面図である。
【図７】上記第４実施形態の他の例としてのフェイスダウン型実装構造の概略断面図である。
【図８】本発明の第５実施形態にかかる半導体チップの製造工程を示す工程図である。
【図９】本発明の第６実施形態にかかる半導体チップの製造工程を示す工程図である。
【図１０】本発明の第７実施形態にかかる半導体チップの実装工程を示す工程図である。
【図１１】上記第７実施形態の他の例としての半導体チップの実装工程を示す工程図である。
【図１２】上記第７実施形態のもう一つ他の例を示す概略平面図である。
【図１３】本発明の第８実施形態にかかるフェイスダウン型実装構造の概略平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００１９】
（第１実施形態）
図１において、（ａ）は本発明の第１実施形態に係るフェイスダウン型実装構造Ｓ１の概略断面構成を示す図であり、（ｂ）は、（ａ）中の矢印Ａ方向から視たときの半導体チップ１０の一方の主面１１の概略平面構成を示す図であり、（ｃ）は、（ｂ）中の矢印Ｂ方向から視たときの半導体チップ１０の側面１３の概略平面構成を示す図である。
【００２０】
本実施形態の実装構造Ｓ１は、大きくは、一方の主面１１に主面電極１４を有する半導体チップ１０と、一面２１上に導電性の被接合体としての基板電極２２を有する基板２０とを備え、半導体チップ１０が基板２０の一面２１上にフェイスダウンで実装されてなるフェイスダウン実装型のものである。
【００２１】
半導体チップ１０は、一般的なシリコン半導体などよりなる板状のＩＣチップなどであって、典型的には矩形板状をなし、表裏の関係にある両板面１１、１２が主面とされるものである。このような半導体チップ１０は一般的な半導体プロセスにより形成される。
【００２２】
主面電極１４は、アルミニウムなどよりなるパターニングされた電極であり、半導体チップ１０を外部と電気的に接続するものである。この主面電極１４は、半導体チップ１０における表面である一方の主面１１に配置されていればよいものであり、単数でもよいが、ここでは、典型的なものと同様に、当該一方の主面１１の周辺部に複数個配置されている。
【００２３】
基板２０は、セラミック基板やプリント基板、あるいはリードフレームのアイランドなどの板状をなすものであり、その一面２１には、被接合体としての基板電極２２が設けられている。この基板電極２２は、銅の膜や、タングステンにＮｉめっきを施した膜などよりなるもので、半導体チップ１０の主面電極１４と電気的に接続されるものである。
【００２４】
そして、一方の主面１１を基板２０の一面２１に対向させ、他方の主面１２を基板２０とは反対側に向けた状態で、半導体チップ１０が基板２０の一面２１上に搭載されてなる。このように、半導体チップ１０は、基板２０の一面２１上にフェイスダウン実装されている。
【００２５】
ここで、半導体チップ１０の一方の主面１１の外郭に位置する側面１３、ここでは、矩形板状の半導体チップ１０における４辺に位置する側面１３には、主面電極１４と導通し一方の主面１１から側面１３に亘って延設された導体部１５が設けられている。
【００２６】
具体的には、導体部１５は、一端が一方の主面１１にて主面電極１４に接続され、他端側が一方の主面１１から側面１３まで連続して延びる導体膜よりなる。このような導体膜としての導体部１５は、一般的な無電解めっきにより形成されるＮｉめっきやＣｕめっき等よりなる。
【００２７】
そして、図１に示されるように、半導体チップ１０の側面１３にて、導体部１５と基板電極２２とが導電性接合材３０を介して、電気的および機械的に接続されている。ここでは、基板２０の一面２１上にて被接合体である基板電極２２は、一部が半導体チップ１０の一方の主面１１と重なり、残部が当該一方の主面１１の外側に位置している。
【００２８】
そして、半導体チップ１０の側面１３においては、基板電極２２のうち当該一方の主面１１の外側に位置する部位と導体部１５とが導電性接合材３０を介して接続されている。この導電性接合材３０は、一般的なＡｇペーストなどの導電性接着剤やはんだ等よりなるものである。
【００２９】
次に、本実施形態の半導体チップ１０の基板２０への実装構造Ｓ１の形成方法、つまり、本実施形態のフェイスダウン型実装構造Ｓ１の製造方法について、図２、図３を参照して述べる。
【００３０】
図２は、本実装構造Ｓ１における半導体チップ１０の製造方法を示す工程図であり、各工程におけるワークの概略断面を示している。また、図３は、図２（ｃ）に示される導体部形成工程を示す工程図であり、（ａ）は斜視図、（ｂ）〜（ｅ）は（ａ）中の矢印Ｃ方向から視たときの各工程の状態を示す概略平面図である。
【００３１】
まず、図２（ａ）に示されるように、シリコン半導体などよりなる半導体ウェハ１に対して、一般的な半導体プロセスにより、図示しないトランジスタなどの素子および主面電極１４を形成する（主面電極形成工程）。
【００３２】
次に、図２（ｂ）に示されるように、ダイシングカットやエッチングなどにより、半導体ウェハ１のスクライブ領域をハーフカットする（ハーフカット工程）。ここで、半導体チップ１０における一方の主面１１側からハーフカットを行い、これにより、ハーフカットされた部分に形成された溝の側面１３が、最終的に半導体チップ１０における側面１３となる。
【００３３】
続いて、図２（ｃ）に示される導体部形成工程を行い、フォトリソグラフ法を用いて上記ＮｉめっきやＣｕめっき等よりなる導体部１５を形成する。
【００３４】
この導体部形成工程では、まず、図３（ａ）、（ｂ）に示されるハーフカット終了直後の状態から、図３（ｃ）に示されるように、半導体ウェハ１において、ハーフカット部分の溝を含む半導体チップ１０の一方の主面１１側の面の全体に、フォトレジスト２を形成する。
【００３５】
次に、図３（ｄ）に示されるように、フォトレジスト２をパターニングすることにより、フォトレジスト２を、ハーフカット部分の溝および導体部１３を形成する部位にて開口した形状とする。
【００３６】
続いて、図３（ｅ）に示されるように、このフォトレジスト２の開口部に、無電解めっきなどにより導体部１５を形成し、その後、図３（ｆ）に示されるように、フォトレジスト２を除去する。こうして、導体部１５が形成される。なお、この状態では、各導体部１５は、上記溝に形成される連結部１５ａにより一体化されているが、この連結部１５ａは後に行われる研磨工程による半導体ウェハ１の分割により除去される。
【００３７】
こうして、導体部形成工程を行った後、次に、図２（ｄ）に示されるように、研磨工程を行い、図２（ｅ）に示されるように、半導体ウェハ１を個々の半導体チップ１０の単位に分割する。
【００３８】
具体的には、半導体ウェハ１を支持台４に搭載して支持し、砥石３を用いて、半導体ウェハ１における半導体チップ１０の一方の主面１１となる面とは反対側の面から研磨を行い、半導体ウェハ１を当該反対側の面からハーフカット部分の溝まで薄肉化するとともに、上記連結部１５ａを除去する。これにより、図２（ｅ）に示されるように、導体部１５を有する半導体チップ１０ができあがる。
【００３９】
こうして、できあがった半導体チップ１０は、上記図１に示されるように、基板２０の一面２１上にフェイスダウン実装される。この実装工程では、具体的には、基板１０の一面２１の基板電極２２に導電性接合材３０を配設しておき、一方の主面１１を基板２０の一面２１に対向させ、他方の主面１２を基板２０とは反対側に向けた状態で、導電性接合材３０を介して、半導体チップ１０を基板２０の一面２１上に搭載する。
【００４０】
そして、導電性接合材３０を硬化または固化させる処理等を行えば、導体部１５と基板電極２２とが導電性接合材３０を介して、機械的および電気的に接続される。その結果として、半導体チップ１０と基板電極２２との機械的および電気的接続がなされ、図１に示される本実施形態の実装構造Ｓ１ができあがるのである。
【００４１】
このように、本実施形態によれば、半導体チップ１０を基板２０上にフェイスダウン実装したときに、基板２０の一面２１上の被接合体である基板電極２２と半導体チップ１０の側面１３の導体部１５とが、導電性接合材３０を介して接続されることで、半導体チップ１０と基板電極２２との接続がなされる。
【００４２】
そのため、この導体部１５の接続部分は、半導体チップ１０の一方の主面１１と基板２０の一面２１との間から半導体チップ１０の側面１３にはみ出して位置するので、半導体チップ１０の下に隠れることなく視認できる。よって、本実施形態によれば、半導体チップ１０と被接合体である基板電極２２との接続状態を適切に視認することができる。
【００４３】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体チップ１０の製造工程および実装工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、最終的に、図４（ｄ）に示されるフェイスダウン型実装構造Ｓ２を製造するものであるが、上記第１実施形態との相違点を中心に述べることとする。
【００４４】
まず、本実施形態では、上記同様の主面電極形成工程によって形成された半導体ウェハ１を用意し、これをハーフカット工程に供する。本実施形態のハーフカット工程では、図４（ａ）に示されるように、ハーフカット部分の溝が断面Ｖ字形状の溝となるように、ハーフカットを行う。このようなハーフカットは、ダイシングにおける刃具形状の調整やテーパエッチングなどにより可能である。
【００４５】
次に、図４（ｂ）に示されるように、上記同様にして、導体部形成工程を行い、導体部１５を形成する。その後、図４（ｃ）に示されるように、上記同様にして研磨工程を行い、半導体ウェハ１を個々の半導体チップ１０の単位に分割する。
【００４６】
こうして、できあがった半導体チップ１０は、図４（ｄ）に示されるように、一方の主面１１と側面１３とがなす内角θが鈍角となっている。そして、この半導体チップ１０を、上記同様に、基板２０の一面２１上にフェイスダウン実装することにより、図４（ｄ）に示される本実施形態のフェイスダウン型実装構造Ｓ２ができあがる。
【００４７】
このように、本実施形態によれば、半導体チップ１０において一方の主面１１と側面１３とがなす内角θが鈍角であるものとなるから、当該内角θが直角もしくはそれ未満である場合に比べて、導体部１５が断線しにくいものとなる。
【００４８】
つまり、当該内角θが直角あるいは鋭角の場合、一方の主面１１と側面１３との角部における導体部１５の厚さが薄くなってしまうなどの理由により、当該角部における導体部１５の断線が懸念されるが、本実施形態のように、当該内角θを鈍角にすれば、そのような導体部１５の断線の懸念が低減する。
【００４９】
（第３実施形態）
図５は、本発明の第３実施形態に係るフェイスダウン型実装構造Ｓ３の概略断面構成を示す図である。本実施形態では、上記第１実施形態の実装構造Ｓ１との相違点を中心に述べることとする。
【００５０】
図５に示されるように、本実装構造においては、半導体チップ１０の一方の主面１１と基板２０の一面２１との間に、半導体チップ１０と基板２０とを接着する非導電性のアンダーフィル材４０が介在している。
【００５１】
具体的に、このアンダーフィル材４０としては、半導体電子分野で一般に用いられるアンダーフィル材料である電気絶縁性の樹脂が用いられ、たとえばエポキシ樹脂などよりなる接着剤や、エポキシ樹脂などよりなるフィルム（いわゆるダイアタッチフィルム）などが適用される。
【００５２】
本実施形態の実装構造Ｓ３は、アンダーフィル材４０を介して、基板２０上に半導体チップ１０をフェイスダウン実装することにより形成される。そして、本実施形態によれば、アンダーフィル材４０によって、半導体チップ１０と基板２０との機械的接続強度が補強されるという効果が期待される。なお、本実施形態は、上記第２実施形態とも組み合わせて適用できることはもちろんである。
【００５３】
（第４実施形態）
図６は、本発明の第４実施形態に係るフェイスダウン型実装構造Ｓ４の概略断面構成を示す図である。本実施形態では、上記第１実施形態の実装構造Ｓ１との相違点を中心に述べることとする。
【００５４】
図６に示されるように、本実装構造Ｓ４においては、基板電極２２の一部が半導体チップ１０の一方の主面１１と重なり合ったものではなく、基板電極２２の全体が半導体チップ１０の一方の主面１１の外側に位置している。
【００５５】
換言すれば、半導体チップ１０は、基板２０の一面２１上において基板電極２２の内側に位置している。このような場合においても、半導体チップ１０の側面１３において、導体部１５と基板電極２２とが導電性接合材３０を介して接続されており、半導体チップ１０と基板電極２２との機械的および電気的接続がなされている。
【００５６】
また、図７は、本第４実施形態の他の例としてのフェイスダウン型実装構造Ｓ５の概略断面構成を示す図である。この図７の例では、本実施形態の実装構造において、さらに、上記図５に示したものと同様のアンダーフィル材４０を、半導体チップ１０の一方の主面１１と基板２０の一面２１との間に介在させている。
【００５７】
この場合も、上記同様のアンダーフィル材４０による機械的強度の補強という効果が期待される。なお、図６、図７に示した本実施形態の実装構造Ｓ４、Ｓ５は、上記第２実施形態とも組み合わせて適用できることはもちろんである。
【００５８】
（第５実施形態）
図８は、本発明の第５実施形態に係る半導体チップ１０の製造工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、上記図５、図７に示したアンダーフィル材４０を用い、このアンダーフィル材４０に上記ダイアタッチフィルム（以下、ＤＡＦと略す）を用いた例を提供するものである。
【００５９】
まず、本実施形態では、上記同様の主面電極形成工程によって形成された半導体ウェハ１を用意し、これをハーフカット工程に供し、その後、上記同様にして導体部形成工程を行い、導体部１５を形成する（図８（ａ）参照）。
【００６０】
次に、本実施形態では、図８（ｂ）に示されるように、半導体ウェハ１における一方の主面１１となる面を、ＤＡＦ５に押し付けて貼り付ける。このＤＡＦ５は、半導体ウェハ１とは反対側の面がフィルム支持体６に貼り付けられて支持されている。
【００６１】
そして、上記同様に、砥石３を用いて、半導体ウェハ１における半導体チップ１０の一方の主面１１となる面とは反対側の面から研磨を行い、半導体ウェハ１を当該反対側の面からハーフカット部分の溝まで薄肉化するとともに、上記連結部１５ａを除去する。
【００６２】
ここまでの状態が図８（ｃ）に示され、分割された半導体チップ１０は共通のＤＡＦ５に貼り付けられている。その後、図８（ｄ）に示されるように、ダイシングやエッチングなどにより、半導体チップ１０間の余分なＤＡＦ５を除去する。
【００６３】
そして、この一方の主面１１にＤＡＦ５が貼りついている個々の半導体チップ１０を、フィルム支持体６から剥がし、これを基板電極２２に導電性接合材３０が配設されている基板２０の一面２１に対して、ＤＡＦ５を介して搭載する。これにより、上記図５、図７に示したようなＤＡＦよりなるアンダーフィル材４０を適用した半導体チップ１０の実装構造ができあがる。
【００６４】
本実施形態の場合、半導体チップ１０とアンダーフィル材４０としてのＤＡＦとが一体化しているので、半導体チップ１０の基板２０への搭載前に、アンダーフィル材４０を基板２０上に配設する工程が不要となるから、製造コストの低減等が期待できる。なお、本実施形態は、上記第２実施形態とも組み合わせて適用できることはもちろんである。
【００６５】
（第６実施形態）
図９は、本発明の第６実施形態に係る半導体チップ１０の製造工程を示す工程図であり、同工程におけるワークの概略断面を示している。
【００６６】
上記実施形態では、導体部１５をめっきによる導体膜としたが、ＡｇペーストやＣｕペーストなどにより形成される導体膜であってもよい。この場合、図９に示されるように、たとえばインクジェットノズル７によりペーストを塗布し、これを硬化させることで導体部１５を形成できる。
【００６７】
（第７実施形態）
図１０は、本発明の第７実施形態に係る半導体チップ１０の実装工程を示す工程図であり、各工程におけるワークの概略断面を示している。本実施形態は、最終的に、図１０（ｃ）に示されるフェイスダウン型実装構造Ｓ６を製造するものであるが、上記第１実施形態との相違点を中心に述べることとする。
【００６８】
本実施形態の実装構造Ｓ６においては、図１０（ｃ）に示されるように、半導体チップ１０が複数個備えられており、すべての半導体チップ１０が一方の主面１１を基板２０の一面２１に向けた状態で、複数個の半導体チップ１０は積層されて積層体１００を形成している。そして、この積層体１００は、その積層方向を基板２０の一面２１に垂直な方向に沿わせた状態で、基板２０の一面２１に搭載されている。
【００６９】
ここで、個々の半導体チップ１０間、すなわち互いに隣り合う一方の半導体チップ１０の一方の主面１１と他方の半導体チップ１０の他方の主面１２との間には、導電性もしくは非導電性の接着部材５０が介在しており、この接着部材５０により半導体チップ１０同士が固定されている。この接着部材５０としては、たとえばエポキシ系の接着剤や接着フィルムなどが挙げられる。
【００７０】
そして、積層体１００においては、複数個の半導体チップ１０の側面１３にて、個々の半導体チップ１０の導体部１５同士をつなぐように導電性材料６０が設けられることにより、複数個の半導体チップ１０同士が電気的に接続されている。この導電性材料６０としては、上記した導電性接合材３０に適用されるペースト材料の中から選択されたものを採用することができ、ディスペンス法などで塗布することにより形成される。
【００７１】
そして、積層体１００のうち基板２０の一面２１と対向する半導体チップ１０、すなわち最も基板２０に近い最下層の半導体チップ１０の側面１３にて、上記第１実施形態と同様に、導体部１５と被接合体である基板電極２２との導電性接合材３０を介した接続が行われている。
【００７２】
図１０の例では、図１０（ａ）に示されるように、複数個の半導体チップ１０の一方の主面１１にそれぞれ接着部材５０を取り付け、次に、最下層の半導体チップ１０を基板２０の一面２１に搭載し、その上に、順に上層の半導体チップ１０を積み重ねていき、すべての半導体チップ１０を積層した積層体１００を形成する。
【００７３】
その後、側面１３の導体部１５同士をつなぐように、導電性材料６０を塗布して配設するとともに、最下層の半導体チップ１０の側面１３の導体部１５と基板電極２２とをつなぐように、導電性接合材３０を塗布などより配設する。ここで、導電性接合材３０と導電性材料６０とは異種材料であって別々に配設するものでもよいが、同一材料として一括して配設するようにしてもよい。
【００７４】
こうして、導電性接合材３０および導電性材料６０を硬化させる等により、本実施形態のフェイスダウン型実装構造Ｓ６が完成する。本実施形態によれば、複数個の半導体チップ１０を積層した構成を容易に実現することができ、基板２０の一面２１における占有スペースの低減に有利であり、体格の小型化等の利点がある。なお、図１０の例の場合、最下層の半導体チップ１０と基板２０との間の接着部材５０が上記アンダーフィル材の機能を有する。
【００７５】
また、図１１は、本第７実施形態の他の例としての半導体チップ１０の実装工程を示す工程図である。上記図１０の例では、複数個の半導体チップ１０を１個ずつ、基板２０の一面２１上に積み重ねていったが、この図１１の例では、予め積層体１００を形成してから、これを基板２０に搭載するものである。
【００７６】
この場合、接着部材６０を介して積層体１００を形成した後、図１１（ａ）に示されるように、側面１３の導体部１５同士をつなぐように、導電性材料６０を塗布して配設する。
【００７７】
その後は、この導電性材料６０が設けられた積層体１００を、上記第１実施形態と同様に、導電性接合材３０を介して基板２０の一面２１に搭載すれば、図１１（ｂ）に示されるフェイスダウン型実装構造Ｓ７ができあがる。なお、図１１の例においても、最下層の半導体チップ１０と基板２０との間に上記アンダーフィル材を介在させてよいことはもちろんである。
【００７８】
また、図１２は、本第７実施形態のもう一つの例を示す概略平面図である。図１２に示されるように、積層体１００の各半導体チップ１０について、側面１３の導体部１５同士を導電性材料６０により接続する場合は、各半導体チップ１０間で同じ列に位置する導体部１５同士を導電性材料６０で接続してもよいが、導電性材料６０を千鳥状に形成することで異なる列に位置する導体部１５同士を接続するようにしてもよい。
【００７９】
なお、本実施形態のような積層体１００においても、上記第２実施形態のように、一方の主面１１と側面１３とがなす内角θを鈍角である構成を採用できることは、もちろんである。
【００８０】
（第８実施形態）
図１３は、本発明の第８実施形態に係るフェイスダウン型実装構造Ｓ８の概略平面構成を示す図である。基板２０の一面２１上において半導体チップ１０の導体部１５と導電性接合材３０を介して接続される被接合体としては、電子部品２３であってもよい。
【００８１】
図１３の例では、基板２０の一面２１に部品ランド２４が設けられ、この部品ランド２４上にダイマウント材などにより電子部品２３が搭載されている。この電子部品２３としては、たとえば表面に電極を有するチップコンデンサなどが挙げられる。
【００８２】
そして、半導体チップ１０は、側面１３の導体部１５を電子部品２３に対向させて、電子部品２３の隣に配置され、導体部１５と電子部品２３の図示しない電極とが導電性接合材３０を介して電気的および機械的に接続されている。
【００８３】
（他の実施形態）
なお、たとえば上記図２に示したように、半導体ウェハ１をハーフカットして側面１３を形成し、そこに導体部１５をめっきで形成する場合、ハーフカット後、紫外線を半導体ウェハ１のうちめっき形成部分に選択的に照射することにより、照射部位を親水面、非照射部位を疎水面とすれば、親水面にのみめっきが付くことで導体部１５の形成が容易となる。
【００８４】
また、導体部としては、主面電極１４と同一材料、たとえばスパッタなどにより形成されるアルミの膜などであってもよい。この場合、主面電極１４と導体部１５とが一体の連続した膜となるが、たとえば上記ハーフカット後に、主面電極１４と導体部１５とをスパッタなどにより形成すればよい。
【００８５】
また、基板２０の一面２１上の被接合体としては、当該一面２１上に存在して半導体チップ１０の導体部１５と導電性接合材３０を介して接続される導電性のものであればよく、上記した基板電極２２や電子部品２３等に限定されるものではない。
【００８６】
また、チップとしては、上記した半導体よりなる半導体チップ１０に限定するものではなく、たとえば、絶縁性のセラミックや金属、あるいは樹脂などよりなるものであってもよい。
【符号の説明】
【００８７】
１０        半導体チップ
１１        半導体チップの一方の主面
１３        半導体チップの側面
１４        主面電極
１５        導体部
２０        基板
２１        基板の一面
２２        基板電極
２３        電子部品
３０        導電性接合材
４０        アンダーフィル材
６０        導電性材料
１００      積層体
Ｓ１〜Ｓ８  フェイスダウン型実装構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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