(57)【要約】【課題】半導体リレーを多段の階層構造としている場合に、正確なタイミング校正を行うことを目的とする。【解決手段】本発明の半導体試験装置２は、ＤＵＴ１の試験を行うための信号を出力する複数のドライバ１０と、ドライバ１０の出力側に接続した出力抵抗１２と、ドライバ１０のタイミングを校正するために設けた基準コンパレータ６と、２以上のドライバ１０から１つのドライバ１０を選択する校正リレー３０を１つのリレー群として多段の階層構造としたドライバ選択部５と、リレー群の中で１つの校正リレー３０のみをオンにし、他の校正リレー３０をオフに制御するリレー制御部３１と、を備えている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
被試験デバイスの試験を行うための信号を出力する複数のドライバと、
当該ドライバの出力側に接続した出力抵抗と、
前記ドライバのタイミングを校正するために設けた基準コンパレータと、
２以上の前記ドライバから１つのドライバを選択するリレーを１つのリレー群として多段の階層構造としたドライバ選択部と、
前記リレー群の中で１つのリレーのみをオンにし、他のリレーをオフに制御するリレー制御部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記出力抵抗は、前記ドライバの出力側の経路のインピーダンスと整合させていること
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記被試験デバイスが接続される経路にこの経路とインピーダンスを整合した終端抵抗を接続したこと
を特徴とする請求項１または２記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに信号を出力して試験を行うドライバを備える半導体試験装置に関し、特にドライバのタイミングを校正する半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置はＤＵＴの試験を行うためのカード（ピンエレクトロニクスカード）を１枚または複数枚装着しており、ＤＵＴに信号を出力するドライバおよびＤＵＴからの応答信号を比較するコンパレータを各ピンエレクトロニクスカードに設けている。
【０００３】
各ピンエレクトロニクスカードには複数のドライバを搭載している。そして、各ドライバから信号を出力してＤＵＴの試験を行うようにしている。各ドライバはそれぞれ独自のタイミングで動作を行っている。よって、各ドライバが信号を出力するタイミングを調整するタイミング校正が行われる。
【０００４】
タイミング校正は各ドライバに接続された基準コンパレータにドライバから信号を入力させて行う。この種の技術が特許文献１に開示されている。特許文献１の技術では、ドライバと基準コンパレータとの間には複数の半導体リレーを設けた信号選択回路が設けられている。そして、信号選択回路により１つのドライバと基準コンパレータとの間が接続されるようにしている。
【０００５】
信号選択回路は多段の階層構造になっており、複数のドライバの中から１つのドライバのみが基準コンパレータに接続されるようにしている。この状態でドライバから基準コンパレータに信号を出力してタイミング校正を行う。図５はピンエレクトロニクスカードに４つのドライバを設けた場合において、２段の階層構造により１つのドライバを選択する場合を示している。
【０００６】
ドライバ１１０（１１０−１〜１１０−４）は信号を出力しており、最終的に１つのドライバ１１０が基準コンパレータ１０６に接続される。各ドライバ１１０の出力側にはインピーダンスの整合を図るための出力抵抗１１２が接続され、その後の経路は校正経路Ｌ１１１〜Ｌ１１４となる。
【０００７】
校正経路Ｌ１１１、Ｌ１１２には半導体リレー（校正リレー１３０−１、１３０−２）が設けられており、何れか１つのドライバ１１０が選択される。校正経路Ｌ１１３、Ｌ１１４には半導体リレー（校正リレー１３０−３、１３０−４）が設けられており、何れか１つのドライバ１１０が選択される。
【０００８】
校正経路Ｌ１１５、Ｌ１１６には半導体リレー（校正リレー１３０−５、１３０−６）が設けられており、選択された２つのドライバ１１０のうち何れか１つを選択する。これにより、最終的に１つのドライバ１１０が基準コンパレータ１０６に接続される。なお、基準コンパレータ１０６には終端抵抗１２１が接続され、この終端抵抗１２１はグランド１２２により接地される。
【０００９】
以上のような２段の階層構造とすることで、４つのドライバ１１０のうち１つのドライバ１１０を基準コンパレータ１０６に接続する。そして、タイミング校正の対象となるドライバ１１０から信号を基準コンパレータ１０６に出力させて、ドライバ１１０のタイミングと基準コンパレータ１０６のタイミングとを調整する。これにより、タイミング校正が行われる。そして、順次接続するドライバ１１０を切り替えることで、全てのドライバ１１０のタイミング校正を行う。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１０２０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ドライバ１１０のタイミング校正を行うときには、対象となるドライバ１１０のみを基準コンパレータ１０６と接続し、他のドライバ１１０は接続されないようにする。つまり、タイミング校正の対象となるドライバ１１０のみが基準コンパレータ１０６に接続されるように各校正リレー１３０（１３０−１〜１３０−６の総称）をオンにし、それ以外の校正リレー１３０はオフにする制御を行う。
【００１２】
タイミング校正の対象となるのがドライバ１１０−１である場合には、校正リレー１３０−１および１３０−５のみをオンにし、それ以外の校正リレー１３０はオフにする。これにより、ドライバ１１０−１のみが基準コンパレータ１０６に接続された状態になる。
【００１３】
図５の例では４つのドライバ１１０および６つの校正リレー１３０を設けているが、実際には多数のドライバ１１０および校正リレー１３０が設けられている。そして、各校正リレー１３０のオンまたはオフの制御は設定により行っている。このとき、必要な校正リレー１３０をオンにして、それ以外の校正リレー１３０は必ずオフにする設定を行なう。
【００１４】
ドライバ１１０と基準コンパレータ１０６との間を接続するための校正リレー１３０以外の校正リレー１３０をオンにすると、誤って基準コンパレータ１０６に意図しないドライバ１１０が接続された状態になるためである。従って、必要な校正リレー１３０はオンにするが、それ以外の校正リレー１３０は画一的にオフにする設定を行なう。これにより、設定ミスを防ぎ、設定の容易性も向上する。
【００１５】
図５の例でタイミング校正の対象となるのがドライバ１１０−１である場合、校正リレー１３０−６をオフにしておけば、校正リレー１３０−３および１３０−４はオンまたはオフの何れに設定してもよい。ただし、これらのうち何れかまたは両者をオンに設定するようにすると、不要な校正リレー１３０をオンにする設定が必要になる。このため、設定の確実性および容易性の観点から、不要な校正リレー１３０−３および１３０−４はオフにする制御を行う。
【００１６】
校正リレー１３０は半導体リレーであり、機械式のリレーとは異なり、オフにしたとしても信号の一部が透過する。図５の場合では、校正リレー１３０−６をオフにしても信号の一部が透過し、校正経路Ｌ１６を通って校正リレー１３０−３および１３０−４に到達する。
【００１７】
校正リレー１３０−３および１３０−４はオフになっており、信号の一部が透過するものの、大半が反射をする。つまり、校正経路Ｌ１１６から見ればオープンスタブの状態になっている。よって、これらの校正リレー１３０−３および１３０−４で反射した信号が校正リレー１３０−６を通って基準コンパレータ１０６に入力される。
【００１８】
基準コンパレータ１０６はドライバ１１０−１からの信号を入力することでタイミング校正を行っている。このドライバ１１０−１からの信号に前記の反射した信号が重畳される。このために、基準コンパレータ１０６はドライバ１１０からの信号を正確に検出できなくなる。タイミング校正はドライバ１１０からの信号に基づいて行うため、反射した信号が重畳されることで、正確なタイミング校正を行うことができなくなる。
【００１９】
そこで、本発明は、半導体リレーを多段の階層構造としている場合に、正確なタイミング校正を行うことを目的とする。
【課題を解決するための手段】
【００２０】
以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスの試験を行うための信号を出力する複数のドライバと、当該ドライバの出力側に接続した出力抵抗と、前記ドライバのタイミングを校正するために設けた基準コンパレータと、２以上の前記ドライバから１つのドライバを選択するリレーを１つのリレー群として多段の階層構造としたドライバ選択部と、前記リレー群の中で１つのリレーのみをオンにし、他のリレーをオフに制御するリレー制御部と、を備えたことを特徴とする。
【００２１】
この半導体試験装置によれば、オフにされたリレーを信号が透過したとしても、リレー群の中の何れか１つのリレーが必ずオンになっているため、最終的に出力抵抗にまで導かれる。そして、この出力抵抗で信号が終端されることで、信号の反射の影響を少なくすることができる。これにより、正確なタイミング校正を行うことができる。
【００２２】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記出力抵抗は、前記ドライバの出力側の経路のインピーダンスと整合させていることを特徴とする。
【００２３】
この半導体試験装置によれば、ドライバの出力側の経路と出力抵抗とがインピーダンス整合されているため、終端された信号が反射しなくなる。これにより、正確なタイミング校正を行うことができる。
【００２４】
本発明の第３の半導体試験装置は、第１または第２の半導体試験装置であって、前記被試験デバイスが接続される経路にこの経路とインピーダンスを整合した終端抵抗を接続したことを特徴とする。
【００２５】
この半導体試験装置によれば、被試験デバイスが接続される経路に終端抵抗を接続している。タイミング校正を行うときには被試験デバイスとの接続はリレーによりオフにしているが、このリレーを信号が透過することがある。このため、終端抵抗を設けていることで、信号が終端されて反射しなくなり、正確なタイミング校正を行うことができる。
【発明の効果】
【００２６】
本発明は、多段の階層構造により複数のドライバから１つのドライバを選択して基準コンパレータに接続してタイミング校正を行うときに、リレー群の中の１つのリレーは必ずオンにしている。これにより、オフにしたリレーを透過した信号は必ず終端抵抗まで導かれて終端されるため、反射の影響がなくなる。これにより、正確なタイミング校正を行うことができる。
【図面の簡単な説明】
【００２７】
【図１】半導体試験装置の構成を示すブロック図である。
【図２】ドライバ選択部の構成を示すブロック図である。
【図３】実施形態のドライバから基準コンパレータまでの経路を示す図である。
【図４】変形例のドライバから基準コンパレータまでの経路を示す図である。
【図５】従来のドライバから基準コンパレータまでの経路を示す図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、本発明の実施形態について説明する。図１はＤＵＴ（Device Under Test）１の試験を行う半導体試験装置２の概略を示している。ＤＵＴ１は半導体試験装置２が試験を行う対象となる被試験デバイスである。図中ではＤＵＴ１の個数は１つになっているが、複数を設けるようにしてもよい。半導体試験装置２はピンエレクトロニクスカード（図中ではＰＥカード）３を有して構成している。ピンエレクトロニクスカード３は１枚を装着してもよいし、複数枚を装着してもよい。
【００２９】
ピンエレクトロニクスカード３はｎ（ｎは２以上の整数）個の駆動部４−１〜４−ｎ（総称して駆動部４）とドライバ選択部５と基準コンパレータ６とを備えて構成している。駆動部４はドライバ１０とコンパレータ１１と出力抵抗１２とを備えている。
【００３０】
ドライバ１０はＤＵＴ１に対して信号を出力している。この信号に基づいてＤＵＴ１が応答信号を出力し、出力された応答信号がコンパレータ１１に入力される。コンパレータ１１は所定の閾値と入力した信号との電圧の比較を行い、ＤＵＴ１の良否判定を行う。コンパレータ１１はドライバ１０の出力側に接続されている。出力抵抗１２はドライバ１０の出力側に接続している。
【００３１】
駆動部４の出力側の経路Ｌ１は、途中で校正経路Ｌ２と試験経路Ｌ３とに分岐する。このうち試験経路Ｌ３に半導体のリレー（試験リレー２０）が設けられている。試験リレー２０はＤＵＴ１とピンエレクトロニクスカード３との間の接続をオンとオフとに切り替える。タイミング校正を行うときには試験リレー２０をオフにし、ＤＵＴ１の試験を行うときにはオンにする。
【００３２】
校正経路Ｌ２はドライバ１０のタイミング校正を行うための経路であり、ドライバ選択部５に入力される。ドライバ選択部５はｎ個のドライバ１０（校正経路Ｌ２）の中から１つのドライバ１０を選択して基準コンパレータ６と接続させる。各校正経路Ｌ２には複数の半導体のリレー（校正リレー３０）を設けてある。
【００３３】
図２はドライバ選択部５の一例を示しており、ｎ個のドライバ１０から１つのドライバ１０を選択している。最初に、２つのドライバ１０から１つのドライバ１０を選択している。このために、２つのドライバ１０からの経路に校正リレー３０を設けており、２つの校正リレー３０を１つのリレー群としている。そして、各リレー群の校正リレー３０を制御することで、１つのドライバ１０が選択される。
【００３４】
最もドライバ１０に近い側のリレー群を１段目のリレー群とする。１段目のリレー群により選択されたドライバ１０の個数は半分になる。次に、２段目のリレー群を設けて、さらに選択するドライバ１０の個数を半分にする。以上を繰り返すことで、最終的に１つのドライバ１０が選択される。
【００３５】
つまり、多段の階層構造としてリレー群を構成しており、トーナメント方式によりｎ個のドライバ１０の中から１つのドライバ１０を選択している。なお、ここでは、１つのリレー群は２つの校正リレー３０により構成していたが、３つ以上の校正リレー３０により１つのリレー群を構成してもよい。
【００３６】
図３はｎ＝４として、４個のドライバ１０（１０−１〜１０−４）から１つのドライバ１０を選択して基準コンパレータ６に接続する状態を示している。同図に示す複数の校正リレー３０（３０−１〜３０−６）とリレー制御部３１とによりドライバ選択部５が構成される。
【００３７】
各ドライバ１０の出力側には出力抵抗１２が接続されており、その後には校正経路Ｌ１１〜Ｌ１４が接続されている。校正経路Ｌ１１〜Ｌ１４は所定のインピーダンスを有しており、出力抵抗１２は校正経路Ｌ１１〜Ｌ１４のインピーダンスと整合させている。これにより、信号の終端を図っている。なお、厳密にインピーダンスを整合させなくても信号の終端を図ることができるが、理想的にはインピーダンスを完全に整合させた方がよい。
【００３８】
校正経路Ｌ１１、Ｌ１２には校正リレー３０−１、３０−２が設けられており、これら校正リレー３０−１、３０−２により１つのリレー群が形成される。そして、このリレー群の中から１つのドライバ１０が選択される。同様に、校正経路Ｌ１３、Ｌ１４には校正リレー３０−３、３０−４が設けられており、これら校正リレー３０−３、３０−４により１つのリレー群が形成される。そして、このリレー群の中から１つのドライバ１０が選択される。以上が１段目のリレー群になる。
【００３９】
校正経路Ｌ１５、Ｌ１６には校正リレー３０−５、３０−６が設けられており、これら校正リレー３０−５、３０−６により１つのリレー群が形成される。そして、選択された２つのドライバ１０の中から１つのドライバ１０が選択される。これが２段目のリレー群になる。よって、２段の階層構造とすることで、最終的に１つのドライバ１０が基準コンパレータ６に接続される。
【００４０】
以下、図３を用いて動作について説明する。同図に示す４つのドライバ１０の全てについてタイミング校正を行う。このために、基準コンパレータ６に接続するドライバ１０を順次切り替えて、ドライバ１０から基準コンパレータ６に信号を出力させる。そして、ドライバ１０のタイミングと基準コンパレータ６のタイミングとを一致させるようにタイミング校正を行う。
【００４１】
従って、各ドライバ１０−１〜１０−４のうち何れか１つを基準コンパレータ６と接続する。ここでは、まずドライバ１０−１を接続する場合について説明する。この場合には、校正リレー３０−１および３０−５をオンにする。そして、校正リレー３０−２および３０−６をオフにする。これにより、基準コンパレータ６はドライバ１０−１にのみ接続された状態になり、この状態でタイミング校正を開始することができる。
【００４２】
校正リレー３０−３および３０−４については、３０−３をオンにし、３０−４はオフにする制御を行う。リレー制御部３１は１つのリレー群を構成する２以上の校正リレー３０のうち１つのみをオンにし、それ以外をオフにする制御を行う。よって、１つのリレー群を構成する校正リレー３０−３および３０−４のうち１つをオンにし（ここでは３０−３をオン）にし、残りをオフにする（ここでは３０−４をオフ）。なお、校正リレー３０−４をオンにして、３０−３をオフにしてもよい。
【００４３】
この状態でドライバ１０−１から信号を出力する。校正リレー３０−１はオンになっているため、信号は通過して校正経路Ｌ１５に到達する。このとき、校正リレー３０−２にも信号が入力される。校正リレー３０−２は半導体リレーであるために信号の一部が透過する。
【００４４】
透過した信号は校正経路Ｌ１２から出力抵抗１２に到達する。出力抵抗１２は校正経路Ｌ１２とインピーダンスが整合するようにしている。よって、出力抵抗１２で信号は終端されて、反射する信号は生じない。このため、校正リレー３０−２を透過した信号が基準コンパレータ６に入力される信号に影響を与えることがない。
【００４５】
校正リレー３０−５はオンになっているため、校正経路Ｌ１５からの信号は基準コンパレータ６に入力される。これと共に、校正リレー３０−６にも信号が入力される。校正リレー３０−６は半導体リレーであるため、信号の一部が透過する。そして、透過した信号は校正経路Ｌ１６に到達する。
【００４６】
リレー制御部３１は、校正リレー３０−３はオンにし、３０−４をオフにする制御を行っている。よって、校正経路Ｌ１６からの信号は校正リレー３０−３に導かれる。校正リレー３０−３をオンにしているため、校正経路Ｌ１３から出力抵抗１２に信号が流れる。出力抵抗１２は校正経路Ｌ１３とインピーダンスを整合させており、信号を終端させる役割を果たしている。よって、信号が終端されることで、反射する信号を生じない。このため、基準コンパレータ６に入力される信号に影響を与えることがない。
【００４７】
校正リレー３０−４にも僅かに信号が流れ、この信号の一部が透過する。そして、透過した信号は校正経路Ｌ１４から出力抵抗１２に到達する。出力抵抗１２は校正経路Ｌ１４とインピーダンスが整合しており、信号は終端される。よって、反射する信号を生じることがなく、基準コンパレータ６に入力される信号に影響を与えることはない。
【００４８】
従って、オフになっている校正リレー３０を透過した信号が基準コンパレータ６に入力されることがなくなり、タイミング校正の精度に影響を与えることがなくなる。よって、正確なタイミング校正を行うことができる。図３の場合は、４つのドライバ１０を２段の階層構造としているものについて例示したが、多数のドライバ１０を多段の階層構造とした場合も、同じようにオフの校正リレー３０を透過した信号が反射されないようにすることができる。
【００４９】
つまり、多段の階層構造（トーナメント方式）を構成する各リレー群について、リレー群の校正リレー３０のうち必ず１つの校正リレー３０をオンにして、残りをオフにするようにリレー制御部３１が制御を行っている。このため、オフになっている校正リレー３０を透過した信号は必ずドライバ１０の出力抵抗１２にまで導かれる。
【００５０】
そして、出力抵抗１２で信号が終端されることで、信号が反射されなくなる。これにより、オフの校正リレー３０を透過した信号が反射して基準コンパレータ６に入力されることを回避することができ、タイミング校正の精度に影響を与えなくなる。よって、正確なタイミング校正を行うことができる。
【００５１】
次に、図４を用いて変形例について説明する。図１で説明したように、ドライバ１０からの経路Ｌ１は校正経路Ｌ２と試験経路Ｌ３とに分岐している。試験経路Ｌ３はＤＵＴ１に接続される経路であり、ＤＵＴ１の試験時には接続をオンにし、タイミング校正時には接続をオフにするための試験リレー２０（２０−１〜２０−４）を設けている。
【００５２】
試験リレー２０も半導体リレーであり、信号の一部が透過する。よって、タイミング校正時には試験リレー２０を信号が透過する。そして、試験リレー２０を透過した信号が、試験経路Ｌ２１〜Ｌ２４を介してＤＵＴ１に到達する。タイミング校正時にはＤＵＴ１は非接続状態或いはそれに等しい状態になっており、オープンスタブの状態になっている。よって、信号は反射をして、試験経路Ｌ２１〜Ｌ２４を介して試験リレー２０を透過し、基準コンパレータ６に入力される。
【００５３】
このため、ドライバ１０から基準コンパレータ６に入力される信号に前記の反射した信号が影響を及ぼし、タイミング校正の精度を悪化させる。このために、終端抵抗４１−１〜４１−４を設けている。この終端抵抗４１−１〜４１−４はそれぞれグランド４２に接続される。試験経路Ｌ２１〜Ｌ２４には切り替え部４３が設けられており、試験経路Ｌ２１〜Ｌ２４の接続先をＤＵＴ１または終端抵抗４１−１〜４１−４の何れかに切り替えている。
【００５４】
終端抵抗４１−１〜４１−４は試験経路Ｌ２１〜Ｌ２４とインピーダンスを整合させている。これにより、試験リレー２０を透過した信号は終端抵抗４１−１〜４１−４で終端される。よって、反射する信号は生じなくなる。このため、ドライバ１０からの信号に影響を及ぼすことがなく、正確なタイミング校正を行うことができるようになる。
【符号の説明】
【００５５】
１    ＤＵＴ
２    半導体試験装置
３    ピンエレクトロニクスカード
４    駆動部
５    ドライバ選択部
６    基準コンパレータ
１０    ドライバ
１１    コンパレータ
１２    出力抵抗
２０    試験リレー
３０    校正リレー
３１    リレー制御部
４１    終端抵抗
４２    グランド
【図１】
2012154808.tif 000003
【図２】
2012154808.tif 000004
【図３】
2012154808.tif 000005
【図４】
2012154808.tif 000006
【図５】
2012154808.tif 000007