(57)【要約】【課題】より精度の高い高周波信号を発生させることができるダイレクトデジタルシンセサイザー及びこれを用いた電子機器を提供すること。【解決手段】ダイレクトデジタルシンセサイザー１は、位相値と所与の信号波形値との対応関係を表すテーブル情報５ａを記憶する記憶部５と、参照クロック信号７の１周期毎に位相値を変更しながらテーブル情報５ａを参照して対応する信号波形値を読み出すことにより、参照クロック信号７に同期し、かつ、位相が一定値ずつずれたＮ（Ｎ≧２）個のデジタル波形信号２ｘ−１〜２ｘ−Ｎをそれぞれ生成するＮ個のデジタル波形生成部２−１〜２−Ｎと、参照クロック信号７の１／Ｎ周期毎に、Ｎ個のデジタル波形信号から順番に１つのデジタル波形信号を選択する選択部３と、参照クロック信号７の１／Ｎ周期毎に、選択部３が選択するデジタル波形信号をアナログ波形信号に変換するＤ／Ａ変換部４と、を含む。【選択図】図１
2012049585.tif 000002
【特許請求の範囲】
【請求項１】
位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、
参照クロック信号の１周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたＮ（Ｎ≧２）個のデジタル波形信号をそれぞれ生成するＮ個のデジタル波形生成部と、
前記参照クロック信号の１／Ｎ周期毎に、前記Ｎ個のデジタル波形信号から順番に１つのデジタル波形信号を選択する選択部と、
前記参照クロック信号の１／Ｎ周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するＤ／Ａ変換部と、を含む、ダイレクトデジタルシンセサイザー。
【請求項２】
請求項１において、
外部からの入力情報に基づいて、前記Ｎ個のデジタル波形生成部の各々に、前記一定値ずつずれたＮ個の初期位相値をそれぞれ設定する位相設定部をさらに含む、ダイレクトデジタルシンセサイザー。
【請求項３】
請求項２において、
前記位相設定部は、
外部からの入力情報に基づいて、前記Ｎ個のデジタル波形生成部の各々に、前記参照クロック信号の１周期毎に変更させる位相値として同じ値を設定する、ダイレクトデジタルシンセサイザー。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記選択部は、
前記参照クロック信号のＮ倍の周波数の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に１つのデジタル波形信号を選択し、
前記Ｄ／Ａ変換部は、
前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー
【請求項５】
請求項１乃至３のいずれかにおいて、
前記選択部は、
前記参照クロック信号の２倍の周波数の第１の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に２つのデジタル波形信号を選択する第１の部分選択部と、
前記参照クロック信号の２倍の周波数であって前記第１の選択クロック信号と１８０°位相が異なる第２の選択クロック信号に同期して、前記第１の部分選択部が選択する２つのデジタル波形信号から順番に１つのデジタル波形信号を選択する第２の部分選択部と、を含み、
前記Ｄ／Ａ変換部は、
前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第２の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項６】
請求項１乃至３のいずれかにおいて、
前記選択部は、
前記参照クロック信号の２倍の周波数であって互いに１８０°位相が異なる第１の選択クロック信号と第２の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に４つのデジタル波形信号を選択する第１の部分選択部と、
前記参照クロック信号の２倍の周波数であって前記第１の選択クロック信号と９０°位相が異なる第３の選択クロック信号に同期して、前記第１の部分選択部が選択する４つのデジタル波形信号から順番に２つのデジタル波形信号を選択する第２の部分選択部と、
前記参照クロック信号の２倍の周波数であって前記第３の選択クロック信号と１８０°位相が異なる第４の選択クロック信号に同期して、前記第２の部分選択部が選択する２つのデジタル波形信号から順番に１つのデジタル波形信号を選択する第３の部分選択部と、を含み、
前記Ｄ／Ａ変換部は、
前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第３の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項７】
請求項１乃至３のいずれかにおいて、
前記選択部は、
前記参照クロック信号と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号からなる第１のディファレンシャルクロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に２つのデジタル波形信号を選択する第１の部分選択部と、
前記参照クロック信号と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号からなり、前記第１のディファレンシャルクロック信号と９０°位相がずれた第２のディファレンシャルクロック信号に同期して、前記第１の部分選択部が選択する２つのデジタル波形信号から１つのデジタル波形信号を選択する第２の部分選択部と、を含み、
前記Ｄ／Ａ変換部は、
前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第２の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換する、ダイレクトデジタルシンセサイザー。
【請求項８】
請求項１乃至７のいずれかに記載のダイレクトデジタルシンセサイザーを含む、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクトデジタルシンセサイザー及び電子機器に関する。
【背景技術】
【０００２】
核磁気共鳴（ＮＭＲ：Nuclear Magnetic Resonance）装置は、静磁場中に置かれた試料中の観測核に、周波数、位相、振幅などを変調しながら高周波磁場を照射し、その後、観測核から放射される微小な信号を検出し、その信号に含まれている分子構造情報を抽出することによって分子構造を解析する装置である。この高周波磁場を発生させるための変調可能な周波数発振源として、ダイレクトデジタルシンセサイザー（ＤＤＳ：Direct Digital Synthesizer）デバイスが一般的に利用されており、数百ＭＨｚから１ＧＨｚ程度の参照クロック周波数で駆動したデジタル回路により、出力信号の演算を行い、数百ＭＨｚ程度の周波数の発振を行う。このとき、出力可能な周波数は、参照クロック周波数の半分以下であり、出力波形が乱れないものが必要な場合には参照クロック周波数の１／３から１／４の周波数までである。
【０００３】
また、近年は高速で出力信号へ変調を行うことが要求されるので、ＦＰＧＡ（Field Programmable Gate Array）に実装されたＤＤＳモジュールが利用されることが多く、ＦＰＧＡの動作可能なクロック周波数の制限により、出力周波数の上限は数百ＭＨｚ程度である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−４０８９号公報
【特許文献２】特開２００８−２８６６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実際に要求されている周波数がさらに高い周波数の場合には、ＤＤＳ出力周波数を逓倍または他の周波数発振源の出力と合成することで最終的に要求される周波数の信号を得ることが可能である。例えば、１ＧＨｚの参照クロック周波数で駆動されるＤＤＳモジュールにより３００ＭＨｚの周波数出力が得られる場合には、ＤＤＳモジュールの出力周波数を２倍にする逓倍器を用いることで６００ＭＨｚの周波数を得ることができる。また、他の周波数発振源が出力する２００ＭＨｚや３００ＭＨｚの周波数出力とＤＤＳモジュールの出力とを合成することで加算した周波数を得たり、他の周波数発振源が出力する８００ＭＨｚや９００ＭＨｚの周波数出力とＤＤＳモジュールの出力とを合成することで減算した周波数を得ることができる。
【０００６】
しかしながら、これらの場合には、いずれも逓倍や合成をすることで位相精度や周波数精度は低下する。例えば、ＤＤＳモジュールの出力エラーをｅ（ＤＤＳ）とすると、ｎ逓倍器により高周波を得た場合には、出力エラーはｅ（ＤＤＳ）のｎ倍になる。また、周波数合成器を利用した場合に、ＤＤＳモジュールの出力エラーをｅ（ＤＤＳ）、第二周波数発振器の出力エラーをｅ（２ｎｄＲＦ）とすると、得られる最終出力の出力エラーはｅ（ＤＤＳ）＋ｅ（２ｎｄＲＦ）となる。
【０００７】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、より精度の高い高周波信号を発生させることができるダイレクトデジタルシンセサイザー及びこれを用いた電子機器を提供することができる。
【課題を解決するための手段】
【０００８】
（１）本発明は、位相値と所与の信号波形値との対応関係を表すテーブル情報を記憶する記憶部と、参照クロック信号の１周期毎に位相値を変更しながら前記テーブル情報を参照して対応する前記信号波形値を読み出すことにより、前記参照クロック信号に同期し、かつ、位相が一定値ずつずれたＮ（Ｎ≧２）個のデジタル波形信号をそれぞれ生成するＮ個のデジタル波形生成部と、前記参照クロック信号の１／Ｎ周期毎に、前記Ｎ個のデジタル波形信号から順番に１つのデジタル波形信号を選択する選択部と、前記参照クロック信号の１／Ｎ周期毎に、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するＤ／Ａ変換部と、を含む、ダイレクトデジタルシンセサイザーである。
【０００９】
本発明によれば、参照クロック信号の１周期毎に生成した位相が一定値ずつずれたＮ個のデジタル波形信号から、参照クロック信号の１／Ｎ周期毎に順番に１つのデジタル波形信号を選択してＤ／Ａ変換することで、参照クロック信号のＮ倍の周波数の高周波信号を発生させることができる。
【００１０】
そして、本発明によれば、デジタル波形生成部と選択部によるデジタル信号処理に基づくので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【００１１】
さらに、本発明によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【００１２】
（２）このダイレクトデジタルシンセサイザーは、外部からの入力情報に基づいて、前記Ｎ個のデジタル波形生成部の各々に、前記一定値ずつずれたＮ個の初期位相値をそれぞれ設定する位相設定部をさらに含むようにしてもよい。
【００１３】
このようにすれば、Ｎ個のデジタル波形生成部に設定する初期位相値を外部から変更することができる。
【００１４】
（３）このダイレクトデジタルシンセサイザーにおいて、前記位相設定部は、外部からの入力情報に基づいて、前記Ｎ個のデジタル波形生成部の各々に、前記参照クロック信号の１周期毎に変更させる位相値として同じ値を設定するようにしてもよい。
【００１５】
このようにすれば、Ｎ個のデジタル波形生成部が外部から設定可能な一定の位相差を保持しながらＮ個のデジタル波形信号を生成することができる。
【００１６】
（４）このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号のＮ倍の周波数の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に１つのデジタル波形信号を選択し、前記Ｄ／Ａ変換部は、前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【００１７】
（５）このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の２倍の周波数の第１の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に２つのデジタル波形信号を選択する第１の部分選択部と、前記参照クロック信号の２倍の周波数であって前記第１の選択クロック信号と１８０°位相が異なる第２の選択クロック信号に同期して、前記第１の部分選択部が選択する２つのデジタル波形信号から順番に１つのデジタル波形信号を選択する第２の部分選択部と、を含み、前記Ｄ／Ａ変換部は、前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第２の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【００１８】
（６）このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号の２倍の周波数であって互いに１８０°位相が異なる第１の選択クロック信号と第２の選択クロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に４つのデジタル波形信号を選択する第１の部分選択部と、前記参照クロック信号の２倍の周波数であって前記第１の選択クロック信号と９０°位相が異なる第３の選択クロック信号に同期して、前記第１の部分選択部が選択する４つのデジタル波形信号から順番に２つのデジタル波形信号を選択する第２の部分選択部と、前記参照クロック信号の２倍の周波数であって前記第３の選択クロック信号と１８０°位相が異なる第４の選択クロック信号に同期して、前記第２の部分選択部が選択する２つのデジタル波形信号から順番に１つのデジタル波形信号を選択する第３の部分選択部と、を含み、前記Ｄ／Ａ変換部は、前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第３の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【００１９】
（７）このダイレクトデジタルシンセサイザーにおいて、前記選択部は、前記参照クロック信号と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号からなる第１のディファレンシャルクロック信号に同期して、前記Ｎ個のデジタル波形信号から順番に２つのデジタル波形信号を選択する第１の部分選択部と、前記参照クロック信号と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号からなり、前記第１のディファレンシャルクロック信号と９０°位相がずれた第２のディファレンシャルクロック信号に同期して、前記第１の部分選択部が選択する２つのデジタル波形信号から１つのデジタル波形信号を選択する第２の部分選択部と、を含み、前記Ｄ／Ａ変換部は、前記参照クロック信号のＮ倍の周波数のサンプリングクロック信号に同期して、前記第２の部分選択部が選択するデジタル波形信号をアナログ波形信号に変換するようにしてもよい。
【００２０】
（８）本発明は、上記のいずれかのダイレクトデジタルシンセサイザーを含む、電子機器である。
【図面の簡単な説明】
【００２１】
【図１】本実施形態のダイレクトデジタルシンセサイザーの機能ブロック図。
【図２】選択部の機能ブロック図。
【図３】第１実施形態のダイレクトシンセサイザーの構成を示す図。
【図４】三角関数変換テーブルの構成例を示す図。
【図５】変調テーブルの構成例を示す図。
【図６】ＤＤＳモジュールの構成例を示す図。
【図７】第１実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図８】第２実施形態のダイレクトシンセサイザーの構成を示す図。
【図９】第２実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図１０】第３実施形態のダイレクトシンセサイザーの構成を示す図。
【図１１】第３実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図１２】第４実施形態のダイレクトシンセサイザーの構成を示す図。
【図１３】第４実施形態のダイレクトシンセサイザーの動作タイミングの一例を示すタイミングチャート図。
【図１４】本実施形態の電子機器の一例としての核磁気共鳴装置を概略的に示す構成図。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２３】
１．ダイレクトシンセサイザー（ＤＤＳ）
図１は、本実施形態のダイレクトシンセサイザー（ＤＤＳ）の機能ブロック図である。
【００２４】
本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、位相値と所与の信号波形値との対応関係を表すテーブル情報５ａを記憶する記憶部５を含む。所与の信号波形値は、任意の信号波形の値（例えば電圧値）であり、例えば、三角関数値であってもよい。
【００２５】
また、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、Ｎ（Ｎ≧２）個のデジタル波形生成部２−１〜２−Ｎを含む。デジタル波形生成部２−１〜２−Ｎは、参照クロック信号７の１周期毎に位相値を変更しながら（例えば、一定値ずつ位相値を増加又は減少させながら）テーブル情報５ａを参照して対応する信号波形値を読み出すことにより、参照クロック信号７に同期し、かつ、位相が一定値ずつずれたＮ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎをそれぞれ生成する。
【００２６】
また、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、選択部３を含む。選択部３は、参照クロック信号７の１／Ｎ周期毎に、Ｎ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎから順番に１つのデジタル波形信号３ｘを選択する。
【００２７】
また、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、Ｄ／Ａ変換部４を含む。Ｄ／Ａ変換部４は、参照クロック信号７の１／Ｎ周期毎に、選択部３が選択するデジタル波形信号３ｘをアナログ波形信号４ｘに変換する。例えば、Ｄ／Ａ変換部４は、参照クロック信号のＮ倍の周波数のサンプリングクロック信号８に同期して、選択部３が選択するデジタル波形信号３ｘをアナログ波形信号４ｘに変換するようにしてもよい。
【００２８】
さらに、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、位相設定部６を含むようにしてもよい。位相設定部６は、外部からの入力情報に基づいて、Ｎ個のデジタル波形生成部２−１〜２−Ｎの各々に、一定値ずつずれたＮ個の初期位相値をそれぞれ設定する。
【００２９】
また、位相設定部６は、外部からの入力情報に基づいて、Ｎ個のデジタル波形生成部２−１〜２−Ｎの各々に、参照クロック信号７の１周期毎に変更させる（増加又は減少させる）位相値として同じ値を設定するようにしてもよい。
【００３０】
図２（Ａ）〜図２（Ｄ）は、選択部３の機能ブロック図の一例である。
【００３１】
例えば図２（Ａ）に示すように、選択部３は、参照クロック信号７のＮ倍の周波数の選択クロック信号９に同期して、Ｎ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎから順番に１つのデジタル波形信号３ｘを選択するようにしてもよい。
【００３２】
また、例えば図２（Ｂ）に示すように、選択部３は、第１の部分選択部３Ａと、第２の部分選択部３Ｂと、を含むようにしてもよい。ここで、第１の部分選択部３Ａは、参照クロック信号７の２倍の周波数の第１の選択クロック信号９ａに同期して、Ｎ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎから順番に２つのデジタル波形信号３ａ−１，３ａ−２を選択する。第２の部分選択部３Ｂは、参照クロック信号７の２倍の周波数であって第１の選択クロック信号９ａと１８０°位相が異なる第２の選択クロック信号９ｂに同期して、第１の部分選択部３Ａが選択する２つのデジタル波形信号３ａ−１，３ａ−２から順番に１つのデジタル波形信号３ｘを選択する。
【００３３】
また、例えば図２（Ｃ）に示すように、選択部３は、第１の部分選択部３Ｃと、第２の部分選択部３Ｄと、第３の部分選択部３Ｅと、を含むようにしてもよい。ここで、第１の部分選択部３Ｃは、参照クロック信号７の２倍の周波数であって互いに１８０°位相が異なる第１の選択クロック信号９ｃ−１と第２の選択クロック信号９ｃ−２に同期して、Ｎ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎから順番に４つのデジタル波形信号３ｃ−１，３ｃ−２，３ｃ−３，３ｃ−４を選択する。第２の部分選択部３Ｄは、参照クロック信号７の２倍の周波数であって第１の選択クロック信号９ｃ−１と９０°位相が異なる第３の選択クロック信号９ｄに同期して、第１の部分選択部３Ｃが選択する４つのデジタル波形信号３ｃ−１，３ｃ−２，３ｃ−３，３ｃ−４から順番に２つのデジタル波形信号３ｄ−１，３ｄ−２を選択する。第３の部分選択部３Ｅは、参照クロック信号７の２倍の周波数であって第３の選択クロック信号９ｄと１８０°位相が異なる第４の選択クロック信号９ｅに同期して、第２の部分選択部３Ｄが選択する２つのデジタル波形信号３ｄ−１，３ｄ−２から順番に１つのデジタル波形信号３ｘを選択する。
【００３４】
また、例えば図２（Ｄ）に示すように、選択部３は、第１の部分選択部３Ｆと、第２の部分選択部３Ｇと、を含むようにしてもよい。ここで、第１の部分選択部３Ｆは、参照クロック信号７と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号９ｆ−１，９ｆ−２からなる第１のディファレンシャルクロック信号に同期して、Ｎ個のデジタル波形信号２ｘ−１〜２ｘ−Ｎから順番に２つのデジタル波形信号３ｆ−１，３ｆ−２を選択する。第２の部分選択部３Ｇは、参照クロック信号７と同じ周波数であって互いに１８０°位相が異なる２つの選択クロック信号９ｇ−１，９ｇ−２からなり、第１のディファレンシャルクロック信号と９０°位相がずれた第２のディファレンシャルクロック信号に同期して、第１の部分選択部３Ｆが選択する２つのデジタル波形信号３ｆ−１，３ｆ−２から１つのデジタル波形信号３ｘを選択する。
【００３５】
なお、Ｎは２以上の任意の整数であればよいが、特に図２（Ｂ）、図２（Ｃ）、図２（Ｄ）のように選択部３が複数段（ｎ段）の部分選択部を含む場合には、Ｎ＝２ｎとすることで、選択部３の構成をより簡単にすることができる。
【００３６】
次に、本実施形態のダイレクトシンセサイザー（ＤＤＳ）のより具体的な４つの実施形態について説明する。なお、以下の第１実施形態〜第４実施形態のダイレクトシンセサイザー（ＤＤＳ）は、その選択部の構成がそれぞれ図２（Ａ）〜図２（Ｄ）に示した構成になっている。
【００３７】
（１）第１実施形態
［構成］
図３は、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）の構成を示す図である。
【００３８】
本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、位相設定回路１０、４つのＤＤＳモジュール２０−１〜２０−４、メモリー４０を含む。
【００３９】
位相設定回路１０は、外部から設定された初期位相値１６と位相増分値１８を受け取って４つの初期位相値１２−１〜１２−４と位相増分値１４を生成する。例えば、初期位相値１６をＰ０、位相増分値１８をＩＮＣとすると、初期位相値１２−１〜１２−４は、それぞれＰ０，Ｐ０＋ＩＮＣ，Ｐ０＋２×ＩＮＣ，Ｐ０＋３×ＩＮＣとなり、位相増分値１４は４×ＩＮＣとなる。なお、ＤＤＳモジュールの数をＮに一般化すると、初期位相値１２−ｋ（ｋ＝１〜Ｎ）はＰ０＋（ｋ−１）×ＩＮＣ、位相増分値１４はＮ×ＩＮＣとなる。
【００４０】
そして、位相設定回路１０は、初期位相値１２−１〜１２−４をそれぞれＤＤＳモジュール２０−１〜２０−４に供給するとともに、位相増分値１４をＤＤＳモジュール２０−１〜２０−４に共通に供給する。
【００４１】
メモリー４０は、三角関数変換テーブル３０を含む。図４に示すように、三角関数変換テーブル３０には、例えば、所定の間隔（例えば１°刻み）の位相値に対応するｓｉｎ関数値（ｃｏｓ関数値やｔａｎ関数値等の他の三角関数値でもよい）が１周期分記憶されており、位相値をインデックスとして各ｓｉｎ関数値を参照できるようになっている。
【００４２】
また、メモリー４０は、変調テーブル３４を含む。図５に示すように、変調テーブル３４には、変調データ系列（変調データ１、変調データ２、変調データ３、変調データ４、・・・）が記憶されており、インデックス番号を指定して各変調データを参照できるようになっている。各変調データには、例えば、強度変調、周波数変調、位相変調等の区別や変調率等を示す情報が含まれている。
【００４３】
ＤＤＳモジュール２０−１〜２０−４は、それぞれ、位相設定回路１０によって与えられた初期位相値１２−１〜１２−４と位相増分値１４に応じて、クロック信号２４に同期して位相値を計算し、計算した位相値に対応する三角関数値３２−１〜３２−４を三角関数変換テーブル３０から読み出す。さらに、ＤＤＳモジュール２０−１〜２０−４は、それぞれ、クロック信号２４に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル３４を参照し、変調テーブル３４から変調データ３６−１〜３６−４を読み出す。そして、ＤＤＳモジュール２０−１〜２０−４は、三角関数値３２−１〜３２−４を変調データ３６−１〜３６−４でそれぞれ変調したデジタル波形信号２２−１〜２２−４を生成する。
【００４４】
本実施形態では、ＤＤＳモジュール２０−１〜２０−４はすべて同じ構成であり、図６は、ＤＤＳモジュール２０−ｋ（ｋ＝１〜４）の構成例を示す図である。図６に示すように、ＤＤＳモジュール２０−ｋは、位相カウンター２１０−ｋ、変換テーブル参照回路２２０−ｋ、変調テーブル参照回路２３０−ｋ、乗算器２４０−ｋを含んで構成されている。
【００４５】
位相カウンター２１０−ｋは、初期位相値１２−ｋを初期値として、クロック信号２４の１周期毎に位相増分値１４ずつカウントアップしながら三角関数の位相値を順次計算し、変換テーブル参照回路２２０−ｋに供給する。ただし、本実施形態では、三角関数の周期性を考慮して、位相カウンター２１０−ｋを０〜３５９の範囲でカウントアップを繰り返すループカウンターとして構成する。
【００４６】
変換テーブル参照回路２２０−ｋは、クロック信号２４の１周期毎に、位相カウンター２１０−ｋのカウント値（位相値）に対応づけられる三角関数値３２−ｋを三角関数変換テーブル３０から読み出し、乗算器２４０−ｋに供給する。
【００４７】
例えば、図３の初期位相値１６が０°（＝Ｐ０）、位相増分値１８が７２°（＝ＩＮＣ）の場合を考えると、位相初期値１２−１は０°（＝Ｐ０）、位相初期値１２−２は７２°（＝Ｐ０＋ＩＮＣ）、位相初期値１２−３は１４４°（＝Ｐ０＋２×ＩＮＣ）、位相初期値１２−３は２１６°（＝Ｐ０＋３×ＩＮＣ）、位相増分値１４は２８８°（＝４×ＩＮＣ）になる。
【００４８】
この場合、位相カウンター２１０−１のカウント値は、０，２８８，２１６（＝５７６ｍｏｄ３６０），１４４（＝８６４ｍｏｄ３６０），７２（＝１１５２ｍｏｄ３６０），０（＝１４４０ｍｏｄ３６０），２８８（＝１７２８ｍｏｄ３６０），・・・と変化する。従って、変換テーブル参照回路２２０−１の出力はｓｉｎ０°，ｓｉｎ２８８°，ｓｉｎ２１６°，ｓｉｎ１４４°，ｓｉｎ７２°，ｓｉｎ０°，ｓｉｎ２８８°，・・・と変化する。
【００４９】
また、位相カウンター２１０−２のカウント値は、７２，０（＝３６０ｍｏｄ３６０），２８８（＝６４８ｍｏｄ３６０），２１６（＝９３６ｍｏｄ３６０），１４４（＝１２２４ｍｏｄ３６０），７２（＝１５１２ｍｏｄ３６０），０（＝１８００ｍｏｄ３６０），・・・と変化する。従って、変換テーブル参照回路２２０−２の出力はｓｉｎ７２°，ｓｉｎ０°，ｓｉｎ２８８°，ｓｉｎ２１６°，ｓｉｎ１４４°，ｓｉｎ７２°，ｓｉｎ０°，・・・と変化する。
【００５０】
また、位相カウンター２１０−３のカウント値は、１４４，７２（＝４３２ｍｏｄ３６０），０（＝７２０ｍｏｄ３６０），２８８（＝１００８ｍｏｄ３６０），２１６（＝１２９６ｍｏｄ３６０），１４４（＝１５８４ｍｏｄ３６０），７２（＝１８７２ｍｏｄ３６０），・・・と変化する。従って、変換テーブル参照回路２２０−３の出力はｓｉｎ１４４°，ｓｉｎ７２°，ｓｉｎ０°，ｓｉｎ２８８°，ｓｉｎ２１６°，ｓｉｎ１４４°，ｓｉｎ７２°，・・・と変化する。
【００５１】
また、位相カウンター２１０−４のカウント値は、２１６，１４４（＝５０４ｍｏｄ３６０），７２（＝７９２ｍｏｄ３６０），０（＝１０８０ｍｏｄ３６０），２８８（＝１３６８ｍｏｄ３６０），２１６（＝１６５６ｍｏｄ３６０），１４４（＝１９４４ｍｏｄ３６０），・・・と変化する。従って、変換テーブル参照回路２２０−４の出力はｓｉｎ２１６°，ｓｉｎ１４４°，ｓｉｎ７２°，ｓｉｎ０°，ｓｉｎ２８８°，ｓｉｎ２１６°，ｓｉｎ１４４°，・・・と変化する。
【００５２】
変調テーブル参照回路２３０−ｋは、クロック信号２４の１周期毎に、あらかじめ決められた変調速度に応じてインデックス番号を算出し、当該インデックス番号に対応づけられる変調データ３６−ｋを変調テーブル３４から読み出す。例えば、クロック信号２４の１周期毎に変調を変える場合、変調テーブル参照回路２３０−１〜２３０−４は、クロック信号２４の１周期毎に、共通のインデックス番号１，２，３，・・・を順に算出して共通の変調データ１，変調データ２，変調データ３，・・・を順に読み出すようにしてもよい。また、例えば、クロック信号２４の１／４周期毎に変調を変える場合、変調テーブル参照回路２３０−ｋは、クロック信号２４の１周期毎に、インデックス番号ｋ，ｋ＋４，ｋ＋８，・・・を順に算出して変調データｋ，変調データｋ＋４，変調データｋ＋８，・・・を順に読み出すようにしてもよい。
【００５３】
さらに、変調テーブル参照回路２３０−ｋは、変調データ３６−ｋが強度変調データであれば変調データ３６−ｋで指定される変調率Ｍを乗算器２４０−ｋに供給し、変調データ３６−ｋが強度変調データでなければ変調率Ｍ＝１として乗算器２４０−ｋに供給する。そして、乗算器２４０−ｋはテーブル参照回路２２０−ｋの出力と変調率Ｍとを乗算する。これにより強度変調を実現することができる。この乗算器２４０−ｋの出力信号がＤＤＳモジュール２０−ｋの出力信号２２−ｋになる。
【００５４】
また、変調テーブル参照回路２３０−ｋは、変調データ３６−ｋが周波数変調データであれば変調データ３６−ｋを位相カウンター２１０−ｋに供給する。そして、位相カウンター２１０−ｋは、例えば、変調データ３６−ｋを受け取った期間だけ、変調データ３６−ｋで指定される変調率Ｍに応じて位相増分値１４×Ｍずつカウントアップし（Ｍ＞１の場合）、又は、変調率Ｍに応じてカウントアップ周期をＭ倍にする（Ｍ＜１の場合）。これにより周波数変調を実現することができる。
【００５５】
図３に戻り、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、スイッチ回路５０を含む。スイッチ回路５０は、クロック信号５４に同期して、４つのデジタル波形信号２２−１〜２２−４から１つの信号を順番に選択して出力する。
【００５６】
クロック信号５４は、クロック信号２４の４倍の周波数であり、かつ、クロック信号２４と同期したクロック信号である。クロック信号５４は、例えば、ＰＬＬ（Phase Locked Loop）等を用いてクロック信号２４を４逓倍することで得ることができる。
【００５７】
そして、スイッチ回路５０は、クロック信号５４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【００５８】
また、本実施形態のダイレクトシンセサイザー（ＤＤＳ）１は、Ｄ／Ａ変換器６０を含む。Ｄ／Ａ変換器６０は、クロック信号６４に同期して、スイッチ回路５０の出力信号５２（デジタル信号）をアナログ信号に変換して出力する。クロック信号６４は、クロック信号２４の４倍の周波数であり、かつ、クロック信号２４と同期したクロック信号である。クロック信号６４は、例えば、ＰＬＬ等を用いてクロック信号２４を４逓倍することで得ることができる。あるいは、クロック信号６４をクロック信号５４と共通にしてもよい。
【００５９】
本実施形態では、Ｄ／Ａ変換器６０の出力信号６２がダイレクトシンセサイザー（ＤＤＳ）１の出力信号になるが、ダイレクトシンセサイザー（ＤＤＳ）１がＤ／Ａ変換器６０の後段に図示しないフィルター回路を含んでいてもよい。
【００６０】
なお、位相設定回路１０及び４つのＤＤＳモジュール２０−１〜２０−４をＦＰＧＡ（Field Programmable Gate Array）で実現し、長い変調データ系列を有する変調テーブル３４を記憶した大容量メモリーをＦＰＧＡに接続するように構成してもよい。このようにすれば、従来のＤＤＳデバイスでは内部メモリーの容量の制約のために困難であった高速かつ長時間の変調を実現することができる。
【００６１】
なお、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−４、メモリー４０、Ｄ／Ａ変換器６０は、それぞれ、図１の位相設定部６、デジタル波形生成部２−１〜２−Ｎ（Ｎ＝４）、記憶部５、Ｄ／Ａ変換部４として機能する。三角関数変換テーブル３０は、図１のテーブル情報５ａとして機能する。スイッチ回路５０は、図１の選択部３（具体的には図２（Ａ）の選択部３）として機能する。クロック信号２４、６４は、それぞれ図１の参照クロック信号７、サンプリングクロック信号８として機能する。クロック信号５４は、図２（Ａ）の選択クロック信号９として機能する。
【００６２】
［動作］
図７は、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）１の動作タイミングの一例を示すタイミングチャート図である。なお、図７は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【００６３】
図７に示すように、まず、時刻ｔ１におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がそれぞれＤ１，Ｄ２，Ｄ３，Ｄ４に変化する。
【００６４】
また、時刻ｔ１におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０により選択される信号がデジタル波形信号２２−１に切り替わる。これにより、スイッチ回路５０の出力信号５２がＤ１に変化する。
【００６５】
次に、時刻ｔ２におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路５０の出力信号５２（Ｄ１）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧に変化する。
【００６６】
また、時刻ｔ２におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０により選択される信号がデジタル波形信号２２−２に切り替わる。これにより、スイッチ回路５０の出力信号５２がＤ１からＤ２に変化する。
【００６７】
次に、時刻ｔ３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路５０の出力信号５２（Ｄ２）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧からＤ２に応じた電圧に変化する。
【００６８】
また、時刻ｔ３におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０により選択される信号がデジタル波形信号２２−３に切り替わる。これにより、スイッチ回路５０の出力信号５２がＤ２からＤ３に変化する。
【００６９】
次に、時刻ｔ４におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路５０の出力信号５２（Ｄ３）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ２に応じた電圧からＤ３に応じた電圧に変化する。
【００７０】
また、時刻ｔ４におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０により選択される信号がデジタル波形信号２２−４に切り替わる。これにより、スイッチ回路５０の出力信号５２がＤ３からＤ４に変化する。
【００７１】
次に、時刻ｔ５におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路５０の出力信号５２（Ｄ４）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ３に応じた電圧からＤ４に応じた電圧に変化する。
【００７２】
また、時刻ｔ５におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ１，Ｄ２，Ｄ３，Ｄ４からそれぞれＤ５，Ｄ６，Ｄ７，Ｄ８に変化する。
【００７３】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ５，ｔ６，ｔ７，ｔ８におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０の出力信号５２がＤ５，Ｄ６，Ｄ７，Ｄ８と変化し、時刻ｔ６，ｔ７，ｔ８，ｔ９におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ５，Ｄ６，Ｄ７，Ｄ８に応じた電圧に順に変化する。
【００７４】
次に、時刻ｔ９におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ５，Ｄ６，Ｄ７，Ｄ８からそれぞれＤ９，Ｄ１０，Ｄ１１，Ｄ１２に変化する。
【００７５】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ９，ｔ１０，ｔ１１，ｔ１２におけるクロック信号５４の立ち上がりエッジに同期して、スイッチ回路５０の出力信号５２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２と変化し、時刻ｔ１０，ｔ１１，ｔ１２，ｔ１３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２に応じた電圧に順に変化する。
【００７６】
ここで、例えば、初期位相値１６が０°、位相増分値１８が７２°の場合を考えると、デジタル波形生成信号２２−１〜２２−４は、時刻ｔ１〜ｔ５においてｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°の４つのデータ（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４）となり、時刻ｔ５〜ｔ９においてｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°の４つのデータ（＝Ｄ５，Ｄ６，Ｄ７，Ｄ８）となり、時刻ｔ９〜ｔ１３においてｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°の４つのデータ（＝Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）となる。
【００７７】
そして、スイッチ回路５０の出力信号５２は、時刻ｔ１〜ｔ１３において、クロック信号５４の１周期（＝クロック信号２４の１／４周期）毎に、ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）と変化し、これに応じて、Ｄ／Ａ変換器の出力信号６２のレベルがクロック信号６４の１周期（＝クロック信号２４の１／４周期）毎に変化する。
【００７８】
以上に説明したように、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）では、ＤＤＳモジュール２０−１〜２０−４は、クロック信号２４の１周期の間に、それぞれ位相増分値１８で設定された値ずつ位相がずれた４つの三角関数値に変調演算が施された４つのデータを同時に出力する。そして、この４つのデータは、クロック信号２４の１周期（＝クロック信号６４の４周期）の間に、スイッチ回路５０によって順番に選択されてＤ／Ａ変換器６０によってＤ／Ａ変換される。これにより、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、出力可能な周波数を従来の４倍まで上げることができる。
【００７９】
また、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、ＤＤＳモジュール２０−１〜２０−４とスイッチ回路５０でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【００８０】
さらに、第１実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【００８１】
なお、スイッチ回路５０は、ＤＤＳモジュール２０−１〜２０−４に対して動作速度の上限が十分に高いので、クロック信号２４の４倍の周波数のクロック信号５４で動作させることが可能である。同様に、Ｄ／Ａ変換器６０は、ＤＤＳモジュール２０−１〜２０−４に対して動作速度の上限が十分に高いので、クロック信号２４の４倍の周波数のクロック信号６４で動作させることが可能である。
【００８２】
（２）第２実施形態
［構成］
図８は、第２実施形態のダイレクトシンセサイザーの構成を示す図である。
【００８３】
第２実施形態における、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−４、三角関数変換テーブル３０、変調テーブル３４、メモリー４０は、図３と同じであるため、その説明を省略する。
【００８４】
第２実施形態では、第１実施形態におけるスイッチ回路５０が３つのスイッチ回路７０−１、７０−２、８０により構成される回路に置き換わっている。
【００８５】
スイッチ回路７０−１は、クロック信号７４に同期して、デジタル波形信号２２−１又は２２−４を交替しながら選択して出力する。また、スイッチ回路７０−２は、クロック信号７４に同期して、デジタル波形信号２２−２又は２２−３を交替しながら選択して出力する。
【００８６】
クロック信号７４は、クロック信号２４の２倍の周波数のクロック信号である。クロック信号７４は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍することで得ることができる。
【００８７】
そして、スイッチ回路７０−１と７０−２は、クロック信号７４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【００８８】
スイッチ回路８０は、クロック信号８４に同期して、スイッチ回路７０−１の出力信号７２−１又はスイッチ回路７０−２の出力信号７２−２を交替しながら選択して出力する。
【００８９】
クロック信号８４は、クロック信号２４の２倍の周波数であり、かつ、クロック信号７４と１８０°位相が異なるクロック信号である。クロック信号８４は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍した後、位相シフト回路により位相を１８０°遅らせることで得ることができる。あるいは、クロック信号８４は、位相シフト回路によりクロック信号７４の位相を１８０°遅らせることで得ることができる。
【００９０】
そして、スイッチ回路８０は、クロック信号８４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【００９１】
Ｄ／Ａ変換器６０は、クロック信号６４に同期して、スイッチ回路８０の出力信号８２（デジタル信号）をアナログ信号に変換して出力する。クロック信号６４は、クロック信号２４の４倍の周波数であり、かつ、クロック信号２４と同期したクロック信号である。
【００９２】
本実施形態では、Ｄ／Ａ変換器６０の出力信号６２がダイレクトシンセサイザー（ＤＤＳ）１の出力信号になるが、ダイレクトシンセサイザー（ＤＤＳ）１がＤ／Ａ変換器６０の後段に図示しないフィルター回路を含んでいてもよい。
【００９３】
なお、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−４、メモリー４０、Ｄ／Ａ変換器６０は、それぞれ、図１の位相設定部６、デジタル波形生成部２−１〜２−Ｎ（Ｎ＝４）、記憶部５、Ｄ／Ａ変換部４として機能する。三角関数変換テーブル３０は、図１のテーブル情報５ａとして機能する。スイッチ回路７０−１、７０−２、８０からなる回路は、図１の選択部３（具体的には図２（Ｂ）の選択部３）として機能する。スイッチ回路７０−１、７０−２からなる回路は、図２（Ｂ）の第１の部分選択部３Ａとして機能する。スイッチ回路８０は、図２（Ｂ）の第２の部分選択部３Ｂとして機能する。クロック信号２４、６４は、それぞれ図１の参照クロック信号７、サンプリングクロック信号８として機能する。クロック信号７４、８４は、それぞれ図２（Ｂ）の第１の選択クロック信号９ａ、第２の選択クロック信号９ｂとして機能する。
【００９４】
［動作］
図９は、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）１の動作タイミングの一例を示すタイミングチャート図である。なお、図９は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【００９５】
図９に示すように、まず、時刻ｔ１におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がそれぞれＤ１，Ｄ２，Ｄ３，Ｄ４に変化する。
【００９６】
また、時刻ｔ１におけるクロック信号７４の立ち上がりエッジに同期して、スイッチ回路７０−１，７０−２により選択される信号がそれぞれデジタル波形信号２２−１，２２−２に切り替わる。これにより、スイッチ回路７０−１，７０−２の各出力信号７２−１，７２−２がそれぞれＤ１，Ｄ２に変化する。
【００９７】
また、時刻ｔ１において、スイッチ回路８０によりスイッチ回路７０−１の出力信号７２−１が選択されており、スイッチ回路８０の出力信号８２がＤ１に変化する。
【００９８】
次に、時刻ｔ２におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路８０の出力信号８２（Ｄ１）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧に変化する。
【００９９】
また、時刻ｔ２におけるクロック信号８４の立ち上がりエッジに同期して、スイッチ回路８０により選択される信号がスイッチ回路７０−２の出力信号７２−２に切り替わる。これにより、スイッチ回路８０の出力信号８２がＤ１からＤ２に変化する。
【０１００】
次に、時刻ｔ３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路８０の出力信号８２（Ｄ２）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧からＤ２に応じた電圧に変化する。
【０１０１】
また、時刻ｔ３におけるクロック信号７４の立ち上がりエッジに同期して、スイッチ回路７０−１により選択される信号がデジタル波形信号２２−４に切り替わるとともに、スイッチ回路７０−２により選択される信号がデジタル波形信号２２−３に切り替わる。これにより、スイッチ回路７０−１の出力信号７２−１がＤ１からＤ４に変化するとともに、スイッチ回路７０−２の出力信号７２−２がＤ２からＤ３に変化する。
【０１０２】
また、時刻ｔ３において、スイッチ回路８０によりスイッチ回路７０−２の出力信号７２−２が選択されており、スイッチ回路８０の出力信号８２がＤ２からＤ３に変化する。
【０１０３】
次に、時刻ｔ４におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路８０の出力信号８２（Ｄ３）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ２に応じた電圧からＤ３に応じた電圧に変化する。
【０１０４】
また、時刻ｔ４におけるクロック信号８４の立ち上がりエッジに同期して、スイッチ回路８０により選択される信号がスイッチ回路７０−１の出力信号７２−１に切り替わる。これにより、スイッチ回路８０の出力信号８２がＤ３からＤ４に変化する。
【０１０５】
次に、時刻ｔ５におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路８０の出力信号８２（Ｄ４）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ３に応じた電圧からＤ４に応じた電圧に変化する。
【０１０６】
また、時刻ｔ５におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ１，Ｄ２，Ｄ３，Ｄ４からそれぞれＤ５，Ｄ６，Ｄ７，Ｄ８に変化する。
【０１０７】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ５，ｔ７におけるクロック信号７４の立ち上がりエッジに同期して、スイッチ回路７０−１の出力信号７２−１がＤ５，Ｄ８と変化するとともに、スイッチ回路７０−２の出力信号７２−２がＤ６，Ｄ７と変化し、時刻ｔ５，ｔ６，ｔ７，ｔ８において、スイッチ回路８０の出力信号８２がＤ５，Ｄ６，Ｄ７，Ｄ８と変化する。また、時刻ｔ６，ｔ７，ｔ８，ｔ９におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ５，Ｄ６，Ｄ７，Ｄ８に応じた電圧に順に変化する。
【０１０８】
次に、時刻ｔ９におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ５，Ｄ６，Ｄ７，Ｄ８からそれぞれＤ９，Ｄ１０，Ｄ１１，Ｄ１２に変化する。
【０１０９】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ９，ｔ１１におけるクロック信号７４の立ち上がりエッジに同期して、スイッチ回路７０−１の出力信号７２−１がＤ９，Ｄ１２と変化するとともに、スイッチ回路７０−２の出力信号７２−２がＤ１０，Ｄ１１と変化し、時刻ｔ９，ｔ１０，ｔ１１，ｔ１２において、スイッチ回路８０の出力信号８２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２と変化する。また、時刻ｔ１０，ｔ１１，ｔ１２，ｔ１３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２に応じた電圧に順に変化する。
【０１１０】
ここで、例えば、初期位相値１６が０°、位相増分値１８が７２°の場合を考えると、デジタル波形生成信号２２−１〜２２−４は、時刻ｔ１〜ｔ５においてｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°の４つのデータ（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４）となり、時刻ｔ５〜ｔ９においてｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°の４つのデータ（＝Ｄ５，Ｄ６，Ｄ７，Ｄ８）となり、時刻ｔ９〜ｔ１３においてｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°の４つのデータ（＝Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）となる。
【０１１１】
そして、スイッチ回路７０−１の出力信号７２−１は、時刻ｔ１〜ｔ１３において、クロック信号７４の１周期（＝クロック信号２４の１／２周期）毎に、ｓｉｎ０°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ７２°（＝Ｄ１，Ｄ４，Ｄ５，Ｄ８，Ｄ９，Ｄ１２）と変化する。また、スイッチ回路７０−２の出力信号７２−２は、時刻ｔ１〜ｔ１３において、クロック信号７４の１周期（＝クロック信号２４の１／２周期）毎に、ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ２８８°，ｓｉｎ０°（＝Ｄ２，Ｄ３，Ｄ６，Ｄ７，Ｄ１０，Ｄ１１）と変化する。
【０１１２】
そして、スイッチ回路８０の出力信号８２は、時刻ｔ１〜ｔ１３において、クロック信号８４の半周期（＝クロック信号２４の１／４周期）毎に、ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）と変化し、これに応じて、Ｄ／Ａ変換器の出力信号６２のレベルがクロック信号６４の１周期（＝クロック信号２４の１／４周期）毎に変化する。
【０１１３】
以上に説明したように、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）では、ＤＤＳモジュール２０−１〜２０−４は、クロック信号２４の１周期の間に、それぞれ位相増分値１８で設定された値ずつ位相がずれた４つの三角関数値に変調演算が施された４つのデータを同時に出力する。そして、この４つのデータは、クロック信号２４の１周期（＝クロック信号６４の４周期）の間に、スイッチ回路７０−１、７０−２を介して、スイッチ８０によって順番に選択されてＤ／Ａ変換器６０によってＤ／Ａ変換される。これにより、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、出力可能な周波数を従来の４倍まで上げることができる。
【０１１４】
また、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、ＤＤＳモジュール２０−１〜２０−４とスイッチ回路７０−１、７０−２、８０でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【０１１５】
さらに、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【０１１６】
また、第２実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、デジタル波形信号２２−１〜２２−４の選択を２段構成の選択（スイッチ回路７０−１、７０−２による１段目の選択とスイッチ回路８０による２段目の選択）にすることで、スイッチ回路７０−１、７２−２、８０の選択動作の周波数をクロック信号２４の２倍の周波数に抑えることができる。
【０１１７】
なお、スイッチ回路７０−１、７０−２、８０は、ＤＤＳモジュール２０−１〜４に対して動作速度の上限が十分に高いので、クロック信号２４の２倍の周波数で動作させることが可能である。
【０１１８】
（３）第３実施形態
［構成］
図１０は、第３実施形態のダイレクトシンセサイザーの構成を示す図である。
【０１１９】
第３実施形態における、三角関数変換テーブル３０、変調テーブル３４、メモリー４０は、図３と同じであるため、その説明を省略する。
【０１２０】
第３実施形態では、第１実施形態における４つのＤＤＳモジュール２０−１〜２０−４が８つのＤＤＳモジュール２０−１〜２０−８に置き換わっており、位相設定回路１０は、外部から設定された初期位相値１６と位相増分値１８を受け取って８つの初期位相値１２−１〜１２−８と位相増分値１４を生成し、ＤＤＳモジュール２０−１〜２０−８に供給する。例えば、初期位相値１６をＰ０、位相増分値１８をＩＮＣとすると、初期位相値１２−１〜１２−８は、それぞれＰ０，Ｐ０＋ＩＮＣ，Ｐ０＋２×ＩＮＣ，Ｐ０＋３×ＩＮＣ，Ｐ０＋４×ＩＮＣ，Ｐ０＋５×ＩＮＣ，Ｐ０＋６×ＩＮＣ，Ｐ０＋７×ＩＮＣとなり、位相増分値１４は４×ＩＮＣとなる。
【０１２１】
ＤＤＳモジュール２０−１〜２０−８は、それぞれ、位相設定回路１０によって与えられた初期位相値１２−１〜１２−８と位相増分値１４に応じて、クロック信号２４に同期して、位相値を計算し、計算した位相値に対応する三角関数値３２−１〜３２−８を三角関数変換テーブル３０から読み出す。さらに、ＤＤＳモジュール２０−１〜２０−８は、それぞれ、クロック信号２４に同期して変調速度に応じてインデックス番号を変更しながら変調テーブル３４を参照し、変調データ３６−１〜３６−８を読み出す。そして、ＤＤＳモジュール２０−１〜２０−８は、三角関数値３２−１〜３２−８を変調データ３６−１〜３６−８でそれぞれ変調したデジタル波形信号２２−１〜２２−８を生成する。
【０１２２】
本実施形態では、ＤＤＳモジュール２０−１〜２０−８はすべて同じ構成であり、例えば、先に示した図６のように構成することができる。
【０１２３】
さらに、第３実施形態では、第１実施形態におけるスイッチ回路５０が７つのスイッチ回路９０−１〜９０−４、１００−１、１００−２、１１０により構成される回路に置き換わっている。
【０１２４】
スイッチ回路９０−１は、クロック信号９４に同期して、デジタル波形信号２２−１又は２２−２を交替しながら選択して出力する。また、スイッチ回路９０−２は、クロック信号９６に同期して、デジタル波形信号２２−３又は２２−４を交替しながら選択して出力する。また、スイッチ回路９０−３は、クロック信号９６に同期して、デジタル波形信号２２−８又は２２−７を交替しながら選択して出力する。また、スイッチ回路９０−４は、クロック信号９４に同期して、デジタル波形信号２２−６又は２２−５を交替しながら選択して出力する。
【０１２５】
クロック信号９４は、クロック信号２４の周波数を２倍にして９０°位相シフトしたクロック信号である。クロック信号９４は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍した後、位相シフト回路により位相を９０°遅らせることで得ることができる。
【０１２６】
そして、スイッチ回路９０−１、９０−４は、クロック信号９４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【０１２７】
クロック信号９６は、クロック信号９４と同じ周波数で１８０°位相が異なるクロック信号である。クロック信号９６は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍した後、位相シフト回路により位相を２７０°遅らせることで得ることができる。あるいは、クロック信号９６は、位相シフト回路によりクロック信号９４の位相を１８０°遅らせることで得ることができる。
【０１２８】
そして、スイッチ回路９０−２、９０−３は、クロック信号９６の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【０１２９】
スイッチ回路１００−１は、クロック信号１０４に同期して、スイッチ回路９０−１の出力信号９２−１又はスイッチ回路９０−２の出力信号９２−２を交替しながら選択して出力する。また、スイッチ回路１００−２は、クロック信号１０４に同期して、スイッチ回路９０−３の出力信号９２−３又はスイッチ回路９０−４の出力信号９２−４を交替しながら選択して出力する。
【０１３０】
クロック信号１０４は、クロック信号２４の２倍の周波数であり、かつ、クロック信号９４と９０°位相が異なるクロック信号である。クロック信号１０４は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍した後、位相シフト回路により位相を１８０°遅らせることで得ることができる。あるいは、クロック信号１０４は、位相シフト回路によりクロック信号９４の位相を９０°遅らせることで得ることができる。
【０１３１】
そして、スイッチ回路１００−１と１００−２は、クロック信号１０４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【０１３２】
スイッチ回路１１０は、クロック信号１１４に同期して、スイッチ回路１００−１の出力信号１０２−１又はスイッチ回路１００−２の出力信号１０２−２を交替しながら選択して出力する。
【０１３３】
クロック信号１１４は、クロック信号２４の２倍の周波数であり、かつ、クロック信号１０４と１８０°位相が異なるクロック信号である。クロック信号１１４は、例えば、ＰＬＬ等を用いてクロック信号２４を２逓倍することで得ることができる。あるいは、クロック信号１１４は、位相シフト回路によりクロック信号１０４の位相を１８０°遅らせることで得ることができる。
【０１３４】
そして、スイッチ回路１１０は、クロック信号１１４の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更するようにしてもよい。
【０１３５】
Ｄ／Ａ変換器６０は、クロック信号６４に同期して、スイッチ回路１１０の出力信号１１２（デジタル信号）をアナログ信号に変換して出力する。クロック信号６４は、クロック信号２４の８倍の周波数であり、かつ、クロック信号２４と同期したクロック信号である。
【０１３６】
本実施形態では、Ｄ／Ａ変換器６０の出力信号６２がダイレクトシンセサイザー（ＤＤＳ）１の出力信号になるが、ダイレクトシンセサイザー（ＤＤＳ）１がＤ／Ａ変換器６０の後段に図示しないフィルター回路を含んでいてもよい。
【０１３７】
なお、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−８、メモリー４０、Ｄ／Ａ変換器６０は、それぞれ、図１の位相設定部６、デジタル波形生成部２−１〜２−Ｎ（Ｎ＝８）、記憶部５、Ｄ／Ａ変換部４として機能する。三角関数変換テーブル３０は、図１のテーブル情報５ａとして機能する。スイッチ回路９０−１〜９０−４、１００−１、１００−２、１１０からなる回路は、図１の選択部３（具体的には図２（Ｃ）の選択部３）として機能する。スイッチ回路９０−１〜９０−４からなる回路は、図２（Ｃ）の第１の部分選択部３Ｃとして機能する。スイッチ回路１００−１、１００−２からなる回路は、図２（Ｃ）の第２の部分選択部３Ｄとして機能する。スイッチ回路１１０は、図２（Ｃ）の第３の部分選択部３Ｅとして機能する。クロック信号２４、６４は、それぞれ図１の参照クロック信号７、サンプリングクロック信号８として機能する。クロック信号９４、９６、１０４、１１４は、それぞれ図２（Ｃ）の第１の選択クロック信号９ｃ−１、第２の選択クロック信号９ｃ−２、第３の選択クロック信号９ｄ、第４の選択クロック信号９ｅとして機能する。
【０１３８】
［動作］
図１１は、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）１の動作タイミングの一例を示すタイミングチャート図である。なお、図１１は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【０１３９】
図１１に示すように、まず、時刻ｔ１におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４，２２−５，２２−６，２２−７，２２−８がそれぞれＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８に変化する。
【０１４０】
また、時刻ｔ１において、スイッチ回路９０−１，９０−２，９０−３，９０−４によりそれぞれデジタル波形信号２２−１，２２−３，２２−８，２２−６が選択されており、スイッチ回路９０−１，９０−２，９０−３，９０−４の各出力信号９２−１，９２−２，９２−３，９２−４がそれぞれＤ１，Ｄ３，Ｄ８，Ｄ６に変化する。
【０１４１】
また、時刻ｔ１において、スイッチ回路１００−１，１００−２によりそれぞれスイッチ回路９０−１，９０−３の各出力信号９２−１，９２−３が選択されており、スイッチ回路１００−１，１００−２の各出力信号１０２−１，１０２−２がそれぞれＤ１，Ｄ８に変化する。
【０１４２】
また、時刻ｔ１におけるクロック信号１１４の立ち上がりエッジに同期して、スイッチ回路１１０により選択される信号がスイッチ回路１００−１の出力信号１０２−１に切り替わる。これにより、スイッチ回路１１０の出力信号１１２がＤ１に変化する。
【０１４３】
次に、時刻ｔ２におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１１０の出力信号１１２（Ｄ１）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧に変化する。
【０１４４】
また、時刻ｔ２におけるクロック信号９４の立ち上がりエッジに同期して、スイッチ回路９０−１，９０−４により選択される信号がそれぞれデジタル波形信号２２−２，２２−５に切り替わる。これにより、スイッチ回路９０−１，９０−４の各出力信号９２−１，９２−４がそれぞれＤ１からＤ２、Ｄ６からＤ５に変化する。
【０１４５】
また、時刻ｔ２において、スイッチ回路１００−１によりスイッチ回路９０−１の出力信号９２−１が選択されており、スイッチ回路１００−１の出力信号１０２−１がＤ１からＤ２に変化する。
【０１４６】
また、時刻ｔ２において、スイッチ回路１１０によりスイッチ回路１００−１の出力信号１０２−１が選択されており、スイッチ回路１１０の出力信号１１２がＤ１からＤ２に変化する。
【０１４７】
次に、時刻ｔ３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１１０の出力信号１１２（Ｄ２）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧からＤ２に応じた電圧に変化する。
【０１４８】
また、時刻ｔ３におけるクロック信号１０４の立ち上がりエッジに同期して、スイッチ回路１００−１，１００−２により選択される信号がそれぞれスイッチ回路９０−２，９０−４の各出力信号９２−２，９２−４に切り替わる。これにより、スイッチ回路１００−１，１００−２の各出力信号１０２−１，１０２−２がそれぞれＤ２からＤ３、Ｄ８からＤ５に変化する。
【０１４９】
また、時刻ｔ３において、スイッチ回路１１０によりスイッチ回路１００−１の出力信号１０２−１が選択されており、スイッチ回路１１０の出力信号１１２がＤ２からＤ３に変化する。
【０１５０】
次に、時刻ｔ４におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１１０の出力信号１１２（Ｄ３）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ２に応じた電圧からＤ３に応じた電圧に変化する。
【０１５１】
また、時刻ｔ４におけるクロック信号９６の立ち上がりエッジに同期して、スイッチ回路９０−２，９０−３により選択される信号がそれぞれデジタル波形信号２２−４，２２−７に切り替わる。これにより、スイッチ回路９０−２，９０−３の各出力信号９２−２，９２−３がそれぞれＤ３からＤ４、Ｄ８からＤ７に変化する。
【０１５２】
また、時刻ｔ４において、スイッチ回路１００−１によりスイッチ回路９０−２の出力信号９２−２が選択されており、スイッチ回路１００−１の出力信号１０２−１がＤ３からＤ４に変化する。
【０１５３】
また、時刻ｔ４において、スイッチ回路１１０によりスイッチ回路１００−１の出力信号１０２−１が選択されており、スイッチ回路１１０の出力信号１１２がＤ３からＤ４に変化する。
【０１５４】
次に、時刻ｔ５におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１１０の出力信号１１２（Ｄ４）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ３に応じた電圧からＤ４に応じた電圧に変化する。
【０１５５】
以下、同様に、時刻ｔ６におけるクロック信号９４の立ち上がりエッジに同期して、スイッチ回路９０−１，９０−４により選択される信号がそれぞれデジタル波形信号２２−１，２２−６に切り替わる。
【０１５６】
また、時刻ｔ７におけるクロック信号１０４の立ち上がりエッジに同期して、スイッチ回路１００−１，１００−２により選択される信号がそれぞれスイッチ回路９０−１，９０−３の各出力信号９２−１，９２−３に切り替わる。
【０１５７】
また、時刻ｔ８におけるクロック信号９６の立ち上がりエッジに同期して、スイッチ回路９０−２，９０−３により選択される信号がそれぞれデジタル波形信号２２−３，２２−８に切り替わる。
【０１５８】
そして、時刻ｔ５，ｔ６，ｔ７，ｔ８において、スイッチ回路１１０の出力信号１１２がそれぞれＤ５，Ｄ６，Ｄ７，Ｄ８と変化し、時刻ｔ６，ｔ７，ｔ８，ｔ９におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ５，Ｄ６，Ｄ７，Ｄ８に応じた電圧に順に変化する。
【０１５９】
次に、時刻ｔ９におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４，２２−５，２２−６，２２−７，２２−８がＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８からそれぞれＤ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６に変化する。
【０１６０】
そして、時刻ｔ９〜ｔ１７において、時刻ｔ１〜ｔ８と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻ｔ１０，ｔ１１，ｔ１２，ｔ１３，ｔ１４，ｔ１５，ｔ１６，ｔ１７におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６に応じた電圧に順に変化する。
【０１６１】
次に、時刻ｔ１７におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４，２２−５，２２−６，２２−７，２２−８がＤ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６からそれぞれＤ１７，Ｄ１８，Ｄ１９，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４に変化する。
【０１６２】
そして、時刻ｔ１７〜ｔ２５において、時刻ｔ１〜ｔ８と同様のタイミングで各スイッチ回路の出力信号が切り替わり、時刻ｔ１８，ｔ１９，ｔ２０，ｔ２１，ｔ２２，ｔ２３，ｔ２４，ｔ２５におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ１７，Ｄ１８，Ｄ１９，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４に応じた電圧に順に変化する。
【０１６３】
ここで、例えば、初期位相値１６が０°、位相増分値１８が７２°の場合を考えると、デジタル波形生成信号２２−１〜２２−８は、時刻ｔ１〜ｔ９においてｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°の８つのデータ（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８）となり、時刻ｔ９〜ｔ１７においてｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°の８つのデータ（＝Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６）となり、時刻ｔ１７〜ｔ２５においてｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°の８つのデータ（＝Ｄ１７，Ｄ１８，Ｄ１９，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４）となる。
【０１６４】
そして、スイッチ回路１１０の出力信号１１２は、時刻ｔ１〜ｔ２５において、クロック信号１１４の１／４周期（＝クロック信号２４の１／８周期）毎に、ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６，Ｄ１７，Ｄ１８，Ｄ１９，Ｄ２０，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４）と変化し、これに応じて、Ｄ／Ａ変換器の出力信号６２のレベルがクロック信号６４の１周期（＝クロック信号２４の１／８周期）毎に変化する。
【０１６５】
以上に説明したように、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）では、ＤＤＳモジュール２０−１〜２０−８は、クロック信号２４の１周期の間に、それぞれ位相増分値１８で設定された値ずつ位相がずれた８つの三角関数値に変調演算が施された８つのデータを同時に出力する。そして、この８つのデータは、クロック信号２４の１周期（＝クロック信号６４の８周期）の間に、スイッチ回路９０−１〜９０−４、１００−１、１００−２を介して、スイッチ１１０によって順番に選択されてＤ／Ａ変換器６０によってＤ／Ａ変換される。これにより、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、出力可能な周波数を従来の８倍まで上げることができる。
【０１６６】
また、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、ＤＤＳモジュール２０−１〜２０−８とスイッチ回路９０−１〜９０−４、１００−１、１００−２、１１０でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【０１６７】
さらに、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【０１６８】
また、第３実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、デジタル波形信号２２−１〜２２−８の選択を３段構成の選択（スイッチ回路９０−１〜９０−４による１段目の選択とスイッチ回路１００−１、１００−２による２段目の選択とスイッチ回路１１０による３段目の選択）にし、１段目の選択動作と２段目の選択動作を９０°ずらすことで、スイッチ回路９０−１〜９０−４、１００−１、１００−２、１１０の選択動作の周波数をクロック信号２４の２倍の周波数に抑えることができる。
【０１６９】
なお、スイッチ回路９０−１〜４、１００−１、１００−２、１１０は、ＤＤＳモジュール２０−１〜２０−８に対して動作速度の上限が十分に高いので、クロック信号２４の２倍の周波数で動作させることが可能である。
【０１７０】
（４）第４実施形態
［構成］
図１２は、第４実施形態のダイレクトシンセサイザーの構成を示す図である。
【０１７１】
第４実施形態における、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−４、三角関数変換テーブル３０、変調テーブル３４、メモリー４０は、図３と同じであるため、その説明を省略する。
【０１７２】
第４実施形態では、第１実施形態におけるスイッチ回路５０が３つのスイッチ回路１２０−１、１２０−２、１３０により構成される回路に置き換わっている。
【０１７３】
スイッチ回路１２０−１は、互いに位相が１８０°ずれたクロック信号１２４，１２６（ディファレンシャルクロック）に同期して、デジタル波形信号２２−１又は２２−４を交替しながら選択して出力する。また、スイッチ回路１２０−２は、クロック信号１２４，１２６に同期して、デジタル波形信号２２−２又は２２−３を交替しながら選択して出力する。
【０１７４】
クロック信号１２４は、クロック信号２４と周波数と位相が等しいクロック信号であり、クロック信号１２６は、クロック信号１２４と周波数が等しく位相が１８０°ずれたクロック信号である。クロック信号１２４は、例えば、クロック信号２４と共通のクロック信号とすることができ、クロック信号１２６は、例えば、位相シフト回路によりクロック信号２４又はクロック信号１２４の位相を１８０°遅らせることで得ることができる。
【０１７５】
そして、スイッチ回路１２０−１と１２０−２は、クロック信号１２４，１２６の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【０１７６】
スイッチ回路１３０は、互いに位相が１８０°ずれたクロック信号１３４，１３６（ディファレンシャルクロック）に同期して、スイッチ回路１２０−１の出力信号１２２−１又はスイッチ回路１２０−２の出力信号１２２−２を交替しながら選択して出力する。
【０１７７】
クロック信号１３４は、クロック信号２４と周波数が等しく位相が９０°ずれたクロック信号であり、クロック信号１３６は、クロック信号１３４と周波数が等しく位相が１８０°ずれたクロック信号である。クロック信号１３４は、例えば、位相シフト回路によりクロック信号２４又はクロック信号１２４の位相を９０°遅らせることで得ることができる。また、クロック信号１３６は、例えば、位相シフト回路によりクロック信号１３４の位相を１８０°遅らせることができる。あるいは、クロック信号１３６は、位相シフト回路によりクロック信号１２６の位相を９０°遅らせることで得ることができる。
【０１７８】
そして、スイッチ回路１３０は、クロック信号１３４，１３６の立ち上がりエッジ毎（立ち下がりエッジ毎でもよい）に選択する信号を変更する。
【０１７９】
Ｄ／Ａ変換器６０は、クロック信号６４に同期して、スイッチ回路１３０の出力信号１３２（デジタル信号）をアナログ信号に変換して出力する。クロック信号６４は、クロック信号２４の４倍の周波数であり、かつ、クロック信号２４と同期したクロック信号である。
【０１８０】
本実施形態では、Ｄ／Ａ変換器６０の出力信号６２がダイレクトシンセサイザー（ＤＤＳ）１の出力信号になるが、ダイレクトシンセサイザー（ＤＤＳ）１がＤ／Ａ変換器６０の後段に図示しないフィルター回路を含んでいてもよい。
【０１８１】
なお、位相設定回路１０、ＤＤＳモジュール２０−１〜２０−４、メモリー４０、Ｄ／Ａ変換器６０は、それぞれ、図１の位相設定部６、デジタル波形生成部２−１〜２−Ｎ（Ｎ＝４）、記憶部５、Ｄ／Ａ変換部４として機能する。三角関数変換テーブル３０は、図１のテーブル情報５ａとして機能する。スイッチ回路１２０−１、１２０−２、１３０からなる回路は、図１の選択部３（具体的には図２（Ｄ）の選択部３）として機能する。スイッチ回路１２０−１、１２０−２からなる回路は、図２（Ｄ）の第１の部分選択部３Ｆとして機能する。スイッチ回路１３０は、図２（Ｄ）の第２の部分選択部３Ｇとして機能する。クロック信号２４、６４は、それぞれ図１の参照クロック信号７、サンプリングクロック信号８として機能する。クロック信号１２４、１２６、１３４、１３６は、それぞれ図２（Ｄ）の選択クロック信号９ｆ−１、９ｆ−２、９ｇ−１、９ｇ−２として機能する。
【０１８２】
［動作］
図１３は、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）１の動作タイミングの一例を示すタイミングチャート図である。なお、図１３は、変調がかからない場合のタイミングチャートになっているが、変調がかかる場合でも基本的な動作タイミングは変わらない。
【０１８３】
図１３に示すように、まず、時刻ｔ１におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がそれぞれＤ１，Ｄ２，Ｄ３，Ｄ４に変化する。
【０１８４】
また、時刻ｔ１におけるクロック信号１２４の立ち上がりエッジに同期して、スイッチ回路１２０−１，１２０−２により選択される信号がそれぞれデジタル波形信号２２−１，２２−２に切り替わる。これにより、スイッチ回路１２０−１，１２０−２の各出力信号１２２−１，１２２−２がそれぞれＤ１，Ｄ２に変化する。
【０１８５】
また、時刻ｔ１において、スイッチ回路１３０によりスイッチ回路１２０−１の出力信号１２２−１が選択されており、スイッチ回路１３０の出力信号１３２がＤ１に変化する。
【０１８６】
次に、時刻ｔ２におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１３０の出力信号１３２（Ｄ１）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧に変化する。
【０１８７】
また、時刻ｔ２におけるクロック信号１３４の立ち上がりエッジに同期して、スイッチ回路１３０により選択される信号がスイッチ回路１２０−２の出力信号１２２−２に切り替わる。これにより、スイッチ回路１３０の出力信号１３２がＤ１からＤ２に変化する。
【０１８８】
次に、時刻ｔ３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１３０の出力信号１３２（Ｄ２）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ１に応じた電圧からＤ２に応じた電圧に変化する。
【０１８９】
また、時刻ｔ３におけるクロック信号１２６の立ち上がりエッジに同期して、スイッチ回路１２０−１により選択される信号がデジタル波形信号２２−４に切り替わるとともに、スイッチ回路１２０−２により選択される信号がデジタル波形信号２２−３に切り替わる。これにより、スイッチ回路１２０−１の出力信号１２２−１がＤ１からＤ４に変化するとともに、スイッチ回路１２０−２の出力信号１２２−２がＤ２からＤ３に変化する。
【０１９０】
また、時刻ｔ３において、スイッチ回路１３０によりスイッチ回路１２０−２の出力信号１２２−２が選択されており、スイッチ回路１３０の出力信号１３２がＤ２からＤ３に変化する。
【０１９１】
次に、時刻ｔ４におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１３０の出力信号１３２（Ｄ３）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ２に応じた電圧からＤ３に応じた電圧に変化する。
【０１９２】
また、時刻ｔ４におけるクロック信号１３６の立ち上がりエッジに同期して、スイッチ回路１３０により選択される信号がスイッチ回路１２０−１の出力信号１２２−１に切り替わる。これにより、スイッチ回路１３０の出力信号１３２がＤ３からＤ４に変化する。
【０１９３】
次に、時刻ｔ５におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０がスイッチ回路１３０の出力信号１３２（Ｄ４）をサンプリングしてＤ／Ａ変換を行う。これにより、Ｄ／Ａ変換器６０の出力信号６２がＤ３に応じた電圧からＤ４に応じた電圧に変化する。
【０１９４】
また、時刻ｔ５におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ１，Ｄ２，Ｄ３，Ｄ４からそれぞれＤ５，Ｄ６，Ｄ７，Ｄ８に変化する。
【０１９５】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ５，ｔ７におけるクロック信号１２４，１２６の立ち上がりエッジに同期して、スイッチ回路１２０−１の出力信号１２２−１がＤ５，Ｄ８と変化するとともに、スイッチ回路１２０−２の出力信号１２２−２がＤ６，Ｄ７と変化し、時刻ｔ５，ｔ６，ｔ７，ｔ８において、スイッチ回路１３０の出力信号１３２がそれぞれＤ５，Ｄ６，Ｄ７，Ｄ８と変化する。また、時刻ｔ６，ｔ７，ｔ８，ｔ９におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ５，Ｄ６，Ｄ７，Ｄ８に応じた電圧に順に変化する。
【０１９６】
次に、時刻ｔ９におけるクロック信号２４の立ち上がりエッジに同期して、デジタル波形信号２２−１，２２−２，２２−３，２２−４がＤ５，Ｄ６，Ｄ７，Ｄ８からそれぞれＤ９，Ｄ１０，Ｄ１１，Ｄ１２に変化する。
【０１９７】
そして、時刻ｔ１〜ｔ５の動作と同様に、時刻ｔ９，ｔ１１におけるクロック信号１２４，１２６の立ち上がりエッジに同期して、スイッチ回路１２０−１の出力信号１２２−１がＤ９，Ｄ１２と変化するとともに、スイッチ回路１２０−２の出力信号１２２−２がＤ１０，Ｄ１１と変化し、時刻ｔ９，ｔ１０，ｔ１１，ｔ１２において、スイッチ回路１３０の出力信号１３２がそれぞれＤ９，Ｄ１０，Ｄ１１，Ｄ１２と変化する。また、時刻ｔ１０，ｔ１１，ｔ１２，ｔ１３におけるクロック信号６４の立ち上がりエッジに同期して、Ｄ／Ａ変換器６０の出力信号６２がＤ９，Ｄ１０，Ｄ１１，Ｄ１２に応じた電圧に順に変化する。
【０１９８】
ここで、例えば、初期位相値１６が０°、位相増分値１８が７２°の場合を考えると、デジタル波形生成信号２２−１〜２２−４は、時刻ｔ１〜ｔ５においてｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°の４つのデータ（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４）となり、時刻ｔ５〜ｔ９においてｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°の４つのデータ（＝Ｄ５，Ｄ６，Ｄ７，Ｄ８）となり、時刻ｔ９〜ｔ１３においてｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°の４つのデータ（＝Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）となる。
【０１９９】
そして、スイッチ回路１２０−１の出力信号１２２−１は、時刻ｔ１〜ｔ１３において、クロック信号１２４，１２６の半周期（＝クロック信号２４の１／２周期）毎に、ｓｉｎ０°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ７２°（＝Ｄ１，Ｄ４，Ｄ５，Ｄ８，Ｄ９，Ｄ１２）と変化する。また、スイッチ回路１２０−２の出力信号１２２−２は、時刻ｔ１〜ｔ１３において、クロック信号１２４，１２６の半周期（＝クロック信号２４の１／２周期）毎に、ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ２８８°，ｓｉｎ０°（＝Ｄ２，Ｄ３，Ｄ６，Ｄ７，Ｄ１０，Ｄ１１）と変化する。
【０２００】
そして、スイッチ回路１３０の出力信号１３２は、時刻ｔ１〜ｔ１３において、クロック信号１３４，１３６の１／４周期（＝クロック信号２４の１／４周期）毎に、ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°，ｓｉｎ１４４°，ｓｉｎ２１６°，ｓｉｎ２８８°，ｓｉｎ０°，ｓｉｎ７２°（＝Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２）と変化し、これに応じて、Ｄ／Ａ変換器の出力信号６２のレベルがクロック信号６４の１周期（＝クロック信号２４の１／４周期）毎に変化する。
【０２０１】
以上に説明したように、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）では、ＤＤＳモジュール２０−１〜２０−４は、クロック信号２４の１周期の間に、それぞれ位相増分値１８で設定された値ずつ位相がずれた４つの三角関数値に変調演算が施された４つのデータを同時に出力する。そして、この４つのデータは、クロック信号２４の１周期（＝クロック信号６４の４周期）の間に、スイッチ回路１２０−１、１２０−２を介して、スイッチ１３０によって順番に選択されてＤ／Ａ変換器６０によってＤ／Ａ変換される。これにより、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、出力可能な周波数を従来の４倍まで上げることができる。
【０２０２】
また、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、ＤＤＳモジュール２０−１〜２０−４とスイッチ回路１２０−１、１２０−２、１３０でクロック信号に同期したデジタル信号処理を行うので、逓倍器や周波数合成器を用いた場合と比較して、位相精度や周波数精度の高い高周波信号を発生させることができる。
【０２０３】
さらに、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、逓倍器や周波数合成器等の周波数発振源を実装する必要がないので、小型化も可能である。
【０２０４】
また、第４実施形態のダイレクトシンセサイザー（ＤＤＳ）によれば、デジタル波形信号２２−１〜２２−４の選択を２段構成の選択（スイッチ回路１２０−１、１２０−２による１段目の選択とスイッチ回路１３０による２段目の選択）にし、各段の選択動作をディファレンシャルクロックで行わせることで、スイッチ回路１２０−１、１２０−２、１３０の選択動作の周波数をクロック信号２４と同じ周波数に抑えることができる。
【０２０５】
なお、スイッチ回路１２０−１、１２０−２、１３０は、ＤＤＳモジュール２０−１〜２０−４に対して動作速度の上限が十分に高いので、クロック信号２４の２倍の周波数で動作させることが可能である。
【０２０６】
２．電子機器
次に、本実施形態のダイレクトシンセサイザー（ＤＤＳ）を用いた電子機器の一例である核磁気共鳴（ＮＭＲ）装置について説明する。図１４は、本実施形態の核磁気共鳴（ＮＭＲ）装置５００を概略的に示す構成図である。
【０２０７】
高周波発振器５１０から発振された高周波信号は、位相制御器５２０および振幅制御器５３０によって位相と振幅を制御され、電力増幅器５４０に送られる。
【０２０８】
電力増幅器５４０でＮＭＲ信号を励起するために必要な電力にまで増幅された高周波信号は、デュプレクサ５５０を介してＮＭＲプローブ６００に送られて、ＮＭＲプローブ６００のサンプルコイルから高周波パルスとして試料に照射される。
【０２０９】
高周波照射後、試料から出る微小なＮＭＲ信号は、ＮＭＲプローブ６００のサンプルコイルにより検出され、デュプレクサ５５０を介して前置増幅器５６０に送られ、増幅される。
【０２１０】
受信器５７０は、前置増幅器５６０で増幅された高周波のＮＭＲ信号を、デジタル信号に変換可能なオーディオ周波数に周波数変換し、同時に振幅の制御を行う。受信器５７０でオーディオ周波数に周波数変換されたＮＭＲ信号は、アナログ−デジタルデータ変換器５８０によってデジタル信号に変換され、制御コンピュータ５９０に送られる。
【０２１１】
制御コンピュータ５９０は、位相制御器５２０および振幅制御器５３０を制御すると共に、時間領域で取り込んだＮＭＲ信号をフーリエ変換処理し、フーリエ変換後のＮＭＲ信号の位相を自動的に補正した後、ＮＭＲスペクトルとして表示する。
【０２１２】
高周波発振器５１０として、本実施形態のダイレクトシンセサイザー（ＤＤＳ）を用いることにより、コストを低減しながらも信頼性の高い核磁気共鳴（ＮＭＲ）装置を実現することができる。
【０２１３】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１４】
例えば、本実施形態では、ＤＤＳモジュール２０−ｋにおいて、三角関数変換テーブル３０を参照して位相値カウンター２１０−ｋのカウント値（位相値）を三角関数値に変換しているが、三角関数変換テーブル３０を持たずに、専用回路により位相値カウンター２１０−ｋのカウント値（位相値）から三角関数値を計算するようにしてもよい。
【０２１５】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０２１６】
１  ダイレクトデジタルシンセサイザー、２−１〜２−Ｎ  デジタル波形生成部、３  選択部、４  Ｄ／Ａ変換部、５  記憶部、５ａ  テーブル情報、６  位相設定部、７  参照クロック信号、８  サンプリングクロック信号、１０  位相設定回路、１２−１〜１２−８  初期位相値、１４  位相増分値、１６  初期位相値、１８  位相増分値、２０−１〜２０−８  ＤＤＳモジュール、２２−１〜２２−８  デジタル波形信号、２４  クロック信号、３０  三角関数変換テーブル、３２−１〜３２−８  三角関数値、３４  変調テーブル、３６−１〜３６−８  変調データ、５０  スイッチ回路、５４  クロック信号、６０  Ｄ／Ａ変換器、７０−１〜７０−２  スイッチ回路、７４  クロック信号、８０  スイッチ回路、８４  クロック信号、９０−１〜９０−４  スイッチ回路、９４  クロック信号、９６  クロック信号、１００−１〜１００−２  スイッチ回路、１０４  クロック信号、１１０  スイッチ回路、１１４  クロック信号、１２０−１〜１２０−２  スイッチ回路、１２４  クロック信号、１２６  クロック信号、１３０  スイッチ回路、１３４  クロック信号、１３６  クロック信号、２１０−ｋ  位相カウンター、２２０−ｋ  変換テーブル参照回路、２３０−ｋ  変調テーブル参照回路、２４０−ｋ  乗算器、５００  ＮＭＲ装置、５１０  高周波発振器、５２０  位相制御器、５３０  振幅制御器、５４０  電力増幅器、５５０  デュプレクサ、５６０  前置増幅器、５７０  受信器、５８０  アナログ−デジタルデータ変換器、５９０  制御コンピュータ、６００  ＮＭＲプローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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