(57)【要約】【課題】主スイッチング素子の温度の急上昇に対応することができ、主スイッチング素子の保護を十分に行うことができる半導体装置を提供する。【解決手段】半導体装置１００は、横型構造のパワーＩＧＢＴである主スイッチング素子６０と横型構造のサイリスタである感熱素子７０とを備える。主スイッチング素子６０と感熱素子７０とが同一のＰ−型半導体基板１上に形成されている。感熱素子７０のアノード電極２２が、主スイッチング素子６０のゲート電極８と電気的に接続されている。感熱素子７０のカソード電極２０が、主スイッチング素子６０のエミッタ／ソース電極９と電気的に接続されている。【選択図】図１
2012049410.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のソース領域と、
前記半導体基板上に前記ソース領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、
前記アノード接続領域内に形成された第１導電型のアノード領域と、
前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、
前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記ドレイン領域に電気的に接続されたドレイン電極と、
前記半導体基板上に形成され且つ前記ソース領域に電気的に接続されたソース電極と、
前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、
前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、
前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、
前記アノード電極が、前記ゲート電極と電気的に接続されており、
前記カソード電極が、前記ソース電極と電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記アノード接続領域が、前記ベース領域内に、前記ソース領域とは離隔して、形成されている
ことを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、
前記半導体基板上に前記エミッタ領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、
前記アノード接続領域内に形成された第１導電型のアノード領域と、
前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、
前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、
前記半導体基板上に形成され且つ前記エミッタ領域に電気的に接続されたエミッタ電極と、
前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、
前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、
前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、
前記アノード電極が、前記ゲート電極と電気的に接続されており、
前記カソード電極が、前記エミッタ電極と電気的に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記アノード接続領域が、前記ベース領域内に、前記エミッタ領域とは離隔して、形成されている
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記半導体基板上に前記エミッタ／ソース領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、
前記アノード接続領域内に形成された第１導電型のアノード領域と、
前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、
前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記エミッタ／ソース領域に電気的に接続されたエミッタ／ソース電極と、
前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、
前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、
前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、
前記アノード電極が、前記ゲート電極と電気的に接続されており、
前記カソード電極が、前記エミッタ／ソース電極と電気的に接続されている
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記アノード接続領域が、前記ベース領域内に、前記エミッタ／ソース領域とは離隔して、形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項５または請求項６に記載の半導体装置において、
前記コレクタ領域が複数の部分から構成されており、前記ドレイン領域が同じく複数の部分から構成されており、
前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向に沿って、前記コレクタ領域の部分と前記ドレイン領域の部分とが交互に配置されており、
前記コレクタ領域のそれぞれの部分が、前記ドレイン領域のいずれかの部分と接触している
ことを特徴とする半導体装置。
【請求項８】
請求項１から請求項７のいずれか１項に記載の半導体装置において、
前記リサーフ領域内の表層部に、前記ベース領域と電気的に接続して、第１導電型の頂上半導体層が形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記頂上半導体層及び前記サイリスタゲート領域を同一の不純物注入プロセスにて形成する工程、を少なくとも含む
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１から請求項８のいずれか１項に記載の半導体装置において、
前記アノード電極と前記カソード電極との間に、素子インピーダンスの温度依存性が互いに異なる第１の抵抗素子および第２の抵抗素子の直列分圧回路を備え、前記第１の抵抗素子と前記第２の抵抗素子との間に、前記サイリスタゲート電極を電気的に接続する
ことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１の抵抗素子のインピーダンスの温度依存性が、前記第２の抵抗素子のインピーダンスの温度依存性に比べて、小さい
ことを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第１の抵抗素子が、高濃度のポリシリコンからなる半導体抵抗であり、
前記第２の抵抗素子が、低濃度の第２導電型拡散層からなる半導体抵抗である
ことを特徴とする半導体装置。
【請求項１３】
請求項１０から請求項１２のいずれか１項に記載の半導体装置において、
前記第１の抵抗素子が、前記半導体基板内または前記半導体基板上に形成されており、
前記第２の抵抗素子が、前記半導体基板内または前記半導体基板上に形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置に関するものであり、更には主電流を繰り返し開閉する半導体装置と、その半導体装置の過熱状態を検出し、主電流を閉じることで、半導体装置の破壊を防止する機能に関するものである。
【背景技術】
【０００２】
従来から、電力用半導体素子（以下、パワー素子と呼称する。）は、供給される電力に応じて仕事をすると共に内部抵抗による電力損失に対応して発熱する。このような発熱からくる過熱によってパワー素子が破壊されることを防止するために、過熱センサとして機能する感熱素子をプリント基板上に配置し、この感熱素子に温度を検知させ、所定温度以上でパワー素子の動作を停止させるようにした過熱保護装置がある（例えば、特許文献１参照。）。
【０００３】
例えば、図４に示すように、過熱保護装置５００は、主スイッチング素子６００に対して、感熱素子７００、抵抗素子８００、抵抗素子９００を外付け部品でプリント基板上に付加することにより、構成されている。主スイッチング素子６００は、ゲート端子３６に駆動電圧が印加されると、ドレイン端子３４とソース端子３５の間に流れる電流を制御する。
【０００４】
また、過熱保護装置５００は、ドレイン端子３４とソース端子３５の間に流れる電流が過電流となって、内部損失によって主スイッチング素子６００が過熱状態になると、温度依存性を有するサイリスタである感熱素子７００がオンして主スイッチング素子６００のゲート−ソース間を短絡状態とすることにより、主スイッチング素子６００をターンオフさせて主電流を遮断する過熱保護動作を行う。
【０００５】
ここで、感熱素子７００は、一度オン状態となると、ゲート端子３６の電圧を０とするまでオン状態を保ち続ける。したがって、主スイッチング素子６００をオフ状態に保ちオン状態には戻さないようにすることができ、素子温度が高温の場合においてより確実に素子の保護を行うことが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−０３２３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の過熱保護装置５００では、プリント基板上に感熱素子７００、抵抗素子８００、抵抗素子９００を外付け部品で付加することにより、構成されている。このため、素子温度の急上昇に対応することは不可能であり、素子の保護を十分に行うことができなかった。また、感熱素子７００の動作温度と、主スイッチング素子６００の実温度との誤差が、プリント基板やヒートシンク、素子取付位置などの条件によって大きくばらつき、主スイッチング素子６００の熱破壊防止の信頼性が低下するという問題がある。
【０００８】
さらには、過熱保護装置５００の設置スペースが増大するとともに、コスト上昇を招くという問題がある。
【課題を解決するための手段】
【０００９】
（１）本発明に係わる半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のソース領域と、前記半導体基板上に前記ソース領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、前記アノード接続領域内に形成された第１導電型のアノード領域と、前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記ドレイン領域に電気的に接続されたドレイン電極と、前記半導体基板上に形成され且つ前記ソース領域に電気的に接続されたソース電極と、前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、前記アノード電極が、前記ゲート電極と電気的に接続されており、前記カソード電極が、前記ソース電極と電気的に接続されていることを特徴とする。
【００１０】
（２）本発明に係わる半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、前記半導体基板上に前記エミッタ領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、前記アノード接続領域内に形成された第１導電型のアノード領域と、前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記エミッタ領域に電気的に接続されたエミッタ電極と、前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、前記アノード電極が、前記ゲート電極と電気的に接続されており、前記カソード電極が、前記エミッタ電極と電気的に接続されていることを特徴とする。
【００１１】
（３）本発明に係わる半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記半導体基板上に前記エミッタ／ソース領域と前記リサーフ領域との間の前記ベース領域の部分を覆うように形成されたゲート絶縁膜と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板の表面部に、前記リサーフ領域とは離隔して形成された第２導電型のアノード接続領域と、前記アノード接続領域内に形成された第１導電型のアノード領域と、前記アノード接続領域内に、前記アノード領域とは離隔して形成された第１導電型のサイリスタゲート領域と、前記サイリスタゲート領域内に形成された第２導電型のカソード領域と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記エミッタ／ソース領域に電気的に接続されたエミッタ／ソース電極と、前記半導体基板上に形成され且つ前記アノード領域に電気的に接続されたアノード電極と、前記半導体基板上に形成され且つ前記サイリスタゲート領域に電気的に接続されたサイリスタゲート電極と、前記半導体基板上に形成され且つ前記カソード領域に電気的に接続されたカソード電極とを備え、前記アノード電極が、前記ゲート電極と電気的に接続されており、前記カソード電極が、前記エミッタ／ソース電極と電気的に接続されていることを特徴とする。
【発明の効果】
【００１２】
請求項１に記載の発明によれば、従来の半導体装置では、過熱センサとして機能する感熱素子を外付け部品でプリント基板上に付加していたが、感熱素子と主スイッチング素子を同一半導体基板に形成できるため、従来の半導体装置に比べて素子温度の急上昇に対応し素子を破壊から保護することが可能である。
【００１３】
請求項２に記載の発明によれば、アノード接続領域がベース領域内に形成できるため、ベース領域内に形成しない場合と比べて、アノード接続領域周囲の半導体領域の抵抗を下げられるから、ラッチアップ耐性を向上できる。
【００１４】
請求項３に記載の発明によれば、主スイッチング素子がコレクタ領域を有するＩＧＢＴ素子でも感熱素子と主スイッチング素子を同一半導体基板に形成できるため、請求項１に記載の発明と比べて主スイッチング素子のオン抵抗をより小さくできる。
【００１５】
請求項４に記載の発明によれば、アノード接続領域がベース領域内に形成できるため、ベース領域内に形成しない場合と比べて、アノード接続領域周囲の半導体領域の抵抗を下げられるから、ラッチアップ耐性を向上できる。
【００１６】
請求項５に記載の発明によれば、主スイッチング素子がコレクタ／ドレイン領域を有するアノードショート構造のＩＧＢＴ素子とできるため、請求項３に記載の発明と比べて主スイッチング素子のスイッチング特性をより改善できる。
【００１７】
請求項６に記載の発明によれば、アノード接続領域がベース領域内に形成できるため、ベース領域内に形成しない場合と比べて、アノード接続領域周囲の半導体領域の抵抗を下げられるから、ラッチアップ耐性を向上できる。
【００１８】
請求項７に記載の発明によれば、請求項５に記載の発明と比べて主スイッチング素子の特性（オン抵抗とスイッチングスピードのトレードオフ、スナップバックの抑制）をより改善できる。
【００１９】
請求項８に記載の発明によれば、頂上半導体層が形成されるから、形成されない場合に比べて主スイッチング素子の耐圧とオン抵抗のトレードオフ特性を向上できる。
請求項９に記載の発明によれば、頂上半導体層とサイリスタゲート領域を同一の不純物注入プロセスにて形成できるから、同一の注入プロセスで形成しない場合と比べて、プロセスの簡易化とコストの削減が可能である。
【００２０】
請求項１０に記載の発明によれば、素子インピーダンスの温度依存性が異なる第１の抵抗素子及び第２の抵抗素子で主スイッチング素子のゲート電圧を分圧し、分圧した電圧をサイリスタゲート電極に接続できるから、温度依存性が同じ素子で分圧した場合に比べて、高温でサイリスタが動作するゲート電圧を、変化させることが可能となる。
【００２１】
請求項１１に記載の発明によれば、高温でサイリスタが動作するゲート電圧を、室温のそれと比べて、小さくすることが可能となる。
請求項１２に記載の発明によれば、請求項１１に記載の半導体装置が容易に実現可能である。
【００２２】
請求項１３に記載の発明によれば、抵抗素子を同一半導体基板に作成可能であるから、過熱保護装置の設置スペースが小型にできると共に、コスト削減が可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明に係わる実施の形態における半導体装置の構造を示す断面図
【図２】本発明に係わる実施の形態における過熱保護装置の構成を示す回路図
【図３】本発明に係わる実施の形態における過熱保護装置の過熱保護動作時のゲート電圧と温度との相関を示すグラフ
【図４】従来の過熱保護装置の構成を示す回路図
【発明を実施するための形態】
【００２４】
（実施の形態）
まず、主スイッチング素子と感熱素子とが１チップに集積化された半導体装置について説明する。
【００２５】
図１に示すように、半導体装置１００は、横型構造のパワーＩＧＢＴである主スイッチング素子６０と、横型構造のサイリスタである感熱素子７０とを備える。
具体的には、Ｐ−型半導体基板１の表面部には、Ｎ型リサーフ領域２が形成されている。Ｐ−型半導体基板１内には、Ｎ型リサーフ領域２と隣り合うように、Ｐ型ベース領域１１が形成されている。Ｐ型ベース領域１１内には、Ｎ型リサーフ領域２とは離隔して、Ｎ＋型エミッタ／ソース領域１２とＰ＋型ベースコンタクト領域１０とが形成されている。Ｎ型リサーフ領域２の表層部には、図示されていないところでＰ型ベース領域１１と電気的に接続するように、Ｐ型頂上半導体層３が形成されている。
【００２６】
また、Ｐ−型半導体基板１上には、Ｎ＋型エミッタ／ソース領域１２とＮ型リサーフ領域２との間のＰ型ベース領域１１の部分を覆うように、ゲート絶縁膜７が形成されている。Ｎ型リサーフ領域２内には、Ｐ型ベース領域１１とは離隔して、Ｎ＋型ドレイン領域５が形成されている。Ｎ型リサーフ領域２内には、Ｐ型ベース領域１１とは離隔して、Ｐ型コレクタ領域４が形成されている。
【００２７】
また、Ｐ型ベース領域１１内には、Ｎ＋型エミッタ／ソース領域１２とは離隔して、Ｎ型アノード接続領域１５が形成されている。Ｎ型アノード接続領域１５内には、Ｐ＋型アノード領域１３が形成されている。Ｎ型アノード接続領域１５内には、Ｐ＋型アノード領域１３とは離隔して、Ｐ型サイリスタゲート領域１６が形成されている。Ｐ型サイリスタゲート領域１６内には、Ｐ＋型サイリスタゲートコンタクト領域１４が形成されている。Ｐ型サイリスタゲート領域１６内には、Ｐ＋型サイリスタゲートコンタクト領域１４とは離隔して、Ｎ＋型カソード領域１８が形成されている。
【００２８】
また、ゲート絶縁膜７上には、ゲート電極８が形成されている。Ｐ−型半導体基板１上には、Ｐ型コレクタ領域４及びＮ＋型ドレイン領域５の両方に電気的に接続されるように、コレクタ／ドレイン電極６が形成されている。
【００２９】
また、Ｐ−型半導体基板１上には、Ｎ＋型エミッタ／ソース領域１２に電気的に接続されるように、エミッタ／ソース電極９が形成されている。Ｐ−型半導体基板１上には、Ｐ＋型アノード領域１３に電気的に接続されるように、アノード電極２２が形成されている。Ｐ−型半導体基板１上には、Ｐ＋型サイリスタゲートコンタクト領域１４を介してＰ型サイリスタゲート領域１６に電気的に接続されるように、サイリスタゲート電極２１が形成されている。Ｐ−型半導体基板１上には、Ｎ＋型カソード領域１８に電気的に接続されるように、カソード電極２０が形成されている。
【００３０】
また、Ｎ型リサーフ領域２上には、層間膜１９が形成されている。
特に、図示されていないが、アノード電極２２が、ゲート電極８と電気的に接続されている。また、カソード電極２０が、エミッタ／ソース電極９と電気的に接続されている。
【００３１】
なお、Ｐ型頂上半導体層３とＰ型サイリスタゲート領域１６とは、同一の不純物注入プロセスで形成されても構わない。逆に、Ｐ型頂上半導体層３は、形成されていなくても構わない。
【００３２】
なお、Ｎ型アノード接続領域１５は、Ｐ型ベース領域１１内に形成する例で説明したが、Ｐ型ベース領域１１内に形成されていなくても、Ｐ−型半導体基板１の表面部に、Ｎ型リサーフ領域２とは離隔して形成されていてもよい。
【００３３】
なお、同じＰ型ベース領域１１内に、Ｎ＋型エミッタ／ソース領域１２と、Ｎ型アノード接続領域１５が共に含まれる例で説明したが、両者を含むベース領域が、分かれていても構わない。
【００３４】
なお、主スイッチング素子６０が、Ｐ型コレクタ領域４を形成しないＭＯＳ単体でもよい。また、Ｎ＋型ドレイン領域５を形成しないＩＧＢＴ単体でもよい。
ここで、ＭＯＳ単体については、Ｐ型コレクタ領域４が形成されておらず、Ｎ＋型エミッタ／ソース領域１２とエミッタ／ソース電極９との代わりに、Ｎ型ソース領域とソース電極とが形成されている点以外、半導体装置１００と構造が同じであるので、説明を省略する。また、ＩＧＢＴ単体については、Ｎ＋型ドレイン領域５が形成されておらず、Ｎ＋型エミッタ／ソース領域１２とエミッタ／ソース電極９との代わりに、Ｎ型エミッタ領域とエミッタ電極とが形成されている点以外、半導体装置１００と構造が同じであるので、説明を省略する。
【００３５】
次に、半導体装置１００を用いて構成された過熱保護装置について説明する。
図２に示すように、過熱保護装置５０は、主スイッチング素子６０、感熱素子７０、抵抗素子８０、抵抗素子９０により構成されている。主スイッチング素子６０は、ゲート電極８に駆動電圧が印加されると、コレクタ／ドレイン電極６とエミッタ／ソース電極９の間に流れる電流を制御する。感熱素子７０は、過熱センサとして機能する。抵抗素子８０と抵抗素子９０とは、アノード電極２２とカソード電極２０との間に直列分圧回路を構成し、分圧回路の分圧点（中間接続点）が、感熱素子７０のサイリスタゲート電極２１に電気的に接続されている。
【００３６】
また、過熱保護装置５０を構成する主スイッチング素子６０、感熱素子７０、抵抗素子８０、抵抗素子９０、およびそれらの各端子を結ぶ接続ラインは、全て同一の半導体装置１００に形成されている。
【００３７】
また、過熱保護装置５０は、コレクタ／ドレイン電極６とエミッタ／ソース電極９の間に流れる電流が過電流となって、内部損失によって主スイッチング素子６０が過熱状態になると、温度依存性を有するサイリスタである感熱素子７０がオンして主スイッチング素子６０のゲート−エミッタ／ソース間を短絡状態とすることにより、主スイッチング素子６０をターンオフさせて主電流を遮断する過熱保護動作を行う。
【００３８】
ここで、感熱素子７０は、一度オン状態となると、ゲート電極８の電圧を０とするまでオン状態を保ち続ける。したがって、主スイッチング素子６０をオフ状態に保ちオン状態には戻さないようにすることができ、素子温度が高温の場合においてより確実に素子の保護を行うことが可能である。
【００３９】
また、直列分圧回路に関して、ハイサイドの抵抗素子８０のインピーダンスの温度依存性が、ローサイドの抵抗素子９０のインピーダンスの温度依存性に比べて小さくなっている特徴がある。これは、例えば、ハイサイドの抵抗素子８０に素子インピーダンスが温度によってほとんど変わらない高濃度のポリシリコンからなる半導体抵抗を、ローサイドの抵抗素子９０に急峻な正の温度勾配を有する低濃度のＮ型拡散層からなる半導体抵抗を用いることで実現可能である。さらに、ポリシリコンからなる半導体抵抗は、図１に示すＰ−型半導体基板１内またはＰ−型半導体基板１上に、容易に形成が可能である。また、Ｎ型拡散層からなる半導体抵抗は、図１に示すＰ−型半導体基板１内またはＰ−型半導体基板１上に、容易に形成が可能である。
【００４０】
これにより、温度に比例してローサイドの抵抗素子９０の分担電圧を大きくできるから、温度上昇により分圧回路の分圧点（中間接続点）の電位が大きくなるため、温度が上昇して感熱素子７０がオンするときのゲート電極８の電圧を、低温時と比較して、小さくできる直列分圧回路が得られる。
【００４１】
例えば、図３に示すように、感熱素子７０がオンする時のゲート電極８の電圧は、１１０℃で１１Ｖであるが、１５０℃で８Ｖ程度まで小さくできる。この結果、温度が低いときの誤動作耐性が強い過熱保護装置５０が提供可能である。
【００４２】
また、このように構成された過熱保護装置５０では、外付けによる付加部品を必要としないため、構成を簡素化できるとともに、抵抗素子８０や抵抗素子９０、感熱素子７０を、主スイッチング素子６０と同じ半導体プロセスによって同じチップ上に作りこむことが可能であり、主スイッチング素子６０の過熱を早期に精度よく検知して過熱保護および過電流保護を行えると共に、装置の大型化を招くことなく経済的にも有利である。
【産業上の利用可能性】
【００４３】
本発明は、高耐圧半導体装置などとして、更には主電流を繰り返し開閉する半導体装置と、その半導体装置の過熱状態を検出し、主電流を閉じることで、半導体装置の破壊を防止する機能などとして、利用することができる。
【符号の説明】
【００４４】
１  Ｐ−型半導体基板
２  Ｎ型リサーフ領域
３  Ｐ型頂上半導体層
４  Ｐ型コレクタ領域
５  Ｎ＋型ドレイン領域
６  コレクタ／ドレイン電極
７  ゲート絶縁膜
８  ゲート電極
９  エミッタ／ソース電極
１０  Ｐ＋型ベースコンタクト領域
１１  Ｐ型ベース領域
１２  Ｎ＋型エミッタ／ソース領域
１３  Ｐ＋型アノード領域
１４  Ｐ＋型サイリスタゲートコンタクト領域
１５  Ｎ型アノード接続領域
１６  Ｐ型サイリスタゲート領域
１８  Ｎ＋型カソード領域
１９  層間膜
２０  カソード電極
２１  サイリスタゲート電極
２２  アノード電極
３４  ドレイン端子
３５  ソース端子
３６  ゲート端子
５０  過熱保護装置
６０  主スイッチング素子
７０  感熱素子
８０  抵抗素子
９０  抵抗素子
１００  半導体装置
５００  過熱保護装置
６００  主スイッチング素子
７００  感熱素子
８００  抵抗素子
９００  抵抗素子
【図１】
2012049410.tif 000003
【図２】
2012049410.tif 000004
【図３】
2012049410.tif 000005
【図４】
2012049410.tif 000006