(57)【要約】【課題】回路面積やコストの増加を抑制しつつ、被試験デバイスに安定的に電源供給可能な電源装置を提供する。【解決手段】ＤＵＴ１に電源信号Ｓ２（Ｖｄｄ）を供給する試験装置用の電源装置１００が提供される。Ａ／Ｄコンバータ２２は、電源信号Ｓ２に応じたアナログ観測値Ｓ２’をアナログ／デジタル変換し、デジタル観測値Ｓ３を生成する。デジタル信号処理回路２４は、Ａ／Ｄコンバータ２２からのデジタル観測値Ｓ３が所定の基準値Ｒｅｆと一致するように調節される制御値Ｓ４をデジタル演算処理によって生成する。Ｄ／Ａコンバータ２６は、制御値Ｓ４をデジタル／アナログ変換し、ＤＵＴ１に電源信号Ｓ２として供給する。デジタル信号処理回路２４は、その信号処理の内容が変更可能に構成される。【選択図】図２
2012002666.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに電源信号を供給する試験装置用の電源装置であって、
前記電源信号に応じたアナログ観測値をアナログ／デジタル変換し、デジタル観測値を生成するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータからの前記デジタル観測値が所定の基準値と一致するように調節される制御値をデジタル演算処理によって生成するデジタル信号処理回路と、
前記制御値をデジタル／アナログ変換し、前記被試験デバイスに前記電源信号として供給するＤ／Ａコンバータと、
を備え、
前記デジタル信号処理回路は、その信号処理の内容が変更可能に構成されることを特徴とする試験装置用の電源装置。
【請求項２】
前記デジタル信号処理回路は、前記信号処理の内容を、前記観測値が含まれる範囲に応じて変更することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記デジタル信号処理回路は、前記電源信号の生成開始時において、前記信号処理の内容が異なる第１、第２、第３モードで切りかえ可能に構成され、
前記電源信号が第１しきい値より低いとき前記第１モードで、
前記電源信号が前記第１しきい値より高く、かつ前記第１しきい値より高く定められた第２しきい値より低いとき第２モードで、
前記電源信号が前記第２しきい値より高いとき第３モードで動作することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記デジタル信号処理回路は、前記電源信号を安定的に生成すべき期間において、前記信号処理の内容が異なる第４、第５モードで切りかえ可能に構成され、
前記電源信号が前記基準値より低く定められた第３しきい値より高い状態から、前記第３しきい値より低く定められた第４しきい値より低い状態に遷移すると第５モードに移行し、
前記電源信号が第４しきい値より低い状態から第３しきい値より高い状態に遷移すると第４モードに移行することを特徴とする請求項２に記載の電源装置。
【請求項５】
前記デジタル信号処理回路は、前記電源信号を安定的に生成すべき期間において、前記信号処理の内容が異なる第６、第７モードで切りかえ可能に構成され、
前記電源信号が前記基準値より高く定められた第５しきい値より低い状態から、前記第５しきい値より高く定められた第６しきい値より高い状態に遷移すると第７モードに移行し、
前記電源信号が第６しきい値より高い状態から第５しきい値より低い状態に遷移すると第６モードに移行することを特徴とする請求項２に記載の電源装置。
【請求項６】
前記デジタル信号処理回路は、前記電源信号を安定的に生成すべき期間において、前記信号処理の内容が異なる第４、第５モードで切りかえ可能に構成され、
前記電源信号と前記基準値の差分の絶対値が第１差分しきい値より小さい状態から、第１差分しきい値より大きく定められた第２差分しきい値より大きい状態に遷移すると第５モードに移行し、
前記差分の絶対値が前記第２差分しきい値より大きい状態から第１差分しきい値より小さい状態に遷移すると第４モードに移行することを特徴とする請求項２に記載の電源装置。
【請求項７】
前記信号処理の内容の変更は、デジタル信号処理に用いられるパラメータの変更であることを特徴とする請求項１から６のいずれかに記載の電源装置。
【請求項８】
前記信号処理の内容の変更は、デジタル信号処理に用いられる演算式の変更であることを特徴とする請求項１から７のいずれかに記載の電源装置。
【請求項９】
前記デジタル信号処理回路は、前記デジタル観測値の値に応じて、前記信号処理の内容を変更することを特徴とする請求項１から８のいずれかに記載の電源装置。
【請求項１０】
前記観測値を所定のしきい値と比較するコンパレータをさらに備え、
前記デジタル信号処理回路は、前記コンパレータの出力信号に応じて、前記信号処理の内容を変更することを特徴とする請求項１から８のいずれかに記載の電源装置。
【請求項１１】
前記デジタル信号処理回路は、前記しきい値に応じたデューティ比を有するようパルス幅変調されたしきい値制御信号を生成可能に構成され、
前記電源装置は、
前記しきい値制御信号をフィルタリングし、前記しきい値を生成するローパスフィルタをさらに備えることを特徴とする請求項１０に記載の電源装置。
【請求項１２】
前記デジタル信号処理回路は、前記しきい値に応じたデジタル値を有するしきい値制御信号を生成可能に構成され、
前記電源装置は、
前記しきい値制御信号をデジタル／アナログ変換し、前記しきい値を生成する第２Ｄ／Ａコンバータをさらに備えることを特徴とする請求項１０に記載の電源装置。
【請求項１３】
前記しきい値は、前記信号処理の内容に応じて複数の値が変更可能であることを特徴とする請求項１０から１２のいずれかに記載の電源装置。
【請求項１４】
被試験デバイスに対して電源を供給する請求項１から１３のいずれかに記載の電源装置を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに電源電圧もしくは電源電流を供給する電源装置に関する。
【背景技術】
【０００２】
試験装置は、被試験デバイス（ＤＵＴ）に電源電圧もしくは電源電流（以下、電源電圧Ｖｄｄという）を供給する電源装置を備える。図１は、従来の電源装置を模式的に示すブロック図である。電源装置１１００は、電源出力部１０２６と、電源出力部１０２６を制御する周波数制御コントローラ（以下、コントローラという）１０２４を備える。たとえば電源出力部１０２６は、オペアンプ（バッファ）、ＤＣ／ＤＣコンバータやリニアレギュレータ、あるいは定電流源であり、ＤＵＴ１に供給すべき電源電圧もしくは電源電流（出力信号ＯＵＴ）を生成する。
【０００３】
ＤＵＴ１の電源端子の直近には、デカップリングキャパシタＣ１が設けられ、また電源装置１１００の出力端子とＤＵＴ１の電源端子の間は、ケーブルを介して接続される。電源装置１１００の制御対象は、電源出力部１０２６の出力信号ＯＵＴではなく、実際にＤＵＴ１の電源端子に印加される電源電圧Ｖｄｄである。従来においてコントローラ１０２４は、フィードバックされた観測値（制御対象）と所定の参照値（基準値）の差分値がゼロとなるように、制御値を出力する。観測値としては、ＤＵＴ１に供給される電源電圧や電源電流などに応じたフィードバック信号が例示される。たとえば図１に減算器のシンボルで示される回路要素１０２２は、誤差増幅器（演算増幅器）であり、観測値と基準値の誤差を増幅する。アナログのコントローラ１０２４は、誤差がゼロとなるように制御値を生成する。電源出力部１０２６の状態は、制御値に応じてフィードバック制御され、その結果、制御対象である電源電圧Ｖｄｄが目標値に安定化される。制御対象１０１０を制御する際に考慮すべきパラメータは、寄生パラメータ１０３０として模式的に示される。寄生パラメータ１０３０には、電源ケーブルや電源装置１１００内部の寄生抵抗、寄生容量、寄生インダクタなどが含まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来では、コントローラ１０２４はアナログ回路を用いて構成されていた。したがってその総合的な性能は、それを構成するアナログ素子の性能で固定的に決定されるという問題がある。また制御対象１０１０には、負荷電流変動や周辺のデカップリングキャパシタＣ１の影響が含まれる。それに加えて、寄生パラメータ１０３０の影響も考慮してコントローラ１０２４を設計した場合、結果として複雑かつ部品点数が多くなってしまう。さらに制御特性が回路構成に応じて固定されるため、リアルタイムに制御特性を変更できないという問題もある。複数の回路を用意し、必要に応じて切りかえる方式も考えられるが、これは回路面積やコストを増大させるため現実的ではない。さらにアナログ素子の温度ドリフトなどの影響を抑えるためには、高精度なアナログ素子や補償回路が必要となるため、同様に回路面積とコストが増加する。
【０００５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路面積やコストの増加を抑制しつつ、被試験デバイスに安定的に電源供給可能な電源装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、被試験デバイスに電源信号を供給する試験装置用の電源装置に関する。この電源装置は、電源信号に応じたアナログ観測値をアナログ／デジタル変換し、デジタル観測値を生成するＡ／Ｄコンバータと、Ａ／Ｄコンバータからのデジタル観測値が所定の基準値と一致するように調節される制御値をデジタル演算処理によって生成するデジタル信号処理回路と、制御値をデジタル／アナログ変換し、被試験デバイスに電源信号として供給するＤ／Ａコンバータと、を備える。デジタル信号処理回路は、その信号処理の内容が変更可能に構成される。
【０００７】
この態様によると、デジタル信号処理回路を用いることにより、負荷である被試験デバイスの状態に応じて制御特性を柔軟に再構成することができ、被試験デバイスに安定的に電源供給できる。また、アナログ回路で構成する場合に比べて、回路面積やコストの増加を抑えることができる。
【０００８】
デジタル信号処理回路は、信号処理の内容を、観測値が含まれる範囲に応じて変更してもよい。
【０００９】
デジタル信号処理回路は、電源信号の生成開始時において、信号処理の内容が異なる第１、第２、第３モードで切りかえ可能に構成されてもよい。デジタル信号処理回路は、電源信号が第１しきい値より低いとき第１モードで、電源信号が第１しきい値より高く、かつ第１しきい値より高く定められた第２しきい値より低いとき第２モードで、電源信号が第２しきい値より高いとき第３モードで動作してもよい。
電源装置の起動時において、電源信号の立ち上がりの程度に応じて、信号処理の内容、すなわち制御特性を変化させることにより、電源信号のオーバーシュートやリンギングを抑制してすみやかに基準値に近づけることができる。
【００１０】
デジタル信号処理回路は、電源信号を安定的に生成すべき期間において、信号処理の内容が異なる第４、第５モードで切りかえ可能に構成されてもよい。デジタル信号処理回路は、電源信号が基準値より低く定められた第３しきい値より高い状態から第３しきい値より低く定められた第４しきい値より低い状態に遷移すると第５モードに移行してもよい。またデジタル信号処理回路は、電源信号が第４しきい値より低い状態から第３しきい値より高い状態に遷移すると第４モードに移行してもよい。
この場合、被試験デバイスの消費電流が急激に増加した場合に、電源信号の変動を抑制できる。
【００１１】
デジタル信号処理回路は、電源信号を安定的に生成すべき期間において、信号処理の内容が異なる第６、第７モードで切りかえ可能に構成されてもよい。デジタル信号処理回路は、電源信号が基準値より高く定められた第５しきい値より低い状態から、第５しきい値より高く定められた第６しきい値より高い状態に遷移すると第７モードに移行してもよい。またデジタル信号処理回路は、電源信号が第６しきい値より高い状態から第５しきい値より低い状態に遷移すると第６モードに移行してもよい。
この場合、被試験デバイスの消費電流が急激に減少した場合に、電源信号の変動を抑制できる。
【００１２】
デジタル信号処理回路は、電源信号を安定的に生成すべき期間において、信号処理の内容が異なる第４、第５モードで切りかえ可能に構成されてもよい。デジタル信号処理回路は、電源信号と基準値の差分の絶対値が第１差分しきい値より小さい状態から、第１差分しきい値より大きく定められた第２差分しきい値より大きい状態に遷移すると第５モードに移行してもよい。デジタル信号処理回路は、差分の絶対値が第２差分しきい値より大きい状態から第１差分しきい値より小さい状態に遷移すると第４モードに移行してもよい。
この場合、被試験デバイスの消費電流が急激に減少または増加した場合に、電源信号の変動を抑制できる。
【００１３】
信号処理の内容の変更は、デジタル信号処理に用いられるパラメータの変更であってもよい。
【００１４】
信号処理の内容の変更は、デジタル信号処理に用いられる演算式の変更であってもよい。
【００１５】
デジタル信号処理回路は、デジタル観測値の値に応じて、信号処理の内容を変更してもよい。
【００１６】
ある態様の電源装置は、観測値を所定のしきい値と比較するコンパレータをさらに備えてもよい。デジタル信号処理回路は、コンパレータの出力信号に応じて、信号処理の内容を変更してもよい。
【００１７】
デジタル信号処理回路は、しきい値に応じたデューティ比を有するようパルス幅変調されたしきい値制御信号を生成可能に構成されてもよい。電源装置は、しきい値制御信号をフィルタリングし、しきい値を生成するローパスフィルタをさらに備えてもよい。
【００１８】
デジタル信号処理回路は、しきい値に応じたデジタル値を有するしきい値制御信号を生成可能に構成されてもよい。電源装置は、しきい値制御信号をデジタル／アナログ変換し、しきい値を生成する第２Ｄ／Ａコンバータをさらに備えてもよい。
【００１９】
しきい値は、信号処理の内容に応じて複数の値が変更可能であってもよい。
【００２０】
本発明の別の態様は、試験装置である。この試験装置は、被試験デバイスに対して電源を供給する上述のいずれかの態様の電源装置を備える。
【００２１】
この態様によると、電源の影響を抑制しつつ、被試験デバイスの良否や不良箇所を判定できる。
【００２２】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、被試験デバイスに安定的に電源供給可能な電源装置を提供できる。
【図面の簡単な説明】
【００２４】
【図１】従来の電源装置を模式的に示すブロック図である。
【図２】実施の形態に係る電源装置を備える試験装置示すブロック図である。
【図３】デジタル信号処理回路の第１制御における状態遷移を示すフローチャートである。
【図４】デジタル信号処理回路による第１の制御を示す波形図である。
【図５】デジタル信号処理回路の第２制御における状態遷移を示すフローチャートである。
【図６】デジタル信号処理回路による第２の制御を示す波形図である。
【図７】デジタル信号処理回路の第２制御の第１変形例における状態遷移を示すフローチャートである。
【図８】デジタル信号処理回路の第２制御の第２変形例における状態遷移を示すフローチャートである。
【図９】図９（ａ）〜（ｃ）は、図２の電源装置の変形例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
図２は、実施の形態に係る電源装置１００を備える試験装置２示すブロック図である。試験装置２は、ＤＵＴ１に信号を与え、ＤＵＴ１からの信号を期待値と比較して、ＤＵＴ１の良否や不良箇所を判定する。
【００２７】
試験装置２は、ドライバＤＲ、コンパレータ（タイミングコンパレータ）ＣＰ、電源装置１００などを備える。ドライバＤＲは、ＤＵＴ１に対して試験信号を出力する。この試験信号は図示しないタイミング発生器ＴＧ、パターン発生器ＰＧおよび波形整形器ＦＣなどによって生成され、ドライバＤＲに入力される。ＤＵＴ１が出力する信号は、コンパレータＣＰに入力される。コンパレータＣＰは、ＤＵＴ１からの信号を所定のしきい値と比較し、比較結果を適切なタイミングでラッチする。コンパレータＣＰの出力は、その期待値と比較される。以上が試験装置２の概要である。
【００２８】
電源装置１００は、ＤＵＴ１に対する電源電圧Ｖｄｄもしくは電源電流（以下、電源信号Ｓ１ともいう）を生成し、電源ケーブルなどを介して、ＤＵＴ１の電源端子へと供給する。ＤＵＴ１の電源端子に供給される電源信号を、Ｓ１と区別してＳ２と記す。
寄生パラメータ３０は、図１で説明したのと同様、制御対象１０を制御する際に考慮すべきパラメータを模式的に示す。つまり寄生パラメータ３０は、実際の回路において明示的な要素として存在するわけではない。
【００２９】
試験装置２は、ＤＵＴ１の状態をダイナミックに切りかえながら、ＤＵＴ１を試験する。したがって、ＤＵＴ１の消費電流すなわち電源装置１００の負荷はダイナミックに変動する。本実施の形態では、電源信号Ｓ１は電源電圧Ｖｄｄである。
【００３０】
一般的な電源装置は負荷が急激に変動すると、フィードバックによる電源信号の制御が追従できなくなり、出力信号が目標値から逸脱する。試験装置２において電源装置の出力信号が変動すると、ＤＵＴ１が出力する信号に影響を及ぼしてしまう。つまりコンパレータＣＰによって判定された不良（Ｆａｉｌ）が、ＤＵＴ１そのものに起因するものなのか、電源装置に起因するものなのかを区別できなくなる。
【００３１】
特に試験工程におけるＤＵＴ１の負荷変動は、ＤＵＴ１が出荷された後にセット（電子機器）に搭載された状態での負荷変動よりも大きい。かかる事情から試験装置２に搭載される電源装置１００には、負荷変動に対する追従性が厳しく要求される。以下では、試験装置２に好適に利用可能な電源装置１００の構成を説明する。
【００３２】
電源装置１００は、Ａ／Ｄコンバータ２２、デジタル信号処理回路２４、Ｄ／Ａコンバータ２６を備える。
【００３３】
Ａ／Ｄコンバータ２２は、ＤＵＴ１の電源端子に供給される電源信号Ｓ２に応じたアナログ観測値Ｓ２’をアナログ／デジタル変換し、デジタル観測値Ｓ３を生成する。アナログ観測値Ｓ２’は、ＤＵＴ１に供給される電源電圧Ｖｄｄそのものであってもよいし、電源電圧Ｖｄｄを分圧により降圧した電圧であってもよい。
【００３４】
デジタル信号処理回路２４は、デジタル演算処理によってデジタルの制御値Ｓ４を生成する。デジタル制御値Ｓ４は、Ａ／Ｄコンバータ２２からのデジタル観測値Ｓ３が所定の基準値Ｒｅｆと一致するように調節される。たとえばデジタル信号処理回路２４は、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）またはＦＰＧＡ（Field Programmable Gate Array）などで構成することができる。
【００３５】
Ｄ／Ａコンバータ２６は、デジタル制御値Ｓ４をデジタル／アナログ変換し、電源信号Ｓ１としてＤＵＴ１の電源端子へ供給する。
【００３６】
以上が電源装置１００の構成の概要である。続いてデジタル信号処理回路２４について詳細に説明する。
【００３７】
デジタル信号処理回路２４は、その信号処理の内容、言い換えれば制御特性が、任意のタイミングで変更可能に構成される。
たとえばデジタル信号処理回路２４は、デジタル観測値Ｓ３と基準値Ｒｅｆの差分にもとづき、ＰＩＤ（比例、積分、微分）制御を行ってもよい。この場合、信号処理の内容の変更は、ＰＩＤ制御における各種のパラメータ（たとえば利得、フィルタの次数やカットオフ周波数）の変更、あるいは演算式の変更であってもよい。あるいはデジタル信号処理回路２４は、ＰＩＤ制御に代えて、Ｐ制御、ＰＩ制御、ＰＤ制御のいずれかを行ってもよい。
【００３８】
またデジタル信号処理回路２４は、信号処理の内容を変更する際に、ＰＩＤ、Ｐ、ＰＩ、ＰＤなどの制御方式自体を切りかえてもよい。
【００３９】
具体的には、デジタル信号処理回路２４は、信号処理の内容を、観測値Ｓ２’が含まれる範囲に応じて変更する。デジタル観測値Ｓ３は、観測値Ｓ２’に応じた値を有する。そこで図２のデジタル信号処理回路２４は、デジタル観測値Ｓ３に応じて、信号処理の内容を変更する。
【００４０】
続いて信号処理の内容の変更について具体例をもとに説明する。
【００４１】
（第１の制御）
デジタル信号処理回路２４は、電源信号Ｓ２（電源電圧Ｖｄｄ）の生成開始時、すなわち電源装置１００の起動時において、信号処理の内容が異なる第１、第２、第３モードで切りかえ可能に構成される。
【００４２】
モードの切りかえは、電源電圧Ｖｄｄに応じて実行される。具体的には、電源電圧Ｖｄｄに応じた観測値と、２つのしきい値Ｖｔｈ１、Ｖｔｈ２との大小関係に応じて実行される。しきい値Ｖｔｈ１、Ｖｔｈ２はいずれも目標値Ｖｒｅｆよりも低く定められる。また第２しきい値Ｖｔｈ２は、第１しきい値Ｖｔｈ１よりも高く定められる。
【００４３】
図３は、デジタル信号処理回路の第１制御における状態遷移を示すフローチャートである。
デジタル信号処理回路２４は、電源電圧Ｖｄｄが第１しきい値Ｖｔｈ１より低いとき（Ｓ１０２のＹ）、つまり起動直後は第１モードで動作する（Ｓ１０４）。またデジタル信号処理回路２４は、電源電圧Ｖｄｄが第１しきい値Ｖｔｈ１より高く（Ｓ１０２のＮ）、かつ第２しきい値Ｖｔｈ２より低いとき（Ｓ１０６のＹ）、第２モードで動作する（Ｓ１０８）。さらにデジタル信号処理回路２４は、電源電圧Ｖｄｄが第２しきい値Ｖｔｈ２より高いとき（Ｓ１０６のＮ）、第３モードで動作する（Ｓ１１０）。各モード間の遷移は、ステートマシンによって制御することができる。
【００４４】
図４は、デジタル信号処理回路による第１の制御を示す波形図である。実線（ａ）が第１の制御による波形を、一点鎖線（ｂ）および破線（ｃ）は、従来の制御による波形を示す。はじめに従来の動作を説明する。
従来では、制御対象１０の状態にかかわらず、固定的な制御特性で電源電圧Ｖｄｄをフィードバック制御していた。したがって（ｂ）に示すように高速で高利得な制御特性の場合、電源電圧Ｖｄｄは短時間で目標値Ｖｒｅｆに達するが、大きなオーバーシュートが発生し、その後もリンギングが生じ、セトリング時間が長くなる。あるいは（ｃ）に示すように、低速で低利得な制御特性の場合、オーバーシュートやリンギングは生じないがセトリング時間が長くなってしなう。
【００４５】
続いて実線（ａ）を参照し、図２の電源装置１００の動作を説明する。初期状態において、デジタル信号処理回路２４は第１モードＭｏｄｅ１に設定される。時刻ｔ０に電源装置１００に対し起動が指示される。そうすると、デジタル信号処理回路２４は、第１モードＭｏｄｅ１によって、電源電圧Ｖｄｄが目標値Ｖｒｅｆに近づくように制御値Ｓ４を生成する。
【００４６】
時刻ｔ１に電源電圧Ｖｄｄが第１しきい値電圧Ｖｔｈ１に達すると、第１モードＭｏｄｅ１から第２モードＭｏｄｅ２に遷移する。さらに電源電圧Ｖｄｄが上昇し、第２しきい値電圧Ｖｔｈ２に達すると、第２モードＭｏｄｅ２から第３モードＭｏｄｅ３に遷移する。
【００４７】
各モードＭｏｄｅ１〜Ｍｏｄｅ３における信号処理の内容つまり制御特性を適切に設定しておくことにより、電源電圧Ｖｄｄのオーバーシュートやリンギングを抑制しつつ、短時間で目標値Ｖｒｅｆに安定化させることができる。
【００４８】
なお、３つのモードではなく、２つのモードを切りかえてもよい。この場合、しきい値はひとつでよい。
【００４９】
（第２の制御）
第２の制御は、電源信号Ｓ２（電源電圧Ｖｄｄ）を安定的に生成すべき期間において実行され、デジタル信号処理回路２４は、信号処理の内容が異なる第４モードＭｏｄｅ４、第５モードＭｏｄｅ５が切りかえ可能となっている。
モード（信号処理の内容）の切りかえは、電源電圧Ｖｄｄに応じて実行される。具体的には、電源電圧Ｖｄｄに応じた観測値と、２つのしきい値Ｖｔｈ３、Ｖｔｈ４との大小関係に応じて実行される。しきい値Ｖｔｈ３、Ｖｔｈ４はいずれも目標値Ｖｒｅｆよりも低く定められる。また第４しきい値Ｖｔｈ４は、第３しきい値Ｖｔｈ３よりも低く定められる。
【００５０】
図５は、デジタル信号処理回路の第２制御における状態遷移を示すフローチャートである。デジタル信号処理回路２４は、電源電圧Ｖｄｄが第３しきい値Ｖｔｈ３より高い状態、言い換えれば第４モードＭｏｄｅ４において（Ｓ２０２）、電源電圧Ｖｄｄが第４しきい値Ｖｔｈ４より低い状態に遷移すると（Ｓ２０４のＹ）、第５モードＭｏｄｅ５に移行する（Ｓ２０６）。遷移しないとき（Ｓ２０４のＮ）、第４モードＭｏｄｅ４を維持する（Ｓ２０２）。
【００５１】
また電源電圧Ｖｄｄが第４しきい値Ｖｔｈ４より低い状態、つまり第５モードＭｏｄｅ５において（Ｓ２０６）、電源電圧Ｖｄｄが第３しきい値Ｖｔｈ３より高い状態に遷移すると（Ｓ２０８のＹ）、第４モードＭｏｄｅ４に移行する（Ｓ２０２）。遷移しないとき（Ｓ２０８のＮ）、第５モードＭｏｄｅ５を維持する。
つまり、デジタル信号処理回路２４は、電源電圧Ｖｄｄと２つのしきい値Ｖｔｈ３、Ｖｔｈ４の大小関係に応じたヒステリシス動作を行う。
【００５２】
図６は、デジタル信号処理回路による第２の制御を示す波形図である。
実線（ａ）が第１の制御による波形を、破線（ｂ）は、従来の制御による波形を示す。はじめに従来の動作を説明する。
時刻ｔ０にＤＵＴ１の消費電流が急増すると、電源電圧Ｖｄｄはドロップする。従来では、電源電圧Ｖｄｄの状態にかかわらず、固定的な制御特性でフィードバック制御していたため、（ｂ）に示すように、もとの目標値Ｖｒｅｆに復帰するまでに長い期間を要していた。
【００５３】
続いて実線（ａ）を参照し、図２の電源装置１００の動作を説明する。初期状態において、デジタル信号処理回路２４は第４モードＭｏｄｅ４に設定される。この第４モードＭｏｄｅ４は、上述した第３モードＭｏｄｅ３に対応するモードであってもよいし別のモードであってもよい。
【００５４】
時刻ｔ０にＤＵＴ１の消費電流が急増すると、電源電圧Ｖｄｄがドロップし始める。時刻ｔ１に電源電圧Ｖｄｄが第４しきい値Ｖｔｈ４まで低下すると、第５モードＭｏｄｅ５に移行し、制御特性が高速なものに切りかえられる。そうすると、電源電圧Ｖｄｄは速やかに目標値Ｖｒｅｆに向かって上昇しはじめる。
時刻ｔ２に電源電圧Ｖｄｄが第３しきい値Ｖｔｈ３に達すると、第４モードＭｏｄｅ４に戻り、制御特性が低速なものに切りかえられる。その後、電源電圧Ｖｄｄはリンギングやオーバーシュートすることなく、目標値Ｖｒｅｆに近づいていく。
【００５５】
このように第２の制御によれば、負荷の急激な変動が発生した場合に、電源電圧Ｖｄｄの変動を抑制し、目標値Ｖｒｅｆに復帰するまでの時間を短縮することができる。
【００５６】
以上の方法は、ＤＵＴ１の消費電流が急増した場合に有効である。反対に、ＤＵＴ１の消費電流が急減する場合には、電源電圧Ｖｄｄは増加するであろう。この場合には、以下の第１変形例が有効である。
第１変形例では、電源電圧Ｖｄｄが目標値Ｖｒｅｆより大きい領域で、同様の処理が行われる。デジタル信号処理回路２４は、信号処理の内容が異なる第６モードＭｏｄｅ６、第７モードＭｏｄｅ７が切りかえ可能となっている。
モード（信号処理の内容）の切りかえは、電源信号Ｓ２（電源電圧Ｖｄｄ）に応じて実行される。具体的には、電源電圧Ｖｄｄに応じた観測値と、２つのしきい値Ｖｔｈ５、Ｖｔｈ６との大小関係に応じて実行される。第５しきい値Ｖｔｈ５、第６しきい値Ｖｔｈ６はいずれも目標値Ｖｒｅｆより高く定められる。また第５しきい値Ｖｔｈ５は、第６しきい値Ｖｔｈ６よりも低く定められる。
【００５７】
図７は、デジタル信号処理回路の第２制御の第１変形例における状態遷移を示すフローチャートである。
デジタル信号処理回路２４は、電源電圧Ｖｄｄが第５しきい値Ｖｔｈ５より低い状態、言い換えれば第６モードＭｏｄｅ６において（Ｓ３０２）、電源電圧Ｖｄｄが第６しきい値Ｖｔｈ６より高い状態に遷移すると（Ｓ３０４のＹ）、第７モードＭｏｄｅ７に移行する（Ｓ３０６）。遷移しないとき（Ｓ３０４のＮ）、第６モードＭｏｄｅ６を維持する（Ｓ３０２）。
【００５８】
また電源電圧Ｖｄｄが第６しきい値Ｖｔｈ６より高い状態、つまり第７モードＭｏｄｅ７において（Ｓ３０６）、電源電圧Ｖｄｄが第５しきい値Ｖｔｈ５より低い状態に遷移すると（Ｓ３０８のＹ）、第６モードＭｏｄｅ６に移行する（Ｓ３０２）。遷移しないとき（Ｓ３０８のＮ）、第７モードＭｏｄｅ７を維持する。
【００５９】
第１変形例に関連する波形は、図６に一点鎖線（ｃ）で示される。第１変形例によれば、ＤＵＴ１の消費電流が急減した場合の電源電圧Ｖｄｄの変動を抑制できる。
【００６０】
第４モードと第６モードの信号処理の内容（制御特性）が同じであり、第５モードと第７モードの制御特性が同じである場合には、以下の第２の変形例も有効である。第２の変形例では、各しきい値電圧Ｖｔｈ３〜Ｖｔｈ６は以下のように定められる。
【００６１】
Ｖｔｈ３＝Ｖｒｅｆ−ΔＶ１
Ｖｔｈ５＝Ｖｒｅｆ＋ΔＶ１
Ｖｔｈ４＝Ｖｒｅｆ−ΔＶ２
Ｖｔｈ６＝Ｖｒｅｆ＋ΔＶ２
【００６２】
図８は、デジタル信号処理回路の第２制御の第２変形例における状態遷移を示すフローチャートである。
デジタル信号処理回路２４は、電源電圧Ｖｄｄと目標値Ｖｒｅｆの差分の絶対値が、第１差分しきい値ΔＶ１より小さい状態、つまり第４モードＭｏｄｅ４において（Ｓ４０２）、差分の絶対値が第２差分しきい値ΔＶ２より大きい状態に遷移すると（Ｓ４０４のＹ）、第５モードＭｏｄｅ５に移行する（Ｓ４０６）。遷移しないとき（Ｓ４０４のＮ）、第４モードＭｏｄｅ４を維持する（Ｓ４０２）。
【００６３】
また差分の絶対値が第２差分しきい値ΔＶ２より大きい状態、つまり第５モードＭｏｄｅ５において（Ｓ４０６）、差分の絶対値が第１差分しきい値ΔＶ１より小さい状態に遷移すると（Ｓ４０８のＹ）、第４モードＭｏｄｅ４に移行する（Ｓ４０２）。遷移しないとき（Ｓ４０８のＮ）、第５モードＭｏｄｅ５を維持する。
【００６４】
第２変形例によれば、ＤＵＴ１の消費電流が急減した場合、急増した場合の両方において、電源電圧Ｖｄｄの変動を抑制できる。
【００６５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６６】
図９（ａ）〜（ｃ）は、図２の電源装置１００の変形例を示す図である。
【００６７】
図９（ａ）の変形例１００ａは、図２の電源装置１００に加えて、観測値Ｓ２’を所定のしきい値Ｖｔｈと比較するコンパレータ４０をさらに備える。デジタル信号処理回路２４は、コンパレータ４０の出力信号Ｓ５をトリガーとして、信号処理の内容を変更する。
【００６８】
また、制御の方式によっては複数のしきい値Ｖｔｈが用いられる場合がある。この場合には、デジタル信号処理回路２４は、しきい値Ｖｔｈを切りかえるためのしきい値制御信号Ｓ６を生成し、基準電圧源４２へと出力してもよい。
【００６９】
図９（ｂ）の変形例１００ｂにおいて、デジタル信号処理回路２４は、しきい値Ｖｔｈに応じたデューティ比を有するようパルス幅変調されたしきい値制御信号Ｓ６を生成可能に構成される。ローパスフィルタ４４は、しきい値制御信号Ｓ６をフィルタリングし、しきい値Ｖｔｈを生成する。この変形例では、しきい値制御信号Ｓ６のデューティ比を変化させることにより、しきい値Ｖｔｈを制御することができる。
【００７０】
図９（ｃ）の変形例１００ｃにおいて、デジタル信号処理回路２４は、しきい値Ｖｔｈに応じたデジタル値を有するしきい値制御信号Ｓ６を生成可能に構成される。第２Ｄ／Ａコンバータ４６は、しきい値制御信号Ｓ６をデジタル／アナログ変換し、アナログのしきい値Ｖｔｈを生成する。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７２】
１…ＤＵＴ、２…試験装置、ＤＲ…ドライバ、ＣＰ…コンパレータ、１００…電源装置、１０…制御対象、２２…Ａ／Ｄコンバータ、２４…デジタル信号処理回路、２６…Ｄ／Ａコンバータ、３０…寄生パラメータ、Ｓ１…電源信号、Ｓ２…電源信号、Ｓ２’…アナログ観測値、Ｓ３…デジタル観測値、Ｓ４…制御値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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