(57)【要約】【課題】液晶表示パネルにおける実装領域の面積比率を下げ、面積比率が下がることにより大きくなるノイズの影響を少なくした駆動装置を提供する。【解決手段】複数の駆動回路をカスケード接続し、画像データ及び該画像データの取り込みタイミング信号をカスケード接続した駆動回路を介して伝播させる。【選択図】図１
2012002840.tif 000002
【特許請求の範囲】
【請求項１】
複数の駆動回路を含む駆動装置であって、
前記駆動回路が、
データ入力端子と、
データ出力端子と、
タイミング信号入力端子と、
タイミング信号出力端子と、を有し、
前記複数の駆動回路の中の第１の駆動回路における前記データ出力端子と前記複数の駆動回路の中の第２の駆動回路における前記データ入力端子とが接続され、
前記第２の駆動回路における前記データ出力端子と前記複数の駆動回路の中の第３の駆動回路における前記データ入力端子とが接続され、
前記第１の駆動回路における前記タイミング信号入力端子と前記第２の駆動回路における前記タイミング信号出力端子とが接続され、
前記第２の駆動回路における前記タイミング信号入力端子と前記第３の駆動回路における前記タイミング信号出力端子とが接続されていることを特徴とする駆動装置。
【請求項２】
前記駆動回路は、データレジスターと前記データレジスターに対応するタイミングレジスターとを有し、
前記タイミング信号入力端子から入力されたタイミング信号が前記タイミングレジスターに保持されているときに、前記データ入力端子から入力されたデータが前記データレジスターに保存されることを特徴とする請求項１に記載の駆動装置。
【請求項３】
前記駆動回路は、更に、制御クロック入力端子と、制御クロック出力端子と、を有し、
前記第１の駆動回路における前記制御クロック出力端子は前記第２の駆動回路における前記制御クロック入力端子に接続され、
前記第２の駆動回路における前記制御クロック出力端子は前記第３の駆動回路における前記制御クロック入力端子に接続され、
前記タイミングレジスターは１ビットのレジスターであり、
前記タイミング信号は１ビットの情報であり、
前記制御クロック入力端子から入力されるクロックに基づいて生成されるタイミングにより、前記タイミング信号が複数の前記タイミングレジスター間をシフトされることを特徴とする請求項２に記載の駆動装置。
【請求項４】
前記データ入力端子は差動信号を入力する端子であり、
前記データ出力端子は差動信号を出力する端子であり、
前記タイミング信号が前記第３の駆動回路から前記第２の駆動回路に伝播された後に、前記第２の駆動回路における前記データ出力端子からの前記差動信号の駆動が停止され、
前記タイミング信号が前記第２の駆動回路から前記第１の駆動回路に伝播された後に、前記第１の駆動回路における前記データ出力端子からの前記差動信号の駆動が停止されることを特徴とする請求項１乃至３のいずれか一項に記載の駆動装置。
【請求項５】
前記データ入力端子及び前記データ出力端子を用いてカスケード接続された前記複数の駆動回路において、前記データの伝播方向における１段目の前記駆動回路における前記データ入力端子のインピーダンスは、２段目以降の前記駆動回路における前記データ入力端子のインピーダンスよりも低いことを特徴とする請求項１乃至４のいずれか一項に記載の駆動装置。
【請求項６】
前記カスケード接続された前記複数の駆動回路において、前記データ出力端子のインピーダンスと前記データ出力端子が接続された前記データ入力端子のインピーダンスとが、インピーダンスマッチングがとられていることを特徴とする請求項１乃至５のいずれか一項に記載の駆動装置。
【請求項７】
前記複数の駆動回路は、ガラス基板上に形成されていることを特徴とする請求項１乃至６のいずれか一項に記載の駆動装置。
【請求項８】
前記駆動回路は、前記データレジスター及び前記タイミングレジスターを、いずれも複数個有し、
複数の前記タイミングレジスターは、カスケード接続されていることを特徴とする請求項２乃至７のいずれか一項に記載の駆動装置。
【請求項９】
前記駆動回路は、更に、
前記データレジスターの出力を保持する第１のラッチと、
前記第１のラッチの出力をアナログ信号に変換するＤＡ変換部と、
前記アナログ信号を出力するアナログ信号出力端子と、を有し、
前記ＤＡ変換部は、複数の前記第１のラッチの出力を時分割でＤＡ変換を行い、前記アナログ信号を生成することを特徴とする請求項１乃至８のいずれか一項に記載の駆動装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の駆動装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直線若しくはマトリクス状に形成された素子に対して信号を与えるための装置に関し、たとえば液晶表示パネルやプラズマ表示パネルなどに用いられるゲート信号若しくはソース信号などの信号を駆動するための駆動装置に関する。
【背景技術】
【０００２】
従来、マトリクス状に形成された素子を用いた装置としては、たとえば液晶組成物とマトリクス状に配置したＴＦＴとを組み合わせた液晶表示パネルが知られている。液晶表示パネルは、画素電極に電位を与えるためのＴＦＴがマトリクス状に形成されており、該ＴＦＴに対してのゲート信号はゲートドライバーと呼ばれる駆動回路若しくは駆動装置により与えられ、該ＴＦＴに対してのソース信号は、ソースドライバーと呼ばれる駆動回路若しくは駆動装置により与えられる。また、液晶表示パネルの画素数の増加に伴い、ソースドライバーから駆動されるマルチプレクスされた信号をデマルチプレクサーで分配してソース信号としＴＦＴに対して与える駆動方法がとられる場合がある。
【０００３】
ゲートドライバー及びソースドライバーは、液晶表示パネル上の表示領域に隣接した領域に配置される。液晶表示パネルの外形サイズを変えずに表示領域を拡大することの要求は高く、ゲートドライバー及びソースドライバーの実装できる領域の液晶表示パネルにおける面積比率は小さくなる傾向にある。実装できる領域の面積比率が小さくなるとノイズ等の影響を受けやすくなる。特許文献１には、液晶表示パネルにおける駆動回路に小振幅差動信号で表示データを伝送する場合に、異なる位置に実装された駆動回路に対して同じ条件で伝送するために小振幅差動信号線を蛇行させて配線長を同じとすること、入力回路にレベルシフト回路を設けて入力信号が安定動作レベルになるようにすることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２５８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では小振幅差動信号線を蛇行させることから、小振幅差動信号線を設ける領域を含めた駆動回路の実装領域の液晶表示パネルにおける面積の比率を下げることが難しいという課題がある。また、ノイズ等の対策として設けているレベルシフト回路も駆動回路の実装領域の液晶表示パネルにおける面積の比率を下げることを難しくしている。
【課題を解決するための手段】
【０００６】
本発明は、上述した問題又は課題の少なくともひとつを解決するためになされたものであり、以下の適用例又は実施形態として実現することが可能である。
【０００７】
［適用例１］
本適用例にかかる駆動装置は、複数の駆動回路を含む駆動装置であって、前記駆動回路が、データ入力端子と、データ出力端子と、タイミング信号入力端子と、タイミング信号出力端子と、を有し、前記複数の駆動回路の中の第１の駆動回路における前記データ出力端子と前記複数の駆動回路の中の第２の駆動回路における前記データ入力端子とが接続され、前記第２の駆動回路における前記データ出力端子と前記複数の駆動回路の中の第３の駆動回路における前記データ入力端子とが接続され、前記第１の駆動回路における前記タイミング信号入力端子と前記第２の駆動回路における前記タイミング信号出力端子とが接続され、前記第２の駆動回路における前記タイミング信号入力端子と前記第３の駆動回路における前記タイミング信号出力端子とが接続されていることを特徴とする。
【０００８】
この構成によれば、第１の駆動回路におけるデータ出力端子と第２の駆動回路におけるデータ入力端子とが接続され、第２の駆動回路におけるデータ出力端子と第３の駆動回路におけるデータ入力端子とが接続され、第１の駆動回路におけるタイミング信号入力端子と第２の駆動回路におけるタイミング信号出力端子とが接続され、第２の駆動回路におけるタイミング信号入力端子と第３の駆動回路におけるタイミング信号出力端子とが接続されていることで、データ信号若しくはタイミング信号を伝達するための配線を短くすることができ、該配線を設けるための基板上の領域の面積を小さくすることが可能となる。一般的に駆動回路は略一列に基板上に配置される。複数の駆動回路はデータ信号及びタイミング信号を伝達する配線によりカスケード接続されることで、データ信号及びタイミング信号を伝達する配線が、略一列に配置された複数の駆動回路の隣り合った駆動回路の間を接続された配線として形成された駆動装置を提供することができる。
【０００９】
［適用例２］
上記適用例にかかる駆動装置において、前記駆動回路は、データレジスターと前記データレジスターに対応するタイミングレジスターとを有し、前記タイミング信号入力端子から入力されたタイミング信号が前記タイミングレジスターに保持されているときに、前記データ入力端子から入力されたデータが前記データレジスターに保存されることが好ましい。
【００１０】
この構成によれば、タイミング信号がタイミングレジスターに保持されているときにデータレジスターにデータが保存されることで、カスケード接続された複数の駆動回路のデータの伝達方向における最後段の駆動回路から順次データを保存していくことができる。これにより、データが保持された駆動回路に対してはデータを出力する必要がないことから、データ伝達方向における最後段の一つ前の駆動回路から順次データ出力端子の駆動を停止することができることになり消費電力の低減を図ることができる。また、同様にタイミング信号出力端子の駆動も、データ伝達方向における最後段の駆動回路から順次タイミング信号出力端子の駆動を停止することが可能であり、更なる消費電力の低減化を図ることができる。
【００１１】
［適用例３］
上記適用例にかかる駆動装置において、前記駆動回路は、更に、制御クロック入力端子と、制御クロック出力端子と、を有し、前記第１の駆動回路における前記制御クロック出力端子は前記第２の駆動回路における前記制御クロック入力端子に接続され、前記第２の駆動回路における前記制御クロック出力端子は前記第３の駆動回路における前記制御クロック入力端子に接続され、前記タイミングレジスターは１ビットのレジスターであり、前記タイミング信号は１ビットの情報であり、前記制御クロック入力端子から入力されるクロックに基づいて生成されるタイミングにより、前記タイミング信号が複数の前記タイミングレジスター間をシフトされることが好ましい。
【００１２】
この構成によれば、制御クロック入力端子から入力されたクロックを元に生成されるタイミングによりタイミング信号を複数のタイミングレジスター間においてシフトさせることで、複数のデータレジスター各々に対してのデータの保持タイミングを制御することができる。
【００１３】
［適用例４］
上記適用例にかかる駆動装置において、前記データ入力端子は差動信号を入力する端子であり、前記データ出力端子は差動信号を出力する端子であり、前記タイミング信号が前記第３の駆動回路から前記第２の駆動回路に伝播された後に、前記第２の駆動回路における前記データ出力端子からの前記差動信号の駆動が停止され、前記タイミング信号が前記第２の駆動回路から前記第１の駆動回路に伝播された後に、前記第１の駆動回路における前記データ出力端子からの前記差動信号の駆動が停止されることが好ましい。
【００１４】
この構成によれば、入力データの伝播に差動信号を用いることによりノイズ等の影響を低減することができると共に、データの保存が終了した駆動回路に対してのデータ信号の駆動を停止させることで省電力化を図ることができる。
【００１５】
［適用例５］
上記適用例にかかる駆動装置において、前記データ入力端子及び前記データ出力端子を用いてカスケード接続された前記複数の駆動回路において、前記データの伝播方向における１段目の前記駆動回路における前記データ入力端子のインピーダンスは、２段目以降の前記駆動回路における前記データ入力端子のインピーダンスよりも低いことが好ましい。
【００１６】
この構成によれば、カスケード接続された駆動回路のデータ伝達方向における１段目の駆動回路のデータ入力端子のインピーダンスを２段目以降の駆動回路のデータ入力端子のインピーダンスよりも低くすることで、１段目の駆動回路のデータ入力端子に接続される配線長を２段目以降の駆動回路間の配線長よりも長くすることができる。これにより、駆動装置に対してデータを出力する回路の配置の自由度を高めることができる。
【００１７】
［適用例６］
上記適用例にかかる駆動装置において、前記カスケード接続された前記複数の駆動回路において、前記データ出力端子のインピーダンスと前記データ出力端子が接続された前記データ入力端子のインピーダンスとが、インピーダンスマッチングがとられていることが好ましい。
【００１８】
この構成によれば、データを出力する駆動回路のデータ出力端子と、該データを入力する駆動回路のデータ入力端子との間のインピーダンスマッチングが取られることにより、信号の伝達効率をよくすることができる。
【００１９】
［適用例７］
上記適用例にかかる駆動装置において、前記複数の駆動回路は、ガラス基板上に形成されていることが好ましい。
【００２０】
この構成によれば、複数の駆動回路をガラス基板上に形成することで、液晶表示パネルにおけるガラス基板の一部を駆動装置の一部として用いることができ、液晶表示パネルの構成部品を少なくすることができる。また、駆動装置を実装する領域を狭くすることが可能であることからガラス基板の小型化を図ることができる。
【００２１】
［適用例８］
上記適用例にかかる駆動装置において、前記駆動回路は、前記データレジスター及び前記タイミングレジスターを、いずれも複数個有し、複数の前記タイミングレジスターは、カスケード接続されていることが好ましい。
【００２２】
この構成によれば、駆動回路において、複数のデータレジスターと複数のタイミングレジスターとを有し、複数のタイミングレジスターがカスケード接続されていることで、駆動回路内の複数のタイミングレジスター間においてタイミング信号をシフトさせることができ、これにより複数のデータレジスターに対するデータ保持タイミングを規定することができる。
【００２３】
［適用例９］
上記適用例にかかる駆動装置において、前記駆動回路は、更に、前記データレジスターの出力を保持する第１のラッチと、前記第１のラッチの出力をアナログ信号に変換するＤＡ変換部と、前記アナログ信号を出力するアナログ信号出力端子と、を有し、前記ＤＡ変換部は、複数の前記第１のラッチの出力を時分割でＤＡ変換を行い、前記アナログ信号を生成することが好ましい。
【００２４】
この構成によれば、データレジスターに保持されたデータが第１のラッチに保持され、複数の第１のラッチの出力を時分割でＤＡ変換器によりアナログ信号に変換し、該アナログ信号をアナログ信号出力端子から出力することで、アナログ信号への変換を行いながら次のデータをデータレジスターに保存することができる。
【００２５】
［適用例１０］
本適用例に係る電子機器は、上記の適用例に係る駆動装置を用いることが好ましい。
【００２６】
この構成によれば、液晶表示パネルにおける駆動回路の実装領域の面積比率を小さくすることができ、液晶表示パネルにおける表示領域の面積比率を高めた電子機器を構成することができる。
【図面の簡単な説明】
【００２７】
【図１】液晶表示パネルのブロック図。
【図２】第１実施形態の駆動回路の構成要素の一部のブロック図。
【図３】第１実施形態の駆動回路のタイムチャート。
【図４】表示モジュールの概観図の例及び電子機器の例を示した図。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図を用いて説明する。尚、以降の説明において出てくる１６進数は、数値の後にｈをつけて記載することとする。たとえば、１０進数における“１６”は、“１０ｈ”と記載される。
【００２９】
図１は、本発明を適用したソース信号駆動装置２０を含む液晶表示パネル１における構成要素の一部のブロック図を示したものである。液晶表示パネル１は、ソース信号駆動装置２０以外に、表示領域１０、デマルチプレクサー１２、ゲート信号駆動装置３０及びパネル制御部４０を含む。ソース信号駆動装置２０及びゲート信号駆動装置３０は、表示領域１０が形成されるガラス基板に配置されている。
【００３０】
ソース信号駆動装置２０は、第２画像データ信号６１及び第１タイミング信号６３によりカスケード接続された複数個のソースドライバー２１（駆動回路）を含む。第１タイミング信号６３は、第１画像データ信号４１若しくは第２画像データ信号６１により伝播されたデータから生成される１画素分のデータを取り込むためのタイミングを指示する保存タイミング信号を伝播させるためのものである。ソースドライバー２１が駆動する表示データ信号６５は、取り込まれた１画素分のデータに基づいて生成されるアナログ信号である。第２画像データ信号６１によるデータ伝播方向におけるカスケード接続の１段目のソースドライバー２１は、第１タイミング信号６３による保存タイミング信号伝播方向におけるカスケード接続の最終段目のソースドライバー２１に当たる。保存タイミング信号の伝播は、データ保存開始指示信号４３の指示により開始される。尚、図１において、第１画像データ信号４１及び第２画像データ信号６１が一本の太線で描かれているが、これは複数のデータが並行して伝播されることを示すものである。第１画像データ信号４１若しくは第２画像データ信号６１は、複数の信号線から構成されるものとなる。
【００３１】
ゲート信号駆動装置３０は、第２タイミング信号６４によりカスケード接続された複数個のゲートドライバー３１を含む。ライン走査開始指示信号４４が接続されたゲートドライバー３１がカスケード接続の１段目である。ゲート信号５２は、該１段目のゲートドライバー３１から順次駆動される。ゲートドライバー３１は、ゲート信号５２の駆動タイミングを規定するゲートタイミング信号を保持する複数のレジスターを内部に有する（図示せず）。該複数のレジスターは、ゲート信号駆動装置３０においてシフトレジスターを形成する。ゲートタイミング信号は、ライン走査開始指示信号４４の指示で伝播が開始され、定められた時間間隔でカスケード接続されたゲートドライバー３１内をシフトする。該定められた時間間隔は、例えば表示領域１０のライン数により定められる時間間隔である。
【００３２】
表示領域１０には、｛ＴＦＴ及び画素電極｝１１がマトリクス状に配置されている。｛ＴＦＴ及び画素電極｝１１は、ゲートドライバー３１により駆動されるゲート信号５２により制御され、デマルチプレクサー１２により駆動されるソース信号５３の電位を保持する。また、｛ＴＦＴ及び画素電極｝１１は、共通電極信号５１に接続されている。デマルチプレクサー１２は、ソースドライバー２１内部でマルチプレクスされた表示データ信号６５を複数のソース信号５３に分配し駆動する回路である。尚、本実施形態の説明は、１画素が｛ＴＦＴ及び画素電極｝１１に対応するものとして行う。
【００３３】
パネル制御部４０は、液晶表示パネル１内部の制御を司る部分である。パネル制御部４０には、液晶表示パネル１内部のいくつかの制御信号を生成するために必要な外部信号（例えば垂直同期信号、水平同期信号及び画像データなどの信号、図示せず）が入力される。これらの外部信号を基にして生成された信号は、データ保存開始指示信号４３、ライン走査開始指示信号４４、第１制御クロック信号４２及び第１画像データ信号４１を介して、ソース信号駆動装置２０並びにゲート信号駆動装置３０に伝播される。
【００３４】
第１制御クロック信号４２により伝播されるクロック信号は、更に第２制御クロック信号６２により伝播される。第１制御クロック信号４２若しくは第２制御クロック信号６２は、第１画像データ信号４１若しくは第２画像データ信号６１で伝播されるデータをサンプリングするためのクロック信号である。サンプリングされたデータは、１画素分のデータにまとめられ、上述した保存タイミング信号で指定される所定のレジスターに取り込まれる。尚、第１画像データ信号４１、第２画像データ信号６１、第１制御クロック信号４２及び第２制御クロック信号６２は、差動信号である。伝播される信号は、ＮＲＺＩ信号でもＮＲＺ信号でもどちらでもよいが、以降はＮＲＺ信号で伝播されていることとして説明を行う。
【００３５】
尚、ソース信号駆動装置２０及びゲート信号駆動装置３０において、カスケード接続に用いられる信号の送信素子と受信素子とではインピーダンスマッチングがとられている。また、パネル制御部４０とソースドライバー２１との間の素子におけるインピーダンスは、ソースドライバー２１間のインピーダンスよりも低く設定されている。
【００３６】
（第１実施形態）
図２に、本実施形態におけるソースドライバー２１のブロック図の一部を示す。ソースドライバー２１は、複数の表示データ生成部１００、クロック生成部１４０、第１データ変換部１５０、第２データ変換部１６０、差動レシーバー部１７０及び差動ドライバー部１８０を含む。尚、本実施形態においては、第１画像データ信号４１及び第２画像データ信号６１により、８画素分のデータが並行してソースドライバー２１に伝達されるものとして構成した。また、１画素のデータは、８ビットからなるものとする。図２の画像データ信号９１は、図１の第１画像データ信号４１若しくは第２画像データ信号６１に対応する。図２の画像データ信号９２は、図１の第２画像データ信号６１に対応する。図２の制御クロック信号９３は、図１の第１制御クロック信号４２若しくは第２制御クロック信号６２に対応する。図２の制御クロック信号９４は、図１の第２制御クロック信号６２に対応する。図２のタイミング信号９５は、図１の第１タイミング信号６３に対応する。図２のタイミング信号９６は、図１の第１タイミング信号６３若しくはデータ保存開始指示信号４３に対応する。
【００３７】
差動レシーバー部１７０は、入力される差動信号を受信し、シングルエンド信号に変換する部分である。上述したが、本実施形態における差動信号は、第１画像データ信号４１、第２画像データ信号６１、第１制御クロック信号４２及び第２制御クロック信号６２である。第１画像データ信号４１若しくは第２画像データ信号６１は、差動レシーバー部１７０によって変換され、Ｓ１データ信号７２として伝播される。また、第１制御クロック信号４２若しくは第２制御クロック信号６２は、差動レシーバー部１７０によって変換され、シングルエンド信号である内部１クロック信号８１として伝播される。
【００３８】
クロック生成部１４０は、内部１クロック信号８１から後述するデータ保持部１０１で用いられる内部２クロック信号８２を生成する部分である。データ保持部１０１における処理は、１画素単位で実行される処理である。また、内部１クロック信号８１は、Ｓ１データ信号７２をサンプリングするクロックとしても用いられる。本実施形態においては１画素分のデータが８ビットであることから、データ保持部１０１で用いられる内部２クロック信号８２の周波数は、少なくとも内部１クロック信号８１の周波数の８分の１であればよい。
【００３９】
表示データ生成部１００は、並列に入力される画素数分のデータを時系列にマルチプレクスした表示データ信号７１を生成し、デマルチプレクサー１２に出力する部分である。表示データ信号７１はアナログ信号であり、本実施形態では８画素分をマルチプレクスした信号として生成される。表示データ生成部１００は、データ保持部１０１、タイミングレジスター１０５及びデジタル−アナログ変換部１０６（以降ＤＡ変換部１０６と呼ぶ）を有する。更に、データ保持部１０１は、時分割スイッチ１０２と第１ラッチ１０３と第１レジスター１０４とを含む。ひとつのデータ保持部１０１において、１画素分のデータが扱われる。ひとつの表示データ生成部１００は８個のデータ保持部１０１を有する。
【００４０】
タイミングレジスター１０５は、第１レジスター１０４に表示データを保存することを許可する意味の信号を保持するレジスターであり、上述した保存タイミング信号が保持される。保存タイミング信号がタイミングレジスター１０５に保持されているときに、第１データ変換部１５０においてサンプリングされた１画素分のデータが第１レジスター１０４に保存される。タイミングレジスター１０５は、他の表示データ生成部１００に含まれるタイミングレジスター１０５と共に、保存タイミング信号をシフトさせるためのシフトレジスターを構成する。保存タイミング信号は、データ保存開始指示信号４３により伝播が開始され、データ保存開始指示信号４３が入力されたソースドライバー２１から、内部２クロック信号８２で規定されるタイミングで複数のタイミングレジスター１０５間においてシフトされる。また、第１レジスター１０４に保存された１画素分のデータは、上述したゲートタイミング信号がシフトされる所定の時間間隔に略同期して第１ラッチ１０３に保存される。
【００４１】
また、ひとつの表示データ生成部１００に含まれる複数の時分割スイッチ１０２の各々は、時分割で排他的にオン状態となる。オン状態となった時分割スイッチ１０２に接続される第１ラッチ１０３の出力がＤＡ変換部１０６に伝達され、表示データ信号７１として出力される。時分割スイッチ１０２が排他的にオンになることにより、８画素分のデータが時系列にマルチプレクスされたアナログ信号である表示データ信号７１が生成される。表示データ信号７１は図１における表示データ信号６５に対応する。
【００４２】
第１データ変換部１５０は、差動レシーバー部１７０から出力されるＳ１データ信号７２を内部１クロック信号８１によりサンプリングし、パラレルデータであるＰ１データ信号７３を生成する部分である。Ｐ１データ信号７３は、８ビットのパラレルデータであり、１画素分のデータを構成することができる。上述したように、Ｐ１データ信号７３は、データ保持部１０１の入力となる。また、Ｐ１データ信号７３は、第２データ変換部１６０においてシリアルデータであるＳ２データ信号７４に変換され、差動ドライバー部１８０において差動信号に変換され、画像データ信号９２として後段のソースドライバー２１に出力される。尚、図２において、第１データ変換部１５０の内部に、Ｓ１データ信号７２からＰ１データ信号７３への変換イメージを容易にするものとして８ビットのシフトレジスターを示しているが、実際の回路構成はこれに限られるものではない。第２データ変換部１６０に関しても同様である。
【００４３】
次に、具体的な動作について、図３のタイムチャートを用いて説明する。示している波形は概略波形であり、必要なセットアップタイム、ホールドタイムは確保されているものとする。尚、並行して入力される８画素の各々は同様の動作となることから、動作の説明はひとつの表示データ生成部１００あたり１画素について図３に示し行うこととする。図３に示したタイムチャートは、内部１クロック信号８１、内部２クロック信号８２、Ｓ１データ信号７２、タイミングレジスター１０５の値及び第１レジスター１０４の値の変化を模式的に示したものである。タイミングレジスター１０５の値及び第１レジスター１０４の値は、タイミングレジスター１０５の接続において連続する３個の表示データ生成部１００に含まれるものついて示している。図で示した３個のデータ保持部１０１は、保存タイミング信号が伝播される方向において最前段となる表示データ生成部１００におけるデータ保持部１０１をデータ保持部（ｎ＋１）、最後段となる表示データ生成部１００におけるデータ保持部１０１をデータ保持部（ｎ−１）、間に配置される表示データ生成部１００におけるデータ保持部１０１をデータ保持部（ｎ）として示した。時間の経過は図の左から右方向となる。Ｓ１データ信号７２は、内部１クロック信号８１によりサンプリングされている。
【００４４】
図３−（ａ）において、保存タイミング信号（ハイレベルで図示）がデータ保持部（ｎ＋１）を有する表示データ生成部１００のタイミングレジスター１０５に保持される。内部１クロック信号８１によりサンプリングされたＳ１データ信号７２は、Ｐ１データ信号７３に変換され、図３−（ｂ）の内部２クロック信号８２の立ち上がりのタイミングでデータ保持部（ｎ＋１）の第１レジスター１０４に保持される。このときのＰ１データ信号７３の値は“９Ａｈ”である。また、保存タイミング信号は内部２クロック信号８２によりシフトされ、データ保持部（ｎ）を有する表示データ生成部１００のタイミングレジスター１０５に保持される。
【００４５】
その後、内部１クロック信号８１によりサンプリングされたＳ１データ信号７２は、Ｐ１データ信号７３に変換され、図３−（ｃ）の内部２クロック信号８２の立ち上がりのタイミングでデータ保持部（ｎ）の第１レジスター１０４に保持される。このときのＰ１データ信号７３の値は“５６ｈ”である。保存タイミング信号は内部２クロック信号８２によりシフトされ、データ保持部（ｎ−１）を有する表示データ生成部１００のタイミングレジスター１０５に保持される。
【００４６】
その後、内部１クロック信号８１によりサンプリングされたＳ１データ信号７２は、Ｐ１データ信号７３に変換され、図３−（ｄ）の内部２クロック信号８２の立ち上がりのタイミングでデータ保持部（ｎ−１）の第１レジスター１０４に保持される。このときのＰ１データ信号７３の値は“２３ｈ”である。保存タイミング信号は内部２クロック信号８２によりシフトされ、データ保持部（ｎ−１）を有する表示データ生成部１００の次の段の表示データ生成部１００におけるタイミングレジスター１０５に保持される。
【００４７】
上述した動作により、ソース信号駆動装置２０を構成するソースドライバー２１に含まれるすべてのデータ保持部１０１の第１レジスター１０４にデータが保持されると、すべての第１レジスター１０４の値は、上述したようにゲートタイミング信号がシフトされる所定の時間間隔に略同期して第１ラッチ１０３に保持される。第１ラッチ１０３に保持されたデータは、時分割スイッチ１０２を介してＤＡ変換部１０６に伝播され、アナログ信号に変換されて表示データ信号７１として駆動され、デマルチプレクサー１２より分配され、ソース信号５３として｛ＴＦＴ及び画素電極｝１１に対して駆動される。
【００４８】
また、カスケード接続されたソースドライバー２１への画像データの格納は、第２画像データ信号６１によるデータの伝播方向において最後段のソースドライバー２１から行われる。従って、データの格納が済んだソースドライバー２１に対する差動ドライバー部１８０の出力信号の駆動を停止させることにより、消費電力の低減を図ることができる。尚、差動ドライバー部１８０の出力信号の停止は、第２画像データ信号６１と第２制御クロック信号６２とで別々に制御してもよい。
【００４９】
（第２実施形態）
本実施形態は、第１実施形態における内部２クロック信号８２に対応するクロックをパネル制御部４０から供給を受ける形態である。第１実施形態における内部１クロック信号８１の生成と同様な構造若しくは方法により内部２クロック信号８２に対応するクロックが供給される。第１実施形態との違いはこの点だけなので、特に本実施形態におけるブロック図の図示は行わない。
【００５０】
（第３実施形態）
本実施形態は、本発明を適用した液晶表示パネルを用いた電子機器を示すものである。図４−（ａ）及び（ｂ）に本発明を適用した液晶表示パネルを用いた電子機器の例を示す。いずれにおいても、液晶表示パネルの面積に対する表示領域の面積比率が従来の液晶表示パネルよりも大きいことにより、外形に対しての表示領域が従来よりも大きい電子機器を構成することができる。
【符号の説明】
【００５１】
１…液晶表示パネル、１０…表示領域、１１…｛ＴＦＴ及び画素電極｝、１２…デマルチプレクサー、２０…ソース信号駆動装置、２１…ソースドライバー、３０…ゲート信号駆動装置、３１…ゲートドライバー、４０…パネル制御部、４１…第１画像データ信号、４２…第１制御クロック信号、４３…データ保存開始指示信号、４４…ライン走査開始指示信号、５１…共通電極信号、５２…ゲート信号、５３…ソース信号、６１…第２画像データ信号、６２…第２制御クロック信号、６３…第１タイミング信号、６４…第２タイミング信号、６５…表示データ信号、７１…表示データ信号、７２…Ｓ１データ信号、７３…Ｐ１データ信号、７４…Ｓ２データ信号、８１…内部１クロック信号、８２…内部２クロック信号、９１…画像データ信号、９２…画像データ信号、９３…制御クロック信号、９４…制御クロック信号、９５…タイミング信号、９６…タイミング信号、１００…表示データ生成部、１０１…データ保持部、１０２…時分割スイッチ、１０３…第１ラッチ、１０４…第１レジスター、１０５…タイミングレジスター、１０６…ＤＡ変換部、１４０…クロック生成部、１５０…第１データ変換部、１６０…第２データ変換部、１７０…差動レシーバー部、１８０…差動ドライバー部。
【図１】
2012002840.tif 000003
【図２】
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【図３】
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【図４】
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