(57)【要約】【課題】従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置、およびその製造方法を提供する。【解決手段】内部回路に用いられる第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、基板に第１の半導体素子および第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、金属膜を第１の半導体素子および第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、金属膜と、第１の半導体素子および第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法である。【選択図】図１
2012049442.tif 000002
【特許請求の範囲】
【請求項１】
内部回路に用いられる第１の半導体素子と、静電気による前記内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、
基板に前記第１の半導体素子および前記第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、
前記基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、
金属膜を前記第１の半導体素子および前記第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、
前記金属膜と、前記第１の半導体素子および前記第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法。
【請求項２】
前記欠陥形成ステップは、
前記結晶欠陥を発生させるための不純物イオンの導入を防止するマスクを少なくとも前記第２の半導体素子の端子領域層表面に施すマスキングステップと、
前記マスキングステップの後に、前記第１の半導体素子および前記第２の半導体素子の形成領域に前記結晶欠陥を発生させるための不純物イオンを導入する不純物イオン導入ステップと
前記不純物イオン導入ステップの後に、前記マスクを除去するマスク除去ステップとから成ることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクはレジストマスクであり、
前記不純物イオンはヒ素イオンであることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の半導体素子は、電界効果型トランジスタであり、
前記端子領域層は、ソース領域およびドレイン領域を含むことを特徴とする、請求項１乃至３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記第２の半導体素子は、バイポーラ型トランジスタであり、
前記端子領域層は、コレクタ領域およびエミッタ領域を含むことを特徴とする、請求項１乃至３の何れかに記載の半導体装置の製造方法。
【請求項６】
前記第２の半導体素子は、ダイオードであり、
前記端子領域層は、アノード端子領域およびカソード端子領域を含むことを特徴とする、請求項１乃至３の何れかに記載の半導体装置の製造方法。
【請求項７】
内部回路を構成する第１の半導体素子と、静電気による前記内部回路の破壊を抑制するするＥＳＤ保護回路を構成する第２の半導体素子とを備える半導体装置であって、
前記第１の半導体素子の端子領域表面には第１の金属シリサイド層が形成されており、
前記第２の半導体素子のソース領域およびドレイン領域表面には前記第１の金属シリサイド層より結晶性の低い第２の金属シリサイド層が形成されていることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、およびその製造方法に関し、より特定的には、ＥＳＤ保護回路を備えた半導装置、およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体の内部回路素子の静電気（ＥＳＤ）による破壊を防止するため、当該内部回路への過大な電圧入力を抑制するＥＳＤ保護回路が開発されている。そして、製造工程の効率化や回路の集積化を目的として、このようなＥＳＤ保護回路と内部回路とを同一のウエハ上に形成する技術が開発されている。
【０００３】
上記のようなＥＳＤ保護回路およびその製造方法の一例が、特許文献１に開示されている。特許文献１に開示される半導体集積回路は、内部回路のソース領域およびドレイン領域については高融点金属シリサイド膜層を形成し、静電気破壊防止回路（ＥＳＤ保護回路）のソース領域およびドレイン領域については高融点金属シリサイド層を形成しない構成としている。具体的には、特許文献１に開示される半導体集積回路の製造工程では、先ず、内部回路および静電気破壊防止回路領域の双方のソース領域およびドレイン領域について、不純物イオンを注入して結晶欠陥を発生させ、その上に高融点金属膜を形成する。その後、静電気破壊防止回路領域の高融点金属膜のみを除去し、シリサイド化処理を行うことにより上記構成のような半導体集積回路を得る。このような処理により、内部回路のソース領域およびドレイン領域については上記結晶欠陥によりシリサイド化が促進される一方、静電気破壊防止回路のソースおよびドレインについては高融点金属シリサイド層が形成されない。すなわち、内部回路については高融点金属シリサイド層による動作速度の高速化を図ることができる一方、静電気破壊防止回路については比抵抗の低下を防ぐことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６３−７０５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１においては、静電気破壊防止回路のソース領域およびドレイン領域についても不純物イオンが注入されるため、静電気破壊防止回路のソース領域およびドレイン領域に結晶欠陥が発生する。そして、このような結晶欠陥が形成されている場合、以下のような問題が生ずることが発明者の試行錯誤により明らかとなった。
【０００６】
具体的には、静電気破壊防止回路のソース領域およびドレイン領域に結晶欠陥が形成されている場合、静電気破壊防止回路中のトランジスタ電子のライフタイムが、当該結晶欠陥が形成されていない場合に比べて短くなる。また、電子のライフタイムが短くなるほど、トランジスタのターンオン速度は速くなる。そして、トランジスタのターンオン速度が速くなると、過渡的な発熱量が増加するため、静電気破壊防止回路のＥＳＤ耐量が低下してしまう場合があった。
【０００７】
本発明は上記の課題を鑑みて成されたものであり、従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本願は以下の構成を採用した。すなわち、第１の発明は、内部回路に用いられる第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、基板に第１の半導体素子および第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、金属膜を第１の半導体素子および第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、金属膜と、第１の半導体素子および第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法である。
【０００９】
第２の発明は、第１の発明において、欠陥形成ステップは、結晶欠陥を発生させるための不純物イオンの導入を防止するマスクを少なくとも第２の半導体素子の端子領域層表面に施すマスキングステップと、マスキングステップの後に、第１の半導体素子および第２の半導体素子の形成領域に結晶欠陥を発生させるための不純物イオンを導入する不純物イオン導入ステップと不純物イオン導入ステップの後に、マスクを除去するマスク除去ステップとから成ることを特徴とする。
【００１０】
第３の発明は、第２の発明において、マスクはレジストマスクであり、不純物イオンはヒ素イオンであることを特徴とする。
【００１１】
第４の発明は、第１乃至３の何れかの発明において、第２の半導体素子は、電界効果型トランジスタであり、端子領域層は、ソース領域およびドレイン領域を含むことを特徴とする。
【００１２】
第５の発明は、第１乃至３の何れかの発明において、第２の半導体素子は、バイポーラ型トランジスタであり、端子領域層は、コレクタ領域およびエミッタ領域を含むことを特徴とする。
【００１３】
第６の発明は、第１乃至３の何れかの発明において、第２の半導体素子は、ダイオードであり、端子領域層は、アノード端子領域およびカソード端子領域を含むことを特徴とする。
【００１４】
第７の発明は、内部回路を構成する第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路を構成する第２の半導体素子とを備える半導体装置であって、第１の半導体素子の端子領域表面には第１の金属シリサイド層が形成されており、第２の半導体素子のソース領域およびドレイン領域表面には第１の金属シリサイド層より結晶性の低い第２の金属シリサイド層が形成されていることを特徴とする、半導体装置である。
【発明の効果】
【００１５】
第１の発明によれば、高いＥＳＤ耐量性能を有するＥＳＤ保護回路を内部回路とともに容易に製造することが可能である。より具体的には、ＥＳＤ保護回路を構成する第２の半導体素子の端子領域層については、結晶欠陥の形成を防止し、金属シリサイド層の生成を抑制することができる。そのため、第２の半導体素子の発熱を抑え、比較的高いＥＳＤ耐量性能を得ることができる。同時に、同一基板に形成される内部回路を構成する第１の半導体素子については、端子領域において結晶性の高い金属シリサイド層を得ることができるため、高い動作速度性能を得ることができる。
【００１６】
第２の発明によれば、簡単な工程でＥＳＤ保護回路を構成する第２の半導体素子の端子領域層について結晶欠陥の形成を防止することができる。
【００１７】
第３の発明によれば、汎用的な材料や機器を用いて端子領域層の結晶欠陥を選択的に形成することができる。
【００１８】
第４の発明によれば、ＥＳＤ保護回路が電界効果型トランジスタにより構成される場合に本発明を適用することができる。
【００１９】
第５の発明によれば、ＥＳＤ保護回路がバイポーラトランジスタにより構成される場合に本発明を適用することができる。
【００２０】
第６の発明によれば、ＥＳＤ保護回路がダイオードにより構成される場合に本発明を適用することができる。
【００２１】
第７の発明によれば、上述第１の発明と同様の効果を奏することが可能である。
【図面の簡単な説明】
【００２２】
【図１】導体装置１の構成を示す断面図の一例
【図２】半導体装置１の製造工程を示すフローチャートの一例
【図３】ステップＳ４における半導体装置の製造過程を示す断面図
【図４】ステップＳ６における半導体装置の製造過程を示す断面図
【図５】ステップＳ８における半導体装置の製造過程を示す断面図
【図６】ＥＳＤ保護回路の使用例を示す図
【図７】電子のライフタイムと発熱速度の関係を示す図
【発明を実施するための形態】
【００２３】
以下、本発明の第１の実施形態に係る半導体装置１について説明する。先ず、図１を参照して半導体装置１の構成について説明する。なお、図１は、半導体装置１の構成を示す断面図の一例である。半導体装置１は、大別して内部回路２およびＥＳＤ保護回路３を備える。ＥＳＤ保護回路３は、静電気による内部回路の破壊を抑制する回路である。
【００２４】
図１に示すように内部回路２およびＥＳＤ保護回路３は、同一基板１００上に形成される。以下の実施形態では、内部回路２およびＥＳＤ保護回路３が各々ＮＰＮ型トランジスタにより構成されている例について説明する。
【００２５】
図１に示すように、内部回路２は、基板１００に設けられたＰウエル層２１の表面側に、基準電位用コンタクト領域層２２、ソース領域層２３、ドレイン領域層２４、およびゲート部２５とを備える。同様にＥＳＤ保護回路は、基板１００に設けられたＰウエル層３１の表面側に、基準電位用コンタクト領域層３２、ソース領域層３３、ドレイン領域層３４、およびゲート部３５とを備える。以下では、ソース領域層２３、３３、ドレイン領域層２４、３４を端子領域層と総称する。なお、基準電位用コンタクト領域層２２、３２は、所謂、Ｐ＋拡散層である。また、ソース領域層２３、３３、ドレイン領域層２４、３４は、所謂、Ｎ＋拡散層である。
【００２６】
内部回路２の端子領域層（ソース領域層２３、およびドレイン領域層２４）の表面には第１の金属シリサイド層２６が薄膜層状に形成されている。また、本実施形態においては、内部回路２の基準電位用コンタクト領域層２２の表面においても第１の金属シリサイド層２６が薄膜層状に形成されている。一方、ＥＳＤ保護回路３の端子領域層（ソース領域層３３、およびドレイン領域層３４）の表面には、第１の金属シリサイド層２６より結晶性の低い第２の金属シリサイド層３６が薄膜層状に形成されている。なお、本実施形態においては、ＥＳＤ保護回路３の基準電位用コンタクト領域層３２においても第２の金属シリサイド層３６が形成されている。以下では、基準電位用コンタクト領域層３２、ソース領域層３３、およびドレイン領域層３４の上に各々形成された第２の金属シリサイド層３６を、基準電位用コンタクト端子、ソース端子、およびドレン端子と呼称する。
【００２７】
上記のような半導体装置１の製造方法について、図２から図５を参照して説明する。図２は、半導体装置１の製造工程を示すフローチャートの一例である。図３から５は、各製造工程における半導体装置の製造過程を示す図である。
【００２８】
先ず、ステップＳ１からステップＳ４の工程により、内部回路２およびＥＳＤ保護回路３各々について端子領域層を形成する。基板１００にｐ型不純物イオンを注入してＰウエル層２１、３１を生成する（ステップＳ１）。次いで、Ｐウエル層２１、３１の表面上の所定箇所に各々ゲート部２６、３５を設ける（ステップＳ２）。具体的には、Ｐウエル層２１、３１の表面にゲート電極をパターニングし、これにサイドウォール等の酸化膜を形成することによってゲート部２６、３５を設ける。次いで、ソース／ドレインイオンとしてｎ型不純物イオンを、Ｐウエル層２１、３１のソース領域およびドレイン領域に注入する（ステップＳ３）。その後、注入したイオンをＰウエル内で拡散させる（ステップＳ４）。上記ステップＳ１からステップＳ４の工程を経て得られた製造途中の半導体装置１を図３に示す。図３は、ステップＳ４における半導体装置の製造過程を示す断面図である。なお、図３のような半導体装置を形成可能であれば、上記ステップＳ１からステップＳ４の処理は従来周知の任意の手法を用いて構わない。
【００２９】
続いて、ステップＳ５からステップＳ７の処理によって、内部回路２の端子領域層について結晶欠陥を形成させる。具体的には、先ず、ＥＳＤ保護回路を構成する領域についてレジストマスク４０を形成する（ステップＳ５）。次いで、図４に示すように基板１００全体に、すなわち内部回路２およびＥＳＤ保護回路３各々の形成領域に不純物イオン注入処理を行う。不純物イオンとしては、例えば、Ａｓ（ヒ素）イオンを用いることができる。なお、図４は、ステップＳ４における半導体装置の製造過程を示す断面図である。
【００３０】
ステップＳ４からステップＳ５の処理によれば、注入されたＡｓイオンにより内部回路２の端子領域層については結晶欠陥層２７が形成される。一方、ＥＳＤ保護回路３の端子領域層についてはレジストマスク４０により不純物イオンの導入が阻害されるため、欠陥層は形成されない。上記ステップＳ４およびステップＳ５の処理を完了後、ＥＳＤ保護回路領域に設けたレジストマスク４０を除去する（ステップＳ７）。
【００３１】
続いて、図５に示すように、内部回路２およびＥＳＤ保護回路３各々の端子領域層表面にＴｉ（チタン）薄膜５０を成膜する（ステップＳ８）。図５は、ステップＳ８における半導体装置の製造過程を示す断面図である。
【００３２】
次いで、ステップＳ８において得られた半導体装置をアニール処理する（ステップＳ９）。この際、内部回路２の端子領域層には結晶欠陥層２７が形成されているため、端子領域層とＴｉ薄膜５０とのシリサイド化が促進されて、比較的高い結晶性を有する第１の金属シリサイド層２６が形成される。一方、ＥＳＤ保護回路３の端子領域層には、結晶欠陥層２７が形成されていないため、端子領域層とＴｉ薄膜５０とのシリサイド化が促進されず、第１の金属シリサイド層２６より結晶性の低い第２の金属シリサイド層３６が形成される。このように、上記ステップＳ１からステップＳ９の工程を完了することによって、図１に示した半導体装置１を得ることができる。
【００３３】
上記のようにして形成された半導体装置１の使用例を図６に示す。図６は、半導体装置１の使用例を示す図である。説明を簡単化するべく、図６においては内部回路２をブロックで示す。内部回路２は、入力信号を当該内部回路２へ入力する入力パッド２００と接続される。このような入力パッド２００から静電気による過大な電圧が内部回路２へ印加されることを防ぐべく、ＥＳＤ保護回路３は、入力パッド２００と内部回路２に対して並列に接続される。より詳細には、ＥＳＤ保護回路３のソース端子およびゲート部３５は接地され、ドレイン端子が入力パッド２００と内部回路２とを繋ぐ配線に接続される。また、コンタクト端子も接地される。このような構成により、ＥＳＤ保護回路３は、所謂、ＧＧ（Grounded Gate）ＭＯＳトランジスタとして動作し、上述のような静電気放電を吸収することが可能となるのである。
【００３４】
次いで、上記に示した半導体装置１に備えられたＥＳＤ保護回路３が従来品に優れている点について説明する。
【００３５】
ＥＳＤ保護回路を構成するトランジスタのソース領域およびドレイン領域に結晶欠陥が形成されている場合、トランジスタ内で移動する電子のライフタイムが、当該結晶欠陥が形成されていない場合に比べて短くなる。また、電子のライフタイムが短くなるほど、トランジスタのターンオン速度は速くなる。そして、トランジスタのターンオン速度が速くなると、過渡的な発熱量が増加する傾向が図７のように見られる。
【００３６】
図７は、電子のライフタイムと発熱速度の関係を示す図である。図７において、縦軸はトランジスタの発熱量を示し、横軸はトランジスタがターンオンされた時点からの経過時間を示す。図７の実線は電子のライフタイムが１ｅ-8秒である場合、点線は電子のライフタイムが１ｅ-7秒である場合、一点鎖線は電子のライフタイムが１ｅ-6秒である場合の発熱量の経時変化を各々に示す。すなわち、図７に示されるグラフによれば、電子のライフタイムが短いほど、比較的早い時点で高い温度に達すると言える。そして、上記のような発熱量の増加はＥＳＤ保護回路のＥＳＤ耐量低下を招く要因となる。
【００３７】
その点、本発明の半導体装置１が備えるＥＳＤ保護回路３は、従来品と異なり、製造の過程でソース領域層３３およびドレイン領域層３４に結晶欠陥が形成されないため、電子のライフタイムが短縮されることがない。そのため、ＥＳＤ保護回路３は、従来品に比べ、急な発熱の増加を抑え、高いＥＳＤ耐量性能を有することができる。同時に、内部回路２を構成するトランジスタは、ＥＳＤ保護回路３と同様の工程で製造可能でありながら、端子領域において高い結晶性を有する金属シリサイド層を有するため、高い動作速度性能を備えることが可能である。
【００３８】
以上より、本発明の実施形態に係る半導体装置１およびその製造方法によれば、従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を内部回路と共に得ることができる。
【００３９】
なお、上記実施形態ではＥＳＤ保護回路３を構成する領域全体にレジストマスク４０を形成する例について説明した。このような製法によれば、レジストマスク４０の塗布形成を容易に行える利点がある。一方で、レジストマスク４０の形成領域をＥＳＤ保護回路３の端子領域層についてのみとしても構わない。このような製法によれば、レジストマスク４０を形成するためのレジスト材の使用量を低減することができる。
【００４０】
また、上記実施形態では、ＥＳＤ保護回路３がＧＧＭＯＳトランジスタとして構成されている例について説明したが、ＥＳＤ保護回路３を構成する素子は上記に限らない。例えば、ＥＳＤ保護回路３を構成する素子は基板１００上に形成されるバイポーラトランジスタであっても構わない。ＥＳＤ保護回路３をバイポーラトランジスタにより構成する場合は、ソース領域層３３に代えてコレクタ領域層を、ドレイン領域層３４に代えてエミッタ領域層を各々形成し（ステップＳ３およびステップＳ４）、少なくともこれらの領域についてレジストマスクを形成すれば良い（ステップＳ５）。このような構成によっても、上述の実施形態と同様の効果を得ることができる。
【００４１】
同様に、ＥＳＤ保護回路３を構成する素子は、基板１００上に形成されるダイオードであっても構わない。ＥＳＤ保護回路３をダイオードにより構成する場合は、ソース領域層３３に代えてアノード領域層を、ドレイン領域層３４に代えてカソード領域層を各々形成し（ステップＳ３およびステップＳ４）、少なくともこれらの領域についてレジストマスクを形成すれば良い（ステップＳ５）。このような構成によっても、上述の実施形態と同様の効果を得ることができる。
【００４２】
また、上記実施形態において示した内部回路２の構成は一例であり、複数の半導体素子を任意に組み合わせた回路構成であって構わない。
【産業上の利用可能性】
【００４３】
本発明に係る半導体装置およびその製造方法は、従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置およびその製造方法などとして有用である。
【符号の説明】
【００４４】
１    半導体装置
２    内部回路
３    ＥＳＤ保護回路
２１、３１    Ｐウエル層
２２、３２    基準電位用コンタクト領域層
２３、３３    ソース領域層
２４、３４    ドレイン領域層
２５、３５    ゲート部
２６    第１の金属シリサイド層
３６    第２の金属シリサイド層
２７    結晶欠陥層
４０    レジストマスク
５０    Ｔｉ薄膜
１００  基板
２００  入力パッド
【図１】
2012049442.tif 000003
【図２】
2012049442.tif 000004
【図３】
2012049442.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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