(57)【要約】【課題】メタルゲートを用いたＣＭＩＳまたはＣＭＯＳ構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。【解決手段】本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。【選択図】図５
2012049227.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のＮチャネル領域およびＰチャネル領域に、高誘電率絶縁膜を成膜する工程；
（ｂ）前記高誘電率絶縁膜上に、Ｐチャネル用キャップ膜を成膜する工程；
（ｃ）前記Ｐチャネル用キャップ膜上に、高融点金属窒化物マスク膜を成膜する工程；
（ｄ）前記Ｎチャネル領域において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜を除去する工程；
（ｅ）前記工程（ｄ）の後、前記Ｎチャネル領域および前記Ｐチャネル領域上を、Ｎチャネル用キャップ膜で被覆する工程；
（ｆ）前記工程（ｅ）の後、前記半導体ウエハの前記第１の主面側に対して、アニール処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記高融点金属窒化物マスク膜、前記Ｎチャネル用キャップ膜および前記Ｐチャネル用キャップ膜を除去する工程；
（ｈ）前記工程（ｇ）の後、前記高誘電率絶縁膜上に、ゲート電極膜を成膜する工程；
（ｉ）前記Ｎチャネル領域およびＰチャネル領域のそれぞれにおいて、前記ゲート電極膜をパターニングすることにより、各領域においてゲート電極を形成する工程、
ここで、前記高融点金属窒化物マスク膜は、以下を有する：
（ｘ１）第１の元素組成比を有する下層高融点金属窒化物マスク膜；
（ｘ２）前記第１の元素組成比よりも窒素リッチな第２の元素組成比を有し、前記下層高融点金属窒化物マスク膜上に設けられた上層高融点金属窒化物マスク膜。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記高融点金属窒化物マスク膜は、チタン系窒化物膜を主要な構成要素とする。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記高誘電率絶縁膜は、酸化ハフニウム系絶縁膜を主要な構成要素とする。
【請求項４】
前記３項の半導体集積回路装置の製造方法において、前記Ｐチャネル用キャップ膜は、アルミニウム系膜を主要な構成要素とする。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記Ｎチャネル用キャップ膜は、酸化ランタン系絶縁膜を主要な構成要素とする。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｆ）によって、Ｎチャネル領域においては、前記酸化ハフニウム系絶縁膜を、ランタンを含む膜に変質させ、Ｐチャネル領域においては、前記酸化ハフニウム系絶縁膜を、アルミニウム及びチタンを含む膜に変質させる。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記下層高融点金属窒化物マスク膜および前記上層高融点金属窒化物マスク膜は、窒化チタン膜であり、ここで、
（１）前記第１の元素組成比（Ｔｉ/Ｎ）は、０．８７以上、０．９以下であり、
（２）前記第２の元素組成比（Ｔｉ/Ｎ）は、０．７７以上、０．８４以下である。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記ゲート電極膜は、以下を有する：
（ｙ１）チタン系窒化物膜を主要な構成要素とするメタルゲート電極膜；
（ｙ２）前記メタルゲート電極膜上に形成されたポリシリコン膜を主要な構成要素とするポリシリコンゲート電極膜。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜は、窒化チタン膜であり、その元素組成比（Ｔｉ/Ｎ）は、前記第１の元素組成比（Ｔｉ/Ｎ）よりも小さい。
【請求項１０】
前記８項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜は窒化チタン膜であり、前記メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、前記第１の元素組成比（Ｔｉ/Ｎ）よりも小さく、前記第２の元素組成比（Ｔｉ/Ｎ）よりも大きい。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．８４よりも大きく、０．８７よりも小さい。
【請求項１２】
前記８項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜は、以下を有する：
（ｙ１１）下層メタルゲート電極膜；
（ｙ１２）前記下層メタルゲート電極膜上に形成され、前記下層メタルゲート電極膜よりも窒素リッチな上層メタルゲート電極膜。
【請求項１３】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｃ）は、インサイチュー処理によって実行される。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記工程（ｄ）において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜の除去は、ウエット処理によって実行される。
【請求項１５】
前１４項の半導体集積回路装置の製造方法において、前記工程（ｇ）において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜の除去は、ウエット処理によって実行される。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記ウエット処理は、ＨＰＭ系エッチング液またはＳＰＭ系エッチング液を用いて行われる。
【請求項１７】
以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたＮチャネル領域およびＰチャネル領域；
（ｃ）前記Ｐチャネル領域に設けられたＰチャネル型ＭＩＳＦＥＴ；
（ｄ）前記Ｎチャネル領域に設けられたＮチャネル型ＭＩＳＦＥＴ、
ここで、前記Ｐチャネル型ＭＩＳＦＥＴは以下を有する：
（ｃ１）前記第１の主面上に設けられた高誘電率ゲート絶縁膜；
（ｃ２）前記高誘電率ゲート絶縁膜上に設けられたメタルゲート電極膜；
（ｃ３）前記メタルゲート電極膜上に設けられたポリシリコンゲート電極膜、
更に、ここで、前記メタルゲート電極膜は、以下を有する：
（ｃ２１）下層メタルゲート電極膜；
（ｃ２２）前記メタルゲート電極膜上に形成され、前記メタルゲート電極膜よりも窒素リッチな上層メタルゲート電極膜。
【請求項１８】
前記１７項の半導体集積回路装置において、前記高誘電率ゲート絶縁膜は酸化ハフニウム系絶縁膜であり、前記メタルゲート電極膜はチタン系窒化物膜である。
【請求項１９】
前記１８項の半導体集積回路装置において、下層メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．８７以上、０．９以下であり、上層メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．７７以上、０．８４以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）および半導体集積回路装置（または半導体装置）の製造方法におけるゲートスタック（Ｇａｔｅ  Ｓｔａｃｋ）技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００６−２６９５２０号公報（特許文献１）または、これに対応する米国特許第７７４１２０１号公報（特許文献２）には、Ｈｉｇｈ−ｋゲート絶縁膜と窒化チタンゲート電極間にバッファ層として、チタン膜を挟んだゲートスタック構造が開示されている。
【０００３】
日本特開２００６−２４５３０６号公報（特許文献３）には、摂氏４５０度以下においてＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による窒化チタンゲート電極を形成することによって、ゲート絶縁膜へのダメージを低減するとともに、適正な仕事関数のゲート電極を得ることができる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２６９５２０号公報
【特許文献２】米国特許第７７４１２０１号公報
【特許文献３】特開２００６−２４５３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メタルゲートを用いたＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、比較的単純な半導体集積回路装置の製造プロセスおよび半導体集積回路装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とすることにより、比較的簡単なプロセスにより、Ｐチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の閾値電圧を有効に制御することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ウエル導入工程）である。
【図２】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等成膜工程）である。
【図３】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング用レジストパターン形成工程）である。
【図４】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング工程）である。
【図５】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｎチャネル側キャップ膜成膜＆アニール工程）である。
【図６】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（アニール後キャップ膜等除去工程）である。
【図７】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜成膜工程）である。
【図８】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜加工用レジスト膜形成工程）である。
【図９】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜パターニング工程）である。
【図１０】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（オフセットスペーサ絶縁膜形成工程）である。
【図１１】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（エクステンション領域形成工程）である。
【図１２】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（酸化膜系サイドウォールスペーサ絶縁膜形成工程）である。
【図１３】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（窒化膜系サイドウォールスペーサ絶縁膜形成工程）である。
【図１４】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（高濃度ソースドレイン領域形成工程）である。
【図１５】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（シリサイド層形成工程）である。
【図１６】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（プリメタル絶縁膜形成工程）である。
【図１７】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（タングステンプラグ形成工程）である。
【図１８】本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（配線工程）である。
【図１９】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等成膜工程）である。
【図２０】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング用レジストパターン形成工程）である。
【図２１】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング工程）である。
【図２２】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｎチャネル側キャップ膜成膜＆アニール工程）である。
【図２３】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（ゲート電極膜成膜工程）である。
【図２４】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（ゲート電極膜パターニング工程）である。
【図２５】本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（配線工程）である。
【図２６】各実施の形態における窒化チタン膜の厚さ方向の元素組成比分布図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のＮチャネル領域およびＰチャネル領域に、高誘電率絶縁膜を成膜する工程；
（ｂ）前記高誘電率絶縁膜上に、Ｐチャネル用キャップ膜を成膜する工程；
（ｃ）前記Ｐチャネル用キャップ膜上に、高融点金属窒化物マスク膜を成膜する工程；
（ｄ）前記Ｎチャネル領域において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜を除去する工程；
（ｅ）前記工程（ｄ）の後、前記Ｎチャネル領域および前記Ｐチャネル領域上を、Ｎチャネル用キャップ膜で被覆する工程；
（ｆ）前記工程（ｅ）の後、前記半導体ウエハの前記第１の主面側に対して、アニール処理を実行する工程；
（ｇ）前記工程（ｆ）の後、前記高融点金属窒化物マスク膜、前記Ｎチャネル用キャップ膜および前記Ｐチャネル用キャップ膜を除去する工程；
（ｈ）前記工程（ｇ）の後、前記高誘電率絶縁膜上に、ゲート電極膜を成膜する工程；
（ｉ）前記Ｎチャネル領域およびＰチャネル領域のそれぞれにおいて、前記ゲート電極膜をパターニングすることにより、各領域においてゲート電極を形成する工程、
ここで、前記高融点金属窒化物マスク膜は、以下を有する：
（ｘ１）第１の元素組成比を有する下層高融点金属窒化物マスク膜；
（ｘ２）前記第１の元素組成比よりも窒素リッチな第２の元素組成比を有し、前記下層高融点金属窒化物マスク膜上に設けられた上層高融点金属窒化物マスク膜。
【００１６】
２．前記１項の半導体集積回路装置の製造方法において、前記高融点金属窒化物マスク膜は、チタン系窒化物膜を主要な構成要素とする。
【００１７】
３．前記１または２項の半導体集積回路装置の製造方法において、前記高誘電率絶縁膜は、酸化ハフニウム系絶縁膜を主要な構成要素とする。
【００１８】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記Ｐチャネル用キャップ膜は、アルミニウム系膜を主要な構成要素とする。
【００１９】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記Ｎチャネル用キャップ膜は、酸化ランタン系絶縁膜を主要な構成要素とする。
【００２０】
６．前記５項の半導体集積回路装置の製造方法において、前記工程（ｆ）によって、Ｎチャネル領域においては、前記酸化ハフニウム系絶縁膜を、ランタンを含む膜に変質させ、Ｐチャネル領域においては、前記酸化ハフニウム系絶縁膜を、アルミニウム及びチタンを含む膜に変質させる。
【００２１】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記下層高融点金属窒化物マスク膜および前記上層高融点金属窒化物マスク膜は、窒化チタン膜であり、ここで、
（１）前記第１の元素組成比（Ｔｉ/Ｎ）は、０．８７以上、０．９以下であり、
（２）前記第２の元素組成比（Ｔｉ/Ｎ）は、０．７７以上、０．８４以下である。
【００２２】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記ゲート電極膜は、以下を有する：
（ｙ１）チタン系窒化物膜を主要な構成要素とするメタルゲート電極膜；
（ｙ２）前記メタルゲート電極膜上に形成されたポリシリコン膜を主要な構成要素とするポリシリコンゲート電極膜。
【００２３】
９．前記８項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜は、窒化チタン膜であり、その元素組成比（Ｔｉ/Ｎ）は、前記第１の元素組成比（Ｔｉ/Ｎ）よりも小さい。
【００２４】
１０．前記８項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜は窒化チタン膜であり、前記メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、前記第１の元素組成比（Ｔｉ/Ｎ）よりも小さく、前記第２の元素組成比（Ｔｉ/Ｎ）よりも大きい。
【００２５】
１１．前記１０項の半導体集積回路装置の製造方法において、前記メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．８４よりも大きく、０．８７よりも小さい。
【００２６】
１２．前記８から１１項のいずれか一つの半導体集積回路装置の製造方法において、前記メタルゲート電極膜は、以下を有する：
（ｙ１１）下層メタルゲート電極膜；
（ｙ１２）前記下層メタルゲート電極膜上に形成され、前記下層メタルゲート電極膜よりも窒素リッチな上層メタルゲート電極膜。
【００２７】
１３．前記１から１２項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｃ）は、インサイチュー処理によって実行される。
【００２８】
１４．前記１から１３項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜の除去は、ウエット処理によって実行される。
【００２９】
１５．前１から１４項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｇ）において、前記Ｐチャネル用キャップ膜および前記高融点金属窒化物マスク膜の除去は、ウエット処理によって実行される。
【００３０】
１６．前記１４または１５項の半導体集積回路装置の製造方法において、前記ウエット処理は、ＨＰＭ系エッチング液またはＳＰＭ系エッチング液を用いて行われる。
【００３１】
１７．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたＮチャネル領域およびＰチャネル領域；
（ｃ）前記Ｐチャネル領域に設けられたＰチャネル型ＭＩＳＦＥＴ；
（ｄ）前記Ｎチャネル領域に設けられたＮチャネル型ＭＩＳＦＥＴ、
ここで、前記Ｐチャネル型ＭＩＳＦＥＴは以下を有する：
（ｃ１）前記第１の主面上に設けられた高誘電率ゲート絶縁膜；
（ｃ２）前記高誘電率ゲート絶縁膜上に設けられたメタルゲート電極膜；
（ｃ３）前記メタルゲート電極膜上に設けられたポリシリコンゲート電極膜、
更に、ここで、前記メタルゲート電極膜は、以下を有する：
（ｃ２１）下層メタルゲート電極膜；
（ｃ２２）前記メタルゲート電極膜上に形成され、前記メタルゲート電極膜よりも窒素リッチな上層メタルゲート電極膜。
【００３２】
１８．前記１７項の半導体集積回路装置において、前記高誘電率ゲート絶縁膜は酸化ハフニウム系絶縁膜であり、前記メタルゲート電極膜はチタン系窒化物膜である。
【００３３】
１９．前記１７または１８項の半導体集積回路装置において、下層メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．８７以上、０．９以下であり、上層メタルゲート電極膜の元素組成比（Ｔｉ/Ｎ）は、０．７７以上、０．８４以下である。
【００３４】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３５】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３６】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３７】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３８】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３９】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４０】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４１】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００４２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４５】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４６】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４７】
１．本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）における要部プロセスおよびデバイス構造等の説明（主に図１から図１８）
以下の説明では、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ  Ｎｏｄｅ）のＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）製品を例にとり、具体的に説明するが、各実施の形態等は、他の製品（メモリ、マイクロコンピュータ、シグナルプロセッサ等）にも適用できることはいうまでもない。
【００４８】
図１は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ウエル導入工程）である。図２は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等成膜工程）である。図３は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング用レジストパターン形成工程）である。図４は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング工程）である。図５は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（Ｎチャネル側キャップ膜成膜＆アニール工程）である。図６は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（アニール後キャップ膜等除去工程）である。図７は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜成膜工程）である。図８は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜加工用レジスト膜形成工程）である。図９は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（ゲート電極膜パターニング工程）である。図１０は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（オフセットスペーサ絶縁膜形成工程）である。図１１は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（エクステンション領域形成工程）である。図１２は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（酸化膜系サイドウォールスペーサ絶縁膜形成工程）である。図１３は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（窒化膜系サイドウォールスペーサ絶縁膜形成工程）である。図１４は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（高濃度ソースドレイン領域形成工程）である。図１５は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（シリサイド層形成工程）である。図１６は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（プリメタル絶縁膜形成工程）である。図１７は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（タングステンプラグ形成工程）である。図１８は本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）におけるウエハプロセスのデバイス断面図（配線工程）である。これらに基づいて、本願の実施の形態１（基本例）の半導体集積回路装置の製造方法（２重メタルマスク方式）における要部プロセスおよびデバイス構造等を説明する。
【００４９】
先ず、例えば１〜１０Ωｃｍ程度の比抵抗を有するＰ型単結晶シリコン基板１（ここでは、たとえば３００φウエハとするが、４５０φでも３００φ未満のウエハでもよい）を準備する。なお、単純な単結晶シリコン基板（シリコン系基板を含む）の代わりに、エピタキシウエハやＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型ウエハを用いてもよい。また、必要に応じて、Ｎ型単結晶シリコン基板等を用いてもよい。
【００５０】
次に、図１に示すように、ＮチャネルＭＩＳＦＥＴ領域１１ｎおよびＰチャネルＭＩＳＦＥＴ領域１１ｐを区画するように、これらの領域の境界部などに、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜１２を形成する。続いて、半導体ウエハ１（基板部分１ｓ）の表面１ａ（裏面１ｂの反対の面）から不純物イオンを注入することによって、半導体ウエハ１の表面１ａ近傍のＮチャネルＭＩＳＦＥＴ領域１１ｎおよびＰチャネルＭＩＳＦＥＴ領域１１ｐに、それぞれＰウエル領域１４ｐおよびＮウエル領域１４ｎを形成する。
【００５１】
次に、図２に示すように、半導体ウエハ１の表面１ａのほぼ全面に、順に、Ｈｉｇｈ−ｋゲート絶縁膜３（高誘電率絶縁膜）、Ｐチャネル側キャップ絶縁膜４、たとえば下層メタルマスク膜５ａおよび上層メタルマスク膜５ｂからなるメタルマスク膜５等を成膜する。
【００５２】
ここで、高誘電率絶縁膜３としては、たとえば、酸化ハフニウム膜（ハフニア膜すなわちＨｆＯ２）等の酸化ハフニウム系絶縁膜（すなわち、酸化ハフニウム系絶縁膜を主要な構成要素とする膜）を好適なものとして例示することができる。酸化ハフニウム膜３の成膜条件として、膜厚：たとえば１ｎｍ程度、成膜方式：たとえばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ガス系：たとえばＨｆＣｌ４、Ｈ２Ｏ等を好適なものとして例示することができる。高誘電率絶縁膜３の他の例としては、たとえば、酸化ジルコニウム系絶縁膜，ＨｆＳｉＯＮ，または、Ｈｆ，Ｌａ，Ａｌ等の酸化物、酸窒化物、酸窒化珪化物等を例示することができる。
【００５３】
Ｐチャネル側キャップ絶縁膜４としては、たとえば、酸化アルミニウム膜（アルミナ膜）等の酸化アルミニウム系絶縁膜（すなわち、アルミニウム系膜または酸化アルミニウム系膜を主要な構成要素とする膜）を好適なものとして例示することができる。酸化アルミニウム膜４の成膜条件として、膜厚：たとえば１ｎｍ程度（範囲としては、たとえば、０．１ｎｍ以上、２ｎｍ以下）、成膜方式：たとえばスパッタリング成膜、ガス系（ガス雰囲気）：たとえばアルゴン等を好適なものとして例示することができる。Ｐチャネル側キャップ絶縁膜４の他の例としては、たとえば、アルミニウム，Ｐｔ，Ｉｒ，Ｎｉ，Ｒｕ膜または、これらの酸化物膜、窒化物膜、炭化物膜、シリサイド膜、窒化珪化物膜、炭窒化物膜等を例示することができる。
【００５４】
メタルマスク膜５としては、たとえば、窒化チタン膜等のチタン系窒化物膜（すなわち、チタン系窒化物膜を主要な構成要素とする膜）を好適なものとして例示することができる。下層メタルマスク膜５ａの成膜条件として、膜厚：たとえば５ｎｍ程度、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば３ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）すなわち、第１の元素組成比：たとえば０．８８程度（好適な範囲としては、たとえば０．８７以上、０．９以下）を好適なものとして例示することができる。上層メタルマスク膜５ｂの成膜条件として、膜厚：たとえば５ｎｍ程度、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば１２ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）すなわち、第２の元素組成比：たとえば０．８１程度（好適な範囲としては、たとえば０．７７以上、０．８４以下）を好適なものとして例示することができる。メタルマスク膜５の他の例としては、たとえば、ＴｉＡｌＮ，ＴａＮ，ＴａＮＣ等の高融点金属窒化物膜等を例示することができる。
【００５５】
次に、図３に示すように、半導体ウエハ１の表面１ａのほぼ全面に、たとえばキャップ膜等除去用レジスト膜６（紫外線レジスト膜、Ｘ線レジスト膜、電子線レジスト膜等）を塗布して、これをたとえば通常のリソグラフィ（紫外線リソグラフィ、Ｘ線リソグラフィ、電子線リソグラフィ等）により、パターニングする。
【００５６】
次に、図４に示すように、半導体ウエハ１の表面１ａ側に対して、パターニングされたキャップ膜等除去用レジスト膜６をマスクとして、ウエットエッチング処理を施すことによって、ＮチャネルＭＩＳＦＥＴ領域１１ｎのＰチャネル側キャップ絶縁膜４およびメタルマスク膜５を除去する。その後、不要になったキャップ膜等除去用レジスト膜６を除去する。
【００５７】
ここで、ウエットエッチング処理に使用する薬液としては、たとえば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を好適なものとして例示することができる。なお、他の薬液としては、たとえば、ＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）等を例示することができる。
【００５８】
次に、図５に示すように、半導体ウエハ１の表面１ａのほぼ全面に、Ｎチャネル側キャップ絶縁膜９を成膜する。続いて、半導体ウエハ１の表面１ａに対して、アニール処理（たとえば、摂氏８５０度程度でのＲＴＡ処理）を施すことによって、各キャップ膜４，９等（メタルマスク膜５を含む）と高誘電率絶縁膜３との間の元素等の相互拡散等を進行させる。ことによって、高誘電率絶縁膜３をＮチャネルＭＩＳＦＥＴ領域１１ｎにおいて、キャップ膜除去後Ｎチャネル側ゲート絶縁膜３ｎに、ＰチャネルＭＩＳＦＥＴ領域１１ｐにおいて、キャップ膜除去後Ｐチャネル側ゲート絶縁膜３ｐに変質させる。
【００５９】
ここで、Ｎチャネル側キャップ絶縁膜９としては、たとえば、酸化ランタン膜系絶縁膜（すなわち、酸化ランタン系絶縁膜を主要な構成要素とする膜）を好適なものとして例示することができる。酸化ランタン膜９の成膜条件として、膜厚：たとえば１ｎｍ程度（範囲としては、たとえば、０．５ｎｍ以上、２ｎｍ以下）、成膜方式：たとえばスパッタリング成膜、ガス系（雰囲気ガス）：たとえばアルゴンガス等を好適なものとして例示することができる。Ｎチャネル側キャップ絶縁膜９の他の例としては、たとえば、Ｌａ，Ｈｆ，Ｔａ，Ｍｇ，Ｙｂ，Ｉｎ膜または、これらの酸化物膜、窒化物膜、炭化物膜、シリサイド膜、窒化珪化物膜、炭窒化物膜等を例示することができる。
【００６０】
次に、図６に示すように、半導体ウエハ１の表面１ａ側に対して、ウエットエッチング処理を施すことによって、残存する各キャップ絶縁膜４，９およびメタルマスク膜５を除去する。これによって、高誘電率絶縁膜３は、ＮチャネルＭＩＳＦＥＴ領域１１ｎにおいてキャップ膜除去後Ｎチャネル側ゲート絶縁膜３ｎに、ＰチャネルＭＩＳＦＥＴ領域１１ｐにおいてキャップ膜除去後Ｐチャネル側ゲート絶縁膜３ｐに転換する。これらを総称して、高誘電率ゲート絶縁膜という。
【００６１】
ここで、ウエットエッチング処理に使用する薬液としては、たとえば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）すなわちＳＰＭ系エッチング液を好適なものとして例示することができる。なお、他の薬液としては、たとえば、ＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）すなわちＨＰＭ系エッチング液等を例示することができる。
【００６２】
次に、図７に示すように、高誘電率ゲート絶縁膜（Ｎチャネル側ゲート絶縁膜３ｎおよびＰチャネル側ゲート絶縁膜３ｐ）上に、順に、メタルゲート電極膜７、ポリシリコンゲート電極膜８（アモルファスシリコンを含む）等からなる複合ゲート電極膜１０を成膜する。
【００６３】
ここで、メタルゲート電極膜７としては、たとえば、窒化チタン膜等のチタン系窒化物膜を好適なものとして例示することができる。窒化チタン膜７の成膜条件として、膜厚：たとえば１０ｎｍ程度（範囲としては、たとえば、２ｎｍ以上、３０ｎｍ以下）、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば１０ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）：たとえば０．８５程度（好適な範囲としては、たとえば０．８７未満で、且つ、０．７７より大きい範囲を例示することができる。更に好適な範囲としては、たとえば０．８７未満で、且つ、０．８４より大きい範囲を例示することができる）を好適なものとして例示することができる。この元素組成比は、いずれも第１の元素組成比よりも小さい。なお、後者の元素組成比は、第１の元素組成比よりも小さく、第２の元素組成比よりも大きい。メタルゲート電極膜７の他の例としては、たとえば、ＴｉＡｌＮ，ＴａＮ，ＴａＮＣ等の高融点金属窒化物膜等を例示することができる。
【００６４】
ポリシリコンゲート電極膜８の成膜条件として、膜厚：たとえば５０ｎｍ程度（範囲としては、たとえば、３０ｎｍ以上、１２０ｎｍ以下）、成膜方式：たとえばＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−ＣＶＤ）を好適なものとして例示することができる。
【００６５】
次に、図８に示すように、半導体ウエハ１の表面１ａ上のほぼ全面のポリシリコンゲート電極膜８（複合ゲート電極膜１０）上のほぼ全面に、たとえばゲート電極加工用レジスト膜１５を塗布する。続いて、ゲート電極加工用レジスト膜１５を、たとえば通常のリソグラフィ（紫外線リソグラフィ、Ｘ線リソグラフィ、電子線リソグラフィ等）により、パターニングする。
【００６６】
次に、図９に示すように、パターニングされたゲート電極加工用レジスト膜１５をマスクとして、異方性ドライエッチングにより、高誘電率ゲート絶縁膜（Ｎチャネル側ゲート絶縁膜３ｎおよびＰチャネル側ゲート絶縁膜３ｐ）および複合ゲート電極膜１０をパターニングする。その後、不要になったゲート電極加工用レジスト膜１５を除去する。
【００６７】
次に、図１０に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、オフセットスペーサ絶縁膜１６（たとえば、厚さ３から６ｎｍ程度の酸化シリコン膜又は窒化シリコン膜）を成膜する。続いて、異方性ドライエッチングにより、エッチバックすることにより、ゲート電極等の側壁に、オフセットスペーサ絶縁膜１６を形成する。
【００６８】
次に、図１１に示すように、イオン注入により、順次、Ｎ型エクステンション領域１８ｎおよびＰ型エクステンション領域１８ｐを形成する。
【００６９】
次に、図１２に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、順次、酸化膜系サイドウォールスペーサ絶縁膜１７ａ（たとえば、厚さ５から１０ｎｍ程度の酸化シリコン膜）および窒化膜系サイドウォールスペーサ絶縁膜１７ｂ（たとえば、厚さ１０から３０ｎｍ程度の酸化シリコン膜又は窒化シリコン膜）を成膜する。ここで、酸化膜系サイドウォールスペーサ絶縁膜１７ａおよび窒化膜系サイドウォールスペーサ絶縁膜１７ｂでサイドウォールスペーサ絶縁膜１７を構成する。
【００７０】
次に、図１３に示すように、サイドウォールスペーサ絶縁膜１７を異方性ドライエッチング（エッチングガスとしては、たとえばフルオロカーボン系のガスを用いる）により、エッチバックすることにより、ゲート電極等の側壁及びその周辺に、サイドウォールスペーサ絶縁膜１７を形成する。
【００７１】
次に、図１４に示すように、イオン注入により、順次、Ｎ型高濃度ソースドレイン領域１９ｎ（イオン種は、たとえば砒素）およびＰ型高濃度ソースドレイン領域１９ｐ（イオン種は、たとえばボロン）を形成する。このとき同時に、ポリシリコン層への不純物導入を実施する。
【００７２】
次に、図１５に示すように、サリサイドプロセス（Ｓａｌｉｃｉｄｅ  Ｐｒｏｃｅｓｓ）により、ソースドレイン領域１９ｎ，１９ｐの表面のシリコン系表面領域及びポリシリコンゲート電極膜８の上面領域にシリサイド膜２１（たとえば、ニッケル系シリサイド膜）を形成する。
【００７３】
次に、図１６に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、プリメタル絶縁膜２２を成膜する。なお、必要に応じて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）等により、表面を平坦化する。プリメタル絶縁膜２２の構成としては、たとえば、下層の窒化シリコン膜、上層の比較的厚い酸化シリコン系膜（たとえばＨＤＰ−ＣＶＤ，プラズマＴＥＯＳ−ＳｉＯ２，ＳＯＧなど）等とすることができる。
【００７４】
次に、図１７に示すように、プリメタル絶縁膜２２に異方性ドライエッチングにより、コンタクトホールを形成し、そのコンタクトホールにタングステンプラグ２３（通常、ＴｉＮ/Ｔｉ等のバリアメタル層を伴う）を埋め込む。
【００７５】
次に、図１８に示すように、プリメタル絶縁膜２２上に、第１層層間絶縁膜２４（たとえば、主にＳｉＯＣ膜等の酸化シリコン系絶縁膜で構成されるが、境界部に、たとえばＳｉＣＮ等の銅拡散バリア絶縁膜を伴う。以下の層間絶縁膜に関して、同様）を成膜し、そこに第１層埋め込み配線２５（たとえば、シングルダマシン法による銅系配線）を形成する。続いて、第１層層間絶縁膜２４上に、第２層層間絶縁膜３２を成膜し、そこに第２層埋め込み配線２６（たとえば、デュアルダマシン法による銅系配線）を形成する。これらを順次、繰り返して、第Ｎ層層間絶縁膜３３に第Ｎ層埋め込み配線２７を形成する。続いて、第Ｎ層層間絶縁膜３３上に、パッド下層間絶縁膜３４（たとえば、酸化シリコン系絶縁膜）を成膜し、そこにパッド下タングステンプラグ２８を埋め込む。続いて、パッド下層間絶縁膜３４上に、アルミニウム系ボンディングパッド３０を形成する。続いて、パッド下層間絶縁膜３４およびアルミニウム系ボンディングパッド３０を覆うように、ファイナルパッシベーション膜２９（たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等で構成し、上層にポリイミド膜等の有機系絶縁膜を伴うことがある）を成膜する。続いて、ファイナルパッシベーション膜２９にパッド開口３１を形成する。その後、ウエハ１をダイシング（ブレードダイシング、レーザダイシング、両者を組み合わせたペレタイズ方法など）等により、個々の半導体チップ２に分割する。
【００７６】
以上により、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）を組み込んだ集積回路装置が、ほぼ完成したこととなる。
【００７７】
２．本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）、および、その要部プロセスの説明（主に図１９から図２５）
この例は、セクション１のメタルマスク膜５（２重構造とする点）をメタルゲート電極膜７に適用したもので、プロセスのフロー自体は、ほぼ同一であるので、以下では原則として、異なる部分のみを説明する。
【００７８】
図１９は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等成膜工程）である。図２０は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング用レジストパターン形成工程）である。図２１は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｐチャネル側キャップ膜等パターニング工程）である。図２２は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（Ｎチャネル側キャップ膜成膜＆アニール工程）である。図２３は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（ゲート電極膜成膜工程）である。図２４は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（ゲート電極膜パターニング工程）である。図２５は本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）に対応するウエハプロセスのデバイス断面図（配線工程）である。これらに基づいて、本願の実施の形態２（基本例）の半導体集積回路装置のデバイス構造（２重メタルゲート電極型ＭＩＳＦＥＴ）、および、その要部プロセスを説明する。
【００７９】
図１の状態に続いて、図１９に示すように、半導体ウエハ１の表面１ａのほぼ全面に、順に、Ｈｉｇｈ−ｋゲート絶縁膜３（高誘電率絶縁膜）、Ｐチャネル側キャップ絶縁膜４、たとえばメタルマスク膜５等を成膜する。
【００８０】
ここで、高誘電率絶縁膜３としては、たとえば、酸化ハフニウム膜（ハフニア膜すなわちＨｆＯ２）等の酸化ハフニウム系絶縁膜を好適なものとして例示することができる。酸化ハフニウム膜３の成膜条件として、膜厚：たとえば１ｎｍ程度、成膜方式：たとえばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ガス系：たとえばＨｆＣｌ４、Ｈ２Ｏ等を好適なものとして例示することができる。高誘電率絶縁膜３の他の例としては、たとえば、酸化ジルコニウム系絶縁膜，ＨｆＳｉＯＮ，または、Ｈｆ，Ｌａ，Ａｌ等の酸化物、酸窒化物、酸窒化珪化物等を例示することができる。
【００８１】
Ｐチャネル側キャップ絶縁膜４としては、たとえば、酸化アルミニウム膜（アルミナ膜）等の酸化アルミニウム系絶縁膜を好適なものとして例示することができる。酸化アルミニウム膜４の成膜条件として、膜厚：たとえば１ｎｍ程度（範囲としては、たとえば、０．１ｎｍ以上、２ｎｍ以下）、成膜方式：たとえばスパッタリング成膜、ガス系（ガス雰囲気）：たとえばアルゴン等を好適なものとして例示することができる。Ｐチャネル側キャップ絶縁膜４の他の例としては、たとえば、アルミニウム，Ｐｔ，Ｉｒ，Ｎｉ，Ｒｕ膜または、これらの酸化物膜、窒化物膜、炭化物膜、シリサイド膜、窒化珪化物膜、炭窒化物膜等を例示することができる。
【００８２】
メタルマスク膜５としては、たとえば、窒化チタン膜等のチタン系窒化物膜を好適なものとして例示することができる。下層メタルマスク膜５の成膜条件として、膜厚：たとえば１０ｎｍ程度、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば１０ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）：たとえば０．８５程度（好適な範囲としては、たとえば０．８４よりも大きく、且つ０．８７よりも小さい範囲を好適なものとして例示することができる）を好適なものとして例示することができる。メタルマスク膜５の他の例としては、たとえば、ＴｉＡｌＮ，ＴａＮ，ＴａＮＣ等の高融点金属窒化物膜等を例示することができる。
【００８３】
次に、図２０に示すように、半導体ウエハ１の表面１ａのほぼ全面に、たとえばキャップ膜等除去用レジスト膜６（紫外線レジスト膜、Ｘ線レジスト膜、電子線レジスト膜等）を塗布して、これをたとえば通常のリソグラフィ（紫外線リソグラフィ、Ｘ線リソグラフィ、電子線リソグラフィ等）により、パターニングする。
【００８４】
次に、図２１に示すように、半導体ウエハ１の表面１ａ側に対して、パターニングされたキャップ膜等除去用レジスト膜６をマスクとして、ウエットエッチング処理を施すことによって、ＮチャネルＭＩＳＦＥＴ領域１１ｎのＰチャネル側キャップ絶縁膜４およびメタルマスク膜５を除去する。その後、不要になったキャップ膜等除去用レジスト膜６を除去する。
【００８５】
ここで、ウエットエッチング処理に使用する薬液としては、たとえば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を好適なものとして例示することができる。なお、他の薬液としては、たとえば、ＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）等を例示することができる。
【００８６】
次に、図２２に示すように、半導体ウエハ１の表面１ａのほぼ全面に、Ｎチャネル側キャップ絶縁膜９を成膜する。続いて、半導体ウエハ１の表面１ａに対して、アニール処理（たとえば、摂氏８５０度程度でのＲＴＡ処理）を施すことによって、各キャップ膜４，９等（メタルマスク膜５を含む）と高誘電率絶縁膜３との間の元素等の相互拡散等を進行させる。ことによって、高誘電率絶縁膜３をＮチャネルＭＩＳＦＥＴ領域１１ｎにおいて、キャップ膜除去後Ｎチャネル側ゲート絶縁膜３ｎに、ＰチャネルＭＩＳＦＥＴ領域１１ｐにおいて、キャップ膜除去後Ｐチャネル側ゲート絶縁膜３ｐに変質させる。
【００８７】
ここで、Ｎチャネル側キャップ絶縁膜９としては、たとえば、酸化ランタン膜系絶縁膜を好適なものとして例示することができる。酸化ランタン膜９の成膜条件として、膜厚：たとえば１ｎｍ程度（範囲としては、たとえば、０．５ｎｍ以上、２ｎｍ以下）、成膜方式：たとえばスパッタリング成膜、ガス系（雰囲気ガス）：たとえばアルゴンガス等を好適なものとして例示することができる。Ｎチャネル側キャップ絶縁膜９の他の例としては、たとえば、Ｌａ，Ｈｆ，Ｔａ，Ｍｇ，Ｙｂ，Ｉｎ膜または、これらの酸化物膜、窒化物膜、炭化物膜、シリサイド膜、窒化珪化物膜、炭窒化物膜等を例示することができる。
【００８８】
次に、図６に示す状態を経て、図２３に示すように、高誘電率ゲート絶縁膜（Ｎチャネル側ゲート絶縁膜３ｎおよびＰチャネル側ゲート絶縁膜３ｐ）上に、順に、下層メタルゲート電極膜７ａ、上層メタルゲート電極膜７ｂ、ポリシリコンゲート電極膜８（アモルファスシリコンを含む）等からなる複合ゲート電極膜１０を成膜する。ここでは、下層メタルゲート電極膜７ａおよび上層メタルゲート電極膜７ｂとで、メタルゲート電極膜７を構成している。
【００８９】
ここで、メタルゲート電極膜７としては、たとえば、窒化チタン膜等のチタン系窒化物膜を好適なものとして例示することができる。下層メタルゲート電極膜７ａの成膜条件として、膜厚：たとえば５ｎｍ程度、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば３ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）：たとえば０．８８程度（好適な範囲としては、たとえば０．８７以上、０．９以下）を好適なものとして例示することができる。上層メタルゲート電極膜７ｂの成膜条件として、膜厚：たとえば５ｎｍ程度、成膜方式：たとえば反応性スパッタリング成膜（ＣＶＤ等でもよい）、ガス系（ガス雰囲気）：たとえば窒素（ガス流量：たとえば１２ｓｃｃｍ程度）等、処理気圧：たとえば１０ミリパスカル程度、処理温度：たとえば、室温、元素組成比（Ｔｉ/Ｎ）：たとえば０．８１程度（好適な範囲としては、たとえば０．７７以上、０．８４以下）を好適なものとして例示することができる。すなわち、上層メタルゲート電極膜７ｂは、下層メタルゲート電極膜７ａよりも窒素リッチである。メタルゲート電極膜７の他の例としては、たとえば、ＴｉＡｌＮ，ＴａＮ，ＴａＮＣ等の高融点金属窒化物膜等を例示することができる。
【００９０】
ポリシリコンゲート電極膜８の成膜条件として、膜厚：たとえば５０ｎｍ程度（範囲としては、たとえば、３０ｎｍ以上、１２０ｎｍ以下）、成膜方式：たとえばＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−ＣＶＤ）を好適なものとして例示することができる。
【００９１】
次に、図８と同様の状態を経て、図２４に示すように、パターニングされたゲート電極加工用レジスト膜１５をマスクとして、異方性ドライエッチングにより、高誘電率ゲート絶縁膜（Ｎチャネル側ゲート絶縁膜３ｎおよびＰチャネル側ゲート絶縁膜３ｐ）および複合ゲート電極膜１０をパターニングする。その後、不要になったゲート電極加工用レジスト膜１５（図８）を除去する。
【００９２】
次に、図１０から図１７と同様な状態を経て、図２５（セクション１の図１８に対応）に示すように、プリメタル絶縁膜２２上に、第１層層間絶縁膜２４（たとえば、主にＳｉＯＣ膜等の酸化シリコン系絶縁膜で構成されるが、境界部に、たとえばＳｉＣＮ等の銅拡散バリア絶縁膜を伴う。以下の層間絶縁膜に関して、同様）を成膜し、そこに第１層埋め込み配線２５（たとえば、シングルダマシン法による銅系配線）を形成する。続いて、第１層層間絶縁膜２４上に、第２層層間絶縁膜３２を成膜し、そこに第２層埋め込み配線２６（たとえば、デュアルダマシン法による銅系配線）を形成する。これらを順次、繰り返して、第Ｎ層層間絶縁膜３３に第Ｎ層埋め込み配線２７を形成する。続いて、第Ｎ層層間絶縁膜３３上に、パッド下層間絶縁膜３４（たとえば、酸化シリコン系絶縁膜）を成膜し、そこにパッド下タングステンプラグ２８を埋め込む。続いて、パッド下層間絶縁膜３４上に、アルミニウム系ボンディングパッド３０を形成する。続いて、パッド下層間絶縁膜３４およびアルミニウム系ボンディングパッド３０を覆うように、ファイナルパッシベーション膜２９（たとえば、酸化シリコン系絶縁膜、窒化シリコン系絶縁膜等で構成し、上層にポリイミド膜等の有機系絶縁膜を伴うことがある）を成膜する。続いて、ファイナルパッシベーション膜２９にパッド開口３１を形成する。その後、ウエハ１をダイシング（ブレードダイシング、レーザダイシング、両者を組み合わせたペレタイズ方法など）等により、個々の半導体チップ２に分割する。
【００９３】
以上により、Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）を組み込んだ集積回路装置が、ほぼ完成したこととなる。
【００９４】
ここで、図１８との相違は、メタルゲート電極膜７が、下層メタルゲート電極膜７ａおよび上層メタルゲート電極膜７ｂから構成されているところである。
【００９５】
３．本願の実施の形態１（変形例１）の半導体集積回路装置の製造方法（２重メタルマスク方式２重メタルゲート電極型ＭＩＳＦＥＴ）における要部プロセスおよびデバイス構造等の説明（主に図１から図６、および図２３から図２５を参照）
この例は、セクション１のメタルマスク膜５（２重構造とする点）をメタルゲート電極膜７にも適用したもので、プロセスのフロー自体は、ほぼ同一であるので、以下では原則として、異なる部分のみを説明する。
【００９６】
主に図１から図６及び図２３から図２５を参照して、本願の実施の形態１（変形例１）の半導体集積回路装置の製造方法（２重メタルマスク方式２重メタルゲート電極型ＭＩＳＦＥＴ）における要部プロセスおよびデバイス構造等を説明する。
【００９７】
ウエハプロセスの前半、すなわち、図１から図６までは、セクション１と同じである。また、ウエハプロセスの後半、すなわち、図２３から図２５までは、セクション２と同じである。従って、デバイス構造は、図２５と同じである。
【００９８】
４．本願の実施の形態１（変形例２）の半導体集積回路装置の製造方法等、および、実施の形態２（変形例）の半導体集積回路装置のデバイス構造等（主に図２６）
このセクションでは、セクション１から３に説明した２重構造（多重構造及び連続傾斜分布構造を含む）を有するメタルマスク膜５（下層メタルマスク膜５ａ、上層メタルマスク膜５ｂ等）およびメタルゲート電極膜７（下層メタルゲート電極膜７ａ、上層メタルゲート電極膜７ｂ）に好適な元素組成比（Ｔｉ/Ｎ）分布の各種の例を示す。
【００９９】
図２６は各実施の形態における窒化チタン膜の厚さ方向の元素組成比分布図である。これに基づいて、本願の実施の形態１（変形例２）の半導体集積回路装置の製造方法等、および、実施の形態２（変形例）の半導体集積回路装置のデバイス構造等を説明する。
【０１００】
図２６に示すように、メタルマスク膜５（またはメタルゲート電極膜７）中の厚さ方向の元素組成比（Ｔｉ/Ｎ）分布としては、各種の変形例が考えられる。
（１）基本分布：
セクション１、２、３に説明したものでは、図２６の２段元素組成比分布Ａを前提としており、通常、このような分布は同一のスパッタリング成膜炉の同一のウエハステージ上において、成膜工程の途中で、一度（３段の場合は２度）、窒素流量を変更することによって、実行される。すなわち、インサイチュ（Ｉｎｓｉｔｕ）処理で実行される（以下も同じ）。
【０１０１】
また、階段状分布のみではなく、連続傾斜元素組成比分布Ｂを適用することもできる。言うでもないことであるが、直線状だけでなく曲線状傾斜分布でも良い。ここで、良好な特性を確保するためには、両端部の所定の範囲内の領域、すなわち下層メタルマスク膜５ａおよび上層メタルマスク膜５ｂ（または、下層メタルゲート電極膜７ａおよび上層メタルゲート電極膜７ｂ）の各領域の厚さが、少なくとも１ｎｍ以上あることが必要である。この場合は、成膜工程中において、連続的に窒素流量を変更することによって、実行される。
【０１０２】
更に、階段状分布は、２段元素組成比分布Ａに限られず、３段元素組成比分布Ｃ等の多段元素組成比分布であっても良い。この場合も、良好な特性を確保するためには、両端部の所定の範囲内の領域、すなわち下層メタルマスク膜５ａおよび上層メタルマスク膜５ｂ（または、下層メタルゲート電極膜７ａおよび上層メタルゲート電極膜７ｂ）の各領域の厚さが、少なくとも１ｎｍ以上あることが必要である。
【０１０３】
５．本願の各実施の形態等に対する考察及び補足的説明
前記各実施の形態に使用される窒化チタン系メタルマスク膜（または窒化チタン系メタルゲート電極膜）の元素組成比（Ｔｉ/Ｎ）は、ほぼ以下の範囲のように分類できる。すなわち、チタンリッチ領域：０．８７以上で且つ０．９以下（下層メタルマスク膜５ａ、下層メタルゲート電極膜７ａ）、標準中間領域：０．８４より大きく且つ０．８７よりも小さい領域（メタルマスク膜５、メタルゲート電極膜７）、窒素リッチ領域：０．７７以上で且つ０．８４以下（上層メタルマスク膜５ｂ、上層メタルゲート電極膜７ｂ）、および窒素リッチ中間領域：０．７７より大きく且つ０．８７よりも小さい領域（メタルゲート電極膜７）の各領域である。この標準中間領域は、通常、反応性スパッタリング成膜で、ＴｉＮ膜とされている標準的な組成である。
【０１０４】
（１）２層犠牲メタルマスク方式（セクション１、図２）
セクション１で説明したように、この例では、メタルマスク膜５を比較的チタンリッチ領域の下層ＴｉＮ膜５ａと、より窒素リッチ領域の上層ＴｉＮ膜５ｂで構成することにより、ＴｉＮ膜５の酸化等（ＴｉＮ膜５の表面が酸化されると、後のウエットエッチングにおけるＨｉｇｈ−ｋゲート絶縁膜との選択性が劣化するからである）を抑制しつつ、高誘電率絶縁膜３へのチタンの供給を増加させることができる（同時に、窒素の供給を減少させることができる）。これにより、ＰＭＯＳ仕事関数を有効に上昇させることができ、その結果、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値電圧を好適な範囲に下げることができる。この例では、単層のメタルゲート電極膜７は、通常は、プロセス上の実績がある標準中間領域で構成されるが、窒素リッチの悪影響が比較的少ないので、必要に応じて、窒素リッチ中間領域で構成することもできる。
【０１０５】
一方、チタンリッチ領域の単層のメタルゲート電極膜７の適用は、上層のポリシリコンゲート電極８と反応して、チタンシリサイドを生成する等の問題回避のため、特に必要がないのであれば避けるべきである。
【０１０６】
（２）２層メタルゲート電極方式（セクション２、図１９及び図２３）
この例では、セクション２で説明したように、メタルゲート電極膜７を比較的チタンリッチ領域の下層ＴｉＮ膜７ａと、より窒素リッチ領域の上層ＴｉＮ膜７ｂで構成することにより、ＴｉＮゲート電極膜７の酸化等を抑制しつつ、高誘電率絶縁膜３へのチタンの供給を増加させることができる（同時に、窒素の供給を減少させることができる）。この場合は、セクション１の場合と相違して、２層のメタルゲート電極膜７がソースドレインの活性化のための熱処理の影響を受けるため、高誘電率絶縁膜３へのチタンの供給等を有効に制御することができる。
【０１０７】
この例では、単層のメタルマスク膜５（ＴｉＮ膜）としては、通常、酸化防止および窒素拡散の増加防止の観点から標準中間領域を適用するのが好適である。
【０１０８】
（３）２層犠牲メタルマスク＆２層メタルゲート電極方式（セクション３、図２及び図２３）
この例では、セクション３で説明したように、メタルマスク膜５を比較的チタンリッチ領域の下層ＴｉＮ膜５ａと、より窒素リッチ領域の上層ＴｉＮ膜５ｂで構成するとともに、メタルゲート電極膜７を比較的チタンリッチ領域の上層ＴｉＮ膜７ａと、より窒素リッチ領域の上層ＴｉＮ膜７ｂで構成するものであり、両方の方式のメリットを併せ持つことができる。反面、工程はもっとも複雑となる。
【０１０９】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１０】
例えば、前記実施の形態では、配線層について、主に銅系埋め込み配線を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、銀系埋め込み配線やアルミニウム系非埋め込み配線を使用した集積回路等にも適用できることはいうまでもない。
【符号の説明】
【０１１１】
１  ウエハ（半導体基板）
１ａ  ウエハの表面
１ｂ  ウエハの裏面
１ｓ  ウエハの基板部（Ｐ型単結晶シリコン基板部）
２  半導体チップ
３  Ｈｉｇｈ−ｋゲート絶縁膜（高誘電率絶縁膜）
３ｎ  キャップ膜除去後Ｎチャネル側ゲート絶縁膜
３ｐ  キャップ膜除去後Ｐチャネル側ゲート絶縁膜
４  Ｐチャネル側キャップ絶縁膜（Ｐチャネル用キャップ膜）
５  メタルマスク膜（高融点金属窒化物マスク膜）
５ａ  下層メタルマスク膜（下層高融点金属窒化物マスク膜）
５ｂ  上層メタルマスク膜（上層高融点金属窒化物マスク膜）
６  キャップ膜等除去用レジスト膜
７  メタルゲート電極膜
７ａ  下層メタルゲート電極膜
７ｂ  上層メタルゲート電極膜
８  ポリシリコンゲート電極膜
９  Ｎチャネル側キャップ絶縁膜（Ｎチャネル用キャップ膜）
１０  複合ゲート電極膜（ゲート電極）
１１ｎ  ＮチャネルＭＩＳＦＥＴ領域
１１ｐ  ＰチャネルＭＩＳＦＥＴ領域
１２  ＳＴＩ絶縁膜
１４ｎ  Ｎウエル領域
１４ｐ  Ｐウエル領域
１５  ゲート電極加工用レジスト膜
１６  オフセットスペーサ絶縁膜
１７  サイドウォールスペーサ絶縁膜
１７ａ  酸化膜系サイドウォールスペーサ絶縁膜
１７ｂ  窒化膜系サイドウォールスペーサ絶縁膜
１８ｎ  Ｎ型エクステンション領域
１８ｐ  Ｐ型エクステンション領域
１９ｎ  Ｎ型高濃度ソースドレイン領域
１９ｐ  Ｐ型高濃度ソースドレイン領域
２１  シリサイド層
２２  プリメタル絶縁膜
２３  コンタクト用タングステンプラグ
２４  第１層層間絶縁膜
２５  第１層埋め込み配線
２６  第２層埋め込み配線
２７  第Ｎ層埋め込み配線
２８  パッド下タングステンプラグ
２９  ファイナルパッシベーション膜
３０  アルミニウム系ボンディングパッド
３１  パッド開口
３２  第２層層間絶縁膜
３３  第Ｎ層層間絶縁膜
３４  パッド下層間絶縁膜
Ａ  ２段元素組成比分布
Ｂ  連続傾斜元素組成比分布
Ｃ  ３段元素組成比分布
Ｑｎ  Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  Ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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