(57)【要約】【課題】  従来の技術では、消費電力の増大や画質の低下を抑制しつつ、読み出しの高速化を実現することが困難であった。【解決手段】  画素アレイの列に対応して設けられた、画素から出力された信号をデジタル信号に変換する複数のＡ／Ｄ変換部を少なくとも含む信号処理部と、２以上の出力端子を有し、出力端子の各々に対応して設けられた複数の出力ブロックを含む出力部と、同期信号を出力する同期信号生成部と、を含み、互いに隣接するまたは１列おきの複数の列の信号処理部をブロックとして、出力ブロックは、前記ブロックに属する複数の信号処理部から出力された信号を出力し、同期信号に同期して、出力ブロックから出力される信号に対して同期コードを付加する同期コード付加部をさらに有する。【選択図】  図１
2012049912.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配列された画素アレイと、
前記画素アレイの列に対応して設けられた、前記画素から出力された信号をデジタル信号に変換する複数のＡ／Ｄ変換部を少なくとも含む信号処理部と、
２以上の出力端子を有し、該出力端子の各々に対応して設けられた複数の出力ブロックを含む出力部と、
同期信号を出力する同期信号生成部と、を含み、
互いに隣接する複数の列の前記信号処理部をブロックとして、
前記出力ブロックは、同一の前記ブロックに属する複数の前記信号処理部から出力された信号を出力し、
前記同期信号に同期して、前記出力ブロックから出力される信号に対して同期コードを付加する同期コード付加部をさらに有すること
を特徴とする光電変換装置。
【請求項２】
複数の画素が行列状に配列された画素アレイと、
前記画素アレイの列に対応して設けられた、前記画素から出力された信号をデジタル信号に変換する複数のＡ／Ｄ変換部を少なくとも含む信号処理部と、
２以上の出力端子を有し、該出力端子の各々に対応して設けられた複数の出力ブロックを含む出力部と、
同期信号を出力する同期信号生成部と、を含み、
１列おきの複数の列の前記信号処理部をブロックとして、
前記出力ブロックは、同一の前記ブロックに属する複数の前記信号処理部から出力された信号を出力し、
前記同期信号に同期して、前記出力ブロックから出力される信号に対して同期コードを付加する同期コード付加部をさらに有すること
を特徴とする光電変換装置。
【請求項３】
前記同期信号生成部はＰＬＬ回路を含み、該ＰＬＬ回路から出力される信号を前記同期信号とすることを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記同期コード付加部は、前記画素アレイの行に対応して前記同期コードを付加することを特徴とする請求項１ないし３のいずれかに記載の光電変換装置。
【請求項５】
前記信号処理部は前記デジタル信号をパラレルデータとして出力し、
前記出力ブロックは、前記パラレルデータをシリアルデータに変換して前記出力端子から出力すること
を特徴とする請求項１ないし４のいずれかに記載の光電変換装置。
【請求項６】
前記信号処理部は、前記画素から出力された信号からノイズを低減して前記Ａ／Ｄ変換部に伝達するノイズ低減回路を有することを特徴とする請求項１ないし５のいずれかに記載の光電変換装置。
【請求項７】
前記信号処理部は、前記デジタル信号を記憶するメモリ部を有することを特徴とする請求項１ないし６のいずれかに記載の光電変換装置。
【請求項８】
請求項１ないし７のいずれかに記載の光電変換装置と、
前記光電変換装置の画素部に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
を特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関し、特にデジタル信号で出力を行う光電変換装置に関する。
【背景技術】
【０００２】
デジタルカメラ等に用いられる光電変換装置では、多様な機能が求められている。
【０００３】
特許文献１では、隣接する複数の列を単位として画素部を複数の領域に分割し、分割された領域毎に出力ポートを備える構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−１１１８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、特許文献１に開示された構成では、アナログ信号を各出力ポートに伝達しており、デジタル信号を出力させる場合については何ら検討が為されていない。
【０００６】
本発明は、デジタル信号を出力させるのに好適な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明は、
複数の画素が行列状に配列された画素アレイと、前記画素アレイの列に対応して設けられた、前記画素から出力された信号をデジタル信号に変換する複数のＡ／Ｄ変換部を少なくとも含む信号処理部と、２以上の出力端子を有し、該出力端子の各々に対応して設けられた複数の出力ブロックを含む出力部と、同期信号を出力する同期信号生成部と、を含み、互いに隣接するもしくは１列おきの複数の列の前記信号処理部をブロックとして、前記出力ブロックは、同一の前記ブロックに属する複数の前記信号処理部から出力された信号を出力し、前記同期信号に同期して、前記出力ブロックから出力される信号に対して同期コードを付加する同期コード付加部をさらに有することを特徴とする光電変換装置である。
【発明の効果】
【０００８】
本発明によれば、デジタル信号を出力させるのに好適な光電変換装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】実施例１に係る光電変換装置の構成例を示すブロック図
【図２】実施例１に係る出力信号の様子を示すタイミング図
【図３】実施例２に係る光電変換装置の構成例を示すブロック図
【図４】実施例３に係る光電変換装置の構成例を示すブロック図
【図５】実施例３に係る出力信号の様子を示すタイミング図
【図６】実施例３に係る出力信号の様子を示す別のタイミング図
【図７】実施例４に係る光電変換装置の構成例を示す図
【図８】実施例４に係る光電変換装置の別の構成例を示す図
【図９】実施例５に係る撮像面の様子を説明する図
【図１０】実施例６に係る光電変換装置の動作の様子を示す図
【図１１】実施例７に係る光電変換装置の動作の様子を示す図
【図１２】実施例８に係る光電変換装置の構成例を示すブロック図
【図１３】実施例９に係る撮像システムの構成例を示すブロック図
【発明を実施するための形態】
【００１０】
（実施例１）
図面を参照しながら、本発明の実施例に係る説明を行う。
【００１１】
図１は、本実施例に係る撮像装置の構成例を示すブロック図であり、例えば同一の半導体基板上に形成される。
【００１２】
光電変換装置１は、画素１０１が行列状に配列された画素アレイＰＡを含む。ここでは、Ｎ行Ｍ列の画素が設けられている。画素アレイＰＡにおける同一列の画素は、共通の信号線１０４を介して信号処理部１０２に接続される。信号処理部１０２は、少なくともＡ／Ｄ変換部を備え、デジタル信号を出力する。行選択部１０３は、信号線１０４に信号を出力する画素の行を選択する信号を供給することで、同一行の画素１０１は対応する信号線１０４に同時に信号を出力する。出力選択部１０５は、切り換え部１０６を含み、信号処理部１０２から出力されたデジタル信号を第１の出力部１０７または第２の出力部１０９に伝達する。切り換え部１０６は不図示の制御部から入力された信号によって制御される。第１の出力部１０７は複数の第１の出力ブロックを含み、各出力ブロックには、互いに隣接する３列の信号処理部１０２と対応づけられている。信号処理部１０２から入力されたデジタル信号は、第１の出力端子１０８から順次出力される。第２の出力部１０９は複数の第２の出力ブロックを含み、各出力ブロックには、互いに隣接する６列の信号処理部１０２と対応づけられている。信号処理部１０２から入力されたデジタル信号は、第２の出力端子１１０から順次出力される。つまり、複数の列の信号処理部１０２をブロックとして、第１の出力部は、同一のブロックに属する信号処理部１０２からの信号を２以上の出力端子１０８から出力し、第２の出力部は、異なるブロックに属する信号処理部１０２からの信号を１以上の出力端子１１０から出力する。第１の出力部１０７と第２の出力部１０９との関係を一般化すると、第１の出力部１０７はＳ（Ｓ≧２）列の信号処理部１０２を１つのブロックとして、Ｍ／Ｓ個の出力端子から信号を出力する。一方、第２の出力部１０９は、第１の出力部１０７よりも多いＴ（Ｔ＞２）列の信号処理部１０２を１つのブロックとして、Ｍ／Ｔ個の出力端子から信号を出力する。図１は、Ｓ＝３、Ｔ＝Ｍ／２である場合を示している。
【００１３】
光電変換装置１を構成する要素についてより詳細に説明する。画素１０１は、入射光を光電変換し、入射光量に応じた電気信号を出力する。画素１０１は、例えば画素内にソースフォロワ回路などの増幅素子を備える増幅型の画素であっても良いし、光電変換で生成された電荷を出力するパッシブ型の画素であっても良い。
【００１４】
信号処理部１０２がＡ／Ｄ変換部に加えて、画素１０１から出力された信号に含まれるノイズ成分を低減するためのノイズ低減回路としてのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路をさらに設けても良い。ノイズが低減された信号をＡ／Ｄ変換することで、精度を高めることができる。また、Ａ／Ｄ変換部によって得られたデジタルデータを一時的に保持するメモリ部をさらに備えても良い。メモリ部は例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成できる。図１では、図を簡略化するために信号処理部１０２からの出力を１本の線で示しているが、実際にはｎ−ｂｉｔのデジタルデータが並列に出力される構成をとる。
【００１５】
出力選択部１０５は、信号処理部１０２から出力されたデジタル信号を第１もしくは第２の出力部に選択的に伝達する。図１では、各信号処理部１０２に対して切り換えスイッチ１０６−１、１０６−２を備え、どちらか一方を導通させることでいずれかの出力部に伝達する構成となっている。
【００１６】
第１の出力部１０７の各第１の出力ブロック１０７−１、１０７−２、・・・は、パラレル−シリアル変換部（以下、Ｐ／Ｓ変換部）を有し、出力選択部５を介して入力されるｎ−ｂｉｔの並列データを直列データに変換した上で出力端子１０８から出力する。出力端子１０８は単一の端子から電圧出力を行う方式でも良いし、差動の２端子を持つＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）方式でも良い。また、並列に入力される３列のうちのどの列の信号を出力端子１０８に伝達するのかを選択するために、列選択部を備える。列選択部はデコーダやシフトレジスタを用いることができる。このように、信号処理部からはパラレルデータとして出力することで高速化を実現し、第１の出力部でシリアルデータに変換することで、出力端子の数が増大することを抑制する。半導体基板上に形成される光電変換装置は小面積に収めることを求められるため、出力端子の数の増大を抑制することは有効である。
【００１７】
第１の出力部１０７から信号を出力させる場合には、出力ブロックの数に応じた数の信号を並列に出力することができる。つまり、図１の構成を例にとると、各出力ブロックに対応づけられた信号処理部１０２のうち１列目の信号がそれぞれの出力端子１０８から同時に出力され、次のタイミングで各出力ブロック内の２列目の信号が出力端子１０８から同時に出力される。つまり、画素アレイ全体としてみると、１、４、７、・・・列の信号が出力された後に２、５、８、・・・列の信号が出力される形になり、不連続な列の信号が得られる。そのため、不図示の処理回路では信号の配列を並び替える処理を行う。
【００１８】
第２の出力部１０９の各出力ブロック１０９−１、１０９−２は、第１の出力部１０７と同様に、Ｐ／Ｓ変換部を有し、出力選択部１０５を介して入力されるｎ−ｂｉｔの並列データを直列データに変換した上で出力端子１１０から出力する構成を取りうる。また、第１の出力部１０７と同様に、並列に入力される６列のうちのどの列の信号を出力端子１１０に伝達するのかを選択するために、列選択部を備える。列選択部はデコーダやシフトレジスタを用いることができる。
【００１９】
第２の出力部１０９から信号を出力させる場合も、出力端子１１０から同時に出力されるのは１、（Ｍ／２）＋１列目、２、（Ｍ／２）＋２列目、・・・となるので、不図示の処理回路では信号の配列を並び替える。
【００２０】
光電変換装置１は出力端子１０８から信号を出力する第１のモードと、出力端子１１０から信号を出力する第２のモードとを切り換えて動作し得る。各モードでは、信号を出力しない出力部は電源の供給を停止したり、一部の回路の動作を停止したりすることで消費電力の低減を図る。
【００２１】
第２のモードでは、Ｍ／Ｔ個の出力端子から同時に信号が出力されるのに対して、第１のモードではＭ／Ｓ個の出力端子（Ｓ＜Ｔ）から同時に信号が出力されるため、より高速に信号を読み出すことが可能であり、例えば、動画を撮影する場合のように、読み出し速度が求められている用途に有効である。しかしながら、第１のモードでは動作する出力ブロックの数が多いために、消費電力が大きくなる。一方、第２のモードでは第１のモードよりも少ない数の出力ブロックが動作するために、読み出し速度は低下するものの、消費電力を低減することができる。第２のモードは、例えば静止画を撮影する場合のように、読み出し速度に余裕がある場合には有効である。
【００２２】
出力選択部と各出力部との間に、加算や減算、ゲイン調整などを実行可能なデジタル信号処理部をさらに付加しても良い。例えば、複数の信号処理部１０２からの信号を加算して１つの信号として扱うことで感度を高くすることができる。このほか、デジタルデータをビットシフトさせることでデジタル的にゲインをかけることができる。これらの機能を光電変換装置の内部に備えることで、後段の処理回路の負荷を低減することができる。後段の処理回路は、例えば光電変換装置１とは別の半導体基板に形成しても良い。
【００２３】
本実施例に示すように、第１の出力部１０７と第２の出力部１０のいずれかから出力し得る構成にすることで、消費電力の増大を抑制しつつ読み出しの高速化に対応することが可能となる。
【００２４】
本発明に特徴的なのは、同期信号生成部７０１および同期コード付加部７０２を備える点である。
【００２５】
同期信号生成部７０１は、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を含む。ＰＬＬ回路に供給する周期的な信号は、光電変換装置の内部に発振器を設けて生成しても良いし、光電変換装置の外部から与えても良い。ＰＬＬ回路はさらに、入力された周期的な信号を逓倍する手段を含み、同期信号の周波数を可変にしても良い。ＰＬＬ回路は第１と第２の出力部に与える同期信号を異なる周波数のものにしても良い。
【００２６】
同期コード付加部７０２は、同期信号生成部７０１から出力される同期信号に同期して、各データの先頭を判別するための同期コードを、各出力ブロックから出力されるデジタル信号の先頭に付加するものである。より具体的には、出力選択部１０５から各出力ブロックへのデジタル信号の伝送が開始することに先だって予め定められたタイミングで同期コードを出力する。予め定められたタイミングは、たとえば不図示の外部からの通信によって設定したタイミングや、予め不図示のメモリ装置に記憶されたタイミングが考えられる。
【００２７】
画素アレイの全画素から信号を読み出す場合や特定の領域から切り出して読み出す場合、間引いて読み出す場合など、読み出しモードによって１行あたりに読み出すデータ量が異なる。そのため、同期コードを１回の水平方向の読み出し、すなわち１行ごとに付加することで、後段の処理回路で１行の先頭を容易に識別することが可能となり、データ取り込み時のエラーを低減することができる。
【００２８】
駆動信号生成部７０３は、同期信号出力制御信号７０４を同期信号生成部７０１に、同期コード付加制御信号７０５を同期コード付加部７０２に供給し、動作のタイミングや同期コードを付加するタイミングを制御する。
【００２９】
図２は第１または第２の出力部からデジタル信号を出力する場合の、同期信号と同期コードの様子を示したタイミング図である。図中、「同期信号」は同期信号生成部７０１から出力される同期信号を示し、「デジタル出力」は出力端子１０８または１１０から出力されるデジタル信号を表している。
【００３０】
同期信号がハイレベルになることに同期して、出力端子からは１ビットずつデジタル信号が出力される。１行目の画素出力（信号処理部１０２から供給されるデジタル信号）に先だって、同期コードが出力端子から出力される。そして、１行目の画素出力が完了した後、２行目の画素出力に先だって再び同期コードが出力端子から出力される。ここでは、同期コードとして「１１１１００００１１１１００００」の１６ビットのデータを付加している。後段の処理回路では、この同期コードを受信することである行のデータの転送が開始することを識別できるので、取り込み時のエラーを低減できる。特に、各出力ブロックの出力に同期コードを付加することで、出力ブロック間で信号を出力するタイミングに誤差が生じたとしても、データの先頭を識別することができる。
【００３１】
同期信号生成部７０１と同期コード付加部７０２とは、第１および第２の出力ブロックに対して共通に設けた例を示したが、第１および第２の出力ブロックに対して個別に設ける構成でも良い。
【００３２】
（実施例２）
図３は、本発明に係る別の実施例の構成例を示すブロック図である。ここでは、出力選択部１０５から先の構成を抜き出している。
【００３３】
実施例１では第１出力部の一方の側に同期信号生成部と同期コード付加部とを設けていたが、この構成によると、第１の出力部１０７のすべての出力ブロックを共通の配線で駆動することになり、特に画素アレイの列数が多い場合に信号の遅延が生じるおそれがある。これに対し、図３に示す構成では第１の出力部の両側に同期信号生成部９０１、９０２と同期コード付加部９０３、９０４とを設けることで、配線を駆動する能力を上げて遅延を低減する。
【００３４】
同期信号生成部と同期コード付加部とは、駆動信号生成部９０５によって制御されているが、互いに離れて設けられた同期信号生成部どうし、および同期コード付加部どうしの動作の同期性を保つために、駆動信号生成部９０５とは等しい長さの配線で接続される。つまり、同期信号生成部どうし、および同期コード付加部どうしで、信号遅延を等しくする。
【００３５】
図３では同期信号生成部および同期コード付加部を２つずつ設けた構成を示したが、３以上に分散させても良い。
【００３６】
以上で説明した本実施例によれば、同期コードを付加することで先頭データの識別が行えることに加えて、出力ブロック間の配線遅延の影響を低減できる。より具体的には、各出力ブロックに供給される同期信号や同期コードの配線遅延に起因する、ブロックにおけるデータの取り込みエラーや、行毎にデータの取り込みタイミングがばらついてしまうことの影響を低減できる。
【００３７】
（実施例３）
図４は、本発明に係る別の実施例の構成例を示すブロック図である。ここでは、出力選択部１０５から先の構成を抜き出している。
【００３８】
本実施例では第１の出力部１０７の各出力ブロック内に同期信号生成部１００２と同期コード付加部１００３とを内包させる。第２の出力部１０９の各出力ブロックに対しては、共通の同期信号生成部１００６と同期コード付加部１００７とが設けられている。第１の出力部１０７の各出力ブロック内に設けられた同期信号生成部１００２と同期コード付加部１００３、ならびに同期信号生成部１００６と同期コード付加部１００７は共通の駆動信号生成部１００１によって制御される。
【００３９】
本実施例においても、実施例１と同様に各行の画素出力（信号処理部１０２から供給されるデジタル信号）の先頭に同期コードを付加する。
【００４０】
図５は、ある行の画素出力と同期信号との関係を示すタイミング図である。図中１００４は、駆動信号生成部１００１から出力される同期信号出力制御信号を、１００５は駆動信号生成部１００１から出力される同期コード付加制御信号を表す。「同期信号」は同期信号生成部１００２で生成される同期信号、「転送信号」は出力選択部１０５のスイッチ部１０６が信号処理部１０２から出力されたデジタル信号を第１の出力部１０７に導くことを開始する信号である。また、「デジタル出力」は出力端子１０８から出力される信号を表す。
【００４１】
図５においては同期信号出力制御信号１００４がハイレベルになると同期信号が出力される。その後同期信号の発生から２周期目のパルスに同期して、同期コード付加制御信号がハイレベルになり、同期コードの出力が行われる。ここでは同期コードとして「１０１０」が付加される。同期コードの最後のビットが出力された直後にハイレベルになる同期信号と同期して転送信号がハイレベルになる。これにより信号処理部１０２から出力されたデジタル信号がシリアルデータに変換されて順次出力される。
【００４２】
また、同期コードは行の先頭を示すだけでなく、さらに別の情報を付与するものであっても良い。図６は、行の先頭に加えて、出力ブロックの位置を示す情報と、画素出力のビット数を示す情報も同期コードとして付加する例である。同期コードの最初の４ビットでは行の先頭を識別するためのコード「１０１０」が付加され、引き続いて、出力ブロックを識別するためのコード「００１１０」が付加される。さらに、画素出力のビット数を示すコード「０１０１０」が付加される。
【００４３】
本実施例に示す構成では、各出力ブロック内で位相関係が完結しているので、出力ブロック間での位相を管理する必要がなく、後段の処理回路での付加を低減することができる。
【００４４】
（実施例４）
図面を参照しながら、本発明の別の実施例を説明する。
【００４５】
本実施例では、出力選択部の構成に注目して説明を行う。図１で示した構成では、第２の出力部１０９から信号を出力させる場合には、各列に設けられた信号処理部１０２が信号線を駆動して第２の出力部１０９に信号を伝達する構成を取る。
【００４６】
しかしながら、第２の出力部１０９に近い信号処理部１０２が駆動する配線は短くて済むのに対し、第２の出力部１０９から遠い信号処理部１０２が駆動する配線は長くなってしまう。このため、第２の出力部１０９から遠い信号処理部１０２から出力される信号の伝送速度が低下するおそれがある。
【００４７】
本実施例では、同一の第２の出力部１０９から信号を出力する信号処理部１０２は共通の伝送線を介して第２の出力部１０９と接続される構成を取る。図７のように、複数の列を１つのブロックとして、ブロック間を接続部５０１で連結し、必要のない部分の伝送線を切り離すことで、各信号処理部１０２が駆動する負荷を低減することができ、伝送速度の低下を抑制することができる。
【００４８】
接続部５０１は図７に示すようにスイッチで構成する以外に、バッファを含んで構成しても良い。接続部５０１がバッファを備える場合には、バッファが同期化機能を有するように構成し、不図示のクロック信号に同期して次段のバッファに伝達すると、ブロック間の信号の連続性を保つことができる。
【００４９】
別の構成例を図８に示す。画素アレイ全体に対して１本の伝送線を用いる構成として、ブロック間をバッファで連結することで、信号の伝送速度が低下することを抑制できる。また、第２の出力部１０９が１つとなるので、第２のモードにおける消費電力をさらに低減することができる。
【００５０】
特に、伝送線を１本で構成する場合には、第２の出力部の出力端子１１０からは１列目の信号から順次出力されるので、後段の処理回路で信号の並び替えを行う必要がなくなるという利点がある。
【００５１】
（実施例５）
図面を参照しながら、本発明の別の実施例を説明する。
【００５２】
光電変換装置では撮像面の一部のみを切り出す、切り出し読み出しモードを求められることがある。図９は、撮像面である画素アレイＰＡと信号処理部１０２を模式的に示した図である。図中、領域２０１を切り出して読み出す場合を考える。
【００５３】
領域２０１のみを読み出す場合には、この領域に対応する列の信号処理部１０２のみが動作すればよいので、読み出しに関与しない列の信号処理部に供給する電源を停止するなどして節電状態に設定することで、光電変換装置の消費電力を低減することができる。具体的な例としては、Ａ／Ｄ変換部の比較器を駆動する電流を遮断することが考えられる。節電機構は信号処理部１０２毎に備えても良いが、図１に示したブロック毎に１つの節電機構を備えてもよい。ブロック毎に節電機構を設けると、信号を読み出す必要のない列の信号処理部１０２も動作状態になる可能性があるが、各列に節電機構を設けるよりも簡単な構成で消費電力の低減が実現できる。
【００５４】
さらに、読み出しに関与しない出力ブロックも節電状態に設定することで、さらなる消費電力の低減を実現できる。
【００５５】
以上で説明した本実施例によれば、高速な読み出しを実現しつつ、消費電力の増大を抑制することができる。
【００５６】
（実施例６）
図面を参照しながら、本発明に係るさらに別の実施例を説明する。
【００５７】
光電変換装置では、撮像面のうち、読み出す画素の間隔を開けて信号を読み出す間引き読み出しモードが求められることがある。図１０は、１列おきの画素から信号を読み出す場合の画素アレイＰＡと信号処理部１０２を模式的に示した図であって、斜線で示した信号処理部１０２に対応する列の画素からのみ信号が読み出されるものとする。
【００５８】
本実施例においても、信号を読み出す列の信号処理部１０２のみを動作状態にし、それ以外の列については節電状態に設定することで、消費電力を低減することができる。
【００５９】
信号処理部１０２から出力された信号は、第１および第２の出力部のどちらから出力してもよく、用途に応じて選択すればよい。
【００６０】
説明を簡単にするために、信号が読み出される列のすべての画素から信号を読み出す場合を考えたが、例えば１行おきの画素から信号を読み出すように、行選択部１０３を駆動しても良い。
【００６１】
（実施例７）
図面を参照しながら、本発明に係るさらに別の実施例を説明する。
【００６２】
ここでは、各画素１０１に対応してカラーフィルタを設けた光電変換装置について考える。図１１に示すように、赤（Ｒ）の画素と緑（Ｇ）の画素とが交互に繰り返される画素行と、緑（Ｇ）の画素と青（Ｂ）の画素とが交互に繰り返される画素行とが交互に配列されるベイヤー配列を用いた場合には、１列あるいは１行おきの画素から信号を読み出すと、信号が得られない色が生じてしまう。そこで、図１１に示すように、２列および２行おきに画素を選択して信号を読み出すことが考えられる。これにより、すべての色について信号を取得することができる。
【００６３】
本実施例においても、実施例７と同様に、信号を読み出す列の信号処理部１０２のみを動作状態にし、それ以外の列については節電状態に設定することで、消費電力を低減することができる。また、信号処理部１０２から出力された信号は、第１および第２の出力部のどちらから出力してもよく、用途に応じて選択すればよい。
【００６４】
（実施例８）
図面を参照しながら、本発明に係るさらに別の実施例を説明する。
【００６５】
図１２は、本実施例に係る光電変換装置１’’の構成を示すブロック図である。図１に示した光電変換装置１とは異なり、隣接する列ではなく、１列おきの信号処理部１０２を２つで１つのブロックとしている。図１２では図を簡単にするために、駆動信号生成部、同期信号生成部、および同期コード付加部を図示していないが、本実施例でも既に説明した実施例と同様に同期コードを付加する。
【００６６】
画素アレイＰＡを挟むように信号処理部１０２、出力選択部１０５、第１の出力部１０７、および第２の出力部１０９が設けられている。画素アレイＰＡのうち左から奇数列目の画素からの信号が図中下側の出力部から出力され、左から偶数列目の画素からの信号が図中上側の出力部から出力される。
【００６７】
より一般化して考えると、互いに隣接する複数（図１２では４）の列を１つのブロックとして、そのブロック内でさらに複数（図１２では２）のサブブロック（図１２では１０７Ａと１０７Ｂ）に分割している。各サブブロックは画素アレイＰＡの１列おきの複数の画素に対応する。各サブブロックに対応して第１および第２の出力部が設けられるので、サブブロックに分割しない場合よりも高速に信号を読み出すことができる。
【００６８】
このように複数の信号処理部を１列おきに選択してサブブロックにする構成の利点は、ベイヤー配列のカラーフィルタを設けた場合に、一方のサブブロックから出力されるのはＲとＧのみ、もしくはＧとＢのみの信号になるので、出力部の後段に設けられた不図示の処理回路の処理が簡単になるという点である。
【００６９】
（実施例９）
次に、本実施形態に係る撮像システムの概略を図１３を用いて説明する。
【００７０】
撮像システム８００は、例えば、光学部８１０、光電変換装置１０００、映像信号処理部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。光電変換装置１０００は、先述の各実施例で説明した光電変換装置が用いられる。ここでは、図１に示したタイミング生成部４０が、光電変換装置ではなく、タイミング制御回路部８５０に含まれる場合を例示している。
【００７１】
レンズなどの光学系である光学部は８１０、被写体からの光を光電変換装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００７２】
光電変換装置１０００から出力された信号は、処理回路としての映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラムなどによって定められた方法に従って、信号の並び替えなどの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００７３】
システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００７４】
タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて光電変換装置１０００及び映像信号処理部８３０の駆動タイミングを制御する。
【００７５】
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。
【符号の説明】
【００７６】
ＰＡ  画素アレイ
１０１  画素
１０２  信号処理部
１０３  行選択部
１０４  信号線
１０５  出力選択部
１０６  切り換え部
１０７  第１の出力部
１０７−１、２、・・・  第１の出力ブロック
１０８  出力端子
１０９  第２の出力部
１０９−１、２、・・・  第２の出力ブロック
１１０  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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