(57)【要約】【課題】端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供する。【解決手段】集積回路は、第１電圧が印加される第１端子と、第１電圧より低い第２電圧が印加される第２端子と、電源側の電圧として第１電圧が印加され、接地側の電圧として第２電圧が印加される被保護回路と、被保護回路を保護する保護回路と、を備え、保護回路は、第１端子に一端が接続されるスイッチと、第１端子の電圧及び第２端子の電圧の差が所定値より小さい場合にはスイッチをオンし、第１端子の電圧及び第２端子の電圧の差が所定値より大きい場合にはスイッチをオフする制御回路と、を含み、被保護回路には、スイッチがオンしている場合、スイッチの他端を介して第１電圧が電源側の電圧として印加されること、を特徴とする。【選択図】図１
2012257349.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が印加される第１端子と、
前記第１電圧より低い第２電圧が印加される第２端子と、
電源側の電圧として前記第１電圧が印加され、接地側の電圧として前記第２電圧が印加される被保護回路と、
前記被保護回路を保護する保護回路と、
を備え、
前記保護回路は、
前記第１端子に一端が接続されるスイッチと、
前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より小さい場合には前記スイッチをオンし、前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、
を含み、
前記被保護回路には、
前記スイッチがオンしている場合、前記スイッチの他端を介して前記第１電圧が前記電源側の電圧として印加されること、
を特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記制御回路は、
カソードが第１抵抗を介して前記第１端子側に接続され、アノードが前記第２端子側に接続され、前記第１端子に前記第１電圧が印加されつつ前記第２端子に前記第２電圧が印加されている場合にはオフし、前記第１端子の電圧と前記第２端子の電圧との差が前記所定値である場合にはオンするツェナーダイオードと、
前記第１端子の電圧及び前記カソードの電圧の差が、前記第１端子の電圧と前記第２端子の電圧との差が前記所定値となる際の前記第１端子の電圧及び前記カソードの電圧の差を示すしきい値より小さい場合には前記スイッチをオンし、前記第１端子の電圧及び前記カソードの電圧の差が、前記しきい値より大きい場合には前記スイッチをオフするトランジスタ制御回路と、
を含むことを特徴とする集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記スイッチは、ソースが前記第１端子に接続される第１ＰＭＯＳトランジスタであり、
前記トランジスタ制御回路は、
前記第２端子に一端が接続される第２抵抗と、
ゲートが前記カソードに接続され、ソースが前記第１端子に接続され、ドレインが前記第２抵抗の他端及び前記第１ＰＭＯＳトランジスタのゲートに接続される第２ＰＭＯＳトランジスタと、
を含むことを特徴とする集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記第２ＰＭＯＳトランジスタのゲートと、前記カソードとは、第３抵抗を介して接続されてなること、
を特徴とする集積回路。
【請求項５】
請求項１〜４の何れか一項に記載の集積回路であって、
前記第１電圧より高い電源電圧が印加される電源端子と、
前記電源電圧から前記第１電圧を生成するレギュレータ回路と、
を更に備え、
前記第２端子には、前記第２電圧として接地電圧が印加されること、
を特徴とする集積回路。
【請求項６】
第１電圧が印加される第１端子と、
前記第１電圧より低い第２電圧が印加される第２端子と、
電源側の電圧として前記第１電圧が印加され、接地側の電圧として前記第２電圧が印加される被保護回路と、
前記被保護回路を保護する保護回路と、
を備え、
前記保護回路は、
前記第１端子に一端が接続される第１及び第２スイッチと、
前記第１端子の電圧と、前記第２端子の電圧との差が前記所定値より小さい場合には前記第１及び第２スイッチをオンし、前記第１端子の電圧と、前記第２端子の電圧との差が前記所定値より大きい場合には前記第１及び第２スイッチをオフする制御回路と、
を含み、
前記被保護回路は、
前記第１スイッチがオンしている場合、前記第１スイッチの他端を介して前記第１電圧が前記電源側の電圧として印加され、所定レベルの基準電圧を生成する基準電圧回路と、
前記第２スイッチがオンしている場合、前記第２スイッチの他端を介して前記第２電圧が前記電源側の電圧として印加され、所定周期の発振信号を生成する発振回路と、
を含むことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
スイッチング電源回路やモータ駆動回路等に用いられる集積回路には、集積回路に形成される回路の耐圧より高い入力電圧が電源として供給されることがある。このような集積回路には、一般に、入力電圧を降圧するシリーズレギュレータ回路が設けられる（例えば、特許文献１参照）。
【０００３】
図４は、入力電圧Ｖｉｎ（例えば、１５Ｖ）を降圧するレギュレータ（ＬＤＯ）回路３００を含む集積回路２００の一例である。集積回路２００には、一般的なアナログ回路３１０やデジタル回路３１１が形成されている。レギュレータ回路３００は、アナログ回路３１０及びデジタル回路３１１の耐圧より低い電圧Ｖｒｅｇ（例えば、３．５Ｖ）を生成する。そして、アナログ回路３１０及びデジタル回路３１１は、電圧Ｖｒｅｇが電源として供給されると動作を開始する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、集積回路２００では、電圧Ｖｒｅｇが印加される端子ＲＥＧと、入力電圧Ｖｉｎが印加される端子ＩＮとが短絡してしまうことがある。このような場合、端子ＲＥＧの電圧は入力電圧Ｖｉｎの電圧（例えば、１５Ｖ）まで上昇するため、端子ＲＥＧと接地電圧が印加される端子ＧＮＤとの間には過電圧が発生してしまう。この結果、端子ＲＥＧ及び端子ＧＮＤ間に設けられたアナログ回路３１０及びデジタル回路３１１が破壊されてしまうおそれがある。
【０００６】
本発明は上記課題を鑑みてなされたものであり、端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一つの側面に係る集積回路は、第１電圧が印加される第１端子と、前記第１電圧より低い第２電圧が印加される第２端子と、電源側の電圧として前記第１電圧が印加され、接地側の電圧として前記第２電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第１端子に一端が接続されるスイッチと、前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より小さい場合には前記スイッチをオンし、前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含み、前記被保護回路には、前記スイッチがオンしている場合、前記スイッチの他端を介して前記第１電圧が前記電源側の電圧として印加されること、を特徴とする。
【発明の効果】
【０００８】
端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。
【図２】ＰＷＭ信号生成回路３３及び保護回路３５の構成の一例を示す図である。
【図３】端子ＲＥＧ及び端子ＩＮが短絡された際の電圧Ｖｒｅｇ及び電圧Ｖｄ１，Ｖｄ２の変化の一例を示す図である。
【図４】レギュレータ回路３００を含む集積回路２００の一例を示す図である。
【発明を実施するための形態】
【００１０】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１１】
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。  
スイッチング電源回路１０は、電圧レベルＶ０（例えば、１５Ｖ）の入力電圧Ｖｉｎから目的レベル（例えば、５Ｖ）の出力電圧Ｖｏｕｔを生成するための回路である。スイッチング電源回路１０は、電源ＩＣ２０、ダイオード２１、インダクタ２２、コンデンサ２３〜２５、抵抗２６〜２８を含んで構成されている。
【００１２】
電源ＩＣ２０（集積回路）は、ＰＭＯＳトランジスタ３０、レギュレータ回路（ＬＤＯ）３１、基準電圧回路３２、ＰＷＭ（Pulse Width Modulation）信号生成回路３３、駆動回路３４、及び保護回路３５を含んで構成される。また、電源ＩＣ２０は、端子ＩＮ，ＲＥＧ，ＳＷ，ＦＢ，ＲＣ，ＧＮＤを備える集積回路である。端子ＩＮ（電源端子）には、電源ＩＣ２０を動作させるための電源電圧として、入力電圧Ｖｉｎが印加される。
【００１３】
ＰＭＯＳトランジスタ３０は、負荷（不図示）を駆動するスイッチング素子である。ＰＭＯＳトランジスタ３０のソースは端子ＩＮに接続され、ドレインは端子ＳＷに接続される。
【００１４】
ダイオード２１は、アノードが接地され、カソードが端子ＳＷに接続されている。インダクタ２２は、一端が端子ＳＷに接続され、他端がコンデンサ２３の一端に接続されている。また、コンデンサ２３の他端は接地されている。このため、ダイオード２１、インダクタ２２、コンデンサ２３は、ＰＭＯＳトランジスタ３０とともに、いわゆる降圧チョッパ回路を構成する。このような構成では、ＰＭＯＳトランジスタ３０がオンすると、コンデンサ２３は充電される。したがって、コンデンサ２３で得られる出力電圧Ｖｏｕｔは上昇する。一方、ＰＭＯＳトランジスタ３０がオフすると、インダクタ２２に蓄積されたエネルギーはコンデンサ２３や負荷（不図示）等を介して放出され、出力電圧Ｖｏｕｔは低下する。
【００１５】
レギュレータ回路３１は、耐圧の低い基準電圧回路３２及びＰＷＭ信号生成回路３３を動作させるための電源を、入力電圧Ｖｉｎから生成するシリーズレギュレータである。ここでは、レギュレータ回路３１が生成する電圧を電圧Ｖｒｅｇとする。また、電圧Ｖｒｅｇ（第１電圧）が印加される端子ＲＥＧと、接地電圧（第２電圧）が印加される端子ＧＮＤとの間には、レギュレータ回路３１を安定に動作させるためのコンデンサ２５が接続されている。そして、レギュレータ回路３１が生成する電圧Ｖｒｅｇの電圧レベルは、Ｖ１（例えば、３．５Ｖ）であることとする。なお、レギュレータ回路３１は、いわゆる高耐圧のトランジスタ（不図示）で構成されている。
【００１６】
基準電圧回路３２（被保護回路）は、電圧レベルＶ１の電圧Ｖｒｅｇが電源側の電圧として印加されると、例えばバンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Ｖｒｅｆを生成する。
【００１７】
ＰＷＭ信号生成回路３３（被保護回路）は、電圧レベルＶ１の電圧Ｖｒｅｇが電源側の電圧として印加されると、ＰＷＭ信号を生成する。例えば、ＰＷＭ信号生成回路３３は、出力電圧Ｖｏｕｔを抵抗２６，２７で分圧した帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆより低くなると、出力電圧Ｖｏｕｔが上昇するようＰＷＭ信号のＨレベルのデューティ比を増加させる。なお、基準電圧回路３２及びＰＷＭ信号生成回路３３には、接地側の電圧として接地電圧が印加されている。
【００１８】
駆動回路３４は、ＨレベルのＰＷＭ信号が入力されると、ＰＭＯＳトランジスタ３０をオンし、ＬレベルのＰＷＭ信号が入力されると、ＰＭＯＳトランジスタ３０をオフする。
【００１９】
保護回路３５は、端子ＲＥＧ（第１端子）の電圧と、端子ＧＮＤ（第２端子）の電圧と差が所定値ＶＡより大きい場合、つまり、端子ＲＥＧ，ＧＮＤの間に過電圧が発生した場合、基準電圧回路３２等に過電圧が印加されないよう基準電圧回路３２等を保護する。なお、所定値ＶＡは、例えば電圧レベルＶ１（例えば、３．５Ｖ）と接地電圧０Ｖとの差、つまり電圧Ｖｒｅｇの電圧値（３．５Ｖ）より大きく、基準電圧回路３２等が破壊される際に基準電圧回路３２等に印加される電圧値より小さい値である。また、保護回路３５は、ＰＭＯＳトランジスタ５０，５１、及び制御回路５２を含んで構成される。
【００２０】
ＰＭＯＳトランジスタ５０（第１スイッチ）は、端子ＲＥＧと基準電圧回路３２との間に設けられ、ソースが端子ＲＥＧに接続されている。
【００２１】
ＰＭＯＳトランジスタ５１（第２スイッチ）は、端子ＲＥＧとＰＷＭ信号生成回路３３との間に設けられ、ソースが端子ＲＥＧに接続されている。
【００２２】
このため、ＰＭＯＳトランジスタ５０，５１がオンし、基準電圧回路３２及びＰＷＭ信号生成回路３３のそれぞれに電圧Ｖｒｅｇが電源側の電圧として印加されると、基準電圧回路３２及びＰＷＭ信号生成回路３３は動作を開始する。一方、ＰＭＯＳトランジスタ５０，５１がオフし、基準電圧回路３２及びＰＷＭ信号生成回路３３のそれぞれに対する電圧Ｖｒｅｇの印加が停止されると、基準電圧回路３２及びＰＷＭ信号生成回路３３は動作を停止する。なお、ここでは、ＰＭＯＳトランジスタ５０のドレインの電圧を電圧Ｖｄ１とし、ＰＭＯＳトランジスタ５１のドレインの電圧を電圧Ｖｄ２とする。
【００２３】
制御回路５２は、端子ＲＥＧの電圧と端子ＧＮＤの電圧と差、つまり、電圧Ｖｒｅｇの電圧値が所定値ＶＡより大きいか否かを検出する。そして、制御回路５２は、電圧Ｖｒｅｇの電圧値が所定値ＶＡより小さい場合、ＰＭＯＳトランジスタ５０，５１をオンし、電圧Ｖｒｅｇの電圧値が所定値ＶＡより大きい場合、ＰＭＯＳトランジスタ５０，５１をオフする。
【００２４】
ここで、図２を参照しつつ、ＰＷＭ信号生成回路３３及び保護回路３５の詳細について説明する。  
ＰＷＭ信号生成回路３３は、誤差増幅回路７０、発振回路７１、及びコンパレータ７２を含んで構成される。
【００２５】
誤差増幅回路７０は、基準電圧Ｖｒｅｆと端子ＦＢに印加される帰還電圧Ｖｆｂとの差を増幅する。また、誤差増幅回路７０の出力とグランドＧＮＤとの間には、端子ＲＣを介して、位相補償用のコンデンサ２４及び抵抗２８が接続されている。なお、誤差増幅回路７０の出力と端子ＲＣとが接続されたノードの電圧を電圧Ｖｅとする。
【００２６】
発振回路（ＯＳＣ）７１は、所定周期の三角波状の発振信号Ｖｏｓｃを生成する。コンパレータ７２は、電圧Ｖｅと、発振信号Ｖｏｓｃとを比較してＰＷＭ信号を出力する。なお、ここでは、電圧Ｖｅがコンパレータ７２の非反転入力端子に入力され、発振信号Ｖｏｓｃがコンパレータ７２の反転入力端子に入力されている。このため、電圧Ｖｅのレベルが発振信号Ｖｏｓｃのレベルより高くなるとＰＷＭ信号はＨレベルとなり、電圧Ｖｅのレベルが発振信号Ｖｏｓｃのレベルより低くなるとＰＷＭ信号はＬレベルとなる。
【００２７】
また、ＰＷＭ信号生成回路３３においては、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高い場合、電圧Ｖｅは低下するためＰＷＭ信号のＨレベルのデューティ比は低下する。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低い場合、電圧Ｖｅは上昇するためＰＷＭ信号のＨレベルのデューティ比は増加する。このように、ＰＷＭ信号生成回路３３は、帰還電圧Ｖｆｂの低下に応じてＨレベルのデューティ比が増加するＰＷＭ信号を生成する。
【００２８】
なお、誤差増幅回路７０、発振回路７１、及びコンパレータ７２は、ＰＭＯＳトランジスタ５１がオンしている場合、すなわち、電圧レベルＶ１の電圧Ｖｒｅｇが電源側の電圧として印加されている場合、前述のように動作する。一方、ＰＭＯＳトランジスタ５１がオフしている場合、すなわち、電源側の電圧の印加が停止されている場合、誤差増幅回路７０、発振回路７１、及びコンパレータ７２の動作は停止される。
【００２９】
なお、基準電圧回路３２及びＰＷＭ信号生成回路３３の各回路に通常印加される電圧値は、Ｖ１（例えば、３．５Ｖ）であるため、基準電圧回路３２等の各回路は、いわゆる低耐圧のトランジスタ（不図示）で構成される。
【００３０】
制御回路５２は、抵抗８０〜８２、ツェナーダイオード８３、ＮＰＮトランジスタ８４、及びＰＭＯＳトランジスタ８５を含んで構成される。
【００３１】
ツェナーダイオード８３のカソードは、抵抗８０（第１抵抗）を介して端子ＲＥＧに接続され、アノードは、ダイオード接続されたＮＰＮトランジスタ８４を介して端子ＧＮＤに接続されている。なお、ここでは、端子ＲＥＧの電圧及びツェナーダイオード８３のカソードの電圧の差、つまり、抵抗８０の両端に発生する電圧を電圧Ｖｒとする。また、ツェナーダイオード８３のツェナー電圧（降伏電圧）をＶｚとし、ＮＰＮトランジスタ８４のベース−エミッタ間電圧をＶｂｅとする。
【００３２】
ＰＭＯＳトランジスタ８５（第２ＰＭＯＳトランジスタ）のゲートは抵抗８１（第３抵抗）を介してツェナーダイオード８２のカソードに接続され、ソースは端子ＲＥＧに接続され、ドレインは抵抗８２（第２抵抗）を介して端子ＧＮＤに接続されている。また、ＰＭＯＳトランジスタ８５のドレインは、ＰＭＯＳトランジスタ５０，５１のゲートに接続されている。なお、ＰＭＯＳトランジスタ５０，５１は、スイッチ（第１ＰＭＯＳトランジスタ）に相当する。
【００３３】
したがって、抵抗８０に発生する電圧Ｖｒが、ＰＭＯＳトランジスタ８５のしきい値Ｖｔｈより小さい場合、ＰＭＯＳトランジスタ８５はオフする。このため、この場合には、ＰＭＯＳトランジスタ５０，５１はオンする。一方、電圧Ｖｒがしきい値Ｖｔｈより大きい場合には、前述とは逆に、ＰＭＯＳトランジスタ８５はオンし、ＰＭＯＳトランジスタ５０，５１はオフする。なお、抵抗８２及びＰＭＯＳトランジスタ８５は、トランジスタ制御回路に相当する。
【００３４】
ところで、本実施形態では、ツェナー電圧Ｖｚ及びベース−エミッタ間電圧Ｖｂｅの和（Ｖｚ＋Ｖｂｅ）が、電圧値Ｖ１より大きくなるようなツェナーダイオード８３を用いている。したがって、レギュレータ回路３１が電圧レベルＶ１の電圧Ｖｒｅｇを生成している通常時には、ツェナーダイオード８３はオフしている。そして、この場合の電圧Ｖｒは０Ｖであるため、ＰＭＯＳトランジスタ８５はオフし、ＰＭＯＳトランジスタ５０，５１はオンする。また、本実施形態では、所定値ＶＡは、式（１）で定まる値となる。  
ＶＡ＝｜Ｖｔｈ｜＋Ｖｚ＋Ｖｂｅ・・・（１）
ここで、｜Ｖｔｈ｜は、ＰＭＯＳトランジスタ８５のしきい値Ｖｔｈの絶対値である。したがって、端子ＲＥＧの電圧と端子ＧＮＤの電圧との差、つまり、電圧Ｖｒｅｇの電圧値が電圧値ＶＡより大きくなると、電圧Ｖｒは絶対値｜Ｖｔｈ｜より大きくなり、ＰＭＯＳトランジスタ８５はオンする。この結果、ＰＭＯＳトランジスタ５０，５１はオフする。
【００３５】
このように、本実施形態では、電圧Ｖｒｅｇが電圧値Ｖ１となるような通常時にはＰＭＯＳトランジスタ５０，５１はオンし、電圧Ｖｒｅｇが所定値ＶＡとなるような異常時には、ＰＭＯＳトランジスタ５０，５１はオフする。
【００３６】
＝＝スイッチング電源回路１０の動作＝＝
まず、図１を参照しつつ、レギュレータ３１が電圧レベルＶ１の電圧Ｖｒｅｇを生成している場合、つまり、通常時のスイッチング電源回路１０の動作について説明する。
【００３７】
例えば、出力電圧Ｖｏｕｔが目的レベルから低下すると、帰還電圧Ｖｆｂも低下するため、ＰＷＭ信号のＨレベルのデューティ比は増加する。通常時には、基準電圧回路３２及びＰＷＭ信号生成回路３３には、電源側の電圧として電圧レベルＶ１の電圧Ｖｒｅｇが印加され、接地側の電圧として接地電圧が印加されている。したがって、基準電圧回路３２は、基準電圧Ｖｒｅｇを生成し、ＰＷＭ信号生成回路３３は、帰還電圧Ｖｆｂの低下に応じてＰＷＭ信号のＨレベルのデューティ比を増加させる。この結果、駆動回路３４は、ＰＭＯＳトランジスタ３０のオン期間を長くするため、出力電圧Ｖｏｕｔは上昇することになる。
【００３８】
一方、出力電圧Ｖｏｕｔが目的レベルから上昇すると、前述とは逆に、駆動回路３４はＰＭＯＳトランジスタ３０のオフ期間を長くする。このため、このような場合には出力電圧Ｖｏｕｔは低下する。このように、通常時には、スイッチング電源回路１０は、目的レベルの出力電圧Ｖｏｕｔを生成する。
【００３９】
つぎに、図１及び図３を参照しつつ、端子ＲＥＧ及び端子ＩＮが短絡された場合におけるスイッチング電源回路１０の動作を参照しつつ説明する。
【００４０】
例えば、時刻ｔ０に端子ＲＥＧ及び端子ＩＮが短絡されると、電圧Ｖｒｅｇのレベルは、電圧レベルＶ１（例えば、３．５Ｖ）から電圧レベルＶ０（例えば、１５Ｖ）へと上昇する。この際、ＰＭＯＳトランジスタ５０，５１はオンしているため、基準電圧回路３２、及びＰＷＭ信号生成回路３３の電源側の電圧である電圧Ｖｄ１，Ｖｄ２のレベルも同様に上昇する。
【００４１】
そして、時刻ｔ１に、電圧Ｖｒｅｇが上昇して所定値ＶＡとなると、ＰＭＯＳトランジスタ５０，５１はオフされる。この結果、ＰＭＯＳトランジスタ５０，５１のドレインのノードの電圧Ｖｄ１，Ｖｄ２はフローティング状態となり、電圧Ｖｄ１，Ｖｄ２は、例えば０Ｖまで低下する。したがって、端子ＲＥＧ及び端子ＩＮが短絡された場合であっても、基準電圧回路３２及びＰＷＭ信号生成回路３３に過電圧（例えば、所定値ＶＡより大きい電圧）が印加されることが防止される。なお、時刻ｔ１以降も電圧Ｖｒｅｇは上昇し、最終的に例えば電圧レベルＶ０（１５Ｖ）となる。そして、時刻ｔ１以降、ＰＷＭ信号生成回路３３等の動作は停止されるため、スイッチング電源回路１０の動作も停止することになる。
【００４２】
以上、本実施形態のスイッチング電源回路１０について説明した。電源ＩＣ２０においては、端子ＧＮＤ及び端子ＲＥＧの間に過電圧が発生し、電圧Ｖｒｅｇの電圧値が所定値ＶＡより大きくなると、ＰＭＯＳトランジスタ５０，５１はオフされる。このため、端子ＧＮＤ及び端子ＲＥＧの間に過電圧が発生した場合であっても、端子ＧＮＤ及び端子ＲＥＧの間に設けられた基準電圧回路３２及びＰＷＭ信号生成回路３３は保護される。
【００４３】
また、制御回路５２においては、例えば、端子ＧＮＤ及び端子ＲＥＧの間に分圧抵抗回路（不図示）を設け、分圧電圧をＰＭＯＳトランジスタ８５のゲートに印加することにより、電圧Ｖｒｅｇが所定値ＶＡより大きいか否かを検出することも可能である。しかしながら、このような分圧抵抗回路を用いた場合、分圧抵抗回路には常に電流が流れ続けることになる。これに対し、本実施形態では、通常時にはツェナーダイオード８３はオフしているため、例えば抵抗８０に流れる電流値はゼロとなる。したがって、本実施形態では、消費電流を削減することができる。
【００４４】
また、通常時は、ＰＭＯＳトランジスタ８５はオフしているため、抵抗８２に流れる電流はゼロとなる。したがって、通常時には、保護回路３４の消費電流はゼロとなる。また、本実施形態では、ＰＭＯＳトランジスタ５０，５１のゲート−ソース間の電圧は、正常時に例えば３．５Ｖであり、異常時に０Ｖであり大きく変化することは無い。したがって、ＰＭＯＳトランジスタ５０，５１には、ゲート−ソース間の耐圧は通常で、ドレイン−ソース間の耐圧が高いＤＭＯＳ（Double-diffused MOS）トランジスタ等を用いることができる。
【００４５】
また、ＰＭＯＳトランジスタ８５のゲートには、抵抗８１が接続されている。このため、ＰＭＯＳトランジスタ８５のいわゆるＥＳＤ（electrostatic discharge）耐量を向上させることができる。
【００４６】
また、電圧Ｖｒｅｇは、例えば電源ＩＣ２０内部に設けられたレギュレータ回路３１により生成される。このため、通常時においては、基準電圧回路３２等に印加される電圧はほぼ一定となる。
【００４７】
また、例えば発振回路７１は、発振回路７１に印加される電源側の電圧のレベル（電圧Ｖｄ２のレベル）を変動させるようなノイズを発生させることがある。このようなノイズが基準電圧回路３２を動作させるための電源側の電圧に重畳すると、基準電圧Ｖｒｅｆの精度が悪くなることがある。しかしながら、本実施形態では、電圧Ｖｒｅｇを、異なるＰＭＯＳトランジスタ５０，５１介して基準電圧回路３２、発振回路７１のそれぞれに印加している。このため、発振回路７１で発生するノイズが、基準電圧回路３２の電源に直接重畳することが抑制され、精度の良い基準電圧Ｖｒｅｆが得られる。
【００４８】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４９】
例えば、ツェナーダイオード８３のアノードは、直接端子ＧＮＤに接続されていても良い。
【００５０】
また、本実施形態では、端子ＲＥＧ及び端子ＧＮＤのうち、端子ＲＥＧと例えば基準電圧回路３２との間にＰＭＯＳトランジスタ５０を設けたがこれに限られるものではない。例えば、端子ＧＮＤ及び基準電圧回路３２の間にＮＭＯＳトランジスタ（不図示）をスイッチとして設けても良い。なお、このような場合、制御回路５２の出力を反転するインバータ回路（不図示）の出力に基づいて、端子ＧＮＤ及び基準電圧回路３２の間にＮＭＯＳトランジスタをオン、オフすれば本実施形態と同様の効果を得ることができる。
【００５１】
また、例えば、端子ＲＥＧと基準電圧回路３２との間をオン、オフするスイッチとしては、ＰＭＯＳトランジスタ５０の代わりにトランスミッションゲート回路等を用いてよい。
【００５２】
例えば、本実施形態では、電源ＩＣ２０を例に説明したが、一般的にモータ駆動ＩＣ等にも、高い電圧（例えば、１５Ｖ）から低い電圧（例えば、３．５Ｖ）を生成するレギュレータ回路は設けられる。したがって、保護回路３４をモータ駆動ＩＣに設けることにより、本実施形態と同様に、モータ駆動ＩＣ内に設けられ、レギュレータ回路で生成される電圧を電源として動作する回路を保護することができる。
【００５３】
また、端子ＲＥＧには、電源ＩＣ２０の外部より電圧Ｖｒｅｇが印加されていても良い。
【００５４】
また、端子ＲＥＧ及び端子ＧＮＤの間には、基準電圧回路３２の代わりにフリップフロップやＡＮＤ回路等のデジタル回路（不図示）が設けられていて良い。そのような場合であっても、本実施形態の保護回路３５は過電圧からデジタル回路を保護することができる。
【符号の説明】
【００５５】
１０  スイッチング電源回路
２０  電源ＩＣ
２１  ダイオード
２２  インダクタ
２３〜２５  コンデンサ
２６〜２８，８１〜８２  抵抗
３０，５０，５１，８５  ＰＭＯＳトランジスタ
３１  レギュレータ回路（ＬＤＯ）
３２  基準電圧回路
３３  ＰＷＭ信号生成回路
３４  駆動回路
３５  保護回路
５２  制御回路
７０  誤差増幅回路
７１  発振回路（ＯＳＣ）
７２  コンパレータ
８３  ツェナーダイオード
８４  ＮＰＮトランジスタ
ＩＮ，ＲＥＧ，ＳＷ，ＧＮＤ，ＲＣ，ＦＢ  端子
【図１】
2012257349.tif 000003
【図２】
2012257349.tif 000004
【図３】
2012257349.tif 000005
【図４】
2012257349.tif 000006