(57)【要約】【課題】貫通電流を少なくできる半導体装置を提供する。【解決手段】データを出力する出力部を各々備えた複数の半導体チップと、出力部の各々と接続された配線と、配線を介して複数の半導体チップの各々からデータを受け付ける受付部と、を含み、出力部が順番に駆動する半導体装置にて、出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線に出力し、第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線に出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを出力する出力部を各々備えた複数の半導体チップと、前記出力部の各々と接続された配線と、前記配線を介して前記複数の半導体チップの各々から前記データを受け付ける受付部と、を含み、前記出力部が順番に駆動する半導体装置であって、
前記出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にして前記データを前記配線に出力し、前記第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、前記オン状態時の抵抗値を前記第１抵抗値よりも大きい第２抵抗値にして前記データを前記配線に出力する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記出力部の各々は、第１データ出力部と、オン状態時の抵抗値が前記第１データ出力部よりも大きい第２データ出力部と、を有し、
前記第１データ出力部と前記第２データ出力部は、並列に接続され、
前記第１期間の間は、少なくとも、オン状態の前記第１データ出力部が前記データを前記配線に出力し、前記第２期間の間は、前記第１データ出力部がオフ状態となりオン状態の前記第２データ出力部が前記データを前記配線に出力する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１データ出力部のサイズは、前記第２データ出力部のサイズよりも大きい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、複数の半導体チップが積層された積層構造を有する半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップが積層された積層構造を有する半導体装置が知られている。
【０００３】
従来のこの種の半導体装置では、特許文献１の図１、図２、図２１に示すように、積層された複数の半導体チップ（コアチップ）は、貫通電極にて互いに接続されている。各半導体チップでは、半導体チップ内のデータコントロール部が、貫通電極を介して、データをインターフェースチップに出力する。なお、データコントロール部は、出力ドライバとして機能する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８２４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の半導体装置において、コアチップＣＣ０が“Ｈ”データを出力した後に連続してコアチップＣＣ１が“Ｌ”データを出力するケースを考える。
【０００６】
このケースでは、理想的には、コアチップＣＣ０内の“Ｈ”データを出力するデータコントロール回路５４（以下「データコントロール回路５４０」と称する）がＯＦＦ（オフ）するのと同時に、コアチップＣＣ１内の“Ｌ”データを出力するデータコントロール回路５４（以下「データコントロール回路５４１」と称する）がＯＮ（オン）することが望ましい。
【０００７】
しかしながら、実際にはこのような理想的な動作は難しい。例えば、インターフェースチップＩＦから見た際のコアチップＣＣ０及びＣＣ１の積層位置の違いやチップ毎の特性の微差により、コアチップＣＣ０の“Ｈ”データの出力期間（つまり、データコントロール回路５４０がＯＮである期間）と、コアチップＣＣ１の“Ｌ”データの出力期間（つまり、データコントロール回路５４１がＯＮである期間）とが、オーバーラップするケースが生じる。
【０００８】
このオーバーラップが生じると、“Ｈ”データを出力しているコアチップＣＣ０から“Ｌ”データを出力しているコアチップＣＣ１への貫通電流が流れる。具体的には、データコントロール回路５４０から貫通電極ＴＳＶ１を介してデータコントロール回路５４１へ、貫通電流が流れる。
【０００９】
一般的な設計においては、このような貫通電流が流れる期間は微小であるが、電力消費において上記理想的な状態により近づけるためには該貫通電流を削減したいという希望がある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、データを出力する出力部を各々備えた複数の半導体チップと、前記出力部の各々と接続された配線と、前記配線を介して前記複数の半導体チップの各々から前記データを受け付ける受付部と、を含み、前記出力部が順番に駆動する半導体装置であって、
前記出力部の各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部の駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にして前記データを前記配線に出力し、前記第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、前記オン状態時の抵抗値を前記第１抵抗値よりも大きい第２抵抗値にして前記データを前記配線に出力する。
【発明の効果】
【００１１】
本発明によれば、各出力部は、駆動期間の一部が他の出力部の駆動期間の一部と重なるように順番に駆動され、駆動開始時からの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線に出力し、第１期間が経過した時点から駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線に出力する。
【００１２】
よって、例えば、順番に駆動する出力部の駆動期間にオーバーラップが生じた状況においては、先に駆動していた出力部（以下「第１出力部」と称する）は、オン抵抗値が第２抵抗値に設定された状態で駆動し、後から駆動する出力部（以下「第２出力部」と称する）は、オン抵抗値が第１抵抗値に設定された状態で駆動する。
【００１３】
このため、第１出力部と第２出力部との駆動期間にオーバーラップが生じている状況で、第１出力部と第２出力部が互いに異なるレベルのデータを出力しても、第１データ出力部のオン状態時の抵抗値が、第１抵抗値ではなく、抵抗値の大きい第２抵抗値になっているので、配線を介して第１出力部と第２出力部の間を流れる貫通電流を小さくすることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の半導体装置１０を示したブロック図である。
【図２】貫通電極ＴＳＶを説明するための図である。
【図３】データコントロール回路５４Ａを示した図である。
【図４】コアチップＣＣ０の駆動に続いてコアチップＣＣ１が駆動するときの動作を説明するためのタイミングチャートである。
【図５】配線ＴＳＶＡを流れる貫通電流についてのシミュレーション結果を示した図である。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態について図面を参照して説明する。
【００１６】
図１は、本発明の一実施形態の半導体装置１０を示したブロック図である。
【００１７】
半導体装置１０では、コアチップＣＣ０〜ＣＣ７の各々に設けられたデータコントロール回路５４Ａは、順番に駆動し、また、駆動期間の一部が他のデータコントロール回路５４Ａの駆動期間の一部と重なる。また、データコントロール回路５４Ａの各々は、オン状態時の抵抗値を変更可能である。そして、データコントロール回路５４Ａの各々は、駆動期間の初期においては、オン状態時の抵抗値を第１抵抗値にしてデータを配線ＴＳＶＡに出力し、その後、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線ＴＳＶＡに出力する。
【００１８】
本実施形態では、各データコントロール回路５４Ａは、オン状態時の抵抗値が互いに異なり並列接続された２つの出力ドライバを有しており、各データコントロール回路５４Ａでは、駆動期間の初期には２つの出力ドライバが駆動し、その後、２つの出力ドライバのうちオン状態時の抵抗値が小さい出力ドライバが駆動する。
【００１９】
まず、半導体装置１０の全体構成について説明する。
【００２０】
図１において、本実施形態による半導体装置１０は、半導体チップである８枚のコアチップＣＣ０〜ＣＣ７と、受付部である１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが、積層された構造を有する。
【００２１】
コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦは、シリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。
【００２２】
図２は、貫通電極ＴＳＶを説明するための図である。
【００２３】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、図２（ａ）に示すように、積層方向から見た平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡されて形成された１本の配線として構成されている。貫通電極ＴＳＶ１にて構成された配線は、コアチップＣＣ０〜ＣＣ７内の内部回路４（例えば、データコントロール回路５４Ａ）にそれぞれ接続されている。
【００２４】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。
【００２５】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３では、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。
【００２６】
コアチップＣＣ０〜ＣＣ７は、１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。
【００２７】
インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。
【００２８】
インターポーザＩＰは、樹脂からなる回路基板である。
【００２９】
インターポーザＩＰには、外部端子として、クロック端子１１ａ及び１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ及び１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ及び１７ｂが設けられている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ及び１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３０】
インターフェースチップＩＦは、クロック発生回路２１と、ＤＬＬ回路２２と、入出力バッファ回路２３と、キャリブレーション回路２４と、データラッチ回路２５と、コマンド入力バッファ３１と、コマンドデコーダ３２と、不良チップ情報保持回路３３と、アドレス入力バッファ４１と、モードレジスタ４２と、パワーオン検出回路４３と、層アドレス設定回路４４と、層アドレスコントロール回路４５と、を含む。
【００３１】
コアチップＣＣ０〜ＣＣ７は、それぞれ、層アドレス発生回路４６と、層アドレス比較回路（チップ情報比較回路）４７と、メモリセルアレイ５０と、ロウデコーダ５１と、カラムデコーダ５２と、センス回路５３と、データコントロール回路５４Ａと、テスト用の入出力回路５５と、ロウ制御回路６１と、カラム制御回路６２と、コントロールロジック回路６３と、モードレジスタ６４と、テスト用のコマンドデコーダ６５と、内部電圧発生回路７０と、パワーオン検出回路７１と、テストパッドＴＰ１〜ＴＰ６と、入力バッファＢ１及びＢ２と、を含む。
【００３２】
クロック端子１１ａ及び１１ｂは、それぞれ外部クロック信号ＣＫ及び／ＣＫが供給される端子である。クロックイネーブル端子１１ｃは、クロックイネーブル信号ＣＫＥが入力される端子である。外部クロック信号ＣＫ及び／ＣＫとクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。
【００３３】
なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
【００３４】
クロック発生回路２１は、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、各貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３５】
ＤＬＬ回路２２は、入出力用クロック信号ＬＣＬＫを生成する。入出力用クロック信号ＬＣＬＫは、入出力バッファ回路２３に供給される。なお、ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するために用いられる。
【００３６】
コマンド端子１２ａ〜１２ｅは、それぞれ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力バッファ３１に供給される。
【００３７】
コマンド入力バッファ３１は、コマンド信号を、コマンドデコーダ３２に供給する。
【００３８】
コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、各貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３９】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５及びＢＡ０〜ＢＡ２が供給される端子である。アドレス信号Ａ０〜Ａ１５及びＢＡ０〜ＢＡ２は、アドレス入力バッファ４１に供給される。
【００４０】
アドレス入力バッファ４１の出力は、各貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５は、モードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。
【００４１】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。データストローブ端子１５ａ及び１５ｂは、ストローブ信号ＤＱＳ及び／ＤＱＳの入出力を行うための端子である。データ入出力端子１４とデータストローブ端子１５ａ及び１５ｂは、入出力バッファ回路２３に接続されている。
【００４２】
入出力バッファ回路２３は、入力バッファＩＢ及び出力バッファＯＢを含む。入出力バッファ回路２３は、入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ及び／ＤＱＳの入出力を行う。
【００４３】
また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴを受け付けると、出力バッファＯＢを終端抵抗として機能させる。
【００４４】
さらに、入出力バッファ回路２３は、キャリブレーション回路２４からインピーダンスコードＤＲＺＱを受け付けると、これによって出力バッファＯＢのインピーダンスを指定する。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４５】
キャリブレーション回路２４は、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢを含む。キャリブレーション回路２４は、コマンドデコーダ３２よりキャリブレーション信号ＺＱを受け付けると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、インピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４６】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。
【００４７】
データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含む。
【００４８】
データラッチ回路２５は、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファ回路２３から供給されるシリアルなライトデータをパラレル変換する。
【００４９】
電源端子１７ａ及び１７ｂは、それぞれ電源電位ＶＤＤ及びＶＳＳが供給される端子であり、パワーオン検出回路４３に接続されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。
【００５０】
パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出すると層アドレスコントロール回路４５を活性化させる。
【００５１】
層アドレスコントロール回路４５は、半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御し、また、貫通電極ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００５２】
層アドレス設定回路４４は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００５３】
不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する。不良チップ情報保持回路３３は、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００５４】
メモリセルアレイ５０は、いずれも８バンクに分割されている。なお、バンクとは、個別にコマンドを受け付け可能な単位である。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。なお、図１においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している。
【００５５】
ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５６】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。
【００５７】
ロウ制御回路６１には、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。なお、貫通電極ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。
【００５８】
また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５９】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。
【００６０】
カラム制御回路６２は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａを含み、アドレスバッファ６２ａによってバッファリングされたカラムアドレスをカラムデコーダ５２に供給する。また、カラム制御回路６２は、バースト長をカウントするバーストカウンタ６２ｂも含む。
【００６１】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４Ａに接続される。データコントロール回路５４Ａは、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤである制御信号を受け、この制御信号に基づいて動作する。
【００６２】
これにより、リード動作時においては、リードデータがデータコントロール回路５４Ａから出力され、ライト動作時においては、ライトデータがデータコントロール回路５４Ａに入力される。各データコントロール回路５４Ａのデータ入出力部とインターフェースチップＩＦとの間は、配線ＴＳＶＡを介してパラレルに接続される。なお、配線ＴＳＶＡは、図２（ａ）に示した形式の貫通電極である。
【００６３】
コントロールロジック回路６３は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１とカラム制御回路６２とデータコントロール回路５４Ａの動作を制御する。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。
【００６４】
層アドレス比較回路４７は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部であるＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）と、を比較することにより、当該コアチップがアクセス対象であるか否かを検出する。
【００６５】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレス発生回路４６には、貫通電極ＴＳＶを介して不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。
【００６６】
不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。
【００６７】
また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。
【００６８】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００６９】
内部電圧発生回路７０には電源電位ＶＤＤ及びＶＳＳが供給されている。内部電圧発生回路７０は、電源電位ＶＤＤ及びＶＳＳを受けて各種内部電圧を生成する。
【００７０】
内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。
【００７１】
パワーオン検出回路７１は、電源の投入を検出すると各種内部回路のリセットを行う。
【００７２】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００７３】
本実施形態では、コアチップＣＣ０〜ＣＣ７には、いくつかのテストパッドＴＰと、テスト用のコマンドデコーダ６５が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。
【００７４】
テストパッドＴＰとしては、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、及び電源電位を供給するためのテストパッドＴＰ６が含まれている。
【００７５】
次に、コアチップＣＣ０〜ＣＣ７の各々に設けられたデータコントロール回路５４Ａについて説明する。
【００７６】
各データコントロール回路５４Ａは、１つずつ順番に駆動し、また、駆動期間の一部が他のデータコントロール回路５４Ａの駆動期間の一部と重なる。
【００７７】
図３は、データコントロール回路５４Ａを示した図である。
【００７８】
図３において、データコントロール回路５４Ａは、出力部の一例である。
【００７９】
データコントロール回路５４Ａは、並列に接続された出力ドライバ５４Ａ１及び５４Ａ２を含む。
【００８０】
出力ドライバ５４Ａ１は、第１データ出力部の一例である。出力ドライバ５４Ａ１は、ＮＡＮＤ回路ＮＡＮＤ１及びＮＡＮＤ２と、ＮＯＲ回路ＮＯＲ１と、インバータＩＮＶ１〜ＩＮＶ３と、ＰＭＯＳトランジスタＰＭＯＳ１と、ＮＭＯＳトランジスタＮＭＯＳ１と、を含む。
【００８１】
出力ドライバ５４Ａ１は、制御信号ＤＳＰ１_ｐ及びＰＣＬＫＯＥＲ_ｐと、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋと、を受け付ける。なお、出力ドライバ５４Ａ１は、制御信号ＤＳＰ１_ｐ及びＰＣＬＫＯＥＲ_ｐを、貫通電極ＴＳＶおよびコントロールロジック回路６３を介してインターフェースチップＩＦから内部コマンドＩＣＭＤとして受け付ける。制御信号ＤＳＰ１_ｐ及びＰＣＬＫＯＥＲ_ｐは、インターフェースチップＩＦ内のコマンドデコーダ３２にて生成される。
【００８２】
出力ドライバ５４Ａ１は、制御信号ＤＳＰ１_ｐ及びＰＣＬＫＯＥＲ_ｐが共に“Ｈ”であるときに活性状態となる。
【００８３】
出力ドライバ５４Ａ１は、活性状態の際に、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋが“Ｌ”であるときには、ＰＭＯＳトランジスタＰＭＯＳ１がオンとなりＮＭＯＳトランジスタＮＭＯＳ１がオフとなり、出力データのレベルが電位ＶＤＤＱ（“Ｈ”）となる。
【００８４】
また、出力ドライバ５４Ａ１は、活性状態の際に、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋが“Ｈ”であるときには、ＰＭＯＳトランジスタＰＭＯＳ１がオフとなりＮＭＯＳトランジスタＮＭＯＳ１がオンとなり、出力データのレベルが電位ＶＳＳＱ（“Ｌ”）となる。
【００８５】
出力ドライバ５４Ａ２は、第２データ出力部の一例である。出力ドライバ５４Ａ２は、ＮＡＮＤ回路ＮＡＮＤ３と、ＮＯＲ回路ＮＯＲ２と、インバータＩＮＶ４〜ＩＮＶ６と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２と、を含む。
【００８６】
出力ドライバ５４Ａ２は、制御信号ＤＳＰ０_ｐと、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋと、を受け付ける。なお、出力ドライバ５４Ａ２は、制御信号ＤＳＰ０_ｐを、貫通電極ＴＳＶおよびコントロールロジック回路６３を介してインターフェースチップＩＦから内部コマンドＩＣＭＤとして受け付ける。制御信号ＤＳＰ０_ｐは、インターフェースチップＩＦ内のコマンドデコーダ３２にて生成される。
【００８７】
出力ドライバ５４Ａ２は、制御信号ＤＳＰ０_ｐが“Ｈ”であるときに活性状態となる。
【００８８】
出力ドライバ５４Ａ２は、活性状態の際に、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋが“Ｌ”であるときには、ＰＭＯＳトランジスタＰＭＯＳ１がオンとなりＮＭＯＳトランジスタＮＭＯＳ１がオフとなり、出力データのレベルが電位ＶＤＤＱ（“Ｈ”）となる。
【００８９】
また、出力ドライバ５４Ａ２は、活性状態の際に、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋが“Ｈ”であるときには、ＰＭＯＳトランジスタＰＭＯＳ１がオフとなりＮＭＯＳトランジスタＮＭＯＳ１がオンとなり、出力データのレベルが電位ＶＳＳＱ（“Ｌ”）となる。
【００９０】
データコントロール回路５４Ａでは、出力ドライバ５４Ａ２のオン状態時の抵抗値（ＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ２のオン抵抗値）が、出力ドライバ５４Ａ１のオン状態時の抵抗値（ＰＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ１のオン抵抗値）よりも大きくなるように、出力ドライバ５４Ａ２及び５４Ａ１が設けられている。
【００９１】
本実施形態では、出力ドライバ５４Ａ２のオン状態時の抵抗値が、出力ドライバ５４Ａ１のオン状態時の抵抗値の２倍に設定されている。なお、出力ドライバ５４Ａ２のオン状態時の抵抗値は、出力ドライバ５４Ａ１のオン状態時の抵抗値の２倍でなくてもよく、出力ドライバ５４Ａ１のオン状態時の抵抗値よりも大きければよい。
【００９２】
本実施形態では、ＰＭＯＳトランジスタＰＭＯＳ１の大きさ（サイズ）をＰＭＯＳトランジスタＰＭＯＳ２の大きさ（サイズ）の２倍にし、ＮＭＯＳトランジスタＮＭＯＳ１の大きさ（サイズ）をＮＭＯＳトランジスタＮＭＯＳ２の大きさ（サイズ）の２倍にすることで、出力ドライバ５４Ａ２のオン状態時の抵抗値を、出力ドライバ５４Ａ１のオン状態時の抵抗値の２倍に設定している。
【００９３】
各データコントロール回路５４Ａは、自己の駆動開始時から自己の次に駆動を開始するデータコントロール回路５４Ａの駆動開始時の前のタイミングまでの期間（以下「第１期間」と称する）の間は、オン状態時の抵抗値を第１抵抗値（出力ドライバ５４Ａ１及び５４Ａ２のオン状態時の抵抗の合成値、または、出力ドライバ５４Ａ１のオン状態時の抵抗値）にして、出力データを配線ＴＳＶＡに出力する。
【００９４】
また、各データコントロール回路５４Ａは、第１期間が経過した時点から自己の駆動終了時までの期間（以下「第２期間」と称する）の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値（出力ドライバ５４Ａ２のオン状態時の抵抗値）にして、出力データを配線ＴＳＶＡに出力する。
【００９５】
例えば、各データコントロール回路５４Ａでは、第１期間の間は、少なくとも、オン状態の出力ドライバ５４Ａ１が出力データを配線ＴＳＶＡに出力し、第２期間の間は、出力ドライバ５４Ａ１をオフ状態としオン状態の出力ドライバ５４Ａ２が出力データを配線ＴＳＶＡに出力する。
【００９６】
このように、本実施形態による半導体装置１０は、データを出力する出力部５４Ａを各々備えた複数の半導体チップＣＣ０〜ＣＣ７と、出力部５４Ａの各々と接続された配線ＴＳＶＡと、配線ＴＳＶＡを介してデータを受け付ける受付部ＩＦと、を含み、出力部５４Ａが順番に駆動する半導体装置１０であって、出力部５４Ａの各々は、オン状態時の抵抗値を変更可能であり、自己の駆動開始時から自己の次に駆動を開始する出力部５４Ａの駆動開始時の前のタイミングまでの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線ＴＳＶＡに出力し、第１期間が経過した時点から自己の駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線ＴＳＶＡに出力する。
【００９７】
また、本実施形態による半導体装置１０では、出力部５４Ａの各々は、第１データ出力部５４Ａ１と、オン状態時の抵抗値が第１データ出力部５４Ａ１よりも大きい第２データ出力部５４Ａ２と、を有し、第１データ出力部５４Ａ１と第２データ出力部５４Ａ２は、並列に接続され、第１期間の間は、少なくとも、オン状態の第１データ出力部５４Ａ１がデータを配線ＴＳＶＡに出力し、第２期間の間は、第１データ出力部５４Ａ１がオフ状態となりオン状態の第２データ出力部５４Ａ２がデータを配線ＴＳＶＡに出力する。
【００９８】
また、本実施形態による半導体装置１０では、第１データ出力部５４Ａ１のサイズは、第２データ出力部５４Ａ２のサイズよりも大きい。
【００９９】
次に、動作を説明する。以下では、コアチップＣＣ０の駆動に続いてコアチップＣＣ１が駆動する例を説明する。
【０１００】
図４は、コアチップＣＣ０の駆動に続いてコアチップＣＣ１が駆動するときの動作を説明するためのタイミングチャートである。
【０１０１】
コアチップＣＣ０内のデータコントロール回路５４Ａ（以下「データコントロール回路５４ＡＣ０」と称する）が駆動を開始する時刻ｔ１になると、コアチップＣＣ０では、制御信号ＤＳＰ０_ｐ及びＤＳＰ１_ｐ（図４では「ＤＳＰ０，１_ｐ」と記載）と制御信号ＰＣＬＫＯＥＲが共に“Ｈ”になる。
【０１０２】
このため、データコントロール回路５４ＡＣ０では、出力ドライバ５４Ａ１及び５４Ａ２が共に活性状態になり、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋに応じた出力データが出力される。この状況では、データコントロール回路５４ＡＣ０のオン動作時の抵抗値は、出力ドライバ５４Ａ２のみが活性状態であるときのオン動作時の抵抗値に比べて小さくなる。
【０１０３】
その後、第１期間Ｐ１が経過して時刻ｔ２になると、制御信号ＤＳＰ０_ｐ及びＤＳＰ１_ｐは“Ｈ”を維持したまま制御信号ＰＣＬＫＯＥＲが“Ｌ”になる。
【０１０４】
このため、データコントロール回路５４ＡＣ０では、出力ドライバ５４Ａ２が活性状態を維持したまま出力ドライバ５４Ａ１が非活性状態（オフ状態）となる。よって、データコントロール回路５４ＡＣ０のオン動作時の抵抗値は大きくなる。
【０１０５】
この状況で、つまり、コアチップＣＣ０内のデータコントロール回路５４Ａにおいて出力ドライバ５４Ａ１がオフ状態であって出力ドライバ５４Ａ２がオン状態である状況で、コアチップＣＣ１内のデータコントロール回路５４Ａ（以下「コントロール回路５４ＡＣ１」と称する）が駆動を開始する時刻ｔ３になると、コアチップＣＣ１では、制御信号ＤＳＰ０_ｐ及びＤＳＰ１_ｐと制御信号ＰＣＬＫＯＥＲが共に“Ｈ” になり、出力データ信号ＤＯＵＴＢＰｊｋ及びＤＯＵＴＢＮｊｋに応じた出力データが出力される。
【０１０６】
この状況のデータコントロール回路５４ＡＣ１では、出力ドライバ５４Ａ１及び５４Ａ２が共に活性状態になる。よって、データコントロール回路５４ＡＣ１のオン動作時の抵抗値は、出力ドライバ５４Ａ２のみが活性状態であるときの抵抗値に比べて小さくなる。
【０１０７】
時刻ｔ３では、データコントロール回路５４ＡＣ０（コアチップＣＣ０内のデータコントロール回路５４Ａ）とデータコントロール回路５４ＡＣ１（コアチップＣＣ１内のデータコントロール回路５４Ａ）とが共にオン状態のため、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１とが、配線ＴＳＶＡを介して導通する。
【０１０８】
よって、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１の各々の出力データのレベルが異なる場合、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１との間で配線ＴＳＶＡを介して貫通電流が流れる。
【０１０９】
しかしながら、この際、データコントロール回路５４ＡＣ０の抵抗値は、駆動開始時よりも大きくなっているため、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１との間を流れる貫通電流を低い値に抑えることが可能になる。
【０１１０】
なお、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１との間を貫通電流が流れる状態は、図４に示したオーバーラップ期間Ｐ２（時刻ｔ３からデータコントロール回路５４ＡＣ０が駆動を終了する時刻ｔ４までの期間）の間続く。その後、時刻ｔ４になると、データコントロール回路５４ＡＣ０がオフ状態となり、その後、データコントロール回路５４ＡＣ０とデータコントロール回路５４ＡＣ１との間を流れる貫通電流がなくなる。
【０１１１】
図５は、コアチップＣＣ０が“Ｌ”の出力データＤＱを出力している状況でコアチップＣＣ１が“Ｈ”の出力データＤＱを出力した際、及び、コアチップＣＣ０が“Ｈ”の出力データＤＱを出力している状況でコアチップＣＣ１が“Ｌ”の出力データＤＱを出力した際にコアチップＣＣ０およびＣＣ１間を流れる貫通電流についてのシミュレーション結果を示した図である。
【０１１２】
図５に示したように、本実施形態（データコントロール回路５４Ａが駆動期間の終盤では出力ドライバ５４Ａ２のみ使用する場合）は、オリジナル（データコントロール回路５４Ａが駆動期間中に出力ドライバ５４Ａ１及び５４Ａ２を使用する場合）に比べて、貫通電流を低い値に抑えることが可能になる。
【０１１３】
なお、図３〜５を用いて説明した貫通電流の抑制手法は、コアチップＣＣ０とコアチップＣＣ１との関係においてのみ行われるものではなく、例えば、図４に示したように駆動期間がオーバーラップしながら順番に駆動するデータコントロール回路５４Ａを有するコアチップ間においても行われる。
【０１１４】
本実施形態によれば、駆動期間の一部が他のデータコントロール回路５４Ａの駆動期間の一部と重なるように順番に駆動されるデータコントロール回路５４Ａの各々は、駆動開始時からの第１期間の間は、オン状態時の抵抗値を第１抵抗値にしてデータを配線ＴＳＶＡに出力し、第１期間が経過した時点から駆動終了時までの第２期間の間は、オン状態時の抵抗値を第１抵抗値よりも大きい第２抵抗値にしてデータを配線ＴＳＶＡに出力する。
【０１１５】
よって、例えば、順番に駆動する２つのデータコントロール回路５４ＡＣ０及び５４ＡＣ１の駆動期間にオーバーラップが生じた状況においては、先に駆動するデータコントロール回路５４ＡＣ０では、オン抵抗値が第２抵抗値に設定された状態で駆動し、後から駆動するデータコントロール回路５４ＡＣ１は、オン抵抗値が第１抵抗値に設定された状態で駆動する。
【０１１６】
このため、データコントロール回路５４ＡＣ０及び５４ＡＣ１の駆動期間にオーバーラップが生じている状況で、データコントロール回路５４ＡＣ０及び５４ＡＣ１が互いに異なるレベルのデータを出力しても、データコントロール回路５４ＡＣ０のオン状態時の抵抗値が、第１抵抗値ではなく、抵抗値の大きい第２抵抗値になっているので、配線ＴＳＶＡを介してデータコントロール回路５４ＡＣ０及び５４ＡＣ１の間を流れる貫通電流を小さくすることが可能になる。
【０１１７】
また、駆動開始時には、データコントロール回路５４Ａのオン状態時の抵抗値が小さくなるので、データコントロール回路５４Ａの出力電流が大きくなり、出力データの遷移時間を短くすることも可能になる。
【０１１８】
また、本実施形態では、データコントロール回路５４Ａの各々は、出力ドライバ５４Ａ１と、オン状態時の抵抗値が出力ドライバ５４Ａ１よりも大きい出力ドライバ５４Ａ２と、を有する。出力ドライバ５４Ａ１と出力ドライバ５４Ａ２は、並列に接続されている。そして、第１期間の間は、少なくとも、オン状態の出力ドライバ５４Ａ１がデータを配線ＴＳＶＡに出力し、第２期間の間は、出力ドライバ５４Ａ１がオフ状態となりオン状態の出力ドライバ５４Ａ２がデータを配線ＴＳＶＡに出力する。
【０１１９】
このため、各データコントロール回路５４Ａは、駆動期間中にオン状態となる出力ドライバを切り替えることで、配線ＴＳＶＡを介して流れる貫通電流を小さくすることが可能になる。
【０１２０】
また、本実施形態では、出力ドライバ５４Ａ１のサイズは、出力ドライバ５４Ａ２のサイズよりも大きい。よって、出力ドライバ５４Ａ１と出力ドライバ５４Ａ２とのサイズの差によって、出力ドライバ５４Ａ１と出力ドライバ５４Ａ２とのオン状態時の抵抗値の大小関係を設定できる。
【０１２１】
なお、上記実施形態では、コアチップとしてＤＤＲ３型のＳＤＲＡＭが用いられたが、コアチップは、ＤＤＲ３型のＳＤＲＡＭに限定されるものではなく、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが、インターフェースチップＩＦに接続された配線に接続されつつ、平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【０１２２】
また、半導体装置１０は、半導体メモリ以外の半導体装置に適用することも可能である。例えばインターフェースチップにＣＰＵ（Central Processing Unit）を搭載し、コアチップにＣＰＵのキャッシュメモリを搭載し、インターフェースチップと複数のコアチップを組み合わせることにより、高性能なＣＰＵを構成することも可能である。
【０１２３】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１２４】
ＴＳＶ１〜３、ＴＳＶＡ  貫通電極（配線）
１０  半導体装置
１１ａ、１１ｂ  クロック端子
１１ｃ  クロックイネーブル端子
１２ａ〜１２ｅ  コマンド端子
１３  アドレス端子
１４  データ入出力端子
１５ａ、１５ｂ  データストローブ端子
１６  キャリブレーション端子
１７ａ、１７ｂ  電源端子
２１  クロック発生回路
２２  ＤＬＬ回路
２３  入出力バッファ回路
２４  キャリブレーション回路
２５  データラッチ回路
３１  コマンド入力バッファ
３２  コマンドデコーダ
３３  不良チップ情報保持回路
４１  アドレス入力バッファ
４２  モードレジスタ
４３  パワーオン検出回路
４４  層アドレス設定回路
４５  層アドレスコントロール回路
４６  層アドレス発生回路
４７  層アドレス比較回路
５０  メモリセルアレイ
５１  ロウデコーダ
５２  カラムデコーダ
５３  センス回路
５４Ａ  データコントロール回路
５４Ａ１、５４Ａ２  出力ドライバ
ＮＡＮＤ１〜ＮＡＮＤ３  ＮＡＮＤ回路
ＮＯＲ１〜ＮＯＲ２  ＮＯＲ回路
ＩＮＶ１〜ＩＮＶ６  インバータ
ＰＭＯＳ１〜ＰＭＯＳ２  ＰＭＯＳトランジスタ
ＮＭＯＳ１〜ＮＭＯＳ２  ＮＭＯＳトランジスタ
５５  入出力回路
６１  ロウ制御回路
６１ａ  アドレスバッファ
６１ｂ  リフレッシュカウンタ
６２  カラム制御回路
６２ａ  アドレスバッファ
６２ｂ  バーストカウンタ
６３  コントロールロジック回路
６４  モードレジスタ
６５  コマンドデコーダ
７０  内部電圧発生回路
７１  パワーオン検出回路
ＣＣ０〜ＣＣ７  コアチップ
ＩＦ  インターフェースチップ
ＩＰ  インターポーザ
【図１】
2012257024.tif 000003
【図２】
2012257024.tif 000004
【図３】
2012257024.tif 000005
【図４】
2012257024.tif 000006
【図５】
2012257024.tif 000007