(57)【要約】【課題】並列に束ねて送信される直列データ間のスキューを抑える。【解決手段】パラレルシリアル変換回路は、第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する。【選択図】図１
2012257047.tif 000002
【特許請求の範囲】
【請求項１】
第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、
前記第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、
前記並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに前記第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、
前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有するパラレルシリアル変換回路。
【請求項２】
第１のパラレルシリアル変換部の分周回路は、前記第２のクロック周期のクロック信号によって入力端子の入力信号を出力端子に出力するフリップフロップと、前記フリップフロップの出力端子の信号を反転した反転信号を前記入力端子に入力するインバータと、を有し、前記同期信号インターフェースを通じて隣接して接続される他のパラレルシリアル変換部に前記反転信号を伝達し、
第２のパラレルシリアル変換部の分周回路は、前記同期インターフェースを通じて前記第１のパラレルシリアル変換部から伝達される反転信号を第２のクロック周期のクロック信号によって出力端子に出力する第２のフリップフロップと、を有する、請求項１に記載のパラレルシリアル変換回路。
【請求項３】
前記第２のパラレルシリアル変換回路は、前記第２のフリップフロップの出力端子の信号を反転した反転信号を前記同期信号インターフェースに出力する第２のインバータを有し、前記同期信号インターフェースを通じて隣接して接続される他のパラレルシリアル変換部に前記反転信号を伝達する、請求項２に記載のパラレルシリアル変換回路。
【請求項４】
情報処理部と、前記情報処理部に接続されるパラレルシリアル変換回路とを備える情報処理装置であり、
前記パラレルシリアル変換回路は、
第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、
前記第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、
前記並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、
前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する情報処理装置。
【請求項５】
複数の情報処理部と、前記複数の情報処理部を相互に接続するパラレルシリアル変換回路とを備える情報処理システムであり、
前記パラレルシリアル変換回路は、
第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、
前記第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、
前記並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備え、
前記複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号
を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する情報処理システム。
【請求項６】
第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周処理と、
前記第１のクロック周期で複数ビットの信号を並列に入力する処理と、
前記入力された複数ビットの信号のそれぞれを１ビットずつシリアルに前記第２のクロック周期で出力する処理と、を有するパラレルシリアル変換処理を並列に実行するステップと、
前記並列に実行されるパラレルシリアル変換処理のそれぞれの分周処理で出力されるクロック信号を他のパラレルシリアル変換処理の分周処理で出力されるクロック信号と同期させる同期ステップを有するパラレルシリアル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルシリアル変換回路、パラレルシリアル変換回路を備える情報処理装置及び情報処理システムに関する。
【背景技術】
【０００２】
従来、複数ビット（例えば１６ビット）から構成される並列データを、所定のＣＬＫ（クロック）信号に同期させた単一ビットの直列（シリアル）データとして変換出力する、パラレルシリアルデータ伝送が知られている。
【０００３】
ところで、近年、コンピュータ機器間等のデータ転送において、上述したパラレルシリアル変換回路をさらに複数チャンネル（レーン）に設ける技術が提案されている。この技術では、各チャンネル出力である高速シリアルデータ伝送レーンを並列に束ねてデータ送信が行われる。並列に束ねたデータ送信により、データ転送に関する伝送容量や伝送速度を向上させ、伝送効率の向上を図ったデータ伝送が行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−５５６６７号公報
【特許文献２】特開２００２−１５２０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した、高速シリアルデータの伝送レーンを複数に設け、並列に束ねてデータ伝送を行う場合、レーン間に生ずる出力データのスキューが問題となる。この課題を説明するために、図７及び図８に、レーン間に生ずるデータスキューに関する説明図を示す。
【０００６】
図７は、複数レーン（図例では、３レーン）のパラレルシリアル変換回路（Ｐ／Ｓ変換回路１００）を備えた伝送路の模式的なブロック図である。各レーンを構成するＰ／Ｓ変換回路１００には、例えば、８ビットの並列データ（ＰＤ０〜ＰＤ２）が入力される。レーン出力であるＰ／Ｓ変換後の直列データは、入力された８ビットの並列データがＣＬＫ信号によって単一ビットのデータ列に調整されたものである。そして、各レーン出力の直列データ（ＳＤ０〜ＳＤ２）は、ＣＬＫ周期で規定される時間幅で変化し、ＣＬＫ周期に同期して出力される。図７に示すように、伝送路が複数レーンを備える場合、複数レーンに共通のＣＬＫ信号を入力させることで、出力される直列データ（ＳＤ０〜ＳＤ２）間の同期を取ることができる。
【０００７】
しかしながら、共通のＣＬＫ信号によってレーン間の同期を取っているにもかかわらず、配線容量や複数のＰ／Ｓ変換回路相互間の処理遅延差により、レーン間出力にタイミング差などが生じてしまう。その結果、同期して出力されるはずの直列データ間にタイミングのずれであるスキューが発生してしまう。スキューが発生した複数レーン間のデータ伝送では、誤りが生じる場合がある。この複数の出力データ間にスキューが発生した状態のタイムチャートを図８に示す。
【０００８】
レーン０〜２のＰ／Ｓ変換回路１００には、８ビットの並列データ（ＰＤ０〜ＰＤ２）が同期して入力される。レーン０には並列データＰＤ０が入力される。レーン１には並列データＰＤ１が入力される。レーン２には並列データＰＤ２が入力される。ＰＤ０は、所定の周期でビット値が“０”値と“１”値との間で変化するデータ列Ａ０，Ｂ０，Ｃ０を
有する。ＰＤ１は、ＰＤ０と同一タイミングでビット値が変化するデータ列Ａ１，Ｂ１，Ｃ１を有する。ＰＤ２はＰＤ０，ＰＤ１と同一タイミングでビット値が変化するデータ列Ａ２，Ｂ２，Ｃ２を有する。
【０００９】
ＰＤ０は、８ビットのデータブロック［Ａ００〜Ａ０７］，［Ｂ００〜Ｂ０７］，［Ｃ００〜Ｃ０７］の連続したデータ列を有する。ＰＤ１のデータ列は、８ビットのデータブロック［Ａ１０〜Ａ１７］，［Ｂ１０〜Ｂ１７］，［Ｃ１０〜Ｃ１７］の連続したデータ列を有する。ＰＤ２のデータ列は、［Ａ２０〜Ａ２７］，［Ｂ２０〜Ｂ２７］，［Ｃ２０〜Ｃ２７］の連続したデータ列を有する。各データブロックの構成において、例えば“Ａ０７”が上位ビットを表し、“Ａ００”が下位ビットを表している。
【００１０】
各レーンには共通のＣＬＫ信号が供給されるので、ＣＬＫ信号に同期して出力される各直列データ（ＳＤ０〜ＳＤ２）はレーン間で同期する。例えば、レーン０の直列データＳＤ０のビット値が［Ａ００］の場合には、レーン１及びレーン２の各ビット値は［Ａ１０］および［Ａ２０］が出力される。データ列Ｂ０，Ｂ１，Ｂ２及びデータ列Ｃ０，Ｃ１，Ｃ２の場合についても同様のタイミングで、順に［Ｂ００，Ｂ１０，Ｂ２０］及び［Ｃ００，Ｃ１０，Ｃ２０］の各ビット値が出力される。
【００１１】
しかしながら、レーン間にスキューが生じた場合には、各レーン出力の直列データ（ＳＤ０〜ＳＤ２）間で同期していたはずの各出力ビット値にずれが生じてしまう。例えば、元来、［Ａ０７，Ａ１７，Ａ２７］とレーン間で整列して出力するレーン毎のビット値が、図８に示すようにずれて出力されることがある。図８に例示する、スキューが生じた各レーンのビット値は、例えば、［Ａ０７，Ｂ１０，Ａ２６］のようにレーン間でビット値がずれてしまう。この結果、図７に例示する複数レーンの直列データ出力を並列に束ねてデータ伝送を行う場合、誤ったデータが伝送される場合がある。
【００１２】
一つの側面では、本発明は、並列に束ねて送信される直列データ間のスキューを抑えることを目的とする。
【課題を解決するための手段】
【００１３】
本態様の一つは、パラレルシリアル変換回路であり、第２のクロック周期のクロック信号を分周し第１のクロック周期のクロック信号を生成する分周回路と、第１のクロック周期で複数ビットの信号を並列に入力する並列入力回路と、並列入力回路に入力された複数ビットの信号のそれぞれを１ビットずつシリアルに第２のクロック周期で出力するシリアル出力回路と、を有するパラレルシリアル変換部を複数備える。そして、複数のパラレルシリアル変換部のそれぞれの分周回路は、出力するクロック信号を他のパラレルシリアル変換部の分周回路が出力するクロック信号と同期させる同期信号インターフェースを有する。
【発明の効果】
【００１４】
一態様によれば、並列に束ねて送信される直列データ間のスキューを抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第一実施の形態によるパラレルシリアル変換回路を説明するためのブロック図である。
【図２】図２は、パラレルシリアル変換回路の一例を示す図である。
【図３】図３は、レーン間同期動作を説明するためのブロック図である。
【図４】図４は、レーン間同期動作を説明するためのタイムチャートである。
【図５】図５は、第一実施の形態によるパラレルシリアル変換回路の変形例を説明するための図である。
【図６】図６は、第二実施の形態を例示する図である。
【図７】図７は、パラレルシリアル変換回路を複数レーンに備えた模式的なブロック図である。
【図８】図８は、レーン間に生ずるデータスキューを説明するためのタイムチャートである。
【図９】図９は、直列データを出力するデータ伝送レーン間の同期を行うためにリセット信号を使用したパラレルシリアル変換回路の模式的なブロック図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施形態を説明する。以下の実施形態の構成は例示であり、本発明は実施の形態に限定されない。まず、本発明の実施形態を説明するまえに、比較例となるパラレルシリアル変換回路を説明する。
【００１７】
≪比較例≫
図９は、比較例に係るパラレルシリアル変換回路５０の模式的なブロック図である。比較例のパラレルシリアル変換回路５０は、直列データを出力するデータ伝送レーン間の同期を行うためにリセット信号を使用する。図９の比較例では、パラレルシリアル変換回路５０を３チャンネル（レーン）に備える。パラレルシリアル変換回路５０は、例えば、８ビットの並列データを単一ビットの直列データに変換して出力する。各レーンには、共通のクロック信号ＣＬＫが供給されている。各レーンのパラレルシリアル変換後の出力は直列データＳＤ０〜ＳＤ２である。各直列データはＣＬＫ周期で規定される時間幅で変化し、クロック信号ＣＬＫの信号周期に同期して出力する。そして、各レーンには、共通するリセット信号ＲＳＴが供給されている。各レーンのパラレルシリアル変換回路５０は、このリセット信号ＲＳＴにより、レーン出力である直列データ間の出力タイミングの同期を取っている。
【００１８】
図９に示すパラレルシリアル変換回路５０は、８ビット並列入力データを単一ビットの直列データに変換して出力する。そのため、パラレルシリアル変換回路５０は、初段、中段、終段の３段のマルチプレクサ部を備えている。各マルチプレクサ部は、“２入力１出力”のマルチプレクサ（ＭＵＸ）を有するシリアル出力回路５２を所定数に備える。シリアル出力回路５２は、並列に２入力されたデータをクロック信号で調整して単一ビットの直列データに変換して出力する。各シリアル出力回路５２の出力はクロック信号に同期する。
【００１９】
パラレルシリアル変換回路５０では、例えば、８ビット並列入力データは、初段のマルチプレクサ部を介すことにより、並列した４つの直列データ（４ライン）に変換されて中段のマルチプレクサ部に出力される。４ラインの直列データは、中段のマルチプレクサ部を介すことにより、並列した２ラインの直列データにさらに変換されて終段のマルチプレクサ部に出力される。中段のマルチプレクサ部を介して出力された並列する２ラインの直列データは、終段のマルチプレクサ部によって調整され、１ラインの直列データに変換されて出力される。終段のマルチプレクサ部の出力は、当レーン出力の直列データである。
【００２０】
パラレルシリアル変換回路５０は、第１および第２の１／２分周回路５１を備えている。第１の１／２分周回路５１では、各レーンに共通に供給されたクロック信号ＣＬＫの原振周波数を１／２に分周する。第２の１／２分周回路５１では、第１の１／２分周回路５１で分周されたクロック信号をさらに分周し、クロック信号ＣＬＫの原振周波数を１／４に分周する。第１および第２の１／２分周回路５１には、各レーンに共通に供給されたリセット信号ＲＳＴが入力する。
【００２１】
初段のマルチプレクサ部は、４回路のシリアル出力回路５２を備え、並列入力された８ビットデータを４ラインの直列データに変換して中段のマルチプレクサ部に出力する。中段のマルチプレクサ部は２回路のシリアル出力回路５２を備え、並列入力された４ラインの直列データを調整し、２ラインの直列データに変換して終段のマルチプレクサ部に出力する。終段のマルチプレクサ部は単一のシリアル出力回路５２であり、並列入力された２ラインの直列データを調整し、並列入力された８ビットデータが整列した直列データを出力する。終段のシリアル出力回路５２の出力は当レーンで変換された直列データである。
【００２２】
パラレルシリアル変換回路５０に供給されたクロック信号ＣＬＫは当回路内で分岐される。分岐されたクロック信号ＣＬＫの一方は、終段のマルチプレクサ部に入力する。他方のクロック信号ＣＬＫは第１の１／２分周回路５１に入力する。第１の１／２分周回路５１に入力したクロック信号ＣＬＫは分周されて原振周波数の１／２周波数となる。１／２周波数となったクロック信号はさらに分岐される。分岐された１／２周波数のクロック信号は、第２の１／２分周回路５１と中段のマルチプレクサ部に入力する。第２の１／２分周回路５１に入力された１／２周波数のクロック信号は、さらに１／２分周されて原振周波数の１／４周波数となる。１／４周波数となったクロック信号は初段のマルチプレクサ部に入力する。
【００２３】
第１および第２の１／２分周回路５１を経由して原振周波数の１／４周波数となったクロック信号は、初段のマルチプレクサ部が備える４回路のシリアル出力回路５２に共通に供給される。８ビットの並列入力データは１／４周波数のクロック信号に同期して調整される。初段のマルチプレクサ部において、各シリアル出力回路５２の直列データは、１／４周波数のクロック信号に同期して整列し、中段のマルチプレクサ部に入力する。従って、初段のマルチプレクサ部出力の４ラインの直列データはライン間で１／４周波数のクロック信号に同期することとなる。
【００２４】
次に、第１の１／２分周回路５１を経由して原振周波数の１／２周波数となったクロック信号は、中段のマルチプレクサ部が備える２回路のシリアル出力回路５２に共通に供給される。初段のマルチプレクサ部において、１／４周波数のクロック信号によって整列された４ラインの直列データは、１／２周波数のクロック信号に同期して調整される。中段のマルチプレクサ部において、各シリアル出力回路５２の直列データは、１／２周波数のクロック信号に同期して整列し、終段のマルチプレクサ部に入力する。従って、中段のマルチプレクサ部出力の２ラインの直列データはライン間で１／２周波数のクロック信号に同期することとなる。
【００２５】
パラレルシリアル変換回路５０に供給されたクロック信号ＣＬＫは、分周されていない信号の周波数、例えば、図示しないクロック信号発生回路の原振周波数の状態で、終段のマルチプレクサ部に供給される。中段のマルチプレクサ部において、１／２周波数のクロック信号によって整列された２ラインの直列データは、終段のマルチプレクサ部で原振周波数のクロック信号ＣＬＫに同期して調整される。終段のマルチプレクサ部が備えるシリアル出力回路５２の直列データは、当レーン出力の直列データである。従って、各レーンに共通に供給された原振周波数のクロック信号ＣＬＫに同期する直列データＳＤ０〜ＳＤ２は、レーン間で同期することとなる。
【００２６】
このように、各パラレルシリアル変換回路５０が備える３段のマルチプレクサ部は、クロック信号ＣＬＫに同期して動作する。各レーン出力の直列データＳＤ０〜ＳＤ２は、クロック信号ＣＬＫに同期して出力するビット列となる。従って、レーン出力間にスキューが発生した場合には、レーン間に共通のタイミングで変化するリセット信号ＲＳＴを用いて各レーンが備える複数の１／２分周回路５１のリセットを行う。その結果、各パラレルシリアル変換回路５０は、再びクロック信号ＣＬＫに同期してデータ出力を行う状態に復
帰する。
【００２７】
ここで、リセットされた各１／２分周回路５１は、リセット信号ＲＳＴのステータス変化を受けて、一旦、出力ステータス値をリセットステータスに確定する。そして、リセット後の各１／２分周回路５１は、最初に入力するクロック信号に同期して所定の分周動作を開始する。つまり、リセット後の各レーンが備える複数の１／２分周回路５１は、最初に入力するクロック信号に同期して動作するので、レーン間で再び同期が取られることとなる
【００２８】
レーン間にスキューが発生する例として、このようなパラレルシリアル変換回路５０を搭載する情報処理装置への電源投入時が例示できる。パラレルシリアル変換回路５０の各１／２分周回路５１は、電源投入が行われた直後の初期動作では初期状態が不確定のため、出力値が不特定状態となる。従って、各１／２分周回路５１からクロック信号の供給を受ける複数のシリアル出力回路５２は、どのタイミングで入力データの調整処理を行うかが確定できない。このため、複数のパラレルシリアル変換回路５０を備える情報処理装置では、レーン間のスキューが発生することとなる。
【００２９】
レーン間のスキューを解消するために、比較例のパラレルシリアル変換回路５０では、レーン間にスキューが発生した状態でリセット信号ＲＳＴのステータス状態を変化させる。パラレルシリアル変換回路５０は、リセット信号ＲＳＴのステータス変化を受けて、各レーンが備える各１／２分周回路５１の出力値を一旦、リセット値に確定する。各１／２分周回路５１は一斉にリセット状態となり、予め定められたリセットステータス値に確定される。この後、第１の１／２分周回路５１は、最初に入力するクロック信号ＣＬＫに同期して１／２分周されたクロック信号を出力する。第２の１／２分周回路５１も同様に、最初に入力する１／２分周されたクロック信号に同期して１／４分周されたクロック信号を出力する。
【００３０】
複数の並列データ（８ビット×３レーン）は、同期が取られた状態で、並設された３つのパラレルシリアル変換回路５０に入力される。各並列データは、各レーンが備える初段のマルチプレクサ部に入力される。各並列データは、初段のマルチプレクサ部が備える４回路のシリアル出力回路５２に並列して入力される。各シリアル出力回路５２に入力する並列データは、レーン間で同期が取られている。各シリアル出力回路５２には、原振周波数のクロック信号ＣＬＫに同期した１／４分周クロック信号が入力する。リセット後の１／４分周クロック信号は、３レーン間で、同期して変化する。従って、この１／４分周クロック信号に同期して調整された４ラインの直列データは、３レーン間で、同期することとなる。
【００３１】
各レーンの、４ライン×３レーンの直列データ出力は、それぞれのレーンが備える中段のマルチプレクサ部に入力する。４ライン×３レーンの直列データ出力は、初段のマルチプレクサ部で１／４分周クロック信号に同期して調整されている。中段のマルチプレクサが備える複数のシリアル出力回路５２には、原振周波数のクロック信号ＣＬＫに同期した１／２分周クロック信号が入力する。リセット後の１／２分周クロック信号は、３レーン間で、同期して変化する。従って、この１／２分周クロック信号に同期して調整された２ラインの直列データ出力は、３レーン間で、同期することとなる。
【００３２】
各レーンの、２ライン×３レーンの直列データ出力は、それぞれのレーンが備える終段のマルチプレクサ部に入力する。２ライン×３レーンの直列データ出力は、中段のマルチプレクサ部で１／２分周クロック信号に同期して調整されている。終段のマルチプレクサ部が備える単一のシリアル出力回路５２には、３レーン間に共通に供給された原振周波数のクロック信号ＣＬＫが入力する。３レーン間に共通のクロック信号ＣＬＫは、３レーン
間で、同期して変化する。共通のクロック信号ＣＬＫに同期して調整された各直列データ出力は、３レーン間で、同期して出力されることとなる。従って、並設された３つのパラレルシリアル変換回路５０に同期が取られた状態で入力された８ビット並列データは、レーン間に共通のクロック信号ＣＬＫに同期した直列データとして出力されることとなる。
【００３３】
このように、共通のリセット信号を用いれば、レーン間のスキューが解消できる。リセット実行後には、レーン間で同期の再設定が行われた直列データが出力されることとなる。しかし、複数レーンが備える全ての１／２分周回路に対し、同期するタイミングで変化する共通のリセット信号を分配供給するという課題が残る。この課題を解決するために、比較例のパラレルシリアル変換回路５０は、例えば、レーン相互間の遅延調整機能を備えた分配回路等を備えることとなる。このような分配回路等を備えたパラレルシリアル変換回路５０では、回路の複雑化、部品点数の増大、回路面積の拡大、総合コストの増加等につながる場合がある。
【００３４】
また、このようなデータ伝送方式が採用される高速シリアルインターフェース規格では、パラレルシリアル変換時に採用するクロック信号周波数も高いため、レーン相互間の遅延調整が困難となる。このような規格には、例えば、ＩＥＥＥ（The Institute of Electrical and Electronics Engineers, Inc.）８０２．３ａｐ  １０ＧＢＡＳＥ−ＫＲで規
定される、機器内部のボード間接続であるバックプレーン通信が例示できる。また、プロセッサと周辺機器間を高速シリアルインフェースで接続する、ＰＣＩ−Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect-Express）、ＦｉｂｒｅＣｈａｎｎｅｌ、Ｉｎｆｉ
ｎｉＢａｎｄ等のデータ伝送規格が例示できる。
【００３５】
一例として、ＰＣＩ−Ｅｘｐｒｅｓｓの場合、２．５Ｇｂｐｓ／レーンでの伝送速度が要求されている。このため、単一ビット当たりのデータ時間幅（ＵＩ：Unit Interval）
は４００ｐｓとなる。比較例のパラレルシリアル変換回路５０において、共通のリセット信号によるレーン間スキューを解消するためには、このデータ時間幅内でレーン相互間の遅延調整を行うことが求められる。このレーン相互間の遅延調整は、複数レーンが備える全ての１／２分周回路について行われる。さらに、レーン毎のパラレルシリアル変換回路５０内部ではリセット信号に対する遅延調整を行い、パラレルシリアル変換回路５０が備える、全ての１／２分周回路へのリセット入力タイミングを合わせることが要求される。
【００３６】
本実施形態のパラレルシリアル変換回路においては、前述した高速シリアルインターフェース規格が要求された場合であっても、複数レーン間のデータ出力を１ＵＩ（データ時間幅）以内に整列して出力することを可能とする。そして、レーン相互間の同期を取るために複雑な回路を必要としない。本実施形態のパラレルシリアル変換回路を、以下に説明する。
【００３７】
≪パラレルシリアル変換回路≫
＜第一実施の形態＞
図１は、第一実施の形態によるパラレルシリアル変換回路１０を説明するためのブロック図である。図１のシステムでは、比較例と同様に、パラレルシリアル変換回路１０を３レーンに備えている。パラレルシリアル変換回路１０は、入力された８ビットの並列データを単一ビットのデータ列に変換して出力する。各レーンには、所定の周期で変化する共通のクロック信号ＣＬＫが供給されている。各レーン出力の直列データＳＤ０〜ＳＤ２は、ＣＬＫ周期で規定される時間幅で変化し、ＣＬＫ周期に同期して出力される。図１は、第一実施の形態によるパラレルシリアル変換回路１０の例示であり、８ビットの並列データ入力に限定されるわけではない。また、本実施形態におけるレーン間の同期は、３レーンに限定されるわけではない。
【００３８】
第一実施の形態によるパラレルシリアル変換回路１０は、８ビット並列入力データを単一ビットの直列データに変換して出力する。そのため、比較例と同様に、パラレルシリアル変換回路１０は、初段、中段、終段の３段のマルチプレクサ部を備える。なお、本実施形態によるパラレルシリアル変換回路１０では、８ビットパラレル信号の入力側のマルチプレクサ部を初段のマルチプレクサ部と呼称する。また、直列データ出力側のマルチプレクサ部を終段のマルチプレクサ部と呼称する。そして、初段のマルチプレクサ部と終段のマルチプレクサ部の間のマルチプレクサ部を中段のマルチプレクサ部と呼称する。また、本実施形態によるパラレルシリアル変換回路１０では、マルチプレクサ部の段数が３段に限定されるわけではない。
【００３９】
パラレルシリアル変換回路１０では、各マルチプレクサ部は、“２入力１出力”のマルチプレクサ（ＭＵＸ）を有するシリアル出力回路１２を所定数に備える。初段のマルチプレクサ部は、４回路のシリアル出力回路１２を備え、並列入力された８ビットデータを４ラインの直列データに変換して中段のマルチプレクサ部に出力する。中段のマルチプレクサ部は２回路のシリアル出力回路１２を備え、並列入力された４ラインの直列データを調整し、２ラインの直列データに変換して終段のマルチプレクサ部に出力する。終段のマルチプレクサ部は単一のシリアル出力回路１２であり、並列入力された２ラインの直列データを調整して、並列入力された８ビットデータが整列した直列データに変換して出力する。終段のマルチプレクサ部のシリアル出力回路１２の出力は当レーンで変換された直列データである。
【００４０】
パラレルシリアル変換回路１０は、第１および第２の１／２分周回路１１を備える。なお、第一実施の形態によるパラレルシリアル変換回路１０では、直列データ出力側の１／２分周回路１１を第１の１／２分周回路１１と呼称する。また、８ビット並列データの入力側の１／２分周回路１１を第２の１／２分周回路と呼称する。第１の１／２分周回路１１は、パラレルシリアル変換回路１０に供給されたクロック信号ＣＬＫの原振周波数を１／２に分周する。第２の１／２分周回路１１は、第１の１／２分周回路１１で分周されたクロック信号をさらに分周し、クロック信号ＣＬＫの原振周波数を１／４に分周する。なお、第一本実施によるパラレルシリアル変換回路１０では、１／２分周回路１１が、第１および第２の２回路に限定されるわけではない。
【００４１】
第一実施の形態において、クロック信号ＣＬＫが、「第２のクロック周期のクロック信号」の一例であり、１／２分周回路１１で分周された１／２クロック信号及び１／４クロック信号が「第１のクロック周期のクロック信号」の一例である。また、第一実施の形態において、クロック信号ＣＬＫが入力する終段のマルチプレクサ部が備えるシリアル出力回路１２が「シリアル出力回路」の一例である。また、第一実施の形態において、１／２分周回路１１で分周された信号が入力する初段及び中段のマルチプレクサ部が備えるシリアル出力回路１２が「並列入力回路」の一例である。
【００４２】
比較例の１／２分周回路５１では、レーン間に共通のリセット信号ＲＳＴにより、各クロック信号（ＣＬＫ、１／２分周クロック、１／４分周クロック）のタイミングを調整することでレーン間出力の同期を取っている。この比較例に対し、第一実施の形態の１／２分周回路１１は、分周回路の動作を同期させるための同期信号インターフェースを備える。そして、レーン毎に供給されるマスタ／スレーブ切替信号ＳＥＬにより、インターフェースされた同期信号に基づいて分周動作を行うか否かを選択する。本実施形態によるパラレルシリアル変換回路１０と比較例のパラレルシリアル変換回路５０とはこの点で相違する。
【００４３】
第一実施の形態によるパラレルシリアル変換回路１０の１／２分周回路１１は、スレーブ選択時には同期信号インターフェースを介して入力された同期信号に基づいて分周動作
を行う。そして、１／２分周回路１１は、入力された同期信号に基づいて生成した信号を、同期信号インターフェースを介して隣接するレーンの１／２分周回路１１に出力する。
【００４４】
また、第一実施の形態によるパラレルシリアル変換回路１０の１／２分周回路１１は、マスタ選択時には自回路で生成した分周動作の基準となる同期信号に基づいて分周動作を行う。そして、１／２分周回路１１は、自回路で生成した分周動作の基準となる同期信号を、同期信号インターフェースを介して隣接するレーンの１／２分周回路１１に出力する。
【００４５】
このような、同期信号インターフェース機能を有する分周回路を備えることにより、パラレルシリアル変換回路１０では、複数レーン間の直列データを同期させて出力することが可能となる。そして、この複数レーン間の出力データは、１ＵＩ（データ時間幅）以内に同期して整列された直列データとなる。第一実施の形態によるパラレルシリアル変換回路１０の１／２分周回路１１の動作について次に説明する。
【００４６】
まず、パラレルシリアル変換回路１０に入力されたクロック信号ＣＬＫは、原振周波数の状態で、当回路内で分岐される。分岐されたＣＬＫ信号の一方は、終段のマルチプレクサ部に入力し、他方は第１の１／２分周回路１１に入力される。
【００４７】
ここで、１／２分周回路１１は、分周動作の基準となる同期信号に同期させて、入力されたクロック信号ＣＬＫの原振周波数を１／２周波数に分周し、１／２クロック信号を生成する。このため、１／２分周回路１１で生成された１／２クロック信号は、マスタ／スレーブ切替信号ＳＥＬのステータスに依らず共通の周波数を有する。しかしながら、マスタ／スレーブ切替信号ＳＥＬによって選択された分周動作の基準となる同期信号は相違するため、この同期信号に同期して生成される１／２クロック信号の立ち上がり，立ち下がりの変化のタイミングが相違することとなる。具体的は、信号状態が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ移行する立ち上がりのタイミング、及び、信号状態が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ移行する立ち下りのタイミングがマスタ／スレーブ状態間で相違することとなる。換言すれば、第一実施の形態によるパラレルシリアル変換回路１０では、マスタ／スレーブ切替信号ＳＥＬのステータスを切り替えることにより、１／２分周回路１１で分周された分周クロック信号の立ち上がり，立ち下がりのタイミングを制御することが可能となる。
【００４８】
図１に戻り、第１の１／２分周回路１１は、マスタ／スレーブ切替信号ＳＥＬで選択された同期信号を分周動作の基準としてクロック信号ＣＬＫを分周する。第１の１／２分周回路１１で分周された結果、クロック信号ＣＬＫは、原振周波数の１／２の周波数を有する１／２クロック信号となる。マスタ状態が選択された場合では、自回路で基準となる同期信号を生成し、この同期信号に同期させて１／２クロック信号を生成し、出力する。スレーブ状態が選択された場合では、同期信号インターフェースを介して入力された同期信号に同期させて１／２クロック信号を生成し、出力する。同期信号インターフェースを介して入力された同期信号は、隣接するレーンが備える第１の１／２分周回路１１が生成した同期信号である。
【００４９】
第１の１／２分周回路１１は、隣接するレーンの第１の１／２分周回路１１に対して、同期信号インターフェースを介して同期信号を出力する。第１の１／２分周回路１１は、マスタ状態が選択された場合には、自回路で生成した同期信号を出力する。また、スレーブ状態が選択された場合には、同期信号インターフェースを介して入力された同期信号に基づいて生成した信号を同期信号として出力する。
【００５０】
図１に戻り、第１の１／２分周回路１１で生成された１／２クロック信号は再び分岐さ
れ、第２の１／２分周回路１１および中段のマルチプレクサ部に入力される。第２の１／２分周回路１１に入力された１／２クロック信号は、マスタ／スレーブ切替信号ＳＥＬで選択された同期信号に基づいて分周される。すなわち、マスタ状態が選択された場合では、自回路で基準となる同期信号を生成し、この同期信号に同期させて１／２クロック信号の周波数を分周する。第２の１／２分周回路１１で分周された１／２クロック信号は、原振周波数の１／４の周波数を有する１／４クロック信号となる。第２の１／２分周回路１１で生成された１／４クロック信号は、初段のマルチプレクサ部に入力される。そして、マスタ状態が選択された第２の１／２分周回路１１は、同期信号インターフェースを介し、自回路で生成した同期信号を、隣接するレーンの第２の１／２分周回路１１に出力する。なお、図１からも明らかなように、第１および第２の１／２分周回路１１に供給されるマスタ／スレーブ切替信号ＳＥＬはレーン毎に選択可能である。
【００５１】
スレーブ状態が選択された第２の１／２分周回路１１は、同期信号インターフェースを介して入力された同期信号に同期させて１／２クロック信号の周波数を分周する。同期信号インターフェースを介して入力された同期信号は、隣接するレーンが備える第２の１／２分周回路１１が生成した同期信号である。そして、スレーブ状態が選択された第２の１／２分周回路１１は、同期信号インターフェースを介して入力された同期信号に基づいて生成した信号を同期信号として隣接するレーンの第２の１／２分周回路１１に出力する。
【００５２】
第一実施の形態によるパラレルシリアル変換回路１０において、１／４クロック信号、１／２クロック信号、クロック信号ＣＬＫが入力する各段のマルチプレクサ部の動作については、比較例と同じ動作を行うため説明を省略する。次に、１／２分周回路１１の動作に基づくレーン間の同期動作について説明する。
【００５３】
図１に示すように、第１の１／２分周回路１１と第２の１／２分周回路１１は、それぞれに、隣接するレーン間で同期信号のインターフェースを行う。つまり、レーン０が備える第１の１／２分周回路１１は、レーン１が備える第１の１／２分周回路１１に対して分周動作の基準となる同期信号を出力する。レーン１の第１の１／２分周回路１１は、レーン２が備える第１の１／２分周回路１１に対して分周動作の基準となる同期信号を出力する。第２の１／２分周回路１１についても同様である。レーン０の第２の１／２分周回路１１は、レーン１が備える第２の１／２分周回路１１に対して分周動作の基準となる同期信号を出力する。レーン１の第２の１／２分周回路１１は、レーン２が備える第２の１／２分周回路１１に対して分周動作の基準となる同期信号を出力する。
【００５４】
このように、各レーンの第１の１／２分周回路１１を、分周回路が備える同期信号インターフェースを介して鎖状に接続することにより、分周動作の基準となる同期信号を共有することができる。各レーンの第１の１／２分周回路１１は、隣接するレーンからインターフェースされる同期信号を基準として分周動作を行うことにより、レーン間で同期する１／２クロック信号を得ることができる。そして、レーン間で同期が取られた１／２クロック信号は、各レーンの中段のマルチプレクサ部に供給される。中段のマルチプレクサ部では、供給された１／２クロック信号に同期して調整された直列データを生成し出力するが、直列データは、全レーンに同期するタイミングで出力されることとなる。
【００５５】
各レーンの、第２の１／２分周回路１１についても第１の１／２分周回路１１と同様である。すなわち、各レーンの第２の１／２分周回路１１を、分周回路が備える同期信号インターフェースを介して鎖状に接続することにより、分周動作の基準となる同期信号が共有できる。この結果、レーン間で同期する１／４クロック信号が得られる。このレーン間で同期する１／４クロック信号は、各レーンの初段のマルチプレクサ部に入力する。従って、レーン間で同期する１／４クロック信号によって調整された、各レーンの初段のマルチプレクサ部出力は、全レーンに同期するタイミングで出力されることとなる。各レーン
の初段のマルチプレクサ部出力は、４ラインの直列データである。
【００５６】
第一実施の形態によるパラレルシリアル変換回路１０では、１／４クロック信号が供給される初段マルチプレクサ部の直列データ（４ライン×３レーン）出力が、全レーンに同期するタイミングで中段のマルチプレクサ部に入力する。そして、中段のマルチプレクサ部に入力された４ラインの直列データは、さらに、レーン間で同期する１／２クロック信号によって調整された２ラインの並列する直列データとなる。そして、１／２クロック信号によって調整された２ラインの直列データは、全レーンに同期するタイミングで終段のマルチプレクサ部に入力する。終段のマルチプレクサ部では、並列入力された２ラインの直列データは、全レーンに共通するクロック信号ＣＬＫに同期して単一ビットのデータ列に調整される。このため、レーン間の終段のマルチプレクサ部の出力データは、全レーンで同期するタイミングでビット変化を行う直列データとなり、レーン間の同期が実現できる。
【００５７】
次に、第一実施の形態によるパラレルシリアル変換回路１０を備えた情報処理装置の電源投入時について、レーン間にスキューが発生した場合の同期動作について説明する。電源投入時は、比較例と同様に、パラレルシリアル変換回路１０が備える各１／２分周回路１１の初期状態が不確定となる。このため、各１／２分周回路１１の出力値は不特定の状態となる。比較例で説明したように、この不特定の状態では、各マルチプレクサ部の直列データ出力は、どのタイミングで調整して出力されるかが不明となる。このため、各パラレルシリアル変換回路１０の出力は、レーン毎にビット変化を行う直列データとなり、レーン間にスキューが発生する。
【００５８】
比較例のパラレルシリアル変換回路５０は、レーン間スキューの解消を行うため、各１／２分周回路５１に入力されたリセット信号ＲＳＴを使用する。パラレルシリアル変換回路５０は、リセット信号ＲＳＴのステータス状態を全レーンで一斉に変化させる。この結果、比較例のパラレルシリアル変換回路５０は、各１／２分周回路５１の出力ステータスのリセットを行っていた。そして、比較例のパラレルシリアル変換回路５０は、リセット後に入力される最初のクロック信号のタイミングでレーン間の再同期を取る。レーン間の再同期が行われたパラレルシリアル変換回路５０は、各１／２分周回路５１の分周動作のレーン間再同期を行い、レーン間スキューの解消を行っていた。これに対し、本実施形態では、レーン毎に入力される、マスタ／スレーブ切替信号ＳＥＬの信号ステータスを、例えば、レーン０をマスタステータスに、レーン１，２をスレーブステータスに設定しておくことにより、レーン間に発生したスキューが自然に解消されることとなる。
【００５９】
第一実施の形態によるパラレルシリアル変換回路１０の１／２分周回路１１は、既述したように分周動作の基準となる同期信号のインターフェースを有する。そして、１／２分周回路１１は、隣接するレーンとの間で同期信号の共有が可能である。ここで、全レーンがスレーブ状態であれば、同期信号インターフェースを介して入力された同期信号を基準として各１／２分周回路１１は分周動作を行う。その結果、各１／４クロック信号，各１／２クロック信号は同期するタイミングで変化することとなる。本実施形態では、１つのレーンをマスタ状態に設定し、マスタレーンで生成された同期信号をスレーブレーンにインターフェースする。その結果、本実施形態の各パラレルシリアル変換回路１０は、１／２分周回路１１の不定出力によって生じたレーン間のスキューが解消できる。レーン間スキューの解消後には、各パラレルシリアル変換回路１０は、マスタレーンで生成される同期信号を分周動作の同期基準とし、スレーブレーンが分周動作を行う。このため、本実施形態の各パラレルシリアル変換回路１０は、レーン間の直列データを再同期させて出力できることとなる。
【００６０】
図１に例示されるパラレルシリアル変換回路１０では、例えば、レーン１，レーン２に
供給されるマスタ／スレーブ切替信号ＳＥＬをスレーブ状態とする。そして、レーン０に入力されるマスタ／スレーブ切替信号ＳＥＬのステータスをマスタ状態に切替える、といった処理が例示できる。レーン毎に供給されるマスタ／スレーブ切替信号ＳＥＬは、第１および第２の１／２分周回路１１で共通する。このため、以下の説明においては、主に第１の１／２分周回路１１について同期動作を説明する。
【００６１】
レーン０の第１の１／２分周回路１１をマスタ状態とする。レーン０の第１の１／２分周回路１１は、マスタ／スレーブ切替信号ＳＥＬのステータス変化に従って、分周動作を行うための同期基準を自回路で生成する信号に切替える。そして、レーン０の第１の１／２分周回路１１は、自回路で生成した信号を、分周動作の基準となる同期信号として隣接するレーン１に出力する。レーン１への同期信号出力は、同期信号インターフェースを介して行う。また、レーン０の第１の１／２分周回路１１は、自回路で生成した同期基準に同期させて、入力された原振周波数のクロック信号ＣＬＫを分周する。レーン０の第１の１／２分周回路１１で分周された１／２クロック信号は、レーン０の中段のマルチプレクサ部及び第２の１／２分周回路１１に入力する。
【００６２】
レーン０の第１の１／２分周回路１１から出力された同期信号は、レーン１の第１の１／２分周回路１１に入力する。レーン間の同期信号の授受は、レーン０及びレーン１の第１の１／２分周回路１１が備える同期信号インターフェースを介して行われる。同期信号インターフェースを介してレーン１に出力された同期信号は、レーン１の第１の１／２分周回路１１に入力する。スレーブ状態のレーン１の第１の１／２分周回路１１は、同期信号インターフェースを介して入力された同期信号を基準として分周動作を行う。レーン１の第１の１／２分周回路１１は、入力された同期信号に同期して原振周波数のクロック信号ＣＬＫを分周する。レーン１の第１の１／２分周回路１１で生成された１／２クロック信号は、レーン０の１／２クロック信号と同期した状態で、レーン１の中段のマルチプレクサ部及び第２の１／２分周回路１１に入力する。そして、スレーブ状態であるレーン１の第１の１／２分周回路１１は、分周動作の基準となった同期信号を、同期信号インターフェースを介してレーン２に出力する。
【００６３】
レーン１の第１の１／２分周回路１１から、同期信号インターフェースを介してレーン２に出力された同期信号は、レーン２の第１の１／２分周回路１１に入力する。スレーブ状態のレーン２においてもレーン１と同様に、同期信号インターフェースを介して入力された同期信号を基準として分周動作を行う。レーン２の第１の１／２分周回路１１は、入力された同期信号に同期させて原振周波数のクロック信号ＣＬＫを分周し、レーン２の１／２クロック信号を生成する。レーン２の第１の１／２分周回路１１で生成された１／２クロック信号は、レーン１の１／２クロック信号と同期が取られた状態で、レーン２の中段のマルチプレクサ部及び第２の１／２分周回路１１に入力する。
【００６４】
以上から、第一実施の形態のパラレルシリアル変換回路１０は、レーン０に入力されたマスタ／スレーブ切替信号ＳＥＬのステータスをマスタ状態に設定し、他レーンをスレーブ状態とすることで、レーン間の各クロック信号の同期が行える。レーン１の第１の１／２分周回路１１で生成する１／２クロック信号は、レーン０の第１の１／２分周回路１１で生成する１／２クロック信号に同期する。レーン２の第１の１／２分周回路１１で生成する１／２クロック信号は、レーン１の第１の１／２分周回路１１で生成する１／２クロック信号に同期する。このように、全レーンの１／２クロック信号は、マスタ状態に設定されたレーン０の１／２クロック信号と同期が取られた状態となる。このレーン間の分周動作の同期は、第２の１／２分周回路１１についても同様である。すなわち、スレーブ状態のレーン１，レーン２の第２の１／２分周回路１１で分周された１／４クロック信号は、マスタ状態のレーン０の第２の１／２分周回路１１で分周された１／４クロック信号に同期する。
【００６５】
このように、本実施形態のパラレルシリアル変換回路１０間では、１／４クロック信号，１／２クロック信号，クロック信号ＣＬＫが、全レーンで同期が取られたタイミングで変化する。各クロック信号は、各レーンに入力された８ビット並列データを調整して直列データに変換するための信号である。各クロック信号の同期は、単一レーンのマスタ／スレーブ切替信号ＳＥＬのステータス設定で実行できる。
【００６６】
本実施形態では、電源投入時に発生するレーン間スキューの解消は、複数レーンを、レーン０のマスタ／スレーブ切替信号ＳＥＬをマスタに、レーン１，レーン２のマスタ／スレーブ切替信号ＳＥＬをスレーブに設定した状態にして、回路全体を構成しておくことにより、クロック同期信号の全てのレーンへの伝搬が完了すると同時に自然に解消される。このため、レーン相互間の再同期が実現することとなる。
【００６７】
このように、本実施形態によれば、各１／２分周回路１１は同期信号インターフェースを備える。各１／２分周回路１１は、分周動作の基準となる同期信号を隣接するレーンにインターフェースできる。その結果、レーン間の同期動作が可能となる。各１／２分周回路１１は、複数レーンのうち何れかのレーンを基準となるマスタに設定し、他のレーンをスレーブに設定した状態で動作させればよい。本実施形態では、マスタに設定された基準となるレーンの１／２分周回路１１が生成する同期信号が鎖状に接続された同期信号インターフェースを介してスレーブに設定された他のレーンに常時伝搬していくため、特段の操作もなく、レーン間の各クロック信号が同期することとなる。そして、レーン間生じたスキューは自然に解消される。
【００６８】
本実施形態では、全レーンに共通のリセット信号は使用しない。そのため、パラレルシリアル変換回路１０は、リセット信号分配のための複雑なタイミング調整機能を有する分配回路を含まない。また、本実施の形態では、レーン間の同期を取るための回路構成が容易である。そして、本実施形態ではデータ伝送速度が高速化しても、マスタに選択されたレーンとスレーブに選択された隣接するレーンとの間の直列データ出力を１ＵＩ（データ時間幅）以内に整列して同期させることが可能となる。
【００６９】
次に、第一実施の形態によるパラレルシリアル変換回路１０の詳細な回路を例示して、各部の動作およびタイミングを説明する。
【００７０】
＜パラレルシリアル変換回路１０＞
図２に、パラレルシリアル変換回路１０の一例を示す。図２のパラレルシリアル変換回路１０は、８ビットの並列入力されたデータをクロック信号ＣＬＫで調整し、単一ビット列の直列データとして出力する単一レーンの例示である。図２のパラレルシリアル変換回路１０では、第１の１／２分周回路１１Ａ、第２の１／２分周回路１１Ｂを備える。８ビットの並列入力されたデータをクロック信号ＣＬＫで調整するためである。パラレルシリアル変換回路１０で変換された８ビット直列データは、ＣＬＫ周期で規定される時間幅で変化し、ＣＬＫ周期に同期して出力される。第１の１／２分周回路１１Ａおよび第２の１／２分周回路１１Ｂには共通にマスタ／スレーブ切替信号ＳＥＬが供給される。各１／２分周回路１１は、“２入力１出力”のマルチプレクサ１，Ｄ−フリップフロップ３，インバータ４を有する。
【００７１】
また、パラレルシリアル変換回路１０は複数のシリアル出力回路１２を備える。各シリアル出力回路１２は、“２入力１出力”のマルチプレクサ１，Ｄ−フリップフロップ２を有する。８ビットの並列入力されたデータを変換するために、パラレルシリアル変換回路１０は、初段のマルチプレクサ部１３Ａ、中段のマルチプレクサ部１３Ｂ、終段のマルチプレクサ部１３Ｃを備える。
【００７２】
初段のマルチプレクサ部１３Ａは４回路のシリアル出力回路１２を備え、各シリアル出力回路１２には、第２の１／２分周回路１１Ｂで分周した１／４クロック信号が供給される。中段のマルチプレクサ部１３Ｂは２回路のシリアル出力回路１２を備え、各シリアル出力回路１２には、第１の１／２分周回路１１Ａで分周した１／２クロック信号が供給される。そして、終段のマルチプレクサ部１３Ｃは単一のシリアル出力回路１２を備え、原振周波数のクロック信号ＣＬＫが供給される。
【００７３】
パラレルシリアル変換回路１０に入力された８ビット並列データは、初段のマルチプレクサ部１３Ａによって４ラインの直列データに変換される。４ラインの直列データは、第２の１／２分周回路１１Ｂで分周された１／４クロック信号によって調整された直列データである。変換された各ラインの直列データは、１／４クロックのステータス周期で規定される時間幅で変化し、１／４クロック周期に同期する。初段のマルチプレクサ部１３Ａで調整された４ラインの直列データは中段のマルチプレクサ部１３Ｂに入力される。
【００７４】
中段のマルチプレクサ部１３Ｂに入力された４ラインの直列データは、第１の１／２分周回路１１Ａで分周された１／２クロック信号によって２ラインの直列データに変換される。変換された各ラインの直列データは、１／２クロックのステータス周期で規定される時間幅で変化し、１／２クロック周期に同期する。中段のマルチプレクサ部１３Ｂで調整された２ラインの直列データは、終段のマルチプレクサ部１３Ｃに入力される。
【００７５】
終段のマルチプレクサ部１３Ｃでは、原振周波数のクロック信号ＣＬＫによって２ラインの各直列データがさらに調整される。原振周波数のクロック信号ＣＬＫによって調整された２ラインの各直列データは、単一ビット列の直列データに変換される。変換された単一ビット列の直列データは、クロック信号ＣＬＫのステータス周期で規定される時間幅で変化し、ＣＬＫ周期に同期する。終段のマルチプレクサ部１３Ｃの出力データは、パラレルシリアル変換回路１０に入力された８ビット並列データが調整された直列データである。
【００７６】
図２に示すパラレルシリアル変換回路１０において、クロック信号ＣＬＫが、「第２のクロック周期のクロック信号」の一例であり、１／２分周回路１１で分周された１／２クロック信号及び１／４クロック信号が「第１のクロック周期のクロック信号」の一例である。また、図２に示すパラレルシリアル変換回路１０において、クロック信号ＣＬＫが入力する終段のマルチプレクサ部１３Ｃが備えるシリアル出力回路１２が「シリアル出力回路」の一例である。また、図２に示すパラレルシリアル変換回路１０において、１／２分周回路１１で分周された信号が入力する初段のマルチプレクサ部１３Ａ及び中段のマルチプレクサ部１３Ｂが備えるシリアル出力回路１２が「並列入力回路」の一例である。
【００７７】
１／２分周回路１１，シリアル出力回路１２のマルチプレクサ１は、複数の入力信号から１つの信号を選択して出力する論理回路である。図２のパラレルシリアル変換回路１０では、マルチプレクサ１は、「０」側端子に入力された信号と「１」側端子に入力された信号とをセレクタＳに入力されるステータスに従って選択する。セレクタＳのステータスに従って選択された入力信号は、マルチプレクサ１の出力信号として出力される。尚、マルチプレクサ１のセレクタＳの切替ステータスは、“０”状態で「０」側端子に入力された信号を、“１”状態で「１」側端子に入力された信号を選択する。
【００７８】
シリアル出力回路１２のＤ−フリップフロップ２は、クロック信号に同期して動作する論理回路である。Ｄ−フリップフロップ２に入力されるクロック信号は、クロック信号周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号は、クロック信号周期で立ち上がり，立ち下がりを繰り返す。Ｄ−フリップフロップ２は
、入力されたクロック信号の立ち下がりであるネガティブエッジで作動する。
【００７９】
Ｄ−フリップフロップ２は、「Ｄ」側端子に入力された信号状態をクロック信号の立ち下がりで保持し、クロック信号周期で繰り返される次の立ち下りが入力されるまで保持状態を維持する。クロック信号の立ち下がりで保持された「Ｄ」側端子入力の信号状態は、Ｄ−フリップフロップ２の出力として「Ｑ」側端子から出力される。尚、クロック信号の立ち下がりで保持された信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち下がりが入力される迄の間は変化しない。Ｄ−フリップフロップ２の出力の信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち下がりが入力される迄の間に「Ｄ」側端子の入力状態が変化しても変化しない。
【００８０】
１／２分周回路１１のＤ−フリップフロップ３は、クロック信号に同期して動作する論理回路である。Ｄ−フリップフロップ３に入力されるクロック信号は、クロック信号周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号は、クロック信号周期で立ち上がり，立ち下がりを繰り返す。図２に示すパラレルシリアル変換回路１０では、Ｄ−フリップフロップ３は、入力されたクロック信号の立ち上がりであるポジティブエッジで作動する。なお、Ｄ−フリップフロップ２とＤ−フリップフロップ３のエッジ動作の相互関係は逆であってもよい。つまり、Ｄ−フリップフロップ２がポジティブエッジで動作する場合には、Ｄ−フリップフロップ３はネガティブエッジで動作してもよい。
【００８１】
Ｄ−フリップフロップ３は、「Ｄ」側端子に入力された信号状態をクロック信号の立ち上がりで保持し、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力されるまで保持状態を維持する。クロック信号の立ち上がりで保持された「Ｄ」側端子入力の信号状態は、Ｄ−フリップフロップ３の出力として「Ｑ」側端子から出力される。尚、クロック信号の立ち上がりで保持された信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力される迄の間は変化しない。Ｄ−フリップフロップ３の出力の信号状態は、クロック信号周期で繰り返される次のクロック信号の立ち上がりが入力される迄の間に「Ｄ」側端子の入力状態が変化しても変化しない。
【００８２】
１／２分周回路１１のインバータ４は、入力された信号を反転させて出力する論理回路である。例えば、入力論理値が「１」の状態では反転された論理値である「０」が出力され、「０」の状態では反転された論理値である「１」が出力される。
【００８３】
＜１／２分周回路１１の動作＞
次に、第１の１／２分周回路１１Ａを例として１／２分周回路１１の回路動作について説明する。パラレルシリアル変換回路１０に供給されたクロック信号ＣＬＫは、第１の１／２分周回路１１ＡのＤ−フリップフロップ３のクロック信号入力端子に入力される。Ｄ−フリップフロップ３では、クロック信号ＣＬＫの立ち上がりに同期して「Ｄ」側端子に入力される信号状態を保持し、「Ｑ」側端子から出力する。従って、Ｄ−フリップフロップ３の「Ｑ」側端子出力はクロック信号ＣＬＫの立ち上がりに同期し、クロック信号ＣＬＫの２倍の長さの周期で変化する。
【００８４】
Ｄ−フリップフロップ３の「Ｑ」側端子出力信号は、分岐してインバータ４に入力される。インバータ４では、入力された信号の論理値が反転されて出力される。このため、Ｄ−フリップフロップ３の「Ｑ」側端子出力信号の立ち上がりは、論理値が反転した立ち下がりとなってインバータ４から出力される。また、Ｄ−フリップフロップ３の「Ｑ」側端子出力信号の立ち下がりは、論理値が反転した立ち上がりとなってインバータ４から出力される。このように、論理値が反転されるインバータ４を介することにより、例えば、クロック信号のように周期的に変化する信号の入出力間の位相は、約半周期分だけシフトす
ることができる。このため、１／２分周回路１１では、Ｄ−フリップフロップ３の「Ｑ」側端子出力とインバータ４出力の信号位相は、相対的に約半周期分だけシフトした関係となる。
【００８５】
インバータ４の出力信号は、１／２分周回路１１が備えるマルチプレクサ１の「０」側端子に入力される。そして、１／２分周回路１１が備えるマルチプレクサ１の「１」側端子には、隣接するレーンからインターフェースされた同期信号が入力される。１／２分周回路１１のマルチプレクサ１は、セレクタＳに入力されるステータス（“１”ｏｒ“０”）に従って「０」側端子の入力信号と「１」側端子の入力信号を切替えて出力する。よって、マルチプレクサ１のセレクタＳに供給されるマスタ／スレーブ切替信号ＳＥＬのステータスを切り替えることにより、Ｄ−フリップフロップ３の「Ｄ」側端子の入力信号状態が選択できることとなる。
【００８６】
図２に例示する１／２分周回路１１では、マスタ／スレーブ切替信号ＳＥＬのステータスを“０”（マスタ状態）とすることで、インバータ４を介して論理値が反転したＤ−フリップフロップ３の「Ｑ」側端子の出力信号が選択できる。また、マスタ／スレーブ切替信号ＳＥＬのステータスを“１”（スレーブ状態）とすれば、隣接するレーンからインターフェースされた同期信号が選択できる。マスタ／スレーブ切替信号ＳＥＬによって選択されたマルチプレクサ１の出力信号は、Ｄ−フリップフロップ３の「Ｄ」側端子に入力される。Ｄ−フリップフロップ３は、「Ｄ」側端子に入力されたマルチプレクサ１の出力信号をクロック信号ＣＬＫの立ち上がりで保持する。そして、Ｄ−フリップフロップ３は、ＣＬＫ周期で繰り返される次のクロック信号ＣＬＫの立ち上がりが入力されるまで、保持した信号を「Ｑ」側端子から出力し続ける。従って、Ｄ−フリップフロップ３の「Ｑ」側端子から出力される信号は、クロック信号ＣＬＫの周期でステータスが変化する信号となる。つまり、Ｄ−フリップフロップ３の「Ｑ」側端子から出力される信号は、クロック信号ＣＬＫの周波数が１／２に分周された１／２クロック信号となる。１／２クロック信号は、クロック信号ＣＬＫの２倍の長さの周期で変化する。なお、図２からも明らかなように、マルチプレクサ１の「０」側端子に入力されたインバータ４の出力信号は、隣接するレーンの１／２分周回路１１に入力する同期信号としてインターフェースされる。
【００８７】
図２に例示する１／２分周回路１１では、マスタ状態が選択された場合、インバータ４を介して論理値が反転し、約半周期分だけシフトした「Ｑ」側端子の出力信号がＤ−フリップフロップ３の「Ｄ」側端子に入力する。インバータ４の出力信号は、Ｄ−フリップフロップ３に供給されるクロック信号ＣＬＫに同期してステータス状態が周期的に変化する信号である。従って、Ｄ−フリップフロップ３では、クロック信号ＣＬＫの立ち上がりに合わせ、安定したステータス状態でインバータ４の出力信号が「Ｄ」側端子に供給されることとなる。このため、Ｄ−フリップフロップ３を備える１／２分周回路１１は、常に安定した１／２クロック信号を提供できる。
【００８８】
また、１／２分周回路１１では、スレーブ状態が選択された場合には、隣接するレーンからインターフェースされた同期信号がＤ−フリップフロップ３の「Ｄ」側端子に入力される。既述したように、図２に例示された１／２分周回路１１では、マルチプレクサ１の「０」側端子の入力信号が同期信号として隣接するレーンにインターフェースされる。つまり、１／２分周回路１１からインターフェースされる同期信号は、インバータ４を介して論理値が反転し、約半周期分だけシフトしたＤ−フリップフロップ３の「Ｑ」側端子の出力信号である。従って、マスタ状態と同様に、インターフェースされた同期信号がＤ−フリップフロップ３の「Ｄ」側端子に入力されることになる。このため、隣接するレーンのクロック信号ＣＬＫの立ち上がりに合わせ、ステータス状態が周期的に変化する信号が「Ｄ」側端子に供給される。従って、スレーブ状態においても１／２分周回路１１は、常安定した１／２クロック信号を提供できることとなる。
【００８９】
このように、図２に例示する１／２分周回路１１では、マスタ／スレーブ状態に依らず、分周動作の基準となる安定した同期信号が得られることとなる。そして、１／２分周回路１１は、インバータ４を介して論理値を反転させ、約半周期分だけシフトしたＤ−フリップフロップ３の「Ｑ」側端子の出力信号を同期信号として隣接するレーンにインターフェースする。この結果、隣接するレーン間で同期が取られた分周信号（１／２クロック信号、１／４クロック信号）が得られることとなる。その結果、レーン数が３以上であったとしても、分周信号はレーン間で同期することとなる。
【００９０】
＜シリアル出力回路１２の動作＞
次に、図２に例示する終段のマルチプレクサ部１３Ｃが備えるシリアル出力回路１２を例にして、シリアル出力回路１２の回路動作を説明する。図２に例示されるマルチプレクサ部１３Ｃのシリアル出力回路１２では、原振周波数のクロック信号ＣＬＫは、マルチプレクサ１，Ｄ−フリップフロップ２に入力する。クロック信号ＣＬＫは、マルチプレクサ１のセレクタＳに入力する。マルチプレクサ１は、クロック信号ＣＬＫのステータス変化に同期してマルチプレクサ１の出力を切り替える。クロック信号ＣＬＫのステータスは、ＣＬＫ周期で規定される時間幅で変化する。マルチプレクサ１は、クロック信号ＣＬＫのステータスが“０”の場合に、「０」側端子に入力された信号を選択して出力する。また、クロック信号ＣＬＫのステータスが“１”の場合には、「１」側端子に入力された信号を選択して出力する。マルチプレクサ１のセレクタＳに入力されたクロック信号ＣＬＫはＣＬＫ周期で規定される時間幅で周期的に変化し、ステータス“０”と“１”を交互に繰返す。このため、マルチプレクサ１の「Ｚ」側端子には、クロック信号ＣＬＫに同期して整列された、「０」側端子に入力された信号と「１」側端子に入力された信号とのビット列が連続して出力される。
【００９１】
図２に例示するマルチプレクサ部１３Ｃのシリアル出力回路１２では、原振周波数のクロック信号ＣＬＫは、Ｄ−フリップフロップ２のクロック入力端子に供給される。Ｄ−フリップフロップ２は、入力されたクロック信号ＣＬＫの立ち下がりであるネガティブエッジで作動する。クロック信号ＣＬＫは、ＣＬＫ周期で規定される所定の時間幅で周期的に信号レベルが変化する信号である。クロック信号ＣＬＫは、ＣＬＫ周期で立ち上がり，立ち下がりを繰り返す。Ｄ−フリップフロップ２は、クロック信号ＣＬＫの立ち下がりに同期して「Ｄ」側端子に入力される信号状態を保持し、「Ｑ」側端子から出力する。Ｄ−フリップフロップ２の「Ｑ」側端子から出力された信号は、マルチプレクサ１の「１」側端子に入力する。Ｄ−フリップフロップ２の「Ｑ」側端子の出力信号はクロック信号ＣＬＫの立ち下がりに同期して変化する。そして、出力される「Ｑ」側端子の信号状態は、ＣＬＫ周期で繰り返される次のクロック信号ＣＬＫの立ち下がりが入力するまでの間は変化しない。つまり、マルチプレクサ１の「１」側端子に入力された信号状態は、クロック信号ＣＬＫ周期で規定される所定の時間幅内では変化しない。
【００９２】
マルチプレクサ部１３Ｃのシリアル出力回路１２では、マルチプレクサ１の「１」側端子に入力する信号のステータスは、クロック信号ＣＬＫの立ち下がりの周期で変化する。一方、マルチプレクサ１の「０」側端子に入力する信号のステータスは、クロック信号ＣＬＫの立ち上がりの周期で変化する。マルチプレクサ１は、クロック信号ＣＬＫのステータス変化に同期してマルチプレクサ１の出力を切り替える。従って、マルチプレクサ１は、１／２ＣＬＫ周期のデータ時間幅を有する「１」側端子の入力信号ステータス及び「０」側端子の入力信号ステータスを１ＣＬＫ周期内で連続して出力する。
【００９３】
＜レーン間同期動作＞
次に、図３および図４を用いて、１／２分周回路１１，シリアル出力回路１２を備えたパラレルシリアル変換回路のレーン間同期動作について説明する。図３および図４は、レ
ーン間同期動作を説明するための図である。図３は、４ビットの並列入力データを直列データに変換するパラレルシリアル変換回路の例示である。図３に例示するパラレルシリアル変換回路は、単一の１／２分周回路１１，２回路のシリアル出力回路１２を有する初段のマルチプレクサ部１３ｄ，単一のシリアル出力回路１２を有する終段のマルチプレクサ部１３ｅを備える。図３では、パラレルシリアル変換回路１０ａがレーン０として４ビット直列データＳＤ０を出力する。また、パラレルシリアル変換回路１０ｂがレーン１として４ビット直列データＳＤ１を出力する。レーン０には４ビット並列データＰＤ０が入力し、レーン１には４ビット並列データＰＤ１が入力する。ＰＤ０，ＰＤ１は、同期が取られたタイミングで変化する。図４は、図３に例示された２レーンのパラレルシリアル変換回路のタイムチャートである。
【００９４】
図３，図４に例示するように、レーン０に入力する４ビットの並列データＰＤ０は、所定の周期で変化するデータ列Ａ０，Ｂ０，Ｃ０である。そして、レーン１に入力する４ビットの並列データＰＤ１は、ＰＤ０と同期して変化するデータ列Ａ１，Ｂ１，Ｃ１である。各データ列は４ビットのデータブロック［０〜３］を有する。データブロックはビット値から構成される。例えば、データ列Ａ０は、ビットデータＡ０［０］，Ａ０［１］，Ａ０［２］，Ａ０［３］という各１ビットの合計４ビットのデータブロックである。データ列Ｂ０，Ｂ１、Ｃ０，Ｃ１についても同様である。レーン０の出力である４ビット直列データＳＤ０は、４ビットの並列データＰＤ０の各データ列が備えるデータブロックがそれぞれに調整されたものである。一例として、データ列Ａ０のデータブロック［０〜３］が調整された場合には、“Ａ０［０］”，“Ａ０［１］”，“Ａ０［２］”，“Ａ０［３］”の各単一ビット値が順に連続した直列データとなる。レーン１の出力である４ビット直列データＳＤ１についても同様であり、４ビットの並列データＰＤ１の各データ列が備えるデータブロックがそれぞれに調整されたものである。
【００９５】
図３に例示するパラレルシリアル変換回路には、レーン毎にマスタ／スレーブ切替信号ＳＥＬが供給される。また、全レーンに共通に、原振周波数のクロック信号ＣＬＫが供給される。マスタ／スレーブ切替信号ＳＥＬは、１／２分周回路１１のマルチプレクサ１に入力する。レーン０のマスタ／スレーブ切替信号ＳＥＬのステータスは“０”状態であり、レーン間同期を取るための同期信号マスタに設定されている。従って、レーン０の１／２分周回路１１は、自回路で分周動作の基準となる信号を生成する。レーン０の１／２分周回路１１は、Ｄ−フリップフロップ３の「Ｑ」側端子の出力信号を、インバータ４を介して論理値を反転させることにより、分周動作の基準となる信号を生成する。インバータ４の出力信号は、１／２分周回路１１のマルチプレクサ１を介してＤ−フリップフロップ３の「Ｄ」側端子に入力される。レーン０の１／２分周回路１１は、Ｄ−フリップフロップ３の「Ｄ」側端子に入力される分周動作の基準となる信号から原振周波数の１／２周波数を有する１／２クロック信号Ｘ０を生成する。１／２クロック信号Ｘ０は、レーン０の１／２分周回路１１に供給されたクロック信号ＣＬＫを分周したクロック信号である。また、レーン０の１／２分周回路１１は、分周動作の基準となるインバータ４の出力信号を、分周動作の基準となる同期信号出力ＩＸ０として隣接するレーン１にインターフェースする。
【００９６】
図３に例示する、レーン１のマスタ／スレーブ切替信号ＳＥＬのステータスは“１”状態であり、レーン間同期を取るための同期信号スレーブに設定されている。従って、レーン１の１／２分周回路１１は、隣接するレーン０からインターフェースされた同期信号出力ＩＸ０を分周動作の基準とする。同期信号出力ＩＸ０は、レーン１の１／２分周回路１１が備えるマルチプレクサ１に同期信号インターフェースを介して入力される。レーン１のマルチプレクサ１にインターフェースされた同期信号出力ＩＸ０は、「１」側端子に入力する。レーン１の１／２分周回路１１は、マルチプレクサ１の「１」側端子に入力された同期信号出力ＩＸ０を、当レーンでの分周動作の基準となる同期信号として選択する。
選択された同期信号出力ＩＸ０は、マルチプレクサ１の「Ｚ」側端子に出力される。マルチプレクサ１の「Ｚ」側端子に出力された同期信号出力ＩＸ０は、レーン１の１／２分周回路１１が備えるＤ−フリップフロップ３の「Ｄ」側端子に入力する。Ｄ−フリップフロップ３は、「Ｄ」側端子に入力された同期信号出力ＩＸ０の信号状態をクロック信号ＣＬＫの立ち上がりで保持する。クロック信号ＣＬＫの立ち上がりで保持された同期信号出力ＩＸ０の信号状態は、Ｄ−フリップフロップ３の「Ｑ」側端子から出力される。レーン１の１／２分周回路１１が備えるＤ−フリップフロップ３に入力するクロック信号ＣＬＫは、レーン０と共通の信号である。
【００９７】
図４において、レーン０の同期信号出力ＩＸ０は、クロック信号ＣＬＫに同期して変化する。そして、同期信号出力ＩＸ０は、クロック信号ＣＬＫの２倍の長さの周期で信号状態が変化する。従って、クロック信号ＣＬＫの立ち上がりで保持されたレーン１のＤ−フリップフロップ３の「Ｑ」側端子の出力は、レーン０の１／２分周回路１１で生成された１／２分周信号Ｘ０と同時のタイミングで変化するレーン１の１／２クロック信号Ｘ１となる。この結果、同期信号マスタに設定されたレーン０の１／２クロック信号Ｘ０と、レーン０から同期信号出力ＩＸ０がインターフェースされたスレーブ状態のレーン１の１／２クロック信号Ｘ１とは、同期することとなる。
【００９８】
このように、隣接するレーン間で分周動作の基準となる同期信号をインターフェースさせることにより、並列データを調整するための分周クロック信号の安定した同期が得られることとなる。図３においては、レーン０で生成された１／２クロック信号Ｘ０と、レーン１で生成された１／２クロック信号Ｘ１とは同期のタイミングで変化する。
【００９９】
尚、レーン１の１／２分周回路１１で生成された１／２クロック信号Ｘ１は、インバータ４を介して論理値が反転される。インバータ４の反転出力は、分周動作の基準となる同期信号出力ＩＸ１として隣接するレーンにインターフェースされる。例えば、スレーブ状態に設定された隣接するレーンは、同期信号出力ＩＸ１を当レーンの分周動作の基準となる同期信号として選択するので、隣接するレーンで生成された１／２クロック信号とレーン１の１／２クロック信号Ｘ１とは同期することとなる。
【０１００】
図３に例示する、１／２分周回路１１のＤ−フリップフロップ３の「Ｑ」側端子の出力は、１／２クロック信号として初段のマルチプレクサ部１３ｄに供給される。レーン０では、Ｄ−フリップフロップ３の「Ｑ」側端子の出力は、１／２クロック信号Ｘ０である。また、レーン１では、Ｄ−フリップフロップ３の「Ｑ」側端子の出力は、１／２クロック信号Ｘ１である。
【０１０１】
次に、図３に例示する、パラレルシリアル変換回路について説明する。なお、レーン０及びレーン１のパラレルシリアル変換処理は、同じ動作のため、レーン０の回路動作を例に説明し、適宜、レーン１の処理を説明するものとする。レーン０のパラレル変換回路１０ａは、１／２クロック信号Ｘ０で４ビット並列データＰＤ０の調整を行い、レーン１のパラレル変換回路１０ｂは、１／２クロック信号Ｘ１で４ビット並列データＰＤ１の調整を行う。各１／２クロック信号の相互関係は既述した通りである。
【０１０２】
図３に例示する、レーン０のパラレルシリアル変換回路１０ａは、初段のマルチプレクサ部１３ｄを有する。初段のマルチプレクサ部１３ｄは、２回路のシリアル出力回路１２を有する。レーン０に入力する４ビット並列データのうち、ＰＤ０［０］とＰＤ０［２］は、初段のマルチプレクサ部１３ｄが有する同一のシリアル出力回路１２に入力する。また、レーン０に入力する４ビット並列データのうち、ＰＤ０［１］とＰＤ０［３］は、初段のマルチプレクサ部１３ｄが有する同一のシリアル回路１２に入力する。ＰＤ０［０］とＰＤ０［２］が入力するシリアル出力回路１２は、１／２クロック信号Ｘ０で調整され
たラインＹ０の直列データを出力する。また、ＰＤ０［１］とＰＤ０［３］が入力するシリアル出力回路１２は、１／２クロック信号Ｘ０で調整されたラインＹ１の直列データを出力する。
【０１０３】
レーン０において、１／２クロック信号Ｘ０は、初段のマルチプレクサ部１３ｄに入力する。初段のマルチプレクサ１３ｄの各シリアル出力回路１２は、マルチプレクサ１，Ｄ−フリップフロップ２を有する。各シリアル出力回路１２において、１／２クロック信号Ｘ０は、マルチプレクサ１のセレクタＳに入力する。また、各シリアル出力回路１２において、１／２クロック信号Ｘ０は、Ｄ−フリップフロップ２のクロック信号入力端子に入力する。
【０１０４】
レーン０において、初段のマルチプレクサ部１３ｄの各マルチプレクサ１は、セレクタＳに入力された１／２クロック信号Ｘ０のステータスに合わせ、「０」側端子の入力信号と「１」側端子の入力信号とを選択して切り替え、「Ｚ」側端子から出力する。「Ｚ」側端子の出力信号は、１／２クロック信号Ｘ０のステータス変化の周期に同期して「０」側端子の入力信号と「１」側端子の入力信号とが交互に連続する直列データとなる。初段のマルチプレクサ部１３ｄの各マルチプレクサ１から出力される直列データは、終段のマルチプレクサ部１３ｅに入力される。
【０１０５】
レーン０において、初段のマルチプレクサ部１３ｄの各Ｄ−フリップフロップ２は、クロック信号入力端子に入力された１／２クロック信号Ｘ０の立ち下がりであるネガティブエッジで「Ｄ」側端子に入力された信号状態を保持し、「Ｑ」側端子から出力する。各Ｄ−フリップフロップ２の「Ｑ」側端子出力は、１／２クロック信号Ｘ０の周期で繰り返される次の立ち下がりが入力されるまでの間は変化しない。従って、各Ｄ−フリップフロップ２の「Ｑ」側端子の出力は、１／２クロック信号Ｘ０の周期に同期する。各Ｄ−フリップフロップ２の「Ｑ」側端子の出力は、同部のマルチプレクサ１の「１」側端子に入力する。
【０１０６】
図３において、レーン０に入力される４ビット並列データＰＤ０のＰＤ０［０］およびＰＤ０［１］は、初段のマルチプレクサ部１３ｄの各マルチプレクサ１の「０」側端子に入力する。また、ＰＤ０［２］およびＰＤ０［３］は、初段のマルチプレクサ部１３ｄの各Ｄ−フリップフロップ２の「Ｄ」側端子に入力する。尚、図３において、ＰＤ０［２］が入力されるＤ−フリップフロップ２の「Ｑ」側端子の出力はＱ０である。同様に、ＰＤ０［３］が入力されるＤ−フリップフロップ２の「Ｑ」側端子の出力はＱ１である。
【０１０７】
図４のタイムチャートに例示する、ＰＤ０［０］，ＰＤ０［１］，ＰＤ０［２］，ＰＤ０［３］は、レーン０のパラレルシリアル変換回路１０ａに入力する４ビット並列データの単一ビットの時系列の変化を示している。また、ＰＤ１［０］，ＰＤ１［１］，ＰＤ１［２］，ＰＤ１［３］は、レーン１のパラレルシリアル変換回路１０ｂに入力する４ビット並列データの単一ビットの時系列の変化を示している。レーン０のＰＤ０［０］には、Ａ０［０］，Ｂ０［０］，Ｃ０［０］と時系列で連続的に変化するデータ列が入力される。同様に、ＰＤ０［１］には、Ａ０［１］，Ｂ０［１］，Ｃ０［１］と時系列で連続的に変化するデータ列が入力される。ＰＤ０［２］には、Ａ０［２］，Ｂ０［２］，Ｃ０［２］と時系列で連続的に変化するデータ列が入力される。ＰＤ０［３］には、Ａ０［３］，Ｂ０［３］，Ｃ０［３］と時系列で連続的に変化するデータ列が入力される。レーン１のＰＤ１［０］，ＰＤ１［１］，ＰＤ１［２］，ＰＤ１［３］についても同様である。一例として、ＰＤ１［０］では、Ａ１［０］，Ｂ１［０］，Ｃ１［０］と時系列で連続的に変化するデータ列が入力される。尚、レーン０，レーン１における各データ列は同時のタイミングで変化する。
【０１０８】
図４に示すタイムチャートにおいて、ＰＤ０［０］，ＰＤ０［２］は、レーン０の初段のマルチプレクサ部１３ｄが有するシリアル出力回路１２に入力される並列データである。ＰＤ０［０］は、シリアル出力回路１２のマルチプレクサ１の「０」側端子に入力される。ＰＤ０［２］は、シリアル出力回路１２のＤ−フリップフロップ２の「Ｄ」側端子に入力される。既述したように、Ｄ−フリップフロップ２の「Ｄ」側端子に入力されたＰＤ０［２］は、１／２クロック信号Ｘ０の立ち下がりで保持され、「Ｑ」側端子から出力される。ＰＤ０［２］が入力するＤ−フリップフロップ２の「Ｑ」側端子の出力はＱ０である。
【０１０９】
図４に示すタイムチャートにおいて、Ｑ０は、１／２クロック信号Ｘ０の立ち下がりで保持したデータ列Ａ０［２］，Ｂ０［２］，Ｃ０［２］である。各データ列は、１／２クロック信号Ｘ０の周期で繰り返される次の立ち下がりが入力されるまでの間は変化しない。各データ列は、１／２クロック信号Ｘ０の周期で規定される時間幅を有する。レーン０の、ＰＤ０［０］とＰＤ０［２］が入力するシリアル出力回路１２のマルチプレクサ１には、図４に示す、ＰＤ０［０］のデータ列Ａ０［０］，Ｂ０［０］，Ｃ０［０］と、Ｑ０のデータ列Ａ０［２］，Ｂ０［２］，Ｃ０［２］が入力する。マルチプレクサ１は、「０」側端子に入力された信号と「１」側端子に入力された信号とを、セレクタＳに入力された１／２クロック信号Ｘ０のステータスに合わせて切り替えて、「Ｚ」側端子から出力する。レーン０のＰＤ０［０］の各データ列およびＱ０の各データ列が入力するマルチプレクサ１の「Ｚ」側端子の出力はＹ０である。
【０１１０】
図４に示すタイムチャートにおいて、Ｙ０には、１／２クロック信号Ｘ０のステータス変化に合わせ、順に、データ列Ａ０［０］，Ａ０［２］，Ｂ０［０］，Ｂ０［２］，Ｃ０［０］，Ｃ０［２］が出力されている。各データ列は、１／２クロック信号Ｘ０のステータス周期で規定される時間幅を有する。そして、各データ列は、１／２クロック信号Ｘ０のステータス周期に同期している。既述したように、Ｙ０に出力されるデータ列は、レーン０のシリアル出力回路１２に入力された並列データＰＤ０［０］とＰＤ０［２］とが調整されたデータ列である。このように、シリアル出力回路１２に入力する“２入力”の並列データは、同回路１２に入力されるクロック信号のステータス周期で調整された“１出力”の直列データとなる。直列データを構成する各データは、クロック信号のステータス周期で規定される時間幅を有し、クロック信号のステータス周期に同期する。図４に示すＹ０からも明らかなように、１／２クロック信号Ｘ０の１周期内に、“２入力”の並列データが連続して整列される。
【０１１１】
レーン０のＰＤ０［１］とＰＤ０［３］が入力するシリアル出力回路１２についても同様の変換処理が行われる。図４に示すタイムチャートにおいて、ＰＤ０［１］は、シリアル出力回路１２のマルチプレクサ１の「０」側端子に入力されるデータ列である。ＰＤ０［３］は、シリアル出力回路１２のＤ−フリップフロップ２の「Ｄ」側端子に入力されるデータ列である。Ｄ−フリップフロップ２の「Ｄ」側端子に入力されるデータ列は、１／２クロック信号Ｘ０の立ち下がりで保持され、「Ｑ」側端子から出力される。ＰＤ０［３］が入力するＤ−フリップフロップ２の「Ｑ」側端子の出力はＱ１である。Ｑ１のデータ列は、Ａ０［３］，Ｂ０［３］，Ｃ０［３］である。ＰＤ０［１］とＰＤ０［３］が入力するシリアル出力回路１２のマルチプレクサ１には、図４に示す、ＰＤ０［１］のデータ列Ａ０［１］，Ｂ０［１］，Ｃ０［１］と、Ｑ１のデータ列Ａ０［３］，Ｂ０［３］，Ｃ０［３］が入力する。マルチプレクサ１は、「０」側端子に入力された信号と「１」側端子に入力された信号とを、セレクタＳに入力された１／２クロック信号Ｘ０のステータスに合わせて切り替えて、「Ｚ」側端子から出力する。ＰＤ０［１］の各データ列およびＱ１の各データ列が入力するマルチプレクサ１の「Ｚ」側端子の出力はＹ１である。
【０１１２】
図４に示すタイムチャートにおいて、Ｙ１には、１／２クロック信号Ｘ０のステータス
変化に合わせ、順に、データ列Ａ０［１］，Ａ０［３］，Ｂ０［１］，Ｂ０［３］，Ｃ０［１］，Ｃ０［３］が出力されている。各データ列は、１／２クロック信号Ｘ０のステータス周期で規定される時間幅を有する。そして、各データ列は、１／２クロック信号Ｘ０のステータス周期に同期している。Ｙ０と同様に、Ｙ１に出力されるデータ列は、レーン０のシリアル出力回路１２に入力された並列データＰＤ０［１］とＰＤ０［３］とが調整されたデータ列となる。Ｙ１は、１／２クロック信号Ｘ０の１周期内に、“２入力”の並列データが連続して整列された直列データである。
【０１１３】
図３に戻り、レーン０の初段のマルチプレクサ部１３ｄの直列データ出力であるＹ０，Ｙ１は、終段のマルチプレクサ部１３ｅに入力する。終段のマルチプレクサ部１３ｅは、単一のシリアル回路１２を有する。Ｙ０，Ｙ１は、終段のマルチプレクサ部１３ｅのシリアル出力回路１２に並列に入力する。
【０１１４】
Ｙ０は、終段のマルチプレクサ部１３ｅのマルチプレクサ１の「０」側端子に入力する。Ｙ１は、同部１３ｅのＤ−フリップフロップ２の「Ｄ」側端子に入力する。レーン０に供給されたクロック信号ＣＬＫは、終段のマルチプレクサ部１３ｅに入力する。終段のマルチプレクサ部１３ｅに入力されたクロック信号ＣＬＫは、原振周波数でマルチプレクサ１のセレクタＳに入力する。また、同部１３ｅに入力されたクロック信号ＣＬＫは、原振周波数でＤ−フリップフロップ２のクロック信号入力端子に入力する。尚、Ｙ１が入力されるＤ−フリップフロップ２の「Ｑ」側端子の出力はＱ２である。
【０１１５】
図４のタイムチャートに示すように、Ｑ２のデータ列は、Ｄ−フリップフロップ２の「Ｄ」側端子に入力されるＹ１のデータ列を、クロック信号ＣＬＫの立ち下がりで保持したものである。そして、Ｑ２は、クロック信号ＣＬＫの周期に同期する。図４に示す、クロック信号ＣＬＫとＹ１のデータ列からも明らかなように、クロック信号ＣＬＫの立ち下がりは、Ｙ１の各データ列の粗中央に位置するタイミングである。従って、Ｑ２のデータ列は、安定した信号状態のデータ列である。
【０１１６】
図３に戻り、終段のマルチプレクサ部１３ｅのＤ−フリップフロップ２出力のＱ２は、同部１３ｅのマルチプレクサ１の「１」側端子に入力する。終段のマルチプレクサ部１３ｅのマルチプレクサ１は、セレクタＳに入力したクロック信号ＣＬＫのステータスに合わせ、“２入力”信号を調整する。“２入力”信号は、Ｙ０とＱ２である。その結果、マルチプレクサ部１３ｅのマルチプレクサ１は、クロック信号ＣＬＫのステータス周期の時間幅で整列された“１出力”の直列データを生成する。すなわち、終段のマルチプレクサ部１３ｅのマルチプレクサ１は、クロック信号ＣＬＫのステータスが“０”状態で「０」側端子に入力されたＹ０を選択し、“１”状態で「１」側端子に入力されたＱ２を選択する。クロック信号ＣＬＫのステータス周期で調整された直列データは、終段のマルチプレクサ部１３ｅのマルチプレクサ１の「Ｚ」側端子から出力される。終段のマルチプレクサ部１３ｅのマルチプレクサ１の出力信号は、レーン０出力の４ビット直列データＳＤ０となる。
【０１１７】
図４において、レーン０出力ＳＤ０は、終段のマルチプレクサ部１３ｅのマルチプレクサ１から出力される４ビットの直列データである。図４において、クロック信号ＣＬＫおよびＹ０，Ｑ２の各データ列との関係からも明らかなように、レーン０出力ＳＤ０は、Ｙ０，Ｑ２が調整されたデータ列である。すなわち、レーン０出力ＳＤ０は、終段のマルチプレクサ１３ｅが調整したデータである。終段のマルチプレクサ１３ｅは、マルチプレクサ１を有する。マルチプレクサ１のセレクタＳにはクロック信号ＣＬＫが入力する。クロック信号ＣＬＫは、原振周波数を有し、ＣＬＫ周期で規定される時間幅で変化する。マルチプレクサ１は、セレクタＳに入力されたクロック信号ＣＬＫのステータス周期に合わせ「０」側端子の入力であるＹ０のデータ列と「１」側端子の入力であるＱ２のデータ列と
を調整する。マルチプレクサ１で調整された各データ列は、クロック信号ＣＬＫのステータス周期で規定される時間幅を有し、クロック信号ＣＬＫの周期に同期するデータ列として出力される。マルチプレクサ１は、「Ｚ」側端子から調整されたデータ列を出力する。
【０１１８】
図４において、終段のマルチプレクサ１３ｅのマルチプレクサ１に入力するデータ列Ｙ０は、順に、Ａ０［０］，Ａ０［２］，Ｂ０［０］，Ｂ０［２］，Ｃ０［０］，Ｃ０［２］である。データ列Ｙ０の各データは、１／２クロック信号Ｘ０のステータス周期の時間幅を有する。データ列Ｙ０の各データは、１／２クロック信号Ｘ０の周期に同期する。また、図４において、終段のマルチプレクサ１３ｅのマルチプレクサ１に入力するデータ列Ｑ２は、順に、Ａ０［１］，Ａ０［３］，Ｂ０［１］，Ｂ０［３］，Ｃ０［１］，Ｃ０［３］である。データ列Ｑ２の各データは、１／２クロック信号Ｘ０のステータス周期の時間幅を有し、１／２クロック信号Ｘ０の周期に同期する。
【０１１９】
図４において、レーン０の出力ＳＤ０には、まず、クロック信号ＣＬＫのステータスが、“０”状態で選択されたＹ０のデータ列Ａ０［０］が出力される。そして次に、クロック信号ＣＬＫのステータスが“１”状態となり、Ｑ２のデータ列Ａ０［１］が選択されて出力される。クロック信号ＣＬＫは原振周波数で周期的に変化する。このため、再び、クロック信号ＣＬＫのステータスは“０”状態となる。そして、レーン０の出力ＳＤ０には、Ｙ０のデータ列Ａ０［２］が選択されて出力される。続いて、クロック信号ＣＬＫのステータスが“１”の状態となり、レーン０の出力ＳＤ０には、Ｑ２のデータ列Ａ０［３］が選択されて出力される。終段のマルチプレクサ部１３ｅのマルチプレクサ１は、クロック信号ＣＬＫの入力ステータスに合わせ、継続して選択出力動作を行う。クロック信号ＣＬＫの１ステータスの時間幅は、１／２クロック信号Ｘ０の１ステータス時間幅の１／２である。従って、レーン０出力ＳＤ０には、１／２クロック信号Ｘ０の１周期内に、同時のタイミングで入力された４ビット並列データＰＤ０が出力される。例えば４ビット並列データＡ０［０］〜Ａ０［３］の入力の場合には、レーン０出力ＳＤ０は、クロック信号ＣＬＫのステータス時間幅で調整されたデータ列（Ａ０［０］，Ａ０［１］，Ａ０［２］，Ａ０［３］）となる。レーン０出力ＳＤ０は、入力された、４ビット並列データＰＤ０が、上位ビットＰＤ０［３］から順に連続して整列する単一ビットの直列データとなる。
【０１２０】
図３に例示するレーン０は、レーン間同期を行うための同期信号マスタに設定されている。レーン０の１／２分周回路１１は、インバータ４を介して論理値を反転させた１／２クロック信号Ｘ０を、分周動作の基準となる同期信号出力ＩＸ０としてレーン１にインターフェースする。
【０１２１】
図４に、レーン０の１／２クロック信号Ｘ０とレーン０の同期信号出力ＩＸ０との関係を例示する。図４に例示する１／２クロック信号Ｘ０と同期信号出力ＩＸ０との相互関係からも明らかなように、１／２クロック信号Ｘ０と同期信号出力ＩＸ０とは、相互に反転した論理値を有する。
【０１２２】
図３に戻り、レーン１はスレーブ設定である。そのため、レーン１の１／２分周回路１１は、レーン０からインターフェースされた同期信号を分周動作の基準とし、１／２クロック信号を生成する。レーン０から出力された同期信号出力ＩＸ０は、レーン１の１／２分周回路１１が有するマルチプレクサ１の「１」側端子に入力する。レーン１のマスタ／スレーブ切替信号ＳＥＬのステータスは“１”に設定されている。従って、レーン１の１／２分周回路１１は、マルチプレクサ１の「１」側端子に入力された同期信号ＩＸ０を分周動作の基準信号として選択する。選択されたマルチプレクサ１の出力は、「Ｚ」側端子からＤ−フリップフロップ３に入力する。レーン１の１／２分周回路１１のマルチプレクサ１で選択された同期信号出力ＩＸ０は、Ｄ−フリップフロップ３の「Ｄ」側端子に入力する。レーン１のＤ−フリップフロップ３は、入力されたクロック信号ＣＬＫの立ち上が
りで「Ｄ」側端子に入力された信号状態を保持する。そして、Ｄ−フリップフロップ３は、保持した信号状態を「Ｑ」側端子から出力する。Ｄ−フリップフロップ３の「Ｑ」側端子の出力は、ＣＬＫ周期で規定される次のクロック信号の立ち上がりが入力されるまでの間は信号状態を維持する。そのため、Ｄ−フリップフロップ３の「Ｑ」側端子の出力は、ＣＬＫ周期で規定される時間幅の２倍の長さを有する周期の、１／２クロック信号Ｘ１となる。
【０１２３】
図４に例示する、レーン０の同期信号出力ＩＸ０とレーン１の１／２クロック信号Ｘ１とは、相互に反転した論理値を有する。そして、レーン０の１／２クロック信号Ｘ０とレーン１の１／２クロック信号Ｘ１は同期して変化する。
【０１２４】
レーン０で記述したように、レーン１に入力される４ビット並列データＰＤ１［０］〜ＰＤ１［３］は、１／２クロック信号Ｘ１によって調整される。ここで、レーン１の１／２クロック信号Ｘ１は、レーン０からインターフェースされた同期信号出力ＩＸ０を分周動作の基準として生成された信号である。レーン１の初段のマルチプレクサ部１３ｄで調整された４ビット並列入力データは、２ラインの直列データとなる。各ラインの直列データは、１／２クロック信号Ｘ１の周期で規定される時間幅で変化し、１／２クロック信号Ｘ１の周期に同期する。各ラインの直列データは、終段のマルチプレクサ部１３ｅに入力する。終段のマルチプレクサ部１３ｅは、マルチプレクサ１を有する。レーン１に入力される４ビット並列データのうち、ＰＤ１［０］，ＰＤ１［２］が調整されたラインはマルチプレクサ１の「０」側端子に入力する。また、ＰＤ１［１］，ＰＤ１［３］が調整されたラインは、終段のマルチプレクサ部１３ｅのＤ−フリップフロップ２を介して、マルチプレクサ１の「１」側端子に入力する。さらに、終段のマルチプレクサ１３ｅのマルチプレクサ１には、原振周波数のクロック信号ＣＬＫが入力する。レーン１では、クロック信号ＣＬＫは、マルチプレクサ１のセレクタＳに入力する。クロック信号ＣＬＫは、ＣＬＫ周期で規定される時間幅で変化する。マルチプレクサ１は、セレクタＳに入力されたクロック信号ＣＬＫのステータス周期に合わせ「０」側端子のライン入力と、「１」側端子のライン入力のデータ列を調整する。マルチプレクサ１で調整された各データ列は、クロック信号ＣＬＫのステータス周期で規定される時間幅を有し、クロック信号ＣＬＫの周期に同期するデータ列として出力される。マルチプレクサ１は、「Ｚ」側端子から調整されたデータ列を出力する。調整されたデータ列は、レーン１に入力された４ビット並列データＰＤ１が、上位ビットＰＤ１［３］から順に、ＰＤ１［２］，ＰＤ１［１］，ＰＤ１［０］が順に連続して整列する単一ビットの直列データとなる。この直列データは、レーン１出力ＳＤ１である。
【０１２５】
図４において、レーン１出力ＳＤ１は、データ列ＰＤ１［３］，ＰＤ１［２］，ＰＤ１［１］，ＰＤ１［０］が順送りに連続し、整列された状態で出力されている。データ列Ａ１を例にすれば、Ａ１［３］，１Ａ［２］，Ａ１［１］，Ａ１［０］が順に、連続して出力される。そして、レーン０出力ＳＤ０とレーン１出力ＳＤ１は、同期が取られたタイミングで変化するビット値を有する。各ビット値の時間幅は、原振周波数のクロック信号ＣＬＫのステータス周期で規定される時間幅である。つまり、レーン間のデータ出力である４ビット直列データは同期する。
【０１２６】
このように、スレーブ設定されたレーン１は、同期信号インターフェースを介して入力された同期信号を分周動作の基準として選択する。このため、隣接するレーンとの間のレーン間同期が確保できる。スレーブ設定されたレーンでは、同期信号インターフェースを介して入力された同期信号を分周動作の基準として分周クロック信号を生成する。従って、生成された分周クロック信号は、隣接するレーンとの間で同期する。そして、このレーン間で同期が確保されて、調整された単一ビットのデータ列は、同期が取られたタイミングでビット値が変化する直列データとなり、レーン間の同期出力が実現する。
【０１２７】
第一実施の形態では、各レーンのパラレルシリアル変換回路１０は、１／２分周回路１１と“２入力１出力”でパラレル入力を変換してシリアル出力するシリアル出力回路１２を複数段、例えば、３段に備える。そして、各レーンでは、各段のシリアル出力回路１２は、出力側に隣接する段のシリアル出力回路１２を作動させるクロックを、１／２に分周したクロック信号で作動する。１／２分周回路１１は、図３のように、Ｄ−フリップフロップ３とインバータ４とを含む。そして、レーン間の同期は、複数レーンのうち１つのレーンのインバータ出力を隣接するレーンのＤ−フリップフロップ３に入力することで実現される。したがって、極めて簡易な構成で、レーン間の同期が実現できる。
【０１２８】
図３、図４からも明らかなように、本実施形態では、全レーン共通のリセット信号を使用しない。このため、リセット信号分配のための複雑なタイミング調整機能を有する分配回路は含まれないため、回路の実現が容易である。
【０１２９】
＜変形例＞
第一実施の形態による、パラレルシリアル変換回路１０の変形例として図５に示す形態が例示できる。図５は、３２ビットの並列データを単一ビットのデータ列に変換して出力する、パラレルシリアル変換回路２０の例示である。図５では、３２ビットの並列データＰＤ０〜ＰＤ２を単一ビットのデータ列に変換して出力するパラレルシリアル変換回路２０を３レーンに備える。各レーンには、所定の周期で変化する共通のクロック信号ＣＬＫが入力する。各レーン出力の直列データＳＤ０〜ＳＤ２はクロック信号ＣＬＫに同期して出力する。
【０１３０】
図５に例示するパラレルシリアル変換回路２０は、初段のマルチプレクサ部２３ａを有する。初段のマルチプレクサ部２３ａは、８回路のシリアル出力回路２２を有する。各シリアル回路２２は、“４入力１出力”のマルチプレクサ（ＭＵＸ）を有する。初段のマルチプレクサ部２３ａの各シリアル出力回路２２は、“４入力”の並列データが所定の分周クロック信号（図例では、１／１６クロック信号）により調整される。その結果、初段のマルチプレクサ部２３ａの各シリアル出力回路２２は、１／１６クロック信号のステータス周期で規定される時間幅を有する４ビット列の直列データを出力する。初段のマルチプレクサ部２３ａが出力する８ラインの直列データは、シリアル出力回路２２を２回路に備えた中段のマルチプレクサ部２３ｂに入力する。各シリアル出力回路２２は、“４入力１出力”のマルチプレクサ（ＭＵＸ）を有する。中段のマルチプレクサ部２３ｂは、入力した８ラインの４ビット直列データを、所定の分周クロック信号（図例では、１／４クロック信号）でさらに調整する。その結果、中段のマルチプレクサ部２３ｂの各シリアル出力回路２２は、１／４クロック信号のステータス周期で規定される時間幅を有する１６ビット列の直列データを出力する。中段のマルチプレクサ部２３ｂで調整された２ラインの１６ビット直列データは、終段のマルチプレクサ部２３ｃに入力する。終段のマルチプレクサ部２３ｃは、“２入力１出力”のマルチプレクサ（ＭＵＸ）を有する。終段のマルチプレクサ部２３ｃは、単一のシリアル出力回路２２ａを備える。終段のマルチプレクサ部２３ｃのシリアル出力回路２２ａは、入力された２ラインの１６ビット直列データをクロック信号ＣＬＫで調整して、３２ビットのビット列に整列する。各ビット列は、原振周波数のクロック信号ＣＬＫのステータス周期で規定される時間幅を有する。終段のマルチプレクサ部２３ｃの出力は、当レーンに入力した３２ビットの並列データが、クロック信号ＣＬＫのステータス周期で上位ビットから順に整列された、単一ビット列からなる３２ビット直列データとなる。３２ビット直列データは、パラレルシリアル変換回路２０に入力された３２ビットの並列データＰＤ０［０］〜ＰＤ０［３１］が、ビット順に連続して整列したデータである。
【０１３１】
第一実施の形態では、隣接するレーンと同期信号をインターフェースする１／２分周回
路１１を備え、レーン間の同期を取っていた。変形例でも同様に、分周動作の基準となる同期信号インターフェースを有する１／４分周回路２１を２段に備え、隣接するレーンと分周動作の基準となる同期信号をインターフェースする。
【０１３２】
すなわち、第一実施の形態と同様に、マスタ状態に設定されたレーンは、分周動作の基準となる同期信号の生成を行うと共に、当レーンで生成した同期信号を隣接するレーンにインターフェースする。変形例のパラレルシリアル変換回路２０は、インターフェースされた同期信号で生成する分周クロック信号は１／４クロック信号である。変形例のパラレルシリアル変換回路２０は、この１／４クロック信号をさらに、第１と第２の２段に備えた１／４分周回路２１で分周し、原振周波数の１／１６クロック信号を生成する。図５に例示する、パラレルシリアル変換回路２０は、１／１６クロック信号が入力する初段のマルチプレクサ部２３ａを有する。また、パラレルシリアル変換回路２０は、１／４クロック信号が入力する中段のマルチプレクサ部２３ａを有する。初段のマルチプレクサ部２３ａの８ラインの直列データは、１／１６クロック信号のステータス周期で規定される時間幅の単一ビットが整列した４ビット直列データである。そして、中段のマルチプレクサ部２３ａの２ラインの直列データは、１／４クロック信号のステータス周期で規定される時間幅の単一ビットが整列した１６ビット直列データである。そして、原振周波数のクロック信号ＣＬＫが入力する終段のマルチプレクサ部２３ｃは、クロック信号ＣＬＫのステータス周期で２ラインの１６ビット直列データを調整し、３２ビット並列データが単一ビットのデータ列に変換された直列データを出力する。
【０１３３】
変形例においても、第一実施の形態と同様に、レーン毎にマスタ／スレーブ切替信号ＳＥＬ０〜ＳＥＬ２が入力される。従って、第一実施の形態と同様に、レーン０をマスタ設定として分周動作の基準となる同期信号を生成し、スレーブ設定としたレーン１，レーン２に対して生成した同期信号を出力する。その結果、第一実施の形態と同様のレーン間の同期効果が得られる。つまり、変形例においても、マスタに選択されたレーンとスレーブに選択された隣接するレーンとの間の直列データ出力を１ＵＩ（データ時間幅）以内に整列して同期させることが可能となる。また、変形例では、“４入力１出力”のマルチプレクサ（ＭＵＸ）を有するシリアル出力回路２２を備えることにより、３２ビット並列データが単一ビット列に整列した３２ビット直列データの変換処理が可能となる。このように、処理容量が増大してもレーン間同期は自然に確立できるため、大容量のデータ転送に適したパラレルシリアル変換回路２０が実現できる。
【０１３４】
変形例において、クロック信号ＣＬＫが、「第２のクロック周期のクロック信号」の一例であり、１／４分周回路２１で分周された１／４クロック信号が「第１のクロック周期のクロック信号」の一例である。また、変形例において、クロック信号ＣＬＫが入力する終段のマルチプレクサ部２３ｃが備えるシリアル出力回路２２ａが「シリアル出力回路」の一例である。また、変形例において、１／４分周回路２１で分周された信号が入力するシリアル出力回路２２が「並列入力回路」の一例である。
【０１３５】
＜第二実施の形態＞
図６に第二実施の形態を例示する。図６に例示する第二実施の形態は、第一実施の形態で例示したパラレルシリアル変換回路１０を４レーンに備えた情報処理装置３０である。情報処理装置３０は、ＣＰＵ３１、チップセット３２、ネットワークインターフェースＩＣ３３を備える。ＣＰＵ３１は、各種演算処理を行うＣＰＵ（Central Processing Unit
）であり、ＣＰＵが実行する処理手順が記述されたプログラム等を格納するＲＯＭ（Read
Only Memory）、作業領域としてのＲＡＭ（Random Access Memory）等を備えるシステムＬＳＩ（Large Scale Integrated-Circuit）である。ＣＰＵ３１は、各種プログラムを実行し、情報処理装置３０の機能を提供する。情報処理装置３０は、例えば、ＰＣ（Personal Computer）やサーバ等のコンピュータシステムが例示できる。
【０１３６】
チップセット３２は、４系統の８ビット並列入力された送信データを４系統の直列データに変換して出力するレーン間同期機能付き送信回路３２ａを備える。１系統のシリアルパラレル変換回路がレーンに相当する。また、４系統の直列データを受信して４系統の８ビット並列受信データとして復調する受信回路３２ｂを備える。チップセット３２の４系統の８ビット並列入力された送信データは、ＣＰＵ３１からインターフェースされる。また、４系統の直列データは、図６に例示するようにＰＣＩ  Ｅｘｐｒｅｓｓによるインターフェースを介して、ネットワークインターフェースＩＣ３３に出力される。さらに、チップセット３２は、図６に例示するようにＰＣＩ  Ｅｘｐｒｅｓｓによるインターフェースを介して、ネットワークインターフェースＩＣ３３から送信された４系統の直列データを受信する。受信された４系統の直列データは、４系統の８ビット並列受信データとして復調し、ＣＰＵ３１にインターフェースされる。
【０１３７】
レーン間同期機能付き送信回路３２ａは、第一実施の形態であるパラレルシリアル変換回路１０を４系統に備え、８ビット並列入力された送信データを所定のクロック信号で調整する。調整された送信データは、８ビット並列データが上位ビットから順に連続して整列した、単一ビットからなる８ビット直列データを出力する。
【０１３８】
ネットワークインターフェースＩＣ３３は、例えば、情報処理装置３０で処理された各種データの通信制御を行うインターフェースＩＣである。ネットワークインターフェースＩＣ３３は、チップセット３２から出力された４系統の直列データを受信して４系統の８ビット並列受信データとして復調する受信回路３３ａを備える。また、４系統の８ビット並列入力された送信データを４系統の直列データに変換して出力するレーン間同期機能付き送信回路３３ｂを備える。ネットワークインターフェースＩＣ３３は、受信回路３３ａで復調した４系統の８ビット並列受信データを、例えば所定のバスで接続された記憶装置等に出力する。ネットワークインターフェースＩＣ３３は、例えば、所定のバスで接続された通信ユニット等から送信された４系統の８ビット並列データをレーン間同期機能付き送信回路３３ｂで４系統の直列データに変換する。変換された４系統の直列データは、例えば、図６に例示するようにＰＣＩ  Ｅｘｐｒｅｓｓによるインターフェースを介して、チップセット３２に出力される。
【０１３９】
ネットワークインターフェースＩＣ３３が備えるレーン間同期機能付き送信回路３３ｂは、第一実施の形態であるパラレルシリアル変換回路１０を４系統に備え、８ビット並列入力された送信データを所定のクロック信号で調整する。その結果、８ビット並列データが上位ビットから順に連続して整列した、単一ビットからなる８ビット直列データが出力される。尚、チップセット３２が備えるレーン間同期機能付き送信回路３２ａとネットワークインターフェースＩＣ３３が備えるレーン間同期機能付き送信回路３３ｂは、周辺のインターフェースが合致すれば、同様の構成とすることが可能である。
【０１４０】
このように、本実施形態では、例えばＣＰＵ３１とネットワークインターフェースＩＣとの間のデータ転送を第一実施の形態であるパラレルシリアル変換回路１０を備えたチップセットで接続する。この結果、複数レーン間にデータスキューが発生しない情報処理装置３０が実現できる。なお、本実施形態では、８ビット並列入力に限定されない。また、本実施形態におけるレーン間の同期は、４レーンに限定されない。
【符号の説明】
【０１４１】
１  マルチプレクサ
２  Ｄ−フリップフロップ（ネガティブエッジ）
３  Ｄ−フリップフロップ（ポジティブエッジ）
４  インバータ
１０、２０  パラレルシリアル変換回路
１１、２１  分周回路
１２、２２、２２ａ  シリアル出力回路
１３Ａ〜１３Ｃ、１３ｄ、１３ｅ、２３ａ〜２３ｃ  マルチプレクサ部
３０  情報処理装置
３１  ＣＰＵ
３２  チップセット
３２ａ  レーン間同期機能付き送信回路
３３  ネットワークインターフェースＩＣ
３３ｂ  レーン間同期機能付き送信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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