(57)【要約】【課題】低消費電力で高速動作可能なレベルシフト回路、制御回路及びＤＣ−ＤＣコンバータを提供する。【解決手段】実施形態によれば、電流生成回路と、電流スイッチ回路と、保護回路と、を備えたレベルシフト回路が提供される。前記電流生成回路は、第１の高電位端子と第１の低電位端子との間に接続され、第１の電流を生成して第１の出力線に出力する。前記電流スイッチ回路は、第２の高電位端子と第２の低電位端子との間に接続され、前記電流生成回路よりも大きい電流供給能力で前記第１の電流を受け、入力信号に応じて前記第１の電流を流しまたは前記第１の電流を遮断する。前記保護回路は、前記電流生成回路と前記電流スイッチ回路との間において前記第１の出力線に接続され、前記第１の出力線の電位を前記第１の低電位端子の電位以上で前記第１の高電位端子の電位以下に制限して前記電流生成回路を過電圧から保護する。【選択図】図１
2012228139.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電位端子と第１の低電位端子との間に接続され、第１の電流を第１の出力線に生成する電流生成回路と、
第２の高電位端子と第２の低電位端子との間に接続され、前記電流生成回路よりも大きい電流供給能力で前記第１の電流を受け、入力信号に応じて前記第１の電流を流しまたは前記第１の電流を遮断する電流スイッチ回路と、
前記電流生成回路と前記電流スイッチ回路との間において前記第１の出力線に接続され、前記第１の出力線の電位を前記第１の低電位端子の電位以上で前記第１の高電位端子の電位以下に制限して前記電流生成回路を過電圧から保護する保護回路と、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記電流生成回路は、
第２の電流を生成して出力する第２の出力線と、
前記第１の高電位端子または前記第１の低電位端子と前記第１の出力線との間に接続され、前記第２の出力線の電位に応じてオンまたはオフする第１のトランジスタと、
前記第１の高電位端子または前記第１の低電位端子と前記第２の出力線との間に接続され、前記第１の出力線の電位に応じてオンまたはオフする第２のトランジスタと、
を有し、
前記電流スイッチ回路は、前記第２の電流をさらに受け、入力信号に応じて前記第１の電流を流して前記第２の電流を遮断しまたは前記第１の電流を遮断して前記第２の電流を流し、
前記保護回路は、前記第２の出力線の電位を前記第１の低電位端子の電位以上で前記第１の高電位端子の電位以下に制限することを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１のトランジスタは、前記第２の出力線の電位に応じてオンしてから規定期間経過後オフし、
前記第２のトランジスタは、前記第１の出力線の電位に応じてオンしてから前記規定期間経過後オフすることを特徴とする請求項２記載のレベルシフト回路。
【請求項４】
前記第１のトランジスタは、前記第１の高電位端子と前記第２の出力線との間に接続され、前記第２の出力線の電位がローレベルのときオンし、
前記第２のトランジスタは、前記第１の高電位端子と前記第１の出力線との間に接続され、前記第１の出力線の電位がローレベルのときオンすることを特徴とする請求項２または３に記載のレベルシフト回路。
【請求項５】
請求項１〜４のいずれか１つに記載のレベルシフト回路と、
前記第２の高電位端子と前記第２の低電位端子との間に接続され、前記レベルシフト回路の前記入力信号としてＰＷＭ信号を生成するＰＷＭ生成回路と、
前記レベルシフト回路の前記第１の出力線に接続され、前記第１の出力線の電位によりオンまたはオフに制御される第１のスイッチ素子と、
前記第１のスイッチ素子と直列に接続され、前記ＰＷＭ生成回路によりオンまたはオフに制御される第２のスイッチ素子と、
を備えたことを特徴とする制御回路。
【請求項６】
請求項５記載の制御回路と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点に一端が接続されたインダクタと、
前記インダクタの他端と前記第１の低電位端子または前記第２の低電位端子との間に接続された平滑コンデンサと、
前記平滑コンデンサと並列に接続され、前記インダクタの他端の電位を検出して前記制御回路に帰還する検出回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフト回路、制御回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。このように、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられる。例えば、ＤＣ−ＤＣコンバータにおいては、制御回路など低耐圧部で生成される制御信号は、レベルシフト回路を用いてスイッチ素子など高耐圧部に伝達される。また、ＤＣ−ＤＣコンバータの小型化、高速化にともない、レベルシフト回路には、高速応答が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５１３９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低消費電力で高速動作可能なレベルシフト回路、制御回路及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電流生成回路と、電流スイッチ回路と、保護回路と、を備えたレベルシフト回路が提供される。前記電流生成回路は、第１の高電位端子と第１の低電位端子との間に接続され、第１の電流を生成して第１の出力線に出力する。前記電流スイッチ回路は、第２の高電位端子と第２の低電位端子との間に接続され、前記電流生成回路よりも大きい電流供給能力で前記第１の電流を受け、入力信号に応じて前記第１の電流を流しまたは前記第１の電流を遮断する。前記保護回路は、前記電流生成回路と前記電流スイッチ回路との間において前記第１の出力線に接続され、前記第１の出力線の電位を前記第１の低電位端子の電位以上で前記第１の高電位端子の電位以下に制限して前記電流生成回路を過電圧から保護する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るレベルシフト回路の構成を例示する回路図である。
【図２】レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏを表す。
【図３】レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏを表す。
【図４】第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
【図５】第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
【図６】第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
【図７】第２の実施形態に係るレベルシフト回路の構成を例示する回路図である。
【図８】レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａを表す。
【図９】レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａを表す。
【図１０】第３の実施形態に係るレベルシフト回路の構成を例示する回路図である。
【図１１】レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａ、（ｄ）は遅延信号Ｖｄｅｌａｙ、（ｅ）、（ｆ）は第１及び第２のトランジスタのゲート信号Ｖ３２、Ｖ３３をそれぞれ表す。
【図１２】レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａ、（ｄ）は遅延信号Ｖｄｅｌａｙ、（ｅ）、（ｆ）は第１及び第２のトランジスタのゲート信号Ｖ３２、Ｖ３３をそれぞれ表す。
【図１３】第４の実施形態に係る制御回路を含むＤＣ−ＤＣコンバータの構成を例示する回路図である。
【図１４】ＤＣ−ＤＣコンバータの主要な信号の波形図であり、（ａ）は制御信号Ｖｃ、（ｂ）はレベルシフト回路の出力信号Ｖｏ、（ｃ）、（ｄ）は第１及び第２のスイッチ素子のゲート電位Ｖｇ１、Ｖｇ２、（ｅ）は駆動端子の電位Ｖｌｘを表す。
【図１５】第１の比較例のレベルシフト回路の回路図である。
【図１６】図１５に表したレベルシフト回路の主要な信号の波形図であり、（ａ）はゲート入力信号Ｖｇ、（ｂ）は出力信号Ｖｏを表す。
【図１７】図１５に表したレベルシフト回路の主要な信号の他の波形図であり、（ａ）はゲート入力信号Ｖｇ、（ｂ）は出力信号Ｖｏを表す。
【図１８】第２の比較例のレベルシフト回路の回路図である。
【図１９】図１８に表したレベルシフト回路の主要な信号の波形図であり、（ａ）はゲート入力信号Ｖｇ−、（ｂ）は出力信号Ｖｏを表す。
【図２０】図１８に表したレベルシフト回路の主要な信号の他の波形図であり、（ａ）はゲート入力信号Ｖｇ−、（ｂ）は出力信号Ｖｏを表す。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図１に表したように、レベルシフト回路１は、電流生成回路２、電流スイッチ回路３、保護回路４を備える。
電流生成回路２は、第１の高電位端子５と第１の低電位端子６との間に接続され、第１の電流Ｉ１を生成して第１の出力線７に出力する。ここで、第１の電流Ｉ１は、トランジスタがオンして動作する程度の電流値である。出力端子８は、第１の出力線７に接続される。出力端子８に生成される出力信号Ｖｏの電位は、第１の出力線７の電位に等しい。
【０００９】
電流スイッチ回路３は、第２の高電位端子９と第２の低電位端子１０との間に接続され、電流生成回路２よりも大きい電流供給能力で第１の電流Ｉ１を受ける。また、電流スイッチ回路３には、入力端子１１を介して入力信号Ｖｉが入力される。ここで、入力信号Ｖｉは、電位が第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとの間で、ＬまたはＨに変化するデジタル信号である。ここで、Ｌ、Ｈは、入力信号Ｖｉの電位が、それぞ論理値０（偽）、論理値１（真）となる電位である。
【００１０】
電流スイッチ回路３は、入力信号Ｖｉに応じて第１の電流Ｉ１を流しまたは第１の電流Ｉ１を遮断する。上記のとおり、電流スイッチ回路３は、電流生成回路２よりも大きい電流供給能力を有しており、電流スイッチ回路３の電流供給能力は、第１の電流Ｉ１の電流値よりも大きい。そのため、第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルまたはローレベルよりも高いハイレベルになる。ここで、ローレベル、ハイレベルは、出力信号Ｖｏの電位が、それぞれ論理値０（偽）、論理値１（真）となる電位である。
【００１１】
保護回路４は、電流生成回路２と電流スイッチ回路３との間において第１の出力線７に接続されている。保護回路４は、第１の出力線７の電位を第１の低電位端子６の電位Ｖ１ｌ以上第１の高電位端子５の電位Ｖ１ｈ以下に制限する。したがって、上記のローレベルは、第１の低電位端子６の電位Ｖ１ｌ以上、ハイレベルは、第１の高電位端子５の電位Ｖ１ｈ以下に制限される。
電流生成回路２に印加される電圧は、第１の高電位端子５の電位Ｖ１ｈと第１の低電位端子６の電位Ｖ１ｌとの電位差Ｖ１ｈ−Ｖ１ｌに制限される。保護回路４は、電流生成回路２を過電圧から保護する。
【００１２】
このように、電流生成回路２は、第１の高電位端子５の電位Ｖ１ｈを基準として動作するハイサイドブロックである。また、電流スイッチ回路３は、第２の低電位端子１０の電位Ｖ２ｌを基準として動作するローサイドブロックである。例えば、第２の低電位端子１０は、接地に接続することができる。また、第１の高電位端子５の電位Ｖ１ｈは、第２の高電位端子９の電位Ｖ２ｈ以上に設定される。第１の高電位端子５と第２の低電位端子１０との間には、ローサイドブロックの電源電圧Ｖ２ｈ−Ｖ２ｌ以上の電圧が供給される。
【００１３】
レベルシフト回路１は、ローサイドブロックの論理振幅Ｖ２ｈ−Ｖ２ｌの入力信号Ｖｉをレベルシフトして、ハイサイドブロックの論理振幅Ｖ１ｈ−Ｖ１ｌの出力信号Ｖｏを生成する。
【００１４】
次に、各部について詳細に説明する。
電流生成回路２においては、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）１２と定電流源回路１４とが、第１の高電位端子５と第１の低電位端子６との間に直列に接続されている。ＰＭＯＳ１２のソースは、第１の高電位端子５に接続され、ゲート及びドレインは、定電流源回路１４に接続される。定電流源回路１４は、ＰＭＯＳ１２と第１の低電位端子６との間に接続され、定電流Ｉ１４を生成する。ＰＭＯＳ１２には、この定電流Ｉ１４が流れる。
【００１５】
第１の高電位端子５と第１の出力線７との間にＰＭＯＳ１３が、接続される。ＰＭＯＳ１３のソースは、第１の高電位端子５に接続され、ドレインは、第１の出力線７に接続される。ＰＭＯＳ１３のゲートは、ＰＭＯＳ１２のゲート及びドレインに接続される。ＰＭＯＳ１３は、ＰＭＯＳ１２を基準側としてカレントミラーを構成する。定電流源回路１４で生成された定電流Ｉ１４は、カレントミラーで折り返される。第１の出力線７には、第１の電流Ｉ１が出力される。
【００１６】
ＰＭＯＳ１３とＰＭＯＳ１２とのサイズ比をＷ１３／Ｗ１２とすると、第１の電流Ｉ１は、（１）式のようになる。
Ｉ１＝Ｉ１４×（Ｗ１３／Ｗ１２）  …（１）
【００１７】
電流スイッチ回路３においては、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）１６が、保護回路４と第２の低電位端子１０との間に接続されている。ＮＭＯＳ１６は、保護回路４を介して、電流生成回路２が生成した第１の電流Ｉ１を受ける。ＮＭＯＳ１６のドレインは、保護回路４を介して第１の出力線７に接続される。ＮＭＯＳ１６のソースは、第２の低電位端子１０に接続される。ＮＭＯＳ１６のゲートには、否定回路（ＩＮＶ）１７、１８を介して、入力端子１１から入力信号Ｖｉが入力される。
【００１８】
ＩＮＶ１７、１８は、第２の高電位端子９と第２の低電位端子１０との間に接続されている。ＩＮＶ１７、１８には、第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとが供給されている。ＩＮＶ１７、１８は、第２の低電位端子１０の電位Ｖ２ｌを基準として動作する。ＩＮＶ１７には、入力端子１１から入力信号Ｖｉが入力される。
【００１９】
上記のとおり、入力信号Ｖｉは、電位が第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとの間で変化するデジタル信号である。ＩＮＶ１７、１８は、入力信号Ｖｉを２回反転して、入力信号Ｖｉと同相の信号を出力する。なお、ＩＮＶ１７、１８は、入力信号ＶｉとＮＭＯＳ１６のゲート・ソース間電圧とのインタフェースをとるため挿入されている。また、入力信号Ｖｉの論理に対する出力信号Ｖｏの論理によっては、ＩＮＶ１７またはＩＮＶ１８を省略してもよい。
【００２０】
ＮＭＯＳ１６は、入力信号Ｖｉの電位に応じてオンまたはオフする。
入力信号Ｖｉの電位が、ＩＮＶ１７の論理しきい値電圧よりも高いＨのとき、ＮＭＯＳ１６は、オンする。出力線７に第１の電流Ｉ１が、流れる。
ＮＭＯＳ１６の電流供給能力は、オンしたときに流れる電流Ｉ１６として、（２）式のようになる。
【００２１】
Ｉ１６＝（βｎ／２）×（Ｖｇｓ１６−Ｖｔｎ）２  …（２）
ここで、βｎはＮＭＯＳ１６の形状などの構造により定まる定数、Ｖｇｓ１６はＮＭＯＳ１６のゲート・ソース間電圧、Ｖｔｎはしきい値電圧である。
【００２２】
ＮＭＯＳ１６の電流供給能力に相当する電流Ｉ１６の電流値は、第１の電流Ｉ１の電流値よりも大きく設定される。したがって、第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる。このローレベルは、保護回路４により第１の低電位端子６の電位Ｖ１ｌにほぼ等しくなる。
【００２３】
また、入力信号Ｖｉの電位が、ＩＮＶ１７の論理しきい値電圧よりも低いＬのとき、ＮＭＯＳ１６は、オフする。第１の電流Ｉ１は、遮断される。第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルよりも高いハイレベルになる。このハイレベルは、第１の高電位端子５の電位Ｖ１ｈにほぼ等しくなる。
【００２４】
保護回路４においては、ＰＭＯＳ１５が、電流生成回路２のＰＭＯＳ１３と電流スイッチ回路３のＮＭＯＳ１６との間において第１の出力線７に接続されている。ＰＭＯＳ１５のソースは、第１の出力線７に接続され、第１の出力線７を介してＰＭＯＳ１３のドレインに接続されている。ＰＭＯＳ１５のドレインは、ＮＭＯＳ１６のドレインに接続されている。ＰＭＯＳ１５のゲートは、第１の低電位端子６に接続されている。
【００２５】
ＮＭＯＳ１６がオンすると、ＰＭＯＳ１５がオンし、第１の出力線７に第１の電流Ｉ１が流れる。このとき、第１の出力線７の電位は、第１の低電位端子６の電位Ｖ１ｌよりもＰＭＯＳ１５のソース・ゲート間電圧Ｖｓｇ１５だけ高い（ゲート・ソース間電圧Ｖｇｓ１５だけ低い）電位に制限される。
【００２６】
また、ＮＭＯＳ１６がオフすると、ＰＭＯＳ１５がオフし、第１の出力線７の第１の電流Ｉ１が遮断される。このとき、第１の出力線７の電位は、第１の電流Ｉ１を流そうとするＰＭＯＳ１３に引っ張られて第１の高電位端子５の電位Ｖ１ｈになる。
【００２７】
このように、保護回路４は、第１の出力線７の電位を第１の低電位端子６の電位Ｖ１ｌ以上第１の高電位端子５の電位Ｖ１ｈ以下に制限する。したがって、電流生成回路２に印加される電圧は、電位差Ｖ１ｈ−Ｖ１ｌの範囲内に制限され、電流生成回路２は、過電圧から保護される。
【００２８】
次に、波形図を参照しつつ、レベルシフト回路１の動作について説明する。
図２は、レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏを表す。
図３は、レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏを表す。
【００２９】
図２、図３においては、横軸に時間（ｔｉｍｅ）、縦軸に電位をとり、レベルシフト回路１の入力信号Ｖｉの電位が上昇する場合及び低下する場合の出力信号Ｖｏのシミュレーション結果を表している。
【００３０】
なお、第２の高電位端子９の電位Ｖ２ｈ＝ＶＲＥＧ＿Ｌ、第２の低電位端子１０の電位Ｖ２ｌ＝０Ｖ、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤ、第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈとしている。したがって、入力信号Ｖｉの電位のＬ、Ｈは、それぞれほぼ０Ｖ、ＶＲＥＧ＿Ｌであり、出力信号Ｖｏのローレベル、ハイレベルは、それぞれほぼＶＲＥＧ＿Ｈ、ＶＤＤである。
【００３１】
また、定電流源回路１４の低電流Ｉ１４＝１０μＡ、ＰＭＯＳ１３とＰＭＯＳ１２とのサイズ比Ｗ１３／Ｗ１２＝８としている。（１）式より、第１の電流Ｉ１＝８０μＡとなる。ＮＭＯＳ１６の電流Ｉ１６は、Ｉ１６＞Ｉ１に設定されている。
【００３２】
入力信号Ｖｉの電位は、ｔｉｍｅ＝４０．００μｓで０ＶからＶＲＥＧ＿Ｌに上昇する（図２（ａ））。入力信号Ｖｉの電位が上昇しＨになると、ＮＭＯＳ１６はオンする。第１の電流Ｉ１が、流れる。また、ＮＭＯＳ１６の電流供給能力に相当する電流Ｉ１６の電流値は、第１の電流Ｉ１の電流値よりも大きく設定されている。そのため、ＮＭＯＳ１６がオフからオンに変化したとき、ＮＭＯＳ１６には、第１の電流Ｉ１が流れるとともに、出力端子８から寄生容量などに蓄積された電荷が吸い込まれる。
【００３３】
出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる（図２（ｂ））。ローレベルは、保護回路４により第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈにほぼ等しくなる。出力信号Ｖｏの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約０．７ｎｓである。
【００３４】
したがって、電流スイッチ回路３に定電流の第１の電流Ｉ１が流れる場合と比較して、出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Ｖｏの電位がローレベルの定常状態になると、ＮＭＯＳ１６を流れる電流は、ＰＭＯＳ１３の第１の電流Ｉ１に制限される。ＮＭＯＳ１６の電流供給能力に応じた電流Ｉ１６が流れるのは、出力信号Ｖｏの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流Ｉ１６が流れることによる電力効率の低下はわずかである。
【００３５】
レベルシフト回路１においては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Ｖｏを生成することができる（図２（ａ）、（ｂ））。
【００３６】
また、入力信号Ｖｉの電位は、ｔｉｍｅ＝４１．００μｓでＶＲＥＧ＿Ｌから０Ｖに低下する（図３（ａ））。入力信号Ｖｉの電位が低下してＬになると、ＮＭＯＳ１６はオフする。第１の電流Ｉ１は、遮断される。
【００３７】
第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルよりも高いハイレベルになる（図３（ｂ））。このハイレベルは、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤにほぼ等しくなる。出力信号Ｖｏの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約４１ｎｓである。
【００３８】
入力信号Ｖｉの電位の低下に対しては、ＰＭＯＳ１３の第１の電流Ｉ１で定まる速度でレベルシフトされる（図３（ａ）、（ｂ））。
レベルシフト回路１の入力信号Ｖｉに対するＮＭＯＳ１６の電流Ｉ１６、出力信号Ｖｏの特性は、次のようにまとめられる。
【００３９】
レベルシフト回路１の特性
Ｖｉ＝Ｌのとき、Ｉ１６＝０、Ｖｏ＝ハイレベル、
Ｖｉ＝ＬからＨに変化する過渡状態のとき、Ｉ１６は（２）式の電流値、Ｖｏはハイレベルからローレベルに変化、
Ｖｉ＝Ｈの定常状態のとき、Ｉ１６は（１）式の電流値、Ｖｏはローレベル。
【００４０】
このように、レベルシフト回路１は、論理振幅Ｖ２ｈ−Ｖ２ｌ＝ＶＲＥＧ＿Ｌの入力信号Ｖｉを、論理振幅Ｖ１ｈ−Ｖ１ｌ＝ＶＤＤ−ＶＲＥＧ＿Ｈの出力信号Ｖｏにレベルシフトすることができる。また、レベルシフト回路１においては、定常状態における電力効率を低下させることなく、出力信号Ｖｏの電位が低下する方向の応答を高速化することができる。
【００４１】
なお、レベルシフト回路１においては、出力信号Ｖｏは、入力信号Ｖｉを反転した逆相になっているが、ＩＮＶ１７またはＩＮＶ１８を省略して同相にしてもよい。
レベルシフト回路１の効果については、入力信号Ｖｉが変化する過渡状態において、定常状態と同じ定電流を流す場合と比較することにより明確になる。
【００４２】
（第１の比較例）
図１５は、第１の比較例のレベルシフト回路の回路図である。
図１５に表したように、レベルシフト回路１０１は、ハイサイド回路１０２とローサイド回路１０３とで構成されている。
ローサイド回路１０３は、低電位端子１０９と接地端子１１０との間に接続され、出力線１０７に電流Ｉ１１３を出力する。接地端子１１０は、接地ＧＮＤに接続され、低電位端子１０９には、電位ＶＲＥＧ＿Ｌが供給される。また、ローサイド回路１０３には、入力端子１１１を介して入力信号Ｖｉが入力される。ここで、入力信号Ｖｉは、論理振幅がＶＲＥＧ＿Ｌのデジタル信号である。
【００４３】
ローサイド回路１０３においては、ＮＭＯＳ１１２と定電流源回路１１４とが、低電位端子１０９と接地端子１１０との間に直列に接続されている。ＮＭＯＳ１１２のソースは、接地端子１１０に接続され、ゲートとドレインとは、定電流源回路１１４に接続される。定電流源回路１１４は、ＮＭＯＳ１１２と低電位端子１０９との間に接続され、定電流Ｉ１１４を生成する。ＮＭＯＳ１１２には、この定電流Ｉ１１４が流れる。
【００４４】
接地端子１１０と出力線１０７との間に、ＮＭＯＳ１１６とＮＭＯＳ１１３とが直列に接続される。ＮＭＯＳ１１３のソースは、接地端子１１０に接続され、ドレインは、ＮＭＯＳ１１６のソースに接続される。ＮＭＯＳ１１３のゲートは、ＮＭＯＳ１１２のゲートに接続される。ＮＭＯＳ１１３は、ＮＭＯＳ１１２を基準側としてカレントミラーを構成する。定電流源回路１１４で生成された定電流Ｉ１１４は、カレントミラーで折り返され電流Ｉ１１３が出力される。
【００４５】
ＮＭＯＳ１１３とＮＭＯＳ１１２とのサイズ比をＷ１１３／Ｗ１１２とすると、電流Ｉ１１３は、（３）式のようになる。
Ｉ１１３＝Ｉ１１４×（Ｗ１１３／Ｗ１１２）  …（３）
【００４６】
電流Ｉ１１３は、ＮＭＯＳ１１６を介して、出力線１０７に出力される。ＮＭＯＳ１１６のドレインは、出力線１０７に接続される。ＮＭＯＳ１１６のゲートには、ＩＮＶ１１７、１１８を介して、入力端子１１１から入力信号Ｖｉが入力される。
【００４７】
ＩＮＶ１１７、１１８は、低電位端子１０９と接地端子１１０との間に接続されている。ＩＮＶ１１７、１１８には、電源電位として電位ＶＲＥＧ＿Ｌが供給されている。ＩＮＶ１１７、１１８は、接地端子１１０の電位０Ｖを基準として動作する。ＩＮＶ１１７には、入力端子１１１から入力信号Ｖｉが入力される。
ＩＮＶ１１７、１１８は、入力信号Ｖｉを２回反転してＮＭＯＳ１１６のゲート入力信号Ｖｇを生成する。ゲート入力信号Ｖｇは、入力信号Ｖｉと同相である。
【００４８】
ハイサイド回路１０２においては、電源端子１０５と出力端子１０８との間に抵抗１１９が接続される。また電源端子１０５と出力端子１０８との間には、ツェナーダイオード１２０が、抵抗１１９と並列に接続される。出力端子１０８は、出力線１０７に接続される。出力端子１０８に生成される出力信号Ｖｏの電位は、出力線１０７の電位に等しい。
【００４９】
ローサイド回路１０３においては、入力信号Ｖｉに応じてＮＭＯＳ１１６がオンまたはオフし、出力線１０７に電流Ｉ１１３を流しまたは電流Ｉ１１３を遮断する。これにより、出力線１０７の電位、すなわち出力端子１０８に生成される出力信号Ｖｏの電位は、ローレベルまたはハイレベルになる。
【００５０】
出力線１０７に電流Ｉ１１３が流れたとき、出力信号Ｖｏの電位は、電源端子１０５の電位ＶＤＤから抵抗１１９の電圧降下分だけ低いローレベルになる。出力線１０７の電流Ｉ１１３が遮断されたとき、出力信号Ｖｏｎ電位は、電源端子１０５の電位ＶＤＤに等しいハイレベルになる。
【００５１】
抵抗１１９の抵抗値は、抵抗１１９の電圧降下がＶＤＤ−ＶＲＥＧ＿Ｈと等しくなるように設定される。ローレベルは、高電位端子１０６の電位ＶＲＥＧ＿Ｈとなる。
ツェナーダイオード１２０は、ローレベルの電位を高電位端子１０６の電位ＶＲＥＧ＿Ｈ以上にクランプして、出力端子１０８に接続される回路の素子耐圧を超える過電圧が印加されないようにする。
【００５２】
出力信号Ｖｏは、ハイサイド回路１０２に接続されたＩＮＶ１２１に出力される。なお、図１５においては、ハイサイド回路１０２に接続される回路として、ＩＮＶ１２１を例示している。しかし、論理振幅ＶＤＤ−ＶＲＥＧ＿Ｈのデジタル信号を入力できればよく、他の論理回路でもよい。
【００５３】
次に、波形図を参照しつつ、第１の比較例のレベルシフト回路１０１の動作について説明する。
図１６は、図１５に表したレベルシフト回路の主要な信号の波形図であり、（ａ）はゲート入力信号Ｖｇ、（ｂ）は出力信号Ｖｏを表す。
図１７は、図１５に表したレベルシフト回路の主要な信号の他の波形図であり、（ａ）はゲート入力信号Ｖｇ、（ｂ）は出力信号Ｖｏを表す。
【００５４】
図１６、図１７においては、横軸に時間（ｔｉｍｅ）、縦軸に電位をとり、レベルシフト回路１０１のゲート入力信号Ｖｇの電位が上昇する場合及び低下する場合の出力信号Ｖｏのシミュレーション結果を表している。図１６（ａ）、図１７（ａ）は、ゲート入力信号Ｖｇの電位、図１６（ｂ）、図１７（ｂ）は、出力信号Ｖｏの電位をそれぞれ表している。
【００５５】
なお、低電位端子１０９の電位ＶＲＥＧ＿Ｌ＝５Ｖ、電源端子１０５の電位ＶＤＤ＝１０Ｖ、高電位端子１０６の電位ＶＲＥＧ＿Ｈ＝５Ｖとしている。したがって、入力信号Ｖｉの電位のＬ、Ｈは、それぞれほぼ０Ｖ、５Ｖであり、出力信号Ｖｏのローレベル、ハイレベルは、それぞれほぼ５Ｖ、１０Ｖである。
【００５６】
また、定電流源回路１１４の定電流Ｉ１１４＝１０μＡ、ＮＭＯＳ１１３とＮＭＯＳ１１２とのサイズ比Ｗ１１３／Ｗ１１２＝８としている。（３）式より、Ｉ１１３＝８０μＡとなり、図２、図３のシミュレーションにおける第１の電流Ｉ１の電流値と等しい。抵抗１１９の抵抗値は、６０ｋΩである。また、ツェナーダイオード１２０の影響は、無視している。
【００５７】
入力信号Ｖｉの電位がＬからＨに上昇すると、ゲート入力信号Ｖｇは、ＬからＨに上昇する（図１６（ａ））。入力信号Ｖｉの電位が上昇し、ゲート入力信号Ｖｇの電位がＨになると、ＮＭＯＳ１１６は、オンして、電流Ｉ１１３が流れる。
【００５８】
出力端子１０８に生成される出力信号Ｖｏの電位は、ローレベルになる（図１６（ｂ））。このローレベルは、高電位端子１０６の電位ＶＲＥＧ＿Ｈ＝５Ｖにほぼ等しくなる。出力信号Ｖｏの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約８ｎｓである。なお、この伝搬遅延時間は、ＩＮＶ１１７、１１８の伝搬遅延時間を含まない値である。
【００５９】
レベルシフト回路１と比較すると、出力線１０７に流れる電流Ｉ１１３が定電流の場合は、出力信号Ｖｏの電位のハイレベルからローレベルへの変化は遅い。入力信号Ｖｉに対する応答を高速化するためには、電流Ｉ１１３の電流値を大きくする必要がある。
【００６０】
また、入力信号Ｖｉの電位がＨからＬに低下すると、ゲート入力信号Ｖｇは、ＨからＬに低下する（図１７（ａ））。入力信号Ｖｉの電位が低下し、ゲート入力信号Ｖｇの電位がＬになると、ＮＭＯＳ１１６は、オフする。電流Ｉ１１３は、遮断される。出力端子１０８に生成される出力信号Ｖｏの電位は、ハイレベルになる（図１７（ｂ））。
【００６１】
出力信号Ｖｏの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約２３ｎｓである。なお、この伝搬遅延時間は、ＩＮＶ１１７、１１８の伝搬遅延時間を含まない値である。また、出力信号Ｖｏの電位が上昇する方向の伝搬遅延時間は、抵抗１１９の抵抗値に依存する。上記のとおり、抵抗１１９の抵抗値は、電源端子１０５の電位ＶＤＤと高電位端子１０６の電位ＶＲＥＧ＿Ｈとの電位差と、電流Ｉ１１３の電流値に依存する。
【００６２】
したがって、電流Ｉ１１３の電流値が大きいほど、出力端子１０８に接続されるＩＮＶ１２１の寄生容量などの影響が低減され、レベルシフト回路１０１の動作速度は高速化される。しかし、電流Ｉ１１３の電流値が大きいほど消費電力が増加し、電力効率は低下する。電流Ｉ１１３の電流値は、動作速度と電力効率とに関してトレードオフの関係にある。そのため、電流Ｉ１１３の電流値を増加して高速化できる動作速度には、電力効率の観点から限界がある。
【００６３】
また、レベルシフト回路１０１においては、出力信号Ｖｏの電位のローレベルが、抵抗１１９の電圧降下の絶対値として設定される。そのため、電流Ｉ１１３の電流値と抵抗１１９の抵抗値の温度特性を合わせる必要がある。また、電流Ｉ１１３の電流値及び抵抗１１９の抵抗値のばらつきによりローレベルが変動し、出力端子１０８に接続されるＩＮＶ１２１などの素子耐圧を超えるおそれもある。
【００６４】
したがって、クランプ回路を出力端子１０８に接続して、過電圧が印加されないようにする必要がある。レベルシフト回路１０１においては、出力端子１０８にツェナーダイオード１２０が接続されている。クランプ回路は、出力端子１０８に接続される回路を保護するために必要であるが、出力端子１０８の寄生容量を増やす要因ともなるため動作速度はさらに低下する。
【００６５】
（第２の比較例）
図１８は、第２の比較例のレベルシフト回路の回路図である。
図１８に表したように、レベルシフト回路１０１ａは、ハイサイド回路１０２ａとローサイド回路１０３ａとで構成されている。なお、図１８においては、図１５と同一の要素には、同一の符号を付している。
【００６６】
ローサイド回路１０３ａは、図１５に表したローサイド回路１０３に、ＮＭＯＳ１２２〜１２５が追加されている。ＮＭＯＳ１２２は、ＮＭＯＳ１１６と出力線１０７との間に接続され、ＮＭＯＳ１１６を過電圧から保護する。ＮＭＯＳ１２３は、ＮＭＯＳ１１２とカレントミラーを構成し、ＮＭＯＳ１２４、ＮＭＯＳ１２５を介して出力線１２６に電流Ｉ１２３を出力する。ＮＭＯＳ１２４は、入力信号Ｖｉを反転したゲート入力信号Ｖｇ−でオンまたはオフされる。ＮＭＯＳ１２５は、ＮＭＯＳ１２４と出力線１２６との間に接続され、ＮＭＯＳ１２４を過電圧から保護する。
【００６７】
ローサイド回路１０３ａにおいては、ゲート入力信号Ｖｇ、Ｖｇ−が差動信号としてそれぞれＮＭＯＳ１１６、１２４に入力される。入力信号Ｖｉに応じて、ＮＭＯＳ１１６とＮＭＯＳ１２４とは、排他的にオンする。出力線１０７、１２６には、差動電流として、電流Ｉ１１３、Ｉ１２３が出力される。
【００６８】
出力線１０７の電流Ｉ１１３は、ハイサイド回路１０２ａのＰＭＯＳ１２７、１２８で構成されるカレントミラーで折り返され、さらにＰＭＯＳ１３１、１３２で構成されるカレントミラーで折り返される。ＰＭＯＳ１３２は、出力端子１０８と高電位端子１０６との間に接続され、電流Ｉ１１３を折り返した電流Ｉ１３２を出力する。出力線１２６の電流Ｉ１２３は、ＰＭＯＳ１２９、１３０のカレントミラーで折り返される。ＰＭＯＳ１３０は、電源端子１０５と出力端子１０８との間に接続され、電流Ｉ１２３を折り返した電流Ｉ１３０を出力する。
【００６９】
ＮＭＯＳ１２３とＮＭＯＳ１１２とのサイズ比をＷ１２３／Ｗ１１２、ＰＭＯＳ１２８とＰＭＯＳ１２７とのサイズ比をＷ１２８／Ｗ１２７、ＮＭＯＳ１３２とＮＭＯＳ１３１とのサイズ比をＷ１３２／Ｗ１３１、ＰＭＯＳ１３０とＰＭＯＳ１２９とのサイズ比をＷ１３０／Ｗ１２９とする。ＰＭＯＳ１３０の電流Ｉ１３０、ＰＭＯＳ１３２の電流Ｉ１３２は、それぞれ（４）、（５）式のようになる。
【００７０】
Ｉ１３０＝Ｉ１１４×（Ｗ１２３／Ｗ１１２）×（Ｗ１３０／Ｗ１２９）…（４）
Ｉ１３２＝Ｉ１１３×（Ｗ１２８／Ｗ１２７）×（Ｗ１３２／Ｗ１３１）…（５）
ここで、電流Ｉ１１３は、（３）式で表される。
【００７１】
出力端子１０８に生成される出力信号Ｖｏの電位は、電流Ｉ１３０の電流値が電流Ｉ１３２の電流値よりも大きいときハイレベルになり、小さいときローレベルになる。ハイサイド回路１０２ａは、出力線１０７、１２６の電流Ｉ１１３、Ｉ１２３の電流値を比較してハイレベルまたはローレベルを出力する電流比較回路を構成している。
【００７２】
ローサイド回路１０３ａにおいては、入力信号Ｖｉに応じて、ＮＭＯＳ１１６とＮＭＯＳ１２４とが排他的にオンする。出力線１０７、１２６には、差動電流としてそれぞれ電流Ｉ１１３、Ｉ１２３が流れる。これにより、出力端子１０８に生成される出力信号Ｖｏの電位は、ローレベルまたはハイレベルになる。
【００７３】
なお、このハイレベルは、電源端子１０５の電位ＶＤＤにほぼ等しく、ローレベルは、高電位端子１０６の電位ＶＲＥＧ＿Ｈにほぼ等しい。そのため、図１５の第１の比較例のレベルシフト回路１０１のように、出力端子１０８に接続される回路を保護するためのクランプ回路は不要である。
【００７４】
次に、波形図を参照しつつ、第２の比較例のレベルシフト回路１０１ａの動作について説明する。
図１９は、図１８に表したレベルシフト回路の主要な信号の波形図であり、（ａ）はゲート入力信号Ｖｇ−、（ｂ）は出力信号Ｖｏを表す。
図２０は、図１８に表したレベルシフト回路の主要な信号の他の波形図であり、（ａ）はゲート入力信号Ｖｇ−、（ｂ）は出力信号Ｖｏを表す。
【００７５】
図１９、図２０においては、横軸に時間（ｔｉｍｅ）、縦軸に電位をとり、レベルシフト回路１０１ａのゲート入力信号Ｖｇ−の電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Ｖｏのシミュレーション結果を表している。図１９（ａ）、図２０（ａ）は、ゲート入力信号Ｖｇ−の電位、図１９（ｂ）、図２０（ｂ）は、出力信号Ｖｏの電位をそれぞれ表している。
【００７６】
なお、低電位端子１０９の電位ＶＲＥＧ＿Ｌ＝５Ｖ、電源端子１０５の電位ＶＤＤ＝２０Ｖ、高電位端子１０６の電位ＶＲＥＧ＿Ｈ＝１５Ｖとしている。したがって、入力信号Ｖｉの電位のＬ、Ｈは、それぞれほぼ０Ｖ、５Ｖであり、出力信号Ｖｏのローレベル、ハイレベルは、それぞれほぼ１５Ｖ、２０Ｖである。
【００７７】
また、定電流源回路１１４の定電流Ｉ１１４＝１０μＡ、サイズ比Ｗ１１３／Ｗ１１２＝１２３／Ｗ１１２＝４、Ｗ１２８／Ｗ１２７＝Ｗ１３０／Ｗ１２９＝２、Ｗ１３２＝Ｗ１３１としている。（３）〜（５）式より、Ｉ１１３＝Ｉ１２３＝４０μＡ、Ｉ１３０＝Ｉ１３２＝８０μＡとなり、図２、図３のシミュレーションにおける第１の電流Ｉ１の電流値と等しい。
【００７８】
入力信号Ｖｉの電位がＨからＬに低下すると、ゲート入力信号ＶＧ−の電位は、ＬからＨに上昇する（図１９（ａ））。入力信号Ｖｉの電位が低下して、ゲート入力信号Ｖｇ−の電位がＨになると、ＮＭＯＳ１２４はオンして、電流Ｉ１２３が流れる。また、ＮＭＯＳ１１６はオフして、電流Ｉ１１３は遮断される。
【００７９】
電流Ｉ１３０が流れ、出力端子１０８に生成される出力信号Ｖｏの電位は、ハイレベルになる（図１９（ｂ））。このハイレベルは、電源端子１０５の電位ＶＤＤ＝２０Ｖにほぼ等しくなる。
出力信号Ｖｏの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約９ｎｓである。この伝搬遅延時間は、ＩＮＶ１１７の伝搬遅延時間を含まない値である。
【００８０】
また、入力信号Ｖｉの電位がＬからＨに上昇すると、ゲート入力信号Ｖｇ−の電位は、ＨからＬに低下する（図２０（ａ））。入力信号Ｖｉの電位が上昇して、ゲート入力信号Ｖｇ−の電位がＬになると、ＮＭＯＳ１２４はオフして、電流Ｉ１２３は遮断される。また、ＮＭＯＳ１１６はオンして、電流Ｉ１１３が流れる。
【００８１】
したがって、電流Ｉ１３２が流れ、出力端子１０８に生成される出力信号Ｖｏの電位は、ローレベルになる（図２０（ｂ））。このローレベルは、高電位端子１０６の電位ＶＲＥＧ＿Ｈ＝１５Ｖにほぼ等しくなる。出力信号Ｖｏの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約９ｎｓである。
【００８２】
出力端子１０８に生成される出力信号Ｖｏの電位は、電源端子１０５の電位ＶＤＤと高電位端子１０６の電位ＶＲＥＧ＿Ｈとの範囲内に制限されるため、レベルシフト回路１０１のようなクランプ回路は不要である。また、出力信号Ｖｏの電位は、電流Ｉ１３０、Ｉ１３２の電流値の大小で規定されるため、定電流源回路１１４の温度依存性や電流値のばらつきなどによる影響を低減することができる。
【００８３】
しかし、レベルシフト回路１０１ａにおいてもレベルシフト回路１０１と同様に、出力端子１０８は、電流Ｉ１３０または電流Ｉ１３２の定電流で駆動される。電流Ｉ１３０、Ｉ１３２の電流値が大きいほど、出力端子１０８に接続される回路の寄生容量などの影響が低減され、レベルシフト回路１０１ａの動作速度は高速化される。しかし、電流Ｉ１３０、Ｉ１３２の電流値を大きくするために電流Ｉ１１４、Ｉ１１３、Ｉ１２３の電流値を大きくすると消費電力が増加する。例えば、ＤＣ−ＤＣコンバータに用いた場合、電力効率が、低下する。
【００８４】
したがって、レベルシフト回路１０１と同様に、電流Ｉ１１３、Ｉ１２３、Ｉ１３０、Ｉ１３２の各電流値は、動作速度と電力効率とに関してトレードオフの関係にある。なお、各カレントミラーを構成するトランジスタのサイズ比を適切に設定することにより、動作速度と電力効率とを最適化することはできる。しかし、電流値を増加して高速化できる動作速度には、電力効率の観点から限界がある。
【００８５】
これに対して、図１に表したレベルシフト回路１においては、出力信号Ｖｏの電位がハイレベルからローレベルに変化する場合、出力端子８は、定常状態における電流である第１の電流Ｉ１の電流値よりも大きい電流Ｉ１６の電流値で駆動される。そのため、出力端子８から寄生容量などに蓄積された電荷が吸い込まれ、定電流が流れる場合と比較して、出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。
【００８６】
また、出力信号Ｖｏの電位がローレベルの定常状態になると、出力端子８を駆動する電流の電流値は、定常状態の電流である第１の電流Ｉ１に制限される。定常状態の電流値よりも大きい電流が流れるのは、出力信号Ｖｏの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流Ｉ１６が流れることによる電力効率の低下はわずかである。
【００８７】
したがって、レベルシフト回路１は、論理振幅Ｖ２ｈ−Ｖ２ｌ＝ＶＲＥＧ＿Ｌの入力信号Ｖｉを、論理振幅Ｖ１ｈ−Ｖ１ｌ＝ＶＤＤ−ＶＲＥＧ＿Ｈの出力信号Ｖｏにレベルシフトすることができる。また、レベルシフト回路１においては、定常状態における電力効率を低下させることなく、出力信号Ｖｏの電位が低下する方向の応答を高速化することができる。
【００８８】
図４は、第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
レベルシフト回路１ａにおいては、図１に表したレベルシフト回路１の電流スイッチ回路３が電流スイッチ回路３ａに置き換えられている。電流生成回路２、保護回路４については、レベルシフト回路１と同様である。なお、図４においては、図１と同一の要素には、同一の符号を付している。
【００８９】
電流スイッチ回路３ａにおいては、図１に表した電流スイッチ回路３に、ＮＭＯＳ１９、２０と定電流源回路２１とが追加されている。
ＮＭＯＳ１９と定電流源回路２１とは、第２の高電位端子９と第２の低電位端子１０との間に直列に接続されている。ＮＭＯＳ１９のソースは、第２の低電位端子１０に接続され、ゲートとドレインとは、定電流源回路２１に接続される。定電流源回路２１は、ＮＭＯＳ１９と第１の高電位端子９との間に接続され、定電流Ｉ２１を生成する。ＮＭＯＳ１９には、定電流Ｉ２１が流れる。
【００９０】
第２の低電位端子１０とＮＭＯＳ１６との間には、ＮＭＯＳ２０が接続されている。ＮＭＯＳ２０のソースは、第２の低電位端子１０に接続され、ドレインは、ＮＭＯＳ１６のソースに接続される。ＮＭＯＳ２０のゲートは、ＮＭＯＳ１９のゲートに接続される。ＮＭＯＳ２０は、ＮＭＯＳ１９を基準側としてカレントミラーを構成する。定電流源回路２１で生成された定電流Ｉ２１は、カレントミラーで折り返され、ＮＭＯＳ２０には、電流Ｉ２０が流れる。
【００９１】
ＮＭＯＳ２０、１９のサイズ比をＷ２０／Ｗ１９とすると、電流Ｉ２０は、（６）式のようになる。
Ｉ２０＝Ｉ２１×（Ｗ２０／Ｗ１９）  …（６）
【００９２】
ＮＭＯＳ１６がオフからオンに変化したとき流れる電流Ｉ１６のピーク値は、（６）式で与えれる電流Ｉ２０の電流値に制限される。ここで、Ｉ１６＞Ｉ２０≫Ｉ１に設定することにより、レベルシフト回路１と比較して、レベルシフト時の応答速度は若干低下するものの、ＮＭＯＳ１６がオンしたときに生じるスイッチングノイズを低減することができる。
【００９３】
図５は、第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
レベルシフト回路１ｂにおいては、図１に表したレベルシフト回路１の電流生成回路２、電流スイッチ回路３が、それぞれ電流生成回路２ａ、電流スイッチ回路３ｂに置き換えられている。保護回路４については、図１に表したレベルシフト回路１と同様である。なお、図５においては、図１と同一の要素には、同一の符号を付している。
【００９４】
電流生成回路２ａにおいては、抵抗２２が第１の高電位端子５と第１の出力線７との間に接続されている。
電流スイッチ回路３ｂにおいては、図１に表した電流スイッチ回路３に抵抗２３が追加されている。ＮＭＯＳ１６、ＩＮＶ１７、１８については、電流スイッチ回路３と同様である。
入力信号Ｖｉの電位が上昇してＮＭＯＳ１６がオンしたとき、抵抗２２を流れる第１の電流Ｉ２２、抵抗２３を流れる電流Ｉ２３は、それぞれ（７）、（８）式のようになる。
【００９５】
Ｉ２２＝（Ｖ１ｈ−Ｖ１ｌ−｜Ｖｇｓ１５｜）／Ｒ１  …（７）
Ｉ２３＝（Ｖ２ｈ−Ｖｇｓ１６）／Ｒ２              …（８）
ここで、Ｖｇｓ１５、Ｖｇｓ１６は、ＰＭＯＳ１５、ＮＭＯＳ１６のそれぞれのゲート・ソース間電圧であり、Ｒ１、Ｒ２は、抵抗２２、２３のそれぞれの抵抗値である。
【００９６】
例えば、Ｖ１ｈ−Ｖ１ｌ＝Ｖ２ｈ−Ｖ２ｌ＝Ｖ２ｈ、｜Ｖｇｓ１５｜＝Ｖｇｓ１６の場合、Ｒ１≫Ｒ２と設定することにより、Ｉ２３≫Ｉ２２となり、図４に表したレベルシフト回路１ａと同様の効果が得られる。また、Ｒ２＝０と設定することにより、図１に表したレベルシフト回路１と同様の効果が得られる。
【００９７】
以上図１〜図５においては、論理振幅Ｖ２ｈ−Ｖ２ｌの入力信号Ｖｉをレベルシフトして論理振幅Ｖ１ｈ−Ｖ１ｌの出力信号Ｖｏを出力するレベルシフト回路１、１ａ、１ｂについて説明した。レベルシフト回路１、１ａ、１ｂは、Ｖ１ｈ＞Ｖ２ｌの場合、すなわち、ローサイドブロックの入力信号Ｖｉをハイサイドブロックの出力信号Ｖｏにレベルシフトする。しかし、Ｖ２ｈ＞Ｖ１ｌの場合、すなわちハイサイドブロックの入力信号Ｖｉをローサイドブロックの出力信号Ｖｏにレベルシフトするレベルシフト回路を構成することもできる。
【００９８】
図６は、第１の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
図６に表したように、レベルシフト回路１ｃは、電流生成回路２ｂ、電流スイッチ回路３ｃ、保護回路４ａを備えている。
レベルシフト回路１ｃは、図１に表したレベルシフト回路１のＮＭＯＳとＰＭＯＳとを入れ換えて構成されている。レベルシフト回路１ｃにおいては、電流生成回路２ｂはローサイドブロック、電流スイッチ回路３ｃはハイサイドブロックとして構成されている。ハイサイドブロックの入力信号Ｖｉは、ローサイドブロックの出力信号Ｖｏにレベルシフトされる。
【００９９】
電流生成回路２ｂは、第１の高電位端子５と第１の低電位端子６との間に接続され、第１の電流Ｉ１を生成して第１の出力線７に出力する。ここで、第１の電流Ｉ１は、トランジスタがオンして動作する程度の電流値である。出力端子８は、第１の出力線７に接続されている。出力端子８に生成される出力信号Ｖｏの電位は、第１の出力線７の電位に等しい。
【０１００】
電流スイッチ回路３ｃは、第２の高電位端子９と第２の低電位端子１０との間に接続され、第１の電流Ｉ１を受ける。また、電流スイッチ回路３ｃには、入力端子１１を介して入力信号Ｖｉが入力される。ここで、入力信号Ｖｉは、電位が第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとの間で変化するデジタル信号である。ここで、Ｌ、Ｈは、入力信号Ｖｉの電位が、それぞ論理値０（偽）、論理値１（真）となる電位である。
【０１０１】
電流スイッチ回路３ｃは、入力信号Ｖｉに応じて第１の電流Ｉ１を流しまたは第１の電流Ｉ１を遮断する。これにより、第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルまたはローレベルよりも高いハイレベルになる。
【０１０２】
保護回路４ａは、電流生成回路２ｂと電流スイッチ回路３ｃとの間において第１の出力線７に接続されている。保護回路４ａは、第１の出力線７の電位を第１の高電位端子５の電位以下に制限する。したがって、上記のハイレベルは、第１の高電位端子５の電位Ｖ１ｈ以下、ローレベルは第１の低電位端子６の電位Ｖ１ｌ以上に制限される。電流生成回路２ｂに印加される電圧は、第１の高電位端子５の電位Ｖ１ｈと第１の低電位端子６の電位Ｖ１ｌとの電位差Ｖ１ｈ−Ｖ１ｌに制限される。保護回路４ａは、電流生成回路２ｂを過電圧から保護する。
【０１０３】
このように、電流生成回路２ｂは、第１の低電位端子６の電位Ｖ１ｌを基準として動作するローサイドブロックである。また、電流スイッチ回路３ｃは、第２の高電位端子９の電位Ｖ２ｈを基準として動作するハイサイドブロックである。
【０１０４】
例えば、第１の低電位端子６は、接地に接続することができる。また、第２の高電位端子９の電位Ｖ２ｈは、第１の高電位端子５の電位Ｖ１ｈ以上に設定される。第２の高電位端子９と第１の低電位端子６との間には、ローサイドブロックの電源電圧Ｖ１ｈ−Ｖ１ｌ以上の電圧が供給される。
レベルシフト回路１ｃは、ハイサイドブロックの論理振幅Ｖ２ｈ−Ｖ２ｌの入力信号Ｖｉをレベルシフトして、ローサイドブロックの論理振幅Ｖ１ｈ−Ｖｌｌの出力信号Ｖｏを生成する。
【０１０５】
次に、各部について詳細に説明する。
電流生成回路２ｂにおいては、ＮＭＯＳ２４と定電流源回路２６とが、第１の高電位端子５と第１の低電位端子６との間に直列に接続されている。ＮＭＯＳ２４のソースは、第１の低電位端子６に接続され、ゲートとドレインとは、定電流源回路２６に接続される。定電流源回路２６は、ＮＭＯＳ２４と第１の高電位端子５との間に接続され、定電流Ｉ２６を生成する。ＮＭＯＳ２４には、この定電流Ｉ２６が流れる。
【０１０６】
第１の低電位端子６と第１の出力線７との間にＮＭＯＳ２５が、接続される。ＮＭＯＳ２５のソースは、第１の低電位端子６に接続され、ドレインは、第１の出力線７に接続される。ＮＭＯＳ２５のゲートは、ＮＭＯＳ２４のゲート及びドレインに接続される。ＮＭＯＳ２５は、ＮＭＯＳ２４を基準側としてカレントミラーを構成する。定電流源回路２６で生成された定電流Ｉ２６は、カレントミラーで折り返される。第１の出力線７には、第１の電流Ｉ１が出力される。第１の電流Ｉ１は、（１）式と同様に表される。
【０１０７】
電流スイッチ回路３ｃにおいては、ＰＭＯＳ２８が、保護回路４ａと第２の高電位端子９との間に接続されている。ＰＭＯＳ２８は、保護回路４ａを介して、電流生成回路２ｂが生成した第１の電流Ｉ１を受ける。ＰＭＯＳ２８のドレインは、保護回路４ａを介して第１の出力線７に接続される。ＰＭＯＳ２８のソースは、第２の高電位端子９に接続される。ＰＭＯＳ２８のゲートには、ＩＮＶ２９、３０を介して、入力端子１１から入力信号Ｖｉが入力される。
【０１０８】
ＩＮＶ２９、３０は、第２の高電位端子９と第２の低電位端子１０との間に接続されている。ＩＮＶ２９、３０には、第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとが供給されている。ＩＮＶ２９、３０は、第２の高電位端子９の電位Ｖ２ｈを基準として動作する。ＩＮＶ２９には、入力端子１１から入力信号Ｖｉが入力される。
【０１０９】
上記のとおり、入力信号Ｖｉは、電位が第２の高電位端子９の電位Ｖ２ｈと第２の低電位端子１０の電位Ｖ２ｌとの間で変化するデジタル信号である。ＩＮＶ２９、３０は、入力信号Ｖｉを２回反転して、入力信号Ｖｉと同相の信号を出力する。なお、ＩＮＶ２９、３０は、入力信号ＶｉとＰＭＯＳ２８のゲート・ソース間電圧とのインタフェースをとるため挿入されている。
【０１１０】
ＰＭＯＳ２８は、入力信号Ｖｉの電位に応じてオンまたはオフする。
入力信号Ｖｉの電位が、ＩＮＶ２９の論理しきい値電圧よりも高いＨのとき、ＰＭＯＳ２８は、オフする。第１の電流Ｉ１は、遮断される。
ＰＭＯＳ２８の電流供給能力は、オンしたときに流れる電流Ｉ２８として、（２）式のＩ１６と同様に表される。
【０１１１】
電流供給能力に相当する電流Ｉ２８の電流値は、第１の電流Ｉ１の電流値よりも大きく設定されている。したがって、第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる。このローレベルは、第１の低電位端子６の電位Ｖ１ｌにほぼ等しくなる。
【０１１２】
また、ＰＭＯＳ２８がオフからオンに変化したとき、ＰＭＯＳ２８には第１の電流Ｉ１が流れるとともに、出力端子８から寄生容量などに蓄積された電荷を吸い込む。そのため、電流スイッチ回路３ｃに定電流の第１の電流Ｉ１が流れる場合と比較して、出力信号Ｖｏの電位は、ローレベルからハイレベルに高速に上昇する。
【０１１３】
また、入力信号Ｖｉの電位が、ＩＮＶ２９の論理しきい値電圧よりも低いＬのとき、ＰＭＯＳ２８は、オンする。出力線７に第１の電流Ｉ１が、流れる。第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、上記のローレベルよりも高いハイレベルになる。上記のとおり、ハイレベルは、保護回路４ａにより第１の高電位端子５の電位Ｖ１ｈにほぼ等しくなる。
【０１１４】
保護回路４ａにおいては、ＮＭＯＳ２７が、電流生成回路２ｂのＮＭＯＳ２５と電流スイッチ回路３ｃのＰＭＯＳ２９との間において第１の出力線７に接続されている。ＮＭＯＳ２７のソースは、第１の出力線７に接続され、第１の出力線７を介してＮＭＯＳ２５のドレインに接続されている。ＮＭＯＳ２７のドレインは、ＰＭＯＳ２８のドレインに接続されている。ＰＭＯＳ２８のゲートは、第１の高電位端子５に接続されている。
【０１１５】
ＮＭＯＳ２８がオンすると、ＰＭＯＳ２７がオンし、第１の出力線７に第１の電流Ｉ１が流れる。このとき、第１の出力線７の電位は、第１の高電位端子５の電位Ｖ１ｈよりもＮＭＯＳ２７のしきい値電圧Ｖｔｎだけ低い電位に制限される。
【０１１６】
また、ＮＭＯＳ２８オフすると、ＰＭＯＳ２７がオフし、第１の出力線７の第１の電流Ｉ１が遮断される。このとき、第１の出力線７の電位は、第１の電流Ｉ１を流そうとするＮＭＯＳ２５に引っ張られて第１の低電位端子６の電位Ｖ１ｌになる。
【０１１７】
このように、保護回路４ａは、第１の出力線７の電位を第１の高電位端子５の電位Ｖ１ｈ以下第１の低電位端子６の電位Ｖ１ｌ以上に制限する。したがって、電流生成回路２ｂに印加される電圧は、電位差Ｖ１ｈ−Ｖ１ｌの範囲内に制限され、電流生成回路２ｂは、過電圧から保護される。
【０１１８】
したがって、電流スイッチ回路３ｃに定電流の第１の電流Ｉ１が流れる場合と比較して、出力信号Ｖｏの電位は、ローレベルからハイレベルに高速に上昇する。また、出力信号Ｖｏの電位がハイレベルの定常状態になると、ＰＭＯＳ２８を流れる電流は、ＮＭＯＳ２５の第１の電流Ｉ１に制限される。ＰＭＯＳ２８の電流供給能力に応じた電流Ｉ２８が流れるのは、出力信号Ｖｏの電位がローレベルからハイレベルに上昇する過渡状態の短期間であり、電流Ｉ２８が流れることによる電力効率の低下はわずかである。
【０１１９】
レベルシフト回路１ｃにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の低下に対して高速応答して上昇するレベルシフトした出力信号Ｖｏを生成することができる。
【０１２０】
また、入力信号Ｖｉの電位が上昇して、信号Ｖ３０の電位がＰＭＯＳ２８のしきい値電圧よりも高くなると、ＰＭＯＳ２８はオフする。第１の電流Ｉ１は、遮断される。
第１の出力線７の電位、すなわち出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる。このローレベルは、第１の低電位端子６の電位Ｖ１ｌにほぼ等しくなる。
入力信号Ｖｉの電位の上昇に対しては、ＮＭＯＳ２５の第１の電流Ｉ１で定まる速度でレベルシフトされる。
【０１２１】
このように、レベルシフト回路１ｃは、論理振幅Ｖ２ｈ−Ｖ２ｌのハイサイドブロックの入力信号Ｖｉを、論理振幅Ｖ１ｈ−Ｖ１ｌのローサイドブロックの出力信号Ｖｏにレベルシフトすることができる。また、レベルシフト回路１ｃにおいては、定常状態における電力効率を低下させることなく、出力信号Ｖｏの電位が上昇する方向の応答を高速化することができる。
【０１２２】
なお、レベルシフト回路１ｃにおいては、出力信号Ｖｏの論理は、入力信号Ｖｉの論理を反転した逆相になっているが、ＩＮＶ２９またはＩＮＶ３０を省略して同相にしてもよい。
また、レベルシフト回路１ｃにおいては、図１に表したレベルシフト回路１と同様に構成されているが、レベルシフト回路１ａ、１ｂと同様に構成することもできる。
【０１２３】
以上図１〜図６を参照して説明したように、第１の実施形態に係るレベルシフト回路においては、出力信号Ｖｏの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Ｖｏの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。そのため、定常状態における電力効率を低下させることなく、出力信号Ｖｏの電位が低下する方向または上昇する方向の応答が高速化される。したがって、第１の実施形態に係るレベルシフト回路は、低消費電力で高速動作可能である。
【０１２４】
（第２の実施形態）
図７は、第２の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図７に表したように、レベルシフト回路１ｄは、電流生成回路２ｃ、電流スイッチ回路３ｄ、保護回路４ｂを備える。なお、図７においては、図１と同一の要素には、同一の符号を付している。
【０１２５】
電流生成回路２ｃにおいては、図１に表した電流生成回路２に、ＰＭＯＳ３１、第１のトランジスタ３２、第２のトランジスタ３３、第２の出力線３６が追加されている。
ＰＭＯＳ３１は、第１の高電位端子５と第２の出力線３６との間に接続される。ＰＭＯＳ３１のソースは、第１の高電位端子５に接続され、ドレインは、第２の出力線３６に接続される。ＰＭＯＳ３１のゲートは、ＰＭＯＳ１３のゲート、ＰＭＯＳ１２のゲート及びドレインに接続される。
【０１２６】
ＰＭＯＳ３１は、ＰＭＯＳ１３と同様にＰＭＯＳ１２を基準側としてカレントミラーを構成する。定電流源回路１３で生成された定電流Ｉ１４は、カレントミラーで折り返される。第２の出力線３６には、第２の電流Ｉ２が出力される。第２の電流Ｉ２は、ＰＭＯＳ３１、１２のサイズ比により、（１）式と同様に表される。
【０１２７】
第１のトランジスタ３２は、第１の高電位端子５と第１の出力線７との間に接続される。第１のトランジスタ３２のソースは、第１の高電位端子５に接続され、ドレインは、第１の出力線７に接続される。第１のトランジスタ３２のゲートは、第２の出力線３６に接続される。第１のトランジスタ３２は、第２の出力線３６の電位がローレベルのときオンする。
【０１２８】
第２のトランジスタ３３は、第１の高電位端子５と第２の出力線３６との間に接続される。第２のトランジスタ３３のソースは、第１の高電位端子５に接続され、ドレインは、第２の出力線３６に接続される。第２のトランジスタ３３のゲートは、第１の出力線７に接続される。第２のトランジスタ３３は、第１の出力線７の電位がローレベルのときオンする。
【０１２９】
電流スイッチ回路３ｄにおいては、図１に表した電流スイッチ回路３に、ＮＭＯＳ３５が追加されている。ＮＭＯＳ３５は、保護回路４ｂと第２の低電位端子１０との間に接続される。ＮＭＯＳ３５のドレインは、保護回路４ｂを介して、第２の出力線３６に接続され、ソースは、第２の低電位端子１０に接続される。ＮＭＯＳ３５のゲートには、ＩＮＶ１７を介して入力信号Ｖｉを反転した信号Ｖ１７が入力される。
【０１３０】
ＮＭＯＳ３５は、保護回路４ｂを介して、電流生成回路２ｃが生成した第２の電流Ｉ２を受ける。
入力信号Ｖｉに応じて、ＮＭＯＳ１６は第１の電流Ｉ１を流してＮＭＯＳ３５は第２の電流Ｉ２を遮断し、またはＮＭＯＳ１６は第１の電流Ｉ１を遮断してＮＭＯＳ３５は第２の電流Ｉ２を流す。これにより、第１の出力線７の電位と第２の出力線３６の電位とは、それぞれローレベルまたはハイレベルになる。第１の出力線７の電位がハイレベルのとき第２の出力線３６の電位はローレベルである。また、第１の出力線７の電位がローレベルのとき第２の出力線３６の電位はハイレベルである。
【０１３１】
保護回路４ｂにおいては、図１に表した保護回路４に、ＰＭＯＳ３４が追加されている。ＰＭＯＳ３４は、電流生成回路２ｃのＰＭＯＳ３１と電流スイッチ回路３ｄのＮＭＯＳ３５との間において第２の出力線３６に接続されている。ＰＭＯＳ３４のソースは、第２の出力線３６を介してＰＭＯＳ３１のドレインに接続されている。ＰＭＯＳ３４のドレインは、ＮＭＯＳ３５のドレインに接続されている。ＰＭＯＳ３４のゲートは、第１の低電位端子６に接続されている。
【０１３２】
ＮＭＯＳ３５がオンすると、ＰＭＯＳ３４がオンし、第２の出力線３６に第２の電流Ｉ２が流れる。このとき、第２の出力線３６の電位は、第１の低電位端子６の電位Ｖ１ｌよりもＰＭＯＳ３４のソース・ゲート間電圧Ｖｓｇ３４だけ高い（ゲート・ソース間電圧Ｖｇｓ３４だけ低い）電位に制限される。
【０１３３】
また、ＮＭＯＳ３５がオフすると、ＰＭＯＳ３４がオフし、第２の出力線３６の第２の電流Ｉ２が遮断される。このとき、第２の出力線３６の電位は、第２の電流Ｉ２を流そうとするＰＭＯＳ３１に引っ張られて第１の高電位端子５の電位Ｖ１ｈになる。
【０１３４】
保護回路４ｂは、第２の出力線３６を介して電流生成回路２ｃに印加される電圧を第１の高電位端子５の電位Ｖ１ｈと第１の低電位端子６の電位Ｖ１ｌとの電位差Ｖ１ｈ−Ｖ１ｌに制限し、電流生成回路２ｃを過電圧から保護する。
【０１３５】
このように、レベルシフト回路１ｄは、論理振幅Ｖ２ｈ−Ｖ２ｌの入力信号Ｖｉをレベルシフトして論理振幅Ｖ１ｈ−Ｖ１ｌの出力信号Ｖｏを生成する。
なお、電流生成回路２ｃは、第１の高電位端子５の電位Ｖ１ｈを基準として動作するハイサイドブロックである。また、電流スイッチ回路３ｄは、第２の低電位端子１０の電位Ｖ２ｌを基準として動作するローサイドブロックである。
【０１３６】
次に、波形図を参照しつつ、レベルシフト回路１ｄの動作について説明する。
図８は、レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａを表す。
図９は、レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａを表す。
【０１３７】
図８、図９においては、横軸に時間（ｔｉｍｅ）、縦軸に電位をとり、レベルシフト回路１の入力信号Ｖｉの電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Ｖｏ、第２の出力線３６の電位Ｖａのシミュレーション結果を表している。
【０１３８】
なお、第２の高電位端子９の電位Ｖ２ｈ＝ＶＲＥＧ＿Ｌ、第２の低電位端子１０の電位Ｖ２ｌ＝０Ｖ、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤ、第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈとしている。また、定電流源回路１４の低電流Ｉ１４＝１０μＡ、ＰＭＯＳ１３とＰＭＯＳ１２とのサイズ比Ｗ１３／Ｗ１２＝８、ＰＭＯＳ３１とＰＭＯＳ１２とのサイズ比Ｗ３１／Ｗ１２＝８としている。第１の電流Ｉ１と第２の電流Ｉ２とは、ともに８０μＡとなる。
【０１３９】
入力信号Ｖｉの電位は、ｔｉｍｅ＝３８．００μｓで０ＶからＶＲＥＧ＿Ｌに上昇する（図８（ａ））。入力信号Ｖｉの電位が上昇しＮＭＯＳ１６のしきい値電圧よりも高くなると、ＮＭＯＳ１６はオンし、ＮＭＯＳ３５はオフする。第１の電流Ｉ１が流れ、第２の電流Ｉ２は遮断される。
【０１４０】
出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる（図８（ｂ））。ローレベルは、保護回路４ｂにより第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈにほぼ等しくなる。出力信号Ｖｏの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約０．７ｎｓである。この伝搬遅延時間の値は、図２（ｂ）に表したレベルシフト回路１の伝搬遅延時間とほぼ等しい。
【０１４１】
第２の出力線３６の電位Ｖａがローレベルの間は、第１のトランジスタ３２は、オンである（図８（ｃ））。そのため、入力信号Ｖｉの電位が０ＶからＶＲＥＧ＿Ｌに上昇するとき、第１の出力線７には、第１のトランジスタ３２を介して、第１の高電位端子５から電位Ｖ１ｈ＝ＶＤＤが供給される。
したがって、第１の電流Ｉ１、ＮＭＯＳ１６の電流Ｉ１６、第１のトランジスタ３２の電流Ｉ３２との間に、（９）式の関係が成立するとき、出力信号Ｖｏの電位がハイレベルからローレベルに低下する。
【０１４２】
Ｉ１６＞Ｉ１＋Ｉ３２＞Ｉ３２  …（９）
また、第１のトランジスタ３２の電流Ｉ３２は、（１０）式のようになる。
【０１４３】
Ｉ３２＝（βｐ／２）×（Ｖｇｓ３２−Ｖｔｐ）２  …（１０）
ここで、βｐはＰＭＯＳ３２の形状などの構造により定まる定数、Ｖｇｓ３２はゲート・ソース間電圧、Ｖｔｐはしきい値電圧である。
（９）式に、（２）、（１０）式を代入すると、（１１）式のようになる。
【０１４４】
（βｐ／βｎ）＜
（（Ｖｇｓ１６−Ｖｔｎ）／（Ｖｇｓ３２−Ｖｔｐ））２  …（１１）
【０１４５】
また、ＮＭＯＳ１６、ＰＭＯＳ３２のゲート・ソース間電圧Ｖｇｓ１６、Ｖｇｓ３２は、（１２）、（１３）式のようになる。
Ｖｇｓ１６＝Ｖ２ｈ−Ｖ２ｌ＝ＶＲＥＧ＿Ｌ  …（１２）
Ｖｇｓ３２＝Ｖ１ｈ−Ｖ１ｌ−｜Ｖｇｓ３４｜
＝ＶＤＤ−ＶＲＥＧ＿Ｈ−｜Ｖｇｓ３４｜  …（１３）
【０１４６】
例えば、ＶＲＥＧ＿Ｌ＝ＶＲＥＧ＿Ｈ＝５Ｖ、ＶＤＤ＝１０Ｖ、｜Ｖｇｓ３４｜＝１．５Ｖ、Ｖｔｎ＝｜Ｖｔｐ｜＝１Ｖとすると、（１１）〜（１３）式から、βｐ／βｎ＜２．５６になる。設計余裕をもって、βｐ／βｎ≪２．５６に設定する。
また、レベルシフト回路１ｄにおいては、第１の出力線７と第２の出力線３６とは、対称な差動回路で構成されている。ＰＭＯＳ３１の第２の電流Ｉ２、第２のトランジスタ３３の電流Ｉ３３、ＰＭＯＳ３４、ＮＭＯＳ３５の電流Ｉ３５についても同様の関係が成り立つ。
【０１４７】
したがって、ＮＭＯＳ１６がオフからオンに変化したとき、ＮＭＯＳ１６には、第１の電流Ｉ１、第１のトランジスタ３２の電流Ｉ３２が流れるとともに、出力端子８から寄生容量などに蓄積された電荷が吸い込まれる。
出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。
【０１４８】
また、第１の出力線７の電位、すなわち出力信号Ｖｏの電位がハイレベルからローレベルに変化すると、第２のトランジスタ３３がオンする。第２の出力線３６には、第１のトランジスタ３３を介して第１の高電位端子５から電位Ｖ１ｈ＝ＶＤＤが供給される。
したがって、第２の電流Ｉ２、ＮＭＯＳ３５の電流Ｉ３５、第２のトランジスタ３３の電流Ｉ３５との間に、（１４）式の関係が成立するとき、第２の出力線３６の電位Ｖａがローレベルからハイレベルに上昇する。
【０１４９】
Ｉ３５＜Ｉ３３＜Ｉ２＋Ｉ３３  …（１４）
ここで、Ｉ２≪Ｉ３３である。
【０１５０】
第２の出力線３６の電位Ｖａは、図３のレベルシフト回路１の伝搬遅延時間と比較して、ローレベルからハイレベルに高速に上昇する（図８（ｃ））。ハイレベルの電位は、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤにほぼ等しい。
【０１５１】
電流スイッチ回路３ｄに定電流の第１の電流Ｉ１が流れる場合と比較して、出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Ｖｏの電位がローレベル、第２の出力線３６の電位Ｖａがハイレベルの定常状態になると、第１のトランジスタ３２はオフになる。
【０１５２】
ＮＭＯＳ１６を流れる電流は、ＰＭＯＳ１３の第１の電流Ｉ１に制限される。ＮＭＯＳ１６の電流供給能力に応じた電流Ｉ１６が流れるのは、出力信号Ｖｏの電位がハイレベルからローレベルに低下する過渡状態の短期間である。電流Ｉ１６が流れることによる電力効率の低下は、わずかである。
【０１５３】
また、第２のトランジスタ３３を介して第１の高電位端子５から第２の出力線３６に電流Ｉ３３が流れる期間は、第２の出力線３６の電位Ｖａがローレベルからハイレベルに上昇する過渡状態の短期間である。したがって、この電流Ｉ３３による電力効率の低下はわずかである。
【０１５４】
レベルシフト回路１ｄにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Ｖｏを生成することができる（図８（ａ）、（ｂ））。
【０１５５】
また、入力信号Ｖｉの電位は、ｔｉｍｅ＝３９．００μｓでＶＲＥＧ＿Ｌから０Ｖに低下する（図９（ａ））。入力信号Ｖｉの電位が低下して、ＮＭＯＳ１６のしきい値電圧よりも低くなると、ＮＭＯＳ１６はオフし、ＮＭＯＳ３５はオンする。第１の電流Ｉ１は、遮断され、第２の電流Ｉ２が、流れる。
【０１５６】
レベルシフト回路１ｄにおいては、入力信号Ｖｉに応じて、ＮＭＯＳ１６とＮＭＯＳ３５とは排他的にオンし、第１の出力線７と第２の出力線３６とに対して対称に構成されている。したがって、入力信号Ｖｉの電位の低下に対しては、上記の入力信号Ｖｉの電位が上昇する場合の動作と同様になる。第１の出力線７と第２の出力線３６との関係を逆にした動作になる。
【０１５７】
第２の出力線３６の電位Ｖａは、ローレベルになる（図９（ｃ））。ローレベルは、保護回路４ｂにより第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈにほぼ等しくなる。
第２の出力線３６の電位Ｖａの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約０．５ｎｓである。
【０１５８】
第２の出力線３６の電位Ｖａがハイレベルからローレベルに変化すると、第１の出力線７の電位、すなわち出力信号Ｖｏの電位は、ローレベルからハイレベルに上昇する（図９（ｂ））。出力信号Ｖｏの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約１．５ｎｓである。
【０１５９】
ハイレベルの電位は、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤにほぼ等しい。
レベルシフト回路１ｄにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の低下に対して高速応答して上昇するレベルシフトした出力信号Ｖｏを生成することができる（図９（ａ）、（ｂ））。
【０１６０】
このように、レベルシフト回路１ｄにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の変化に対して高速応答するレベルシフトした出力信号Ｖｏを生成することができる。
ただし、（１１）式の関係を満たす必要があるため、出力信号Ｖｏの電位がローレベルからハイレベルに上昇する方向の伝搬遅延時間は、ハイレベルからローレベルに低下する方向の伝搬遅延時間と比較して遅くなる。
【０１６１】
以上図７〜図９を参照して説明したように、第２の実施形態に係るレベルシフト回路においては、出力信号Ｖｏの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Ｖｏの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。また、出力信号Ｖｏの電位が変化する過渡状態のとき、電流生成回路の第１及び第２のトランジスタがオンして、出力端子に第１の高電位端子または第１の低電位端子の電位を供給する。
【０１６２】
そのため、定常状態における電力効率を低下させることなく、入力信号Ｖｉの変化に高速応答してレベルシフトした出力信号Ｖｏを生成することができる。したがって、第２の実施形態に係るレベルシフト回路は、低消費電力でより高速に動作可能である。
【０１６３】
（第３の実施形態）
図１０は、第３の実施形態に係るレベルシフト回路の構成を例示する回路図である。
レベルシフト回路１ｅにおいては、図７に表したレベルシフト回路１ｄの電流生成回路２ｃが電流生成回路２ｄに置き換えられている。電流スイッチ回路３ｄ、保護回路４ｂについては、レベルシフト回路１ｄと同様である。なお、図１０においては、図７と同一の要素には、同一の符号を付している。
【０１６４】
電流生成回路２ｄにおいては、図７に表した電流生成回路２ｃに、ゲート信号生成回路３７、３８が追加されている。
ゲート信号生成回路３７は、第２の出力線３６の電位Ｖａがハイレベルからローレベルに変化してから規定期間の間ローレベルとなるゲート信号Ｖ３２を生成する。なお、ゲート信号生成回路３７は、第２の出力線３６の電位Ｖａと出力信号Ｖｏを規定期間だけ遅延させた信号Ｖｄｅｌａｙとの論理和を生成している。
【０１６５】
なお、規定期間は、入力信号Ｖｉが変化してから第１の出力線７の電位がローレベルからハイレベルに変化するまでの期間及び第２の出力線３６の電位Ｖａがローレベルからハイレベルに変化するまでの期間よりも長く設定される。規定期間は、入力信号Ｖｉが変化してから、第１の出力線７の電位がローレベルの期間及び第２の出力線３６の電位Ｖａがローレベルの期間をマスクできるように設定する。
【０１６６】
第１のトランジスタ３２のゲートには、ゲート信号Ｖ３２が入力される。第１のトランジスタ３２は、第２の出力線３６の電位Ｖａがハイレベルのときオフであり、電位Ｖａがハイレベルからローレベルに変化してから規定期間の間オンし、規定期間の経過後にオフする。
【０１６７】
ゲート信号生成回路３８は、第１の出力線７の電位、すなわち出力信号Ｖｏの電位がハイレベルからローレベルに変化してから規定期間の間ローレベルとなるゲート信号Ｖ３３を生成する。なお、図１０においては、ゲート信号生成回路３８は、第２の出力線３６の電位Ｖａと信号Ｖｄｅｌａｙとの論理和を生成している。また、図１０においては、ゲート信号生成回路３７、３８をそれぞれ論理積の否定回路（ＮＡＮＤ）とＩＮＶで構成しているが、上記のゲート信号Ｖ３２、Ｖ３３を生成できれば、他の構成でもよい。
【０１６８】
第２のトランジスタ３３のゲートには、ゲート信号Ｖ３３が入力される。第２のトランジスタ３３は、出力信号Ｖｏの電位がハイレベルのときオフであり、出力信号Ｖｏの電位がハイレベルからローレベルに変化してから規定期間の間オンし、規定期間の経過後にオフする。
【０１６９】
次に、波形図を参照しつつ、レベルシフト回路１ｅの動作について説明する。
図１１は、レベルシフト回路の主要な信号の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａ、（ｄ）は遅延信号Ｖｄｅｌａｙ、（ｅ）、（ｆ）は第１及び第２のトランジスタのゲート信号Ｖ３２、Ｖ３３をそれぞれ表す。
図１２は、レベルシフト回路の主要な信号の他の波形図であり、（ａ）は入力信号Ｖｉ、（ｂ）は出力信号Ｖｏ、（ｃ）は第２の出力線の電位Ｖａ、（ｄ）は遅延信号Ｖｄｅｌａｙ、（ｅ）、（ｆ）は第１及び第２のトランジスタのゲート信号Ｖ３２、Ｖ３３をそれぞれ表す。
【０１７０】
図１１、図１２においては、横軸に時間（ｔｉｍｅ）、縦軸に電位をとり、レベルシフト回路１の入力信号Ｖｉの電位が上昇する場合及び低下する場合のそれぞれに対する出力信号Ｖｏ、第２の出力線３６の電位Ｖａ、遅延信号Ｖｄｅｌａｙ、第１及び第２のトランジスタのゲート信号Ｖ３２、Ｖ３３のシミュレーション結果を表している。
【０１７１】
なお、図８、図９と同様に、第２の高電位端子９の電位Ｖ２ｈ＝ＶＲＥＧ＿Ｌ、第２の低電位端子１０の電位Ｖ２ｌ＝０Ｖ、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤ、第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈとしている。また、定電流源回路１４の低電流Ｉ１４＝１０μＡ、ＰＭＯＳ１３とＰＭＯＳ１２とのサイズ比Ｗ１３／Ｗ１２＝８、ＰＭＯＳ３１とＰＭＯＳ１２とのサイズ比Ｗ３１／Ｗ１２＝８としている。第１の電流Ｉ１と第２の電流Ｉ２とは、ともに８０μＡとなる。また、遅延信号Ｖｄｅｌａｙは、出力信号ＶｏをＩＮＶ偶数個で遅延させた信号である。
【０１７２】
入力信号Ｖｉの電位は、ｔｉｍｅ＝４４．５００μｓで０ＶからＶＲＥＧ＿Ｌに上昇する（図１１（ａ））。入力信号Ｖｉの電位が上昇しＮＭＯＳ１６のしきい値電圧よりも高くなると、ＮＭＯＳ１６はオンし、ＮＭＯＳ３５はオフする。第１の電流Ｉ１が流れ、第２の電流Ｉ２は遮断される。
【０１７３】
出力端子８に生成される出力信号Ｖｏの電位は、ローレベルになる（図１１（ｂ））。ローレベルは、保護回路４ｂにより第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈにほぼ等しくなる。出力信号Ｖｏの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約０．７ｎｓである。この伝搬遅延時間の値は、図２（ｂ）に表したレベルシフト回路１の伝搬遅延時間、図８（ｂ）に表したレベルシフト回路１ｄの伝搬遅延時間と同等の値になっている。
【０１７４】
第２の出力線３６の電位Ｖａはローレベルであるが（図１１（ｃ））、遅延信号Ｖｄｅｌａｙがハイレベルのため（図１１（ｄ））、ゲート信号生成回路３７は、ゲート信号Ｖ３２にハイレベルを出力する（図１１（ｅ））。第１のトランジスタ３２は、オフである。したがって、入力信号Ｖｉの電位が０ＶからＶＲＥＧ＿Ｌに上昇するとき、図８に表したレベルシフト回路１ｄのように第１のトランジスタ３２の影響はなく、（１１）式の制約がない。そのため、ＮＭＯＳ１６がオフからオンに変化したとき、ＮＭＯＳ１６には、第１の電流Ｉ１が流れるとともに、出力端子８から寄生容量などに蓄積された電荷が吸い込まれる。
【０１７５】
したがって、図１に表したレベルシフト回路１と同様に、出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Ｖｏの電位がローレベルの定常状態になると、ＮＭＯＳ１６を流れる電流は、ＰＭＯＳ１３の第１の電流Ｉ１に制限される。ＮＭＯＳ１６の電流供給能力に応じた電流Ｉ１６が流れるのは、出力信号Ｖｏの電位がハイレベルからローレベルに低下する過渡状態の短期間であり、電流Ｉ１６が流れることによる電力効率の低下はわずかである。
【０１７６】
また、第１の出力線７の電位、すなわち出力信号Ｖｏの電位がハイレベルからローレベルに変化すると、ゲート信号生成回路３８は、ゲート信号Ｖ３３に規定期間の間、ローレベルを出力する（図１１（ｆ））。第２のトランジスタ３３は、出力信号Ｖｏの電位（第１の出力線７の電位）がローレベルになってから規定期間の間、オンする。
【０１７７】
第２の出力線３６には、第２のトランジスタ３３を介して、第１の高電位端子５から電位Ｖ１ｈ＝ＶＤＤが供給される。
上記のとおり、レベルシフト回路１ｅにおいては、（１１）式の制約がないため、第２のトランジスタ３３の電流供給能力は、ＮＭＯＳ１６と同様に大きく設定することができる。したがって、第２の出力線３６の電位Ｖａは、図７の伝搬遅延時間と比較して、ローレベルからハイレベルに高速に上昇する（図１１（ｃ））。ハイレベルの電位は、第１の高電位端子５の電位Ｖ１ｈ＝ＶＤＤにほぼ等しい。
【０１７８】
電流スイッチ回路３ｄに定電流の第１の電流Ｉ１が流れる場合と比較して、出力信号Ｖｏの電位は、ハイレベルからローレベルに高速に低下する。また、出力信号Ｖｏの電位がローレベルになってから規定期間経過後に定常状態になると、第２のトランジスタ３３はオフになる。
【０１７９】
ＮＭＯＳ１６を流れる電流は、ＰＭＯＳ１３の第１の電流Ｉ１に制限される。ＮＭＯＳ１６の電流供給能力に応じた電流Ｉ１６が流れるのは、出力信号Ｖｏの電位がハイレベルからローレベルに低下する過渡状態の短期間である。電流Ｉ１６が流れることによる電力効率の低下は、わずかである。
【０１８０】
また、第２のトランジスタ３３を介して第１の高電位端子５から第２の出力線３６に電流Ｉ３３が流れる期間は、上記の規定期間の短期間である。したがって、この電流Ｉ３３による電力効率の低下はわずかである。
【０１８１】
レベルシフト回路１ｅにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の上昇に対して高速応答して低下するレベルシフトした出力信号Ｖｏを生成することができる（図１１（ａ）、（ｂ））。
【０１８２】
また、入力信号Ｖｉの電位は、ｔｉｍｅ＝４４．０００μｓでＶＲＥＧ＿Ｌから０Ｖに低下する（図１２（ａ））。入力信号Ｖｉの電位が低下して、ＮＭＯＳ１６のしきい値電圧よりも低くなると、ＮＭＯＳ１６はオフし、ＮＭＯＳ３５はオンする。第１の電流Ｉ１は、遮断され、第２の電流Ｉ２が、流れる。
【０１８３】
レベルシフト回路１ｅにおいては、入力信号Ｖｉに応じて、ＮＭＯＳ１６とＮＭＯＳ３５とは排他的にオンし、第１の出力線７と第２の出力線３６とに対して対称に構成されている。したがって、入力信号Ｖｉの電位の低下に対しては、上記の入力信号Ｖｉの電位が上昇する場合の動作と同様になる。第１の出力線７と第２の出力線３６との関係を逆にした動作になる。
【０１８４】
第２の出力線３６の電位Ｖａは、ローレベルになる（図１２（ｃ））。ローレベルは、保護回路４ｂにより第１の低電位端子６の電位Ｖ１ｌ＝ＶＲＥＧ＿Ｈにほぼ等しくなる。
第２の出力線３６の電位Ｖａの電位がハイレベルからローレベルに変化する方向の伝搬遅延時間は、約１．１ｎｓである。
【０１８５】
第２の出力線３６の電位Ｖａがハイレベルからローレベルに変化すると、第１の出力線７の電位、すなわち出力信号Ｖｏの電位は、ローレベルからハイレベルに上昇する（図１２（ｂ））。出力信号Ｖｏの電位がローレベルからハイレベルに変化する方向の伝搬遅延時間は、約２．３ｎｓである。
【０１８６】
このように、レベルシフト回路１ｅにおいては、定常状態における電力効率を低下させることなく、入力信号Ｖｉの電位の変化に対して高速応答するレベルシフトした出力信号Ｖｏを生成することができる。
また、（１１）式の関係を満たす必要がないため、出力信号Ｖｏの電位がローレベルからハイレベルに上昇する方向の伝搬遅延時間は、レベルシフト回路１ｄと比較して速くすることができる。
【０１８７】
以上図１０〜図１２を参照して説明したように、第３の実施形態に係るレベルシフト回路においては、出力信号Ｖｏの電位が変化する過渡状態のとき、電流スイッチ回路に定常状態の電流値よりも大きい電流値が流れる。そして、出力信号Ｖｏの電位が定常状態になると、電流スイッチ回路に流れる電流は、定常値の電流になる。また、出力信号Ｖｏの電位が変化する規定期間の間、電流生成回路の第１及び第２のトランジスタがオンして、出力端子に第１の高電位端子または第１の低電位端子の電位を供給する。
【０１８８】
そのため、定常状態における電力効率を低下させることなく、入力信号Ｖｉの変化にさらに高速に応答してレベルシフトした出力信号Ｖｏを生成することができる。したがって、第３の実施形態に係るレベルシフト回路は、低消費電力でさらなる高速動作が可能である。
【０１８９】
（第４の実施形態）
図１３は、第４の実施形態に係る制御回路を含むＤＣ−ＤＣコンバータの構成を例示する回路図である。
図１３に表したように、制御回路５０においては、ＰＷＭ生成回路５１が、レベルシフト回路１ｅの第２の高電位端子９と第２の低電位端子１０との間に接続されている。ＰＷＭ生成回路５１は、ＰＷＭの制御信号Ｖｃを生成して、レベルシフト回路１ｅの入力端子１１に出力する。
【０１９０】
第２の高電位端子９と第２の低電位端子１０との間には、第２の電源電圧Ｖｓ２が供給される。ＰＷＭ生成回路５１は、第２の電源電圧Ｖｓ２で動作する。第２の低電位端子１０は、接地Ｇｎｄに接続され、第２の低電位端子１０の電位Ｖ２ｌは、０Ｖである。第２の高電位端子９の電位Ｖ２ｈは、第２の電源電圧Ｖｓ２に等しい。
【０１９１】
第１の高電位端子５と第１の低電位端子６との間には、第１の電源電圧Ｖｓ１が供給される。
制御回路５０は、論理振幅が第２の電源電圧Ｖｓ２の制御信号Ｖｃを、論理振幅が第１の電源電圧Ｖｓ１の信号に高速にレベルシフトして、出力信号Ｖｏとして出力端子８に出力する。
【０１９２】
また、制御回路５２においては、制御回路５０に、制御回路５０の出力信号Ｖｏで制御される第１のスイッチ素子５３と、制御回路５０で制御される第２のスイッチ素子５５と、が追加されている。第１のスイッチ素子５３は、ハイサイドスイッチであり、第２のスイッチ素子５５は、ローサイドスイッチである。
【０１９３】
第１のスイッチ素子５３は、第１の高電位端子５と駆動端子５７との間に接続される。また、第２のスイッチ素子５３のゲート（制御端子）は、駆動回路５４を介して、制御回路５０の出力端子８に接続される。第２のスイッチ素子５３は、駆動回路５４を介して、制御回路５０の出力信号ＶｏでＰＷＭ制御される。第１のスイッチ素子５３は、ＰＭＯＳ、駆動回路５４は、ＩＮＶでそれぞれ構成される。
【０１９４】
第２のスイッチ素子５５は、駆動端子５７と第２の低電位端子１０との間に、第１のスイッチ素子５３と直列に接続される。第２のスイッチ素子５５は、駆動回路５６を介して、制御回路５０で生成されるＰＷＭの制御信号ＶｃＬでＰＷＭ制御される。第２のスイッチ素子５５は、ＮＭＯＳ、駆動回路５６は、ＩＮＶでそれぞれ構成される。
【０１９５】
第１の高電位端子５と第２の低電位端子１０との間には、第３の電源電圧Ｖｉｎが供給される。
ＰＷＭ生成回路５１で生成された制御信号Ｖｃは、レベルシフト回路１ｅでレベルシフトされ、駆動回路５４を介して、第１のスイッチ素子５３のゲートに供給される。第１のスイッチ素子５３のゲート電位Ｖｇ１は、制御信号Ｖｃに応じて、ハイレベルまたはローレベルに変化する。第１のスイッチ素子５３は、制御信号Ｖｃに応じて、オンまたはオフに制御される。
【０１９６】
また、第２のスイッチ素子５５のゲート電位Ｖｇ２は、ＰＷＭ生成回路５１で生成された制御信号ＶｃＬに応じて、ハイレベルまたはローレベルになる。なお、第１のスイッチ素子５３と第２のスイッチ素子５５とは、排他的にオンし、同時にオンしないように制御される。
【０１９７】
第１のスイッチ素子５３がオンのとき、第１のスイッチ素子５３と第２のスイッチ素子５５との接続点（駆動端子）５７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎになる。
第２のスイッチ素子５５がオンのとき、駆動端子５７の電位Ｖｌｘは、接地電位０Ｖになる。
【０１９８】
制御回路５２は、ＰＷＭ生成回路５１で生成される論理振幅が第２の電源電圧Ｖｓ２の制御信号Ｖｃ、ＶｃＬに応じて、第１のスイッチ素子５３と第２のスイッチ素子５５とをスイッチングさせる。そして、駆動端子５７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎと接地電位０Ｖとに振動する。
制御回路５２においては、レベルシフト回路１ｅが高速化されているため、第１のスイッチ素子５３と第２のスイッチ素子５５とのスイッチングを高速化することができる。
【０１９９】
また、ＤＣ−ＤＣコンバータ６０は、制御回路５２、インダクタ６１、平滑コンデンサ６２、検出回路６３を備える。
インダクタ６１の一端は、第１のスイッチ素子５３と第２のスイッチ素子５５との接続点（駆動端子）５７に接続される。インダクタ６１の他端には、第３の電源電圧Ｖｉｎを降圧した電圧Ｖｏｕｔが生成される。
【０２００】
平滑コンデンサ６２は、インダクタ６１の他端と第２の低電位端子１０との間に接続され、ＤＣ−ＤＣコンバータ６０の電圧Ｖｏｕｔを平滑化する。
また、インダクタ６１の他端と第２の低電位端子１０との間に検出回路６３が接続され、インダクタ６１の他端の電位、すなわちＤＣ−ＤＣコンバータ６０の電圧Ｖｏｕｔを検出して、制御回路５２に帰還する。
【０２０１】
制御回路５２のＰＷＭ生成回路５１は、検出回路６３から帰還される電圧Ｖｆｂの誤差の絶対値が小さくなるように、第１のスイッチ素子５３と第２のスイッチ素子５５とをＰＷＭ制御する。
次に、タイミングチャートを参照しつつ、ＤＣ−ＤＣコンバータ６０の動作について説明する。
【０２０２】
図１４は、ＤＣ−ＤＣコンバータの主要な信号の波形図であり、（ａ）は制御信号Ｖｃ、（ｂ）はレベルシフト回路の出力信号Ｖｏ、（ｃ）、（ｄ）は第１及び第２のスイッチ素子のゲート電位Ｖｇ１、Ｖｇ２、（ｅ）は駆動端子の電位Ｖｌｘを表す。
【０２０３】
なお、図１４（ｃ）においては、第１のスイッチ素子５３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１４（ｄ）においては、第２のスイッチ素子５５がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【０２０４】
制御信号ＶｃがＨからＬに変化すると（図１４（ａ））、出力端子８の出力信号Ｖｏは、ハイレベルになる（図１４（ｂ））。
出力信号Ｖｏは、駆動回路５４で反転される。第１のスイッチ素子５３のゲート電位Ｖｇ１は、第３の電源電圧Ｖｉｎに対して第１の電源電圧Ｖｓ１だけ低いＶｇ１＝Ｖｉｎ−Ｖｓ１のローレベルになる（図１４（ｃ））。第１のスイッチ素子５３は、オンする。
また、制御信号ＶｃＬは、制御信号Ｖｃと逆相で、ＬからＨに変化し（図示せず）、駆動回路５６で反転される。第２のスイッチ素子５５のゲート電位Ｖｇ２は０ＶのＬになる（図１４（ｄ））。第２のスイッチ素子５５は、オフする。
【０２０５】
駆動端子５７の電位Ｖｌｘは、第３の電源電圧Ｖｉｎになる（図１４（ｅ））。
インダクタ６１に電流が供給され、ＤＣ−ＤＣコンバータ６０の電圧Ｖｏｕｔが上昇する。
検出回路６３からＰＷＭ生成回路５１に帰還される電圧Ｖｆｂの誤差が大きくなり、ＰＷＭ生成回路５１は、制御信号ＶｃをＨに変化させる（図１４（ａ））。
【０２０６】
制御信号Ｖｃが、ＬからＨに変化すると（図１４（ａ））、出力端子８の出力信号Ｖｏは、ローレベルになる（図１４（ｂ））。
出力信号Ｖｏは、駆動回路５４で反転される。第１のスイッチ素子５３のゲート電位Ｖｇ１は、第３の電源電圧Ｖｉｎのハイレベルになる（図１４（ｃ））。第１のスイッチ素子５３は、オフする。
また、制御信号ＶｃＬは、制御信号Ｖｃと逆相で、ＨからＬに変化し（図示せず）、駆動回路５６で反転される。第２のスイッチ素子５５のゲート電位Ｖｇ２は、第２の電源電圧Ｖｓ２のＨになる（図１４（ｄ））。第２のスイッチ素子５５は、オンする。
【０２０７】
駆動端子５７の電位Ｖｌｘは、接地電位０Ｖになる（図１４（ｅ））。
インダクタ６１には、第２のスイッチ素子５５を介して回生電流が流れ、ＤＣ−ＤＣコンバータ６０の電圧Ｖｏｕｔは低下する。
検出回路６３からＰＷＭ生成回路５１に帰還される電圧Ｖｆｂの誤差が小さくなり、ＰＷＭ生成回路５１は、制御信号ＶｃをＬに変化させる（図１４（ａ））。
次サイクル以降、同様の動作が繰り返される。
【０２０８】
このように、ＰＷＭ生成回路５１は、帰還される電圧Ｖｆｂの誤差の絶対値が小さくなるように、第１のスイッチ素子５３と第２のスイッチ素子５５とを制御信号Ｖｃ、ＶｃＬでＰＷＭ制御する。
ＤＣ−ＤＣコンバータ６０においては、制御回路５２のレベルシフト回路１ｅが、制御信号Ｖｃを高速に第１のスイッチ素子５３に伝達できる。そのため、第１のスイッチ素子５３と第２のスイッチ素子５５とのスイッチングを高速化することができる。
【０２０９】
なお、図１３においては、レベルシフト回路１ｅを用いた制御回路５０、５２、ＤＣ−ＤＣコンバータ６０の構成を例示した。しかし、レベルシフト回路１、１ａ、１ｂ、１ｄを用いることもできる。
また、図６に表したレベルシフト回路１ｃを用いて、第１のスイッチ素子５３をローサイドスイッチ、第２のスイッチ素子５５をハイサイドスイッチとして構成することもできる。
【０２１０】
また、図１３においては、第１のスイッチ素子５３は、ＰＭＯＳ、第２のスイッチ素子５５は、ＮＭＯＳ、駆動回路５４、５６は、それぞれＩＮＶによる構成を例示している。しかし、第１のスイッチ素子５３は、ＮＭＯＳで構成することもできる。また、駆動回路５４、５６は、入力信号と出力信号とが同相のバッファで構成することもできる。
【０２１１】
図１３、図１４を参照して説明したように、第４の実施形態に係る制御回路及びＤＣ−ＤＣコンバータにおいては、定常状態における電力効率を低下させることなく、制御信号Ｖｃの変化に高速に応答してレベルシフトした出力信号Ｖｏを生成して、高速にスイッチングすることができる。したがって、第４の実施形態に係る制御回路及びＤＣ−ＤＣコンバータは、低消費電力で高速動作が可能である。
【０２１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１３】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ…レベルシフト回路、  ２、２ａ、２ｂ、２ｃ…電流生成回路、  ３、３ａ、３ｂ、３ｃ、３ｄ…電流スイッチ回路、  ４、４ａ、４ｂ…保護回路、  ５…第１の高電位端子、  ６…第１の低電位端子、  ７…第１の出力線、  ８…出力端子、  ９…第２の高電位端子、  １０…第２の低電位端子、  １１…入力端子、  １３、１４、２１…定電流源回路、  ２２、２３…抵抗、  ２６…定電流源回路、  ３２…第１のトランジスタ、  ３３…第２のトランジスタ、  ３６…第２の出力線、  ３７、３８…ゲート信号生成回路、  ５０…制御回路、  ５１…ＰＷＭ生成回路、  ５２…制御回路、  ５３…第１のスイッチ素子、  ５４、５６…駆動回路、  ５５…第２のスイッチ素子、  ５７…駆動端子、  ６０…ＤＣ−ＤＣコンバータ、  ６１…インダクタ、  ６２…平滑コンデンサ、  ６３…検出回路、  １０１、１０１ａ…レベルシフト回路、  １０２、１０２ａ…ハイサイド回路、  １０３、１０３ａ…ローサイド回路、  １０５…電源端子、  １０６…高電位端子、  １０７…出力線、  １０８…出力端子、  １０９…低電位端子、  １１０…接地端子、  １１１…入力端子、  １１４…定電流源回路、  １１９…抵抗、  １２０…ツェナーダイオード、  １２６…出力線
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図２】
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【図３】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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