(57)【要約】【課題】低抵抗特性を有するセルストリングの製造方法及びこれを含む不揮発性メモリ装置の製造方法を提供する。【解決手段】本発明の不揮発性メモリ装置の製造方法は、半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、多数の層間絶縁膜及び犠牲膜は半導体基板と平行な第１方向に形成し、多数の半導体パターンは半導体基板に垂直である第２方向に形成し、多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、多数の開口部を金属で満たし、多数の開口部に金属が満たされた半導体基板をアニーリングする。【選択図】図２
2012049539.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記層間絶縁膜及び犠牲膜は前記半導体基板と平行な第１方向に形成し、前記半導体パターンは前記半導体基板に垂直である第２方向に形成し、
前記層間絶縁膜及び犠牲膜をパターニングして開口部を形成し、
前記開口部を金属で満たし、
前記開口部に前記金属が満たされた前記半導体基板をアニーリング（ａｎｎｅａｌｉｎｇ）する各工程を有することを特徴とするセルストリングの製造方法。
【請求項２】
前記開口部を金属で満たす工程は、前記金属と前記犠牲膜とが接して界面を形成するように前記開口部を金属で満たすことを特徴とする請求項１に記載のセルストリングの製造方法。
【請求項３】
前記アニーリングする間に前記界面で前記犠牲膜を構成する粒子の拡散速度は、前記金属を構成する粒子の拡散速度より速いことを特徴とする請求項２に記載のセルストリングの製造方法。
【請求項４】
前記犠牲膜はＳｉ膜を含み、前記金属はＡｌを含むことを特徴とする請求項３に記載のセルストリングの製造方法。
【請求項５】
前記半導体基板をアニーリングする工程は、３５０〜４００℃で１時間の間、前記半導体基板をアニーリングすることを特徴とする請求項１に記載のセルストリングの製造方法。
【請求項６】
半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記多数の層間絶縁膜及び犠牲膜は前記半導体基板と平行な第１方向に形成し、前記多数の半導体パターンは前記半導体基板に垂直である第２方向に形成し、
前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、
前記多数の開口部を金属で満たし、
前記多数の開口部に前記金属が満たされた前記半導体基板をアニーリングする各工程を有することを特徴とする不揮発性メモリ装置の製造方法。
【請求項７】
前記多数の開口部を形成する工程は、前記多数の半導体パターンの間に積層された前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記多数の開口部は、前記第１方向に平行に延長されて形成されることを特徴とする請求項７に記載の不揮発性メモリ装置の製造方法。
【請求項９】
前記各開口部の上面形状は、前記各半導体パターンの上面形状と同一であることを特徴とする請求項７に記載の不揮発性メモリ装置の製造方法。
【請求項１０】
半導体基板上に該半導体基板と平行な第１方向に多数の層間絶縁膜とＳｉ膜とを交互に積層し、
前記積層された多数の層間絶縁膜及びＳｉ膜をパターニングして前記半導体基板に垂直である第２方向に多数の半導体パターンを形成し、
前記積層された多数の層間絶縁膜、Ｓｉ膜、及び前記多数の半導体パターン上に上部絶縁膜を形成し、
前記多数の層間絶縁膜、Ｓｉ膜、及び前記上部絶縁膜をパターニングして前記第１方向に平行に延長された多数の開口部を形成し、
前記多数の開口部によって露出した前記半導体基板に該半導体基板の導電型と異なる導電型の不純物をインプラントし、
前記Ａｌと前記多数のＳｉ膜とが接して多数の界面を形成するように多数の開口部をＡｌで満たし、
前記半導体基板を３５０〜４００℃で１時間の間アニーリングする各工程を有することを特徴とする不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルストリングの製造方法及びセルストリングを含む不揮発性メモリ装置の製造方法に関するものである。
【背景技術】
【０００２】
優れた性能及び低価格という消費者の要求を充足するため、半導体メモリ素子の集積度を増加させることが要求されている。半導体メモリ素子の集積度は、製品の価格を決定する重要な要因であるため、特に増加した集積度が要求される。従来の２次元又は平面的半導体メモリ素子の場合、その集積度は、主に単位メモリセルが占める面積によって決定されるため、微細パターン形成技術のレベルに大きく影響を受ける。
【０００３】
しかし、パターンの微細化のためには超高価な装備が必要であるため、２次元半導体メモリ素子の集積度が増加してはいるが、依然として制約的である。このような限界を克服するための代案としてメモリセルを３次元に形成する垂直セルストリング構造の研究が進んでいる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、低抵抗特性を有するセルストリングの製造方法を提供することにある。
【０００５】
本発明の他の目的は、低抵抗特性を有する不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一特徴によるセルストリングの製造方法は、半導体基板上に層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記層間絶縁膜及び犠牲膜は前記半導体基板と平行な第１方向に形成し、前記半導体パターンは前記半導体基板に垂直である第２方向に形成し、前記層間絶縁膜及び犠牲膜をパターニングして開口部を形成し、前記開口部を金属で満たし、前記開口部に前記金属が満たされた前記半導体基板をアニーリング（ａｎｎｅａｌｉｎｇ）する各工程を有する。
【０００７】
上記他の目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置の製造方法は、半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、前記多数の層間絶縁膜及び犠牲膜は前記半導体基板と平行な第１方向に形成し、前記多数の半導体パターンは前記半導体基板に垂直である第２方向に形成し、前記多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、前記多数の開口部を金属で満たし、前記多数の開口部に前記金属が満たされた前記半導体基板をアニーリングする各工程を有する。
【０００８】
上記他の目的を達成するためになされた本発明の他の特徴による不揮発性メモリ装置の製造方法は、半導体基板上に該半導体基板と平行な第１方向に多数の層間絶縁膜とＳｉ膜とを交互に積層し、前記積層された多数の層間絶縁膜及びＳｉ膜をパターニングして前記半導体基板に垂直である第２方向に多数の半導体パターンを形成し、前記積層された多数の層間絶縁膜、Ｓｉ膜、及び前記多数の半導体パターン上に上部絶縁膜を形成し、前記多数の層間絶縁膜、Ｓｉ膜、及び前記上部絶縁膜をパターニングして前記第１方向に平行に延長された多数の開口部を形成し、前記多数の開口部によって露出した前記半導体基板に該半導体基板の導電型と異なる導電型の不純物をインプラントし、前記Ａｌと前記多数のＳｉ膜とが接して多数の界面を形成するように多数の開口部をＡｌで満たし、前記半導体基板を３５０〜４００℃で１時間の間アニーリングする各工程を有する。
【０００９】
その他、本発明の実施形態の具体的な内容は詳細な説明及び図面に含まれる。
【発明の効果】
【００１０】
本発明によれば、層間絶縁膜とＳｉ膜を３次元的に積層した後にこれらをパターニングして開口部を形成し、ＡｌとＳｉ膜とが接して界面を形成するように開口部をＡｌで満たした後に半導体基板をアニーリングすることでＳｉがＡｌに置換され、メモリセルストリングのコントロールゲートとして機能する各導電膜が低抵抗特性を有する不揮発性メモリ装置を製造することができ、高速な動作が期待できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による不揮発性メモリ装置の斜視図である。
【図２】図１に示すＭ−Ｍ’及びＰ−Ｐ’に沿って切断した断面図である。
【図３】図２に示すＡ領域を拡大した図である。
【図４】本発明の一実施形態によるセルストリングの回路図である。
【図５】本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。
【図６】本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。
【図７】図６をＫ方向から見た見下ろした平面図である。
【図８】図６をＫ方向から見た見下ろした平面図である。
【図９】図６をＫ方向から見た見下ろした平面図である。
【図１０】本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。
【図１１】本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。
【図１２】図１１に示すＢ領域を拡大した図である。
【図１３】本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。
【図１４】本発明の一実施形態による不揮発性メモリ装置の利用例を説明する図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の利用例を説明する図である。
【図１６】本発明の一実施形態による不揮発性メモリ装置の利用例を説明する図である。
【発明を実施するための形態】
【００１２】
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものである。図面に表示する構成要素のサイズ及び相対的なサイズは説明を明瞭にするため誇張することがある。明細書全体に亘って、同一の参照符号は同一の構成要素を指し、「及び／又は」は言及したアイテムのそれぞれ及び一つ以上の全ての組合せを含む。
【００１３】
他に定義しなければ、本明細書で使用する全ての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味で使用するものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的に又は過度に解釈されない。
【００１４】
先ず、図１〜図４を参照して本発明の一実施形態による不揮発性メモリ装置について説明する。
【００１５】
図１は、本発明の一実施形態による不揮発性メモリ装置の斜視図であり、図２は、図１に示すＭ−Ｍ’及びＰ−Ｐ’に沿って切断した断面図であり、図３は、図２に示すＡ領域を拡大した図である。図４は、本発明の一実施形態によるセルストリングの回路図である。図１では、配線の形態を明確に示すため、図２及び図３に示す絶縁膜を省略して図示する。
【００１６】
図１及び図２を参照すると、半導体基板１０上に、半導体基板１０と垂直である第２方向（例えば、Ｚ方向）に円柱形状の多数の半導体パターン１００が形成される。ここで半導体基板１０及び多数の半導体パターン１００は、例えば、単結晶半導体物質（例えば、単結晶シリコン）からなるが、本発明はこれに制限されるものではない。また、このような多数の半導体パターン１００を構成する単結晶シリコンは、例えば、非晶質シリコンを熱により相転移させて形成されたものであり得、半導体基板１０をシード（ｓｅｅｄ）とするエピタキシャル成長工程により形成されたものであり得るが、本発明はこれに制限されるものではない。
【００１７】
多数の半導体パターン１００は、規則的な配列を有し、半導体基板１０上に形成される。即ち、多数の半導体パターン１００は、図１に示すように、第１方向（例えば、Ｘ方向）及び第１方向と直交する第３方向（例えば、Ｙ方向）に各々一定間隔を有し、規則的に形成される。
【００１８】
半導体基板１０と半導体パターン１００が接する領域にはソース領域１１０が形成される。このようなソース領域１１０は半導体基板１０及び半導体パターン１００と異なる導電型でドーピングされている。例えば、半導体基板１０及び半導体パターン１００が第１導電型（例えば、Ｐ型）である場合、ソース領域１１０は第２導電型（例えば、Ｎ型）であり得る。また、ソース領域１１０が形成された反対側にはドレーン領域１２０が形成される。このようなドレーン領域１２０もまた半導体基板１０及び半導体パターン１００と異なる導電型でドーピングされている。
【００１９】
一方、多数の半導体パターン１００の間の半導体基板１０には共通ソース領域２００が形成される。このような共通ソース領域２００もまた半導体基板１０と異なる導電型でドーピングされている。例えば、半導体基板１０が第１導電型（例えば、Ｐ型）である場合、共通ソース領域２００は第２導電型（例えば、Ｎ＋型）であり得る。
【００２０】
このような共通ソース領域２００の不純物濃度はソース領域１１０又はドレーン領域１２０の不純物濃度より高くてもよい。そして、共通ソース領域２００は本実施形態により製造された不揮発性メモリ装置の共通ソースライン（ＣＳＬ）を構成する。
【００２１】
多数の半導体パターン１００のそれぞれの両側面には第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）と第１導電膜〜第６導電膜（４０ａ〜４０ｆ）が形成される。このような第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）と第１導電膜〜第６導電膜（４０ａ〜４０ｆ）は半導体基板１０と平行な第１方向（例えば、Ｘ方向）に形成される。一方、図２に示すように、円滑な配線連結のために第１導電膜〜第６導電膜（４０ａ〜４０ｆ）の終端部は階段形状で形成されてもよい。ここで、第１導電膜４０ａ、第２導電膜〜第５導電膜（４０ｂ〜４０ｅ）、第６導電膜４０ｆは、各々本実施形態により製造された不揮発性メモリ装置の接地選択ライン（ＧＳＬ）、ワードライン（ＷＬ）、ストリング選択ライン（ＳＳＬ）である。
【００２２】
ここで、本実施形態により製造された不揮発性メモリ装置の第１導電膜〜第６導電膜（４０ａ〜４０ｆ）は金属膜である。具体的に、第１導電膜〜第６導電膜（４０ａ〜４０ｆ）はＡｌ膜であり得る。より具体的には、第１導電膜〜第６導電膜（４０ａ〜４０ｆ）はＳｉ膜がＡｌ膜に置換されて形成されたＡｌ膜であり得る。このような第１導電膜〜第６導電膜（４０ａ〜４０ｆ）は先立って説明したように各々本実施形態により製造された不揮発性メモリ装置の接地選択ライン（ＧＳＬ）、ワードライン（ＷＬ）、ストリング選択ライン（ＳＳＬ）として機能するため、不揮発性メモリ装置は低抵抗特性を有する。即ち、Ｓｉ（例えば、Ｐｏｌｙ−Ｓｉ）の比抵抗はＡｌの比抵抗より高いため、第１導電膜〜第６導電膜（４０ａ〜４０ｆ）がＡｌと同じ金属からなる場合、接地選択ライン（ＧＳＬ）、ワードライン（ＷＬ）、ストリング選択ライン（ＳＳＬ）の抵抗が減少する。従って、不揮発性メモリ装置は低抵抗特性を有する。このような第１導電膜〜第６導電膜（４０ａ〜４０ｆ）の具体的な製造工程については後述する。
【００２３】
一方、図２に示していないが、半導体パターン１００と第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）及び第１導電膜〜第６導電膜（４０ａ〜４０ｆ）の間には、例えば、ＯＮＯ膜１３０が形成される。図２に示すＡ領域を拡大した図３を参照してこれをより具体的に説明すると、第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）及び第１導電膜〜第６導電膜（４０ａ〜４０ｆ）の側面には第１酸化膜１３０ａ、窒化膜１３０ｂ、第２酸化膜１３０ｃを含むＯＮＯ膜１３０が形成される。ここで、第３導電膜４０ｃ及び第４導電膜４０ｄがコントロールゲートとして機能するとき、第１酸化膜１３０ａはブロッキング膜、窒化膜１３０ｂはフローティングゲート、第２酸化膜１３０ｃはトンネリング膜として機能する。
【００２４】
これと関連し、図１、図２、及び図４を参照してより具体的に説明すると、一つの半導体パターン１００には一つのセルストリング（ｃｅｌｌ  ｓｔｒｉｎｇ）を成すセルトランジスタが形成される。このようなセルトランジスタは第２方向（例えば、Ｚ方向）に直列接続されている。ここでセルトランジスタはメモリトランジスタ（ＭＴ）と選択トランジスタ（３００、３０５）を含み、メモリトランジスタ（ＭＴ）はフローティングゲートに電荷が保存されてデータを保存するトランジスタであり、選択トランジスタ（３００、３０５）はストリングを選択するストリング選択トランジスタ３００と接地ラインを選択する接地選択トランジスタ３０５を含む。ここで、半導体パターン１００はこのようなメモリトランジスタ（ＭＴ）と選択トランジスタ（３００、３０５）のチャネル役割を果たす。
【００２５】
再び、図４を参照すると、第１導電膜４０ａは接地選択ライン（ＧＳＬ）であり、接地選択トランジスタ３０５のゲートに接続されている。第２導電膜〜第５導電膜（４０ｂ〜４０ｅ）はワードライン（ＷＬ）であり、メモリトランジスタ（ＭＴ）のコントロールゲートとして機能する。ここではワードライン（ＷＬ）の数が４個である場合を例示しているが、本発明はこれに制限されるものではなく、ワードライン（ＷＬ）の数は必要に応じてこれより多いか又は少なくてもよい。最後に、第６導電膜４０ｆはストリング選択ライン（ＳＳＬ）であり、ストリング選択トランジスタ３００のゲートに接続されている。一方、メモリトランジスタ（ＭＴ）及び選択トランジスタ（３００、３０５）は、図示するように、後述するビットライン７０に直列接続される。このように、本実施形態により製造された不揮発性メモリ装置は半導体基板１０から垂直に延長された半導体パターン１００と、半導体パターン１００をチャネルとして使用するセルトランジスタ（ＭＴ、３００、３０５）と、半導体パターン１００と電気的に接続されるビットライン７０を含むいわゆる縦型ＮＡＮＤフラッシュ（Ｖｅｒｔｉｃａｌ  ＮＡＮＤ  Ｆｌａｓｈ）メモリ装置である。
【００２６】
再び、図１及び図２を参照すると、第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）と第１導電膜〜第６導電膜（４０ａ〜４０ｆ）の上部には上部絶縁膜５０が形成される。この上部絶縁膜５０には多数の開口部４００が形成され、この開口部４００は第１導電膜〜第６導電膜（４０ａ〜４０ｆ）が第３方向（例えば、Ｙ方向）に延長しないように第１導電膜〜第６導電膜（４０ａ〜４０ｆ）を切断する。
【００２７】
ビットライン７０は第３方向（例えば、Ｙ方向）に平行に延長して形成される。このビットライン７０は、図１及び図２に示すように半導体パターン１００に直接接続されるように形成されてもよく、別途のビットラインコンタクト（図示せず）が形成されて半導体パターン１００に接続されるように形成されてもよい。
【００２８】
一方、第１配線８０は第１配線コンタクト６２を介して各々第１導電膜〜第５導電膜（４０ａ〜４０ｅ）に接続される。そして第６導電膜４０ｆは第２配線コンタクト（図示せず）を介して第２配線８５に接続される。
【００２９】
次に、図５〜図１３を参照して、本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法について説明する。
【００３０】
図５〜図１３は、本発明の一実施形態及びその変形実施形態による不揮発性メモリ装置の製造方法を説明するための中間ステップ図である。ここでは一つのセルストリング（ｃｅｌｌ  ｓｔｒｉｎｇ）に４個のワードライン（ＷＬ）が形成される不揮発性メモリ装置を例に挙げて説明するが、先立って説明したように、本発明はこれに制限されるものではない。
【００３１】
先ず、図１及び図５を参照すると、半導体基板１０上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成する。
【００３２】
具体的に、半導体基板１０上に、第１方向（例えば、Ｘ方向）に第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）と第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）を交互に積層する。このとき、円滑な配線の連結のため、第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）の終端部は図５に示すように階段形状で形成されてもよい。その次に、第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）と第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）をパターニング（ｐａｔｔｅｒｎｉｎｇ）して多数のチャンネルホール（図示せず）を形成する。そして、各チャンネルホール（図示せず）内にＯＮＯ膜（図３の１３０参照）及び半導体パターン１００を第２方向（例えば、Ｚ方向）に形成する。このとき、各半導体パターン１００は単結晶シリコンからなるが、このような単結晶シリコンは、例えば、チャンネルホール（図示せず）に非晶質シリコンを満たし、非晶質シリコンを熱により相転移させて形成してもよく、半導体基板１０をシード（ｓｅｅｄ）とするエピタキシャル成長工程により形成してもよい。このように多数の半導体パターン１００を形成した後には第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）、第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）、及び多数の半導体パターン１００上に上部絶縁膜５０を形成する。
【００３３】
次に、図６を参照すると、上部絶縁膜５０、第１層間絶縁膜〜第６層間絶縁膜（２０ａ〜２０ｆ）、及び第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）をパターニングして多数の開口部４００を形成する。このとき、第１層間絶縁膜２０ａの一部を残すように第１層間絶縁膜２０ａをパターニングする。このように残された第１層間絶縁膜２０ａの厚さ（Ｔ）は２〜５ｎｍであり得、これは、後述する金属膜４０塗布の際、金属（例えば、Ａｌ）が半導体基板１０に浸透することを防ぐ保護膜の役割を果たす。
【００３４】
一方、多数の開口部４００を形成することについては多様な実施形態が存在し得る。このような多様な実施形態について、図７〜図９を参照してより具体的に説明する。図７〜図９は、図６をＫ方向から見下ろした平面図である。
【００３５】
先ず、図７を参照すると、本実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部４００は、多数の半導体パターン１００の間に、第１方向（例えば、Ｘ方向）に延長されて形成される。即ち、多数の開口部４００は第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）が第３方向（例えば、Ｙ方向）に延長されないように第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）を切断する役割を果たす。
【００３６】
一方、図８を参照すると、本発明の変形実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部４００’は多数の半導体パターン１００の間に形成されるが、半導体パターン１００の上面形状と同一形状で形成される。即ち、この場合、開口部４００’は一種のダミー（ｄｕｍｍｙ）半導体パターン１００であり、第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）は第３方向（例えば、Ｙ方向）に延長されて形成される。
【００３７】
最後に、図９を参照すると、本発明の他の変形実施形態による不揮発性メモリ装置の製造方法の場合、多数の開口部４００“は、多数の半導体パターン１００の間に形成されず、半導体基板１０の両終端に第１方向（例えば、Ｘ方向）に延長されて形成される。以上、図７〜図９を参照して本発明の多様な実施形態を説明したが、本発明は、これに制限されるものではなく、図示していない多様な形態に変更してもよい。
【００３８】
次に、図１０を参照すると、多数の開口部４００によって露出した半導体基板１０に、半導体基板１０の導電型と異なる導電型の不純物をインプラント（ｉｍｐｌａｎｔ）する。具体的には、例えば、半導体基板１０が第１導電型（例えば、Ｐ型）であれば、第２導電型（例えば、Ｎ＋型）の不純物（例えば、Ａｓ）を約３０ＫｅＶのエネルギーで、多数の開口部４００によって露出された半導体基板１０にインプラントすることができる。これにより半導体基板１０には第２導電型（例えば、Ｎ＋型）の共通ソース領域２００が形成される。上述したように、この共通ソース領域２００は共通ソースライン（ＣＳＬ）を構成する。
【００３９】
次に、図１１及び図１２を参照すると、上部絶縁膜５０上に金属膜４０を形成する。ここで図１２は、図１１に示すＢ領域を拡大した図である。
【００４０】
具体的に、金属膜４０が多数の開口部４００を満たすように上部絶縁膜５０上に金属膜４０を形成する。より具体的には、金属膜４０と第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）が接して界面を形成するように多数の開口部４００を金属膜４０で満たす。
【００４１】
次に、半導体基板１０を約３５０〜４００℃で１時間の間アニーリング（ａｎｎｅａｌｉｎｇ）する。このようなアニーリングにより、第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）を構成する粒子（例えば、Ｓｉ粒子）は金属膜４０を構成する金属粒子（例えば、Ａｌ）に置換される。以下、図１２を参照してより具体的に説明する。
【００４２】
図１２を参照すると、半導体基板１０をこのようにアニーリングする場合、Ｓｉ粒子の拡散速度はＡｌ粒子の拡散速度より約３倍程度速いため、Ｓｉ粒子が金属膜４０側に速く移動する。これにより、第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）には空き（ｖａｃａｎｃｙ）が生じ、このような空きは拡散速度が遅いＡｌ粒子が満たす。アニーリングが継続して進行するほど、更に多くのＳｉ粒子が金属膜４０側に拡散して行き、Ａｌ粒子は拡散により生じたＳｉ粒子の空きを満たす。拡散が全て完了すると、Ｓｉ粒子で構成された第１犠牲膜〜第６犠牲膜（３０ａ〜３０ｆ）はＡｌ粒子で構成された第１導電膜〜第６導電膜（４０ａ〜４０ｆ）に置換される。
【００４３】
次に、図１３を参照すると、置換されたＳｉ粒子を含んでいる金属膜４０を除去する。この後、上部絶縁膜５０を平坦化し、第１配線コンタクト６２を形成して上部絶縁膜５０の上部にビットライン７０及び第１配線８０を形成すると、図１及び図２に示すような不揮発性メモリ装置を製造することができる。
【００４４】
次に、図１４〜図１６を参照して、本発明の一実施形態による不揮発性メモリ装置の利用例について説明する。
【００４５】
図１４〜図１６は、本発明の一実施形態による不揮発性メモリ装置の利用例を説明する図である。
【００４６】
図１４を参照すると、本発明の一実施形態によるシステムはメモリ５１０とメモリ５１０に接続されたメモリ制御部５２０を含む。ここで、メモリ５１０は上述した実施形態により形成された不揮発性メモリ装置であって、上述したように低抵抗特性を有するメモリ装置であり得る。メモリ制御部５２０は、メモリ５１０の動作を制御することに対応する入力信号、例えば、リード動作及びライト動作を制御するコマンド（ｃｏｍｍａｎｄ）信号とアドレス信号をメモリ５１０に提供する。
【００４７】
このようなメモリ５１０及びメモリ制御部５２０を含むシステムは、例えば、メモリカードのようなカードに具現化（ｅｍｂｏｄｙ）され得る。具体的に、本実施形態によるシステムは、携帯電話機、双方向ラジオ通信システム（ｔｗｏ−ｗａｙ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）、単方向ポケベル（ｏｎｅ  ｗａｙ  ｐａｇｅｒ）、双方向ポケベル（ｔｗｏ−ｗａｙ  ｐａｇｅｒ）、パーソナルコミュニケーションシステム（ｐｅｒｓｏｎａｌ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）、携帯用のコンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄａｔａ  Ａｓｓｉｓｔａｎｃｅ）、オーディオ及び／又はビデオプレーヤ、デジタル及び／又はビデオカメラ、ナビゲーションシステム（ｎａｖｉｇａｔｉｏｎ  ｓｙｓｔｅｍ）、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）などの電子装置に使用される所定の業界標準（ｉｎｄｕｓｔｒｙ  ｓｔａｎｄａｒｄ）を満たすカードに具現化されて使用され得る。しかし、これに限定されるものではなく、本実施形態によるシステムは、例えば、メモリ  スティック（ｓｔｉｃｋ）のような多様な形態で具現化されてもよい。
【００４８】
図１５を参照すると、本発明の他の実施形態によるシステムは、メモリ５１０、メモリ制御部５２０、及びホストシステム５３０を含む。ここで、ホストシステム５３０は、バスなどを介してメモリ制御部５２０に接続され、メモリ制御部５２０に制御信号を提供し、メモリ制御部５２０がメモリ５１０の動作を制御できるようにする。このようなホストシステム５３０は、例えば、携帯電話機、双方向ラジオ通信システム、単方向ポケベル、双方向ポケベル、パーソナルコミュニケーションシステム、携帯用のコンピュータ、携帯情報端末、オーディオ及び／又はビデオプレーヤ、デジタル及び／又はビデオカメラ、ナビゲーションシステム、ＧＰＳなどで使用されるプロセシングシステムであり得る。
【００４９】
一方、図１５では、メモリ５１０とホストシステム５３０との間にメモリ制御部５２０が介在しているが、これに限定されるものではなく、他の実施形態によるシステムとして、メモリ制御部５２０は選択的に省略してもよい。
【００５０】
図１６を参照すると、本発明の更に他の実施形態によるシステムはＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５４０とメモリ５１０を含むコンピュータシステム５６０である。コンピュータシステム５６０で、メモリ５１０は、ＣＰＵ５４０と直接接続されるか又は通常のコンピュータバスアーキテクチャ（ａｒｃｈｉｔｅｃｔｕｒｅ）を利用して接続され、ＯＳ（Ｏｐｅｒａｔｉｏｎ  Ｓｙｓｔｅｍ）インストラクション（ｉｎｓｔｒｕｃｔｉｏｎ）セット、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｔａｒｔ  ｕｐ）インストラクションセット、ＡＣＰＩ（Ａｄｖａｎｃｅｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  ａｎｄ  Ｐｏｗｅｒ  Ｉｎｔｅｒｆａｃｅ）インストラクションセットなどを保存するか、又はＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）のような大容量保存装置として使用され得る。
【００５１】
一方、図１６では説明の便宜のため、コンピュータシステム５６０に含まれる一部の構成要素を図示しているが、これに限定されるものではない。また、図１６では説明の便宜のため、メモリ５１０とＣＰＵ５４０との間にメモリ制御部５２０を省略したが、他の実施形態として、メモリ５１０とＣＰＵ５４０との間にメモリ制御部５２０が介在してもよい。
【００５２】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５３】
１０    半導体基板
２０ａ〜２０ｆ    第１層間絶縁膜〜第６層間絶縁膜
３０ａ〜３０ｅ    第１犠牲膜〜第６犠牲膜
４０    金属膜
４０ａ〜４０ｆ    第１導電膜〜第６導電膜
５０    上部絶縁膜
６２    第１配線コンタクト
７０    ビットライン
８０    第１配線
８５    第２配線
１００    半導体パターン
１１０    ソース領域
１２０    ドレーン領域
１３０    ＯＮＯ膜
１３０ａ    第１酸化膜
１３０ｂ    窒化膜
１３０ｃ    第２酸化膜
２００    共通ソース領域
３００    ストリング選択トランジスタ
３０５    接地選択トランジスタ
４００、４００‘、４００“    開口部
５１０    メモリ    
５２０    メモリ制御部    
５３０    ホストシステム    
５４０    ＣＰＵ    
５６０    コンピュータシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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