(57)【要約】【課題】消費電流を抑制する電源電圧判定回路を提供する。【解決手段】電源電圧判定回路５０は，高電源ＶＤＤと基準電源ＶＳＳとの間に設けられ，印加電圧に応じて容量が変化する電圧依存特性を持つ容量素子Ｃｆｅ５１と電圧依存特性を持たない容量素子Ｃｄｐ５１とが直列接続した第１の分圧回路５１と，第１の分圧回路５１に並列接続した第２の分圧回路５２と，第１の分圧回路５１における容量素子間の分圧電圧Ｐ５１と，第２の分圧回路５２の分圧電圧Ｐ５２とを比較する比較器５３とを有する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
高電源と基準電源との間に設けられ，印加電圧に応じて容量が変化する電圧依存特性を持つ容量素子と前記電圧依存特性を持たない容量素子とが直列接続した第１の分圧回路と，
前記高電源と前記基準電源との間に設けられ，前記第１の分圧回路に並列接続した第２の分圧回路と，
前記第１の分圧回路における前記容量素子間の分圧電圧と，前記第２の分圧回路の分圧電圧とを比較する比較器とを有する電源電圧判定回路。
【請求項２】
請求項１において，
前記第１の分圧回路は，前記高電源側に接続する前記電圧依存特性を持つ第１の容量素子と前記基準電源側に接続する前記電圧依存特性を持たない第２の容量素子を有し，
前記第２の分圧回路は，前記高電源側に接続する前記電圧依存特性を持たない第３の容量素子と前記基準電源側に接続する前記電圧依存特性を持つ第４の容量素子を有する電源電圧判定回路。
【請求項３】
請求項１において，
前記第２の分圧回路は，前記電圧依存特性を持たない容量素子を直列接続した電源電圧判定回路。
【請求項４】
請求項１において，
前記第２の分圧回路は，抵抗素子を直列接続した電源電圧判定回路。
【請求項５】
請求項１から４の何れかにおいて，
前記電圧依存特性を持つ容量素子は，強誘電体容量である電源電圧判定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電源電圧判定回路に関する。
【背景技術】
【０００２】
近年のＬＳＩにおいては，ＣＰＵ，デジタル回路，アナログ回路，メモリなどを１つのチップ上に搭載してシステムを構成するシステムオンチップ（System On Chip）化が進んでいる。また最近では，ＬＳＩ本体に設けられている接続インターフェイスに対して着脱自在の小型メモリカードやインクカートリッジＩＣがある。
【０００３】
ところで，外部の電源からＬＳＩに供給される電源電圧が低下してＬＳＩ動作仕様規格以下の電圧に低下するとＬＳＩが誤作動することがある。そこで，ＬＳＩは，電源電圧が動作仕様規格以下の電圧に低下したことを高精度に判定（検出）し，電源電圧が動作仕様規格以下の電圧に低下すると，チップリセット等の動作制限を実行するフェイルセーフ機能を備える必要がある。ここで，動作仕様規格の電圧とは，例えば１．８Ｖ〜３．０Ｖである。
【０００４】
電源電圧が動作仕様規格以下の電圧に低下したことを判定する方法としては，抵抗素子を直列接続した分圧回路の分圧電圧が，動作範囲外電圧に対応する基準電圧以下になるとその旨を示す信号を出力する方法がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２４５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし，この判定方法は分圧回路に抵抗を用いているので，分圧回路の抵抗に常時電流が流れる電流パスが形成され消費電流が増える。
【０００７】
そこで，本発明の目的は，消費電流を抑制する電源電圧判定回路を提供することにある。
【課題を解決するための手段】
【０００８】
電源電圧判定回路の第１の側面は，高電源ＶＤＤと基準電源ＶＳＳとの間に設けられ，印加電圧に応じて容量が変化する電圧依存特性を持つ容量素子と前記電圧依存特性を持たない容量素子とが直列接続した第１の分圧回路と，
前記高電源ＶＤＤと前記基準電源ＶＳＳとの間に設けられ，前記第１の分圧回路に並列接続した第２の分圧回路と，
前記第１の分圧回路における前記容量素子間の分圧電圧と，前記第２の分圧回路の分圧電圧とを比較する比較器とを有する。
【発明の効果】
【０００９】
第１の側面によれば，電源電圧判定回路の消費電流を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に関連する電源電圧判定回路を有するＬＳＩを説明する図である。
【図２】電源電圧判定回路の一例を示す図である。
【図３】図２の電源電圧判定回路の動作を説明する図である。
【図４】電源電圧判定回路の他の例を示す図である。
【図５】第１実施形態の電源電圧判定回路を説明する図である。
【図６】図５の電源電圧判定回路の動作を説明する図である。
【図７】強誘電体容量素子，常誘電体容量素子の電圧依存特性を説明するグラフである。
【図８】第１，第２の分圧回路を示す図である。
【図９】電源電圧判定回路，バイアス回路，バッファの回路図である。
【図１０】第２実施形態の電源電圧判定回路を説明する図である。
【図１１】図１０の電源電圧判定回路の動作を説明する図である。
【図１２】第３実施形態の電源電圧判定回路を説明する図である。
【図１３】図１２の電源電圧判定回路の動作を説明する図である。
【発明を実施するための形態】
【００１１】
図１は，本実施の形態に関連する電源電圧判定回路を有するＬＳＩを説明する図である。ＬＳＩ１０は，電源電圧が動作仕様規格以下の電圧に低下したことを高精度に判定し，低電圧下での動作を制限するフェイルセーフ機能を有する。
【００１２】
ＬＳＩ１０は，端子Ｔの端子ＶＤＤから入力される電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを判定する電源電圧判定回路１１と，画像処理，転送処理，暗号化処理などの各種処理を実行する処理回路１２と，メモリ１３と，電源電圧判定回路１１，処理回路１２，メモリ１３を制御する制御回路１４とを有する。なお，処理回路１２は，アナログ回路も含む。電源電圧判定回路１１，処理回路１２，メモリ１３，制御回路１４は，接地用端子である端子ＶＳＳに接続される。
【００１３】
電源電圧判定回路１１は，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下すると，その旨を示す例えばローレベルの信号ＶＤＥＴを制御回路１４に出力する。電源電圧ＶＤＤが動作仕様規格以下の電圧に低下する理由としては以下の理由がある。例えば，ＬＳＩ１０の要求電力，すなわちＬＳＩ１０の負荷が重くなり，電源がこの要求電力を満たすだけの電力を供給することができなくなる。その結果，電源電圧ＶＤＤが低下する。また，外部電源と端子ＶＤＤとの接続不良が原因で，内部の電源電圧ＶＤＤが低下する。また，電源を制御するＩＣが，電源をオン，オフする制御を行う仕様の場合，このＩＣが電源をオフすることにより，電源電圧ＶＤＤが低下する。また，外部ノイズにより電源の動作が不安定になり，電源電圧ＶＤＤが低下する。なお，他にも様々な理由により，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下する。
【００１４】
制御回路１４は，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを示すローレベルの信号ＶＤＥＴに応答して，フェイルセーフ処理を実行する。例えば，ＬＳＩをリセットする。電源電圧ＶＤＤが低下しＬＳＩ１０の動作状態が不安定になることを通知する信号Ｃｔｒ１を外部接続先のホスト装置（図示しない）に出力する。なお，ホスト装置は端子Ｔを介してＬＳＩ１０と接続している。また，制御回路１４は，パワーマネージメントを実行するため，内部クロックの分周比を大きくして動作電流を削減する。また，処理回路１２が消費電力の大きい回路，例えば暗号回路の場合，制御回路１４は，処理中止を指示する信号Ｃｔｒ２を処理回路１２に出力する。また，制御回路１４は，メモリ１３に対するアクセス回数を制限する。
【００１５】
このような制御回路１４の動作制御（フェイルセーフ）を可能にするため，電源電圧判定回路１１は，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを高精度に判定しなければならない。
【００１６】
次に，電源電圧判定回路１１について，図２〜図４を用いて説明する。
【００１７】
図２は，電源電圧判定回路１１の一例を示す図である。図２の電源電圧判定回路２０は，基準電圧ＶＲＥＦを出力するＢＧＲ（Band Gap Reference）回路２１と，電源電圧ＶＤＤを分圧して分圧電圧ＬＶＲを出力する分圧回路２２と，基準電圧ＶＲＥＦと分圧電圧ＬＶＲとを比較し信号ＶＤＥＴを出力する比較器２３と，ＢＧＲ２１，比較器２３にバイアス電圧Ｖｂｉａｓを供給するバイアス回路２４を有する。比較器２３の反転入力端子（−端子）には基準電圧ＶＲＥＦが入力され，非反転入力端子（＋端子）には分圧電圧ＬＶＲが入力される。
【００１８】
図３は，電源電圧判定回路２０の動作を説明する図である。分圧電圧ＬＶＲが基準電圧ＶＲＥＦよりも大きい場合，比較器２３は，ハイレベルの信号ＶＤＥＴを出力する。ここで，電源電圧ＶＤＤが低下するとこの低下に従い分圧電圧ＬＶＲも低下する。そして，分圧電圧ＬＶＲが基準電圧ＶＲＥＦ以下になると，比較器２３は，信号ＶＤＥＴを立ち下げてローレベルの信号ＶＤＥＴを図１の制御回路１４に出力する。このローレベルの信号ＶＤＥＴが，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを示す。
【００１９】
電源電圧判定回路２０は，基準電圧ＶＲＥＦを生成するＢＧＲ回路２１を用いることで，半導体装置製造過程におけるプロセスばらつきや，温度依存に強く，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを高精度に判定することができる。しかし，ＢＧＲ回路２１の回路規模は大きく，チップサイズが大きくなり，コストが高くなる。また，電源ＶＤＤと電源ＶＳＳ（グランド）との間にシリーズ抵抗を有する分圧回路を設けているので，シリーズ抵抗に常時電流が流れる電流パスが形成され電源電圧判定回路２０の動作時電流（消費電流）が大きくなってしまう。
【００２０】
図４は，電源電圧判定回路１１の他の例を説明する図である。図４の電源電圧判定回路４０は，トランジスタＴｒ４３〜Ｔｒ４５のゲートに電源電圧ＶＤＤの分圧電圧ＬＶＲ２を入力するシリーズ抵抗からなる分圧回路４１と，トランジスタＴｒ４２とトランジスタＴｒ４３との接続点Ｎ４１の電圧レベルを反転するインバータ（ＩＮＶ）４６と，バッファ（ＢＵＦ）４７とを有する。トランジスタＴｒ４２はＰＭＯＳトランジスタ，トランジスタＴｒ４３〜Ｔｒ４５はＮＭＯＳトランジスタである。なお，トランジスタＴｒ４３〜Ｔｒ４５を直列接続しているのは，トランジスタＴｒ４３のスレッショルド電圧Ｖｔｈを大きくするためである。このスレッショルド電圧Ｖｔｈが基準電圧に対応する。
【００２１】
電源電圧判定回路４０の動作を説明する。ＰＭＯＳトランジスタＴｒ４２のソースには電源電圧ＶＤＤが印加されゲートには電源電圧ＶＳＳ（接地）が印加されているので，トランジスタＴｒ４２はオン状態である。電源電圧ＶＤＤが適切な電位にあると分圧電圧ＬＶＲ２がトランジスタＴｒ４３のスレッショルド電圧Ｖｔｈより高くなり，トランジスタＴｒ４３〜Ｔｒ４５はオン状態になる。そのため，接続点Ｎ４１の電圧は電源電圧ＶＳＳ（接地）になり，インバータ４６によりハイレベルの信号ＶＤＥＴが出力される。電源電圧ＶＤＤが低下して分圧電圧ＬＶＲ２がトランジスタＴｒ４３のスレッショルド電圧Ｖｔｈより低くなると，トランジスタＴｒ４３〜Ｔｒ４５はオフ状態になる。そのため，接続点Ｎ４１の電圧は電源電圧ＶＤＤになり，インバータ４６によりローレベルの信号ＶＤＥＴが出力される。
【００２２】
電源電圧判定回路４０は，トランジスタ，抵抗，インバータ，バッファを有するだけであり，図２の電源電圧判定回路２０と比べて回路構成は単純であり，素子削減（プロセス工程の削減）によるコストダウンが期待できる回路である。しかし，ＮＭＯＳトランジスタの製造プロセスばらつきや，温度依存に弱く，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを高精度に判定することができない。また，分圧回路４１による電流パス，そして，ＰＭＯＳトランジスタＴｒ４２とＮＭＯＳトランジスタＴｒ４３〜Ｔｒ４５とが同時にオン状態になることによる貫通電流により，電源電圧判定回路４０の動作時電流が大きくなる。
【００２３】
以上説明したように，図２の電源電圧判定回路２０によれば，電源電圧が動作仕様規格以下の電圧に低下したことを高精度に判定できるが，回路規模が大きくなり，分圧回路の電流パスにより消費電力が大きくなるという問題がある。また，図４の電源電圧判定回路４０によれば，回路規模が小さくなるが，電源電圧が動作仕様規格以下の電圧に低下したことを高精度に判定できず，分圧回路の電流パス，トランジスタの貫通電流により消費電力が大きくなるという問題がある。そこで，上記の課題を解決した電源電圧判定回路を提供する。
【００２４】
（第１実施形態）
図５は，第１実施形態の電源電圧判定回路を説明する図である。電源電圧判定回路５０は，第１の分圧回路５１と，第１の分圧回路５１に並列接続する第２の分圧回路５２と，第１の分圧回路５１の接続点Ｎ５１の分圧電圧Ｐ５１と第２の分圧回路５２の接続点Ｎ５２の分圧電圧Ｐ５２とを比較する比較器５３とを有する。
【００２５】
第１の分圧回路５１は，高電源ＶＤＤと基準電源ＶＳＳとの間に設けられ，印加電圧に応じて容量が変化する電圧依存特性を持つ第１の容量素子である例えば強誘電体容量素子Ｃｆｅ５１と電圧依存特性を持たない第２の容量素子である例えば常誘電体容量素子Ｃｄｐ５１とが直列接続する構成である。強誘電体容量素子Ｃｆｅ５１は高電源ＶＤＤ側に接続し，常誘電体容量素子Ｃｄｐ５１は基準電源ＶＳＳ側に接続する。
【００２６】
第２の分圧回路５２は，高電源ＶＤＤと基準電源ＶＳＳとの間に設けられ，電圧依存特性を持たない第３の容量素子である例えば常誘電体容量素子Ｃｄｐ５２と電圧依存特性を持つ第４の容量素子である強誘電体容量素子Ｃｆｅ５２とが直列接続する構成である。常誘電体容量素子Ｃｄｐ５２は高電源ＶＤＤ側に接続し，強誘電体容量素子Ｃｆｅ５２は基準電源ＶＳＳ側に接続する。
【００２７】
比較器５３は，反転入力端子（−端子）に入力された電圧Ｐ５１と非反転入力端子（＋端子）に入力された電圧Ｐ５２とを比較する。電圧Ｐ５２が電圧Ｐ５１よりも高い場合，比較器５３は，ハイレベルの信号ＶＤＥＴを出力する。電圧Ｐ５２が電圧Ｐ５１よりも低い場合，比較器５３は，ローレベルの信号ＶＤＥＴを出力する。なお，信号ＶＤＥＴは，図８で説明するバッファ回路によりバッファリングされてもよい。
【００２８】
バイアス回路５４は，バイアス電圧Ｖｂｉａｓを比較器５３に供給するもので，ＰＭＯＳトランジスタＴｒ５４と抵抗Ｒ５４とを有する。トランジスタＴｒ５４のソースは高電源ＶＤＤに接続しドレインが抵抗Ｒ５４の一端に接続する。抵抗Ｒ５４の他端は基準電源ＶＳＳに接続する。
【００２９】
図５の電源電圧判定回路５０においては，第１の分圧回路５１の分圧電圧Ｐ５１と第２の分圧回路５２の分圧電圧Ｐ５２とが等しくなる電圧が図２で説明した基準電圧ＶＲＥＦになるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，常誘電体容量素子Ｃｄｐ５２，強誘電体容量素子Ｃｆｅ５２のパラメータを定める。そして，分圧電圧Ｐ５１と分圧電圧Ｐ５２とが等しくなると，電源電圧ＶＤＤが規格外電圧に低下したとして，その旨を示す信号ＶＤＥＴを出力する。分圧電圧Ｐ５１と分圧電圧Ｐ５２が等しくなる電圧は，図２のＢＧＲ回路２１が生成する基準電圧ＶＲＥＦに対応するものである。
【００３０】
図６は，電源電圧判定回路５０の動作を説明する図で，電源電圧ＶＤＤと，第１の分圧回路５１の分圧電圧Ｐ５１と，第２の分圧回路５２の分圧電圧Ｐ５２と，比較器５３の信号ＶＤＥＴを示したグラフである。図６のグラフでは電源電圧ＶＤＤが低下すると共に，電圧Ｐ５１，Ｐ５２が低下する様子を示している。
【００３１】
図６に示すように，時間Ｔ０からＴ１の間は，電圧ＶＤＤが低下すると電圧Ｐ５１と電圧Ｐ５２が徐々に低下する。しかし，電源電圧ＶＤＤの低下率（単位時間当たりの電圧低下量）と，電圧Ｐ５１の低下率，電圧Ｐ５２の低下率とは異なる。そして，時間Ｔ１付近以後は，電圧Ｐ５２の低下率は電圧Ｐ５１の低下率に比べて大きくなる。すなわち，電圧ＶＤＤが低下すると電圧Ｐ５２が急激に低下するが，電圧Ｐ５１はこのように急激に低下しない。換言すれば，電圧Ｐ５１の単位時間当たりの電圧変化量（ｄｖ／ｄｔ）と電圧Ｐ５２の単位時間当たりの電圧変化量とが異なる。その結果，時間Ｔ２において，電圧Ｐ５１と電圧Ｐ５２とが交差（クロス）する。この時間Ｔ２における，交差時の電圧Ｖｃが前述した基準電圧ＶＲＥＦに対応するものである。また，この時間Ｔ２以降における電源電圧ＶＤＤ０以下の電圧が動作仕様規格以下の電圧に対応する。
【００３２】
このように，交差時の電圧Ｖｃが基準電圧ＶＲＥＦになるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，常誘電体容量素子Ｃｄｐ５２，強誘電体容量素子Ｃｆｅ５２のパラメータが定められている。
【００３３】
時間Ｔ０から時間Ｔ２の間は，電圧Ｐ５２＞電圧Ｐ５１なので，比較器５３はハイレベルの信号ＶＤＥＴを出力する。電圧Ｐ５２＜電圧Ｐ５１になると（時間Ｔ２に至ると），比較器５３はハイレベルの信号を立ち下がらせてローレベルの信号ＶＤＥＴを出力する。このローレベルの信号ＶＤＥＴが，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを示す信号である。
【００３４】
次に，電圧Ｐ５１の単位時間当たりの電圧変化量（ｄｖ／ｄｔ）と電圧Ｐ５２の単位時間当たりの電圧変化量とが異なる理由について図７，図８を用いて説明する。
【００３５】
図７は，強誘電体容量素子，常誘電体容量素子の電圧依存特性を説明するグラフである。横軸は容量素子の電極間の電圧，縦軸がこの電圧における強誘電体容量素子，常誘電体容量素子の容量（キャパシタンス）を示す。強誘電体容量素子の容量は，素子の電極間電圧が低下するとそれに従い大きくなる。しかし，常誘電体容量素子の容量は，電圧変化に対して変化せず一定である。電圧Ｖａは強誘電体容量素子の容量と常誘電体容量素子の容量が一致する電圧を示している。
【００３６】
図８は，第１の分圧回路５１の電圧Ｐ５１の変化，第２の分圧回路５２の電圧Ｐ５２の変化を説明する図で，図８（Ａ）は第１の分圧回路５１を示し，図８（Ｂ）は第２の分圧回路５２を示す図である。
【００３７】
図８（Ａ）の電圧Ｖ１は，強誘電体容量素子Ｃｆｅ５１の電極板間の電圧，電圧Ｖ２は常誘電体容量素子Ｃｄｐ５１の電極板間の電圧を示す。電圧Ｖ２は電圧Ｐ５１である。図８（Ｂ）の電圧Ｖ３は，常誘電体容量素子Ｃｄｐ５２の電極板間の電圧，電圧Ｖ４は強誘電体容量素子Ｃｆｅ５２の電極板間の電圧を示す。電圧Ｖ４は電圧Ｐ５２である。
【００３８】
強誘電体容量素子Ｃｆｅ５１の容量をＣ１，常誘電体容量素子Ｃｄｐ５１の容量をＣ２とすると，
Ｃ１：Ｃ２＝Ｖ２：Ｖ１…（式１）
である。ここで，電源電圧ＶＤＤが図７の電圧Ｖａ，例えばＣ１＝Ｃ２＝１の場合を想定すると，Ｖ２：Ｖ１＝１：１である。電源電圧ＶＤＤがＶａから低下すると，容量Ｃ２は一定であるが容量Ｃ１は大きくなる。ここで，電源電圧ＶＤＤがＶａから低下して，容量Ｃ１が容量Ｃ２のＮ倍になるとすると，（式１）より，
Ｖ２：Ｖ１＝Ｎ：１…（式２）となる。ここで，Ｎは，Ｎ＞１である。
【００３９】
常誘電体容量素子Ｃｄｐ５２の容量をＣ３，強誘電体容量素子Ｃｆｅ５２の容量をＣ４とすると，
Ｃ３：Ｃ４＝Ｖ４：Ｖ３…（式３）
である。ここで，電源電圧ＶＤＤが図７の電圧Ｖａ，例えばＣ３＝Ｃ４＝１の場合を想定すると，Ｖ４：Ｖ３＝１：１である。電源電圧ＶＤＤがＶａから低下すると，容量Ｃ３は一定であるが容量Ｃ４は大きくなる。ここで，電源電圧ＶＤＤがＶａから低下して，容量Ｃ４が容量Ｃ３のＮ倍になるとすると，（式３）より，
Ｖ４：Ｖ３＝１：Ｎ…（式４）となる。なお，Ｎは，Ｎ＞１である。
【００４０】
（式２），（式４）に示すように，電源電圧ＶＤＤ低下に伴う電圧Ｖ２（電圧Ｐ５１）の電圧変化率と電圧Ｖ４（電圧Ｐ５２）の電圧変化率とが異なり，電圧Ｖ２の低下率より電圧Ｖ４の低下率の方が大きい。
【００４１】
より詳しく説明する。電源電圧ＶＤＤ＝電圧Ｖ１＋電圧Ｖ２であるから，（式１）を変形すると，
Ｖ２＝（Ｃ１／（Ｃ１＋Ｃ２））×ＶＤＤ…（式５）
となる。また，電源電圧ＶＤＤ＝電圧Ｖ３＋電圧Ｖ４であるから，（式３）を変形すると，
Ｖ４＝（Ｃ３／（Ｃ３＋Ｃ４））×ＶＤＤ…（式６）
となる。
（式５），（式６）における常誘電体容量のＣ２，Ｃ３は，図７で説明したように電源電圧ＶＤＤの変化にかかわらず一定であるが，強誘電体容量のＣ１，Ｃ４は，図７で説明したように電源電圧ＶＤＤが低下するとそれに従い大きくなる。
【００４２】
電源電圧ＶＤＤが低下すると，容量Ｃ１が大きくなるが（式５）に示すように，容量Ｃ１は分母および分子にあり，容量Ｃ１の変化がキャンセルされる。一方，電源電圧ＶＤＤが低下すると，容量Ｃ４が大きくなるが（式６）に示すように，容量Ｃ４は分母のみにあるので，容量Ｃ４が大きくなるに反比例して（Ｃ３／（Ｃ３＋Ｃ４））は小さくなる。
【００４３】
（式５），（式６）で説明したように，電源電圧ＶＤＤが低下すると，電圧Ｖ２（電圧Ｐ５１）の低下率に比べて電圧Ｖ４（電圧Ｐ５２）の低下率が大きいことがわかる。
【００４４】
本実施形態では，この電圧Ｐ５１，電圧Ｐ５２の変化の特性を利用して，電圧Ｐ５１と電圧Ｐ５２のクロスポイントを作る。そして，このクロスポイントの電圧Ｖｃが基準電圧ＶＲＥＦになるように，すなわち，このクロスポイントの時点（図６の時間Ｔ２）で，電源電圧ＶＤＤが動作仕様規格以下の電圧ＶＤＤ０に低下したと見なせるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，強誘電体容量素子Ｃｆｅ５２，常誘電体容量素子Ｃｄｐ５２のパラメータが調整されている。
【００４５】
図６〜図８の例では，電源電圧ＶＤＤが動作仕様規格以下の電圧ＶＤＤ０よりも高い時，すなわち電圧Ｐ５２＞電圧Ｐ５１の時には，Ｃ１：Ｃ２＝Ｖ２（Ｐ５１）：Ｖ１＝Ｎ：１，Ｃ３：Ｃ４＝Ｖ４（Ｐ５２）：Ｖ３＝Ｎａ：１（Ｎａ＞Ｎ）となり，そして，電源電圧ＶＤＤが動作仕様規格以下の電圧ＶＤＤ０と同じ時，すなわち電圧Ｐ５２＝電圧Ｐ５１＝基準電圧ＶＲＥＦの時には，Ｃ１：Ｃ２＝Ｃ３：Ｃ４となるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，強誘電体容量素子Ｃｆｅ５２，常誘電体容量素子Ｃｄｐ５２のパラメータを調整する。
【００４６】
図９は，図５で説明した電源電圧判定回路５０，バイアス回路５４，バッファ８１の回路図である。
【００４７】
比較器５３は，バイアス電圧Ｖｂｉａｓがゲートに印加され定電流を生成するカレントミラー回路を構成するＰチャネルトランジスタＴｒ６０，Ｔｒ６１と，分圧電圧Ｐ５１，分圧電圧Ｐ５２がそれぞれゲートに印加されるＰチャネルトランジスタＴｒ６２，Ｔｒ６３と，カレントミラー回路を構成するＮチャネルトランジスタＴｒ６４，Ｔｒ６５と，トランジスタＴｒ６５のドレインがゲートに接続されたＮチャネルトランジスタＴｒ６６とを有する。トランジスタＴｒ６２，Ｔｒ６３は，各ゲートに印加される分圧電圧を比較する。分圧電圧Ｐ５２＞分圧電圧Ｐ５１の場合，トランジスタＴｒ６６がオフ状態になり接続点Ｎ５３がハイレベルになる。分圧電圧Ｐ５２＜分圧電圧Ｐ５１の場合，トランジスタＴｒ６３がよりオン状態，トランジスタＴｒ６２がよりオフ状態になり，接続点Ｎ５４の電圧レベルが上昇する。その結果，トランジスタＴｒ６６がオン状態になり接続点Ｎ５３がローレベルになる。
【００４８】
バッファ８１は，インバータを構成するＰチャンネルトランジスタＴｒ７０，Ｎチャンネルトランジスタ７１と，同ＰチャンネルトランジスタＴｒ７２，Ｎチャンネルトランジスタ７３とを有し，接続点Ｎ５３の電圧をバッファリングし，信号ＶＤＥＴを出力する。
【００４９】
なお，第１の分圧回路５１と，第２の分圧回路５２を入れ替えてもよい。例えば，第１の分圧回路５１の高電源ＶＤＤ側に接続している強誘電体容量素子Ｃｆｅ５１を基準電源ＶＳＳ側に接続して常誘電体容量素子Ｃｄｐ５１を高電源ＶＤＤ側に接続する。そして，第２の分圧回路５２の高電源ＶＤＤ側に接続している常誘電体容量素子Ｃｄｐ５２を基準電源ＶＳＳ側に接続して強誘電体容量素子Ｃｆｅ５２を高電源ＶＤＤ側に接続してもよい。このように入れ替えると，比較器５３の比較信号ＶＤＥＴが逆論理になる。そこで，第１の分圧回路５１の分圧電圧Ｐ５１を比較器５３の非反転入力端子に入力し，第２の分圧回路５２の分圧電圧Ｐ５２を比較器５３の反転入力端子に入力する。他にも，比較器５３の後段のバッファ８１（図９参照）をインバータにしてもよい。
【００５０】
以上説明したように，基準電圧ＶＲＥＦに対応する電圧Ｖｃを第１の分圧回路５１と第２の分圧回路５２により生成することができる。この第１の分圧回路５１と第２の分圧回路５２は，容量素子で構成されており回路構成も単純である。さらに，容量素子を直列接続しているので，高電源ＶＤＤから基準電源ＶＳＳへの電流パスがなく，消費電流も削減することができる。また，強誘電体容量素子Ｃｆｅ５１のキャパシタンス＝強誘電体容量素子Ｃｆｅ５２のキャパシタンス，常誘電体容量素子Ｃｄｐ５１のキャパシタンス＝常誘電体容量素子Ｃｄｐ５２のキャパシタンスとすることで，容量素子の製造過程におけるプロセスばらつきを抑えることができる。その結果，基準電圧に対応する電圧Ｖｃを高精度に決定することができ，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したことを高精度に判定することができる。
【００５１】
（第２実施形態）
図１０は，第２実施形態の電源電圧判定回路を説明する図である。電源電圧判定回路６０は，図５の電源電圧判定回路５０の第２の分圧回路５２に変えて第２の分圧回路６２を用いたものである。なお，他の構成については，図５と同じ符号を振りその説明を省略する。
【００５２】
第２の分圧回路６２は，分圧素子として電圧依存特性を持たない常誘電体容量素子を利用したもので，常誘電体容量素子Ｃｄｐ６２と常誘電体容量素子Ｃｄｐ６２’とを直列接続したものである。
【００５３】
比較器５３は，第１の分圧回路５１の接続点Ｎ５１の分圧電圧Ｐ５１と第２の分圧回路６２の接続点Ｎ６２の分圧電圧Ｐ６２とを比較する。
【００５４】
図１１は，電源電圧判定回路６０の動作を説明する図で，電源電圧ＶＤＤと，第１の分圧回路５１の分圧電圧Ｐ５１と，第２の分圧回路６２の分圧電圧Ｐ６２と，比較器５３の信号ＶＤＥＴを示したグラフである。
【００５５】
図７で説明したように，常誘電体容量素子は，電圧依存特性を持たないので，容量素子の電極間の電圧が変化しても容量は変化しない。従って，常誘電体容量素子で構成される第２の分圧回路６２の分圧電圧Ｐ６２の低下率は，電源電圧ＶＤＤの低下率と同様である。しかし，電圧依存特性を持つ容量素子Ｃｆｅ５１を分圧素子として利用する第１の分圧回路５１の分圧電圧Ｐ５１の低下率は，第２の分圧回路６２の分圧電圧Ｐ６２の低下率と異なる。
【００５６】
本実施形態では，この電圧Ｐ５１，電圧Ｐ６２の変化の特性を利用して，電圧Ｐ５１と電圧Ｐ６２のクロスポイントを作る。そして，このクロスポイントの電圧Ｖｃが基準電圧ＶＲＥＦになるように，すなわち，このクロスポイントの時点（時間Ｔ１０）で，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したと見なせるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，常誘電体容量素子Ｃｄｐ６２，常誘電体容量素子Ｃｄｐ６２’のパラメータを調整する。このパラメータの調整の具体例については，第１実施形態で説明したので省略する。
【００５７】
第１の分圧回路５１，第２の分圧回路６２は，容量素子を直列接続しているので，高電源ＶＤＤから基準電源ＶＳＳへの電流パスがなく，消費電流も削減することができる。
【００５８】
第２実施形態の変形例としては，第１の分圧回路５１と第２の分圧回路６２とを入れ替えてもよい。また，第１の分圧回路５１の高電源ＶＤＤ側に接続している強誘電体容量素子Ｃｆｅ５１を基準電源ＶＳＳ側に接続して常誘電体容量素子Ｃｄｐ５１を高電源ＶＤＤ側に接続する，すなわち，強誘電体容量素子Ｃｆｅ５１と常誘電体容量素子Ｃｄｐ５１を入れ替えてもよい。この入れ替えによって比較器５３の比較信号ＶＤＥＴが逆論理になる場合には，第１の分圧回路５１の分圧電圧Ｐ５１を比較器５３の非反転入力端子に入力し，第２の分圧回路６２の分圧電圧Ｐ６２を比較器５３の反転入力端子に入力する。
【００５９】
（第３実施形態）
図１２は，第３実施形態の電源電圧判定回路を説明する図である。電源電圧判定回路７０は，図５の電源電圧判定回路５０の第２の分圧回路５２に変えて第２の分圧回路７２を用いたものである。なお，他の構成については，図５と同じ符号を振りその説明を省略する。
【００６０】
第２の分圧回路７２は，分圧素子として抵抗素子を利用したもので，抵抗Ｒ７２，抵抗Ｒ７２’を直列接続したものである。
【００６１】
比較器５３は，第１の分圧回路５１の接続点Ｎ５１の分圧電圧Ｐ５１と第２の分圧回路７２の接続点Ｎ７２の分圧電圧Ｐ７２とを比較する。
【００６２】
図１３は，電源電圧判定回路７０の動作を説明する図で，電源電圧ＶＤＤと，第１の分圧回路５１の分圧電圧Ｐ５１と，第２の分圧回路７２の分圧電圧Ｐ７２と，比較器５３の信号ＶＤＥＴを示したグラフである。
【００６３】
抵抗Ｒ７２，Ｒ７２’は電圧依存特性を持たないので，第２の分圧回路７２の分圧電圧Ｐ７２の低下率は，電源電圧ＶＤＤの低下率と同様である。しかし，電圧依存特性を持つ容量素子Ｃｆｅ５１を分圧素子として利用する第１の分圧回路５１の分圧電圧Ｐ５１の低下率は，第２の分圧回路７２の分圧電圧Ｐ７２の低下率と異なる。
【００６４】
本実施形態では，この電圧Ｐ５１，電圧Ｐ７２の変化の特性を利用して，電圧Ｐ５１と電圧Ｐ７２のクロスポイントを作る。そして，このクロスポイントの電圧Ｖｃが基準電圧ＶＲＥＦになるように，すなわち，このクロスポイントの時点（時間Ｔ２０）で，電源電圧ＶＤＤが動作仕様規格以下の電圧に低下したと見なせるように，強誘電体容量素子Ｃｆｅ５１，常誘電体容量素子Ｃｄｐ５１，抵抗Ｒ７２，抵抗Ｒ７２’のパラメータを調整する。このパラメータの調整の具体例については，第１実施形態で説明したので省略する。
【００６５】
第２の分圧回路７２の分圧素子として抵抗を利用すると電流パスが形成されることになる。しかし，分圧素子である抵抗Ｒ７２，抵抗Ｒ７２’の抵抗値を大きくすることにより，第２の分圧回路７２に流れる電流を削減することができるので，電流パスの影響を少なくできる。
【００６６】
第３実施形態の変形例としては，第２実施形態の変形例と同様に，第１の分圧回路５１と第２の分圧回路７２とを入れ替えてもよい。また，第１の分圧回路５１の高電源ＶＤＤ側に接続している強誘電体容量素子Ｃｆｅ５１を基準電源ＶＳＳ側に接続して常誘電体容量素子Ｃｄｐ５１を高電源ＶＤＤ側に接続してもよい。この入れ替えによって比較器５３の比較信号ＶＤＥＴが逆論理になる場合には，第１の分圧回路５１の分圧電圧Ｐ５１を比較器５３の非反転入力端子に入力し，第２の分圧回路７２の分圧電圧Ｐ７２を比較器５３の反転入力端子に入力する。
【００６７】
上記の実施形態の説明では，電圧依存特性を持つ容量素子の一例として，強誘電体容量素子を例示したが，他にもＰＮダイオードの逆方向バイアス時の接合(Junction)容量を用いることもできる。この接合容量とは，ダイオードの逆方向バイアス時に，ダイオードのＰＮ接合部における絶縁性を持つ空乏層に空間電荷が蓄えられることにより生じる静電容量である。他にも，ＭＯＳトランジスタを利用したＭＯＳ容量を用いることもできる。
【００６８】
電圧依存特性を持たない容量素子の一例としては，積層ダブルポリシリコンを使用した容量がある。
【００６９】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７０】
（付記１）
高電源ＶＤＤと基準電源ＶＳＳとの間に設けられ，印加電圧に応じて容量が変化する電圧依存特性を持つ容量素子と前記電圧依存特性を持たない容量素子とが直列接続した第１の分圧回路と，
前記高電源ＶＤＤと前記基準電源ＶＳＳとの間に設けられ，前記第１の分圧回路に並列接続した第２の分圧回路と，
前記第１の分圧回路における前記容量素子間の分圧電圧と，前記第２の分圧回路の分圧電圧とを比較する比較器とを有する電源電圧判定回路。
【００７１】
（付記２）
付記１において，
前記第１の分圧回路は，前記高電源ＶＤＤ側に接続する前記電圧依存特性を持つ第１の容量素子と前記基準電源ＶＳＳ側に接続する前記電圧依存特性を持たない第２の容量素子を有し，
前記第２の分圧回路は，前記高電源ＶＤＤ側に接続する前記電圧依存特性を持たない第３の容量素子と前記基準電源ＶＳＳ側に接続する前記電圧依存特性を持つ第４の容量素子を有する電源電圧判定回路。
【００７２】
（付記３）
付記１において，
前記第２の分圧回路は，前記電圧依存特性を持たない容量素子を直列接続した電源電圧判定回路。
【００７３】
（付記４）
付記１において，
前記第２の分圧回路は，抵抗素子を直列接続した電源電圧判定回路。
【００７４】
（付記５）
付記１から４の何れかにおいて，
前記電圧依存特性を持つ容量素子は，強誘電体容量である電源電圧判定回路。
【００７５】
（付記６）
付記１から４の何れかにおいて，
前記電圧依存特性を持たない容量素子は，常誘電体容量である電源電圧判定回路。
【符号の説明】
【００７６】
１０…ＬＳＩ
１１，２０，４０，５０，６０，７０…電源電圧判定回路
５１…第１の分圧回路
５２，６２，７２…第２の分圧回路
５３…比較器
５４…バイアス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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