(57)【要約】【課題】  複数の被テストデバイスのテストを高速かつ個別に行えるテストボードを提供する。【解決手段】  テストボード４１は、複数の伝送線路４８と、第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点Ａと第ｎ＋１の接続点Ｂの間の伝送距離が複数の伝送線路４８の全てについて等しくなるように、複数の伝送線路４８の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点Ｂを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の伝送線路と、
第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点と第ｎ＋１の接続点の間の伝送距離が前記複数の伝送線路の全てについて等しくなるように、前記複数の伝送線路の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点と、
を備えることを特徴とするテストボード。
【請求項２】
前記複数の伝送線路のそれぞれについて、前記第ｎの接続点と前記第ｎ＋１の接続点との間に、伝送遅延時間を調整する遅延調整部を備えることを特徴とする請求項１に記載のテストボード。
【請求項３】
前記複数の伝送線路のうちの少なくとも一つの前記他端に接続される終端部をさらに備えることを特徴とする請求項１または２に記載のテストボード。
【請求項４】
前記複数の伝送線路の前記一端はテスターに接続され、前記他端は前記終端部または前記テスターに接続されることを特徴とする請求項３に記載のテストボード。
【請求項５】
前記第１乃至第Ｎの接続点にそれぞれ接続され、被テストデバイスが挿入接続されるＮ個のソケットをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載のテストボード。
【請求項６】
前記Ｎ個のソケットにそれぞれ接続されるＮ個の選択信号用伝送線路をさらに備えることを特徴とする請求項５に記載のテストボード。
【請求項７】
請求項１乃至６のいずれか一項に記載のテストボードと、該テストボードに接続されたテスターとを備えることを特徴とするテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストボードに関し、特に、複数の被テストデバイスのテスト（電気的試験）に用いられるテストボードに関する。
【背景技術】
【０００２】
従来のテストボードは、テスターの１つの端子に、２つのメモリデバイスの端子を１つずつ接続し、２つのメモリデバイスに書き込まれているテストデータを同時に読み出せるように構成されている。（例えば、特許文献１参照。）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−７０８７号公報（特に、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたテストボードを用いたテストでは、２つのメモリデバイスに書き込まれたテストデータが同時に読み出される。そしてその結果に基づいて、２つのメモリデバイスのうちの少なくとも一方に異常があることを検出できる。しかしながら、この方法では、テスト結果が異常を示すとき、正常なメモリデバイスが存在するのか否か、存在するとすればどちらのメモリデバイスか、を知ることはできない。つまり、特許文献１に記載されたテストボードには、２つの被テストデバイスの各々についてテストを行うことができないという問題点がある。
【０００５】
メモリデバイスの集積度の向上に伴い、欠陥セルをゼロにすることが不可能である現状では、複数のメモリデバイスを同時にテストしたとき、いずれか一方に異常があるからといって両方を不合格にすることは、歩留まり等の観点から到底許容できるものではない。したがって、複数の被テストデバイスのそれぞれについて高速にテストを行えるテストボードが必要とされている。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係るテストボードは、複数の伝送線路と、第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点と第ｎ＋１の接続点の間の伝送距離が前記複数の伝送線路の全てについて等しくなるように、前記複数の伝送線路の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点と、を備えることを特徴とする。
【発明の効果】
【０００７】
伝送線路の一端と他端との間に第１乃至第Ｎの接続点を設けるようにしたことで、各伝送線路を分岐のない一本の伝送線路とみなすことができる。これにより、テスターからＮ個のデバイスに対して、反射無く信号を送信することができる。同様に、Ｎ個のデバイスからの信号を反射無くテスターへ送ることができる。これにより、信号の高速伝送が可能となり、高速テストが可能となる。
【図面の簡単な説明】
【０００８】
【図１】参考例に係るテストボードを含むテストシステムの概略構成を示す図であり、（ａ）は、複数の被テストデバイスの入力ピンがテスターのドライバピンを共用する構成、（ｂ）は、複数の被テストデバイスの入出力ピンがテスターのＩＯピンを共用する構成を示す図である。
【図２】図１（ｂ）に示す構成のテストシステムの動作を説明するための信号波形図である。
【図３】（ａ）は、図１（ａ）及び（ｂ）に含まれる伝送線路をモデル化して示す図であり、（ｂ）は、信号反射を生じないようにスルーレートを低下させた場合の伝送線路をモデル化した図である。
【図４】本発明の第１の実施の形態に係るテストボードを用いたテストシステムの概略構成を示す図である。
【図５】図４のテストシステムに含まれる伝送線路をモデル化して示す図である。
【図６】図４のテストシステムにおける書き込み動作を説明するための信号波形図である。
【図７】図４のテストシステムにおける読み出し動作を説明するための信号波形図である。
【図８】本発明の第２の実施の形態に係るテストボードを用いたテストシステムに含まれる伝送線路をモデル化して示す図である。
【図９】本発明の第３の実施の形態に係るテストボードを用いたテストシステムの概略構成を示す図である。
【図１０】図９のテストボードに含まれる遅延調整部の構成を示す図であって、（ａ）は、容量素子を用いた遅延調整部、（ｂ）は、つづら折り配線を用いた遅延調整部を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１０】
まず、特許文献１に記載されたテストボードを参考にして、発明者が検討した参考例について説明する。
【００１１】
被テストデバイスがメモリデバイスの場合、複数の被テストデバイスに対するテスト時間を短縮し、かつ複数の被テストデバイスの各々についてテスト結果を得るには、複数の被テストデバイスへの書き込みを同時に行い、複数の被テストデバイスからの読み出しを異なる経路又は異なるタイミングで行えばよい。
【００１２】
例えば、図１（ａ）は、複数（ここでは２個）の被テストドライバの入力ピンでテスターのドライバーピンを共用し、入出力ピンを独立させたシステムの構成例を示す図である。
【００１３】
テストボード１０には、複数の被テストデバイス１１，１２を挿入接続するためのソケット１３，１４が搭載されている。また、ソケット１３，１４の各端子を配線ケーブル１５を介してテスター１６の外部接続ピン（ドライバピン１７及びＩＯピン１８）に接続する伝送線路を備えている。
【００１４】
図１（ａ）の例では、複数の被テストデバイス１１，１２の入力ピン（ＣＳ，ＣＫ，ＣＭＤ／ＡＤＤ）がそれぞれ対応するドライバピン１７に共通接続され、複数の被テストデバイスの入出力ピン（ＤＱＳ／ＤＱ）が対応するテスター１６の入出力（ＩＯ）ピン１８に個別に接続されている。
【００１５】
この例では、複数の被テストデバイス１１，１２への書き込み及びその読み出しを同時に行うことできる。しかしながら、複数の被テストデバイス１１，１２にそれぞれ対応数する入出力（ＩＯ）ピン１８が必要となるため、テスター１６の構成が複雑である。
【００１６】
一方、図１（ｂ）は、複数（ここでは２個）の被テストドライバの入出力ピンでテスターのＩＯピンを共用するシステムの構成例を示す図である。
【００１７】
図１（ｂ）の例では、複数の被テストデバイス１１，１２の入力ピンの一つであるＣＳ（チップセレクト）ピンにそれぞれ対応するドライバピン１７−１をテスター１６−１に設け、残りの入力ピン（ＣＫ，ＣＭＤ／ＡＤＤ）と入出力ピン（ＤＱＳ／ＤＱ）とをそれぞれ対応するドライバピン１７と入出力ピン１８とに共通接続している。
【００１８】
この構成によれば、図２に示すように、チップセレクト信号（ＣＳ−１１，ＣＳ−１２）により、複数の被テストデバイス１１，１２への書き込み動作を同時に行ってテスト時間を短縮し、また、複数の被テストデバイス１１，１２からの読み出し動作を異なるタイミングで行うことで、複数の被テストデバイス１１，１２のそれぞれについてのテスト結果を得ることができる。
【００１９】
さて、上述したように、テスターのテスターピンの１つを２つの被テストデバイスの入力ピン又は入出力ピンで共用する場合、その伝送線路モデルは、図３（ａ）のようになる。なお、接続点Ａ，Ｂ及びＣは、図１（ａ）又は（ｂ）の接続点Ａ，Ｂ及びＣにそれぞれ対応している。なお、伝送路の特性インピーダンスは、通常５０Ωである。
【００２０】
図３（ａ）の構成では、接続点Ａにおいてインピーダンス不整合が生じ、リンギングなどの原因となる。この問題を解消する方法として、Ａ−Ｂ間，Ａ−Ｃ間の長さをそれぞれ短くするとともに、伝送する信号のスルーレートを下げ（立上り及び立下り時間を長くし）、図３（ｂ）に示すように、Ａ−Ｂ間及びＡ−Ｃ間を容量成分として扱えるようにする方法がある。具体的には、Ａ−Ｂ間の伝送遅延がｔｐｄの場合、信号の立上り及び立下り時間がｔｐｄの５〜６倍程度あれば、Ａ−Ｂ間を容量成分として扱うことができる。例えば、Ａ−Ｂ間、Ａ−Ｃ間がそれぞれ５ｃｍとすると、そこでの遅延時間は０．３ｎｓ程度なので、立上り及び立下り時間を１．５ｎｓ程度にすればよい。多少波形が崩れることを許容し、できるだけ立上り及び立下り時間を短くしようとした場合でも、立上り及び立下り時間として１．０ｎｓ程度は必要である。
【００２１】
しかしながら、信号のスルーレートを下げる（信号の立上り及び立下り時間を長くする）と、当然、信号の伝送速度は低下し、テストに要する時間も長くなる。また、テスターから被テストデバイスへ向かって伝送される信号のスルーレート調整は比較的容易に行えるが、被テストデバイスから出力される信号のスルーレートを変更することは困難である。たとえ、被テストデバイスから出力される信号のスルーレートを変更することが可能であるとしても、そのような出力信号は、被テストデバイスの電気的特性を表すものではなく、そのテスト結果は不正確なものとなる。
【００２２】
以上のように、図１（ａ）に示すテストボードは、複雑な構成のテスターを必要とし、図１（ｂ）に示すテストボードは、高速かつ精度良くテストを行うことができない。これらの点を考慮して、本発明の第１の実施の形態に係るテストボードは以下のように構成される。
【００２３】
図４は、本発明の第１の実施の形態に係るテストボードを用いたテストシステムを示す図である。
【００２４】
図示のテストシステムは、テストボード４１と、配線ケーブル４２と、テスター４３とを含んでいる。
【００２５】
テストボード４１は、複数（ここでは２個）の被テストデバイス（Ｄ１，Ｄ２）４４，４５を挿入接続するためのソケット４６，４７と、複数の伝送線路４８と、終端部４９とを備えている。
【００２６】
被テストデバイス４４，４５として、ここではＤＲＡＭ（Dynamic Random Access Memory）を想定している。被テストデバイス４４，４５は、チップセレクト（ＣＳ）ピン、クロック（ＣＫ）ピン、コマンド及びアドレス（ＣＭＤ／ＡＤＤ）ピン、データストローブ及びデータ（ＤＱＳ／ＤＱ）ピンを備える。なお、図４には、コマンド及びアドレスピン及びデータストローブ及びデータピンがそれぞれ一つしか示されていないが、実際には複数存在する。
【００２７】
ソケット４６，４７は、被テストデバイス４４，４５に対応するものが使用される。複数の伝送線路４８は、ソケット４６，４７が備える複数の端子にそれぞれ対応するように設けられる。各伝送線路４８の途中に、ソケット４６，４７の対応する端子が接続される接続点Ａ及びＢが設けられる。接続点Ａ−Ｂ間の配線距離（伝送距離又は伝送遅延時間）は、全ての伝送線路４８で等しくしてある。
【００２８】
配線ケーブル４２とテスター４３とは、テストボード４１に対応するように構成されている。即ち、テスター４３は、被テストデバイス４４，４５に対して個別にチップアドレス信号を出力するドライバピン４３１，４３２を備える。また、テスター４３は、被テストデバイス４４，４５に対して共通にクロック信号、コマンド及びアドレス信号、及び、データストローブ信号及びデータ信号をそれぞれ供給するドライバピン４３３，４３４及び４３５を備える。さらに、テスター４３は、被テストデバイス４４，４５からのデータストローブ信号及びデータ信号を受信するレシーバーピン４３６を備える。レシーバーピン４３６には、テスター４３から被テストデバイス４４，４５へ送信したデータストローブ信号及びデータ信号を終端する終端回路４３７が接続されている。加えて、テスター４３は、各信号の送出タイミングを任意に調整する第１のタイミング調整部（図示せず）と、受信した信号を任意の遅延時間だけ遅延させる第２のタイミング調整部（図示せず）とを備える。
【００２９】
配線ケーブル４２は、テスター４３のドライバピン及びレシーバーピンを、テストボード４１上の対応する伝送線路４８の一端に接続する。
【００３０】
複数の伝送線路４８は、３種類に分類される。一つは、一端がテスター４３のドライバピン４３３，４３４に接続され、他端が終端部４９に接続される第１の伝送線路である。第１の伝送線路は、テスター４３から被テストデバイス４４，４５へ共通に送信される信号、即ち、クロック信号及びコマンド及びアドレス信号をそれぞれ伝送するために使用される。
【００３１】
もう一つは、一端がテスター４３のドライバピン４３５に接続され、他端がテスター４３のレシーバーピン４３６に接続される第２の伝送線路である。第２の伝送線路は、テスター４３から被テストデバイス４４，４５へ送信され、また、被テストデバイス４４，４５からテスター４３へ送信される信号、即ち、データストローブ及びデータ信号を伝送するために使用される。
【００３２】
残りの一つは、一端がテスター４３のドライバピン４３１，４３２に接続され、他端がソケット４６，４７の対応する端子に接続される第３の伝送線路である。第３の伝送線路は、テスター４３から被テストデバイス４４，４５へ個別に送信される信号、即ち、チップセレクト信号を伝送するために使用される。
【００３３】
なお、図４には、被テストデバイス４４，４５のコマンド及びアドレス端子及びデータストローブ及びデータ端子に対応する伝送線路４８がそれぞれ一つしか示されていないが、実際には端子の数に応じた数の伝送線路が設けられる。
【００３４】
図５は、モデル化された第１の伝送線路と第２の信号線路とを示す図である。なお、図５の伝送路モデルには、テストボード４１上の伝送線路４８のみならず、配線ケーブル４２及びテストボード４３上の伝送線路も含まれている。しかしながら、配線ケーブル４２及びテストボード４３上の伝送線路は、テストボード４１上の伝送線路４８とインピーダンスが整合するように形成されており、これらを一体として扱っても問題はない。
【００３５】
図５に示すように、クロック信号又はコマンド及びアドレス信号の伝送に用いられる第１の伝送線路は、３つの伝送線路部５１，５２，５３とそれらの間の接続点Ａ及びＢを含んでいる。第１の伝送線路の一端はテスター４３のドライブピン４３３又は４３４に接続され、他端は終端部４９により終端される。３つの伝送線路部５１，５２，５３のインピーダンスは互いに整合している。接続点Ａ及びＢは、図４の接続点Ａ及びＢにそれぞれ対応している。接続点Ａ及びＢにそれぞれ接続された被テストデバイス４４，４５の各端子は、容量成分とみなすことができる。この容量成分が大きいと信号の反射が起きる可能性があるが、実際には、信号波形が多少鈍るぐらいの影響が生じる程度で大きな影響はない。接続点Ａ及びＢから被テストデバイス４４，４５の各端子までの配線距離は、配線容量を小さくするためできるだけ短くする。
【００３６】
この構成によれば、１つの接続点（ノード）に被測定デバイスの一つのピンが接続されるだけである。それゆえ、各接続点を挟む２つの伝送路部同士のインピーダンスマッチングを維持することができる。よって、複数のデバイスのピンが共通接続されている場合のように、信号の立上り及び立下り時間を長くして信号の反射が起きないようにする必要はない。これにより、高い伝送速度での信号伝送が可能となり、複数の被テストデバイスのテストを高速で行うことができる。
【００３７】
次に、図４のテストシステムを用いたテスト方法について説明する。
【００３８】
まず、図４に加え、図６を参照して書き込み（ライト）動作について説明する。
【００３９】
テスター４３は、被テストデバイス４４，４５の双方を選択するように２つのチップセレクト信号をテストボード４１に供給する。また、テスター４３は、所定の相対タイミングで被テストデバイス４４に到達するように第１のタイミング調整部を用いて遅延調整したデータストローブ信号ＤＱＳ＠Ｔｅｓｔｅｒ及びデータ信号ＤＱ＠Ｔｅｓｔｅｒを、配線ケーブル４２を介してテストボード４１に供給する。これらの信号は、伝送遅延を受けた後、データストローブ信号ＤＱＳ＠Ｄ１及びデータ信号ＤＱ＠Ｄ１として、被テストデバイス４４に到達する。さらに、これらの信号は、伝送遅延を受け、データストローブ信号ＤＱＳ＠Ｄ２及びデータ信号ＤＱ＠Ｄ２として、被テストデバイス４５にも到達する。
【００４０】
ここで、接続点Ａ−Ｂ間の伝送距離は全ての伝送線路４８で等しい。したがって、被テストデバイス４５にも到達したデータストローブ信号ＤＱＳ＠Ｄ２及びデータ信号ＤＱ＠Ｄ２は、被テストデバイス４４に到達したデータストローブ信号ＤＱＳ＠Ｄ１及びデータ信号ＤＱ＠Ｄ１と、同一の所定の相対タイミングを維持している。
【００４１】
以上のようにして、被テストデバイス４４，４５に、実質的に同一のデータストローブ信号及びデータ信号を用いて、同一のデータが書き込まれる。
【００４２】
次に、図４に加えて図７を参照して読み出し（リード）動作について説明する。データの読み出しは、チップセレクト信号により選択されている一方の被テストデバイス４４又は４５から行われる。
【００４３】
被テストデバイス４４は、チップセレクト信号によって選択されているとき、図７（ａ）に示すように、クロックＣＫ＠Ｄ１に応じてリードデータＤＱ＠Ｄ１を出力する。クロックＣＫ＠Ｄ１は、伝送遅延を受けた後、クロックＣＫ＠Ｄ２として被テストデバイス４５にも到達するが、チップセレクト信号により選択されていない被テストデバイス４５からリードデータＤＱ＠Ｄ２は出力されない。なお、図７（ａ）の破線は、伝送遅延を受けて被テストデバイス４５に到達したリードデータＤＱ＠Ｄ１を示している。
【００４４】
その後、リードデータＤＱ＠Ｄ１は、さらに伝送遅延を受けた後、リードデータＤＱ＠Ｔｅｓｔｅｒとして、テスター４３に到達する。テスター４３では、第２のタイミング調整部により調整されたタイミングでリードデータＤＱ＠Ｔｅｓｔｅｒが取り込まれる。
【００４５】
一方、被テストデバイス４５は、チップセレクト信号によって選択されているとき、図７（ｂ）に示すように、クロックＣＫ＠Ｄ２に応じてリードデータＤＱ＠Ｄ２を出力する。リードデータＤＱ＠Ｄ２は、伝送遅延を受けた後、リードデータＤＱ＠Ｔｅｓｔｅｒとして、テスター４３に到達する。なお、リードデータＤＱ＠Ｄ２は、図７（ｂ）に破線で示すように、被テストデバイス４４にも到達するが、テスター４３側で終端するので問題にはならない。
【００４６】
図７（ａ）と（ｂ）との比較から理解されるように、クロック信号の入力タイミングが同一であると仮定すると、被テストデバイス４４及び４５から読み出されたリードデータＤＱ＠Ｄ１及びＤＱ＠Ｄ１は、テスター４３のレシーバピン４３６に同一のタイミングで到達する。これは、テスター４３の動作タイミング設定を、被テストデバイス４４及び４５のいずれをテストするかに応じて変更する必要がないことを意味する。つまり、テスター４３は、同一の動作タイミング設定で、被テストデバイス４４及び４５の合否（Pass/Fail）判定を行うことができる。
【００４７】
以上のように、本実施の形態に係るテストボード４１を用いたテストシステムでは、各伝送線路を分岐を持たない（一筆書き様に接続された）一本の伝送線路とみなすことができる。これにより、分岐点での反射が無く、信号の高速伝送が可能であり、高速テストが可能である。
【００４８】
次に、本発明の第２の実施の形態について説明する。
【００４９】
図８は、本発明の第２の実施の形態に係るテストボードを含むテストシステムの伝送線路をモデル化して示した図である。第１の実施の形態のテストシステムは、２個の被テストデバイスのテストに用いられるものであったが、本実施の形態のテストシステムは４個の被テストデバイスのテストに用いられるものである。各伝送線路の途中には、これら４個の被テストデバイスの対応するピン（ソケットの端子）がそれぞれ接続される４個の接続点Ａ，Ｂ，Ｃ及びＤが設けられている。
【００５０】
本実施の形態では、接続点Ａ−Ｂ間の伝送距離（遅延時間）、接続点Ｂ−Ｃ間の伝送距離、及び接続点Ｃ−Ｄ間の伝送距離のそれぞれが、全ての伝送線路で同一となるように構成されている。なお、接続点Ａ−Ｂ間の伝送距離が接続点Ｂ−Ｃ間の伝送距離又は接続点Ｃ−Ｄ間の伝送距離と同一である必要な無く、また接続点Ｂ−Ｃ間の伝送距離と接続点Ｃ−Ｄ間の伝送距離とが同一である必要もない。
【００５１】
本実施の形態に係るテストボードを用いたテストシステムでも、各伝送線路を分岐を持たない（一筆書き様に接続された）一本の伝送線路とみなすことができる。これにより、分岐点での反射が無く、信号の高速伝送が可能であり、高速テストが可能である。
【００５２】
同様に、３個又は５個以上の被テストデバイスのテストを行うテストボード及びそれを用いたテストシステムを構成することも可能である。
【００５３】
即ち、本実施の形態に係るテストボードは、複数の伝送線路と、複数の伝送路の各々の一端と他端との間に設けられた第１乃至第Ｎ（Ｎ：２以上の整数）の接続点を有し、第１乃至第Ｎの接続点が、第ｎ（ｎ＜Ｎ，ｎ：自然数）の接続点と第ｎ＋１の接続点の間の伝送距離が、複数の伝送線路の全てについて等しくなるように構成されていればよい。
【００５４】
次に、本発明の第３の実施の形態について説明する。
【００５５】
本実施の形態に係るテストボード９１は、図４のテストボード４１の構成に加えて、各伝送線路の接続点Ａ−Ｂ間に接続された遅延調整部９２を有している。
【００５６】
遅延調整部９２は、例えば、図１０（ａ）に示すように、１又は複数の容量素子を含んでよい。また、容量素子を特に設けることなく、配線をトリミングして、配線容量を調節することで、遅延調整を行ってもよい。あるいは、図１０（ｂ）に示すように、つづら折り様に配線を設け、途中を短絡させたりカットしたりすることにより配線長を調整するようにしてもよい。
【００５７】
これらの遅延調整部９２は、全ての伝送線路で接続点Ａ−Ｂ間の伝送距離が等しくなるように配線長を調整するために用いられる。
【００５８】
図９のように、接続点間が複数存在する場合には、各接続点間の配線長を調整するように、各接続点間に遅延調整部を設けることができる。
【００５９】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形及び変更が可能である。
【符号の説明】
【００６０】
１０    テストボード
１１，１２    被テストデバイス
１３，１４    ソケット
１５    配線ケーブル
１６，１６−１    テスター
１７，１７−１    ドライバピン
１８    ＩＯピン
４１    テストボード
４２    配線ケーブル
４３    テスター
４４，４５    被テストデバイス
４６，４７    ソケット
４８    伝送線路
４９    終端部
４３１，４３２，４３３，４３４，４３５    ドライバピン
４３６    レシーバーピン
４３７    終端回路
５１，５２，５３    伝送線路部
【図１】
2012002509.tif 000003
【図２】
2012002509.tif 000004
【図３】
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【図４】
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【図５】
2012002509.tif 000007
【図６】
2012002509.tif 000008
【図７】
2012002509.tif 000009
【図８】
2012002509.tif 000010
【図９】
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【図１０】
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