(57)【要約】  【課題】光センサの感度を効率よく向上させる。  【解決手段】光センサは、受光した光を電流に変換する光検出素子Ｄ１と、光検出素子Ｄ１との間に寄生容量を発生させる導電膜ＬＳと、リセット信号および読み出し信号とを、光検出素子Ｄ１を介して蓄積ノードＩＮＴへ供給する制御信号配線ＲＷＳＴと、蓄積ノードＩＮＴおよび出力配線ＯＵＴに接続され、読み出し信号にしたがって、蓄積ノードＩＮＴの電位に応じた出力信号を出力配線ＯＵＴへ出力するスイッチング素子Ｍ２とを備える。【選択図】図３
2012194198.tif 000002
【特許請求の範囲】
【請求項１】
蓄積ノードに接続され、受光した光を電流に変換する光検出素子と、
前記光検出素子との間に寄生容量を発生させる導電膜と、
前記蓄積ノードの電位をリセットするためのリセット信号および前記蓄積ノードの電位を出力するための読み出し信号とを、前記光検出素子を介して前記蓄積ノードへ供給する制御信号配線と、
前記蓄積ノードおよび出力配線に接続され、前記読み出し信号にしたがって、前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するスイッチング素子とを備える、光センサ。
【請求項２】
前記光検出素子は、フォトダイオードであり、前記制御信号配線にカソードが、前記蓄積ノードにアノードが接続される、請求項１に記載の光センサ。
【請求項３】
前記光検出素子は、フォトダイオードであり、前記フォトダイオードは、前記導電膜上方に前記導電膜に対して電気的に絶縁されて設けられるシリコン膜を備え、前記シリコン膜には、ｐ型の半導体領域、真性半導体領域、及びｎ型の半導体領域が、前記シリコン膜の面方向において隣接するように設けられる、１または２に記載の光センサ。
【請求項４】
前記蓄積ノードと、前記スイッチング素子との間に接続され、読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子をさらに備える、請求項１〜３のいずれか１項に記載の光センサ。
【請求項５】
前記制御信号配線の電圧レベルとして、前記リセット信号の電圧レベルと、前記リセット信号から前記読み出し信号まで光検出素子を逆バイアスにする電圧レベルと、前記読み出し信号の電圧レベルが、少なくとも設定される、請求項１〜４のいずれか１項に記載の光センサ。
【請求項６】
前記リセット信号が供給されると、前記蓄積ノードの電位が初期化され、前記リセット信号の供給が終了すると、前記光検出素子が逆バイアスになり、
前記読み出し信号が供給されると、前記リセット信号の供給終了から読み出し信号が供給されるまでに前記光検出素子の寄生容量に蓄積された電荷により変化した前記蓄積ノードの電位が突き上げられ、
前記読み出し信号により前記蓄積ノードの電位が突き上げられることにより、前記スイッチング素子が導通状態になり、前記蓄積ノードの電位に応じた出力信号が前記出力配線へ出力される、請求項１〜５のいずれか１項に記載の光センサ。
【請求項７】
アクティブマトリクス基板の画素領域に請求項１〜６のいずれか１項に記載の光センサを備えた表示装置。
【請求項８】
前記アクティブマトリクス基板に対向する対向基板と、
前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた、請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードまたはフォトトランジスタ等の光検出素子を有する光センサおよび光センサ付きの表示装置に関する。
【背景技術】
【０００２】
従来、例えばフォトダイオード等の光検出素子を画素内に備えたことにより、外光の明るさを検出したり、ディスプレイに近接した物体の画像を取り込んだりすることが可能な、光センサ付き表示装置が提案されている。
【０００３】
従来の光センサ付き表示装置では、アクティブマトリクス基板において、信号線および走査線、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、画素電極等の周知の構成要素を半導体プロセスによって形成する際に、同時に、アクティブマトリクス基板上にフォトダイオード等を作り込む（例えば、特許文献１および非特許文献１参照。）。
【０００４】
従来の、アクティブマトリクス基板上に形成される光センサは、フォトダイオードに流れた電流を蓄積するキャパシタを備える（例えば、特許文献２参照）。この構成において、光センサの感度を向上させるには、例えば、キャパシタの容量を小さくするか、あるいは、フォトダイオードのサイズを大きくすることが考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３８５７号公報
【特許文献２】国際公開第２００７／１４５３４６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、キャパシタの容量を小さくした場合には読み出し効率が悪化し、十分な出力を得ることが難しい。また、フォトダイオードのサイズを大きくした場合、フォトダイオードの寄生容量が増加するため、読み出し効率が悪化する。すなわち、センサの感度と読み出し効率との間にはトレードオフの関係がある。そのため、センサの感度向上を効率よく達成することが課題であった。
【０００７】
ゆえに、本発明は、光センサの感度を効率よく向上させることができる、光センサおよびそのような光センサを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願開示の光センサは、蓄積ノードに接続され、受光した光を電流に変換する光検出素子と、前記光検出素子との間に寄生容量を発生させる導電膜と、前記蓄積ノードの電位をリセットするためのリセット信号および前記蓄積ノードの電位を出力するための読み出し信号とを、前記光検出素子を介して前記蓄積ノードへ供給する制御信号配線と、前記蓄積ノードおよび出力配線に接続され、前記読み出し信号にしたがって、前記蓄積ノードの電位に応じた出力信号を前記出力配線へ出力するスイッチング素子とを備える。
【０００９】
上記構成によれば、制御信号配線は、光検出素子を介して蓄積ノードへリセット信号および読み出し信号を供給する。そのため、リセット信号供給終了から読み出し信号供給までに光検出素子の寄生容量に蓄積した電荷を読み出し時に蓄積ノードの電位に反映させることができる。このように、光検出素子の寄生容量の電荷を読み出す構成にすることによって、光センサ全体の容量を小さくすることできるので、センサの感度が向上する。
【００１０】
前記光検出素子は、フォトダイオードであり、前記制御信号配線にカソードが、前記蓄積ノードにアノードが接続される態様とすることができる。これにより、光検出素子がフォトダイオードの場合に、フォトダイオードを介して蓄積ノードへ読み出し配線からリセット信号および読み出し信号を供給することができる。
【００１１】
前記光検出素子は、フォトダイオードであり、前記フォトダイオードは、前記導電膜上方に前記導電膜に対して電気的に絶縁されて設けられるシリコン膜を備え、前記シリコン膜には、ｐ型の半導体領域、真性半導体領域、及びｎ型の半導体領域が、前記シリコン膜の面方向において隣接するように設けられる態様とすることができる。
【００１２】
上記構成において、ｐ型の半導体領域、真性半導体領域、及びｎ型の半導体領域を含むシリコン膜と導電膜との間の寄生容量は、受光量に応じて大きくなる性質がある。そのため、センサの感度をさらに向上させることができる。
【００１３】
前記光センサは、前記蓄積ノードと、前記スイッチング素子との間に接続され、読み出し信号に応じて、前記蓄積ノードの電位を増幅する増幅素子をさらに備えてもよい。増幅素子により、読み出し時の蓄積ノードの電位が増幅されるので、センサの感度をさらに向上させることができる。
【００１４】
前記光センサにおいて、前記制御信号配線の電圧レベルとして、前記リセット信号の電圧レベルと、前記リセット信号から前記読み出し信号まで光検出素子を逆バイアスにする電圧レベルと、前記読み出し信号の電圧レベルが、少なくとも設定されることが好ましい。制御信号配線の電圧レベルとして、上記３つの電圧レベルが設定されることで、光検出素子を介した蓄積ノードのリセットおよび読み出しを１つの配線で効率よく行うことができる。
【００１５】
前記光センサは、前記リセット信号が供給されると、前記蓄積ノードの電位が初期化され、前記リセット信号の供給が終了すると、前記光検出素子が逆バイアスになり、前記読み出し信号が供給されると、前記リセット信号の供給終了から読み出し信号が供給されるまでに前記光検出素子の寄生容量に蓄積された電荷により変化した前記蓄積ノードの電位が突き上げられ、前記読み出し信号により前記蓄積ノードの電位が突き上げられることにより、前記スイッチング素子が導通状態になり、前記蓄積ノードの電位に応じた出力信号が前記出力配線へ出力されるよう構成することができる。
【００１６】
上記構成において、制御信号配線からの信号により、リセット信号供給終了から読み出し信号供給までに光検出素子の寄生容量に蓄積される電荷を読み出して出力回路へ出力することができる。
【００１７】
アクティブマトリクス基板の画素領域に前記光センサを備えた表示装置も本発明の実施形態の一例である。これにより、感度の向上した光センサを有する表示装置が実現される。また、上記光センサでは、リセット信号および読み出し信号のいずれも制御信号配線から供給されるので、リセット信号および読み出し信号をそれぞれ異なる配線で供給する構成に比べて配線数が少なくてすむ。このような光センサを画素領域に設けることで、表示装置における画素領域の開口率を高くすることができる。なお、前記表示装置は、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と対向基板との間に挟持された液晶とをさらに備えた態様であってもよい。
【発明の効果】
【００１８】
本発明によれば、光センサの感度を効率よく向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の概略構成を示すブロック図である。
【図２】図２は、アクティブマトリクス基板の画素領域における画素と光センサとの配置を示す等価回路図である。
【図３】図３は、図２に示す等価回路の光センサ部分のみを示す図である。
【図４】図４は、リセット信号および読み出し信号を別の配線で供給する光センサ回路を示す図である。
【図５Ａ】図５Ａは、図２および図３に示すセンサ回路における配線ＲＷＳＴの信号波形の一例を示す図である。
【図５Ｂ】図５Ｂは、図５Ａに示す信号波形の元での蓄積ノードの電位ＶINT変化の例を示す図である。
【図６】図６は、図２および図３に示す光センサの構造の一例を示す図である。
【図７】図７は、図６に示したフォトダイオードを含む部分の断面図である。
【図８Ａ】図８Ａは、モードＡのフォトダイオードにおけるｐ層、ｉ層およびｎ層の状態を模式的に示す図である。
【図８Ｂ】図８Ｂは、モードＡのフォトダイオードにおけるエネルギーバンドを示す図である。
【図８Ｃ】図８Ｃは、モードＡのフォトダイオードの等価回路を示す図である。
【図９Ａ】図９Ａは、モードＢのフォトダイオードにおけるｐ層、ｉ層およびｎ層の状態を模式的に示す図である。
【図９Ｂ】図９Ｂは、モードＢのフォトダイオードにおけるエネルギーバンドを示す図である。
【図９Ｃ】図９Ｃは、モードＢのフォトダイオードの等価回路を示す図である。
【図１０】図１０は、モードＡ〜モードＣそれぞれの範囲を示す図である。
【図１１】図１１は、第２の実施形態にかかる光センサの等価回路図である。
【図１２】図１２は、アクティブキャパシタのみで読み出し時における蓄積ノードの電位の突き上げおよび増幅を行う光センサ回路の構成を示す図である。
【図１３】図１３は、図１１に示す光センサの構造の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明にかかる表示装置を液晶表示装置として実施する場合の構成例を示したものであるが、本発明にかかる表示装置は液晶表示装置に限定されず、アクティブマトリクス基板を用いる任意の表示装置に適用可能である。なお、本発明にかかる表示装置は、光センサを有することにより、画面に近接する物体を検知して入力操作を行うタッチパネル付き表示装置や、表示機能と撮像機能とを具備した双方向通信用表示装置等としての利用が想定される。
【００２１】
また、以下で参照する各図は、説明の便宜上、本発明の実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる表示装置は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
【００２２】
［第１の実施形態］
最初に、図１および図２を参照しながら、本発明の第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板の構成について説明する。
【００２３】
［アクティブマトリクス基板の構成］
図１は、第１の実施形態にかかる液晶表示装置が備えるアクティブマトリクス基板１００の概略構成を示すブロック図である。図１に示すように、アクティブマトリクス基板１００は、ガラス基板上に、画素領域１、ディスプレイゲートドライバ２、ディスプレイソースドライバ３、センサカラム（ｃｏｌｕｍｎ）ドライバ４、センサロウ（ｒｏｗ）ドライバ５、バッファアンプ６、ＦＰＣコネクタ７を少なくとも備えている。また、画素領域１内の光センサ（後述）で取り込まれた画像信号を処理するための信号処理回路８が、前記ＦＰＣコネクタ７とＦＰＣ９とを介して、アクティブマトリクス基板１００に接続されている。
【００２４】
なお、アクティブマトリクス基板１００上の上記の構成部材は、半導体プロセスによってガラス基板上にモノリシックに形成することも可能である。あるいは、上記の構成部材のうちのアンプやドライバ類を、例えばＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術等によってガラス基板上に実装した構成としても良い。あるいは、図１においてアクティブマトリクス基板１００上に示した上記の構成部材の少なくとも一部が、ＦＰＣ９上に実装されることも考えられる。アクティブマトリクス基板１００は、全面に対向電極が形成された対向基板（図示せず）と貼り合わされ、その間隙に液晶材料が封入される。アクティブマトリクス基板１００の背面にはバックライト（図示せず）が設けられてもよい。
【００２５】
［表示回路の構成］
画素領域１は、画像を表示するために、複数の画素が形成された領域である。本実施形態では、画素領域１における各画素内には、画像を取り込むための光センサが設けられている。図２は、アクティブマトリクス基板１００の画素領域１における画素と光センサとの配置を示す等価回路図である。図２の例では、１つの画素が、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の絵素によって形成され、この３絵素で構成される１つの画素内に、１つの光センサが設けられている。画素領域１は、Ｍ行×Ｎ列のマトリクス状に配置された画素と、同じくＭ行×Ｎ列のマトリクス状に配置された光センサとを有する。なお、上述のとおり、絵素数は、Ｍ×３Ｎである。
【００２６】
このため、図２に示すように、画素領域１は、画素用の配線として、マトリクス状に配置されたゲート線ＧＬおよびソース線ＳＬを有している。ゲート線ＧＬは、ディスプレイゲートドライバ２に接続されている。ソース線ＳＬは、ディスプレイソースドライバ３に接続されている。なお、ゲート線ＧＬは、画素領域１内にＭ行設けられている。以下、個々のゲート線ＧＬを区別して説明する必要がある場合は、ＧＬｉ（ｉ＝１〜Ｍ）のように表記する。一方、ソース線ＣＯＬは、上述のとおり、１つの画素内の３絵素にそれぞれ画像データを供給するために、１画素につき３本ずつ設けられている。ソース線ＣＯＬを個々に区別して説明する必要がある場合は、ＳＬｒｊ，ＳＬｇｊ，ＳＬｂｊ（ｊ＝１〜Ｎ）のように表記する。
【００２７】
ゲート線ＧＬとソース線ＳＬとの交点には、画素用のスイッチング素子として、薄膜トランジスタ（ＴＦＴ）Ｍ１が設けられている。なお、図２では、赤色、緑色、青色のそれぞれの絵素に設けられている薄膜トランジスタＭ１を、Ｍ１ｒ，Ｍ１ｇ，Ｍ１ｂと表記している。薄膜トランジスタＭ１のゲート電極はゲート線ＧＬへ、ソース電極はソース線ＳＬへ、ドレイン電極は図示しない画素電極へ、それぞれ接続されている。これにより、図２に示すように、薄膜トランジスタＭ１のドレイン電極と対向電極（ＶＣＯＭ）との間に液晶容量ＣLCが形成される。また、ドレイン電極とＴＦＴＣＯＭとの間に補助容量ＣLSが形成されている。
【００２８】
図２において、１本のゲート線ＧＬｉと１本のソース線ＳＬｒｊとの交点に接続された薄膜トランジスタＭ１ｒによって駆動される絵素は、この絵素に対応するように赤色のカラーフィルタが設けられ、ソース線ＳＬｒｊを介してディスプレイソースドライバ３から赤色の画像データが供給されることにより、赤色の絵素として機能する。また、ゲート線ＧＬｉとソース線ＳＬｇｊとの交点に接続された薄膜トランジスタＭ１ｇによって駆動される絵素は、この絵素に対応するように緑色のカラーフィルタが設けられ、ソース線ＳＬｇｊを介してディスプレイソースドライバ３から緑色の画像データが供給されることにより、緑色の絵素として機能する。さらに、ゲート線ＧＬｉとソース線ＳＬｂｊとの交点に接続された薄膜トランジスタＭ１ｂによって駆動される絵素は、この絵素に対応するように青色のカラーフィルタが設けられ、ソース線ＳＬｂｊを介してディスプレイソースドライバ３から青色の画像データが供給されることにより、青色の絵素として機能する。
【００２９】
なお、図２の例では、光センサは、画素領域１において、１画素（３絵素）に１つの割合で設けられている。ただし、画素と光センサの配置割合は、この例のみに限定されず、任意である。例えば、１絵素につき１つの光センサが配置されていても良いし、複数画素に対して１つの光センサが配置された構成であっても良い。
【００３０】
［光センサ回路の構成］
光センサは、図２に示すように、光検出素子の一例であるフォトダイオードＤ１、およびスイッチング素子の一例であるトランジスタＭ２を備える。フォトダイオードＤ１の背面には、バックライト光がフォトダイオードＤ１へ入射することを防止するための遮光膜ＬＳが設けられる。遮光膜ＬＳは、例えば、金属膜で形成され、その周囲において電気的に絶縁されている。フォトダイオードＤ１と遮光膜ＬＳとの間に寄生容量が存在する。
【００３１】
フォトダイオードＤ１のカソードには、リセット信号および読み出し信号を供給する配線ＲＷＳＴが接続される。フォトダイオードＤ１のアノードには、トランジスタＭ２のゲートが接続される。ここでは、フォトダイオードＤ１とトランジスタＭ２のゲートとを結ぶ配線上のノードを蓄積ノードＩＮＴと表記している。トランジスタＭ２のドレインは配線ＶＤＤに接続され、ソースは配線ＯＵＴに接続されている。配線ＶＤＤは、定電圧ＶDDを光センサへ供給する配線であり、配線ＯＵＴは、光センサの出力信号を出力する出力配線の一例である。
【００３２】
図３は、図２に示す等価回路の光センサ部分のみを示す図である。図２および図３に示す回路構成においては、配線ＲＷＳＴからリセット信号が供給され、蓄積ノードＩＮＴが初期化される。配線ＲＷＳＴからフォトダイオードＤ１を介して蓄積ノードＩＮＴへ読み出し信号が供給されると、蓄積ノードＩＮＴの電位ＶINTが、突き上げられ、トランジスタＭ２が導通状態となって、蓄積ノードＩＮＴの電位ＶINTに応じた出力信号が配線ＯＵＴへ出力される。ここで、リセット信号供給の終わりから、読み出し信号供給の始まりまでの期間（センシング期間）に、フォトダイオードＤ２１に、受光量に応じた電流が流れ、この電流に応じた電荷が寄生容量に蓄積される。そのため、読み出し信号供給時には、蓄積ノードＩＮＴの電位ＶINTは、フォトダイオードＤ１に流れた電流に応じて変化する。蓄積ノードＩＮＴの電位ＶINTに応じた出力信号が配線ＯＵＴへ出力されるので、出力信号は、フォトダイオードＤ１の受光量を反映したものになる。
【００３３】
図３に示す構成では、リセット期間において、配線ＲＷＳＴは、フォトダイオードＤ１を順バイアスにして蓄積ノードＩＮＴの電位ＶINTを所定の初期値にする第１の電圧（すなわちリセット信号）を供給する。センシング期間において、配線ＲＷＳＴは、フォトダイオードＤ１を逆バイアスにする第２の電圧を供給する。そして、読み出し期間において、配線ＲＷＳＴは、蓄積ノードＩＮＴに接続されたトランジスタＭ２を導通状態にする第３の電圧（すなわち読み出し信号）を供給する。このように、リセット、センシングおよび読み出しを制御する信号を配線ＲＷＳＴが供給するので、リセット信号および読み出し信号をそれぞれ別の配線で供給する構成に比べて配線数が少なくてすむ。
【００３４】
図４は、リセット信号および読み出し信号を別の配線で供給する光センサ回路を示す図である。図４に示す例では、配線ＲＳＴからリセット信号が供給され、配線ＲＷＳから読み出し信号が供給される。また、図４のように、フォトダイオードＤ１と読み出し信号が供給される配線ＲＷＳとの間にキャパシタＣINTを設ける構成と比べて、図３に示すセンサ回路は、キャパシタＣINTを設ける必要がない構成（キャパシタレス）なので、回路を構成する素子数も少なくすることができる。さらに、キャパシタＣINTを設けないので、センサ回路全体の容量ＣTを小さくすることができる。これにより、センサの感度が向上する。
【００３５】
図２は、このような図３に示すセンサ回路を、液晶表示装置の画素領域１に組み込んだ場合の構成を示す図である。図２に示す例では、ソース線ＳＬｒが、センサカラムドライバ４から定電圧ＶDDを光センサへ供給するための配線ＶＤＤを兼ねている。また、ソース線ＳＬｇが、センサ出力用の配線ＯＵＴを兼ねている。配線ＲＷＳＴは、センサロウドライバ５に接続されている。これらの配線ＲＷＳＴは１行毎に設けられているので、以降、各配線を区別する必要がある場合は、ＲＷＳＴｉ（ｉ＝１〜Ｍ）のように表記する。
【００３６】
センサロウドライバ５は、所定の時間間隔ｔrowで、図２に示した配線ＲＷＳＴｉを順次選択していく。これにより、画素領域１において信号電荷を読み出すべき光センサの行（ｒｏｗ）が順次選択される。
【００３７】
なお、図２に示すように、配線ＯＵＴの端部には、トランジスタＭ３のドレインが接続されている。トランジスタＭ３は、例えば、絶縁ゲート型電界効果トランジスタとすることができる。このトランジスタＭ３のドレインには、出力配線ＳＯＵＴが接続され、トランジスタＭ３のドレインの電位ＶSOUTが、光センサからの出力信号としてセンサカラムドライバ４へ出力される。トランジスタＭ３のソースは、配線ＶＳＳに接続されている。トランジスタＭ３のゲートは、参照電圧配線ＶＢを介して、参照電圧電源（図示せず）に接続されている。
【００３８】
［光センサの動作例］
図５Ａは、図２および図３に示すセンサ回路における配線ＲＷＳＴの信号波形の一例を示す図である。図５Ｂは、図５Ａに示す信号波形の元での蓄積ノードＩＮＴの電位ＶINT変化の例を示す図である。図５Ａに示す例では、配線ＲＷＳＴには、電圧ＶRSTのパルス（リセット信号）が印加された後、電圧ＶSESに戻り、電圧ＶRWSのパルス電圧（読み出し信号）が印加される。図５Ａの例は、あくまでも一実施形態であるが、リセット信号の電圧ＶRSTが−７Ｖであり、電圧ＶSESが０Ｖである。また、読み出し信号の電圧ＶRWSが１５Ｖである。
【００３９】
まず、配線ＲＷＳＴへ電圧ＶRSTのリセット信号が供給されると、フォトダイオードＤ１は順方向バイアスとなり、蓄積ノードＩＮＴの電位ＶINTが初期化される。蓄積ノードＩＮＴの電位ＶINTは、下記の式（１）で表される。
ＶINT＝ＶRST＋ＶF…（１）
式（１）において、ＶFはフォトダイオードＤ１の順方向電圧である。このときのＶINTはトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２はリセット後の期間において非導通状態となっている。
【００４０】
次に、ｔ＝ＴRSTのタイミングで配線ＲＷＳＴの電圧がＶSESに戻り、リセット信号の供給が終了する。配線ＲＷＳＴの電圧がＶSESに戻ることにより、フォトダイオードＤ１は逆バイアスとなり、電流の積分期間（センシング期間：ＴINT）が始まる。センシング期間においては、フォトダイオードＤ１への入射光量に応じた電流が流れ、寄生容量が充電される。これにより、センシング期間の終了時におけるトランジスタＭ２のゲートの電位ＶINTは、下記の式（２）で表される。なお、センシング期間においても、ＶINTがトランジスタＭ２の閾値電圧より低いので、トランジスタＭ２は非導通状態となっている。
ＶINT＝ＶRST＋ＶF＋ΔＶRST・ＣPD／ＣT＋ＩPHOTO・ＴINT／ＣT…（２）
【００４１】
式（２）において、ΔＶRSTは、リセット信号のパルスの高さ（｜ＶSES−ＶRST｜）であり、ＩPHOTOは、フォトダイオードＤ１の光電流、ＴINTは、センシング期間の長さである。ＣPDは、フォトダイオードＤ１の容量（例えば、フォトダイオードＤ１と遮光膜ＬＳとの間の寄生容量の総和）である。ＣTは、フォトダイオードＤ１の容量ＣPDと、トランジスタＭ２の容量ＣTFTとの総和である。上記式（２）の第４項ＩPHOTO・ＴINT／ＣTは、センシング期間ＴINTにおいてフォトダイオードＤ１に流れた電流による蓄積ノードＩＮＴの電位ＶINT変化量を表している。ここで、本実施形態の光センサでは、ＣTを小さくできる構成なので、光電流ＩPHOTOに対するＶINTの変化度合いが大きくなる。その結果、光センサの感度が向上する。例えば、図４に示すようなキャパシタＣINTを設ける構成に比べて、キャパシタＣINTを設けない本実施形態の構成では、全体の容量ＣTが小さくなるので、感度が向上する。
【００４２】
センシング期間が終わり、すなわちｔ＝ＴRWSのタイミングで読み出し信号が立ち上がる。これにより、読み出し期間が始まる。なお、読み出し期間は、配線ＲＷＳＴにより電圧ＶRWSが供給されている間、継続する。読み出し期間において、配線ＲＷＳＴからフォトダイオードＤ１越しに、蓄積ノードＩＮＴの電位ＶINTが突き上げられる。この結果、蓄積ノードＩＮＴの電位ＶINTは、下記の式（３）で表される。
ＶINT＝ＶRST＋ＶF＋ΔＶRST・ＣPD／ＣT＋ＩPHOTO・ＴINT／ＣT＋ΔＶRWS・ＣPD／ＣT…（３）
【００４３】
ΔＶRWSは、読み出し信号のパルスの高さ（｜ＶRWS−ＶSES｜）である。読み出し信号により、蓄積ノードＩＮＴの電位ＶINTがトランジスタＭ２の閾値電圧よりも高くなると、トランジスタＭ２は導通状態となる。トランジスタＭ２は導通状態となると、各列において配線ＯＵＴの端部に設けられているトランジスタＭ３と共に、ソースフォロアアンプとして機能する。本実施形態にかかる光センサにおいては、トランジスタＭ３のドレインを経て出力配線ＳＯＵＴから出力される信号電圧は、センシング期間におけるフォトダイオードＤ１の光電流の積分値に応じたものとなる。
【００４４】
図５Ｂにおいて、実線で示した波形Ｌ１は、フォトダイオードＤ１に光の入射がない場合の電位ＶINTの変化を表し、破線で示した波形Ｌ２は、フォトダイオードＤ１に飽和レベルの光が入射した場合の電位ＶINTの変化を表す。図５Ｂに示す例では、センシング期間ＴINTにおいて、蓄積ノードＩＮＴの電位ＶINTは、フォトダイオードＤ１の光電流に応じて上がっていき０Ｖで飽和している。ΔＶINT｜ｒｅａｄｏｕｔは、読み出し期間において、配線ＲＷＳＴから読み出し信号が印加されることによる、電位ＶINTの突き上げ量である。ΔＶINT｜ｉｎｔｅｇｒａｔｉｏｎは、センシング期間におけるフォトダイオードＤ１の光電流の積分値である。
【００４５】
［センサ回路の構造］
図６は、図２および図３に示す光センサの構造の一例を示す図である。図６に示す例では、光センサは、アクティブマトリクス基板上にソース線ＳＬｒ，ＳＬｇ，ＳＬｂを形成するソースメタル（ＳＥ）と、ソースメタルと直行する配線ＲＷＳＴを形成するゲートメタル（ＧＥ）とを備える。ソースメタルおよびゲートメタルは、絶縁層を介してそれぞれ異なる層に形成される。図６に示す例では、ソースメタルの層より下の層にゲートメタルが形成される。なお、ソース線ＳＬｇは配線ＶＤＤを兼ね、ソース線ＳＬｂは配線ＯＵＴを兼ねている。
【００４６】
ソース線ＳＬｒとソース線ＳＬｇとに挟まれた領域には、フォトダイオードＤ１が設けられる。ソース線ＳＬｇとソース線ＳＬｂとに挟まれた領域には、トランジスタＭ２が設けられる。
【００４７】
フォトダイオードＤ１は、ベースとなるシリコン膜に、ｐ型半導体領域５１ｐと、ｉ型半導体領域５１ｉと、ｎ型半導体領域５１ｎとが直列に形成された、ラテラル構造のＰＩＮダイオードである（詳細は後述）。フォトダイオードＤ１の背面には、バックライト装置からの照明光が、フォトダイオードＤ１に入射するのを防ぐための遮光膜ＬＳが設けられている。ｎ型半導体領域５１ｎは、フォトダイオードＤ１のカソードとなり、配線１０８およびコンタクトホール１０９，１１０を介して配線ＲＷＳＴに接続される。ｐ型半導体領域５１ｐは、フォトダイオードＤ１のアノードとなり、シリコン膜の延設部１０７，コンタクトホール１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続される。トランジスタＭ２は、ゲート電極１０１と、ゲート電極１０１と一部が重なるように設けられた、ソース電極１１１ｂおよびドレイン電極１１１ａを含む電極により形成される。
【００４８】
図６に示す構成では、光センサを駆動させるためにのみ用いられる配線は配線ＲＷＳＴ１本だけである。このように、光センサのために追加する配線が少なくてすむため、回路を簡素化することができる。その結果、画素領域１における開口率の向上が可能になる。
【００４９】
［フォトダイオードの構造］
次に、フォトダイオードの好ましい構造例を説明する。図７は、図６に示したフォトダイオードＤ１を含む部分の断面図である。図７に示す例では、光透過性のベース基板５２の主面上に、金属膜である遮光膜ＬＳが設けられる。遮光膜ＬＳの上層にフォトダイオードＤ１が配置される。図６に示す例では、ベース基板５２は、アクティブマトリクス基板１００の一部である。遮光膜ＬＳは、その全周囲において電気的に絶縁されており、電気的には浮遊した状態にある。
【００５０】
また、図６及び図７に示すように、フォトダイオードＤ１は、半導体領域を有するシリコン膜５１を備えている。シリコン膜５１は、遮光膜ＬＳを被覆する絶縁膜５４の上に形成され、遮光膜ＬＳに対して電気的に絶縁されている。シリコン膜５１には、面方向に沿って順に、ｎ型の半導体領域（ｎ層）５１ｎ、真性半導体領域（ｉ層）５１ｉ及びｐ型の半導体領域（ｐ層）５１ｐが設けられている。このうち、ｉ層５１ｉがフォトダイオードＤ１の光検出領域となる。また、ｎ層５１ｎ、ｉ層５１ｉ、およびｐ層５１ｐは、シリコン膜５１の面方向において隣接するように形成されている。
【００５１】
ｉ層５１ｉは、隣接するｎ層５１ｎ及びｐ層５１ｐに比べて電気的に中性に近い領域であれば良い。ｉ層５１ｉは、不純物を全く含まない領域や、伝導電子密度と正孔密度とが等しい領域であるのが好ましい。但し、ｉ層５１ｉは、ｎ層５１ｎよりもｎ型不純物の拡散濃度が低いｎ−領域や、ｐ層５１ｐよりもｐ型不純物の拡散濃度が低いｐ−領域であっても良い。すなわち、本願における真性半導体領域には、前記ｎ−領域および前記ｐ−領域が含まれる。
【００５２】
本実施形態において、シリコン膜５１を構成するシリコンの種類は特に限定されるものではない。但し、電荷の移動速度の点から、シリコン膜５１は、連続結晶粒界シリコンや、低温ポリシリコンによって形成されているのが好ましい。また、シリコン膜５１は、アクティブマトリクス基板のベース基板５２上に、アクティブ素子として機能する薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））の形成工程を利用して、これと同時に形成することができる。
【００５３】
図７に示す例では、フォトダイオードＤ１の上には、さらに、層間絶縁膜５５、５６、平坦化膜５９および保護膜６１が設けられる。ｎ層５１ｎには、層間絶縁膜５５、５６および平坦化膜５９を貫通して保護膜６１へ達するコンタクトホール１１０が接続されている。保護膜６１の上には、液晶層６２を介して対向基板６３（外形のみ図示）が設けられる。
【００５４】
図６および図７に示すようなラテラル構造のフォトダイオードＤ１を用いることで、ダイオード特性の変化を利用した、さらなる感度向上効果が得られる。すなわち、ラテラル構造のフォトダイオードＤ１では、遮光膜ＬＳとの間の寄生容量の総量ＣPDは、受光量が小さいうちは小さく、受光量が増加し飽和に近づくと大きくなる特性を有する。そのため、受光量がほとんどない状態（暗状態）の突き上げ容量より、受光量が飽和に近いかまたは飽和に達する状態（明状態）との突き上げ容量の方が大きくなる。その結果、センシング期間におけるフォトダイオードＤ１の受光量が所定値以上になった場合は、読み出し信号により突き上げられる蓄積ノードＩＮＴの電位ＶINTの量（上記式（３）における項（ΔＶRWS・ＣPD／ＣT））が増幅される効果が生じる。これにより、光センサの感度が向上する。以下に、上記効果が生じる理由の考察を述べる。
【００５５】
図８および図９は、それぞれ、遮光膜ＬＳの電位ＶLSとフォトダイオードＤ１の状態とを示す図である。図８は、積分期間開始直後（ＶINTが初期化され、フォトダイオードＤ１に逆バイアスがかかった直後）のフォトダイオードＤ１の状態を示し、図９は、読み出し信号供給時のフォトダイオードＤ１の状態を示す。図８Ａおよび図９Ａは、フォトダイオードＤ１におけるｐ層、ｉ層およびｎ層の状態を模式的に示し、図８Ｂおよび図９Ｂは、フォトダイオードＤ１におけるエネルギーバンドを示し、図８Ｃおよび図９Ｃは、等価回路を示している。
【００５６】
図８に示すリセット信号供給直後においては、遮光膜ＬＳの電位ＶLSは、下記式（４）を満たし、図９に示す読み出し信号供給時には、下記式（５）を満たす。
【００５７】
（ＶA＋Ｖth_p）＜ＶLS＜（ＶC＋Ｖth_n）   ・・・・・（４）
ＶLS＜（ＶA＋Ｖth_p）＜（ＶC＋Ｖth_n）  ・・・・・（５）
ここで、ＶCは、フォトダイオードＤ１のｎ層５１ｎにおける電位を示し、ＶAは、フォトダイオードＤ１のｐ層５１ｐにおける電位を示している。Ｖth_nは、ｎ層５１ｎをソース・ドレイン領域、遮光膜ＬＳをゲート電極、絶縁膜５４をゲート絶縁膜とするｎチャンネルＭＯＳトランジスタを想定した場合のスレッショールド電圧を示している。同様に、Ｖth_pは、ｐ層５１ｐをソース・ドレイン領域、遮光膜ＬＳをゲート電極、絶縁膜５４をゲート絶縁膜とするｐチャンネルＭＯＳトランジスタを想定した場合のスレッショールド電圧を示している。また、ＥCは伝導帯におけるエネルギー準位を示し、ＥFは禁制帯におけるエネルギー準位を示し、ＥVは価電子帯におけるエネルギー準位を示している。
【００５８】
図８Ａおよび図８Ｂに示すように、遮光膜ＬＳの電位ＶLSが、上記式（４）を満たす場合（以下、この場合を「モードＡ」とする。）は、ｉ層５１ｉの両界面付近において、自由電子及び正孔の移動が生じやすい状態となる。モードＡでは、図８Ｃに示すように、電流はフォトダイオードＤ１内部をスムーズに流れることができる。この場合、フォトダイオードＤ１全体と遮光膜ＬＳとの間の容量ＣPDは、ｐ層５１ｐと遮光膜ＬＳとの間の容量Ｃａと、ｎ層５１ｎと遮光膜ＬＳとの間の容量Ｃｃとの直列結合になる。例えば、ＣPD＝は、式（ＣPD＝Ｃａ・Ｃｃ／（Ｃａ＋Ｃｃ））で表すことができる。
【００５９】
一方、図９Ａおよび図９Ｂに示すように、遮光膜ＬＳの電位ＶLSが、上記式（５）を満たす場合（以下、この場合を「モードＢ」とする。）は、ｉ層５１ｉのｎ層５１ｎ側の界面付近においてのみ、自由電子及び正孔の移動が生じやすい状態となる。モードＢでは、図９Ｃに示すように、電流の流れはｉ層５１ｂによって妨げられる。また、モードＢにおいては、図９Ａに示すように、ｉ層５１ｉの一部が反転してｐ層になり、実質的にｐ層５１ｐの領域が広がる。この反転した部分の、ｐ層、ｉ層およびｎ層が並ぶ方向における長さＬを、以下反転長さ（inversion length）と称する。このｉ層５１ｉが反転した部分と遮光膜ＬＳとの間に容量Ｃｉが生じる。フォトダイオードＤ１全体と遮光膜ＬＳとの間の容量ＣPDは、容量Ｃａと容量Ｃｉとの和（Ｃａ＋Ｃｉ）とＣｃとの直列結合になる。例えば、容量ＣPDは、式（ＣPD＝（Ｃａ＋Ｃｉ）・Ｃｃ／（Ｃａ＋Ｃｉ＋Ｃｃ））で表すことができる。
【００６０】
そのため、センシング期間において、フォトダイオードＤ１の光電流が流れることによって、蓄積ノードＩＮＴの電位ＶINTが所定値を越えてモードＢに移行した場合、ｉ層５１ｉの一部が反転することによって容量ＣPDが大きくなる。読み出し信号による突き上げ容量が大きくなる。これにより、読み出し時の電位ＶINTは増幅される。一方、センシング期間の受光量が少ないためにモードＢに移行しなかった場合は、容量ＣPDが大きくなることはないので、読み出し時の突き上げ容量の増加による電位ＶINTの増幅は起こらない。これにより、センシング期間の受光量が少ない暗状態と、受光量が飽和または飽和近くに達する明状態とで、読み出し時の電位ＶINTの差が大きくなり、感度が向上する。
【００６１】
さらに、モードＢに移行した場合には、以下に示すように、受光量が多く蓄積ノードＩＮＴの電位ＶINTが大きくなるほど、反転長さＬが長くなって容量ＣPDが大きくなる。そのため、読み出し信号による突き上げ容量も大きくなり、読み出し時の電位ＶINTの増幅量が大きくなる。その結果、感度向上度合いがさらに高くなる。
【００６２】
モードＢにおいては、反転長さＬは、読み出し時の遮光膜ＬＳの電位ＶLSに依存する。電位ＶLSは蓄積ノードの電位ＶINTによって変わるので、読み出し時の電位ＶLS、すなわち電位ＶINTによって、読み出し時の反転長さＬが変化することになる。
【００６３】
図１０は、モードＡ〜モードＣそれぞれの範囲を示す図である。図１０おいて、縦軸は遮光膜ＬＳの電位ＶLSを示し、横軸はｐ層５１ｐとｎ層５１ｎとの間の電位差ＶAC（アノードとカソードとの間の電位差）を示している。図１０における直線Ｆは、センシング期間においてフォトダイオードＤ１が受光し、光電流が流れて飽和に達するまでの電位ＶLSと電位差ＶACとの関係を示す直線である。図１０に示す例では、電位ＶLSは、電位差ＶACを用いて、下記式（６）で近似している。
【００６４】
【数１】
2012194198.tif 000003
【００６５】
ここで、α＝（Ｃａ／Ｃｃ＋Ｃａ）である。なお、モードＢにおいては、図９Ａに示すように、実質的にｐ層５１ｐの領域が広がり、モードＡのときよりもＣａの値が大きくなる（Ｃａ＋Ｃｉになる）。このため、モードＢでは、αの値は大きくなり、上記式（６）を示す直線の傾きは、モードＡのときよりも大きくなる。図１０に示す例では、直線Ｆが示すように、リセット信号によりＶRSTに初期化された電位差ＶACが、ＶFおよび光電流による電位変化（ＩPHOTO・ＴINT／ＣT）によって小さくなっていくにつれて、ＶLSは所定値（０Ｖ）に近づく。そして、直線Ｆと直線ＶLC＝ＶA＋Ｖth_pとの交点ｂを境に、フォトダイオードＤ１のモードは、モードＢへ移行する。すなわち、アノードとカソードとの間の電位差ＶACが点ｂにおけるＶACの値ＶAC_Bより小さくなるとモードＢに移行する。モードＢでは、容量ＣPDが反転長さＬに応じて変化するようになる。そのため、モードＢへの移行以降は、受光量が増えた分だけ、反転長さＬが長くなり、容量ＣPDが大きくなる。読み出し信号による突き上げ量は、容量ＣPDに応じて増幅される。これにより、感度が向上することになる。
【００６６】
ところで、図１０に示すモードＣは、遮光膜ＬＳの電位ＶLSが、下記式（７）を満たす場合のフォトダイオードＤ１のモードである。モードＣにおいては、ｉ層５１ｉのｐ層５１ｐ側の界面付近においてのみ、自由電子及び正孔の移動が生じやすい状態となる。
【００６７】
（ＶA＋Ｖth_p）＜（ＶC＋Ｖth_n）＜ＶLS                ・・・・・（７）
なお、上記の考察は、フォトダイオードの持つ性質の一側面からの観点に基づく見解であって、上記考察とは異なる観点から上記感度向上の効果を説明できる可能性を排除するものではない。また、図１０は一例に過ぎず、実際は、モードＡ、Ｂ、Ｃの範囲および直線Ｆは、例えば、フォトダイオードＤ１および遮光膜ＬＳの構成等により異なるものとなる。
【００６８】
［第２の実施形態］
［光センサの回路構成］
図１１は、第２の実施形態にかかる光センサの等価回路図である。図１１に示す例では、フォトダイオードＤ１とトランジスタＭ２との間に、増幅素子の一例であるｐチャネルトランジスタＭ４（以下、単にトランジスタＭ４と称する）が接続される。具体的には、フォトダイオードＤ１のアノードは、トランジスタＭ４のドレインに接続され、トランジスタＭ４のゲートは、読み出し信号を供給する配線ＲＷＳに、トランジスタＭ４のソースはトランジスタＭ２のゲートに接続されている。
【００６９】
本実施形態では、フォトダイオードＤ１とトランジスタＭ４のドレインとの間のノードを、蓄積ノードＩＮＴとする。このように、センシング期間において光電流により電位が変化するノードを蓄積ノードＩＮＴとすることができる。フォトダイオードＤ１のカソードは、配線ＲＷＳＴに接続される。
【００７０】
配線ＲＷＳＴは、上記第１の実施形態と同様に、リセット信号および読み出し信号を供給する配線である。トランジスタＭ４は、読み出し時に、蓄積ノードＩＮＴの電位ＶINTを増幅する。トランジスタＭ４のゲートには、配線ＲＷＳＴに読み出し信号が供給されるのと同じタイミングで、配線ＲＷＳから読み出し信号が供給される。これにより、リセット信号供給後から読み出し信号供給までのセンシング期間における蓄積ノードＩＮＴの電位変化を増幅して読み出すことができる。すなわち、トランジスタＭ４により、任意の２つの時点における電位ＶINTの差が増幅される。その結果、ＶＩＮＴにおける明と暗の「差」が増幅されて配線ＯＵＴへ出力される。
【００７１】
本実施形態におけるトランジスタＭ４は、ゲートの閾値電圧の前後で、静電容量が急峻に変化する特性を有する。したがって、配線ＲＷＳからの読み出し信号の電位によって、トランジスタＭ４の容量の特性を動的に変化させることができる。すなわち、トランジスタＭ４は、増幅素子として機能する。このような増幅素子の機能を用いることにより、本実施形態にかかる光センサは、センシング期間における蓄積ノードＩＮＴの電位変化を増幅して読み出すことができる。
【００７２】
また、本実施形態では、読み出し時の突き上げは、配線ＲＷＳＴからのフォトダイオードＤ１を介した突き上げと、配線ＲＷＳからトランジスタＭ４の静電容量を介した突き上げの両方により行われる。そのため、トランジスタＭ４の静電容量を小さくすることができる。例えば、図１２に示すように、トランジスタＭ４のみで読み出し時の蓄積ノードＩＮＴの電位ＶINTの突き上げ、および増幅を行う構成に比べて、トランジスタＭ４のアクティブキャパシタの容量を小さくすることができる。
これにより、光センサ回路全体の容量ＣTも小さくすることができるので、感度をさらに向上させることができる。また、トランジスタＭ４とフォトダイオードＤ１の両方による増幅効果が生じることによっても感度が向上する。
【００７３】
［光センサの構造］
図１３は、図１１に示す光センサの構造の一例を示す図である。図１３に示す例では、光センサは、第１の実施形態と同様、アクティブマトリクス基板上にソース線ＳＬｒ，ＳＬｇ，ＳＬｂを形成するソースメタル（ＳＥ）と、ソースメタルと直行する配線ＲＷＳＴおよび配線ＲＷＳを形成するゲートメタル（ＧＥ）とを備える。ソースメタルおよびゲートメタルは、絶縁層を介してそれぞれ異なる層に形成される。図１３に示す例では、ソースメタルの層より下の層にゲートメタルが形成される。なお、ソース線ＳＬｇは配線ＶＤＤを兼ね、ソース線ＳＬｂは配線ＯＵＴを兼ねている。
【００７４】
ソース線ＳＬｒとソース線ＳＬｇとに挟まれた領域には、フォトダイオードＤ１が設けられる。ソース線ＳＬｇとソース線ＳＬｂとに挟まれた領域には、トランジスタＭ２が設けられる。フォトダイオードＤ１は、第１の実施形態と同様に、シリコン膜に、ｐ層５１ｐ、ｉ層５１ｉおよびｎ層５１ｎが直列に形成された、ラテラル構造のＰＩＮダイオードである。フォトダイオードＤ１の背面には、遮光膜ＬＳが設けられる。ｎ層５１ｎは、フォトダイオードＤ１のカソードとなり、配線１０８およびコンタクトホール１０９，１１０を介して配線ＲＷＳＴに接続される。ｐ層５１ｐは、フォトダイオードＤ１のアノードとなり、シリコン膜の延設部１０７，コンタクト１０５，１０６、および配線１０４を介して、トランジスタＭ２のゲート電極１０１に接続される。トランジスタＭ２は、ゲート電極１０１と、ゲート電極１０１と一部が重なるように設けられた、ソース電極１１１ｂおよびドレイン電極１１１ａを含む電極により形成される。
【００７５】
フォトダイオードＤ１のｐ層５１ｐから延びるシリコン膜の延設部１０７と、絶縁層（図示せず）を介して延設部１０７の上方の重なる位置に延びる配線ＲＷＳの幅広部１１２によりｐチャネルＴＦＴであるトランジスタＭ４が形成される。ここで、延設部１０７と配線ＲＷＳの幅広部１１２が絶縁層を介して重なる部分がアクティブキャパシタとして機能する。このアクティブキャパシタの容量はデザインルール上（設計の制約上）の最低限のサイズでよい。読み出し時の主な突き上げは、フォトダイオードＤ１を介して行われるため、アクティブキャパシタに大きな容量は必要ないからである。これにより、光センサ全体の容量ＣTを最小限に抑えつつも、トランジスタＭ４による増幅効果が得られるため、さらなる感動向上が見込まれる。
【００７６】
以上、本発明についての第１および第２の実施形態を説明したが、本発明は上述の各実施形態にのみ限定されず、発明の範囲内で種々の変更が可能である。
【００７７】
例えば、上述の実施形態では、光センサに接続された配線ＶＤＤ，ＶＳＳおよびＯＵＴが、ソース線ＣＯＬと共用されている構成を例示した。この構成によれば、画素開口率が高いという利点がある。しかしながら、この構成は、光センサ用の配線がソース線ＣＯＬを共用しているので、画素表示のための映像信号がソース線ＣＯＬに印加されている間は、センサ回路出力データの読み出しができない。そのため、帰線期間にセンサ回路出力データの読み出し信号を印加することが必要となる。そこで、光センサ用の配線ＶＤＤ，ＶＳＳおよびＯＵＴをソース線ＣＯＬとは別個に設けた構成としても良い。この構成によれば、画素開口率は低くなるが、光センサ用の配線をソース線ＣＯＬとは別個に駆動することができるので、画素表示のタイミングと関係なく、センサ回路出力データの読み出しを行うことができるという利点がある。
【００７８】
また、上記の実施形態では、光検出素子は、フォトダイオードに限られず、例えば、フォトトランジスタ等を光検出素子として用いることができる。増幅素子も、ｐチャネルトランジスタに限られず、例えば、可変キャパシタを用いることができる。
【産業上の利用可能性】
【００７９】
本発明は、アクティブマトリクス基板の画素領域内にセンサ回路を有する表示装置として、産業上利用可能である。
【符号の説明】
【００８０】
１     画素領域
２     ディスプレイゲートドライバ
３     ディスプレイソースドライバ
４     センサカラムドライバ
５     センサロウドライバ
６     バッファアンプ
７     コネクタ
８     信号処理回路
５１   シリコン膜
５１ｉ ｉ型半導体領域
５１ｎ ｎ型半導体領域
５１ｐ ｐ型半導体領域
５２   ベース基板
５４   絶縁膜
５５   層間絶縁膜
５９   平坦化膜
６１   保護膜
６２   液晶層
６３   対向基板
１００ アクティブマトリクス基板
１０１ ゲート電極
１０４ 配線
１０７ 延設部
１０８ 配線
１０５，１０６，１０９，１１０     コンタクトホール
１１１ａ      ドレイン電極
１１１ｂ      ソース電極
１１２ 幅広部
ＬＳ   遮光膜
Ｍ１   薄膜トランジスタ
Ｍ２   トランジスタ
Ｍ３   トランジスタ
Ｍ４   ｐチャネルトランジスタ
【図１】
2012194198.tif 000004
【図２】
2012194198.tif 000005
【図３】
2012194198.tif 000006
【図４】
2012194198.tif 000007
【図５Ａ】
2012194198.tif 000008
【図５Ｂ】
2012194198.tif 000009
【図６】
2012194198.tif 000010
【図７】
2012194198.tif 000011
【図８Ａ】
2012194198.tif 000012
【図８Ｂ】
2012194198.tif 000013
【図８Ｃ】
2012194198.tif 000014
【図９Ａ】
2012194198.tif 000015
【図９Ｂ】
2012194198.tif 000016
【図９Ｃ】
2012194198.tif 000017
【図１０】
2012194198.tif 000018
【図１１】
2012194198.tif 000019
【図１２】
2012194198.tif 000020
【図１３】
2012194198.tif 000021