(57)【要約】【課題】補償容量素子を構成する容量絶縁膜が破壊されることのない半導体装置を提供する。【解決手段】第１の電圧が供給される第１の電源端子２９と、第２の電圧が供給される第２の電源端子２３と、容量絶縁膜４２と該容量絶縁膜４２を挟んで形成される第１及び第２電極とを其々備えており、前記第１及び第２の電源端子間に直列に設けられる複数の補償容量素子４と、奇数番目の前記補償容量素子４と次の偶数番目の前記補償容量素子４とを各々接続する第１の配線層に形成された第１の容量接続配線と、偶数番目の前記補償容量素子４と次の奇数番目の前記補償容量素子４とを各々接続する第２の配線層に形成された第２の容量接続配線と、前記第１及び第２の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線５と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１の電源端子と、
第２の電圧が供給される第２の電源端子と、
容量絶縁膜と該容量絶縁膜を挟んで形成される第１及び第２電極とを其々備えており、前記第１及び第２の電源端子間に直列に設けられる複数の補償容量素子と、
奇数番目の前記補償容量素子と次の偶数番目の前記補償容量素子とを各々接続する第１の配線層に形成された第１の容量接続配線と、
偶数番目の前記補償容量素子と次の奇数番目の前記補償容量素子とを各々接続する第２の配線層に形成された第２の容量接続配線と、
前記第１及び第２の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線と、を備える半導体装置。
【請求項２】
前記シールド配線は、前記第１の配線層に前記第１の容量接続配線を囲って設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールド配線は、前記第１の配線層に隣接する第３の配線層に前記第１の容量接続配線とオーバーラップして設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の配線層に隣接する第４の配線層に前記第２の容量接続配線とオーバーラップして設けられる追加のシールド配線を備えることを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記複数の補償容量素子が設けられる領域の下方に、前記第１の電圧が供給されるゲート端子及び前記第２の電圧が供給されるソース／ドレイン端子を備えるトランジスタが設けられることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の補償容量素子における、其々の前記第１電極は有底筒形状であって、其々の前記第２電極は前記容量絶縁膜を挟んで筒に嵌合する形状であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
複数の補償容量素子を備えた半導体装置であって、
前記複数の補償容量素子は、それぞれ第１電極と、該第１電極上に設けられた容量絶縁膜と、該容量絶縁膜上に設けられた第２電極と、を有し、
前記複数の補償容量素子は、第１の電圧が供給される第１電源端子と第２の電圧が供給される第２電源端子との間で、直列に接続するように設けられており、
前記複数の補償容量素子を直列に接続する配線が、シールド配線によってシールドされていることを特徴とする半導体装置。
【請求項８】
一つの前記補償容量素子を構成する第１電極と、他の前記補償容量素子を構成する第１電極とが、電気的に接続されるとともに、
前記一つの補償容量素子を構成する第２電極と、前記他の補償容量素子以外の前記補償容量素子を構成する第２電極とが、電気的に接続されることで、前記複数の補償容量素子が、直列に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記シールド配線が、前記第１電極の下側に設けられていることを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記シールド配線が、前記第２電極の上側に設けられていることを特徴とする請求項７ないし請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記シールド配線が、前記複数の補償容量素子を直列に接続する前記配線の外周を囲んでいることを特徴とする請求項７ないし請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１電極が、有底筒形状に形成されており、
前記容量絶縁膜が、前記第１電極の内壁面を覆うように形成されていることを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１電極が、有底筒形状に形成されており、
前記容量絶縁膜が、前記第１電極の内壁面および外壁面を覆うように形成されていることを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を覆うゲート層間絶縁膜と、を有し、
前記ゲート層間絶縁膜の上方に前記補償容量素子が形成されていることを特徴とする請求項７ないし請求項１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ゲート電極が、シールド配線として機能することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の電圧が、内部電源電圧であり、
前記第２の電圧が、接地電圧であることを特徴とする請求項７ないし請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１の電圧が、発生回路によって生じるとともに、センスアンプによって消費される電圧であり、
前記補償容量素子が、前記センスアンプと発生回路の間に形成されていることを特徴とする請求項７ないし請求項１６のいずれか１項に記載の半導体装置。
【請求項１８】
第１の電圧が供給される第１電源端子と、
第２の電圧が供給される第２電源端子と、
前記第１電源端子と前記第２電源端子の間に直列に接続された複数の容量素子と、を備え、
前記複数の容量素子間を接続する配線が、シールド配線でシールドされていることを特徴とする半導体装置。
【請求項１９】
前記第１の電圧が、内部電源電圧であり、
前記第２の電圧が、接地電圧であることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体装置では、消費電力の低減化に対応するため、回路素子の動作電源圧力の低電圧化が進められている。具体的には、外部から供給される電源電圧を、半導体装置内部にて所望の電圧まで下げた後に、回路素子に供給することが一般的に行われている。
【０００３】
近年、動作電源電圧の低下に伴い、電源電圧の変動が回路動作に与える影響が大きくなることから、電源電圧を安定して供給することが重要になっている。このため、電源電圧供給用の配線と接地電圧供給用の配線間に補償容量素子（キャパシタ）を配置する技術が用いられるようになってきている（特許文献１）。
【０００４】
このような補償容量素子は、半導体装置の縦断面方向に形成されているので、単位面積あたりに形成される容量は、他の一般的なトランジスタタイプの補償容量と比較して大きいというメリットがある。
【０００５】
なお、特許文献２には、単に複数の単位容量素子を直列した容量素子を備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−６７６６１号公報
【特許文献２】特開平７−７４３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に記載されるような補償容量素子は、セルコンデンサと同様の工程によって形成されることが多い。そして、近年、セルコンデンサは、微細化やセルコンデンサ容量確保の要求から、容量絶縁膜の厚さが薄くなるという傾向にあり、補償容量素子に用いられる容量絶縁膜の厚さも薄くなってきている。
【０００８】
その結果、特許文献１に記載されるように、補償容量素子の一端及び他端に直接電源を接続した場合には、容量絶縁膜がその電源間の電圧に耐え切れず、破壊されてしまうという不都合があった。
【課題を解決するための手段】
【０００９】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、第１の電圧が供給される第１の電源端子と、第２の電圧が供給される第２の電源端子と、容量絶縁膜と該容量絶縁膜を挟んで形成される第１及び第２電極とを其々備えており、前記第１及び第２の電源端子間に直列に設けられる複数の補償容量素子と、奇数番目の前記補償容量素子と次の偶数番目の前記補償容量素子とを各々接続する第１の配線層に形成された第１の容量接続配線と、偶数番目の前記補償容量素子と次の奇数番目の前記補償容量素子とを各々接続する第２の配線層に形成された第２の容量接続配線と、前記第１及び第２の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線と、を備える。
【発明の効果】
【００１０】
本発明の半導体装置は、第１の電圧が供給される第１の電源端子と、第２の電圧が供給される第２の電源端子との間で、複数の補償容量素子が直列に接続されている。これにより、補償容量素子の容量絶縁膜が破壊されるのを防ぐことができる。
すなわち、従来の半導体装置では、各補償容量素子には、第１電極に第１の電圧（もしくは第２の電圧）が加えられ、第２電極に第２の電圧（もしくは第１の電圧）が加えられていたため、容量絶縁膜は第１の電圧と第２の電圧の電圧差に耐えられず、破壊されることがあった。
これに対し、本発明の半導体装置では、第１の電圧が供給される第１の電源端子と、第２の電圧が供給される第２の電源端子との間に、複数の補償容量素子が直列に設けられているため、各補償容量素子に加えられる電圧差は、第１の電圧と第２の電圧との電圧差を、直列に設けられた補償容量素子の数で割った値となる。したがって、従来の補償容量素子と比較して、本発明の補償容量素子に加えられる電圧差は小さくなり、容量絶縁膜の破壊を防止することが可能となる。
【００１１】
また、本発明の半導体装置には、奇数番目の補償容量素子と次の偶数番目の補償容量素子を接続する第１の容量接続配線、及び、偶数番目の補償容量素子と奇数番目の補償容量素子を接続する第２の容量接続配線のいずれか一方に隣接して、シールド配線が設けられている。これにより、第１電極または第２電極へのノイズの影響を除去することができる。すなわち、本発明の補償容量素子は、第１の電源端子と、第２の電源端子間で直列に複数設けられているので、各補償容量素子を構成する第１電極および第２電極の電位は安定していないが、これらを接続する容量接続配線が、シールド配線によってシールドされるので、ノイズの影響を除去することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１の実施形態である半導体装置を用いたＤＲＡＭを示す平面図である。
【図２】図２は、図１の領域Ｇを示す拡大図である。
【図３】図３は、本発明の第１の実施形態である半導体装置を示す断面図である。
【図４】図４は、本発明の第１の実施形態である半導体装置を示す斜視図である。
【図５】図５は、本発明の第１の実施形態である半導体装置を示す回路図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１２】図１２は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１３】図１３は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１４】図１４は、本発明の第２の実施形態である半導体装置を示す斜視図である。
【図１５】図１５は、本発明の第３の実施形態である半導体装置を示す断面図である。
【図１６】図１６は、本発明の第４の実施形態である半導体装置を示す断面図である。
【図１７】図１７は、本発明の第４の実施形態である半導体装置を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
［第１の実施形態］
＜ＤＲＡＭ＞
まず、図１及び図２を参照して、本実施形態の半導体装置１を用いて作製したＤＲＡＭについて説明する。図１は、ＤＲＡＭの半導体チップ１１を示す平面図であり、図２は、図１の領域Ｇを模式的に拡大した図である。なお、本発明は、ＤＲＡＭに限定されず、その他のメモリ（ＳＲＡＭ、Ｆｌａｓｈ、ＲｅＲＡＭ、ＰＲＡＭ）やコントローラのように電源を用いるあらゆる半導体装置に適用可能である。
【００１５】
半導体チップ１１は、図１に示すように、ＢＡＮＫ１２と、ＢＡＮＫ１２以外の周辺領域１３に形成された各種のデバイスや回路を有した構成となっている。なお、図１においては、ＢＡＮＫ１２が８個設けられているが、これに限定されず、４個や１６個等であっても構わない。
【００１６】
各ＢＡＮＫ１２の対向する二辺には、それぞれ辺に沿って領域１４が形成されており、この領域１４には、補償容量素子４（図３参照）が複数配置されている。このように、ＢＡＮＫ１２の辺に沿って補償容量素子４が設けられたことで、電源補償がより効果的になる。すなわち、ＢＡＮＫ１２内に設けられたセンスアンプ（ＳＡＭＰ）１５（図２参照）において、内部電源電圧ＶＯＤが用いられることから、実際に内部電源電圧ＶＯＤが消費される箇所の近くに補償容量素子４を配置することで、電源補償がより効果的になる。
【００１７】
また、半導体チップ１１の中央に配置されたボンディングパッド１６の周囲には、例えば、周辺回路一般に用いられる内部電源ＶＰＥＲＩ等といった内部電源とは異なる電源についての補償容量素子１７が配置されている。補償容量素子１７は、補償容量素子４と同様な構造に形成されていてもよく、このように１つの半導体チップ１１内に、同様の構造をした補償容量素子が、異なる電源についての補償容量として配置されていても構わない。
【００１８】
ＢＡＮＫ１２は、図２に示すように、複数のメモリセルアレイ領域（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１８を備えている。各メモリセルアレイ領域１８には、ビット線（図示略）やワード線（図示略）が設けられており、ビット線とワード線の交差部には、それぞれトランジスタ（図示略）およびキャパシタ（セルコンデンサ）（図示略）が設けられている。
なお、図２においては、補償容量素子４を模式的にＵＮＩＴ３７として表している。
【００１９】
ワード線は、Ｘデコーダ（図示略）に入力されたアドレス信号に応じて選択され、ビット線は、Ｙデコーダ（ＹＤＥＣ）１９に入力されたアドレス信号に応じて選択される。
また、ＢＡＮＫ１２内には、各メモリセルアレイ領域１８に対応して、ワード線に出力するサブワードドライバ（ＳＷＤ）２０と、ビット線の電位を増幅するセンスアンプ１５が、其々設けられている。
【００２０】
また、ＢＡＮＫ１２の一辺に沿って設けられた補償容量素子４に相当するＵＮＩＴ３７の配置位置については、内部電源電圧ＶＯＤの発生回路（ＶＯＤＧＥＮ）３８と、内部電源電圧ＶＯＤを用いて動作する負荷回路であるセンスアンプ１５の間に設けることが好ましい。これにより、センスアンプ１５で消費した（降下した）電圧を発生回路３８が補償する前に、補償容量素子４によって補償することができる。
なお、発生回路３８では、外部電源電圧ＶＤＤと接地電圧ＶＳＳを受けて、内部電源電圧ＶＯＤを発生させている。
【００２１】
＜半導体装置＞
次に、本実施形態の半導体装置１について説明する。半導体装置１は、図３に示すように、半導体基板２上に形成されたトランジスタ３と、トランジスタ３の上方に形成された複数の補償容量素子４（４ａ，４ｂ，４ｃ）と、下部シールド配線５と、を備えている。なお、図３は、本実施形態の半導体装置１の断面図である。
【００２２】
＜＜トランジスタ＞＞
トランジスタ３は、半導体基板２のウェル領域６に形成されたソース・ドレイン領域（ソース／ドレイン端子）２５と、半導体基板２上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上のゲート電極８とを備えている。
半導体基板２は、例えばＰ型シリコンからなり、半導体基板２内には、Ｎ型のウェル領域６が形成されている。
【００２３】
半導体基板２上には、ゲート絶縁膜７が設けられており、ゲート絶縁膜７上にゲート電極８が形成されている。また、ゲート電極８上には、保護絶縁膜９が設けられており、ゲート電極８の側壁には、サイドウォール１０が形成されている。なお、ゲート電極８は、コンタクトプラグ２１、３１、４６を介して、下部シールド配線５や、配線２２ｃや、第２電源端子２３と電気的に接続されている。
また、ゲート電極８を覆うように、半導体基板２上には、ゲート層間絶縁膜２４が形成されている。
【００２４】
半導体基板２のウェル領域６内であって、ゲート電極８に対して自己整合となる位置には、例えばＰ型の不純物が導入された不純物拡散領域であるソース・ドレイン領域２５が形成されている。Ｐ型の不純物としては、例えばホウ素（Ｂ）等を挙げることができる。
ソース・ドレイン領域２５は、コンタクトプラグ２６、２７を介して各種の配線２８や、第１電源端子２９と接続されている。
【００２５】
なお、本実施形態では、プレーナ型ＭＯＳトランジスタ３を形成する場合を例として説明したが、これに限定されるものではなく、溝型ゲート電極を有するＭＯＳトランジスタや、縦型ＭＯＳトランジスタであっても構わない。また、Ｐ型トランジスタ３に限らず、Ｎ型トランジスタでもよく、ソース・ドレイン領域２５をＰ型ではなくＮ型とすることでＮ型のウェル領域６とショートするように構成しても構わない。
【００２６】
＜＜補償容量素子＞＞
ゲート層間絶縁膜２４上は、配線層となっており、各種の配線２８及び下部シールド配線５が設けられている。配線２８は、コンタクトプラグ２６と電気的に接続するように設けられており、下部シールド配線５は、コンタクトプラグ２１と電気的に接続するように設けられている。
なお、コンタクトプラグ２６は、ゲート層間絶縁膜２４を貫通してソース・ドレイン領域２５と電気的に接続するように設けられており、コンタクトプラグ２１は、ゲート層間絶縁膜２４及び保護絶縁膜９を貫通してゲート電極８と電気的に接続するように設けられている。
【００２７】
配線２８および下部シールド配線５を覆うように、ゲート層間絶縁膜２４上には、層間絶縁膜３０が設けられている。なお、下部シールド配線５上には、層間絶縁膜３０を貫通して、下部シールド配線５と電気的に接続するようにコンタクトプラグ３１が設けられている。
【００２８】
層間絶縁膜３０上は、配線層となっており、配線（端子）２２（２２ａ，２２ｂ，２２ｃ）が複数設けられている。また、この配線２２を覆うようにストッパー膜３２が設けられている。なお、配線２２ｃは、コンタクトプラグ３１上に設けられている。
【００２９】
また、ストッパー膜３２上には、層間絶縁膜３３が設けられており、層間絶縁膜３３上であって、後述する上部電極（第２電極）４３（４３ａ，４３ｂ，４３ｃ）が設けられる領域には、サポート膜３４が設けられている。そして、ストッパー膜３２，層間絶縁膜３３、及びサポート膜３４を貫通するようにして補償容量素子４が複数形成されている。なお、サポート膜３４上は、容量絶縁膜４２を介して配線層となっており、上部電極４３の一部が形成されている。
【００３０】
各補償容量素子４は、トランジスタ３の上方に形成されており、メモリセルアレイ領域１８（図２参照）に形成されたキャパシタと同様な形状をしており、キャパシタと同時に形成しても構わない。
また、各補償容量素子４は、複数の実質的に同一な構成の下部電極（第１電極）４１（４１ａ，４１ｂ，４１ｃ）と、複数の下部電極４１上を一体に覆う容量絶縁膜４２（４２ａ，４２ｂ，４２ｃ）と、容量絶縁膜４２上に設けられた上部電極４３とを有しており、下部電極４１と上部電極４３によって容量絶縁膜４２が挟まれた構成となっている。
【００３１】
各下部電極４１は、有底筒形状に形成されており、内壁面４８（４８ａ，４８ｂ，４８ｃ）は容量絶縁膜４２で覆われており、外壁面４９（４９ａ，４９ｂ，４９ｃ）はストッパー膜３２、層間絶縁膜３３、及びサポート膜３４によって覆われている。
また、１つの補償容量素子４を構成する複数の下部電極４１は、１つの配線２２によって、電気的に接続されている。例えば、補償容量素子４ａを構成する複数の下部電極４１ａは、全て一つの配線２２ａ上に形成されている。
【００３２】
なお、図３においては、各補償容量素子４を構成する下部電極４１は２つとして描かれているが、各補償容量素子４を構成する下部電極４１の数は、所望する容量から適宜決定すればよい。もっとも、複数配置した際の最外周に形成される下部電極４１の形状は、信頼性が低いことから、２行２列（すなわち４個）程度ではなく、図４に示すように、それよりも多い数であることが好ましい。なお、図４は、本実施形態の半導体装置１の一部を省略して示す斜視図である。
【００３３】
容量絶縁膜４２は、図３に示すように、下部電極４１内を充填することがないように、複数の下部電極４１の内壁面４８を一体として覆うように形成されている。そして、容量絶縁膜４２上には、上部電極４３が設けられているが、上部電極４３は容量絶縁膜４２を介して、下部電極４１内を充填するように設けられている。すなわち、上部電極４３は、筒形状の下部電極４１に嵌合する形状に形成されている。
また、上部電極４３は、容量絶縁膜４２と同様に、補償容量素子４を構成する複数の下部電極４１を、容量絶縁膜４２を介して、一体として覆うように形成されている。
【００３４】
例えば、容量絶縁膜４２ａは、補償容量素子４ａを構成する複数の下部電極４１ａの内壁面４８ａを、一体として覆うように形成されている。そして、上部電極４３ａは、容量絶縁膜４２ａを介して、複数の下部電極４１ａ内を充填するように形成されている。
このように本実施形態の補償容量素子４は、コップ形状に形成した下部電極４１の内壁面４８のみをキャパシタ電極として使用する電極構造をした、いわゆるコンケイブ型の容量素子を複数用いた構成となっている。
【００３５】
また、補償容量素子４は、図５の回路図に示すように、内部電源電圧ＶＯＤ（第１の電圧）が供給される第１電源端子２９と、接地電圧ＶＳＳ（第２の電圧）が供給される第２電源端子２３との間で、複数個（図５においては、３個）、直列に接続されている。
【００３６】
具体的な構造について説明すると、図３に示すように、上部電極４３、容量絶縁膜４２、層間絶縁膜３４を覆うように層間絶縁膜３５が設けられている。そして、この層間絶縁膜３５上は、配線層となっており、内部電源電圧ＶＯＤが供給される第１電源端子２９と、接地電圧ＶＳＳが供給される第２電源端子２３が設けられている。
【００３７】
第１電源端子２９と、複数ある補償容量素子４のうちの１つの補償容量素子４ａの上部電極４３ａは、コンタクトプラグ４５を介して電気的に接続されている。
また、第２電源端子２３と、第１電源端子２９が接続された補償容量素子４以外の補償容量素子４ｃの下部電極４１ｃは、配線２２ｃ及びコンタクトプラグ４６を介して電気的に接続されている。
【００３８】
また、補償容量素子４ａの下部電極４１ａの下に設けられた配線２２ａと、補償容量素子４ａに隣接して配置された補償容量素子４ｂの下部電極４１ｂの下に設けられた配線２２ｂとは、一体として成形されており、電気的に接続されている。すなわち、配線２２ａと配線２２ｂは、一体となって、補償容量素子４ａと補償容量素子４ｂを直列に接続する容量接続配線として機能している。
【００３９】
また、補償容量素子４ｂの上部電極４３ｂと、補償容量素子４ｃの上部電極４３ｃは、一体として成形されており、電気的に接続されている。すなわち、上部電極４３ｂと上部電極４３ｃは、一体となって、補償容量素子４ｂと補償容量素子４ｃを直列に接続する容量接続配線として機能している。
【００４０】
このように、第１電源端子２９ないし第２電源端子２３とは直接接続されていない補償容量素子４ｂは、下部電極４１ｂが、隣接する補償容量素子４ａの下部電極４１ａと電気的に接続されている。加えて、補償容量素子４ｂは、上部電極４３ｂが、補償容量素子４ａとは別の隣接する補償容量素子４ｃの上部電極４３と、電気的に接続されている。
すなわち、第１電源端子２９と第２電源端子２３の間で、補償容量素子４は複数直列に設けられている。そして、第１電源端子側から、１番目の補償容量素子４ａと次の２番目の補償容量素子４ｂとは、配線２２ａ，２２ｂによって電気的に接続されている。また、２番目の補償容量素子４ｂと次の３番目の補償容量素子４ｃとは、上部電極４３ｂ，４３ｃによって電気的に接続されている。
このようにして、図５の回路図に示すように、第１電源端子２９と第２電源端子２３との間で、複数の補償容量素子４は、直列に接続されている。
【００４１】
＜＜シールド配線＞＞
また、図３に示すように、下部電極４１の下側（半導体基板側）には、下部電極４１をノイズ等からシールドする下部シールド配線５が設けられている。具体的には、ゲート層間絶縁膜２４上であって、補償容量素子４が設けられる領域の略全面にわたって、下部シールド配線５が設けられていることが好ましい。少なくとも、容量接続配線として機能する配線２２ａ，２２ｂをゲート層間絶縁膜２４上に投影した際の領域を覆う（オーバーラップする）ように、下部シールド配線５を形成する。
そして、この下部シールド配線５は、コンタクトプラグ３１，４６および配線２２ｃを介して第２電源端子２３と電気的に接続されおり、接地電圧ＶＳＳが供給されている。
すなわち、シールド配線５は、容量接続配線として機能する配線２２ａ，２２ｂに隣接して設けられ、実質的に固定された電圧が供給されている。なお、ここでいう隣接とは、絶縁膜を介して隣に設けられていることを意味している。
【００４２】
また、本実施形態では、層間絶縁膜３５上に設けられた第２電源端子２３が、上部電極４３をノイズ等からシールドする。すなわち、上部電極４３に隣接した上側（半導体基板の反対側）に設けられた第２電源端子２３が、シールド配線として機能している。
したがって、第２電源端子２３は、層間絶縁膜３５上において、補償容量素子４が設けられる領域の略全面にわたって設けられていることが好ましい。少なくとも、容量接続配線として機能する上部電極４３ｂ，４３ｃを層間絶縁膜３５上に投影した際の領域を覆う（オーバーラップする）ように、第２電源端子２３を形成する。
【００４３】
本実施形態では、内部電源電圧ＶＯＤが供給される第１電源端子２９と、接地電圧ＶＳＳが供給される第２電源端子２３との間に、補償容量素子４が設けられている。これにより、動作電源電圧の低下に伴い、内部電源電圧ＶＯＤが変動することを抑制することができ、内部電源電圧ＶＯＤを安定して供給することができる。
【００４４】
加えて、第１電源端子２９とトランジスタ３のソース・ドレイン領域２５が電気的に接続されるとともに、第２電源端子２３とトランジスタ３のゲート電極８が電気的に接続されていることから、トランジスタ３も容量素子として機能する。これにより、より内部電源電圧ＶＯＤを安定して供給することができるとともに、面積の有効利用を図ることができる。もっとも、面積の有効利用という点からすると、トランジスタ３を形成した領域に、トランジスタ型の容量素子ではなく、その他の機能素子（機能回路）を配置しても構わない。
【００４５】
また、半導体装置１は、内部電源電圧ＶＯＤが供給される第１電源端子２９と、接地電圧ＶＳＳが供給される第２電源端子２３との間で、複数の補償容量素子４が直列に接続されている。これにより、各補償容量素子４の容量絶縁膜４２が破壊されるのを防ぐことができる。
【００４６】
すなわち、従来の半導体装置では、各補償容量素子には、上部電極に内部電源電圧（もしくは接地電圧）が加えられ、下部電極に接地電圧（もしくは内部電源電圧）が加えられていたため、容量絶縁膜は内部電源電圧と接地電圧の電圧差に耐えられず、破壊されることがあった。
【００４７】
これに対し、本実施形態の半導体装置１では、図５の回路図に示すように、第１電源端子２９と第２電源端子２３との間に、複数の補償容量素子４が直列に設けられている。これにより、各補償容量素子４に加えられる電圧差は、内部電源電圧ＶＯＤと接地電圧ＶＳＳとの電圧差を、直列に設けられた補償容量素子４の数で割った値となる。したがって、従来の補償容量素子と比較して、本発明の補償容量素子４に加えられる電圧差が小さくなり、容量絶縁膜４２の破壊を防止することが可能となる。
【００４８】
より詳細に説明すると、接地電圧ＶＳＳを０Ｖとした場合、内部電源電圧ＶＯＤと接地電圧ＶＳＳ（０Ｖ）の電圧差はＶＯＤになり、上部電極４３ａの電位はＶＯＤ、下部電極４１ａ，４１ｂの電位は２／３×ＶＯＤ、上部電極４３ｂ，４３ｃの電位は１／３×ＶＯＤ、下部電極４１ｃの電位は０Ｖとなる。したがって、各補償容量素子４に加えられる電圧差は、いずれも１／３×ＶＯＤとなり、従来と比較して加えられる電圧差が小さくなるので、容量絶縁膜４２の破壊を防止することが可能となる。
【００４９】
また、本実施形態の半導体装置１には、図１に示すように、配線２２または第２電源端子２３をシールドするシールド配線が設けられているので、上部電極４３または下部電極４１へのノイズの影響を除去することができる。
【００５０】
すなわち、本実施形態の補償容量素子４を構成する下部電極４１ａ，４１ｂおよび上部電極４３ｂ，４３ｃは、第１電源端子２９ないし第２電源端子２３と直接に電気的に接続されていないので、電位が安定しておらず、ノイズによって電位が上下しやすくなっている。
【００５１】
しかしながら、ノイズによる影響を抑制するために、下部電極４１ａと下部電極４１ｂを直列に接続する配線２２ａ，２２ｂの下側には、下部シールド配線５が設けられており、また、上部電極４３ｂ，４３ｃの上側には、シールド配線として機能する第２電源端子２３が設けられている。この下部シールド配線５および第２電源端子２３は、ともに接地電圧ＶＳＳが供給されているので、電位が固定されている。したがって、近くに電位が固定した配線が存在することから、配線２２とそれと電気的に接続された下部電極４１、および上部電極４３はそれぞれ電位が安定し、ノイズによる影響を除去することができる。
【００５２】
なお、本実施形態では、第１電源端子２９と第２電源端子２３との間で、直列に接続される補償容量素子４の数を３つとしたが、これに限定されず、内部電源電圧ＶＯＤや容量絶縁膜４２の耐圧等を考慮して、４つ以上にしても、２つにしても構わない。
また、下部シールド配線５は、接地電圧ＶＳＳが供給されるように、第２電源端子２３と電気的に接続されているが、必ずしも接地電圧ＶＳＳが供給される必要はない。信号配線のように電位の変動が大きい配線でなければ、その他の適宜の電源配線等と電気的に接続されるように構成されていても構わない。また、第２電源端子２３をシールド配線として用いたが、層間絶縁膜３５上に、第２電源端子とは別に、シールド配線を形成しても構わない。
【００５３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について、詳細に説明する。
まず、図６に示すように、例えばＰ型シリコンからなる半導体基板２内にＮ型のウェル領域６を形成する。
その後、半導体基板２上にゲート絶縁膜材料５０を形成し、ゲート絶縁膜材料５０上にゲート電極材料５１と、保護絶縁膜材料５２を積層し、パターニングして、ゲート絶縁膜７，ゲート電極８および保護絶縁膜９を形成する。
【００５４】
次に、半導体基板２のウェル領域６内で、保護絶縁膜９に対して自己整合となる位置に、すなわち、ゲート電極８に対して自己整合となる位置に、例えばホウ素（Ｂ）等のＰ型不純物を導入して、不純物拡散領域であるソース・ドレイン領域２５を形成する。また、ゲート電極８の側面に絶縁膜からなるサイドウォール材料５３を形成し、エッチバックすることでサイドウォール１０を形成する。
以上のようにして、トランジスタ３が形成される。
【００５５】
ゲート絶縁膜材料５０としては、例えば酸化シリコン膜を用いることができ、ゲート電極材料５１としては、例えばリンを含有した多結晶シリコン膜、タングステン膜（Ｗ）、タングステンシリサイド膜（Ｗｓｉ）および、それらの積層膜等を用いることができる。
保護絶縁膜材料５２およびサイドウォール材料５３としては、例えば窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができる。
【００５６】
トランジスタ３を形成した後は、ゲート電極８を覆うように、半導体基板２上にゲート層間絶縁膜２４を、例えば酸化シリコン膜等で形成する。そして、ゲート層間絶縁膜２４の上面をＣＭＰ法によって研磨し、平坦化する。
【００５７】
次に、図７に示すように、ゲート層間絶縁膜２４を貫通するようにコンタクトホール５４を形成し、ゲート層間絶縁膜２４および保護絶縁膜９を貫通するようにコンタクトホール５６を形成する。
【００５８】
その後、コンタクトホール５４，５６に、それぞれコンタクトプラグ材料５５，５７を充填して、ソース・ドレイン領域２５に電気的に接続するコンタクトプラグ２６と、ゲート電極８に電気的に接続するコンタクトプラグ２１を形成する。
コンタクトプラグ材料５５，５７としては、例えばリンを含有した多結晶シリコン膜や、タングステン膜等を用いる。
【００５９】
次に、図８に示すように、ゲート層間絶縁膜２４上において、ソース・ドレイン領域２５と電気的に接続するように、コンタクトプラグ２６上に配線２８を形成する。配線２８の材料としては、例えば窒化タングステン（ＷＮ）やタングステン（Ｗ）の積層体を用いることができる。
【００６０】
また、ゲート層間絶縁膜２４上において、後の工程において補償容量素子４を設ける領域内の略全面にわたって、下部シールド配線５を形成する。すなわち、この下部シールド配線５が形成された領域の上方に補償容量素子４が形成される。下部シールド配線５の材料としては、例えば窒化タングステン（ＷＮ）やタングステン（Ｗ）の積層体を用いることができる。
なお、この下部シールド配線５は、コンタクトプラグ２１を介してゲート電極８と電気的に接続されている。
【００６１】
次に、図９に示すように、配線２８および下部シールド配線５を覆うように、層間絶縁膜３０を、例えば酸化シリコン膜等で形成する。そして、層間絶縁膜３０の上面をＣＭＰ法によって研磨し、平坦化する。
【００６２】
その後、層間絶縁膜３０を貫通するようにコンタクトホール５８を形成する。そして、コンタクトホール５８にコンタクトプラグ材料５９を充填して、下部シールド配線５と接続するコンタクトプラグ３１を形成する。コンタクトプラグ材料５９としては、例えばタングステン膜等を用いる。
【００６３】
そして、層間絶縁膜３０上に、例えば窒化タングステン膜（ＷＮ）、およびタングステン膜（Ｗ）を順次堆積して、積層体７１を形成する。そして、積層体７１をパターニングし、複数の配線２２（２２ａ，２２ｂ，２２ｃ）を形成する。この配線２２は、後述する補償容量素子４（４ａ，４ｂ，４ｃ）の下部電極４１（４１ａ，４１ｂ，４１ｃ）の底面と接続する。
【００６４】
なお、パターニングの際は、補償容量素子４ａを構成する下部電極４１ａと接続する配線２２ａと、補償容量素子４ｂを構成する下部電極４１ｂと接続する配線２２ｂを、電気的に接続するように一体として形成するようにする。また、配線２２ａ及び配線２２ｂと、補償容量素子４ｃの下部電極４１ｃと接続する配線２２ｃとが、電気的に分離するように形成する。
【００６５】
次に、図１０に示すように、配線２２を覆うように、例えば４０〜１００ｎｍ程度の膜厚の窒化シリコン膜を、例えばＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積し、ストッパー膜３２を形成する。
【００６６】
その後、ストッパー膜３２上に、例えば膜厚１〜２μｍ程度の層間絶縁膜３３、および膜厚５０〜１５０ｎｍ程度のサポート膜材料７２を順次堆積する。
層間絶縁膜３３の材料としては、例えば酸化シリコン膜、不純物を含有したＢＰＳＧ膜や、これらの積層膜を用いることができる。また、サポート膜材料７２としては、例えばＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積した窒化シリコン膜を用いることができる。
【００６７】
その後、異方性ドライエッチングを行って、サポート膜材料７２、層間絶縁膜３３、ストッパー膜３２を貫通するように、開孔７３を形成する。この際、開孔７３の底部７３ａでは、配線２２の上面が露出するようにする。
この開孔７３の位置によって、後述する補償容量素子４を構成する下部電極４１の数及び位置が規定される。
【００６８】
また、層間絶縁膜３３の膜厚によって補償容量素子４の高さが規定され、静電容量に反映される。層間絶縁膜３３の膜厚を厚くするほど静電容量が増加するが、開孔７３の加工が困難になるので、開孔７３のアスペクト比（直径に対する円柱の高さ）が１５〜２５程度となるように膜厚を設定することが好ましい。
【００６９】
次に、図１１に示すように、ＣＶＤ法を用いて金属膜を堆積し、サポート膜材料７２上および開孔７３内に、下部電極膜７４を形成する。下部電極膜７４の材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。この際、下部電極膜７４は、開孔７３の内部を充填しない膜厚で形成する（例えば開孔７３の直径が８０ｎｍの場合、下部電極膜７４の厚さは１０〜２０ｎｍ程度に形成する）。
【００７０】
次に、ドライエッチングにより、開孔７３の外部に位置する下部電極膜７４を除去する。この際、開孔７３のアスペクト比が高い（１５以上）の場合には、開孔７３の底部７３ａ上を覆う下部電極膜７４にはダメージを与えることなく、サポート膜材料７２上の下部電極膜７４を除去することができる。
以上のようにして、開孔７３の内壁を覆うとともに、内壁面４８が露出した有底筒形状の下部電極４１が形成される。
【００７１】
次に、図１２に示すように、サポート膜材料７２上、及び下部電極４１の露出している内壁面４８を覆うように、容量絶縁膜材料７５を、例えば６〜１０ｎｍ程度の膜厚で形成する。容量絶縁膜材料７５としては、例えば酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体や、それらの積層体を用いることができる。また、容量絶縁膜材料７５の形成には、例えばＡＬＤ法を用いることができる。
なお、容量絶縁膜材料７５は、下部電極４１の内部を充填しないように形成する。
【００７２】
容量絶縁膜材料７５を形成した後に、容量絶縁膜材料７５の表面を覆うように上部電極膜７６を形成する。上部電極膜７６としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、上部電極膜７６は、導電体の積層構造としてもよく、例えば窒化チタン膜を８〜１０ｎｍの膜厚に堆積した後に、ホウ素等の不純物を含有する多結晶シリコン膜およびタングステン膜を順次堆積した積層膜を用いてもよい。
なお、上部電極膜７６は、下部電極４１の内部を、容量絶縁膜材料７５を介して充填するように形成する。
【００７３】
次に、上部電極膜７６、及び容量絶縁膜材料７５のパターニングを行い、複数の上部電極４３および容量絶縁膜４２を形成する。この際、サポート膜材料７２も同時にパターニングし、サポート膜３４を形成しておくことが好ましい。サポート膜材料７２もパターニングすることで、後の工程でコンタクトプラグ等を形成する際の加工が容易となる。
【００７４】
なお、パターニングの際は、補償容量素子４ｂを構成する上部電極４３ｂと、補償容量素子４ｃを構成する上部電極４３ｃを、電気的に接続するように一体として形成するようにする。また、上部電極４３ｂ及び上部電極４３ｃと、補償容量素子４ａを構成する上部電極４３ａとが、電気的に分離するように形成する。
以上のようにして、複数の下部電極４１と、容量絶縁膜４２と、上部電極４３からなる補償容量素子４が形成される。
【００７５】
次に、図１３に示すように、上部電極４３を覆うように、例えば酸化シリコン等を用いて層間絶縁膜３５を形成する。そして、層間絶縁膜３５の上面をＣＭＰ法によって研磨し、平坦化する。
【００７６】
また、層間絶縁膜３５を貫通するようにコンタクトホール７７を、層間絶縁膜３５，３３とストッパー膜３２を貫通するようにコンタクトホール７８を、層間絶縁膜３５，３３，３０とストッパー膜３２を貫通するようにコンタクトホール７９を形成する。
そして、コンタクトホール７７，７８，７９を、それぞれコンタクトプラグ材料８１，８２，８３で充填することで、上部電極４３に接続するコンタクトプラグ４５と、配線２２ｃと接続するコンタクトプラグ４６と、配線２８と接続するコンタクトプラグ２７を形成する。
コンタクトプラグ材料８１，８２，８３としては、例えばリンを含有した多結晶シリコン膜や、タングステン膜等を用いる。
【００７７】
その後、層間絶縁膜３５上において、コンタクトプラグ２７およびコンタクトプラグ４５に接続する第１電源端子２９と、コンタクトプラグ４６に接続する第２電源端子２３を、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成する。
そして、表面の保護膜（図示略）等を形成すれば、図３に示すような半導体装置１が完成する。
【００７８】
［第２の実施形態］
＜半導体装置＞
次に、本発明の第２の実施形態である半導体装置９１について説明する。本実施形態は、第１の実施形態の変形例であり、第１の実施形態とは、シールド配線の構成が異なるのみで、他の同様の部分については、適宜説明を省略する。
【００７９】
本実施形態の半導体装置９１は、第１の実施形態と異なり、図１４に示すように、シールド配線として機能する外周シールド配線９２を備えており、外周シールド配線９２以外の構成は、第１の実施形態と同様である。なお、図１４は、本実施形態の半導体装置９１の一部を省略して示す斜視図である。
【００８０】
具体的には、外周シールド配線９２は、半導体基板２からの高さが配線２２と略同じ位置に設けられており、図示略のコンタクトプラグ等を介して、第２電源端子２３と接続するように形成されている。
【００８１】
また、外周シールド配線９２は、補償容量素子４ａと補償容量素子４ｂを直列に接続する、電位が固定してい配線２２ａ，２２ｂの外周を囲むように形成されている。
ここで、外周シールド配線９２は、配線２２ａ，２２ｂとは直接接しないように形成されているが、シールドとして機能させるため、配線２２ａ，２２ｂとの距離が狭い方が好ましい。
【００８２】
本実施形態の半導体装置９１も、第１の実施形態と同様に、内部電源電圧ＶＯＤが供給される第１電源端子２９と、接地電圧ＶＳＳが供給される第２電源端子２３との間で、複数の補償容量素子４が直列に接続されている。これにより、各補償容量素子４の容量絶縁膜４２が破壊されるのを防ぐことができる。
また、下部シールド配線５及び第２電源端子２３がシールド配線として機能するので、下部電極４１及び上部電極４３の電位が安定し、ノイズによる影響を抑制することができる。
【００８３】
また、本実施形態では、接地電圧ＶＳＳが供給されている外周シールド配線９２が、配線２２ａ，２２ｂの外周に設けられているので、第１の実施形態よりも、より配線２２ａ，２２ｂの電位が安定し、下部電極４１のノイズによる影響を除去することができる。
【００８４】
なお、本実施形態では、外周シールド配線９２は、接地電圧ＶＳＳが供給されるように、第２電源端子２３と電気的に接続されるように構成されているが、必ずしも接地電圧ＶＳＳが供給される必要はない。信号配線のように電位の変動が大きい配線でなければ、その他の適宜の電源配線等と電気的に接続されるように構成されていても構わない。
また、外周シールド配線９２でのシールド効果が十分に認められる際には、下部シールド配線５を設けなくても構わない。
【００８５】
また、外周シールド配線９２は、配線２２ａ，２２ｂではなく、補償容量素子４ｂと補償容量素子４ｃを直列に接続する配線として機能する、電位が不安定な上部電極４３ｂ，４３ｃの外周を囲むように形成してもよい。また、配線２２ａ，２２ｂの外周を囲むものと、上部電極４３ｂ，４３ｃの外周を囲むものの２つを用いてもよい。上部電極４３ｂ，４３ｃの外周を囲む場合は、例えば外周シールド配線９２は、半導体基板２からの高さが、下部電極４１の上端よりも上方に形成された上部電極４３と略同じ位置に設ければよい。すなわち、サポート膜３４上の容量絶縁膜４２上の配線層に形成すればよい。
このように上部電極４３ｂ，４３ｃの外周を囲む外周シールド配線９２を設けることで、第１の実施形態と比較して、より上部電極４３の電位が安定し、ノイズの影響を抑制することができる。
【００８６】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置９１も、外周シールド配線９２を形成する工程以外は、第１の実施形態と略同様に製造することができる。
外周シールド配線９２を形成する際は、第１の実施形態において配線２２を形成する際に（図９参照）、少なくとも配線２２ａ，２２ｂの外周を囲むように、層間絶縁膜３０上に外周シールド配線９２を形成すればよい。
【００８７】
具体的に述べると、第１の実施形態では、例えば窒化タングステン膜（ＷＮ）、およびタングステン膜（Ｗ）を順次堆積した積層体７１をパターニングして、配線２２を形成した。
本実施形態では、この際に、配線２２を形成するとともに、配線２２ａ，２２ｂとは直接接することなく、配線２２ａ，２２ｂの外周を囲むように外周シールド配線９２が形成されるように、積相体７１をパターニングすればよい。
他の工程については、第１の実施形態と同様に行うことで、半導体装置９１が完成する。
【００８８】
［第３の実施形態］
＜半導体装置＞
次に、本発明の第３の実施形態である半導体装置１０１について説明する。本実施形態は、第１の実施形態の変形例であり、第１の実施形態とは、シールド配線の構成が異なるのみで、他の同様の部分については、適宜説明を省略する。
【００８９】
半導体装置１０１は、図１５に示すように、下部シールド配線が設けられておらず、ゲート層間絶縁膜２４上に、配線１０２（１０２ａ，１０２ｂ，１０２ｃ）が設けられている。なお、本実施形態では、ゲート電極８がシールド配線として機能するので、配線１０２とゲート電極８の距離は、狭い方が好ましい。
【００９０】
ゲート電極８は、補償容量素子４が設けられる領域の略全面にわたって形成されており、コンタクトプラグ２１，１０７、及び配線１０２ｃを介して、第２電源端子２３と電気的に接続されている。
端子１０２は、第１の実施形態の配線２２と同様に、配線１０２ａと配線１０２ｂが、電気的に接続するように一体として形成されており、配線１０２ｃは、配線１０２ａ及び配線１０２ｂと絶縁分離するように形成されている。
【００９１】
また、配線１０２上には、コンタクトプラグ１０３が形成されており、配線１０２は、コンタクトプラグ１０３を介して、補償容量素子４を構成する下部電極４１と電気的に接続されている。
【００９２】
具体的には、配線１０２を覆うように層間絶縁膜１０４が設けられており、層間絶縁膜１０４上にストッパー膜１０５が形成されている。
そして、層間絶縁膜１０４及びストッパー膜１０５を貫通して、配線１０２と電気的に接続するようにコンタクトプラグ１０３が設けられている。なお、コンタクトプラグ１０３の上端は、ストッパー膜１０５の上面よりも半導体基板２よりに形成されている。
【００９３】
また、補償容量素子４を構成する下部電極４１は、底面がコンタクトプラグ１０３と接続するように形成されている。すなわち、下部電極４１ａ，４１ｂ，４１ｃは、それぞれコンタクトプラグ１０３を介して配線１０２ａ，１０２ｂ，１０２ｃと接続されている。
その他の構成は、第１の実施形態と同様である。
【００９４】
本実施形態の半導体装置１０１も、第１の実施形態と同様に、内部電源電圧ＶＯＤが供給される第１電源端子２９と、接地電圧ＶＳＳが供給される第２電源端子２３との間で、複数の補償容量素子４が直列に接続されている。これにより、各補償容量素子４の容量絶縁膜４２が破壊されるのを防ぐことができる。
【００９５】
また、本実施形態では、下部シールド配線は設けられていないが、補償容量素子４ａと補償容量素子４ｂを直列に接続する、電位が不安定な配線１０２ａ，１０２ｂと、接地電圧ＶＳＳが供給されるゲート電極８との距離が短く形成されている。これにより、ゲート電極８がシールド配線として機能し、配線１０２ａ，１０２ｂの電位が安定し、ひいては下部電極４１ａ，４１ｂの電位が安定し、下部電極４１のノイズによる影響を除去することができる。上部電極４３については、第１の実施形態と同様に第２電源端子２３がシールド配線として機能するので、ノイズによる影響を除去することができる。
【００９６】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１０１の製造方法について説明する。本実施形態の半導体装置１０１も、第１の実施形態と略同様に製造することができ、同様の部分については適宜説明を省略する。
【００９７】
まず、第１の実施形態と同様に、図７に示すように、トランジスタ３を形成した後に、半導体基板２上にゲート層間絶縁膜２４を形成し、コンタクトプラグ２１，２６を形成する。
その後、第１の実施形態では、ゲート層間絶縁膜２４上に、配線２８及び下部シールド配線５を形成したが、本実施形態ではこの際に、配線２８とともに、配線１０２を形成する。
【００９８】
具体的には、ゲート層間絶縁膜上に、例えば窒化タングステン膜（ＷＮ）、およびタングステン膜（Ｗ）を順次堆積した積層体を形成し、パターニングすることで、配線２８及び配線１０２を形成する。
この際、配線１０２ａと配線１０２ｂが、電気的に接続するように一体として形成されるようにパターニングするとともに、配線１０２ｃが、配線１０２ａ及び配線１０２ｂと絶縁分離されるようにパターニングする。
【００９９】
次に、配線１０２を覆うように、ゲート層間絶縁膜２４上に層間絶縁膜１０４を形成し、層間絶縁膜上にストッパー膜１０５を順次形成する。
その後、ストッパー膜１０５及び層間絶縁膜１０４を貫通するようにコンタクトホール１０６を形成し、該コンタクトホール１０６内にコンタクトプラグ材料１０８を充填することで、配線１０２と電気的に接続されたコンタクトプラグ１０３を形成する。この際、コンタクトプラグ１０３の上端が、ストッパー膜１０５の上面よりも、半導体基板２よりに形成されるようにする。
【０１００】
その後、第１の実施形態と同様に、層間絶縁膜３３、サポート膜材料７４を順次形成し、コンタクトプラグ１０３の上端が開口するように開孔７３を形成して、開孔７３内に下部電極４１を形成する。その後は、第１の実施形態と同様に行うことで、半導体装置１０１が完成する。
【０１０１】
［第４の実施形態］
＜半導体装置＞
次に、本発明の第４の実施形態である半導体装置１１１について説明する。本実施形態は、第１の実施形態の変形例であり、同様の部分については、適宜説明を省略する。
【０１０２】
第１の実施形態では、コンケイブ型の容量素子を有する補償容量素子を用いていたが、本実施形態では、コップ形状に形成した下部電極の内壁面と外壁面の両方をキャパシタ電極として使用する電極構造をした、いわゆるクラウン型の容量素子を有する補償容量素子を用いた。
【０１０３】
半導体装置１１１を構成する補償容量素子１１６（１１６ａ，１１６ｂ）は、図１６に示すように、複数の有底筒形状の下部電極１１２（１１２ａ，１１２ｂ）と、下部電極１１２の内壁面１２７（１２７ａ，１２７ｂ）及び外壁面１２８（１２８ａ，１２８ｂ）を覆う容量絶縁膜１１３（１１３ａ，１１３ｂ）と、容量絶縁膜１１３上に設けられた上部電極１１４（１１４ａ，１１４ｂ）とから概略構成されている。
なお、図１６は、本実施形態の半導体装置１１１の層間絶縁膜３０よりも上層を示す断面図である。また、半導体装置１１１の層間絶縁膜３０よりも下層の部分は、第１の実施形態と同様の構成をしているので、説明を省略する。
【０１０４】
補償容量素子１１６を構成する下部電極１１２は、内壁面１２７が容量絶縁膜１１３に覆われている。また、下部電極１１２の外壁面１２８であって、同一の補償容量素子１１６を構成する他の下部電極１１２の外壁面１２８と対向している外壁面１２９（１２９ａ，１２９ｂ）は、容量絶縁膜１１３で覆われており、他の下部電極１１２の外壁面１２８と対向していない外壁面１３０（１３０ａ，１３０ｂ）は、ストッパー膜１２３、層間絶縁膜１２５、及びサポート膜１２４に覆われている。
【０１０５】
例えば、補償容量素子１１６ａは、複数の下部電極１１２ａを備えているところ、その最外周に配置された下部電極１１２ａの外壁面１２８ａであって、補償容量素子１１６ａの外側に対向している外壁面１３０ａのみが、ストッパー膜１２３、層間絶縁膜１２５、及びサポート膜１２４に覆われている。
一方、最外周に配置されていない下部電極１１２ａの外壁面１２８ａ（１２９ａ）及び、最外周に配置された下部電極１１２ａであって、補償容量素子１１６ａの内側に対向している外壁面１２９ａは、容量絶縁膜で覆われている。
【０１０６】
また、容量絶縁膜１１３は、下部電極１１２内及び下部電極１１２間内を充填することがないように、複数の下部電極１１２を一体として覆うように形成されている。
また、容量絶縁膜１１３上には、上部電極１１４が設けられているが、上部電極１１４は、容量絶縁膜１１３を介して下部電極１１２内及び下部電極１１２間内を充填するように設けられている。なお、上部電極１１４は、容量絶縁膜１１３と同様に、補償容量素子１１６を構成する複数の下部電極１１２を、容量絶縁膜１１３を介して一体として覆おうように形成されている。
【０１０７】
補償容量素子１１３を構成する複数の下部電極１１２の底面は、それぞれ配線１１５（１１５ａ，１１５ｂ）と接するように形成されており、各補償容量素子１１６を構成する下部電極１１２は、配線１１５によって電気的に接続されている。また、配線１１５ａと配線１１５ｂは、電気的に接続されるように一体として形成されている。
【０１０８】
また、補償容量慮素子１１６を覆うように、層間絶縁膜３０上には層間絶縁膜１２２が設けられており、層間絶縁膜１２２上には、内部電源電圧ＶＯＤが供給される第１電源端子１１７と、接地電圧ＶＳＳが供給される第２電源端子１１８が設けられている。
なお、第２電源端子１１８は、第１の実施形態と異なり、複数の補償容量素子１１６が設けられる領域全面にわたって形成されているのではなく、補償容量素子１１６ｂが設けられる領域の一部を覆うように形成されているに過ぎない。
【０１０９】
第１電源端子１１７は、コンタクトプラグ１２０を介して、補償容量素子１１６ａを構成する上部電極１１４ａと電気的に接続されるように構成されている。
また、第２電源端子１１８は、コンタクトプラグ１２９を介して、補償容量素子１１６ｂを構成する上部電極１１４ｂと電気的に接続されるように構成されており、また、コンタクトプラグ１２１を介して、下部シールド配線５と電気的に接続されるように構成されている。
【０１１０】
本実施形態の半導体装置１１１も、第１の実施形態と同様に、図１７の回路図に示すように、内部電源電圧ＶＯＤが供給される第１電源端子１１７と、接地電圧ＶＳＳが供給される第２電源端子１１８との間で、２つの補償容量素子１１６が直列に接続されている。これにより、各補償容量素子１１６の容量絶縁膜１１３が破壊されるのを防ぐことができる。
【０１１１】
また、本実施形態では、補償容量素子１１６が、クラウン型の電極構造に形成されているので、第１の実施形態と比較して、相対的に単位面積当たりの容量を大きくすることができ、補償容量素子１１６を小型化することが可能である。
また、本実施形態では、上部電極１１４ａと上部電極１１４ｂに、それぞれ第１電源端子１１７および第２電源端子１１８が電気的に接続されているので、電位が安定することから、第２電源端子１１８をシールド配線として機能させなくても問題ない。また、補償容量素子１１６ａと補償容量素子１１６ｂを直列に接続する、電位が安定しない下部電極１１２については、第１の実施形態と同様に、下部シールド配線５によってシールドされるので、ノイズによる影響を抑制することができる。
【０１１２】
なお、本実施形態では、補償容量素子１１６を２つ直列に接続する場合について説明したが、必ずしも２つである必要はなく、３つ以上でも構わない。
また、３つ以上の補償容量素子を用いると、電位が安定しない上部電極が形成され得るが、その場合は、第１の実施形態と同様に、第２電源端子を、補償容量素子が形成される領域の略全面にわたって形成するのが好ましい。
【０１１３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置１１１も、下部電極１１２の外壁面１２８を露出させる工程以外は、第１の実施形態と略同様に製造することができる。
下部電極１１２の外壁面１２８を露出させる方法としては、公知のクラウン型のキャパシタを形成する方法を用いればよいが、例えば第１の実施形態と同様に、開孔７３に下部電極膜７４を形成した後に（図１１参照）、露出させたい外壁面１２９を覆っている層間絶縁膜３３を、例えば希釈フッ酸を薬液として湿式エッチングによって除去すればよい。この際、図１６に示すように、ストッパー膜１２３が、薬液の浸透を阻止するので、不必要に層間絶縁膜をエッチングすることを防止することができる。他の工程は、第１の実施形態と同様に行うことで、本実施形態の半導体装置１１１が完成する。
【０１１４】
以上、本発明を実施形態に基き説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、本実施形態では、補償容量素子は、セルコンデンサと略同様な形状で構成したが、これに限定されず、上層の電極と下層の電極の間に絶縁膜が設けられているのであれば、適用可能である。また、上部電極および下部電極の両方について、それぞれシールドするシールド配線を設けることが好ましいが、一方をシールドするシールド配線のみを設けた場合であっても、ノイズによる影響を抑制するという本発明の効果は得られる。
【産業上の利用可能性】
【０１１５】
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【０１１６】
１，９１，１０１，１１１・・・半導体装置、２・・・半導体基板、４，１１６・・・補償容量素子、５・・・下部シールド配線、７・・・ゲート絶縁膜、８・・・ゲート電極、１３・・・周辺領域、１８・・・メモリセルアレイ領域、２２，１０２，１１５・・・配線、２３，１１８・・・第２電源端子、２４・・・ゲート層間絶縁膜、２９，１１７・・・第１電源端子、４１，１１２・・・下部電極、４２，１１３・・・容量絶縁膜、４３，１１４・・・上部電極、４８，１２７・・・下部電極の内壁面、４９，１２８・・・下部電極の外壁面、９２・・・外周シールド配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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