(57)【要約】【課題】高周波のゲインを切り替えるイコライザ回路において、スイッチの寄生抵抗、寄生容量による誤差の生じないイコライザ回路を提供する。【解決手段】抵抗によって互いに接続された一対の電源端子と、一対の差動入力端子と、一対の差動出力端子と、を有する差動対と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子から出力する制御回路と、一端が制御回路の出力端子に共通に接続され、他端が一対の電源端子にそれぞれ接続され、一端と他端の間の容量値が制御回路の出力端子電圧によりそれぞれ制御される一対の可変容量素子と、を備え、一対の差動入力端子から入力する差動信号を制御回路の論理に基づいてゲインを切り替えて一対の差動出力端子から出力する。【選択図】図１
2012235322.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動入力端子及び差動出力端子と、抵抗によって互いに接続された一対の電源端子と、を有する差動対と、
制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子から出力する制御回路と、
一端が前記制御回路の出力端子に共通に接続され、他端が前記一対の電源端子にそれぞれ接続され、前記一端と他端の間の容量値が前記制御回路の出力端子電圧によりそれぞれ制御される一対の可変容量素子と、
を備え、
前記一対の差動入力端子から入力する差動信号を前記制御回路の論理に基づいてゲインを切り替えて前記一対の差動出力端子から出力するようにしたことを特徴とするイコライザ回路。
【請求項２】
前記一対の可変容量素子の前記共通接続された一端が抵抗を介して前記制御回路の前記出力端子に接続されていることを特徴とする請求項１記載のイコライザ回路。
【請求項３】
前記可変容量素子は、ドレインとソースが対応する前記電源端子に接続され、ゲートが前記制御回路の前記出力端子に接続されたＭＯＳトランジスタであることを特徴とする請求項１又は２記載のイコライザ回路。
【請求項４】
前記ＭＯＳトランジスタのバックゲートが固定電位に接続されていることを特徴とする請求項３記載のイコライザ回路。
【請求項５】
前記ＭＯＳトランジスタがＮ型ＭＯＳトランジスタであることを特徴とする請求項３又は４記載のイコライザ回路。
【請求項６】
前記ＭＯＳトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする請求項３又は４記載のイコライザ回路。
【請求項７】
前記可変容量素子を複数対備え、
前記制御回路は、前記複数対の可変容量素子にそれぞれ対応して設けられた複数の前記出力端子を備え、前記複数の出力端子がそれぞれ対応する対となる可変容量素子の容量値を制御することを特徴とする請求項１乃至６いずれか１項記載のイコライザ回路。
【請求項８】
前記一対の入力端子から入力される差動信号は、高周波信号であり、高周波領域におけるゲインを切り替えることを特徴とする請求項１乃至７いずれか１項記載のイコライザ回路。
【請求項９】
前記制御回路は、前記イコライザ回路の出力信号から高周波成分を抽出し、抽出した高周波成分が一定の信号レベルの範囲内に収まるように前記出力端子から出力する信号の論理レベルを制御することを特徴とする請求項１乃至８いずれか１項記載のイコライザ回路。
【請求項１０】
前記請求項１乃至９いずれか１項記載のイコライザ回路が同一の半導体基板の上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イコライザ回路及び半導体装置に関する。特に、高周波入力信号の振幅を調整するイコライザ回路及びイコライザ回路を半導体基板の上に形成した半導体装置に関する。
【背景技術】
【０００２】
ＳｅｒｉａｌＡＴＡやＵＳＢ規格で代表される高速信号処理用インターフェース半導体集積回路は、様々な半導体製品でＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として流用される。
【０００３】
上記高速信号処理用インターフェース半導体集積回路を異なる半導体製品に適用するためには、ＩＰとして適用される半導体製品毎のパッケージ内のリードフレーム上の信号線路や実装されるボード上の信号線路について、周波数帯域毎の減衰特性に応じて入力信号の振幅を調整する機能が必要となる。
【０００４】
このため、高速信号処理用インターフェース半導体集積回路に用いられる入力信号受信回路は、イコライザ回路と呼ばれる受信した信号の振幅を内部回路で処理可能なレベルまで拡大する機能を有する。このイコライザ回路には、適用される半導体製品の信号線路の減衰特性に応じて、受信信号の振幅の拡大幅を調整する必要がある。
【０００５】
特許文献１には、この受信信号の拡大幅を調整するため、回路構成内の容量素子又は抵抗素子を、スイッチ素子と制御回路により、切り替えて、信号振幅を増減可能とするリニアイコライザ回路が記載されている。
【０００６】
図８（ａ）は、特許文献１に記載の従来のリニアイコライザ回路全体のブロック図であり、図８（ｂ）は、その周波数特性図である。図８（ａ）に示すとおり、特許文献１記載のリニアイコライザは低周波の利得を一定として、低周波と高周波利得の利得差（強度）をｎビットの制御信号ＥＱ［０］〜ＥＱ［ｎ−１］により段階的に調整する。各制御信号ＥＱ［０］〜ＥＱ［ｎ−１］は、それぞれハイレベル又はロウレベルを出力する１ビットのデジタル制御信号であり、ｎ＝８の８ビットのＥＱ信号により図８（ｂ）に示すとおり、８段階に高周波数の利得を制御することができる。
【０００７】
図８（ａ）のリニアイコライザ回路は、ゲートに非反転入力信号Ｉｎ＋が接続されたＭＯＳトランジスタと、ゲートに反転入力信号ＩＮ−が接続されたＭＯＳトランジスタからなる差動対を備えている。差動対のドレイン端子は、それぞれ負荷抵抗を介して電源ＶＤＤに接続されると共にそれぞれ非反転出力端子ＯＵＴ＋と反転出力端子ＯＵＴ−に接続されている。また、各ＭＯＳトランジスタのソース端子は、それぞれ定電流回路を介して電源ＶＳＳに接続されている。また、差動対のソース端子間には、抵抗と、各制御信号ＥＱ［０］〜ＥＱ［ｎ−１］によってそれぞれオン／オフされるスイッチを介して複数の容量Ｃが並列に接続されている。なお、ソース端子間の対称性を維持するため、ソース端子間の中央に容量Ｃを配置し、容量Ｃの両端と各ソース端子との間にそれぞれスイッチを設け、各容量Ｃについて、それぞれ２個ずつスイッチを用いている。すなわち、ソース端子間に設けたｎ個の容量を接続するか否かを制御するため、２＊ｎ個のスイッチを用いている。図８（ａ）のリニアイコライザ回路は、この構成により、ｎビットの制御信号ＥＱ［０］〜ＥＱ［ｎ−１］によって、差動対のソース端子間の容量値を制御し、高周波利得を制御している。
【０００８】
また、特許文献２には、差動信号を波形生成するアダプティブイコライザ回路が記載されている。特許文献２の図１には、イコライザ回路ＥＱの出力信号を増幅するアンプＡＭＰと、イコライザ回路ＥＱの出力信号の高周波成分を透過させる第１のハイパスフィルタＨＰＦ８と、アンプの出力信号の高周波成分を透過させる第２のハイパスフィルタＨＰＦ１０と、第１、第２のハイパスフィルタの誤差を増幅する誤差増幅器ＥＡと、を備え、誤差増幅器の出力信号によりイコライザ回路ＥＱのゲインを調整するアダプティブイコライザ回路が記載されている。
【０００９】
また、特許文献２の図６には、イコライザ回路ＥＱとして、ソース端子が抵抗とＭＯＳトランジスタにより互いに接続された差動対（Ｍ６、Ｍ７）を設け、誤差増幅器の出力信号Ｓｅｒｒがソース・ドレインに接続され、ゲートがそれぞれ差動対のソース端子に接続された一対のＭＯＳ容量（Ｍ９、Ｍ１０）を備え、ＭＯＳ容量の容量値を誤差増幅器の出力信号により制御して、イコライザ回路のゲインを調整している。特許文献２では、イコライザ回路のゲインの制御は、誤差増幅器により得られたアナログ信号を用いたフィードバックループの中で行われる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１４１５２７号公報
【特許文献２】特開２０１０−１０３９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は、本発明によって与えられたものである。イコライザ回路のゲインの制御は、特許文献２のようにアナログフィードバックループによるものも考えられるが、データ処理の途中でゲインが変動するとデータ処理が安定しない恐れがある。この観点からは、特許文献１のように大きな環境の変動等が在った場合等必要な場合に、ゲインを好ましい状態に調整し、一度好ましい状態に調整した後は、大きな変動がない限り、ゲインを固定した状態で使用できるイコライザ回路が好ましい。
【００１２】
しかし、特許文献１のようにスイッチにより、ゲインを切り替える場合、スイッチの寄生抵抗、寄生容量を無視することができない。イコライザ回路を半導体集積回路に組み込む場合、ＭＯＳトランジスタをスイッチとして用いることが一般的である。図８（ａ）のリニアイコライザ回路において、スイッチとなるＭＯＳトランジスタがオン状態のときは、差動対のソース端子間には、容量素子と直列にＭＯＳトランジスタの寄生抵抗が接続されることになる。この寄生抵抗の値が十分に小さくないと、イコライザ回路の周波数特性に影響し、容量素子の入力信号の振幅を調整する効果を削減してしまう。
【００１３】
また、ＭＯＳトランジスタのソース及びドレインは、ゲート及びバックゲート（基板）に対して寄生容量を持つ。この寄生容量は、スイッチがオフ状態であったとしても高周波帯域では、固定電位（ＶＤＤ、ＶＳＳ等）に対するインピーダンスを小さくする経路となり、想定外に振幅を拡大することになる。
【００１４】
イコライザ回路において、寄生抵抗の周波数特性への影響を小さくするために、スイッチとなるＭＯＳトランジスタのサイズを大きくして寄生抵抗を小さくしようとすると、寄生容量は逆に大きくなり、寄生容量を小さくしようとすると逆に寄生抵抗が大きくなるという相反する関係にあり、イコライザ回路の特性を決める設計が困難となる。
【課題を解決するための手段】
【００１５】
本発明の第１の視点によれば、一対の差動入力端子及び差動出力端子と抵抗によって互いに接続された一対の電源端子とを有する差動対と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子から出力する制御回路と、一端が前記制御回路の出力端子に共通に接続され、他端が前記一対の電源端子にそれぞれ接続され、前記一端と他端の間の容量値が前記制御回路の出力端子電圧によりそれぞれ制御される一対の可変容量素子と、を備え、前記一対の差動入力端子から入力する差動信号を前記制御回路の論理に基づいてゲインを切り替えて前記一対の差動出力端子から出力するようにしたイコライザ回路が提供される。
【００１６】
本発明の第２の視点によれば、イコライザ回路が同一の半導体基板の上に形成されている半導体装置が得られる。
【発明の効果】
【００１７】
本発明の第１の視点によれば、スイッチによるオン／オフの制御を行わずに、可変容量の容量値を段階的に切り替えることによりイコライザ回路のゲインを段階的に切り替えるようにしたので、寄生容量、寄生抵抗によるイコライザ回路の特性への影響を小さくすることができる。
【００１８】
本発明の第２の視点によれば、半導体集積回路化に適したイコライザ回路を有する半導体装置が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態によるイコライザ回路全体のブロック図である。
【図２】図１における可変容量素子の具体的な構成を示す断面の模式図である。
【図３】第２の実施形態によるイコライザ回路全体のブロック図である。
【図４】図３における可変容量素子の具体的な構成を示す断面の模式図である。
【図５】第３の実施形態によるイコライザ回路全体のブロック図である。
【図６】第４の実施形態によるイコライザ回路のブロック図である。
【図７】第４の実施形態によるリニアイコライザ調整ループ全体のブロック図である。
【図８】特許文献１に記載の従来の（ａ）リニアイコライザ回路全体のブロック図と、（ｂ）その周波数特性図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態の概要について説明する。なお、概要の説明において、参照する図面番号、付記する図面参照符号は専ら理解を助けるための例示として記載したものであり、図示の態様に限定することを意図するものではない。
【００２１】
一例を図１に示すように、本発明の一実施形態のイコライザ回路（１００）は、一対の差動入力端子（３０１、３０２）及び差動出力端子（２０１、２０２）と、抵抗（１０３）によって互いに接続された一対の電源端子と、を有する差動対（４０１）と、制御すべき論理によりハイレベル又はロウレベルのいずれかの電圧を出力端子（３０３）から出力する制御回路（３０４）と、一端が制御回路の出力端子に共通に接続され、他端が一対の電源端子にそれぞれ接続され、一端と他端の間の容量値が制御回路の出力端子電圧（３０３の電圧）によりそれぞれ制御される一対の可変容量素子（５０１（ａ）、５０１（ｂ））と、を備え、一対の差動入力端子から入力する差動信号を制御回路の論理に基づいてゲインを切り替えて一対の差動出力端子から出力する。
【００２２】
すなわち、制御回路３０４の論理によって出力端子３０３からハイレベル又はロウレベルの電圧を出力することにより、差動対４０１の各電源端子と出力端子との間の可変容量素子５０１の容量値を２通りに制御することができる。
【００２３】
概要の説明は以上のとおりである。さらに、より具体的な好ましい実施形態について、図面を参照して説明する。
【００２４】
［第１の実施形態］
図１は、第１の実施形態によるイコライザ回路全体のブロック図である。図１を参照し、第１の実施形態によるイコライザ回路についてその構成を説明する。図１のイコライザ回路１００は、一対の差動入力端子３０１、３０２と、一対の差動出力端子２０１、２０２とを備え、差動入力端子３０１、３０２から入力される差動信号の高周波数帯域におけるゲインを調整して差動出力端子２０１、２０２から出力する。差動入力端子３０１、３０２は、差動対４０１をなす一対のトランジスタ４０２、４０３のゲートにそれぞれ接続されている。なお、トランジスタ４０２、４０３は、それぞれＮ型ＭＯＳトランジスタである。また、トランジスタ４０２のドレインは、差動出力端子２０１に接続されると共に負荷抵抗１０１を介して電源ＶＤＤに接続されている。同様に、トランジスタ４０３のドレインは、差動出力端子２０２に接続されると共に負荷抵抗１０２を介して電源ＶＤＤに接続されている。さらに、トランジスタ４０２のソースノードｎ１は、電流源６０１に接続されると共に、抵抗１０３を介してトランジスタ４０３のソースノードｎ２に接続されている。なお、ソースノードｎ１、ｎ２は、それぞれ、差動対４０１の電源端子となるノードである。
【００２５】
また、ソースノードｎ１は、電流源６０１を介して電源ＶＳＳに接続されている。電源ＶＳＳは、接地電位となる電源である。同様に、ソースノードｎ２は、電流源６０２を介して電源ＶＳＳに接続されている。電流源６０１、６０２はそれぞれ、トランジスタ４０２と４０３のソースから接地となる電源ＶＳＳに一定の電流を流す定電流源である。
【００２６】
ソースノードｎ１、ｎ２はそれぞれ可変容量素子５０１（ａ）、５０１（ｂ）の一端に接続されており、可変容量素子５０１（ａ）、５０１（ｂ）の他端は、制御回路３０４の出力端子３０３に接続されている。制御回路３０４はその論理により、出力端子３０３からハイレベル（ＶＤＤレベル）又はロウレベル（ＶＳＳレベル）のいずれかの電圧を出力し、そのハイレベル又はロウレベルの２通りの出力電圧により、可変容量素子５０１（ａ）、５０１（ｂ）の容量値は、それぞれ２通りに制御される。なお、可変容量素子５０１（ａ）、５０１（ｂ）は、ゲートが制御回路３０４の出力端子３０３に、ソースとドレインがソースノードｎ１とｎ２にそれぞれ接続されたＮ型ＭＯＳトランジスタであり、ゲートとソース・ドレイン間の寄生容量を可変容量として用いる可変容量素子である。
【００２７】
図２は、このＮ型ＭＯＳトランジスタである可変容量素子５０１（ａ）及び５０１（ｂ）の具体的な構造を示す断面の模式図である。図２に示すとおり、Ｎ型ＭＯＳトランジスタである可変容量素子５０１は、半導体基板のＰ型ウェル８０４の上に設けられたソース・ドレイン領域となるＮ型拡散層８０２、８０３がソース・ドレイン端子８１２に共通に接続され、ゲート電極８０１は、ゲート端子８１１に接続されている。Ｐ型ウェル層８０４は、Ｎ型ＭＯＳトランジスタのバックゲートとなる領域であり、接地電位（ＶＳＳ）に接続されている。図２のゲート端子８１１は、図１における制御回路３０４の出力端子３０３に接続され、ソース・ドレイン端子８１２は、それぞれ、ソースノードｎ１とｎ２に接続される。なお、図１、図２に示す第１の実施形態のイコライザ回路は、同一半導体基板の上に半導体集積回路として形成することができる。
【００２８】
（第１の実施形態の動作）
次に、図１と図２を参照し、第１の実施形態によるイコライザ回路の動作について説明する。図１の制御回路３０４が出力端子３０３にハイレベル（ＶＤＤレベル）を出力する場合、図２において、ゲート電極８０１直下のＰ型ウェル層８０４に、Ｎ型反転層１００１が形成され、ゲート電極８０１とソース・ドレイン領域８０２、８０３との寄生容量値は最大となる。
【００２９】
一方、制御回路３０４が出力端子３０３にロウレベル（ＶＳＳレベル）を出力する場合、ゲート電極８０１直下のＰ型ウェル層８０４には、Ｎ型反転層１００１が形成されないので、ゲート電極８０１とソース・ドレイン領域８０２、８０３との寄生容量値は最小となる。
【００３０】
すなわち、制御回路３０４が出力端子３０３にハイレベル（ＶＤＤレベル）を出力すると可変容量素子５０１（ａ）、（ｂ）の容量値は、最大となり、出力端子３０３にロウレベル（ＶＳＳレベル）を出力すると可変容量素子５０１（ａ）、（ｂ）の容量値は、最小となる。
【００３１】
差動対４０１のソースノードｎ１、ｎ２について、制御回路３０４の出力端子３０３に対する容量値が増加すると、周波数の高い信号が差動入力端子３０１、３０２より入力された場合、ＡＣ的に差動対４０１のソースノードｎ１、ｎ２の対電源（ＶＳＳ）のインピーダンスが下がり、振幅を拡大することが可能となる。一方、容量値が減少すると、ＡＣ的に差動対４０１のソースノードｎ１、ｎ２の対電源のインピーダンスが上がり、振幅は減少する。すなわち、制御回路３０４が出力端子３０３からハイレベル（ＶＤＤレベル）を出力すると可変容量素子５０１（ａ）、（ｂ）の容量値が上昇し、イコライザ回路１００の高周波の振幅が拡大する。一方、出力端子３０３からロウレベル（ＶＳＳレベル）を出力すると可変容量素子５０１（ａ）、（ｂ）の容量値が減少し、イコライザ回路１００の高周波の振幅が減少する。すなわち、制御回路３０４が出力端子３０３から出力する出力信号の論理レベルによって、イコライザ回路１００の高周波のゲインを２通りに制御することができる。
【００３２】
（第１の実施形態の効果）
次に第１の実施形態の効果について説明する。図２において、可変容量素子となるＮ型ＭＯＳトランジスタ５０１についてＮ型ＭＯＳトランジスタのチャネル長を一定とすれば、ゲート端子８１１の印加する電圧値により、Ｎ型反転層１００１が形成される場合の容量値ＣｍａｘとＮ型反転層が形成されない場合の容量値Ｃｍｉｎの比率は、チャネル幅を変えても一定である。図２に示すチャネル長方向の断面の形状は、チャネル幅のどの部分の断面でも基本的に同一の形状になるからである。すなわち、チャネル幅を変えて可変容量の容量値を切り替えたときの容量の比率は一定である。従って、設計の自由度を高めるとともに切り替えたときの容量値の比率の精度を高めることができる。図８（ａ）に示す従来技術のようにスイッチ素子として使用するＭＯＳトランジスタの素子サイズにより回路特性に影響を与えることは少ない。
【００３３】
さらに、第１の実施形態では、図２を参照すると理解できる通り、寄生抵抗として影響を与えるソース・ドレイン領域８０２、８０３とゲート電極８０１直下のＮ型反転層１００１までの寄生抵抗９０２の値は、おおよそソース・ドレイン間の寄生抵抗の１／２である。さらに、ゲート電極８０１直下のＮ型反転層１００１からソース及びドレイン８０２と８０３へは並列に寄生抵抗９０２により接続されているので、スイッチのソース・ドレイン間のオン抵抗値がそのまま寄生抵抗となっていた図８（ａ）の従来技術と比べると、寄生抵抗の影響を約１／４にすることができる。
【００３４】
図８（ａ）に示す従来技術では、容量Ｃ自体の寄生抵抗に加えて、容量Ｃの両端に設けたスイッチに起因する寄生容量、寄生抵抗による影響を受けていたが、第１の実施形態によれば、このスイッチに起因する寄生容量、寄生抵抗による影響をなくすことができる。
【００３５】
なお、第１の実施形態において、図１に示すとおり、可変容量素子５０１として用いるＮ型ＭＯＳトランジスタについて、ソース・ドレインを差動対のソースノードｎ１、ｎ２に接続し、ゲートを制御回路３０４の出力端子に接続することが好ましい。すなわち、第１の実施形態では、制御回路３０４が出力端子３０３から出力するのは、ハイレベル（ＶＤＤレベル）又はロウレベル（ＶＳＳレベル）のデジタル値であり、ハイレベルを出力するときは、ゲート電極８０１直下にＮ型反転層１００１が形成され、ロウレベルを出力するときは、Ｎ型反転層１００１が形成されず、動作中は安定した状態になり、寄生抵抗の値は安定した値になる。
【００３６】
逆に、特許文献１の図６に記載のように、制御回路３０４の出力端子３０３を可変容量素子として用いるＮ型ＭＯＳトランジスタ５０１のドレイン・ソースに接続し、差動対４０１のソース端子をＮ型ＭＯＳトランジスタ５０１のゲートに接続することは、好ましくない。差動対４０１のソースノードｎ１、ｎ２の電圧は、差動入力端子から入力される高周波信号により変動し、それに伴って、Ｎ型ＭＯＳトランジスタ５０１のゲート直下にＮ型反転層１００１が形成されたり消滅したりすることを繰り返すことになる。従って、寄生抵抗値の値が変動し、調整すべきゲインの安定性も悪くなると考えられる。
【００３７】
［第２の実施形態］
図３は、第２の実施形態によるイコライザ回路全体のブロック図である。第２の実施形態の説明において、第１の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。図３の第２の実施形態のイコライザ回路１００ａは、可変容量素子７０１（ａ）、７０１（ｂ）としてＰ型ＭＯＳトランジスタを用いている。Ｐ型ＭＯＳトランジスタのゲートとソース・ドレイン間の容量値は、ゲートにロウレベル（ＶＳＳレベル）の電圧を印加するとゲート直下の拡散領域に反転層が形成されて容量値は大きくなり、ハイレベル（ＶＤＤレベル）の電圧を印加するとゲート直下の拡散領域には反転層が形成されないので容量値は小さくなる。
【００３８】
制御回路３０４ａが出力端子３０３ａからロウレベル（ＶＳＳレベル）の電圧を出力すると可変容量素子７０１（ａ）、７０１（ｂ）の容量値が上昇し、イコライザ回路１００ａの高周波の振幅が拡大する。一方、制御回路３０４ａが出力端子３０３ａからハイレベル（ＶＤＤレベル）を出力すると可変容量素子７０１（ａ）、７０１（ｂ）の容量値が減少し、イコライザ回路１００ａの高周波の振幅が減少する。
【００３９】
図４は、図３における可変容量素子７０１の具体的な構成を示す断面の模式図である。
図４に示すとおり、Ｐ型ＭＯＳトランジスタである可変容量素子７０１は、半導体基板のＮ型ウェル８０７の上に設けられたソース・ドレイン領域となるＰ型拡散層８０５、８０６がソース・ドレイン端子８１２に共通に接続され、ゲート電極８０１は、ゲート端子８１１に接続されている。Ｎ型ウェル８０７は、電源ＶＤＤに接続されている。この他の構成は、第１の実施形態とほぼ同一である。
【００４０】
第２の実施形態では、制御回路３０４ａが出力端子３０３ａから出力する電圧レベルと可変容量素子７０１（ａ）、７０１（ｂ）の容量値との関係は、ロウレベルを出力すると容量値が増加し、ハイレベルを出力すると容量値が減少するので、第１の実施形態と逆である。従って、制御回路３０４ａが出力端子３０３ａからハイレベルとロウレベルを出力する論理は第１の実施形態と逆にする必要があるが、基本的な動作は、第１の実施形態と同一であり、第２の実施形態によれば、第１の実施形態と同様の効果が得られる。
【００４１】
［第３の実施形態］
図５は、第３の実施形態によるイコライザ回路全体のブロック図である。第３の実施形態の説明において、第１の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。第３の実施形態のイコライザ回路１００ｂでは、制御回路３０４の出力端子３０３が抵抗１０４を介して可変容量素子５０１（ａ）、５０１（ｂ）となるＮ型ＭＯＳトランジスタのゲートに接続されている。制御回路３０４の出力端子３０３と可変容量素子５０１（ａ）、５０１（ｂ）の間に抵抗１０４を設けたこと以外は、おおよそ第１の実施形態の構成と同一である。
【００４２】
第３の実施形態のイコライザ回路１００ｂでは、制御回路３０４の出力端子３０３と可変容量素子５０１（ａ）、５０１（ｂ）の間に抵抗１０４を設けたことにより、ＡＣ的には、可変容量素子５０１のゲート電位は制御回路３０４の出力端子の電位には、固定されていない。従って、イコライザ回路１００ｂのソースノードｎ１とｎ２が可変容量素子５０１（ａ）と５０１（ｂ）とを介して直列に容量結合された状態と等価になる。
【００４３】
イコライザ回路１００ｂのソースノードｎ１、ｎ２間が容量結合されると、高周波数の信号が入力された場合、振幅の拡大の効果と共に、差動対４０１のソース間が接続された状態となることで差動対の対となるトランジスタ４０２と４０３の切替え時の差異を無くす効果が追加され、同相信号除去比が大きくなるという効果が得られる。
【００４４】
［第４の実施形態］
第１〜第３の実施形態では、イコライザ回路のゲインの切り替えは、２通りであった。しかし、ソースノードｎ１、ｎ２間に複数組（対）の可変容量素子を設けることにより、イコライザ回路のゲインを３通り以上に切り替えることができる。
【００４５】
図６は、第４の実施形態によるイコライザ回路のブロック図である。第４の実施形態の説明において、第１の実施形態によるイコライザ回路とほぼ構成、機能が同一である部分については、同一の符号を付し、重複する説明は省略する。第４の実施形態によるイコライザ回路１００ｃでは、ソースノードｎ１とｎ２との間にｎ組（ｎ対）の可変容量素子（５０１（０ａ）と５０１（０ｂ）、５０１（１ａ）と５０１（１ｂ）、・・・、５０１（ｎ−１ａ）と５０１（ｎ−１ｂ））を並列に設けている。各組の可変容量は、それぞれ異なるｎ個の制御信号（ＥＱ［０］、ＥＱ［１］、・・・、ＥＱ［ｎ−１］）により制御される。
【００４６】
各可変容量素子（５０１（０ａ）〜５０１（ｎ−１ｂ））は、それぞれ、第１の実施形態と同一のソース・ドレインがソースノードｎ１又はｎ２に接続され、ゲートが対応する制御信号（ＥＱ［０］〜ＥＱ［ｎ−１］）に接続されたｎ型ＭＯＳトランジスタを用いることができる。ｎ個の制御信号（ＥＱ［０］〜ＥＱ［ｎ−１］）の論理レベルによって、ソースノードｎ１、ｎ２の固定電位に対する容量値を少なくともｎ＋１通りに変えることができる。
【００４７】
図７は、イコライザ回路１００ｃをリニアイコライザとして用いるリニアイコライザ調整ループ１である。第４の実施形態のリニアイコライザ調整ループ１は、リニアイコライザ１００ｃの構成が図６に示すイコライザ回路である他は、特許文献１に記載のリニアイコライザ調整ループの構成をそのまま用いることができる。図７のリニアイコライザ調整ループ１において、ハイパスフィルタ１２は、リニアイコライザ１００ｃの出力信号から高周波成分を取り出す。高周波基準レベル生成回路１３は、ハイパスフィルタ１２によって取り出したリニアイコライザの高周波成分のピーク電圧の比較基準とする電圧を生成する回路である。高周波基準レベル生成回路１３は、ハイパスフィルタ１２が出力するリニアイコライザ１００ｃから取り出した高周波成分Ｓａｃのピーク電圧の下限となる基準電圧ＶＴＨ０と上限となる基準電圧ＶＴＨ１とを出力する。
【００４８】
ピーク検出器１４は、クロックＣＫに同期して、リニアイコライザ１００ｃの出力信号からハイパスフィルタ１２が取り出した高周波成分Ｓａｃのピーク電圧を高周波基準レベル生成回路１３が出力するピーク電圧の下限値ＶＴＨ０、上限値ＶＴＨ１と比較し、比較結果に基づいて、制御回路１５に状態制御信号ＵＰ、ＤＯＷＮ、ＨＯＬＤを出力する。状態制御信号ＵＰ、ＤＯＷＮ、ＨＯＬＤは、それぞれの信号がハイレベルとなり活性化したときに、リニアイコライザ１００ｃのゲインを制御する制御回路１５を、ゲインを上げるように制御する信号ＵＰ、ゲインを下げるように制御する信号ＤＯＷＮ、現在のゲインを維持するように制御する信号ＨＯＬＤである。
【００４９】
ここで、ハイパスフィルタ１２が取り出した高周波成分Ｓａｃの正側ピーク電圧をＰＫとすると、ピーク検出器１４は、ＰＫ＜ＶＴＨ０である場合には、ＵＰ信号をハイレベル、ＤＯＷＮ信号及びＨＯＬＤ信号をロウレベルに出力する。また、ＶＴＨ０＜ＰＫ＜ＶＹＨ１である場合は、ＵＰ信号及びＤＯＷＮ信号をロウレベル、ＨＯＬＤ信号をハイレベルに設定する。さらに、ＶＴＨ１＜ＰＫである場合は、ＤＯＷＮ信号をハイレベル、ＵＰ信号及びＨＯＬＤ信号をロウレベルに設定する。
【００５０】
制御回路１５は、クロック信号ＣＫに同期して状態制御信号ＵＰ、ＤＯＷＮ、ＨＯＬＤの論理レベルに応じて、リニアイコライザ１００ｃのゲインを直接制御する信号として強度設定信号ＥＱ［ｎ−１：０］を出力する。
【００５１】
上記構成により、ピーク検出器１４が、ハイパスフィルタ１２によって抽出したリニアイコライザ１００ｃの高周波成分のピーク電圧が基準電圧ＶＴＨ０に達していないことを検出した場合には、高周波成分のゲインが不足しているので制御回路１５は、リニアイコライザ１００ｃの高周波成分のゲインを増加するように強度設定信号ＥＱ［ｎ−１：０］の論理レベルを切り替える。
【００５２】
逆に、ピーク検出器１４が、ハイパスフィルタ１２によって抽出したリニアイコライザ１００ｃの高周波成分のピーク電圧が基準電圧ＶＴＨ１を超えていることを検出した場合には、高周波成分のゲインが高すぎるので制御回路１５は、リニアイコライザ１００ｃの高周波成分のゲインが減少するように強度設定信号ＥＱ［ｎ−１：０］の論理レベルを切り替える。
【００５３】
一方、ピーク検出器１４が、ハイパスフィルタ１２によって抽出したリニアイコライザ１００ｃの高周波成分のピーク電圧が基準電圧ＶＴＨ０以上であり、かつ、ＶＴＨ１以下であることを検出した場合には、制御回路１５は、現在の強度設定信号ＥＱ［ｎ−１：０］の論理レベルを維持し、リニアイコライザ１００ｃのゲインを維持するように制御する。
【００５４】
なお、ピーク電圧の検出は、高電圧側のピーク電圧の検出、低電圧側のピーク電圧の検出、高電圧側と低電圧側の両方のピーク電圧の検出、差動信号のピーク電圧の検出のいずれであってもよい。
【００５５】
このように制御回路１５がリニアイコライザ１００ｃを制御することにより、必要な場合にリニアイコライザ１００ｃのゲインを好ましい状態に切り替え、リニアイコライザ１００ｃから出力される信号のレベルが一定の範囲にあるときは、リニアイコライザ１００ｃのゲインを安定した状態に固定し維持することができる。上記図６、図７を用いて説明した第４の実施形態のイコライザ回路についても同一の半導体基板の上に集積回路として形成することができる。
【００５６】
なお、第４の実施形態における可変容量素子として第１の実施形態で示したＮ型ＭＯＳトランジスタを可変容量素子として用いる例を示したが、第４の実施形態において、第２の実施形態で示したＰ型ＭＯＳトランジスタを可変容量素子として用いることもできる。さらには、制御回路の出力端子と可変容量素子との間に抵抗を設ける第３の実施形態を第４の実施形態と組み合わせることも可能である。いずれの場合においても、可変容量の容量値を段階的に切り替えることによりイコライザ回路のゲインを段階的に切り替えるようにしたので、寄生容量、寄生抵抗によるイコライザ回路の特性への影響を小さくするという効果が得られる。
【００５７】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１：リニアイコライザ調整ループ
１２：ハイパスフィルタ
１３：高周波基準レベル生成回路
１４：ピーク検出器
１５、３０４、３０４ａ：制御回路
１００、１００ａ、１００ｂ、１００ｃ：イコライザ回路
１０１〜１０４：抵抗素子
２０１、２０２：差動出力端子
３０１、３０２：差動入力端子
３０３、３０３ａ：出力端子
４０１：差動対
４０２、４０３：トランジスタ
５０１、５０１（ａ）、５０１（ｂ）、５０１（０ａ・・・ｎ−１ａ）、５０１（０ｂ・・・ｎ−１ｂ）：可変容量素子（Ｎ型ＭＯＳトランジスタ）
５０１（０〜ｎ−１）、５０２（０〜ｎ−１）：可変容量素子
６０１、６０２：電流源
７０１、７０１（ａ）、７０１（ｂ）：可変容量素子（Ｐ型ＭＯＳトランジスタ）
８０１：ゲート電極
８０２、８０３：Ｎ型拡散層（ソース・ドレイン領域）
８０４：Ｐ型ウェル層（バックゲート）
８０５、８０６：Ｐ型拡散層（ソース・ドレイン領域）
８０７：Ｎ型ウェル層（バックゲート）
８１１：ゲート端子
８１２：ソース・ドレイン端子
９０１：寄生容量素子
９０２：寄生抵抗素子
１００１：Ｎ型反転層
１００２：Ｐ型反転層
Ｃ：容量
ｎ１、ｎ２：差動対のソースノード（電源ノード）
ＣＫ：クロック信号
Ｓａｃ：高周波成分
ＶＴＨ０：基準電圧
ＶＴＨ１：基準電圧
ＵＰ：状態制御信号
ＤＯＷＮ：状態制御信号
ＨＯＬＤ：状態制御信号
ＥＱ［ｎ−１：０］：強度設定信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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