(57)【要約】【課題】ソースが共通接続されそれぞれのゲートが二つの入力端子に接続さた二つのトランジスタを有する差動対を備える差動入力回路において、より適正に入力オフセットをより小さくする。【解決手段】トランジスタＴｉｎ１，トランジスタＴｉｎ２のドレインに高電圧印加回路６０を接続し、トランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースと接地電圧印加点ＧＮＤとの間にトランジスタＴｓｅｎを設け、論理ローレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃとしてクロック信号を入力して入力端子ＩＮ１に電圧Ｖ１を印加すると共に入力端子ＩＮ２に電圧Ｖ２を印加し、検出した出力端子ＯＵＴ，ＯＵＴＢの電圧に応じてトランジスタＴｉｎ１，Ｔｉｎ２のドレインに高電圧印加回路６０により電源電圧Ｖｄｄｈを印加する【選択図】図１
2012257090.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第１出力端子から出力すると共に前記第２トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第２出力端子から出力する負荷回路と、を備える差動入力回路であって、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、
前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、
を備える差動入力回路。
【請求項２】
請求項１記載の差動入力回路であって、
第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路
を備える差動入力回路。
【請求項３】
請求項１または２記載の差動入力回路であって、
前記負荷回路は、第１インバータと、前記第１インバータの出力が入力されると共に出力が前記第１インバータの入力に入力される第２インバータと、前記第１インバータの出力に接続された第１出力端子と、前記第２インバータの出力に接続された第２出力端子と、を有するラッチ回路である
差動入力回路。
【請求項４】
請求項１または２記載の差動入力回路であって、
前記負荷回路は、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第１出力端子に接続された第３トランジスタと、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第２出力端子に接続されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、を有するカレントミラー回路である
差動入力回路。
【請求項５】
請求項１または２記載の差動入力回路であって、
前記負荷回路は、前記電源電圧印加点と前記第１出力端子との間に接続された第１抵抗素子と、前記電源電圧印加点と前記第２出力端子との間に接続された第２抵抗素子と、を備える回路である
差動入力回路。
【請求項６】
絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流と前記第２トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、を備える差動入力回路であって、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、
前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、
を備える差動入力回路。
【請求項７】
請求項６記載の差動入力回路であって、
前記第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える
差動入力回路。
【請求項８】
請求項６または７記載の差動入力回路であって、
前記負荷回路は、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記出力端子に接続された第３トランジスタと、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインがゲートと前記第３トランジスタのゲートに接続された第４トランジスタと、を有するカレントミラー回路である
差動入力回路。
【請求項９】
請求項１記載の差動入力回路の電圧特性を調整する電圧特性調整方法であって、
前記第１の電圧の第１制御信号を前記第１電流源に入力すると共に前記第２電圧と異なる電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧と異なる第４制御信号を前記第２電流源に入力した状態で、前記差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を前記第１入力端子に印加すると共に前記第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を前記第２入力端子に印加したときの前記第１出力端子から電圧および前記第２出力端子からの電圧を検出する第１ステップと、
前記第２出力端子の電圧が前記第１出力端子の電圧以上であるときには前記第１入力端子に前記第１入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧の第４制御信号を前記第２電流源に入力し、前記第２出力端子の電圧が前記第１出力端子の電圧未満であるときには前記出力電圧が前記所定電圧未満であるときには前記第２入力端子に前記第２入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧と異なる第２制御信号と前記第３電圧の第３制御信号とを前記高電圧印加回路に入力する第２ステップと、
を備える差動入力回路の電圧特性調整方法。
【請求項１０】
請求項６記載の差動入力回路の電圧特性を調整する電圧特性調整方法であって、
前記第１の電圧の第１制御信号を前記第１電流源に入力すると共に前記第２電圧と異なる電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧と異なる第４制御信号を前記第２電流源に入力した状態で、前記差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を前記第１入力端子に印加すると共に前記第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を前記第２入力端子に印加したときの前記出力端子からの出力電圧を検出する第１ステップと、
前記出力電圧の電圧が所定電圧以上であるときには前記第１入力端子に前記第１入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧の第４制御信号を前記第２電流源に入力し、前記出力電圧が前記所定電圧未満であるときには前記第２入力端子に前記第２入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧と異なる第２制御信号と前記第３電圧の第３制御信号とを前記高電圧印加回路に入力する第２ステップと、
を備える差動入力回路の電圧特性調整方法。
【請求項１１】
請求項９または１０記載の差動入力回路の電圧特性調整方法であって、
前記差動入力回路は、第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える回路であり、
前記第１ステップは、前記接続解除回路に前記第５電圧と異なる電圧の第５制御信号を入力し、
前記第２ステップは、前記第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除する
差動入力回路の電圧特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力回路および差動入力回路の電圧特性調整方法に関する。
【背景技術】
【０００２】
従来、この種の差動入力回路としては、二つのインバータをクロスカップル接続させて形成されたラッチ回路を備えるセンスアンプ回路と、センスアンプ回路のビット線対にドレインが接続されると共にソースに所定の高電圧が供給される一対のｐＭＯＳトランジスタと、ビット線対のデータを反転させる反転回路と、を備えるものが提案されている（例えば、特許文献１参照）。この差動入力回路では、ｐＭＯＳトランジスタを導通させてビット線対を第１電圧までプリチャージした後に、センスアンプ回路を活性化してラッチ回路を構成するトランジスタのうちしきい値電圧が他と比べて低いｎＭＯＳトランジスタを導通させてｎＭＯＳトランジスタに接続されているノードとビット線対の一方をオフセット情報”０”とする。そして、その後、センスアンプ回路を非活性化させると共に反転回路によりビット線対のデータを反転させた後にセンスアンプ回路を活性化させ、”０”のオフセット情報を保持していたｎＭＯＳトランジスタのドレインに高電圧を印加することにより、高電圧を印加したｎＭＯＳトランジスタのゲート絶縁膜にホットキャリアを注入してしきい値電圧を上昇させることができるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５５６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ソースが共通接続されそれぞれのゲートが二つの入力端子に接続された二つのトランジスタを有する差動対と、差動対と接地電圧が印加されるノードとに接続された電流源と、差動対と電源電圧が印加されるノードとに接続されて差動対の二つのトランジスタに流れる電流の差に対応する電圧を出力端子から出力する負荷回路とを備える差動入力回路では、差動対の二つのトランジスタのしきい値電圧のばらつき（以下、入力オフセットという）が大きいと、差動入力回路を適正に動作させることができなくなる場合がある。したがって、こうした入力オフセットをより小さくすることが望まれている。
【０００５】
本発明の差動入力回路および差動入力回路の電圧特性調整方法は、ソースが共通接続されそれぞれのゲートが二つの入力端子に接続された二つのトランジスタを有する差動対を備える差動入力回路において、入力オフセットをより小さくすることを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の差動入力回路および差動入力回路の電圧特性調整方法は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の第１の差動入力回路は、
絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第１出力端子から出力すると共に前記第２トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第２出力端子から出力する負荷回路と、を備える差動入力回路であって、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、
前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、
を備えることを要旨とする。
【０００８】
この本発明の第１の差動入力回路では、第１電圧の第１制御信号を第１電流源に入力すると共に第２電圧と異なる電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧と異なる第４制御信号を第２電流源に入力した状態で、差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を第１入力端子に印加すると共に第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を第２入力端子に印加したときの第１出力端子の電圧と第２出力端子の電圧とに応じて、第１トランジスタのドレインまたは第２トランジスタのドレインに第２電源電圧を印加して第１トランジスタまたは第２トランジスタに電流を流すことにより、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、第２出力端子の電圧が第１出力端子の電圧以上であるときには第１入力端子に第１入力電圧以上第２電源電圧以下の電圧を印加して第２電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第１トランジスタのドレインに第２電源電圧を印加して、第１トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、第２出力端子の電圧が第１出力端子の電圧未満であるときには第２入力端子に第２入力電圧以上第２電源電圧以下の電圧を印加して第２電圧と異なる第２制御信号と第３電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより第２トランジスタのドレインに第２電源電圧を印加して第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第１トランジスタまたは第２トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇させることができ、入力オフセットをより小さくすることができる。また、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入させる際に第２電流源に電流を流すことにより、第１電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第１電圧，第２電圧，第３電圧，第４電圧，第１電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第１入力電圧および第２入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。
【０００９】
こうした本発明の第１の差動入力回路において、第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備えるものとすることもできる。差動対と負荷回路との接続を解除した状態で差動対の第１トランジスタのドレインまたは第２トランジスタのドレインへ第２電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。
【００１０】
また、本発明の第１の差動入力回路において、前記負荷回路は、第１インバータと、前記第１インバータの出力が入力されると共に出力が前記第１インバータの入力に入力される第２インバータと、前記第１インバータの出力に接続された第１出力端子と、前記第２インバータの出力に接続された第２出力端子と、を有するラッチ回路であるものとしたり、前記負荷回路は、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第１出力端子に接続された第３トランジスタと、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記第２出力端子に接続されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、を有するカレントミラー回路であるものとしたり、前記負荷回路は、前記電源電圧印加点と前記第１出力端子との間に接続された第１抵抗素子と、前記電源電圧印加点と前記第２出力端子との間に接続された第２抵抗素子と、を備える回路であるものとすることもできる。
【００１１】
本発明の第２の差動入力回路は、
絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流と前記第２トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、を備える差動入力回路であって、
前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、
前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、
を備えることを要旨とする。
【００１２】
この本発明の第２の差動入力回路では、第１電圧の第１制御信号を第１電流源に入力すると共に第２電圧と異なる電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧と異なる第４制御信号を第２電流源に入力した状態で、差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を第１入力端子に印加すると共に第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を第２入力端子に印加したときの出力端子の電圧に応じて、第１トランジスタのドレインまたは第２トランジスタのドレインに第２電源電圧を印加すると共に第２電流源によって第１トランジスタまたは第２トランジスタと接地電圧印加点との間への電流を流すことにより、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、出力端子の電圧の電圧が所定電圧以上であるときには第１入力端子に第１入力電圧以上第２電源電圧以下の電圧を印加して第２電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第１トランジスタのドレインに第２電源電圧を印加して、第１トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、出力端子の電圧が所定電圧未満であるときには第２入力端子に第２入力電圧以上第２電源電圧以下の電圧を印加して第２電圧と異なる第２制御信号と第３電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第２トランジスタのドレインに第２電源電圧を印加して第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第１トランジスタまたは第２トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇さることができ、入力オフセットをより小さくすることができる。また、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入させる際に第２電流源に電流を流すことにより、第１電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第１電圧，第２電圧，第３電圧，第４電圧，第１電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第１入力電圧および第２入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。
【００１３】
こうした本発明の第２の差動入力回路において、第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し、前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備えるものとすることもできる。差動対と負荷回路との接続を解除した状態で差動対の第１トランジスタのドレインまたは第２トランジスタのドレインへ第２電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。
【００１４】
また、本発明の第２の差動入力回路において、前記負荷回路は、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインが前記出力端子に接続された第３トランジスタと、ｐチャネルトランジスタとして構成されソースが前記電源電圧印加点に接続されドレインがゲートと前記第３トランジスタのゲートに接続された第４トランジスタと、を有するカレントミラー回路であるものとすることもできる。
【００１５】
本発明の第１の差動入力回路の電圧特性調整方法は、上述したいずれかの態様の本発明の第１の差動入力回路、すなわち、基本的には、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタと絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第１出力端子から出力すると共に前記第２トランジスタのソースとドレインとの間の電流に対応して降下する電圧を第２出力端子から出力する負荷回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、
前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、を備える差動入力回路の電圧調整方法であって、
前記第１の電圧の第１制御信号を前記第１電流源に入力すると共に前記第２電圧と異なる電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧と異なる第４制御信号を前記第２電流源に入力した状態で、前記差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を前記第１入力端子に印加すると共に前記第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を前記第２入力端子に印加したときの前記第１出力端子から電圧および前記第２出力端子からの電圧を検出する第１ステップと、
前記第２出力端子の電圧が前記第１出力端子の電圧以上であるときには前記第１入力端子に前記第１入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧の第４制御信号を前記第２電流源に入力し、前記第２出力端子の電圧が前記第１出力端子の電圧未満であるときには前記出力電圧が前記所定電圧未満であるときには前記第２入力端子に前記第２入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧と異なる第２制御信号と前記第３電圧の第３制御信号とを前記高電圧印加回路に入力する第２ステップと、
を備えることを要旨とする。
【００１６】
この本発明の第１の差動入力回路の電圧特性調整方法では、第１電圧の第１制御信号を第１電流源に入力すると共に第２電圧と異なる電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧と異なる第４制御信号を第２電流源に入力した状態で、差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を第１入力端子に印加すると共に第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を第２入力端子に印加したときの第１出力端子の電圧と第２出力端子の電圧とに応じて、第１トランジスタのドレインまたは第２トランジスタのドレインに第２電源電圧を印加して第１トランジスタまたは第２トランジスタに電流を流すことにより、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、第２出力端子の電圧が第１出力端子の電圧以上であるときには第１入力端子に第１入力電圧以上第２電源電圧以下の電圧を印加して第２電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第１トランジスタのドレインに第２電源電圧を印加して、第１トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、第２出力端子の電圧が第１出力端子の電圧未満であるときには第２入力端子に第２入力電圧以上第２電源電圧以下の電圧を印加して第２電圧と異なる第２制御信号と第３電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより第２トランジスタのドレインに第２電源電圧を印加して第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第１トランジスタまたは第２トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇させることができ、入力オフセットをより小さくすることができる。また、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入させる際に第２電流源に電流を流すことにより、第１電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第１電圧，第２電圧，第３電圧，第４電圧，第１電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第１入力電圧および第２入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。
【００１７】
本発明の第２の差動入力回路の電圧特性調整方法は、
上述したいずれかの態様の本発明の第２の差動入力回路、すなわち、基本的には、絶縁層を有する絶縁ゲート型のトランジスタとして形成されゲートが第１入力端子に接続された第１トランジスタとゲートが絶縁層を有する絶縁ゲート型のトランジスタとして形成され第２入力端子に接続されソースが前記第１トランジスタのソースに接続された第２トランジスタとを有する差動対と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと接地電圧印加点または第１電源電圧が印加される電源電圧印加点とに接続され第１電圧の第１制御信号が入力されたときに電流を供給する第１電流源と、前記差動対と前記電源電圧印加点とに接続され前記第１トランジスタのソースとドレインとの間の電流と前記第２トランジスタのソースとドレインとの間の電流の差に対応する電圧を出力端子から出力する負荷回路と、前記第１トランジスタのドレインと前記第２トランジスタのドレインとに接続され、第２電圧の第２制御信号が入力されたときには前記第１電源電圧より電圧が高い第２電源電圧を前記第１トランジスタのドレインに印加すると共に前記第２電圧と異なる電圧の第２制御信号が入力されたときには前記第２トランジスタのドレインへの前記第２電源電圧の印加を停止し、第３電圧の第３制御信号が入力されたときには前記第２電源電圧を前記第２トランジスタのドレインに印加すると共に前記第３電圧と異なる電圧の第３制御信号が入力されたときには前記第１トランジスタのドレインへの前記第２電源電圧の印加を停止する高電圧印加回路と、前記第１トランジスタのソースおよび前記第２トランジスタのソースと前記接地電圧印加点との間に接続され、第４電圧の第４制御信号が入力されたときには電流を供給し、前記第４電圧と異なる電圧の第４制御信号が入力されたときには電流を供給を停止する第２電流源と、を備える差動入力回路の電圧調整方法であって、
前記第１の電圧の第１制御信号を前記第１電流源に入力すると共に前記第２電圧と異なる電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧と異なる第４制御信号を前記第２電流源に入力した状態で、前記差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を前記第１入力端子に印加すると共に前記第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を前記第２入力端子に印加したときの前記出力端子からの出力電圧を検出する第１ステップと、
前記出力電圧の電圧が所定電圧以上であるときには前記第１入力端子に前記第１入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧の第２制御信号と前記第３電圧と異なる電圧の第３制御信号とを前記高電圧印加回路に入力して前記第４電圧の第４制御信号を前記第２電流源に入力し、前記出力電圧が前記所定電圧未満であるときには前記第２入力端子に前記第２入力電圧以上前記第２電源電圧以下の電圧を印加して前記第２電圧と異なる第２制御信号と前記第３電圧の第３制御信号とを前記高電圧印加回路に入力する第２ステップと、
を備えることを要旨とする。
【００１８】
この本発明の第２の差動入力回路の電圧特性調整方法では、第１電圧の第１制御信号を第１電流源に入力すると共に第２電圧と異なる電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧と異なる第４制御信号を第２電流源に入力した状態で、差動対の第１入力端子に入力する電圧として予め定められた範囲内の第１入力電圧を第１入力端子に印加すると共に第２入力端子に入力する電圧として予め定められた範囲内の第２入力電圧を第２入力端子に印加したときの出力端子の電圧に応じて、第１トランジスタのドレインまたは第２トランジスタのドレインに第２電源電圧を印加すると共に第２電流源によって第１トランジスタまたは第２トランジスタと接地電圧印加点との間への電流を流すことにより、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。つまり、出力端子の電圧の電圧が所定電圧以上であるときには第１入力端子に第１入力電圧以上第２電源電圧以下の電圧を印加して第２電圧の第２制御信号と第３電圧と異なる電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第１トランジスタのドレインに第２電源電圧を印加して、第１トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。そして、出力端子の電圧が所定電圧未満であるときには第２入力端子に第２入力電圧以上第２電源電圧以下の電圧を印加して第２電圧と異なる第２制御信号と第３電圧の第３制御信号とを高電圧印加回路に入力して第４電圧の第４制御信号を第２電流源に入力することにより、第２トランジスタのドレインに第２電源電圧を印加して第２トランジスタの絶縁層に電子を注入してしきい値電圧を上昇させることができる。これにより、第１トランジスタまたは第２トランジスタのうちしきい値電圧の低いほうのトランジスタのしきい値電圧を上昇さることができ、入力オフセットをより小さくすることができる。また、第１トランジスタまたは第２トランジスタの絶縁層に電子を注入させる際に第２電流源に電流を流すことにより、第１電流源の劣化を抑制して保護を図ることができる。したがって、より適正に入力オフセットをより小さくすることができる。ここで、第１電圧，第２電圧，第３電圧，第４電圧，第１電源電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。また、第１入力電圧および第２入力電圧は、互いに同じ電圧であるものとしてもよいし、異なる電圧であるものとしてもよい。
【００１９】
こうした本発明の第１、第２の電圧特性調整方法において、前記差動入力回路は、第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除し前記第５電圧と異なる電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路とを接続する接続解除回路を備える回路であり、前記第１ステップは、前記接続解除回路に前記第５電圧と異なる電圧の第５制御信号を入力し、前記第２ステップは、第５電圧の第５制御信号が入力されたときには前記差動対と前記負荷回路との接続を解除するものとすることもできる。こうすれば、差動対と負荷回路との接続を解除した状態で差動対の第１トランジスタのドレインまたは第２トランジスタのドレインへ第２電源電圧を印加することができるから、負荷回路の保護を図ると共に入力オフセットをより小さくすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例としての差動入力回路１０の構成の概略を示す回路図である。
【図２】トランジスタＴｉｎ１，Ｔｉｎ２，Ｔｓｅｎの構成の概略を示す断面図である。
【図３】トランジスタＴｐ１，Ｔｐ２の構成の概略を示す断面図である。
【図４】ラッチ回路５０の構成の概略を示す回路図である。
【図５】差動入力回路１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図６】変形例の差動入力回路１００の構成の概略を示す断面図である。
【図７】変形例の差動入力回路２００の構成の概略を示す断面図である。
【図８】変形例の差動入力回路３００の構成の概略を示す断面図である。
【図９】変形例の差動入力回路４００の構成の概略を示す断面図である。
【図１０】変形例の差動入力回路５００の構成の概略を示す断面図である。
【発明を実施するための形態】
【００２１】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００２２】
図１は、本発明の一実施例としての差動入力回路１０の構成の概略を示す構成図である。差動入力回路１０は、ｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）として形成されゲートが入力端子ＩＮ１に接続されたトランジスタＴｉｎ１とｎチャネルＭＯＳＦＥＴとして形成されゲートが入力端子ＩＮ２に接続されソースがトランジスタＴｉｎ１のソースに接続されたトランジスタＴｉｎ２とを有する差動対４０と、ｎチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースに接続される共にソースが接地電圧Ｇｎｄ（例えば、０Ｖなど）が印加される接地電圧印加点ＧＮＤとに接続されゲートに制御信号ＳＣが入力されるトランジスタＴｃｃと、差動対４０と電源電圧Ｖｄｄｌ（例えば、１．０Ｖなど）が印加される電源電圧印加点ＶＤＤＬとに接続されたラッチ回路５０と、ｐチャネルＭＯＳＦＥＴとして形成されソースがトランジスタＴｉｎ１のドレインに接続されると共にドレインが電源電圧Ｖｄｄｌより高い電源電圧Ｖｄｄｈ（例えば、２．５Ｖなど）が印加される電源電圧印加点ＶＤＤＨに接続されたトランジスタＴｐ１とｐチャネルＭＯＳＦＥＴとして形成されソースがトランジスタＴｉｎ２のドレインに接続されると共にドレインが電源電圧印加点ＶＤＤＨに接続されたＴｐ２とを有する高電圧印加回路６０と、ラッチ回路５０と差動対４０との接続および接続を解除するスイッチング回路７０と、ｎチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースに接続される共にソースが接地電圧Ｇｎｄが印加される接地電圧印加点ＧＮＤに接続されゲートに制御信号ＳＥＮが入力されるトランジスタＴｓｅｎと、を備える。
【００２３】
ここで、トランジスタＴｉｎ１，Ｔｉｎ２，Ｔｐ１，Ｔｐ２，Ｔｓｅｎの構造について説明する。トランジスタＴｉｎ１，Ｔｉｎ２，Ｔｓｅｎは、図２に示すように、周知のｎチャネルＭＯＳトランジスタとして構成されており、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板２０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層２２と、絶縁層２２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極２４と、半導体基板２０の絶縁層２２の下方の領域を挟むように半導体基板２０に形成されソースまたはドレインとして機能する導電型がｎ型の二つの拡散層２６，２８とを備える。また、トランジスタＴｐ１，Ｔｐ２は、図３に示すように、周知のｐチャネルＭＯＳトランジスタとして構成されており、半導体基板２０に形成された導電型がｎ型となるよう調整されたウェル３０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層３２と、絶縁層３２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極３４と、ウェル３０の絶縁層３２の下方の領域を挟むようにウェル３０に形成されソースまたはドレインとして機能する導電型がｐ型の拡散層３６，３８とを備える。トランジスタＴｉｎ１，Ｔｉｎ２，Ｔｐ１，Ｔｐ２，Ｔｓｅｎは、同一の半導体基板２０上に形成されており、トランジスタＴｉｎ１，Ｔｉｎ２，Ｔｐ１，Ｔｐ２，Ｔｓｅｎとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。
【００２４】
ラッチ回路５０の構成の概略を図４に示す。ラッチ回路５０は、ゲートが共通接続されたｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとを有するＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor)回路として構成されたインバータＩＮＶ１と、インバータＩＮＶ１の出力が入力されると共に出力がインバータＩＮＶ１の入力に入力されるインバータＩＮＶ２と、インバータＩＮＶ２の出力に接続された出力端子ＯＵＴと、インバータＩＮＶ１の出力に接続された出力端子ＯＵＴＢとを備える。なお、ラッチ回路５０は、ｐチャネルＭＯＳＦＥＴとして形成され所定の制御信号がゲートに入力され必要に応じて出力端子ＯＵＴ，ＯＵＴＢ，インバータＩＮＶ１，ＩＮＶ２のｎチャネルＭＯＳＦＥＴのソースに電源電圧Ｖｄｄｌを印加する４個のトランジスタＴｐ３〜Ｔｐ６を備えている。
【００２５】
高電圧印加回路６０のトランジスタＴｐ１には、制御信号ＳＥＮと制御信号Ｓｓｅｎ１との否定論理積を演算するＮＡＮＤゲートＮｇ１からの出力信号がゲートに入力されており、トランジスタＰ２には、制御信号ＳＥＮと制御信号Ｓｓｅｎ２との否定論理積を演算するＮＡＮＤゲートＮｇ２からの出力信号がゲートに入力されている。
【００２６】
スイッチング回路７０は、ラッチ回路のインバータＩＮＶ１，ＩＮＶ２のｎチャネルＭＯＳＦＥＴのソースとトランジスタＴｉｎ１，Ｔｉｎ２のドレインとに接続されており、ラッチ回路５０と差動対４０との接続および接続を解除する。スイッチング回路７０は、制御信号ＳＥＮに制御されており、制御信号ＳＥＮが論理ローレベル（例えば、０Ｖ）のときにはラッチ回路５０と差動対４０とを接続し、制御信号ＳＥＮが論理ハイレベル（例えば、２．５Ｖ）のときにはラッチ回路５０と差動対４０との接続を解除する。
【００２７】
こうして構成された差動入力回路１０では、通常の動作の際には、制御信号ＳＥＮが論理ローレベルの電圧（例えば、０Ｖなど）の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号ＳＣとしてクロック信号を入力して入力端子ＩＮ１，ＩＮ２に電圧が印加して、ラッチ回路５０と差動対４０とが接続されると共にクロック信号が論理ハイレベルの電圧（例えば、２．５Ｖ）にすると、入力端子ＩＮ１に印加された電圧と入力端子ＩＮ２に印加された電圧との差に対応してトランジスタＴｉｎ１に流れる電流とトランジスタＴｉｎ２に流れる電流とに差が生じて、この電流差に対応してラッチ回路５０の出力端子ＯＵＴと出力端子ＯＵＴＢとに電圧差が生じる。このとき、トランジスタＴｓｅｎが定電流源として機能するから、より安定して ラッチ回路５０の出力端子ＯＵＴと出力端子ＯＵＴＢとに電圧差が生じる。こうして、出力端子ＯＵＴ，ＯＵＴＢの電圧差を検出することにより、入力端子ＩＮ１に印加された電圧と入力端子ＩＮ２に印加された電圧とを比較することができる。このとき、トランジスタＴｓｅｎが定電流源として機能するから、より適正に
【００２８】
続いて、こうして構成された差動入力回路１０の電圧特性を調整する電圧特性調整方法について説明する。図５は、差動入力回路１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。最初に、通常の動作と同様に、論理ローレベルの電圧（例えば、０Ｖなど）の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号ＳＣとしてクロック信号を入力して入力端子ＩＮ１に電圧Ｖ１（例えば、０．５Ｖなど）を印加すると共に入力端子ＩＮ２に電圧Ｖ１と同じ電圧Ｖ２を印加し、出力端子ＯＵＴ，ＯＵＴＢの電圧を検出し（ステップＳ１００）、出力端子ＯＵＴの電圧と出力端子ＯＵＴＢの電圧とを比較する（ステップＳ１１０）。今、入力端子ＩＮ１，ＩＮ２に同じ電圧を印加したから、トランジスタＴｉｎ１のしきい値電圧がトランジスタＴｉｎ２のしきい値電圧以下であるときにはトランジスタＴｉｎ１により多くの電流が流れるため出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧以上となり、トランジスタＴｉｎ１のしきい値電圧がトランジスタＴｉｎ２のしきい値電圧より大きいときにはトランジスタＴｉｎ２により多くの電流が流れるため出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧未満になると考えられる。
【００２９】
出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧以上であるときには（ステップＳ１１０）、トランジスタＴｉｎ１のしきい値電圧がトランジスタＴｉｎ２のしきい値電圧以下であると判断して、ある一定時間（例えば、１秒など）論理ハイレベルの電圧（例えば、１．０Ｖなど）の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ｓｓｅｎ１と論理ローレベルの電圧の制御信号Ｓｓｅｎ２と論理ハイレベルの制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加する（ステップＳ１２０）。こうした処理により、図１の破線で示すように、電源電圧印加点ＶＤＤＨからトランジスタＴｉｎ１に電流が流れてトランジスタＴｉｎ１の絶縁層２２に電子を注入して、トランジスタＴｉｎ１のしきい値電圧を上昇させることができる。このとき、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加するから、ラッチ回路５０の電源電圧Ｖｄｄｈが印加されず、ラッチ回路５０の保護を図ることができる。
【００３０】
こうしてトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加すると、次に、ステップＳ１００，ステップＳ１１０と同様の処理で、出力端子ＯＵＴ，ＯＵＴＢの電圧を検出して出力端子ＯＵＴ，ＯＵＴＢの電圧を比較して（ステップＳ１３０，Ｓ１４０）、出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧未満となるまでステップＳ１２０，Ｓ１３０の処理を繰り返し、出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧未満となったときには本ルーチンを終了する。こうした処理により、トランジスタＴｉｎ１のしきい値電圧がトランジスタＴｉｎ２のしきい値電圧より大きくなるまでトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加してトランジスタＴｉｎ１の絶縁層２２に電子を注入してトランジスタＴｉｎ１のしきい値電圧をトランジスタＴｉｎ２のしきい値電圧に近づけることができる。これにより、入力オフセットをより小さくすることができる。
【００３１】
出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧未満であるときには（ステップＳ１１０）、トランジスタＴｉｎ１のしきい値電圧がトランジスタＴｉｎ２のしきい値電圧より大きいと判断して、上述した一定時間論理ハイレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号Ｓｓｅｎ１と論理ハイレベルの電圧の制御信号Ｓｓｅｎ２と論理ハイレベルの電圧の制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加してトランジスタＴｉｎ２の絶縁層２２に電子を注入する（ステップＳ１５０）。こうした処理により、トランジスタＴｉｎ２のしきい値電圧を上昇させることができる。このとき、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加するから、ラッチ回路５０の電源電圧Ｖｄｄｈが印加されず、ラッチ回路５０の保護を図ることができる。
【００３２】
こうしてトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加すると、次に、ステップＳ１００，ステップＳ１１０と同様の処理で、出力端子ＯＵＴ，ＯＵＴＢの電圧を検出して出力端子ＯＵＴ，ＯＵＴＢの電圧を比較して（ステップＳ１６０，Ｓ１７０）、出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧以上となるまでステップＳ１６０，Ｓ１７０の処理を繰り返し、出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧以上となったときには本ルーチンを終了する。こうした処理により、トランジスタＴｉｎ２のしきい値電圧がトランジスタＴｉｎ１のしきい値電圧より大きくなるまでトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加してトランジスタＴｉｎ２の絶縁層２２に電子を注入してトランジスタＴｉｎ２のしきい値電圧をトランジスタＴｉｎ１のしきい値電圧に近づけることができる。これにより、入力オフセットをより小さくすることができる。
【００３３】
以上説明した実施例の差動入力回路１０によれば、トランジスタＴｉｎ１のドレインとトランジスタＴｉｎ２のドレインとに高電圧印加回路６０を接続し、トランジスタＴｓｅｎのドレインをトランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースに接続すると共にソースを接地電圧印加点ＧＮＤに接続してゲートに制御信号ＳＥＮを入力し、論理ローレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃとしてクロック信号を入力して入力端子ＩＮ１に電圧Ｖ１を印加すると共に入力端子ＩＮ２に電圧Ｖ２を印加し、出力端子ＯＵＴ，ＯＵＴＢの電圧を検出し、出力端子ＯＵＴの電圧の出力端子ＯＵＴＢの電圧以上であるときには、ある一定時間論理ハイレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ｓｓｅｎ１と論理ローの電圧の制御信号Ｓｓｅｎ２と論理ハイレベルの制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加し、出力端子ＯＵＴの電圧が出力端子ＯＵＴＢの電圧未満であるときには、一定時間に論理ハイレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号Ｓｓｅｎ１と論理ハイレベルの電圧の制御信号ＳＥＮと論理ハイレベルの電圧の制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加することにより、トランジスタＴｉｎ１のしきい値電圧とトランジスタＴｉｎ２のしきい値電圧とを近づけることができ、入力オフセットをより小さくすることができる。
【００３４】
実施例の差動入力回路１０では、制御信号ＳＥＮ，Ｓｓｅｎ１，Ｓｓｅｎ２を同じ振幅の信号であるものとしたが、異なる振幅の信号としても構わない。
【００３５】
実施例の差動入力回路１０では、図５に例示したステップＳ１００，Ｓ１３０，Ｓ１６０の処理を実行する際に、入力端子ＩＮ２に電圧Ｖ１と同じ電圧Ｖ２を印加するものとしたが、入力端子ＩＮ２には電圧Ｖ１近傍の電圧を印加すればよく、若干低い電圧や若干高い電圧を印加するものとしてもよい。
【００３６】
実施例の差動入力回路１０では、ドレインがトランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースに接続される共にソースが接地電圧Ｇｎｄが印加される接地電圧印加点ＧＮＤに接続されゲートに制御信号ＳＣが入力されるトランジスタＴｃｃを備えているものとしたが、トランジスタＴｉｎ１，Ｔｉｎ２のソースと接地電圧Ｇｎｄとの間に電流を流す回路要素であるなら如何なるものとしても構わない。
【００３７】
実施例の差動入力回路１０は、図４に例示したラッチ回路５０を備えているものとしたが、差動対４０と電源電圧印加点ＶＤＤＬとに接続されトランジスタＴｉｎ２のソースとドレインとの間の電流に対応して降下する電圧を出力端子ＯＵＴから出力すると共にトランジスタＴｉｎ１のソースとドレインとの間の電流に対応して降下する電圧を出力端子ＯＵＴＢから出力する負荷回路を備えるものであれば如何なるものとしてもよく、例えば、図６に例示するよう変形例の差動入力回路１００のように、ｐチャネルトランジスタとして構成されソースが電源電圧印加点ＶＤＤＬに接続されドレインが出力端子ＯＵＴＢに接続されたトランジスタＴｐ１と、ｐチャネルトランジスタとして構成されソースが電源電圧印加点ＶＤＤＬに接続されドレインが出力端子ＯＵＴに接続されゲートがトランジスタＴｐ１のゲートに接続されたトランジスタＴｐ２と、を有するカレントミラー回路１５０を備えるものとしたり、図７の変形例の差動入力回路２００のように、電源電圧印加点ＶＤＤＬと出力端子ＯＵＴＢとの間に接続された抵抗素子Ｒ１と、電源電圧印加点ＶＤＤＬと出力端子ＯＵＴとの間に接続された抵抗素子Ｒ２と、を有する抵抗回路２５０を備えるものとしてもよい。
【００３８】
実施例の差動入力回路１０は、図３，４に例示したように、出力端子ＯＵＴ，ＯＵＴＢから電圧を出力し、出力端子ＯＵＴ，ＯＵＴＢからの電圧に応じて、トランジスタＴｉｎ１のドレインまたはトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加するものとしたが、図６の差動入力回路１００の変形例として図８に例示する差動入力回路３００のように、ｐチャネルトランジスタとして構成されソースが電源電圧印加点ＶＤＤＬに接続されドレインがゲートに接続されたトランジスタＴｐ１と、ｐチャネルトランジスタとして構成されソースが電源電圧印加点ＶＤＤＬに接続されゲートがトランジスタＴｐ１のゲートに接続されドレインが出力端子ＯＵＴに接続されたトランジスタＴｐ１と、を有するカレントミラー回路３５０を備えるものとしてもよい。この場合、出力端子ＯＵＴの電圧は、トランジスタＴｉｎ１のソースとドレインとの間の電流とトランジスタＴｉｎ２のソースとドレインとの間の電流との差に対応する電圧となるから、出力端子ＯＵＴの電圧が所定電圧以上であるときにはある一定時間論理ハイレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ハイレベルの電圧の制御信号Ｓｓｅｎ１と論理ローレベルの電圧の制御信号Ｓｓｅｎ２と論理ハイレベルの制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ１のドレインに電源電圧Ｖｄｄｈを印加し、出力端子ＯＵＴの電圧が所定電圧未満であるときには一定時間に論理ハイレベルの電圧の制御信号ＳＥＮをスイッチング回路７０に入力すると共に制御信号Ｔｃを論理ローレベルの電圧に固定し、論理ローレベルの電圧の制御信号ＳＳｅｎ１と論理ハイレベルの電圧の制御信号Ｓｓｅｎ２と論理ハイレベルの電圧の制御信号ＳＥＮを高電圧印加回路６０に入力して、ラッチ回路５０と差動対４０との接続を解除した状態でトランジスタＴｉｎ２のドレインに電源電圧Ｖｄｄｈを印加するものすればよい。
【００３９】
実施例の差動入力回路１０は、図３に例示したように、ラッチ回路５０と差動対４０との接続および接続を解除するスイッチング回路７０を備えているものとしたが、図７の差動入力回路２００の変形例として図９に例示する差動入力回路４００のように、スイッチング回路７０を備えずに、抵抗回路２５０と差動対４０とが常に接続されているものとしてもよい。
【００４０】
また、図３，４に例示した差動入力回路１０に適用するものに限定されものではなく、他の形態の差動入力回路に適用するものとしても構わない。例えば、図１０に例示する差動入力回路５００のように、ｐチャネルＭＯＳＦＥＴとして形成されゲートが入力端子ＩＮ１に接続されたトランジスタＴｉｎ１とｐチャネルＭＯＳＦＥＴとして形成されゲートが入力端子ＩＮ２に接続されソースがトランジスタＴｉｎ１のソースに接続されたトランジスタＴｉｎ２とを有する差動対５４０と、ｐチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ１のソースおよびトランジスタＴｉｎ２のソースに接続される共にソースが電源電圧印加点ＶＤＤＬに接続されゲートに制御信号Ｔｃが入力されるトランジスタＴｃｐと、差動対５４０と電源電圧印加点ＶＤＤＬとに接続されたラッチ回路５５０と、ｐチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ１のソースに接続されると共にソースが電源電圧印加点ＶＤＤＨに接続されたトランジスタＴｐ１を有する高電圧印加回路５６０と、ラッチ回路５５０と差動対５４０との接続および接続を解除するスイッチング回路５７０と、ｎチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ１のドレインに接続されると共にソースが接地電圧印加点ＧＮＤに接続されゲートに制御信号Ｓｓｅｎ１が印加されるトランジスタＴｓｅｎ１とｎチャネルＭＯＳＦＥＴとして形成されドレインがトランジスタＴｉｎ２のドレインに接続されると共にソースが接地電圧印加点ＧＮＤに接続されゲートに制御信号Ｓｓｅｎ２が印加されるトランジスタＴｓｅｎ２とを備えるものとしてもよい。なお、ラッチ回路５５０は、制御信号Ｔｃがゲートに入力されインバータＩＮＶ１，ＩＮＶ２のｎチャネルＭＯＳＦＥＴのソースを接地電圧ＧＮＤに引き下げるための３個のｎチャネルＭＯＳＦＥＴを有するプリチャージ回路５８０を備えている。
【００４１】
ここで、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、差動対４０が「差動対」に相当し、トランジスタＴｃｃが「第１電流源」に相当し、ラッチ回路５０やカレントミラー回路３５０が「負荷回路」に相当し、高電圧印加回路６０が「高電圧印加回路」に相当し、トランジスタＴｓｅｎが「第２電流源」に相当する。また、スイッチング回路７０が「接続解除回路」に相当する。
【００４２】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００４３】
本発明は、差動入力回路の製造産業などに利用可能である。
【符号の説明】
【００４４】
１０，１００，２００，３００，４００，５００  差動入力回路、２０  半導体基板、２２，３２  絶縁層、２４，３４  ゲート電極、２６，２８，３６，３８  拡散層、３０  ウェル、４０，５４０  差動対、５０，５５０  ラッチ回路、６０，５６０  高電圧印加回路、７０，５７０  スイッチング回路、１５０，３５０、カレントミラー回路、２５０  抵抗回路、５９０  プリチャージ回路、ＩＮＶ１，ＩＮＶ２  インバータ、Ｎｇ１，Ｎｇ２  ＮＡＮＤゲート、Ｒ１，Ｒ２  抵抗素子、Ｔｃ，Ｔｉｎ１，Ｔｉｎ２，Ｔｐ１〜Ｔｐ６，Ｔｓｅｎ  トランジスタ。
【図１】
2012257090.tif 000003
【図２】
2012257090.tif 000004
【図３】
2012257090.tif 000005
【図４】
2012257090.tif 000006
【図５】
2012257090.tif 000007
【図６】
2012257090.tif 000008
【図７】
2012257090.tif 000009
【図８】
2012257090.tif 000010
【図９】
2012257090.tif 000011
【図１０】
2012257090.tif 000012