(57)【要約】【課題】内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定した回路動作とすることができる信号処理回路を得る。【解決手段】入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給することを特徴とする位相差制御回路である信号処理回路等を提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給する位相差制御回路であることを特徴とする信号処理回路。
【請求項２】
請求項１記載の位相差制御回路のうち、位相比較手段と、発振手段と、位相制御信号発生手段とを複数そなえ、入力信号と、外部クロックを共通とし、共通の位相制御信号をクロックとして複数の内部回路に供給する位相差制御回路であることを特徴とする信号処理回路。
【請求項３】
請求項１記載の位相差制御回路の出力がクロックで制御される複数の内部回路の各々の入力のうち一方の入力となるクロック制御装置であることを特徴とする信号処理回路。
【請求項４】
請求項２記載の位相差制御回路の出力がクロックで制御される複数の内部回路の各々の入力のうち一方の入力となるクロック制御装置であることを特徴とする信号処理回路。
【請求項５】
請求項３または請求項４記載のクロック制御装置により回路の動作クロックが制御されている半導体集積回路からなることを特徴とする信号処理回路。
【請求項６】
請求項３または請求項４記載のクロック制御装置により同一の入力信号を複数の半導体集積回路が同時に受け、前記複数の半導体集積回路における動作クロックが制御されていることを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は入力信号に対して一定の位相で同期した信号を出力する位相差制御回路、複数の内部回路に対応した位相差制御回路及び位相差制御回路を内蔵した半導体集積回路等の信号処理回路に関するものである。
【背景技術】
【０００２】
図６は従来のＬＳＩに内蔵された位相同期回路の構成を示すブロック図であり、図７はその動作状況を示すタイミング図である。
【０００３】
位相同期回路６１０は、一方の入力端に入力Ｃの波形６４１が入力され、この入力端子１に位相比較器６１１の入力端が接続される。また、他方の入力端に電圧制御発振器６１３の出力６４４が印加される。
【０００４】
位相比較器６１１は二つの入力端から受けるそれぞれの信号の位相差を検出し、その結果であるパルス信号をループフィルタ６１２に出力する。すなわち、位相比較器６１１は一方の入力端より受ける入力Ｃの位相に対して他方の入力端より受ける信号が遅れている場合はループフィルタ６１２から出力される位相比較電圧値の増加を指示するパルス信号６４２を出力し、その逆の場合はループフィルタ６１２の位相比較電圧値の減少を指示するパルス信号６４２を出力する。
【０００５】
ループフィルタ６１２は位相比較器６１１から出力されるパルス信号６４２をアナログ電圧に変換し、フィルタリング処理を施して位相比較電圧６４３を電圧制御発振器６１３に出力する。
【０００６】
電圧制御発振器６１３はループフィルタ６１２から得た位相比較電圧６４３に比例した周波数の発振信号６４４をクロックツリーシンセシス（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ、以下ＣＴＳと称する）６２０に出力するとともに、位相比較器６１１の他方の入力端に出力する。ＣＴＳとは、一般に、１つのクロック信号を複数個所に配信するためのブロックにおいて、この複数の配信先の出力端子のクロックのタイミングが一致するように相対的な遅延時間を合わせる機能を有するものであって、ここでは、入力Ｃと信号６４４の位相が一致するように制御される。
【０００７】
そしてこの例では、ＣＴＳ６２０から、内部クロック６４６が、位相同期回路を内蔵するＬＳＩ内部の他の内部回路６３０の内部クロック６４６として供給される。具体的には、入力Ａ、入力Ｂなどの入力信号６４７、６４８を、フリップフロップ６３１、６３２にて内部クロック６４６で同期させ、出力ａ、ｂが安定した出力となる様に動作させている。
【０００８】
このように、位相同期回路６１０は、一方の入力端に入力される入力Ｃに対し、他方の入力端に入力される信号６４４の位相が遅れた場合は、位相比較器６１１はループフィルタ６１２から出力される位相比較電圧６４３の増加を指示するパルス信号６４２を出力することにより、電圧制御発振器６１３から出力される発振信号６４４の発振周波数を上昇させ、逆に入力Ｃに対し発振信号６４４が進んでいる場合は、位相比較器６１１はループフィルタ６１２から出力される位相比較電圧６４３の減少を指示するパルス信号６４２を出力することにより、発振信号６４４の発振周波数を下降させる。その結果、位相同期回路６１０は入力Ｃと発振信号６４４との位相差をなくす方向に作用するため、図７に示すように、入力Ｃに位相が同期した発振信号６４４が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２３２７２号公報
【特許文献２】特開２００５−２３３８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の位相同期回路によるクロック制御では、ＣＴＳやマクロなどによる内部クロック６４６の生成においては、クロックの出力の位相は一致するものの、入力端子からみた場合の遅延時間は不明となる。そのため発振信号６４４からの遅延時間ｔ７が一定せず、内部回路６３０の入力６４７とほぼ同期してクロック動作する場合があり、動作時Ｔ７２において、予想より遅延時間ｔ７１が短い、早いタイミングの動作クロック６４６甲と、予想より遅延時間ｔ７３が長い、遅いタイミングの動作クロック６４６丙とでは入力Ａ、Ｂの入力信号６４７、６４８との関係では出力ａ、ｂが変わってしまう場合がある。特に、内部回路６３０の入力６４７とほぼ同期したクロック差（Ｔ７２−Ｔ７１）が遅延時間ｔ７２とほぼ同じである同期クロック６４６乙の場合は、どちらの結果が得られるか予測が困難であった。
【００１１】
ここで従来は、この様な現象を防止するために、別途位相差を補正する回路を必要としていたため、データ転送時間の高速化を妨げる、回路設計が複雑になる、回路面積が増加するなどの問題点があった。
【００１２】
この発明は上記問題点を解決するためになされたもので、安定した内部回路の動作、高速なデータ転送が可能な位相同期回路及び位相同期回路を内蔵し高速なデータ転送が可能な半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係る請求項１記載の位相差制御回路である信号処理回路は、入力信号と位相制御信号とを受け、前記入力信号及び前記位相制御信号の位相差に基づき位相比較信号を出力する位相比較手段と、前記位相比較信号を受け、前記位相比較信号に基づく周波数で発振する発振信号を出力する発振手段と、前記発振信号を受け、前記位相制御信号を出力する位相制御信号発生手段とを備え、同時に前記位相制御信号を出力信号とし、該位相制御信号を内部クロックとして供給することにより構成される。
【００１４】
また、請求項２記載の位相差制御回路である信号処理回路のように、位相比較手段と、発振手段と、位相制御信号発生手段とを複数そなえ、入力信号と、外部クロックを共通とし、共通の位相制御信号をクロックとして複数の内部回路に供給することを特徴とするように構成してもよい。
【００１５】
また、請求項３や４記載のクロック制御装置である信号処理回路のように、位相差制御回路の出力がクロックで制御される複数の内部回路の各々の入力のうち一方の入力であるように構成してもよい。
【００１６】
この発明に係る請求項５記載の半導体集積回路である信号処理回路は、請求項３または請求項４記載のクロック制御装置により回路の動作クロックが制御されているように構成される。
【００１７】
この発明に係る請求項６記載の信号処理回路は、請求項３または請求項４記載のクロック制御装置により同一の入力信号を複数の半導体集積回路が同時に受け、前記複数の半導
体集積回路における動作クロックが制御されているように構成される。
【発明の効果】
【００１８】
この発明における請求項１記載の位相差制御回路である信号処理回路は、内部回路の内部クロックが位相同期回路の入力と同期できるため、内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定した回路動作とすることができる。
【００１９】
従って、内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、回路の修正をすることなく安定した回路動作とすることができ、また、回路設計においても内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動することによる設計変更をする手間を無くすことが可能になった。
【００２０】
特に、入力信号が２つ以上ある場合に、内部回路のさまざまな遅延差を考慮する必要がなくなり、内部回路の外からタイミング制御を行うことが可能になったために、複数の信号の位相管理が、内部回路の外から容易に制御でき、安定した回路動作とすることができる様になった。
【００２１】
また、請求項２記載の位相差制御回路である信号処理回路は、２つ以上の内部回路から構成されているときに、各々に内部回路の内部クロックを提供する場合において、その各々の内部回路の内部クロックを同期させることが可能になり、これにより同時に動作させても安定した回路動作とすることができる様になった。
【００２２】
これにより、入力信号ビット数を増加させることが容易になり、これにより信号処理速度を向上する設計が容易に行なえる様になった。
【００２３】
また、請求項３記載のクロック制御装置である信号処理回路は、請求項１記載の位相差制御回路を用いて内部回路のクロックを制御するので、内部回路の内部クロックを、複数の内部回路から構成されている場合であっても同じ位相で内部回路を動作させることが可能になり、内部回路の内部クロックと内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定的に並行処理を行うことができる。
【００２４】
この発明に係る請求項４記載のクロック制御装置である信号処理回路は、請求項２記載の位相差制御回路を用いて複数の内部回路のクロックを制御するので、複数の内部回路を、同じ位相で動作させることが可能になり、複数の内部回路の内部クロックと複数の内部回路の入力信号との位相関係により内部回路の出力が変動する場合であっても、安定的に並行処理を行うことができるようになったため、多ビット並行処理が可能となり、信号処理速度を向上させることが可能になった。
【００２５】
また、請求項５記載の半導体集積回路である信号処理回路は、請求項３記載の位相同期回路や請求項４記載のクロック制御装置によるクロック動作が行われるため、余計な回路を必要とせず、多ビット並行処理が可能となり、信号処理速度を向上させることが可能になった。
【００２６】
また、請求項６記載の信号処理回路は、請求項３記載の位相同期回路や請求項４記載のクロック制御装置によるクロック動作が行われるため、余計な回路を必要とせず、多ビット並行処理が、複数の半導体集積回路間で可能となり、信号処理速度を向上させることが可能になった。
【図面の簡単な説明】
【００２７】
【図１】この発明の実施の形態の例である位相差制御回路の構成を用いたクロック制御装置を利用した半導体集積回路の概念ブロック図である。
【図２】図１の実施の形態の例の位相差制御回路の構成を用いたクロック制御装置を利用した半導体集積回路の動作を示すタイミング図である。
【図３】図１とは別なこの発明の実施の形態の例である位相差制御回路の構成を用いたクロック制御装置を利用した複数の内部回路からなる半導体集積回路の概念ブロック図である。第１の実施例の遅延回路の内部構成を示す回路図である。
【図４】図３の実施の形態の例の位相差制御回路の構成を用いたクロック制御装置を利用した半導体集積回路の動作を示すタイミング図である。
【図５】図１や図３の実施の形態の例とは別なこの発明の実施の形態の例である位相差制御回路の構成を用いたクロック制御装置を利用した複数の内部回路を統合した半導体集積回路の概念ブロック図である。
【図６】従来の実施の形態の例である位相同期回路の構成を用いたクロック制御装置を利用した半導体集積回路の概念ブロック図である。
【図７】図６の半導体集積回路の動作を示すタイミング図である。
【図８】図１や図３や図５の実施の形態の例とは別なこの発明の実施の形態の例である位相差制御回路の構成を用いたクロック制御装置を利用した複数の半導体集積回路における動作クロックが制御されていることを特徴とする信号処理回路の概念ブロック図である。
【図９】図８の実施の形態の例のクロック制御装置を利用した信号処理回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。なお、以下の各例では、遅延を生じさせる回路としてＣＴＳの場合で説明しているが、他のマクロ回路等でも本発明は利用できる。
【００２９】
＜第１の実施の形態例＞
図１はこの発明の実施例である位相差制御回路の構成を用いたクロック制御装置を利用した半導体集積回路の概念ブロック図の基本となる構成を示すものである。
【００３０】
図１はこの発明の実施の形態の例である位相差制御回路の構成を示すブロック図である。同図に示すように、入力Ｃと位相制御信号１４６とを受け、前記入力Ｃ及び前記位相制御信号１４６の位相差に基づき位相比較信号１４２を出力する位相比較手段である位相比較器１１１と、前記位相比較信号１４２を受け、それに基づく位相比較電圧１４３を出力するループフィルタ１１２と、前記位相比較電圧１４３に基づく周波数で発振する発振信号１４４を出力する発振手段の一種である電圧制御発信器１１３と、前記発振信号１４４を受け、前記位相制御信号１４６を出力するＣＴＳ１２０とを備える。
【００３１】
この位相制御信号１４６は同時に内部回路１３０にも配線され、各入力である入力Ａや入力Ｂの動作クロックを制御するフリップフロップ１３１、１３２のクロックＣＬＫ入力となす。
【００３２】
位相比較器１１１は入力Ｃと位相制御信号１４６から受けるそれぞれの信号の位相差を検出し、その結果であるパルス信号１４２をループフィルタ１１２に出力する。すなわち、位相比較器１１１は入力Ｃより受ける外部クロックの信号１４１に対して位相制御信号１４６より受ける信号の位相が遅れている場合はループフィルタ１１２から出力される位相比較電圧値の増加を指示するパルス信号１４２を出力し、その逆の場合はループフィルタ１１２の位相比較電圧値の減少を指示するパルス信号１４２を出力する。
【００３３】
ループフィルタ１１２は位相比較器１１１から出力されるパルス信号１４２をアナログ電圧に変換し、フィルタリング処理を施して位相比較電圧１４３を電圧制御発振器１１３に出力する。
【００３４】
電圧制御発振器１１３はループフィルタ１１２から得た位相比較電圧１４３に比例した周波数で発振する発振信号１４４をＣＴＳ１２０に出力する。
【００３５】
ＣＴＳ１２０は発振信号１４４を遅延時間ｔ２遅延させて内部クロック１４６を位相比較器１１０の一方の入力端に出力するとともに、内部回路１３０に内部クロック１４６を提供する。
【００３６】
なお、ＣＴＳ１２０からの出力は、実際は様々であり、数百のセルにつながる場合があり、それら全てのクロックの相対的な位相を調整するのがＣＴＳの役割なのであるが、従来技術の接続の場合、発振信号１１４から見ると、内部クロック１４６に対しては遅延回路と同様の意味にしかならず、その遅延時間はどのようになるのか不確定となるところである。しかし本発明では、このＣＴＳの出力のうち１本を位相比較器１１１にも接続しているので、ＣＴＳの絶対的な遅延時間は無視され、発振信号１４４は内部クロック１４６に対し、ＣＴＳの遅延分だけ早いタイミングで動作することになる。なお本例ではＣＴＳを挙げたが、所望のクロックが出力できればどのような回路でも問題なく、ＣＴＳの代わりにマクロ回路等の演算などにより一定の遅延が生ずる回路であっても本発明は成立する。
【００３７】
このように、位相同期回路は、入力Ｃの波形１４１に対し、内部クロック１４６の位相が遅れた場合の内部クロック１４６甲は、位相比較器１１１のループフィルタ１１２から出力される位相比較電圧値の増加を指示するパルス信号１４２を出力することにより、電圧制御発振器１１３から出力される発振信号１４４甲の発振周波数を上昇させ、逆に入力Ｃに対し位相が進んでいる場合の内部クロック１４６乙は、位相比較器１１１のループフィルタ１１２から出力される位相比較電圧値の減少を指示するパルス信号１４２を出力することにより、発振信号１４４乙の発振周波数を下降させる。これにより、ＣＴＳ１２０の遅延時間ｔ２が一定であることを利用して、内部クロック１４６の位相を発振信号１４４の発振周波数で調節する。
【００３８】
この結果、位相同期回路は入力Ｃの信号１４１と内部クロック１４６との位相差をなくし、位相が内部クロック１４６丙になる様な遅延時間ｔ２を組み込んだ発振信号１４４丙の位相になるべき方向に作用するため、図２に示すように、出力Ｃの信号１４１に位相が同期した内部クロック１４６が得られる。
【００３９】
そこで、本実施例の位相同期回路を内蔵するＬＳＩが、ＬＳＩの内部回路１３０の入力Ａの信号１４７および入力Ｂの信号１４８を内部回路１３０で同期させるためのフリップフロップ１３１、１３２のクロックＣＬＫとして内部クロック１４６を用いて動作させると、フリップフロップ１３１とフリップフロップ１３２が同クロックで動作し、これらの位相同期回路とフリップフロップ群とでクロック制御装置をなし、これにより内部回路１３０が正しく動作し、遅延時間ｔ２に関係なくクロックずれがなくなることで出力ａ、出力ｂとして正しい値が得られるだけでなく、クロック遅れを最小限にすることができる。
【００４０】
＜第２の実施の形態例＞
図３はこの発明の第２の実施の形態である位相差制御回路の構成を示すブロック図である。同図に示すように、入力Ｃの信号３４１と位相制御信号３４６とを受け、前記入力Ｃの信号３４１及び前記位相制御信号３４６の位相差に基づき位相比較信号３４２を出力す
る位相比較器３１１と、前記位相比較信号３４２を受け、それに基づく位相比較電圧３４３を出力するループフィルタ３１２と、前記位相比較電圧３４３に基づく周波数で発振する発振信号３４４を出力する電圧制御発信器３１３と、前記発振信号３４４を受け、前記位相制御信号３４６を出力するＣＴＳ３２０とを備える。
【００４１】
この位相制御信号３４６は同時に内部回路３３０にも配線され、各入力である入力Ａや入力Ｂの動作クロックを制御するフリップフロップ３３１、３３２のクロックＣＬＫ入力となす。
【００４２】
また、同じ入力Ｃの信号３４１と位相制御信号３９６とを受け、前記入力Ｃの信号３４１及び前記位相制御信号３９６の位相差に基づき位相比較信号３９２を出力する位相比較器３６１と、前記位相比較信号３９２を受け、それに基づく位相比較電圧３９３を出力するループフィルタ３６２と、前記位相比較電圧３９３により周波数で発振する発振信号３９４を出力する電圧制御発信器３６３と、前記発振信号３９４を受け、前記位相制御信号３９６を出力するＣＴＳ３７０とを備える。
【００４３】
この位相制御信号３９６は同時に内部回路３８０にも配線され、各入力である入力Ｄや入力Ｅの動作クロックを制御するフリップフロップ３８１、３８２のクロックＣＬＫ入力となす。
【００４４】
このように、位相同期回路は、入力Ｃの波形３４１に対し、内部クロック３４６と内部クロック３９６の位相が両方とも入力Ｃの波形３４１と同位相となるため、図４に示すように、出力Ｃの信号３４１に位相が同期した内部クロック３４６、内部クロック３９６が得られる。
【００４５】
そこで、本実施例の位相同期回路を内蔵するＬＳＩが、ＬＳＩの内部回路３３０、内部回路３８０の入力Ａの信号３４７、入力Ｂの信号３４８、入力Ｄの信号３９７および入力Ｅの信号３９８を内部回路３３０と内部回路３８０で同期させるためのフリップフロップ３３１、３３２、３８１、３８２のクロックＣＬＫとして内部クロック３４６、３９６を用いて動作させると、全てのフリップフロップが同クロックで動作し、これらの複数の位相同期回路とフリップフロップ群とでクロック制御装置をなし、これにより内部回路３３０、内部回路３８０、が正しく動作し、クロックずれもなくなることで出力ａ、出力ｂ、出力ｄ、出力ｅとして正しい値が得られるだけでなく、クロック遅れを最小限にすることができる。この結果、４入力４出力系をなし、内部回路３３０と内部回路３８０が独立に動作しても支障のない回路であれば、遅延時間が内部回路３３０の遅延時間ｔ４１と、内部回路３８０の遅延時間ｔ４２とが違っていても、分離して並行処理が確実に行え、実質的な４ビット処理が可能になる。
【００４６】
これを応用して、内部回路を増やすことにより、所望の多ビット処理が可能になる。
【００４７】
＜第３の実施の形態例＞
図５はこの発明の第３の実施の形態である位相差制御回路の構成を示すブロック図である。同図に示すように、入力Ｃの信号５４１と位相制御信号５４６とを受け、前記入力Ｃの信号５４１及び前記位相制御信号５４６の位相差に基づき位相比較信号５４２を出力する位相比較器５１１と、前記位相比較信号５４２を受け、それに基づく位相比較電圧５４３を出力するループフィルタ５１２と、前記位相比較電圧５４３に基づく周波数で発振する発振信号５４４を出力する電圧制御発信器５１３と、前記発振信号５４４を受け、前記位相制御信号５４６を出力するＣＴＳ５２０とを備える。
【００４８】
この位相制御信号５４６は同時に、入力Ａや入力Ｂの動作クロックを制御するフリップ
フロップ５３１、５３２のクロックＣＬＫ入力となす。
【００４９】
また、同じ入力Ｃの信号５４１と位相制御信号５９６とを受け、前記入力Ｃの信号５４１及び前記位相制御信号５９６の位相差に基づき位相比較信号５９２を出力する位相比較器５６１と、前記位相比較信号５９２を受け、それに基づく位相比較電圧５９３を出力するループフィルタ５６２と、前記位相比較電圧５９３により周波数で発振する発振信号５９４を出力する電圧制御発信器５６３と、前記発振信号５９４を受け、前記位相制御信号５９６を出力するＣＴＳ５７０とを備える。
【００５０】
ＬＳＩの入力Ａの信号５４７、入力Ｂの信号５４８、入力Ｄの信号５９７および入力Ｅの信号５９８を同期させるためのフリップフロップ５３１、５３２、５８１、５８２のクロックＣＬＫとして上述の様にして得られた内部クロック５４６、５９６を用いて動作させると、全てのフリップフロップが同クロックで動作し、これらの複数の位相同期回路とフリップフロップ群とでクロック制御装置をなし、これによりＬＳＩが正しく動作し、クロックずれがなくなることで出力ａ、出力ｂ、出力ｄ、出力ｅとして正しい値が得られるだけでなく、クロック遅れを最小限にすることができる。この結果、４入力４出力系をなし、分離して並行処理が確実に行え、実質的な４ビット処理が可能になる。
【００５１】
これを応用して、フリップフロップを増やすことにより、所望の多ビット処理が可能になる。
【００５２】
＜第４の実施の形態例＞
図８はこの発明の第４の実施の形態である信号処理回路の構成を示すブロック図である。同図に示すように、入力Ｃの信号８４１と位相制御信号８４６とを受け、前記入力Ｃの信号８４１及び前記位相制御信号８４６の位相差に基づき位相比較信号８４２を出力する位相比較器８１１と、前記位相比較信号８４２を受け、それに基づく位相比較電圧８４３を出力するループフィルタ８１２と、前記位相比較電圧８４３により周波数で発振する発振信号８４４を出力する電圧制御発信器８１３と、前記発振信号８４４を受け前記位相制御信号８４６を出力するＣＴＳ８２０とを備える。
【００５３】
この位相制御信号８４６は同時に半導体集積回路８３０にも配線され、各入力である入力Ａや入力Ｂの動作クロックを制御するフリップフロップ８３１、８３２のクロックＣＬＫ入力となす。
【００５４】
また、同じ入力Ｃの信号８４１と位相制御信号８９６とを受け、前記入力Ｃの信号８４１及び前記位相制御信号８９６の位相差に基づき位相比較信号８９２を出力する位相比較器８６１と、前記位相比較信号８９２を受け、それに基づく位相比較電圧８９３を出力するループフィルタ８６２と、前記位相比較電圧８９３により周波数で発振する発振信号８９４を出力する電圧制御発信器８６３と、前記発振信号８９４を受け、前記位相制御信号８９６を出力するＣＴＳ８７０とを備える。
【００５５】
この位相制御信号８９６は同時に半導体集積回路８８０にも配線され、各入力である入力Ｄや入力Ｅの動作クロックを制御するフリップフロップ８８１、８８２のクロックＣＬＫ入力となす。
【００５６】
このように、位相同期回路は、入力Ｃの波形８４１に対し、内部クロック８４６と内部クロック８９６の位相が両方とも入力Ｃの波形８４１と同位相となるため、図９に示すように、出力Ｃの信号８４１に位相が同期した内部クロック８４６、内部クロック８９６が得られる。
【００５７】
そこで、本実施例の複数の半導体集積回路を含む信号処理回路が、半導体集積回路８３０、半導体集積回路８８０の入力Ａの信号８４７、入力Ｂの信号８４８、入力Ｄの信号８９７および入力Ｅの信号８９８を半導体集積回路８３０と半導体集積回路８８０で同期させるためのフリップフロップ８３１、８３２、８８１、８８２のクロックＣＬＫとして内部クロック８４６、８９６を用いて動作させると、全てのフリップフロップが同クロックで動作し、これらの複数の位相同期回路とフリップフロップ群とでクロック制御装置をなし、これにより半導体集積回路８３０、半導体集積回路８８０、が正しく動作し、クロックずれがなくなることで出力ａ、出力ｂ、出力ｄ、出力ｅとして正しい値が得られるだけでなく、クロック遅れを最小限にすることができる。この結果、４入力４出力系をなし、半導体集積回路８３０と半導体集積回路８８０が独立に動作しても支障のない回路であれば、遅延時間が半導体集積回路８３０の遅延時間ｔ９１と半導体集積回路８８０の遅延時間ｔ９２が違っていても、分離して並行処理が確実に行え、実質的な４ビット処理が可能になる。
【００５８】
これを応用して、半導体集積回路を増やすことにより、所望の多ビット処理が可能になる。
【符号の説明】
【００５９】
１１１、３１１、３６１、５１１、５６１、６１１、８１１、８６１  位相比較器
１１２、３１２、３６２、５１２、５６２、６１２、８１２、８６２  ループフィルタ
１１３、３１３、３６３、５１３、５６３、６１３、８１３、８６３  電圧制御発信器
１２０、３２０、３７０、５２０、５７０、６２０、８２０、８７０  ＣＴＳ
１３１、１３２、３３１、３３２、３８１、３８２、５３１、５３２、５８１、５８２、６３１、６３２、８３１、８３２、８８１、８８２  フリップフロップ
１３０、３３０、３８０、６３０  内部回路
８３０、８８０  半導体集積回路
Ｔ７１、Ｔ７２  クロック
ｔ２、ｔ４１、ｔ４１、ｔ７１、ｔ７２、ｔ７３、ｔ９１、ｔ９２  遅延時間
１４３、３４３、３９３、５４３、５９３、６４３、８４３、８９３  位相比較電圧
１４１、１４２、１４４、１４５、１４６、１４７、１４８、３４１、３４２、３４４、３４５、３４６、３４７、３４８、３９２、３９４、３９６、３９７、３９８、５４１、５４２、５４４、５４５、５４６、５４７、５４８、５９２、５９４、５９６、５９７、５９８、６４１、６４２、６４４、６４５、６４６、６４７、６４８、８４２、８４４、８４５、８４６、８４７、８４８、８９２、８９４、８９６、８９７、８９８  信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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