(57)【要約】【課題】端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供する。【解決手段】集積回路は、第１電圧が印加される第１端子と、第１電圧より低い第２電圧が印加される第２端子と、電源側の電圧として第１電圧が印加され、接地側の電圧として第２電圧が印加される被保護回路と、被保護回路を保護する保護回路と、を備え、保護回路は、第１または第２端子と、被保護回路との間に設けられたスイッチと、第１端子の電圧及び第２端子の電圧の差が所定値より小さい場合にはスイッチをオンし、第１端子の電圧及び第２端子の電圧の差が所定値より大きい場合にはスイッチをオフする制御回路と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電圧が印加される第１端子と、
前記第１電圧より低い第２電圧が印加される第２端子と、
電源側の電圧として前記第１電圧が印加され、接地側の電圧として前記第２電圧が印加される被保護回路と、
前記被保護回路を保護する保護回路と、
を備え、
前記保護回路は、
前記第１または第２端子と、前記被保護回路との間に設けられたスイッチと、
前記第１端子の電圧及び前記第２端子の電圧の差が所定値より小さい場合には前記スイッチをオンし、前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、
を含むことを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記第２端子には、前記スイッチの一端が接続され、
前記被保護回路には、
前記スイッチがオンしている場合、前記スイッチの他端を介して前記第２電圧が前記接地側の電圧として印加されること、
を特徴とする集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記制御回路は、
カソードが前記第１端子側に接続され、アノードが第１及び第２抵抗を介して第２端子側に接続され、前記第１及び第２電圧の差より大きく前記所定値より小さいツェナー電圧を有するツェナーダイオードと、
前記第１及び第２抵抗が接続されたノードの電圧と前記第２端子の電圧との差が、前記第１端子の電圧と前記第２端子の電圧との差が前記所定値となる際の前記ノードの電圧と前記第２端子の電圧との差を示すしきい値より小さい場合には前記スイッチをオンし、前記ノードの電圧と前記第２端子の電圧との差が、前記しきい値より大きい場合には前記スイッチをオフするトランジスタ制御回路と、
を含むことを特徴とする集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記スイッチは、ソースが前記第２端子に接続されるＮＭＯＳトランジスタであり、
前記トランジスタ制御回路は、
前記第１端子に一端が接続される第３抵抗と、
ベースが前記ノードに接続され、エミッタが前記第２端子に接続され、コレクタが前記第３抵抗の他端及び前記ＮＭＯＳトランジスタのゲートに接続されるＮＰＮトランジスタと、
を含むことを特徴とする集積回路。
【請求項５】
請求項１〜４の何れか一項に記載の集積回路であって、
前記第１電圧から前記第２電圧を生成するレギュレータ回路を更に含むこと、
を特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関する。
【背景技術】
【０００２】
スイッチング電源回路やモータ駆動回路等では、ハイサイド側のスイッチング素子にＰＭＯＳトランジスタが用いられることがある（例えば、特許文献１参照）。
【０００３】
図４は、ＰＭＯＳトランジスタをスイッチング素子として用いるスイッチング電源回路２００の主要な構成を示す図である。スイッチング素子であるＰＭＯＳトランジスタ３００のソースには、入力電圧Ｖｉｎ（例えば、１５Ｖ）が印加される。レギュレータ回路（ＬＤＯ）３０１は、ＰＭＯＳトランジスタ３００をオンするための電圧Ｖｒｅｇ（例えば、１０Ｖ）を、入力電圧Ｖｉｎから生成する。また、ＰＭＯＳトランジスタ３００を駆動する駆動回路３０２には、電源側の電圧として入力電圧Ｖｉｎが印加され、接地側の電圧として電圧Ｖｒｅｇが印加される。そして、駆動回路３０２は、ハイレベル（以下、Ｈレベル）のＰＷＭ（Pulse Width Modulation）信号が入力されると、例えばＰＭＯＳトランジスタ３００をオンすべく、駆動信号Ｖｄｒのレベルを電圧Ｖｒｅｇのレベルに変化させる。一方、駆動回路３０２は、ローレベル（以下、Ｌレベル）のＰＷＭ信号が入力されると、例えばＰＭＯＳトランジスタ３００をオフすべく、駆動信号Ｖｄｒのレベルを入力電圧Ｖｉｎのレベルに変化させる。したがって、駆動回路３０２は、ＰＷＭ信号のデューティ比に応じてＰＭＯＳトランジスタ３００をスイッチングすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、図４に示すように、例えばレギュレータ回路３０１や駆動回路３０２が電源ＩＣ（Integrated Circuit）２５０に形成されている場合、電圧Ｖｒｅｇが印加される端子ＲＥＧと、接地電圧（０Ｖ）が印加される端子ＧＮＤとが短絡してしまうことがある。このような場合、端子ＲＥＧの電圧は０Ｖまで低下するため、端子ＩＮと端子ＲＥＧとの間には過電圧が発生してしまい、駆動回路３０２が破壊されてしまうおそれがある。
【０００６】
本発明は上記課題を鑑みてなされたものであり、端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の一つの側面に係る集積回路は、第１電圧が印加される第１端子と、前記第１電圧より低い第２電圧が印加される第２端子と、電源側の電圧として前記第１電圧が印加され、接地側の電圧として前記第２電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第１または第２端子と、前記被保護回路との間に設けられたスイッチと、前記第１端子の電圧及び前記第２端子の電圧の差が所定値より小さい場合には前記スイッチをオンし、前記第１端子の電圧及び前記第２端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含む。
【発明の効果】
【０００８】
端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。
【図２】駆動回路３４及び保護回路３５の構成の一例を示す図である。
【図３】端子ＲＥＧ及び端子ＧＮＤが短絡された際の電圧Ｖｒｅｇ及び電圧Ｖｘの波形の一例を示す図である。
【図４】一般的なスイッチング電源回路２００の主要な構成を示す図である。
【発明を実施するための形態】
【００１０】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１１】
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。  
スイッチング電源回路１０は、電圧レベルＶ０（例えば、１５Ｖ）の入力電圧Ｖｉｎから目的レベル（例えば、５Ｖ）の出力電圧Ｖｏｕｔを生成するための回路である。スイッチング電源回路１０は、電源ＩＣ２０、ダイオード２１、インダクタ２２、コンデンサ２３〜２５、抵抗２６〜２８を含んで構成されている。
【００１２】
電源ＩＣ２０（集積回路）は、ＰＭＯＳトランジスタ３０、レギュレータ回路（ＬＤＯ）３１、ＰＷＭ信号生成回路３２、レベルシフト回路（ＬＳ）３３、駆動回路３４、及び保護回路３５を含んで構成される。また、電源ＩＣ２０は、端子ＩＮ，ＲＥＧ，ＳＷ，ＦＢ，ＲＣ，ＧＮＤを備える集積回路である。
【００１３】
ＰＭＯＳトランジスタ３０は、負荷（不図示）を駆動するスイッチング素子である。ＰＭＯＳトランジスタ３０のソースには、端子ＩＮを介して入力電圧Ｖｉｎ（第１電圧）が印加され、ドレインは端子ＳＷに接続される。
【００１４】
ダイオード２１は、アノードが接地され、カソードが端子ＳＷに接続されている。インダクタ２２は、一端が端子ＳＷに接続され、他端がコンデンサ２３の一端に接続されている。また、コンデンサ２３の他端は接地されている。このため、ダイオード２１、インダクタ２２、コンデンサ２３は、ＰＭＯＳトランジスタ３０とともに、いわゆる降圧チョッパ回路を構成する。このような構成では、ＰＭＯＳトランジスタ３０がオンすると、コンデンサ２３は充電される。したがって、コンデンサ２３で得られる出力電圧Ｖｏｕｔは上昇する。一方、ＰＭＯＳトランジスタ３０がオフすると、インダクタ２２に蓄積されたエネルギーはコンデンサ２３や負荷（不図示）等を介して放出され、出力電圧Ｖｏｕｔは低下する。
【００１５】
レギュレータ回路３１は、ＰＭＯＳトランジスタ３０をオンするための電圧Ｖｒｅｇを、入力電圧Ｖｉｎから生成するシリーズレギュレータである。なお、入力電圧Ｖｉｎが印加される端子ＩＮと、電圧Ｖｒｅｇ（第２電圧）が印加される端子ＲＥＧとの間には、レギュレータ回路３１を安定に動作させるためのコンデンサ２５が接続されている。また、レギュレータ回路３１が生成する電圧Ｖｒｅｇの電圧レベルは、Ｖ１（例えば、１０Ｖ）であることとする。なお、レギュレータ回路３１は、いわゆる高耐圧のトランジスタ（不図示）で構成されている。
【００１６】
ＰＷＭ信号生成回路３２は、出力電圧Ｖｏｕｔを抵抗２６，２７で分圧した帰還電圧Ｖｆｂに基づいて、出力電圧Ｖｏｕｔを所定のレベルとするためのＰＷＭ信号を生成する。具体的には、ＰＷＭ信号生成回路３２は、端子ＦＢに印加された帰還電圧Ｖｆｂが低下すると、ＰＷＭ信号のＨレベルのデューティ比を増加させる。また、ＰＷＭ信号生成回路３２は、基準電圧回路５０、誤差増幅回路５１、発振回路５２、及びコンパレータ５３を含んで構成される。なお、基準電圧回路５０等の各ブロックには、端子ＧＮＤを介して接地電圧が印加される。
【００１７】
基準電圧回路５０は、例えばバンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Ｖｒｅｆを生成する。
【００１８】
誤差増幅回路５１は、基準電圧Ｖｒｅｆと端子ＦＢに印加される帰還電圧Ｖｆｂとの差を増幅する。また、誤差増幅回路５１の出力とグランドＧＮＤとの間には、端子ＲＣを介して、位相補償用のコンデンサ２４及び抵抗２８が接続されている。なお、誤差増幅回路５１の出力と端子ＲＣとが接続されたノードの電圧を、電圧Ｖｅとする。
【００１９】
発振回路（ＯＳＣ）５２は、所定周期の三角波状の発振信号Ｖｏｓｃを生成する。コンパレータ５３は、電圧Ｖｅと、発振信号Ｖｏｓｃとを比較してＰＷＭ信号を出力する。なお、ここでは、電圧Ｖｅがコンパレータ５３の非反転入力端子に入力され、発振信号Ｖｏｓｃがコンパレータ３３の反転入力端子に入力されている。このため、電圧Ｖｅのレベルが発振信号Ｖｏｓｃのレベルより高くなるとＰＷＭ信号はＨレベルとなり、電圧Ｖｅのレベルが発振信号Ｖｏｓｃのレベルより低くなるとＰＷＭ信号はＬレベルとなる。
【００２０】
また、ＰＷＭ信号生成回路３２においては、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高い場合、電圧Ｖｅは低下するためＰＷＭ信号のＨレベルのデューティ比は低下する。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低い場合、電圧Ｖｅは上昇するためＰＷＭ信号のＨレベルのデューティ比は増加する。このように、ＰＷＭ信号生成回路３２は、帰還電圧Ｖｆｂの低下に応じてＨレベルのデューティ比が増加するＰＷＭ信号を生成する。
【００２１】
レベルシフト回路３３は、ＰＷＭ信号をレベルシフトした信号Ｖｌｓを駆動回路３３に出力する。
【００２２】
駆動回路３４（被保護回路）は、Ｈレベルの信号Ｖｌｓが入力されると、ＰＭＯＳトランジスタ３０をオンし、Ｌレベルの信号Ｖｌｓが入力されると、ＰＭＯＳトランジスタ３０をオフする。
【００２３】
保護回路３５は、端子ＩＮ（第１端子）の電圧と、端子ＲＥＧ（第２端子）の電圧と差が所定値ＶＡより大きい場合、つまり、端子ＩＮ，ＲＥＧの間に過電圧が発生した場合、駆動回路３４に過電圧が印加されないよう駆動回路３４を保護する。なお、所定値ＶＡは、例えば電圧レベルＶ０（例えば、１５Ｖ）と、電圧レベルＶ１（例えば、１０Ｖ）との差（例えば、５Ｖ）より大きく、駆動回路３４が破壊される際に駆動回路３４に印加される電圧値より小さい値である。また、保護回路３５は、ＮＭＯＳトランジスタ６０、及び制御回路６１を含んで構成される。
【００２４】
ＮＭＯＳトランジスタ６０（スイッチ）は、端子ＲＥＧと駆動回路３４との間に設けられ、ソースが端子ＲＥＧに接続されている。なお、ここでは、ＮＭＯＳトランジスタ６０のドレインの電圧を電圧Ｖｘとする。
【００２５】
制御回路６１は、端子ＩＮの電圧と端子ＲＥＧの電圧と差（以下、差電圧Ｄ（＝Ｖｉｎ−Ｖｒｅｇ）とする）が、所定値ＶＡより大きいか否かを検出する。そして、制御回路６１は、差電圧Ｄが所定値ＶＡより小さい場合、ＮＭＯＳトランジスタ６０をオンし、差電圧Ｄが所定値ＶＡより大きい場合、ＮＭＯＳトランジスタ６０をオフする。
【００２６】
ここで、図２を参照しつつ、駆動回路３４及び保護回路３５の詳細について説明する。  
駆動回路３４は、直列に接続された３段のインバータ回路７０〜７２を含んで構成される。また、インバータ回路７０〜７２のそれぞれには、電源側の電圧として入力電圧Ｖｉｎが印加される。そして、ＮＭＯＳトランジスタ６０がオンしている場合、インバータ回路７０〜７２のそれぞれには、接地側の電圧として電圧Ｖｒｅｇが印加される。このような場合にＨレベルの信号Ｖｌｓがインバータ７０に入力されると、インバータ７２からは電圧レベルＶ１（例えば、１０Ｖ）の駆動信号Ｖｄｒが出力される。一方、Ｌレベルの信号Ｖｌｓがインバータ７０に入力されると、インバータ７２からは電圧レベルＶ０（例えば、１５Ｖ）の駆動信号Ｖｄｒが出力される。したがって、駆動回路３４に入力電圧Ｖｉｎ及び電圧Ｖｒｅｇが印加されている状態では、駆動回路３４は、信号ＶｌｓがＨレベルとなるとＰＭＯＳトランジスタ３０をオンし、信号ＶｌｓがＬレベルとなるとＰＭＯＳトランジスタ３０をオフする。なお、駆動回路３４に通常印加される電圧は例えば５Ｖ（１５Ｖ−１０Ｖ）であるため、インバータ回路７０〜７２のそれぞれは、いわゆる低耐圧のトランジスタ（不図示）で構成されている。
【００２７】
制御回路６１は、ツェナーダイオード８０、抵抗８１〜８３、ＮＰＮトランジスタ８４を含んで構成される。
【００２８】
ツェナーダイオード８０のカソードは、端子ＩＮに接続され、アノードは、抵抗８１，８２を介して端子ＲＥＧに接続されている。なお、ここでは、抵抗８１（第１抵抗）及び抵抗８２（第２抵抗）が接続されるノードをノードＹとする。また、ツェナーダイオード８０のツェナー電圧（降伏電圧）をＶｚとし、抵抗８１，８２のそれぞれの抵抗値をＲ１，Ｒ２とする。
【００２９】
ＮＰＮトランジスタ８４のベースはノードＹに接続され、エミッタは端子ＲＥＧに接続され、コレクタは抵抗８３を介して端子ＩＮに接続されている。また、ＮＰＮトランジスタ８４のコレクタは、ＮＭＯＳトランジスタ６０のゲートに接続されている。
【００３０】
したがって、ノードＹの電圧と端子ＲＥＧの電圧Ｖｒｅｇとの差、つまり、抵抗８２に発生する電圧Ｖｙが、ＮＰＮトランジスタ８４のしきい値Ｖｔｈより小さい場合、ＮＰＮトランジスタ８４はオフする。このため、この場合には、ＮＭＯＳトランジスタ６０はオンする。一方、電圧Ｖｙがしきい値Ｖｔｈより大きい場合には、前述とは逆に、ＮＰＮトランジスタ８４はオンし、ＮＭＯＳトランジスタ６０はオフする。なお、抵抗８３（第３抵抗）及びＮＰＮトランジスタ８４は、トランジスタ制御回路に相当する。
【００３１】
ところで、本実施形態では、ツェナー電圧Ｖｚが、電圧レベルＶ０と電圧レベルＶ１との差（例えば、５Ｖ）より大きく、所定値ＶＡよりも小さいツェナーダイオード８０を用いている。したがって、レギュレータ回路３１が電圧レベルＶ１の電圧Ｖｒｅｇを生成している通常時には、ツェナーダイオード８０はオフしている。そして、この場合の電圧Ｖｙは０Ｖであるため、ＮＭＯＳトランジスタ６０はオンしている。
【００３２】
一方、例えば、端子ＲＥＧと端子ＧＮＤとが短絡し、差電圧Ｄが所定値ＶＡとなった場合には、ツェナーダイオード８０はオンすることになる。そして、差電圧Ｄが所定値ＶＡとなる際の電圧Ｖｙは、
Ｖｙ＝（ＶＡ−Ｖｚ）×（Ｒ２／（Ｒ１＋Ｒ２））・・・（１）
となる。
【００３３】
本実施形態では、差電圧Ｄが所定値ＶＡとなった際の電圧Ｖｙが、しきい値Ｖｔｈより大きくなるように抵抗値Ｒ１，Ｒ２を設計している。したがって、この場合には、ＮＭＯＳトランジスタ６０はオフすることになる。つまり、本実施形態では、通常時にはＮＭＯＳトランジスタ６０はオンし、差電圧Ｄが所定値ＶＡとなるような異常時には、ＮＭＯＳトランジスタ６０はオフする。
【００３４】
＝＝スイッチング電源回路１０の動作＝＝
まず、図１を参照しつつ、端子ＩＮに電圧レベルＶ０の入力電圧Ｖｉｎが印加され、レギュレータ３１が電圧レベルＶ１の電圧Ｖｒｅｇを生成している通常時のスイッチング電源回路１０の動作について説明する。
【００３５】
例えば、出力電圧Ｖｏｕｔが目的レベルから低下すると、帰還電圧Ｖｆｂも低下するため、ＰＷＭ信号のＨレベルのデューティ比は増加する。通常時には、駆動回路３４には、電源側の電圧として電圧レベルＶ０の入力電圧Ｖｉｎが印加され、接地側の電圧として電圧レベルＶ１の電圧Ｖｒｅｇが印加されている。したがって、駆動回路３４は、ＰＷＭ信号のＨレベルのデューティ比の増加に応じて、ＰＭＯＳトランジスタ３０のオン期間を長くする。この結果、出力電圧Ｖｏｕｔは上昇することになる。一方、出力電圧Ｖｏｕｔが目的レベルから上昇すると、前述とは逆に、駆動回路３４はＰＭＯＳトランジスタ３０のオフ期間を長くする。このため、このような場合には出力電圧Ｖｏｕｔは低下する。このように、通常時には、スイッチング電源回路１０は、目的レベルの出力電圧Ｖｏｕｔを生成する。
【００３６】
つぎに、図１及び図３を参照しつつ、端子ＲＥＧ及び端子ＧＮＤが短絡された場合におけるスイッチング電源回路１０の動作を参照しつつ説明する。
【００３７】
例えば、時刻ｔ０に端子ＲＥＧ及び端子ＧＮＤが短絡されると、電圧Ｖｒｅｇのレベルは、電圧レベルＶ１から０Ｖへと低下する。また、この際、ＮＭＯＳトランジスタ６０はオンしているため、駆動回路３４の接地側の電圧である電圧Ｖｘのレベルも同様に低下する。
【００３８】
そして、時刻ｔ１に、電圧Ｖｒｅｇのレベルが低下して、入力電圧ＶｉｎのレベルＶ０から所定値ＶＡだけ低いレベルとなると、ＮＭＯＳトランジスタ６０はオフされる。この結果、ＮＭＯＳトランジスタ６０のドレインのノードの電圧はフローティング状態となり、電圧Ｖｘは、例えば入力電圧ＶｉｎのレベルＶ０まで上昇する。したがって、端子ＲＥＧ及び端子ＧＮＤが短絡された場合であっても、駆動回路３４に過電圧（例えば、所定値ＶＡより大きい電圧）が印加されることが防止される。なお、時刻ｔ１以降も電圧Ｖｒｅｇは低下し、最終的に０Ｖとなる。そして、時刻ｔ１以降、駆動回路３４の動作は停止されるため、スイッチング電源回路１０の動作も停止することになる。
【００３９】
以上、本実施形態のスイッチング電源回路１０について説明した。電源ＩＣ２０においては、端子ＩＮ及び端子ＲＥＧの間に過電圧が発生し、差電圧Ｄが所定値ＶＡより大きくなると、ＮＭＯＳトランジスタ６０はオフされる。このため、端子ＩＮ及び端子ＲＥＧの間に過電圧が発生した場合であっても、端子ＩＮ及び端子ＲＥＧの間に設けられた駆動回路３４は保護される。
【００４０】
また、本実施形態では、端子ＲＥＧの電圧Ｖｒｅｇが大きく低下した場合であっても、駆動回路３４の接地側の電圧が大きく低下することを防ぐことができる。
【００４１】
また、制御回路６１において抵抗８１，８２の抵抗値Ｒ１，Ｒ２を調整すれば、例えばツェナーダイオード８０を用いることなく、差電圧Ｄが所定値ＶＡより大きいか否かを検出することも可能である。しかしながら、ツェナーダイオード８０を用いず、例えば抵抗８１，８２のみで電圧Ｖｙを発生させる場合、抵抗８１，８２には、常に電流が流れ続けることになる。これに対し、本実施形態では、通常時にはツェナーダイオード８０はオフしているため、抵抗８１，８２に流れる電流値はゼロとなる。したがって、本実施形態では、消費電流を削減することができる。
【００４２】
また、通常時は、ＮＰＮトランジスタ８４はオフしているため、抵抗８３に流れる電流はゼロとなる。したがって、通常時には、保護回路３５の消費電流はゼロとなる。また、本実施形態では、ＮＭＯＳトランジスタ６０のゲート−ソース間の電圧は、正常時に例えば５Ｖであり、異常時に０Ｖであり大きく変化することは無い。したがって、ＮＭＯＳトランジスタ６０には、ゲート−ソース間の耐圧は通常で、ドレイン−ソース間の耐圧が高いＤＭＯＳ（Double-diffused MOS）トランジスタ等を用いることができる。
【００４３】
また、電圧Ｖｒｅｇは、例えば電源ＩＣ２０内部に設けられたレギュレータ回路３１により生成される。このため、通常時においては、駆動回路３４に印加される電圧はほぼ一定（例えば、５Ｖ＝１５Ｖ−１０Ｖ）となる。
【００４４】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４５】
例えば、ツェナーダイオード８０のカソードは、抵抗（不図示）を介して端子ＩＮに接続されていても良い。
【００４６】
また、本実施形態では、端子ＲＥＧと駆動回路３４との間にＮＭＯＳトランジスタ６０を設けたがこれに限られるものではない。例えば、端子ＩＮ及び駆動回路３４の間にＰＭＯＳトランジスタ（不図示）をスイッチとして設けても良い。なお、このような場合、制御回路６１の出力を反転するインバータ回路（不図示）の出力に基づいて、端子ＩＮ及び駆動回路３４の間のＰＭＯＳトランジスタをオン、オフすれば本実施形態と同様の効果を得ることができる。
【００４７】
また、端子ＲＥＧと駆動回路３４との間をオン、オフするスイッチとしては、ＮＭＯＳトランジスタ６０の代わりにトランスミッションゲート回路等を用いてよい。
【００４８】
例えば、モータ駆動ＩＣにおけるＨブリッジ回路では、ハイサイド側のスイッチング素子にＰＭＯＳトランジスタが用いられることがある。そして、ハイサイド側のＰＭＯＳトランジスタを駆動する際には、本実施形態と同様の駆動回路が用いられることがある。したがって、保護回路３５をモータ駆動ＩＣに設けることにより、本実施形態と同様に、ハイサイド側のＰＭＯＳトランジスタを駆動する回路を保護することができる。
【００４９】
また、端子ＲＥＧには、電源ＩＣ２０の外部より電圧Ｖｒｅｇが印加されていても良い。
【符号の説明】
【００５０】
１０  スイッチング電源回路
２０  電源ＩＣ
２１  ダイオード
２２  インダクタ
２３〜２５  コンデンサ
２６〜２８，８１〜８３  抵抗
３０  ＰＭＯＳトランジスタ
３１  レギュレータ回路（ＬＤＯ）
３２  ＰＷＭ信号生成回路
３３  レベルシフト回路（ＬＳ）
３４  駆動回路
３５  保護回路
５０  基準電圧回路
５１  誤差増幅回路
５２  発振回路（ＯＳＣ）
５３  コンパレータ
６０  ＮＭＯＳトランジスタ
６１  制御回路
７０〜７２  インバータ回路
８０  ツェナーダイオード
８４  ＮＰＮトランジスタ
ＩＮ，ＲＥＧ，ＳＷ，ＧＮＤ，ＲＣ，ＦＢ  端子
【図１】
2012257348.tif 000003
【図２】
2012257348.tif 000004
【図３】
2012257348.tif 000005
【図４】
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