(57)【要約】【課題】高精度で小型のＡＤコンバータを提供する。【解決手段】このＡＤコンバータは、アナログ電圧ＶｉｎをＮビットのデジタルコードＤＣに変換するものであり、メモリブロックＭＢ１〜ＭＢ（２Ｎ−１）を備える。各メモリブロックＭＢ（２ｎ−１）は、（２ｎ−１）個のＭＲＡＭ用のメモリセル１を含む。メモリセル１の記憶データを「０」にリセットした後に、アナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎを、各メモリブロックＭＢ（２ｎ−１）の（２ｎ−１）本のビット線ＢＬに分流させる。メモリブロックＭＢ１〜ＭＢ（２Ｎ−１）のメモリセル１の記憶データを読み出してデジタルコードＤＣを生成する。したがって、ラダー抵抗は不要である。【選択図】図１
2012257138.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、
第１〜第（２Ｎ−１）のメモリブロックを備え、
第（２ｎ−１）（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックは、
（２ｎ−１）本のビット線と、
それぞれ前記（２ｎ−１）本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する（２ｎ−１）個のメモリセルとを含み、
さらに、前記アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、
前記第（２ｎ−１）のメモリブロックに対応して設けられ、書込動作時に、対応の前記（２ｎ−１）本のビット線に前記アナログ電流を分流させる書込回路と、
読出動作時に、第１〜第（２Ｎ−１）のメモリブロックのメモリセルの記憶データを読み出して前記デジタルコードを生成する読出回路とを備える、ＡＤコンバータ。
【請求項２】
入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、
第１〜第（２Ｎ−１）のビット線と、
それぞれ前記第１〜第（２Ｎ−１）のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する第１〜第（２Ｎ−１）のメモリセルと、
それぞれ前記アナログ電圧に応じたレベルの第１〜第（２Ｎ−１）のアナログ電流を生成する第１〜第（２Ｎ−１）の電流発生回路とを備え、
前記第１〜第（２Ｎ−１）のアナログ電流のレベルはステップ状に順次変化し、
さらに、書込動作時に、前記第１〜第（２Ｎ−１）のビット線にそれぞれ前記第１〜第（２Ｎ−１）のアナログ電流を流す書込回路と、
読出動作時に、第１〜第（２Ｎ−１）のメモリセルの記憶データを読み出して前記デジタルコードを生成する読出回路とを備える、ＡＤコンバータ。
【請求項３】
入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、
第１〜第Ｎのメモリブロックを備え、
第ｎ（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックは、
それらの一方端が互いに接続された２ｎ−１本のビット線と、
それぞれ前記２ｎ−１本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する２ｎ−１個のメモリセルとを含み、
さらに、前記アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、
それぞれ前記第１〜第Ｎのメモリブロックに対応して設けられ、それらの一方端子が互いに接続されて前記アナログ電流を受け、それらの他方端子がそれぞれ前記第１〜第Ｎのメモリブロックのビット線の一方端に接続された第１〜第Ｎのスイッチと、
前記第１〜第Ｎのスイッチを制御して前記デジタルコードを生成する書込／読出回路とを備え、
前記書込／読出回路は、
第ｎのスイッチをオンして前記第ｎのメモリブロックの２ｎ−１本のビット線に前記アナログ電流を分流させる第１のステップと、
前記第ｎのスイッチをオフして前記第ｎのメモリブロックのメモリセルの記憶データを読み出す第２のステップと、
読み出した記憶データが前記第１の論理値である場合は前記第ｎのスイッチをオフし、読み出した記憶データが前記第２の論理値である場合は前記第ｎのスイッチをオンする第３のステップとを含み、
ｎ＝Ｎからｎ＝１まで前記第１〜第３のステップを繰り返し、前記第１〜第Ｎのスイッチの各々がオンしているかオフしているかに基いて前記デジタルコードを生成する、ＡＤコンバータ。
【請求項４】
各メモリセルは、対応のビット線の近傍に設けられた磁気抵抗素子を含む、請求項１から請求項３までのいずれかに記載のＡＤコンバータ。
【請求項５】
各メモリセルは、対応のビット線に介挿された磁気抵抗素子を含む、請求項１から請求項３までのいずれかに記載のＡＤコンバータ。
【請求項６】
各メモリセルは、対応のビット線に介挿された相変化素子を含む、請求項１から請求項３までのいずれかに記載のＡＤコンバータ。
【請求項７】
各メモリセルは、対応のビット線に介挿された強誘電体素子を含む、請求項１から請求項３までのいずれかに記載のＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＡＤコンバータに関し、特に、アナログ電圧をデジタルコードに変換するＡＤコンバータに関する。
【背景技術】
【０００２】
従来のＡＤ（Analog to Digital）コンバータは、入力されたアナログ電圧と複数の参照電圧とを比較し、比較結果に基いてデジタルコードを生成する。複数の参照電圧は、電源電圧をラダー抵抗器で分圧することによって生成される。ラダー抵抗器は、多結晶シリコン膜で形成され、直列接続された複数の抵抗素子を含む（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−７４０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなＡＤコンバータの精度を向上させるためには、ＡＤコンバータのビット数を増やすことと、ラダー抵抗器の各抵抗素子の抵抗値のバラツキを低減させることが必要である。ＡＤコンバータのビット数を２ビット増加させるためには、ラダー抵抗器の抵抗素子の数を４倍にする必要がある。また、ラダー抵抗器の各抵抗素子の抵抗値のバラツキを低減するためには、ラダー抵抗器のサイズを大きくする必要がある。したがって、従来のＡＤコンバータの精度を向上させると、レイアウト面積が大きくなると言う問題がある。  
【０００５】
それゆえに、この発明の主たる目的は、高精度で小型のＡＤコンバータを提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るＡＤコンバータは、入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、第１〜第（２Ｎ−１）のメモリブロックを備えたものである。第（２ｎ−１）（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックは、（２ｎ−１）本のビット線と、それぞれ（２ｎ−１）本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する（２ｎ−１）個のメモリセルとを含む。このＡＤコンバータは、さらに、アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、第（２ｎ−１）のメモリブロックに対応して設けられ、書込動作時に、対応の（２ｎ−１）本のビット線にアナログ電流を分流させる書込回路と、読出動作時に、第１〜第（２Ｎ−１）のメモリブロックのメモリセルの記憶データを読み出してデジタルコードを生成する読出回路とを備える。
【０００７】
また、この発明に係る他のＡＤコンバータは、入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、第１〜第（２Ｎ−１）のビット線と、それぞれ第１〜第（２Ｎ−１）のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する第１〜第（２Ｎ−１）のメモリセルと、それぞれアナログ電圧に応じたレベルの第１〜第（２Ｎ−１）のアナログ電流を生成する第１〜第（２Ｎ−１）の電流発生回路とを備えたものである。第１〜第（２Ｎ−１）のアナログ電流のレベルはステップ状に順次変化する。このＡＤコンバータは、さらに、書込動作時に、第１〜第（２Ｎ−１）のビット線にそれぞれ第１〜第（２Ｎ−１）のアナログ電流を流す書込回路と、読出動作時に、第１〜第（２Ｎ−１）のメモリセルの記憶データを読み出してデジタルコードを生成する読出回路とを備える。
【０００８】
また、この発明に係るさらに他のＡＤコンバータは、入力されたアナログ電圧を第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードに変換するＡＤコンバータであって、第１〜第Ｎのメモリブロックを備えたものである。第ｎ（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックは、それらの一方端が互いに接続された２ｎ−１本のビット線と、それぞれ２ｎ−１本のビット線に対応して設けられ、各々の記憶データが、対応のビット線に予め定められたしきい値電流を超える電流が流された場合に第１の論理値から第２の論理値に変化する２ｎ−１個のメモリセルとを含む。このＡＤコンバータは、さらに、アナログ電圧に応じたレベルのアナログ電流を生成する電流発生回路と、それぞれ第１〜第Ｎのメモリブロックに対応して設けられ、それらの一方端子が互いに接続されてアナログ電流を受け、それらの他方端子がそれぞれ第１〜第Ｎのメモリブロックのビット線の一方端に接続された第１〜第Ｎのスイッチと、第１〜第Ｎのスイッチを制御してデジタルコードを生成する書込／読出回路とを備える。この書込／読出回路は、第ｎのスイッチをオンして第ｎのメモリブロックの２ｎ−１本のビット線にアナログ電流を分流させる第１のステップと、第ｎのスイッチをオフして第ｎのメモリブロックのメモリセルの記憶データを読み出す第２のステップと、読み出した記憶データが第１の論理値である場合は第ｎのスイッチをオフし、読み出した記憶データが第２の論理値である場合は第ｎのスイッチをオンする第３のステップとを含み、ｎ＝Ｎからｎ＝１まで第１〜第３のステップを繰り返し、第１〜第Ｎのスイッチの各々がオンしているかオフしているかに基いてデジタルコードを生成する。
【発明の効果】
【０００９】
この発明に係るＡＤコンバータでは、ビット線にしきい値電流を超える電流が流された場合に記憶データが第１の論理値から第２の論理値に変化するメモリセルを利用する。したがって、ラダー抵抗器が不要となり、高精度で小型化のＡＤコンバータを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるフラッシュ型ＡＤコンバータの構成を示す回路ブロック図である。
【図２】図１に示したメモリセルの構成を示す回路図である。
【図３】図１に示した電流発生回路の構成を示す回路図である。
【図４】この発明の実施の形態２によるフラッシュ型ＡＤコンバータの構成を示す回路ブロック図である。
【図５】図４に示したメモリセルの構成を示す回路図である。
【図６】実施の形態２の変更例を示す回路図である。
【図７】実施の形態２の他の変更例を示す回路図である。
【図８】この発明の実施の形態３によるフラッシュ型ＡＤコンバータの構成を示す回路ブロック図である。
【図９】実施の形態３の変更例を示す回路ブロック図である。
【図１０】この発明の実施の形態４による逐次変換型ＡＤコンバータの構成を示す回路ブロック図である。
【図１１】実施の形態４の変更例を示す回路ブロック図である。
【発明を実施するための形態】
【００１１】
［実施の形態１］
本発明の実施の形態１によるフラッシュ型ＡＤコンバータは、図１に示すように、入力されたアナログ電圧Ｖｉｎを第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードＤＣに変換するＡＤコンバータであって、第１〜第（２Ｎ−１）のメモリブロックＭＢ１〜ＭＢ（２Ｎ−１）を備えたものである。
【００１２】
第（２ｎ−１）（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックＭＢ（２ｎ−１）は、（２ｎ−１）本のビット線ＢＬと、それぞれ（２ｎ−１）本のビット線ＢＬに対応して設けられた（２ｎ−１）個のメモリセル１とを含む。すなわち、メモリブロックＭＢ１〜ＭＢ（２Ｎ−１）のビット線ＢＬの数は、それぞれ１，２，３，４，…，（２Ｎ−２），（２Ｎ−１）本である。また、メモリブロックＭＢ１〜ＭＢ（２Ｎ−１）のメモリセル１の数は、それぞれ１，２，３，４，…，（２Ｎ−２），（２Ｎ−１）個である。各ビット線ＢＬは、図１中の上下方向に延在している。
【００１３】
また、第１〜第（２Ｎ−１）のメモリブロックＭＢ１〜ＭＢ（２Ｎ−１）に共通にワード線ＷＬとディジット線ＤＬが設けられる。ワード線ＷＬおよびディジット線ＤＬの各々は、図１中の左右方向に延在しており、各ビット線ＢＬと交差している。ワード線ＷＬおよびディジット線ＤＬとビット線ＢＬとの各交差部にメモリセル１が配置されている。
【００１４】
メモリセル１は、コンベンショナル型ＭＲＡＭ（magnetoresistive random access memory）用のメモリセルである。メモリセル１は、図２に示すように、対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続された磁気抵抗素子１０およびＮチャネルＭＯＳトランジスタ１１を含む。ＮチャネルＭＯＳトランジスタ１１のゲートは、対応のワード線ＷＬに接続される。メモリセル１は、対応のワード線ＷＬ、ディジット線ＤＬ、およびビット線ＢＬの近傍に設けられている。
【００１５】
このメモリセル１では、ビット線ＢＬおよびディジット線ＤＬの両方に電流を流して磁気抵抗素子１０に磁界を与えることにより、磁気抵抗素子１０の抵抗値を高値と低値のうちの所望の抵抗値に書き換えることが可能となっている。磁気抵抗素子１０の抵抗値が低値の状態をデータ「０」に対応付け、磁気抵抗素子１０の抵抗値を高値の状態をデータ「１」に対応付けることにより、メモリセル１に１ビットのデータを記憶させることができる。
【００１６】
ここで、メモリセル１の動作について説明する。リセット動作時は、たとえば図２中の左側から右側に向けて所定値の活性化電流ＩＡがディジット線ＤＬに流される。この状態で、たとえば図２中の下側から上側に向けてビット線ＢＬに所定のしきい値電流を越える値のリセット電流ＩＲＥが流されると、磁気抵抗素子２の抵抗値が低値にリセットされる。
【００１７】
書込動作時は、たとえば図２中の左側から右側に向けて所定値の活性化電流ＩＡがディジット線ＤＬに流される。この状態で、たとえば図２中の上側から下側に向けてビット線ＢＬに所定のしきい値電流を越える値の書込電流ＩＷが流されると、磁気抵抗素子２の抵抗値が低値から高値に書き換えられる。ただし、ビット線ＢＬに流される書込電流ＩＷの値が所定のしきい値電流よりも小さい場合は、磁気抵抗素子２の抵抗値は低値に維持される。
【００１８】
読出動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ１１がオンする。この状態で、ビット線ＢＬに所定の読出電圧ＶＲが印加され、ビット線ＢＬから磁気抵抗素子１０およびＮチャネルＭＯＳトランジスタ１１を介して接地電圧ＶＳＳのラインに読出電流ＩＲが流れる。読出電流ＩＲが所定の参照電流よりも小さい場合は、磁気抵抗素子１０の抵抗値は高値であると判定され、メモリセル１からデータ「１」が読み出される。また、読出電流ＩＲが所定の参照電流よりも大きい場合は、磁気抵抗素子１０の抵抗値は低値であると判定され、メモリセル１からデータ「０」が読み出される。
【００１９】
図１に戻って、このＡＤコンバータは、電流発生回路２、ＷＬドライバ３、ＤＬドライバ４，５、ＢＬドライバ６、センスアンプ回路７、および信号発生回路８を備える。また、このＡＤコンバータは、各メモリブロックＭＢに対応して設けられたＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＱ１と、各ビット線ＢＬに対応して設けられたＰチャネルＭＯＳトランジスタＰ２，Ｐ３およびＮチャネルＭＯＳトランジスタＱ２，Ｑ３とを備える。
【００２０】
各メモリブロックＭＢのビット線ＢＬの一方端は、対応のＮチャネルＭＯＳトランジスタＱ２，Ｑ１およびＰチャネルＭＯＳトランジスタＰ１を介して電源電圧ＶＤＤのラインに接続されとともに、ＰチャネルＭＯＳトランジスタＰ２を介して接地電圧ＶＳＳのラインに接続される。メモリブロックＭＢ（２ｎ−１）の（２ｎ−１）個のＮチャネルＭＯＳトランジスタＱ２のドレインは、ともに対応のＮチャネルＭＯＳトランジスタＱ１のソースに接続されている。
【００２１】
また、各メモリブロックＭＢのビット線ＢＬの他方端は、対応のＮチャネルＭＯＳトランジスタＱ３を介してセンスアンプ回路７に接続されるとともに、対応のＰチャネルＭＯＳトランジスタＰ３を介してＢＬドライバ６の出力ノードに接続される。電流発生回路２は、入力されたアナログ電圧Ｖｉｎに比例する値のアナログ電流Ｉｉｎを発生し、そのアナログ電流Ｉｉｎを各ＰチャネルＭＯＳトランジスタＰ１に流す。
【００２２】
電流発生回路２は、図３に示すように、演算増幅器１２、ＰチャネルＭＯＳトランジスタ１３および抵抗素子１４を含む。ＰチャネルＭＯＳトランジスタ１３および抵抗素子１４は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。演算増幅器１２の非反転入力端子（＋端子）はアナログ電圧Ｖｉｎを受け、その反転入力端子（−端子）はＰチャネルＭＯＳトランジスタ１３のドレイン（ノードＮ１３）に接続され、その出力端子はＰチャネルＭＯＳトランジスタ１３のゲートに接続される。
【００２３】
演算増幅器１２は、ノードＮ１３の電圧がアナログ電圧Ｖｉｎに一致するように、ＰチャネルＭＯＳトランジスタ１３のゲート電圧ＶＢを制御する。抵抗素子１４の抵抗値をＲとすると、ＰチャネルＭＯＳトランジスタ１３および抵抗素子１４に流れる電流ＩはＩ＝Ｖｉｎ／Ｒとなる。
【００２４】
図１に戻って、ＰチャネルＭＯＳトランジスタ１３のゲート電圧ＶＢは、各ＰチャネルＭＯＳトランジスタＰ１のゲートに与えられる。したがって、各ＰチャネルＭＯＳトランジスタＰ１には、アナログ電圧Ｖｉｎに比例する値のアナログ電流Ｉｉｎが流れる。
【００２５】
各ＮチャネルＭＯＳトランジスタＱ１のゲートは、スタート信号ＳＴを受ける。スタート信号ＳＴが非活性化レベルの「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ１がオフし、アナログ電流Ｉｉｎが遮断される。スタート信号ＳＴが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１がオンし、各メモリブロックＭＢにアナログ電流Ｉｉｎが流される。
【００２６】
第（２ｎ−１）のメモリブロックＭＢ（２ｎ−１）に流されたアナログ電流Ｉｉｎは、（２ｎ−１）本のビット線ＢＬに分流される。各ビット線ＢＬに流れる書込電流ＩＷは、ＩＷ＝Ｉｉｎ／（２ｎ−１）となる。したがって、各ビット線ＢＬに流れる書込電流ＩＷは、メモリブロックＭＢ１で最大値Ｉｉｎとなり、ｎが増大すると減少し、メモリブロックＭＢ（２Ｎ−１）で最小値Ｉｉｎ／（２Ｎ−１）となる。
【００２７】
ＷＬドライバ３は、読出動作時に、ワード線ＷＬを非選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベルに立ち上げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオンさせる。これにより、磁気抵抗素子１０の抵抗値の読出が可能となる。ＤＬドライバ４，５は、リセット動作時および書込動作時の各々において、ディジット線ＤＬに活性化電流ＩＡを流す。
【００２８】
トランジスタＰ２，Ｐ３，Ｑ２，Ｑ３のゲートは、ともにリセット信号ＲＥを受ける。リセット動作時は、リセット信号ＲＥが活性化レベルの「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフするとともにＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオンする。これにより、各ビット線ＢＬの一方端は対応のＰチャネルＭＯＳトランジスタＰ２を介して接地電圧ＶＳＳのラインに接続され、その他方端は対応のＰチャネルＭＯＳトランジスタＰ３を介してＢＬドライバ６の出力ノードに接続される。ＢＬドライバ６は、リセット動作時に、各ビット線ＢＬにリセット電流ＩＲＥを流して各磁気抵抗素子１０の抵抗値を低値にリセットする。
【００２９】
また、書込動作時および読出動作時は、リセット信号ＲＥが非活性化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオンするとともに、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフする。これにより、各ビット線ＢＬの一方端は対応のトランジスタＱ２，Ｑ１，Ｐ１を介して電源電圧ＶＤＤのラインに接続され、その他方端は対応のＮチャネルＭＯＳトランジスタＱ３を介してセンスアンプ回路７に接続される。
【００３０】
センスアンプ回路７は、書込動作時は、各ビット線ＢＬの他方端（図１中では下端）を接地電圧ＶＳＳのラインに接続し、読出動作時は、各ビット線ＢＬを介して各メモリセルＭＣの磁気抵抗素子１０の抵抗値が低値であるか高値であるかを判定する。
【００３１】
また、センスアンプ回路７は、その判定結果に基いて、第１〜第（２Ｎ−１）のデータ信号Ｄ１〜Ｄ（２Ｎ−１）を生成する。第１〜第（２Ｎ−１）のデータ信号Ｄ１〜Ｄ（２Ｎ−１）は、それぞれ第１〜第（２Ｎ−１）のメモリブロックＭＢ１〜ＭＢ（２Ｎ−１）に対応している。センスアンプ回路７は、磁気抵抗素子１０の抵抗値が低値から高値に変化したメモリブロックＭＢに対応するデータ信号Ｄをたとえば「１」とし、磁気抵抗素子１０の抵抗値が低値のまま変化していないメモリブロックＭＢに対応するデータ信号Ｄをたとえば「０」とする。したがって、第１〜第（２Ｎ−１）のデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）は、たとえば１１１１００…０となり、温度計コードとなる。
【００３２】
信号発生回路８は、センスアンプ回路７で生成されたデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）を温度計コード変換して、第１〜第Ｎのデータ信号ＤＢ１〜ＤＢＮを有するデータコードＤＣを生成する。
【００３３】
次に、このＡＤコンバータの動作について簡単に説明する。まず、リセット信号ＲＥが活性化レベルの「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオフするとともにＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオンする。また、ＤＬドライバ４，５によってディジット線ＤＬに活性化電流ＩＡが流されるとともに、ＢＬドライバ６によって各ビット線ＢＬにリセット電流ＩＲＥが流されて、各メモリセル１の磁気抵抗素子１０の抵抗値が低値にリセットされる。
【００３４】
書込動作時は、リセット信号ＲＥが非活性化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオンするとともにＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフする。また、ＤＬドライバ４，５によってディジット線ＤＬに活性化電流ＩＡが流されるとともに、スタート信号ＳＴが活性化レベルの「Ｈ」レベルに立ち上げられ、入力されたアナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎが各メモリブロックＭＢに流される。
【００３５】
第１のメモリブロックＭＢ１では１本のビット線ＢＬにアナログ電流Ｉｉｎが流れ、第２のメモリブロックＭＢ２ではアナログ電流Ｉｉｎが２本のビット線ＢＬに分流され、第（２Ｎ−１）のメモリブロックＭＢ（２Ｎ−１）ではアナログ電流Ｉｉｎは（２Ｎ−１）本のビット線ＢＬに分流される。
【００３６】
アナログ電流Ｉｉｎのレベルに応じた数のメモリブロック（たとえばＭＢ１〜ＭＢ４）において、ビット線ＢＬに流れる電流がしきい値電流を超え、各メモリセル１の磁気抵抗素子１０の抵抗値が低値から高値に書き換えられる。残りのメモリブロック（この場合はＭＢ５〜ＭＢ（２Ｎ−１））では、ビット線ＢＬに流れる電流がしきい値電流を超えず、各メモリセル１の磁気抵抗素子１０の抵抗値は低値に維持される。
【００３７】
読出動作時は、リセット信号ＲＥが非活性化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ２，Ｑ３がオンするとともにＰチャネルＭＯＳトランジスタＰ２，Ｐ３がオフする。また、スタート信号ＳＴが非活性化レベルの「Ｌ」レベルに立ち下げられる。これにより、各トランジスタＱ１がオフし、各メモリブロックＭＢに対するアナログ電流Ｉｉｎの供給が停止される。また、ＤＬドライバ４，５によって、ディジット線ＤＬがたとえば電源電圧ＶＤＤに維持され、ディジット線ＤＬに対する電流の供給が停止される。
【００３８】
次に、ＷＬドライバ３によって、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、各メモリセル１のＮチャネルＭＯＳトランジスタ１１がオンする。また、センスアンプ回路７によって各磁気抵抗素子１０の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第１〜第（２Ｎ−１）のデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）が生成される。メモリブロックＭＢ１〜ＭＢ４の磁気抵抗素子１０の抵抗値が低値から高値に変換されたとすると、データ信号ＤＡ１〜ＤＡ（２Ｎ−１）は１１１１００…０となる。
【００３９】
このデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）＝１１１１００…０は、信号発生回路８によって温度計コード変換されて、データ信号ＤＢ１〜ＤＢＮ＝０…０１００を有するデータコードＤＣとなる。
【００４０】
この実施の形態１では、ビット線ＢＬにしきい値電流を超える電流が流された場合に記憶データが「０」から「１」に変化するコンベンショナル型ＭＲＡＭ用のメモリセル１を利用する。したがって、ラダー抵抗器が不要となり、高精度で小型化のＡＤコンバータを実現することができる。
【００４１】
なお、この実施の形態１では、全ての磁気抵抗素子１０の抵抗値が低値であるか高値であるかを判定したが、これに限るものではなく、各メモリブロックＭＢにおいて１つの磁気抵抗素子１０を代表的に選択し、選択した磁気抵抗素子１０の抵抗値を判定してもよい。この場合は、読出動作の迅速化を図ることができる。
【００４２】
［実施の形態２］
図４は、この発明の実施の形態２によるフラッシュ型ＡＤコンバータの構成を示す回路ブロック図であって、図１と対比される図である。図４において、このＡＤコンバータが図１のＡＤコンバータと異なる点は、トランジスタＰ２，Ｐ３，Ｑ２，Ｑ３、ディジット線ＤＬ、ＤＬドライバ４，５、およびＢＬドライバ６が除去され、メモリセル１がメモリセル１５で置換され、ソース線ＳＬおよびリセットドライバ１８が追加されている点である。
【００４３】
ソース線ＳＬは、全メモリセル１５に共通に設けられ、リセットドライバ１８の出力ノードに接続されている。リセットドライバ１８は、リセット動作時は、電源電圧ＶＤＤよりも高いリセット電圧ＶＲＥをソース線ＳＬに印加し、書込動作時および読出動作時は接地電圧ＶＳＳをソース線ＳＬに与える。
【００４４】
メモリセル１５は、ＳＴＴ（spin torque transfer switching）型ＭＲＡＭ用のメモリセルである。メモリセル１５は、図５に示すように、磁気抵抗素子１６およびＮチャネルＭＯＳトランジスタ１７を含む。磁気抵抗素子１６は、ビット線ＢＬに介挿されている。すなわち、ビット線ＢＬは上下に２分割され、磁気抵抗素子１６の一方端子は上側のビット線ＢＬａを介してＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他方端子は下側のビット線ＢＬｂを介してセンスアンプ回路７に接続される。ＮチャネルＭＯＳトランジスタ１７は、磁気抵抗素子１６の一方端子とソース線ＳＬとの間に接続され、そのゲートはワード線ＷＬに接続される。
【００４５】
このメモリセル１５では、十分に大きなリセット電流ＩＲＥをビット線ＢＬに流すことにより磁気抵抗素子１６の抵抗値を低値にリセットすることができる。また、このメモリセル１５では、リセット電流ＩＲＥよりも小さく、かつ所定のしきい値電流よりも大きな値の書込電流ＩＷをビット線ＢＬに流すことにより、磁気抵抗素子１６の抵抗値を低値から高値に書き換えることができる。磁気抵抗素子１６の抵抗値が低値の状態をデータ「０」に対応付け、磁気抵抗素子１６の抵抗値が高値の状態をデータ「１」に対応付けることにより、メモリセル１５に１ビットのデータを記憶させることができる。
【００４６】
ここで、メモリセル１５の動作について説明する。リセット動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ１７がオンする。この状態で、リセット電圧ＶＲＥがソース線ＳＬに印加され、ソース線ＳＬからＮチャネルＭＯＳトランジスタ１７、磁気抵抗素子１６、下側のビット線ＢＬｂを介して接地電圧ＶＳＳのラインにリセット電流ＩＲＥが流される。これにより、磁気抵抗素子１６の抵抗値は低値にリセットされる。
【００４７】
書込動作時は、ワード線ＷＬが非選択レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ１７がオフする。この状態で、上側のビット線ＢＬａから磁気抵抗素子１６を介して下側のビット線ＢＬｂに、所定のしきい値電流を越える値の書込電流ＩＷが流されると、磁気抵抗素子１６の抵抗値が低値から高値に書き換えられる。ただし、ビット線ＢＬに流される書込電流ＩＷの値が所定のしきい値電流よりも小さい場合は、磁気抵抗素子１６の抵抗値は低値に維持される。
【００４８】
読出動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ１７がオンする。また、ソース線ＳＬに接地電圧ＶＳＳが与えられる。この状態で、下側のビット線ＢＬｂに所定の読出電圧ＶＲが印加され、ビット線ＢＬｂから磁気抵抗素子１６およびＮチャネルＭＯＳトランジスタ１７を介してソース線ＳＬに読出電流ＩＲが流れる。読出電流ＩＲが所定の参照電流よりも小さい場合は、磁気抵抗素子１６の抵抗値は高値であると判定され、メモリセル１５からデータ「１」が読み出される。また、読出電流ＩＲが所定の参照電流よりも大きい場合は、磁気抵抗素子１６の抵抗値は低値であると判定され、メモリセル１５からデータ「０」が読み出される。
【００４９】
次に、このＡＤコンバータの動作について簡単に説明する。リセット動作時は、スタート信号ＳＴが「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタＱ１がオフされる。また、ＷＬドライバ３によってワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、各メモリセル１５のＮチャネルＭＯＳトランジスタ１７がオンする。この状態で、リセットドライバ１８によってソース線ＳＬにリセット電圧ＶＲＥが印加され、ソース線ＳＬからＮチャネルＭＯＳトランジスタ１７、磁気抵抗素子１６、ビット線ＢＬｂ、およびセンスアンプ回路７を介して接地電圧ＶＳＳのラインにリセット電流ＩＲＥが流される。これにより、全てのメモリセル１５の磁気抵抗素子１６の抵抗値は低値にリセットされる。
【００５０】
書込動作時は、リセットドライバ１８によってソース線ＳＬに接地電圧ＶＳＳが与えられる。また、スタート信号ＳＴが活性化レベルの「Ｈ」レベルに立ち上げられ、入力されたアナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎが各メモリブロックＭＢに流される。アナログ電流Ｉｉｎのレベルに応じた数のメモリブロック（たとえばＭＢ１〜ＭＢ４）において、ビット線ＢＬに流れる電流がしきい値電流を超え、各メモリセル１５の磁気抵抗素子１６の抵抗値が低値から高値に書き換えられる。残りのメモリブロック（この場合はＭＢ５〜ＭＢ（２Ｎ−１））では、ビット線ＢＬに流れる電流がしきい値電流を超えず、各メモリセル１５の磁気抵抗素子１６の抵抗値は低値に維持される。
【００５１】
読出動作時は、スタート信号ＳＴが非活性化レベルの「Ｌ」レベルに立ち下げられる。これにより、各トランジスタＱ１がオフし、各メモリブロックＭＢに対するアナログ電流Ｉｉｎの供給が停止される。また、リセットドライバ１８によってソース線ＳＬに接地電圧ＶＳＳが与えられる。次に、ＷＬドライバ３によって、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、各メモリセル１５のＮチャネルＭＯＳトランジスタ１７がオンする。また、センスアンプ回路７によって各磁気抵抗素子１６の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第１〜第（２Ｎ−１）のデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）が生成される。メモリブロックＭＢ１〜ＭＢ４の磁気抵抗素子１６の抵抗値が低値から高値に変換されたとすると、データ信号ＤＡ１〜ＤＡ（２Ｎ−１）は１１１１００…０となる。
【００５２】
このデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）＝１１１１００…０は、信号発生回路８によって温度計コード変換されて、データ信号ＤＢ１〜ＤＢＮ＝０…０１００を有するデータコードＤＣとなる。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００５３】
図６は、実施の形態２の変更例を示す回路図であって、図５と対比される図である。図６において、このＡＤコンバータでは、メモリセル１５がメモリセル２０で置換される。メモリセル２０は、ＰＲＡＭ（phase change ＲＡＭ：相変化メモリ）用のメモリセルである。メモリセル２０は、相変化素子２１およびＮチャネルＭＯＳトランジスタ２２を含む。
【００５４】
相変化素子２１は、ＧＳＴ（ＧｅＳｂＴｅ）層を含む。相変化素子２１にしきい値電流を超える電流を流してＧＳＴ層を６００℃以上に加熱するとＧＳＴ層が溶融する。ＧＴＳ層は、冷却のさせ方によって抵抗値が変わる。相変化素子２１に流す電流をゆっくりと低下させてＧＳＴ層をゆっくり冷やすと、ＧＳＴ層は低抵抗値の結晶状態になり、相変化素子２１の抵抗値は低値になる。逆に、相変化素子２１に流す電流を急激に低下させてＧＳＴ層を急激に冷やすと、ＧＳＴ層は高抵抗値のアモルファス状態になり、相変化素子２１の抵抗値は高値になる。したがって、相変化素子２１の抵抗値が低値の状態をデータ「０」に対応付け、相変化素子２１の抵抗値が高値の状態をデータ「１」に対応付けることにより、メモリセル２０に１ビットのデータを記憶させることができる。
【００５５】
相変化素子２１は、ビット線ＢＬに介挿されている。すなわち、ビット線ＢＬは上下に２分割され、相変化素子２１の一方端子は上側のビット線ＢＬａを介してＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他方端子は下側のビット線ＢＬｂを介してセンスアンプ回路７に接続される。ＮチャネルＭＯＳトランジスタ２２は、相変化素子２１の一方端子とソース線ＳＬとの間に接続され、そのゲートはワード線ＷＬに接続される。
【００５６】
リセット動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２２がオンする。この状態で、リセットドライバ１８により、ソース線ＳＬからＮチャネルＭＯＳトランジスタ２２、相変化素子２１、下側のビット線ＢＬｂ、およびセンスアンプ回路７を介して接地電圧ＶＳＳのラインに、所定のしきい値電流を超える値のリセット電流ＩＲＥが流され、リセット電流ＩＲＥはゆっくり低下する。これにより、相変化素子２１の抵抗値は低値にリセットされる。
【００５７】
書込動作時は、ソース線ＳＬに接地電圧ＶＳＳが与えられる。また、ワード線ＷＬが非選択レベルの「Ｌ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２２がオフする。この状態で、上側のビット線ＢＬａから相変化素子２１を介して下側のビット線ＢＬｂに、所定のしきい値電流を越える値の書込電流ＩＷが流されて書込電流ＩＷが急激に低下すると、相変化素子１６の抵抗値が低値から高値に書き換えられる。ただし、ビット線ＢＬに流される書込電流ＩＷの値が所定のしきい値電流よりも小さい場合は、相変化素子２１の抵抗値は低値に維持される。
【００５８】
読出動作時は、ソース線ＳＬに接地電圧ＶＳＳが与えられる。また、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２２がオンする。この状態で、センスアンプ回路７により、下側のビット線ＢＬｂに所定の読出電圧ＶＲが印加され、ビット線ＢＬｂから相変化素子２１およびＮチャネルＭＯＳトランジスタ２２を介してソース線ＳＬに読出電流ＩＲが流れる。読出電流ＩＲが所定の参照電流よりも小さい場合は、相変化素子２１の抵抗値は高値であると判定され、読出電流ＩＲが所定の参照電流よりも大きい場合は、相変化素子２２の抵抗値は低値であると判定される。他の構成および動作は、図４のＡＤコンバータと同じであるので、その説明は繰り返さない。
【００５９】
図７は、実施の形態２の他の変更例を示す回路図であって、図５と対比される図である。図７において、このＡＤコンバータでは、メモリセル１５がメモリセル２５で置換される。メモリセル２５は、ＦｅＲＡＭ（Ferroelectric ＲＡＭ：強誘電体化メモリ）用のメモリセルである。メモリセル２５は、抵抗素子２６、強誘電体素子２７、およびＮチャネルＭＯＳトランジスタ２８を含む。
【００６０】
抵抗素子２６は、ビット線ＢＬに介挿されている。すなわち、ビット線ＢＬは上下に２分割され、抵抗素子２６の一方端子は上側のビット線ＢＬａを介してＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他方端子は下側のビット線ＢＬｂを介してセンスアンプ回路７に接続される。強誘電体素子２７は、抵抗素子２６に並列接続される。ＮチャネルＭＯＳトランジスタ２８は、抵抗素子２６の一方端子とソース線ＳＬとの間に接続され、そのゲートはワード線ＷＬに接続される。
【００６１】
強誘電体素子２７は、ＰＺＴ（チタン酸ジルコン酸鉛）結晶層のような強誘電体層を含む。強誘電体層は、第１分極状態と第２分極状態を有する。このメモリセル２５では、ビット線ＢＬに所定のしきい値電流よりも大きな値の正電流または負電流を流すことにより、強誘電体素子２７を第１分極状態または第２分極状態に書き換えることが可能となっている。強誘電体素子２７が第１分極状態である場合をデータ「０」に対応付け、強誘電体素子２７が第２分極状態である場合をデータ「１」に対応付けることにより、メモリセル２５に１ビットのデータを記憶させることができる。
【００６２】
リセット動作時は、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２８がオンする。この状態で、リセットドライバ１８によってソース線ＳＬに負のリセット電圧ＶＲＥが印加され、ソース線ＳＬからＮチャネルＭＯＳトランジスタ２８、抵抗素子２６、下側のビット線ＢＬｂ、およびセンスアンプ回路７を介して接地電圧ＶＳＳのラインに、所定のしきい値電流を超える値の負のリセット電流ＩＲＥが流される。これにより、抵抗素子２６の端子間に負電圧が発生し、その負電圧によって強誘電体素子２７が第１分極状態にリセットされる。
【００６３】
書込動作時は、ソース線ＳＬに接地電圧ＶＳＳが与えられる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ２８がオフする。この状態で、上側のビット線ＢＬａから相変化素子２１を介して下側のビット線ＢＬｂに、所定のしきい値電流を越える値の書込電流ＩＷが流されると、抵抗素子２６の端子間に正電圧が発生し、その正電圧によって強誘電体素子２７が第１分極状態から第２分極状態に書き換えられる。ただし、ビット線ＢＬに流される書込電流ＩＷの値が所定のしきい値電流よりも小さい場合は、強誘電体素子２７は第１分極状態に維持される。
【００６４】
読出動作時は、ソース線ＳＬに接地電圧ＶＳＳが与えられる。ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２８がオンする。この状態で、センスアンプ回路７により、下側のビット線ＢＬｂに所定の読出電圧ＶＲが印加され、ビット線ＢＬｂから抵抗素子２６および強誘電体素子２７の並列接続体とＮチャネルＭＯＳトランジスタ２８とを介してソース線ＳＬに読出電流ＩＲが流れる。
【００６５】
このとき、強誘電体素子２７が第２分極状態に書き換えられている場合は、強誘電体素子２７を第１分極状態に書き換えるための電流が流れる。一方、強誘電体素子２７が第１分極状態に維持されている場合は、強誘電体素子２７を第１分極状態に書き換えるための電流は流れない。したがって、読出電流ＩＲが所定の参照電流よりも小さい場合は、強誘電体素子は第１分極状態に維持されていたと判定され、読出電流ＩＲが所定の参照電流を超えた場合は、強誘電体素子２７が第２分極状態に書き換えられていたと判定される。他の構成および動作は、図４のＡＤコンバータと同じであるので、その説明は繰り返さない。
【００６６】
［実施の形態３］
本発明の実施の形態３によるフラッシュ型ＡＤコンバータは、図８に示すように、入力されたアナログ電圧Ｖｉｎを第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードＤＣに変換するＡＤコンバータであって、第１〜第（２Ｎ−１）のビット線ＢＬ１〜ＢＬ（２Ｎ−１）と、それぞれビット線ＢＬ１〜ＢＬ（２Ｎ−１）に対応して設けられた（２Ｎ−１）個のメモリセル１とを含む。各ビット線ＢＬは、図８中の上下方向に延在している。
【００６７】
また、（２Ｎ−１）個のメモリセル１に共通にワード線ＷＬとディジット線ＤＬが設けられる。ワード線ＷＬおよびディジット線ＤＬの各々は、図１中の左右方向に延在しており、各ビット線ＢＬと交差している。ワード線ＷＬおよびディジット線ＤＬとビット線ＢＬとの各交差部にメモリセル１が配置されている。メモリセル１の構成および動作は、図２で示した通りである。
【００６８】
また、このＡＤコンバータは、各ビット線ＢＬに対応して設けられたＮチャネルＭＯＳトランジスタＱ１と、それぞれ第１〜第（２Ｎ−１）のビット線ＢＬ１〜ＢＬ（２Ｎ−１）に対応して設けられた第１〜第（２Ｎ−１）のトランジスタブロックＴＢ１〜ＴＢ（２Ｎ−１）とを備える。
【００６９】
トランジスタブロックＴＢ（２ｎ−１）（ただし、ｎは１からＮまでのいずれかの整数である）は、並列接続された（２ｎ−１）個のＰチャネルＭＯＳトランジスタＰ１を含む。すなわち、トランジスタブロックＴＢ１〜ＴＢ（２Ｎ−１）のＰチャネルＭＯＳトランジスタＰ１の数は、それぞれ１，２，３，４，…，（２Ｎ−２），（２Ｎ−１）個である。ＰチャネルＭＯＳトランジスタＰ１のソースは電源電圧ＶＤＤを受け、そのドレインは対応のＮチャネルＭＯＳトランジスタＱ１およびビット線ＢＬ（２ｎ−１）を介してセンスアンプ回路７に接続される。
【００７０】
なお、このＡＤコンバータにも、図１で示したトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３が各ビット線ＢＬに設けられ、全ビット線ＢＬに共通にＢＬドライバ６が設けられているが、図面および説明の簡単化のため、それらの図示は省略されている。
【００７１】
このＡＤコンバータは、さらに、電流発生回路２、ＷＬドライバ３、ＤＬドライバ４，５、センスアンプ回路７、および信号発生回路８を備える。電流発生回路２は、入力されたアナログ電圧Ｖｉｎに比例する値のアナログ電流Ｉｉｎを発生し、そのアナログ電流Ｉｉｎを各ＰチャネルＭＯＳトランジスタＰ１に流す。したがって、トランジスタブロックＴＢ（２ｎ−１）は、アナログ電流Ｉｉｎの（２ｎ−１）倍の電流（２ｎ−１）Ｉｉｎを流す。
【００７２】
各ＮチャネルＭＯＳトランジスタＱ１のゲートは、スタート信号ＳＴを受ける。スタート信号ＳＴが非活性化レベルの「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ１がオフし、アナログ電流（２ｎ−１）が遮断される。スタート信号ＳＴが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１がオンし、ビット線ＢＬ（２ｎ−１）にアナログ電流（２ｎ−１）が流される。したがって、各ビット線ＢＬに流れる書込電流ＩＷは、ビット線ＢＬ１で最小値Ｉｉｎとなり、ｎが増大すると増大し、ビット線ＢＬ（２Ｎ−１）で最大値（２Ｎ−１）Ｉｉｎとなる。
【００７３】
ＷＬドライバ３は、読出動作時に、ワード線ＷＬを非選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベルに立ち上げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオンさせる。これにより、磁気抵抗素子１０の抵抗値の読出が可能となる。ＤＬドライバ４，５は、リセット動作時および書込動作時の各々において、ディジット線ＤＬに活性化電流ＩＡを流す。
【００７４】
センスアンプ回路７は、書込動作時は、各ビット線ＢＬの他方端（図１中では下端）を設定電圧ＶＳＳのラインに接続し、読出動作時は、各ビット線ＢＬを介して各メモリセルＭＣの磁気抵抗素子１０の抵抗値が低値であるか高値であるかを判定する。
【００７５】
また、センスアンプ回路７は、その判定結果に基いて、第１〜第（２Ｎ−１）のデータ信号Ｄ１〜Ｄ（２Ｎ−１）を生成する。第１〜第（２Ｎ−１）のデータ信号Ｄ１〜Ｄ（２Ｎ−１）は、それぞれ第（２Ｎ−１）〜第１のビット線ＢＬ（２Ｎ−１）〜ＢＬ１に対応している。センスアンプ回路７は、磁気抵抗素子１０の抵抗値が低値から高値に変化したメモリセル１に対応するデータ信号Ｄをたとえば「１」とし、磁気抵抗素子１０の抵抗値が低値のまま変化していないメモリセル１に対応するデータ信号Ｄをたとえば「０」とする。したがって、第１〜第（２Ｎ−１）のデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）は、たとえば１１１１００…０となり、温度計コードとなる。
【００７６】
信号発生回路８は、センスアンプ回路７で生成されたデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）を温度計コード変換して、第１〜第Ｎのデータ信号ＤＢ１〜ＤＢＮを有するデータコードＤＣを生成する。
【００７７】
次に、このＡＤコンバータの動作について簡単に説明する。まず、図示しないＢＬドライバにより、各ビット線ＢＬにリセット電流ＩＲＥが流されて、各メモリセル１の磁気抵抗素子１０の抵抗値が低値にリセットされる。書込動作時は、ＤＬドライバ４，５によってディジット線ＤＬに活性化電流ＩＡが流される。また、スタート信号ＳＴが活性化レベルの「Ｈ」レベルに立ち上げられ、入力されたアナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎが各ＰチャネルＭＯＳトランジスタＰ１に流される。
【００７８】
第１のビット線ＢＬ１にはアナログ電流Ｉｉｎが流れ、第２のビット線ＢＬ２にはアナログ電流２Ｉｉｎが流れ、第（２Ｎ−１）のビット線ＢＬ（２Ｎ−１）にはアナログ電流（２Ｎ−１）が流れる。
【００７９】
アナログ電流Ｉｉｎのレベルに応じた数のビット線（たとえばＢＬ（２Ｎ−１）〜ＢＬ（２Ｎ−４））において、ビット線ＢＬに流れる電流がしきい値電流を超え、各メモリセル１の磁気抵抗素子１０の抵抗値が低値から高値に書き換えられる。残りのメモリブロック（この場合はＢＬ（２Ｎ−５）〜ＢＬ１）では、ビット線ＢＬに流れる電流がしきい値電流を超えず、各メモリセル１の磁気抵抗素子１０の抵抗値は低値に維持される。
【００８０】
読出動作時は、スタート信号ＳＴが非活性化レベルの「Ｌ」レベルに立ち下げられる。これにより、各トランジスタＱ１がオフし、各ビット線ＢＬに対するアナログ電流Ｉｉｎの供給が停止される。また、ＤＬドライバ４，５によって、ディジット線ＤＬがたとえば電源電圧ＶＤＤに維持され、ディジット線ＤＬに対する電流の供給が停止される。
【００８１】
次に、ＷＬドライバ３によって、ワード線ＷＬが選択レベルの「Ｈ」レベルに立ち上げられ、各メモリセル１のＮチャネルＭＯＳトランジスタ１１がオンする。また、センスアンプ回路７によって各磁気抵抗素子１０の抵抗値が低値であるか高値であるかが判定され、その判定結果に基いて第１〜第（２Ｎ−１）のデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）が生成される。ビット線ＢＬ（２Ｎ−１）〜ＢＬ（２Ｎ−４）の磁気抵抗素子１０の抵抗値が低値から高値に変換されたとすると、データ信号ＤＡ１〜ＤＡ（２Ｎ−１）は１１１１００…０となる。
【００８２】
このデータ信号ＤＡ１〜ＤＡ（２Ｎ−１）＝１１１１００…０は、信号発生回路８によって温度計コード変換されて、データ信号ＤＢ１〜ＤＢＮ＝０…０１００を有するデータコードＤＣとなる。この実施の形態３でも、実施の形態１と同じ効果が得られる。
【００８３】
なお、第１〜第（２Ｎ−１）トランジスタブロックＴＢ１〜ＴＢ（２Ｎ−１）をそれぞれ第１〜第（２Ｎ−１）のＰチャネルＭＯＳトランジスタで置換してもよい。第１〜第（２Ｎ−１）のＰチャネルＭＯＳトランジスタのサイズ（すなわち電流駆動能力）は、それぞれ第１のＰチャネルＭＯＳトランジスタのサイズの１倍〜（２Ｎ−１）倍に設定される。
【００８４】
また、図９に示すように、メモリセル１をＳＴＴ型ＭＲＡＭ用のメモリセル１５で置換してもよい。この場合は、ディジット線ＤＬおよびＤＬドライバ４，５は不要となる。さらに、メモリセル１５をＰＲＡＭ用のメモリセル２０で置換してもよいし、メモリセル１５をＦｅＲＡＭ用のメモリセル２５で置換してもよい。なお、図９では、図面の簡単化のため、ソース線ＳＬおよびリセットドライバ１８の図示は省略されている。
【００８５】
［実施の形態４］
本発明の実施の形態４による逐次変換型ＡＤコンバータは、図１０に示すように、入力されたアナログ電圧Ｖｉｎを第１〜第Ｎ（ただし、Ｎは２以上の整数である）のデータ信号を有するデジタルコードＤＣに変換するＡＤコンバータであって、第１〜第ＮのメモリブロックＭＢ１〜ＭＢＮを備えたものである。
【００８６】
第ｎ（ただし、ｎは１からＮまでのいずれかの整数である）のメモリブロックＭＢｎは、２ｎ−１本のビット線ＢＬと、それぞれ２ｎ−１本のビット線ＢＬに対応して設けられた２ｎ−１個のメモリセル１とを含む。すなわち、メモリブロックＭＢ１〜ＭＢＮのビット線ＢＬの数は、それぞれ１，２，４，８，…，２Ｎ−２，２Ｎ−１本である。また、メモリブロックＭＢ１〜ＭＢＮのメモリセル１の数は、それぞれ１，２，４，８，…，２Ｎ−２，２Ｎ−１個である。各ビット線ＢＬは、図１中の上下方向に延在している。メモリブロックＭＢｎの２ｎ−１本のビット線ＢＬの一方端（図１では上端）は、互いに接続されている。
【００８７】
また、第１〜第ＮのメモリブロックＭＢ１〜ＭＢＮに共通にワード線ＷＬとディジット線ＤＬが設けられる。ワード線ＷＬおよびディジット線ＤＬの各々は、図１中の左右方向に延在しており、各ビット線ＢＬと交差している。ワード線ＷＬおよびディジット線ＤＬとビット線ＢＬとの各交差部にメモリセル１が配置されている。メモリセル１の構成および動作は、図２で示した通りである。
【００８８】
このＡＤコンバータは、さらに、それぞれメモリブロックＭＢ１〜ＭＢＮに対応して設けられたＮチャネルＭＯＳトランジスタＴ１〜ＴＮを備える。メモリブロックＭＢ１〜ＭＢＮのビット線ＢＬの一方端は、それぞれＮチャネルＭＯＳトランジスタＴ１〜ＴＮのソースに接続され、ＮチャネルＭＯＳトランジスタＴ１〜ＴＮのドレインは互いに接続される。ＮチャネルＭＯＳトランジスタＴ１〜ＴＮのゲートは、センスアンプ回路７からそれぞれ制御信号φ１〜φＮを受ける。ＮチャネルＭＯＳトランジスタＴ１〜ＴＮは、第１〜第Ｎのスイッチを構成する。
【００８９】
なお、このＡＤコンバータにも、図１で示したトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３が各ビット線ＢＬに設けられ、全ビット線ＢＬに共通にＢＬドライバ６が設けられているが、図面および説明の簡単化のため、それらの図示は省略されている。
【００９０】
また、このＡＤコンバータは、さらに、ＮチャネルＭＯＳトランジスタＱ１、ＰチャネルＭＯＳトランジスタＰ１、電流発生回路２、ＷＬドライバ３、ＤＬドライバ４，５、センスアンプ回路７、および信号発生回路８を備える。
【００９１】
ＮチャネルＭＯＳトランジスタＴ１〜ＴＮのドレインは、ＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＰ１を介して電源電圧ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタＱ１のゲートは、スタート信号ＳＴを受ける。電流発生回路２は、入力されたアナログ電圧Ｖｉｎに比例する値のアナログ電流Ｉｉｎを発生し、そのアナログ電流ＩｉｎをＰチャネルＭＯＳトランジスタＰ１に流す。電流発生回路２の構成は、図３で示した通りである。
【００９２】
スタート信号ＳＴが非活性化レベルの「Ｌ」レベルである場合は、ＮチャネルＭＯＳトランジスタＱ１がオフし、アナログ電流Ｉｉｎが遮断される。スタート信号ＳＴが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１がオンし、メモリブロックＭＢにアナログ電流Ｉｉｎが流される。
【００９３】
第ｎのメモリブロックＭＢｎに流されたアナログ電流Ｉｉｎは、２ｎ−１本のビット線ＢＬに分流される。各ビット線ＢＬに流れる書込電流ＩＷは、ＩＷ＝Ｉｉｎ／２ｎ−１となる。したがって、各ビット線ＢＬに流れる書込電流ＩＷは、メモリブロックＭＢ１で最大値Ｉｉｎとなり、ｎが増大すると減少し、メモリブロックＭＢＮで最小値Ｉｉｎ／２Ｎ−１となる。
【００９４】
ＷＬドライバ３は、読出動作時に、ワード線ＷＬを非選択レベルの「Ｌ」レベルから選択レベルの「Ｈ」レベルに立ち上げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオンさせる。これにより、磁気抵抗素子１０の抵抗値の読出が可能となる。ＤＬドライバ４，５は、リセット動作時はディジット線ＤＬにリセット電流ＩＲＥを流し、書込動作時はディジット線ＤＬに活性化電流ＩＡを流す。
【００９５】
センスアンプ回路７および信号発生回路８は、ＮチャネルＭＯＳトランジスタＱ１，Ｔ１〜ＴＮなどを制御してデジタルコードＤＣを生成する。すなわち、センスアンプ回路７は、メモリブロックＭＢＮ〜ＭＢ１を所定時間ずつ順次選択していく。センスアンプ回路７は、まず最初にメモリブロックＭＢＮを選択し、信号ＳＴ，φＮを活性化レベルの「Ｈ」レベルにする。これにより、ＮチャネルＭＯＳトランジスタＱ１，ＴＮがオンし、アナログ電流Ｉｉｎが２Ｎ−１本のビット線ＢＬに分流され、各ビット線ＢＬに流れる書込電流ＩＷは、ＩＷ＝Ｉｉｎ／２Ｎ−１となる。ＤＬドライバ４，５は、ディジット線ＤＬに活性化電流ＩＡを流す。
【００９６】
書込電流ＩＷ＝Ｉｉｎ／２Ｎ−１が所定のしきい値電流を超えた場合は、メモリブロックＭＢＮの各メモリセルＭＣの磁気抵抗素子１０の抵抗値が低値から高値に書き換えられる。また、この書込電流ＩＷ＝Ｉｉｎ／２Ｎ−１が所定のしきい値電流よりも小さい場合は、メモリブロックＭＢＮの各メモリセルＭＣの磁気抵抗素子１０の抵抗値は低値に維持される。
【００９７】
次に、センスアンプ回路７は、信号ＳＴ，φＮを非活性化レベルの「Ｌ」レベルにして、ＮチャネルＭＯＳトランジスタＱ１，ＴＮをオフさせる。ＤＬドライバ４，５は、ディジット線ＤＬに対する活性化電流ＩＡの供給を停止する。また、ＷＬドライバ３は、ワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオンさせる。この状態でセンスアンプ回路７は、メモリブロックＭＢＮの各ビット線ＢＬを介して各メモリセル１の磁気抵抗素子１０の抵抗値が低値であるか高値であるかを判定する。判定が終了すると、ＷＬドライバ３は、ワード線ＷＬを非選択レベルの「Ｌ」レベルに立ち下げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオフさせる。
【００９８】
センスアンプ回路７は、メモリブロックＭＢＮの磁気抵抗素子１０の抵抗値が高値に書き換えられた場合は、第Ｎのデータ信号ＤＮを「１」にし、信号φＮを活性化レベルの「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタＴＮをオンさせる。また、センスアンプ回路７は、メモリブロックＭＢＮの磁気抵抗素子１０の抵抗値が低値に維持されている場合は、第Ｎのデータ信号ＤＮを「０」にし、信号φＮを非活性化レベルの「Ｈ」レベルに維持してＮチャネルＭＯＳトランジスタＴＮをオフ状態に維持する。
【００９９】
次いでセンスアンプ回路７は、メモリブロックＭＢ（Ｎ−１）を選択し、信号ＳＴ，φ（Ｎ−１）を活性化レベルの「Ｈ」レベルにする。これにより、ＮチャネルＭＯＳトランジスタＱ１，Ｔ（Ｎ−１）がオンする。ＮチャネルＭＯＳトランジスタＴＮがオンされている場合は、アナログ電流ＩｉｎがメモリブロックＭＢＮの２Ｎ−１本のビット線ＢＬとメモリブロックの２Ｎ−２本のビット線ＢＬに分流され、各ビット線ＢＬに流れる書込電流ＩＷは、ＩＷ＝Ｉｉｎ／（２Ｎ−１＋２Ｎ−２）となる。
【０１００】
また、ＮチャネルＭＯＳトランジスタＴＮがオンされていない場合は、アナログ電流ＩｉｎがメモリブロックＭＢ（Ｎ−１）の２Ｎ−２本のビット線ＢＬに分流され、各ビット線ＢＬに流れる書込電流ＩＷは、ＩＷ＝Ｉｉｎ／２Ｎ−２となる。ＤＬドライバ４，５は、ディジット線ＤＬに活性化電流ＩＡを流す。
【０１０１】
書込電流ＩＷが所定のしきい値電流を超えた場合は、メモリブロックＭＢ（Ｎ−１）の各メモリセルＭＣの磁気抵抗素子１０の抵抗値が低値から高値に書き換えられる。また、この書込電流ＩＷが所定のしきい値電流よりも小さい場合は、メモリブロックＭＢ（Ｎ−１）の各メモリセルＭＣの磁気抵抗素子１０の抵抗値は低値に維持される。
【０１０２】
次に、センスアンプ回路７は、信号ＳＴ，φ（Ｎ−１）を非活性化レベルの「Ｌ」レベルにして、ＮチャネルＭＯＳトランジスタＳＴ，Ｑ（Ｎ−１）をオフさせる。ＤＬドライバ４，５は、ディジット線ＤＬに対する活性化電流ＩＡの供給を停止する。また、ＷＬドライバ３は、ワード線ＷＬを選択レベルの「Ｈ」レベルに立ち上げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオンさせる。この状態でセンスアンプ回路７は、メモリブロックＭＢ（Ｎ−１）の各ビット線ＢＬを介して各メモリセル１の磁気抵抗素子１０の抵抗値が低値であるか高値であるかを判定する。判定が終了すると、ＷＬドライバ３は、ワード線ＷＬを非選択レベルの「Ｌ」レベルに立ち下げて、各メモリセル１のＮチャネルＭＯＳトランジスタ１１をオフさせる。
【０１０３】
センスアンプ回路７は、メモリブロックＭＢ（Ｎ−１）の磁気抵抗素子１０の抵抗値が高値に書き換えられた場合は、第（Ｎ−１）のデータ信号Ｄ（Ｎ−１）を「１」にし、信号φ（Ｎ−１）を活性化レベルの「Ｈ」レベルにしてＮチャネルＭＯＳトランジスタＱ（Ｎ−１）をオンさせる。また、センスアンプ回路７は、メモリブロックＭＢ（Ｎ−１）の磁気抵抗素子１０の抵抗値が低値に維持されている場合は、第（Ｎ−１）のデータ信号Ｄ（Ｎ−１）を「０」にし、信号φ（Ｎ−１）を非活性化レベルの「Ｈ」レベルに維持してＮチャネルＭＯＳトランジスタＱ（Ｎ−１）をオフ状態に維持する。ＡＤコンバータは、上記の動作をメモリブロックＭＢＮからメモリブロックＭＢ１まで繰り返す。
【０１０４】
センスアンプ回路７で生成されたデータ信号Ｄ１〜ＤＮは、信号発生回路８に与えられる。信号発生回路８は、データ信号Ｄ１〜ＤＮを有するデータコードＤＣを生成する。この実施の形態４でも、実施の形態４と同じ効果が得られる。
【０１０５】
なお、図１１に示すように、メモリセル１をＳＴＴ型ＭＲＡＭ用のメモリセル１５で置換してもよい。この場合は、ディジット線ＤＬおよびＤＬドライバ４，５は不要となる。さらに、メモリセル１５をＰＲＡＭ用のメモリセル２０で置換してもよいし、メモリセル１５をＦｅＲＡＭ用のメモリセル２５で置換してもよい。なお、図１１では、図面の簡単化のため、ソース線ＳＬおよびリセットドライバ１８の図示は省略されている。
【０１０６】
ただし、メモリセル１５を使用する場合は、メモリブロックＭＢｎのメモリセル１５の磁気抵抗素子１６の抵抗値を判定した後に、メモリブロックＭＢ（ｎ−１）のＮチャネルＭＯＳトランジスタＱ（ｎ−１）をオンさせる前に、メモリブロックＭＢｎのメモリセル１５の磁気抵抗素子１６の抵抗値を低値にリセットする必要がある。
【０１０７】
また、メモリセル２０を使用する場合は、メモリブロックＭＢｎのメモリセル２０の相変化素子２１の抵抗値を判定した後に、メモリブロックＭＢ（ｎ−１）のＮチャネルＭＯＳトランジスタＱ（ｎ−１）をオンさせる前に、メモリブロックＭＢｎのメモリセル２０の相変化素子２１の抵抗値を低値にリセットする必要がある。
【０１０８】
また、メモリセル２５を使用する場合は、メモリブロックＭＢｎのメモリセル２５の強誘電体素子２７の分極状態を判定した後に、メモリブロックＭＢ（ｎ−１）のＮチャネルＭＯＳトランジスタＱ（ｎ−１）をオンさせる前に、メモリブロックＭＢｎのメモリセル２５の強誘電体素子２７の分極状態を第１分極状態にリセットする必要がある。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１０】
１，１５，２０，２５  メモリセル、ＢＬ  ビット線、ＷＬ  ワード線、ＤＬ  ディジット線、ＭＢ  メモリブロック、Ｑ，１１，１７，２２，２８，Ｔ  ＮチャネルＭＯＳトランジスタ、Ｐ，１３  ＰチャネルＭＯＳトランジスタ、２  電流発生回路、３  ＷＬドライバ、４，５  ＤＬドライバ、７  センスアンプ回路、８  信号発生回路、１０，１６  磁気抵抗素子、１２  演算増幅器、１４，２６  抵抗素子、２１  相変化素子、２７  強誘電体素子、ＴＢ  トランジスタブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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