(57)【要約】【課題】高周波用コンデンサを必要とすることなく、ジッタを抑制することができるジッタ抑制装置及び方法を提供する。【解決手段】ジッタノイズ検出部は、コントローラ内のジッタノイズを検出し、ジッタノイズ値がレジスタに予め格納された閾値以上かを判定し、ノイズ値が閾値以上の場合にはジッタノイズ検出信号を出力する。電源プレーン切替回路は、ジッタノイズ検出信号に応じて、アナログ電源プレートとデジタル電源プレートとロジック電源プレートを切り離す。【選択図】図３
2012235414.tif 000002
【特許請求の範囲】
【請求項１】
コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制装置であって、
ジッタノイズを検出し、当該ノイズの値が閾値以上かを判定する検出手段と、
前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すプレーン切替手段と、
を備えることを特徴とするジッタ抑制装置。
【請求項２】
前記検出手段は、コントローラ毎に設定されている前記閾値を読み出して、前記検出したジッタノイズの値と比較する、
ことを特徴とする請求項１に記載のジッタ抑制装置。
【請求項３】
前記電源プレーンにおける最終段回路に発生するジッタノイズを、ノイズ波形と逆位相の信号を用いて抑制するジッタノイズキャンセル手段をさらに備える
ことを特徴とする請求項１又は２に記載のジッタ抑制装置。
【請求項４】
コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制方法であって、
ジッタノイズを検出して、当該ノイズの値が閾値以上かを判定し、
前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離す
ことを特徴とするジッタ抑制方法。
【請求項５】
前記ジッタノイズの判定では、コントローラ毎に設定されている前記閾値を読み出して、前記検出したジッタノイズの値と比較する、
ことを特徴とする請求項４に記載のジッタ抑制方法。
【請求項６】
前記電源プレーンにおける最終段回路に発生するジッタノイズを、ノイズ波形と逆位相の信号を用いて抑制する
ことを特徴とする請求項４又は５に記載のジッタ抑制方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイクルトゥサイクルジッタを抑制するジッタ抑制方法及び装置に関する。
【背景技術】
【０００２】
ＳｏＣ（System-on-a-Chip）等のＬＳＩで使用されるクロック信号のジッタは、高周波帯ノイズの影響を受ける。ジッタの主要因は、電源ノイズやクロストークノイズやデータアドレス信号の同時スイッチングノイズ等にある。
【０００３】
例えば、特許文献１には、クロック信号発声回路の電源とロジック回路用の電源の間に可変抵抗回路を挿入することにより、クロックジッタを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２００７−１０２３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ジッタノイズを抑制するためには、デカップリングコンデンサを大量に必要としていたため、コストや消費電力等の問題があった。また、近年はクロックの高速化により前述の方法ではジッタの抑制が困難になっている。
【０００６】
本発明は、上記問題点に鑑みてなされたもので、高周波用コンデンサを必要とすることなく、ジッタを抑制することができるジッタ抑制装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制装置であって、ジッタノイズを検出し、当該ノイズの値が閾値以上かを判定する検出手段と、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すプレーン切替手段と、を備えることを特徴とするジッタ抑制装置である。
【０００８】
本発明は、コントローラにおけるクロック信号のサイクルトゥサイクルジッタを抑制するためのジッタ抑制方法であって、ジッタノイズを検出して、当該ノイズの値が閾値以上かを判定し、前記ジッタノイズが閾値以上の場合、電源プレーンを複数電源の各々に対応する領域毎に切り離すことを特徴とするジッタ抑制方法である。
【発明の効果】
【０００９】
本発明によれば、高周波用コンデンサを必要とすることなく、ジッタを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は本発明の第１の実施形態に係るジッタ抑制装置のブロック図である。
【図２】図２は第１の実施形態のジッタ抑制装置の動作を説明するためのフローチャートである。
【図３】図３は電源の分離方法を説明するための図である。
【図４】図４はジッタノイズの特定周波数検出部（ジッタノイズ検出部）の構成を示す図である。
【図５】図５は周波数フーリエ変換部Ａで処理された波形を示す図である。
【図６】図６は不要な信号レベルのうちクロックジッタに影響する周波数帯を示す図である。
【図７】図７はジッタノイズキャンセル部の構成を示す図である。
【図８】図８はジッタ高周波ノイズ成分抽出部Ａで生成された波形Ａ１、逆位相の波形Ａ２、合成波形Ａ３を示す図である。
【図９】図９は第２の実施形態に係るジッタ抑制装置の構成を示す図である。
【図１０】図１０は第３の実施形態に係るジッタ抑制装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るジッタ抑制装置のブロック図である。本ジッタ抑制装置では、ＳｏＣ（System-on-a-Chip）１０を搭載しており、ＳｏＣ１０の内部では、ＣＰＵ（Central Processing Unit）１１と高速通信系コントローラ（コントローラ）１２が接続されている。コントローラ１２は、デバイスの情報を格納するためのレジスタ１３を備える。ＳｏＣ１０には、電源部２０とジッタノイズ検出部５と受信部１４とジッタノイズキャンセル部６が接続される。
【００１３】
電源部２０は、ＳｏＣ１０に電源を供給する。電源部２０は、ＤＣ電源回路１とアナログ電源２とデジタル電源３とロジック電源４を含む。
【００１４】
ジッタノイズ検出部５は、ジッタへ影響するノイズの特定周波数帯を抽出し、電波強度が閾値以上の場合、検出信号を発生させて、電源プレーン切り替え回路９へ入力する。電源プレーン切り替え回路９は、検出信号が発生した場合、電源プレーンにおける所定各領域を切り離す。
【００１５】
ジッタノイズキャンセル部６は、コントローラ１２にて最終段階に発生するジッタノイズを抑制する。
【００１６】
受信部１４は、コントローラ１２から出力される信号を受信する。
【００１７】
次に、本実施形態に係るジッタ抑制装置の動作について図２を参照して説明する。なお、本実施形態では、製造者や設計者が、コントローラ１２内のデバイスの特性を示す値（特性値）をプロセス情報としてレジスタ１３に予め格納しておく。また、ノイズ特定周波数の電波強度を示す値もレジスタ１３に格納しておく。アナログ電源とデジタル電源とロジック電源は予め共通の電源プレーンとする。
【００１８】
電源が投入されると（ステップＳ１）、例えば受信部１４は、ＳｏＣ１０内部のコントローラ（送信部）１２の動作周波数を監視する（ステップＳ２）。
【００１９】
コントローラ１２の動作周波数が予め設定された周波数を超えた場合（ステップＳ３：ＹＥＳ）、例えばジッタノイズ検出部５は、レジスタ１３に格納されているデバイスのプロセス情報を読み出す（ステップＳ４）。そして、プロセス情報が示す特性値と予め設定された基準値とを比較することにより、デバイスが低速動作品であるか高速動作品であるかを判定する（ステップＳ５）。ここで特性値はトランジスタの閾値を示し、閾値電圧が基準値より高いものＳＬＯＷ品とし、閾値電圧が基準値より低いものをＦＡＳＴ品とする。また、基準値は、基準動作品（ＣＥＮＴＥＲ品）の閾値電圧を示す。
【００２０】
デバイスがＳＬＯＷ品と判定された場合（ステップＳ５：ＹＥＳ）、ジッタノイズ検出部５は、コントローラ内のアナログ電源ノイズを取得して（ステップＳ６）、ジッタノイズの特定周波数を検出する（ステップＳ７）。また、コントローラ１２のレジスタ１３に格納されているジッタノイズの特定周波数の電波強度値を読み出し、ステップＳ７で検出したノイズの電波強度が、レジスタ１３に設定されている基準値（閾値）以上であるかを判定する（ステップＳ８）。
【００２１】
検出したジッタノイズの電波強度が基準値以上である場合（ステップＳ８：ＹＥＳ）、ジッタノイズ検出部５は、アナログ電源ノイズ検出信号を電源プレーン切り替え回路９に出力する。電源プレーン切り替え回路９は、アナログ電源ノイズ検出信号を受けて、電源プレーンにおける、アナログ電源に対応する領域（アナログ電源プレーン部）とデジタル電源に対応する領域（デジタル電源プレーン部）を切り離すよう動作する（ステップＳ９）。
【００２２】
次に、ジッタノイズ検出部５は、デジタル電源ノイズを取得して（ステップＳ１０）、ジッタノイズの特定周波数を検出する（ステップＳ１１）。また、ジッタノイズ特定周波数の電波強度値をレジスタ１３から読み出し、検出したノイズの電波強度が、レジスタ１３に設定されている基準値（閾値）以上であるかを判定する（ステップＳ１２）。
【００２３】
検出したノイズの電波強度が基準値以上である場合（ステップＳ１２：ＹＥＳ）、ジッタノイズ検出部５は、デジタル電源ノイズ検出信号を電源プレーン切り替え回路９に出力する。電源プレーン切り替え回路９は、デジタル電源ノイズ検出信号を受けて、電源プレーンにおける、デジタル電源プレーン部とロジック電源に対応する領域（ロジック電源プレーン部）を切り離すよう動作する（ステップＳ１３）。
【００２４】
ステップＳ９とＳ１３での電源の分離方法について図３を参照して説明する。ジッタノイズ検出部５からアナログ電源ノイズ検出信号Ｓ４０が出力され（High信号）、電源プレーン切り替え回路９ａに入力されると、電源プレーン切り替え回路９ａは、アナログ電源プレーン部７１とデジタル電源プレーン部７２を切り離す。これにより、アナログ電源プレーン上（例えばＰＬＬ回路）で発生したジッタノイズ源は、デジタル電源プレーンへと伝搬されないため、クロック信号のジッタを抑制することができる。また、ジッタノイズ検出部５からデジタル電源ノイズ検出信号Ｓ４１が出力され（High信号）、電源プレーン切り替え回路９ｂに入力されると、電源プレーン切り替え回路９ｂは、デジタル電源プレーン７２とロジック電源プレーン部７３を切り離す。これにより、デジタル電源プレーン上（例えば、Ｆ／Ｆ回路）で発生したジッタノイズ源は、ロジック電源プレーンへと伝搬されないため、クロック信号のジッタを抑制することができる。
【００２５】
次に、ジッタノイズ検出部５は、ロジック電源ノイズを取得して（ステップＳ１４）、ジッタノイズの特定周波数を検出する（ステップＳ１５）。ノイズ特定周波数の電波強度値をレジスタ１３から読み出し、検出したノイズの電波強度が、レジスタ１３に設定されている基準値（閾値）以上であるかを判定する（ステップＳ１６）。
【００２６】
検出したノイズの電波強度が基準値以上である場合（ステップＳ１６：ＹＥＳ）、ノイズキャンセリング処理を開始する（ステップＳ１７）。ノイズキャンセリング処理を開始した後、ノイズの特定周波数帯の電波強度値が閾値以下に達した場合（ステップＳ１８：ＹＥＳ）、ノイズキャンセリング処理を終了する（ステップＳ１９）。
【００２７】
図４は、ジッタノイズの特定周波数検出部（ジッタノイズ検出部５）の構成を示す。電源はＬＰＦ４１を経由して周波数フーリエ変換部Ｂ４２で処理された後、高周波成分抽出部Ｂ４３にて特定の周波数成分を抽出する。閾値比較部Ｂ４４は、特定の周波数成分の電波強度値と予めレジスタ１３に格納された閾値を比較し、閾値以上である場合に検出信号Ｂを発生させる。また、クロック信号は、周波数フーリエ変換部Ａ４５で処理された後、ジッタ高調波成分抽出部Ａ４６にて特定の周波数成分を抽出する。閾値比較部Ａ４７は、特定の周波数成分の電波強度値と予めレジスタ１３に格納された閾値を比較し、閾値以上である場合に検出信号Ａを発生させる。検出信号Ａと検出信号ＢはＯＲ回路４８に入力され、検出信号Ｔ１が発生する。
【００２８】
周波数フーリエ変換部Ａ３５で処理された波形を図５に示す。図示されるように、理想なクロック波形に対して、スプリアス（不要な信号レベル）が発生している。これらの不要な信号レベルの中から、図６に示すようなクロックジッタに影響する周波数帯を抽出する。
【００２９】
図７は、ジッタノイズキャンセル部６の構成を示す。クロック信号Ｓ４２は、ＬＰＦ４２を通って周波数フーリエ変換部Ａ３５で処理された後、ジッタ高調波成分抽出部Ａ３６にて特定の周波数成分を抽出されて、ジッタ高周波ノイズ調整部４５にて波形生成されて、クロック信号Ｓ４２に注入される。
【００３０】
ジッタ高周波ノイズ調整部４５は、図８に示すように、前段のジッタ高周波ノイズ成分抽出部Ａ３６で生成された波形Ａ１に対して逆位相の波形Ａ２を生成する。そして、この生成された波形Ａ２はクロック信号に注入される。これによりサイクルトゥサイクルジッタへ影響を及ぼすジッタノイズ成分が打ち消されるため（合成波形Ａ３）、ジッタが抑制される。
【００３１】
以上説明したように、本実施の形態によれば、ＳｏＣ内のコントローラ内部で発生するノイズを抑制することができる。ノイズ抑制のための高周波用コンデンサが不要となり、実装上面やコスト面での効果が得られる。ジッタノイズキャンセル部により、最終段で発生したジッタを抑制することができる。デバイスのばらつきが生じた場合、デバイスのプロセス情報をレジスタから読み出し、レジスタ値を比較して効果的にジッタを抑制することができる。
【００３２】
（第２の実施形態）
第２の実施形態に係るジッタ抑制装置の構成を図９に示す。第１の実施形態では、ＳｏＣ内部のコントローラの動作周波数を監視しているが、第２の実施形態では、ＳｏＣ内部動作負荷検出部９０を備える。動作負荷が高い場合には、本回路が検出信号を発生させ、検出信号が電源プレーン切り替え回路に入力されることにより、第１の実施形態と同様にジッタが抑制される。ジッタは一般的にＳｏＣ内部の動作負荷が高い場合、電源ノイズが発生しやすく、ノイズが伝搬し易いため、ジッタが増加する傾向がある。逆にＳｏＣ内部の動作負荷が低い場合には、電源ノイズが発生しにくいため、ジッタは増加しない傾向がある。
【００３３】
第２の実施形態のジッタ抑制装置の動作について説明する。ＳｏＣ内部動作負荷検出部９０では、ＣＰＵ＿ＳＴＡＮＢＹ信号Ｒ１と、ＣＯＲＥ電流検出信号Ｒ２と、ＭＰＥＧ停止信号Ｒ３がＡＮＤ回路９１に入力される。ＣＰＵ＿ＳＴＡＮＢＹ信号Ｒ１は、ＣＰＵがスタンバイモードに入っている場合、ＬＯＷ信号（ＡＣＴＩＶＥ＿ＬＯＷ信号）が発生する。ＣＯＲＥ電流検出信号Ｒ２は、ＣＯＲＥ電流が閾値以上流れた場合、ＨＩＧＨ信号（ＡＣＴＩＶＥ＿ＨＩＧＨ信号）が発生する。ＭＰＥＧ停止信号Ｒ３は、ＭＰＥＧ形式のデータが停止された場合、ＬＯＷ信号（ＡＣＴＩＶＥ＿ＬＯＷ信号）が発生する。ＡＮＤ回路９１の出力信号と、ジッタノイズ検出部５ａからのアナログノイズ検出信号Ｓ４０がＡＮＤ回路９２に入力される。そして、ＡＮＤ回路９２の出力信号が電源プレーン切替回路９ａに入力される。以降の処理は第１の実施形態と同様である。
【００３４】
（第３の実施形態）
第３の実施形態に係るジッタ抑制装置の構成を図１０に示す。第１の実施形態では、ＳｏＣ内部について示しているが、第３の実施形態では、ＰＣＢ（基板）でのジッタ抑制を示す。ＰＣＢにおいても電源ノイズが発生し、ＳｏＣ内部へノイズが伝搬されるため、ジッタが増加する傾向がある。図１０に示すように、電源ノイズ検出信号に応答してＰＣＢでの電源プレーンを分離することにより、ジッタを抑制することができる。
【００３５】
上記実施形態は、ＳｏＣでの単一電源での例であるが、別の例として、メモリコントローラのクロック生成回路において、別電源へ変換する場合（例えば、１．０Ｖから１．８Ｖへ電源をレベルシフト）等においても、本発明によりジッタノイズを抑制することができる。この場合、上述の同様にして、コントローラ内において所定のジッタノイズを検出した場合、一方の電源プレーンと他方の電源プレーンを電源プレーン切替回路により切り離してもよい。
【００３６】
また、上記実施形態では、ジッタノイズの電波強度がレジスタ１３に設定されている基準値（閾値）以上であるかを判定しているが、これに限定されず、閾値を超えたか否かを判定するようにしてもよい。
【００３７】
以上、好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも上記実施の形態に限定されるものではなく、その技術的思想の範囲内において様々に変形し実施することが出来る。
【符号の説明】
【００３８】
１    ＤＣ電源回路
２    アナログ電源
３    デジタル電源
４    ロジック電源
５    ジッタノイズ検出部
６    ジッタノイズキャンセル部
９    電源プレーン切り替え回路
１０    ＳｏＣ
１１    ＣＰＵ
１２    コントローラ
１３    レジスタ
１４    受信部
２０    電源部
４１    ＬＰＦ
４２    周波数フーリエ変換部Ｂ
４３    高周波成分抽出部Ｂ
４４    閾値比較部Ｂ
４５    周波数フーリエ変換部Ａ
４６    ジッタ高調波成分抽出部Ａ
４７    閾値比較部Ａ
４８    ＯＲ回路
９１    電源部
９２    受信部
９３    電源部
【図１】
2012235414.tif 000003
【図２】
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【図３】
2012235414.tif 000005
【図４】
2012235414.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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