(57)【要約】【課題】干渉現象を減らしてゲートラインの抵抗を減らすことができる半導体素子の製造方法を提供する。【解決手段】最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、最上部層が金属シリサイド層からなり、前記第１間隔より広い第２間隔で前記半導体基板上に配列される第２ゲートラインと、前記第１ゲートラインの間の前記半導体基板上に形成されてエアギャップを含む第１絶縁膜と、前記第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、前記第２絶縁膜の側壁に形成されたエッチング停止膜と、前記第１ゲートラインの間の空間と前記第２ゲートラインとの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、前記第３絶縁膜の上部に形成されたキャッピング膜と、前記キャッピング膜及び前記第３絶縁膜を貫通して前記第２ゲートラインの間の前記半導体基板に形成された接合領域と繋がれるコンタクトプラグと、を含む。【選択図】図４
2012235123.tif 000002
【特許請求の範囲】
【請求項１】
最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、
最上部層が金属シリサイド層からなり、前記第１間隔より広い第２間隔で前記半導体基板上に配列される第２ゲートラインと、
前記第１ゲートラインの間の前記半導体基板上に形成されてエアギャップを含む第１絶縁膜と、
前記第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、
前記第２絶縁膜の側壁に形成されたエッチング停止膜と、
前記第１ゲートラインの間の空間と前記第２ゲートラインとの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、
前記第３絶縁膜の上部に形成されたキャッピング膜と、
前記キャッピング膜及び前記第３絶縁膜を貫通して前記第２ゲートラインの間の前記半導体基板に形成された接合領域と繋がれるコンタクトプラグと、
を含むことを特徴とする半導体素子。
【請求項２】
前記金属シリサイド層は、タングステンシリサイド層、コバルトシリサイド層及びニッケルシリサイド層のうちいずれか一つで形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エッチング停止膜とコンタクトプラグとの間で形成される第４絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記キャッピング膜が窒化膜からなることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１絶縁膜が第１ゲートラインより低い高さで形成されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第３絶縁膜が第１及び第２ゲートラインの金属シリサイド層と接触することを特徴とする請求項１に記載の半導体素子。
【請求項７】
最上部層がシリコン膜からなるゲートラインを半導体基板上に形成する段階と、
前記シリコン膜が露出されるようにゲートラインの間に反応防止膜を形成する段階と、
前記シリコン膜の露出された部分をシリサイド層に形成する段階と、
前記反応防止膜を除去する段階と、
前記シリサイド層を含むゲートラインの間に絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記反応防止膜は、前記ゲートラインの間で前記ゲートラインの高さより低い高さで形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記反応防止膜は、保護膜及び反応防止絶縁膜の積層構造で形成され、前記シリサイド層を形成する前に前記反応防止絶縁膜が除去されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記反応防止膜を形成する段階は、
前記ゲートラインの表面及び前記半導体基板の表面に保護膜を形成する段階と、
前記ゲートラインの間の空間が満たされるように前記保護膜を含む全体構造上に反応防止絶縁膜を形成する段階と、
前記保護膜及び前記反応防止絶縁膜が前記ゲートラインの間のみに残留するように前記保護膜及び前記反応防止絶縁膜をエッチングする段階と、
を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記保護膜は、酸化膜で形成されることを特徴とする請求項９または１０に記載の半導体素子の製造方法。
【請求項１２】
前記反応防止絶縁膜は、ＳＯＣ膜またはフォトレジストで形成されることを特徴とする請求項９または１０に記載の半導体素子の製造方法。
【請求項１３】
前記保護膜及び前記反応防止絶縁膜をエッチングする段階は、
前記保護膜及び前記反応防止絶縁膜が前記ゲートラインの間のみに残留するように化学的機械的研磨工程を実施する段階と、
前記保護膜及び前記反応防止膜が前記ゲートラインの間で前記ゲートラインの高さより低い高さで残留されるようにエッチバック工程で前記保護膜及び前記反応防止膜をエッチングする段階と、
を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１４】
前記シリサイド層は、タングステンシリサイド層、コバルトシリサイド層及びニッケルシリサイド層のうちいずれか一つで形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１５】
前記ゲートラインは、ソースセレクトライン、ワードライン及びドレインセレクトラインを含み、ワードラインの間、前記ソースセレクトライン及びこれに隣接したワードラインの間、前記ドレインセレクトライン及びこれに隣接したワードラインの間の絶縁膜内にエアギャップが形成され、
前記ソースセレクトラインの対向する側壁と前記ドレインセレクトラインの対向する側壁には、前記絶縁膜がスペーサの形態で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１６】
前記絶縁膜を形成した後、前記絶縁膜上にエッチング停止膜を形成する段階と、
前記エッチング停止膜上に階間絶縁膜を形成する段階と、
前記階間絶縁膜及び前記エッチング停止膜をエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホール内にコンタクトプラグを形成する段階と、
をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１７】
前記絶縁膜は、ＰＥ-ＣＶＤ法を利用してＵＳＧ膜で形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１８】
前記ＵＳＧ膜は、ソースガスとしてＳｉＨ４ガスを使用し、反応ガスとしてＮ２Ｏガスを使用して形成することを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記ＳｉＨ４ガスの供給流量を３５０ｓｃｃｍないし５５０ｓｃｃｍに設定することを特徴とする請求項１８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特にゲートラインを含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子は、数多くのトランジスタによって製造される。特に、半導体メモリ素子では数多くのセルトランジスタが稠密で規則的な配列で形成され、メモリの種類によってトランジスタのゲート構造が異なる。例えば、ＤＲＡＭでセルトランジスタのゲートは、ゲート酸化膜とゲート用導電膜の積層構造で形成され、フラッシュメモリでセルトランジスタのゲートはトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートの積層構造で形成される。メモリセルの配列によって縦方向や列方向にトランジスタのゲートが互いに繋がれて、これにより縦方向や列方向にゲートライン（またはワードライン）が形成される。
【０００３】
ゲートラインの間は絶縁膜で満たされて、互いに隣接したゲートラインとゲートラインの間に形成された絶縁膜によって寄生キャパシタが形成される。これにより、ゲートラインに電圧が印加されれば、寄生キャパシタ構造とキャパシタカップリング現象によって隣接したゲートラインの電圧が変動される干渉現象が発生される。このような干渉現象は、集積度向上のためにゲートラインの間の間隔が細くなることによってさらにひどく発生される。
【０００４】
また、集積度を高めるためにゲートラインの幅が細くなるため、ゲートラインの抵抗が増加する。これにより、ゲートラインの抵抗を低めるためのさまざまな方案が提示されているが、工程の難易度が増加して再現性を確保しにくいという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明は上記問題を解決するために案出されたもので、その目的は、干渉現象を減らしてゲートラインの抵抗を減らすことができる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明の実施例による半導体素子は、最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、最上部層が金属シリサイド層からなり、第１間隔より広い第２間隔で半導体基板上に配列される第２ゲートラインと、第１ゲートラインの間の半導体基板上に形成されてエアギャップを含む第１絶縁膜と、第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、第２絶縁膜の側壁に形成されたエッチング停止膜と、第１ゲートラインの間の空間と第２ゲートラインの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、第３絶縁膜上部に形成されたキャッピング膜、及びキャッピング膜及び第３絶縁膜を貫通して第２ゲートラインの間の半導体基板に形成された接合領域と繋がれるコンタクトプラグと、を含む。
【０００７】
また、金属シリサイド層はタングステンシリサイド層、コバルトシリサイド層及びニッケルシリサイド層のうちいずれか一つで形成されることができる。
【０００８】
また、エッチング停止膜とコンタクトプラグとの間で形成される第４絶縁膜をさらに含むことができる。
【０００９】
また、キャッピング膜が窒化膜からなることができる。
【００１０】
また、第１絶縁膜が第１ゲートラインより低い高さで形成されることができる。
【００１１】
また、第３絶縁膜が第１及び第２ゲートラインの金属シリサイド層と接触することができる。
【００１２】
本発明の実施例による半導体素子の製造方法は、最上部層がシリコン膜からなるゲートラインを半導体基板上に形成する段階と、シリコン膜が露出するようにゲートラインの間に反応防止膜を形成する段階と、シリコン膜の露出した部分をシリサイド層で形成する段階と、反応防止膜を除去する段階、及びシリサイド層を含むゲートラインの間に絶縁膜を形成する段階と、を含む。
【００１３】
また、反応防止膜はゲートラインの間でゲートラインの高さより低い高さで形成されることができる。
【００１４】
また、反応防止膜は、保護膜及び反応防止絶縁膜の積層構造で形成され、シリサイド層を形成する前に反応防止絶縁膜が除去されることができる。
【００１５】
また、反応防止膜を形成する段階は、ゲートラインの表面及び半導体基板の表面に保護膜を形成する段階と、ゲートラインの間の空間が満たされるように保護膜を含む全体構造上に反応防止絶縁膜を形成する段階、及び保護膜及び反応防止絶縁膜がゲートラインの間のみに残るように保護膜及び反応防止絶縁膜をエッチングする段階と、を含む。
【００１６】
また、保護膜は酸化膜で形成されることができる。
【００１７】
反応防止絶縁膜は、ＳＯＣ膜またはフォトレジストで形成されることができる。
【００１８】
また、保護膜及び反応防止絶縁膜をエッチングする段階は、保護膜及び反応防止絶縁膜がゲートラインの間のみに残るように化学的機械的研磨工程を実施する段階、及び保護膜及び反応防止膜がゲートラインの間でゲートラインの高さより低い高さで残留されるようにエッチバック工程で保護膜及び反応防止膜をエッチングする段階を含む。
【００１９】
また、シリサイド層はタングステンシリサイド層、コバルトシリサイド層及びニッケルシリサイド層のうちいずれか一つで形成されることができる。
【００２０】
また、ゲートラインはソースセレクトライン、ワードライン及びドレインセレクトラインを含み、ワードラインの間、ソースセレクトライン及びこれに隣接したワードラインの間、ドレインセレクトライン及びこれに隣接したワードラインの間の絶縁膜内にエアギャップが形成され、ソースセレクトラインの対向する側壁とドレインセレクトラインの対向する側壁には、絶縁膜がスペーサの形態で形成されることができる。
【００２１】
また、絶縁膜を形成した後、絶縁膜上にエッチング停止膜を形成する段階、エッチング停止膜上に階間絶縁膜を形成する段階、階間絶縁膜及びエッチング停止膜をエッチングしてコンタクトホールを形成する段階、及びコンタクトホール内にコンタクトプラグを形成する段階をさらに含むことができる。
【００２２】
絶縁膜はＰＥ-ＣＶＤ法を利用してＵＳＧ膜で形成されることができ、ＵＳＧ膜はソースガスとしてＳｉＨ４ガスを使用し、反応ガスとしてＮ２Ｏガスを使用して形成されることができる。ＳｉＨ４ガスの供給流量を３５０ｓｃｃｍないし５５０ｓｃｃｍに設定されることができる。
【発明の効果】
【００２３】
以上のように、本発明の実施例によれば、工程を単純化しながらゲートラインに印加される電圧によって隣接したゲートラインの電圧が変動される干渉現象を最小化し、ゲートラインの抵抗を低減することができる。また、ゲートラインを窒化膜で安全に保護することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図２】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図３】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００２５】
以下、添付された図面を参照して本発明の好ましい実施例について説明する。しかし、本発明は以下開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、本発明の範囲が次に述べる実施例に限定されるのではない。ただし、本実施例は本発明の開示を完全にさせて通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００２６】
図１（ａ）ないし図２（ｄ）は、本発明の実施例による半導体素子の製造方法を説明するための断面図である。図１（ａ）を参照すれば、最上部層がシリコン膜１０９からなるゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが半導体基板１０１上に形成される。より具体的に説明すれば次のようである。
【００２７】
ＮＡＮＤフラッシュメモリの場合、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬｎ及びソースセレクトラインＳＳＬを含むゲートラインが形成される。
【００２８】
前記ゲートラインは、セル領域に形成され、周辺回路領域には高電圧トランジスタ及び低電圧トランジスタのゲートライン（図示せず）が形成されることができる。ゲートラインを形成するために次の工程が進行されることができる。
【００２９】
まず、半導体基板１０１内にウェル（図示せず）が形成されて、半導体基板１０１の全体表面にトンネル絶縁膜１０３が形成される。この時、周辺回路領域には高電圧トランジスタや低電圧トランジスタのためのゲート絶縁膜が形成される。トンネル絶縁膜１０３上に第１シリコン層１０５を形成する。第１シリコン層１０５は非晶質シリコン層、ポリシリコン層またはこれらの積層構造で形成されることができる。また、第１シリコン層１０５には３価不純物や５価不純物が添加されることができる。
【００３０】
次に、素子分離領域を定義する素子分離マスクをエッチングマスクとして使用するエッチング工程で第１シリコン層１０５をエッチングする。これにより、第１シリコン層１０５は平行な多数のシリコンラインにパターニングされる。
【００３１】
次に、トンネル絶縁膜１０３及び半導体基板１０１をエッチングして素子分離領域に平行なライン形態のトレンチ（図示せず）を形成する。トレンチが満たされるように絶縁膜が形成され、絶縁膜がトレンチ上のみに残留されるように絶縁膜がエッチングされる。これにより、素子分離膜（図示せず）が形成される。
【００３２】
全体構造上に誘電体膜１０７が形成される。誘電体膜１０７は酸化膜／窒化膜／酸化膜の積層構造で形成され、酸化膜や窒化膜がこれらより高い誘電常数値を持つ絶縁膜で取り替えられる。セレクトラインＤＳＬ、ＳＳＬが形成される領域で誘電体膜１０７の一部がエッチングされる。これにより、セレクトラインＤＳＬ、ＳＳＬが形成される領域で第１シリコン層１０５の一部が露出される。
【００３３】
誘電体膜１０７の上部に第２シリコン層１０９及びハードマスク膜１１１が形成される。第２シリコン層１０９は、ドープトポリシリコン層で形成することが好ましい。
【００３４】
次に、第１シリコン層１０５がパターニングされた一方向と交差する方向にハードマスク膜１１１、第２シリコン層１０９及び誘電体膜１０７をパターニングする。これにより、平行な多数のコントロールゲートが形成される。引き続いて、第１シリコン層１０５をエッチングする。その結果、半導体基板１０１上には多数のゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成される。ハードマスク膜１１１は後続工程で除去されるのでゲートラインの一部になれない。したがって、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部層は第２シリコン層１０９になる。
【００３５】
一方、誘電体膜１０７の一部がエッチングされた状態で第２シリコン層１０９が形成されるから、セレクトラインＤＳＬ、ＳＳＬの第１シリコン層１０５と第２シリコン層１０９は、誘電体膜１０７のエッチングされた部分を通じて互いに繋がれる。
【００３６】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間の半導体基板１０１にはイオン注入工程によって接合領域１１３が形成される。接合領域１１３は５価不純物を注入して形成することができる。
【００３７】
上記において、セレクトラインＤＳＬ、ＳＳＬは、ワードラインＷＬ０〜ＷＬｎより広い幅で形成されて、セレクトラインＤＳＬ、ＳＳＬの間隔はワードラインＷＬ０〜ＷＬｎの間隔より広い。ここで、間隔によってワードラインＷＬ０〜WLは第１間隔に配列された第１ゲートライングループに定義され、セレクトラインＤＳＬ、ＳＳＬは第１間隔より広い第２間隔に配列された第２ゲートライングループに定義されることができる。一対の第１ゲートライングループの間には一対のドレインセレクトラインＤＳＬやソースセレクトラインＳＳＬを含む第２ゲートライングループが配置される。
【００３８】
図１（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造上にスペーサ用絶縁膜を形成した後、エッチバック工程を施す。これにより、セレクトラインＤＳＬ、ＳＳＬの対向する側壁には絶縁膜スペーサ１１５ａが形成される。そして、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間と、ワードラインＷＬ０〜ＷＬｎの間は間隔が狭いため、スペーサ用絶縁膜１１５ｂが残留される。これにより、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間とワードラインＷＬ０〜ＷＬｎの間はスペーサ用絶縁膜１１５ｂで満たされる。
【００３９】
一方、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間と、ワードラインＷＬ０〜ＷＬｎの間は間隔が狭くて、絶縁膜を形成する過程でゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの上部縁に絶縁膜のオーバーハング（Ｏｖｅｒｈａｎｇ）が形成されるため、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間とワードラインＷＬ０〜ＷＬｎの間はスペーサ用絶縁膜１１５ｂで完全に満たされず、エアギャップのようなエアギャップ１１７が形成される。エアギャップ１１７が形成されることによってワードラインＷＬ０〜ＷＬｎの間の寄生キャパシタンス値が低くなるため、ワードラインＷＬ０〜ＷＬｎの間の干渉現象を最小化することができる。
【００４０】
スペーサ用絶縁膜１１５ａ、１１５ｂが形成されることによって、セレクトラインＤＳＬ、ＳＳＬの間の接合領域１１３の一部が露出され、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間とワードラインＷＬ０〜ＷＬｎの間の接合領域はスペーサ用絶縁膜１１５ｂによって覆われる。
【００４１】
図１（ｃ）を参照すれば、スペーサ用絶縁膜１１５ａ、１１５ｂを含む全体構造上に第１エッチング停止膜１１９及び第１階間絶縁膜１２１を順次形成する。ここで、第１エッチング停止膜１１９は窒化膜で形成することができ、ゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎによる段差が維持されることができるほどの厚さで全体構造の表面に形成される。
【００４２】
図２（ａ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部層であるシリコン層１０９の上部全体表面と側壁の一部を露出させるために、第１階間絶縁膜１２１及び第１エッチング停止膜１１９ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のみに残留されるようにエッチングされてハードマスク膜１１１が除去される。特に、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部シリコン層にあたるコントロールゲート用シリコン層１０９の側壁が露出されて誘電体膜１０７は露出されないようにスペーサ用絶縁膜１１５ａ、１１５ｂ、第１階間絶縁膜（１２１及び第１エッチング停止膜１１９）をエッチングすることが好ましい。
【００４３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが形成された領域と形成されていない領域で、第１階間絶縁膜１２１の表面高さが異なることができる。このため、第１階間絶縁膜１２１をエッチングした後、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間に残留する第１絶縁膜１２１が残留する高さが変わることができる。したがって、化学的機械的研磨工程とエッチバック工程を並行して第１階間絶縁膜１２１及び第１エッチング停止膜１１９をエッチングすることが好ましい。
【００４４】
まず、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬのハードマスク膜１１１が露出するまで化学的機械的研磨工程を実施すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間に残留する第１階間絶縁膜１２１の高さを均一に平坦化することができる。次に、エッチバック工程でスペーサ用絶縁膜１１５ａ、１１５ｂ、第１階間絶縁膜１２１と第１エッチング停止膜１１９をエッチングすれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部シリコン層１０９の側壁を均一に露出させることができる。
【００４５】
これにより、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間にスペーサ用絶縁膜１１５ａ、１１５ｂ、第１階間絶縁膜１２１及び第１エッチング停止膜１１９がゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬより低い高さで残留される。一方、ワードラインＷＬ０〜ＷＬｎの間のスペーサ用絶縁膜１１５ｂがエッチバック工程によってエッチングされることによって、スペーサ用絶縁膜１１５ｂ内に形成されたエアギャップ１１７が露出されることができる。
【００４６】
図２（ｂ）を参照すれば、シリサイド工程を施してコントロールゲート用シリコン層１０９の露出された部分をシリサイド層１２３で形成する。具体的に、例を挙げて説明すれば、コントロールゲート用シリコン層１０９の露出された部分が覆われるように全体構造上に金属物質（例えば、タングステン、コバルトまたはニッケル）を蒸着して金属層を形成する。次に、熱処理を実施すれば、金属層と接触するシリコン層１０９のシリコンと金属層の金属が反応して金属シリサイド層１２３が形成される。
【００４７】
金属層がタングステンで形成された場合、タングステンシリサイド層が形成されて、金属層がコバルトで形成された場合、コバルトシリサイド層が形成されて、金属層がニッケルで形成された場合、ニッケルシリサイド層が形成される。引き続いて、シリコン層１０９と反応せず残留する金属層を除去する。
【００４８】
スペーサ用絶縁膜１１５ａ、１１５ｂ、第１エッチング停止膜１１９及び第１階間絶縁膜１２１によってシリコン層１０９の上部のみが露出された状態でシリサイド層１２３が形成されるから、シリサイド層１２３はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの上部のみに自動整列されて形成される。
【００４９】
図２（ｃ）を参照すれば、シリサイド層１２３を含む全体構造上に第２階間絶縁膜１２５、キャッピング膜１２７及び第３階間絶縁膜１２９を順次形成する。第２階間絶縁膜１２５を形成する時露出されたエアギャップ１１７の入口が第２階間絶縁膜１２５のオーバーハングによって再度詰まりつつエアギャップ１１７が維持される。
【００５０】
上記において、キャッピング膜１２７は後続工程で発生される水素イオンのようなモバイルイオンがゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬへ侵透することを防止するための機能を遂行するために形成される。また、キャッピング膜１２７は第２エッチング停止膜の機能を遂行することもできる。このようなキャッピング膜１２７は絶縁膜１２１、１２５、１２９と異なる物質で形成されることができ、具体的に窒化膜で形成されることができる。
【００５１】
一方、第２階間絶縁膜１２５は金属シリサイド層１２３が露出された状態で金属シリサイド層１２３を含む全体構造の上部に形成されるので、第２階間絶縁膜１２５と金属シリサイド層１２３が直接接触する。すなわち、金属シリサイド層１２３と第２階間絶縁膜１２５との間にはハードマスクや他の膜が存在しない。そして、金属シリサイド層１２３が露出された状態で第２階間絶縁膜１２５が形成された後、キャッピング膜１２７が形成されることによって、後続工程で発生される水素イオンのようなモバイルイオンがゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬへ浸透されることをキャッピング膜１２７で防止することができる。
【００５２】
図２（ｄ）を参照すれば、セレクトラインＳＳＬ、ＤＳＬの間の接合領域１１３が露出するように、第３階間絶縁膜１２９、第２エッチング停止膜１２７、第２階間絶縁膜１２５、第１階間絶縁膜１２１及び第１エッチング停止膜１１９を順次エッチングしてコンタクトホールを形成する。引き続き、コンタクトホールの内部を導電性物質で満たしてコンタクトプラグ１３１を形成する。
【００５３】
上記実施例によって形成された半導体素子を構造的側面からよく見ると、第１ゲートライングループに含まれた第１ゲートラインＷＬ０〜ＷＬｎは、最上部層が金属シリサイド層１２３からなり、半導体基板１０１上に第１間隔に配列される。第２ゲートライングループに含まれた第２ゲートライン（ＤＳＬまたはＳＳＬ）は、最上部層が金属シリサイド層１２３からなり、第１間隔より広い第２間隔で半導体基板１０１上に配列される。
【００５４】
第１ゲートラインＷＬ０〜ＷＬｎの間の半導体基板１０１上には、エアギャップ１１７を含む第１絶縁膜１１５ｂが形成される。第２ゲートライン（ＤＳＬまたはＳＳＬ）の対向する側壁上には第２絶縁膜１１５ａが形成されて、第２絶縁膜１１５ａの側壁にはエッチング停止膜１１９が形成される。
【００５５】
第１ゲートラインＷＬ０〜ＷＬｎの間の空間と第２ゲートラインＤＳＬ、ＳＳＬの間の空間が満たされるように全体構造上に第３絶縁膜１２５が形成されて、第３絶縁膜１２５の上部にキャッピング膜１２７が形成される。キャッピング膜１２７は窒化膜で形成されることができ、第１及び第２ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＳＳＬの全体上部に形成される。
【００５６】
第２ゲートラインＤＳＬ、ＳＳＬの間の半導体基板１０１に形成された接合領域とキャッピング膜１２７及び第３絶縁膜１２５を貫通して繋がれるコンタクトプラグ１３１が形成される。エッチング停止膜１１９とコンタクトプラグ１２１との間には第４絶縁膜１２１がさらに形成されることができる。
【００５７】
第１及び第２ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＳＳＬの最上部層は、金属シリサイド層１２３からなり、金属シリサイド層１２３上にはハードマスクが存在しないから金属シリサイド層１２３が第２絶縁膜１２５と接触する。
【００５８】
上記製造方法と構造により、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの幅が狭くなっても抵抗の低いシリサイド層１２３を形成することで、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの抵抗を下げることができる。また、第２階間絶縁膜１２５を形成する時、ワードラインＷＬ０〜ＷＬｎの間にエアギャップ１１７を残留させることができるので、ワードラインＷＬ０〜ＷＬｎの間の寄生キャパシタンスを下げてワードラインＷＬ０〜ＷＬｎの間の干渉現象を最小化することができる。
【００５９】
これと異なる方法で干渉現象を最小化してゲートラインの抵抗を下げることができる本発明の他の実施例を説明する。図３（ａ）ないし図４（ｄ）は、本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【００６０】
図３（ａ）を参照すれば、最上部層がシリコン膜２０９からなるゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが半導体基板２０１上に形成される。そして、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間の半導体基板２０１には接合領域２１３を形成する。
【００６１】
ＮＡＮＤフラッシュメモリの場合、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬは、ソースセレクトラインＳＳＬ、ワードラインＷＬ０〜ＷＬｎ及びドレインセレクトラインＤＳＬを含み、トンネル絶縁膜２０３、フローティングゲート用シリコン層２０５、誘電体膜２０７及びコントロールゲート用シリコン層２０９の積層構造で形成されることができる。ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの上部にはハードマスク膜２１１が形成されて、ハードマスク膜２１１は酸化膜で形成することができる。このようなゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ及び接合領域２１３は図１（ａ）で説明した方法と同一の方法で形成されることができる。
【００６２】
次に、シリサイド工程で金属層がゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部シリコン層にあたるコントロールゲート用シリコン層２０９と反応じて、残りのシリコン構造物（例えば、フローティングゲート用シリコン層、半導体基板等）と反応することを防止するための反応防止膜をゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間で形成する。より具体的に例を挙げて説明する。
【００６３】
図３（ｂ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬを含む全体構造の表面に保護膜２１５を形成する。保護膜２１５は、酸化膜をＣＶＤ方式で蒸着して形成することができる。次に、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間の空間が満たされるように保護膜２１５を含む全体構造上に反応防止絶縁膜２１７を形成する。
【００６４】
反応防止絶縁膜２１７は、流動性の良い絶縁膜やＳＯＣ（Ｓｐｉｎ  Ｏｎ  Ｃａｒｂｏｎ）膜やフォトレジストで形成することができる。反応防止絶縁膜２１７は流動性の良い物質で形成されるから、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間は反応防止絶縁膜２１７で完全に満たされてエアギャップは形成されない。
【００６５】
保護膜２１５と反応防止絶縁膜２１７は、反応防止膜のために形成される。ここで、保護膜２１５は反応防止絶縁膜２１７に含まれた不純物がゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの内部へ侵透することを防止するために形成される。しかし、反応防止膜２１７の物質によって保護膜２１５は省略されることができる。
【００６６】
図３（ｃ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬ上部のハードマスク膜２１１が除去されて、コントロールゲート用シリコン層２０９が露出されるまで化学的機械的研磨工程を施す。これにより、保護膜２１５と反応防止絶縁膜２１７はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間のみに残留される。化学的機械的研磨工程によって全体構造の上部表面は平坦になって、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間に残留する反応防止絶縁膜２１７の高さが均一になる。
【００６７】
図３（ｄ）を参照すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部シリコン層２０９の側壁を露出させるためにエッチバック工程で保護膜２１５及び反応防止絶縁膜２１７をエッチングする。保護膜２１５及び反応防止絶縁膜２１７はシリコン層２０９の側壁全体が露出されるようにエッチングされることが好ましい。しかし、誘電体膜２０７の側壁が露出されつつともにエッチングされることができるので、シリコン層２０９の上部側壁のみ露出されるように保護膜２１５及び反応防止絶縁膜２１７がエッチングされることもできる。一方、エッチバック工程は保護膜２１５と反応防止絶縁膜２１７を同一の割合でエッチングすることができるエッチング剤を使用して実施することが好ましい。
【００６８】
反応防止絶縁膜２１７が均一の高さを維持している状態でエッチバック工程が実施されるから反応防止絶縁膜２１７のエッチング厚さも均一になる。これにより、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部シリコン層２０９の側壁をも均一に露出される。
【００６９】
上記方法によって保護膜２１５及び反応防止絶縁膜２１７を含む反応防止膜がゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間でゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬより低い高さで形成される。
【００７０】
エッチバック工程が実施された後には洗浄工程が実施されるが、エアギャップのない状態で洗浄工程が実施されるので、エッチング副産物を完全に除去することができ、エッチング副産物がエアギャップ内に残留されるような問題を解決することができる。
【００７１】
図４（ａ）を参照すれば、シリサイド工程を施してコントロールゲート用シリコン層２０９の露出された部分をシリサイド層２１９で形成する。シリサイド層２１９はタングステンシリサイド層、コバルトシリサイド層及びニッケルシリサイド層のうちいずれか一つで形成することが好ましく、図２（ｂ）で説明した方法と同一の方法で形成されることができる。
【００７２】
反応防止膜２１５、２１７によってシリコン層２０９の上部のみ露出された状態でシリサイド層２１９が形成されるから、シリサイド層２１９はゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの上部のみに自動整列されて形成される。
【００７３】
ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの間の反応防止膜２１５、２１７にエアギャップが形成されていない状態でシリサイド層２１９が形成されるから、シリサイド層２１９形成後金属層除去の際に金属層の一部がエアギャップ内に残留されるような問題を解決することができる。
【００７４】
図４（ｂ）を参照すれば、反応防止絶縁膜２１７を除去する。一方、図４（ａ）で反応防止膜２１５、２１７のうち反応防止絶縁膜２１７を先に除去して保護膜２１５のみを残留させた状態で、シリサイド工程を施してシリサイド層２１９を形成することもできる。
【００７５】
保護膜２１５は、反応防止絶縁膜２１７が除去される時ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの側壁を保護する。また、保護膜２１５は後続工程で形成される階間絶縁膜に含まれた不純物がゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬへ侵透することを防止するために残留されることができる。
【００７６】
次に、スペーサ用絶縁膜２２１を形成した後エッチバック工程を施す。これにより、セレクトラインＤＳＬ、ＳＳＬの対向する側壁には絶縁膜スペーサが形成される。そして、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）の間とワードラインＷＬ０〜ＷＬｎの間は間隔が狭いため、セレクトライン（ＳＳＬまたはＤＳＬ）とワードライン（ＷＬ０またはＷＬｎ）との間とワードラインＷＬ０〜ＷＬｎの間はスペーサ用絶縁膜２２１で満たされる。したがって、セレクトラインＤＳＬ、ＳＳＬの間の接合領域２１３は一部が露出され、ワードラインＷＬ０〜ＷＬｎの間の接合領域はスペーサ用絶縁膜２２１によって完全に覆われる。
【００７７】
スペーサ用絶縁膜２２１は、ＰＥ-ＣＶＤ法を利用してＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で形成することが好ましい。ＵＳＧ膜はＳｉＨ４ガスをソースガスとして使用してＮ２Ｏガスを反応ガスとして使用し、窒素ガスを運送ガスとして使用して形成することができる。ＵＳＧ膜は３５０℃ないし４５０℃の温度で８００Ｗないし１２００ＷのＲＦパワーを印加して形成することができる。特に、ＵＳＧ膜はＳｉＨ４ガスの流量によってゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの平面に蒸着される量と側壁に蒸着される量が異なる。例として、３５０ｓｃｃｍのＳｉＨ４ガスを基準としてもっと多い量（例えば、３５０ｓｃｃｍないし５５０ｓｃｃｍのＳｉＨ４ガス）が供給されれば、垂直面より水平面でＵＳＧ膜がさらに厚く蒸着されるからゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの上部縁でオーバーハングが発生される程度が増加する。したがって、ＳｉＨ４ガスの供給量を増加させるとワードラインＷＬ０〜ＷＬｎの間の空間が完全に満たされず、エアギャップが発生されるようにスペーサ用絶縁膜２２１を形成することができる。
【００７８】
このように、絶縁膜２２１を形成するためのソースガスの流量を調節すれば、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの上部縁で蒸着される絶縁膜の量を調節することができ、上部縁でオーバーハングの厚さが異なることになる。絶縁膜２２１のオーバーハングを増加させればワードラインＷＬ０〜ＷＬｎの間が絶縁膜２２１で満たされる前に互いに隣接したワードラインの縁で絶縁膜２２１が触れ合いながらワードラインＷＬ０〜ＷＬｎの間が絶縁膜２１９によって完全に満たされずにエアギャップ２２１Ａが均一で形成される。
【００７９】
図４（ｃ）を参照すれば、スペーサ用絶縁膜２２１を含む全体構造上にエッチング停止膜２２３を形成する。エッチング停止膜２２３は窒化膜で形成することができる。エッチング停止膜２２３上には階間絶縁膜２２５が形成される。
【００８０】
図４（ｄ）を参照すれば、セレクトラインＳＳＬ、ＤＳＬの間の接合領域２１３が露出されるように、階間絶縁膜２２５及びエッチング停止膜２２３を順次エッチングしてコンタクトホールを形成する。次に、コンタクトホール内部を導電性物質で満たしてコンタクトプラグ２２７を形成する。
【００８１】
上記実施例をよく見ると、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの幅が狭くなっても抵抗の低いシリサイド層２１９を形成することで、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの抵抗を下げることができる。また、ワードラインＷＬ０〜ＷＬｎの間にエアギャップ１１７を形成することで、ワードラインＷＬ０〜ＷＬｎの間の寄生キャパシタンスを下げてワードラインＷＬ０〜ＷＬｎの間の干渉現象を最小化することができる。
【００８２】
前述の実施例に比べて見ると、エアギャップ２２１Ａが形成された後、エアギャップ２２１Ａが露出されないため、エアギャップ２２１Ａ内にエッチング副産物が残留される可能性がなく、シリサイド工程後にも金属物質が残留される可能性がない。
【００８３】
また、エアギャップ２２１Ａが後続工程で損傷されることを防止することができる。したがって、ワードラインＷＬ０〜ＷＬｎの間にエアギャップ２２１Ａを均一で形成することができ、ワードラインＷＬ０〜ＷＬｎの間の寄生キャパシタンスを均一に制御及び減少させることができる。特に、一つのエッチング停止膜のみを使用してもコンタクトホール形成の際、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの全体を保護することでゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬが露出されてコンタクトプラグ２２７と繋がれることを防止することができる。それだけでなく、一つのエッチング防止膜を使用して階間絶縁膜の形成回数が減って全体的な工数を減少させることができる。
【００８４】
さらに、前述の実施例をよく見ると、ゲートラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＤＳＬの最上部層にあたるシリコン層１０９、２０９を露出させた状態で、シリコン層を金属シリサイド層で形成することで、金属シリサイド層１２３、２１９がシリコン層１０９、２０９上のみに自己整列されて形成され、金属シリサイド層１２３、２１９をゲートライン別に区分するためのエッチング工程が不要であるという単一性を有する。
【００８５】
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８６】
１０１、２０１  半導体基板、
１０３、２０３  トンネル絶縁膜、
１０５、２０５  フローティングゲート、
１０７、２０７  誘電体膜、
１０９、２０９  シリコン層、
１１１、２１１  ハードマスク、
１１３、２１３  接合領域、
１１５ａ  絶縁膜、
１１５ｂ  スペーサ、
１２１、１２５、１２９、２２５  絶縁膜、
１１７、２２１Ａ  エアギャップ、
１１９、２２３  エッチング停止膜、
１２３、２１９  シリサイド層、
１３１、２２７  コンタクトプラグ、
２１５  保護膜、
２１７  反応防止絶縁膜、
１２７  キャッピング膜
【図１】
2012235123.tif 000003
【図２】
2012235123.tif 000004
【図３】
2012235123.tif 000005
【図４】
2012235123.tif 000006