(57)【要約】【課題】搭載された素子を破壊することなく、発振端子と汎用端子の兼用化を実現する。【解決手段】第１の入出力端子１０２と、第１の入出力端子１０２に対応する第１の電子回路部１０６と、第２の入出力端子１０３と、第２の入出力端子１０３に対応する第２の電子回路部１０７と、入力部と出力部とを備え、制御信号２００により出力部がハイインピーダンスにされる第３の電子回路部１００と、第１の入出力端子１０２を、第１の電子回路部１０６、または、入力部と接続させる切り替え機能を有する第１のスイッチ１０４と、第２の入出力端子１０３を、第２の電子回路部１０７、または、出力部と接続させる切り替え機能を有する第２のスイッチ１０５と、第１のスイッチおよび第２のスイッチを切り替えるための制御信号出力する制御レジスタ１０８とを具備する。【選択図】図１
2012235370.tif 000002
【特許請求の範囲】
【請求項１】
外部回路と接続される第１の入出力端子と、
前記第１の入出力端子に対応する第１の電子回路部と、
外部回路と接続される第２の入出力端子と、
前記第２の入出力端子に対応する第２の電子回路部と、
入力部と出力部とを備え、制御信号により前記出力部がハイインピーダンスにされる第３の電子回路部と、
前記第１の入出力端子を、前記第１の電子回路部、または、前記入力部と接続させる切り替え機能を有する第１のスイッチと、
前記第２の入出力端子を、前記第２の電子回路部、または、前記出力部と接続させる切り替え機能を有する第２のスイッチと、
前記第１のスイッチおよび前記第２のスイッチを切り替えるための制御信号を前記第１のスイッチおよび前記第２のスイッチに出力する制御レジスタとを具備する
集積回路。
【請求項２】
前記第３の電子回路部は、
電圧源に接続された第１のＰＭＯＳトランジスタと、
前記第1のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、
前記第1のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、
前記入力部は、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートとを接続して構成され、
前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、
前記制御信号は、前記第２のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートに逆位相の信号を入力する
請求項１に記載の集積回路。
【請求項３】
前記第３の電子回路部は、
電圧源に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、
前記入力部は、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとを接続して構成され、
前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタとを直列に接続した接続点から導出され、
前記制御信号は、前記第２のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートに逆位相の信号を入力する
請求項１に記載の集積回路。
【請求項４】
前記第３の電子回路部は、
電圧源に接続された第１のＰＭＯＳトランジスタと、
前記第1のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、
前記第1のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、
前記入力部は、前記第２のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとを接続して構成され、
前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、
前記制御信号は、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートに逆位相の信号を入力する
請求項１に記載の集積回路。
【請求項５】
前記第３の電子回路部は、
電圧源に接続された第１のＰＭＯＳトランジスタと、
前記第1のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、
前記第1のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、
前記入力部は、前記第２のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタゲートとを接続して構成され、
前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、
前記制御信号は、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートに逆位相の信号を入力する
請求項１に記載の集積回路。
【請求項６】
前記第３の電子回路部は、前記第１の電子回路部および前記第２の電子回路部を構成する素子の耐圧に対して同等あるいは、それより低い耐圧の素子で構成されている
請求項１〜５のいずれか１項に記載の集積回路。
【請求項７】
請求項１〜６のいずれか１項に記載の集積回路と、
前記集積回路の前記第１の入出力端子と前記第２の入出力端子との間に設けられた発振素子と、
前記入力部と前記出力部との間に接続された抵抗素子とを備える
発振回路。
【請求項８】
請求項１〜６のいずれか１項に記載の集積回路を搭載している
電池駆動型電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、発振回路として機能し得る集積回路に関するものである。
【背景技術】
【０００２】
近年、小型化、電池の長寿命化のために発振回路の低電力化が進んでおり、さらに資源の有効利用として端子機能の兼用化が重要視されている。
【０００３】
発振機能を実現するものとして、例えば、外付回路素子である発振素子と共に発振回路を構成して発振機能を発揮する、集積回路の構成が知られている。このような集積回路には、外付回路素子を集積回路に接続するための発振端子が設けられている。外付回路素子と集積回路とにより構成された発振回路を用いず、外部発振器を用いる場合、上記した発振端子は不要な端子となり、資源を有効に活用できない。
【０００４】
そこで、発振回路を構成するための発振端子として使用することができ、かつ、発振端子として使用しない場合は汎用端子として使用することができる端子を備えた集積回路が提案されている（例えば、特許文献１参照）。特許文献１に記載された技術では、集積回路を外付回路素子に接続せず発振回路として使用しない場合は、集積回路の出力端子をオープンとし集積端子を汎用端子として使用できるように、集積回路の出力部と発振端子との間にスイッチを設けている。
【０００５】
具体的には、図５に示すように、特許文献１に開示されている集積回路５００は、集積回路５００の外部との接続に用いられる発振端子Ｐ１、Ｐ２を、外付回路素子との接続用端子として用いるか他の内部回路の集積回路外部との信号入力用の端子として用いるかを切り替える用途切替スイッチＳＷを備えている。用途切替スイッチＳＷを、接点ｃと接点ａとが接続するように切り替えると、発振端子Ｐ１、Ｐ２に接続された外付回路素子（図示せず）とインバータゲートＧとにより発振回路が構成される。また、用途切替スイッチＳＷを接点ｃと接点ｂとが接続するように切り替えると、発振端子Ｐ１、Ｐ２は、集積回路５００の外部からの信号入力用に用いられる。したがって、発振端子Ｐ１、Ｐ２を、外付回路素子の接続用の端子、または、外部からの信号入力用として共用することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−１１２７３３号公報（第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示された発振回路では、用途切替スイッチＳＷは、発振回路の出力側、つまり、発振端子Ｐ１側だけに付与されており、集積回路を構成する回路素子の耐圧、集積回路に接続される電源電圧の高低関係については考慮されていない。発振端子Ｐ１、Ｐ２を汎用端子として使用している時に、集積回路に搭載された入力インバータＧの耐圧を超えるような電圧が入力される場合、集積回路を構成する回路素子を低耐圧ＣＭＯＳで構成している場合および集積回路に入力される信号より電圧が低い電源電圧を供給している場合には、次のような問題が生じる。
【０００８】
発振端子Ｐ１、Ｐ２を外付回路素子である発振素子と接続するための端子としてではなく、その他の電子回路と接続するための汎用端子として使用している場合、集積回路の入力インバータＧに入力インバータＧの耐圧を超えるような電圧が入力されると、入力インバータＧを構成するトランジスタはゲート酸化膜破壊を起こす。また、集積回路に供給している電源より電圧が高い信号が入力されると集積回路の入力インバータＧを構成するＰＭＯＳトランジスタでダイオード電流が流れる。集積回路を構成する回路素子を、高耐圧ＣＭＯＳの耐圧や、集積回路に入力される信号より電圧が高い電源電圧を供給する構成にすることは、消費電力の増大になる。また別の手段として、外付回路素子との接続端子および汎用端子としての専用端子を備えることは、端子数を増やしコスト増大に繋がる。
【０００９】
上記課題を解決するため、本発明は、搭載された素子を破壊することなく、発振端子と汎用端子の兼用化を実現することができる集積回路、発振回路および電池駆動型電子機器を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る集積回路は、外部回路と接続される第１の入出力端子と、前記第１の入出力端子に対応する第１の電子回路部と、外部回路と接続される第２の入出力端子と、前記第２の入出力端子に対応する第２の電子回路部と、入力部と出力部とを備え、制御信号により前記出力部がハイインピーダンスにされる第３の電子回路部と、前記第１の入出力端子を、前記第１の電子回路部、または、前記入力部と接続させる切り替え機能を有する第１のスイッチと、前記第２の入出力端子を、前記第２の電子回路部、または、前記出力部と接続させる切り替え機能を有する第２のスイッチと、前記第１のスイッチおよび前記第２のスイッチを切り替えるための制御信号を前記第１のスイッチおよび前記第２のスイッチに出力する制御レジスタとを具備する。
【００１１】
このような構成により、発振回路を構成する素子など、搭載された素子の耐圧が低い場合でも、またその素子に供給される電源が低電圧でも、発振端子と汎用端子の兼用化を実現し、限られた端子を有効に利用することができる。これにより、集積回路のコスト削減を図ることができる。また、集積回路を構成する素子の耐圧が低い場合でも、集積回路の入力部に配置されたトランジスタでゲート酸化膜破壊を起こさず、かつ、トランジスタでダイオード電流が流れることはないので、集積回路を構成する素子を破壊するのを防止することができる。これにより、低電力化を目的とした信頼性の高い集積回路を提供することができる。
【００１２】
また、前記第３の電子回路部は、電圧源に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、前記入力部は、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートとを接続して構成され、前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、前記制御信号は、前記第２のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートに逆位相の信号を入力してもよい。
【００１３】
また、前記第３の電子回路部は、電圧源に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、前記入力部は、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとを接続して構成され、前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、前記制御信号は、前記第２のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートに逆位相の信号を入力してもよい。
【００１４】
また、前記第３の電子回路部は、電圧源に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、前記入力部は、前記第２のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートとを接続して構成され、前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、前記制御信号は、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートに逆位相の信号を入力してもよい。
【００１５】
また、前記第３の電子回路部は、電圧源に接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタに直列に接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタに直列に接続された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタに直列に接続された第２のＮＭＯＳトランジスタとを備え、前記入力部は、前記第２のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートとを接続して構成され、前記出力部は、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタを直列に接続した接続点から導出され、前記制御信号は、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートに逆位相の信号を入力してもよい。
【００１６】
このような構成により、第３の電子回路の入力部をオフにし、かつ、出力部をハイインピーダンスにすることで、第３の電子回路でリーク電流は流れないという効果を奏することができる。
【００１７】
また、前記第３の電子回路部は、前記第１の電子回路部および前記第２の電子回路部を構成する素子の耐圧に対して同等あるいは、それより低い耐圧の素子で構成されていてもよい。
【００１８】
このような構成により、低電力を目的と発振回路を実現できる。
【００１９】
また、本発明の一態様に係る発振回路は、上記した特徴を有する集積回路と、前記集積回路の前記第１の入出力端子と前記第２の入出力端子との間に発振素子を備える。
【００２０】
このような構成により、発振機能を実現できる発振回路を構成することができる。
【００２１】
また、本発明の一態様に係る電池駆動型電子機器は、上記した特徴を有する集積回路を搭載している。
【００２２】
このような構成により、電池駆動型電子機器において電池の長寿命化を実現できるという効果を有する。
【発明の効果】
【００２３】
本発明によれば、搭載された素子を破壊することなく、発振端子と汎用端子の兼用化を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る集積回路の回路図である。
【図２】本発明の実施の形態１に係るインバータの構成を示す回路図である。
【図３】本発明の実施の形態１の変形例に係るインバータの回路図である。
【図４】本発明の実施の形態２に係る電池駆動型電子機器である。
【図５】従来型の発振回路の回路図である。
【発明を実施するための形態】
【００２５】
本発明の一態様に係る集積回路は、外部回路と接続される第１の入出力端子と、前記第１の入出力端子に対応する第１の電子回路部と、外部回路と接続される第２の入出力端子と、前記第２の入出力端子に対応する第２の電子回路部と、入力部と出力部とを備え、制御信号により前記出力部がハイインピーダンスにされる第３の電子回路部と、前記第１の入出力端子を、前記第１の電子回路部、または、前記入力部と接続させる切り替え機能を有する第１のスイッチと、前記第２の入出力端子を、前記第２の電子回路部、または、前記出力部と接続させる切り替え機能を有する第２のスイッチと、前記第１のスイッチおよび前記第２のスイッチを切り替えるための制御信号を前記第１のスイッチおよび前記第２のスイッチに出力する制御レジスタとを具備する。これにより、搭載された素子を破壊することなく、発振端子と汎用端子の兼用化を実現することができる。
【００２６】
以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、各実施の形態において、既に説明された実施の形態と同様の部分については、同じ符号を付し、再度の説明を省略する場合がある。また、以下の実施の形態は例示を目的としており、本発明がこれらに限定されることを意図しない。
【００２７】
（実施の形態１）
図１は、実施の形態１に係る集積回路１の構成および外付回路素子２の構成を示す図である。
【００２８】
図１に示すように、集積回路１は、インバータ１００と、第１の入出力端子１０２と、第２の入出力端子１０３と、第１の用途切替スイッチ１０４と、第２の用途切替スイッチ１０５と、第１の入出力回路１０６と、第２の入出力回路１０７と、制御レジスタ１０８とを備えている。インバータ１００は、例えば１．８Ｖ程度の電源電圧で駆動される。また、第１の入出力回路１０６および第２の入出力回路１０７は、例えば５Ｖ程度の電源電圧で駆動される。つまり、集積回路１は、低電圧で駆動される素子（インバータ１００）と、高電圧で駆動される素子（第１の入出力回路１０６および第２の入出力回路１０７）とを備える構成である。
【００２９】
インバータ１００は、図１に示すように、入力部が第１の用途切替スイッチ１０４の端子ＳＷ３に、出力部が第２の用途切替スイッチ１０５の端子ＳＷ６に接続されている。また、インバータ１００の入力部と出力部との間には抵抗素子ＲＦが接続され、この構成によりインバータ１００は発振用インバータとして機能する。また、インバータ１００には低電圧源１０１が接続され、インバータ１００の駆動用電圧として、低電圧源１０１からインバータ１００へ、例えば１．８Ｖの電圧が印加される。なお、インバータ１００は、本発明の実施の形態における第３の電子回路部に相当する。
【００３０】
図２は、インバータ１００の構成を示す回路図である。インバータ１００は、図２に示すように、低電圧源１０１に、第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている。
【００３１】
また、第１のＰＭＯＳトランジスタ２０３のゲートと第２のＮＭＯＳトランジスタ２０６のゲートとが接続され、これらのゲートはインバータ１００の入力部として、第１の用途切替スイッチ１０４の端子ＳＷ３に接続されている。
【００３２】
また、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５との接続点には、インバータ１００の出力部が構成されている。出力部は、集積回路１の外部に設けられた他の回路へ接続されるとともに第２の用途切替スイッチ１０５の端子ＳＷ６に接続されている。
【００３３】
また、第２のＰＭＯＳトランジスタ２０４のゲートと、第１のＮＭＯＳトランジスタ２０５のゲートとは制御信号２００に接続されている。第２のＰＭＯＳトランジスタ２０４と制御信号２００との間には、インバータ２０８が設けられている。これにより、制御信号２００から第２のＰＭＯＳトランジスタ２０４のゲートおよび第１のＮＭＯＳトランジスタ２０５のゲートには、逆位相の信号が入力される。制御信号２００からの制御信号により、第２のＰＭＯＳトランジスタ２０４および第１のＮＭＯＳトランジスタ２０５は、ＯＮまたはＯＦＦに制御される。
【００３４】
第１の入出力端子１０２および第２の入出力端子１０３は、図１に示すように、集積回路１の外部に設けられた回路素子等との接続用の端子である。第１の入出力端子１０２および第２の入出力端子１０３には、例えば、図１に示すように、発振素子である外付回路素子２が接続される。
【００３５】
外付回路素子２は、第１の負荷容量Ｃ１１および第２の負荷容量Ｃ１２と、振動子Ｑ１とを備えた発振素子である。外付回路素子２が第１の入出力端子１０２および第２の入出力端子１０３を介して集積回路１と接続されることにより、外付回路素子２と集積回路１に設けられたインバータ１００とで発振回路が構成される。
【００３６】
第１の入出力回路１０６および第２の入出力回路１０７は、集積回路１に配置された一般的な回路であり、例えば、入出力ポートや、シリアル兼用ポート等である。第１の入出力回路１０６および第２の入出力回路１０７の電源電圧は、例えば５Ｖであり、インバータ１００の低電圧源１０１から出力される電圧（例えば、１．８Ｖ）よりも高く設定されている。なお、第１の入出力回路１０６および第２の入出力回路１０７は、それぞれ本発明の実施の形態における第１の電子回路部および第２の電子回路部に相当する。
【００３７】
また、集積回路１の外部との接続に用いられている第１の入出力端子１０２とインバータ１００の入力部に接続されるＳＷ３との間には、第１の用途切替スイッチ１０４が配置され、集積回路１の外部との接続に用いられている第２の入出力端子１０３とインバータ１００の出力部に接続されるＳＷ６との間には、第２の用途切替スイッチ１０５がそれぞれ配置されている。
【００３８】
第１の用途切替スイッチ１０４は、第１の入出力端子１０２が第１の入出力回路１０６またはインバータ１００の入力部と接続するように、制御レジスタ１０８により切り換えられる。具体的には、第１の用途切替スイッチ１０４において、端子ＳＷ１が端子ＳＷ２または端子ＳＷ３と接続するように切り替えられる。なお、第１の用途切替スイッチ１０４は、本発明の実施の形態における第１のスイッチに相当する。
【００３９】
また、第２の用途切替スイッチ１０５は、第２の入出力回路１０７が第２の入出力端子１０３またはインバータ１００の出力部と接続するように、制御レジスタ１０８により切り替えられる。具体的には、第２の用途切替スイッチ１０５において、端子ＳＷ４が端子ＳＷ５または端子ＳＷ６と接続するように切り替えられる。なお、第２の用途切替スイッチ１０５は、本発明の実施の形態における第２のスイッチに相当する。
【００４０】
制御レジスタ１０８は、第１の用途切替スイッチ１０４および第２の用途切替スイッチ１０５を切り替えるための制御信号を、第１の用途切替スイッチおよび第２の用途切替スイッチに与える制御レジスタである。
【００４１】
以上のように構成された本実施の形態に係る集積回路１の動作について、以下その特徴を説明する。
【００４２】
第１の入出力端子１０２および第２の入出力端子１０３を発振端子として使用する場合は、インバータ１００と第１の入出力端子１０２との間の第１の用途切替スイッチ１０４の端子ＳＷ１と端子ＳＷ３とが接続される。また、インバータ１００と第２の入出力端子１０３との間の第２の用途切替スイッチ１０５の端子ＳＷ４と端子ＳＷ６とが接続される。
【００４３】
外付回路素子２に設けられた、第１の負荷容量Ｃ１１および振動子Ｑ１の一端とが接続された配線４０１は、第１の入出力端子１０２に接続される。また、第２の負荷容量Ｃ１２および振動子Ｑ１の他端とが接続された配線４０２は、第２の入出力端子１０３に接続される。このとき、第１の用途切替スイッチ１０４は、端子ＳＷ１と端子ＳＷ３とが接続されるように、制御レジスタ１０８により切り替えられる。また、第２の用途切替スイッチ１０５は、端子ＳＷ４と端子ＳＷ６とが接続されるように、制御レジスタ１０８により切り替えられる。これにより、駆動電圧の低い外付回路素子２およびインバータ１００を駆動電圧の高い入出力回路１０６から切り離すことで、外付回路素子２およびインバータ１００は、第１の入出力回路１０６および第２の入出力回路１０７の駆動電圧の影響を受けることのない発振回路を構成することができる。
【００４４】
また、第１の入出力端子１０２および第２の入出力端子１０３を汎用端子として使用する場合は、インバータ１００と第１の入出力端子１０２との間の第１の用途切替スイッチ１０４の端子ＳＷ１と端子ＳＷ２とが接続される。また、インバータ１００と第２の入出力端子１０３との間の第２の用途切替スイッチ１０５の端子ＳＷ４と端子ＳＷ５とが接続される。つまり、ＳＷ３とＳＷ６とが切り離されることで、第１の入出力端子１０２や第２の入出力端子１０３からインバータ１００の素子の耐圧を超える電圧が入力された場合でも、インバータ１００が破壊されることはない。
【００４５】
さらに、インバータ１００には、制御信号２００から制御信号が印加される。これにより、インバータ１００を構成する第２のＰＭＯＳトランジスタ２０４と第１のＮＭＯＳトランジスタ２０５とは、ＯＦＦ状態となる。したがって、低電圧源１０１からＧＮＤにかけて、つまり、第１のＰＭＯＳトランジスタ２０３、第２のＰＭＯＳトランジスタ２０４、第１のＮＭＯＳトランジスタ２０５および第２のＮＭＯＳトランジスタ２０６にリーク電流が流れるのを確実に抑制することができる。
【００４６】
これにより、第１の入出力端子１０２および第２の入出力端子１０３から、第１の入出力回路１０６および第２の入出力回路１０７用の、インバータ１００の耐圧を超えるような電圧が入力されても、インバータ１００を構成する第１のＰＭＯＳトランジスタ２０３、第２のＰＭＯＳトランジスタ２０４、第１のＮＭＯＳトランジスタ２０５および第２のＮＭＯＳトランジスタ２０６のゲート酸化膜は破壊することなく、かつ、インバータ１００のＰＭＯＳトランジスタでダイオード電流が流れることはない。
【００４７】
これにより、汎用端子としてインバータ１００と第１の入出力端子１０２間の第１の用途切替スイッチ１０４の端子ＳＷ１と端子ＳＷ２を接続していても、制御信号２００からの制御入力信号によって、端子ＳＷ３と接続されているインバータ１００の入力部をオフし、かつ、端子ＳＷ６と接続されているインバータ１００の出力部をハイインピーダンスとする機能を具備することで、インバータ１００でリーク電流が流れることはない。
【００４８】
以上のように、本実施の形態によれば、発振回路を構成する素子の耐圧を超える電圧が入力された場合でもインバータ１００は破損することはない。発振回路を構成する素子の耐圧が低い場合でも、またその素子に供給される電源が低電圧でも、第１の入出力端子１０２、第２の入出力端子１０３を、発振回路を使用しないときには汎用端子として用いることが可能である。これにより、低電力化を目的とした発振回路を搭載し、かつ、発振端子と汎用端子の兼用化を実現できる集積回路１を提供することができる。
【００４９】
なお、第１の入出力端子１０２および第２の入出力端子１０３は、その形状などを特に限定するものではなく、例えばＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）集積回路の入出力ピンであってもよいし、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ集積回路の入出力ピンなどであってもよい。
【００５０】
また、外付回路素子２は特に限定されるものでもなく、例えば、水晶振動子、セラミック振動子、圧電振動子、抵抗素子、コンデンサ等を備える構成であってもよい。
【００５１】
また、第１の用途切替スイッチ１０４および第２の用途切替スイッチ１０５は、特に限定されるものでもなく、例えば、ゲートに入力される電圧によって所定の回路をオンまたはオフにするトランスファーゲートであってもよいし、ヒューズなどによって接続状態を切り替えるものであってもよい。
【００５２】
また、上記した構成以外にも、例えば素子を接続するための配線等を備える構成であってもよい。
【００５３】
（実施の形態１の変形例）
上記した実施の形態１では、インバータ１００の構成は、第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている構成であったが、本変形例に係るインバータは、上記した構成を変更したものであってもよい。
【００５４】
図３は、本発明の実施の形態１の変形例に係る回路である。図３に示すように、本変形例に係るインバータ１５０は、低電圧源１０１に、第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２１４と、第１のＮＭＯＳトランジスタ２１５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている。
【００５５】
また、第１のＰＭＯＳトランジスタ２０３のゲートと第１のＮＭＯＳトランジスタ２１５のゲートとが接続され、これらにゲートはインバータ１５０の入力部として、第１の用途切替スイッチ１０４の端子ＳＷ３に接続されている。
【００５６】
また、第２のＰＭＯＳトランジスタ２１４と、第１のＮＭＯＳトランジスタ２１５との接続点には、インバータ１５０の出力部が構成されている。出力部は、集積回路１の外部に設けられた他の回路へ接続されるとともに第２の用途切替スイッチ１０５の端子ＳＷ６に接続されている。
【００５７】
また、第２のＰＭＯＳトランジスタ２１４のゲートと、第２のＮＭＯＳトランジスタ２０６のゲートとは制御信号２００に接続されている。第２のＰＭＯＳトランジスタ２１４と制御信号２００との間には、インバータ２１８が設けられている。これにより、制御信号２００から第２のＰＭＯＳトランジスタ２１４のゲートおよび第２のＮＭＯＳトランジスタ２０６のゲートには、逆位相の信号が入力される。したがって、制御信号２００からの制御信号により、第２のＰＭＯＳトランジスタ２１４および第２のＮＭＯＳトランジスタ２０６は、ＯＮまたはＯＦＦに制御される。
【００５８】
また、図２に示したインバータ１００の構成以外にも、例えば、以下のような構成のインバータ１００であってもよい。インバータ１００は、低電圧源１０１に、第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている。
【００５９】
また、第２のＰＭＯＳトランジスタ２０４のゲートと第１のＮＭＯＳトランジスタ２０５のゲートとが接続され、これらのゲートはインバータ１００の入力部として、第１の用途切替スイッチ１０４の端子ＳＷ３に接続されている。
【００６０】
また、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５との接続点には、インバータの出力部が構成されている。出力部は、集積回路１の外部に設けられた他の回路へ接続されるとともに第２の用途切替スイッチ１０５の端子ＳＷ６に接続されている。
【００６１】
また、第１のＰＭＯＳトランジスタ２０３のゲートと、第２のＮＭＯＳトランジスタ２０６のゲートとは制御信号２００に接続されている。第１のＰＭＯＳトランジスタ２０３と制御信号２００との間には、インバータが設けられている。これにより、制御信号２００から第１のＰＭＯＳトランジスタ２０３のゲートおよび第２のＮＭＯＳトランジスタ２０６のゲートには、逆位相の信号が入力される。したがって、制御信号２００からの制御信号により、第１のＰＭＯＳトランジスタ２０３および第２のＮＭＯＳトランジスタ２０６は、ＯＮまたはＯＦＦに制御される。
【００６２】
また、上記した構成以外にも、例えば、以下のような構成のインバータであってもよい。インバータは、低電圧源１０１に、第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている。
【００６３】
また、第２のＰＭＯＳトランジスタ２０４のゲートと第２のＮＭＯＳトランジスタ２０６のゲートとが接続され、これらのゲートはインバータの入力部として、第１の用途切替スイッチ１０４の端子ＳＷ３に接続されている。
【００６４】
また、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５との接続点には、インバータの出力部が構成されている。出力部は、集積回路１の外部に設けられた他の回路へ接続されるとともに第２の用途切替スイッチ１０５の端子ＳＷ６に接続されている。
【００６５】
また、第１のＰＭＯＳトランジスタ２０３のゲートと、第１のＮＭＯＳトランジスタ２０５のゲートとは制御信号２００に接続されている。第１のＰＭＯＳトランジスタ２０３と制御信号２００との間には、インバータが設けられている。これにより、制御信号２００から第１のＰＭＯＳトランジスタ２０３のゲートおよび第１のＮＭＯＳトランジスタ２０５のゲートには、逆位相の信号が入力される。したがって、制御信号２００からの制御信号により、第１のＰＭＯＳトランジスタ２０３および第２のＮＭＯＳトランジスタ２０６は、ＯＮまたはＯＦＦに制御される。
【００６６】
なお、上記した構成以外にも、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタとがこの順に直列に接続されている構成に限らず、トランジスタの順序を入れ替えたり、ゲートを接続するトランジスタの組み合わせを変更してもよい。
【００６７】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
【００６８】
図４は、本実施の形態における電池駆動型電子機器の構成を示す図である。本実施の形態では、実施の形態１に示した集積回路１を具備する電池駆動型電子機器について説明する。
【００６９】
図３に示すように、本実施の形態に係る電池駆動型電子機器３００は、集積回路１と、外付回路素子３０２と内部制御回路３０３とを備えている。集積回路１は、図１に示した集積回路と同様の構成であるため、説明を省略する。また、外付回路素子３０２は、例えば、第１の負荷容量Ｃ３１および第２の負荷容量Ｃ３２と、振動子Ｑ３とを備えた発振素子である。外付回路素子３０２が集積回路１の第１の入出力端子１０２（図１参照）および第２の入出力端子１０３（図１参照）を介して集積回路１と接続されることにより、外付回路素子３０２と集積回路１に設けられたインバータ１００（図１参照）とで発振回路が構成される。内部制御回路３０３は、例えば、タイマーである。集積回路１と外付回路素子３０２によって構成された発振回路により生成されたクロックは、内部制御回路３０３に送られ、内部制御回路３０３は、受け取ったクロックにより、電池駆動型電子機器３００の時間的な制御を行う。
【００７０】
電池駆動型電子機器３００に本発明に係る集積回路１を用いることにより、発振回路を低消費電力化することができるため、電池駆動型電子機器３００全体の消費電力を抑えることができる。これにより、電池駆動型電子機器３００に搭載する電池の長寿命化を図ることができる。また、電池駆動型電子機器３００は、半導体の端子を削減することによるコスト削減を実現できるという効果を奏することができる。
【００７１】
なお、この用途に最適な電池駆動型電子機器３００としては、例えば、リモコン端末機、携帯電話、携帯型ゲーム機等幅広く考えられる。
【００７２】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００７３】
例えば、上記した集積回路は、電池駆動型電子機器に１つ設けられる構成に限らず、複数設けられた構成であってもよい。例えば、１０ＭＨｚの高速発振を行うための集積回路と、３２ｋＨｚの低速発振を行うための集積回路とを設ける構成であってもよい。
【００７４】
また、上記した実施の形態では、本発明に係る電子回路部をインバータとした構成について説明したが、電子回路部はインバータに限らず、例えば、ＮＡＮＤゲートで構成してもよい。
【００７５】
また、抵抗素子ＲＦの近傍に第３のスイッチを設けて、第１の入出力端子１０２および第２の入出力端子１０３がそれぞれ第１の入出力回路１０６および第２の入出力回路１０７に接続されたときに、第３のスイッチをＯＦＦにするようにしてもよい。これにより、第１の入出力端子１０２および第２の入出力端子１０３がそれぞれ第１の入出力回路１０６および第２の入出力回路１０７に接続されたときに、インバータ１００の帰還回路を切断して、インバータ１００に何らかの電圧が入力された場合であっても、入力された電圧が増幅されるのを抑制して、インバータ１００にリーク電流が流れるのを抑制することができる。
【００７６】
また、インバータの構成は、上記したように第１のＰＭＯＳトランジスタ２０３と、第２のＰＭＯＳトランジスタ２０４と、第１のＮＭＯＳトランジスタ２０５と、第２のＮＭＯＳトランジスタ２０６とがこの順に直列に接続されている構成に限らず、トランジスタの順序を入れ替えたり、ゲートを接続するトランジスタの組み合わせを変更してもよい。
【００７７】
また、本発明に係る集積回路には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る集積回路を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る集積回路を備えた電子機器を有するリモコン端末機、携帯電話、コンピュータ等も本発明に含まれる。
【産業上の利用可能性】
【００７８】
本発明の集積回路は、低電力化を目的した発振回路を搭載し、発振回路として使用しない場合は発振端子を汎用端子として問題なく使用できることを実現することで、限られた端子を有効に活用するものであり、携帯電話、電池駆動型電子機器の電池の長寿命化、少ピンマイコンのチップ面積削減によるコスト削減などに有用である。好ましい適用対象としては、本集積回路を発振回路として利用し、携帯電話、電池駆動型電子機器に内蔵することで、少ピンマイコンでの電池の長寿命化とコスト削減に貢献するものである。
【符号の説明】
【００７９】
１  集積回路（集積回路、発振回路）
２、３０２  外付回路素子（発振回路）
１００  インバータ（第３の電子回路部）
１０１  低電圧源（電圧源）
１０２  第１の入出力端子
１０３  第２の入出力端子
１０４  第１の用途切替スイッチ（第１のスイッチ）
１０５  第２の用途切替スイッチ（第２のスイッチ）
１０６  第１の入出力回路（第１の電子回路部）
１０７  第２の入出力回路（第２の電子回路部）
１０８  制御レジスタ
２００  制御信号
２０３  第１のＰＭＯＳトランジスタ
２０４  第２のＰＭＯＳトランジスタ
２０５  第１のＮＭＯＳトランジスタ
２０６  第２のＮＭＯＳトランジスタ
３００  電池駆動型電子機器
５００  集積回路
Ｃ１１、Ｃ３１    第１の負荷容量（発振素子）
Ｃ１２、Ｃ３２    第２の負荷容量（発振素子）
Ｑ１、Ｑ３      振動子（発振素子）
【図１】
2012235370.tif 000003
【図２】
2012235370.tif 000004
【図３】
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【図４】
2012235370.tif 000006
【図５】
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