(57)【要約】      （修正有）【課題】意図しない低周波信号の入力を防止し規格値を超過するドレイン電流が発生することを回避できる増幅回路装置を提供する。【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量４を付加し、当該容量４とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタを構成する。ハイパスフィルタの遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面に絶縁層を設けてこれを誘電体とし、導電部材と基板とで平行平板型の容量４を接続する。【選択図】図１
2012049311.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記一導電型半導体基板の上方に設けられた逆導電型半導体領域と、
該逆導電型半導体領域表面に設けられた逆導電型のソース領域およびドレイン領域と、
前記逆導電型半導体領域表面に設けられた一導電型のゲート領域と、
前記逆導電型半導体領域の周囲に設けられ、該逆導電型半導体領域表面から少なくとも底面まで達する深さの高濃度一導電型不純物領域と、
一端が前記ソース領域と電気的に接続し、他端が前記一導電型半導体基板と電気的に接続する抵抗と、
前記一導電型半導体基板の他の主面に設けられた絶縁層と、
該絶縁層を介して前記一導電型半導体基板と固着しゲート電位が印加される導電部材と、
を具備することを特徴とする増幅回路装置。
【請求項２】
前記一導電型半導体基板は第１領域と第２領域に区画され、
前記逆導電型半導体領域、前記ソース領域、前記ドレイン領域および前記ゲート領域は前記第１領域の上方に設けられ、前記高濃度一導電型不純物領域は前記第１領域の周囲に設けられ、
前記抵抗は、前記第２領域の上方に設けられ、他端が前記第２領域の前記一導電型半導体基板を介して前記第１領域の前記一導電型半導体基板と電気的に接続することを特徴とする請求項１に記載の増幅回路装置。
【請求項３】
前記導電部材、前記絶縁層および前記一導電型半導体基板で構成される容量と、前記抵抗とによってハイパスフィルタが構成されることを特徴とする請求項１または請求項２に記載の増幅回路装置。
【請求項４】
前記絶縁層は、絶縁ペーストであることを特徴とする請求項１から請求項３のいずれかに記載の増幅回路装置。
【請求項５】
前記絶縁ペーストは、エポキシ系接着材とフィラーの混合物であることを特徴とする請求項４に記載の増幅回路装置。
【請求項６】
前記絶縁層は、絶縁膜であることを特徴とする請求項１から請求項３のいずれかに記載の増幅回路装置。
【請求項７】
前記ハイパスフィルタは可聴周波数帯域の下限付近の遮断周波数を有することを特徴とする請求項１から請求項６のいずれかに記載の増幅回路装置。
【請求項８】
前記容量の静電容量と前記抵抗の抵抗値を用いてあらわされる前記ハイパスフィルタの電圧利得は、可聴周波数帯域において０．９以上であることを特徴とする請求項１から請求項７のいずれかに記載の増幅回路装置。
【請求項９】
前記静電容量は、１ｐＦから５０ｐＦであることを特徴とする請求項８に記載の増幅回路装置。
【請求項１０】
前記一導電型半導体基板は第３領域が区画され、該第３領域上方に、前記抵抗の他端と電気的に接続する他の逆導電型半導体領域と、前記ソース領域と電気的に接続する一導電型不純物領域とからなるダイオードが設けられることを特徴とする請求項１から請求項９のいずれかに記載の増幅回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路装置に係り、特に接合型電界効果トランジスタを用いた増幅回路装置に関する。
【背景技術】
【０００２】
携帯電話等に用いられるエレクトレットコンデンサマイクロフォン（Electret  Condenser  Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）が採用される場合がある。
【０００３】
図７は、Ｊ−ＦＥＴ２０１を用いた増幅回路装置２００の一例を示す回路図である。Ｊ−ＦＥＴ２０１はゲートＧが、例えばＥＣＭ（不図示）の一端と接続する。ドレインＤは例えば電源（不図示）と接続する。また、Ｊ−ＦＥＴ２０１のゲートＧ−ソースＳ間には抵抗２０２とｐｎ接合ダイオード２０３がそれぞれ並列に接続されている。抵抗２０２は例えば抵抗値が１ＧΩ程度の高抵抗体である。
【０００４】
この増幅回路装置２００は、電源投入時にはソースＳ−抵抗２０２−ゲートＧの経路で電流が流れるので、電源投入から入力電圧（ゲート電位）の変動が安定し定常状態になるまでの時間を短縮することができ、良好な過渡特性が得られる。また、ｐｎ接合ダイオード２０３によって、静電破壊耐量を高めることができる（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６１−１６０９６３号公報  （第３頁  第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
増幅回路装置に採用されるＪ−ＦＥＴ２０１は、電源投入から過渡状態を経過した後の定常状態、すなわちドレイン電流の飽和領域で使用することが一般的である。
【０００７】
図７に示す増幅回路装置２００では、抵抗２０２の抵抗値を適切に選択することにより、電源投入時直後の過渡状態におけるゲート電位を接地（ＧＮＤに吸収）させ、短期間でゲート電位を安定化させて定常状態にすることができる。
【０００８】
しかし定常状態においても、増幅回路装置２００の封止部材（パッケージ）外部からの要因で入力電圧が変動し、すなわち意図しない（増幅すべきでない）ゲート電位の変動が生じる場合がある。例えば、高湿度環境下などにおいては特に顕著に、封止部材の外部に導出するゲート端子のゲート電位が変動する場合がある。このようなゲート電位の変動（大きくて１００ｍＶ）は、可聴周波数より低周波の信号が入力信号（例えば１０ｍＶ）とは無関係にＪ−ＦＥＴのゲートに入力されることを意味し、これによってドレイン電流が規格値を大きく超えてしまう問題があった。
【課題を解決するための手段】
【０００９】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、前記一導電型半導体基板の上方に設けられた逆導電型半導体領域と、該逆導電型半導体領域表面に設けられた逆導電型のソース領域およびドレイン領域と、前記逆導電型半導体領域表面に設けられた一導電型のゲート領域と、前記逆導電型半導体領域の周囲に設けられ、該逆導電型半導体領域表面から少なくとも底面まで達する深さの高濃度一導電型不純物領域と、一端が前記ソース領域と電気的に接続し、他端が前記一導電型半導体基板と電気的に接続する抵抗と、前記一導電型半導体基板の他の主面に設けられた絶縁層と、該絶縁層を介して前記一導電型半導体基板と固着しゲート電位が印加される導電部材と、を具備することにより解決するものである。
【発明の効果】
【００１０】
本発明によれば、以下の効果が得られる。
【００１１】
第１に、Ｊ−ＦＥＴのゲート−ソース間に抵抗を接続し、ゲートと直列に容量を接続して、抵抗と容量によってハイパスフィルタを構成する。ハイパスフィルタの遮断周波数を可聴周波数帯域の下限付近に設定することにより、増幅回路装置の封止部材（パッケージ）外部の要因（例えば湿度など）によって、封止部材外部のゲート端子においてゲート電位の変動が生じても、封止部材内のハイパスフィルタで遮断し、入力信号とは無関係な低周波の信号がＪ−ＦＥＴのゲートに入力されることを防止できる。増幅すべき入力信号は、可聴周波数帯域の音声信号であり、容量若しくはハイパスフィルタで遮断されることはなく、意図しない低周波信号の入力を防止し、これにより規格値を超過するドレイン電流が発生することを回避できる。
【００１２】
第２に、容量の静電容量と抵抗の抵抗値を適宜選択し、これらを用いてあらわされるハイパスフィルタの電圧利得を、可聴周波数帯域において０．９以上とすることにより、増幅すべき入力信号（音声信号）の感度を低下させることなく、入力信号とは無関係に発生する可聴周波数を下回る低周波信号のゲートへの入力を防止できる。
【００１３】
第３に、ハイパスフィルタは、従来、ゲート電位の安定化のために設けられていた抵抗を用いて、これに容量を１つ付加するのみで構成できるので、増幅回路装置のチップの外形（封止部材の外形）の増大を押さえることができる。
【００１４】
具体的には、Ｊ−ＦＥＴのチップを構成するｐ＋型半導体基板の裏面全面に絶縁層を設け、ゲート電位が印加される導電部材（リードフレーム）、絶縁層およびｐ＋型半導体基板によって容量を構成することにより、チップサイズ（面積）は、従来と同等を維持し、容量を追加できる。また、容量の静電容量を例えば１ｐＦ〜５０ｐＦ程度とした場合、絶縁層の面積はチップ面積と同等に確保できるため、その厚みは薄いものでよく、チップの厚みの増加も回避できる。
【００１５】
第４に、絶縁層に、エポキシ系接着材などの絶縁ペーストを用いることにより、Ｊ−ＦＥＴのチップと導電部材の固着材と、容量を構成する絶縁層とを兼用でき、製造工程や、部品点数を増加させることなく、容量を付加することができる。
【００１６】
第５に、絶縁層に、エポキシ系接着材とフィラーを混合した絶縁ペーストを用いることにより、絶縁ペーストの厚みの制御が容易となり、薄い絶縁層を設けることができる。
【００１７】
第６に、絶縁層に絶縁膜を採用することにより、薄く均一な厚みの絶縁層を実現できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の増幅回路装置を説明する図であり、（Ａ）は増幅回路装置の使用例を示す回路図であり、（Ｂ）は増幅回路装置の回路図であり、（Ｃ）はハイパスフィルタの回路図である。
【図２】本発明の増幅回路装置を説明する特性図である。
【図３】本発明の増幅回路装置を説明する特性図である。
【図４】本発明の増幅回路装置を説明する特性図である。
【図５】本発明の増幅回路装置を説明する特性図である。
【図６】本発明の増幅回路装置を説明する断面図である。
【図７】従来技術を説明するための回路図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図１から図６を参照して説明する。
【００２０】
図１は、本実施形態の増幅回路装置１０を説明するための回路図であり、図１（Ａ）が増幅回路装置１０の使用の一例を示す回路図、図１（Ｂ）が増幅回路装置１０の回路図、図１（Ｃ）がハイパスフィルタ５の回路図である。
【００２１】
図１（Ａ）を参照して、本実施形態の増幅回路装置１０は、例えば、エレクトレットコンデンサマイクロフォン（Electret  Condenser  Microphone：以下ＥＣＭ）１５に接続して用いられる。
【００２２】
ＥＣＭ１５は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。ＥＣＭ１５は、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出され、これが増幅回路装置１０によって増幅される。
【００２３】
増幅回路装置１０は、接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：以下Ｊ−ＦＥＴ）１と、抵抗２と、ダイオード３と、容量４と、を有する。
【００２４】
Ｊ−ＦＥＴ１は、ゲートＧ、ソースＳおよびドレインＤの３つの端子を有し、ゲートＧがＥＣＭ１５の一端と接続し、ドレインＤは負荷抵抗ＲＬを介して電源６に接続し、ソースＳが接地される。負荷抵抗ＲＬの抵抗値は、例えば１ｋΩ〜１５ｋΩ程度である。ゲートＧは入力側となり、直流的にゲートＧが開放の状態で使用する。増幅は主に、Ｊ−ＦＥＴ１の定常状態（ゲートＧの電位が安定した状態、ドレイン電流の飽和領域）において行われる。ドレインＤは出力側となる。
【００２５】
詳細には、ＥＣＭ１５の容量変化（電圧変化）が入力電圧Ｖｉｎ（ゲートＧ−ソースＳ間電圧ＶＧＳ）の変化としてＪ−ＦＥＴ１のゲートＧに印加され、Ｊ−ＦＥＴ１に流れるドレイン電流が制御される。ドレインＤに流れるドレイン電流が増幅回路装置１０により増幅される。増幅後の電流（消費電流）は負荷抵抗ＲＬによって電圧変換され、Ｊ−ＦＥＴ１のドレインＤから出力電圧ＶｏｕｔのＡＣ成分として取り出すことができる。
【００２６】
図１（Ａ）（Ｂ）を参照して、Ｊ−ＦＥＴ１は、例えばｎチャネルのデプレッション型Ｊ−ＦＥＴである。すなわち、ｎ型のチャネル領域とｐ型のゲート領域及びｐ型のバックゲート領域及びそれぞれｎ型のソース領域及びドレイン領域を有する。
【００２７】
抵抗２は、ゲートＧ−ソースＳ間に並列に接続する。抵抗２は、抵抗値Ｒが例えば１ＧΩ〜３０ＧΩ（より好適には１ＧΩ〜３ＧΩ）であり、電源６を投入直後のＪ−ＦＥＴ１の過渡状態の期間中に、ソースＳ−抵抗２−ゲートＧの経路に電流を流すことにより、ゲート電位を短期間で安定化させるために接続される。
【００２８】
また、ダイオード３が、ゲートＧ−ソースＳ間に並列に接続する。ダイオード３は、ｐｎ接合ダイオードであり、アノード（ソースＳ）側に負電圧を印加する（逆方向バイアスが印加される）ように接続することにより、ゲートＧ−ソースＳ間に印加される静電気を放電し、静電破壊耐量を向上させている。
【００２９】
容量４は、Ｊ−ＦＥＴ１のゲートＧに直列に接続される。容量４の静電容量は例えば、１ｐＦ〜５０ｐＦである。
【００３０】
Ｊ−ＦＥＴ１、抵抗２、ダイオード３および容量４は全て単一の封止部材７内に収められ、増幅回路装置１０を構成している。封止部材７は例えば封止樹脂パッケージであるが、メタルキャンパッケージやセラミックパッケージも採用できる。また、一例として、Ｊ−ＦＥＴ１、抵抗２、ダイオード３および容量４は、全て同一の半導体基板（チップ）に集積化される。
【００３１】
図１（Ｂ）（Ｃ）を参照して、本実施形態の増幅回路装置１０は、ゲートＧ、および抵抗２の一端と直列接続する容量４を有し、これによりゲートＧに直列に、抵抗２と容量４によるハイパスフィルタ５が接続された構成となっている。
【００３２】
ハイパスフィルタ５は、可聴周波数帯域（例えば２０Ｈｚ〜２万Ｈｚ（２０ＫＨｚ））の下限付近の遮断周波数を有する。これにより、例えば２０Ｈｚより低い周波数の信号を遮断できる。つまり、Ｊ−ＦＥＴ１の定常状態において、増幅回路装置１０の使用環境などの外部要因によって意図しないゲート電位の変動が生じ、それが信号として増幅回路装置１０に入力された場合であっても、増幅する前にその変動（信号）を低減できる。
【００３３】
具体的に説明すると、例えば高湿度環境下での使用などによって、定常状態においても増幅すべき入力電圧Ｖｉｎの変化（入力信号または音声信号）とは無関係に、ゲート電位が変動する場合がある。この場合のゲート電位の変動は、可聴周波数帯域の下限（２０Ｈｚ）より大幅に低い周波数の信号として、Ｊ−ＦＥＴ１のゲートＧに入力される。本実施形態ではこの低周波数の信号によって図１（Ｂ）のＩ１点のゲート電位が変動した場合であっても、これをハイパスフィルタ５で遮断できるので、Ｉ２点でのゲート電位の変動を低減できる。一方で、増幅すべき可聴周波数帯域の高周波の入力信号はほとんど損失（低下）することなく、Ｉ２点に到達させることができる。
【００３４】
増幅すべき高周波の入力信号の損失の大きさは、ハイパスフィルタ５の電圧利得Ｇａｉｎによって算出され、電圧利得Ｇａｉｎの周波数特性は、以下の式で表される。
【００３５】
【数１】
2012049311.tif 000003
ここで、Ｖｉｎ：入力電圧［Ｖ］、Ｖｏｕｔ：出力電圧［Ｖ］、ω：角周波数［ｒａｄ］（＝２πｆ（ｆ：周波数［Ｈｚ］））、Ｃ：静電容量［ｐＦ］、Ｒ：抵抗［Ω］である。
【００３６】
本実施形態では、上式であらわされるハイパスフィルタ５の電圧利得Ｇａｉｎが、可聴周波数帯域において０．９以上となるように、抵抗２の抵抗値Ｒと容量４の静電容量Ｃとを選択する。これにより、増幅すべき入力信号（音声信号）の感度はほとんど低下させることなく、増幅すべき入力信号とは無関係に発生する低周波の信号が、Ｊ−ＦＥＴ１のゲートＧに入力されることを防止できる。
【００３７】
図２から図５は、上式を用いて計算した電圧利得Ｇａｉｎおよび周波数ｆの、容量４の依存性を示す特性図である。いずれもＹ軸が電圧利得Ｇａｉｎ、Ｘ軸が周波数ｆ［Ｈｚ］であり、図２から図４はそれぞれ容量４の静電容量Ｃが０．１ｐＦ、１ｐＦ、５ｐＦ、１０ｐＦ、３０ｐＦ、５０ｐＦの６つの場合について、図５は容量４の静電容量Ｃが０．１ｐＦ、０．５ｐＦ、１ｐＦ、２ｐＦ、５ｐＦ、１０ｐＦ、３０ｐＦ、５０ｐＦの８つの場合について抵抗２の抵抗値Ｒを変えて依存性を算出した。図２は抵抗２の抵抗値Ｒ＝１ＧΩ（１．００Ｅ０９Ω）、図３は抵抗値Ｒ＝３ＧΩ、図４は抵抗値Ｒ＝１０ＧΩ、図５は抵抗値Ｒ＝３０ＧΩの場合である。またいずれも破線が可聴周波数帯域の下限付近を示し、矢印で示した破線より周波数の高い領域（２万Ｈｚ程度まで）が、可聴周波数帯域である。
【００３８】
図２を参照して、抵抗２の抵抗値Ｒが１ＧΩの場合、可聴周波数帯域の下限付近において電圧利得Ｇａｉｎが０．９以上となるのは、容量４の静電容量Ｃが３０ｐＦ以上の場合であり、５０ｐＦでは電圧利得Ｇａｉｎがほぼ１となる。これより静電容量Ｃが小さい場合は、高い周波数では電圧利得Ｇａｉｎが０．９以上となるものの、可聴周波数帯域の下限付近では電圧利得Ｇａｉｎが０．９を下回り、ゲートＧに入力される低周波の信号の遮断はできても、可聴周波数帯域の損失が大きくなりすぎてしまう。
【００３９】
同様に、図３を参照して、抵抗２の抵抗値Ｒが３ＧΩの場合、可聴周波数帯域の下限付近において電圧利得Ｇａｉｎが０．９以上となるのは、容量４の静電容量が５ｐＦより大きい場合であり、静電容量Ｃが１０ｐＦ以上では電圧利得Ｇが０．９５以上となる。
【００４０】
更に図４を参照して、抵抗２の抵抗値Ｒが１０ＧΩの場合には、静電容量Ｃが５ｐＦ以上であれば可聴周波数帯域の下限付近において電圧利得Ｇａｉｎが０．９５以上でほぼ１に近くなる。
【００４１】
更に図５を参照して、抵抗２の抵抗値Ｒが３０ＧΩの場合には、静電容量Ｃが１ｐＦ以上であれば可聴周波数帯域の下限付近において電圧利得Ｇａｉｎが０．９５以上となる。
【００４２】
これらから明らかなように、抵抗２の抵抗値Ｒが大きいほど、小さい静電容量Ｃで可聴周波数帯域において良好な電圧利得Ｇａｉｎが得られる。一方で、抵抗２の抵抗値Ｒは過渡状態の期間においてゲート電位が安定するまでの時間に影響し、抵抗値Ｒが大きくなるほどソースＳ−抵抗２−ゲートＧ間に電流が流れにくくなり、ゲート電位が安定するまでの時間がかかることになる。つまり、過渡状態の期間におけるゲート電位の安定化に適切な抵抗値Ｒが例えば１ＧΩ〜３ＧΩであるとすると、静電容量Ｃは３０ｐＦ以上が望ましいといえる。
【００４３】
また、静電容量Ｃは、大きいほど可聴周波数帯域の広範囲において損失を少なくすることができるといえるが、極端に大きくなると、容量４を追加しない従来構造に近づき、すなわち低周波の信号を遮断できない。本実施形態においては静電容量Ｃの上限値は、例えば、３０ｐＦ〜５０ｐＦ程度までである。この値は、理論上、低周波の信号を遮断できなくなる静電容量よりも小さく、現実的な容量４のサイズに制約される。
【００４４】
すなわち、後に詳述するが、容量４をゲートＧに直列に接続する増幅回路装置１０の具体的なデバイスとしては、以下の構成が考えられる。例えばＪ−ＦＥＴ１のチップを構成し、バックゲート領域となるｐ＋型半導体基板の裏面に絶縁層を設け、ゲート電位が印加される導電部材（例えばリードフレーム）と当該絶縁層、およびＪ−ＦＥＴ１のｐ＋型半導体基板とで容量４を構成するものである。また、少なくとも同一の封止部材７内に収めるのであれば、容量４はＪ−ＦＥＴ１と別異の素子（チップ）としてもよい。
【００４５】
いずれにしても、Ｊ−ＦＥＴ１のチップサイズまたは封止部材７の外形のサイズの制約があるため、例えばチップサイズが０．３ｍｍ角程度の場合、静電容量Ｃが５０ｐＦを超えるような容量４を作りこむことは現実的でない。つまり、本実施形態の容量４の静電容量Ｃの上限値は、増幅回路装置１０の外形サイズによって決定される（例えばチップサイズが０．３ｍｍ角程度の場合で、静電容量Ｃは５０ｐＦ）。これに対し、静電容量Ｃを小さくすると、可聴周波数帯域の電圧利得Ｇａｉｎが低下してしまうので、下限は適切な値を選択する必要がある。つまり、抵抗２の抵抗値Ｒも考慮すると、本実施形態の容量４の下限は、１ｐＦ程度が望ましい。
【００４６】
このように、本実施形態では、Ｊ−ＦＥＴ１の封止部材７内で、ゲートＧと直列に容量４を付加し、容量４とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、増幅すべき入力信号（音声信号）を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できるので、定常状態での外部要因による意図しないゲート電位の変動の影響を低減できる。
【００４７】
次に、図６を参照して、増幅回路装置１０の具体的な構造について説明する。図６は、一例としてｎチャネルＪ−ＦＥＴ１を用いた増幅回路装置１０の構造の概略を示す断面図である。尚、図１の回路図と同様の構成は、同一符号で示す。
【００４８】
増幅回路装置１０は、ｐ＋型半導体基板１１と、ｐ型半導体層１２と、ｎ型半導体領域１４ａ、１４ｂ、１４ｃと、ソース領域１５と、ドレイン領域１６と、ゲート領域１７と、高濃度ｐ型不純物領域５０と、抵抗２と、ダイオード３と、絶縁層４１と、導電部材４２と、を具備する。
【００４９】
ｐ＋型半導体基板１１は、Ｊ−ＦＥＴ１のチップを構成し、所望の静電破壊耐量が得られる比抵抗と厚みを有する。一例として比抵抗ρが例えば３Ω・ｃｍ〜４Ω・ｃｍであり、厚みが８０μｍである。本実施形態の増幅回路装置１０は、一例として、単一のｐ＋型半導体基板１１を複数の領域に区画して、その上方にＪ−ＦＥＴ１、抵抗２およびダイオード３をそれぞれ集積化する。ここでは便宜上、ｐ＋型半導体基板１１は第１領域ｒ１、第２領域ｒ２および第３領域ｒ３に区画され、第１領域ｒ１の上方にＪ−ＦＥＴ１が形成され、第２領域ｒ２の上方に抵抗２が形成され、第３領域ｒ３の上方にダイオード３が形成されるとする。また、第１領域ｒ１、第２領域ｒ２および第３領域ｒ３は、ｐ＋型半導体基板１１のみを区画した領域に限らず、区画されたｐ＋型半導体基板１１の上方の各種半導体層（半導体領域）を含めた領域の総称とする。
【００５０】
ｐ型半導体層１２は、ｐ＋型半導体基板１１の一主面上に設けられた例えばエピタキシャル層であり、比抵抗は約３Ω・ｃｍ〜４Ω・ｃｍ、厚みは例えば約１０μｍである。ｐ型半導体層１２は、ｐ＋型半導体基板１１とともにＪ−ＦＥＴ１のバックゲート領域となる。
【００５１】
第１領域ｒ１のｐ型半導体層１２上には、ｎ型半導体領域１４ａと、その端部を囲む高濃度ｐ型不純物領域５０が設けられる。また第２領域ｒ２のｐ型半導体層１２の上には、ｎ型半導体領域１４ｂとその端部を囲む高濃度ｐ型不純物領域５０が設けられ、第３領域ｒ３のｐ型半導体層１２上には、ｎ型半導体領域１４ｃとその端部を囲む高濃度ｐ型不純物領域５０が設けられる。高濃度ｐ型不純物領域５０はそれぞれ、ｎ型半導体領域１４ａ、１４ｂ、１４ｃの表面から少なくとも底面まで達する深さに設けられる。
【００５２】
本実施形態では、ｎ型半導体領域１４ａ、１４ｂ、１４ｃはいずれも、ｐ型半導体層１２表面に個別に、同条件のイオン注入及び拡散によって設けられた不純物拡散領域である。あるいはｎ型半導体領域１４ａ、１４ｂ、１４ｃはｎ型半導体層の一部であってもよい。すなわち、ｐ型半導体層１２上に例えばエピタキシャル成長などにより単一のｎ型半導体層を設け、その表面からｎ型半導体層の底面まで貫通し、ｐ型半導体層１２に達する高濃度ｐ型不純物領域５０を複数設けることにより、ｎ型半導体領域１４ａ、１４ｂ、１４ｃを分離するとともにそれぞれ外周に高濃度ｐ型不純物領域５０が配置された第１領域ｒ１、第２領域ｒ２、第３領域ｒ３が区画されるものであってもよい。
【００５３】
尚、ｐ型半導体領域１２は設けられなくてもよく、その場合にはｐ＋型半導体基板１１の上に、高濃度ｐ型不純物領域５０で分離されたｎ型半導体領域１４ａ、１４ｂ、１４ｃが設けられる。この場合も、ｎ型半導体領域１４ａ、１４ｂ、１４ｃを個別の不純物拡散領域として設けてもよいし、単一のｎ型半導体層をｐ＋型半導体基板１１上に設け、高濃度ｐ型不純物領域５０で分離して設けてもよい。
【００５４】
第１領域ｒ１において、ｎ型半導体領域１４ａ表面に、それぞれｎ＋型のソース領域１５およびドレイン領域１６と、ｐ＋型のゲート領域１７が設けられる。ｎ型半導体領域１４ａはチャネル領域となり、ソース領域１５とドレイン領域１６は交互に配置され、これらの間にそれぞれゲート領域１７が配置される。第１領域ｒ１の周囲の高濃度ｐ型不純物領域５０は、ゲート領域１７より不純物濃度が高く、ゲート領域１７と一部重畳して設けられ、その深さはｎ型半導体領域１４ａの底部より深く、ｐ型半導体層１２に達する。これにより、ゲート電圧がバックゲート領域（ｐ型半導体層１２、ｐ＋型半導体基板１１）、高濃度ｐ型不純物領域５０を介して、ゲート領域１７に印加される。ｐ型半導体層１２が設けられない場合には、高濃度ｐ型不純物領域５０はｐ＋型半導体基板１１に達し、ゲート電圧はバックゲート領域（ｐ＋型半導体基板１１）、高濃度ｐ型不純物領域５０を介して、ゲート領域１７に印加される。以下の説明においても同様である。
【００５５】
ｎ型半導体領域１４ａ上に第１絶縁膜（例えば酸化膜）９１が設けられ、ソース領域１５およびドレイン領域１６上にコンタクトホールＣＨが設けられるが、ゲート領域１７上は第１絶縁膜９１で覆われる。例えばアルミニウム（Ａｌ）などにより、コンタクトホールＣＨを介してソース領域１５およびドレイン領域１６にそれぞれコンタクトする、１層目の第１ソース電極６１および第１ドレイン電極６２が設けられる。第１絶縁膜９１上は第２絶縁膜（例えば窒化膜（ＳｉＮ））９２で覆われ、第１ソース電極６１、第１ドレイン電極６２上にスルーホールＴＨが設けられる。例えばアルミニウム（Ａｌ）などにより、スルーホールＴＨを介して第１ソース電極６１および第１ドレイン電極６２にそれぞれコンタクトする、２層目の第２ソース電極７１および第２ドレイン電極７２が設けられる。これにより、第１領域ｒ１に、Ｊ−ＦＥＴ１が形成される。Ｊ−ＦＥＴ１は裏面がバックゲート領域となるいわゆるディスクリート素子である。チップ最外周の表面には、高濃度のｎ型不純物領域であるアニュラー５１が設けられるが、これは設けられなくてもよい。
【００５６】
第２領域ｒ２において、ｎ型半導体領域１４ｂ上に第１絶縁膜９１が設けられ、その上に第３絶縁膜（例えば窒化膜（Ｓｉ３Ｎ４））９３を介して、抵抗２が設けられる。抵抗２は例えば、不純物を導入したポリシリコン層などの導電層である。尚、第２領域ｒ２のｎ型半導体領域１４ｂは設けられなくてもよい。
【００５７】
抵抗２は、一端Ｔ１がＪ−ＦＥＴ１のソース領域１５と電気的に接続し、他端Ｔ２が第２領域ｒ２のｐ＋型半導体基板１１を介して第１領域ｒ１のｐ＋型半導体基板１１と電気的に接続する。より詳細には、第１領域ｒ１のＪ−ＦＥＴ１の例えば端部に設けられた第１ソース電極６１は、第２領域ｒ２まで延在する配線（例えば金属層などの導電層）６３と接続し、抵抗２の一端Ｔ１とコンタクトする。そして、抵抗２の他端Ｔ２に接続する他の配線６４が設けられ、配線６４の一部は、第１絶縁膜９１に設けられたコンタクトホールＣＨを介して、第２領域ｒ２の表面のｐ＋型コンタクト領域２１とコンタクトする。ｐ＋型コンタクト領域２１は、第２領域ｒ２の周囲を区画する高濃度ｐ型不純物領域５０表面に設けられており、これにより抵抗２の他端Ｔ２は、第２領域ｒ２のｐ＋型半導体層１１と接続し、これを介してＪ−ＦＥＴ１のバックゲート領域である第１領域ｒ１のｐ＋型半導体基板１１と接続する。このようにして抵抗２は、一端Ｔ１がＪ−ＦＥＴ１のソースＳと接続し、他端Ｔ２がゲートＧと接続する（図１参照）。
【００５８】
第３領域ｒ３において、ｐ＋型半導体基板１１（ｐ型半導体層１２）上にｎ型半導体領域１４ｃが設けられ、その表面にｎ＋型不純物領域３１が設けられる。ｎ＋型不純物領域３１は、第１絶縁膜９１に設けられたコンタクトホールＣＨを介して配線６４とコンタクトする。つまりｎ＋型不純物領域３１（ｎ型半導体領域１４ｃ）は、配線６４を介して抵抗２の他端Ｔ２と電気的に接続する。また、ｎ型半導体領域１４ｃの表面には、ｐ＋型不純物領域３２が設けられ、第１絶縁膜９１に設けられたコンタクトホールＣＨを介して、他の配線６５とコンタクトする。
【００５９】
抵抗２の上、およびこれに接続する配線６３、６４の上は、第２絶縁膜９２で被覆され、その上に２層目の配線７３が延在する。配線７３は、第２絶縁膜９２に設けたスルーホールＴＨを介して、第３領域ｒ３の１層目の配線６５とコンタクトし、第１ソース電極６１ともコンタクトする。
【００６０】
このようにして、第３領域ｒ３には、ｐ＋型不純物領域３２をアノードとし、ｎ＋型不純物領域３１（ｎ型半導体領域１４ｃ）をカソードとしたダイオード３が形成される。ダイオード３はｐ＋型不純物領域３２が配線７３を介してＪ−ＦＥＴ１のソース領域１５と接続し、ｎ＋型不純物領域３１（ｎ型半導体領域１４ｃ）が配線６４と第２領域ｒ２のｐ＋型半導体基板１１を介して、Ｊ−ＦＥＴ１のバックゲート領域となるｐ＋型半導体基板１１と接続する。つまりダイオード３は、Ｊ−ＦＥＴ１のソースＳとゲートＧ間に逆方向に接続される。
【００６１】
本実施形態では更に、チップを構成するｐ＋型半導体基板１１の他の主面（裏面）全面に、絶縁層４１が設けられる。絶縁層４１は例えば、エポキシ系接着材などの絶縁ペーストである。そして、ｐ＋型半導体基板１１の裏面が絶縁層４１を介して導電部材４２と固着する。導電部材４２は例えば銅もしくは銅を主成分とする合金素材からなるリードフレーム基材であり、エッチングまたは打ち抜き加工によってアイランドおよびリードが形成され、アイランドに絶縁層４１を介してｐ＋型半導体基板１１が固着され、リードの１つが封止部材（不図示）から外部に導出してゲート電位が印加される。これにより、絶縁層４１を誘電体とし、導電部材４２とｐ＋型半導体基板１１を両電極とした平行平板型の容量４が構成される。
【００６２】
以上の構成により、単一のｐ＋型半導体基板１１に、Ｊ−ＦＥＴ１と抵抗２とダイオード３が集積化され、Ｊ−ＦＥＴ１のゲートＧ−ソースＳ間に並列に抵抗２とダイオード３が接続し、ゲートＧに直列に容量４が接続した増幅回路装置１０が構成される。
【００６３】
更に、抵抗２の抵抗値と容量４の静電容量を適宜選択することにより、ハイパスフィルタが構成されており、ハイパスフィルタ内蔵の増幅回路装置１０が得られる。抵抗値と静電容量の関係は、図２から図５を参照して既に説明したとおりであるが、ここでは絶縁層４１と静電容量について説明する。
【００６４】
絶縁層４１は、増幅回路装置１０のチップの裏面全面に設けられ、その厚みによって容量４の静電容量が決定される。一例として、チップサイズが０．３ｍｍ角で、絶縁層４１を構成するエポキシ系接着材の比誘電率が３〜６程度であるとすると、絶縁層４１の厚みが０．１μｍで静電容量が２４ｐＦとなり、１μｍで静電容量が２．４ｐＦとなる。既述のごとく、本実施形態の静電容量の好適な範囲は概ね１ｐＦ〜５０ｐＦであるので、チップサイズや絶縁ペーストの比誘電率に応じて、この範囲の静電容量が得られる絶縁層４１の厚みを選択する。
【００６５】
ここで絶縁層４１の厚みが薄い（例えば、１０μｍ程度）場合には、絶縁ペーストの厚みを均一に制御することが困難となる。そこで、このような場合は、エポキシ系接着材とフィラー（例えばガラスフィラー）の混合物である絶縁ペーストを採用することにより、厚みの制御も容易となる。
【００６６】
また、上記の絶縁ペーストを採用することにより、チップの固着材と容量４の誘電体とを兼用できる。
【００６７】
また、絶縁層４１は、ｐ＋型半導体基板１１の裏面に形成した絶縁膜であってもよい。絶縁膜としては、例えば化学気相成長法（Chemical  Vapor  Deposition）により形成した酸化膜等が考えられる。絶縁層４１に絶縁膜を採用することにより、薄い膜厚であっても均一な厚みの制御が容易となる。絶縁層４１に絶縁膜を採用した場合は、絶縁性接着材または導電性接着材（例えば銀（Ａｇ）ペーストなど）によってチップ（ｐ＋型半導体基板１１）と導電部材４２とを固着する。
【００６８】
Ｊ−ＦＥＴ１、抵抗２、ダイオード３が集積化され、裏面に容量４が形成された増幅回路装置１０のチップは、導電部材４２とともに封止部材（不図示）により被覆され一体で支持される。封止部材（不図示）は例えば、封止樹脂パッケージであるが、メタルキャンパッケージやセラミックパッケージも採用できる。
【００６９】
本実施形態は、絶縁層４１をｐ＋型半導体基板１１の裏面に形成して容量４をＪ−ＦＥＴ１のゲートに直列に接続し、当該容量４と、Ｊ−ＦＥＴ１と同一の封止部材に収納されてゲート電位を安定化するための抵抗２とでハイパスフィルタ５を構成するものである。
【００７０】
従って、図６に示す構成に限らず、例えばＪ−ＦＥＴ１が単独で形成されるｐ＋型半導体基板１１の裏面に絶縁層４１を設け導電部材４２と固着することによりＪ−ＦＥＴ１のゲートに容量４を直列に接続し、抵抗２とダイオード３はＪ−ＦＥＴ１とは別の基板（チップ）に設けて、これらを単一の封止部材に収納するものであってもよい。
【００７１】
以上、本実施形態ではｎチャネル型のＪ−ＦＥＴを例示したが、導電型を逆にしたＪ―ＦＥＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【００７２】
１      Ｊ−ＦＥＴ
２      抵抗
３      ダイオード３
４      容量
５      ハイパスフィルタ
１１  ｐ＋型半導体基板
１２  ｐ型半導体層
１４ａ、１４ｂ、１４ｃ  ｎ型半導体領域
１５    ソース領域
１６    ドレイン領域
１７    ゲート領域
４１    絶縁層
４２    導電部材
５０    高濃度ｐ型不純物領域５０
６１    第１ソース電極
６２    第１ドレイン電極
６３、６４、６５、７３  配線
７１    第２ソース電極
７２    第２ドレイン電極
９１    第１絶縁膜
９２    第２絶縁膜
９３    第３絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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