(57)【要約】【課題】従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させる。【解決手段】パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を各波形整形器に出力するドライバタイミング発生器と、ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、複数個の波形整形器に独立にパタン信号を出力するフォーマッタとを備えた半導体試験装置。【選択図】図１
2012233721.tif 000002
【特許請求の範囲】
【請求項１】
パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、
指定されたタイミングでエッジ信号を前記各波形整形器に出力するドライバタイミング発生器と、
前記ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の波形整形器に独立にパタン信号を出力するフォーマッタと、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記フォーマッタは、波形整形器毎にドライバ波形の整形を行なうか否かを示す信号に基づいて、前記複数個の波形整形器に独立にパタン信号を出力することを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記波形整形器、前記ドライバタイミング発生器、前記フォーマッタは、前記半導体試験装置のピンエレクトロニクスカードに搭載され、
前記波形整形器毎にドライバ波形の整形を行なうか否かを示す信号は、前記ピンエレクトロニクスカードの外部あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリから送られることを特徴とする請求項２に記載の半導体試験装置。
【請求項４】
前記フォーマッタは、前記複数個の波形整形器に出力するパタン信号について、それぞれ異なるドライバフォーマット設定により生成可能なことを特徴とする請求項１〜３のいずれか１項に記載の半導体試験装置。
【請求項５】
前記フォーマッタは、前記複数個の波形整形器に共通のパタン信号を出力可能であることを特徴とする請求項１〜３のいずれか１項に記載の半導体試験装置。
【請求項６】
前記フォーマッタは、前記エッジ信号を、波形整形器毎に時分割に利用することを特徴とする請求項１〜５のいずれか１項に記載の半導体試験装置。
【請求項７】
エッジ信号に基づいて比較信号を取り込む複数個の比較波形ストローブと、
指定されたタイミングでエッジ信号を前記各比較波形ストローブに出力するストローブタイミング発生器と、
比較判定を行なうか否かを示すマスク信号が比較を行なう旨を示している場合に、前記比較波形ストローブが取り込んだ比較信号と、期待パタンとを比較判定する複数個の論理比較器と、
前記ストローブタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の論理比較器に、独立に期待パタンおよびマスク信号を出力するフォーマッタと、
を備えたことを特徴とする半導体試験装置。
【請求項８】
前記比較波形ストローブ、前記ストローブタイミング発生器、前記論理比較器は、前記半導体試験装置のピンエレクトロニクスカードに搭載され、
前記フォーマッタは、前記マスク信号を、前記ピンエレクトロニクスカードの外部からの信号あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリの制御により出力することを特徴とする請求項７に記載の半導体試験装置。
【請求項９】
前記フォーマッタは、前記複数個の論理比較器に出力する期待パタン信号について、それぞれ異なる判定フォーマット設定により生成可能なことを特徴とする請求項７または８に記載の半導体試験装置。
【請求項１０】
前記フォーマッタは、前記複数個の論理比較器に共通の期待パタンおよびマスク信号を出力可能であることを特徴とする請求項７〜９のいずれか１項に記載の半導体試験装置。
【請求項１１】
前記フォーマッタは、前記エッジ信号を、比較波形ストローブ毎に時分割に利用することを特徴とする請求項７〜１０のいずれか１項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行なう半導体試験装置に関し、特に、タイミング発生器を備えた半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象（DUT:Device under test）に試験パタンを与え、この試験パタンに基づいてＤＵＴが出力した応答信号と期待パタンとを比較することでＤＵＴの良否判定を行なう。半導体試験装置は、これらの動作を行なうために、ピンエレクトロニクス（ＰＥ）カードが備えられている。ＰＥカードは、種々のタイミングでＤＵＴに試験パタンを印加し、種々のタイミングでＤＵＴから応答信号を受け取ることができるように、多数の遅延回路を含んで構成されるタイミング発生器を備えている。
【０００３】
図６は、従来のＰＥカードの回路構成例を示すブロック図である。本ブロック図は、本発明に関連する部位に注目して簡略化したものである。ＰＥカード３０は、半導体試験装置において用いられ、半導体試験装置内の他のカードから基準クロック、基準マーカー、ＤＲＶ／期待パタン、コントロール信号を入力し、これらに基づいて試験パタンをＤＵＴ４００に出力し、ＤＵＴ４００から動作結果を示す応答信号を入力して期待パタンと比較する。これらの処理を行なうため、ＰＥカード３０は、デバイス３００、ドライバ（ＤＲＶ）３８０、コンパレータ（ＣＭＰ）３９０を備えている。
【０００４】
ドライバ（ＤＲＶ）３８０は、デバイス３００から出力されるＤＲＶ波形に基づいて印加用の信号を生成し、ＤＵＴ４００に出力する。コンパレータ（ＣＭＰ）３９０は、ＤＵＴ４００から出力される信号を、Ｖ０Ｈ、Ｖ０Ｌの設定値と比較した結果をＣＭＰ波形としてデバイス３００に出力する。ここで、ＣＭＰ波形はＶ０Ｈより高いか否かを示す波形と、Ｖ０Ｌより低いか否かを示す波形の２系統が存在する。
【０００５】
デバイス３００は、基準タイミング発生器３１０、ＤＲＶタイミング発生器３２０、フォーマッタ３３０、ＤＲＶ波形整形器３４０、ＳＴＢタイミング発生器３５０、ＣＭＰ波形ストローブ３６０、論理比較器３７０を備えている。
【０００６】
基準タイミング発生器３１０は、基準クロック、基準マーカーを入力し、デバイス３００内の各ブロックの同期を取るための基準タイミング（ＳＴ）を生成して出力する。
【０００７】
フォーマッタ３３０は、コントロール信号にしたがって、ＤＲＶエッジ発生制御信号Ａ、Ｂ（ＤＴＧＡ、Ｂ）およびＳＴＢエッジ発生制御信号（ＳＴＧ）を生成し、基準タイミング（ＳＴ）に同期して出力する。ここで、ＤＲＶエッジ発生制御信号Ａ、Ｂ（ＤＴＧＡ、Ｂ）は、ＤＲＶタイミング発生器３２０に出力される信号であり、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）の出力タイミングを指定する制御信号である。ＳＴＢエッジ発生制御信号（ＳＴＧ）は、ＳＴＢタイミング発生器３５０に出力される信号であり、ＳＴＢエッジ（ＳＥ）の出力タイミングを指定する制御信号である。
【０００８】
また、フォーマッタ３３０は、ＤＲＶ／期待パタン、コントロール信号およびＤＲＶタイミング発生器３２０が出力するＤＲＶエッジ発生検出信号Ａ、Ｂ（ＤＥＥＡ、Ｂ）を基に、ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ、Ｂ）を生成してＤＲＶ波形整形器３４０に出力するとともに、ＤＲＶ／期待パタンおよびコントロール信号を基に期待パタン（ＥＰＡＴ）を生成して論理比較器３７０に出力する。
【０００９】
ＤＲＶタイミング発生器３２０は、ＤＲＶエッジ発生制御信号Ａ、Ｂ（ＤＴＧＡ、Ｂ）にしたがったタイミングで、ＤＲＶエッジＡ、Ｂ（ＤＥＡ、Ｂ）をＤＲＶ波形整形器３４０に出力する。また、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）の出力の検出を示すＤＲＶエッジ発生検出信号（ＤＥＥＡ、Ｂ）をフォーマッタ３３０に出力する。
【００１０】
ＳＴＢタイミング発生器３５０は、ＳＴＢエッジ発生制御信号（ＳＴＧ）にしたがって、ＳＴＢエッジ（ＳＥ）をＣＭＰ波形ストローブ３６０に出力する。ＳＴＢエッジ（ＳＥ）は、コンパレータ（ＣＭＰ）３９０から出力される２系統のＣＭＰ波形を取り込むために２系統存在する。
【００１１】
ＤＲＶ波形整形器３４０は、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）およびＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ、Ｂ）を基にＤＲＶ波形を生成し、ドライバ（ＤＲＶ）３８０に出力する。図７は、ＤＲＶ波形整形器３４０の回路構成例を示す図である。本図に示すように、ＤＲＶ波形整形器３４０は、ＳＥＴ／ＲＳＴ生成回路３４１、可変遅延回路Ｓ３４２、可変遅延回路Ｒ３４３、フリップフロップ３４４を備えて構成される。
【００１２】
本例では、ＳＥＴ／ＲＳＴ生成回路３４１は、ＤＲＶＡエッジ（ＤＥＡ）アサートかつＤＲＶＡパタン（ＤＰＡＴＡ）Ｈｉｇｈ、あるいは、ＤＲＶＢエッジ（ＤＥＢ）アサートかつＤＲＶＢパタン（ＤＰＡＴＢ）Ｈｉｇｈのときに、ＳＥＴパルスを可変遅延回路Ｓ３４２に出力し、ＤＲＶＡエッジ（ＤＥＡ）アサートかつＤＲＶＡパタン（ＤＰＡＴＡ）Ｌｏｗ、あるいは、ＤＲＶＢエッジ（ＤＥＢ）アサートかつＤＲＶＢパタン（ＤＰＡＴＢ）Ｌｏｗのときに、ＲＳＴパルスを可変遅延回路Ｒ３４３に出力する。
【００１３】
可変遅延回路Ｓ３４２、可変遅延回路Ｒ３４３は、ＳＥＴパルス、ＲＳＴパルスのタイミングを調整し、フリップフロップ３４４に出力する。フリップフロップ３４４は、ＳＥＴパルスによりＤＲＶ波形をＨｉｇｈに遷移させ、ＲＳＴパルスによりＤＲＶ波形をＬｏｗに遷移させてドライバ（ＤＲＶ）３８０に出力する。
【００１４】
図６の説明に戻って、ＣＭＰ波形ストローブ３６０は、ＳＴＢエッジ（ＳＥ）のタイミングで、コンパレータ（ＣＭＰ）３９０から出力されるＣＭＰ波形を取り込み、基準タイミングＳＴに同期させてＣＭＰデータ（ＣＤ）として論理比較器３７０に出力する。
【００１５】
論理比較器３７０は、基準タイミングＳＴで、ＣＭＰデータ（ＣＤ）とフォーマッタ３３０から出力される期待パタン（ＥＰＡＴ）との比較を行ない、ＰＡＳＳ／ＦＡＩＬを判定する。
【００１６】
ＰＥカード３０は、ＤＲＶ波形生成動作と判定動作とを行なうが、まず、図８のタイミングチャートを参照してＤＲＶ波形生成動作の概要を説明する。ここでは、ドライバフォーマットはＮＲＺ２であり、ＤＲＶ波形は、ＤＲＶＡエッジ（ＤＥＡ）で「１」に遷移し、ＤＲＶＢエッジ（ＤＥＢ）で「０」に遷移するものとする。
【００１７】
コントロール信号は、Ｔ１、Ｔ２で「Ｃ＿１」、Ｔ３、Ｔ４で「Ｃ＿３」、Ｔ５、Ｔ６で「Ｃ＿５」、Ｔ７で「Ｃ＿７」が送られてくるものとする。このコントロール信号にしたがって、フォーマッタ３３０は、それぞれ所定のタイミングを示すＤＲＶＡ、Ｂエッジ発生制御信号「ＤＴＧＡ＿１」「ＤＴＧＢ＿１」、「ＤＴＧＡ＿３」「ＤＴＧＢ＿３」、「ＤＴＧＡ＿５」「ＤＴＧＢ＿５」、「ＤＴＧＡ＿７」「ＤＴＧＢ＿７」をＤＲＶタイミング発生器３２０に出力する。
【００１８】
また、ＤＲＶ／期待パタンとしては、Ｔ１〜Ｔ６にかけて、「１」「０」「０」「１」「１」「０」が入力されるものとする。
【００１９】
ＤＲＶタイミング発生器３２０は、ＤＲＶＡ、Ｂエッジ発生制御信号（ＤＴＧＡ、Ｂ＿ｎ）で指定されたタイミングで、ＤＲＶＡ、Ｂエッジ発生検出信号（ＤＥＥＡ、Ｂ）をフォーマッタ３３０に出力するとともに、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）をＤＲＶ波形整形器３４０に出力する。
【００２０】
フォーマッタ３３０は、ＤＲＶ／期待パタン「１」のときに、ＤＲＶＡ、Ｂエッジ発生検出信号（ＤＥＥＡ、Ｂ）のタイミングで、ＤＲＶＡ、Ｂパタン（ＤＰＴＡ、Ｂ）を「１」に遷移させる。また、ＤＲＶ／期待パタン「０」のときに、ＤＲＶＡ（ＤＥＥＡ）のタイミングで、ＤＲＶＡパタン（ＤＰＴＡ）をＤＲＶＢパタン（ＤＰＴＢ）の値に遷移させ、ＤＲＶＢ（ＤＥＥＢ）のタイミングで、ＤＲＶＢパタン（ＤＰＴＢ）を「０」に遷移させる。
【００２１】
このため、Ｔ１、Ｔ４では、ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ、Ｂ）は、「１」に遷移し、Ｔ２、Ｔ６では、ＤＲＶＡパタン（ＤＰＡＴＡ）は「１」のままで、ＤＲＶＢパタン（ＤＰＡＴＢ）が「０」に遷移する。Ｔ３では、ＤＲＶＡパタン（ＤＰＡＴＡ）は「０」に遷移し、ＤＲＶＢパタン（ＤＰＡＴＢ）は「０」のままとなる。Ｔ５では、ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ、Ｂ）とも「１」のままとなる。
【００２２】
ＤＲＶ波形は、上述のＤＲＶ波形整形器３４０の動作により、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）のタイミングに合わせて、Ｔ１、Ｔ４で「１」に遷移し、Ｔ２、Ｔ６で「０」に遷移する。Ｔ３では「０」のまま、Ｔ５では「１」のままとなる。
【００２３】
以上では、説明を簡略化するために、ＤＲＶＡエッジ（ＤＥＡ）、ＤＲＶＡパタン（ＤＰＡＴＡ）と、ＤＲＶＢエッジ（ＤＥＢ）、ＤＲＶＢパタン（ＤＰＡＴＢ）との２つの組合せとしたが、一般に、ＤＲＶエッジ、ＤＲＶパタンはこれ以外にも存在する。
【００２４】
図９は、判定動作の概要を説明するタイミングチャートである。ここでは、判定フォーマットはＮＲＺであり、ＤＲＶ／期待パタンがそのまま期待パタン（ＥＰＡＴ）となるものとする。
【００２５】
フォーマッタ３３０は、コントロール信号「Ｃ＿１」「Ｃ＿３」「Ｃ＿５」「Ｃ＿７」により、それぞれ所定のタイミングを示すＳＴＢエッジ発生制御信号（ＳＴＧ）「ＳＴＧ＿１」「ＳＴＧ＿３」「ＳＴＧ＿５」「ＳＴＧ＿７」をＳＴＢタイミング発生器３５０に出力する。また、フォーマッタ３３０は、ＤＲＶ／期待パタンを、基準タイミングＳＴに同期して、そのまま期待パタン（ＥＰＡＴ）として論理比較器３７０に出力する。このため、期待パタン（ＥＰＡＴ）は、Ｔ１、Ｔ４、Ｔ５で「１」となり、Ｔ２、Ｔ３、Ｔ６で「０」となる。
【００２６】
ＳＴＢタイミング発生器３５０は、ＳＴＢエッジ発生制御信号（ＳＴＧ＿ｎ）で指定されたタイミングで、ＳＴＢエッジ（ＳＥ）をＣＭＰ波形ストローブ３６０に出力する。
【００２７】
ＣＭＰ波形ストローブ３６０は、ＣＭＰ波形をＳＴＢエッジ（ＳＥ）のタイミングで取り込み、ＣＭＰデータ（ＣＤ）として基準タイミングＳＴに同期して論理比較器３７０に出力する。ここで、ＣＭＰ波形を取り込んでＣＭＰデータ（ＣＤ）として出力するまでに所定の段数を必要とするが、本例では説明を簡単にするため、ＣＭＰ波形を取り込んだ次の基準タイミングＳＴに同期してＣＭＰデータ（ＣＤ）を出力するものとしている。
【００２８】
論理比較器３７０で、ＣＭＰデータ（ＣＤ）と段数が合うように期待パタン（ＥＰＡＴ）をシフトさせた期待パタンＳ（ＥＰＡＴＳ）と、ＣＭＰデータ（ＣＤ）との論理比較を行ない、一致したらＰＡＳＳ、不一致であればＦＡＩＬと判定する。
【００２９】
本例では、Ｔ１、Ｔ２、Ｔ４でＰＡＳＳと判定され、Ｔ３、Ｔ５でＦＡＩＬと判定されている。以上では、説明を簡略化するために、ＳＴＢエッジ（ＳＥ）、期待パタン（ＥＰＡＴ）との１つの組合せとしたが、一般に、ＳＴＢエッジ、期待パタンはこれ以外にも存在する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２０００−１０５２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
ＤＲＶタイミング発生器３２０とＳＴＢタイミング発生器３５０は、試験目的に応じて種々のタイミングでエッジ信号を出力するため、多数の遅延回路を含んで構成され、回路規模が大きくなる。このため、同時試験可能なピン数が、ＤＲＶタイミング発生器３２０とＳＴＢタイミング発生器３５０のサイズによって制限されることが多々ある。
【００３２】
ピン数の制限を解消する目的で、ＤＲＶエッジ、ＳＴＢエッジをバッファして、複数ピンとして使用するシェアードという手法も提案されているが、シェアードされたピンは共通のタイミングでしかエッジを発生することができないため、基本的に同じＤＵＴを並列試験するときの同一ピンとしてしか使用することができない。
【００３３】
そこで、本発明は、従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させることを目的とする。
【課題を解決するための手段】
【００３４】
上記課題を解決するため、本発明の第１の態様である半導体試験装置は、パタン信号とエッジ信号とに基づいてドライバ波形を整形する複数個の波形整形器と、指定されたタイミングでエッジ信号を前記各波形整形器に出力するドライバタイミング発生器と、前記ドライバタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の波形整形器に独立にパタン信号を出力するフォーマッタとを備えたことを特徴とする。
【００３５】
ここで、前記フォーマッタは、波形整形器毎にドライバ波形の整形を行なうか否かを示す信号に基づいて、前記複数個の波形整形器に独立にパタン信号を出力することができる。
【００３６】
また、前記波形整形器、前記ドライバタイミング発生器、前記フォーマッタは、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記波形整形器毎にドライバ波形の整形を行なうか否かを示す信号は、前記ピンエレクトロニクスカードの外部あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリから送られることができる。
【００３７】
また、前記フォーマッタは、前記複数個の波形整形器に出力するパタン信号について、それぞれ異なるドライバフォーマット設定により生成可能としてもよい。あるいは、前記フォーマッタは、前記複数個の波形整形器に共通のパタン信号を出力可能としてもよい。
【００３８】
また、前記フォーマッタは、前記エッジ信号を、波形整形器毎に時分割に利用することができる。
【００３９】
上記課題を解決するため、本発明の第２の態様である半導体試験装置は、エッジ信号に基づいて比較信号を取り込む複数個の比較波形ストローブと、指定されたタイミングでエッジ信号を前記各比較波形ストローブに出力するストローブタイミング発生器と、比較判定を行なうか否かを示すマスク信号が比較を行なう旨を示している場合に、前記比較波形ストローブが取り込んだ比較信号と、期待パタンとを比較判定する複数個の論理比較器と、前記ストローブタイミング発生器にエッジ信号の出力タイミングを指示するとともに、前記複数個の論理比較器に、独立に期待パタンおよびマスク信号を出力するフォーマッタとを備えたことを特徴とする。
【００４０】
ここで、前記比較波形ストローブ、前記ストローブタイミング発生器、前記論理比較器は、前記半導体試験装置のピンエレクトロニクスカードに搭載され、前記フォーマッタは、前記マスク信号を、前記ピンエレクトロニクスカードの外部からの信号あるいは前記ピンエレクトロニクスカードが備えるコントロールメモリの制御により出力することができる。
【００４１】
また、前記フォーマッタは、前記複数個の論理比較器に出力する期待パタン信号について、それぞれ異なる判定フォーマット設定により生成可能としてもよい。あるいは、前記フォーマッタは、前記複数個の論理比較器に共通の期待パタンおよびマスク信号を出力可能としてもよい。
【００４２】
また、前記フォーマッタは、前記エッジ信号を、比較波形ストローブ毎に時分割に利用することができる。
【発明の効果】
【００４３】
本発明によれば、従来のタイミング発生器を用いて、異なるタイミングで動作可能なピン数を増加させることができる。
【図面の簡単な説明】
【００４４】
【図１】本実施形態に係るＰＥカードの回路構成例を示すブロック図である。
【図２】本実施形態に係るＰＥカードにおけるＤＲＶ波形生成動作の概要を説明するタイミングチャートである。
【図３】本実施形態に係るＰＥカードにおける判定動作の概要を説明するタイミングチャートである。
【図４】第２ピン系統のドライバフォーマットをＲＺに変更したときのＤＲＶ波形生成の一例を示すタイミングチャートである。
【図５】ドライバフォーマットを実施するＤＲＶエッジをピン系統毎に時分割に制御したときのＤＲＶ波形生成の一例を示すタイミングチャートである。
【図６】従来のＰＥカードの回路構成例を示すブロック図である。
【図７】ＤＲＶ波形整形器の回路構成例を示す図である。
【図８】ＤＲＶ波形生成動作の概要を説明するタイミングチャートである。
【図９】判定動作の概要を説明するタイミングチャートである。
【発明を実施するための形態】
【００４５】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係る半導体試験装置のピンエレクトロニクス（ＰＥ）カードの回路構成例を示すブロック図である。本ブロック図は、本発明に関連する部位に注目して簡略化したものである。
【００４６】
ＰＥカード１０は、半導体試験装置内の他のカードから基準クロック、基準マーカー、ＤＲＶ／期待パタン、コントロール信号、補助コントロール信号を入力する。そして、これらに基づいて第１試験パタンを第１ＤＵＴ２０１に出力し、第１ＤＵＴ２０１から動作結果を示す応答信号を入力して第１期待パタンと比較する。また、第２試験パタンを第２ＤＵＴ２０２に出力し、第２ＤＵＴ２０２から動作結果を示す応答信号を入力して第２期待パタンと比較する。ＰＥカード１０の基本的な動作は従来のＰＥカード３０と同様であるが、ピン数が増え、それぞれのピンを異なるタイミングで動作させるための仕組みが追加されている。本実施形態では、ピン数が２つに増えているが、それ以上のピン数としてもよい。なお、図中のブロック等においては、「第１」を「＃１」で示し、「第２」を「＃２」で示している。
【００４７】
本図に示すように、ＰＥカード１０は、デバイス１００、第１ドライバ（ＤＲＶ＃１）１８１、第２ドライバ（ＤＲＶ＃２）１８２、第１コンパレータ（ＣＭＰ＃１）１９１、第２コンパレータ（ＣＭＰ＃２）１９２を備えている。
【００４８】
第１ドライバ（ＤＲＶ＃１）１８１、第２ドライバ（ＤＲＶ＃２）１８２は、それぞれ従来のドライバ（ＤＲＶ）３８０と入出力信号は異なるが同様の機能を有している。第１コンパレータ（ＣＭＰ＃１）１９１、第２コンパレータ（ＣＭＰ＃２）１９２は、それぞれ従来のコンパレータ（ＣＭＰ）３９０と入出力信号は異なるが同様の機能を有している。
【００４９】
デバイス１００は、基準タイミング発生器１１０、ＤＲＶタイミング発生器１２０、フォーマッタ１３０、第１ＤＲＶ波形整形器１４１、第２ＤＲＶ波形整形器１４２、ＳＴＢタイミング発生器１５０、第１ＣＭＰ波形ストローブ１６１、第２ＣＭＰ波形ストローブ１６２、第１論理比較器１７１、第２論理比較器１７２を備えている。
【００５０】
以下では、第１ＤＲＶ波形整形器１４１、第１ドライバ（ＤＲＶ＃１）１８１、第１ＣＭＰ波形ストローブ１６１、第１コンパレータ（ＣＭＰ＃１）１９１、第１論理比較器１７１を第１ピン系統と称し、第２ＤＲＶ波形整形器１４２、第２ドライバ（ＤＲＶ＃２）１８２、第２ＣＭＰ波形ストローブ１６２、第２コンパレータ（ＣＭＰ＃２）１９２、第２論理比較器１７２を第２ピン系統と称する。第１ピン系統は、第１ＤＵＴ２０１の試験に関し、第２ピン系統は、第２ＤＵＴ２０２の試験に関する系統である。
【００５１】
基準タイミング発生器１１０は、基準クロック、基準マーカーを入力し、デバイス１００内の各ブロックの同期を取るための基準タイミング（ＳＴ）を生成して出力する。
【００５２】
フォーマッタ１３０は、ＤＲＶ／期待パタン、コントロール信号、補助コントロール信号を入力する。コントロール信号は、従来のコントロール信号と同様の制御信号である。補助コントロール信号は、コントロール信号と同期して入力され、第１ピン系統、第２ピン系統にフォーマットを実施するか否か（そのサイクルにおいて遷移対象とするか否か）、判定対象とするか否かを指示する信号である。
【００５３】
フォーマッタ１３０は、従来のフォーマッタ３３０と同様に、コントロール信号にしたがって、ＤＲＶエッジ発生制御信号Ａ、Ｂ（ＤＴＧＡ、Ｂ）およびＳＴＢエッジ発生制御信号（ＳＴＧ）を生成し、基準タイミング（ＳＴ）に同期して出力する。
【００５４】
また、フォーマッタ１３０は、ＤＲＶ／期待パタン、コントロール信号、補助コントロール信号およびＤＲＶタイミング発生器１２０が出力するＤＲＶエッジ発生検出信号Ａ、Ｂ（ＤＥＥＡ、Ｂ）を基に、第１ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃１、Ｂ＃１）を生成して第１ＤＲＶ波形整形器１４１に出力するとともに、第２ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃２、Ｂ＃２）を生成して第２ＤＲＶ波形整形器１４２に出力する。
【００５５】
フォーマッタ１３０では、第１ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃１、Ｂ＃１）および第２ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃２、Ｂ＃２）について入力信号に基づく遷移規則が定められており、それぞれのパタンを独立に異なるタイミングで出力することができる。
【００５６】
さらに、フォーマッタ１３０は、ＤＲＶ／期待パタン、コントロール信号および補助コントロール信号を基に、第１期待パタン（ＥＰＡＴ＃１）、第１マスク信号（ＥＭＳＫ＃１）を生成して第１論理比較器１７１に出力するとともに、第２期待パタン（ＥＰＡＴ＃２）、第２マスク信号（ＥＭＳＫ＃２）を生成して第２論理比較器１７２に出力する。ここで、第ｎマスク信号は、第ｎピン系統について判定を行なうか否かを指示する信号であり、「１」であればそのピン系統においては判定を行なわない。
【００５７】
ＤＲＶタイミング発生器１２０は、従来のＤＲＶタイミング発生器３２０と同様の機能を有している。ただし、ＤＲＶエッジＡ、Ｂ（ＤＥＡ、Ｂ）を、第１ＤＲＶ波形整形器１４１および第２ＤＲＶ波形整形器１４２に出力する。
【００５８】
ＳＴＢタイミング発生器１５０は、従来のＳＴＢタイミング発生器３５０と同様の機能を有している。ただし、ＳＴＢエッジ（ＳＥ）を、第１ＣＭＰ波形ストローブ１６１および第２ＣＭＰ波形ストローブ１６２に出力する。
【００５９】
第１ＤＲＶ波形整形器１４１は、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）および第１ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃１、Ｂ＃１）を基に第１ＤＲＶ波形を生成し、第１ドライバ（ＤＲＶ）１８１に出力する。第２ＤＲＶ波形整形器１４２は、ＤＲＶＡ、Ｂエッジ（ＤＥＡ、Ｂ）および第２ＤＲＶＡ、Ｂパタン（ＤＰＡＴＡ＃２、Ｂ＃２）を基に第２ＤＲＶ波形を生成し、第２ドライバ（ＤＲＶ）１８２に出力する。第１ＤＲＶ波形整形器１４１、第２ＤＲＶ波形整形器１４２の回路構成は、図７に示した従来のＤＲＶ波形整形器３４０と同様とすることができる。
【００６０】
第１ＣＭＰ波形ストローブ１６１は、ＳＴＢエッジ（ＳＥ）のタイミングで、第１コンパレータ（ＣＭＰ＃１）１９１から出力される第１ＣＭＰ波形を取り込み、基準タイミングＳＴに同期させて第１ＣＭＰデータ（ＣＤ＃１）として第１論理比較器１７１に出力する。第２ＣＭＰ波形ストローブ１６２は、ＳＴＢエッジ（ＳＥ）のタイミングで、第２コンパレータ（ＣＭＰ＃２）１９２から出力される第２ＣＭＰ波形を取り込み、基準タイミングＳＴに同期させて第２ＣＭＰデータ（ＣＤ＃２）として第２論理比較器１７２に出力する。
【００６１】
第１論理比較器１７１は、フォーマッタ１３０から出力される第１マスク信号（ＥＭＳＫ＃１）が「０」のときに、基準タイミングＳＴで、第１ＣＭＰデータ（ＣＤ＃１）とフォーマッタ１３０から出力される第１期待パタン（ＥＰＡＴ＃１）との比較を行ない、ＰＡＳＳ／ＦＡＩＬを判定する。第１マスク信号（ＥＭＳＫ＃１）が「１」のときにはＰＡＳＳ／ＦＡＩＬ判定を行なわない。この場合、便宜的に「ＰＡＳＳ」と判定する。
【００６２】
第２論理比較器１７２は、フォーマッタ１３０から出力される第２マスク信号（ＥＭＳＫ＃２）が「０」のときに、基準タイミングＳＴで、第２ＣＭＰデータ（ＣＤ＃２）とフォーマッタ１３０から出力される第２期待パタン（ＥＰＡＴ＃２）との比較を行ない、ＰＡＳＳ／ＦＡＩＬを判定する。第２マスク信号（ＥＭＳＫ＃２）が「１」のときにはＰＡＳＳ／ＦＡＩＬ判定を行なわない。この場合、便宜的に「ＰＡＳＳ」と判定する。
【００６３】
図２のタイミングチャートを参照して本実施形態に係るＰＥカード１０におけるＤＲＶ波形生成動作の概要を説明する。ここでは、ドライバフォーマットは第１ピン系統、第２ピン系統ともＮＲＺ２であり、第１ＤＲＶ波形、第２ＤＲＶ波形は、ＤＲＶＡエッジ（ＤＥＡ）で「１」に遷移し、ＤＲＶＢエッジ（ＤＥＢ）で「０」に遷移するものとする。
【００６４】
コントロール信号は、Ｔ１、Ｔ２で「Ｃ＿１」、Ｔ３、Ｔ４で「Ｃ＿３」、Ｔ５、Ｔ６で「Ｃ＿５」、Ｔ７〜Ｔ１０で「Ｃ＿７」が送られてくるものとする。このコントロール信号にしたがって、フォーマッタ１３０は、それぞれ所定のタイミングを示すＤＲＶＡ、Ｂエッジ発生制御信号「ＤＴＧＡ＿１」「ＤＴＧＢ＿１」、「ＤＴＧＡ＿３」「ＤＴＧＢ＿３」、「ＤＴＧＡ＿５」「ＤＴＧＢ＿５」、「ＤＴＧＡ＿７」「ＤＴＧＢ＿７」をＤＲＶタイミング発生器１２０に出力する。
【００６５】
補助コントロール信号は、Ｔ１、Ｔ３、Ｔ５、Ｔ６で「Ｃ２＿１」、Ｔ２、Ｔ４、Ｔ７、Ｔ８で「Ｃ２＿２」、Ｔ９、Ｔ１０で「Ｃ２＿０」が送られてくるものとする。ここで、「Ｃ２＿１」は、第１ピン系統にフォーマットをかけ、「Ｃ２＿２」は、第２ピン系統にフォーマットをかけ、「Ｃ２＿０」は、第１ピン系統および第２ピン系統にフォーマットをかける信号である。
【００６６】
具体的には、補助コントロール信号「Ｃ２＿１」のとき、ＤＲＶ／期待パタンが「１」であれば、第１ＤＲＶＡパタン（ＤＰＡＴＡ＃１）は「１」に、第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）は第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）の値に、第１ＤＲＶＢパタン（ＤＰＡＴＢ＃１）は「１」に、第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）は第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）の値にそれぞれのタイミングで遷移する。
【００６７】
ＤＲＶ／期待パタンが「０」であれば、第１ＤＲＶＡパタン（ＤＰＡＴＡ＃１）は第１ＤＲＶＢパタン（ＤＰＡＴＢ＃１）の値に、第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）は第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）の値に、第１ＤＲＶＢパタン（ＤＰＡＴＢ＃１）は「０」に、第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）は第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）の値にそれぞれのタイミングで遷移する。
【００６８】
補助コントロール信号「Ｃ２＿２」のときは、補助コントロール信号「Ｃ２＿１」のときの第１ＤＲＶＡパタン（ＤＰＡＴＡ＃１）と第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）、第１ＤＲＶＢパタン（ＤＰＡＴＢ＃１）と第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）を逆にした動作となる。
【００６９】
補助コントロール信号「Ｃ２＿０」のときは、ＤＲＶ／期待パタンが「１」であれば、第１ＤＲＶＡパタン（ＤＰＡＴＡ＃１）、第１ＤＲＶＢパタン（ＤＰＡＴＢ＃１）、第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）、第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）は、いずれも「１」にそれぞれのタイミングで遷移する。
【００７０】
ＤＲＶ／期待パタンが「０」であれば、第１ＤＲＶＡパタン（ＤＰＡＴＡ＃１）、第２ＤＲＶＡパタン（ＤＰＡＴＡ＃２）は第１ＤＲＶＢパタン（ＤＰＡＴＡ＃１）、第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）の値に、第１ＤＲＶＢパタン（ＤＰＡＴＡ＃１）、第２ＤＲＶＢパタン（ＤＰＡＴＢ＃２）は「０」にそれぞれのタイミングで遷移する。
【００７１】
ＤＲＶ／期待パタンとしては、Ｔ１〜Ｔ１０にかけて、「１」「０」「０」「１」「０」「１」「０」「０」「１」「０」が入力されるものとする。
【００７２】
したがって、第１ＤＲＶ波形＃１は、Ｔ１、Ｔ６で「１」に遷移し、Ｔ３、Ｔ１０で「０」に遷移する。Ｔ２、Ｔ７、Ｔ８、Ｔ９では「１」のまま、Ｔ４、Ｔ５では「０」のままとなる。また、第２ＤＲＶ波形＃２は、Ｔ４、Ｔ９で「１」に遷移し、Ｔ７、Ｔ１０で「０」に遷移する。Ｔ１、Ｔ２、Ｔ３、Ｔ８では「０」のまま、Ｔ５、Ｔ６では「１」のままとなる。
【００７３】
図３は、本実施形態に係るＰＥカード１０における判定動作の概要を説明するタイミングチャートである。ここでは、判定フォーマットは第１ピン系統、第２ピン系統ともＮＲＺであるとし、ＤＲＶ／期待パタンがそのまま第１期待パタン（ＥＰＡＴ＃１）、第２期待パタン（ＥＰＡＴ＃２）となるものとする。
【００７４】
フォーマッタ１３０は、コントロール信号「Ｃ＿１」「Ｃ＿３」「Ｃ＿５」「Ｃ＿７」により、それぞれ所定のタイミングを示すＳＴＢエッジ発生制御信号（ＳＴＧ）「ＳＴＧ＿１」「ＳＴＧ＿３」「ＳＴＧ＿５」「ＳＴＧ＿７」をＳＴＢタイミング発生器１５０に出力する。
【００７５】
また、フォーマッタ１３０は、ＤＲＶ／期待パタンを、基準タイミングＳＴに同期して、そのまま第１期待パタン（ＥＰＡＴ＃１）として第１論理比較器１７１に出力し、第２期待パタン（ＥＰＡＴ＃２）として第２論理比較器１７２に出力する。このため、第１期待パタン（ＥＰＡＴ＃１）、第２期待パタン（ＥＰＡＴ＃２）は、Ｔ１、Ｔ４、Ｔ６、Ｔ９で「１」となり、Ｔ２、Ｔ３、Ｔ５、Ｔ７、Ｔ８、Ｔ１０で「０」となる。
【００７６】
さらに、フォーマッタ１３０は、補助コントロール信号「Ｃ２＿１」のときに、第２マスク信号（ＥＭＳＫ＃２）を「１」とし、補助コントロール信号「Ｃ２＿２」のときに、第１マスク信号（ＥＭＳＫ＃１）を「１」とし、他の場合はいずれのマスク信号とも「０」とする。
【００７７】
ＳＴＢタイミング発生器１５０は、ＳＴＢエッジ発生信号（ＳＴＧ＿ｎ）で指定されたタイミングで、ＳＴＢエッジ（ＳＥ）を第１ＣＭＰ波形ストローブ１６１および第２ＣＭＰ波形ストローブ１６２に出力する。
【００７８】
第１ＣＭＰ波形ストローブ１６１、第２ＣＭＰ波形ストローブ１６２は、それぞれ第１ＣＭＰ波形、第２ＣＭＰ波形をＳＴＢエッジ（ＳＥ）のタイミングで取り込み、第１ＣＭＰデータ（ＣＤ＃１）、第２ＣＭＰデータ（ＣＤ＃２）として基準タイミングＳＴに同期して第１論理比較器１７１、第２論理比較器１７２に出力する。
【００７９】
第１論理比較器１７１では、第１ＣＭＰデータ（ＣＤ＃１）と段数が合うように第１マスク信号（ＥＭＳＫ＃１）をシフトさせた第１マスク信号Ｓ（ＥＭＳＫＳ＃１）が「０」のとき、第１期待パタン（ＥＰＡＴ＃１）をシフトさせた第１期待パタンＳ（ＥＰＡＴＳ＃１）と、第１ＣＭＰデータ（ＣＤ＃１）との論理比較を行ない、一致したらＰＡＳＳ、不一致であればＦＡＩＬと判定する。第１マスク信号Ｓ（ＥＭＳＫＳ＃１）が「１」のときは、「ＰＡＳＳ」と判定する。
【００８０】
本例では、Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８でＰＡＳＳと判定され、Ｔ３、Ｔ６、Ｔ９でＦＡＩＬと判定されている。網掛けは第１マスク信号Ｓ（ＥＭＳＫＳ＃１）が「１」のときを示している。
【００８１】
第２論理比較器１７２では、第２ＣＭＰデータ（ＣＤ＃２）と段数が合うように第２マスク信号（ＥＭＳＫ＃２）をシフトさせた第２マスク信号Ｓ（ＥＭＳＫＳ＃２）が「０」のとき、第２期待パタン（ＥＰＡＴ＃２）をシフトさせた第２期待パタンＳ（ＥＰＡＴＳ＃２）と、第２ＣＭＰデータ（ＣＤ＃２）との論理比較を行ない、一致したらＰＡＳＳ、不一致であればＦＡＩＬと判定する。第２マスク信号Ｓ（ＥＭＳＫＳ＃２）が「１」のときは、「ＰＡＳＳ」と判定する。
【００８２】
本例では、Ｔ１、Ｔ２、Ｔ３、Ｔ５、Ｔ６、Ｔ８でＰＡＳＳと判定され、Ｔ４、Ｔ７、Ｔ９でＦＡＩＬと判定されている。網掛けは第２マスク信号Ｓ（ＥＭＳＫＳ＃２）が「１」のときを示している。
【００８３】
なお、ピン系統毎にフォーマットをかけるか否か、ＰＡＳＳ／ＦＡＩＬ判定を行なうか否かの制御は、外部からの補助コントロール信号によらず、デバイスが備えるコントロールメモリ（不図示）で行なうようにしてもよい。
【００８４】
また、上述の例では、第１ピン系統と第２ピン系統とで同じドライバフォーマット設定、判定フォーマット設定としていたが、ピン系統毎に異なるドライバフォーマット設定、判定フォーマット設定としてもよい。図４は、第２ピン系統のドライバフォーマットをＲＺに変更したときのＤＲＶ波形生成の一例を示すタイミングチャートである。ここで、ドライバフォーマットＲＺでは、第２ＤＲＶ波形は、ＤＲＶＡエッジ（ＤＥＡ）で「１」に遷移し、ＤＲＶＢエッジ（ＤＥＢ）で「０」に遷移するものとする。
【００８５】
なお、本実施形態のＰＥカード１０は、全ピン同時にドライバフォーマットを実施するか否か、全ピン同時にＰＡＳＳ／ＦＡＩＬ判定を実施するか否かを制御することにより、通常のシェアードピンとして使用することができる。
【００８６】
また、ドライバフォーマットを実施するＤＲＶエッジをピン系統毎に時分割制御したり、ＰＡＳＳ／ＦＡＩＬ判定を実施するＳＴＢエッジをピン系統毎に時分割制御してもよい。
【００８７】
図５は、ドライバフォーマットを実施するＤＲＶエッジをピン系統毎に時分割に制御したときのＤＲＶ波形生成の一例を示すタイミングチャートである。本図の例では、補助コントロール信号（Ｃ２＿１１）のときに、第１ＤＲＶ波形整形器１４１側が、ＤＲＶＡエッジ（ＤＥＡ）のみ、第２ＤＲＶ波形整形器１４２側が、ＤＲＶＢエッジ（ＤＥＢ）のみでフォーマットがかかり、補助コントロール信号（Ｃ２＿１２）のときに、第１ＤＲＶ波形整形器１４１側が、ＤＲＶＢエッジ（ＤＥＢ）のみ、第２ＤＲＶ波形整形器１４２側が、ＤＲＶＡエッジ（ＤＥＡ）のみでフォーマットがかかり、補助コントロール信号（Ｃ２＿１０）のときに、第１ＤＲＶ波形整形器１４１、第２ＤＲＶ波形整形器１４２とも、ＤＲＶＡエッジ（ＤＥＡ）、ＤＲＶＢエッジ（ＤＥＢ）の両方でフォーマットがかかるように制御している。
【符号の説明】
【００８８】
１０…ＰＥカード、３０…ＰＥカード、１００…デバイス、１１０…基準タイミング発生器、１２０…ＤＲＶタイミング発生器、１３０…フォーマッタ、１４１…第１ＤＲＶ波形整形器、１４２…第２ＤＲＶ波形整形器、１５０…ＳＴＢタイミング発生器、１６１…第１ＣＭＰ波形ストローブ、１６２…第２ＣＭＰ波形ストローブ、１７１…第１論理比較器、１７２…第２論理比較器、１８１…第１ドライバ、１８２…第２ドライバ、１９１…第１コンパレータ、１９２…第２コンパレータ、２０１…第１ＤＵＴ、２０２…第２ＤＵＴ、３００…デバイス、３１０…基準タイミング発生器、３２０…ＤＲＶタイミング発生器、３３０…フォーマッタ、３４０…ＤＲＶ波形整形器、３４１…ＳＥＴ／ＲＳＴ生成回路、３４２…可変遅延回路Ｓ、３４３…可変遅延回路Ｒ、３４４…フリップフロップ、３５０…ＳＴＢタイミング発生器、３６０…ＣＭＰ波形ストローブ、３７０…論理比較器、３８０…ドライバ、３９０…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012233721.tif 000009
【図８】
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【図９】
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