(57)【要約】【課題】  永久磁石を備えたチップ素子と、チップ素子の周囲に高密度に近接して配置した電子部品との配置状態のみだれを低減する。【解決手段】  アイソレータ１は、フェライト３および永久磁石１０Ａ，１０Ｂからなるチップ素子２と、チップ素子２が実装される回路基板１２とを備える。フェライト３の下面３Ｄには、接続端子となる導体接続部９Ａ，９Ｂ，９Ｆが形成されている。回路基板１２の表面１２Ａには、導体接続部９Ａ，９Ｂ，９Ｆと接合されるパッド１３Ａ，１３Ｂ，１３Ｃが形成されている。また、回路基板１２の表面１２Ａには、永久磁石１０Ａ，１０Ｂと対向する部位に位置して複数個の位置固定部１６が形成されている。チップ素子２の実装時には、永久磁石１０Ａ，１０Ｂと位置固定部１６との間に磁力による引力が作用する。【選択図】        図１
2012257161.tif 000002
【特許請求の範囲】
【請求項１】
フェライトと、該フェライトの側面に設けられ、該側面に略垂直に磁界を印加する永久磁石と、前記フェライトの下面に形成された接続端子とを備えたチップ素子と、
回路基板とを有し、
該回路基板と前記チップ素子とは、前記フェライトの側面が前記回路基板の表面と直交するように、前記接続端子を介して電気的に接続され、
前記チップ素子の周囲には近接して電子部品が配置された電子回路モジュールであって、
前記永久磁石の下面と対向する前記回路基板の表面に、磁性体材料によって構成されてなる位置固定部を設けたことを特徴とする電子部品モジュール。
【請求項２】
互いに対向した第１および第２の側面を有するフェライトと、該フェライトの前記第１の側面にはＳ極側が向き合うように設けられた第１の永久磁石と、前記フェライトの前記第２の側面にはＮ極側が向き合うように設けられた第２の永久磁石と、前記フェライトの下面に形成された接続端子とを備え、前記第１および前記第２の側面には略垂直に磁界が印加されるチップ素子と、
回路基板とを有し、
該回路基板と前記チップ素子とは、前記第１および前記第２の側面が前記回路基板の表面と直交するように、前記接続端子を介して電気的に接続され、
前記チップ素子の周囲には近接して電子部品が配置された電子回路モジュールであって、
前記第１の永久磁石のＮ極側の下面と対向する前記回路基板の表面および前記第２の永久磁石のＳ極側の下面と対向する前記回路基板の表面には、磁性体材料によって構成されてなる位置固定部を設けたことを特徴とする電子部品モジュール。
【請求項３】
前記接続端子と前記回路基板の表面との間隙寸法以下に、前記位置固定部を前記回路基板の表面から突設させたことを特徴とする請求項１または２に記載の電子部品モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェライトと永久磁石とを有するチップ素子を回路基板に実装した電子部品モジュールに関する。
【背景技術】
【０００２】
一般に、板状のフェライトの対向する長辺側面に、電気的絶縁状態で交差してなる一対のインダクタンス素子を構成する第１，第２の導体パターンを設けると共に、フェライトのそれぞれの長辺側面に永久磁石を接着したチップ素子が知られている。チップ素子は、フェライトの下面に設けられた接続端子を介して、回路基板に実装される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９６０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、チップ素子と回路基板とを実装するに際して、永久磁石と回路基板のそれぞれにダミーの接続端子を設け、これらを半田接続することによって、両者を強固に固定する構成が開示されている。これにより、結果的に、チップ素子を回路基板に位置精度良く実装することができる。しかしながら、チップ素子の永久磁石が小さい場合は、永久磁石の表面にダミー電極を形成することが難しい。
【０００５】
さらに、近年は、製品の小型化によって、内蔵される回路基板の高密度化が要求されている。従って、特許文献１におけるチップ素子の周囲にも、多数の電子部品を高密度に近接して配置する必要がある。電子部品には、磁性体材料によって形成される部分（例えば電極等）を備えるものがある。このため、チップ素子の周囲に近接して配置された電子部品は、永久磁石が発生する磁界に起因した磁力の影響を受ける。従って、半田を溶融させるリフロー時に、チップ素子と電子部品の実装位置が磁力によってずれ、配置状態がみだれることがある。特に、図１５に示すように、チップ素子１０１の角部における磁界方向（磁束φの方向）は、永久磁石１０２の長辺側面に対して斜め方向となる。このため、この近傍に近接して配置された電子部品は磁界の影響を強く受け、チップ素子１０１と電子部品との配置状態のみだれが比較的大きくなる傾向がある。
【０００６】
本発明は上述の問題に鑑みなされたものであり、本発明の目的は、永久磁石を備えたチップ素子と、チップ素子の周囲に高密度に近接して配置した電子部品との配置状態のみだれを低減した電子部品モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１の発明は、フェライトと、該フェライトの側面に設けられ、該側面に略垂直に磁界を印加する永久磁石と、前記フェライトの下面に形成された接続端子とを備えたチップ素子と、回路基板とを有し、該回路基板と前記チップ素子とは、前記フェライトの側面が前記回路基板の表面と直交するように、前記接続端子を介して電気的に接続され、前記チップ素子の周囲には近接して電子部品が配置された電子回路モジュールであって、前記永久磁石の下面と対向する前記回路基板の表面に、磁性体材料によって構成されてなる位置固定部を設けたことを特徴としている。
【０００８】
請求項２の発明は、互いに対向した第１および第２の側面を有するフェライトと、該フェライトの前記第１の側面にはＳ極側が向き合うように設けられた第１の永久磁石と、前記フェライトの前記第２の側面にはＮ極側が向き合うように設けられた第２の永久磁石と、前記フェライトの下面に形成された接続端子とを備え、前記第１および前記第２の側面には略垂直に磁界が印加されるチップ素子と、回路基板とを有し、該回路基板と前記チップ素子とは、前記第１および前記第２の側面が前記回路基板の表面と直交するように、前記接続端子を介して電気的に接続され、前記チップ素子の周囲には近接して電子部品が配置された電子回路モジュールであって、前記第１の永久磁石のＮ極側の下面と対向する前記回路基板の表面および前記第２の永久磁石のＳ極側の下面と対向する前記回路基板の表面には、磁性体材料によって構成されてなる位置固定部を設けたことを特徴としている。
【０００９】
請求項３の発明では、前記接続端子と前記回路基板の表面との間隙寸法以下に、前記位置固定部を前記回路基板の表面から突設させている。
【発明の効果】
【００１０】
請求項１の発明では、永久磁石の下面と対向する回路基板の表面に、磁性体材料によって構成されてなる位置固定部を設けたから、位置固定部とチップ素子の永久磁石とは、磁力によって引き付け合う。このため、永久磁石を位置固定部と対向した位置に引き付けた状態でチップ素子を回路基板に実装することができ、実装時の配置状態のみだれを低減することができる。
【００１１】
請求項２の発明では、第１の永久磁石のＮ極側の下面と対向する回路基板の表面および第２の永久磁石のＳ極側の下面と対向する回路基板の表面には、磁性体材料によって構成されてなる位置固定部を設けたから、位置固定部と第１の永久磁石のＮ極側とが磁力によって引き付け合うと共に、位置固定部と第２の永久磁石のＳ極側とが磁力によって引き付け合う。このため、第１および第２の永久磁石を位置固定部と対向した位置に引き付けた状態でチップ素子を回路基板に実装することができ、実装時の配置状態のみだれを低減することができる。
【００１２】
請求項３の発明によれば、接続端子と回路基板の表面との間隙寸法以下に、位置固定部を回路基板の表面から突設させたから、チップ素子が傾いたときでも、永久磁石は回路基板の表面よりも先に位置固定部に接触する。このため、フェライトの主面が回路基板の表面に対して垂直な位置から傾いたときでも、チップ素子の傾きを軽減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態によるアイソレータを示す分解斜視図である。
【図２】図１中のチップ素子を示す分解斜視図である。
【図３】図２中のフェライトを示す斜視図である。
【図４】図１中のチップ素子と回路基板を示す平面図である。
【図５】チップ素子と回路基板を図４中の矢示Ｖ−Ｖ方向からみた断面図である。
【図６】図１中のアイソレータを示す等価回路図である。
【図７】図５中の位置固定部を拡大して示す断面図である。
【図８】第２の実施の形態によるアイソレータを示す分解斜視図である。
【図９】第２の実施の形態によるチップ素子と回路基板を示す平面図である。
【図１０】チップ素子と回路基板を図９中の矢示Ｘ−Ｘ方向からみた断面図である。
【図１１】第１の変形例による位置固定部を拡大して示す断面図である。
【図１２】第２の変形例による位置固定部を拡大して示す断面図である。
【図１３】第３の変形例による位置固定部を拡大して示す断面図である。
【図１４】第４の変形例による位置固定部を示す図５と同様な位置の断面図である。
【図１５】従来技術によるチップ素子を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態による電子部品モジュールとして、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有するアイソレータを例に挙げて添付図面を参照しつつ詳細に説明する。
【００１５】
図６に、アイソレータ１の等価回路を示す。アイソレータ１の入力ポートＰ1は、整合用のコンデンサＣＳ1を介して、第２のインダクタンス素子Ｌ2の一端に接続される。第２のインダクタンス素子Ｌ2の他端は、整合用のコンデンサＣＳ2を介してアイソレータ１の出力ポートＰ2に接続されると共に、第１のインダクタンス素子Ｌ1の一端に接続される。第１のインダクタンス素子Ｌ1の他端は、アイソレータ１のグランドポートＰ3に接続される。また、第２のインダクタンス素子Ｌ2の両端には、コンデンサＣ1および抵抗Ｒが並列接続され、第１の並列共振回路を構成する。また、第１のインダクタンス素子Ｌ1の両端には、コンデンサＣ2が並列接続され、第２の並列共振回路を構成する。この結果、第１の並列共振回路でアイソレーション特性（逆方向減衰特性）が最大となる周波数が設定され、第２の並列共振回路で挿入損特性が最小となる周波数が設定される。
【００１６】
次に、図１に、本発明の第１の実施の形態であるアイソレータ１の分解斜視図を示す。アイソレータ１は、集中定数タイプの２ポート型アイソレータであり、チップ素子２と、チップタイプのコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒと、回路基板１２とによって構成される。このとき、コンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒは、電子部品を構成している。
【００１７】
図２および図３を用いて、チップ素子２を説明する。
【００１８】
チップ素子２は、フェライト３、第１、第２のインダクタンス素子Ｌ1，Ｌ2をそれぞれ構成する第１，第２の導体パターン４，５、永久磁石１０Ａ，１０Ｂ等によって構成される。
【００１９】
板状体に形成されたフェライト３の対向する第１，第２の長辺側面３Ａ，３Ｂには、後述する、電気的に絶縁された第１の導体パターン４および第２の導体パターン５が形成されている。また、フェライト３の上面３Ｃおよび下面３Ｄには、等間隔に凹部６，７が形成されている。これらの凹部６，７には、銀、銀合金、銅、銅合金などの導体材料が充填または塗布され、あるいは、銀、銀合金、銅、銅合金などの導体膜が設けられており、導体接続部８Ａ〜８Ｅ，９Ａ〜９Ｆを形成する。チップ素子２を回路基板１２に実装する場合、フェライト３の下面３Ｄに設けられた一部の導体接続部９Ａ，９Ｂ，９Ｆが、チップ素子２を回路基板１２に実装するための接続端子として使用される。このため、チップ素子２を回路基板１２に実装すると、フェライト３の第１，第２の長辺側面３Ａ，３Ｂは回路基板１２の表面１２Ａに対して立設する。なお、フェライト３としては、例えばＹＩＧフェライト等が用いられる。
【００２０】
第１，第２の長辺側面３Ａ，３Ｂのそれぞれには、第１，第２の導体パターン４，５が形成される。
【００２１】
第２の導体パターン５は、第１の長辺側面３Ａに設けられた４つの導体パターン部５Ａ〜５Ｄと、第２の長辺側面３Ｂに設けられた４つの導体パターン部５Ｅ〜５Ｈとから構成される。導体パターン部５Ａ〜５Ｄは、第１の長辺側面３Ａにおける下端から上端に向けて左上がりに、比較的大きな角度で傾斜する平行に形成された導体である。導体パターン部５Ａ〜５Ｄの下端のそれぞれは、フェライト３の下面３Ｄに形成された導体接続部９Ｂ〜９Ｅと電気的に接続される。なお、導体パターン部５Ａの下端が電気的に接続される導体接続部９Ｂは、接続端子として用いられる。導体パターン部５Ａ〜５Ｄの上端のそれぞれは、フェライト３の上面３Ｃに形成された導体接続部８Ａ〜８Ｄに接続され、第１の長辺側面３Ｂに回り込む。さらに、導体パターン部５Ａ〜５Ｄの上端のそれぞれは、導体接続部８Ａ〜８Ｄを介して、導体パターン部５Ｅ〜５Ｈのそれぞれの上端に接続される。導体パターン部５Ｅ〜５Ｈは、第１の長辺側面３Ｂにおける上端から下端に向けて垂直に立ち下がる平行に形成された導体である。導体パターン部５Ｅ〜５Ｈの下端はそれぞれ、フェライト３の下面３Ｄに形成された導体接続部９Ｃ〜９Ｆと電気的に接続される。なお、導体パターン部５Ｈの下端が電気的に接続される導体接続部９Ｆは、接続端子として用いられる。この結果、導体パターン部５Ａ〜５Ｈは導体接続部８Ａ〜８Ｄ，９Ｂ〜９Ｅを介して直列接続され、フェライト３の表面を４ターン卷回する第２のインダクタンス素子Ｌ2を構成する。
【００２２】
第２の導体パターン５の表面には、第１の導体パターン４と電気的に絶縁するための絶縁膜（図示せず）が形成される。絶縁膜は、例えばガラスやアルミナ等の誘電体厚膜、ポリイミド等の樹脂膜が用いられ、転写、フォトリソグラフ等の工法で形成される。
【００２３】
第１の導体パターン４は、透視状態でほぼ重なるように形成される、第１の長辺側面３Ａの絶縁膜に設けられた導体パターン部４Ａと、第２の長辺側面３Ｂの絶縁膜に設けられた導体パターン部４Ｂとから構成される。導体パターン部４Ａは、第１の長辺側面３Ａにおける右下端から垂直に立ち上がり、その先端側で２本に分岐して、比較的小さな角度で平行に左上がりに傾斜し、さらに、その先端側で一つにまとまって左上端に垂直に立ち上がる導体である。
【００２４】
導体パターン部４Ａの下端は、導体パターン部５Ａの下端が電気的に接続される導体接続部９Ｂと電気的に共通接続される。導体パターン部４Ａの上端は、フェライト３の上面３Ｃに形成された導体接続部８Ｅに接続され、第１の長辺側面３Ｂに回り込む。さらに、導体パターン部４Ａの上端は、導体接続部８Ｅを介して、導体パターン部４Ｂの上端に接続される。導体パターン部４Ｂは、第１の長辺側面３Ｂにおける上端から下端に向けて垂直に立ち下がり、その先端側で２本に分岐して、比較的小さな角度で平行に右下がり傾斜し、さらに、その先端側で一つにまとまって左下端に垂直に立ち下がる導体である。なお、導体パターン部４Ｂの下端が電気的に接続される導体接続部９Ａは、接続端子として用いられる。この結果、導体パターン部４Ａ，４Ｂは導体接続部８Ｅを介して直列接続され、フェライト３の表面を１ターン卷回する第１のインダクタンス素子Ｌ1を構成する。
【００２５】
なお、導体パターン部４Ａの２本に分岐した部分と導体パターン部５Ａ〜５Ｄとの交差角、および、導体パターン部４Ｂの２本に分岐した部分と導体パターン部５Ｅ〜５Ｈとの交差角は必要に応じて設定され、アイソレータ１における入力インピーダンスや挿入損失が調整される。また、第１，第２の導体パターン４，５は、銀や銀合金の厚膜または薄膜で形成され、印刷、転写、フォトリソグラフ等の工法で形成される。
【００２６】
永久磁石１０Ａ，１０Ｂは板状体に形成され、フェライト３の第１，第２の長辺側面３Ａ，３Ｂと同一寸法の長辺側面形状を有する。永久磁石１０Ａは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石１０ＡのＳ極はフェライト３の第１の長辺側面３Ａと対向配置される。永久磁石１０Ｂは、一方の長辺側面側がＳ極に、他方の長辺側面側がＮ極に形成され、永久磁石１０ＢのＮ極はフェライト３の第２の長辺側面３Ｂと対向配置される。永久磁石１０Ａ，１０Ｂは、例えば一液性の熱硬化型エポキシ接着剤からなる接着剤１１を用いて、第１，第２の長辺側面３Ａ，３Ｂにそれぞれ接着される。この結果、永久磁石１０Ａ，１０Ｂは、フェライト３の第１，第２の長辺側面３Ａ，３Ｂに形成された第１，第２の導体パターン４，５に対して略垂直な均一磁界を印加する。なお、永久磁石１０Ａ，１０Ｂは、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。
【００２７】
図１、図４および図５を用いて、回路基板１２を説明する。
【００２８】
回路基板１２は、例えば絶縁性の樹脂材料やセラミックス材料を用いて平板状に形成される。回路基板１２の表面１２Ａには、チップ素子２の接続端子となる導体接続部９Ａ，９Ｂ，９Ｆを電気的に接続するためのパッド１３Ａ，１３Ｂ，１３Ｃと、コンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒの接続端子を電気的に接続するための対をなすパッド１４Ａ，１４Ｂが５対と、入出力用ポート（図示せず）、グランド電極（図示せず）が形成される。さらに、永久磁石１０ＡのＮ極側および永久磁石１０ＢのＳ極側の下面と対向する表面１２Ａのそれぞれには、ニッケル（Ｎｉ）等の磁性体材料を含む位置固定部１６が２つ形成される。具体的には、図７に示すように、位置固定部１６は、回路基板１２の表面１２Ａにエッチング形成された銅薄パターン層１６Ａと、磁性体であるニッケルメッキ層１６Ｂと、金メッキ層１６Ｃとを順次積層した積層体である。
【００２９】
回路基板１２の表面１２Ａに電子部品を実装する場合、クリーム半田を塗布したパッド１３Ａ〜１３Ｃ、１４Ａ，１４Ｂの表面にチップ素子２と、電子部品となるコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒとを搭載した後、リフロー炉で半田１５を溶融させて半田付けを行う。このとき、チップ素子２の永久磁石１０Ａ，１０Ｂと対向する表面に位置固定部１６を設けているため、永久磁石１０Ａ，１０Ｂによってチップ素子２の周りに生じる磁束φの一部が位置固定部１６に集磁される。このため、チップ素子２と電子部品との間に発生する磁力が低減し、チップ素子２とその周囲に高密度に近接して配置された電子部品の実装位置ずれが抑えられ、配置状態のみだれが低減される。また、永久磁石１０Ａ，１０Ｂと位置固定部１６との間に生じる引力により、チップ素子２の実装時の位置ずれも抑えることができる。
【００３０】
なお、位置固定部１６を設けたことによって、フェライト３の第１，第２の長辺側面３Ａ，３Ｂに略垂直に均一磁界を印加できなくなる影響を避ける必要がある。磁界が略垂直に均一に印加される必要がある最小領域は、第１，第２の導体パターン４，５が形成された部分である。このため、第１，第２の導体パターン４，５が回路基板１２の表面１２Ａに垂直投影した領域の外側、すなわち、フェライト３の短辺側面側に形成することが好ましい。また、位置固定部１６をフェライト３から離れた永久磁石１０ＡのＮ極側と対向した位置に設ける共に、位置固定部１６をフェライト３から離れた永久磁石１０ＢのＳ極側と対向した位置に設けたから、永久磁石１０Ａ，１０Ｂからフェライト３に向かう磁束φに対して、位置固定部１６の影響を緩和することができる。
【００３１】
次に、図８に、本発明の第２の実施の形態であるアイソレータ２１の分解斜視図を示す。アイソレータ２１の特徴は、位置固定部２６Ａ，２６Ｂを介して、回路基板２２の内部に永久磁石１０Ａ，１０Ｂの磁束φを導くヨーク２８を形成したことにある。なお、本実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略する。
【００３２】
回路基板２２は、例えばセラミックス材料からなる３つの層２３〜２５を積層した多層基板である。図８および図９に示すように、回路基板２２の表面２２Ａには、チップ素子２の接続端子を電気的に接続するためのパッド１３Ａ〜１３Ｃと、コンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒの接続端子を電気的に接続するための対をなすパッド１４Ａ，１４Ｂが５対と、入出力用ポート（図示せず）、グランド電極（図示せず）が形成される。さらに、永久磁石１０ＡのＮ極側の下面と対向する回路基板２２の表面２２Ａには、第１の実施の形態による位置固定部１６とほぼ同様な一対の位置固定部２６Ａが形成される。また、永久磁石１０ＢのＳ極側の下面と対向する回路基板２２の表面２２Ａにも、第１の実施の形態による位置固定部１６とほぼ同様な位置固定部２６Ｂが形成される。
【００３３】
図８および図１０に示すように、回路基板２２には、フェライト３を挟んで対向する位置固定部２６Ａと位置固定部２６Ｂとを接続する、断面がコ字状の凹溝２７が形成される。凹溝２７にはヨーク２８が設けられ、永久磁石１０ＡのＮ極から永久磁石１０ＢのＳ極に向かう磁路を構成する。なお、ヨーク２８は、グリーンシート段階の溝に予め充填された磁性体ペーストを、グリーンシートと同時焼結することによって形成してもよく、また、セラミック基板に後から、磁性片を圧入して形成してもよい。また、ヨーク２８の両端のそれぞれは、位置固定部２６Ａ，２６Ｂに直接的に接触する構造としてもよく、位置固定部２６Ａ，２６Ｂと接触せずに離間した位置に配置する構造としてもよい。
【００３４】
かくして、第２の実施の形態でも第１の実施の形態と同様の作用効果を得ることができる。特に、第２の実施の形態では、図１０に示すように、回路基板２２の内部にヨーク２８を形成したので、永久磁石１０Ａ，１０Ｂによる磁束φをより多く集磁し、永久磁石１０Ａ，１０Ｂの漏れ磁束を減らすことができる。このため、チップ素子２と周囲に配置するコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒとの間の隙間寸法を短くしても、永久磁石１０Ａ，１０Ｂによる磁界の影響を小さくすることができるので、アイソレータ２１をより小型化することができる。
【００３５】
なお、前記各実施の形態では、位置固定部１６，２６Ａ，２６Ｂは、銅薄パターン層１６Ａ、ニッケルメッキ層１６Ｂ、金メッキ層１６Ｃの３層を順次積層した積層体とした。しかし、本発明はこれに限らず、図１１に示す第１の変形例による位置固定部３１のように、銅薄パターン層３１Ａ、ニッケルメッキ層３１Ｂ、金メッキ層３１Ｃの３層を順次積層した積層体の表面にレジスト層３１Ｄをさらに積層する構成としてもよい。この場合、レジスト層３１Ｄの厚さだけ、位置固定部３１の高さが高くなる。この結果、チップ素子２の永久磁石１０Ａ，１０Ｂの下面と位置固定部３１の表面との間に生じる隙間を狭くすることができるので、チップ素子２の水平方向に対する傾きを抑制することができる。但し、位置固定部３１の高さが高過ぎると、接続端子となる導体接続部９Ａ，９Ｂ，９Ｆとパッド１３Ａ，１３Ｂ，１３Ｃとが半田接合されず、開放状態になる虞れがある。このため、位置固定部３１の厚さ寸法は、パッド１３Ａ，１３Ｂ，１３Ｃの厚みに、半田１５の厚みを加算した厚み寸法（例えば数十μｍ）よりも小さい値に設定される。
【００３６】
また、位置固定部の厚さ寸法の調整方法としては、金メッキ層の表面にレジスト層を設ける方法に限らず、ニッケルメッキ層や金メッキ層を厚く形成する方法や、回路基板の表面に例えば樹脂、アルミニウム、銅等のスペーサを搭載して該スペーサ上に平面電極を形成する方法が考えられる。さらに、位置固定部は、銅薄パターン層、ニッケルメッキ層および金メッキ層の３層を順次積層した積層体とするのではなく、磁性体粉を混入したレジストをスクリーン印刷することによって形成してもよい。
【００３７】
また、図１２に示す第２の変形例による位置固定部３２のように、銅薄パターン層３２Ａとニッケルメッキ層３２Ｂを２層積み重ねて形成してもよく、図１３に示す第３の変形例による位置固定部３３のように、ステンレス等の磁性体板を回路基板１２の表面１２Ａに接着する構成としてもよい。
【００３８】
前記各実施の形態では、位置固定部１６，２６Ａ，２６Ｂは回路基板１２，２２の表面１２Ａ，２２Ａ上に形成したが、図１４に示す第４の変形例による位置固定部３４のように、回路基板１２の内部に埋め込む構成としてもよい。この場合、位置固定部３４は、回路基板１２の表面１２Ａに設けた場合に比べて、厚さ寸法の制限が緩和される。このため、位置固定部３４の厚さ寸法を大きくして永久磁石１０Ａ，１０Ｂとの間に作用する磁力を強めることができ、チップ素子２に対する位置ずれ等の抑制効果を高めることができる。
【００３９】
また、前記各実施の形態では、チップ素子２はフェライト３の２つの長辺側面３Ａ，３Ｂに永久磁石１０Ａ，１０Ｂを設ける構成としたが、いずれか一方の長辺側面３Ａ，３Ｂだけに永久磁石１０Ａ，１０Ｂを設ける構成としてもよい。
【００４０】
前記各実施の形態では、回路基板１２，２２に位置固定部１６，２６Ａ，２６Ｂを合計４個設けた場合を例示したが、永久磁石１０Ａ，１０Ｂの個数に応じて２個設ける構成としてもよく、３個設ける構成や５個以上設ける構成としてもよい。
【００４１】
前記各実施の形態では、電子部品としてチップ素子２に接続されたコンデンサＣ1，Ｃ2，ＣＳ1，ＣＳ2および抵抗Ｒを例に挙げて説明したが、他の受動素子や能動素子からなる電子部品でもよく、チップ素子２とは非接続の電子部品でもよい。
【００４２】
また、前記各実施の形態では、電子部品モジュールとしてアイソレータ１，２１を例に挙げて説明したが、サーキュレータのような他の非可逆回路素子を構成する電子部品モジュールに適用してもよく、回路基板にフェライトと永久磁石からなるチップ素子が実装された各種の電子部品モジュールに適用することができる。
【符号の説明】
【００４３】
１，２１  アイソレータ（電子部品モジュール）
２  チップ素子
３  フェライト
３Ａ  第１の長辺側面（第１の側面）
３Ｂ  第２の長辺側面（第２の側面）
３Ｄ  下面（実装面）
４  第１の導体パターン
５  第２の導体パターン
９Ａ，９Ｂ，９Ｆ  導体接続部（接続端子）
１０Ａ，１０Ｂ  永久磁石
１２，２２  回路基板
１２Ａ，２２Ａ  表面
１３Ａ，１３Ｂ，１３Ｃ  パッド
１６，２６Ａ，２６Ｂ，３１，３２，３３，３４  位置固定部
２８  ヨーク
Ｃ1，Ｃ2，ＣＳ1，ＣＳ2  コンデンサ（電子部品）
Ｒ  抵抗（電子部品）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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