(57)【要約】【課題】上位ビットと下位ビットを分けてＡＤ変換を行い、ノイズの影響を受けやすい下位ビットの変換結果の信頼性を、多数決処理を用いて向上させる場合、並列型ＡＤコンバータの基準電圧発生回路としてＤＡコンバータを搭載する必要があった。【解決手段】基準電圧発生回路を簡単な抵抗比のみでの構成することにより、下位ビットを変換する並列型ＡＤコンバータの基準電圧発生回路の規模を最小にすることが可能となる。【選択図】図２
2012049635.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の電圧を基準電圧と比較して前記アナログ信号に対応するデジタル信号を生成するＡＤ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ：アナログ・デジタル）変換器であって、
前記アナログ信号および前記基準電圧を入力し、前記デジタル信号における上位の所定数ビットを生成し、前記上位の所定数ビット以外の下位ビットに対応する中間アナログ信号を生成する第１のＡＤコンバータ回路と、
前記基準電圧を複数の抵抗素子で分圧することで下位ビット用基準電圧群を生成する基準電圧発生回路と、
前記中間アナログ信号を前記下位ビット用基準電圧群と比較し、前記下位ビットを生成する第２のＡＤコンバータ回路と
を具備する
ＡＤ変換器。
【請求項２】
請求項１に記載のＡＤ変換器において、
前記第１のＡＤコンバータは、
電荷再配分逐次比較型ＡＤコンバータ
を具備し、
前記第２のＡＤコンバータは、
並列型ＡＤコンバータ
を具備する
ＡＤ変換器。
【請求項３】
請求項１または２に記載のＡＤ変換器において、
前記第１のＡＤコンバータ回路の後段に接続されて前記中間アナログ信号の電圧をホールドし、前記第２のＡＤコンバータの前段に接続されて前記中間アナログ信号の電圧を出力するサンプルホールド回路
をさらに具備する
ＡＤ変換器。
【請求項４】
請求項１〜３のいずれかに記載のＡＤ変換器において、
前記下位ビット用基準電圧群は、
第１の下位ビット用基準電圧ＶｒｅｆＬと、
第２の下位ビット用基準電圧ＶｒｅｆＨと
を含み、
前記基準電圧をＶｒｅｆ、前記所定数をＡ、とそれぞれ記すとき、前記第１の下位ビット用基準電圧ＶｒｅｆＬは
ＶｒｅｆＬ／Ｖｒｅｆ＝（２＾（Ａ−１）−１）／２Ａ
を満たし、かつ、前記第２の下位ビット用基準電圧ＶｒｅｆＨは
ＶｒｅｆＨ／Ｖｒｅｆ＝（２＾（Ａ−１）＋１）／２Ａ
を満たす
ＡＤ変換器。
【請求項５】
アナログ信号の電圧を基準電圧と比較して前記アナログ信号に対応するデジタル信号を生成するＡＤ変換方法であって、
前記アナログ信号および前記基準電圧を入力するステップと、
前記デジタル信号における上位の所定数ビットを生成するステップと、
前記上位の所定数ビット以外の下位ビットに対応する中間アナログ信号を生成するステップと、
前記基準電圧を複数の抵抗素子で分圧することで下位ビット用基準電圧群を生成するステップと、
前記中間アナログ信号を前記下位ビット用基準電圧群と比較して前記下位ビットを生成するステップと
を具備する
ＡＤ変換方法。
【請求項６】
請求項５に記載のＡＤ変換方法において、
前記中間アナログ信号の出力部にコンデンサを接続するステップと、
前記中間アナログ信号の電圧を前記コンデンサにホールドするステップと、
前記コンデンサを前記出力部から絶縁するステップと、
前記コンデンサを前記下位ビットを生成する回路に接続するステップと
をさらに具備する
ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ：アナログ・デジタル）変換器と、このＡＤ変換器を用いるＡＤ変換方法とに係り、特に、変換を上位ビットおよび下位ビットに分割して行うＡＤ変換器と、このＡＤ変換器を用いるＡＤ変換方法とに係る。
【背景技術】
【０００２】
近年、ヘルスケア市場やセキュリティ市場などの拡大に伴い、センシング技術への注目が高まっており、微細加工技術を利用して極めて精巧なセンサ回路がデバイス上に実現されるようになった。センシング性能は、状態を認識して電気的な信号へ変換する機能と、その信号に対するデジタル信号処理性能に依存するため、その基本構成要素であるＡＤ変換器の分解能や精度を高める必要がある。一方、微細化はＡＤ変換器のようなアナログ回路にとって、特性ばらつきやノイズ感度を増大させることが公知である。回路素子定数を大きくすることなく、例えば統計処理などの補正技術を用いて高精度化を狙う技術が注目されている。しかし、補正技術を実現するには補正回路が必要であり、その回路規模と補正に要する処理時間はＡＤ変換器を搭載する半導体チップコストに大きな影響を及ぼす。よって、補正回路の回路規模や補正処理時間を極力抑えて高精度を実現する技術が要求されている。
【０００３】
特許文献１（特開２００８−０４２３８０号公報）は、ＡＤ変換器に係る記載を開示している。特許文献１のＡＤ変換器では、補正処理に費やす回路規模や処理時間のコストを極力抑えるために、上位ビットと下位ビットに分けてＡＤ変換を行い、並列型ＡＤコンバータで構成される下位ビットの変換結果に対して補正をかける技術が用いられている。
【０００４】
図１は、特許文献１のＡＤ変換器１００の構成を概略的に示すブロック図である。なお、図１は、特許文献１に記載の図１に変更を加えたものである。図１のＡＤ変換器１００は、制御回路１０１、ＤＡ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ：デジタル・アナログ）コンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、ＤＡコンバータ１０５、並列型ＡＤコンバータ１０６、多数決回路１０７、クロック分周回路１０８および変換結果格納レジスタ１０９によって構成されている。
【０００５】
ＡＤ変換器１００は、入力されたアナログ入力信号Ｓ００１に対してＡＤ変換を行い、アナログ入力信号Ｓ００１に対応したデジタル信号を出力する。アナログ入力信号Ｓ００１に対応したデジタル信号の上位ビットは、制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、及び逐次比較レジスタ１０４によって構成される逐次比較型ＡＤコンバータの変換結果によって得られる。同じく下位ビットは、並列型ＡＤコンバータ１０６の変換結果によって得られる。
【０００６】
多数決回路１０７は、並列型ＡＤコンバータ１０６の変換結果（ディジタル信号Ｓ０１１）を所定回数読み込んで、ビット毎に多数決を行なって、そのビットの出力を“０”か“１”に決定し、変換結果格納レジスタ１０９に出力する。多数決処理が、ノイズの影響を受けやすい下位ビットに対してのみ行うことで、多数決回路の規模を最小にしつつ、多数決処理による信頼性を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０４２３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示された従来技術では、上位ビットと下位ビットを分けてＡＤ変換を行い、ノイズの影響を受けやすい下位ビットの変換結果の信頼性を、多数決処理を用いて向上させている。しかし、並列型ＡＤコンバータ１０６の基準電圧発生回路としてＤＡコンバータ１０５を搭載する必要があり、回路規模が増大するという問題がある。これは、特許文献１のＡＤ変換器が、下位ビットの並列型ＡＤコンバータ１０６の基準電圧を、上位ビットの逐次比較型ＡＤコンバータの変換結果である逐次比較レジスタ１０４の出力Ｓ００４の２進符号の内容に基づいて生成するように構成されているためである。
【課題を解決するための手段】
【０００９】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明によるＡＤ変換器は、アナログ信号（Ａｉｎ）の電圧を基準電圧（Ｖｒｅｆ）と比較してアナログ信号（Ａｉｎ）に対応するデジタル信号を生成する。本発明によるＡＤ変換器は、第１のＡＤコンバータ回路（Ｍ１）と、基準電圧発生回路（Ｍ３）と、第２のＡＤコンバータ回路（Ｍ２）とを具備している。ここで、第１のＡＤコンバータ回路（Ｍ１）は、アナログ信号（Ａｉｎ）および基準電圧（Ｖｒｅｆ）を入力し、デジタル信号における上位の所定数（Ａ）ビットを生成し、上位の所定数（Ａ）ビット以外の下位ビットに対応する中間アナログ信号（Ｖｘ）を生成する。基準電圧発生回路（Ｍ３）は、基準電圧（Ｖｒｅｆ）を複数の抵抗素子（Ｒ３〜Ｒ５）で分圧することで下位ビット用基準電圧群（ＶｒｅｆＬ、ＶｒｅｆＨ）を生成する。第２のＡＤコンバータ回路（Ｍ２）は、中間アナログ信号（Ｖｘ）を下位ビット用基準電圧群（ＶｒｅｆＬ、ＶｒｅｆＨ）と比較し、下位ビットを生成する。
【００１１】
本発明によるＡＤ変換方法は、アナログ信号（Ａｉｎ）の電圧を基準電圧（Ｖｒｅｆ）と比較してアナログ信号（Ａｉｎ）に対応するデジタル信号を生成する。本発明によるＡＤ変換方法は、アナログ信号（Ａｉｎ）および基準電圧（Ｖｒｅｆ）を入力するステップと、デジタル信号における上位の所定数（Ａ）ビットを生成するステップと、上位の所定数（Ａ）ビット以外の下位ビットに対応する中間アナログ信号（Ｖｘ）を生成するステップと、基準電圧（Ｖｒｅｆ）を複数の抵抗素子（Ｒ３〜Ｒ５）で分圧することで下位ビット用基準電圧群（ＶｒｅｆＬ、ＶｒｅｆＨ）を生成するステップと、中間アナログ信号（Ｖｘ）を下位ビット用基準電圧群（ＶｒｅｆＬ、ＶｒｅｆＨ）と比較して下位ビットを生成するステップとを具備している。
【発明の効果】
【００１２】
本発明のＡＤ変換器によれば、基準電圧発生回路を簡単な抵抗比のみでの構成することにより、下位ビットを変換する並列型ＡＤコンバータの基準電圧発生回路の規模を最小にすることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１のＡＤ変換器の構成を概略的に示すブロック図である。
【図２】図２は、本発明の第１の実施形態によるＡＤ変換器の構成を概略的に示すブロック図である。
【図３】図３は、本発明の第１の実施形態によるＡＤ変換器の動作を詳細に説明するためのフローチャートである。
【図４】図４は、図２の電荷再配分逐次比較型ＡＤ変換器の動作を示すタイミング図である。
【図５】図５は、本発明の第２の実施形態によるＡＤ変換器の構成を概略的に示すブロック図である。
【図６】図６は、本発明の第２の実施形態によるＡＤ変換器の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１４】
添付図面を参照して、本発明によるＡＤ変換器を実施するための形態を以下に説明する。
【００１５】
（第１の実施形態）
図２は、本発明の第１の実施形態によるＡＤ変換器１００の構成を概略的に示すブロック図である。まず、図２のＡＤ変換器１００の構成について説明する。図２のＡＤ変換器は、アナログ入力信号入力部Ａｉｎと、基準電圧入力部Ｖｒｅｆと、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１と、並列型ＡＤコンバータ回路Ｍ２と、基準電圧発生回路Ｍ３と、第１の電圧フォロワアンプＭ４と、多数決回路２０７と、変換結果格納レジスタ回路２０９とを具備している。
【００１６】
電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１は、オペアンプＡ１と、第１、第２の抵抗素子Ｒ１、Ｒ２と、第１、第２、第３の単極単投スイッチＳＷ１、ＳＷ２、ＳＷ３と、単極双投スイッチＳ１と、単極双投スイッチ群Ｓ２と、コンデンサ群Ｃ１と、比較電圧ノードＶｘとを具備している。単極双投スイッチ群Ｓ２は、合計ｎ個の、第１〜第ｎの単極双投スイッチＳ２−１〜Ｓ２−ｎを具備している。コンデンサ群Ｃ１は、合計ｎ個の、第１〜第ｎのコンデンサＣ１−１〜Ｃ１−ｎを具備している。基準電圧発生回路Ｍ３は、第３、第４、第５の抵抗素子Ｒ３、Ｒ４、Ｒ５を具備している。
【００１７】
次に、図２のＡＤ変換器１００の構成要素の接続関係について説明する。アナログ入力信号入力部Ａｉｎは、単極双投スイッチＳ１の第１の切り替え端子に接続されている。基準電圧入力部Ｖｒｅｆは、単極双投スイッチＳ１の第２の切り替え端子と、第１の抵抗素子Ｒ１の第１の端子と、第３の抵抗素子Ｒ３の第１の端子とに接続されている。単極双投スイッチＳ１の共通端子は、第１〜第ｎの単極双投スイッチＳ２−１〜Ｓ２−ｎのそれぞれにおける第１の切り替え端子に接続されている。第１〜第ｎの単極双投スイッチＳ２−１〜Ｓ２−ｎのそれぞれにおける第２の切り替え端子は、グランドに接地されている。第１〜第ｎの単極双投スイッチＳ２−１〜Ｓ２−ｎのそれぞれにおける共通端子は、第１〜第ｎのコンデンサＣ１−１〜Ｃ１−ｎのそれぞれにおける第１の端子に一対一に接続されている。第１〜第ｎのコンデンサＣ１−１〜Ｃ１−ｎのそれぞれにおける第２の端子は、比較電圧ノードＶｘに接続されている。第１の抵抗素子Ｒ１の第２の端子は、第２の抵抗素子Ｒ２の第１の端子と、第１、第２の単極単投スイッチＳＷ１、ＳＷ２のそれぞれにおける第１の端子とに接続されている。第２の抵抗素子Ｒ２の第２の端子は、グランドに接地されている。第１の単極単投スイッチＳＷ１における第２の端子は、比較電圧ノードＶｘと、第３の単極単投スイッチＳＷ３における第１の端子と、オペアンプＡ１の非反転側入力部とに接続されている。第２の単極単投スイッチＳＷ２における第２の端子は、オペアンプＡ１の反転側入力部に接続されている。オペアンプＡ１の出力部は、第３の単極単投スイッチＳＷ３における第２の端子と、変換結果格納レジスタ回路２０９における第１の入力部とに接続されている。
【００１８】
第３の抵抗素子Ｒ３における第２の端子は、第４の抵抗素子Ｒ４における第１の端子と、並列型ＡＤコンバータ回路Ｍ２における第１の入力部ＶｒｅｆＨとに接続されている。第４の抵抗素子Ｒ４における第２の端子は、第５の抵抗素子Ｒ５における第１の端子と、並列型ＡＤコンバータ回路Ｍ２における第２の入力部ＶｒｅｆＬとに接続されている。第５の抵抗素子Ｒ５における第２の端子は、グランドに接地されている。
【００１９】
比較電圧ノードＶｘは、第１の電圧フォロワアンプＭ４の非反転側入力部に接続されている。第１の電圧フォロワアンプＭ４の出力部は、第１の電圧フォロワアンプＭ４の反転側入力部と、並列型ＡＤコンバータ回路Ｍ２における第３の入力部ＶｉｎＬとに接続されている。
【００２０】
並列型ＡＤコンバータ回路Ｍ２の出力部は、多数決回路２０７の入力部に接続されている。多数決回路２０７の出力部は、変換結果格納レジスタ回路２０９における第２の入力部に接続されている。
【００２１】
なお、本実施形態によるＡＤ変換器１００は、図示しない制御回路をさらに具備しており、上記に説明した各種スイッチの導通状態は、この制御回路によって適宜に制御される。
【００２２】
コンデンサ群Ｃ１において、第１のコンデンサＣ１−１の容量値をＣと置く。第２〜第ｎのコンデンサＣ１−２〜Ｃ１−ｎの容量値は、それぞれ、Ｃ、２Ｃ、…、２＾（ｎ−１）Ｃである。添え字ｉに２〜ｎの範囲の値を持たせて一般化すると、第ｉのコンデンサＣ１−ｉの容量値は、２＾（ｉ−１）Ｃである。コンデンサＣ１−１〜Ｃ１−ｎの接続関係を、単極双投スイッチ群Ｓ２における各スイッチを用いて適宜に切り替えることで、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１における電荷の最配分が可能となっている。
【００２３】
第１、第２の抵抗素子Ｒ１、Ｒ２の抵抗値は、同じであり、その値をＲと置く。したがって、第１、第２の抵抗素子Ｒ１、Ｒ２および第１、第２の単極単投スイッチＳＷ１、ＳＷ２が接続されたノードの電圧は、基準電圧Ｖｒｅｆの半分、すなわちＶｒｅｆ／２である。
【００２４】
次に、本実施形態によるＡＤ変換器の動作、すなわち本実施形態によるＡＤ変換方法について概略的に説明する。本実施形態によるＡＤ変換器は、入力したアナログ信号をデジタル化するにあたって、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１と、並列型ＡＤコンバータ回路Ｍ２の、合計２つのＡＤコンバータ回路を用いる。ここで、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１は、デジタル化される信号の上位ビットを担当し、並列型ＡＤコンバータ回路Ｍ２は、同じく下位ビットを担当する。
【００２５】
本実施形態によるＡＤ変換方法では、まず、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１が、入力したアナログ信号Ａｉｎをデジタル変換して、デジタル信号の上位ビットを生成し、変換結果格納レジスタ回路２０９に向けて出力する。このとき、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１は、生成された上位ビットに対応する部分以外の、入力したアナログ信号Ａｉｎ、すなわち比較電圧Ｖｘを、並列型ＡＤコンバータ回路Ｍ２に向けて出力する。
【００２６】
次に、並列型ＡＤコンバータ回路Ｍ２が、入力された比較電圧Ｖｘをデジタル変換して、デジタル信号の下位ビットを生成する。つまり、比較電圧Ｖｘは、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１から並列型ＡＤコンバータ回路Ｍ２に伝達される、中間アナログ信号の電圧であるとも言える。このとき、並列型ＡＤコンバータ回路Ｍ２は、下位ビットの生成を複数回繰り返して、全ての結果を多数決回路２０７に向けて出力する。多数決回路２０７は、これらの結果を総合して、最終的な下位ビットを決定し、変換結果格納レジスタ回路２０９に向けて出力する。
【００２７】
最後に、変換結果格納レジスタ回路２０９は、上位ビットおよび下位ビットを入力、格納、結合して、入力したアナログ信号Ａｉｎをデジタル変換したデジタル信号を生成、格納、出力する。
【００２８】
図３は、本発明の第１の実施形態によるＡＤ変換器の動作を詳細に説明するためのフローチャートである。図３のフローチャートは、第１〜第９のステップＳＴ０１〜ＳＴ０９を具備している。以下に、本実施形態によるＡＤ変換器の動作、すなわち本実施形態によるＡＤ変換方法について説明する。
【００２９】
図３のフローチャートは、第１のステップＳＴ０１から始まる。第１のステップＳＴ０１では、アナログ信号Ａｉｎを入力して、そのＡＤ変換を開始する。デジタル変換で得られるデジタル信号のビット数は、合計Ｎビットとする。ここで、Ｎビットを、上位Ａビットと、下位Ｂビットとに分けて考える。すなわち、Ｎ＝Ａ＋Ｂである。Ｎビットのうち、上位Ａビットを、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１を用いてＡＤ変換し、残りの下位Ｂビットを、並列型ＡＤコンバータ回路Ｍ２を用いてＡＤ変換する。第１のステップＳＴ０１の次に、第２のステップＳＴ０２を実行する。
【００３０】
第２のステップＳＴ０２では、アナログ信号Ａｉｎを、単極双投スイッチＳ１および単極双投スイッチ群Ｓ２を介してコンデンサ群Ｃ１に入力する。このとき、コンデンサ群Ｃ１は、アナログ信号Ａｉｎを電圧としてホールドする。第２のステップＳＴ０２の次に、第３のステップＳＴ０３を実行する。
【００３１】
第３のステップＳＴ０３では、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１において、上位Ａビットのうちの１ビット分を、逐次比較ＡＤ変換する。ここで、第３のステップＳＴ０３は、後述するように、Ａ回繰り返されるが、最上位のビットから順番に１ビットずつＡＤ変換する。第３のステップＳＴ０３の次に、第４のステップＳＴ０４を実行する。
【００３２】
第４のステップＳＴ０４では、第３のステップＳＴ０３で行ったＡＤ変換で得られたビットを、変換結果格納レジスタ２０９に格納する。このとき、上位ＡビットのうちのどのビットをＡＤ変換したのかを、例えば別のレジスタなどに、記憶しておくことが望ましい。第４のステップＳＴ０４の次に、第５のステップＳＴ０５を実行する。
【００３３】
第５のステップＳＴ０５では、上位ＡビットのＡＤ変換が終了したかどうかを判断する。この判断には、例えば、前述した別のレジスタなどを用いても良い。上位ＡビットのＡＤ変換が終了していた場合（Ｙｅｓ）は、第６のステップＳＴ０６を実行する。上位ＡビットのＡＤ変換が終了していなかった場合（Ｎｏ）は、第３のステップＳＴ０３に戻る。
【００３４】
第６のステップＳＴ０６では、下位ＢビットのＡＤ変換を行う。なお、下位ＢビットのＡＤ変換は、同じ比較電圧Ｖｘに対して複数回行われることが望ましい。第６のステップＳＴ０６の次に、第７のステップＳＴ０７を実行する。
【００３５】
第７のステップＳＴ０７では、下位Ｂビットの多数決処理を行う。すなわち、第６のステップＳＴ０６で得られた複数の結果の中から、多数決処理によって、もっとも確からしい結果を選択する。第７のステップＳＴ０７の次に、第８のステップＳＴ０８を実行する。
【００３６】
第８のステップＳＴ０８では、下位Ｂビットを変換結果格納レジスタ回路２０９に格納する。この下位Ｂビットの変化結果と、第５のステップＳＴ０５で格納された上位Ａビットの変換結果とを合わせることで、Ｎビットのデジタル信号が変換結果格納レジスタ回路２０９の内部に形成される。第８のステップＳＴ０８の次に、第９のステップＳＴ０９を実行する。
【００３７】
第９のステップＳＴ０９では、ＡＤ変換方法を終了する。このとき、第１または第２のステップＳＴ０１、ＳＴ０２に戻って、次のアナログ信号のＡＤ変換を始めることが可能である。
【００３８】
ここで、第３〜第４のステップＳＴ０３〜ＳＴ０４を繰り返す過程について、さらに詳細に説明する。
【００３９】
図４は、図２の電荷再配分逐次比較型ＡＤコンバータＭ１の動作を示すタイミング図である。図４は、第１〜第３のアナログ入力電圧Ａｉｎにそれぞれ対応する、合計３種類の動作例を示している。第１の動作例では、アナログ入力電圧Ａｉｎが基準電圧Ｖｒｅｆの１３．５／１６倍となっており、第２の動作例では、アナログ入力電圧Ａｉｎが基準電圧Ｖｒｅｆの１１．５／１６倍となっており、第３の動作例では、アナログ入力電圧Ａｉｎが基準電圧Ｖｒｅｆの６．５／１６となっている。ここでは、上位ビットのビット数Ａ＝４であり、第１〜第３の動作例のそれぞれは、Ａと同数の、第１〜第４の段階を含んでいる。すなわち、図３の第３〜第４のステップＳＴ０３〜ＳＴ０４は、Ａと同数の４回繰り返される。
【００４０】
第１の動作例について詳細に説明する。ただし、逐次比較ＡＤコンバータ回路Ｍ１単体としての動作については公知なので、その詳細な説明を一部省略する。まず、第１の段階において、比較電圧Ｖｘとして用いられるアナログ入力電圧Ａｉｎ＝１３．５ｖと、比較に用いられる基準電圧Ｖｒｅｆ／２とを、オペアンプＡ１を用いて比較する。このとき、第３の単極単投スイッチＳＷ３がオン状態になることで、オペアンプＡ１はコンパレータ回路として動作する。この動作例では、１３．５／１６＞１／２から、第１のＶｘ＞Ｖｒｅｆ／２が得られて、この比較の結果は最上位ビットとして変換結果格納レジスタ回路２０９に送られる。
【００４１】
第２の段階でも、コンパレータ回路として動作するオペアンプＡ１を用いて、比較電圧Ｖｘと、基準電圧との比較を行う。ここで、第２段階における比較電圧Ｖｘは、第１の段階における比較電圧として用いられた第１のＶｘからＶｒｅｆ／４を差し引いた電圧である。また、第２の段階における基準電圧は、第１の段階における基準電圧Ｖｒｅｆ／２である。この動作例では、１３．５／１６−１／４＞１／２から、第２段階における比較電圧Ｖｘ＞Ｖｒｅｆ／２が得られて、この比較の結果は上位から２番目のビットとして変換結果格納レジスタ回路２０９に送られる。
【００４２】
第３の段階でも、コンパレータ回路として動作するオペアンプＡ１を用いて、比較電圧Ｖｘと、基準電圧との比較を行う。ここで、第３の段階における比較電圧Ｖｘは、第２の段階における比較電圧として用いられた第２のＶｘからＶｒｅｆ／８を差し引いた電圧である。また、第３の段階における基準電圧は、第１の段階における基準電圧Ｖｒｅｆ／２である。この動作例では、１３．５／１６−１／４−１／８＜１／２から、第３段階における比較電圧Ｖｘ＜Ｖｒｅｆ／２が得られて、この比較の結果は上位から３番目のビットとして変換結果格納レジスタ回路２０９に送られる。
【００４３】
第４の段階でも、コンパレータ回路として動作するオペアンプＡ１を用いて、比較電圧Ｖｘと、基準電圧との比較を行う。ここで、第４の段階における比較電圧Ｖｘは、第３の段階における比較電圧として用いられた第３のＶｘからＶｒｅｆ／１６を加算した電圧である。また、第４の段階における基準電圧は、第１の段階における基準電圧Ｖｒｅｆ／２である。この動作例では、１３．５／１６−１／４−１／８＋１／１６＞１／２から、第４段階における比較電圧Ｖｘ＞Ｖｒｅｆ／２が得られて、この比較の結果は上位から４番目のビットとして変換結果格納レジスタ回路２０９に送られる。
【００４４】
なお、ある段階の比較電圧Ｖｘとして、その直前の段階における比較電圧および基準電圧の、和または差のどちらを用いるかは、その直前の段階における比較結果に基づいて決定される。
【００４５】
その他、第２、第３の動作例でも同様に、ＡＤ変換の結果における上位Ａビットを１ビットずつＡ段階に分けて得るときに、比較対象電圧はＶｒｅｆ／２に向かって収束する。特に、最後の第Ａの段階において、ＡＤ変換の結果における上位からＡ番目のビットが得られる際には、比較対象電圧が
｛（２＾（Ａ−１））±１｝Ｖｒｅｆ／（２＾Ａ）
の範囲内に収まることが数学的に保証される。したがって、下位ビットのＡＤ変換を司る並列型ＡＤコンバータ回路に用いられる基準電圧を、
ＶｒｅｆＬ＝｛（２＾（Ａ−１））−１｝Ｖｒｅｆ／（２＾Ａ）
および
ＶｒｅｆＨ＝｛（２＾（Ａ−１））＋１｝Ｖｒｅｆ／（２＾Ａ）
の２値に固定することが可能となる。
【００４６】
本実施形態において、これら２つの基準電圧ＶｒｅｆＨ、ＶｒｅｆＬを生成する基準電圧発生回路Ｍ３は、直列に接続された３つの抵抗素子Ｒ３〜Ｒ５だけで実現可能となる。すなわち、３つの抵抗素子Ｒ３〜Ｒ５の抵抗値Ｒ３〜Ｒ５を、
ＶｒｅｆＬ＝Ｖｒｅｆ×（Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）
ＶｒｅｆＨ＝Ｖｒｅｆ×（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）
が成り立つように定めれば良い。
【００４７】
このように、本実施形態によれば、基準電圧発生回路Ｍ３の規模を最小限に抑えることが可能となる。
【００４８】
（第２の実施形態）
図５は、本発明の第２の実施形態によるＡＤ変換器の構成を概略的に示すブロック図である。図５のＡＤ変換器は、図２に示した本発明の第１の実施形態によるＡＤ変換器に、以下の変更を加えたものに等しい。すなわち、図２のＡＤ変換器における、第１の電圧フォロワアンプＭ４の出力部と、並列型ＡＤコンバータ回路Ｍ２の第３の入力部ＶｉｎＬとの間に、サンプルホールド回路Ｍ５と、第２の電圧フォロワアンプＭ６とを追加することで、図５のＡＤ変換器が得られる。
【００４９】
図５のＡＤ変換器の、図２のＡＤ変換器との差異を、より詳細に説明する。サンプルホールド回路Ｍ５は、単極双投スイッチＳ２と、コンデンサＣ２とを具備している。第１の電圧フォロワアンプＭ４の出力部は、単極双投スイッチＳ２における第１の切り替え端子に接続されている。単極双投スイッチＳ２の共通端子は、グランドに接地されている。単極双投スイッチＳ２における第２の切り替え端子は、第２の電圧フォロワアンプＭ６の非反転側入力部に接続されている。第２の電圧フォロワアンプＭ６の出力部は、第２の電圧フォロワアンプＭ６の反転側入力部と、並列型ＡＤコンバータ回路Ｍ２における第３の入力部ＶｉｎＬとに接続されている。なお、単極双投スイッチＳ２の導通状態は、図示しない制御回路によって適宜に制御される。
【００５０】
図５のＡＤ変換器におけるその他の構成については、図２のＡＤ変換器の場合と同じであるので、さらなる詳細な説明を省略する。
【００５１】
本実施形態によるＡＤ変換器の動作、すなわち本実施形態によるＡＤ変換方法について説明する。本実施形態によるＡＤ変換方法は、本発明の第１の実施形態によるＡＤ変換方法に、以下の変更を加えたものに等しい。まず、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１の動作が終了した後、単極双投スイッチＳ２の共通端子および第１の切り替え端子を導通する。こうすることで、サンプルホールド回路Ｍ５において、電圧ＶｘがコンデンサＣ２に保持される。次に、単極双投スイッチＳ２の共通端子および第２の切り替え端子を導通する。こうすることで、電圧Ｖｘは、第２の電圧フォロワアンプＭ６を介して、並列型ＡＤコンバータ回路Ｍ２の第３の入力部ＶｉｎＬに供給される。また、このとき、電圧ＶｘはコンデンサＣ２に保持されているので、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１は電圧Ｖｘを出力し続ける必要がない。なお、本実施形態によるＡＤ変換方法のその他の動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００５２】
したがって、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１は、並列型ＡＤコンバータ回路Ｍ２の処理が終わるのを待たずに、次のアナログ信号Ａｉｎのデジタル変換を開始できる。その結果、複数のアナログ信号を順次デジタル変換する場合に、処理時間の短縮が可能となる。
【００５３】
図６は、本発明の第２の実施形態によるＡＤ変換器の動作を説明するためのフローチャートである。図６のフローチャートは、第１のステップ群ＳＴ−Ａと、第２のステップ群ＳＴ−Ｂとを具備している。第１のステップ群ＳＴ−Ａは、１２のステップＳＴ０１Ａ〜ＳＴ１２Ａを含んでいる。第２のステップ群ＳＴ−Ｂは、１２のステップＳＴ０１Ｂ〜ＳＴ１２Ｂを含んでいる。第１のステップ群ＳＴ−Ａは、第１のアナログ信号についてＡＤ変換を行い、第２のステップ群ＳＴ−Ｂは第２のアナログ信号についてＡＤ変換を行う。なお、図６では、２つのステップ群を示しているが、この数はあくまでも一例にすぎず、本発明を限定するものではない。
【００５４】
図６のフローチャートは、第１のステップ群から始まり、第１のステップ群は、ステップＳＴ０１Ａから始まる。ステップＳＴ０１Ａでは、第１の実施形態における第１のステップＳＴ０１と同様に、アナログ信号Ａｉｎを入力して、そのＡＤ変換を開始する。デジタル変換で得られるデジタル信号のビット数は、合計Ｎビットとする。ここで、Ｎビットを、上位Ａビットと、下位Ｂビットとに分けて考える。すなわち、Ｎ＝Ａ＋Ｂである。Ｎビットのうち、上位Ａビットを、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１を用いてＡＤ変換し、残りの下位Ｂビットを、並列型ＡＤコンバータ回路Ｍ２を用いてＡＤ変換する。ステップＳＴ０１Ａの次に、ステップＳＴ０２Ａを実行する。
【００５５】
ステップＳＴ０２Ａでは、第１の実施形態による第２のステップＳＴ０２と同様に、アナログ信号Ａｉｎを、単極双投スイッチＳ１および単極双投スイッチ群Ｓ２を介してコンデンサ群Ｃ１に入力する。このとき、コンデンサ群Ｃ１は、アナログ信号Ａｉｎを電圧としてホールドする。ステップＳＴ０２Ａの次に、ステップＳＴ０３Ａを実行する。
【００５６】
ステップＳＴ０３Ａでは、第１の実施形態による第３のステップＳＴ０３と同様に、電荷再配分逐次比較型ＡＤコンバータ回路Ｍ１において、上位Ａビットのうちの１ビット分を、逐次比較ＡＤ変換する。ここで、ステップＳＴ０３Ａは、後述するように、Ａ回繰り返されるが、最上位のビットから順番に１ビットずつＡＤ変換する。ステップＳＴ０３Ａの次に、ステップＳＴ０４Ａを実行する。
【００５７】
ステップＳＴ０４Ａでは、第１の実施形態による第４のステップＳＴ０４と同様に、ステップＳＴ０３Ａで行ったＡＤ変換で得られたビットを、変換結果格納レジスタ２０９に格納する。このとき、上位Ａビットのうちのどの１ビットをＡＤ変換したのかを、例えば別のレジスタなどに、記憶しておくことが望ましい。ステップＳＴ０４Ａの次に、ステップＳＴ０５Ａを実行する。
【００５８】
ステップＳＴ０５Ａでは、第１の実施形態による第５のステップＳＴ０５と同様に、上位ＡビットのＡＤ変換が終了したかどうかを判断する。この判断には、例えば、前述した別のレジスタなどを用いても良い。上位ＡビットのＡＤ変換が終了していた場合（Ｙｅｓ）は、ステップＳＴ１０Ａを実行する。上位ＡビットのＡＤ変換が終了していなかった場合（Ｎｏ）は、ステップＳＴ０３Ａに戻る。
【００５９】
ステップＳＴ１０Ａでは、単極双投スイッチＳ３を第１の電圧フォロワアンプＭ４に接続する。ここで、第１の電圧フォロワアンプＭ４は、比較電圧Ｖｘを入力し、同じ電圧を出力している。また、このとき、比較電圧Ｖｘは、アナログ信号Ａｉｎから上位Ａビットに対応する電圧が差し引かれた電圧に等しい。ステップＳＴ１０Ａの次に、ステップＳＴ１１Ａを実行する。
【００６０】
ステップＳＴ１１Ａでは、容量Ｃ１を比較電圧Ｖｘで充電する。ステップＳＴ１１Ａの次に、ステップＳＴ１２Ａを実行する。
【００６１】
ステップＳＴ１２Ａでは、単極双投スイッチＳ３を第２の電圧フォロワアンプＭ６に接続する。ここで、容量Ｃ１は比較電圧Ｖｘで充電されているので、第２の電圧フォロワアンプＭ６は比較電圧Ｖｘを入力し、同じ電圧を出力する。さらに、このとき、電荷再配分逐次比較型ＡＤコンバータＭ１と、並列型ＡＤコンバータＭ２とは、単極双投スイッチＳ３を介して絶縁されている。したがって、電荷再配分逐次比較型ＡＤコンバータＭ１は、比較電圧Ｖｘを保持する必要が無い。ステップＳＴ１２Ａの次に、ステップＳＴ０６Ａを実行する。
【００６２】
ステップＳＴ０６Ａでは、第１の実施形態による第６のステップＳＴ０６と同様に、下位ＢビットのＡＤ変換を行う。なお、下位ＢビットのＡＤ変換は、同じ比較電圧Ｖｘに対して複数回行われることが望ましい。ステップＳＴ０６Ａの次に、ステップＳＴ０７Ａを実行する。
【００６３】
ステップＳＴ０７Ａでは、第１の実施形態による第７のステップＳＴ０７と同様に、下位Ｂビットの多数決処理を行う。すなわち、ステップＳＴ０６Ａで得られた複数の結果の中から、多数決処理によって、もっとも確からしい結果を選択する。ステップＳＴ０７Ａの次に、ステップＳＴ０８Ａを実行する。
【００６４】
ステップＳＴ０８Ａでは、第１の実施形態による第８のステップＳＴ０８と同様に、下位Ｂビットを変換結果格納レジスタ回路２０９に格納する。この下位Ｂビットの変化結果と、ステップＳＴ０５Ａで格納された上位Ａビットの変換結果とを合わせることで、Ｎビットのデジタル信号が変換結果格納レジスタ回路２０９の内部に形成される。ステップＳＴ０８Ａの次に、ステップＳＴ０９Ａを実行する。
【００６５】
ステップＳＴ０９Ａでは、第１の実施形態による第９のステップＳＴ０９と同様に、第１のアナログ信号Ａｉｎに対するＡＤ変換方法を終了する。ここで、本実施形態では、第１の実施形態とは違い、第１のステップ群ＳＴ−Ａの一部と並列に、第２のステップ群ＳＴ−Ｂを実行することが可能となっている。
【００６６】
第１のステップ群ＳＴ−Ａにおいて、ＳＴ１２Ａさえ終了していれば、ステップＳＴ０６Ａ〜ＳＴ０９Ａが終了していなくても、第２のステップ群ＳＴ−ＢにおけるステップＳＴ０２Ｂを開始することが可能である。これは、ステップＳＴ１２Ａの説明において上述したように、電荷再配分逐次比較型ＡＤコンバータＭ１が比較電圧Ｖｘを保持する必要が無いからである。
【００６７】
第２のステップ群ＳＴ−ＢにおけるＳＴ０１Ｂ〜ＳＴ１２Ｂでは、第１のステップ群におけるＳＴ０１Ａ〜ＳＴ１２Ａと同様の動作を行うので、さらなる詳細な説明を省略する。
【００６８】
以上に説明したように、第１の実施形態では、１つのアナログ信号におけるＡＤ変換が完了するのを待ってから次のアナログ信号におけるＡＤ変換を始める必要があった。しかし、本実施形態では、１つのアナログ信号におけるＡＤ変換が完了する前に次のアナログ信号におけるＡＤ変換を始めることが出来る。したがって、複数のアナログ信号のＡＤ変換を行う場合に、処理時間を短縮することが可能である。
【００６９】
また、本発明のＡＤ変換器によれば、１回のアナログ信号のサンプリングに対して、１回のＡＤ変換を行うことが可能である。その理由は、下位ビットのＡＤ変換を行う並列型ＡＤコンバータＭ２が入力するアナログ信号の電圧レベルとして、上位ビットのＡＤ変換を行う電荷再配分逐次比較型ＡＤコンバータＭ１の動作の最後のステップで得られた比較電位Ｖｘを用いるからである。
【００７０】
なお、上記に説明した第１、第２の実施形態は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。また、上記の説明で「端子」と呼んだ部位は、必ずしも外部と接続可能な構成でなくても構わない。
【符号の説明】
【００７１】
１００  ＡＤ変換器
１０１  制御回路
１０２  ＤＡコンバータ回路
１０３  スイッチ付きコンパレータ回路
１０４  逐次比較レジスタ回路
１０５  並列型ＡＤコンバータ回路
１０７  多数決回路
１０８  クロック分周回路
１０９  変換結果格納レジスタ回路
２０７  多数決回路
２０９  変換結果格納レジスタ回路
Ａ１  オペアンプ
Ａｉｎ  アナログ信号入力部、アナログ信号
Ｃ１  コンデンサ群
Ｃ１−１〜Ｃ１−ｎ  コンデンサ
Ｃ２  コンデンサ
Ｍ１  電荷再配分逐次比較型ＡＤコンバータ回路
Ｍ２  並列型ＡＤコンバータ回路
Ｍ３  基準電圧発生回路
Ｍ４  第１の電圧フォロワアンプ
Ｍ５  サンプルホールド回路
Ｍ６  第２の電圧フォロワアンプ
Ｒ１〜Ｒ５  抵抗素子
Ｓ００１  アナログ入力信号
Ｓ００４  出力
Ｓ０１１  デジタル信号
Ｓ１  単極双投スイッチ
Ｓ２  単極双投スイッチ群
Ｓ３  単極双投スイッチ
ＳＷ１〜ＳＷ３  単極単投スイッチ
ＶｉｎＬ  入力部
Ｖｒｅｆ、ＶｒｅｆＨ、ＶｒｅｆＬ  基準電圧入力部、基準電圧
Ｖｘ  比較電圧ノード、比較電圧
【図１】
2012049635.tif 000003
【図２】
2012049635.tif 000004
【図３】
2012049635.tif 000005
【図４】
2012049635.tif 000006
【図５】
2012049635.tif 000007
【図６】
2012049635.tif 000008