(57)【要約】【課題】ドライバと基準コンパレータとの間の半導体リレーの影響を考慮した正確なタイミング校正を行うことを目的とする。【解決手段】本発明の半導体試験装置１は、ＤＵＴ３に信号を出力するドライバ１０およびこのドライバ１０のタイミングを校正するために設けた基準コンパレータ６を備える半導体試験装置１であって、ドライバ１０と基準コンパレータ６との間に設けられる信号を反射する半導体リレー２０によりドライバ１０から基準コンパレータ６に出力した信号が減衰する変化点よりも前のタイミングの電圧を基準コンパレータ６の閾値に設定する閾値設定部７を備えている。これにより、基準コンパレータ６に入力する信号が減衰しても、その影響を受けることのない正確なタイミング校正を行うことができる。【選択図】  図１
2012154807.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、
前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を前記基準コンパレータの閾値に設定する閾値設定部を備えたこと
を特徴とする半導体試験装置。
【請求項２】
前記閾値設定部は、
前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第１の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第２の閾値として前記コンパレータに設定すること
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、
前記ドライバが出力する電圧をＶｐｐ、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをＺ０、前記ドライバの出力抵抗をＲ０、前記基準コンパレータの入力インピーダンスをＲｎ、前記経路の抵抗をＲｅｑ、定数Ｋ（０＜Ｋ＜１）としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Ｖｔｈｒおよび立ち下がるときの前記基準コンパレータの閾値Ｖｔｈｆを、
「Ｖｔｈｒ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））×（２×Ｒｎ／（Ｒｎ＋Ｚ０））×Ｋ」、
「Ｖｔｈｆ＝Ｖｐｐ×（Ｒｎ／（Ｒ０＋Ｒｅｑ＋Ｒｎ））−Ｖｔｈｒ」
として設定する閾値設定部を備えたこと
を特徴とする半導体試験装置。
【請求項４】
前記閾値設定部は、
前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をＶｔｈｒＬ、この閾値ＶｔｈｒＬよりも高い閾値をＶｔｈｒＨ、前記信号の波形が立ち下がるときの前記コンパレータの閾値をＶｔｈｆＬおよびこの閾値ＶｔｈｆＬよりも高い閾値ＶｔｈｆＨを、
「ＶｔｈｒＬ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×Ｋ」、
「ＶｔｈｒＨ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））＋Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２×Ｋ）」、
「ＶｔｈｆＬ＝Ｖｐｐ−ＶｔｈｒＬ」、
「ＶｔｈｆＨ＝Ｖｐｐ―ＶｔｈｒＨ」、
として設定していること
を特徴とする請求項３記載の半導体試験装置。
【請求項５】
被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、
前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を閾値として前記基準コンパレータが比較を行って前記ドライバのタイミングを校正すること
を特徴とするタイミング校正方法。
【請求項６】
前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第１の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第２の閾値として前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正すること
を特徴とする請求項５記載のタイミング校正方法。
【請求項７】
被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、
前記ドライバが出力する電圧をＶｐｐ、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをＺ０、前記ドライバの出力抵抗をＲ０、前記基準コンパレータの入力インピーダンスをＲｎ、前記経路の抵抗をＲｅｑ、定数Ｋ（０＜Ｋ＜１）としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Ｖｔｈｒおよび立ち下がるときの前記基準コンパレータの閾値Ｖｔｈｆを、
「Ｖｔｈｒ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））×（２×Ｒｎ／（Ｒｎ＋Ｚ０））×Ｋ」、
「Ｖｔｈｆ＝Ｖｐｐ×（Ｒｎ／（Ｒ０＋Ｒｅｑ＋Ｒｎ））−Ｖｔｈｒ」
として設定した閾値Ｖｔｈｒおよび閾値Ｖｔｈｆを用いて前記基準コンパレータが比較を行って前記ドライバのタイミングを校正すること
を特徴とするタイミング校正方法。
【請求項８】
前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をＶｔｈｒＬ、この閾値ＶｔｈｒＬよりも高い閾値をＶｔｈｒＨ、前記信号の波形が立ち下がるときの前記コンパレータの閾値をＶｔｈｆＬおよびこの閾値ＶｔｈｆＬよりも高い閾値ＶｔｈｆＨを、
「ＶｔｈｒＬ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×Ｋ」、
「ＶｔｈｒＨ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２×Ｋ）」、
「ＶｔｈｆＬ＝Ｖｐｐ−ＶｔｈｒＬ」、
「ＶｔｈｆＨ＝Ｖｐｐ―ＶｔｈｒＨ」、
として設定した閾値ＶｔｈｒＬ、ＶｔｈｒＨ、ＶｔｈｆＬおよびＶｔｈｆＨを用いて前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正すること
を特徴とする請求項７記載のタイミング校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに信号を出力して試験を行うドライバを備える半導体試験装置およびドライバのタイミングを校正するタイミング校正方法に関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置はＤＵＴの試験を行うためのカード（ピンエレクトロニクスカード）を１枚または複数枚装着しており、ＤＵＴに信号を出力するドライバおよびＤＵＴからの応答信号を比較するコンパレータを各ピンエレクトロニクスカードに設けている。
【０００３】
各ピンエレクトロニクスカードには複数のドライバおよびコンパレータを搭載している。そして、各ドライバから信号を出力してＤＵＴの試験を行うようにしている。そして、各ドライバが信号を出力するタイミングを調整するタイミング校正が行われる。
【０００４】
タイミング校正は各ドライバに接続された基準コンパレータにドライバから信号を入力させて行う。この種の技術が特許文献１に開示されている。特許文献１に示されるように、ドライバと基準コンパレータとの間には複数の半導体リレーを設けた信号選択回路が設けられている。そして、信号選択回路により１つのドライバと基準コンパレータとの間が接続されるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１０２０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、ドライバから基準コンパレータに信号を出力する。そして、基準コンパレータにて入力される信号の電圧がＬレベル電圧とＨレベル電圧との間の５０％の割合に到達したときを基準として、タイミング校正を行っている。
【０００７】
ドライバと基準コンパレータとの間には複数の半導体リレーが介在している。そして、これらの半導体リレーは所定の抵抗成分（オン抵抗）を有している。このオン抵抗によりインピーダンスの不整合が生じる。よって、ドライバから基準コンパレータに伝送される信号は半導体リレーにより一部が反射する。この反射により信号が減衰して、基準コンパレータにおける信号の波形の傾きが緩やかになる。
【０００８】
図８は基準コンパレータに入力される波形を示しており、ドライバから出力された信号が入力されると、電圧ＶＬ１から電圧ＶＨ１にまで立ち上がる。図中の一点鎖線は半導体リレーによる反射がない場合の理想的な波形であり、この波形は一定の傾きで電圧ＶＬ１からＶＨ１にまで立ち上がる。
【０００９】
同図の実線は半導体リレーによる反射の影響で信号が減衰した状態を示している。この減衰により波形の傾きに変化点を生じて、傾きが緩やかになる。Ｖｔｈは特許文献１にもあるように、Ｌレベル電圧（ＶＬ）とＨレベル電圧（ＶＨ）との間の５０％の割合の電圧（閾値）である。
【００１０】
この閾値Ｖｔｈに到達したときのタイミングに基づいてタイミング校正を行う。このとき、半導体リレーのオン抵抗により信号に減衰を生じており、閾値Ｖｔｈに信号が到達するタイミングが一点鎖線の波形の場合と実線の波形の場合とで異なる。このため、波形が閾値Ｖｔｈに到達するタイミングにずれ（時間Δｔｐ）を生じることになる。
【００１１】
ドライバのタイミング校正は基準コンパレータに到達する信号が閾値Ｖｔｈに到達したタイミングに基づいて行う。よって、時間Δｔｐのタイミングのずれを生じることで、ドライバのタイミング校正の正確性が損なわれる。
【００１２】
そこで、本発明は、ドライバと基準コンパレータとの間の半導体リレーの影響を考慮した正確なタイミング校正を行うことを目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を前記基準コンパレータの閾値に設定する閾値設定部を備えたことを特徴とする。
【００１４】
この半導体試験装置によれば、反射物により信号が減衰する変化点よりも前のタイミングの電圧を閾値として設定している。このため、反射によって信号が減衰したとしても、信号の波形が閾値に到達するタイミングがずれることはない。これにより、ドライバの正確なタイミング校正を行うことができる。
【００１５】
本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記閾値設定部は、前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第１の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第２の閾値として前記コンパレータに設定することを特徴とする。
【００１６】
この半導体試験装置によれば、第１の閾値および第２の閾値を設定しており、第２の閾値に反射の影響を考慮している。第１の閾値および第２の閾値を用いて電気長の測定を行うときに信号が減衰する変化点よりも前のタイミングの電圧を閾値として設定していることで、ドライバの正確なタイミング校正を行うことができる。
【００１７】
本発明の第３の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバが出力する電圧をＶｐｐ、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをＺ０、前記ドライバの出力抵抗をＲ０、前記基準コンパレータの入力インピーダンスをＲｎ、前記経路の抵抗をＲｅｑ、定数Ｋ（０＜Ｋ＜１）としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Ｖｔｈｒおよび立ち下がるときの前記基準コンパレータの閾値Ｖｔｈｆを、Ｖｔｈｒ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））×（２×Ｒｎ／（Ｒｎ＋Ｚ０））×Ｋ」、Ｖｔｈｆ＝Ｖｐｐ×（Ｒｎ／（Ｒ０＋Ｒｅｑ＋Ｒｎ））−Ｖｔｈｒ」として設定する閾値設定部を備えたことを特徴とする。
【００１８】
この半導体試験装置によれば、閾値ＶｔｈｒおよびＶｔｈｆを設定している。この閾値を設定することで、反射の影響を考慮した正確なタイミング校正を行うことができる。
【００１９】
本発明の第４の半導体試験装置は、第３の半導体試験装置であって、前記閾値設定部は、前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をＶｔｈｒＬ、この閾値ＶｔｈｒＬよりも高い閾値をＶｔｈｒＨ、前記信号の波形が立ち下がるときの前記コンパレータの閾値をＶｔｈｆＬおよびこの閾値ＶｔｈｆＬよりも高い閾値ＶｔｈｆＨを、「ＶｔｈｒＬ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×Ｋ」、「ＶｔｈｒＨ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））＋Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２×Ｋ）」、「ＶｔｈｆＬ＝Ｖｐｐ−ＶｔｈｒＬ」、「ＶｔｈｆＨ＝Ｖｐｐ―ＶｔｈｒＨ」、として設定していることを特徴とする。
【００２０】
この半導体試験装置によれば、閾値ＶｔｈｒＬ、ＶｔｈｒＨ、ＶｔｈｆＬ、ＶｔｈｆＨを設定している。これにより、電気長を測定するときにも反射の影響を考慮することができ、正確なタイミング校正を行うことができる。
【００２１】
本発明の第５のタイミング校正方法は、被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を閾値として前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とする。
【００２２】
本発明の第６のタイミング校正方法は、第５のタイミング校正方法であって、前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第１の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第２の閾値として前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする。
【００２３】
本発明の第７のタイミング校正方法は、被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバが出力する電圧をＶｐｐ、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをＺ０、前記ドライバの出力抵抗をＲ０、前記基準コンパレータの入力インピーダンスをＲｎ、前記経路の抵抗をＲｅｑ、定数Ｋ（０＜Ｋ＜１）としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Ｖｔｈｒおよび立ち下がるときの前記基準コンパレータの閾値Ｖｔｈｆを、「Ｖｔｈｒ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））×（２×Ｒｎ／（Ｒｎ＋Ｚ０））×Ｋ」、「Ｖｔｈｆ＝Ｖｐｐ×（Ｒｎ／（Ｒ０＋Ｒｅｑ＋Ｒｎ））−Ｖｔｈｒ」として設定した閾値Ｖｔｈｒおよび閾値Ｖｔｈｆを用いて前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とする。
【００２４】
本発明の第８のタイミング校正方法は、第７のタイミング校正方法であって、前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をＶｔｈｒＬ、この閾値ＶｔｈｒＬよりも高い閾値をＶｔｈｒＨ、前記信号の波形が立ち下がるときの前記コンパレータの閾値をＶｔｈｆＬおよびこの閾値ＶｔｈｆＬよりも高い閾値ＶｔｈｆＨを、「ＶｔｈｒＬ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×Ｋ」、「ＶｔｈｒＨ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２×Ｋ）」、「ＶｔｈｆＬ＝Ｖｐｐ−ＶｔｈｒＬ」、「ＶｔｈｆＨ＝Ｖｐｐ―ＶｔｈｒＨ」、として設定した閾値ＶｔｈｒＬ、ＶｔｈｒＨ、ＶｔｈｆＬおよびＶｔｈｆＨを用いて前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする。
【発明の効果】
【００２５】
本発明は、ドライバのタイミング校正を行うときに、校正経路に存在する反射物の反射の影響で信号が減衰しても、タイミング校正を行うための閾値を反射の影響を考慮した値に設定しているため、正確なタイミング校正を行うことができる。
【図面の簡単な説明】
【００２６】
【図１】半導体試験装置の構成を示すブロック図である。
【図２】経路選択部の構成を示す図である。
【図３】ドライバと基準コンパレータとの間の経路および等価回路の図である。
【図４】反射の影響を考慮した閾値の設定を示すグラフである。
【図５】反射の影響を考慮した閾値の設定を示す他のグラフである。
【図６】電気長の測定を説明したグラフである。
【図７】反射の影響を生じている場合の電気長の測定を説明したグラフである。
【図８】反射の影響により生じるタイミングのずれを説明するグラフである。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、本発明の実施形態について説明する。図１において、半導体試験装置１はピンエレクトロニクスカード２（図中でＰＥカード）を１枚または複数枚備えて構成しており、各ピンエレクトロニクスカード２はＤＵＴ３を接続して試験を行う。ＤＵＴ（Device Under Test）３は試験対象である被試験デバイスである。
【００２８】
ピンエレクトロニクスカード２はｎ（ｎは２以上の整数）個の駆動部４−１〜４−ｎ（総称して駆動部４）と経路選択部５と基準コンパレータ６と閾値設定部７とを備えて構成している。各駆動部４はドライバ１０とコンパレータ１１とドライバ出力抵抗１２とを備えている。
【００２９】
ドライバ１０はＤＵＴ３の試験を行うための信号を出力している。ＤＵＴ３はドライバ１０が出力した信号を入力して動作を行い、応答信号を出力する。コンパレータ１１はこの応答信号を入力して良否判定を行うことで、ＤＵＴ３の試験を行う。ドライバ出力抵抗１２はドライバ１０の出力側に接続される抵抗である。
【００３０】
ピンエレクトロニクスカード２内部のＤＵＴ３に近い側には、ＤＵＴ３との間の接続をオンまたはオフにする半導体リレー１３が設けられる。ＤＵＴ３の試験を行うときには半導体リレー１３をオンにしてドライバ１０およびコンパレータ１１とＤＵＴ３との間を接続させる。一方、ドライバ１０のタイミング校正を行うときには、半導体リレー１３をオフにする。
【００３１】
駆動部４とＤＵＴ３との間の経路は分岐して、経路選択部５に入力される。この分岐して経路選択部５に入力される経路はドライバ１０のタイミングを校正する校正経路Ｌになる。校正経路Ｌはドライバ１０のタイミングを校正するときに使用される経路になる。
【００３２】
図２に示すように、経路選択部５は複数の半導体リレー２０を有して構成している。各半導体リレー２０のオン・オフ制御を行うことにより、ｎ個のドライバ１０−１〜１０−ｎのうち何れか１つのドライバ１０と基準コンパレータ６とを接続する校正経路Ｌが確立される。
【００３３】
複数の半導体リレー２０はトーナメント方式により１つのドライバ１０が基準コンパレータ６に接続されるようにしている。トーナメント方式は複数のドライバ１０を１つの群として、この群の中から１つのドライバ１０を選択する。さらに、これら選択された複数のドライバ１０を１つの群として、この群の中から１つのドライバ１０を選択する。そして、最終的に１つのドライバ１０が選択される。
【００３４】
図中では２つのドライバ１０から１つを選択するようにしているが、３つ以上のドライバ１０から１つを選択するようにしてもよい。また、トーナメント方式ではなくｎ個のドライバ１０から１つを選択するようにしてもよい。ただし、各ドライバ１０と基準コンパレータ６との間を均等な経路にするために、トーナメント方式を採用することが望ましい。
【００３５】
図１に示すように、基準コンパレータ６は経路選択部５に接続される。基準コンパレータ６の入力側には終端抵抗２１が接続され、この終端抵抗２１はグランド２２に接続される。終端抵抗２１は校正経路Ｌとインピーダンスの整合を取るために設けている。基準コンパレータ６は選択された校正経路Ｌを伝送される信号の電圧と閾値設定部７から入力する閾値とを比較する。そして、比較の結果に基づいて、ドライバ１０のタイミング校正を行う。
【００３６】
閾値設定部７は基準コンパレータ６が比較を行うための閾値を設定している。この閾値は予め設定された値になっており、設定された値を閾値設定部７は記憶する。閾値設定部７に設定される閾値は基準コンパレータ６に入力する信号の波形が立ち上がるときの閾値Ｖｔｈｒと立ち上がるときの閾値Ｖｔｈｆとがある。
【００３７】
ここで、ドライバ１０が出力する電圧をＶｐｐ（ドライバ１０が出力する最小電圧をＶＬ、最大電圧をＶＨとしたときにＶｐｐ＝ＶＨ−ＶＬ）、校正経路Ｌの経路インピーダンスをＺ０、ドライバ出力抵抗１２の抵抗値をＲ０、終端抵抗２１の入力インピーダンスをＲｎ、校正経路Ｌに設けられる複数の半導体リレー２０の抵抗（合成抵抗）値をＲｅｑ、定数Ｋ（０＜Ｋ＜１）としたときに、以下の式１および式２のようになるように設定する。
【００３８】
「Ｖｔｈｒ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））×（２×Ｒｎ／（Ｒｎ＋Ｚ０））×Ｋ」（式１）
「Ｖｔｈｆ＝Ｖｐｐ×（Ｒｎ／Ｒ０＋Ｒｅｑ＋Ｒｎ）−Ｖｔｈｒ」（式２）
【００３９】
以上が構成である。次に、動作について説明する。ドライバ１０のタイミングを校正するために、経路選択部５は１つのドライバ１０と基準コンパレータ６とが接続されるように、半導体リレー２０のオンとオフとを制御する。これにより、ドライバ１０と基準コンパレータ６との間の校正経路Ｌが確立される。なお、このときには、ＤＵＴ３との間に設けられる半導体リレー１３はオフにする。
【００４０】
そして、ドライバ１０から信号を出力させ、校正経路Ｌを介して基準コンパレータ６に入力させる。信号の波形が立ち上がりの場合、基準コンパレータ６は入力した信号と閾値Ｖｔｈｒとを比較する。なお、信号の波形が立ち下りの場合、基準コンパレータ６は入力した信号と閾値Ｖｔｈｆとを比較する。
【００４１】
ドライバ１０は可変遅延素子（図示せず）により信号出力タイミングを時間軸方向に変化させるスキュー調整を行う。このスキュー調整を行うことで、基準コンパレータ６に入力する信号の波形が時間軸方向に変化する。基準コンパレータ６は固定されたタイミングで信号の比較を行っており、入力した信号の波形が変化することにより信号の波形が閾値Ｖｔｈｒに到達する。
【００４２】
このときのドライバ１０のスキュー調整の調整量がドライバ１０と基準コンパレータ６との間のタイミングのずれになる。よって、この調整量をタイミングの校正値としてドライバ１０に設定することで、ドライバ１０のタイミング校正を行うことができる。ただし、校正経路Ｌを伝送される信号には反射による減衰を生じる。
【００４３】
図３ａ）はドライバ１０と基準コンパレータ６との間の校正経路Ｌを示している。校正経路Ｌには複数（図中では３つ）の半導体リレー２０が設けられており、これらの半導体リレー２０は所定の抵抗（オン抵抗）を有している。よって、同図ａ）の等価回路は同図ｂ）のようになる。同図ｂ）の抵抗Ｒｅｑは複数の半導体リレー２０のオン抵抗の合成抵抗である。また、校正経路Ｌはこの抵抗Ｒｅｑを挟んで両側が経路インピーダンスＺ０の経路になる。
【００４４】
従って、ドライバ１０が出力した信号は校正経路Ｌの半導体リレー２０のオン抵抗により一部が反射する。これが、透過する信号（基準コンパレータ６に向かう信号）に減衰を生じさせる。図４は基準コンパレータ６に入力される信号の波形を示している。図中の一点鎖線は半導体リレー２０の反射による減衰を生じていない理想的な波形を示しており、実線は半導体リレー２０の反射による減衰を生じている波形を示している。
【００４５】
反射による減衰を生じることで、基準コンパレータ６に入力される波形の傾きが変化する。この変化点の電圧をＶＡとする。よって、電圧ＶＡに到達したタイミングで波形の傾きは緩やかな角度に変わる。波形の傾きが変化する変化点の電圧ＶＡは、半導体リレー２０のオン抵抗（Ｒｅｑ）が大きくなると、低い値になる。
【００４６】
電圧ＶＡが低くなると、その分だけ一点鎖線の波形と実線の波形との間のタイミングの誤差は大きくなる。この誤差が大きくなると、基準コンパレータ６が比較する閾値に到達するタイミングにも大きなずれを生じる。このずれにより、ドライバ１０のタイミング校正の精度が大幅に低下する。
【００４７】
そこで、波形の傾きが変化する変化点の電圧ＶＡよりも前のタイミングで比較される閾値を設定する。これが、閾値Ｖｔｈｒである。なお、波形が立ち下がる場合も同様に波形の傾きが変化する変化点よりも前のタイミングに閾値Ｖｔｈｆを設定する。ここでは、閾値Ｖｔｈｒを電圧ＶＡと最小電圧ＶＬとの間の中間点に設定している。
【００４８】
閾値Ｖｔｈｒは電圧ＶＡよりも前のタイミングで比較される値になる。よって、基準コンパレータ６に入力される信号の波形に反射の影響による減衰を生じたとしても、この減衰の影響を受ける前のタイミングの閾値Ｖｔｈｒで比較を行っている。このため、閾値Ｖｔｈｒに到達するタイミングは一点鎖線の波形と実線の波形とで同じになる。従って、タイミング校正に誤差を生じることがなく、正確なタイミング校正を行うことができる。
【００４９】
閾値Ｖｔｈｒは前述した式１より得られる既知の値となる。式１のうち「Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））」の部分はドライバ１０の出力と経路インピーダンスＺ０を加味した電圧になり、（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））の部分は合成抵抗Ｒｅｑと経路インピーダンスＺ０を考慮した透過係数になり、（２×Ｒｎ／（Ｒｎ＋Ｚ０））の部分は終点抵抗Ｒｎを考慮した基準コンパレータ６に入力する透過係数になる。また、定数Ｋは閾値Ｖｔｈｒを電圧ＶＡとＶＬとの中間点にする場合には１／２になるが、中間点にしない場合には１／２以外の値としてもよい。
【００５０】
以上により、閾値Ｖｔｈｒが設定される。また、波形が立ち下がるときの閾値Ｖｔｈｆは前述した式２になる。閾値設定部７は予め閾値Ｖｔｈｒ、Ｖｔｈｆを設定しており、信号の波形が立ち上がるときには閾値Ｖｔｈｒを基準コンパレータ６に出力し、立ち下がるときには閾値Ｖｔｈｆを出力する。
【００５１】
これにより、半導体リレー２０の反射による影響で入力する信号が減衰したとしても、基準コンパレータ６は減衰の影響を受ける前のタイミング（閾値Ｖｔｈｒ）で比較を行うことができる。よって、誤差を生じていない正確なタイミング校正をドライバ１０に対して行うことができる。
【００５２】
信号の波形が立ち下がるときには、半導体リレー２０の反射による波形の傾きの変化点の電圧ＶＡと最大電圧ＶＨとの間の閾値Ｖｔｈｆで比較を行う。また、前述した式２のうち（Ｒｎ／（Ｒ０＋Ｒｅｑ＋Ｒｎ）の部分はＲ０、Ｒｅｑ、Ｒｎを分圧した値になる。
【００５３】
また、ここでは、信号を反射する反射物として半導体リレー２０を示したが、これ以外にも反射をする要因となるものは存在する。この反射物としてはインピーダンスの不整合箇所が該当する。半導体リレー２０以外にインピーダンスの不整合箇所がある場合には、その分を加味して閾値Ｖｔｒｈ、Ｖｔｈｆを設定する。つまり、インピーダンスの不整合箇所の抵抗をＲｅｑ１としたときに、前述した式１に「（２×Ｚ０／（Ｒｅｑ１＋２×Ｚ０））」の項を乗算する。これにより、インピーダンスの不整合箇所を反映した閾値の設定を行うことができる。
【００５４】
図４では電圧ＶＡは電圧ＶＨとＶＬとの中間点の閾値Ｖｔｈよりも低い電圧としていたが、図５に示すように、電圧ＶＡはこの閾値Ｖｔｈよりも高い電圧になる場合がある。いずれにしても、反射による減衰の影響を受ける前のタイミングで比較されるように閾値Ｖｔｈｒを設定している。これにより、ドライバ１０のタイミング校正に誤差を生じることがなくなる。
【００５５】
次に、電気長の測定について説明する。電気長Ｔｐｄはドライバ１０と基準コンパレータ６との間の電気的な長さになる。前述したように、基準コンパレータ６に対してドライバ１０をスキュー調整することで、ドライバ１０のタイミングが校正される。
【００５６】
ただし、スキュー調整後の校正値は電気長Ｔｐｄを反映していない値になる。つまり、実際には電気長Ｔｐｄの分だけ信号には遅延を生じている。このため、校正値に電気長Ｔｐｄを加算することで、より正確なタイミング校正を行う。この電気長Ｔｐｄの測定は基準コンパレータ６をハイ・インピーダンスにして行う。
【００５７】
この状態で、ドライバ１０は基準コンパレータ６に信号を出力する。基準コンパレータ６はハイ・インピーダンスになっているため、信号は全反射する。全反射した信号は校正経路Ｌを伝送されて、ドライバ１０に接続されるコンパレータ１１に入力される。このときのコンパレータ１１に入力される信号に基づいて、電気長Ｔｐｄを測定する。
【００５８】
図６は校正経路Ｌに反射による減衰を生じていない場合の理想的な信号の波形を示している。この図に示すように、コンパレータ１１に入力される波形は２段階に立ち上がっている。１段目の立ち上がりはドライバ１０が出力した信号が直接的にコンパレータ１１に入力されたときの立ち上がりである。２段目の立ち上がりは基準コンパレータ６で全反射をして校正経路Ｌを往復した信号による立ち上がりである。
【００５９】
ドライバ１０が出力する最大電圧をＶＤＨ、最小電圧をＶＤＬとしたとき、コンパレータ１１に入力される信号により１段目に波形が電圧ＶＤＭにまで立ち上がる。この電圧ＶＤＭはドライバ出力抵抗１２の抵抗値Ｒ０と校正経路Ｌの経路インピーダンスＺ０とが同じ値であれば、最大電圧ＶＤＨと最小電圧ＶＤＬとの半分の値になる。電圧ＶＤＭにまで立ち上がった後に波形は安定した状態になる。
【００６０】
次に、基準コンパレータ６で全反射して校正経路Ｌを往復した信号がコンパレータ１１に入力される。これにより、波形が２段目に立ち上がる。そして、最大電圧ＶＤＨとなった後に波形は安定した状態になる。１段目の波形と２段目の波形との間には所定の時間差が生じている。この時間差は信号が校正経路Ｌを往復した時間になる。つまり、電気長Ｔｐｄを２倍にした時間になる。
【００６１】
１段目の波形が立ち上がっている間の所定の閾値をＶｔｈｒＬとし、２段目の波形が立ち上がっている間の所定の閾値ＶｔｈｒＨとしたときに、コンパレータ１１に入力される波形が閾値ＶｔｈｒＬに到達したときの時間と閾値ＶｔｈｒＨに到達したときの時間との時間差が電気長Ｔｐｄの２倍の時間になる。
【００６２】
よって、この時間差を半分にすることにより、電気長Ｔｐｄを得ることができる。ただし、校正経路Ｌには複数の半導体リレー２０が介在しており、これらの半導体リレー２０のオン抵抗が反射を生じさせることは同じである。このため、この反射の影響があるときには、コンパレータ１１に入力される波形は図７のような波形になる。
【００６３】
この図に示すように、１段目の波形が立ち上がった後にも緩やかに波形は変化している。これは、半導体リレー２０で反射した信号がコンパレータ１１に入力されるためである。そして、校正経路Ｌを往復した信号がコンパレータ１１に入力されることで、波形は２段目に立ち上がる。このときの電圧をＶＢとする。
【００６４】
電圧ＶＢになったときに、波形の立ち上がり角度が大きくなる。校正経路Ｌを往復した信号にも半導体リレー２０の反射によって減衰を生じる。このため、波形の傾きが変化する（緩やかになる）。この減衰の影響によって波形の傾きが変化する変化点の電圧をＶＣとする。
【００６５】
閾値設定部７はコンパレータ１１に第１の閾値ＶｔｈｒＬおよび第２の閾値ＶｔｈｒＨ（＞ＶｔｈｒＬ）を出力する。コンパレータ１１が第１の閾値ＶｔｈｒＬおよび第２の閾値ＶｔｈｒＨと入力する信号の電圧とを比較することにより、電気長Ｔｐｄの測定を行う。
【００６６】
第１の閾値ＶｔｈｒＬは１段目に波形が立ち上がっている間に設定する。このために、第１の閾値ＶｔｈｒＬは以下の式３として設定する。また、第２の閾値ＶｔｈｒＨは２段目に波形が立ち上がり始めてから（校正経路Ｌを往復した信号がコンパレータ１１に入力されてから：電圧ＶＢ）、反射によって減衰する変化点（電圧ＶＣ）よりも前のタイミングの電圧に設定する。よって、第２の閾値ＶｔｈｒＨは以下の図４として設定する。
【００６７】
「ＶｔｈｒＬ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×Ｋ」（式３）
「ＶｔｈｒＨ＝Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））＋（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２×Ｋ）」（式４）
【００６８】
式４のうち「Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））」の部分は１段目の立ち上がりの電圧を示しており、「（Ｖｐｐ×（Ｚ０／（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（Ｒｅｑ／（Ｒｅｑ＋２×Ｚ０）））」の部分は半導体リレー２０で反射した信号の電圧を示しており、「（Ｖｐｐ×（Ｚ０×（Ｒ０＋Ｚ０））×（２×Ｒ０／（Ｒ０＋Ｚ０））×（２×Ｚ０／（Ｒｅｑ＋２×Ｚ０））２）」の部分は基準コンパレータ６で全反射した信号の電圧を示している。定数Ｋは閾値を中間点にする場合には１／２になるが、中間点にしない場合には１／２以外の値としてもよい。
【００６９】
式３および式４は信号の波形が立ち上がる場合の閾値ＶｔｈｒＬおよびＶｔｈｒＨを示したが、信号の波形が立ち下がる場合の閾値ＶｔｈｆＬおよびＶｔｈｆＨは以下の式５および式６のようになる。
【００７０】
「ＶｔｈｆＬ＝Ｖｐｐ−ＶｔｈｒＬ」（式５）
「ＶｔｈｆＨ＝Ｖｐｐ−ＶｔｈｒＨ」（式６）
【００７１】
以上のように閾値設定部７は第１の閾値ＶｔｈｒＬおよび第２の閾値ＶｔｈｒＨを設定する。なお、立ち下りのときには、図５および図６のＶｔｈｆＬおよびＶｔｈｆＨを設定する。そして、設定した閾値をコンパレータ１１に出力し、コンパレータ１１は入力した閾値で比較を行う。
【００７２】
第２の閾値ＶｔｈｒＨは半導体リレー２０の反射の影響を考慮した閾値に設定されている。つまり、校正経路Ｌを往復した信号が入力されてから、反射の影響による減衰する変化点よりも前のタイミングに閾値を設定している。このため、半導体リレー２０によって反射を生じたとしても、その影響によって電気長Ｔｐｄの測定に誤差を生じることがなく、正確な電気長Ｔｐｄの測定を行うことができる。この測定した電気長Ｔｐｄを前述した校正値に加算することで、電気長Ｔｐｄを考慮した正確なタイミング校正を行うことができる。
【符号の説明】
【００７３】
１    半導体試験装置
２    ピンエレクトロニクスカード
３    ＤＵＴ
４    駆動部
５    経路選択部
６    基準コンパレータ
７    閾値設定部
１０    ドライバ
１１    コンパレータ
１２    ドライバ出力抵抗
１３    半導体リレー
２０    半導体リレー
２１    終端抵抗
【図１】
2012154807.tif 000003
【図２】
2012154807.tif 000004
【図３】
2012154807.tif 000005
【図４】
2012154807.tif 000006
【図５】
2012154807.tif 000007
【図６】
2012154807.tif 000008
【図７】
2012154807.tif 000009
【図８】
2012154807.tif 000010