(57)【要約】【課題】  ファセット起因による短チャネル効果を回避すること。【解決手段】  半導体基板（１）に設けられたＭＩＳトランジスタ（４，５，１３）からなる半導体デバイス（２００）は、半導体基板（１）に設けられた素子分離領域（２）と、素子分離領域（２）によって区画された活性領域（３）と、活性領域（３）に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域（１３）と、ソース／ドレイン領域（１３）の下方に設けられた拡散層（１２）と、を備える。ソース／ドレイン領域（１３）の導電型に対する拡散層（１２）の導電型が逆の極性となっている。【選択図】      図３
2012235035.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたＭＩＳトランジスタからなる半導体デバイスにおいて、
前記半導体基板に設けられた素子分離領域と、
前記素子分離領域によって区画された活性領域と、
前記活性領域に設けられた前記ＭＩＳトランジスタのチャネル領域よりも上方へ突出した前記ＭＩＳトランジスタのソース／ドレイン領域と、
前記ソース／ドレイン領域の下方に設けられた拡散層と、
を備えており、
前記ソース／ドレイン領域の導電型に対する前記拡散層の導電型が逆の極性となっていることを特徴とする半導体デバイス。
【請求項２】
前記拡散層が前記ソース／ドレイン領域の底部と接していることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記ソース／ドレイン領域の下端が前記チャネル領域よりも下方に設けられていることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
半導体基板の活性領域にゲート絶縁膜とゲート電極とを形成する工程と、
前記ゲート絶縁膜の形成領域を除いた活性領域にエピタキシャル層を形成する工程と、
前記エピタキシャル層の下方に第１導電型の不純物を注入して拡散層を形成する工程と、
前記エピタキシャル層に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程と、
を具備しており、
前記第１導電型と前記第２導電型が夫々逆の極性であることを特徴とする半導体デバイスの製造方法。
【請求項５】
前記拡散層を形成してから前記ソース／ドレイン領域を形成することを特徴とする請求項４に記載の半導体デバイスの製造方法。
【請求項６】
前記エピタキシャル層がエピタキシャルシリコンであることを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスとその製造方法に関し、特に、エピタキシャル成長によりソース／ドレイン領域を積み上げるトランジスタを有する半導体デバイスとその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化に応じて微細化を推進すると、占有エリアが縮小されて各構成要素が接近してしまうので、デバイス特性への様々な弊害が生じることになる。例えば、ＭＩＳ（Metal Insulator Semiconductor）トランジスタでは、ゲート長が縮小されると、その両端で向き合っているソース／ドレイン（Ｓ／Ｄ）領域が過剰に接近してしまう。そのため、ゲート直下のチャネル領域に電界が集中して、短チャネル効果が生じるために、半導体デバイスが誤動作する。このため、Ｓ／Ｄ領域を浅く形成することで、Ｓ／Ｄ領域の端部がゲート直下に入り込むのを抑制して必要なゲート長を確保するとともに、Ｓ／Ｄ領域の端部にＬＤＤ（Lightly Doped Drain）を形成して電界集中を緩和している。しかしながら、このような構造では、ゲート抵抗が増加してしまうので、トランジスタの駆動電流が低下してしまう副作用が生じている。
【０００３】
この対策として、半導体基板におけるＳ／Ｄ領域の深さを浅くするとともに、断面積を増加させて駆動電流の低下防止を図るため、Ｓ／Ｄ領域をチャネル領域よりも上方に突出させた構造が採用されている。Ｓ／Ｄ領域を上方に突出させるために、半導体基板上のＳ／Ｄ領域とする活性領域にエピタキシャル層を成長させている。
【０００４】
このような構造を有する従来の半導体デバイスでは、後で図１及び図２を参照して詳細に説明するように、ファセットの近傍におけるチャネル長は、その他の部分におけるチャネル長よりも必然的に短く形成される。
【０００５】
本発明に関連する先行特許文献も種々知られている。
【０００６】
例えば、特許文献１（特開２０００−２１９９６号公報）は、ソース／ドレイン拡散層上に、選択シリコン成長層とコバルト膜との合金をシリサイド化してなる、積み上げ構造のシリコン化合物層（良導体層）を、自己整合的に設けた、「半導体装置およびその製造方法」を開示している。
【０００７】
また、特許文献２（特開２００１−０１５７４５号公報）は、エピタキシャル成長によりシリコン基板上にファセットを有するエレベーテッド・ソース・ドレインを形成し、第１のゲート側壁とファセットとの間に隙間を形成し、この隙間からイオン注入をし、ソース・ドレイン・エクステンション領域の側面にのみハロー領域を形成した、「半導体装置及びその製造方法」を開示している。
【０００８】
さらに、特許文献３（特開平０７−１８３４９８号公報）は、ドレイン領域が低濃度領域、中濃度領域、および高濃度領域で構成され、低濃度領域を形成するのに反対導電側のイオンを注入した、「半導体装置」を開示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２１９９６号公報（図１、［００２８］、［００３４］）
【特許文献２】特開２００１−０１５７４５号公報（図６、［００４６］）
【特許文献３】特開平０７−１８３４９８号公報（［００１４］）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の半導体デバイスでは、ファセットの近傍におけるチャネル長が、その他の部分におけるチャネル長よりも必然的に短く形成されるので、短チャネル効果が生じ易く、短チャネル効果を回避することができないという問題がある。
【００１１】
特許文献１および２は、エピタキシャル成長によりソース／ドレイン領域を積み上げるトランジスタの製造方法を開示しているに過ぎない。
【００１２】
一方、特許文献３は、カウンタの不純物をイオン注入することを開示しているに過ぎない。
【課題を解決するための手段】
【００１３】
本発明による半導体デバイスは、半導体基板に設けられたＭＩＳトランジスタからなる半導体デバイスであって、半導体基板に設けられた素子分離領域と、この素子分離領域によって区画された活性領域と、この活性領域に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域と、このソース／ドレイン領域の下方に設けられた拡散層と、を備えており、ソース／ドレイン領域の導電型に対する拡散層の導電型が逆の極性となっていることを特徴とする。
【００１４】
また、本発明による半導体デバイスの製造方法は、半導体基板の活性領域にゲート絶縁膜とゲート電極とを形成する工程と、ゲート絶縁膜の形成領域を除いた活性領域にエピタキシャル層を形成する工程と、このエピタキシャル層の下方に第１導電型の不純物を注入して拡散層を形成する工程と、エピタキシャル層に第２導電型の不純物を注入してソース／ドレイン領域を形成する工程と、を具備しており、第１導電型と第２導電型が夫々逆の極性であることを特徴とする。
【発明の効果】
【００１５】
本発明によると、活性領域に、ソース／ドレイン領域とする不純物とは逆の極性を有する不純物層を事前にソース／ドレイン領域の下方へ設けているので、ファセット起因による短チャネル効果を回避することができる。
【図面の簡単な説明】
【００１６】
【図１】エピタキシャル層を設けた直後の、本発明に関連する半導体デバイスの構造を示す図であって、（ａ）は平面図であり、（ｂ）はＤＤ部を主面とした透視平面図であり、（ｃ）はＡＡ部における断面図であり、（ｄ）はＢＢ部における断面図であり、（ｅ）はＣＣ部における断面図である。
【図２】ソース／ドレイン領域を設けた、本発明に関連する半導体デバイスの構造を示す図であって、（ａ）は平面図であり、（ｂ）はＤＤ部を主面とした透視平面図であり、（ｃ）はＡＡ部における断面図であり、（ｄ）はＢＢ部における断面図であり、（ｅ）はＣＣ部における断面図である。
【図３】本発明の第１の実施例に係る半導体デバイスの構造を示した図であり、（ａ）は平面図であり、（ｂ）はＤＤ部を主面とした透視平面図であり、（ｃ）はＡＡ部における断面図であり、（ｄ）はＢＢ部における断面図であり、（ｅ）はＣＣ部における断面図である。
【図４】本発明の第２の実施例による半導体デバイスの製造方法の第１の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図５】本発明の第２の実施例による半導体デバイスの製造方法の第２の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図６】本発明の第２の実施例による半導体デバイスの製造方法の第３の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図７】本発明の第２の実施例による半導体デバイスの製造方法の第４の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図８】本発明の第２の実施例による半導体デバイスの製造方法の第５の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図９】本発明の第２の実施例による半導体デバイスの製造方法の第６の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図であり、（ｄ）はＤＤ部を主面とした透視平面図である。
【図１０】本発明の第２の実施例による半導体デバイスの製造方法の第７の工程を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【図１１】本発明に関連する半導体デバイスと本実施例に係る半導体デバイスにおけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の特性グラフである。
【発明を実施するための形態】
【００１７】
本発明を説明する前に、本発明の理解を容易にするために、本発明に関連する技術について説明する。
【００１８】
以下の説明において、半導体基板上のＳ／Ｄ領域とする活性領域にエピタキシャル層を成長させた構造を有する半導体デバイスを、以降、「エピタキシャルトランジスタ」と称することがある。
【００１９】
図１及び図２を参照して、本発明に関連する半導体装置の製造方法について説明する。なお図中において、（ａ）は平面図であり、（ｂ）はＤＤ部を主面とした透視平面図であり、（ｃ）はＡＡ部における断面図であり、（ｄ）はＢＢ部における断面図であり、（ｅ）はＣＣ部における断面図である。
【００２０】
図１はエピタキシャル層を設けた直後の半導体デバイス１００の構造を示している。半導体デバイス１００では、半導体基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）２によって区画された活性領域３に、ゲート絶縁膜４、ゲート電極５、およびマスク絶縁膜６が積層されて設けられている。さらに、ゲート絶縁膜４、ゲート電極５、およびマスク絶縁膜６の側面部が、サイドウォール絶縁膜７で覆われている。
【００２１】
なお、図１（ａ）において、マスク絶縁膜６の上端部の幅が拡大しているが、ここは、マスク絶縁膜６よりも上層の配線と、マスク絶縁膜６の下方に位置しているゲート電極５を接続するコンタクトプラグの形成領域である。活性領域３では、ゲート絶縁膜４並びにサイドウォール絶縁膜７で覆われた領域を除いて、エピタキシャル層８が設けられている。ここで、半導体基板１がシリコンであれば、エピタキシャル層８はエピタキシャルシリコン層となるので、これ以降、エピタキシャル層８を「エピタキシャルシリコン層」と称することがある。なお、ＳＴＩ２と接した活性領域３の近傍におけるエピタキシャルシリコン層８の側面に、傾斜面９（以降、ファセット［facet］９と称する。）が位置している。ファセット９と半導体基板1の主面とのなす鋭角度（夾角）は、３０°〜６０°となっている。
【００２２】
図２は、Ｓ／Ｄ領域を設けた半導体デバイス１００の構造を示している。以下、図２を参照して、活性領域３へＳ／Ｄ領域を形成する方法について説明する。
【００２３】
イオン注入法によって、エピタキシャルシリコン層８内に不純物を導入し、さらにアニール処理によって不純物の拡散 並びに 活性化を行う。このときの不純物は、図２（ｃ）に示すように、一旦、エピタキシャルシリコン層８の深さ方向（Ｚ方向）へ拡散してから、活性領域３に深さＨ３が１００ｎｍ程度のＳ／Ｄ領域１０ａを形成する。従って、エピタキシャルシリコン層８からは、水平方向（ＸＹ方向）への拡散が直ちに出来ないため、ゲート直下へ不純物が拡散されることなく、必要なゲート長Ｌ1を確保することができる。
【００２４】
しかしながら、エピタキシャルシリコン層８を成長させると、ＳＴＩ２に隣接した活性領域３における成長速度が遅いため、ファセット９が必ず生じる。図２（ｄ）に示すように、ファセット９におけるエピタキシャルシリコン層８の膜厚Ｈ２は、他の部分の膜厚Ｈ１よりも薄くなっている（Ｈ１＞Ｈ２）ので、イオン注入時に不純物が深く導入されてしまい、半導体基板１の内部にまで到達する。この状態でアニール処理すると、半導体基板１に到達していた不純物が直ちに水平方向（ＸＹ方向）へ拡散して、活性領域３に深さＨ４が１２０ｎｍ程度のＳ／Ｄ領域１０ｂを形成する。ここで、図２（ｄ）におけるファセット９近傍のＳ／Ｄ領域１０ｂの深さＨ４は、図２（ｃ）におけるＳ／Ｄ領域１０ａの深さＨ３よりも深く形成されるので、Ｘ方向へ拡散した不純物がゲート直下まで到達して、ゲート長Ｌ２はＬ１よりも短くなる。これは、図２（ｂ）において、ファセット９の端部で挟まれたチャネル長がＬ２に相当し、それ以外の部分におけるチャネル長Ｌ１よりも短くなっていることを示している。
【００２５】
このように、ファセット９の近傍におけるチャネル長は、その他の部分におけるチャネル長よりも必然的に短く形成されるので、短チャネル効果が生じ易いという欠点があり、短チャネル効果を回避することができないという問題があった。
【００２６】
そこで、本発明では、エピタキシャルトランジスタの活性領域にＳ／Ｄ領域とする不純物とは逆の極性を有する不純物層を事前にＳ／Ｄ領域の下方へ設けておくことで、ファセット起因による短チャネル効果を回避することができる半導体デバイス及びその製造方法を提供する。
【実施例１】
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。
【００２８】
図３は、本発明の第１の実施例に係る半導体デバイス２００の構造を示した図面である。図３において、（ａ）は平面図であり、（ｂ）はＤＤ部を主面とした透視平面図であり、（ｃ）はＡＡ部における断面図であり、（ｄ）はＢＢ部における断面図であり、（ｅ）はＣＣ部における断面図である。ここでは、従来構造の半導体デバイス１００との相違点に重点をおいて説明するので、符号は可能な限り図１と図２のものを転用する。
【００２９】
半導体デバイス２００では、半導体基板１の素子分離領域となるＳＴＩ２によって区画された活性領域３に、ゲート絶縁膜４、ゲート電極５、マスク絶縁膜６が積層されて設けられている。さらに、ゲート絶縁膜４、ゲート電極５、およびマスク絶縁膜６の側面部がサイドウォール絶縁膜７で覆われている。
【００３０】
なお、図３（ａ）において、マスク絶縁膜６の上端部の幅が拡大しているが、ここは、マスク絶縁膜６よりも上層の配線と、マスク絶縁膜６の下方に位置しているゲート電極５を接続するコンタクトプラグの配置領域である。活性領域３では、ゲート絶縁膜４並びにサイドウォール絶縁膜７で覆われた領域を除いて、半導体基板１の主面から上方に突出した高さＨ１のＳ／Ｄ領域１３が設けられている。なお、ＳＴＩ２と接した活性領域３の近傍におけるＳ／Ｄ領域１３の側面に、ファセット９が位置している。ファセット９と半導体基板1の主面とのなす鋭角度（夾角）は、３０°〜６０°となっている。
【００３１】
図３（ｃ）に示すように、Ｓ／Ｄ領域１３ａは、半導体基板１の活性領域３内にも設けられており、その深さはＨ５となっている。さらに、Ｓ／Ｄ領域１３ａの底部と接するように拡散層１２が設けられており、その深さはＨ６となっている。
【００３２】
ここで、ゲート絶縁膜４、ゲート電極５、およびＳ／Ｄ領域１３によって、ＭＩＳトランジスタが構成されている。従って、Ｓ／Ｄ領域１３の上端は、半導体基板の主面に位置しているＭＩＳトランジスタのチャネル領域よりも上方へ突出している。逆に、Ｓ／Ｄ領域１３の下端は、チャネル領域よりも下方に設けられている。さらに、Ｓ/Ｄ領域１３ａと拡散層１２の導電型は逆極性となっており、このような構成は、半導体デバイス２００における全てのＳ／Ｄ領域と拡散層において共通である。このとき、Ｓ/Ｄ領域１３ａで挟まれたゲート長はＬ３となっている。
【００３３】
図３（ｄ）に示すように、ファセット９の近傍におけるＳ/Ｄ領域１３ｂの高さＨ２は、その他の領域におけるＳ／Ｄ領域１３ａの高さＨ１よりも低くなっている。さらに、半導体基板１の活性領域３内に設けられたＳ／Ｄ領域１３ｂの深さはＨ７となっており、Ｓ／Ｄ領域１３ａの深さはＨ５よりも深くなっている。さらにファセット９の下方に位置している拡散層１２ｂの深さＨ８は、その他の領域における拡散層１２ａの深さＨ６よりも深くなって、Ｓ/Ｄ領域１３ｂの底部と接している。このとき、Ｓ/Ｄ領域１３ｂで挟まれたゲート長はＬ４となっている。
【００３４】
Ｓ／Ｄ領域１３の横方向（ＸＹ方向）への配置場所は、半導体基板１におけるＳ／Ｄ領域１３の深さ方向（Ｚ方向）の配置場所とリンクする。このため、Ｚ方向の配置場所は、図３（ｃ）におけるＳ／Ｄ領域１３ａよりも図３（ｄ）におけるＳ／Ｄ領域１３ｂが深いので、Ｓ／Ｄ領域１３ａで挟まれた図３（ｃ）におけるゲート長Ｌ３よりも、Ｓ／Ｄ領域１３ｂで挟まれた図３（ｄ）におけるゲート長Ｌ４が短くなる。
【００３５】
このゲート長Ｌ３とＬ４の位置関係は、ＤＤ部を主面とした透視平面図である図３（ｂ）に示している。さらに、活性領域３の半導体基板１中には、拡散層１２が形成されているので、Ｓ／Ｄ領域１３ａおよび１３ｂの半導体基板１におけるＺ方向の配置場所は、図２に示したＳ／Ｄ領域１０よりも浅くなっている。従って、夫々のゲート長Ｌを比較すると、Ｌ３＞Ｌ４＞Ｌ１＞Ｌ２となって、本発明の実施例によって形成されるゲート長Ｌ３とＬ４は、ファセット９の有無に関わらず、従来構造におけるファセット９の近傍のゲート長Ｌ２よりも長くすることができるので、短チャネル効果によるトランジスタ特性の変動を回避することができる。
【００３６】
すなわち、本第１の実施例による半導体デバイス（２００）は、半導体基板（１）に設けられたＭＩＳトランジスタ（４，５，１３）からなる半導体デバイスであって、半導体基板（１）に設けられた素子分離領域（２）と、素子分離領域（２）によって区画された活性領域（３）と、活性領域（３）に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域（１３）と、ソース／ドレイン領域（１３）の下方に設けられた拡散層（１２）と、を備えており、ソース／ドレイン領域（１３）の導電型に対する拡散層（１２）の導電型が逆の極性となっていることを特徴とする。
【００３７】
以上説明したように、本第１の実施例における半導体デバイス２００によれば、活性領域３上にエピタキシャルシリコン層８を突出させて、拡散層１２をエピタキシャルシリコン層８と半導体基板１の界面に位置させており、さらにエピタキシャルシリコン層８に設けたＳ／Ｄ領域１３を拡散層１２と接触させている。この構造によれば、Ｓ／Ｄ領域１３の底面の位置が拡散層１２で規制されるので、Ｓ／Ｄ領域１３の側面の位置も必然的に規制されることになって、Ｓ／Ｄ領域１３の位置で規定されるゲート長のばらつきを低減させることができる。
【実施例２】
【００３８】
図４乃至図１０は、本発明の第２の実施例による半導体デバイス２００の製造方法を示した図である。図４乃至図１０の各々において、（ａ）は平面図であり、（ｂ）は（ａ）におけるＡＡ部の断面図であり、（ｃ）は（ａ）におけるＢＢ部の断面図である。
【００３９】
最初に図４を参照して、フォトリソグラフィとドライエッチングによって、半導体基板１に凹部２ａを形成し、さらにその凹部２ａを埋め込むようにＣＶＤ（Chemical Vapor Deposition）法によってシリコン酸化膜（ＳｉＯ２）などの絶縁膜を形成する。次に、ＣＭＰ(Chemical Mechanical Polishing)法によって半導体基板１上に残留している絶縁膜を除去すると、ＳＴＩ２が完成する。
【００４０】
次に、ＳＴＩ２で囲まれた半導体基板１の活性領域３上に、熱酸化法にて５ｎｍ厚のシリコン酸化膜を形成する。さらにＣＶＤ法にてリン（Ｐ）濃度を１×１０２０〜２×１０２０atoms/ｃｍ３とした１００ｎｍ厚のポリシリコンと、マスク絶縁膜６となる２００ｎｍm厚のシリコン窒化膜（ＳｉＮ）を成膜する。
【００４１】
次に、フォトリソグラフィとドライエッチングによって、Ｙ方向に延在したゲート絶縁膜４とゲート電極５を形成する。なおここでは、ゲート電極５をポリシリコンの単層として形成したが、リン濃度を１×１０２０〜２×１０２０atoms/ｃｍ３とした６０ｎｍ厚のポリシリコンを成膜して、その上に４０ｎｍ厚のタングステン（Ｗ）を積層して形成することも可能である。ここまでの工程において、図４（ｂ）、図４（ｃ）図は、同じ断面形状となっている。
【００４２】
次に、図５を参照して、ＣＶＤ法によって、半導体基板１上に７０ｎｍ厚のシリコン窒化膜を成膜して全面エッチバックすると、ゲート絶縁膜４、ゲート電極５、およびマスク絶縁膜６の側面部だけにシリコン窒化膜が残留して、サイドウォール絶縁膜７が完成する。このとき活性領域３では、マスク絶縁膜６とサイドウォール絶縁膜７で覆われた場所以外は、半導体基板１が露出している。
【００４３】
なおサイドウォール絶縁膜７を形成する前に、フォトリソグラフィによって、サイドウォール絶縁膜７の底面に相当する活性エリアを露出させたレジストマスクを形成しておき、続いてイオン注入法によって、リンあるいは砒素（Ａｓ）を１×１０１３〜１×１０１４ions/ｃｍ２程度のドーズ量で半導体基板１に注入して、ＬＤＤを形成しておくことも可能である。なお、ここまでの工程においても、図５（ｂ）、図５（ｃ）は同じ断面形状となっている。
【００４４】
次に、図６を参照して、流量を７０sccm（standard cubic centimeter per minute）としたモノシラン（ＳｉＨ４）と４０sccmとした塩素（Ｃｌ２）をプロセスガスとして使用し、成膜温度を７００〜９００℃、圧力を１２Ｐａとしたエピタキシャル成長法を用いて、露出している活性領域３に１００ｎｍ厚のエピタキシャルシリコン層８を形成する。このとき、ＳＴＩ２の近傍におけるエピタキシャルシリコン層８の側面部には、半導体基板1の主面からの鋭角度（夾角）が３０°から６０°となった傾斜面であるファセット９が形成される。
【００４５】
ここで、図６（ｂ）に示したエピタキシャルシリコン層８ａの膜厚Ｈ１は、そのファセット９ａの領域を除いて１００ｎｍとなっている。これは、図６（ｂ）がエピタキシャルシリコン層８の中央部分における断面図を示しており、ファセット９の形成場所が、前述の通りエピタキシャルシリコン層８の端部におけるＳＴＩ２の近傍に限定されるためである。これに対して、図６（ｃ）におけるエピタキシャルシリコン層８ｂは、全てファセット９ｂにおける断面となっているため、その膜厚Ｈ２はエピタキシャルシリコン層８ａの膜厚Ｈ１よりも薄くなる。
【００４６】
エピタキシャルシリコン層８において、一方の端部は、ＳＴＩ２の上部を一部覆っており、他方の端部は、ゲート電極５を覆っているサイドウォール絶縁膜７と接触している。これは、エピタキシャルシリコン層８は、半導体基板１の結晶軸に沿って成長するので、上方（Ｚ方向）に成長するが、結晶軸における歪みの影響で横方向（ＸＹ方向）にも徐々に成長するためである。そして、ＳＴＩ２の上部は、近傍の半導体基板１に成長したエピタキシャルシリコン層８によって徐々に覆われていくのに対して、サイドウォール絶縁膜７は半導体基板１より突出しているので、エピタキシャルシリコン層８は横方向に成長できずに、サイドウォール絶縁膜７の側面に沿って上方に成長する。
【００４７】
次に、図７を参照して、フォトリソグラフィによって、半導体基板１の全面にレジストマスク１１を形成し、レジストマスク１１の開口部１１ａからエピタキシャルシリコン層８の表面を露出させる。
【００４８】
次に、注入エネルギーを１０〜４０ｋｅＶ、ドーズ量を１×１０１２〜１×１０１４ions/ｃｍ２としたイオン注入法によって、露出したエピタキシャルシリコン層８から、第１導電型の不純物となるボロン（Ｂ）をエピタキシャルシリコン層８の下方に位置した半導体基板１中に導入して、拡散層１２を形成する。このときの注入エネルギーは、半導体基板１とエピタキシャルシリコン層８の界面にボロンが注入されるように設定しており、注入したボロンの深さ方向（Ｚ方向）の分布は、前記界面を中心にしたガウス分布となっている。なお、ファセット９の下方にも拡散層１２が形成されるが、エピタキシャルシリコン層８が薄くなっているために、イオン注入されたボロンが前記界面よりも、半導体基板１中に深く導入されている。
【００４９】
従って、図７（ｂ）における拡散層１２は、エピタキシャルシリコン層８が厚くなっているサイドウォール絶縁膜７の近傍における拡散層１２ａとファセット９の下方における拡散層１２ｂが混在している。拡散層１２ａは、前記界面付近に形成されて、その深さばらつきＨ９が３５ｎｍ程度となっているが、拡散層１２ｂは、半導体基板１中に形成されて、その深さＨ１０は１００ｎｍ程度となっている。
【００５０】
これに対して、図７（ｃ）における拡散層１２は、全てエピタキシャルシリコン層８が薄くなっているファセット９の下方に位置した拡散層１２ｂであるので、半導体基板１中に形成されて、深さＨ１１が１００ｎｍ、深さばらつきＨ１２が７０ｎｍ程度となっている。
【００５１】
次に、図８を参照して、前記レジストマスク１１を用いて、注入エネルギーを３０〜５０ｋｅＶ、ドーズ量を１×１０１５〜１×１０１６ions/ｃｍ２としたイオン注入法によって、第２導電型の不純物となる砒素（Ａｓ）をエピタキシャルシリコン層８に導入して、Ｓ／Ｄ領域１３を形成する。このときの注入エネルギーは、エピタキシャルシリコン層８の表面から深さ２５ｎｍまで砒素が注入されるように設定されている。注入された砒素は深さ方向（Ｚ方向）において、深さ２５ｎｍを中心としたガウス分布となっている。
【００５２】
従って、図８（ｂ）において、深さＨ１３は３０ｎｍ、深さばらつきＨ１４は１０ｎｍとなっている。図８（ｃ）においても同様で、深さＨ１５は３０ｎｍ、深さばらつきＨ１６は１０ｎｍとなっている。このように、砒素をエピタキシャルシリコン層８に注入する際には、事前に導入したボロンの注入位置よりも上方にするとともに、第１導電型の不純物となるボロンと第２導電型の不純物となる砒素のように、逆極性となる不純物を用いることが重要である。
【００５３】
ここで、逆極性となる不純物とは、Ｎ型不純物とＰ型不純物であり、Ｎ型の逆極性はＰ型、Ｐ型の逆極性はＮ型となる。ここでは、注入エネルギーを注入イオンの飛程に応じて調節することで、拡散層１２の上方にＳ／Ｄ領域１３を形成することができる。なお、Ｓ／Ｄ領域１３を形成後に、拡散層１２を形成しても良い。しかし、拡散層１２の構成イオンをＳ／Ｄ領域１３中へ注入し、さらにその下方へ貫通させると、Ｓ／Ｄ領域１３を構成するイオンによって貫通が阻害されるために、拡散層１２から形成するのが効率的である。
【００５４】
次に、図９を参照して、ランプアニール法によって、半導体基板１を８００℃〜１０００℃に加熱することで、Ｓ／Ｄ領域１３から砒素を熱拡散させると、Ｓ／Ｄ領域１３の活性化が完了する。この時、拡散層１２からもボロンが熱拡散するので、夫々の拡散によって拡散層１２とＳ／Ｄ領域１３が接した領域では、逆極性を有するボロンと砒素が混在している。
【００５５】
図９（ｂ）に示したように、両者が混在した領域では、ボロンと砒素の極性が打ち消しあって電気的に中和されるが、ボロンよりも砒素の濃度を高くしてあるので、残留する砒素によってＳ／Ｄ領域１３の深さが拡大しており、その半導体基板１における深さＨ１７は３０ｎｍ程度となる。さらに、１０００℃における拡散係数はボロン（２×１０−１４ｃｍ２/秒）よりも、砒素（１×１０−１５ｃｍ２/秒）が小さいので、砒素で構成されたＳ／Ｄ領域１３がボロンで構成された拡散層１２の下方（Ｚ方向）まで拡散することができないため、Ｓ／Ｄ領域１３の底面は常に拡散層１２と接している。また、ファセット９の下方に位置した拡散層１２ｂの深さＨ１８は、半導体基板１において１２０ｎｍ程度となっている。
【００５６】
これに対して、図９（ｃ）に示したファセット９では、拡散層１２が深く形成されているため、Ｓ／Ｄ領域１３の下方拡散は、図９（ｂ）よりも容易に進行して、Ｓ／Ｄ領域１３の半導体基板１における深さＨ１９は８０ｎｍ程度となり、拡散膜１２の半導体基板１における深さＨ２０も１２０ｎｍ程度となっている。
【００５７】
Ｓ／Ｄ領域１３の横方向（ＸＹ方向）への拡散量（距離）は、半導体基板１におけるＳ／Ｄ領域１３の深さ方向（Ｚ方向）の拡散量に比例する。このため、Ｚ方向の拡散量は、図９（ｂ）におけるＳ／Ｄ領域１３ａよりも図９（ｃ）におけるＳ／Ｄ領域１３ｂが勝るので、Ｓ／Ｄ領域１３ａで挟まれた図９（ｂ）におけるゲート長Ｌ３よりも、Ｓ／Ｄ領域１３ｂで挟まれた図９（ｃ）におけるゲート長Ｌ４が短くなる。
【００５８】
このゲート長Ｌ３とＬ４の位置関係について、ＤＤ部を主面とした透視平面図である図９（ｄ）に示す。しかしながら、活性領域３の半導体基板１中には拡散層１２が形成されているので、Ｓ／Ｄ領域１３ａおよび１３ｂの半導体基板１におけるＺ方向の拡散量は、図２に示したＳ／Ｄ領域１０よりも少なくなっている。従って、夫々のゲート長Ｌを比較すると、Ｌ３＞Ｌ４＞Ｌ１＞Ｌ２となって、本実施例によって形成されるゲート長Ｌ３およびＬ４は、ファセット９の有無に関わらず、従来構造におけるファセット９の近傍のゲート長Ｌ２よりも長くすることができるので、短チャネル効果によるトランジスタ特性の変動を回避することができる。
【００５９】
次に、図１０を参照して、マスク絶縁膜６とＳ／Ｄ領域１３を埋め込むように、ポリシラザン(-ＳｉＨ２ＮＨ-)などの塗布絶縁材料（ＳＯＤ[Spin On Dielectrics]）を半導体基板１上に塗布する。次に、６００℃とした拡散炉によって、水蒸気や酸素と共にＳＯＤをスチーム酸化することで、ポリシラザンの改質を進行させて、シリコン酸化膜である絶縁膜１４を形成する。
【００６０】
次に、絶縁膜１４の表面における段差をＣＭＰによって平坦化すると、ゲート絶縁膜４、ゲート電極５、Ｓ／Ｄ領域１３で構成された半導体デバイス２００のトランジスタが、絶縁膜１４で覆われて完成する。
【００６１】
すなわち、本第２の実施例による半導体デバイス（２００）の製造方法は、半導体基板（１）の活性領域（３）にゲート絶縁膜（４）とゲート電極（５）とを形成する工程と、ゲート絶縁膜（４）の形成領域を除いた活性領域にエピタキシャル層（８）を形成する工程と、エピタキシャル層（８）の下方に第１導電型の不純物を注入して拡散層（１２）を形成する工程と、エピタキシャル層（８）に第２導電型の不純物を注入してソース／ドレイン領域（１３）を形成する工程と、を具備しており、第１導電型と第２導電型が夫々逆の極性であることを特徴とする。
【００６２】
本第２の実施例における半導体デバイス２００の製造方法によれば、拡散層１２とＳ／Ｄ領域１３を順次形成してから、ランプアニールによってＳ／Ｄ領域１３の活性化を行っている。この製造方法によれば、エピタキシャルシリコン層８の形成時に避けることができないファセット９に起因したＳ／Ｄ領域１３の深さばらつきを拡散層１２で低減し、Ｓ／Ｄ領域１３の形成位置を安定させることによって、ゲート長を規定以上に保つことができるので、短チャネル効果による半導体デバイスの特性変動を防止することができる。
【００６３】
図１１に、本発明に関連する半導体デバイス１００と本実施例に係る半導体デバイス２００におけるゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の特性グラフを示す。
【００６４】
半導体デバイス２００におけるＶｇ-Ｉｄ特性は、実線で示した通り、ゲート電圧の増加と共にドレイン電流がなだらかに上昇するが、従来構造の半導体デバイス１００では、破線で示したように、特定のゲート電圧領域でドレイン電流がなだらかに上昇しないハンプ（Ｈｕｍｐ）特性と称する不具合が生じる。これは、図２で述べたように、ファセット９の近傍におけるゲート長Ｌ２がその他のゲート長Ｌ１よりも短くなっているために、特定のゲート電圧領域において、しきい値電圧Ｖｔが降下してしまうことに依存している。
【００６５】
しかしながら、しきい値電圧Ｖｔが降下してしまうチャネル領域は、半導体デバイス１００のチャネル領域全体からみると少ないので、しきい値電圧Ｖｔよりもゲート電圧Ｖｇが大きければ、Ｖｇ-Ｉｄ特性への影響はほとんどない。しかしながら、しきい値電圧Ｖｔよりもゲート電圧Ｖｇが低くなると、ゲート長が短くなった一部のチャネル領域でトランジスタがＯＮ状態となるため、破線のようにドレイン電流ＩｄがΔＩｄだけ増加してしまう不具合が生じる。
【００６６】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６７】
１    半導体基板
２    素子分離領域（ＳＴＩ）
２ａ    凹部
３    活性領域
４    ゲート絶縁膜
５    ゲート電極
６    マスク絶縁膜
７    サイドウォール絶縁膜
８、８ａ、８ｂ    エピタキシャルシリコン層
９、９ａ、９ｂ    ファセット（傾斜面）
１１    レジストマスク
１１ａ    開口部
１２、１２ａ、１２ｂ    拡散層
１３、１３ａ、１３ｂ    ソース／ドレイン領域
１４    絶縁膜
２００    半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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