(57)【要約】【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。【解決手段】絶縁層に凸状部またはトレンチ（溝部）を形成し、該凸状部またはトレンチに接して半導体層のチャネル形成領域を設けることで、チャネル形成領域を基板垂直方向に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長を延長させることができる。また、半導体層成膜前に、半導体層が接する凸状部またはトレンチの上端コーナー部に、Ｒ加工処理を行うことで、薄膜の半導体層を被覆性良く成膜する。【選択図】図１
2012235103.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を形成し、
前記絶縁層にエッチング処理を行い、曲率半径２０ｎｍ以上６０ｎｍ以下の曲面を有する領域を形成し、
少なくとも前記曲面を有する領域に接するように、前記絶縁層上にワイドギャップ半導体層を形成し、
前記ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、
前記ワイドギャップ半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
【請求項２】
絶縁層を形成し、
前記絶縁層にエッチング処理を行い、第１の膜厚を有する第１の領域と、前記第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、
前記第１の領域の上端コーナー部を、希ガスプラズマ処理によって曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工し、
少なくとも前記曲面状に加工した上端コーナー部を含む前記第１の領域と、前記第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、
前記ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、
前記ワイドギャップ半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
【請求項３】
絶縁層を形成し、
前記絶縁層上に金属層を形成し、
前記金属層上にレジストマスクを形成し、
前記レジストマスクを用いて、前記金属層をパターン形成した後、前記レジストマスクを除去し、
前記パターン形成された金属層を用いて、前記絶縁層をエッチングして、第１の膜厚を有する第１の領域と、前記第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、
前記パターン形成された金属層を、フッ素を含むガス及び塩素を含むガスのいずれかまたは双方を用いてドライエッチングして、前記パターン形成された金属層を除去するとともに、前記第１の領域の上端コーナー部を曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工し、
少なくとも前記曲面状に加工した上端コーナー部を含む前記第１の領域と、前記第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、
前記ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、
前記ワイドギャップ半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
【請求項４】
絶縁層を形成し、
前記絶縁層上にレジストマスクを形成し、
前記レジストマスクを加熱処理して表面に曲面を有するレジストマスクとし、
前記曲面を有するレジストマスクを用いて、前記絶縁層をエッチングして、第１の膜厚を有し、上端コーナー部を曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工された第１の領域と、前記第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、
少なくとも前記曲面状に加工された上端コーナー部を含む前記第１の領域と、前記第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、
前記ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、
前記ワイドギャップ半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法。
【請求項５】
請求項２乃至４のいずれか一において、
前記第２の領域を、互いに離間する前記第１の領域の一と、前記第１の領域の他の一と、の間に配置することで、前記絶縁層にトレンチを形成し、
前記ゲート電極を、前記トレンチと重畳する位置に形成する半導体装置の作製方法。
【請求項６】
請求項２乃至４のいずれか一において、
前記第１の領域を、互いに離間する前記第２の領域の一と、前記第２の領域の他の一と、の間に配置することで、前記絶縁層に凸状部を形成し、
前記ゲート電極を、前記凸状部と重畳する位置に形成する半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記ワイドギャップ半導体層として、酸化物半導体層を形成する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体素子を利用した半導体装置の作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜として、酸化物半導体等のワイドギャップ半導体を用いる技術が注目されている。
【０００３】
例えば、特許文献１では、Ｉｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体が、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化は必須である。
【０００６】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極およびドレイン電極と、チャネル形成領域とは電気的に接続されるが、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。
【０００７】
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。特に、酸化物半導体等のワイドギャップ半導体を用いたトランジスタは、シリコンを用いたトランジスタのようにドーピングによるしきい値制御を適用することが困難であるため、短チャネル効果が現れやすい傾向にある。
【０００８】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の作製方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
開示する発明では、絶縁層に凸状部またはトレンチ（溝部）を形成し、該凸状部またはトレンチに接して半導体層のチャネル形成領域を設けることで、チャネル形成領域を基板垂直方向に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長を延長させることができる。また、半導体層成膜前に、半導体層が接する凸状部またはトレンチの上端コーナー部に、Ｒ加工処理を行うことで、薄膜の半導体層を被覆性良く成膜することが可能となる。より具体的には、以下の作製方法とすることができる。
【００１０】
本発明の一態様は、絶縁層を形成し、絶縁層にエッチング処理を行い、曲率半径２０ｎｍ以上６０ｎｍ以下の曲面を有する領域を形成し、少なくとも曲面を有する領域に接するように、絶縁層上にワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
【００１１】
また、本発明の他の一態様は、絶縁層を形成し、絶縁層にエッチング処理を行い、第１の膜厚を有する第１の領域と、第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、第１の領域の上端コーナー部を、希ガスプラズマ処理によって曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工し、少なくとも曲面状に加工した上端コーナー部を含む第１の領域と、第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
【００１２】
また、本発明の他の一態様は、絶縁層を形成し、絶縁層上に金属層を形成し、金属層上にレジストマスクを形成し、レジストマスクを用いて、金属層をパターン形成した後、レジストマスクを除去し、パターン形成された金属層を用いて、絶縁層をエッチングして、第１の膜厚を有する第１の領域と、第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、パターン形成された金属層を、フッ素を含むガス及び塩素を含むガスのいずれかまたは双方を用いてドライエッチングして、パターン形成された金属層を除去するとともに、第１の領域の上端コーナー部を曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工し、少なくとも曲面状に加工した上端コーナー部を含む第１の領域と、第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
【００１３】
また、本発明の他の一態様は、絶縁層を形成し、絶縁層上にレジストマスクを形成し、レジストマスクを加熱処理して表面に曲面を有するレジストマスクとし、曲面を有するレジストマスクを用いて、絶縁層をエッチングして、第１の膜厚を有し、上端コーナー部を曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工された第１の領域と、第１の膜厚より小さい第２の膜厚を有する第２の領域と、を形成し、少なくとも曲面状に加工された上端コーナー部を含む第１の領域と、第２の領域の少なくとも一部に接して、ワイドギャップ半導体層を形成し、ワイドギャップ半導体層に電気的に接続するソース電極及びドレイン電極を形成し、ワイドギャップ半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。
【００１４】
上記半導体装置の作製方法のいずれか一において、第２の領域を、互いに離間する第１の領域の一と、第１の領域の他の一と、の間に配置することで、絶縁層にトレンチを形成し、ゲート電極を、トレンチと重畳する位置に形成してもよい。
【００１５】
または、上記半導体装置の作製方法のいずれか一において、第１の領域を、互いに離間する第２の領域の一と、第２の領域の他の一と、の間に配置することで、絶縁層に凸状部を形成し、ゲート電極を、凸状部と重畳する位置に形成してもよい。
【００１６】
また、上記半導体装置の作製方法のいずれか一において、ワイドギャップ半導体層として、酸化物半導体層を形成してもよい。
【００１７】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１８】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２０】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２１】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２２】
なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（ａｒｉｔｈｍｅｔｉｃ  ｍｅａｎ  ｓｕｒｆａｃｅ  ｒｏｕｇｈｎｅｓｓ）（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００２３】
ここで、算術平均粗さ（Ｒａ）は、粗さ曲線を評価長さＬ０に対応した分抜き取り、この抜き取り部の平均線の方向をｘ軸、縦倍率の方向（ｘ軸に垂直な方向）をｙ軸とし、粗さ曲線をｙ＝ｆ（ｘ）で表すとき、次の式（１）で与えられる。
【００２４】
【数１】
2012235103.tif 000003
【００２５】
そして、平均面粗さ（Ｒａ）は、測定面から長波長成分を遮断して得た曲面をＺ０＝ｆ（ｘ，ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【００２６】
【数２】
2012235103.tif 000004
【００２７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【００２８】
また、基準面とは、指定面の平均の高さにおける、ｘｙ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【発明の効果】
【００２９】
開示する発明の一態様によって、不良を抑制しつつ、微細化を達成した半導体装置の作製方法を提供することができる。
【００３０】
また、開示する発明の一態様によって、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。または、半導体装置の高集積化が可能となる。また、トランジスタの微細化による、動作の高速化、低消費電力化などの効果を得ることもできる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の作製工程に係る断面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】本発明の一態様の半導体装置を示す断面図、平面図及び回路図。
【図５】本発明の一態様の半導体装置を示す回路図及び斜視図。
【図６】本発明の一態様の半導体装置を示す断面図及び平面図。
【図７】本発明の一態様の半導体装置を示す回路図。
【図８】本発明の一態様の半導体装置を示すブロック図。
【図９】本発明の一態様の半導体装置を示すブロック図。
【図１０】本発明の一態様の半導体装置を示すブロック図。
【図１１】実施例１で作製した試料のＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）像。
【図１２】実施例２で作製した試料のＳＴＥＭ像。
【発明を実施するための形態】
【００３２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態および実施例において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置及びその作製工程の例について、図１を参照して説明する。
【００３６】
なお、本実施の形態では、トランジスタに適用されるワイドギャップ半導体として、酸化物半導体を用いる例を示す。酸化物半導体としては、少なくともシリコンの１．１ｅＶよりも大きい禁制帯幅を持つ酸化物半導体を適用することができ、例えば、禁制帯幅が３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、禁制帯幅が約３．０ｅＶである酸化インジウム、禁制帯幅が約３．０ｅＶであるインジウム錫酸化物、禁制帯幅が約３．３ｅＶであるインジウムガリウム酸化物、禁制帯幅が約２．７ｅＶであるインジウム亜鉛酸化物、禁制帯幅が約３．３ｅＶである酸化錫、禁制帯幅が約３．３７ｅＶである酸化亜鉛などを好ましく用いることができる。ただし、本発明の半導体装置に適用可能なワイドギャップ半導体は、上述の酸化物半導体に限られず、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛等を用いてもよい。このような材料を用いることにより、トランジスタのオフ電流を極めて低く保つことが可能である。
【００３７】
図１（Ｅ）に示すトランジスタ１６２は、トレンチ１３１が設けられた絶縁層１３０と、絶縁層１３０の上面の少なくとも一部、並びにトレンチ１３１の底面及び内壁面に接して設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続するソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、トレンチ１３１内を充填するようにゲート絶縁層１４６上に設けられたゲート電極１４８と、を有する。
【００３８】
図１（Ｅ）に示すトランジスタ１６２は、絶縁層１３０に形成されたトレンチ１３１の底面及び内壁面に接するように酸化物半導体層１４４が設けられている。酸化物半導体層１４４のチャネル長方向（キャリアが流れる方向）の断面形状は、トレンチ１３１の断面形状に沿って湾曲した形状となっており、トレンチ１３１の深さが深くなればなるほどトランジスタ１６２の実効的なチャネル長を長くすることができる。
【００３９】
従って、ソース電極１４２ａとドレイン電極１４２ｂとの距離を短くしてもトレンチ１３１の深さを適宜設定することで実効的なチャネル長を維持することができるため、トランジスタ面積の縮小を達成しつつ短チャネル効果の発現を抑制することが可能である。なお、トレンチ１３１の上面形状は、トランジスタ１６２のチャネル幅方向（キャリアが流れる方向と直交する方向）に延在するストライプ形状であるのが好ましい。
【００４０】
また、絶縁層１３０に設けられたトレンチ１３１の上端コーナー部には、Ｒ加工処理によって曲面を有する領域が形成されている。上端コーナー部が鋭い角部であると、酸化物半導体層の被覆性低下による形状不良などを招き、安定した電気的特性が得られにくくなる恐れがある。しかしながら、本実施の形態において酸化物半導体層１４４は、少なくとも曲面を有する領域に接して設けられるため、トレンチ１３１の上端コーナー部における酸化物半導体層１４４の被覆性を向上させ、断線や接続不良を防止することができる。
【００４１】
トランジスタ１６２に含まれる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０−２４Ａ）以下レベルにまで低くすることができる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４２】
以下に、トランジスタ１６２の作製工程の一例を示す。
【００４３】
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する。
【００４４】
半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ、当該基板上に半導体素子が形成されていてもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００４５】
絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、または酸化窒化アルミニウム膜等を形成することができる。
【００４６】
次いで、絶縁層１３０にトレンチ１３１（溝とも呼ぶ）を形成する（図１（Ａ）参照）。トレンチ１３１は、例えば、絶縁層１３０上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いた絶縁層１３０のエッチングによって形成することができる。
【００４７】
絶縁層１３０のエッチング工程としては、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。また、エッチングガスとしては、三フッ化メタン（ＣＨＦ３）、四フッ化炭素（ＣＦ４）、パーフルオロシクロブタン（Ｃ４Ｆ８）などのフロロカーボン系ガス、メタン（ＣＨ４）、水素、ヘリウム、又はアルゴンなどの希ガスを、適宜混合して用いることができる。
【００４８】
また、トレンチ１３１は一回のエッチング工程、又は複数回のエッチング工程によって形成する。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチング工程を組み合わせてもよい。
【００４９】
当該トレンチ１３１の形成によって、絶縁層１３０には、第１の膜厚を有する第１の領域１３０ａと、第１の膜厚よりも小さい膜厚を有する第２の領域１３０ｂと、が形成されることになる。第２の領域１３０ｂが、第１の領域１３０ａの一と、他の第１の領域１３０ａの一と、の間に配置されることで、溝部（トレンチ１３１）が形成されている、と言い換えることもできる。
【００５０】
次いで、トレンチ１３１を有する絶縁層１３０に希ガスプラズマ処理を行う。当該希ガスプラズマ処理によって、第１の領域１３０ａの上面と、第１の領域１３０ａと第２の領域１３０ｂの境界面と、からなるコーナー部（以下、第１の領域１３０ａの上端コーナー部とも記載する）が丸みを帯び（Ｒ加工処理されて）、曲面を有する領域１３２が形成される（図１（Ｂ）参照）。プラズマ処理には、アルゴン、クリプトン、キセノンなど質量の大きい希ガス元素を用いることが好ましい。希ガスプラズマ処理によって、第１の領域１３０ａの上端コーナー部が、好ましくは曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工される。
【００５１】
なお、当該希ガスプラズマ処理によって、絶縁層１３０表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。また、絶縁層１３０表面を平坦化することも可能である。例えば、絶縁層１３０（曲面を有する領域１３２を含む）の表面を平坦化して表面粗さを低減し、絶縁層１３０の平均面粗さを、好ましくは０．１ｎｍ以上０．５ｎｍ未満とすることができる。
【００５２】
次いで、絶縁層１３０に設けられたトレンチ１３１の底面及び内壁面に接するように、酸化物半導体層１４４を形成する（図１（Ｃ）参照）。酸化物半導体層１４４は、曲面を有する領域１３２を含む第１の領域１３０ａと、第２の領域１３０ｂの少なくとも一部に接して、設けられることとなる。絶縁層１３０において、第１の領域１３０ａの上端コーナー部に曲面を有する領域１３２を含むことで、酸化物半導体層１４４の被覆性を向上させ、断線や接続不良を防止することができる。
【００５３】
酸化物半導体層１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【００５４】
酸化物半導体層１４４の材料としては、少なくともシリコンよりも大きい禁制帯幅を持つ酸化物半導体を用いる。シリコンよりも大きい禁制帯幅を持つ酸化物半導体としては、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる。
【００５５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００５６】
また、酸化物半導体層１４４は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００５７】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
【００５８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５９】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層１４４への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００６０】
また、酸化物半導体層１４４として、結晶化した部分を有する酸化物半導体層であるＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
【００６１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部の境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００６３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは信頼性が高い。
【００６６】
酸化物半導体層１４４をＣＡＡＣ−ＯＳ膜とする際には、基板を加熱しながら酸化物半導体層１４４を形成すればよく、基板を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体層の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができる。
【００６７】
なお、酸化物半導体層１４４を結晶性とする場合、該酸化物半導体層１４４に含まれる結晶は絶縁層１３０の表面に概略垂直な方向に成長するため、酸化物半導体層１４４を成膜する絶縁層１３０の表面の平坦性が良好であると、酸化物半導体層１４４の結晶性が向上する。本実施の形態においては、酸化物半導体層１４４の成膜前の希ガスプラズマ処理によって、酸化物半導体層１４４の被成膜面である絶縁層１３０表面の平坦性が向上している。よって、該希ガスプラズマ処理は、酸化物半導体層１４４の結晶性の向上のためにも有用な処理であるといえる。
【００６８】
酸化物半導体層１４４成膜後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子、又は水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００６９】
熱処理を行うことによって不純物を低減することで、極めて優れた特性のトランジスタを実現することができる。
【００７０】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。
【００７１】
次いで、酸化物半導体層１４４上に、導電層を形成し、該導電層を加工して酸化物半導体層１４４と電気的に接続するソース電極１４２ａ及びドレイン電極１４２ｂを形成する。
【００７２】
ソース電極１４２ａ及びドレイン電極１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
【００７３】
次いで、酸化物半導体層１４４、ソース電極１４２ａ及びドレイン電極１４２ｂ上にゲート絶縁層１４６を形成する（図１（Ｄ）参照）。
【００７４】
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、酸化物半導体層１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。
【００７５】
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。
【００７６】
本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸素を供給することができ、特性を良好にすることができる。
【００７７】
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としてもよいし、積層構造としてもよい。
【００７８】
ゲート絶縁層１４６の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１４４と接するゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００７９】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ソース電極１４２ａ及びドレイン電極１４２ｂを形成した後に第２の熱処理を行ってもよい。また、第１の熱処理に続けて第２の熱処理を行ってもよい。
【００８０】
次いで、ゲート絶縁層１４６を介して酸化物半導体層１４４上にゲート電極１４８を形成する（図１（Ｅ）参照）。本実施の形態において、ゲート電極１４８は、トレンチ１３１内を充填するように設けられる。
【００８１】
ゲート電極１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極１４８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１４８は、単層構造としてもよいし、積層構造としてもよい。
【００８２】
ゲート絶縁層１４６と接するゲート電極１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるためである。
【００８３】
以上によって、本実施の形態のトランジスタ１６２を作製することができる。本実施の形態で示すトランジスタ１６２は、酸化物半導体層１４４がトレンチ１３１の底面及び内壁面に接して設けられていることで、ソース電極１４２ａ及びドレイン電極１４２ｂ間の距離（トランジスタ１６２の見かけ上のチャネル長）よりも、トランジスタ１６２の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２において、トレンチ内壁面、底面に接して酸化物半導体層１４４を形成することで、チャネル長はトレンチの底面の幅（第２の領域１３０ｂのチャネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタ面積の縮小を図りつつ、短チャネル効果の発現を抑制することが可能である。
【００８４】
また、本実施の形態で示すトランジスタ１６２は、絶縁層１３０において、膜厚の大きい第１の領域１３０ａの上端コーナー部に曲面を有する領域１３２が設けられていることで、当該領域に接して設けられる酸化物半導体層１４４及び、酸化物半導体層１４４を介して当該領域と重畳するゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、酸化物半導体層１４４及びゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１６２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【００８５】
また、トランジスタ１６２のチャネル形成領域に、禁制帯幅が広いワイドギャップ半導体を用いることで、トランジスタ１６２のオフ電流を低減することができる。本実施の形態においては、チャネル形成領域に高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流をより低減することが可能となる。
【００８６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８７】
（実施の形態２）
本実施の形態では、上記実施の形態で示した構成と異なる構成を有する半導体装置及びその作製方法を、図２を用いて説明する。
【００８８】
図２（Ｆ）に示すトランジスタ２６２は、凸状部２３１が設けられた絶縁層２３０と、絶縁層２３０上であって少なくとも凸状部２３１に接して設けられたワイドギャップ半導体層２４４と、ワイドギャップ半導体層２４４と電気的に接続するソース電極１４２ａ及びドレイン電極１４２ｂと、ワイドギャップ半導体層２４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上において凸状部２３１と重畳する位置に設けられたゲート電極１４８と、を有する。
【００８９】
図２（Ｆ）に示すトランジスタ２６２は、絶縁層２３０に形成された凸状部２３１の表面に接するようにワイドギャップ半導体層２４４が設けられている。ワイドギャップ半導体層２４４のチャネル長方向の断面形状は、凸状部２３１の断面形状に沿って湾曲した形状となっており、凸状部２３１の高さが高くなればなるほどトランジスタ２６２の実効的なチャネル長を長くすることができる。すなわち、本実施の形態で示すトランジスタは、チャネル形成領域を基板垂直方向に延長させることで、ソース電極とドレイン電極間の距離を微細に保ちつつ、実効的なチャネル長を延長させて短チャネル効果の発現を抑制することができる点において、先の実施の形態のトランジスタ１６２と共通している。
【００９０】
トランジスタ２６２は、ソース電極１４２ａとドレイン電極１４２ｂとの距離を短くしても凸状部２３１の高さを適宜設定することで実効的なチャネル長を維持することができるため、トランジスタ面積の縮小を達成しつつ短チャネル効果の発現を抑制することが可能である。なお、凸状部２３１の上面形状は、トランジスタ２６２のチャネル幅方向に延在するストライプ形状であるのが好ましい。
【００９１】
また、絶縁層２３０に設けられた凸状部２３１の上端コーナー部には、Ｒ加工処理によって曲面を有する領域が形成されている。上端コーナー部が鋭いな角部であると、ワイドギャップ半導体層の被覆性低下による形状不良などを招き、安定した電気的特性が得られにくくなる恐れがある。しかしながら、ワイドギャップ半導体層２４４は、少なくとも当該曲面を有する領域に接して設けられるため、凸状部２３１の上端コーナー部におけるワイドギャップ半導体層２４４の被覆性を向上させ、断線や接続不良を防止することができる。
【００９２】
以下に、トランジスタ２６２の作製工程の一例を示す。
【００９３】
まず、半導体材料を含む基板（図示しない）上に、絶縁層２３０を形成し、絶縁層２３０上に金属層２５０を形成する。
【００９４】
絶縁層２３０としては、先の実施の形態の絶縁層１３０と同様の材料を用いることができる。金属層２５０の材料としては、フッ素を含むガス又は塩素を含むガスでエッチング可能な材料であれば特に限定はない。例えば、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。
【００９５】
次いで、金属層２５０上にフォトリソグラフィ工程によって、レジストマスク２４０を形成する（図２（Ａ）参照）。なお、インクジェット法などの液滴吐出法やスクリーン印刷法などを用いて選択的にレジストマスク２４０を形成してもよい。レジストマスク２４０を選択的に形成することによって、レジスト材料の使用量の削減が図れるため、製造コストを削減することができる。
【００９６】
次いで、レジストマスク２４０を用いて金属層２５０をエッチングすることで、パターン形成された金属層２５１を形成した後、レジストマスク２４０を除去する（図２（Ｂ）参照）。パターン形成された金属層２５１は、後の工程において絶縁層２３０に凸状部２３１を形成するためのハードマスクとして機能する。
【００９７】
金属層２５０のエッチングは、ウェットエッチング、またはドライエッチングを適用することができる。但し、微細化のためにはドライエッチングを用いるのが好ましい。ドライエッチングを行う場合には、エッチングガスとしてフッ素を含むガス及び塩素を含むガスのいずれかまたは双方を用いることができる。フッ素を含むガス（フッ素系ガス）としては、例えば、四フッ化炭素、フッ化硫黄、フッ化窒素、トリフルオロメタン等を用いることができる。また、塩素を含むガス（塩素系ガス）としては、例えば塩素、塩化ホウ素、塩化ケイ素、四塩化炭素等を用いることができる。本実施の形態においては、例えば、金属層としてタングステン膜を成膜し、エッチングガスとして四フッ化炭素、塩素及び酸素の混合ガスを用いてドライエッチングを行い、パターン形成された金属層２５１を形成するものとする。
【００９８】
次いで、パターン形成された金属層２５１をマスクとして用いて、絶縁層２３０をエッチングして、凸状部２３１を形成する（図２（Ｃ）参照）。絶縁層２３０のエッチングには、ドライエッチングを好ましく用いることができ、エッチングガスには、フルオロカーボン系のガスを含む混合ガスを用いることができる。例えば、トリフルオロメタンと、メタンと、ヘリウムとの混合ガス、四フッ化炭素と、水素との混合ガス、トリフルオロメタンと、ヘリウムとの混合ガス、オクタフルオロシクロブタンと、アルゴンとの混合ガス、または、トリフルオロメタンと、四フッ化炭素と、アルゴンとの混合ガス等を用いることができる。当該凸状部２３１の形成によって、絶縁層２３０には、第１の膜厚を有する第１の領域２３０ａと、第１の膜厚よりも小さい膜厚を有する第２の領域２３０ｂとが形成されることになる。第１の領域２３０ａが、第２の領域２３０ｂの一と、他の第２の領域２３０ｂの一と、の間に配置されることで、凸状部２３１が形成されている、と言い換えることもできる。
【００９９】
次いで、金属層２５１をドライエッチングにより除去する。ドライエッチングに用いるエッチングガスとしては、フッ素を含むガス及び塩素を含むガスのいずれかまたは双方を用いることができる。
【０１００】
ここで、上述のエッチングガスに対する絶縁層２３０のエッチングレートは、金属層のエッチングレートよりも高いため、当該ガスを用いて金属層２５１をエッチングすることで、露出した絶縁層２３０の表面及び金属層２５１と接する領域も同時にエッチングされる。これによって、第１の領域２３０ａの上端コーナー部が丸みを帯び（Ｒ加工処理されて）、曲面を有する領域２３２が形成される（図２（Ｄ）参照）。金属層２５１のエッチングによって、第１の領域２３０ａの上端コーナー部は、好ましくは曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工される。
【０１０１】
次いで、絶縁層２３０に設けられた凸状部２３１に接するように、ワイドギャップ半導体層２４４を形成する（図２（Ｅ）参照）。ワイドギャップ半導体層２４４は、曲面を有する領域２３２を含む第１の領域２３０ａと、第２の領域２３０ｂの少なくとも一部に接して、設けられることとなる。絶縁層２３０において、第１の領域２３０ａの上端コーナー部に曲面を有する領域２３２を含むことで、ワイドギャップ半導体層２４４の被覆性を向上させ、断線や接続不良を防止することができる。
【０１０２】
ワイドギャップ半導体としては、少なくともシリコンの１．１ｅＶよりも大きい禁制帯幅を持つ酸化物半導体（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体は３．１５ｅＶ、酸化インジウムは約３．０ｅＶ、インジウム錫酸化物は約３．０ｅＶ、インジウムガリウム酸化物は約３．３ｅＶ、インジウム亜鉛酸化物は約２．７ｅＶ、酸化錫は約３．３ｅＶ、酸化亜鉛は約３．３７ｅＶなど）や、ＧａＮ（約３．４ｅＶ）等を用いることができる。
【０１０３】
ワイドギャップ半導体層２４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
【０１０４】
なお、ワイドギャップ半導体層２４４を成膜する前に、絶縁層２３０表面に希ガスプラズマ処理を行ってもよい。希ガスプラズマ処理によって、絶縁層２３０表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。また、絶縁層２３０表面を平坦化することも可能である。例えば、絶縁層２３０（曲面を有する領域２３２を含む）の表面を平坦化して表面粗さを低減し、絶縁層２３０の平均面粗さを、好ましくは０．１ｎｍ以上０．５ｎｍ未満とすることができる。また、当該希ガスプラズマ処理によって、第１の領域２３０ａの上端コーナー部をさらに平滑性よくすることも可能である。
【０１０５】
次いで、ワイドギャップ半導体層２４４に電気的に接続するソース電極１４２ａとドレイン電極１４２ｂを形成し、ワイドギャップ半導体層２４４、ソース電極１４２ａ及びドレイン電極１４２ｂ上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６を介してワイドギャップ半導体層２４４上にゲート電極１４８を形成する（図２（Ｆ）参照）。詳細は先の実施の形態を参酌することができる。
【０１０６】
以上によって、本実施の形態のトランジスタ２６２を作製することができる。本実施の形態で示すトランジスタ２６２は、ワイドギャップ半導体層２４４が凸状部２３１に接して設けられていることで、ソース電極１４２ａ及びドレイン電極１４２ｂ間の距離（トランジスタ２６２の見かけ上のチャネル長）よりも、トランジスタ２６２の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ２６２において、ワイドギャップ半導体層２４４が凸状部２３１に接して設けられていることで、チャネル長を凸状部２３１の底面の幅（第１の領域２３０ａのチャネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタ面積の縮小を図りつつ、短チャネル効果の発現を抑制することが可能である。
【０１０７】
また、本実施の形態で示すトランジスタ２６２は、絶縁層２３０において、膜厚の大きい第１の領域２３０ａの上端コーナー部に曲面を有する領域２３２が設けられていることで、当該領域に接して設けられるワイドギャップ半導体層２４４及び、ワイドギャップ半導体層２４４を介して当該領域と重畳するゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、ワイドギャップ半導体層２４４及びゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ２６２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【０１０８】
また、トランジスタ２６２のチャネル形成領域に、禁制帯幅が広いワイドギャップ半導体を用いることで、トランジスタ２６２のオフ電流を低減することができる。
【０１０９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。例えば、本実施の形態で示したＲ加工処理方法を、実施の形態１で示した方法と置き換えてもよいし、その双方を行うことも可能である。
【０１１０】
（実施の形態３）
本実施の形態では、実施の形態１または２で示した作製方法とは異なる半導体装置の作製方法を示す。具体的には、実施の形態１または２とは異なるトレンチまたは凸状部のＲ加工処理方法を示す。
【０１１１】
図３（Ａ−１）乃至図３（Ａ−３）を用いて、トレンチの上端コーナー部に曲面を有する領域を形成する方法を示す。
【０１１２】
まず、絶縁層１３０上に、フォトリソグラフィ工程によりテーパーを有するレジストマスク２４１を形成する（図３（Ａ−１）参照）。レジストマスク２４１のテーパーの角度（絶縁層１３０表面とレジストマスクの側面との角度）は９０度未満とすればよい。本実施の形態では、テーパーの角度が７５度であるレジストマスク２４１とする。
【０１１３】
次いで、テーパーを有するレジストマスク２４１に加熱処理を行うことで、表面に曲面を有するレジストマスク２４２を形成する（図３（Ａ−２）参照）。加熱処理の時間または温度によって、レジストマスク２４２の有する曲率半径を制御することが可能である。本実施の形態においては、レジストマスク２４１を１８０℃で２時間加熱処理を行い、表面に曲面を有するレジストマスク２４２を形成する。
【０１１４】
次いで、表面に曲面を有するレジストマスク２４２を用いて絶縁層１３０をエッチングすることで、上端コーナー部（第１の領域１３０ａの上端コーナー部ともいえる）が曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工されたトレンチ１３１を形成することができる。
【０１１５】
次いで、図３（Ｂ−１）乃至（Ｂ−３）を用いて、凸状部の上端コーナー部に曲面を有する領域を形成する方法を示す。
【０１１６】
まず、絶縁層２３０上に、フォトリソグラフィ工程によりテーパーを有するレジストマスク２４１を形成する（図３（Ｂ−１）参照）。レジストマスク２４１のテーパーの角度（絶縁層２３０表面とレジストマスクの側面との角度）は９０度未満とすればよい。
【０１１７】
次いで、テーパーを有するレジストマスク２４１に加熱処理を行うことで、表面に曲面を有するレジストマスク２４２を形成する（図３（Ｂ−２）参照）。
【０１１８】
次いで、表面に曲面を有するレジストマスク２４２を用いて絶縁層２３０をエッチングすることで、上端コーナー部（第１の領域２３０ａの上端コーナー部ともいえる）が曲率半径２０ｎｍ以上６０ｎｍ以下の曲面状に加工された凸状部２３１を形成することができる。
【０１１９】
以上の工程で加工された絶縁層１３０または絶縁層２３０を用いて、本発明の一態様の半導体装置を作製することができる。
【０１２０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２１】
（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１２２】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１２３】
図４は、半導体装置の構成の一例である。図４（Ａ）に、半導体装置の断面図を、図４（Ｂ）に半導体装置の平面図を、図４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図４（Ａ）は、図４（Ｂ）のＣ１−Ｃ２及びＤ１−Ｄ２における断面に相当する。
【０１２４】
図４（Ａ）及び図４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図４（Ａ）、（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。なお、トランジスタ１６２に代えて、実施の形態２で示したトランジスタ２６２を用いてもよい。
【０１２５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１２７】
図４（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域（半導体材料を金属材料と反応させて低抵抗化した領域）１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
【０１２８】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図４（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１２９】
図４（Ａ）に示すようにトランジスタ１６２は、ワイドギャップ半導体を有するトレンチ構造のトランジスタである。本実施の形態では、ワイドギャップ半導体として、酸化物半導体層１４４を有する。ここで、酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１３０】
ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。導電層１５３は、ゲート電極１４８と同じ工程で作製することができる。
【０１３１】
なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタ１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることでより高集積化を図ってもよい。
【０１３２】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０が設けられている。そして、絶縁層１５０上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０及びゲート絶縁層１４６などに形成された開口に形成された電極１５４を介してドレイン電極１４２ｂと電気的に接続されている。ここで、電極１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０１３３】
図４（Ａ）及び図４（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１３４】
なお、図４（Ａ）では電極１２６及び電極１５４を用いて、金属化合物領域１２４、ドレイン電極１４２ｂ及び配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させてもよい。または、配線１５６を直接、ドレイン電極１４２ｂに接触させてもよい。
【０１３５】
図４（Ａ）及び図４（Ｂ）に対応する回路構成の一例を図４（Ｃ）に示す。
【０１３６】
図４（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１３７】
図４（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１３８】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１３９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１４０】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１４１】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１４２】
本実施の形態に示す半導体装置では、チャネル形成領域にワイドギャップ半導体（例えば酸化物半導体）を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１４３】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１４４】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面面積を縮小できるため、高集積化が可能である。
【０１４５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４６】
（実施の形態５）
本実施の形態においては、実施の形態２に示すトランジスタ２６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態４に示した構成と異なる構成について、図５及び図６を用いて説明を行う。なお、トランジスタ２６２に代えて、実施の形態１に示すトランジスタ１６２を用いることも可能である。
【０１４７】
図５（Ａ）は、半導体装置の回路構成の一例を示し、図５（Ｂ）は半導体装置の一例を示す概念図である。まず、図５（Ａ）に示す半導体装置について説明を行い、続けて図５（Ｂ）に示す半導体装置について、以下説明を行う。
【０１４８】
図５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極とは電気的に接続され、トランジスタ２６２のソース電極又はドレイン電極と容量素子３５４の第１の端子とは電気的に接続されている。
【０１４９】
ワイドギャップ半導体を用いたトランジスタ２６２は、オフ電流が小さいという特徴を有している。特に、ワイドギャップ半導体として、高純度化された酸化物半導体を用いることで、オフ電流を極めて小さくすることができる。このため、トランジスタ２６２をオフ状態とすることで、容量素子３５４の第１の端子の電位（あるいは、容量素子３５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、トランジスタ２６２では、短チャネル効果が現れにくいというメリットもある。
【０１５０】
次に、図５（Ａ）に示す半導体装置（メモリセル３５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１５１】
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子３５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子３５４の第１の端子の電位が保持される（保持）。
【０１５２】
トランジスタ２６２のオフ電流は極めて小さいため、容量素子３５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１５３】
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子３５４とが導通し、ビット線ＢＬと容量素子３５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子３５４の第１の端子の電位（あるいは容量素子３５４に蓄積された電荷）によって、異なる値をとる。
【０１５４】
例えば、容量素子３５４の第１の端子の電位をＶ、容量素子３５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル３５０の状態として、容量素子３５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１５５】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１５６】
このように、図５（Ａ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子３５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１５７】
次に、図５（Ｂ）に示す半導体装置について、説明を行う。
【０１５８】
図５（Ｂ）に示す半導体装置は、上部に記憶回路として図５（Ａ）に示したメモリセル３５０を複数有するメモリセルアレイ３５１ａ及びメモリセルアレイ３５１ｂを有し、下部に、メモリセルアレイ３５１（メモリセルアレイ３５１ａ及びメモリセルアレイ３５１ｂ）を動作させるために必要な周辺回路３５３を有する。なお、周辺回路３５３は、メモリセルアレイ３５１と電気的に接続されている。
【０１５９】
図５（Ｂ）に示した構成とすることにより、周辺回路３５３をメモリセルアレイ３５１（メモリセルアレイ３５１ａ及びメモリセルアレイ３５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１６０】
周辺回路３５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１６１】
なお、図５（Ｂ）に示した半導体装置では、２つのメモリセルアレイ３５１（メモリセルアレイ３５１ａと、メモリセルアレイ３５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としてもよい。
【０１６２】
次に、図５（Ａ）に示したメモリセル３５０の具体的な構成について図６を用いて説明を行う。
【０１６３】
図６は、メモリセル３５０の構成の一例である。図６（Ａ）に、メモリセル３５０の断面図を、図６（Ｂ）にメモリセル３５０の平面図をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＦ１−Ｆ２及びＧ１−Ｇ２における断面に相当する。
【０１６４】
図６（Ａ）及び図６（Ｂ）に示すトランジスタ２６２は、実施の形態２で示した構成と同一であるため、図６（Ａ）、（Ｂ）において図２と同じ箇所は、同じ符号を用いて説明する。
【０１６５】
ゲート絶縁層１４６を介して、トランジスタ２６２のソース電極１４２ａと重畳する領域には、導電層２５３が設けられており、ソース電極１４２ａと、ゲート絶縁層１４６と、導電層２５３とによって、容量素子３５４が構成される。すなわち、トランジスタ２６２のソース電極１４２ａは、容量素子３５４の一方の電極として機能し、導電層２５３は、容量素子３５４の他方の電極として機能する。
【０１６６】
トランジスタ２６２および容量素子３５４の上には絶縁層２５８が設けられている。そして、絶縁層２５８上にはメモリセル３５０と、隣接するメモリセル３５０を接続するための配線２６０が設けられている。配線２６０は、ゲート絶縁層１４６及び絶縁層２５８などに形成された開口を介してトランジスタ２６２のドレイン電極１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０とドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図５（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１６７】
図６（Ａ）及び図６（Ｂ）において、トランジスタ２６２のドレイン電極１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能している。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１６８】
以上のように、上部に多層に形成された複数のメモリセルは、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１６９】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７１】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図７乃至図１０を用いて説明する。
【０１７２】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
【０１７３】
通常のＳＲＡＭは、図７（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１７４】
それに対して、ＤＲＡＭはメモリセルが図７（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１７５】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１７６】
図８に携帯機器のブロック図を示す。図８に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１７７】
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１７８】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１７９】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。
【０１８０】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１８１】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１８２】
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１８３】
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１８４】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１８５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０１８６】
本実施例では、実施の形態１に示した作製方法を用いて、上端コーナー部に曲面を有するトレンチを形成し、該トレンチに接して酸化物半導体層を成膜する例を示す。
【０１８７】
本実施例で用いた試料の作製方法を以下に示す。
【０１８８】
基板としてはシリコン基板を用い、該シリコン基板上に絶縁層として酸化シリコン膜をスパッタリング法で５００ｎｍの膜厚で成膜した。
【０１８９】
酸化シリコン膜の成膜条件としては、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、高周波（ＲＦ）電源２ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
【０１９０】
次いで、酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、基板温度を７０℃とし、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．０Ｐａで処理した。トレンチの断面における底面の幅は約３５０ｎｍとした。
【０１９１】
次いで、アルゴンプラズマ処理によって、トレンチの上端コーナー部をＲ加工処理した。アルゴンプラズマ処理としては、ＩＣＰエッチング法により、基板温度を−１０℃とし、電源電力５００Ｗ、バイアス電力１００Ｗ、圧力１．３５Ｐａで、アルゴンガスを流量１００ｓｃｃｍで流しながら３分間処理した。アルゴンプラズマ処理後、トレンチの上端コーナー部には、曲率半径２０ｎｍ以上６０ｎｍ以下の曲面を有する領域が形成された。
【０１９２】
その後、トレンチの内壁面、トレンチの底面、及び絶縁層の最上面に接する酸化物半導体層として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。
【０１９３】
本実施例においては、基板を２００℃に加熱しながら酸化物半導体層の成膜を行った。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］の金属酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。酸化物半導体層の膜厚は２０ｎｍとした。
【０１９４】
以上の工程で得られた本実施例の試料（以下、試料１とする）、及び、比較例として、トレンチ形成後、アルゴンプラズマ処理を行うことなく酸化物半導体層を同条件にて成膜した試料（以下、試料２とする）の、断面を断面走査透過型電子顕微鏡（ＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ））で観察した。図１１（Ａ）に試料１のＳＴＥＭ像を示す。また、図１１（Ｂ）に試料２のＳＴＥＭ像を示す。
【０１９５】
図１１（Ｂ）より、アルゴンプラズマ処理を行っていない試料２では、絶縁層３１０に形成されたトレンチの上端コーナー部に角部が形成されている。また、絶縁層３１０に接して設けられた酸化物半導体層３４４において、上述の角部を有するトレンチの上端コーナー部に接する領域３４４ａでは、成膜不良が起こっている。これは、Ｒ加工処理を施していない絶縁層３１０では、トレンチの上端コーナー部においてカバレッジ不良を起こしたためと考えられる。
【０１９６】
一方、図１１（Ａ）より、本実施例の試料１においては、アルゴンプラズマ処理によって絶縁層４１０に形成されたトレンチの上端コーナー部に、曲面を有する領域４１２が形成されており、絶縁層４１０に接して設けられた酸化物半導体層４４４も被覆性よく成膜されていることが確認できる。
【０１９７】
以上示したように、アルゴンプラズマ処理によって、トレンチの上端コーナー部（絶縁層において膜厚の大きい第１の領域の上端コーナー部と言い換えることもできる）に曲面を有する領域を設けることができることが確認できた。また、該曲面を有する領域に接して設けられる酸化物半導体層は、被覆性よく成膜されることが示された。
【実施例２】
【０１９８】
本実施例では、実施の形態２に示した作製方法を用いて、上端コーナー部に曲面を有する凸状部を形成し、該凸状部に接して酸化物半導体層を成膜する例を示す。
【０１９９】
本実施例で用いた試料の作製方法を以下に示す。
【０２００】
基板としてはシリコン基板を用い、該シリコン基板上に絶縁層として酸化シリコン膜をスパッタリング法で５００ｎｍの膜厚で成膜した。
【０２０１】
酸化シリコン膜の成膜条件としては、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、高周波（ＲＦ）電源２ｋＷ、アルゴン及び酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
【０２０２】
次いで、酸化シリコン膜上に金属層として、タングステン膜を膜厚１００ｎｍで成膜した。その後、タングステン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いてタングステン膜をエッチングし、パターン形成されたタングステン膜を形成した。タングステン膜のエッチング工程としては、ＩＣＰエッチング法により、基板温度を７０℃とし、エッチングガスとして四フッ化炭素（ＣＦ４）、塩素（Ｃｌ）、及び酸素（Ｏ２）（ＣＦ４：Ｃｌ：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ：１０ｓｃｃｍ）を用い、電源電力５００Ｗ、バイアス電力１００Ｗ、圧力１．５Ｐａで処理した。
【０２０３】
タングステン膜のパターン形成後、レジストマスクを除去し、該パターン形成されたタングステン膜をハードマスクとして酸化シリコン膜をエッチングして、凸状部を形成した。酸化シリコン膜のエッチング工程としては、ＩＣＰエッチング法により、基板温度を７０℃とし、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム（Ｈｅ）、及びメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．０Ｐａで処理した。
【０２０４】
次いで、上述のタングステン膜のパターン形成と同じ条件にてドライエッチング処理を行い、ハードマスクとして用いたタングステン膜を除去した。当該ドライエッチング処理後、凸状部の上端コーナー部には、曲率半径２０ｎｍ以上６０ｎｍ以下の曲面を有する領域が形成された。
【０２０５】
その後、凸状部に接する酸化物半導体層として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜した。
【０２０６】
本実施例においては、基板を２００℃に加熱しながら酸化物半導体層の成膜を行った。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］の金属酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。酸化物半導体層の膜厚は２０ｎｍとした。
【０２０７】
以上の工程で得られた本実施例の試料の断面を断面走査透過型電子顕微鏡で観察した。図１２にＳＴＥＭ像を示す。
【０２０８】
図１２より、本実施例の試料において絶縁層５１０に形成された凸状部の上端コーナー部に、曲面を有する領域５３２ａが形成されており、絶縁層５１０に接して設けられた酸化物半導体層５４４も被覆性よく成膜されていることが確認できる。よって、金属層をハードマスクとして用い、その後該金属層をエッチング処理することによって、凸状部の上端コーナー部（絶縁層において膜厚の大きい第１の領域の上端コーナー部と言い換えることもできる）に曲面を有する領域を設けることができることが確認できた。また、該曲面を有する領域に接して設けられる酸化物半導体層は、被覆性よく成膜されることが示された。
【符号の説明】
【０２０９】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属化合物領域
１２６    電極
１３０    絶縁層
１３１    トレンチ
１３２    領域
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極
１５０    絶縁層
１５３    導電層
１５４    電極
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２３０    絶縁層
２３１    凸状部
２３２    領域
２４０    レジストマスク
２４１    レジストマスク
２４２    レジストマスク
２４４    ワイドギャップ半導体層
２５０    金属層
２５１    金属層
２５３    導電層
２５８    絶縁層
２６０    配線
２６２    トランジスタ
３１０    絶縁層
３４４    酸化物半導体層
３５０    メモリセル
３５１    メモリセルアレイ
３５１ａ    メモリセルアレイ
３５１ｂ    メモリセルアレイ
３５３    周辺回路
３５４    容量素子
４１０    絶縁層
４１２    領域
４４４    酸化物半導体層
５１０    絶縁層
５４４    酸化物半導体層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
１３０ａ    領域
１３０ｂ    領域
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
２３０ａ    領域
２３０ｂ    領域
３４４ａ    領域
５３２ａ    領域
【図１】
2012235103.tif 000005
【図２】
2012235103.tif 000006
【図３】
2012235103.tif 000007
【図４】
2012235103.tif 000008
【図５】
2012235103.tif 000009
【図６】
2012235103.tif 000010
【図７】
2012235103.tif 000011
【図８】
2012235103.tif 000012
【図９】
2012235103.tif 000013
【図１０】
2012235103.tif 000014
【図１１】
2012235103.tif 000015
【図１２】
2012235103.tif 000016