(57)【要約】      （修正有）【課題】コンベンショナルな回路形式でありながら、高精度、低消費電力を実現した逐次型ＡＤ変換器を提供する。【解決手段】サンプリング信号を保持する保持回路４と、ＤＡ変換回路３により変換された信号との比較回路１と、比較された信号から、近似値を発生し保持する逐次近似レジスタ回路２と、近似値のデータからアナログ量に変換するＤＡ変換回路３とからなる逐次比較型ＡＤ変換機において、サンプリング信号とＤＡ変換回路３により変換されたアナログ信号とのいずれかを選択して比較回路１に入力する信号選択手段５と、サンプリング信号をＡＤ変換したデータと、信号選択手段によりデータのアナログ量を比較回路に入力しＡＤ変換したデータとから、データとデータとの差分を倍したデータをデータから差し引き出力する合わせ込み手段６とを有する。【選択図】図２
2012049782.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング信号を保持する保持回路と、ＤＡ変換回路により変換された信号との比較回路と、比較された信号から、近似値を発生し保持する逐次近似レジスタ回路と、近似値のデータからアナログ信号に変換するＤＡ変換回路とからなる逐次比較型ＡＤ変換機において、
サンプリング信号とＤＡ変換回路により変換されたアナログ信号とのいずれかを選択して比較回路に入力する信号選択手段と、
サンプリング信号をＡＤ変換したデータ１と、信号選択手段によりデータ１のアナログ信号を比較回路に入力しＡＤ変換したデータ２とから、データ２とデータ１との差分のデータをデータ１から差し引き出力する合わせ込み手段と
を有することを特徴とする逐次比較型ＡＤ変換機。
【請求項２】
合わせ込み手段が、データ１のサンプリング信号の次のサンプリング信号をＡＤ変換したデータからは、データ２とデータ１との差分のデータを、ＡＤ変換したデータから差し引き出力する機能を有することを特徴とする請求項１に記載の逐次比較型ＡＤ変換機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換して出力する逐次比較型ＡＤ変換機に関する。
【背景技術】
【０００２】
近年、ディジタル電気製品では、例えば画像処理の高精細化が進んでおり、ＡＤ変換機の高解像化、高ビット化が求められている。また、例えばセンサのアナログフロントエンドで使用されるＡＤ変換機などでは、さらに低消費電力が求められている。このような高解像化、低消費電力の要求に対し、従来のＡＤ変換機では対応が出来難くなっている。
【０００３】
図１は逐次比較型ＡＤ変換機の一例である。信号のサンプリング回路５、サンプリングした信号の電圧を保持する保持回路４、信号の電圧とＤＡ変換された信号との比較回路１、比較された信号から、近似値を保持、発生する逐次近似レジスタ回路２、近似値のデータをアナログ信号に変換するＤＡ変換回路３とからなる。この回路により、次のようにＡＤ変換される。
【０００４】
外部から信号Ｖinが加えられると、サンプリング５および電圧保持回路４でアナログ入力信号が標本化、保持され、比較回路１に入力される。標本化が終了してからＡＤ変換が開始される。先ず最初に、逐次近似レジスタ回路内のＭＳＢ（Ｍost  Ｓignificant  Ｂit）に相当するビットが１に設定される。このときＤＡ変換回路３の出力にはフルスケール（入力電圧の全変化範囲）の１／２の電圧が発生する。比較回路１では入力信号とこのＤＡ変換回路３の出力を比較し、入力信号の電圧がＤＡ変換回路３の出力より大であればレジスタ内のＭＳＢに相当するビットは１を保持する。小であればリセットして０とする。リセットする場合にはＤＡ変換回路３の出力電圧は電圧発生前の状態に戻る。この場合は入力電圧の下限値に戻る。
【０００５】
つぎに２サイクル目も同様な動作を繰り返す。
逐次近似レジスタ回路２内の２ビット目（すなわち、ＭＳＢ−１）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧にフルスケールの１／４の電圧を加えた電圧が発生され、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力より大であればレジスタ内のＭＳＢ−１に相当するビットは１を保持する。小であればリセットして０とする。リセットする場合にはＤＡ変換回路３の出力電圧は１サイクル目終了時の状態に戻る。
【０００６】
つぎに逐次近似レジスタ回路２内の３ビット目（すなわち、ＭＳＢ−２）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には２サイクル目の電圧にフルスケールの１／８の電圧を加えた電圧が発生され、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力より大であればレジスタ内のＭＳＢ−２に相当するビットは１を保持する。小であればリセットして０とする。リセットする場合にはＤＡ変換回路３の出力電圧は２サイクル目終了時の状態に戻る。
【０００７】
以上の動作を繰り返し次々にレジスタ内の各ビットの値を決め、ＬＳＢ（Ｌeast  Ｓignificant  Ｂit）まで進めていく。最終的にレジスタに残ったディジタル値がアナログ入力電圧の変換値を表すことになり、出力Ｖoutする。また、ＤＡ変換回路の出力は、変換値の表す電圧値となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２０１０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、このようなＡＤ変換器を高解像度のものにするためには、設計的に難易度の高い、チョッパコンパレータなどの低オフセットのコンパレータが求められ、あるいは２重積分型のような回路的に逐次比較型やフラッシュ型と異なる回路手法が必要であった。あるいは、Δ−Σや積分型のＡＤ変換器を使用することも出来るが、これらは高速で動作し消費電流を必要とし、センサには利用することが困難であつた。
【００１０】
本発明は、コンベンショナルな回路形式でありながら、高精度、低消費電力を実現した逐次型ＡＤ変換器を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
サンプリング信号を保持する保持回路と、ＤＡ変換回路により変換された信号との比較回路と、比較された信号から、近似値を発生し保持する逐次近似レジスタ回路と、近似値のデータをアナログ信号に変換するＤＡ変換回路とからなる逐次比較型ＡＤ変換機において、
サンプリング信号とＤＡ変換回路により変換されたアナログ信号とのいずれかを選択して比較回路に入力する信号選択手段と、
サンプリング信号をＡＤ変換したデータ１と、信号選択手段によりデータ１のアナログ信号を比較回路に入力しＡＤ変換したデータ２とから、データ２とデータ１との差分のデータをデータ１から差し引き出力する合わせ込み手段と
を有することを特徴とする逐次比較型ＡＤ変換機としたものである。
【００１２】
本発明の請求項２の発明は、
合わせ込み手段が、データ１のサンプリング信号の次のサンプリング信号をＡＤ変換したデータからは、データ２とデータ１との差分のデータを、ＡＤ変換したデータから差し引き出力する機能を有することを特徴とする請求項１に記載の逐次比較型ＡＤ変換機としたものである。
【発明の効果】
【００１３】
本発明の逐次比較型ＡＤ変換機は、以上のような構成であるので、高精度、低消費電力を実現した逐次型ＡＤ変換器とすることができる。
【図面の簡単な説明】
【００１４】
【図１】逐次比較型ＡＤ変換機の従来例を示す説明図である。
【図２】本発明の逐次比較型ＡＤ変換機の一実施の形態を示す説明図である。
【図３】本発明の逐次比較型ＡＤ変換機にかかる実施の形態の動作を示す説明図である。
【図４】本発明の逐次比較型ＡＤ変換機の他の実施の形態の動作を示す説明図である。
【図５】本発明の逐次比較型ＡＤ変換機に係るあわせ込み手段の実施の形態の回路を示す説明図である。
【図６】本発明の逐次比較型ＡＤ変換機に係るあわせ込み手段の他の実施の形態の回路を示す説明図である。
【発明を実施するための形態】
【００１５】
以下本発明を実施するための形態につき説明する。図２は、本発明の逐次比較型ＡＤ変換機の一実施の形態を示す説明図である。図２で、本逐次比較型ＡＤ変換機は、サンプリング信号を保持する保持回路４と、ＤＡ変換回路３により変換された信号との比較回路１と、比較された信号から、近似値を発生し保持する逐次近似レジスタ回路２と、近似値のデータをアナログ信号に変換するＤＡ変換回路３とを備えている。
【００１６】
そして、サンプリング信号とＤＡ変換回路３により変換されたアナログ信号とのいずれかを選択して比較回路１に入力する信号選択手段５と、サンプリング信号をＡＤ変換したデータ１と、信号選択手段５によりＤＡ変換回路３より出力されるデータ１のアナログ信号を比較回路１に入力しＡＤ変換したデータ２とから、データ２とデータ１との差分のデータをデータ１から差し引き出力する合わせ込み手段６とを有する。
【００１７】
このような回路で、サンプリング信号をＤＡ変換したデータ１は、保持回路４や比較回路１のオフセット等の誤差を含む。また、データ１を信号選択手段５で選択し、さらにＤＡ変換したデータ２は、同じ誤差が追加されることになる。そしてあわせ込み手段により、この誤差はデータ２からデータ１の差から求まり、データ１からこの誤差を差し引くことにより、誤差の無いデータとすることができ、これを出力できる。
【００１８】
さらに具体的に本発明の逐次比較型ＡＤ変換機の動作を説明する。図３は、本発明の逐次比較型ＡＤ変換機の４ビットデータの実施の形態例である。図３で、入力Ｖin、保持回路４から比較回路１へ入力される電圧Ａ、ＤＡ変換回路から出力され比較回路に入力される電圧Ｂのタイミングチャートを模式的に示している。入力Ｖinは信号選択手段を形成するスイッチＳ１によりサンプリングされ、電圧Ａが比較回路に入力し変換が開始される。
【００１９】
先ず最初に、逐次近似レジスタ回路２内のＭＳＢに相当するビットが１に設定される。このときＤＡ変換回路３の出力電圧Ｂにはフルスケール（入力電圧全変化範囲“１６”）の１／２の電圧である“８”が発生する。比較回路１では入力信号による電圧ＡとこのＤＡ変換回路３の出力電圧Ｂの“８”を比較し、この例では、入力信号の電圧がＤＡ変換回路３の出力より大と判断しレジスタ内のＭＳＢに相当するビットは１を保持する。
【００２０】
つぎに２サイクル目も同様な動作を繰り返す。
逐次近似レジスタ回路２内の２ビット目（すなわち、ＭＳＢ−１）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧にフルスケールの１／４である“４”の電圧を加えた電圧Ｂ“１２”が発生され、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂ“１２”より小であると判断し、リセットして０とする。ＤＡ変換回路３の出力電圧は１サイクル目終了時の状態に戻り出力電圧Ｂは“８”となる（この変化は図示せず）。
【００２１】
つぎに逐次近似レジスタ回路２内の３ビット目（すなわち、ＭＳＢ−２）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧にフルスケールの１／８の電圧“２”を加え出力電圧Ｂは“１０”となり、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂ“１０”より大と判断し、レジスタ内のＭＳＢ−２に相当するビットは１を保持する。
【００２２】
つぎに逐次近似レジスタ回路２内の４ビット目（すなわち、ＭＳＢ−３でこの場合はＬ
ＳＢ）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧にフルスケールの１／１６の電圧“１”を加え出力電圧Ｂは“１１”となり、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂは“１１”より大と判断し、レジスタ内のＭＳＢ−３に相当するビットは１を保持する。
【００２３】
以上の動作で変換を終了し、逐次近似レジスタ回路２内の出力は１０１１、出力電圧Ｂは“１１”、ビット１は“１０１１”となり、記憶される。しかしこの出力データには保持回路４や比較回路１のオフセットが含まれていて、誤差を含んでいる。
【００２４】
次に、信号選択手段５でスイッチＳ１を切断し、Ｓ２を接続してデータ１のアナログ電圧である出力電圧Ｂ“１１”を選択し、保持回路４を経由して比較回路１にデータ１を入力する。これをさらに同様にしてＤＡ変換する。
【００２５】
図４は、１回目の前記Ｖinの変換後、さらに第２回目の変換を追加して示した図である。データ１のアナログ電圧が接続されたスイッチＳ２の接続により、電圧Ａが比較回路に入力し変換が開始される。先ず最初に、逐次近似レジスタ回路内のＭＳＢに相当するビットが１に設定される。このときＤＡ変換回路３の出力電圧Ｂには“８”が発生する。ただし電圧Ａは電圧保持回路等で変化しないようにする。比較回路１では入力信号による電圧ＡとこのＤＡ変換回路３の出力電圧Ｂの“８”を比較し、この例では、入力信号の電圧がＤＡ変換回路３の出力より大と判断しレジスタ内のＭＳＢに相当するビットは１を保持する。
【００２６】
つぎに２サイクル目も同様な動作を繰り返す。
逐次近似レジスタ回路２内の２ビット目（すなわち、ＭＳＢ−１）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧に“４”の電圧を加えた電圧Ｂ“１２”が発生され、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂ“１２”より大であると判断し、レジスタ内のＭＳＢ−１に相当するビットは１を保持する。
【００２７】
つぎに逐次近似レジスタ回路２内の３ビット目（すなわち、ＭＳＢ−２）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧に“２”を加え出力電圧Ｂは“１４”となり、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂ“１４”より小と判断し、リセットして０とする。ＤＡ変換回路３の出力電圧は２サイクル目終了時の状態に戻り出力電圧Ｂは“１２”となる（この変化は図示せず）。
【００２８】
つぎに逐次近似レジスタ回路２内の４ビット目（すなわち、ＭＳＢ−３でこの場合はＬＳＢ）に相当するビットを１に設定する。このときＤＡ変換回路３の出力には１サイクル目の電圧にフルスケールの１／１６の電圧“１”を加え出力電圧Ｂは“１３”となり、比較回路１により入力電圧との比較が行われる。入力信号の電圧がＤＡ変換回路３の出力電圧Ｂは“１３”より小と判断し、リセットして０とする。ＤＡ変換回路３の出力電圧は３サイクル目終了時の状態に戻り出力電圧Ｂは“１２”となる（この変化は図示せず）。
【００２９】
以上の動作で変換を終了し、出力は１１００、出力電圧Ｂは“１２”、ビット２は“１１００”となる。しかしこの出力データのビット２には、保持回路４や比較回路１のオフセットが含まれていて、ビット１と同様の誤差を含んでおり、誤差が追加されている。この誤差を補正した出力を合わせ込み手段６で求められる。すなわち、この誤差はビット２と記憶されているビット１との差“１１００”−“１０１１”から“１”と求まる。したがってビット１から誤差“１”差し引いた値“１０１０”を、すなわちサンプリング信号のディジタルデータの正確な値１０１０を出力できる。
【００３０】
図５は本願発明に係るあわせ込み手段を例示した回路図である。すなわち、逐次近似レジスタ回路２内の出力からデータ１とデータ２を選択する信号選択手段５０と、データ１を記憶するメモリ３０と、データ２からデータ１を差し引き、誤差を求める引き算回路１０と、データ１から誤差を差し引く引き算回路２０から構成される。信号選択手段５０では、スイッチＳ３でデータ１を選択し、スイッチＳ４でデータ２を選択する。選択するタイミングは、信号選択手段５０のスイッチＳ１、スイッチＳ２と関連付ければよい。すなわちＳ１、Ｓ２がＯＮの状態のときに、それぞれＳ３、Ｓ４をＯＮ状態にしても良いし、Ｓ１がＯＦＦになる直前に、またＳ２がＯＦＦになる直前にそれぞれＯＮ状態にしても良い。この信号選択手段５０からメモリ３０にデータ１が記憶され、引き算回路１０、２０に入力される。データ２は信号選択手段５０で選択され、引き算回路１０に入力される。引き算回路１０からデータ１とデータ２の差し引きされた誤差のデータが出力される。この誤差が引き算回路２０に入力され、データ１と誤差の差し引きされたデータが出力Ｖoutされる。
【００３１】
本願の他の発明は、合わせ込み手段が、データ１のサンプリング信号の次のサンプリング信号をＡＤ変換したデータからは、データ２とデータ１との差分のデータを、ＡＤ変換したデータから差し引き出力する機能を有する逐次比較型ＡＤ変換機である。本発明では、初回のサンプリング時は上記のようにデータ１、２を変換し誤差を補正し出力し、次回のサンプリングからはデータ２の変換はしないで誤差を差し引くことのみ実施する。
【００３２】
図６にこの回路を例示した。これは、図５の引き算回路１０と２０の間にメモリ３１を設け、誤差のデータを記憶しておく回路である。初回のサンプリングで誤差を算出し、メモリ３１に記憶させた後には、信号選択手段５０でＳ３をＯＮにしておけばよい。
【００３３】
このような構成から、データ変換の時間を削減できる。また、このような構成は、逐次レジスタ回路用比較回路の誤差が入力電圧により変動しないか、あるいは変動の少ないものに適用できる。あるいは、サンプリングの回数を定めておき、その回数ごとに誤差を算出し、誤差を更新しても良い。
【００３４】
本発明は以上のような構成、および作用を有するから、コンベンショナルな回路形式でありながら、コンパレータや保持回路のオフセットを簡単に除去でき、高精度、低消費電力を実現した逐次型ＡＤ変換器とすることができる。
【符号の説明】
【００３５】
１・・・比較回路
２・・・逐次近似レジスタ回路
３・・・ＤＡ変換回路
４・・・第１の制御回路
５・・・信号選択手段
６・・・合わせ込み手段
【図１】
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【図２】
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【図５】
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【図６】
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【図３】
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【図４】
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