(57)【要約】【課題】  製造コストを削減しつつ、撮像装置の動作を高速化する。【解決手段】    撮像装置は、センサチップおよび信号処理チップを有している。センサチップは、複数の画素が２次元行列状に配置された画素アレイと、画素アレイの画素列毎に画素のアナログ信号を出力する複数のデータ出力端子により構成されるデータ出力端子群とを有している。信号処理チップは、データ出力端子群に電気的に接続されるデータ入力端子群と、データ入力端子群で受けた画素のアナログ信号を画素アレイの画素列毎にデジタル信号へ変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器の動作を制御する制御部とを有している。【選択図】    図３
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【特許請求の範囲】
【請求項１】
複数の画素が２次元行列状に配置された画素アレイと、前記画素アレイの画素列毎に前記画素のアナログ信号を出力する複数のデータ出力端子により構成されるデータ出力端子群とを備えるセンサチップと、
前記データ出力端子群に電気的に接続されるデータ入力端子群と、前記データ入力端子群で受けた前記画素のアナログ信号を前記画素アレイの画素列毎にデジタル信号へ変換する複数のＡ／Ｄ変換器と、前記複数のＡ／Ｄ変換器の動作を制御する制御部とを備える信号処理チップと、
を備えていることを特徴とする撮像装置。
【請求項２】
請求項１記載の撮像装置において、
前記センサチップは、前記画素アレイの画素列毎に設けられた複数の増幅器を備えていることを特徴とする撮像装置。
【請求項３】
請求項１または請求項２記載の撮像装置において、
前記センサチップは、複数の前記データ出力端子群を備えており、
前記データ出力端子群と同じ数の前記信号処理チップを備えていることを特徴とする撮像装置。
【請求項４】
請求項１から請求項３のいずれか１項に記載の撮像装置において、
配線パターンが形成された基板を備えており、
前記センサチップの前記データ出力端子群と、前記信号処理チップの前記データ入力端子群とは、前記配線パターンにより電気的に接続されることを特徴とする撮像装置。
【請求項５】
センサチップと、複数の信号処理チップとを備え、
前記センサチップは、
２次元行列状に配置された複数の画素と、
前記画素の信号を出力する複数のデータ出力端子によりそれぞれ構成され、前記信号処理チップの数と同じ数のデータ出力端子群とを備え、
前記各信号処理チップは、
前記データ出力端子群に電気的に接続されるデータ入力端子群と、
前記データ入力端子群で受けた前記画素の信号を処理する処理部と、
前記処理部の動作を制御する制御部とを備え、
前記複数の信号処理チップの前記制御部は、互いに同期して動作することを特徴とする撮像装置。
【請求項６】
請求項５記載の撮像装置において、
前記複数の信号処理チップの前記制御部の少なくとも１つは、前記センサチップの駆動タイミングを制御するタイミングジェネレータを有し、前記処理部の動作を制御するとともに、前記センサチップの動作を制御することを特徴とする撮像装置。
【請求項７】
請求項５記載の撮像装置において、
前記処理部は、アナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換器を備え、
前記複数の信号処理チップの前記制御部の少なくとも１つは、前記複数のＡ／Ｄ変換器の動作を制御するＡ／Ｄ変換制御回路を備えていることを特徴とする撮像装置。
【請求項８】
請求項７記載の撮像装置において、
前記複数の信号処理チップの前記制御部の少なくとも１つは、前記センサチップの駆動タイミングを制御するタイミングジェネレータを有し、前記処理部の動作を制御するとともに、前記センサチップの動作を制御することを特徴とする撮像装置。
【請求項９】
請求項８記載の撮像装置において、
前記各信号処理チップの前記制御部は、前記Ａ／Ｄ変換制御回路および前記タイミングジェネレータを備え、
前記制御部は、他の制御部の動作を制御するマスタモードと、他の制御部からの制御に基づいて動作するスレーブモードとを有していることを特徴とする撮像装置。
【請求項１０】
請求項８記載の撮像装置において、
前記信号処理チップを単体でテストするためのテスト信号を生成する簡易Ａ／Ｄ変換制御回路および簡易タイミングジェネレータを備え、
前記簡易Ａ／Ｄ変換制御回路は、前記Ａ／Ｄ変換制御回路を備えていない前記信号処理チップ内に設けられ、
前記簡易タイミングジェネレータは、前記タイミングジェネレータを備えていない前記信号処理チップ内に設けられていることを特徴とする撮像装置。
【請求項１１】
請求項５記載の撮像装置において、
互いに対をなす前記信号処理チップの一方の前記信号処理チップに設けられ、第１クロックを他方の前記信号処理チップに出力する第１同期クロック生成部と、
前記他方の信号処理チップに設けられ、前記第１クロックを受ける第２同期クロック生成部とを備え、
前記第１同期クロック生成部は、
第２クロックと第３クロックとの位相差に基づいて生成される遅延制御信号を受け、前記第１クロックを前記遅延制御信号に基づいて遅延させ、遅延させた前記第１クロックを前記第２クロックとして出力する遅延回路を備え、
前記第２同期クロック生成部は、
前記第１クロックを含む複数のクロックを受け、前記互いに対をなす信号処理チップを互いに同期させて動作させるときに、前記第１クロックを前記第３クロックとして出力するスイッチ部を備え、
前記一方の信号処理チップの前記制御部は、前記第２クロックに同期して動作し、
前記他方の信号処理チップの前記制御部は、前記第３クロックに同期して動作することを特徴とする撮像装置。
【請求項１２】
請求項１１記載の撮像装置において、
前記第１同期クロック生成部は、
前記第２クロックおよび前記第３クロックを受け、前記第２クロックと前記第３クロックとの位相差を検出する位相比較器と、
前記位相比較器により検出された位相差に基づいて前記遅延制御信号を生成し、生成した前記遅延制御信号を前記遅延回路に出力する遅延制御部とをさらに備えていることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
一般に、デジタルビデオカメラやデジタルカメラには、ＣＭＯＳ型の撮像装置やＣＣＤ型の撮像装置が搭載される。例えば、ＣＭＯＳ型の撮像装置は、被写体の像を電気信号に変換するセンサチップ、センサチップから出力された信号を処理する信号処理チップ等を有している。センサチップおよび信号処理チップは、ワイヤボンディング等により互いに接続されている。
【０００３】
センサチップは、例えば、複数の画素が２次元行列状に配置された画素アレイを有し、各画素により生成されたアナログの電気信号を信号処理チップに順次出力する。信号処理チップは、例えば、Ａ／Ｄ変換器を有し、センサチップから受けたアナログ信号をデジタル信号に順次変換する。
【０００４】
近年、Ａ／Ｄ変換器等の信号処理チップの機能をセンサチップ内に設けた撮像装置が提案されている（例えば、特許文献１）。この種のセンサチップは、例えば、画素アレイの列毎にＡ／Ｄ変換器を有している。そのため、画素アレイから出力されるアナログの画素信号をシリアル形式で信号処理チップへ出力し、デジタルデータに変換する上記従来技術に比較して、Ａ／Ｄ変換処理の高速化を図ることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４８３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ａ／Ｄ変換器等の信号処理チップの機能をセンサチップ内に設けた構成（１チップ構成）では、画素アレイ等のセンサ部の高性能化に適した製造プロセスとＡ／Ｄ変換器等の信号処理部の高速化に適した製造プロセスとが異なるため、撮像装置の製造プロセスが複雑になる。例えば、センサ部では、駆動電圧（電源電圧）を高くすることにより、ダイナミックレンジが拡大され、ノイズの影響が低減する。一方、信号処理部では、微細トランジスタを低電源電圧で動作させることにより、高速動作が実現される。したがって、高電源電圧で動作するセンサ部と低電源電圧で動作する微細トランジスタを使用した信号処理部とを１チップで製造するためには、複雑なプロセス制御が必要になり、製造プロセスが複雑になる。このため、撮像装置の製造コストが増加する。
【０００７】
なお、製造コストを削減するために、センサ部および信号処理部の一方に適した製造プロセスを用いてセンサ部および信号処理部を１チップで製造した場合、撮像装置の性能が低下する。例えば、センサ部の高性能化を優先した製造プロセスを用いた場合、信号処理部のトランジスタの微細化が不十分になり、信号処理部の面積の増加および消費電力の増加を招く。あるいは、信号処理部のトランジスタの微細化を優先した製造プロセスを用いた場合、センサ部のトランジスタ等の耐圧が低くなるため、ダイナミックレンジが狭くなる。
【０００８】
本発明の目的は、製造コストを削減しつつ、撮像装置の動作を高速化することである。
【課題を解決するための手段】
【０００９】
撮像装置は、センサチップおよび信号処理チップを有している。センサチップは、複数の画素が２次元行列状に配置された画素アレイと、画素アレイの画素列毎に画素のアナログ信号を出力する複数のデータ出力端子により構成されるデータ出力端子群とを有している。信号処理チップは、データ出力端子群に電気的に接続されるデータ入力端子群と、データ入力端子群で受けた画素のアナログ信号を画素アレイの画素列毎にデジタル信号へ変換する複数のＡ／Ｄ変換器と、複数のＡ／Ｄ変換器の動作を制御する制御部とを有している。
【発明の効果】
【００１０】
本発明によれば、製造コストを削減しつつ、撮像装置の動作を高速化できる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態における撮像装置の概要を示す図である。
【図２】図１に示した撮像装置の側面の概要を示す図である。
【図３】図１に示したセンサチップおよび信号処理チップの概要を示す図である。
【図４】図３に示した制御部の一例を示す図である。
【図５】別の実施形態における撮像装置の制御部の一例を示す図である。
【図６】別の実施形態における撮像装置の信号処理チップの一例を示す図である。
【図７】別の実施形態における撮像装置の信号処理チップの一例を示す図である。
【図８】上述した実施形態の撮像装置を用いたデジタルカメラの概要を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面を用いて説明する。図中の信号、信号線および端子は、複数のものを１つにまとめて示しているものもある。例えば、以降の説明では、センサチップ３０の駆動タイミングを制御するための複数の制御信号を、まとめて駆動制御信号ＣＮＴＰと称している。
【００１３】
図１は、本発明の一実施形態を示している。なお、図１は、光の入射面と反対側から見た撮像装置１０の概要を示している。この実施形態の撮像装置１０は、例えば、ＣＭＯＳ型の撮像装置であり、デジタルビデオカメラやデジタルカメラ等に搭載される。例えば、撮像装置１０は、配線パターンが形成されたガラス基板２０と、センサチップ３０と、複数の信号処理チップ４０（４０ａ、４０ｂ）とを有し、ＣＯＧ(Chip On Glass)構造で形成される。
【００１４】
ガラス基板２０には、センサチップ３０および複数の信号処理チップ４０ａ、４０ｂが実装されている。例えば、信号処理チップ４０ａ、４０ｂは、センサチップ３０を挟んで、図の上下に配置されている。また、ガラス基板２０には、例えば、フレキシブルプリント基板ＦＰＣが接続されている。例えば、フレキシブルプリント基板ＦＰＣおよびガラス基板２０に形成された配線を介して、撮像装置１０に信号が入出力される。
【００１５】
センサチップ３０は、例えば、図の横方向に配列された複数のデータ出力端子ＤＯＴによりそれぞれ構成された複数のデータ出力端子群ＤＯＴＧを有している。複数のデータ出力端子群ＤＯＴＧは、複数の信号処理チップ４０にそれぞれ対応して設けられる。例えば、２つの信号処理チップ４０ａ、４０ｂを有する撮像装置１０では、２つのデータ出力端子群ＤＯＴＧが、センサチップ３０の信号処理チップ４０ａ、４０ｂ側にそれぞれ配置される。このように、センサチップ３０は、信号処理チップ４０の数と同じ数のデータ出力端子群ＤＯＴＧを有している。なお、データ出力端子ＤＯＴは、センサチップ３０のガラス基板２０側に配置されるため、図１では、破線で示している。
【００１６】
各信号処理チップ４０は、例えば、図の横方向に配列された複数のデータ入力端子ＤＩＴにより構成されたデータ入力端子群ＤＩＴＧと、同期制御端子ＳＹＮＳとを有している。データ入力端子ＤＩＴおよび同期制御端子ＳＹＮＳは、信号処理チップ４０のガラス基板２０側に配置されるため、図１では、破線で示している。以下、データ出力端子ＤＯＴおよびデータ入力端子ＤＩＴ以外の端子には、信号名と同じ符号を使用する。
【００１７】
信号処理チップ４０ａ、４０ｂのデータ入力端子ＤＩＴは、センサチップ３０のデータ出力端子ＤＯＴから出力された信号（後述する図３に示す画素ＰＸの信号）を受ける。すなわち、データ入力端子群ＤＩＴＧは、データ出力端子群ＤＯＴＧに電気的に接続されている。例えば、信号処理チップ４０ａ、４０ｂのデータ入力端子群ＤＩＴＧは、ガラス基板２０に形成された配線パターン等により、センサチップ３０の２つのデータ出力端子群ＤＯＴＧにそれぞれ接続されている。
【００１８】
また、信号処理チップ４０ａ、４０ｂの同期制御端子ＳＹＮＳは、ガラス基板２０に形成された配線パターン等により、互いに接続されている。これにより、各信号処理チップ４０の同期制御端子ＳＹＮＳには、例えば、図４で説明する同期制御信号ＳＹＮＳが伝達される。なお、信号処理チップ４０ａ、４０ｂの同期制御端子ＳＹＮＳ間を接続する配線は、センサチップ３０内を通過してもよい。例えば、信号処理チップ４０ａ、４０ｂの同期制御端子ＳＹＮＳ間を接続する配線は、ガラス基板２０に形成された配線パターンおよびセンサチップ３０内に形成された配線パターンを含んで構成されてもよい。
【００１９】
図２は、図１に示した撮像装置１０の側面の概要を示している。撮像装置１０は、例えば、上述したように、ＣＯＧ構造で形成される。ガラス基板２０の取り付け基準面ＲＥＦと反対側の面には、センサチップ３０、信号処理チップ４０ａ、４０ｂおよびフレキシブルプリント基板ＦＰＣが接合されている。センサチップ３０および複数の信号処理チップ４０ａ、４０ｂは、例えば、半田やバンプ等の接合部ＣＴにより、ガラス基板２０に電気的に接続されている。例えば、接合部ＣＴのガラス基板２０側は、ガラス基板２０に形成された配線パターンに接合されている。また、例えば、接合部ＣＴのセンサチップ３０側は、センサチップ３０の端子に接合され、接合部ＣＴの信号処理チップ４０側は、信号処理チップ４０の端子に接合されている。なお、センサチップ３０には、ガラス基板２０を介して、光ＯＰＴが入射する。
【００２０】
図３は、図１に示したセンサチップ３０および信号処理チップ４０の概要を示している。なお、図３の二重丸は、センサチップ３０および信号処理チップ４０の端子の一部を示している。例えば、信号処理チップ４０ａ、４０ｂの駆動制御端子ＣＮＴＰは、図１に示したガラス基板２０に形成された配線パターン等により、センサチップ３０の２つの駆動制御端子ＣＮＴＰにそれぞれ接続されている。
【００２１】
センサチップ３０は、データ出力端子ＤＯＴ等を含む複数の端子と、画素アレイ３２と、ドライバ３４と、２つに分けて配置されたアンプアレイ３６と、バイアス回路３８とを有している。画素アレイ３２は、２次元行列状に配置された複数の画素ＰＸを有している。例えば、画素ＰＸは、入射光を光電変換して電荷を生成する光電変換部を有し、入射光に応じた電気信号を生成する。例えば、画素ＰＸにより生成される電気信号は、アナログ信号である。ドライバ３４は、信号処理チップ４０から駆動制御端子ＣＮＴＰを介して、駆動制御信号ＣＮＴＰを受ける。そして、ドライバ３４は、駆動制御信号ＣＮＴＰに基づいて、画素アレイ３２の画素ＰＸを行毎に制御する。
【００２２】
アンプアレイ３６は、例えば、画素アレイ３２を挟んで、図の上下に配置されている。例えば、２つのアンプアレイ３６の一方（図３では、上側に配置されたアンプアレイ３６）は、画素アレイ３２の奇数番目の列毎に設けられたカラムアンプＡＰを有している。また、例えば、２つのアンプアレイ３６の他方（図３では、下側に配置されたアンプアレイ３６）は、画素アレイ３２の偶数番目の列毎に設けられたカラムアンプＡＰを有している。
【００２３】
画素アレイ３２の列毎に配置されたカラムアンプＡＰは、ドライバ３４により選択された行の画素ＰＸの信号を受け、受けた信号を所定の増幅率で増幅する。そして、カラムアンプＡＰは、増幅した信号を、データ出力端子ＤＯＴを介して信号処理チップ４０に出力する。すなわち、アンプアレイ３６は、ドライバ３４により選択された行の画素ＰＸの信号を、データ出力端子ＤＯＴを介して、信号処理チップ４０に並列に出力する。例えば、画素アレイ３２の奇数番目の列の画素ＰＸの信号は、センサチップ３０における図の上側に配置された複数のデータ出力端子ＤＯＴから信号処理チップ４０ａの複数のデータ入力端子ＤＩＴに並列に出力される。また、例えば、画素アレイ３２の偶数番目の列の画素ＰＸの信号は、センサチップ３０における図の下側に配置された複数のデータ出力端子ＤＯＴから信号処理チップ４０ｂの複数のデータ入力端子ＤＩＴに並列に出力される。なお、増幅器としてのカラムアンプＡＰは、例えば、スイッチトキャパシタ回路から構成される。
【００２４】
このように、この実施形態では、１行分の画素ＰＸの信号がセンサチップ３０から信号処理チップ４０に並列に出力されるため、１行分の画素ＰＸの信号のチップ間（センサチップ３０および信号処理チップ４０間）の転送時間を短くできる。あるいは、この実施形態では、１行分の画素ＰＸの信号をセンサチップ３０から信号処理チップ４０に順次出力する構成に比べて、１画素ＰＸあたりの信号の読み出し動作、例えば、画素リセットおよびカラムアンプのリセット、フローティングディフュージョンへの電荷転送、カラムアンプの信号増幅等を低速にすることも可能になる。この場合、静定時間を十分に取ることができるので、各部の動作が安定する。
【００２５】
バイアス回路３８は、センサチップ３０の外部から基準電圧端子ＶＲ１０を介して基準電圧ＶＲ１０を受ける。そして、バイアス回路３８は、基準電圧ＶＲ１０に基づいて、画素アレイ３２、ドライバ３４およびアンプアレイ３６に供給する電源電圧等を生成する。
【００２６】
信号処理チップ４０ａ、４０ｂの構成は、この実施形態では、互いに同じである。このため、以下、信号処理チップ４０ａについて説明する。信号処理チップ４０ａは、データ入力端子ＤＩＴ等を含む複数の端子、制御部４２ａ、Ａ／Ｄ変換部４４、データバス回路４６、差動出力回路４８およびバイアス回路５０を有している。
【００２７】
制御部４２ａは、Ａ／Ｄ変換部４４およびデータバス回路４６等の動作を制御する。また、制御部４２ａは、他の制御部４２（例えば、制御部４２ｂ）の動作を制御するマスタモードと、他の制御部４２（例えば、制御部４２ｂ）からの制御に基づいて動作するスレーブモードとを有している。例えば、制御部４２ａは、信号処理チップ４０ａの外部から制御端子ＣＮＴａを介して受けた制御信号ＣＮＴａにより、マスタモードおよびスレーブモードのいずれかに設定される。
【００２８】
例えば、制御部４２ａは、マスタモードに設定された場合、センサチップ３０の駆動タイミングを制御するための駆動制御信号ＣＮＴＰを、駆動制御端子ＣＮＴＰを介してセンサチップ３０に出力する。さらに、制御部４２ａは、マスタモードの制御部４２ａの動作とスレーブモードの制御部４２ｂの動作とを互いに同期させるための同期制御信号ＳＹＮＳを、同期制御端子ＳＹＮＳを介して信号処理チップ４０ｂに出力する。すなわち、マスタモードに設定された制御部４２ａは、複数の信号処理チップ４０ａ、４０ｂの制御部４２ａ、４２ｂの動作を互いに同期させるための同期制御信号ＳＹＮＳを他の信号処理チップ４０ｂの制御部４２ｂに出力するとともに、駆動制御信号ＣＮＴＰをセンサチップ３０に出力する。
【００２９】
また、制御部４２ａは、スレーブモードに設定された場合、同期制御信号ＳＹＮＳを信号処理チップ４０ｂから同期制御端子ＳＹＮＳを介して受ける。さらに、スレーブモードの制御部４２ａは、例えば、マスタモードの制御部４２ｂからセンサチップ３０に出力された駆動制御信号ＣＮＴＰを、センサチップ３０から駆動制御端子ＣＮＴＰを介して受ける。
【００３０】
Ａ／Ｄ変換部４４は、例えば、信号処理チップ４０ａの複数のデータ入力端子ＤＩＴにそれぞれ対応して設けられた複数のＡ／Ｄ変換器ＡＤＣ（以下、カラムＡ／Ｄ変換器ＡＤＣとも称する）を有している。例えば、信号処理チップ４０ａでは、複数のカラムＡ／Ｄ変換器ＡＤＣは、画素アレイ３２の列毎に設けられた垂直信号線を介して画素アレイ３２の奇数番目の列の画素ＰＸのアナログ信号をそれぞれ受け、受けたアナログ信号をデジタル信号に変換する。そして、各Ａ／Ｄ変換器ＡＤＣは、例えば、デジタル信号に変換した画素ＰＸの信号をデータバス回路４６に差動出力する。なお、複数のカラムＡ／Ｄ変換器ＡＤＣは、制御部４２ａの制御に基づいて、並列に動作する。
【００３１】
このように、Ａ／Ｄ変換部４４は、データ入力端子群ＤＩＴＧで受けた画素ＰＸの信号を処理する処理部に含まれる。なお、この実施形態では、Ａ／Ｄ変換部４４の複数のカラムＡ／Ｄ変換器ＡＤＣが並列に動作するため、１行分の画素ＰＸのアナログ信号をデジタル信号に変換する時間を短くできる。あるいは、この実施形態では、１行分の画素ＰＸの信号をセンサチップ３０から信号処理チップ４０に順次出力する構成に比べて、Ａ／Ｄ変換器ＡＤＣ１個あたりの変換動作を低速にすることも可能である。その結果、Ａ／Ｄ変換器ＡＤＣの面積の増大や、消費電力の増大を抑えることができる。
【００３２】
データバス回路４６は、例えば、Ａ／Ｄ変換器ＡＤＣおよび差動出力回路４８間を接続するバスを有し、制御部４２ａの制御に基づいて動作する。例えば、データバス回路４６は、制御部４２ａの制御に基づいて、Ａ／Ｄ変換器ＡＤＣから差動で出力された画素ＰＸの信号を差動出力回路４８に順次転送する。また、例えば、データバス回路４６は、制御部４２ａの制御に基づいて、バスのリセット等を実施する。
【００３３】
差動出力回路４８は、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）インターフェースを用いて、低振幅差動信号を出力する。例えば、差動出力回路４８は、Ａ／Ｄ変換器ＡＤＣにより差動のデジタル信号に変換された画素ＰＸの信号をデータバス回路４６から順次受け、受けた差動信号を低振幅差動信号のデジタル画素信号Ｄａ、／Ｄａとして順次出力する。なお、差動出力回路４８は、ＬＶＤＳインターフェース以外の高速転送に対応したデジタルインターフェースを用いてもよい。ＬＶＤＳインターフェース等のデジタルインターフェースを用いることにより、信号処理チップ４０ａは、画素アレイ３２の奇数番目の列の画素ＰＸに対応するデジタル画素信号Ｄａ、／Ｄａを、デジタル画素出力端子Ｄａ、／Ｄａから外部に高速に出力できる。
【００３４】
バイアス回路５０は、信号処理チップ４０ａの外部から基準電圧端子ＶＲ２０を介して基準電圧ＶＲ２０を受ける。そして、バイアス回路５０は、基準電圧ＶＲ２０に基づいて、制御部４２ａ、Ａ／Ｄ変換部４４、データバス回路４６および差動出力回路４８に供給する電源電圧等を生成する。なお、図３では、図を見やすくするために、バイアス回路５０から制御部４２ａおよびデータバス回路４６に電圧を供給するための配線の記載を省略している。
【００３５】
信号処理チップ４０ｂの動作は、符号４０ａ、４０ｂ、４２ａ、４２ｂ、ＣＮＴａ、Ｄａ、／Ｄａを符号４０ｂ、４０ａ、４２ｂ、４２ａ、ＣＮＴｂ、Ｄｂ、／Ｄｂにそれぞれ読み替え、“奇数番目の列の画素ＰＸ”を“偶数番目の列の画素ＰＸ”に読み替えることで説明される。例えば、信号処理チップ４０ｂは、画素アレイ３２の偶数番目の列の画素ＰＸに対応するデジタル画素信号Ｄｂ、／Ｄｂを、デジタル画素出力端子Ｄｂ、／Ｄｂから外部に出力する。
【００３６】
このように、この実施形態では、複数の信号処理チップ４０（４０ａ、４０ｂ）からデジタル画素信号Ｄ、／Ｄ（“Ｄａ、／Ｄａ”、“Ｄｂ、／Ｄｂ”）が並列に出力されるため、１フレーム分のＡ／Ｄ変換処理およびデジタル画素信号Ｄ、／Ｄの転送時間を短くできる。また、この実施形態では、センサチップ３０と信号処理チップ４０とを互いに異なる製造プロセスで製造できるため、センサチップ３０および信号処理チップ４０をそれぞれの特性に適した製造プロセスで製造できる。例えば、画素アレイ３２等のセンサ部の高性能化に適した製造プロセスでセンサチップ３０を製造したときにも、Ａ／Ｄ変換器ＡＤＣ等の信号処理部の高速化に適した製造プロセスで信号処理チップ４０を製造できる。したがって、この実施形態では、撮像装置１０の製造コストを削減しつつ、撮像装置１０の動作を高速化できる。
【００３７】
なお、信号処理チップ４０は、Ａ／Ｄ変換部４４の他に、デジタル演算等を実施する信号処理回路を有してもよい。例えば、信号処理チップ４０は、複数のカラムＡ／Ｄ変換器ＡＤＣ間の変換特性のばらつきを補正する回路や固定パターンノイズを除去する回路等を有してもよい。
【００３８】
図４は、図３に示した制御部４２の一例を示している。なお、図４では、図３に示した差動出力回路４８やバイアス回路５０等の記載を省略している。制御部４２ａ、４２ｂは、互いに同じ構成であるため、制御部４２ａについて説明する。
【００３９】
制御部４２ａは、制御信号ＣＮＴａを受けるシステムコントローラＳＹＳＣＮＴと、Ａ／Ｄ変換器ＡＤＣの動作を制御するＡ／Ｄ変換制御回路ＡＤＣＣＮＴと、タイミングジェネレータＴＧとを有している。システムコントローラＳＹＳＣＮＴは、制御信号ＣＮＴａに基づいて、マスタモードおよびスレーブモードのいずれかで動作する。そして、システムコントローラＳＹＳＣＮＴは、制御信号ＣＮＴａにより設定されたモードで制御部４２ａが動作するように、制御部４２ａのＡ／Ｄ変換制御回路ＡＤＣＣＮＴおよびタイミングジェネレータＴＧを制御する。すなわち、制御部４２ａの動作は、マスタモードとスレーブモードとで異なる。
【００４０】
以下、制御部４２ａがマスタモードに設定され、制御部４２ｂがスレーブモードに設定されたものとして、制御部４２ａのタイミングジェネレータＴＧ、システムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴの動作を説明する。
【００４１】
タイミングジェネレータＴＧは、駆動制御信号ＣＮＴＰを生成し、生成した駆動制御信号ＣＮＴＰを制御部４２ｂのタイミングジェネレータＴＧおよび図３に示したセンサチップ３０のドライバ３４に出力する。また、タイミングジェネレータＴＧは、例えば、駆動制御信号ＣＮＴＰに基づくタイミング制御信号を、システムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴに出力する。
【００４２】
さらに、タイミングジェネレータＴＧは、同期制御信号ＳＹＮＳを制御部４２ｂのタイミングジェネレータＴＧに出力する。例えば、同期制御信号ＳＹＮＳは、制御信号ＣＮＴａ内のクロックを含んでいる。タイミングジェネレータＴＧは、例えば、システムコントローラＳＹＳＣＮＴを介して、制御信号ＣＮＴａ内のクロックを受ける。なお、タイミングジェネレータＴＧは、システムコントローラＳＹＳＣＮＴを介さずに、制御信号ＣＮＴａ内のクロックを受けてもよい。
【００４３】
システムコントローラＳＹＳＣＮＴは、例えば、タイミングジェネレータＴＧからのタイミング制御信号に基づいて出力制御信号ＣＮＴＯＵＴａを生成し、制御信号ＣＮＴａ内のクロックに同期して出力制御信号ＣＮＴＯＵＴａをデータバス回路４６に出力する。例えば、出力制御信号ＣＮＴＯＵＴａは、データバス回路４６の動作を制御するための信号である。なお、システムコントローラＳＹＳＣＮＴは、例えば、出力制御信号ＣＮＴＯＵＴａを用いて、図３に示した差動出力回路４８の動作を制御してもよい。
【００４４】
Ａ／Ｄ変換制御回路ＡＤＣＣＮＴは、例えば、タイミングジェネレータＴＧからのタイミング制御信号に基づいてＡ／Ｄ変換制御信号ＣＮＴＡＤＣａを生成し、制御信号ＣＮＴａ内のクロックに同期してＡ／Ｄ変換制御信号ＣＮＴＡＤＣａをＡ／Ｄ変換部４４に出力する。例えば、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴは、システムコントローラＳＹＳＣＮＴを介して、制御信号ＣＮＴａ内のクロックを受ける。なお、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴは、システムコントローラＳＹＳＣＮＴを介さずに、制御信号ＣＮＴａ内のクロックを受けてもよい。ここで、例えば、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａは、Ａ／Ｄ変換部４４の動作を制御するための信号である。
【００４５】
次に、スレーブモードに設定された制御部４２ｂのタイミングジェネレータＴＧ、システムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴの動作を説明する。
【００４６】
タイミングジェネレータＴＧは、例えば、制御信号ＣＮＴａ内のクロックを含む同期制御信号ＳＹＮＳを、制御部４２ａのタイミングジェネレータＴＧから受ける。そして、タイミングジェネレータＴＧは、同期制御信号ＳＹＮＳにより転送された制御信号ＣＮＴａ内のクロックを、システムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴに転送する。
【００４７】
また、タイミングジェネレータＴＧは、制御部４２ａのタイミングジェネレータＴＧから受けた駆動制御信号ＣＮＴＰに基づいてタイミング制御信号を生成し、生成したタイミング制御信号をシステムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴに出力する。なお、スレーブモードで動作するタイミングジェネレータＴＧは、駆動制御信号ＣＮＴＰを図３に示したセンサチップ３０に出力しない。
【００４８】
システムコントローラＳＹＳＣＮＴは、例えば、タイミングジェネレータＴＧからのタイミング制御信号に基づいて出力制御信号ＣＮＴＯＵＴｂを生成する。そして、システムコントローラＳＹＳＣＮＴは、タイミングジェネレータＴＧから受けた制御信号ＣＮＴａ内のクロックに同期して、出力制御信号ＣＮＴＯＵＴｂをデータバス回路４６に出力する。
【００４９】
Ａ／Ｄ変換制御回路ＡＤＣＣＮＴは、例えば、タイミングジェネレータＴＧからのタイミング制御信号に基づいてＡ／Ｄ変換制御信号ＣＮＴＡＤＣｂを生成する。そして、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴは、タイミングジェネレータＴＧから受けた制御信号ＣＮＴａ内のクロックに同期して、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂをＡ／Ｄ変換部４４に出力する。
【００５０】
なお、制御部４２の動作は、この例に限定されない。例えば、同期制御信号ＳＹＮＳにより転送される同期用のクロックは、制御信号ＣＮＴａ内のクロックを分周したクロックでもよいし、制御信号ＣＮＴａ内のクロックを逓倍したクロックでもよい。あるいは、同期制御信号ＳＹＮＳにより転送される同期用のクロックは、複数のクロックでもよい。例えば、出力制御信号ＣＮＴＯＵＴａを出力する際に使用されるクロックと、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａを出力する際に使用されるクロックとが互いに異なる場合、両方のクロックが同期制御信号ＳＹＮＳにより転送されてもよい。
【００５１】
このように、スレーブモードに設定された制御部４２ｂは、マスタモードに設定された制御部４２ａで使用されるクロックに同期して動作する。すなわち、制御部４２ａ、４２ｂは、互いに同期して動作する。これにより、この実施形態では、センサチップ３０および複数の信号処理チップ４０ａ、４０ｂの動作タイミングを互いに合わせることができる。この結果、この実施形態では、例えば、信号処理チップ４０ａのデジタル画素信号Ｄａ、／Ｄａと信号処理チップ４０ｂのデジタル画素信号Ｄｂ、／Ｄｂとの間で誤差が発生することを防止できる。ここで、デジタル画素信号Ｄａ、／Ｄａとデジタル画素信号Ｄｂ、／Ｄｂとの間の誤差は、例えば、Ａ／Ｄ変換部４４の動作タイミングの差およびデータバス回路４６の動作タイミングの差等に起因して発生する。
【００５２】
例えば、信号処理チップ４０ａのＡ／Ｄ変換部４４と信号処理チップ４０ｂのＡ／Ｄ変換部４４との間の動作タイミングの差は、アナログデータの取得タイミングのずれとなる可能性がある。信号処理チップ４０ａ、４０ｂ間でアナログデータの取得タイミングがずれた場合、例えば、互いに同じレベルの画素ＰＸの信号に対するＡ／Ｄ変換後のデータが信号処理チップ４０ａ、４０ｂ間で大きく異なる。なお、この実施形態では、制御部４２ａ、４２ｂが互いに同期して動作するため、信号処理チップ４０ａ、４０ｂ間でアナログデータの取得タイミングがずれることを防止できる。この結果、信号処理チップ４０ａのＡ／Ｄ変換後のデータと信号処理チップ４０ｂのＡ／Ｄ変換後のデータと間に大きな誤差が発生することを防止できる。
【００５３】
また、例えば、信号処理チップ４０ａのデータバス回路４６と信号処理チップ４０ｂのデータバス回路４６との間の動作タイミングの差は、信号処理チップ４０ａ、４０ｂのデジタル出力間（デジタル画素信号Ｄａ、／ＤａとＤｂ、／Ｄｂとの間）の位相差を大きく発生させる可能性がある。位相差が大きい場合、デジタル画素信号Ｄａ、／Ｄａ、Ｄｂ、／Ｄｂを受ける画像処理ＩＣ側のデータ取り込みの位相マージンが小さくなり、データの取りこぼし確立が高くなる。なお、この実施形態では、制御部４２ａ、４２ｂが互いに同期して動作するため、信号処理チップ４０ａ、４０ｂのデジタル出力間の位相差が大きくなることを防止できる。この結果、デジタル画素信号Ｄａ、／Ｄａ、Ｄｂ、／Ｄｂを受ける画像処理ＩＣ側のデータ取り込みの位相マージンを大きくでき、データの取りこぼし確立を低くできる。
【００５４】
なお、制御部４２ａがスレーブモードに設定され、制御部４２ｂがマスタモードに設定された場合、上述の制御部４２ａ、４２ｂの動作は、互いに逆になる。
【００５５】
以上、この実施形態では、撮像装置１０は、互いに同期して動作するセンサチップ３０および複数の信号処理チップ４０ａ、４０ｂを有している。例えば、この実施形態では、同期制御信号ＳＹＮＳを用いることにより、センサチップ３０および複数の信号処理チップ４０ａ、４０ｂの動作タイミングを互いに合わせることができる。また、この実施形態では、センサチップ３０および信号処理チップ４０をそれぞれの特性に適した製造プロセスで製造できる。このため、この実施形態では、撮像装置１０の製造コストを削減しつつ、撮像装置１０の動作を高速化できる。また、この実施形態では、信号処理チップ４０ａ、４０ｂが互いに同じ構成であるため、レイアウト設計や設計検証等の設計工数を削減できる。
【００５６】
さらに、この実施形態では、制御部４２は、制御信号ＣＮＴにより、マスタモードおよびスレーブモードのいずれかに設定される。したがって、この実施形態では、複数の制御部４２がマスタモードと同様の処理を実施する構成に比べて、撮像装置１０の消費電力を削減できる。また、例えば、製造時のテスト工程では、制御部４２をマスタモードに設定することにより、信号処理チップ４０を単体でテストできる。これにより、この実施形態では、不良品の信号処理チップ４０が図１に示したガラス基板２０に実装されることを防止できる。この結果、撮像装置１０の製造コストを削減できる。なお、センサチップ３０を単体でテストする際には、駆動制御端子ＣＮＴＰからテスト用の制御信号をセンサチップ３０に入力すればよい。あるいは、テスト用の制御信号を入力するためのテスト端子や配線をセンサチップ３０に設けてもよい。
【００５７】
また、この実施形態では、複数の信号処理チップ４０ａ、４０ｂが同期制御信号ＳＹＮＳにより互いに同期して動作する構成を説明したが、この構成に限定されない。例えば、信号処理チップ４０を２つに分けただけの構成（同期制御信号ＳＹＮＳを用いない構成）を採用してもよい。この場合、センサチップ３０および信号処理チップ４０をそれぞれの特性に適した製造プロセスで製造できる点で、上述した実施形態と同様の効果を得られる。しかしながら、複数の制御部４２が互いに異なる複数の信号処理チップ４０にそれぞれ形成される構成では、例えば、複数の制御部４２間の製造ばらつきは、複数の制御部４２が１つのチップ内に配置される構成に比べて、大きくなる傾向にある。したがって、同期制御信号ＳＹＮＳを用いない構成では、複数の信号処理チップ４０間の製造ばらつきにより、複数の信号処理チップ４０内のクロックのタイミングが互いに異なるおそれがある。そのため、複数の信号処理チップ４０間の製造ばらつきによる影響を回避する必要のあるときは、複数の信号処理チップ４０ａ、４０ｂを同期制御信号ＳＹＮＳにより互いに同期して動作させる構成が好ましい。
【００５８】
図５は、別の実施形態における撮像装置１０の制御部５２、５３の一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の撮像装置１０は、信号処理チップ４０ａ、４０ｂの構成が図１−図４で説明した実施形態と相違する。その他の構成は、図１−図４で説明した実施形態と同じである。なお、図５では、図３に示した差動出力回路４８やバイアス回路５０等の記載を省略している。
【００５９】
この実施形態の信号処理チップ４０ａは、図４に示した制御部４２ａおよび同期制御端子ＳＹＮＳの代わりに、制御部５２およびＡ／Ｄ変換制御端子ＣＮＴＡＤＣ２がそれぞれ設けられている。また、この実施形態の信号処理チップ４０ｂは、図４に示した制御部４２ｂおよび同期制御端子ＳＹＮＳの代わりに、制御部５３およびＡ／Ｄ変換制御端子ＣＮＴＡＤＣ２がそれぞれ設けられている。この実施形態の信号処理チップ４０ａ、４０ｂのその他の構成は、図１−図４で説明した実施形態と同じである。なお、制御部５２、５３は、互いに異なる構成である。したがって、信号処理チップ４０ａ、４０ｂには、互いに異なる構成の制御部５２、５３がそれぞれ設けられる。
【００６０】
先ず、信号処理チップ４０ａに設けられた制御部５２について説明する。
【００６１】
制御部５２は、例えば、制御信号ＣＮＴａを受けるシステムコントローラＳＹＳＣＮＴ２と、Ａ／Ｄ変換器ＡＤＣの動作を制御するＡ／Ｄ変換制御回路ＡＤＣＣＮＴ２と、簡易タイミングジェネレータＳＴＧとを有している。また、制御部５２は、信号処理チップ４０ａを単体でテストするためのテストモードを有している。例えば、制御部５２は、制御信号ＣＮＴａにより、テストモードに設定される。
【００６２】
簡易タイミングジェネレータＳＴＧは、制御部５３のタイミングジェネレータＴＧ２から駆動制御信号ＣＮＴＰを受ける。そして、簡易タイミングジェネレータＳＴＧは、駆動制御信号ＣＮＴＰに基づいてタイミング制御信号を生成し、生成したタイミング制御信号をシステムコントローラＳＹＳＣＮＴ２およびＡ／Ｄ変換制御回路ＡＤＣＣＮＴ２に出力する。
【００６３】
また、制御部５２がテストモードに設定された場合、簡易タイミングジェネレータＳＴＧは、例えば、Ａ／Ｄ変換器ＡＤＣおよびデータバス回路４６のテストに必要な最低限のタイミング制御信号を生成する。そして、簡易タイミングジェネレータＳＴＧは、生成したタイミング制御信号をシステムコントローラＳＹＳＣＮＴ２およびＡ／Ｄ変換制御回路ＡＤＣＣＮＴ２に出力する。
【００６４】
このように、簡易タイミングジェネレータＳＴＧは、駆動制御信号ＣＮＴＰを生成しない。このため、この実施形態では、簡易タイミングジェネレータＳＴＧの構成を、制御部５３のタイミングジェネレータＴＧ２や図４に示したタイミングジェネレータＴＧに比べて、簡易にできる。また、この実施形態では、簡易タイミングジェネレータＳＴＧが駆動制御信号ＣＮＴＰを生成しないため、信号処理チップ４０ａの消費電力を削減できる。
【００６５】
システムコントローラＳＹＳＣＮＴ２は、例えば、簡易タイミングジェネレータＳＴＧからのタイミング制御信号に基づいて出力制御信号ＣＮＴＯＵＴａを生成し、制御信号ＣＮＴａ内のクロックに同期して出力制御信号ＣＮＴＯＵＴａをデータバス回路４６に出力する。なお、システムコントローラＳＹＳＣＮＴ２は、例えば、出力制御信号ＣＮＴＯＵＴａを用いて、図３に示した差動出力回路４８の動作を制御してもよい。
【００６６】
Ａ／Ｄ変換制御回路ＡＤＣＣＮＴ２は、例えば、簡易タイミングジェネレータＳＴＧからのタイミング制御信号に基づいてＡ／Ｄ変換制御信号ＣＮＴＡＤＣａを生成し、制御信号ＣＮＴａ内のクロックに同期してＡ／Ｄ変換制御信号ＣＮＴＡＤＣａをＡ／Ｄ変換部４４に出力する。例えば、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴ２は、システムコントローラＳＹＳＣＮＴ２を介して、制御信号ＣＮＴａ内のクロックを受ける。なお、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴ２は、システムコントローラＳＹＳＣＮＴ２を介さずに、制御信号ＣＮＴａ内のクロックを受けてもよい。
【００６７】
さらに、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴ２は、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２を制御部５３の簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴに出力する。例えば、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２は、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａと、制御信号ＣＮＴａ内のクロックとを含んでいる。すなわち、上述した実施形態の同期制御信号ＳＹＮＳは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２に含まれる。
【００６８】
次に、信号処理チップ４０ｂに設けられた制御部５３について説明する。
【００６９】
制御部５３は、例えば、制御信号ＣＮＴｂを受けるシステムコントローラＳＹＳＣＮＴ３と、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴと、タイミングジェネレータＴＧ２とを有している。また、制御部５３は、信号処理チップ４０ｂを単体でテストするためのテストモードを有している。例えば、制御部５３は、制御信号ＣＮＴｂにより、テストモードに設定される。
【００７０】
タイミングジェネレータＴＧ２は、駆動制御信号ＣＮＴＰを生成し、生成した駆動制御信号ＣＮＴＰを制御部５２の簡易タイミングジェネレータＳＴＧおよび図３に示したセンサチップ３０のドライバ３４に出力する。また、タイミングジェネレータＴＧ２は、例えば、駆動制御信号ＣＮＴＰに基づくタイミング制御信号を、システムコントローラＳＹＳＣＮＴ３および簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴに出力する。
【００７１】
システムコントローラＳＹＳＣＮＴ３は、例えば、タイミングジェネレータＴＧ２からのタイミング制御信号に基づいて、出力制御信号ＣＮＴＯＵＴｂを生成する。そして、システムコントローラＳＹＳＣＮＴ３は、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送された制御信号ＣＮＴａ内のクロックに同期して、出力制御信号ＣＮＴＯＵＴｂをデータバス回路４６に出力する。例えば、システムコントローラＳＹＳＣＮＴ３は、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴを介して、制御信号ＣＮＴａ内のクロックを受ける。なお、システムコントローラＳＹＳＣＮＴ３は、制御信号ＣＮＴａ内のクロックを、タイミングジェネレータＴＧ２から受けてもよいし、Ａ／Ｄ変換制御端子ＣＮＴＡＤＣ２から受けてもよい。
【００７２】
また、制御部５３がテストモードに設定された場合、システムコントローラＳＹＳＣＮＴ３は、制御信号ＣＮＴｂ内のクロックに同期して、出力制御信号ＣＮＴＯＵＴｂをデータバス回路４６に出力する。
【００７３】
簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２を制御部５２のＡ／Ｄ変換制御回路ＡＤＣＣＮＴ２から受ける。そして、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送された制御信号ＣＮＴａ内のクロックを、システムコントローラＳＹＳＣＮＴ３に転送する。なお、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送された制御信号ＣＮＴａ内のクロックを、タイミングジェネレータＴＧ２に転送してもよい。
【００７４】
また、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送されたＡ／Ｄ変換制御信号ＣＮＴＡＤＣａに基づいて、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂを生成する。例えば、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａのタイミングをタイミングジェネレータＴＧ２からのタイミング制御信号に基づいて調整することにより、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂを生成する。そして、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送された制御信号ＣＮＴａ内のクロックに同期して、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂをＡ／Ｄ変換部４４に出力する。
【００７５】
なお、制御部５３がテストモードに設定された場合、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、例えば、Ａ／Ｄ変換器ＡＤＣのテストに必要な最低限のテスト信号を、タイミングジェネレータＴＧ２からのタイミング制御信号に基づいて生成する。そして、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、制御信号ＣＮＴｂ内のクロックに同期して、テスト信号をＡ／Ｄ変換部４４に出力する。
【００７６】
このように、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送されたＡ／Ｄ変換制御信号ＣＮＴＡＤＣａのタイミングを調整することにより、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂを生成する。これにより、この実施形態では、制御部５２のＡ／Ｄ変換制御回路ＡＤＣＣＮＴ２や図４に示したＡ／Ｄ変換制御回路ＡＤＣＣＮＴに比べて、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴの構成を簡易にでき、信号処理チップ４０ｂの消費電力を削減できる。
【００７７】
なお、制御部５２、５３の構成は、この例に限定されない。例えば、タイミングジェネレータＴＧ２が制御部５２に設けられ、簡易タイミングジェネレータＳＴＧが制御部５３に設けられてもよい。また、例えば、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴが制御部５２に設けられ、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴ２が制御部５３に設けられてもよい。あるいは、制御部５２が信号処理チップ４０ｂに設けられ、制御部５３が信号処理チップ４０ａに設けられてもよい。
【００７８】
また、制御部５２、５３の動作は、この例に限定されない。例えば、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送される同期用のクロックは、制御信号ＣＮＴａ内のクロックを分周したクロックでもよいし、制御信号ＣＮＴａ内のクロックを逓倍したクロックでもよい。あるいは、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送される同期用のクロックは、複数のクロックでもよい。例えば、出力制御信号ＣＮＴＯＵＴａを出力する際に使用されるクロックと、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａを出力する際に使用されるクロックとが互いに異なる場合、両方のクロックがＡ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送されてもよい。
【００７９】
以上、この実施形態においても、図１−図４で説明した実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡易タイミングジェネレータＳＴＧが制御部５２に設けられ、簡易Ａ／Ｄ変換制御回路ＳＡＤＣＣＮＴが制御部５３に設けられている。これにより、複数の制御部５２、５３全体の回路規模が削減される。したがって、この実施形態では、信号処理チップ４０ａ、４０ｂの回路規模を削減でき、チップ面積を小さくできる。また、この実施形態では、回路規模の削減により、撮像装置１０の消費電力を削減できる。
【００８０】
図６は、別の実施形態における撮像装置１０の信号処理チップ４０ａ、４０ｂの一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の撮像装置１０は、信号処理チップ４０ａ、４０ｂの構成が図１−図４で説明した実施形態と相違する。その他の構成は、図１−図４で説明した実施形態と同じである。なお、図６では、図３に示したＡ／Ｄ変換部４４、データバス回路４６、差動出力回路４８およびバイアス回路５０等の記載を省略している。
【００８１】
この実施形態の信号処理チップ４０は、図４に示した制御部４２および同期制御端子ＳＹＮＳの代わりに、制御部４３およびクロック端子ＣＬＫ１０がそれぞれ設けられている。さらに、この実施形態では、同期クロック生成部ＳＣＧ１０、クロック端子ＣＬＫ２０および遅延制御端子ＣＮＴＤＬが図４に示した信号処理チップ４０ａに追加され、同期クロック生成部ＳＣＧ２０およびクロック端子ＣＬＫ３０が図４に示した信号処理チップ４０ｂに追加されている。すなわち、この実施形態では、互いに対をなす信号処理チップ４０ａ、４０ｂに同期クロック生成部ＳＣＧ１０、ＳＣＧ２０がそれぞれ設けられている。この実施形態の信号処理チップ４０ａ、４０ｂのその他の構成は、図１−図４で説明した実施形態と同じである。
【００８２】
信号処理チップ４０ａは、図３に示したＡ／Ｄ変換部４４、データバス回路４６、差動出力回路４８およびバイアス回路５０の他に、同期クロック生成部ＳＣＧ１０および制御部４３ａを有している。
【００８３】
同期クロック生成部ＳＣＧ１０は、バッファ部ＢＵＦ１０、遅延回路ＤＬＣおよびバッファ部ＢＵＦ１２を有している。バッファ部ＢＵＦ１０は、例えば、制御信号ＣＮＴａ内のクロックを、信号処理チップ４０ａの外部から制御端子ＣＮＴａを介して受ける。そして、バッファ部ＢＵＦ１０は、受けたクロック（制御信号ＣＮＴａ内のクロック）をクロックＣＬＫ１０として、遅延回路ＤＬＣおよび信号処理チップ４０ｂに出力する。なお、信号処理チップ４０ａのクロック端子ＣＬＫ１０は、例えば、図１に示したガラス基板２０に形成された配線パターン等により、信号処理チップ４０ｂのクロック端子ＣＬＫ１０に接続されている。すなわち、クロック端子ＣＬＫ１０は、図１−図４で説明した実施形態の同期制御信号ＳＹＮＳに対応する。
【００８４】
遅延回路ＤＬＣは、クロックＣＬＫ１０をバッファ部ＢＵＦ１０から受けるとともに、遅延制御信号ＣＮＴＤＬを、信号処理チップ４０ａの外部から遅延制御端子ＣＮＴＤＬを介して受ける。そして、遅延回路ＤＬＣは、クロックＣＬＫ１０を遅延させた遅延クロックＤＣＬＫを、バッファ部ＢＵＦ１２に出力する。なお、遅延回路ＤＬＣは、クロックＣＬＫ１０を遅延制御信号ＣＮＴＤＬに基づく遅延量で遅延させることにより、遅延クロックＤＣＬＫを生成する。
【００８５】
バッファ部ＢＵＦ１２は、遅延回路ＤＬＣから遅延クロックＤＣＬＫを受ける。そして、バッファ部ＢＵＦ１２は、遅延クロックＤＣＬＫをクロックＣＬＫ２０として、システムコントローラＳＹＳＣＮＴ等に出力する。これにより、クロックＣＬＫ２０は、信号処理チップ４０ａの内部クロックとして、信号処理チップ４０ａ内の各部に供給される。さらに、バッファ部ＢＵＦ１２は、クロックＣＬＫ２０を、クロック端子ＣＬＫ２０を介して信号処理チップ４０ａの外部に出力する。
【００８６】
制御部４３ａは、例えば、システムコントローラＳＹＳＣＮＴ、Ａ／Ｄ変換制御回路ＡＤＣＣＮＴおよびタイミングジェネレータＴＧ３を有している。すなわち、制御部４３ａは、図４に示したタイミングジェネレータＴＧの代わりにタイミングジェネレータＴＧ３が設けられている。制御部４３ａのその他の構成は、図４に示した制御部４２ａと同じである。タイミングジェネレータＴＧ３の構成および動作は、図４で説明した同期制御信号ＳＹＮＳの転送を実施しないことを除いて、タイミングジェネレータＴＧと同じである。
【００８７】
制御部４３ａのシステムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴの動作は、同期クロック生成部ＳＣＧ１０から出力されたクロックＣＬＫ２０に同期して動作することを除いて、図４で説明した動作と同じである。例えば、制御部４３ａのシステムコントローラＳＹＳＣＮＴは、クロックＣＬＫ２０に同期して、出力制御信号ＣＮＴＯＵＴａを図４に示したデータバス回路４６に出力する。制御部４３ａのＡ／Ｄ変換制御回路ＡＤＣＣＮＴは、クロックＣＬＫ２０に同期して、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣａを図４に示したＡ／Ｄ変換部４４に出力する。
【００８８】
信号処理チップ４０ｂは、図３に示したＡ／Ｄ変換部４４、データバス回路４６、差動出力回路４８およびバイアス回路５０の他に、同期クロック生成部ＳＣＧ２０および制御部４３ｂを有している。
【００８９】
同期クロック生成部ＳＣＧ２０は、バッファ部ＢＵＦ２０、スイッチ部ＳＷおよびバッファ部ＢＵＦ２２を有している。バッファ部ＢＵＦ２０は、例えば、制御信号ＣＮＴｂ内のクロックを、信号処理チップ４０ｂの外部から制御端子ＣＮＴｂを介して受ける。そして、バッファ部ＢＵＦ２０は、受けたクロック（制御信号ＣＮＴｂ内のクロック）をクロックＣＬＫ１２として、スイッチ部ＳＷに出力する。
【００９０】
スイッチ部ＳＷは、クロックＣＬＫ１２をバッファ部ＢＵＦ２０から受けるとともに、クロックＣＬＫ１０（制御信号ＣＮＴａ内のクロック）を信号処理チップ４０ａからクロック端子ＣＬＫ１０を介して受ける。そして、スイッチ部ＳＷは、例えば、制御信号ＣＮＴｂに基づいて、クロックＣＬＫ１０、ＣＬＫ１２のいずれかをバッファ部ＢＵＦ２２に出力する。例えば、信号処理チップ４０ａ、４０ｂが互いに同期して動作するとき、スイッチ部ＳＷは、クロックＣＬＫ１０をバッファ部ＢＵＦ２２に出力する。また、例えば、信号処理チップ４０ｂが独立動作するとき、スイッチ部ＳＷは、クロックＣＬＫ１２をバッファ部ＢＵＦ２２に出力する。
【００９１】
バッファ部ＢＵＦ２２は、スイッチ部ＳＷから受けたクロックをクロックＣＬＫ３０として、システムコントローラＳＹＳＣＮＴ等に出力する。これにより、クロックＣＬＫ３０は、信号処理チップ４０ｂの内部クロックとして、信号処理チップ４０ｂ内の各部に供給される。さらに、バッファ部ＢＵＦ２２は、クロックＣＬＫ３０を、クロック端子ＣＬＫ３０を介して信号処理チップ４０ｂの外部に出力する。
【００９２】
ここで、信号処理チップ４０ａ、４０ｂの外部に出力されたクロックＣＬＫ２０、ＣＬＫ３０は、遅延回路ＤＬＣの遅延量を調整するために使用される。すなわち、クロックＣＬＫ２０、ＣＬＫ３０は、遅延制御信号ＣＮＴＤＬが示す遅延量を調整するために使用される。例えば、遅延制御信号ＣＮＴＤＬが示す遅延量は、撮像装置１０が実装されるデジタルカメラ等のＣＰＵの演算により、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差が所定の誤差範囲になるように調整される。なお、遅延制御信号ＣＮＴＤＬが示す遅延量は、ユーザにより手動で設定されてもよい。このように、この実施形態では、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差が所定の誤差範囲になるように調整されるため、信号処理チップ４０ａの動作タイミングを、信号処理チップ４０ｂの動作タイミングに精度よく合わせることができる。
【００９３】
制御部４３ｂの構成は、制御部４３ａと同じである。また、制御部４３ｂの動作は、同期クロック生成部ＳＣＧ２０から出力されたクロックＣＬＫ３０に同期して動作することを除いて、制御部４３ａの動作と同じである。例えば、制御部４３ｂのシステムコントローラＳＹＳＣＮＴは、クロックＣＬＫ３０に同期して、出力制御信号ＣＮＴＯＵＴｂを図４に示したデータバス回路４６に出力する。制御部４３ｂのＡ／Ｄ変換制御回路ＡＤＣＣＮＴは、クロックＣＬＫ３０に同期して、Ａ／Ｄ変換制御信号ＣＮＴＡＤＣｂを図４に示したＡ／Ｄ変換部４４に出力する。なお、駆動制御信号ＣＮＴＰは、例えば、制御部４３ａ、４３ｂのうちの一方のタイミングジェネレータＴＧ３から出力される。
【００９４】
なお、信号処理チップ４０ａ、４０ｂの構成は、この例に限定されない。例えば、同期クロック生成部ＳＣＧ１０、ＳＣＧ２０は、信号処理チップ４０ａ、４０ｂのシステムコントローラＳＹＳＣＮＴ内にそれぞれ設けられてもよいし、信号処理チップ４０ａ、４０ｂのタイミングジェネレータＴＧ３内にそれぞれ設けられてもよい。あるいは、同期クロック生成部ＳＣＧ１０、ＳＣＧ２０は、信号処理チップ４０ａ、４０ｂのＡ／Ｄ変換制御回路ＡＤＣＣＮＴ内にそれぞれ設けられてもよい。また、同期クロック生成部ＳＣＧ１０が信号処理チップ４０ｂに設けられ、同期クロック生成部ＳＣＧ２０が信号処理チップ４０ａに設けられてもよい。さらに、同期クロック生成部ＳＣＧ１０、ＳＣＧ２０は、図５に示した信号処理チップ４０ａ、４０ｂにそれぞれ設けられてもよい。
【００９５】
以上、この実施形態においても、図１−図４で説明した実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差が所定の誤差範囲になるように調整されるため、センサチップ３０および複数の信号処理チップ４０ａ、４０ｂの動作タイミングを互いに精度よく合わせることができる。
【００９６】
図７は、別の実施形態における撮像装置１０の信号処理チップ４０ａ、４０ｂの一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の撮像装置１０は、信号処理チップ４０ａの構成が図６で説明した実施形態と相違する。その他の構成は、図６で説明した実施形態と同じである。なお、図７では、図３に示したＡ／Ｄ変換部４４、データバス回路４６、差動出力回路４８およびバイアス回路５０等の記載を省略している。
【００９７】
この実施形態の信号処理チップ４０ａは、図６に示した同期クロック生成部ＳＣＧ１０の代わりに同期クロック生成部ＳＣＧ１２が設けられている。さらに、この実施形態では、クロック端子ＣＬＫ３０が図６に示した信号処理チップ４０ａに追加され、クロック端子ＣＬＫ２０および遅延制御端子ＣＮＴＤＬが図６に示した信号処理チップ４０ａから省かれている。この実施形態の信号処理チップ４０ａのその他の構成は、図６で説明した実施形態と同じである。なお、信号処理チップ４０ａのクロック端子ＣＬＫ３０は、例えば、図１に示したガラス基板２０に形成された配線パターン等により、信号処理チップ４０ｂのクロック端子ＣＬＫ３０に接続されている。
【００９８】
同期クロック生成部ＳＣＧ１２は、バッファ部ＢＵＦ１０、遅延回路ＤＬＣ、バッファ部ＢＵＦ１２、位相比較器ＰＨＣ、積分回路ＩＮＴＣおよび減衰器ＡＴＴを有している。すなわち、同期クロック生成部ＳＣＧ１２は、位相比較器ＰＨＣ、積分回路ＩＮＴＣおよび減衰器ＡＴＴが同期クロック生成部ＳＣＧ１０に追加されている。バッファ部ＢＵＦ１０、遅延回路ＤＬＣおよびバッファ部ＢＵＦ１２の動作は、図６で説明した同期クロック生成部ＳＣＧ１０のバッファ部ＢＵＦ１０、遅延回路ＤＬＣおよびバッファ部ＢＵＦ１２の動作と同じである。
【００９９】
位相比較器ＰＨＣは、クロックＣＬＫ２０（信号処理チップ４０ａの内部クロック）をバッファ部ＢＵＦ１２から受けるとともに、クロックＣＬＫ３０（信号処理チップ４０ｂの内部クロック）を信号処理チップ４０ｂからクロック端子ＣＬＫ３０を介して受ける。そして、位相比較器ＰＨＣは、クロックＣＬＫ２０の位相とクロックＣＬＫ３０の位相とを互いに比較することにより、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差を検出する。例えば、位相比較器ＰＨＣは、検出した位相差を積分回路ＩＮＴＣに出力する。
【０１００】
積分回路ＩＮＴＣは、位相比較器ＰＨＣから受けた位相差を示す信号を積分することにより、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差の平均を算出する。そして、積分回路ＩＮＴＣは、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差の平均を示す信号を、減衰器ＡＴＴに出力する。
【０１０１】
減衰器ＡＴＴは、積分回路ＩＮＴＣから受けた信号（クロックＣＬＫ２０とクロックＣＬＫ３０との位相差の平均を示す信号）に基づいて、遅延制御信号ＣＮＴＤＬを生成する。そして、減衰器ＡＴＴは、生成した遅延制御信号ＣＮＴＤＬを遅延回路ＤＬＣに出力する。このように、積分回路ＩＮＴＣおよび減衰器ＡＴＴは、位相比較器ＰＨＣにより検出された位相差に基づいて遅延制御信号ＣＮＴＤＬを生成する遅延制御部として機能する。
【０１０２】
例えば、遅延回路ＤＬＣの初期の遅延量が“０”に設定されているとき、減衰器ＡＴＴは、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差の平均の半分に相当する遅延量を、遅延制御信号ＣＮＴＤＬが示す遅延量に設定する。これにより、遅延回路ＤＬＣの遅延量は、信号処理チップ４０ａ、４０ｂ間を往復したクロックＣＬＫ１０の遅延量の半分の遅延量に設定される。
【０１０３】
すなわち、遅延制御信号ＣＮＴＤＬにより設定される遅延回路ＤＬＣの遅延量は、信号処理チップ４０ａから信号処理チップ４０ｂにクロックＣＬＫ１０が伝達されるまでの遅延量（以下、信号処理チップ４０ａ、４０ｂ間の遅延量とも称する）に調整される。これにより、バッファ部ＢＵＦ１０から出力されたクロックＣＬＫ１０に対するクロックＣＬＫ２０の遅延量は、バッファ部ＢＵＦ１０から出力されたクロックＣＬＫ１０に対するクロックＣＬＫ３０の遅延量と同じになる。この結果、この実施形態では、信号処理チップ４０ａの動作タイミングを、信号処理チップ４０ｂの動作タイミングに精度よく自動的に合わせることができる。
【０１０４】
なお、例えば、位相比較器ＰＨＣが位相差を検出する際に、遅延回路ＤＬＣに既に遅延量が設定されている場合、信号処理チップ４０ａ、４０ｂ間の遅延量は、以下の演算により算出される。例えば、信号処理チップ４０ａ、４０ｂ間の遅延量は、クロックＣＬＫ２０とクロックＣＬＫ３０との位相差の平均の半分に相当する遅延量と、遅延回路ＤＬＣに既に設定された遅延量の半分の遅延量とを加算することにより算出される。この演算は、減衰器ＡＴＴ内で実施されてもよいし、遅延回路ＤＬＣ内で実施されてもよい。
【０１０５】
ここで、例えば、遅延回路ＤＬＣの遅延量が信号処理チップ４０ａ、４０ｂ間の遅延量に設定された後、位相比較器ＰＨＣ、積分回路ＩＮＴＣおよび減衰器ＡＴＴの動作は、停止してもよい。この場合、信号処理チップ４０ａの消費電力を削減できる。なお、例えば、信号処理チップ４０ａが独立動作するとき、遅延回路ＤＬＣは、予め設定された遅延量で動作する。この場合にも、位相比較器ＰＨＣ、積分回路ＩＮＴＣおよび減衰器ＡＴＴの動作は、停止してもよい。
【０１０６】
なお、信号処理チップ４０ａ、４０ｂの構成は、この例に限定されない。例えば、同期クロック生成部ＳＣＧ１２、ＳＣＧ２０は、信号処理チップ４０ａ、４０ｂのシステムコントローラＳＹＳＣＮＴ内にそれぞれ設けられてもよいし、信号処理チップ４０ａ、４０ｂのタイミングジェネレータＴＧ３内にそれぞれ設けられてもよい。あるいは、同期クロック生成部ＳＣＧ１２、ＳＣＧ２０は、信号処理チップ４０ａ、４０ｂのＡ／Ｄ変換制御回路ＡＤＣＣＮＴ内にそれぞれ設けられてもよい。また、同期クロック生成部ＳＣＧ１２が信号処理チップ４０ｂに設けられ、同期クロック生成部ＳＣＧ２０が信号処理チップ４０ａに設けられてもよい。さらに、同期クロック生成部ＳＣＧ１２、ＳＣＧ２０は、図５に示した信号処理チップ４０ａ、４０ｂにそれぞれ設けられてもよい。
【０１０７】
以上、この実施形態においても、図１−図４で説明した実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロックＣＬＫ２０の位相とクロックＣＬＫ３０の位相とが互いに同じになるように自動的に調整されるため、センサチップ３０および複数の信号処理チップ４０ａ、４０ｂの動作タイミングを互いに精度よく合わせることができる。
【０１０８】
図８は、上述した実施形態の撮像装置１０を用いたデジタルカメラ１００の概要を示している。デジタルカメラ１００は、例えば、撮像装置１０、撮影レンズ１１０、ＣＰＵ１２０、バッファ部１３０、画像処理部１４０、記憶媒体１５０、モニタ１６０および操作部１７０を有している。撮像装置１０、ＣＰＵ１２０、バッファ部１３０、画像処理部１４０、記憶媒体１５０およびモニタ１６０は、例えば、バスＢＵＳに接続されている。
【０１０９】
撮影レンズ１１０は、被写体の像を撮像装置１０の受光面に結像する。ＣＰＵ１２０は、例えば、マイクロプロセッサであり、図示しないプログラムに基づいて、撮像装置１０の動作や撮影レンズ１１０等の動作を制御する。例えば、ＣＰＵ１２０は、オートフォーカス制御、絞り制御、撮像装置１０への露光制御および画像データの記録等を実施する。
【０１１０】
バッファ部１３０は、例えば、ＤＲＡＭ（Dynamic RAM）やＳＲＡＭ（Static RAM）等で形成された内蔵メモリであり、撮像装置１０により撮影された画像の画像データ等を一時的に記憶する。画像処理部１４０は、例えば、バッファ部１３０に記憶された画像データに対して、色補間処理、ホワイトバランス処理、輪郭補償処理、ガンマ処理、ノイズリダクション処理等の画像処理を実施する。
【０１１１】
記憶媒体１５０は、撮影された画像の画像データ等を記憶する。モニタ１６０は、例えば、液晶ディスプレイであり、撮影された画像、記憶媒体１５０に記憶された画像およびメニュー画面等を表示する。操作部１７０は、レリーズボタンおよびその他の各種スイッチを有し、デジタルカメラ１００を動作させるために、ユーザにより操作される。
【０１１２】
なお、上述した実施形態では、Ａ／Ｄ変換器ＡＤＣが列毎に設けられる例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、Ａ／Ｄ変換器ＡＤＣは、１列に２つ設けられてもよい。この場合、Ａ／Ｄ変換器ＡＤＣのインタリーブ動作を実現でき、例えば、２行分の画素ＰＸのアナログ信号をデジタル信号に変換する時間を短くできる。あるいは、Ａ／Ｄ変換器ＡＤＣ１個あたりの変換動作を低速にできる。この場合にも、上述した実施形態と同様の効果を得ることができる。
【０１１３】
上述した実施形態では、信号処理チップ４０ａが画素アレイ３２の奇数番目の列の画素ＰＸの信号を受ける例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、信号処理チップ４０ａは、画素アレイ３２の偶数番目の列の画素ＰＸの信号を受けてもよい。この場合、例えば、信号処理チップ４０ｂは、画素アレイ３２の奇数番目の列の画素ＰＸの信号を受ける。あるいは、例えば、画素アレイ３２の画素ＰＸがベイヤー配列の場合、緑の入射光に対応する画素ＰＸの信号を信号処理チップ４０ａが受け、赤の入射光に対応する画素ＰＸの信号および青の入射光に対応する画素ＰＸの信号を信号処理チップ４０ｂが受けてもよい。この場合、例えば、カラムアンプＡＰの入力側の接続先を行毎に切り替えるスイッチ等がアンプアレイ３６に設けられる。この場合にも、上述した実施形態と同様の効果を得ることができる。
【０１１４】
上述した実施形態では、制御信号ＣＮＴ内のクロックに基づくクロックが同期用のクロックに使用される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、信号処理チップ４０が発振器を有する構成では、同期制御信号ＳＹＮＳにより転送される同期用のクロックは、信号処理チップ４０ａの発振器のクロックに基づくクロックでもよい。この場合、制御部４２ａ、４２ｂは、信号処理チップ４０ａの発振器のクロックに基づくクロックに同期して動作する。同様に、図５に示したＡ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送される同期用のクロックは、信号処理チップ４０ａの発振器のクロックに基づくクロックでもよい。また、図６および図７に示したクロックＣＬＫ１は、信号処理チップ４０ａの発振器のクロックに基づくクロックでもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
【０１１５】
上述した図１−図４で説明した実施形態では、マスタモードおよびスレーブモードの設定が制御部４２毎に実施される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、マスタモードおよびスレーブモードの設定は、制御部４２のタイミングジェネレータＴＧ、システムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴ毎に実施されてもよい。この場合にも、上述した図１−図４で説明した実施形態と同様の効果を得ることができる。
【０１１６】
上述した図１−図４で説明した実施形態では、スレーブモードに設定された制御部４２ｂのタイミングジェネレータＴＧが制御部４２ａのタイミングジェネレータＴＧから受けた駆動制御信号ＣＮＴＰに基づいてタイミング制御信号を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、スレーブモードに設定された制御部４２ｂのタイミングジェネレータＴＧは、マスタモードに設定されたときの処理と同様の処理により、タイミング制御信号を生成してもよい。この場合、スレーブモードに設定された制御部４２ｂは、駆動制御信号ＣＮＴＰを制御部４２ａから受けなくてもよい。この場合にも、制御部４２ｂのシステムコントローラＳＹＳＣＮＴおよびＡ／Ｄ変換制御回路ＡＤＣＣＮＴは、制御信号ＣＮＴａ内のクロックに同期して動作する。したがって、この場合にも、上述した図１−図４で説明した実施形態と同様の効果を得ることができる。
【０１１７】
上述した図１−図４で説明した実施形態では、同期制御信号ＳＹＮＳが信号処理チップ４０ａ、４０ｂのタイミングジェネレータＴＧ間で転送される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、同期制御信号ＳＹＮＳは、信号処理チップ４０ａ、４０ｂのシステムコントローラＳＹＳＣＮＴ間で転送されてもよいし、信号処理チップ４０ａ、４０ｂのＡ／Ｄ変換制御回路ＡＤＣＣＮＴ間で転送されてもよい。この場合にも、上述した図１−図４で説明した実施形態と同様の効果を得ることができる。
【０１１８】
上述した図５で説明した実施形態では、同期用のクロックがＡ／Ｄ変換制御信号ＣＮＴＡＤＣ２により転送される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、同期用のクロックは、図４に示した同期制御信号ＳＹＮＳにより、簡易タイミングジェネレータＳＴＧとタイミングジェネレータＴＧ２との間で転送されてもよいし、システムコントローラＳＹＳＣＮＴ２とシステムコントローラＳＹＳＣＮＴ３との間で転送されてもよい。この場合にも、上述した図５で説明した実施形態と同様の効果を得ることができる。
【０１１９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１２０】
撮像装置に利用できる。
【符号の説明】
【０１２１】
１０‥撮像装置；２０‥ガラス基板；３０‥センサチップ；３２‥画素アレイ；３４‥ドライバ；３６‥アンプアレイ；３８‥バイアス回路；４０‥信号処理チップ；４２、４３、５２、５３‥制御部；４４‥Ａ／Ｄ変換部；４６‥データバス回路；４８‥差動出力回路；５０‥バイアス回路；ＡＤＣＣＮＴ、ＡＤＣＣＮＴ２‥Ａ／Ｄ変換制御回路；ＡＰ‥カラムアンプ；ＡＴＴ‥減衰器；ＢＵＦ１０、ＢＵＦ１２、ＢＵＦ２０、ＢＵＦ２２‥バッファ部；ＣＮＴ‥制御信号；ＣＮＴＡＤＣ、ＣＮＴＡＤＣ２‥Ａ／Ｄ変換制御信号；ＣＮＴＯＵＴ‥出力制御信号；ＣＮＴＰ‥駆動制御信号；ＣＴ‥接合部；Ｄ‥デジタル画素信号；ＤＩＴ‥データ入力端子；ＤＩＴＧ‥データ入力端子群；ＤＬＣ‥遅延回路；ＤＯＴ‥データ出力端子；ＤＯＴＧ‥データ出力端子群；ＦＰＣ‥フレキシブルプリント基板；ＩＮＴＣ‥積分回路；ＯＰＴ‥光；ＰＨＣ‥位相比較器；ＰＸ‥画素；ＲＥＦ‥取り付け基準面；ＳＡＤＣＣＮＴ‥簡易Ａ／Ｄ変換制御回路；ＳＣＧ１０、ＳＣＧ１２、ＳＣＧ２０‥同期クロック生成部；ＳＴＧ‥簡易タイミングジェネレータ；ＳＷ‥スイッチ部；ＳＹＮＳ‥同期制御信号；ＳＹＳＣＮＴ、ＳＹＳＣＮＴ２、ＳＹＳＣＮＴ３‥システムコントローラ；ＴＧ、ＴＧ２、ＴＧ３‥タイミングジェネレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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