(57)【要約】【課題】  インターポーザと半導体チップとのバンプ接合部、及び、インターポーザとマザーボードとの半田ボール接合部の接合寿命を向上させるとともに、半導体パッケージの外部接続電極に接続する回路導体の断線を無くして該半導体パッケージの寿命を向上させることが可能なインターポーザ、該インターポーザの製造方法、該インターポーザと半導体チップとをフリップチップ接合させた半導体パッケージ、及び該半導体パッケージの製造方法を提供する。【解決手段】  インターポーザ１は、絶縁層７、外部接続電極６、配線パターン１１、及びビア１２を備えている。外部接続電極６との接合部におけるビア１２の直径をｄと、外部接続電極６の直径をＤとの比をｄ／Ｄ＝Ａとし、絶縁層７の弾性率をＥとしたとき、2012049481.tif 000011を満たしている。また、外部接続電極６は、ビア１２を介してのみ配線パターン１１と電気的に接続する。【選択図】  図１
2012049481.tif 000002
【特許請求の範囲】
【請求項１】
所定の厚みを有した絶縁層と、
前記絶縁層の所定位置に厚み方向に貫通する孔と、前記孔の内側の側面及び底面に設けられた導電性の層と、を有するビアと、
前記ビアと電気的に接続されるように前記ビアの前記導電性の層の外側の底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、
前記絶縁層における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、
前記配線パターンの前記絶縁層側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、
を備え、
前記外部接続電極は、前記ビアを介してのみ前記配線パターンと電気的に接続し、
前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000008
の関係式を満たすことを特徴とするインターポーザ。
【請求項２】
前記絶縁層は、前記外部接続電極における前記ビアとの接合部以外の前記一方の面と、前記外部接続電極の側面とを覆い、かつ、当該絶縁層の前記配線パターン側と反対の面と、前記外部接続電極の前記他方の面とが、略同一平面になるように形成されていることを特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記絶縁層は、前記外部接続電極における前記ビアとの接合部以外の前記一方の面を覆い、かつ、当該絶縁層の前記配線パターン側と反対の面と、前記外部接続電極の前記一方の面とが、略同一平面になるように形成されていることを特徴とする請求項１に記載のインターポーザ。
【請求項４】
前記外部接続電極の前記他方の面の外周部、及び、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストが設けられていることを特徴とする請求項２に記載のインターポーザ。
【請求項５】
開口部を有し、前記開口部が前記外部接続電極の側面よりも外側となるように、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストが設けられていることを特徴とする請求項３に記載のインターポーザ。
【請求項６】
前記外部接続電極側の面に、キャリア層が更に設けられていることを特徴とする請求項２に記載のインターポーザ。
【請求項７】
前記キャリア層は、４２アロイからなることを特徴とする請求項６に記載のインターポーザ。
【請求項８】
前記絶縁層は、ヤング率が１．０ＧＰａ未満であることを特徴とする請求項１乃至７のいずれか１項に記載のインターポーザ。
【請求項９】
前記ビアの内部を埋め、かつ、前記配線パターンの前記絶縁層側と反対の面と前記絶縁層の前記配線パターン側の面の前記配線パターンの無い位置と前記半導体チップ接続電極とを覆うように、接着剤層が設けられていることを特徴とする請求項１乃至８に記載のインターポーザ。
【請求項１０】
インターポーザと電気的に接続するための基板接続電極を有する半導体チップと、前記インターポーザとが接合して形成された半導体パッケージであって、
前記インターポーザは、請求項１乃至９のいずれか１項に記載のインターポーザであることを特徴とする半導体パッケージ。
【請求項１１】
前記インターポーザの前記外部接続電極の前記他方の面に半田ボールが接合されていることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
（ａ１）キャリア層の表面の所定位置に、外部電極と接続するための外部接続電極を、剥離層を介して形成する工程と、
（ｂ）前記キャリア層の表面の前記外部接続電極の無い位置及び前記外部接続電極の表面に、絶縁層を形成する工程と、
（ｃ）前記工程（ｂ）によって形成された前記絶縁層に、前記絶縁層の前記キャリア層側と反対の表面から前記絶縁層を貫通し、かつ、前記外部接続電極が底面となる、ビアを形成するための孔を、
前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000009
の関係式を満たすように形成する工程と、
（ｄ）前記絶縁層の前記キャリア層側とは反対の表面、前記工程（ｃ）によって形成された前記孔の側面、及び前記孔の底面に金属下地層を形成した後に、前記金属下地層の表面に電気めっきにより金属層を形成し、所定箇所の前記金属下地層及び前記金属層を除去して前記絶縁層の前記キャリア層側とは反対の表面に配線パターンを形成するとともに、前記外部接続電極と前記配線パターンとを電気的に接続するビアを形成する工程と、
（ｅ）前記配線パターンの表面の所定位置に、半導体チップと電気的に接続する半導体チップ接続電極を形成する工程と、
を備えていることを特徴とするインターポーザの製造方法。
【請求項１３】
（ｆ）前記キャリア層を除去する工程を、前記工程（ｅ）の後に備えていることを特徴とする請求項１２に記載のインターポーザの製造方法。
【請求項１４】
（ｈ１）前記外部接続電極の前記ビア側と反対の面の外周部、及び、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストを形成する工程を、前記工程（ｆ）の後に備えていることを特徴とする請求項１３に記載のインターポーザの製造方法。
【請求項１５】
（ａ２）キャリア層の表面に、外部接続電極を形成するための電極用金属層を、剥離層を介して形成する工程と、
（ｂ）前記電極用金属層の表面に、絶縁層を形成する工程と、
（ｃ）前記工程（ｂ）によって形成された前記絶縁層の所定位置に、前記絶縁層の前記キャリア層側とは反対の表面から前記絶縁層を貫通し、かつ、前記キャリア層が底面となる、ビアを形成するための孔を形成する工程と、
（ｄ）前記絶縁層の前記キャリア層側とは反対の表面、前記工程（ｃ）によって形成された前記孔の側面、及び前記孔の底面に金属下地層を形成した後に、前記金属下地層の表面に電気めっきにより金属層を形成し、所定箇所の前記金属下地層及び前記金属層を除去して前記絶縁層の前記キャリア層側とは反対の表面に配線パターンを形成するとともにビアを形成する工程と、
（ｅ）前記配線パターンの表面の所定位置に、半導体チップと電気的に接続する半導体チップ接続電極を形成する工程と、
（ｆ）前記キャリア層を除去する工程と、
（ｇ）前記電極用金属層の所定位置を除去することにより、前記ビアの外側の底面の全面と接続する一方の面と、外部電極と接続可能な他方の面を有する外部接続電極を、
前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000010
の関係式を満たすように形成する工程と、
を備えていることを特徴とするインターポーザの製造方法。
【請求項１６】
（ｈ２）開口部を有したソルダーレジストを、前記開口部が前記外部接続電極の側面よりも外側となるように形成する工程を、前記工程（ｇ）の後に備えていることを特徴とする請求項１５に記載のインターポーザの製造方法。
【請求項１７】
（ｉ）前記ビアの内部を埋め、かつ、前記配線パターンの前記絶縁層側と反対の面と前記絶縁層の前記配線パターン側の面の前記配線パターンの無い位置と前記半導体チップ接続電極とを覆うように、接着剤層を形成する工程を備えていることを特徴とする請求項１２乃至１６のいずれか１項に記載のインターポーザの製造方法。
【請求項１８】
インターポーザと電気的に接続するための基板接続電極を有する半導体チップと、前記インターポーザとを接合して形成する半導体パッケージの製造方法であって、
（ｊ）前記半導体チップと、請求項１２乃至１７のいずれか１項に記載のインターポーザの製造方法によって製造された前記インターポーザとを接合する工程を備えていることを特徴とする半導体パッケージの製造方法。
【請求項１９】
（ｋ）前記インターポーザがキャリア層を有するとき、前記キャリア層を除去する工程と、
（ｌ）前記インターポーザの外部接続電極のビア側と反対の面に半田ボールを接合する工程と、
を備えていることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザ、インターポーザの製造方法、インターポーザに半導体チップを搭載した半導体パッケージ、及び半導体パッケージの製造方法に関する。特に、半導体チップの電極とインターポーザの電極とを金属バンプを介して直接接合するフリップチップ構造の半導体パッケージにおいて、そのサイズが、半導体チップに近いＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）と呼ばれる半導体パッケージ、該半導体パッケージを構成するインターポーザ、半導体パッケージの製造方法、及び、インターポーザの製造方法に関するものである。
【背景技術】
【０００２】
半導体チップの電極とインターポーザの電極とを金属バンプを介して直接接合するフリップチップ構造の半導体パッケージにおいては、半導体チップの能動面側に配線パターンを有したインターポーザが設けられ、該インターポーザに複数の外部電極が形成されているものがある。
【０００３】
半導体パッケージを実装したマザーボードにおいて、半導体パッケージとマザーボードとの間の線膨張係数の違いにより、半導体パッケージを構成するインターポーザの外部電極とマザーボードの電極との間を接合する半田ボール接合部に加わる熱応力によって、半田ボールの表面にクラックが発生することがあった。このクラックの発生を防止するために、半導体チップの能動面とインターポーザとの間に樹脂を注入することによって緩和させる技術が知られている（（例えば、特許文献１乃至特許文献１０を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２５０５４９号公報
【特許文献２】特開平８−２０３９０６号公報
【特許文献３】特開平１−１９６８５６号公報
【特許文献４】特開平６−６９２１１号公報
【特許文献５】特開平４−１０４２９号公報
【特許文献６】特開平３−２００４１号公報
【特許文献７】特開平４−７４４２７号公報
【特許文献８】特開平２−１０９３５８号公報
【特許文献９】特開昭６４−１２５７号公報
【特許文献１０】特開昭６３−２２９８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような半導体チップの能動面とインターポーザとの間に樹脂を注入した、半導体チップとインターポーザとがフリップチップ接合された従来の半導体パッケージにおいて、半田ボール接合部に加わる熱応力を緩和させるために、樹脂の弾性率（縦弾性率）を小さくすると、インターポーザと半導体チップとのバンプ接合部に熱応力が作用して、バンプ接合部の十分な接合信頼性が確保できないという問題があった。即ち、バンプ接合部の接合信頼性と半田ボール接合部の接合信頼性とはトレードオフの関係にあった。
【０００６】
そこで、本発明は、以上のような問題点を解決するためになされたもので、インターポーザと半導体チップとのバンプ接合部、及び、インターポーザとマザーボードとの半田ボール接合部の接合寿命を向上させるとともに、半導体パッケージの外部接続電極に接続する回路導体の断線を無くして該半導体パッケージの寿命を向上させることが可能なインターポーザ、該インターポーザの製造方法、該インターポーザと半導体チップとをフリップチップ接合させた半導体パッケージ、及び該半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した従来の問題点を解決すべく下記の発明を提供する。
本発明の第１の態様にかかるインターポーザは、所定の厚みを有した絶縁層と、前記絶縁層の所定位置に厚み方向に貫通する孔と、前記孔の内側の側面及び底面に設けられた導電性の層と、を有するビアと、前記ビアと電気的に接続されるように前記ビアの前記導電性の層の外側の底面の全面に一方の面が接続され、他方の面が外部電極に接続可能とされた外部接続電極と、前記絶縁層における前記ビアの開口側の表面に形成された、前記ビアと電気的に接続された配線パターンと、前記配線パターンの前記絶縁層側とは反対の面の所定位置に形成された、半導体チップと電気的に接続するための半導体チップ接続電極と、を備え、前記外部接続電極は、前記ビアを介してのみ前記配線パターンと電気的に接続し、前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000003
の関係式を満たすことを特徴とする。
尚、ビアの導電性の層が設けられている孔の底面とは、孔の開口端を外周とする該孔を塞ぐ平面のことである。
【０００８】
本発明の第２の態様にかかるインターポーザは、上記の本発明の第１の態様にかかるインターポーザにおいて、前記絶縁層は、前記外部接続電極における前記ビアとの接合部以外の前記一方の面と、前記外部接続電極の側面とを覆い、かつ、当該絶縁層の前記配線パターン側と反対の面と、前記外部接続電極の前記他方の面とが、略同一平面になるように形成されていることを特徴とする。
【０００９】
本発明の第３の態様にかかるインターポーザは、上記の本発明の第１の態様にかかるインターポーザにおいて、前記絶縁層は、前記外部接続電極における前記ビアとの接合部以外の前記一方の面を覆い、かつ、当該絶縁層の前記配線パターン側と反対の面と、前記外部接続電極の前記一方の面とが、略同一平面になるように形成されていることを特徴とする。
【００１０】
本発明の第４の態様にかかるインターポーザは、上記の本発明の第２の態様にかかるインターポーザにおいて、前記外部接続電極の前記他方の面の外周部、及び、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストが設けられていることを特徴とする。
【００１１】
本発明の第５の態様にかかるインターポーザは、上記の本発明の第３の態様にかかるインターポーザにおいて、開口部を有し、前記開口部が前記外部接続電極の側面よりも外側となるように、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストが設けられていることを特徴とする。
【００１２】
本発明の第６の態様にかかるインターポーザは、上記の本発明の第２の態様にかかるインターポーザにおいて、前記外部接続電極側の面に、キャリア層が更に設けられていることを特徴とする。
【００１３】
本発明の第７の態様にかかるインターポーザは、上記の本発明の第６の態様にかかるインターポーザにおいて、前記キャリア層は、４２アロイからなることを特徴とする。
【００１４】
本発明の第８の態様にかかるインターポーザは、上記の本発明の第１乃至７のいずれか１つの態様にかかるインターポーザにおいて、前記絶縁層は、ヤング率が１．０ＧＰａ未満であることを特徴とする。
【００１５】
本発明の第９の態様にかかるインターポーザは、上記の本発明の第１乃至８のいずれか１つの態様にかかるインターポーザにおいて、前記ビアの内部を埋め、かつ、前記配線パターンの前記絶縁層側と反対の面と前記絶縁層の前記配線パターン側の面の前記配線パターンの無い位置と前記半導体チップ接続電極とを覆うように、接着剤層が設けられていることを特徴とする。
【００１６】
本発明の第１の態様にかかる半導体パッケージは、インターポーザと電気的に接続するための基板接続電極を有する半導体チップと、前記インターポーザとが接合して形成された半導体パッケージであって、前記インターポーザは、上記の本発明の第１乃至９のいずれか１つの態様にかかるインターポーザであることを特徴とする。
【００１７】
本発明の第２の態様にかかる半導体パッケージは、上記の本発明の第１の態様にかかる半導体パッケージにおいて、前記インターポーザの前記外部接続電極の前記他方の面に半田ボールが接合されていることを特徴とする。
【００１８】
本発明の第１の態様にかかるインターポーザの製造方法は、（ａ１）キャリア層の表面の所定位置に、外部電極と接続するための外部接続電極を、剥離層を介して形成する工程と、（ｂ）前記キャリア層の表面の前記外部接続電極の無い位置及び前記外部接続電極の表面に、絶縁層を形成する工程と、（ｃ）前記工程（ｂ）によって形成された前記絶縁層に、前記絶縁層の前記キャリア層側と反対の表面から前記絶縁層を貫通し、かつ、前記外部接続電極が底面となる、ビアを形成するための孔を、前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000004
の関係式を満たすように形成する工程と、（ｄ）前記絶縁層の前記キャリア層側とは反対の表面、前記工程（ｃ）によって形成された前記孔の側面、及び前記孔の底面に金属下地層を形成した後に、前記金属下地層の表面に電気めっきにより金属層を形成し、所定箇所の前記金属下地層及び前記金属層を除去して前記絶縁層の前記キャリア層側とは反対の表面に配線パターンを形成するとともに、前記外部接続電極と前記配線パターンとを電気的に接続するビアを形成する工程と、（ｅ）前記配線パターンの表面の所定位置に、半導体チップと電気的に接続する半導体チップ接続電極を形成する工程と、を備えていることを特徴とする。
【００１９】
本発明の第２の態様にかかるインターポーザの製造方法は、上記の本発明の第１の態様にかかるインターポーザの製造方法において、（ｆ）前記キャリア層を除去する工程を、前記工程（ｅ）の後に備えていることを特徴とする。
【００２０】
本発明の第３の態様にかかるインターポーザの製造方法は、上記の本発明の第２の態様にかかるインターポーザの製造方法において、（ｈ１）前記外部接続電極の前記ビア側と反対の面の外周部、及び、前記絶縁層の前記配線パターン側と反対の面に、ソルダーレジストを形成する工程を、前記工程（ｆ）の後に備えていることを特徴とする。
【００２１】
本発明の第４の態様にかかるインターポーザの製造方法は、（ａ２）キャリア層の表面に、外部接続電極を形成するための電極用金属層を、剥離層を介して形成する工程と、（ｂ）前記電極用金属層の表面に、絶縁層を形成する工程と、（ｃ）前記工程（ｂ）によって形成された前記絶縁層の所定位置に、前記絶縁層の前記キャリア層側とは反対の表面から前記絶縁層を貫通し、かつ、前記キャリア層が底面となる、ビアを形成するための孔を形成する工程と、（ｄ）前記絶縁層の前記キャリア層側とは反対の表面、前記工程（ｃ）によって形成された前記孔の側面、及び前記孔の底面に金属下地層を形成した後に、前記金属下地層の表面に電気めっきにより金属層を形成し、所定箇所の前記金属下地層及び前記金属層を除去して前記絶縁層の前記キャリア層側とは反対の表面に配線パターンを形成するとともにビアを形成する工程と、（ｅ）前記配線パターンの表面の所定位置に、半導体チップと電気的に接続する半導体チップ接続電極を形成する工程と、（ｆ）前記キャリア層を除去する工程と、（ｇ）前記電極用金属層の所定位置を除去することにより、前記ビアの外側の底面の全面と接続する一方の面と、外部電極と接続可能な他方の面を有する外部接続電極を、前記外部接続電極の直径をＤとし、前記外部接続電極との接合部における前記ビアの直径をｄとして、前記ビアの直径ｄと前記外部接続電極の直径Ｄとの比をｄ／Ｄ＝Ａとし、前記絶縁層の２５℃における縦弾性率をＥとしたとき、  
2012049481.tif 000005
の関係式を満たすように形成する工程と、を備えていることを特徴とする。
【００２２】
本発明の第５の態様にかかるインターポーザの製造方法は、上記の本発明の第４の態様にかかるインターポーザの製造方法において、（ｈ２）開口部を有したソルダーレジストを、前記開口部が前記外部接続電極の側面よりも外側となるように形成する工程を、前記工程（ｇ）の後に備えていることを特徴とする。
【００２３】
本発明の第６の態様にかかるインターポーザの製造方法は、上記の本発明の第１乃至５のいずれか１つの態様にかかるインターポーザの製造方法において、（ｉ）前記ビアの内部を埋め、かつ、前記配線パターンの前記絶縁層側と反対の面と前記絶縁層の前記配線パターン側の面の前記配線パターンの無い位置と前記半導体チップ接続電極とを覆うように、接着剤層を形成する工程を備えていることを特徴とする。
【００２４】
本発明の第１の態様にかかる半導体パッケージの製造方法は、インターポーザと電気的に接続するための基板接続電極を有する半導体チップと、前記インターポーザとを接合して形成する半導体パッケージの製造方法であって、（ｊ）前記半導体チップと、上記の本発明の第１乃至６のいずれか１つの態様にかかるインターポーザの製造方法によって製造された前記インターポーザとを接合する工程を備えていることを特徴とする。
【００２５】
本発明の第２の態様にかかる半導体パッケージの製造方法は、上記の本発明の第１の態様にかかる半導体パッケージの製造方法において、（ｋ）前記インターポーザがキャリア層を有するとき、前記キャリア層を除去する工程と、（ｌ）前記インターポーザの外部接続電極のビア側と反対の面に半田ボールを接合する工程と、を備えていることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、半導体チップとインターポーザとがフリップチップ接合された半導体パッケージにおいて、インターポーザと半導体チップとのバンプ接合部の接合寿命を向上させることができる。また、半導体チップを実装したマザーボードにおいても、インターポーザとマザーボードとの半田ボール接合部の接合寿命を向上させることができる。また、半導体パッケージの外部接続電極に接続する回路導体の断線を無くして該半導体パッケージの寿命を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態にかかるインターポーザ１の一例を模式的に示した断面図である。
【図２】図１の本発明の第１の実施形態に係るインターポーザ１の第１の変形例を模式的に示した断面図である。
【図３】図３（ａ）は、図１の本発明の第１の実施形態に係るインターポーザ１の第２の変形例を模式的に示した断面図であり、図３（ｂ）は、図１の本発明の第１の実施形態に係るインターポーザ１の第３の変形例を模式的に示した断面図である。
【図４】図１に示した本実施形態に係るインターポーザ１の製造方法の一例を示す図である。
【図５】図１に示した本実施形態に係るインターポーザ１の製造方法の一例を示す図４の続きの図である。
【図６】図１に示した本実施形態に係るインターポーザ１の製造方法の一例を示す図５の続きの図である。
【図７】図３（ａ）に示した本実施形態に係るインターポーザ１ｂの製造方法の一例を示す図である。
【図８】図３（ｂ）に示した本実施形態に係るインターポーザ１ｃの製造方法の一例を示す図である。
【図９】本発明の第２の実施形態に係るインターポーザ２０の一例を模式的に示した断面図である。
【図１０】図１０（ａ）は、図９の本発明の第２の実施形態に係るインターポーザ２０の第１の変形例を模式的に示した断面図であり、図１０（ｂ）は、図９の本発明の第２の実施形態に係るインターポーザ２０の第２の変形例を模式的に示した断面図である。
【図１１】図９に示した本実施形態に係るインターポーザ２０の製造方法の一例を示す図である。
【図１２】本発明の実施形態に係る半導体パッケージ５０の一例を模式的に示した断面図である。
【図１３】図１３（ａ）は、図１２の本発明の実施形態に係る半導体パッケージ５０の第１の変形例を模式的に示した断面図であり、図１３（ｂ）は、図１２の本発明の実施形態に係る半導体パッケージ５０の第２の変形例を模式的に示した断面図である。
【図１４】図１２に示した本発明の実施形態に係る半導体パッケージ５０の製造方法一例を示す図である。
【図１５】図１３（ａ）に示した本発明の実施形態に係る半導体パッケージ５０ａの製造方法一例を示す図である。
【図１６】図１３（ｂ）に示した本発明の実施形態に係る半導体パッケージ５０ｂの製造方法一例を示す図である。
【図１７】図１７（ａ）は、実施例１にかかる半導体パッケージを実装したマザーボードの解析結果であり、図１７（ｂ）は、比較例１にかかる半導体パッケージを実装したマザーボードの解析結果である。
【図１８】３６種類の半導体パッケージ５０ａを実装したマザーボードに対する接合寿命の測定結果を示す図である。
【図１９】図１８に示す比Ａ（＝ｄ／Ｄ）毎の折れ線グラフとサイクル数（接合寿命）Ｎｆ＝１０００との交点をプロットした結果を示す図である。
【図２０】従来の製造方法によって製造された半導体パッケージの一例を模式的に示した断面図である。
【発明を実施するための形態】
【００２８】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。尚、本実施の形態における記述は、本発明にかかるインターポーザ、インターポーザの製造方法、半導体パッケージ、及び半導体パッケージの製造方法の一例を示すものであり、これに限定されるものではない。本実施の形態におけるインターポーザ、インターポーザの製造方法、半導体パッケージ、及び半導体パッケージの製造方法の細部構成及び詳細な動作等に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００２９】
まず、本発明の第１の実施形態にかかるインターポーザについて説明する。図１は、本発明の第１の実施形態にかかるインターポーザ１の一例を模式的に示した断面図である。図１に示すように、本発明の第１の実施形態にかかるインターポーザ１は、絶縁信頼性を確保できる厚みを有した絶縁層７を備えており、絶縁層７の裏面７ｂ（図１の下側面）側の所定位置に、外部接続電極６が形成されている。外部接続電極６としては、金属で形成されていれば良い。例えば、厚み１８μｍの銅箔を用いて外部接続電極６を形成する。また、絶縁層７は、エポキシ樹脂等を材料とする軟らかい（ヤング率の小さい）ものを用いることが好ましく、１０ＧＰａ未満のものを用いることがより好ましい。
【００３０】
絶縁層７の表面７ａ（図１の上側面）が開口し、かつ、絶縁層７を貫通するように形成されたビア形成用孔１３の側面、ビア形成用孔１３の底面及び絶縁層７の表面７ａに、金属下地層９を介して金属層８が形成されている。金属層８は、絶縁層７の表面７ａに所望の配線パターン１１を形成するとともに、配線パターン１１と外部接続電極６とを電気的に接続するビア１２を形成する。また、ビア形成用孔１３は、外部接続電極６に対応する所定位置に形成されている。
【００３１】
外部接続電極６は、ビア１２を介してのみ配線パターン１１と電気的に接続するように、ビア１２の外側の底面の全面に、一方の面（表面）６ａが接触し、他方の面（裏面）６ｂ以外、即ち、表面６ａ及び側面６ｃがビア１２の外側の底面と絶縁層７とにより囲まれ、裏面６ｂと絶縁層７の裏面７ｂとが略同一平面を形成している。
【００３２】
また、外部接続電極６の直径は、外部接続電極６との接合部におけるビア１２の直径よりも大きく、外部接続電極６の直径をＤとし、外部接続電極６との接合部におけるビア１２の直径をｄとして、ビア１２の直径ｄと外部接続電極７の直径Ｄとの比をｄ／Ｄ＝Ａとし、絶縁層７の常温（２５℃）における弾性率（縦弾性率）をＥとしたとき、下記の関係式（１）を満たしている。
【００３３】
【数１】
2012049481.tif 000006
【００３４】
配線パターン１１の表面の所定位置には、半導体チップ５１（図１３（ａ）参照）と電気的に接続する半導体チップ接続電極として、スズ−銀合金からなるフリップチップ接合するためのバンプ１０が形成されている。
【００３５】
半導体チップ５１とインターポーザ１とをフリップチップ接合して形成した半導体パッケージ５０ａ（図１３（ａ）参照）をマザーボード（図示せず）に実装して、温度サイクル環境に投入した場合に、インターポーザ１とマザーボードとの間を接合する半田ボール５（図１３（ａ）参照）に生じる相当歪振幅の分布状態を有限要素法で解析した結果から、相当歪振幅の集中点を半田ボール５の内部に置くような構造にすることによって、温度サイクルによって発生する歪が分散し、半田ボール５の表面より生じるクラックの発生を防止できることがわかった。また、上述した相当歪振幅の集中点を半田ボール５の内部に置くような構造の条件として、実験結果より上記の関係式（１）を満たすことがわかった。尚、解析結果及び実験結果については、後述の実施例において詳細を記載する。
【００３６】
また、外部接続電極６の外周部は、軟らかい絶縁層７により接着されているため、温度サイクルによって生じる熱応力により、適度に変形し、半田ボール５自体の歪を小さく抑える効果がある。しかし、従来のように外部接続電極６と平面的に配線パターン１１とを接続すると（図２０参照）、外部接続電極６の外周部の適度な変形を阻害することになる上に、外部接続電極６と配線パターン１１の接続部分に歪が集中し、配線パターン１１が断線する。従って、外部接続電極６は、ビア１２以外に電気的に接続する配線パターン１１を持たないようにする。
【００３７】
次に、図１に示したインターポーザ１の変形例について説明する。図２は、図１の本発明の第１の実施形態に係るインターポーザ１の第１の変形例であるインターポーザ１ａを模式的に示した断面図である。また、図３（ａ）は、図１の本発明の第１の実施形態に係るインターポーザ１の第２の変形例であるインターポーザ１ｂを模式的に示した断面図であり、図３（ｂ）は、図１の本発明の第１の実施形態に係るインターポーザ１の第３の変形例であるインターポーザ１ｃを模式的に示した断面図である。
【００３８】
まず、本発明の第１の実施形態に係るインターポーザ１の第１の変形例であるインターポーザ１ａについて説明する。図１に示したインターポーザ１と図２に示すインターポーザ１ａとの相違点は、インターポーザ１ａの外部接続電極６側の表面に、即ち、外部接続電極６の裏面６ｂ及び外部接続電極６の無い位置の絶縁層７の裏面７ｂに、剥離層となる粘着剤層３を介してキャリア層２が更に設けられている点である。
【００３９】
キャリア層２としては、シリコン等から形成される半導体チップ５１にインターポーザ１ａを実装するときに、シリコンとキャリア層２との線膨張係数の差による熱歪みを防止するために、シリコンと線膨張係数の近い４２アロイを用いることが好ましい。また、金属箔に剥離層を介して金属極薄箔が接着されたピーラブル金属箔を使用し、金属箔をキャリア層２とし、剥離層を粘着剤層３として用いてもよい。
【００４０】
次に、本発明の第１の実施形態に係るインターポーザ１の第２の変形例であるインターポーザ１ｂについて説明する。図１に示したインターポーザ１と図３（ａ）に示すインターポーザ１ｂとの相違点は、ソルダーレジスト１４が、外部接続電極６の裏面６ｂの外周部と、絶縁層７の裏面７ｂの外部接続電極６の無い位置とを覆うように設けられている点である。
【００４１】
次に、本発明の第１の実施形態に係るインターポーザ１の第３の変形例であるインターポーザ１ｃについて説明する。図１に示したインターポーザ１と図３（ｂ）に示すインターポーザ１ｃとの相違点は、ビア１２の内部を埋め、かつ、配線パターン１１の表面及び絶縁層７の表面７ａの配線パターン１１の無い位置を覆うように形成した絶縁性の接着剤層４が更に設けられている点である。尚、インターポーザ１ａ及び１ｂにおいても、インターポーザ１ｃと同様に、ビア１２の内部を埋め、かつ、配線パターン１１の表面と絶縁層７の表面７ａの配線パターン１１の無い位置とバンプ１０とを覆うように形成した絶縁性の接着剤層４を有した構成であっても良い。
【００４２】
次に、本発明の第１の実施形態に係るインターポーザの製造方法について説明する。図４乃至図６は、図１に示した本実施形態に係るインターポーザ１の製造方法の一例を示す図である。また、図４乃至図６は、後述のステップ１乃至ステップ１２の工程により、図２に示したインターポーザ１ａが製造される。
【００４３】
まず、４２アロイからなるキャリア層２の表面に粘着剤層３を形成する（ステップ１：Ｓ１）。次に、粘着剤層３の表面に、銅箔１６をラミネートする（ステップ２：Ｓ２）。
【００４４】
次に、公知の手法を用いて銅箔１６をエッチングして、外部接続電極６が形成される所望の位置に、直径がＤ（μｍ）である外部接続電極６を形成する（ステップ３：Ｓ３）。例えば、銅箔１６の表面（図４の上側面）及びキャリア層２の裏面（図４の下側面）にドライフィルムをラミネートし、その後、外部接続電極６に対応するパターン以外の部分をマスクして、銅箔１６の表面のドライフィルムを露光、現像し、外部接続電極６が形成される位置以外の銅箔１６の表面のドライフィルムを除去し、その後、外部接続電極６が形成される位置以外の銅箔１６をアルカリエッチングにより除去し、更に、残りの銅箔１６の表面のドライフィルム及びキャリア層２の裏面のドライフィルムを剥離して除去することにより、所望の位置に外部接続電極６が形成される。尚、上記ステップ２およびステップ３の工程は、特許請求の範囲に記載の工程（ａ１）を構成する。
【００４５】
次に、外部接続電極６の表面６ａ及び粘着剤層３の表面の外部接続電極６の無い位置に、シート状の絶縁性樹脂をラミネートし、その後加熱キュアの処理を行うことによりシート状の絶縁性樹脂を完全硬化させて絶縁層７を形成する（ステップ４：Ｓ４）。ここで、シート状の絶縁性樹脂は、常温（２５℃）における縦弾性率がＥ（ＭＰａ）である。また、シート状の絶縁性樹脂は、エポキシ樹脂からなるシート状の絶縁性樹脂であることが好ましい。尚、上記ステップ４の工程は、特許請求の範囲に記載の工程（ｂ）を構成する。
【００４６】
次に、キャリア層２の裏面（粘着剤層３側と反対の面）に保護用ドライフィルム１７をラミネートし、外部接続電極６が底面となるように、炭酸ガスレーザ装置を用いて、絶縁層７の表面７ａから絶縁層７を貫通する、外部接続電極６上の底面の直径がｄ（μｍ）のビア形成用孔１３を絶縁層７に形成し、ビア形成用孔１３の形成によって発生したスミアを除去する（ステップ５：Ｓ５）。ここで、ｄは、図１で説明した上記の関係式（１）を満たす。尚、上記ステップ５の工程は、特許請求の範囲に記載の工程（ｃ）を構成する。
【００４７】
次に、ビア形成用孔１３の側面、ビア形成用孔１３の底（ビア形成用孔１３の形成により露出した外部接続電極６の表面）、及び絶縁層７の表面７ａに、ニッケルクロム合金および銅をスパッタリングして、金属下地層９を形成する（ステップ６：Ｓ６）。その後、金属下地層９の表面に、ドライフィルム１８をラミネートし（ステップ７：Ｓ７）、ビア１２及び所望の配線パターン１１に対応するパターンのマスクをして、ドライフィルム１８を露光、現像する（ステップ８：Ｓ８）。なお、金属下地層９はスパッタリングに限らず、たとえば無電解めっきにより形成してもよい。
【００４８】
次に、電気めっきにより、金属層８となる銅をめっきし、金属下地層９の表面に形成された残りのドライフィルム１８を除去し、さらに、ドライフィルム１８が除去された位置において絶縁層７の表面７ａに形成されている金属下地層９を除去する（ステップ９：Ｓ９）。これにより、絶縁層７の表面７ａに所望の配線パターン１１が形成され、更に、配線パターン１１と外部接続電極６とを電気的に接続するビア１２が形成される。従って、外部接続電極６はビア１２を介してのみ配線パターン１１と電気的に接続される。尚、上記ステップ６からステップ９までの工程は、特許請求の範囲に記載の工程（ｄ）を構成する。
【００４９】
次に、金属層８の表面（図６の上側面）および絶縁層７の表面７ａにドライフィルム１９をラミネートする（ステップ１０：Ｓ１０）。そして、バンプ１０を形成する位置に対応するパターンのマスクをして、このドライフィルム１９を露光、現像するとともに、ステップ５でキャリア層２の裏面にラミネートした保護用ドライフィルム１７を露光、現像し、ドライフィルム１９が除去された位置に、電気めっきによりスズ−銀合金層を形成する（ステップ１１：Ｓ１１）。これにより、バンプ１０が形成される。尚、ステップ１０およびステップ１１の工程は、特許請求の範囲に記載の工程（ｅ）を構成する。
【００５０】
次に、ドライフィルム１９および保護用ドライフィルム１７を除去する（ステップ１２：Ｓ１２）。これにより、図２に示したインターポーザ１ａが形成される。
最後に、キャリア層２を粘着剤層３とともに、外部接続電極６及び絶縁層７から剥離する（ステップ１３：Ｓ１３）。これにより、図１に示した本発明の第１の実施形態に係インターポーザ１が形成される。尚、ステップ１３の工程は、特許請求の範囲に記載の工程（ｆ）を構成する。
【００５１】
また、図３（ａ）に示したインターポーザ１ｂの製法方法は、図７に示すように、図６に示したステップ１３の工程の後に、更に、外部接続電極６の裏面６ｂの外周部と、絶縁層７の裏面７ｂの外部接続電極６の無い位置とを覆うようにソルダーレジスト１４を形成する工程（ステップ１５：Ｓ１５）を備えている。これにより、図３（ａ）に示したインターポーザ１ｂが形成される。尚、ステップ１５の工程は、特許請求の範囲に記載の工程（ｈ１）を構成する。
【００５２】
また、図３（ｂ）に示したインターポーザ１ｃの製法方法は、図８に示すように、図６に示したステップ１３の工程の後に、更に、ビア１２の内部を埋め、かつ、配線パターン１１の表面及び絶縁層７の表面７ａの配線パターン１１の無い位置を覆うように、絶縁性のシート状の接着剤をラミネートして絶縁性の接着剤層４を形成する工程（ステップ１６：Ｓ１６）を備えている。これにより、図３（ｂ）に示したインターポーザ１ｃが形成される。尚、上記ステップ１６の工程は、特許請求の範囲に記載の工程（ｉ）を構成する。
【００５３】
以上より、本発明の第１の実施形態に係るインターポーザ１によれば、半導体チップ５１（図１３（ａ）参照）とインターポーザ１とがフリップチップ接合された半導体パッケージ５０ａ（図１３（ａ）参照）において、インターポーザ１と半導体チップ５１とのバンプ接合部の接合寿命を向上させることができる。また、温度サイクル環境における半導体チップ５１を実装したマザーボードにおいて、相当歪振幅の集中点を半田ボール５（図１３（ａ）参照）の内部になり、温度サイクルによって発生する歪が分散し、半田ボール５の表面より生じるクラックの発生を防止できる。従って、半導体チップ５１を実装したマザーボードにおいても、インターポーザ１とマザーボードとの半田ボール接合部の接合寿命を向上させることができる。また、半導体パッケージ５０ａの外部接続電極６に接続する回路導体の断線を無くして該半導体パッケージ５０ａの寿命を向上させることができる。
【００５４】
また、半導体チップ５１に用いられるシリコンの線膨張係数に近い４２アロイを、インターポーザ１のキャリア層２として用いることにより、半導体チップ５１とインターポーザ１のキャリア層２との線膨張係数の差による熱歪みを防止することができる。また、半導体チップ５１とインターポーザ１とのフリップチップ接合が終了するまで弾性率の高い４２アロイであるキャリア層２をインターポーザ１につけておくことにより、製造工程において負荷がかかっても、伸縮して寸法変形が生じることがなく、精度の高い配線パターンを形成することができる。また、インターポーザ１が剛性の高いキャリア層２に支持されているので、インターポーザ１の搬送時や、半導体チップ５１の接合時の取り扱いを容易にすることができる。また、容易に剥離することが可能なキャリア層２を有するため、インターポーザ１に半導体チップ５１を実装したあとに、簡単にキャリア層２を剥離することができる。
【００５５】
次に、本発明の第２の実施形態に係るインターポーザについて、図９及び図１０を参照して説明する。
図９は、本発明の第２の実施形態に係るインターポーザ２０の一例を模式的に示した断面図である。また、図１０（ａ）は、図９の本発明の第２の実施形態に係るインターポーザ２０の第１の変形例であるインターポーザ２０ａを模式的に示した断面図であり、図１０（ｂ）は、図９の本発明の第２の実施形態に係るインターポーザ２０の第２の変形例であるインターポーザ２０ｂを模式的に示した断面図である。
【００５６】
図１に示したインターポーザ１と図９に示すインターポーザ２０との相違点は、図１に示したインターポーザ１が、外部接続電極６の裏面６ｂと絶縁層７の裏面７ｂとが略同一平面を形成しているのに対して、図９に示したインターポーザ２０は、外部接続電極６の表面６ａ（ビア１２との接続面）と絶縁層７の裏面７ｂとが略同一平面を形成している点である。
【００５７】
また、図１０（ａ）に示す本発明の第２の実施形態に係るインターポーザ２０の第１の変形例であるインターポーザ２０ａと、図９に示したインターポーザ２０との相違点は、ソルダーレジスト１４の開口部１４ａが、外部接続電極６の側面６ｃよりも外側となるように、絶縁層７の裏面７ｂにソルダーレジスト１４が更に設けられている点である。
【００５８】
また、図１０（ｂ）に示す本発明の第２の実施形態に係るインターポーザ２０の第２の変形例であるインターポーザ２０ｂと、図９に示したインターポーザ２０との相違点は、ビア１２の内部を埋め、かつ、配線パターン１１の表面と絶縁層７の表面７ａの配線パターン１１の無い位置とバンプ１０とを覆うように形成した絶縁性の接着剤層４が更に設けられている点である。尚、インターポーザ２０ａにおいても、ビア１２の内部を埋め、かつ、配線パターン１１の表面及び絶縁層７の表面７ａの配線パターン１１の無い位置を覆うように形成した絶縁性の接着剤層４を有した構成であっても良い。
【００５９】
次に、本発明の第２の実施形態に係るインターポーザの製造方法について、図１１を参照して説明する。図１１は、図９に示した本実施形態に係るインターポーザ２０の製造方法の一例を示す図である。尚、図１１に示すインターポーザ２０の製造方法において、ステップ６乃至ステップ１３の工程は、図４乃至図６に示したインターポーザ１の製造方法のステップ６乃至ステップ１３の工程と同じであるため、記載を省略する。
【００６０】
図４乃至図６に示したインターポーザ１の製造方法と、図１１に示したインターポーザ２０の製造方法との相違点は、図４乃至図６に示したインターポーザ１の製造方法では、外部接続電極６を形成するステップ３の工程（Ｓ３）を、銅箔１６をラミネートするステップ２の工程（Ｓ２）と、絶縁層７を形成するステップ４の工程（Ｓ４）の間に行い、ビア形成用孔１３を形成するステップ５（Ｓ５）において、ｄは、図１で説明した上記の関係式（１）を満たすようにビア形成用孔１３の底面の直径ｄを形成しているのに対して、図１１に示すインターポーザ２０の製造方法では、以下の点が異なる。
【００６１】
銅箔１６をラミネートするステップ２の工程（Ｓ２）の次に、絶縁層７を形成するステップ４の工程（Ｓ４）を行う。更にその次に、キャリア層２の裏面（粘着剤層３側とは反対の面）に保護用ドライフィルム１７をラミネートし、外部接続電極６が底面となるように、炭酸ガスレーザ装置を用いて、絶縁層７の表面７ａから絶縁層７を貫通する、外部接続電極６上の底面の直径がｄ（μｍ）のビア形成用孔１３を絶縁層７に形成し、ビア形成用孔１３の形成によって発生したスミアを除去する（ステップ５：Ｓ５）。その後、ステップ６乃至ステップ１３の工程（図４乃至図６のＳ６乃至Ｓ１３を参照）を実行し、最後に、公知の手法を用いて銅箔１６をエッチングして、外部接続電極６が形成される所望の位置に、直径がＤ（μｍ）である外部接続電極６を形成する（ステップ１３ａ：Ｓ１３ａ）。ここで、Ｄは、上記の関係式（１）を満たす。尚、上記ステップ２の工程は、特許請求の範囲に記載の工程（ａ２）を構成し、上記ステップ１３ａの工程は、特許請求の範囲に記載の工程（ｇ）を構成する。
【００６２】
また、図１０（ａ）に示したインターポーザ２０ａの製法方法は、図１１のステップ１３ａの工程の後に、更に、開口部１４ａが、外部接続電極６の側面６ｃよりも外側となるように、絶縁層７の裏面７ｂにソルダーレジスト１４を形成する、図７のステップ１５と同様な工程を備えている。これにより、図１０（ａ）に示したインターポーザ２０ａが形成される。尚、図７のステップ１５と同様な工程は、特許請求の範囲に記載の工程（ｈ２）を構成する。
【００６３】
また、図１０（ｂ）に示したインターポーザ２０ｂの製法方法は、図１１のステップ１３ａの工程の後に、更に、ビア１２の内部を埋め、かつ、配線パターン１１の表面と絶縁層７の表面７ａの配線パターン１１の無い位置とバンプ１０とを覆うように、絶縁性のシート状の接着剤をラミネートして絶縁性の接着剤層４を形成する、図８のステップ１６と同様な工程を備えている。これにより、図１０（ｂ）に示したインターポーザ２０ｂが形成される。尚、図８のステップ１６と同様な工程は、特許請求の範囲に記載の工程（ｉ）を構成する。
【００６４】
以上より、本発明の第２の実施形態に係るインターポーザ２０によれば、本発明の第１の実施形態に係るインターポーザ１と同様な効果が得られる。
【００６５】
次に、本発明の実施形態に係る半導体パッケージ及びその製造方法について、図１２乃至図１６を参照して説明する。本発明の実施形態に係る半導体パッケージは、上記の本発明の実施形態に係るインターポーザに半導体チップが実装されて形成される半導体パッケージである。
【００６６】
図１２は、本発明の実施形態に係る半導体パッケージ５０の一例を模式的に示した断面図である。図１３（ａ）は、図１２の本発明の実施形態に係る半導体パッケージ５０の第１の変形例である半導体パッケージ５０ａを模式的に示した断面図であり、図１３（ｂ）は、図１２の本発明の実施形態に係る半導体パッケージ５０の第２の変形例である半導体パッケージ５０ｂを模式的に示した断面図である。尚、図１に示した本発明の第１の実施形態に係るインターポーザ１を用いて、本発明の実施形態に係る半導体パッケージ５０及び変形例５０ａ、５０ｂを説明し、図２に示した本発明の第１の実施形態に係るインターポーザ１の変形例であるインターポーザ１ａを用いて、本発明の実施形態に係る半導体パッケージ５０の製造方法及び変形例５０ａ、５０ｂの製造方法を説明する。
【００６７】
図１２に示すように、本発明の実施形態に係る半導体パッケージ５０は、半導体チップ５１のスタッド５２と、インターポーザ１のバンプ１０と、が接合（フリップチップ接合）して形成されている。また、半導体チップ５１とインターポーザ１との間に絶縁性の接着剤樹脂が注入されて、接着剤層４を形成している。尚、半導体チップ５１のスタッド５２は、例えば、Ａｕ、Ｃｕ、或いは高融点半田から形成されている。また、半導体チップ５１のスタッド５２側と反対の表面及び半導体チップ５１の側面を覆うように、半導体チップ５１を保護するため封止樹脂層５３が形成されている。
【００６８】
次に、図１３（ａ）に示した本発明の実施形態に係る半導体パッケージ５０の第１の変形例である半導体パッケージ５０ａについて説明する。図１２に示した半導体パッケージ５０と図１３（ａ）に示す半導体パッケージ５０ａとの相違点は、半導体パッケージ５０の外部接続電極６の裏面６ｂに半田ボール５が更に接合されて設けられている点である。
【００６９】
次に、図１３（ｂ）に示した本発明の実施形態に係る半導体パッケージ５０の第２の変形例である半導体パッケージ５０ｂについて説明する。図１２に示した半導体パッケージ５０と図１３（ｂ）に示す半導体パッケージ５０ｂとの相違点は、ソルダーレジスト１４が、外部接続電極６の裏面６ｂの外周部と、絶縁層７の裏面７ｂの外部接続電極６の無い位置とを覆うように設けられている点と、インターポーザ１ｂの外部接続電極６の裏面６ｂのソルダーレジスト１４のない位置に半田ボール５が更に接合されて設けられている点である。
【００７０】
次に、図１２に示した本発明の実施形態に係る半導体パッケージ５０の製造方法について、図１４を参照して説明する。図１４に示すように、図１２に示した本発明の実施形態に係る半導体パッケージ５０の製造方法は、図４乃至図６に示したステップ１乃至ステップ１２の工程によって製造されたインターポーザ１ａを使用して、インターポーザ１ａの配線パターン１１側の表面に、ビア１２の内部を埋め、かつ、配線パターン１１の表面と絶縁層７の表面７ａの配線パターン１１の無い位置とバンプ１０とを覆うように、絶縁性のシート状の接着剤をラミネートして、絶縁性の接着剤層４を形成する（ステップ２１：Ｓ２１）。ここでは、絶縁性のシート状の接着剤をインターポーザ１ａの表面にラミネートして、接着剤層４を形成しているが、半導体チップ５１のスタッド５２側の表面に絶縁性のシート状の接着剤をラミネートして、接着剤層４を形成しても良い。また、アンダーフィルによって接着剤層４を形成しても良い。
【００７１】
次に、半導体チップ５１のスタッド５２を、接着剤層４を貫通して、バンプ１０に達するように押圧し、それとともに加熱することにより、半導体チップ５１のスタッド５２とインターポーザ１ａのバンプ１０とを接合（フリップチップ接合）する（ステップ２２：Ｓ２２）。これにより、半導体チップ５１とンターポーザ１ａの配線パターン１１とが電気的に接続される。尚、ステップ２１およびステップ２２の工程は、特許請求の範囲に記載の工程（ｊ）を構成する。
【００７２】
次に、半導体チップ５１のスタッド５２側と反対の表面及び導体チップ５１の側面を覆うように、半導体チップ５１を保護するため封止樹脂層５３を形成する（ステップ２３：Ｓ２３）。
最後に、インターポーザ１ａのキャリア層２を粘着剤層３とともに、外部接続電極６及び絶縁層７から剥離することにより、図１２に示した本実施形態による半導体パッケージ５０が形成される（ステップ２４：Ｓ２４）。尚、ステップ２４の工程は、特許請求の範囲に記載の工程（ｋ）を構成する。
【００７３】
また、図１３（ａ）に示した半導体パッケージ５０ａの製造方法について、図１５を参照して説明する。図１５に示すように、図１４に示したステップ２４の工程の後に、更に、外部接続電極６と半田ボール５とを溶融接合する（ステップ２５：Ｓ２５）。これにより、図１３（ａ）に示した半導体パッケージ５０ａが形成される。尚、ステップ２５の工程は、特許請求の範囲に記載の工程（ｌ）を構成する。
【００７４】
また、図１３（ｂ）に示した半導体パッケージ５０ｂの製造方法について、図１６を参照して説明する。図１６に示すように、図１４に示したステップ２４の工程の後に、更に、外部接続電極６の裏面６ｂの外周部と、絶縁層７の裏面７ｂの外部接続電極６の無い位置とを覆うようにソルダーレジスト１４を形成する（ステップ２６ａ：Ｓ２６ａ）。その後、外部接続電極６と半田ボール５とを溶融接合する（ステップ２６ｂ：Ｓ２６ｂ）。これにより、図１３（ｂ）に示した半導体パッケージ５０ｂが形成される。尚、ステップ２６ｂの工程は、特許請求の範囲に記載の工程（ｌ）を構成する。
【００７５】
以上より、本実施形態に係る半導体パッケージ５０によれば、本発明の第１の実施形態に係るインターポーザ１と同様な効果が得られる。
また、本発明の第２の実施形態に係るインターポーザ２０及びその変形例を使用した半導体パッケージも、上述した本実施形態に係る半導体パッケージ５０及びその変形例の場合と同様である。
【実施例】
【００７６】
次に、本発明の実施例について説明するが、本発明はこれら実施例に限定されるものではない。
【００７７】
（半導体パッケージの作成）  上述した図４乃至図６に示したインターポーザ１の製造方法、及び、半導体パッケージ５０ａの製造方法により、半導体パッケージを製造した。具体的には、下記のような手順（ａ）乃至（ｍ）で半導体パッケージを製造した。
【００７８】
（ａ）５０μｍの厚み有した４２アロイからなるキャリア層２の表面に粘着剤層３を形成した。
（ｂ）粘着剤層３の表面に１８μｍの厚みを有する電解銅箔１６を温度８０℃、圧力０．３ＭＰａ条件下でラミネートした。
（ｃ）電解銅箔１６を公知の手法にてエッチングし、直径Ｄ＝２４０μｍの外部接続電極６を形成した。
（ｄ）外部接続電極６側に厚みが５０μｍのポキシ樹脂からなるシート状の絶縁性樹脂を温度１００℃、圧力０．３ＭＰａにて真空ラミネートし、その後１８０℃で１ｈｒの加熱キュアすることにより、絶縁性樹脂を完全硬化させて、絶縁層７を形成した。
（ｅ）炭酸ガスレーザ装置を用いて、直径ｄ（μｍ）のビア形成用孔１３を形成した。
（ｆ）過マンガン酸系薬品を用いて、ビア形成用孔１３の形成によって発生したスミア（樹脂残渣）を除去した後、厚み６０ÅのＮｉＣｒ層（金属下地層９）と、厚み１０００ÅのＣｕ層（金属層８）をスパッタリングにより形成した。このＮｉＣｒ層及びＣｕ層をシード層として、公知のセミアディティブ法により、厚み１２μｍのＣｕ配線層（配線パターン１１）を形成、不要なシード層をエッチング除去した。
（ｇ）厚み１９μｍのドライフィルムを、温度１１０℃、圧力ＭＰａにて真空ラミネートし、公知のフォトリソ工程にてバンプメッキレジスト層を形成し、その後、レジスト開口部分にＳｎ３．５Ａｇメッキバンプ（バンプ１０）を電解メッキ法にて形成し、その後、ドライフィルムレジストを５０℃の１％水酸化ナトリウム水溶液にて溶解剥離した。
（ｈ）Ｓｎ３．５Ａｇメッキバンプ（バンプ１０）を含む表面に、厚み３０μｍのシート状のエポキシ樹脂系の接着剤４ａを真空ラミネートして、接着剤層４を形成した。
（ｉ）半導体チップ５１の電極上に平均高さ４０μｍのＡｕスタッドバンプ（スタッド５２）を形成した。
（ｊ）半導体チップ５１のＡｕスタッドバンプ（スタッド５２）がインターポーザ１のＳｎＡｇメッキバンプ（バンプ１０）上に搭載されるように、半導体チップ５１を位置決めした後、温度２６０℃、荷重１Ｎで加熱圧着する事により、ＳｎＡｇ半田層が溶融し、Ａｕスタッドと接続された。
（ｋ）半導体チップ５１のＡｕスタッドバンプ（スタッド５２）側と反対の面に、真空成型装置により厚み５０μｍのエポキシ樹脂からなる封止樹脂層５３を形成した。
（ｌ）キャリア層２と粘着剤層３を機械的に剥離した。
（ｍ）露出した外部接続電極６の裏面６ｂ上に、直径０．３ｍｍのＳｎ３．０Ａｇ０．５Ｃｕ半田ボール５を実装した。
【００７９】
（半田ボールに生じる相当歪振幅の解析）
上述した製造方法によって作製された実施例１にかかる半導体パッケージ５０ａ（図１３（ａ）参照）と、従来の製造方法によって製造された比較例１にかかる半導体パッケージを用意して、実施例１及び比較例１にかかる半導体パッケージをマザーボードに実装し、温度サイクル環境に投入した場合における、半田ボールに生じる相当歪振幅の分布状態を有限要素法により求める。
【００８０】
図２０に、従来の製造方法によって製造された比較例１にかかる半導体パッケージ９００を示す。図２０に示したように、半導体パッケージ９００は、半導体チップ９０１と電気的に接続する第１の回路導体層９０２と、外部電極と電気的に接続する外部接続電極を有する第２の回路導体層９０３と、第１の回路導体層９０２と第２の回路導体層９０３との間に設けられた絶縁層９０５と、絶縁層９０５を貫通し、第１の回路導体層９０２と第２の回路導体層９０３とを電気的に接続するビア９０６を備えている。また、符号９０７は金属バンプ、符号９０８はソルダーレジスト、符号９０９は封止樹脂層、符号９１０は接着剤層、符号９１１は半田ボールである。
【００８１】
実施例１及び比較例１にかかる半導体パッケージを実装したマザーボードの解析条件は、以下である。尚、弾性率は、常温（２５℃）における縦弾性率であり、αは、ＴＭＡ法により求めた材料の線膨張係数である。
・  チップサイズ：６．３ｍｍ×１０．３ｍｍ×０．２ｍｍ
・  封止樹脂層：厚み５０μｍ、α１／α２＝２２／８０ｐｐｍ/℃、
弾性率５０００ＭＰａ
・  接着剤層：厚み３０μｍ、α＝４７ｐｐｍ/℃、弾性率４０００ＭＰａ
・  絶縁層：厚み５０μｍ、α＝２０ｐｐｍ/℃、弾性率５０００ＭＰａ
・  外部接続電極の直径：２４０μｍφ
・  外部接続電極の配置：０．５ｍｍピッチで、１９行×８列
・  半田ボール：０．３ｍｍφ、組成Ｓｎ３．０Ａｇ０．５Ｃｕ
・  実装基板厚み：０．８ｍｍ、α＝１５ｐｐｍ/℃、弾性率２４０００ＭＰａ
・  温度サイクル条件：−４０℃（１５分）／１２５℃（１５分）で移行時間３分
【００８２】
上述の解析条件で解析した実施例１及び比較例１にかかる半導体パッケージを実装したマザーボードの結果を図１７に示す。図１７（ａ）は、実施例１にかかる半導体パッケージを実装したマザーボードの解析結果であり、図１７（ｂ）は、比較例１にかかる半導体パッケージを実装したマザーボードの解析結果である。尚、図１７（ａ）、（ｂ）は、半田ボールの断面における相当歪振幅の略同じ値を等高線で表したもので、○で示した領域Ａ、Ｂ１、Ｂ２は、相当歪振幅の集中点領域（相当歪振幅の大きい領域）である。また、半田ボールの上側が半導体チップ側であり、半田ボールの下側がマザーボード側である。
【００８３】
図１７（ｂ）に示すように、比較例１にかかる半導体パッケージを実装したマザーボードは、相当歪振幅の集中点領域が、半田ボールの表面に近い、半田ボールの半導体チップ側に近い領域Ｂ１と半田ボールのマザーボード側に近い領域Ｂ２とにあり、この領域Ｂ１、Ｂ２から半田ボールにクラックが発生することが予想できる。また、実際の温度サイクル試験においても、領域Ｂ１、Ｂ２から半田ボールにクラックが発生し、クラックの進展によって半田ボール接合部の破断に至っている。
【００８４】
これに対して、図１７（ａ）に示すように、実施例１にかかる半導体パッケージを実装したマザーボードは、相当歪振幅の集中点領域が、半田ボールの内部の半導体チップ側に近い領域Ａであった。この結果より、半田ボールの内部に相当歪振幅の集中点領域が在るような構造にすると、歪が分散することがわかった。また、歪を分散することにより、半田ボールの表面に生じるクラックの発生を防止できる。従って、半田ボール接合部の接合寿命を向上させることができる。
【００８５】
（接合寿命の測定）
接合寿命を測定するために、上述した製造方法によって作製された、６種類の異なる材料の絶縁層と、６種類の異なる比Ａ（＝ｄ／Ｄ）とを有する、３６種類の異なる半導体パッケージ５０ａを用意した。ここで、比Ａ（＝ｄ／Ｄ）は、外部接続電極との接合部におけるビアの直径ｄと外部接続電極の直径Ｄとの比ｄ／Ｄ＝Ａである。３６種類の異なる半導体パッケージ５０ａをそれぞれマザーボードに実装して、温度サイクル試験を実施し、半田ボール接合部にクラックが発生し、接続抵抗が初期値に比較して１０％上昇するまでのサイクル数を接合寿命として測定した。
【００８６】
また、半導体パッケージ５０ａを実装したマザーボードは、下記の条件にて接合寿命の測定を行った。尚、弾性率は、常温（２５℃）における縦弾性率であり、αは、ＴＭＡ法により求めた材料の線膨張係数である。
・  チップサイズ：６．３ｍｍ×１０．３ｍｍ×０．２ｍｍ
・  封止樹脂層：厚み５０μｍ、α１／α２＝２２／８０ｐｐｍ/℃、
弾性率５０００ＭＰａ
・  接着剤層：接着剤層Ａ、
厚み３０μｍ、α＝４７ｐｐｍ/℃、弾性率４０００ＭＰａ
・  絶縁層（６種類）：絶縁層Ａ〜絶縁層Ｆ、厚み５０μｍ
絶縁層Ａ
・  外部接続電極の直径Ｄ：２４０μｍφ
・  ビアの直径ｄ（６種類）：６０μｍφ、１００μｍφ、１４０μｍφ、
１７０μｍφ、２００μｍφ、２４０μｍφ
・  比Ａ＝ｄ／Ｄ（６種類）：０．２５、０．４２、０．５８、
０．７１、０．８３、１．００
・  外部接続電極の配置：０．５ｍｍピッチで、１９行×８列
・  半田ボール：０．３ｍｍφ、組成Ｓｎ３．０Ａｇ０．５Ｃｕ
・  実装基板厚み：０．８ｍｍ、α＝１５ｐｐｍ/℃、弾性率２４０００ＭＰａ
・  温度サイクル条件：−４０℃（１５分）／１２５℃（１５分）で移行時間３分
【００８７】
また、接着剤層Ａは、日立化成工業（株）製  ＵＲ−５１１である。
また、絶縁層Ａは、味の素ファインテクノ（株）製  ボンディングシート（ＢＳ）で、弾性率Ｅ＝１２１ＭＰａであり、絶縁層Ｂは、日立化成工業（製）  感光性ドライフィルム（ＰＤＦ）で、弾性率Ｅ＝１０００ＭＰａであり、絶縁層Ｃは、（株）カネカ（製）  アピカルＮＰＩで、弾性率Ｅ＝４１００ＭＰａであり、絶縁層Ｄは、荒川化学工業（株）製ポリイミドフィルム  ポミランＮで、弾性率Ｅ＝５９００ＭＰａであり、絶縁層Ｅは、新日鐵化学（株）製ポリイミドフィルム  エスパネックスＭで、弾性率Ｅ＝７６００ＭＰａであり、絶縁層Ｆは、宇部興産（株）製  ポリイミドフィルム  ユーピレックスＳで、弾性率Ｅ＝９１００ＭＰａである。
【００８８】
上述した３６種類の半導体パッケージ５０ａを実装したマザーボードに対する接合寿命の測定結果を図１８に示す。縦軸にサイクル数Ｎｆをとり、横軸に弾性率Ｅをとっている。また、比Ａ（＝ｄ／Ｄ）毎の折れ線グラフにしている。
図１８に示す接合寿命の測定結果から、全ての比Ａ（＝ｄ／Ｄ）毎の折れ線グラフにおいて、絶縁層の弾性率Ｅが小さくなるに従って、半田ボール接合部の接合寿命が向上する（サイクル数Ｎｆが増加する）ことがわかった。
【００８９】
次に、半導体パッケージに要求されるサイクル数（接合寿命）Ｎｆが１０００サイクルを超える条件を求めるために、図１８に示した比Ａ（＝ｄ／Ｄ）毎の折れ線グラフとサイクル数（接合寿命）Ｎｆ＝１０００との交点を取り出して、プロットした。図１９は、比Ａ（＝ｄ／Ｄ）毎の折れ線グラフとサイクル数（接合寿命）Ｎｆ＝１０００との交点をプロットした結果を示す図である。縦軸に弾性率Ｅをとり、横軸に比Ａ（＝ｄ／Ｄ）をとっている。図１９に示したグラフを数式化すると、下記の関係式（２）となることがわかった。
【００９０】
【数２】
2012049481.tif 000007
【００９１】
以上のことから、半導体パッケージに要求されるサイクル数（接合寿命）Ｎｆが１０００サイクルを超える条件を求めるための条件は、図１で説明した上記の関係式（１）となることがわかった。
【符号の説明】
【００９２】
１，２０  ：  インターポーザ
２  ：  キャリア層
４  ：  接着剤層
５  ：  半田ボール
６  ：  外部接続電極
７  ：  絶縁層
８  ：  金属層
９  ：  金属下地層
１０  ：  バンプ
１１  ：  配線パターン
１２  ：  ビア
１３  ：  ビア形成用孔
１４  ：  ソルダーレジスト
５０  ：  半導体パッケージ
５１  ：  半導体チップ
５２  ：  スタッド
５３  ：  封止樹脂層
【図１】
2012049481.tif 000012
【図２】
2012049481.tif 000013
【図３】
2012049481.tif 000014
【図４】
2012049481.tif 000015
【図５】
2012049481.tif 000016
【図６】
2012049481.tif 000017
【図７】
2012049481.tif 000018
【図８】
2012049481.tif 000019
【図９】
2012049481.tif 000020
【図１０】
2012049481.tif 000021
【図１１】
2012049481.tif 000022
【図１２】
2012049481.tif 000023
【図１３】
2012049481.tif 000024
【図１４】
2012049481.tif 000025
【図１５】
2012049481.tif 000026
【図１６】
2012049481.tif 000027
【図１７】
2012049481.tif 000028
【図１８】
2012049481.tif 000029
【図１９】
2012049481.tif 000030
【図２０】
2012049481.tif 000031